FR 2541549 A1 19840824 FR 8401585 A 19840131 La présente invention concerne des systèmes de commutation numériques, et, notamment, un système de commutation et acheminement de signaux de téléphonie, commande, données et signaux vocaux sous forme numérique. Alors que, dans le passé, les systèmes de commutation étaient utilisés pour la commutation ou l'acheminement de signaux vocaux analogiques, ou de signaux de données en informatique, récemment, la prolifération des terminaux de bureau, terminaux d'affichage de cour- rier électronique, terminaux d'ordinateur, etc, de même que des appareils téléphoniques complexes à affichage de message, claviers de formation de données alphanumériques, etc, a rendu nécessaire l'in- troduction de systèmes de commutation pour commuter et acheminer les signaux en provenance de tous ces terminaux et appareils téléphoni- ques, ces systèmes devant être conçus pour répondre à des vitesses de transmission de plus en plus élevées De tels systèmes utilisent généralement des modules périphériques qui transforment les signaux vocaux en signaux à modulation par impulsions codées (MIC) et four- nissent des signaux numériques de protocole normalisés pour les signaux vocaux et de données, ces signaux numériques étant ensuite commutés dans le système Dans certains cas, les signaux vocaux mis sous forme numérique sont isolés et commutés par un module de commutation différent de ceux utilisés pour les autres signaux de données, en raison des différentes vitesses de transmission et des différents protocoles qui peuvent être utilisés Certains systèmes utilisent des étages de commutation qui permettent de séparer commuta- tion temporelle et commutation spatiale, ce qui complique fortement les problèmes de commande Les liaisons de supervision et de commande sont généralement transmises par les mêmes circuits et voies de transmission, par o transitent les signaux vocaux et signaux de données numérisés, et les commutations se font dans les mêmes modules et matrices de commutation Le trafic qu'impliquent les signaux vocaux et les signaux de transmission de données est cependant très différent de celui qu'impliquent les signaux de supervision et de commande de commutation, ou des signaux analogues. L'invention concerne une matrice combinée de commutation tem- porelle et spatiale, notamment une matrice facilitant l'injection de signaux de données dans toute voie à commuter par la matrice, et la 2541549- réception de tels signaux en provenance de toute voie, ce qui permet de réaliser un système de commutation à rendement maximal. Des matrices combinées de commutation temporelle et spatiale sont décrites dans le brevet US-A-4 093 827 et dans la demande de brevet français 82 15751 déposée le ler octobre 1982 par la deman- deresse. Les systèmes de commutation de données du type que concerne l'invention utilisent généralement une unité de commande principale ou centrale, un réseau de commutation de signaux commandé par l'unité de commande centrale pour commuter les signaux vers ou en provenance de périphériques, un ou plusieurs contrôleurs de périphérique, et des interfaces de périphérique qui comportent généralement des codeurs- décodeurs analogiques/numériques (CODEC) etc Dans de tels systèmes, les signaux de supervision et de commande sont pratiquement mis sous forme numérique, injectés dans les voies de communication, extraits de ces voies en un autre point, et transférés à l'unité de commande centrale qui commande les circuits de communication, les établit et les libère, là encore à partir de signaux de commande transférés sur les circuits de communication. Selon la présente invention, les circuits de communication principaux entre périphériques sont commutés par l'intermédiaire d'un commutateur de circuit qui commute les signaux vocaux MIC, les signaux de données grande vitesse, les signaux de données de masse, etc, par l'intermédiaire de circuits série entre périphériques et contrôleurs, etc Mais les signaux de supervision et de commande sont commutés par un -commutateur de message qui commande la circulation des données entre les contrôleurs, commute les données à faible vitesse entre périphériques, ou entre contrôleurs et périphériques. Dans l'exemple de réalisation préféré, les circuits entre les périphé- riques et le commutateur de circuit, et entre les périphériques et le commutateur de message, sont constitués par des liaisons série à 32 voies à 2,048 M Hz Les commutateurs de message et circuit communi- quent avec un contrôleur de système principal par l'intermédiaire de bus parallèles à grande vitesse. La structure forme un réseau qui permet un trafic maximal sans blocage dans les commutateurs de circuit et de message, une utilisa- tion très efficace du contrôleur principal, et la répartition du 41549 traitement des tâches répétitives, lesquelles prendraient autrement un temps important du processeur principal. D'une manière générale, l'invention concerne un système de communication comportant au moins une unité de commande périphérique pour liaison avec plusieurs unités périphériques, lesquelles sont destinées à transmettre, et/ou recevoir des signaux numériques, un contr 8 leur de système principal, une unité de commutation de circuit reliée à l'unité de commande de périphérique pour établir des cir- cuits de transmission de signaux numériques entre unités périphéri- ques, sous la commande du contrôleur principal, l'unité de commande périphérique comportant un contrôleur de périphérique pour surveiller l'état des unités périphériques et commander la liaison de ces unités aux circuits de transmission vers l'unité de commutation de circuit, et une unité de commutation de message reliée au contrôleur de commande de périphérique pour établir les circuits de transmission des signaux d'appel, de commande et/ou de message entre le contrôleur de périphérique et le contrêleur principal, afin de traiter les appels entre unités périphériques. On suppose que le lecteur est un homme de métier connaissant les principes de la commutation téléphonique numérique, de la pro- grammation des microprocesseurs, de la structure et du fonctionnement des unités périphériques, telles que jonctions analogiques, circuits analogiques de ligne, jonctions numériques, générateurs et récepteurs de tonalité, circuits d'annonces enregistrées, etc, qui interfacent les circuits de transmission numériques, par l'intermédiaire de cir- cuits périphériques Il est entendu que les termes "commutateur de message", "commutateur de circuit" et "commutateur de périphérique" se réfèrent à des appareils permettant de commuter plusieurs lignes portant des voies temporelles de transmission de signaux numériques vers d'autres lignes du même type ou d'un type différent Par le terme "périphérique", on entend une unité périphérique, ou un tampon ou interface vers un circuit périphérique, une ligne ou une jonction. Le terme "message" s'applique à des signaux de commande, de super- vision ou d'instruction. L'invention sera mieux comprise à la lecture de la description suivante, qui est faite en relation avec les dessins joints, parmi lesquels: la Fig 1 est un bloc-diagramme de base du système conforme à l'invention, la Fig 2 A est un bloc-diagramme plus détaillé du système conforme à l'invention, la Fig 2 B est un bloc-diagramme, plus détaillé, du contrôleur de commutateur de périphérique de la Fig 2 A, les Figs 2 C et 2 D sont des blocs-diagrammes de l'élément de commutation de base utilisé dans l'invention, la Fig 3 est un bloc-diagramme de la partie matrice de commutation circuit conforme à l'inventions la Fig 4 est un bloc-diagramme de la partie matrice de commutation message conforme à l'invention, et la Fig 5 est un bloc-diagramme de la partie matrice de commutation périphérique conforme à l'invention. Le bloc-diagramme de la Fig 1 est celui du système de base préféré, conforme à l'invention Ce système comporte un circuit de commande 1, qui commande le fonctionnement de -la totalité du système, c'est-à-dire la conservation de la trace des circuits message éta- blis, établissement de nouveaux circuits, réception et émission des messages de supervision et de commande concernant le traitement de chaque appel demandé et établi. Le circuit de commande principal est relié par un ou plusieurs bus 2 de données parallèles à 16 bits, grande vitesse, à un réseau de commutation de message ou matrice commandée (commutateur message) 3, et à un réseau de commutation de circuit ou matrice commandée (commutateur circuit) 4. Le commutateur de circuit 4 est relié à un ou plusieurs contrôleurs de périphériques 5, par l'intermédiaire de lignes ou liai- sons de données série 7 Les contrôleurs de périphériques sont reliés aux interfaces de périphériques 6 auxquelles doivent être raccordées les unités périphériques. Le commutateur de message 3 est également relié aux contrôleurs de périphériques 5, par l'intermédiaire de lignes ou liaisons de données série 7. Les liaisons 7 entre contrôleurs de périphérique, le commu- tateur de message 3 et le commutateur de circuit 4, sont, de préférence, des liaisons série, à, par exemple 32 voies, fonctionnant à 2,048 M Hz. Les périphériques reliés aux interfaces de périphérique 6 sont, par exemple, des générateurs de signaux numériques de tonalité, des circuits conférence numériques, des circuits d'annonces enregistrées sous forme numérique, des jonctions numériques, des postes téléphoni- ques analogiques, des jonctions analogiques, des récepteurs de tona- lité, des appareils téléphoniques numériques, des circuits d'appels individuels, des sonneries de nuit, des systèmes d'alarme, des postes de travail de type ordinateur, tels que terminaux de courrier électro- nique, ordinateurs personnels, terminaux d'ordinateur, terminaux télé- texte, etc Il s'est révélé plus commode de grouper les interfaces de périphériques analogiques pour les relier à un contrôleur de périphé- rique, et de grouper de même les circuits numériques pour les relier à un autre contrôleur de périphérique Cette disposition permet d'établir des liaisons plus logiques entre des circuits de même type. Dans les interfaces analogiques, se trouvent des codeurs-décodeurs (CODEC) qui permettent de relier au système des circuits analogiques. On prendra comme exemple le traitement d'un appel vers une jonction pour expliquer le fonctionnement du système Le contrôleur de périphérique explore en permanence les circuits d'interface de périphérique afin de détecter les demandes, (soit la présence de signaux de supervision en sortie d'une interface de périphérique). Dans le cas d'une demande de liaison pour appel téléphonique entre un périphérique téléphonique et une jonction, par exemple, la présence d'un état "décrochage" se traduit, de manière connue, par une demande de supervision pour signal de service vers le contrôleur de périphé- rique 5 En réponse, le contrôleur de périphérique envoie un signal message au circuit de commande principal 1, par l'intermédiaire de la liaison 7, du commutateur de message 3 et du bus 2 Le circuit de commande principal contient une carte mémoire des liaisons possibles (circuits) entre le téléphone périphérique et un récepteur de tona- lités de numérotage qui est également relié, comme circuit péri- phérique, au contrôleur de périphérique 5 De préférence, ce récep- teur est l'un des récepteurs reliés au même contrôleur de péri- phérique que le téléphone Le circuit de commande principal 1 choisit un récepteur de tonalités de numérotage libre, puis envoie un message au contrôleur de périphérique 5, par l'intermédiaire du commutateur de message 3, pour établir, dans le réseau d'unité de commande de périphérique, un circuit entre le téléphone et le récepteur de tonalités Le contrôleur de périphérique 5 traite l'établissement de la liaison. L'abonné téléphonique procède alors au numérotage (qui peut être sous forme de tonalités MF) pour la demande d'une ligne exté- rieure (c'est-à-dire une jonction de central téléphonique dans le cas d'un standard automatique privé) Le récepteur de tonalités, à la réception de cette demande (traduite par le chiffre " 9 ", par exemple) transmet un signal de contrôle au contr 8 leur de périphérique (qui l'explore en permanence ainsi que tous les autres périphériques), pour envoi d'un message au circuit de commande principal 1, par l'intermédiaire du commutateur de message 3, ce message indiquant qu'une demande de liaison est faite entre l'appareil téléphonique local et un périphérique des jonctions du central. Le circuit de commande principal 1 contient une carte mémoire des jonctions de central urbain libres et occupées, et des voies libres entre le poste téléphonique et le périphérique des jonctions du central Il envoie alors des messages de commande, par l'intermé- diaire du commutateur de message 3, au contrôleur de périphérique 5 auquel sont reliés le poste téléphonique et le périphérique des jonctions du central, ou au deux contrôleurs de périphérique auxquels sont respectivement reliés ce poste téléphonique et le périphérique des jonctions du central; il envoie également un message au commu- tateur de circuit 4 Le message envoyé au(x) contr 6 leur(s) de périphé- rique est une instruction pour l'établissement d'une liaison entre les périphériques et les liaisons série désignées conduisant au commutateur de circuit 4 Le message envoyé au commutateur de circuit 4 est une instruction pour l'interconnexion des deux liaisons dési- gnées conduisant aux périphériques. Le poste téléphonique étant maintenant relié à la jonction, l'abonné peut alors numéroter les chiffres suivants qui sont détectés de manière connue dans le central urbain. Le contrôleur de périphérique poursuit son exploration des interfaces de périphérique pour déceler la fin de l'appel, les liaisons établies étant coupées à la détection d'un état de "rac- crochage"" De la même manière que précédemment, des messages de supervision sont envoyés au circuit de commande principal 1, par l'intermédiaire du commutateur de message 3, et la liaison entre périphériques de jonction et de téléphone est coupée sous le cdntrôle d'un message instruction envoyé par le circuit de commande principal au commutateur de circuit 4. Les circuits de message sont donc distincts des circuits de liaison entre périphériques D'autres types d'appel entre périphé- riques sont traités de manière analogue. Les liaisons entre périphériques, commutateur de message et commutateur de circuit sont des liaisons pour transmission de données à vitesse relativement faible (c a d 2,048 M Hz) Mlais des périphéri- ques fonctionnant à grande vitesse, tels des unités de disques, peuvent également être reliés au circuit de commande principal Dans ce cas, c'est le bus 8 à grande vitesse à 16 bits parallèles, par exemple, qui relie le circuit de commande principal au contrôleur de périphérique à grande vitesse 9 L'unité à disques, ou tout autre périphérique fonctionnant à grande vitesse, avec l'interface 10, sont reliés au contrôleur de périphérique 9. Le bloc-diagramme de la Fig O 2 A est plus détaillés Le circuit de commande principal 1 se compose d'un contr 8 leur principal 11, avec un micro-ordinateur relié de manière connue au bus de contr 8 le principal 12 Une mémoire de masse pour enregistrement de données 13 est également reliée au bus 12, ainsi qu'un circuit de transfert de données de masse 14 Le fonctionnement du circuit de commande prin- cipal n'est pas concerné Dar l'invention, et on suppose que tout homme de métier connaît le fonctionnement d'un micro-ordinateur pou- vant commander le fonctionnement d'un système de commutation. Le contrêleur principal, avec la mémoire 13, contient pro- grammes et données, commandent le fonctionnement du système, et contient également les cartes-mémoires des états des éléments du système. Un tampon de transmission, dit tampon COMRAM 14, est relié au bus 12 par l'intermédiaire d'un bus parallèlé à 16 bits Le tampon 14 se compose en fait de deux tampons bidirectionnels à deux ports, indépendants, l'un étant affecté au commutateur de message 3 et l'autre, au commutateur de circuit 4. Le tampon COLIRA?-M 14 est relié, par un bus parallèle 2 A, au commutateur de message 3, et, notamment, au processeur 15 du commuta- teur de message, ainsi qu'à un générateur de signaux d'horloge 16 et à une matrice de commutation message 17 qui se trouvent dans le commutateur de message. Dans la réalisation recommandée, la matrice de commutation de message comporte jusqu'à 32 liaisons de message série bidi- rectionnelles (O à 31) qui fonctionnent sur 2 X 048 M Hz Chaque liaison est reliée au processeur d'un contrôleur de périphérique 5. Le tampon COMRAM 14 est également relié, par un bus parallèle, au commutateur de circuit 4, et notamment au processeur de commuta- teur de circuit-qui constitue une partie de ce commutateur. Le commutateur de circuit 4 se compose également d'un module de commutateur de circuit qui comporte jusqu'à quatre parties formant une matrice combinée de commutation temporelle et spatiale Chaque partie du module comporte une matrice de commutation 19 à 64 lignes parallèles d'entrée et 16 lignes de sortie, les 64 lignes d'entrée étant reliées à un bus local 20, et les 16 lignes de sortie, aux émetteurs-récepteurs de commutateurs périphériques Seize lignes d'en- trée en provenance de ces émetteurs-récepteurs sont reliées, dans chaque partie, à un multiplexeur 21, dont la sortie est reliée au bus Le processeur de commutateur de circuit est relié à un bus de contr 8 le 22, à laquelle sont reliés les contr 6 leurs de la matrice 19. Le module de commutateur de circuit peut donc commuter jusqu'à quatre-fois seize liaisons série bidirectionnelles reliées aux contre- leurs de périphérique 5. Notamment, les liaisons série sont reliées aux émetteurs-ré- cepteurs, dans un contrôleur de commutateur périphérique 23 que contient chaque contrôleur 5, Le contrôleur de commutateur périphéri- que 23 comporte également des liaisons série spécialisées reliées à la matrice de commutateur message, comme précédemment décrit Le contrôleur de commutateur périphérique 23 est également relié à une matrice de commutateur périphérique 26, par un bus 24 de circuit interne à 16 bits et par un bus de contrôle 25 La matrice de commutateur périphérique 26 est reliée aux circuits d'interface de commutateur périphérique 27 qui comportent les bornes -0 à 23 aux- quelles sont reliés les dispositifs ou circuits périphériques. On a représenté à la Fig 2 B, en détail, le contrôleur de commutateur périphérique 23 Les liaisons 33 aux modules de commuta- teur circuit sont reliées à des émetteurs-récepteurs symétriques 28. Sont également reliées aux émetteurs-récepteurs 28 les liaisons 34 vers la matrice de commutateur message 17, une ligne sur laquelle est reçue l'impulsion de trame FP-, et la ligne d'horloge C 244 Ces deux dernières lignes sont également reliées à d'autres composants du contrôleur de périphérique Les émetteurs-récepteurs 28 sont reliés à un processeur de commutateur périphérique 29, qui est également relié au bus de contrôle 25 Les émetteurs-récepteurs 28 sont reliés au bus 24 conduisant à la matrice de commutateur périphérique Un circuit d'extension de commutateur périphérique 32 est relié aux émetteurs- récepteurs symétriques et au bus de contrôle, ainsi qu'aux lignes d'impulsion de trame et d'horloge. Avant de poursuivre, il peut être intéressant de décrire briève- ment le commutateur temporel et spatial de base utilisé dans cette invention, et dit commutateur DX Ce commutateur est entièrement décrit dans la demande de brevet français 82 15751 précédemment mentionnée On a représenté Fig 2 C et 2 D le bloc-diagramme du commutateur DX. Sur la Fig 2 C, des lignes d'entrée portant des signaux d'en- trée à multiplexage temporel, soit huit lignes PCMINO à PCMIN 7, sont reliées à un processeur de données d'entrée représenté en deux parties l Ol A et l OîB Les données sur chaque ligne d'entrée sont reçues en format série, de sorte que la séquence temporelle de données est divisée en trames, chaque trame étant divisée en trente deux voies, et chaque voie étant divisée en huit bits représentant un mot de données Dans les processeurs l Ol A et l Ol B, les signaux d'entrée série sont convertis en parallèle Les séquences de signaux résultantes sont transférées, par une liaison parallèle de huit bits en sortie de processeur, à l'entrée de données D de deux parties correspondantes 102 A et 102 B d'une mémoire de données 102 La synchro- nisation de l'enregistrement de ces données dans les parties de mémoire 102 A et 102 B est assurée par des circuits logiques de -commande d'écriture 103 A et 103 B, lesquels sont commandés par deux conducteurs SDM 1 W et C 244 (fil d'horloge) par o transitent des signaux de synchronisation formés dans le générateur de signaux de synchronisation 118 (Fig 2 D) Les parties de mémoire peuvent bien entendu être combinées, de m 8 me que les parties de processeur de données d'entrée et les circuits logiques de commande d'écriture. Dans l'exemple représenté, la mémoire de données est organisée pour 256 X 8 bits permettant l'enregistrement d'une trame en provenance de chacune des huit lignes d'entrée, les données d'entrée série circu- lant à la vitesse de 2,048 M Hz. Le port de sortie Q de la mémoire de données 102 est relié, par une liaison parallèle de huit bits et des circuits décrits ulté- rieurement, à un processeur de données de sortie 104 qui effectue une conversion parallèle-série Le processeur 104 est commandé par des signaux d'horloge entrée et sortie et par des signaux de synchro- nisation de sortie, respectivement reçus sur ses ports I/P CLK, O/P CLK et O/P LD. Les fils de sortie parallèles de 8 bits 105 sont reliés à un nombre correspondant de commutateurs à trois états ou circuits de commande 106, dont les sorties sont reliées à un groupe de huit fils de sortie PCMOUT O à PCMOUT 7, par lesquels transitent les signaux de sortie à multiplexage temporel. Une mémoire de connexion de 256 X ll bits, organisée en une partie de 8 bits 107 A et une partie de 3 bits 107 B, comporte des bornes d'entrée de données parallèles sur 8 bits D, lesquelles sont reliées par une ligne CD ( 7 à 0) à une interface de contrôleur 117 (Fig 2 D), afin de former une source de données reliée à un contra- leur de microprocesseur (non représenté) Les entrées d'adresse pa- rallèles 8 bits AD de la mémoire de liaison sont reliées à la sortie d'un multiplexeur 2:i 108 comportant deux entrées parallèles de 8 bits L'une des entrées est divisée en deux groupes, l'un de ré- ception d'adresses sur cinq lignes parallèles A( 4 à 0), l'autre de réception d'adresses sur trois lignes parallèles CAR( 2 à 0), pour liaison à un contrôleur de microprocesseur par l'intermédiaire de l'interface de contrôleur 117 L'autre entrée de 8 bits parallèles est reliée à une source de signaux de synchronisation par l'intermé- diaire de conducteurs CMRAC( 7 à 0) Les circuits logiques de commande d'écriture 109 A et 109 B ont leurs sorties reliées aux conducteurs d'écriture W des parties correspondantes 107 A et 107 B de la mémoire de liaison; ils reçoivent leurs signaux de synchronisation d'entrée sur les conducteurs COMLBW, SCR/W et CLK 244. Les conducteurs de sortie parallèles de 8 et; 3 bits, en sortie Q des parties 107 A et 107 B de la mémoire de liaison, sont reliés aux entrées de données de registres de données correspondantes 110 A et ll OB de la mémoire de liaison Les conducteurs de sortie des parties de mémoire de liaison 107 A et 107 B sont également reliés aux entrées CMD ( 7 à 0) et CMD ( 10 à 8) de l'interface de contrôleur 117 qui est reliée à un contrôleur de microprocesseur. Les conducteurs reliés aux sorties Q des parties 102 A et 102 B de la mémoire de données sont reliés aux entrées DMD( 7 à 0) de l'in- terface de contrôleur 117 qui est reliée au contr Sleur de micro- processeur. Une sortie 8 bits du registre de données 110 A de la mémoire de liaison est reliée aux entrés parallèles 8 bits correspondantes des multiplexeurs 110 et 111 o La deuxième entrée 8 bits du multiplexeur 110 est reliée à la sortie de la mémoire de données 102, et la sortie parallèle 8 bits du multiplexeur 110 est reliée à l'entrée du processeur 104, convertisseur série/parallèle des données de sortie. Sept des huit bit parallèles de sortie du multiplexeur 111 sont appliqués à l'entrée d'adresse AD de la mémoire de données 102, le huitième bit étant transféré à son entrée de validation de sortie par l'intermédiaire d'un inverseur 119 Une deuxième entrée parallèle de 8 bits du multiplexeur 111 est reliée à la sortie d'adresse A( 4 à 0) et à la sortie d'adresse mémoire CAR( 2 à 0) de l'interface de contrôleur 117 En outre, une troisième entrée parallèle de 7 bits est reliée au générateur de synchronisation 118 par les conducteurs D 14 WAC( 6 à 0). Les bits de sortie 8-10 du registre de données ll OB de la mémoire de liaison sont transférés sur une entrée parallèle 3 bits CMD Rl O d'une porte OU 112 Une deuxième entrée de la porte OU 112 est reliée au conducteur CAR 7 en sortie de l'interface de contrôleur 117. La sortie de la porte OU 112 est reliée au port de sélection d'entrée du multiplexeur 11 O, pour sélection de l'une ou l'autre des deux entrées de ce multiplexeur. Les conducteurs de sortie du registre de données ll OB de la mémoire de liaison, par o transitent les bits 8 et 9, sont reliés à l'entrée d'un registre de resynchronisation 113 Les bits sont trans- férés par un circuit logique 120, et un conducteur de sortie à un seul bit est relié à l'entrée du convertisseur série/parallèle 114. Le fil de sortie du bit 9 du registre de resynchronisation 113, référence XC, est disponible pour commande d'un circuit extérieur. Les fils CAR 6 et CAR 5, en sortie de l'interface de contr 6 leur 117, sont reliés au circuit logique 120 - Les bits série en sortie du registre de données 110 de la mémoire de liaison sont mis sous forme parallèle dans le con- vertisseur série/parallèle 114, et sont transférés, en groupes de 8 bits parallèles, de la sortie Q du convertisseur 114 vers un registre de commande 115 Les fils de sortie CDC ( 7 à 0) du registre ll S, par o transitent les signaux de commande précités, sont reliés aux entrées correspondantes d'un circuit logique de commande de valida- tion de sortie 116, pourvu d'un conducteur d'entrée de validation ODE, qui peut être relié à des circuits extérieurs pour amener le circuit de commande à trois états en un état donné à partir d'un circuit externe Les fils de sortie du circuit logique 116 sont reliés aux entrées de commande des circuits de commande trois à états 105. Le circuit d'interface de contr 81 eur de microprocesseur 117 (Fig 2 D) met en liaison le circuit décrit ci-dessus avec un con- tr 8 leur de microprocesseur (non représenté) par l'intermédiaire des fils E, R/W, MR, CE, des fils du bus d'adresse A( 5 à 0) et des fils du bus de données D( 7 à 0) Les entrées de l'interface de con tr 8 leur 117 sont les fils de données 8 bits de lecture de mé moire de données DMD( 7 à 0), et les fils de données 1 l bits de lecture de mémoire de liaison CMD( 7 à 0) et CMD( 10 à 8) Les sorties de l'interface de contrôleur 117 sont constituées par les fils indivi- duels de validation écriture, haut niveau et niveau bas, de la mémoire de liaison de contrôleur CCMLE Wt et CCMHBW, par les fils 5 bits d'adresse A( 5 à 0), par 1 S fils de registre d'adresse de contr 8 leur CAR( 2 à 0) et les fils de registre d'adresse de contr 8 leur ( 7 à ) spécifiant les adresses de mémoire de données et de mémoire de liaison, et par les 8 fils spécifiant les données d'entrée de la mémoire de liaison CD( 7 à 0). En fonctionnement, les signaux d'entrée sont reçus sur les conm ducteurs PCMINO-PCMIN 7 et sont mis sous forme parallèle dans le con vertisseur série/parallèle du processeur de données d'entrée 11 OA et 11 OB Les données parallèles sont alors enregistrées dans une mémoire vocale correspondant à la mémoire de données 102 Une mémoire d'ad- resse, constituée par la mémoire de liaison 107, permet d'enre gistrer les adresses des mots de données qui doivent être lus et transférés au convertisseur parallèle/série qui correspond au pro- cesseur de données 104, d'o ils sont transférés directement sur les lignes de sortie PCMOUTO à PCMOUT 7. Le circuit effectue donc bien, en combinaison, une commutation temporelle et une commutation spatiale, comme dit précédemment. Un contr Sleur de microprocesseur à accès, à la fois, à la mémoire de données 102, pour lecture, et à la mémoire de liaison 107, pour lec ture et écriture En conséquence, pendant qu'une trame de mots de 8 bits, reçus sur les liaisons d'entrée de 8 bits série, est enregistrée dans la mémoire de données 102, une partie quelconque de ces données peut 8 tre lue par le contrôleur de microprocesseur Cela - se fait par la sortie de la mémoire de données 102 reliée, par les fils de sortie DED( 7 à 0) à l'entrée de l'interface de contrôleur 117 Ainsi, les signaux de données transmis par les lignes d'entrée MI peuvent être lus par le contrêleur de microprocesseur. Le contréleur de microprocesseur commande l'enregistrement dans la mémoire de liaison 107, par l'intermédiaire des fils de don nées CD( 7 à 0), aux adresses spécifiées sur les fils A( 4 à O) et CAR( 2 à O) qui sont reliés au multiplexeur 108, et commande la lecture du contenu de cette mémoire de liaison, par l'intermédiaire des fils CND( 7 à 0) qui sont reliés, en sortie de la mémoire de liaison 107 A, aux entrées correspondantes de l'interface de contrôleur 117. Le microprocesseur peut également commander directement des opéra tions d'écriture vers les fils de sortie PCMOUTO à PCMOUT 7, comme suit Les 8 bits de poids fort, en sortie du registre de don n 5 es 110 A de la mémoire de liaison, CMDR( 7 à 0), sont transférés sur l'une des bornes d'entrée parallèles du multiplexeur 110, les bits de sortie de la mémoire de données 102 étant transférés sur l'autre borne d'entrée Le bit 10 du registre de données 11 OB avec le bit du fil CAR 7 en provenance du contrôleur de microprocesseur définissent lequel des deux groupes d'entrée du multiplexeur 110 est sorti vers le processeur de données de sortie 104 et vers les fils de sortie PCM Il est donc clair que le contr 181 eur de microprocesseur peut substituer ses propres signaux, sur les fils de sortie, aux mots MIC en provenance de la mémoire de données 102. Comme dit précédemment, lorsque les signaux sont enregistrés dans la mémoire de données 102, soit des signaux vocaux soit des signaux de données, en provenance d'une matrice de commutation simi- laire précé dente, ces signaux peuvent 8 tre lus par l'intermédiaire des fils DMD( 7 à 0), et transférés directement de la sortie de la mémoire de don nées 102 au microprocesseur local, par l'intermédiaire de l'interface de contrôleur 117 Les communications contrôleur à contrôleur sont ainsi facilitées. Les signaux enregistrés dans la mémoire de données 102 sont norma lement destinés aux liaisons MIC de sortie et cases temporelles ad ressées par l'intermédiaire des signaux enregistrés dans la mé- moire de liaison 107 A, transférés au multiplexeur lll par l'intermé- diaire du registre de données ll OA de la mémoire de liaison et des fils parallèles de 8 bits CMDR( 7 à 0) En outre, le microprocesseur peut diri ger des mots de substitution spécifiques d'adresse mémoire CAR( 2 à 0) et A( 4 à 0), vers l'entrée du multiplexeur 111 o Une troisième source de signaux pour le multiplexeur 111 est constituée par le fil de signaux de synchronisation DMWAC( 6 & 0) qui est relié en sortie du généra teur de synchronisation 118 (Fig 2 D). Le microprocesseur commande l'écriture de mots de 11 bits (bits 0 à 10) dans les parties 107 A et 107 B de la mémoire de liaison, aux adresses spécifiés sur les fils CAR( 2 à 0) et A( 4 à 0), aux temps spécifiés par les circuits logiques de commande d'écriture O 109 A et 109 B, lesquels envoient des commandes d'écriture à la mémoire as- sociée Le bit 10 de la mémoire de liaison est utilisé pour sé- lectionner soit la mémoire de données, soit les bits 7 à O de la mémoire de liaison, comme source de mots de 8 bits devant être transférés sur les liaisons de sortie 8 bits Selon le niveau du bit , ce sont soit les bits 7 à O qui constituent le mot à transmettre, par les fils CMDR( 7 à 0) et le multiplexeur 110, vers le processeur de données de sortie, soit l'un des 256 mots de 8 bits enregistrés dans la mémoire de données qui doivent être transmis sur les liaisons de sortie correspondantes pendant le temps de bus correspondant. Comme décrit précédemmment, le bit 10 est transféré par la porte OU 112 qui modifie l'état du multiplexeur 110, définissant la source particulière de données qui est validée pour un transfert vers le processeur de donnée de sortie 104. Le bit 9 de la mémoire de liaison est utilisé pour la commande d'un circuit extérieur Ce bit est reçu de la partie registre de don- nées 110 B de la mémoire de liaison Sa phase est corrigée dans le registre de synchronisation 113 en fonction du signal d'horloge C 488, et le signal est rendu disponible sur le fil XC pour commande de circuits extérieurs. * Le bit 8 est transféré du registre de données ll OB de la mémoire de liaison, dans le registre de resynchronisation 113, dans le circuit logique 120, vers le convertisseur série/parallèle 114, ce dernier convertissant les bits série en groupes de 8 bits parallèles qui sont enregistrés dans le registre de commande 115 du circuit de commande de sortie Le signal de sortie est transféré au circuit logique de commande de validation 116, et, de là, aux portes des circuits de sortie à trois états 106 Sont ainsi spécifiées les conditions de transmission et l'impédance de sortie des circuits à trois états pour les liaisons de sortie correspondantes. Lorsque le bit 10 est à 0, les bits 7 à O de la mémoire de liaison désignent lequel des mots de la mémoire de données doit 8 tre envoyé sur la liaison de sortie série qui correspond à l'emplacement de la mémoire de liaison, pendant le temps de bus qui correspond à l'emplacement de la mémoire de liaison Ainsi, lorsque le bit 10 est à O, les bits 7 à 0 constituent un signal d'adresse qui est transféré du fil CGRD( 7 à O), par le multiplexeur 111, vers l'entrée AD de la mémoire de données 102. Lorsque le bit 10 est à 1, les bits 7 à O de la mémoire de liaison constituent le mot de données qui doit etre envoyé sur la liaison de sortie série qui correspond à l'emplacement de la mémoire de liaison, pendant le temps de bus qui correspond à l'emplacement de la mémoire de liaison Ce mot est transféré par le multiplexeur 110, comme précédemment décrit. Par suite, le contr 8 leur de microprocesseur effectue la lecture sur les liaisons d'entrée série en provenance de la mémoire de don- nées, sans se préoccuper de la trame, du bus, de la synchronisation bit et de la conversion série/parallèle Par ses possibilités d'écri- ture dans la mémoire de liaison, le contrôleur de microprocesseur peut transférer les mots de données, par les liaisons de sortie série, sans se préoccuper de la synchronisation et de la conversion parallèle/série. Il est donc clair que le commutateur DX peut commuter des si- gnaux entre des canaux entrants et des canaux sortants, sur l'une quelconque des lignes d'entrée et de sortie, et peut également transmettre des données à un microprocesseur, ou recevoir des données d'un microprocesseur, et transmettre les données vers l'un quelconque des canaux sortants En outre, le microprocesseur peut contr 6 ler les circuits de commutation dans le commutateur DX Le commutateur DX peut également contrôler ou envoyer des données à un autre dispo- sitif, par l'intermédiaire du fil XC Le -commutateur DX est intégré sur une seule puce la présente invention a été facilitée par les possibilités de transmission de données qu'offre l'utilisation du commutateur DX. On se référera aux bloc-diagrammes détallés des Figs 3, 4 et 5 pour décrire ci-dessous le fonctionnement du circuit conforme à l'invention coopérant avec le commutateur DX Pour faciliter la description, on décrira le traitement d'un appel Il est entendu que les formats message et les composants message peuvent être modifiés pour être adaptés à la forme particulière et à la partie de la séquence d'appel mises en oeuvre Dans une réalisation recommandée, le format message est de 12 bites de 16 bits, au moins une partie du premier octet étant affectée à la désignation du type de message qui suit (décrochage, raccrochage, etc). On a supposé, Fig 5, qu'un circuit d'interface de périphé- rique, auquel se raccorde le circuit de cette figure, comporte des circuits de signal d'information MIC et des circuits vers les con- trôleurs d'interface de périphérique ou les contr 6 leurs de l'unité périphérique ellemême Sont ainsi reliées aux bornes de transmission d'information MIC des circuits d'interface de périphérique, les liai- sons de données bidirectionnelles spécialisées DATA IN O à 7, DATA IN 8 à 15, DATA IN 16 à 23, DATA OUT 8 à 15, et DTA OUT 16 à 23 reliées aux contrôleurs des circuits d'interface de périphérique, ainsi que les liaisons de transmission de signal, bidirectionnelles, spécia- lisées, PCS O à 7, PCS 8 à 15, PCS 16 à 23, CCS O à 7, CCS 8 à 15 et CCS 16 à 23 La matrice de commutateur de périphérique, qui sera décrite cidessous, effectue la concentration du trafic en provenance de 48 liaisons MIC bidirectionnelle de 32 canaux, c 8 té périphérique, vers 8 ou 16 liaisons bidirectionnelles de 32 canaux conduisant au commutateur de circuit. Le processeur 29 de commutateur de périphérique, Fig 2 B, commu- nique par l'intermédiaire du bus de contrôle 25 qui est représenté à la Fig 5 comme comportant les fils de données DO à 7, les fils d'adresse A 1 à 10, ainsi que les fils C 244, FP-LBS, R/W, CS-, CDID et C 125 (fils d'horloge, d'impulsion de trame, de charge, de lecture/- écriture, de sélection puce, et d'horloge), et des fils d'accusé de réception (DACK) et de validation de réseau Le processeur de commuta- teur de périphérique contient des signaux de programme pour l'explora- tion permanente des cartes d'interface de périphérique La fonction exploration est bien entendu connue, Mais, dans le cas présent, l'utilisation d'un groupe de commutateurs DX du type décrit en se référant aux Figs 2 C et 2 D, de la manière décrite dans cet exposé, est considérée nouvelle. Le processeur de commutateur de périphérique fournit des si- gnaux de commande sur le bus de contr 81 e précédemment mentionné, ces signaux passant par les tampons 35 et 36, étant décodés dans le décodeur 37, et parvenant sur un bus référencé DXEN (validation commutateur DX), DATA LINK LOOP BACK (non utilisé dans cette réalisa- tion), ODE REG WR et carte ID RD (lecture identification carte) Le fil de validation DK et les autres fils relient le processeur de commutateur périphérique à l'interface de contrôleur et au générateur 2 b de synchronisation, pour chacun des trois commutateurs DX ( 8 x 8) 38, 39 et 40 o Les lignes de données DO à D 7 sont de même reliées par l'intermédiaire d'un tampon bidirectionnel 41, les fils de sortie DO a D 7 téant reliés à l'interface de contrôleur des trois commutateurs DX Lez fils d'entrée de données de l'interface de périphérique, DATA IN O à 7, DATA IN 8 à 15 et DATA IN 1623, sont reliés à une entrée de phase du multiplexeur 42 dont les trois sorties sont respectivement reliées aux fils d'entrée MIC IN O à 7 des commutateurs DX 38 à 40. Les fils PCM OUT O à 7 des trois commutateurs DX sont reliés aux trois entrées d'un tampon 43 dont les trois sorties sont reliées aux f-il de sortie de données DATA OUT O à 7, DARA OUT 8 à 15 et DATA OUT 16 à 23 allant au contrôleur des interfaces périphériques En conse- quence, une liaison de transmission bidirectionnelle est établie entre le processeur de commutateur périphérique 29, Fig 2 B et les fils de sortie et d'entrée de données allant aux circuits d'interface de périphérique, par l'intermédiaire des trois commutateurs DX 38, 39 et 40. En fonctionnement, le processeur de commutateur périphérique fournit un signal qui est transféré dans la mémoire de liaison, puis dans la mémoire de données des trois commutateurs DX, ce qui entraîne l'exploration des signaux présents sur les fils d'entrée de données en provenance des circuits périphériques Si l'on suppose, pair exem- pie, qu'un poste téléphonique périphérique est décroché, un signal de format prédéterminé est reçu par l'intermédiaire de l'un des fils MIC IN O à 7, ce signal étant alors enregistré dans la mémoire de données d'un commutateur DX correspondant, actif au cours de l'intervalle qui correspond au fil exploré et au bus d'entrée Le contenu de la mémoire de données du commutateur DX est reçu par le processeur de commutateur périphérique 29, par l'intermédiaire du fil de sortie DMD de la mémoire de données, Fig 2 C, ces données étant transférées par l'intermédiaire du tampon 41, (Fig 5) au bus de contrêle 25, Fig 2 B. Le processeur de commutateur périphérique explore donc en perma- nence, de la manière ci-dessus, les unités périphériques, pour déce- ler les changements d'état (ou les messages en provenance de périphé- riques intelligents, destinés au circuit de commande principal Le processeur de commutateur périphérique 29 utilise également, de la même manière, l 'interface de contrêleur allant aux commutateurs DX 38 à 40, pour transmettre les signaux de message de commande d'explora- tion sur les liaisons PCM DATA OUT O à 23 des commutateurs DX Les liaisons étant particulières à chaque périphérique, les formats par- ticuliers de signal d'exploration et de signal de message d'état périphérique peuvent être établis en fonction du système Dans le prototype considéré, le signal de message est organisé de telle façon que le type de message constitue une partie du premier octet, un octet de contr 6 le formant le dernier octet dont certaines parties désignent le protocole et comportent les bits de contr 8 le protocole, les octets restants contenant le message: adresses appelant et ap- pelé, code de fonction, octets de données, total de contrôle, etc La longueur du message est de 18 octets avec un ou plusieurs codes de fonction désignant, par représentation numérique, une fonction à exécuter, et un certain nombre de octets de données utilisées comme paramètres pour l'exécution de la fonction Le nombre de octets qui suivent le code de fonction est indiqué dans le code lui-même; par exemple, un code peut indiquer que trois octets de données suivent, alors que pour un autre code, aucune donnée n'est requise. On supposera que le processeur de commutateur périphérique 29 a détecté le signal enregistré dans la mémoire de données de l'un des commutateurs DX 38 à 40, lequel indique qu'il y a décrochage de l'un des périphériques; il met alors le message en format et l'enregistre dans un tampon logiciel pour transmission au circuit de commande principal, par l'intermédiaire d'un émetteur-récepteur symétrique 28 et de la matrice de commutateur message. On notera que les fils de sortie de données DATA OUT O à 23 du tampon 43 sont reliés aux bornes d'entrée de deuxième phase du multi- plexeur 42 Le multiplexeur choisit soit les entrées de phase A, soit les entrées de phase B, et il est commandé par l'intermédiaire d'un signal reçu d'un registre de bouclage de données 44, lequel reçoit les signaux de données traduits d'un signal de processeur de commuta- teur périphérique, par l'intermédiaire du tampon 41 Lorsqu'un signal prédé terminé est reçu par le registre de bouclage de-données 44, il entra ne le multiplexeur 42 à établir une liaison des fils de sortie du tampon 43 sur ses fils de sortie en phase avec les fils DATA IN O à 23, ce qui établit un circuit par lequel un signal reçu soit du processeur de commutateur périphérique 29, soit du circuit d'inter- face de périphériques par l'intermédiaire des fils DATA IN O à 23, peut être enregistré dans la mémoire de données des commutateur DX 38 à 40. Un signal provenant du processeur de commutateur périphérique 29 est également transféré, par l'intermédiaire d'un inverseur 45, à un circuit de contr 8 le de liaison de données 46, dont la sortie, reliée au tampon 43, contr 8 le l'état de chacune des liaisons traver- sant le tampon 43. Le commutateur de message 3 Fig 2 A explore en permanence les processeurs de commutateur périphérique pour déterminer si un signal de message est enregistré dans leur tampon de sortie Le processeur de commutateur de message 15 envoie un message d'exploration cyclique prédéterminé à la matrice de commutateur de message 17, par l'inter- médiaire des fils AO à A 7, DO à D 7, etc, Fig 4 Ce message d'ex- ploration (signifiant, par exemple, "avez-vous un message?") est transféré vers la mémoire de liaison 107 A des commutateurs DX 50 (voir Figs 4 et 2 C), par l'intermédiaire du multiplexeur 110, de sorte que les liaisons de sortie MIC sont reliées, par les circuits de commande différentiels symétriques 51, Fig 4, aux liaisons de message de sortie 52 conduisant aux émetteurs-récepteurs de commuta- teur de périphérique, chaque processeur de commutateur périphérique étant ainsi appelé pour établir s'il se présente un message de réponse indiquant que son tampon de sortie contient un message Le message est envoyé en réponse par le processeur de commutateur périphérique appelé, lequel remet son tampon à zéro. Le signal de message en provenance du processeur de commutateur de périphérique 29, après avoir traversé lémettéur-récepteur 28, apparaît sur l'une des liaisons de message d'entrée 47 allant aux récepteurs différentiels symétriques 48 Le signal traverse un tampon à trois états 49 et est transféré, par l'un des fils d'entrée PCVIP à PCM 7, Fig 2 C, à la mémoire de données de l'un des commutateurs DX 50 en réseau de 8 Mais ces opérations sont exécutées lorsque le processeur de commutateur périphérique a été exploré. Le signal de message de réponse passe donc par les liaisons de message d'entrée série spécialisées 47, traverse les récepteurs diffé- rentiels symétriques 48, le tampon à trois états 49, pour parvenir sur une liaisons d'entrée PCM de l'un des commutateurs DX 50 (le commutateur DX sélectionné dépendant de la liaison d'entrée et de voie et des décodeurs 30). Le processeur de commutateur de message accède aux données enre- gistrées dans la mémoire de données de commutateur DX, par-l'intermé- diaire de son fil DMD (Fig 2 C) et de l'interface de contrôleur, représenté à la Fig 4 sous la forme du tampon 53 e Les données sont transfé rées sur la voie parallèle 2 A, Fig 2 A et reçues par le tampon COMRAM 14 pour être transférées au circuit de commande princi- pal. Le contrôleur principal 11 du circuit de commande principal 1 explore en permanence le tampon COMRAM 14 qui est un tampon premier entré-premier sorti, et il lit les données que contient ce tampon. Le contrôleur principal maintient à jour, comme il est connu, une carte des états périphériques Il enregistre également, dans sa mémoire de masse, des signaux de programme pour mise sous format des messages, afin de contrôler le système Cette fonction est également connue Mais, dans le système antérieur précédemment décrit, ces messages de contrôle sont insérés dans les circuits de commutation message et utilisent une largeur de bande qui, dans la présente invention, peut être utilisée pour les données ou les signaux vocaux MIC devant être transmis entre périphériques La largeur de bande disponible pour une telle transmission est fortement accrue dans la présente invention, puisque les messages sont transmis par l'inter- médiaire d'un réseau de commutation message distinct ayant une capa- cité de trafic pouvant répondre aux besoins de commutation et de transmission des signaux de contrôle Ce système est aisément réalisé àl'aide des commutateurs DX décrits ici. Pour en revenir au fonctionnement, le contr 8 leur principal, ayant reçu, par l'intermédiaire du système décrit ci-dessus, un signal de message indiquant qu'il y a décrochage dans un périphérique donné, forme un signal de message qu'il renvoie au périphérique et gui constitue un accusé de réception Ce signal est déchargé, par l'intermédiaire du bus parallèle 12, dans le tampon COMRAM 14 qui fonctionne en sens inverse, de la manière précédemment décrite Le processeur de commutateur message 15 accède au signal et le charge dans la mémoire de données de l'un des commutateur DX 50 (Figs 2 C, 2 D et 4), par l'intermédiaire de l'une des liaisons de sortie PCM OUT O à 7 et des liaisons de message 52 (Figs 4, ou 34, Figs 2 A et 2 B). Hotamment, le signal est reçu sur une liaison de commutateur message 34, passe par les émetteurs-récepteurs équilibrés 28, (Fig 2 B), pour parvenir au processeur de commutateur de périphérique 29 Le pro- cesseur de commutateur de périphérique reçoit donc une indication concernant l'accusé de réception du message par le circuit de com- mande principal. Le type de l'unité périphérique intelligente doit également être enregistré dans la 'carte de mémoire du circuit de commande principal Le périphérique peut être du type comportant des organes intelligents de calcul, et il nécessite accusé de réception du message de décrochage (ou autre message) Dans ce cas, le message envoyé par le circuit de commande principal au processeur de commuta- teur périphérique doit exiger que le processeur de commutateur péri- phérique applique le signal à le bus de contr 8 le 25, Fig 5, pour transfert par les tampons 35 et 36, le décodeur 37, dans la mémoire de liaison 107 A, Fig 2 C, puis dans la mémoire de données 102 de l'un des commutateurs DX 38 à 40, en un emplacement de mémoire qui correspond à la liaison de sortie vers le périphérique intelligent. Le signal de message est ensuite extrait de la mémoire de données-du commutateur DX considéré, sur l'une des liaisons de sortie HIC. conduisant au tampon 43 et les liaisons de sortie de données DATA OUT O à 23 allant à la carte d'interface de périphérique, donc, au périphérique qui exige l'accusé de réception. Si l'on suppose que le circuit de commande principal 1 s'est assuré que le périphérique est du type non-intelligent, par exemple un téléphone ordinaire, une condition de décrochage décelée exige la liaison d'un récepteur de tonalités ou impulsions de numérotage, pour recevoir les signaux de numérotahe en provenance du périphérique Le contrôleur principal examine alors sa carte mémoire des circuits de signaux entre le périphérique appelant et un récepteur de tonalités périphérique libre, par l'intermédiaire du commutateur de circuit 4. Si l'emplacement d'un circuit libre a été déterminé, le contrôleur principal envoie un signal de message aux contr 8 leurs de périphérique et au processeur de commutateur de circuit 18, afin d'établir le circuit. Le signal de message est reçu par le processeur de commutateur de périphérique 29, par l'intermédiaire des lisisons de message comme décrit précédemment, des signaux de commande de commutateur DX étant appliqués sur le bus de contr 6 le 25 Dans ce cas toutefois, les si- gnaux sont destinés à l'un et/ou l'autre des deux réseaux de commuta- tion à commutateurs DX composés des commutateurs 54 (Fig 5), lesquels traitent les signaux reçus du périphérique, ou des commutateurs 55, lesquels traitent les signaux destinés au périphérique. Dans le présent exemple, les signaux reçus par le processeur de commutateur de périphérique le font établir une liaison entre l'une des lignes d'entrée MIC CCSI O à 23 allant à l'un des commutateurs DX 54, et une ligne de sortie spécifique CCSO O à 15 La ligne de sortie est mise en liaison par l'intermédiaire de l'un des tampons 56, vers l'une des lignes de sortie CCSO O à 7 et CCSO 8 à 15 Les circuits d'entrée COSI O à 7, CCSI 8 à 15 et CCSI 16 à 23, qui sont reliés au périphérique considéré pour réception des signaux vocaux MIC, de numérotage, ou analogue, sont reliés, par l'intermédiaire des tampons d'entrée 57, des multiplexeurs de bouclage 58 (non utilisés comme tels dans cette invention), à l'une des lignes d'entrée MIC de la matrice de commutateurs DX 54. En se référant à nouveau à la Fig 2 A, le circuit de commande principal 1 envoie également un signal au processeur de commutateur de circuit 18, par l'intermédiaire du tampon COOMRAM 14 et du bus parallèle associée 2 B En réponse, le processeur de commutateur de circuit 18, Fig 2 A, envoie un signal à l'un ou plusieurs des ensembles matrices de commutateurs DX 19 et multiplexeurs 21, pour établir un circuit de transmission entre une liaison entrante en provenance du tampon de commutateur périphérique 56, Fig 5, par l'intermédiaire du multi plexeur 21, Fig 2 A, relié au bus local 20, et une voie de sortie particulière d'une liaison de sortie particu- lière, par l'intermédiaire de la matrice 19 De la sorte, une liaison est établie entre l'une des voies des fils CCSI O à 7 ou CCSO 8 à 15, Fig 5, et une autre liaison conduisant à l'unité périphérique réceptrice de signaux de numérotage, par l'intermédiaire de la matri- ce de commutateur de circuit, Fig 2 A. La liaison en provenance du commutateur de circuit allant à l'unité périphérique de signal de numérotage est établie de la même manière que la liaison en provenance du téléphone périphérique et allant au commutateur de circuit Un signal de message est formé dans le circuit de commande principal et envoyé, par le commutateur de message et les liaisons de message, au contrôleur de périphérique auquel est relié le récepteur libre de signaux de numérotage sé- lectionné On supposera, pour la clarté de la description, que ce périphérique est relié à une carte d'interface de périphérique à laquelle on peut accèder par les filss PCSO O à 7, PCSO 8 à 15 et PCSO 16 à 23, Fig 5 En conséquence, le processeur de commutateur de périphérique 19 (ou son équivalent dans un autre contrôleur de périphérique) entraîne l'établissement d'une liaison MIC par l'inter- médiaire de l'un des commutateur DX 55 Les bornes d'entrée MIC des commutateurs sont en liaison avec les fils d'entrée PCSI O à 7 et PCSI 8 à 15, par l'intermédiaire des multiplexeurs 59 (non utilisés comme tels dans cette invention spécifique) Les liaisons de sortie PCM des commutateur DX 55 sont reliées, par les tampons de sortie 60, aux liaisons de sortie PCSO O à 7, PCSP 8 à 15 et PCSO 16 à 23 qui sont reliés aux périphériques dont l'un est le récepteur de signaux de numérotage. En conséquence, un circuit de signal est établi entre le télé- phone périphérique qui a été décroché et le commutateur de circuit 4, par l'intermédiaire du réseau de commutateurs DX 54, sur l'une des liaisons de sortie CCSO 0 à 7 ou CCSO 8 à 15, ce circuit étant commuté vers une liaison de sortie conduisant à l'un des filss d'entrée série PCSI 0 à 7, PCSI 8 à 15, par l'intermédiaire d'un commutateur DX 55 et de l'un des fils de sortie PCSO O à 7, PCSO 8 à , PCSO 16 à 23, pour aller au récepteur de signaux de numérotage. Avant de décrit le fonctionnement de la matrice de commuta- teurs de circuit, on notera que deux autres étapes intermédiaires doi- vent normalement être prises en compte, lesquelles n'ont pas été décrites en détail pour ne pas compliquer la description Pendant l'étape de mise en circuit de la matrice de commutation de périphéri- que et de la matrice de commutation de circuit, un signal de message doit être envoyé par le circuit de commande principal vers le circuit d'interface du périphérique pour commander un circuit de blocage (soit, pour court-circuiter les filss de l'appareil téléphonique pendant le temps d'établissement par les commutateurs des circuits de transmission), de manière à établir une période de silence pendant le temps de mise en circuit Le blocage est, bien entendu, supprimé lorsque les circuits de transmission sont établis -Cette fonction peut 8 tre asssurée par temporisation, ou par transmission d'un mes- sage par le circuit de commande principal. La deuxième fonction intermédiaire est celle du retour de la tonalité de numérotage vers le téléphone périphérique Dans la forme recommandée de l'invention, un générateur de tonalité 16, Fig 2 A fournit un signal de tonalité continu Des impulsions correctement interrompues de ce signal, convenant au type de signal-à former, sont codées et envoyées à la matrice de commutation de message, sous la commande du processeur de commutateur de message Le signal est trans- mis comme signal MIC au contrôleur de périphérique, et transféré par le processeur de commutateur de périphérique aux commutateurs DX asso- ciés au téléphone périphérique Le signal MIC est traduit par le cir- cuit d'interface de périphérique, décodé dans le circuit CODEC de l'interface, envoyé à l'appareil téléphonique, d'o il est entendu par l'abonné comme tonalité de numérotage Lorsque le numérotage est commencé, (sa présence étant décelée par exploration des contrôleurs de périphérique comme précédemment décrit), et que le signal de message de détection initial a été envoyé au circuit de commande principal, un message est envoyé par ce dernier circuit au processeur de commutateur de message pour arrêter l'envoi de la tonalité de numérotage au téléphone périphérique. On se reportera maintenant à la Fig 3 o est représentée l'une des quatre parties du commutateur de circuit représenté à la Fig 2 A. Un signal est reçu du circuit de commande principal par le processeur de commutateur de circuit, par l'intermédiaire du bus 28, et est transféré au bus de contrÈle 22 Le signal traverse les tampons 61, Fig 3 A et les circuits de commande d'accès de carte 62 qui se trouvent dans le contr 6 leur 117, puis l'interface 62, d'o il est transféré à la mémoire de liaison de l'un des commutateur DX 63 d'un réseau 16 Un circuit particulier de transmission de voie entrée vers voie de sortie est ainsi établi entre l'une des voies d'entrée et l'une des voies de sortie PCOOUT. Les signaux d'entrée en provenance des émetteurs-récepteurs de contrôleur de périphérique, reçus par l'intermédiaire du multiplexeur 64, -sont transférés par l'intermédiaire des tampons à trois états 65 et 66, et par l'intermédiaire d'une entrée de phase du multiplexeur 67, aux fils d'entrée MIC du réseau de commutateurs DX 63 Le bus de commutation locale 20 à 64 fils est également reliée à l'entrée de phase recherche du multiplexeur 67, de sorte que les signaux en provenance d'autres matrices de commutation du circuit de commuta- teurs peuvent être transférés en entrée de ce réseau de commutateurs DX. Les liaisons dans le commutateur de circuit doivent être bi- directionnelles; donc, deux liaisons par circuit seront établies par le circuit de commande principal Bien entendu, pour répondre à certains besoins, le circuit de commande principal n'a à établir qu'une seule liaison bidirectionnelle. Le système décrit ci-dessus permet donc de transmettre des si- gnaux de contrÈle par l'intermédiaire d'un système de liaison message entre périphériques et circuit de commande principal et il établit des liaisons circuit distinctes pour le transfert des signaux de circuit normaux relatifs à l'appel entre périphériques, sa conception étant facilitée par l'utilisation de commutateurs DX Une matrice de commuta tion formée de commutateurs DX, pour commutation temporelle et spatiale de circuits de circuits de transmission de signaux MIC, est utilisée pour transmettre des signaux de message entre contra- leurs, par l'intermédiaire de liaisons message commutées, et des messages de contrôle oar l'intermédiaire de liaisons message commu- tées à partir de contr 6 leurs, les contrôleurs ont accès aux messages de données, à partir des liaisons message, et les transfèrent aux liaisons MIC Le système établit, à l'aide de commutateurs DX analo- gues, des circuits distincts pour la transmission de signaux de circuits normaux entre périphériques Les périphériques peuvent, bien entendu, être des circuits analogiques qui transmettent des messages codés MIC par l'intermédiaire d'un circuit CODEC, des terminaux intelligents ou des terminaux sous contr 8 le com plet du circuit de commande principal, ou encore des circuits de service comme les récepteurs de signaux de tonalité, les circuits de ligne, les cir- cuits interurbains, les circuits conférence, les circuits d'annonces enregistrées, etc. Il est entendu que la description qui précède a été faite uniquement à titre d'exemple non-limitatif et que des variantes peuvent être envisagées sans, pour cela, sortir du cadre de l'inven- tion et des revendications annexées. REVENDICATIONS 1 Système de commutation comportant: (a) des moyens constituant un circuit de commande principal ( 1) du système, (b) une ou plusieurs unités périphériques ( 6) auxquelles sont associés des circuits de contrôle d'unité périphérique ( 5) pourvus de ports pour liaison à ces unités périphériques, caractérisé en ce qu'il comporte encore: (c) un réseau de commutation circuit ( 4) sous contrôle du circuit de commande principal relié par des liaisons à la ou aux unités périphérique(s) pour établir et commuter des circuits de transmission pour des signaux transmis entre les unités périphériques en-passant par lesdites bornes, et (d) un réseau de commutation message ( 3), monté entre les circuits de contrôle d'unité périphérique et le circuit de commande principal du système, pour transférer et commuter des signaux de commande et de contr 6 le concernant l'état des périphériques entre lesdits circuits de contr 6 le et le circuit de commande principal. 2 Système selon la revendication 1, caractérisé en ce que le réseau de commutation message comporte un processeur de commutateurs de message ( 15) relié pour communication avec le circuit de contrôle principal de système, et une matrice de commutateur de message (Fig. 4), cette matrice comportant des ports d'entrée et de sortie pour le transfert des signaux de commande et contrôle vers et depuis cette matrice, avec une borne de commande reliée au processeur de commuta- teurs de message, pour transfert des signaux de commande et contrôle entre le circuit de commande principal du système et la matrice, ainsi que des signaux de commande pour la commande de cette matrice. 3 Système selon la revendication 2, caractérisé en ce que les signaux de commande et contrôle sont sous forme numérique, la matrice de commutateur de message se composant d'un ensemble de circuits de commutation combinée temporelle et spatiale ( 50) destinés à commuter des signaux de contrôle prédéterminés entre les bornes d'entrée et ladite borne de commande, ainsi que des signaux de commande et contrôle prédéterminées entre cette borne de commande et les bornes de sortie. 4 Système selon la revendication 3, caractérisé en ce que le réseau de commutation de circuit comporte un processeur de commuta- teurs de circuit ( 18) relié au circuit de commande principal du système, avec une pluralité de ports bidirectionnels pour le trans- fert de signaux entre les unités périphériques, et une matrice de commutateurs de circuit (Fig 3) pour commuter lesdits signaux entre lesdits ports sous le contr 8 le dudit processeur. Système selon la revendication 4, caractérisé en ce que les signaux transférés entre unités périphériques sont sous forme numéri- que, la matrice de commutateurs de circuit se composant d'un réseau de circuits de commutation combinée temporelle et spatiale ( 63). 6 Système selon la revendication 2, 4 ou 5, caractérisé en ce que le circuit de contrôle d'unité périphérique ( 5) se compose d'une première matrice de commutation reliée aux ports d'entrée et de sortie du réseau de commutateurs de message ( 3), d'un contrôleur de commutation de périphérique ( 23) relié à cette première matrice pour recevoir -des signaux de contrôle en provenance des bornes de périphé- riques et des signaux de commande en provenance du circuit de commande principal ( 1), par l'intermédiaire du réseau de commutation message, et pour transmettre des signau 2 de contr 8 le concernant l'état des périphériques ( 6) au circuit de commande principal ( 1), par l'intermédiaire du réseau de commutation message ( 3), et pour contrôler la première matrice de commutation, et d'une deuxième matrice de commutation pour commuter les circuits de transmission entre une ou plusieurs bornes d'unité périphérique et le réseau de commutation circuit, sous le contrôle du contrôleur de commutation de périphérique, à la réception des signaux de commande qui lui sont destinés. 7 Système selon la revendication 3, caractérisé en ce que la matrice de commutation message (Fig 4) se compose d'un réseau de cir- cuits, avec des moyens pour recevoir des signaux en provenance d'une pluralité de ports d'entrée en série dans le temps selon les pre- mières séquences, des moyens pour fournir des signaux de sortie sur une pluralité de bornes de sortie, en série dans le temps selon des deuxièmes séquences, des moyens pour recevoir des signaux de commande sur ladite borne de commande, sous forme parallèle, et des moyens pour commander les circuits de commutation ( 50) afin d'établir les secondes séquences, à la réception d'une première forme prédéterminée de signaux de commande. 8 Système selon la revendication 4, caractérisé en ce que la matrice de commutation message (Fig 4) se compose d'un réseau de cir- cuits comportant des moyens pour recevoir des signaux en provenance d'une pluralité de ports d'entrées, en série dans le temps selon les premières séquences, des moyens pour fournir des signaux de sortie sur une pluralité de bornes de sortie, en série dans le temps selon des deuxièmes séquences, des moyens pour recevoir des signaux de commande sur ladite borne de commande, sous forme parallèle, et des moyens pour commander les circuits de commutation ( 50), afin d'éta- blir les deuxièmes séquences à la réception d'une première prédéter- minée de signaux de commande, la matrice de commutation circuit (Fig. 3) se composant d'un réseau de circuits comportant des moyens pour recevoir des signaux répartis en série dans le temps sur une borne bidirectionnelle, des moyens pour commuter ces signaux ( 63) vers une deuxième bidirectionnelle, en série dans le temps selon une autre séquence, des moyens pour recevoir des signaux de commande sous forme parallèle en provenance du processeur de contr 6 le du réseau de commutation circuit, avec des moyens pour commander la matrice de commutation circuit, afin d'établir l'autre séquence série, à la réception d'une deuxième forme de signaux de commande en provenance du circuit de commande principal du système. 9 Système selon la revendication 8, caractérisé en ce qu'il comprend un moyen pour commander le réseau de commutation circuit pour le faire délivrer une troisième forme de signaux série en séquence vers un port bidirectionnel à la réception d'un signal de commande prédéterminé. Système selon la revendication 9, caractérisé en ce que cette troisième forme de signaux comporte une partie provoquant l'application d'un signal de téléphonie sur un port bidirectionnel d'unité périphérique. 11 Système selon la revendication 7, 8 ou 9, caractérisé en ce que chaque circuit de réseau dans les matrices de commutation compor- te une mémoire de connexion ( 107) pour recevoir et enregistrer les signaux de commande, et des moyens pour appliquer des signaux de commande prédéterminée à la matrice de circuits de commutation, à la réception par la mémoire de connexion d'autres signaux de commande prédéterminés. 12 Système selon la revendication 11, caractérisé en ce que chaque circuit de réseau dans les matrices de commutation comprend une mémoire de données pour recevoir et mémoriser les signaux reçus des ports d'entrée et un moyen pour commuter des séquences de signaux alternativement de la mémoire de données ou lesdits signaux de commande prédéterminés de ladite mémoire de connexion vers les ports de sortie définis par d'autres signaux de commande prédéterminés. 13 Système selon la revendication 7, caractérisé en ce que chacune desdites matrices de commutation comporte des moyens pour recevoir des signaux d'entrée multiplexés dans le temps en provenance de la pluralité de ports d'entrée, des moyens constituant une mémoire de données ( 102) pour enregistrer les signaux d'entrée selon un plan prédéterminé, des moyens pour recevoir des signaux de commande en provenance d'un processeur de commande associé, et des moyens pour commander la matrice afin de transférer des parties prédéterminées de signaux enregistrés, depuis la mémoire de données, vers une voie parallèle, pour transmission au circuit de commande principal du système, selon un plan défini par les signaux de commande. 14 Système selon la revendication 7 ou 13, caractérisé en ce qu'il comporte, en outre, des moyens pour recevoir des signaux de commande, sous une forme donnée, en provenance du processeur de commande, des moyens constituant une mémoire de connexion ( 107) pour enregistrer cette première forme de signaux de commande, des moyens pour recevoir et enregistrer des signaux de commande, sous une deuxième forme, en provenance du processeur de commande, et des moyens pour fournir des signaux de sortie multiplexés dans le temps sur une ou plusieurs des ports de sortie, lesquels signaux consistant en au moins une partie prédéterminée des signaux de commande de la première formes comme défini par au moins une partie des signaux de commande de la deuxième forme.