FR 2546003 A1 19841116 FR 8407118 A 19840509 La présente invention concerne des circuits de bascule. Un circuit de bascule numérique utilisé dans l'art antérieur comprend des paires de transistors à coupla- ge d'émetteurs d'entrée et deménorisation Ces paires de tran- sistors réagissent à des états de signaux d'entrée représen- tant des bits de données en produisant des signaux de sortie qui ont la valeur binaire des signaux d'entrée mais sont commandés par un cycle d'horloge Des impulsions de courant sont appliquées alternativement aux circuits d'émetteurs communs des paires d'entrée et de sortie, pour alternative- ment quantifier l'état du signal d'entrée et mémoriser cet état quantifié. Un tel circuit de bascule présente plusieurs pro- blèmes Lorsqu'on branche plusieurs bascules en cascade, un décalage de niveau est exigé entre ces bascules, et ceci réduit la vitesse de fonctionnement et augmente le retard de propagation Le circuit de bascule est également ralenti du fait qu'il est polarisé au voisinage de la saturation et, en outre, il est très sensible au niveau de tension d'ali- mentation. Conformément à l'invention, un circuit de bascule numérique comprend un quantificateur ayant une paire de transistors à couplage d'émetteurs d'entrée, connectés à des circuits de sortie à transimpédance, le quantificateur réa- gissant à l'état d'un signal d'entrée en produisant un signal de sortie quantifié, à partir des circuits de sortie à transimpédance, une paire de transistors à couplage d'émet- teurs de réaction, intercalée entre les sorties des circuits à transimpédance et les entrées des circuits à transimpédan- ce, pour transmettre des signaux de sortie des circuits à transimpédance vers les entrées des circuits à transimpédan- ce, et des moyens destinés à appliquer alternativement des impulsions de courant aux circuits d'émetteurs communs de la paire d'entrée et de la paire de réaction, pour autoriser alternativement la quantification de l'état du signal d'entrée et la mémorisation de cet état quantifié. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma d'un circuit de bascule synchronisé; et Les figures 2, 3 et 4 sont des schémas de parties du circuit de la figure 1 dans diverses conditions de fonc- tionnement. On va maintenant considérer la figure 1 sur laquel- le on voit un circuit de bascule synchronisé 10 qui comprend un quantificateur ayant une paire de transistors NPN à cou- plage d'émetteurs d'entrée, 11 et 12, et une paire de cir- cuits à transimpédance de sortie Des signaux de données d'entrée symétriques sont appliqués à des bornes d'entrée 13 qui sont directement connectées aux électrodes de base de la paire de transistors d'entrée 11 et 12. Un premier circuit à transimpédance, connecté dans le circuit de collecteur du transistor 11, comprend une dio- de 14 et un transistor PNP 15, branchésen circuit miroir de courant avec des résistances 17 et 18 Une résistance de charge 19 est connectée entre l'électrode de collecteur de sortie du transistor 15 et un potentiel de masse 20. Un second circuit à transimpédance, connecté dans le circuit de collecteur du transistor 12, comprend une diode 24 et un transistor PNP 25, associé à des résistances 27 et 28 pour former un autre circuit miroir de courant Une résistance de charge 29 est connectée entre l'électrode de collecteur de sortie du transistor 25 et le potentiel de masse 20. On notera que les premier et second circuits à transimpédance comprennent les transistors PNP 15 et 25 qui procurent certains avantages importants pendant le fonction- nement Du fait que les circuits à transimpédance sont for- més par des dispositifs d'un type de conductivité opposé à celui de la paire de transistors NPN à couplage d'émetteurs d'entrée, 11 et 12, ils évitent l'utilisation-de dispositifs de décalage de niveau qui ralentiraient le fonctionnement. De plus, du fait que ces circuits sont formés par des dispo- sitifs ayant un type de conductivité opposé à celui des transistors de la paire d'entrée, les jonctions base-collec- teur des transistors des circuits à transimpédance sont flottantes par rapport à la tension de polarisation, comme on l'expliquera par la suite. Des signaux de sortie apparaissent sur des bornes de sortie 30 qui sont connectées aux électrodes de collecteur des transistors 15 et 25. Les noeuds de circuit connectant les électrodes de collecteur de sortie des transistors 15 et 25 aux bornes de sortie 30 sont également connectés à des électrodes de base d'entrée d'une paire de transistors NPN à couplage d'émet- teurs de réaction, 31 et 32 Les électrodes de collecteur de sortie de la paire de transistors de réaction 31 et 32 sont respectivement connectées à la fois aux électrodes de collecteur des transistors d'entrée 11 et 12 et aux électro- des de base d'entrée des transistors 15 et 25 des circuits à transimpédance. Une source 40 de potentiel de polarisation de polarité positive est connectée aux résistances 17, 18, 27 et 28 dans les circuits à transimpédance Les paires de transistors à couplage d'émetteurs d'entrée et de réaction, et les transistors de type de conductivité opposé des cir- cuits à transimpédance sont interconnectés de façon que les jonctions base-collecteur de la paire de transistors de réaction et des transistors des circuits à transimpédance soient flottantes par rapport à la tension de polarisation. Ces transistors sont donc polarisés de façon que des signaux de tension de sortie produits par les transistors de type de conductivité opposé des circuits à transimpédance soient indépendants du niveau de tension de polarisation, sur une plage étendue. Les circuits d'émetteurs communs de la paire de transistors d'entrée 11 et 12 et de la paire de transistors de réaction 31 et 32 sont respectivement connectés à des sources de courant d'horloge complémentaires 41 et 42 Les sources de courant d'horloge 41 et 42 commandent ou synchro- nisent le fonctionnement du circuit de bascule en commandant le courant d'émetteur commun ICL qui circule des transistors 11 et 12 vers une source 50 de potentiel de polarisation de polarité négative, et le courant d'émetteur commun ICL qui circule à partir des transistors 31 et 32, également vers la source 50. Pendant le fonctionnement, il y a trois états de fonctionnement qui sont déterminés par les courants d'émetteurs communs synchronisés Ces états sont un état de non mémorisation, un état dynamique et un état de réaction positive, ou de mémorisation Les fonctions du circuit qui ont lieu pendant chacun de ces états sont décrites ci-après. -20 En considérant maintenant la figure 2, qui est un schéma des parties actives du circuit de la figure 1 pendant l'état de non mémorisation, on note que la paire de transis- tors à couplage d'émetteurs d'entrée, est séparée des tran- sistors 15 et 25 dans un but de clarté L'état de non mémori- sation apparaît lorsque le courant d'horloge ICL a une valeur de régime établi maximale tandis que le signal de courant d'horloge complémentaire I est égal à zéro Du fait CL qu'il n'y a pas de courant d'horloge complémentaire ICL' les transistors 31 et 32 sont hors fonction et sont supprimés du schéma Pendant cet état de non mémorisation, la paire-de transistors d'entrée 11 et 12 et les transistors 15 et 25 amplifient et limitent les signaux d'entrée qui sont appli- qués aux bornes d'entrée 13 Pour des signaux d'entrée de grande amplitude, les transistors 11, 12, 15 et 25 fonction- nent de façon non linéaire, mais pas en saturation L'état de non mémorisation est l'état de fonctionnement du circuit pendant lequel de nouvelles données sont appliquées à l'entrée Dans l'état de non mémorisation, le circuit de bascule 10 se comporte comme un quantificateur Les signaux de sortie sont une version quantifiée des signaux d'entrée et apparaissent sur les bornes de sortie 30 L'état de signal de données d'entrée qui est appliqué aux bornes d'entrée 13 est donc quantifié par les transistors d'entrée 11 et 12 et il est reproduit sur les bornes de sortie 30 au moyen des circuits à transimpédance. On va maintenant considérer la figure 3, qui est un schéma du circuit de la figure 1 qui est effectif pendant l'état dynamique, dans lequel les trois paires de transis- tors sont représentées séparées les unes des autres dans un but de clarté L'état dynamique apparaît lorsque les cou- rants d'horloge ICL et ICL sont en transition à partir de la condition de non mémorisation dans laquelle le courant d'horloge 'CL est à la valeur maximale et le courant d'hor- loge complémentaire ICL est égal à zéro, vers la condition opposée, ou de mémorisation, du courant d'horloge Un cou- rant d'horloge ICL décroissant circule donc dans les cir- cuits d'émetteurs communs des transistors 11 et 12 Un cou- rant d'horloge complémentaire croissant ICL circule dans les circuits d'émetteurs communs des transistors de réaction 31 et 32 Les deux courants d'horloge ICL et YCL sont représentés sur la figure 3 sous la forme de courants varia- bles. Cet état dynamique définit un intervalle pendant lequel les nouvelles données, appliquées à l'entrée pendant l'état de non mémorisation, sont mémorisées dans le circuit de bascule 10 Les configurations de miroir de courant des circuits à transimpédance de type de conductivité opposé changent la polarité des courants de sortie de collecteur provenant de la paire d'entrée de transistors à couplage d'émetteurs Le temps de stockage des configurations de-cir- 6- cuit à transimpédance est suffisamment long pour que le cir- cuit de bascule 10 conserve l'état des nouvelles données pendant que les courants d'horloge sont commutés de l'état de non mémorisation vers l'état de mémorisation Pendant l'état dynamique, tous les transistors 11, 12, 15, 25, 31 et 32 fonctionnent dans diverses conditions de fonctionne- ment du fait que les courants d'horloge variables changent de façon dynamique les conditions de polarisation Le cir- cuit de bascule synchronisé 10 détermine pendant l'état dynamique si le signal d'entrée représente un bit un ou zéro. On va maintenant considérer la figure 4, qui est un schéma des parties actives du circuit de la figure 1 pendant l'état de mémorisation, ou de réaction positive, et dans lequel la paire de transistors de réaction 31 et 32 est sépa- rée des transistors 15 et 25 dans un but de clarté L'état de mémorisation, ou de réaction positive, apparaît lorsque le courant d'horloge complémentaire 'CL possède une valeur de régime établi maximale, tandis que le courant d'horloge 1 CL est égal à zéro Pendant cet état de mémorisation, la paire de transistors à couplage d'émetteurs d'entrée 11 et 12 est hors fonction, du fait qu'aucun courant d'horloge ICL n'est appliqué à leur circuit d'émetteur commun Les transistors 11 et 12 sont donc supprimés du schéma Les transistors 15 et 25 et la paire de transistors de réaction 31 et 32 fonc- tionnent dans un état de réaction positive, ou de mémorisa- tion, en ce qui concerne le signal conservé sur les bornes de sortie 30 à la fin de l'état de non mémorisation Pendant tout l'état de mémorisation, ces signaux sont conservés par l'action de réaction positive des circuits à transimpédance et de la paire de transistors de mémorisation 31 et 32. L'état, quel qu'il soit, qui est mémorisé dans le circuit de bascule synchronisé 10 fait apparaître des signaux de sortie complémentaires sur les bornes de sortie , et ces signaux sont maintenus pour l'application à un circuit quelconque connecté à ces bornes Ces signaux peuvent être utilisés sous la forme de signaux de sortie symétriques ou dissymétriques. On notera qu'on peut permuter les conductivités des transistors Il faudra prendre soin de modifier les pola- rités de façon correspondante dans tout le circuit. On peut avantageusement fabriquer le circuit de bascule 10 sous la forme d'un circuit intégré Il existe des processus connus pour fabriquer les transistors ayant des types de conductivité opposés dans un circuit intégré monoli- thique capable de fonctionner à des fréquences s'élevant jusqu'à la gamme hyperfréquence On peut utiliser pour fabri- quer le circuit un processus qui est décrit dans la demande de brevet des E U A N O 337 707,; déposée le 7 janvier 1982. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Circuit de bascule numérique comprenant un quantificateur ayant une paire de transistors à couplage d'émetteurs d'entrée, et des moyens pour appliquer des impulsions de courant au circuit d'émetteur commun des transistors, caractérisé en ce que les transistors à coupla- ge d'émetteurs ( 11, 12) sont connectés à des circuits de sortie à transimpédance ( 15, 25), le quantificateur réagit à l'état d'un signal d'entrée ( 13) en produisant un signal de sortie quantifié ( 30) à partir des circuits de sortie à transimpédance, une paire de transistors à couplage d'émet- teurs de réaction ( 31, 32) est intercalée entre les sorties des circuits à transimpédance et les entrées des circuits à transimpédance, pour transmettre des signaux de sortie des circuits à transimpédance vers les entrées des circuits à transimpédance, et les moyens ( 41, 42) destinés à appliquer des impulsions de courant ont pour fonction d'appliquer les impulsions (I L, 1 CL) alternativement aux circuits d'émet- teurs communs de la paire d'entrée et de la paire de réac- tion, pour permettre alternativement la quantification de l'état du signal d'entrée et la mémorisation de l'état quan- tifié. 2 Circuit selon la revendication 1, caractérisé en ce que la paire de transistors à couplage d'émetteurs d'entrée, les circuits de sortie à transimpédance et la pai- re de transistors à couplage d'émetteurs de réaction sont conçus de façon à fonctionner dans des régions non saturées de leurs caractéristiques de fonctionnement. 3 Circuit selon la revendication 2, caractérisé en ce que la paire de transistors à couplage d'émetteurs d'entrée, les circuits de sortie à transimpédance et la pai- re de transistors à couplage d'émetteurs de réaction peuvent fonctionner à des vitesses s'élevant jusqu'à la gamme hyper- fréquence. 4 Circuit selon l'une quelconque des revendica- tions 1, 2 ou 3, caractérisé en ce que les circuits à trans- impédance ont pour fonction de changer les polarités des courants de sortie du quantificateur. 5 Circuit selon l'une quelconque des revendica- tions 1 à 4, caractérisé en ce que le temps de stockage des circuits à transimpédance est tel qu'il maintient un état existant des circuits à transimpédance pendant que les impulsions de courant passent d'un état de non mémorisation à un état de mémorisation. 6 Circuit selon l'une quelconque des revendica- tions 1 à 5, caractérisé en ce que les paires de transistors à couplage d'émetteurs d'entrée et de réaction sont d'un premier type de conductivité et les circuits à transimpédan- ce comprennent des transistors d'un second type de conducti- vité. 7 Circuit selon la revendication 6, caractérisé en ce que les paires de transistors à couplage d'émetteurs d'entrée et de réaction et les transistors des circuits à transimpédance sont interconnectés de façon que, pendant le fonctionnement, les jonctions base-collecteur de la paire de transistors de réaction et des transistors des circuits à transimpédance soient polarisées pour que les circuits à transimpédance produisent des signaux de tension de sortie indépendants du niveau de tension de polarisation sur une plage étendue.