FR 2540311 A1 19840803 FR 8319472 A 19831206 La présente invention concerne une technique qui est efficace lorsqu'elle est appliquée aux circuits intégrés à semiconducteurs, par exemple à un circuit inté- gré logique à semiconducteurs, dont les niveaux d'entrée et de sortiesont des niveaux TTL et dont les niveaux logi- ques internes sont des niveaux CMOS. La figure 1, annexée à la présente demande, représente le schéma-bloc d'un circuit intégré logique à semiconducteurs IC, dont les niveaux d'entrée et de sor- tie sont des niveaux TTL, tandis que ses niveaux de logi- que interne sont des niveaux CMOS et qui a été étudié, antérieurement à la présente invention, par les auteurs de cette dernière. Un tel circuit intégré IC comporte un tam- pon d'entrée 10 pour les signaux d'entrée de conversion du niveaux TTL IN 1, IN 2,, I Nn en signaux possédant les niveaux C'MOS, un bloc de logique interne 11 servant à exécuter des opérations logiques avec les niveaux CMOS et un tampon de sortie 12 servant à la conversion des ni- veaux des signaux de sortie à niveaux CMOS du bloc de lo- gique interne 11 en signaux de sortie possédant les ni- veaux TTL OU Ti OUT 12 OUT I, Les circuits respectifs , 11 et 12 sont alimentés par une tension d'alimenta- tion VCC de 5 volts et sont correctement raccordés à 1 a masse. Une tension d'entrée à niveau haut Vi Hi O de- vant être appliquée aux bornes d'entrée Iîx L, e 2 _IN du tampon d'entrée 10 est réelée à 2 volts ou a une va- leur supérieure, tandis qu'une tension d'entrée à niveau bas Vi Le O est régle une valeur de F 8 volt ou a une valeur inférieure Par conséquent, une tension de seuil d'entrée Vith 10 concernant les bornes d'ent Lrée IN 1, I Ni^, I Nn du tampon d'entrée 10 est réglée I,3-1,5 volts, c'est-à-dire _ une valeur située entre 0, volt et 2 Vol Ls. D'autre part, une tension de sortie à niveau haut Vo H 10 devant être tirée de la sortie du tampon d'en- trée 10 est réglée de manière à être égale à la tension d'entrée à niveau haut Vi Hll du bloc de logique interne 11, tandis qu'une tension de sortie à niveau bas VOL 1 o devant être dérivée de la sortie du tampon d'entrée 10 est réglée de manière à être égale à la tension d'entrée à niveau bas Vi Lll du bloc de logique interne 11 C'est pourquoi en supposant que V Tp et VTN désignent les ten- sions de seuil d'un transistor MOSFET à canal P et d'un transistor MOSFET à canal N qui constituent un inverseur CMOS dans le bloc de logique interne 11, et en supposant que Vcc désigne la tension d'alimentation, les tensions indiquées ci-dessus Vo H 10, Vi H 11, VOL 10 et Vi L 11 sont re- glées respectivement de la manière suivante: Vo H 10 Vi H 11 >VCC IVTFI ( 1) o L 10 i Hl l HVTN ( 2) Lorsque Vcc est réclée à 5 volts, IVT Pl est réglée à 0,6 volt et VTN est réglée à 0,6 volt, les ten- sions Vo H 1 et Vi Hl sont réglées à une valeur supérieu- res à 4,4 volts et les tensions VOL 10 et Vi L 11 sont ré- glées à une valeur inférieure à 0,6 volt. Par conséquent, la tension de seuil logique d'entrée Vithl de l'inverseur CMOS dans le bloc de logicrqe interne Il est réglée approximativement à 2, 5 volts, qui est une valeur se situant antre 0,6 volt et 4:4 volts. De la même manière la tension de sortie à niveau haut Vo Hll du bloc de logique interne 11 et la tension d'entrée à niveau haut Vi H 12 du tampon de sortie 12 sont réglées à une valeur supérieure à 4,4 volts, la tension de sortie à niveau haut VOL 11 du bloc de logique interne 11 et la tension d'entrée à niveau bas Vi L 2 du entre nivau as i L 12 d tampon de sortie 12 sont réglées à une valeur inférieure à 0,6 volt, et la tension de seuil logique d'entrée Vith 12 du tampon de sortie 12 est réglée à environ 2,5 volts, qui est une valeur comprise entre 0,6 volt et 4,4 volts. Afin de produire les signaux de sortie ayant les niveaux TTL, la tension de sortie à niveau haut Vo H 12 du tampon de sortie 12 est réglée à 2,7 volts ou à une valeur supérieure et sa tension de sortie à niveau bas Vo L 12 est réglée à une valeur de 0,5 volt ou à une va- leur inférieure. La figure 2, annexée à la présente demande, représente le schéma d'un circuit montrant un tampon d'en- trée 10, qui a été étudié par les auteurs de la présente invention avant la découverte de cette dernière, et qui est constitué par les transistors MOSFET à canal P Mp Mp 2 et lestransistos MOSFET à canal N Mni' Mn 2 et Mn 3 et une résistance R p Les grilles, les sources et les drains des transistors MOSFET sont repérés respective- ment par les symboles a, S et d. Un premier étage inverseur CMOS constitué par les transistors à effet de champ M Pl et Mni et un se- cond étage inverseur CMOS constitué par les transistors à effet de champ Mp 2 et Mn 2 sont branchés en cascade Les composants Rp et Mn 3 constituent un circuit de protection de grille servant à protéger les pellicules d'isolant de grille des transistors MOSFET l' et M Les valeurs d'une Pl ni' capacité de sortie Cs raccorde aux drains des transistors à effet de champ M 2 et Mn 2 du second étage inverseur CMOS sont en réalité déterminéespar les capacités de drain des transistors à effet de champ Mp 2 et Mn 2, par la capacité parasite de câblage entre la sortie du tampon d'entrée et l'entrée du bloc de logique interne 11, et par la capacité d'entrée du bloc de logique interne 11. Les rapports W/L entre les largeurs W et les longueurs L des canaux des transistors MOSFET M 1 ' M 2 ' Mn, Mn 2 et Mn 3 sont réglés respectivement aux valeurs 27/3,5 42/3 126/6,5 42/3 et 15/3 La résistance Rp est réglée à une valeur de 2 kiloohms. La figure 3, annexée à la présente demande, représente les dépendances des temps de retard de propaga- tion tp HL' tp LH du tampon d'entrée 10 de la figure 2 vis-à- vis de la capacité de sortie C Sur la figure, l'axe des s ordonnées représente les temps de retard de propagation, tandis que l'axe des abscisses représente la capacité de sortie Cs. Comme cela est représenté sur la figure 35, annexée à la présente demande, le premier temps de re- tard de propagation tp HL est défini sous la forme d'un intervalle de temps qui est nécessaire étant donné qu'une -entrée ENTREE a varié avec sa valeur à 50 % en tant que limite, jusqu'à ce qu'une sortie SORTIE passant d'un ni- veau haut à un niveau bas avec sa valeur à 50 % en tant que limite Le second temps de retard de propagation tp LH est défini sous la forme d'un intervalle de temps qui est nécessaire étant donné que l'entrée ENTREE a va- rié avec sa valeur à 50 X en tant que limite, jusqu'à ce que la sortie SORTIE passant du niveau bas au niveau haut varie avec sa valeur à 50 % en tant que limite Sur la figure 35, tf est défini comme le temps de chute ou de retombée et tr est défini comme étant un temps de montée. Ainsi, comme on peut le comprendre d'après la figure 3, la dépendance KHL (= Atp/àC) du premier temps de retard de propagation t PHL du tampon d'entrée sur la figure 2 par rapport à la capacité de sortie est égale à environ 0,8 ns/p F, et la dépendance KLH (= t PLH/b S) du second temps de retard de propagation tp LH par rapport à la capacité de sortie est égale à environ 1,4 ns/p F Ces deux valeurs de dépendance sont élevées. Dans le tampon d'entrée 10 de la figure 2, afin de régler la tension de seuil d'entrée V ith 110 à en- viron 1,3 1,5 volt, on donne des valeurs nettement différentes aux rapports WA entre les largeurs des ca- naux et la longueur des canaux des transistors à effet de champ Mp 1 et P N du premier étage inverseur CMOS, et afin de réduire les dépendances KHL et KLH des temps de retard de propagation respectifs tp HL et tp LH vis-à-vis de la ca- pacité de sortie, on règle à la fois les rapports W/L des transistors à effet de champ Mp 2 et Mn 2 du second étage inverseur CMOS à la valeur élevée de 42/3 de manière à accroitre les conductances des canaux de ces transistors à effet de champ Mp 2 et Mn 2. Afin de réduire à la fois des dépendances -KHL et KLH vis-à-vis de la capacité de sortie, il est LH possible d'accroître plus encore les rapports W/L des transistors à effet de champ M p 2 et Mn 2 du second étage inverseur CMOS Cependant, ceci entraîne un accroisse- ment notable de la zone de surface d'occupation du tam- pon d'entrée 10 à la surface d'une microplaquette ou d'une puce à circuits intégrés pour la raison suivante tout en constituant un obstacle à l'accroissement de la densité d'intégration. Dans la technologie de fabrication des cir- cuits intqégrés on développe actuellement foitement la réduction de tailla i ais avec la phltolithographie actuellement utilisée, qui est basée sur l'exposition à un rayonne- ment ultraviolet, on obtient en tant que valeur limite inférieure pour la longueur L du canal à transistors MOSPET, une valeur de 3 microns C'est pourquoi, afin de régler à une valeur très élevée le rapport W/L du transistors MOSFE'i', il faut r lgler la largeur W du ca- nal, une vaieur extraordinairement élevée Eventuelle- ment, la surface du dispositif du transistor MO Sr ET augmente fortement. Par ailleurs, la figure 4, annexée à la présente demande, représente 1 e schnad'un circuit mon- trant un tampon de sortie 12 qui a été étudié par les auteurs à la base de la présent'e invention, avant la dé- couverte de cette dernière, et qui est constitué par un transistor MOSFET à canal P Mp 4 et par un transistor MOS- FET à canal N Mn 4 Les grilles, les sources et les drains des transistors MOSFET sont indiquées respectivement par des symboles g, S et d. Dans le circuit intégré IC, le signal de sortie possédant le niveau CMOS et délivré par le bloc de logique interne 11 est appliqué aux grilles des tran- sistors à effet de champ Mp 4 et Mn 4 du tampon de sortie 12 La borne NO 30 est alimentée par la tension d'ali- -mentation V c de 5 volts Afin de r Aoler la tension de seuil logique interne Vith 12 du tampon de sortie 12 à environ 2,5 volts, on donne par conséquent aux rapports W/L des transistors à effet de champ Mp 4 et Mn 4, à des valeurs réciproquement égales. La figure 4 représente également un circuit TTL 14, qui est alimenté par la tension d'alimentation VCC de 5 volts par l'intermédiaire d'une borne NO 35 Le signal de sortie possédant le niveau TTL et délivré par le tampon de sortie 12 est tiré de la borne NO 20 et est envoyé à un émetteur du transistor à émetteurs multiples Q 1 du circuit TTL 14, par l'intermédiaire de la borne NO 32. Par ailleurs, un circuit TTL standard, uin circuit TTL Schottky, un circuit TTL Schottky de faible puissance et un circuit TTL Schottky de faible puissan- ce réalisé selon une technologie avancée sont connus en tant que circuits TTL Naturellement, les caractéristi- ques de ces circuits diffèrent quelque peu les unes des autres. La sortie du tampon de sortie 12 doit pilo- ter un grand nombre d'entrées du circuit TTL 14 et ce de façon simultanée et en parallèle Un critère de l'apti- tude au pilotage ou à la commande est que ce circuit doit être capable de commuander en parallèle 20 entrées du circuit TTL Schottky de basse puissance. Lorsque la sortie du tampon de sortie 12 se situe à son niveau bas, un courant d'entrée à niveau bas 1 IL de 0,4 m A circule depuis une entrée du circuit TTL Schottky de grande puissance pour pénétrer dans la voie drain-source du transistor MOSFET à canal N Mn 4 du tampon de sortie 12 Par conséquent le transistor à effet de champ Mn 4 doit délivrer un courant global de 8 m A de manière que le tampon de sortie 12 puisse commander les 20 entrées mentionnées en les plaçant au niveau bas. D'autre part, la tension de sortie à ni- veau bas Vo L 12 du tampon de sortie 12 doit être égale à 0,5 volt ou à une valeur inférieure, comme cela a dé- jà été explicité C'est pourquoi la résistance de BRANCHEMENT ou ETAT PASSANT R ON du transistor MOSFET à canal N Mn 4 du tampon de sortie 12 doit être régléeà une faible valeur égale à environ 0,5 volt/8 milliampères = 62,5 ohms. Afin de donner une telle faible valeur à la résistance d'ETAT PASSANT RON du transistor à effet de champ Mn 4, il faut régler le rapport W/L du transis- tor à effet de champ Mn 4 à une valeur très élevée de 700/3 à 1000/3 Par ailleurs, comme cela a été indiqué ci-dessus, les deux rapports W/L des transistors à ef- fet de champ Mp 4 et Mn 4 doivent posséder des valeurs égales afin de permettre le réglage de la tension de seuil logique d'entrée Vithî 2 du tampon d'entrée 12 à environ 2,5 volts C'est pourquoi il faut également ré- gler le rapport W/L du transistor MOSFET à canal P Mp 4 du tampon de sortie 12 à la valeur très élevée comprise entre 700/3 et 1000/3. De façon similaire, ce fait entraîne un accroissement conséquent de la surface d'occupation du tampon d'entrée 12 sur la surface de la microplaquette ou de la puce à circuits intégrés, ce qui nuit à un accrois- sement de la densité d'intégration En outre, ceci entrai- ne une réduction importante de la vitesse de commutation du bloc de logique interne 11, et ce pour la raison indi- quée ci-après. Lorsque les deux rapports W/L des deux tran- sistors MOSFET Mp 4 et Mn 4 du tampon de sortie 12 sont ré- clés aux valeurs élevées, les capacités de grille de ces transistors MOSFET prennent des valeurs proportionnelle- ment élevées Etant donné que les capacités de grille destransistoisà effet de champ Mp 4 et Mp 4 constituent la capacité de charge de sortie du bloc de logique interne 11, ces capacités de grille et la résistance de sortie du bloc de logique interne 11 provoquent la réduction de la vitesse de commutation du bloc de logique interne 11. Par ailleurs, étant donné que la sortie du tampon de sortie 12 n'est pas seulement tirée de la borne de sortie extérieure (borne NO 20) du circuit inté- gré IC, mais également est raccordée au nombre important de bornes d'entrée du circuit TTL 14 par l'intermédiaire d'un câblage extérieur, la capacité de charge de sortie Cx du tampon de sortie 12 prend souvent une valeur très élevée. La figure 5, annexée à la présente demande, représente les dépendances des temps de retard de propa- gation tp HL' tp LH pour la capacité de charge de sortie Ci du tampon de sortie 12 sur la figure 4 Sur le gra- phique de la figure 5, l'axe des ordonnées représente les tempsde retard de propagation, tandis que l'axe des abscisses représente la capacité de charge de sor- tie. Ainsi, comme on le comprend d'après la figu- re 5, la dépendance KHL (= t p HL/b CX) du premier temps de retard de propagation tp HL du tampon de sortie 12 sur la figure 4 vis-à-vis de la capacité est d'environ 0,3 3 ns/p F, et la dépendance KLH (=t tp LH/ecx) du second temps de retard de propagation tp LH vis-à-vis de la capa- cité est égale à environ 0,17 ns/p F Ces deux valeurs sont élevées. C'est pourquoi le tampon d'entrée 10 de la figure 2 constituant l'art antérieur pour la présente in- vention pose des problèmes que l'on va résumer ci-après. ( 1) Afin de réduire les dépendances des temps de durée de propagation du tampon d'entrée 10 vis- à vis de la capacité de sortie, il faut donner des va- leurs élevées aux rapports W/L des transistors MOSFET -Mp 2 et Mn 2 du second étage inverseur CMOS situé dans le tampon d'entrée 10, ce qui nuit à l'accroissement de la densité d'intégration En particulier dans le cas o le circuit intégré IC est du type à circuits intégrés obte- nus à partir d'une matrice standard ou est du type à réseau de portes "à demi-adaptée au client", il est pos- sible qu'un nombre très important de bornes d'entrée de portes dans le bloc de logique interne 11 soient raccor- dées à la sortie du tampon d'entrée 10 Lorsque la capa- cité de sortie Cs du tampon d'entrée 10 devient par con- séquent très élevée, le problème indiqué ci-dessus est très grave. ( 2) En outre, le premier étage du tampon d'en- trée 10 est constitué par l'inverseur CMOS Mpl M = C'est pourquoi, même lorsque le circuit de protection de gril- le constitué par les éléments Rp et Mn 3 est raccordé, les rigidités diélectriques des pellicules d 9 isolant de grille des deux transistors MOSFET M Mn c entre une surtension appliquée à la borne d'erntrée l 11 ne sont pas satisfaisantes. En outre, le tampon d'entrée 10 de la figure 4 constituant l'art antérieur pour la présente invention pose des problèmes qui vont être résumés ci apres. ( 3) Afin de régler la tension de seuil 1 l- gique d'entrée ?îhl du tampon d'entrée 12 environ ih 12- 2,5 volts et afin d'améliorer la capacité de puits de courant pour la sortie au niveau bas du tampon de sor- tie 12, il faut régler les rapports W/L des transistors MOSFET M 4 et Mn 4 à des valeurs importantes réciproque- ment égales, ce qui nuit à l'accroissement de la densi- té d'intégration. ( 4) Lorsque l'on donne des valeurs élevées aux rapports W/L des deux transistors MOSFET Mp 4 et Mn 4 du tampon de sortie 12, les capacités de grille de ces transistors MOSFET augmentent également Par conséquent, ces capacités de grille et la résistance de sortie du bloc de logique interne Il provoquent une réduction de la vitesse de commutation du bloc de logique interne 11 En particulier dans le cas o l'étage de sortie du bloc de logique interne 11 est constitué par les transistors MOS- FET possédant une résistance de sortie élevée, la réduc- tion de la vitesse de commutation pose un sérieux pro- blème. ( 5) Etant donné que le tampon de sortie est constitué par les transistors MOSFET Mp 4 et M les dépendances des temps de retard de propagation vis- aà-vis de la capacité d-c-arge de sortie Cx sont élevées. En particulier dans le cas ou un grand nombre de bornes d'entrée du circuit TTL 14 sont raccordées à la sortie du tampon de sortie 12, ce problème devient important. La présente invention concerne un circuit intégré à semiconducteurs destiné à produire des signaux de sortie possédant un niveau CMOS en réponse à des si- gnaux d'entrée possédant des niveaux CMOS, qui lui sont appliqués, un tampon d'entrée pour la conversion de ni- veaux, telle que la conversion de niveaux TTL-CMOS pour le bloc de logique interne, et/ou un tampon de sortie pour la conversion de niveaux telle qu'une conversion de niveaux CMOS-TTL, et a pour objet de permettre un ac- croissement de la densité d'intégration et une réduc- tion de la dépendance de la vitesse de fonctionnement du tampon d'entrée et/ou du tampon de sortie vis-à-vis de la capacité de sortie, et un accroissement d'uoetelle vites- se de fonctionnement. Les buts indiqués ci-dessus ainsi que d'au- tres buts de la présente invention ressortiront de la description donnée ci-après et prise en référence aux dessins annexés. Selon une forme de réalisation de l'inven- tion, les objectifs indiqués plus haut sont atteints grâce au fait que le circuit intégré à semiconducteurs comporte un bloc de logique interne fonctionnant avec des circuits CMOS et un convertisseur de niveaux d'entrée, recevant un signal d'entrée sur sa borne d'entrée et dé- livrant un signal de sortie possédant le niveau CMOS sur sa borne de sortie, et qu'un transistor de sortie dudit convertisseur de niveaux d'entrée servant à exécuter la charge ou la décharge d'une capacité de sortie dudit con- vertisseur du niveau d'entrée est constitué par un tran- sistor bipolaire. Selon une autre forme de réalisation, le cir- cuit intégré à semiconducteurs selon l'invention est ca- ractérisé par le fait qu'il comporte un bloc de logique interne fonctionnant avec des niveaux CMOS, et un conver- tisseur de niveaux de sortie alimenté par un signal de sortie à niveaux CMOS délivré par ledit bloc de logique interne sur sa borne de sortie, ce qui provoque la dé- livrance d'un signal de sortie possédant un niveau pré- déterminé sur ladite borne de sortie, et qu'un transis- tor de sortie dudit convertisseur de niveaux de sortie servant à exécuter la charge ou la décharge d'une capa- cité de charge de sortie dudit convertisseur de niveaux de sortie est constitué par un transistor bipolaire. Selon un autre mode de réalisation de l'in- vention, le circuit intégré à semiconducteurs est carac- térisé en ce qu'il comporte un bloc de logique interne fonctionnant avec des niveaux CMOS, un convertisseur de niveaux d'entrée recevant un signal d'entrée sur la bor- ne d'entrée et délivrant un signal de sortie possédant le niveau CMOS sur sa borne de sortie, et un convertis- seur de niveaux de sortie recevant sur sa borne d'entrée un signal de sortie de niveau CMOS dudit bloc de logique interne, de manière à produire un signal de sortie au ni- veau de la borne de sortie dudit convertisseur, et qu'un transistor de sortie dudit convertisseur de niveaux d'en- trée servant à exécuter la charge ou la décharge d'une ca- pacité de sortie dudit convertisseur de niveaux d'entrée est constitué par un transistor bipolaire, tandis qu'un transistor de sortie dudit convertisseur de niveaux de sortie servant à exécuter la charge ou la décharge d'une capacité de charge de sortie dudit convertisseur de ni- veaux de sortie est constitué par un transistor bipolaire. On va expliquer brièvement ci-après des as- pects typiques du fonctionnement de la présente invention. Dans le convertisseur de niveauxd'un tampon d'entrée de conversion de niveaux TTL/CMOS pour un bloc de logique interne qui fonctionne avec des niveaux CMOS, les transistors de sortie servant à exécuter la charge ou la décharge de la capacité d'entrée du convertisseur de niveaux sont constitués par des transistors bipolaires, ce qui permet d'atteindre l'objectif visant à réduire le temps de retard de propagation du tampon d'entrée et la dépendance de ces temps vis-à-vis de la capacité, compte tenu du fait que, même dans le cas d'un dispositif d'une taille inférieure à un transistor MOSFET, les transistors bipolaires présentent une résistance de sortie inférieure et un gain de courant supérieur, de sorte que l'on peut obtenir un courant de charge ou de décharge supérieur. En outre, dans le convertisseur de niveaux d'un tampon de sortie à conversion de niveaux CMOS-TTL 25403 11 pour un bloc de logique interne qui fonctionne avec des niveaux CMOS, les transistors de sortie servant à détec- ter la charge et la décharge de la capacité de charge de sortie du convertisseur de niveaux sont constitués par des transistors bipolaires, ce qui permet d'atteindre l'objectif visant à réduire le temps de retard de propa- gation du tampon de sortie et la dépendance de ce temps vis-à-vis de la capacité, compte-tenu du fait que, même dans le cas o la taille du dispositif est inférieure à celle d'un MOSFET, le transistor bipolaire présente une résistance de sortie inférieure et un gain de courant supérieur, de sorte qu'il peut fournir un courant de charge ou de décharge élevé. * D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après, prise en référence aux dessins annexés, sur lesquels: la figure 1, dont il a déjà été fait mention représente un schema-bloc d'un circuit intégré logique à semiconducteurs IC, qui a été étudié par les auteurs à la base de la présente invention, avant la découverte de cette dernière; la figure 2, dont il a déjà été fait mention, représente le schéma d'un circuit d'un tampon d'entrée qui a été étudié par les auteurs à la base de la présente invention avant la découverte de cette dernière; la figure 3,dont il a déjà été fait mentionne montre les dépendances des temps de retard de propagation du tampon d'entrée de la figure 2, vis-à-vis de la capa- cité de sortie; la figure 4, dont il a défj été fait mentions représente le s Uhéma d'un circuit d'un tampor de sortie qui a été étudié par les auteurs à la base de la présente invention avant la découverte de cette dernièrey -35 la figure 5 représente les dépendances des temps de retard de propagation du tampon de sortie de la figure 4 vis-à-vis de la capacité de charge de sortie; la figure 6 représente un schéma-bloc d'un circuit intégré logique à semiconducteurs selon une for- me de réalisation de la présente invention; les figures 7 et 8 montrent les exemples de circuit d'une porte CMOS NON-ET 211 dans le circuit de la figure 6; les figures 9 et 10 montrent des exemples de circuit d'une porte 211 CMOS NON-ET dans le circuit -de la figure 6; les figures 11 et 12 montrent des exemples de circuits à basculaebistacles CMOS de type R-S présentes à l'intérieur d'un bloc de logique interne 21 dans le cir- cuit de la figure 6; la figure 13 représente un exemple du circuit d'une bascule bistable de type R-S commandé par des portes CMOS et située à l'intérieur du bloc de logique interne 21 dans le circuit de la figure 6; les figures 14 à 31 montrent des diagrammes de différents circuits du convertisseur de niveaux 201 d'un tampon d'entrée 20 selon des formes de réalisation de la présente invention; les figures 32 à 34 et la figure 36 montrent des diacrammes de différents circuits du convertisseur de niveaux 221 d'un tampon ce sortie 21 selon des formes de réalisation de la présente invention; la figure 35, dont il a déjà été fait mention, montre un diagramme de formes d'ondes d'entrée et de sortie servant à définir des premier et second temps de retard de propagation tp HL, tp LH; la figure 37 représente l'agencement de dif- férents blocs de circuit sur la surface d'une microplaquet- te ou d'une puce à semiconducteurs dans un circuit intégré logique à semiconducteurs selon une forme de réalisation de la présente invention; la figure 38 représente un schéma de réalisa- tion illustrant l'état de raccordement d'une microplaquet- te à semiconducteurs au conducteur en forme de barrette LT d'un cadre de montage LF et l'état de raccordement de fils de liaison dans un circuit intégré logique à semiconduc- teurs selon une forme de réalisation de la présente inven- tion; la figure 39 représente un schéma de réalisa- tion d'un circuit selon une forme de réalisation de la pré- sente invention, après moulage dans une résine; et la figure 40 représente le schéma-bloc d'un système électronique construit de telle manière que le circuit conforme à une forme de réalisation de la présen- te invention et un autre circuit sont insérés sur une pla- quette à circuits imprimés. Ci-après, on va décrire la présente inven- tion en se référant aux dessins; la figure 6 représente le schéma-bloc d'un circuit intégré logique à semiconducteurs IC conforme à une forme de réalisation de la présente invention Le circuit intégré comporte un tampon d'entrée 20 de conver- sion de niveaux TTL-CMOS, qui exécute une opération si- milaire à celle du tampon d'entrée 10 de la figure 10, un bloc de logique interne 21 qui fonctionne avec des niveaux CMOS d'une manière similaire au bloc de logique interne 11 sur la figure 1 et un tampon de sortie 22 de conversion de niveaux CMOS-TTL qui effectue une opéra- tion similaire à celle du tampon de sortie 12 de la fi- gure 1 Les circuits respectifs 20, 21 et 22 sont ali- mentés par une source de tension Vcc de 5 volts par l'intermédiaire de la borne No 30 et sont correctement mis à la masse par l'intermédiaire de la borne NO 31. Le tampon d'entrée 20 comporte une plurali- té de convertisseursde niveaux TTL-CMOS 201, 202,,20 n, dont les entrées respectives sont raccordées à la borne N 1, à la borne N 2, à la borne N 19, et dont les sorties respectives sont raccordées aux bornes de logique intere 21 par des couches de càblage en aluminium à l'in- térieur du circuit intégré IC. Le bloc de logique interne 21 comporte des portes CMOS NON-ET 211,212, 213, 214, des portes CMOS NON- OU 21 ( 4-1), 21 t, et si cela est nécessaire, les portes CMOS OUExclusif, des portes de transmission CMOS, des inverseurs CMOS, etc. ' Comme cela est représenté sur la figure 7, à titre d'exemple, la porte CMOS NON-ET 211, est cons- tituée par un pur circuit CMOS qui comporte des transis- tors MOSFET à canal P M 1, M 2 et des transistors MOSFET à canal N M 3, M 4 Un autre exemple de la porte CMOS NON- úT 211 peut être une porte constituée par un circuit pratiquement de type CMOS, qui comporte en outre des transistors N-P-N Q 1 et Q 2 et des résistances R 1, R 2 comme représenté sur la figure 8 Un tel circuit pra- tiquement de type CMOS comporte un étage de sortie cons- titué par les transistors bipolaires Q 1 ' Q 2 ' dont l'apti- tude au pilotage ou à la commande de sortie est amélio- rée, et dont la dépendance du temps de retard de propa- gation vis-à-vis de la capacité de charge de sortie peut être réduite. Comme représenté sur la figure 9 à titre d'exemple, la porte CMOS NON-ET 21 est constituéepar un pur circuit CMOS qui comporte des transistors MOSFET à canal P M et M 2 et des transistors MOSFET à canal N M 3# M 4 Un autre exemple de la porte CMOS NON-OU 21 e peut être constitué par un circuit pratiquement de type CMOS comportant en outre des transistors N-PN Q 1 ' Q 2 et des résistances R 1, R 2 comme représenté sur la figure Etant donné qu'un tel circuit pratiquement de type CMOS comporte un étage de sortie constitué par les tran- sistors bipolaires Q 1 ' Q 2 ' la capacité de pilotage ou de commande de sortie est améliorée et la dépendance du temps de retard de propagation, vis-à-vis de la capacité de charge de sortie peut 6 tre réduite. Dans le bloc de logique interne 21, ces por- tes CMOS NON-ET et ces portes CMOS NON-OU sont raccordées de différentes manières conformément aux types de circuits intégrés obtenus à partir d'une matrice standard ou au type de circuitsintégrésà réseau de portes"à demi-adap- té à l'utilisateur". A titre d'exemple, une bascule bistacle de type R-S es constituée par la combinaison de deux portes CMOS NON-ET comme représenté sur la figure 11 ou par la combinaison de deux portes CMOS NON-OU comme représenté sur la figure 12. En outre, une bascule bistable de type R-S comnandée,qui est commandée par un signal d'horloge C, est constituée au moyen de la combinaison de quatre des portes C-MOS NON-OU comme représenté sur la figure 13. De cette manière, dans un circuit intégré logique à semiconducteurs IC du type obtenu à partir d'une matrice standard ou du type à portesconforme aux besoins des utilisateurs, les sorties des convertisseurs de niveaux 20 l, 202, 20 N du tampon d'entrée 20 et les entrées des diffé rentes portes ou inverseurs du bloc de logique interne 21 sont raccordées de différentes manie- re moyennant la modification uniquement de leurs struc- ture ou configuration de câblage De facon similaire, les sorties des différentes portes ou inverseurs du bloc de logique interne 21 et les entrées des convertis seu:s de niveaux 221, 222, 22 m diu tacmpon de sortie 22 sont rac- cordées de différentes maniè-res. Le tampon d'entrée 22 comporte I'ensemble des convertisseurs de niveaux Cl OS-TTL 221 222, 22 m, dont les sorties respectives sont raccordées à la bor- ne N 20, la borne N 21,, la borne N 29. Les caractéristiques essentielles des con- vertisseurs de niveaux 201, 202, 20 N du tampon d'en- trée 20 sont indiquées ci-après. ( 1) La tension de seuil Vith de chacun des convertisseurs de niveaux 201, 202, 20 N est réglée à une tension d'entrée à niveau bas TTL de 0,8 volt et à une tension d'entrée à niveau haut TTL de 2 volts. ( 2) Un transistor de sortie, qui effectue la charge ou la décharge de la capacité de sortie Cs de chacun des convertisseurs de niveaux 201, 202, 20 n en réponse à un signal d'entrée envoyé à la borne d'en- trée de ce transistor, est constitué par un transistor bipolaire. En outre, on va indiquer ci-après les carac- téristiques avantageuses concernant des aspects intéres- sants de fonctionnement des convertisseurs de niveaux 201, 202, 20 N du tampon d'entrée 20. ( 3) Une diode à barrière de Schottky est bran- chée entre la base et le collecteur du transistor de sor- tie bipolaire Q 1 qui effectue la décharge de la capacité de sortie Cs mentionnée à la rubrique ( 2) indiquée ci-des- sus ( 4) Une seconde diode à barrière de Schottky est branchée entre la base et le collecteur d'un tran- sistor d'attaque Q 2 qui sert à piloter ou commander, par sa sortie, la base du transistor de sortie bipolai- re Q 1 en réponse au signal d'entrée envoyé à la borne d'entrée de chacun des convertisseurs de niveau 201, 202, 20 n. ( 5) Le transistor de sortie qui effectue la charge de la capacité de sortie C de chacun des con- s vertisseurs de niveau K 201, 202, 20 N est également constitué par un transistor bipolaire Q 3. ( 6) Le signal de base ou le signal de collec- teur du transistor d'attaque Q 2 est envoyé à la base du transistor de sortie bipolaire Q 3 effectuant la charge, par l'intermédiaire d'un tampon MOS qui possède une im- pédance d'entrée élevée et a une fonction d'amplification. ( 7) Une diode à barrière de Schottky D 1 servant à réaliser un décalage de niveau haut est branché entre la borne d'entrée de chacun des convertisseurs de niveaux 201, 202, 20 n-et la base du transistor d'attaque Q 2. ( 8) Un transistor P-N-P Q 4 branché en émet- teur suiveur et une diode à jonction PN servant à réali- *ser le décalage de niveau D 2 sont branchés entre la bor- ne d'entrée de chacun des convertisseurs de niveaux 201, 202, 20 N et la base du transistor d'attaque Q 2. Les figures 14 à 31 montrent le diagramme de différents circuits du convertisseur de niveaux 201 du tampon d'entrée 20 conformément à des formes de réa- lisation de la présente invention L'ensemble de ces convertisseurs de niveatxprésentent les caractéristiques essentielles des rubriques ( 1) et ( 2) indiquées ci-dessus. En outre ces convertisseurs de niveau Kpossèdent au moins l'une des caractéristiques avantageuses des rubriques ( 3) à ( 8) mentionnées ci-dessus. Dans le convertisseur de niveaux 201 de la figure 14, la borne d'entrée IN 1 est raccordé à la catho- de la diode à barrière de Schottky servant au décalage de niveau D 1 et dont l'anode est raccordée à la base du transistor d'attaque Q 2 Le type de métal formant barriè- re de cette diode D 1 et la surface formant barrière de cette diode sont déterminées de manière à régler la ten- sion directe VF de cette diode à une valeur comprise en- tre 0,35 volt et 0,41 volt Les tensions directes VF des diodes à barrière de Schottky D 1 des convertisseurs de niveaux des figures 15 à 31 sont réglées de façon si- milaire à une valeur comprise entre 0,35 volt et 0,41 volt. En outre, dans le dispositif de la figure 14, le transistor d'attaque Q 2 et le transistor de sor- tie de décharge Q 1 possèdent tous les deux une diode à barrière de Schottky D branchée entre leur base et leur collecteur, comme cela est indiqué par le symbole d'électrode de base en forme de crochet qui s'y trouve marqué Comme cela est bien connu, le transistor verrouillé muni de la diod à barrière de Schottky de cette manière possède un temps de mémorisation très bref Dans les for- mes de réalisation qui suivent, les transistors compor- tant des symboles d'électrodes de base en forme de cro- chets sont de tels transistors verrouillés La base du transistor de sortie de décharge Q 1 est raccordéeà un point de potentiel de base par l'intermédiaire d'une ré- sistance R de 5 kiloohms servant à la décharge des charges de base du transistor. En dehors de cela, dans l'agencement de la figure 14, une résistance R 1 de 2 kiloohms et une résis- tance R 12 de 2 kiloohms sont branchées en série entre la tension d'alimentation Vcc et l'anode de la diode à bar- rière de Schottky D 1 Le noeud des deux résistances R 11 et R 12 est raccordé à la grille d'un transistor MOSFET à canal P Mp 1 qui sert d'inverseur de phase et dont le drain est raccordé à la base du transistor de sortie de charge Q 3. En outre, une diode D 3 est branchée de ma- nière à placer à l'éta&"bloqué" de façon fiable le tran- sistor Q 3 lorsque le convertisseur de niveau 201 déli- vre sa sortie à niveau bas La sortie du convertisseur de niveaux 201 au niveau de l'émetteur du transistor de sortie de charge Q 3 est raccordée la capacité de sortie Cs et est également raccordée à une entrée de la porte CMOS NON-ET 211 du bloc de logique interne 21. La surface de l'émetteur de chacun des tran- sistors bipolaires Q 1 Q 2 et Q 3 est réglée entre 100 pm 2 et 144 rm 2 et peut être également régléeà une valeur en- core plus petite En outre le rapport W/L de chaque tran- sistor MOSFET est réglé à une valeur comprise entre 32/3 et 64/3. Les auteurs à la base de l'invention ont con- firmé que la forme de réalisation de la figure 14 possé- dant l'agencement indiqué ci-dessus fournit des temps de retard de propagation et des dépendances de ces temps de retard de propagation visà-vis de la capacité de sortie qui sont telsqu'indiquésci-après: Àtp HL (pour Cs = O p F) 1,6 ns tp LH (pour Cs = O p F) 5,7 ns KHL 0,4 ns/p F KLH 0,4 ns/p F On peut noter que les temps de retard de pro- pagation tp HL, tp LH mentionnés ci-dessus et les dépendan- ces KHL, KLH vis-à-vis de la capacité de sortie mention- nées ci-dessus, sont excellentes par rapport aux caracté- ristiques du tampon d'entrée 10 de la figure 2. En outre, le convertisseur de niveaux 201 de la figure 14 peut avoir des caractéristiques désirées, pour les raisons indiquées ci-après. ( 1) La tension directe VF de la diode à bar- rière de Sc Lottky D 1 est réglée à une valeur comprise en- tre 0,35 et 0,41 volt et les tensions base-émetteur 7 "El VBE 2 des transistors Qi, Q 2 sont égales approximativement à 0,75 volt Par conséquent, la tension de seuil d'entrée Vith du convertisseur de niveau 201 est reglée comme suit: ith = VF VBE 1 VBE 2 = 1,09 à 1,15 volt' ( 2) Les transistors de sortie Ql, Qn servant à exécuter la charge ou la décharge de la capacité d'en- trée C du convertisseur de niveau 201 sont constitués par les transistors bipolaires possédant des résistances de sortie fainles C'est pourquoi, les vitesses de fonction- 25403 Il nement en commutation peuvent être accrues ou les temps de retard de propagation peuvent être réduits et les dé- pendances des temps de retard de propagation vis-à-vis de la capacité de sortie peuvent être réduites ( 3) La diode à barrière de Schottky est rac- cordée entre la base et le collecteur de chacun des tran- sistor Q 1 Q 2 qui sont commandés en étant placés dans leurs régions de saturation C'est pourquoi, lorsque les deux transistors Q 1 Q 2 fonctioniient de manière à passer par commutation de l'état "passant" à l'état "bloqué", -les temps de mémorisation peuvent être réduits. ( 4) Lorsque le potentiel du noeud des résis- tances Ril et R 12 augmente pour passer à l'état "bloqué" le transistor MOSFET Mplo réalisant une inversion de pha- se et le transistor de sortie de charge Q 3 P le courant de- vant circuler depuis ledit noeud pour pénétrer dans la grille du transistor MOSFET Mplo devient très faible étant donné que l'impédance d'entrée de la grille du transistor MOSFET M 10 est très élevée C'est pourquoi cette forme de réalisation accroître la vitesse de fonc- tionnement pour la commutation du transistor de sortie de charge 03 depuis sont état "bloqué" dans son état "passant", par rapport au cas de la réalisation de l'in- verseur de phase moyennant l'utilisation d'un transis- tor bipolaire et non le transistor MOSFET Mplo. Le convertisseur de niveau 201 de la figure diffère de celui de la figure 14 uniquement par le fait qu'on a ajouté une autre diode D 4 à jonction PN. Une telle adjonction de la diode D 4 rend possible une réduction supplémentaire de la tension de sortie au ni- veau bas du convertisseur de niveau haut. En ce qui concerne le convertisseur de ni- veaux 201 de la figure 15, les temps de retard de propa- gation et les dépendances de ces temps de retard vis-à- vis de la capacité de sortie ont été confirmés comme ayant les valeurs suivantes par les auteurs à la base de la présente invention: tp HL (pour Cs = O p F) 1,89 ns tp LH (pour Cs = O p F) 6,37 ns KHL 0,4 ns/p F KLH 0, 4 ns/p F En outre le convertisseur de niveaux 201 de la figure 15 peut également permettre d'obtenir les ca- ractéristiques désirées pour les mêmes raisons que dans le cas de la figure 14. Le convertisseur de niveaux 201 de la figure 16 diffère de celui de la figure 14 uniquement par le fait que ce trouve prévu la liaison de collecteur du tran- sistor d'attaque Q 2 ' Les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie pour un tel convertisseur de niveaux représenté sur la figure 16 ce sontavérés présenter les valeurs suivantes; tp HL (pour Cs = O p F) 1,81 ns tp LH (pour Cs = O p F) 5,08 ns KHL 0,4 ns/p F KLH 0,4 ns/p F De même le convertisseur de niveaux 201 de la figure 16 peut permettre d'obtenir les caractéristi- ques désirées pour les mêmes raisons que celles indiquées sur la figure 14. Le convertisseur de niveaux 2 101 de la figure 17 diffère de celui de la figure 15 uniquement par le fait qu'un autre transistor N-P-N Q 5 est branché entre le drain du transistor MOSFET d'inversion de phase Mplo et la base du transistor de sortie de charge Q 3 Les temps de retard de propagation et leurs dépendances vis- à-vis de la capacité de sortie pour le convertisseur de niveaux représenté sur cette figure 17 ce sont avérés présenter les valeurs suivantes: tp HL (pour Cs = O p F) 2,01 ns tp LH (pour Cs = O p F) 7,30 ns KHL 0,4 ns/p F KLH 0,4 ns/p F Dans le convertisseur de niveaux 201 de la figure 18, les transistors Q 1 ' Q 2 sont des transistors verrouillés comportant des diodes à barrière de Schottky et la base du transistor de sortie de décharge Q 1 est raccordée au point de potentiel de masse par l'intermé- diaire de la résistance R 10 de 5 kiloohms servant à dé- charger les charges de base En outre une résistance R 13 de'-20 kiloohms servant à limiter le courant de col- lecteur est raccordé au collecteur du transistor Q 2. La résistance Rl de 18 kiloohms et la ré- sistance R 12 de 2 kiloohms sont branchées en série en- tre la tension d'alimentation Vcc et l'anode de la diode à barrière Schottky D 1 Le noeud de jonction des deux ré- sistances R 1 l et R 12 est raccordé à la grille d'un tran- sistor MOSFET à canal P Mp 11 servant de transistor de sortie de charge En outre, le rapport W/L pour ce tran- sistor à effet de champ Mp 1 est égal à 64/3. Les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie pour un tel convertisseur de niveauc 201 représenté sur la figure 18 se sont avérés présenter les valeurs suivantes: tp HL (pour Cs = O p F) 1,9 ns tp LH (pour Cs = O p F) 2,9 ns KHL 0,4 ns/p F KLH 1,3 ns/p F En outre, le convertisseur de niveaux 201 de la figure 18 peut permettre l'obtention de caractéristi- ques désirées pour les raisons indiquées ci-après. ( 1) Tout comme dans le cas de la figure 14, la tension de seuil d'entrée Vith du convertisseur de ni- veaux 201 peut être réglé à une valeur comprise entre 1,09 et 1,15 volt. 403 1 ( 2) Le transistor de sortie Q 1 servant à exé- cuter la décharge de la capacité de sortie Cs du convertis- seur de niveaux 201 est formé par le transistor bipolaire possédant une faible résistance de sortie C'est pourquoi la vitesse d'un fonctionnement de commutation lors de la décharge de la capacité de sortie peut être améliorée ou bien les temps de retard de propagation peuvent être rac- courcis et les dépendances des temps de retard de propa- gation vis-à-vis de la capacité de sortie peuvent être réduites. ( 3) Tout comme dans le cas de la figure 4, les temps de mémorisation des transistors Q 1 ' Q 2 peuvent être raccourcis. Dans le convertisseur de niveaux 201 de la figure 19, lestransistors Q 1, Q 2 sont des transistors ver- rouillés comportant des diodes à barrière de Schottky, et la base du transistor de sortie de décharge Q 1 est raccordée au potentiel de masse par l'intermédiaire de la résistance R 10 de 5 kiloohms servant à la décharge des 2 C charges de base Une résistance de charge R O d'une va- leur de 8 kiloohms est raccordée au collecteur du tran- sistor Q 2 et une résistance R 14 d'une valeur de 20 kilo- ohms est insérée entre la tension d'alimentation Vcc et l'anode de la diode à barrière de Schottky D 1 Le signal de collecteur du transistor d'attaque Q 2 est appliqué à la grille d'un transistor MOSFET à canal N Mn 12 qui est utilisé en tant vue transistor de sortie de charge En outre le rapport W/L de ce transistor a effet de champ Mn 12 est réglé à la valeur de 64/3. Les temps de retard de propagation et leur dépendances vis-à-vis de la capacité de sortie pour un tel convertisseur de niveaux, 201 représenté sur la figu- re 19 se sont avérés présenter les valeurs suivantes. * tp HL (pour Cs = O p F),ns tp LH (pour Cs O p F) 8,6 ns KHL 0,3 ns/p F KLH 2,0 ns/p F En outre, le convertisseur de niveaux 201 de la figure 19 peut permettre d'obtenir les caractéris- tiques désirées pour des raisons semblables à celles in- diquées dans le cas de la figure 18. Dans le convertisseur de niveaux 201 de la figure 20, des transistors Q 1, Q 2 sont de façon similaire des transistors verrouillés et la base du transistor de sortie de décharge Q 1 est raccorde au point de potentiel de masse par l'intermédiaire de la résistance R 10 de 5 ki- loohms servant à décharger les charges de base Une résis- tance de charge R 16 de 10 kiloohms est raccordée au col- lecteur du transistor Q 2 et une résistance R 14 dune va- ___ 5 leur de 20 kiloohms est branchée entre la tension d'ali- mentation Vcc et l'anode de la diode à barrière de Schot- tky D 1 Le signal de collecteur du transistor d'attaque Q 2 est appliqué à la grille d'un transistor MOSFET à ca- nal N Mn 13 servant de transistor amplificateur, le rap- port W/L du transistor à effet de champ Mm 13 est réglé à 32/3 et une résistance de charge R 17 de 20 kiloohms est raccordée au drain du transistor à effet de champ Mn 13 * Le signal de drain du transistor à effet de champ Mn 13 est appliqué à la grille d'un transistor MOSFET à canal P Mp 13 servant de transistor amplificateur, le rapport W/L du transistor à effet de champ Mp 13 est réglé à 4/3 et une résistance R 18 de 20 kiloohms, qui sert de résis- tance de charge, ainsi qu'une résistance servant à la décharge des charges de base du transistor de sortie bipolaire de charge Q 3 ' est raccordée au drain du tran- sistor à effet de champ Mp 13. Les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie pour un tel convertisseur de niveaux 201 représenté sur la figu- re 20 se sont avérés présenter les valeurs suivantes: t HL (pour Cs = O p F) 2,2 ns tp LH (pour Cs = O p F) 7,5 ns KHL 0,4 ns/p F KLH 0,4 ns/p F En outre, le convertisseur de niveaux 201 de la figure 20 peut permettre l'obtention de caracté- ristiques désirées pour lesraisons indiqués ci-après. ( 1) Tout comme dans le cas de la figure 14, la tension de seuil Vith du convertisseur de niveau 201 doit être réglée à une valeur comprise entre 1,09 et 1,15 volt. ( 2) Tout comme dans le cas de la figure 14, la vitesse du fonctionnement à la commutation pour la charge et la décharge de la capacité de sortie ts peut être accrue, ou bien les temps de durée de propagation peuvent être raccourcis et les dépendances des temps de retard de propagation vis-à-vis de la capacité de sortie peuvent être réduites. ( 3) Tout comme dans le cas de la figure 14, les temps de mémorisation des transistors Q 1, Q 2 peuvent être raccourcis. ( 4) Lorsque le potentiel de collecteur du transistor d'attaque Q 2 augmente de manière à faire fonc- tionner le transistor de sortie de charge Q 3 de manière à le faire passer de l'état "bloqué" à l'état "passant" ou "conducteur", les MOSFET amplificateurs Mn 13 et Mp 13 amplifient la variation du potentiel de collecteur du transistor Q 2 et transmettent le signal amplifié à la base du transistor Q 3 En outre, étant donné que l'im- pédance d'entrée de grille du transistor MOSFET Mn 13 est très élevée, ceci empêche le passage direct d'un courant de base intense depuis le collecteur du transistor Q 2 dans la base du transistor Q 3 C'est pourquoi la vitesse de commutation du transistor de sortie Q 3 peut être accrue. Dans le convertisseur de niveaux 201 de la fi- gure 21, Q 1 et Q 2 désignent les transistors verrouillés, et D 1 désigne la diode à barrière Schottky pour le déca- lage du niveau Les résistances R 10, R 14 et R 15 sont ré- glées respectivement à 5 kiloohms, 20 kiloohms et 8 kilo- ohms Le signal de collecteur du transistor d'attaque Q 2 est appliqué à la fois aux grilles d'un transistor MOSFET à canal P Mp 14 et d'un transistor MOSFET à canal N Mn 14, qui constituent un inverseur CMOS servant d'amplifica- teur de tension, et le signal de drain des deux transis- tors MOSFET Mp 14, Mn 14 est appliqué à la grille du tran- -sistor MOSFET à canal P M 11 qui sert de transistor de sortie de charge Les rapports W/L des transistors à ef- fet de champ M 14 ' Mn 14 et M Pl sont réglés aux valeurs respectives 24/3, 22/3 et 64/3. Les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie pour un tel convertisseur de niveau 201 représenté sur la figu- re 21 se sont avérés présenter les valeurs suivantes: tp HL (pour Cs = O p F) 2,02 ns tp LH (pour Cs = O p F) 4,27 ns KHL 0,42 ns/p F KLH 1,32 ns/p F En outre, le convertisseur de niveaux 201 représenté sur la figure 21 peut permettre d'obtenir des caractéristiques désirées pour les raisons indiquées ci-après. ( 1) Tout comme dans le cas de la figure 14, la tension de seuil d'entrée Vith du convertisseur de niveaux 201 peut être réglé à une valeur comprise entre 1,09 et 1,15 volt. ( 2) Le transistor de sortie Q 1 servant à effectuer la décharge de la capacité de sortie Cs du con- vertisseur de niveaux 201 est constitué par le transis- tor bipolaire possédant une faible résistance de sortie. C'est pourquoi la vitesse d'un fonctionnement de commuta- tion lors de la décharge du condensateur de la capacité de sortie peut être accrue, ou bien les temps de retard de propagation peuvent être raccourcis, et les dépendan- ces des temps de retard de propagation vis-à-vis de la capacité de sortie peuvent être réduites. ( 3) Tout comme dans le cas de la figure 14, les temps de mémorisation des transistors Q 1 Q 2 peuvent être réduits. Dans le convertisseur 201 de la figure 22, Q 1 désigne le transistor verrouillé, servant de transis- tor de sortie de décharge et la cath Iode de la diode à bar- rière de Schottky D 1 réalisant un décalage de niveau est raccordée à la borne d'entrée TN 1 Une diode à jonction P-N D 5 servant au décalage de niveaux est branchée entre l'anode de la diode D 1 et la base du transistor Q 1 les résistances R 10 à R 20 qui sont réglées à des valeurs de résistance égales à 10 kiloohms, sont branchées en série en- tre la tension d'alimentation V Cc et les deux anodes des diodes D et D 5, et une diode a barrière de Schottky D 6 servant à décharger les charges de base est branchée en- tre la borne d'entrée IN 1 et la base du transistor Q o Le noeud de jonction des résistances R 19 et R 20 est raccordé à la grille du transistor MOSFET à canal P M 111 servant de transistor de sortie de charge, et le rapport W/L du transistor à effet de champ Mî 1 est réglé à la valeur 64/3. Les temps de retard de propagation et leurs dépendances vis-à-vis de la capaci %é de sortie pour le convertisseur de niveaux représenté sur 1 figure 22 se sont av Arés présenter les valeurs suivantes: tp HL (pour Cs = O p F) 2 2,44 ns tp LH (pour Cs = O p F) 5,41 rs p LH' HI l,0 ns/'p F LE 5,3 ns/p F En outre, le convertisseur de niveaux 201 de la figure 22 peut permettre d'obtenir les caractéris- tiques désirées pour les raisons suivantes: ( 1) La tension directe VF 1 de la diode à barrière de Schottky D 1 est réglée à une valeur compri- se entre 0,35 et 0,41 volts, la tension directe VF 5 de la diode à jonction P-N D 5 est réglée à la valeur de 0,75 volt et la tension base-émetteur VBEI du transis- tor Q 1 est égaleà 0,75 volt C'est pourquoi la tension de seuil d'entrée Vith du convertisseur de niveaux 201 servant à réaliser la mise ' l'état "conducteur" ou "pas- sant" du transistor Q 1 est réglé comme indiqué ci-après: ith = VF 1 + VF 5 + VBE 1 = 1,09 à 1,115 volt ( 2) Le transistor de sortie Q 1 servant à exécuter la décharge de la capacité de sortie Cs est constitué par le transistor bipolaire possédant une fai- ble résistance de sortie C'est pourquoi les temps de commutation ou les temps de retard de propagation peu- vent être réduits et les dépendances de ces retards de propagation vis-àvis de la capacité de sortie peuvent être réduites. ( 3) Etant donné que le transistor 1 est le transistor verrouillé, son temps de mémorisation peut etre raccourci. Dans le convertisseur de niveaux 201 de la figure 23, Q 1 et Q 2 désignent les transistors verrouil- lés et D 1 désigne la diode à barrière de Schottky pour le décalage de niveaux Les résistance R 10, Ri 4 et R 15 sont réglées respectivement aux valeurs de 5 kiloohms, 20 kiloohms et 8 kiloohms Le signal de collecteur du transistor d'attaque Q 2 est appliqué à la fois aux gril- les du transistor MOSFET à canal P Mp 14 et du transis- tor MOSFET à canal N M 14, qui constituent l'inverseur CMOS utilisé en tant qu'amplificateur de tension, et la sortie de drain des deux transistors MOSFET est ap- 2 54031 1 pliquée à la grille d'un transistor MOSFET à canal P de commutation P Mp 15, Les rapports W/L des transistors à effet de champ M Mn 4 et M sont réglés respecti- vement à 24/3, 32/3 et 64/3. La sortie de drain du transistor MOS FET Mp 15 est appliquée à la base du transistor bipolaire Q 3 qui sert de transistor de sortie de charge. Les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie pour un tel convertisseur de niveauxreprésenté sur la figure 23 -se sont avérés présenter les valeurs suivantes: tp HL (pour Cs = p F) 5,07 ns tp LH (pour Cs = p F) 5,09 ns KHL 0,4 ns/p F KLH 0,4 ns/p F En outre, le convertisseur de niveaux 201 re- présenté sur la figure 23 peut permettre d'obtenir des caractéristiques désirées pour les raisons suivantes: ( 1) Tout comme dans le cas de la figure 14, la tension de seuil d'entrée Vith du convertisseur de niveaux 201 peut être régléeà une valeur comprise entre 1,09 et 1,15 volt. ( 2) Comme dans le cas de la figure 14, les temps de commutation pour la charge et la décharge de la capacité de sortie Cs ou les temps de retard de propaga- tion peuvent être raccourcis et-les dépendances des temps de retard de propagation vis-à-vis de la capaci- té de sortie peuvent être réduites. ( 3) Tout comme dans le cas de la figure 14, les temps de mémorisation des transistors Q 1 Q 2# peu- vent être réduits. ( 4) Lorsque le potentiel du collecteur du transistor d'attaque Q 2 augmente de manière à faire fonctionner le transistor de sortie de charge Q 3 de ma- nière à le faire passer de l'état "bloqué" à l'état "con- ducteur ou passant", l'inverseur CMOS Mp 14 Mn I 4 ampli- fie la variation du potentiel du collecteur du transis- tor Q 2 et transmet le signal amplifié à la base du tran- sistor Q 3 En outre étant donné que les impédances d'en- trée de grille des transistors MOSFET Mp 14 et Mn 14 sont très élevées, un courant de base intense ne peut pas cir- culer directement depuis le collecteur du transistor Q 2 dans la base du transistor Q 3 C'est pourquoi, la vites- se de commutation du transistor de sortie Q 3 peut être accrue. Le convertisseur de niveaux 201 de la figure 24 diffère de celui de la figure 23 uniquement par le fait que la résistance R 18 de 10 kiloohms servant à dé- charger les charges de base du transistor de sortie de charge Q 3 est branchée entre la base et l'émetteur du transistor Q 3 En ce qui concerne ce convertisseur de niveaux 201 représenté sur la figure 24, les temps de retard de propagation et leurs dépendance vis-à-vis de la capacité de sortie se sont avérés présenter les va- leurs suivantes: tp HL (pour Cs = O p F) 6,2 ns tp LH (pour Cs = O p F) 4, 9 ns KHL 0,4 ns/p F KLH 0,4 ns/p F En outre, le convertisseur de niveau 201 de la figure 24 peut permettre d'obtenir des caractéristi- ques désirées pour des raisons semblables à celles in- diquées dans le cas de la figure 23. Le convertisseur de niveaux 201 de la figu- re 25 diffère de celui de la figure 24 uniquement par le fait que la résistance R 1 du circuit de décharge de ba- se-du transistor de base du transistor de sortie de dé- charge Q 1 est remplacé par un circuit d'abaissement ac- tif qui est constitué par une résistance R 19 de 1,5 kilo- ohm, une résistance R 20 de 3 kiloohms et un transistor verrouillé Q 6 ' et par le fait qu'une diode à barrière de Schottky D 7 servant à la décharge des charges de base du transistor de sortie de champ Q 3 est branché entre la base du transistor Q 3 et le collecteur du transistor Q 2 ' En ce qui concerne cet arrangement de la figure 25, les temps de retard de propagation et leurs dépendances vis- à-vis de la capacité de sortie se sont avérés présenter les valeurs suivantes: tp HL (pour Cs = 0 p F) 6,6 ns Àtp LH (pour Cs = O p F) 5,3 ns KHL 0,4 ns/p F KLH O t 4 ns/p F En outre, le convertisseur de niveaux 201 de la figure 25 peut permettre d'obtenir des caractéristiques désirées pour des raisons semblables à celles indiquées dans le cas de la figure 23. Le convertisseur de niveaux 201 de la figure 26 diffère de celui de la figure 24 uniquement par le fait que la résistance de décharge R 10 est remplacée par un circuit actif d'abaissement identique au circuit actif d'abaissement R 19, R 20 ' Q 6 de la figure 25, En ce qui concerne l'agencement de la figure 26, les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie se sont avérés être les suivancs tp HL (pour Cs = O p Fj) 8,62 ns tp LH (pour Cs = O p F) 4,7 ns KHL 0,4 ns/p F KLH O 4 ns/p F O rEn outre, le conve rtisseur de niveaux 201 de la figure 26 peut permettre d'obtenir des caractéris- tiques désirées pour des raisons semb 19 ables à celles in diquées dans le cas de la figure 23. Dans le convertisseur de niveaux 201 de 1- figure 27, les transistors bipolaires Q 1 Q 2 et Q 3 sont respectivement le transistor de sortie de décharge, le transistor d'attaque et le transistor de sortie de char- ge D 1 et D 8 désignent respectivement la diode à barriè- re de Schottky servant au décalage de niveaux et une dio- de à jonction P-N R 14, R 16, R 21 et R 22 désignent des ré- sistances ayant pour valeurs respectives 20 kiloohms, 8 kiloohms, 10 kiloohms et 10 kiloohms Mp 16 et Mn 16 dé- signent respectivement un transistor MOSFET à canal P et un transistor MOSFET à canal N et un rapport W/L des deux transistors à effet de champ Mp 16 et Mn 16 sont ré- glés à des valeurs identiques éqales à 32/3. En particulier cette forme de réalisation est caractérisée en ce que les transistors Mp 16 ' Mn 16 Q 1 et Q 3 constituent un amplificateur du type inverseur formant quasiment un inverseur CMOS possédant une faible résistance de sortie. Les temps de retard de propagation et leurs dépendances vis-à-vis de ia capacité de sortie pour ce convertisseur 201 de la figure 27 se sont avérés présen- ter les valeurs suivantes tp HL (pour Cs = O p F) 5,48 ns tp LH (pour Cs = O p F) 5,23 ns KHL 0,37 ns/p F KLH,38 ns/p F En outre, le convertisseur de niveau 201 de la figure 27 peut permettre d'obtenir des caracté- ristiques désirées pour les raisons qui vont être indi- quées ci-après. -1 I _La tension directe VF 1 de la diode à bar- rière de Schottky D est réglée à une valeur comprise en- tre 0,35 et 0,41 volt La tension base-émetteur VBE 2 du transistor Q 2 est réglée à 0,75 volt et la tension direc- te VF 8 de la diode à jonction P-N VFS est réglée à 0,75 volt C'est pourquoi la tension de seuil d'entrée Vith du convertisseur de nivea 201 concernant la mise l'itat convertisseur de niveatx 20 concernant la mise à l'état "conducteur" et "bloqué" du transistor Q 2 est réglé comme suit: Vith = VF 1 + VBE 2 + VF 8 = 1,09 à 1,15 volt ( 2) Les transistors de sortie Q 1 ' Q 3 ser- vant à exécuter la charge ou la décharge de la capaci- té de sortie C sont constitués par les transistors bi- s polaires possédant de faibles résistances de sortie. C'est pourquoi il est possible d'accroître les vitesses de fonctionnement à la commutation ou de raccourcir les temps de retard de propagation et de réduire les temps de retard de propagation vis-à-vis de la capacité de sor- tie. ( 3) Etant donné que les transistors Q 1 et Q 2 sont les transistors verrouillés, leurs temps de mémori- sation peuvent être raccourcis. ( 4) Etant donné que la variation du poten- tiel de collecteur du transistor d'attaque Q 2 est ampli- fié à l'extrémité de sortie par l'inverseur quasiment de type CMOS Mp 16, M 16, Q 3 ' Q 1 ' il est possible d'ac- croltre la vitesse de modification d'une forme d'onde de sortie. Le convertisseur de niveaux 201 de la figure 28 diffère de celui de la figure 27 uniquement par le fait que la charge de collecteur du transistor Q 2 n'est pas formée par la résistance R 16, mais est constituéepar des diodes à jonction P-N D 9, D 10 et par une résistance R 23 de 5 kiloohms Les temps de retard de propagation et leursdépendances vis-à-vis de la capacité de sortie pour un tel convertisseur représenté sur la figure 28 se sont avérés présenter les valeurs suivantes: tp HL (pour Cs = O p F) 6,66 ns tp LH (pour Cs = O p F) 4,16 ns KHL 0,42 ns/p F KLH 0,37 ns/p F En outre, le convertisseur de niveaux 201 de la figure 28 permet d'obtenir des caractéristiques désirées pour des raisons semblables à celles indiquées dans le cas de la figure 24. Le convertisseur de niveaux 201 de la figu- re 29 diffère de celui de la figure 23 uniquement en ce qui concerne le point de raccordement de la diode à jonc- tion P-N D 3 pour réaliser de façon fiable une commande à l'état "bloqué" du transistor Q 3, et en ce qui concerne le point de raccordement de la diode à barrière Schottky D 7 pour la décharge des charges de base du transistor Q 3. En ce qui concerne un tel convertisseur du niveau 201 représenté sur la figure 29, les temps de retard de pro- pagation et leur dépendance vis-à-vis de la capacité de sortie se sont avérés présenter les valeurs suivantes: tp HL (pour Cs = p F) 1,72 ns tp LH (pour Cs = p F) 5,44 ns KHL 0,32 ns/p F KLH 0,29 ns/p F En outre, le convertisseur de niveaux 201 de la figure 29 permet d'obtenir des caractéristiques désirées pour des raisons semblables à celles indiquées dans la figure 23. Le convertisseur de niveaux 201 de la figu- re 30 diffère de celui de la figure 29 uniquement par le fait que la résistance R 14 de la figure 29 est remplacé par une résistance R 24 de 25 kiloohms et par une résis- tance R 25 de 25 kiloohms et que la résistance R 24 est remplacéepar un transistor MOSFET à canal P Mp 17 dont le rapport W/L est réglé à la valeur 24/3 Etant donné que le transistor à effet de champ Mp 17 fonctionne en tant qu'élément de charge actif du transistor Q 2# le gain en tension de l'amplificateur Q 2, Mp,7 prend une valeur très élevé En ce qui concerne ce dispositif de la figure 30, les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie se sont avérés représenter les valeurs suivantes: tp HL (pour Cs = O p F) 2, 2 ns tp LH (pour Cs = O p F) 5,2 ns KHL 0,4 ns/p F KLH 0,3 ns/p F En outre, le convertisseur de niveaux 201 de la figure 30 permet d'obtenir des caractéristiques désirées pour des régions semblables à celles indiquées dans le cas de la figure 23. Dans le cas du convertisseur de niveaux 201 de la figure 31, les transistors Q 1 et Q 2 sont lestransis- tors verrouillés, le transistor Q 3 est le transistor de sortie de charge, un transistor Q 4 est un transistor P-N-P monté en émetteur-suiveur, la diode D 1 est la diode à barrière de Schottky servant à réaliser le décalage de niveaux, la diode D 2 est la diode à jonction P-N servant au décalage de niveau haut, la diode D 3 est la diode à jonction P-N permettant de réaliser de façon fiable le passage à l'état "bloqué" du transistor Q 3, et la diode D 8 est la diode à barrière de Schottky servant à bloquer le bruit parasite négatif sur la borne d'entrée Les ré- sistanceg R 10, R 15 et R 26 sont réglées aux valeurs res- pectives de 5 kiloohms, 8 kiloohms et 20 kiloohms Le signal de collecteur du transistor d'attaque Q 2 est ap- pliqué à la fois aux grilles du transistor MOSFET à ca- nal P Mp 14 et du transistor MOSFET a canal N Mn 14 ', qui constituent l'inverseur CMOS servant d'amplificateur de tension, dont la tension de drain est appliquée à la grille du transistor MOSPET à canal P de com mutation Mp 15 Les rapports W/L des transistors à effet de chaïmp Mp 14, Mn 14 et M 15 sont réglés aux valeurs respectives égales à 24/3, 32/3 et 64/3 La sortie du drain du tran sistors MOSFET Mp 15 est appliquée à la base du transis- tor bipolaire Q 3 servant de transistor de sortie de charge. Les temps de retard de propagation et leurs dépendances vis-à-vis de la capacité de sortie pour le convertisseur de niveaux 201 de la figure 31 se sont avé- rés présenter les valeurs suivantes: J( 5 =Op) 1,94-3,84 ns tp HL(pour Cs = O p F) 1,94-3,84 ns tp LH(pour Cs = O p F) 4,64-5,44 ns KHL 0,38 ns/p F KLH 0,30 ns/p F En outre, le convertisseur de niveaux 201 de la figure 31 permet d'obtenir des caractéristiques dsres pourles raisons indiquées ci-après. ( 1) La tension directve VF 1 de la diode à barrière de Schottky D 1 est comprise entre 0,35 et 0,41 volt, la tension directe VF 2 de la diode à jonction P-N D 2 est égale à environ 0,75 volt, et les tensions base- émetteur VBE 1, VBE 2 et VBE 4 des transistors respectifs Qi' Q 2 et Q 4 sont égales approximativement à 0,75 volt. C'est pourquoi la tension de seuil d'entrée Vith, pour laquelle les transistors Q 1 ' Q 2 sont placés à l'état "passant ou conducteur" devient: Vith VBE 4 4 VF 2 + VBE 2 +VBE 1 = 1,5 volt ( 2) Les transistors de sortie Q 1 ' Q 3 servant à exécuter la décharge ou la charge de la capacité de sor- tie Cs sont constitués par des transistors bipolaires pos- sédant de faibles résistances de sortie C'est pourquoi les vitesses de fonctionnement à la commutation peuvent être accrues ou les temps de retard de propagation peuvent être raccourcis et les dépendances de ces temps de retard de propagation vis-à-vis de la capacité de sortie peuvent être réduites. ( 3) Etant donné que les transistors Qi' Q 2 sont les transistors verrouillés, leurs temps de mémori- sation peuvent être raccourcis. ( 4) Lorsque le potentiel de collecteur du transistor d'attaque Q 2 augmente de manière à faire fonc- tionner le transistor de sortie bipolaire de charge Q 3 pour le commuter de l'état "bloqué" à l'état "passant ou conducteur", l'inverseur CMOS M p 14, Mn 14 amplifie la variation du potentiel de collecteur du transistor Q 2 et transmet le signal amplifié à la base du transistor Q 3 En outre, les impédances d'entrée de grille des transis- tors MOSFET Mp 14, Mn 14 sont très élevées et empêchent une circulation directe d'un courant de base intense de- puis le collecteur du transistor Q 2 jusqu'à la base du -transistor Q 3, et un courant de base est envoyé à la ba- se du transistor Q 3 par l'intermédiaire de la résistan- ce faible d'ETAT CONDUCTEUR du transistor à effet de champ Mp 15 C'est pourquoi la vitesse de commutation du transistor Q 3 peut être accrue La figure 3 représente par des lignes en trait mixte des dépendances des temps de retard de propagation vis-à-vis de la capacité de sortie pour les convertisseurs de niveau représenté sur les figures 14, 19,22 et 31 On comprendra que la dépen- dance du premier ou du second temps de retard de propa- gation vis-à-vis de la capacité de sortie est amélioré. On va maintenant donner des explications relatives à la pluralité des convertisseurs de niveau haut CMOS-TTL 221, 222, 22 m du tampon de sortie 22 de la figure 6 Les caractéristiques essentielles de ce convertisseur de niveaux 221, 222, 22 m sont celles indiquées ci-après. ( 1) La tension de seuil d'entrée Vith de chacun des convertisseurs de niveaux 221, 222, 22 m est réglée à une valeur comprise entre une tension de sortie à niveau base CMOS de 0,6 volt et une tension de sortie à niveau haut de 4,4 volts. ( 2) Un transistor de sortie, qui effectue la décharge de la capacité de charge de sortie Cx de chacun des convertisseurs de niveaux 221, 222, 22 m en réponse à un signal d'entrée envoyé à la borne d'entrée de ce transistor, est constitué par un transistor bipolaire. En outre, des caractéristiques avantageuses concernant des aspects préférables de fonctionnement des convertisseurs de niveaux 221, 222, 22 m du tampon de sortie 22 sont telles qu'indiquées ci-après. ( 3) Un circuit à impédance d'entrée élevée est branché entre la sortie du bloc de logique interne 21 et la base d'un transistor d'attaque Q il servant à commander la base d'un transistor de sortie de décharge - ( 4) Le circuit à impédance d'entrée élevée indiqué dans la rubrique ( 3 > cidessus a pour rôle de traiter logiquement une pluralité de signaux de sortie délivré par le bloc de logique interne ( 21). ( 5) Le transistor de sortie de décharge Q 10 et le transistor d'attaque Q 11 sont constitués par des transistors verrouillés équipés de diodes à barrière de Schottky. ( 6) Un transistor de sortie Q 12 servant à charger la capacité de charge de sortie Cx est consti- *tué par un transistor bipolaire. ( 7) Le convertisseur de niveaux a pour fonc- tion simultanément de placer à l'état "bloqué" le transis- tor de sortie de décharge Q 1 et le transistor de sortie de charge Q 12 en réponse à un signal de commande, de ma- nière à commander de ce fait la porte de sortie corres- pondante, par exemple OUT 1, en la plaçant à l'état flot- tant. ( 8) Les convertisseurs de niveaux 221, 222, 22 m sont du type à sortie en collecteur ouvert. Les figures 32 à 34 et la figure 36 montrent différents exemples de circuits du convertisseur de ni- veaux 221 du tampon de sortie 222 conformément à des for- mes de réalisation de la présente invention Tous ces con- vertisseurs de niveaux présentent des caractéristiques es- sentielles des rubriques ( 1) et ( 2) mentionnées ci-dessus. En outre, ces convertisseurs de niveaux possèdent au moins l'une des caractéristiques avantageuses des rubriques ( 3) à ( 8) mentionnées cidessus. Dans le convertisseur de niveaux 221 de la figure 32, Q 10 désigne le transistor de sortie servant à la décharge de la capacité de charge de sortie Cx, Q 1 désigne les transistors d'attaque servant à commander le transistor Q 10 Q 12 désigne le transistor de sortie ser- vant à la charge de lacapacité de charge de sortie C, et Q 13 désigne un transistor amplificateur de courant servant à la transmission de la modification du signal de collecteur du transistor Q 11 à la base du transistor Q 12 ' Les composants R 30, R 31 et Q 14 constituent un cir- cuit actif d'abaissement servant à décharger les charges de base du transistor Q 10 Q 15 désigne un transistor à émetteurs multiples, R 32 désigne la résistance de collec- teur du transistor Qll' R 33 désigne une résistance ser- vant à réaliser la décharge des charges de base du tran- sistor Q 12 ' D 10 désigne une diode à barrière de Schottkv servant à décharger les charges de base du transistor Qi R 34 désigne une résistance servant à limiter les courants de collecteurs des transistors Q 12 et Q 1 i et R 35 désigne la résistance de base du transistor Q 15 o En outre, le signal de sortie de la porte CMOS NON-ET 211 du bloc de logique interne 211 qui est constituée par des transistors i MOSFET à canal R P Ml, M 2 et par des transistors MOSFET a canal N I 3, -_, est appli- gué au premier émetteur du transistor à emetceurs multiples Q 1 r 5; le signal de sortie de la porte CMO 40 S NON-ET 212 est envoyé au second émetteur du transistor 1 i 5 et le signal de sortie de la porte CMOS NON-ET 213 est envoyé au troi- sième émetteur du transistor Q 15 Le convertisseur de ni- veaux 221 possède par conséquent non seulement une fonc- tion de conversion de niveaux, mais également une fonc- tion de traitement logique comme une porte NON-ET à 3 entrées. En outre le convertisseur de niveaux 221 de la figure 32 permet d'obtenir des caractéristiques désirées pour les raisons indiquées ci-dessous. ( 1) La tension base-émetteur VBE du tran- sistor Q 15 est égale à environ 0,75 volt, la tension ba- se-collecteur VBC 15 du transistor Q 15 est égale à envi- ron 0,55 volt et les tensions base-émetteur VBE 10 et VVE 11 des transistors respectifs Q 10 et Ql sont égales appro- ximativement à 0,75 volts C'est pourquoi la tension de seuil d'entrée Vith du convertisseur de niveaux 221 est réglée comme suit: Vith VBE 15 + VB 15 + VB Ell + VBE 10 = 0,75 + 0,55 + 0,75 + 0,75 = 1,3 volt ( 2) Les transistors de sortie Q 10 ' Q 12 ' qui exécutent la décharge ou la charge de la capacité de charge de sortie C du convertisseur de niveau K 221, sont x constitués par les transistors bipolaires possédant de faibles résistances de sortie C'est pourquoi il est pos- sible d'accroître les vitesses des fonctionnements de com- mutation ou de raccourcir les temps de retard de propaga- tion et de réduire les dépendances des temps de retard de propagation vis-à-vis de la capacité de sortie. ( 3) Etant donné que les transistors Q 10, Q 11 ' Q 13 ' Q 14 et Q 15 sont les transistors verrouillés, leurs temps de mémorisation peuvent être raccourcis. ( 4) Etant donné que le transistor à émetteurs multiples Q 15 possède une fonction de traitement logique, ceci permet d'accroître la souplesse de conception du cir- cuit intégré logique à semiconducteurs IC du type obtenu à partir d'une matrice standard ou du type à réseau de por- tes. Mais, dans un tel convertisseur de niveaux 221 de la figure 32, lorsque la sortie de la porte CMOS NON-ET 211 est à son niveau bas, un courant intense de 0,4 milliampère continue à circuler depuis la tension d'alimentation Vcc jusqu'à l'extrémité de sortie de la porte CMOS NON-ET 211, par l'intermédiaire de la résis- tance R 35 ainsi que par l'intermédiaire de lajonction base-émetteur du transistor Q 15 C'est pourquoi les rap- ports W/L des transistosr IOSFET à canal N M 3, M 4 de la porte CMOS NONET 211 doivent être réglés à des valeurs élevées égales à 100/3 de manière à réduire les résistan- ces RON d'état passant Ceci entraîne une réduction de la densité d'intégration du circuit intégré IC En outre l'étude effectuée par les auteurs à la base de l'inven- tion a révélé le problème selon lequel, étant donné que les capacités de grille des deux transistors MOSFET M et M 4 augmentent, la vitesse de commutation de la porte CMOS NON-ET 211 diminue. La figure 33 montre le schénad'un circuit du convertisseur de niveaux 221, qui a été développé de manière à résoudoe les problèmes décrits ci- dessus et dans lequel le transistor à émetteurs multiples Q 15 de la fi- gure 32 est remplacé par le circuit à impédance d'entrée élevée, que l'on va expliciter ci-après. En se référant à la figure 33, on voit qu'un tel circuit à impédance d'entrée élevée est constitué par des transistors d'entrée P-N-P, Q 171 Q 1,8 et par un tran- sistor N-P-N monté en émetteur suiveur Q 16 ' des diodes à barrière de Schottky Dil, D 12 et des résistances R 36 ' R 37 et R 38. En outre, le convertisseur de niveaux 221 comporte un circuit de commande qui est constitué par un transistor P-N-P Q 20 ' un transistor N-P-N Q 21 une diode à jonction P-ND 14 et une résistance R 38, et qui sert à commander la borne de sortie OUT 1 pour la placer à l'état flottant. La base du transistor P-N-P Q 20 de ce circuit de commande est commandée par le signal de validation EN de l'inverseur CMOS 21-t situé dans le bloc de logique interne 21, cet inverseur étant constitué par un transis- tor MOSFET à canal P M et par un transistor MOSFET à ca- nal N M 6 L'entrée d'un tel convertisseur CMOS 21 est alimenté par le signal de validation inversé EN. En outre, étant donné que ce circuit de com- mande a été ajouté au convertisseur de niveaux 221, un -transistor d'entrée P-N-P Q 19 et une diode à barrière de Schottky D 13 sont également ajoutés au circuit à im- pédance d'entrée élevée, mentionné précédemment. C'est pourquoi, lorsque le signal de valida- tion EN passe à son niveau bas, lestransistors Q 10, Qll' Q 12 et Q 13 du convertisseur de niveaux 221 passent simulta- nément à l'état "bloqué", de sorte que la borne de sortie OUT 1 passe à l'état flottant. D'autre part, lorsque le signal de validation EN passe au niveau haut, le convertisseur de niveaux 221 possède de façon similaire une fonction de traitement lo- gique à la manière d'une porte NON-OU à 2 entrées de tel- le sorte que ceci accroit la souplesse de conception du circuit intégré IC. En outre les tensions directes VF 1 l, VF 12, VF 13 des diodes à barrière de Schottky respectives Dll, D 12, D 13 sont comprises entre 0,35 et 0,41 volts, les tensions base-émetteur VBE 17, VBE 18, VBE 19 des transis- tors d'entrée P-N-P respectives Q 17 ' Q 18 ' Q 19 sont éga- les approximativement à 0,75 volts, et les tensions ba- se-émetteur VBE 10, VB El I, VBE 16 des transistors N-P-N respectifs Q 10 ' Q 11 ' Q 16 sont égales approximativement à 0,75 volts C'est pourquoi la tension de seuil d'entrée Vith pour laquelle les transistors Q 10 et Q 11 passent à l'état "passant ou conducteur " en rapport avec par exem- ple la tension de sortie de la porte CMOS NON-ET 211 ap- pliquée à la base du transistor P-N-P Q 17, devient: Vith = VBE 17 + VBE 16 + VBE 11 + BE 10 = 1,5 volt En outre, les transistors de sortie Q 10, Q 12 servant à exécuter la décharge ou la charge de la capacité de charge d'entrée Cx sont constitués par des transistors bipolaires possédant de faibles résistances de sortie C'est pourquoi, il est possible d'accroître les vitesses de commutation ou de raccourcir les temps -de retard de propagation et de réduire les dépendances des temps de retard de propagation vis-à-vis de la ca- pacité de sortie De plus, étant donné que les tran- sistors Q 10 ' Q 11,' Q 13 ' Q 14 et Q 16 sont les transistors verrouillés,leurs temps de retard peuvent être raccour- cis. Cependant, une étude faite par les auteurs à la base de la présente invention a révélé que, même avec le convertisseur de niveai= 221 de la figure 33, un courant non négligeable circule de facon analogue de- puis la base du transistor d'entrée P-N-P Q 17 en direc- tion de l'extrémlité de sortie de la porte CMOS NON-ET 2.11 lorsque le signal de sortie de cette porte 211 est au niveau bas, de sorte que les problèmes imentionnés précédemment ne peuvent pas être parfaitement résolus La figure 34 montre le convertisseur de ni- veaux 221, que l'on a finalement developpé afin de ré- soudre essentiellement parfaitemrent de tels problèmes O Le transistor à émetteurs multiples Q 15 de la figure 32 est remplace par le circuit a impédance d'entrée élev 4 equi est constitué par dcs: transis 3 tors MOSFET com- me cela va dtre explicité ci-apr-ès- En se référant à la figure 34, on voit cu'un tel circuit à impédance d'entrée élevée est constituê par des transistors MOSFET a canal N Mîl, M 2, M 3 et par une .,1 ' diode à jonction P-N D 14 Les voies drain-source des tran- sistors à effet de champ M 1 l, M 12, M 13 sont branchées en parallèle et les grilles de ces transistors sont raccor- dées respectivement à des portes CMOS NON-ET 211, 212, 213 du bloc de logique interne 21 En outre, la diode à jonction P-N D 14 est branchée en série avec les voies drain-source. Les résistances R 30, R 31, R 32, R 33, R 34 et R 35 sont réglées aux valeurs respectives de 2 kiloohms, 4 kiloohms, 10 kiloohms, 4 kiloohms, 50-75 ohms et 16 kiloohms Les surfaces des émetteurs des transistors Q 10 ' Q 118 Q 128 Q% et Q 14 sont réglées aux valeurs respectives ill' Q 12 ' 2 Q 13 et Q 4 son Am' de 672 I Am 2, 132 rm, 363 rm', 187 fm et 242 rm. En outre, dans un tel convertisseur de niveaux 221, afin d'améliorer plus encore la fonction de traitement logique, un second transistor d'attaque Q 20 ' qui possède une surface d'émetteur égale à celle du transistor d'atta- que Q 11 ' est branché en parallèle avec le transistor Ql et il est prévu un second circuit à impédance d'entrée élevée qui est constitué par des transistors MOSFET à ca- nal N M 14, M 15, M 16, par une diode à jonction P-N D 15 et par une résistance R 9, tout comme le circuit précédent à impédance d'entrée élevée Ce convertisseur de niveaux 221 possède une fonction de traitement logique, en tant que circuit de porte complexe à 6 entrées. En outre, on S ajouté un circuit de commande semblable à ce convertisseur de nivreaux 221, de manière à commander le circuit servant à commander la borne de sor- tie OUT 1 en l'amenant à l'état flottant, lorsque le con- vertisseur de niveaux est alimenté par le signal de va- lidation EN à niveau bas délivré par le bloc de logique interne 21 Ce circuit de commande est constitué par un transistor MOSFET à canal N MI 7, par des transistors Q 21 Q 22 Q 23, par les résistances R 40, R 41, R 42, R 43 et par des diodes à barrière de Schottky D 16, D 17, D 18, D 19. En outre, dans le convertisseur de niveaux 221 de la figure 34, afin de régler des valeurs de ten- sion de seuil au niveau des grilles respectives des six transistors MOSFET M 1 l M 16 à la valeur moyenne de 2,5 voltsentre la tension de sortie à niveau bas CMOS de 0,6 volt et la tension de sortie à niveau élevé CMOS de 4,4 volts, on règle les rapports W/L des transistors à effet de champ M 1 l M 16 aux valeurs indiquées ci-après Alors les tensions de seuil VTH destransistors à effet de champ M 1 l M 16 sont réglés à environ 0,75 volt, la tension di- -recte V 14 de la diode à jonction P-N D 14 est réglée à 0,75 volt et les conductances O des canaux des transis- tors à effet de champ Mll, M 16 sont réglés à 60 x 106 ( 1/ohm). On va considérer un cas o seul le transis- tor MOSFET M 1 l est "passant ou conducteur" et l'on va calculer la tension de grille Vx, la tension grille-sour- ce VGS, le courant de drain ID, la tension de drain Vy, etc de ce transistor Alors on suppose que le transis- tor à effet de champ M 1 est polarisé en étant dans sa zone de saturation. VX = VGS + VF 14 ( 1) ( 2) i D = O W 2 ( 2) -= 2 '(V Gs-VTH) ( 2) Vy = Vcc R 35 ID ( 3) D'après les relations ( 1) et ( 2), on a I W 2 ID 2 'L (VX VF 14 VTH) ( 4) On considère comme tension de seuil d'entrée la tension Vx qui correspond au fait que la tension Vy s'abaisse par suite de l'accroissement de la tension Vx, en provoquant le passage à l'état bloqué des transistors Q 10,' Q 11 ' La tension de drain Vy, pour laquelle les transistors Q 101 Q 11 passent à l'état "bloqué", est évaluée comme suit: VY = VB Ell + VBE 10 ( 5) D'après les relations ( 3) et ( 5), on a VCC VB Ell VBE 10 ( 6) ID R ( 6) D'après les relations ( 4) et ( 6), on a v v v 1 W Vcc VB Ell BE 10 2 ( 7) = R 5 L R 35 Po(Vx VF 14 VTH) En introduisant la relation ( 7) les condi- tions suivantes: Vcc égal à 5 volts, VBE 10 et VBE 10 éga- les à 0,75 volts, R 35 égale à 7 kiloohms, PO égal à x 10-6 ( 1/ohm), Vx égale à 2,5 volts, VF 14 égale à 0,75 volt et VTH égale à 0,75 volt, on a W _ 5 0,75 0,75 2 x 106 1 L 16 x 10 60 ( 2,5 0,75 0,75)2 = 35 2 x 103 1 960 2 960 x 10 = 7 29 t 22 Par conséquent, on peut régler à 2,5 volts la tension de seuil d'entrée du convertisseur de niveau 221, en réglant les rapports W/L du transistor à effet de champ Mll M 16 à la valeur 22/3. Il a été confirmé par les auteurs à la base de la présente invention que la forme de réalisation de la figure 34 réalisée dans les conditions mentionnées ci-dessus fournit les temps de retard de propagation et les dépendances de ces temps de retard de propagation vis-à-vis de la capacité de sortie, comme indiqué ci-après. tp HL (pour Cs = 0 p F) 8,8 ns tp LH (pour Cs = O p F) 7,8 ns KHL 0,11 ns/p F Kl'H 0,01 ns/p F Sur la figure 5, on a représenté par des li- gnes en trait mixte, les dépendances des temps de retard de propagation vis-a-vis de la capacité pour un conver- tisseur de niveau 221 de la forme de réalisation repré- sen Lée sur la figure 34 On comprendra que les dépendan- ces KHL, KLH des premier et: second temps de retard de propagation tp HL, tp LH vis-à-vis de la capacité de sor- tie sont améliorées. Le convertisseur de niveaux, 221 sur la figu- re 34 permet d'obtenir des caractéristiques désirées pour les raisons indiquées ci-après. ( 1) Comme cela a été décrit ci-dessus, les rapports W/L des transistors MOSFET 4 i 11 M 16 sont ré- glés en fonction de la tension d'alimentation VCC, de la résistance R 30, des conductances O des canaux et les ten- sions de seuil VT des transistors MOSFET Mll OOM 174 et de la tension directe Vp 14 de la diode D 14 concernant les tensions base-émetteur VB Ei O VBE 1 t des transistors Q 10, Q 11, ce qui a pour effet que la tension de seuil d'entrée du convertisseur de niveaux 221 peut être ré- glé à 3,5 volts, qui est une valeur comprise entre 0,6 volt et 4,4 lolts. (:'2) Les transistors de sortie Q 10 ' sa 1, qu i assurent la dchbarge et la charge de la capacité de la charge de sortie C, sont constitués par des transi s:ors bipolaires possédant des résistances de so f-:e faibles. C'est pourquoi, il est possible d'améliorer les vitesses de fonctionnement de commutation ou de raccourcir les temps de retard de propagation et de réduire les dépen- dances des temps de retard de pzoagation vis-a-vis de la capacité de sortie. ( 3) Ce circuit à impédance d'entrée élevée incluant le transistor MOSFET Qll est branché entre la base du transistor MOSFET Q 11 et la sortie du bloc de lo- gique interne 21 C'est pourquoi un courant devant circu- ler depuis la grille du transistor MOSFET M 1 l jusqu'à la sortie de la porte CMOS NON-ET 211 du circuit de logique interne 21 peut être réduit à un niveau négligeable, et il est possible d'empêcher un accroissement important du rapport W/L des transistors MOSFET à canal N de la porte CMOS NON-ET 211 l ( 4) Etant donné que les transistors MOSFET M 1 l, M 12, M 13 du circuit à impédance d'entrée éievée fournissent une logique OU à trois entrées, un fonctionne- ment de fonction logique fourni par le convertisseur de niveau 221 se trouve amélioré. ( 5) Etant donné que les deux transistors d'attaque Qll' Q 20 fournissent également un système lo gique ET, la fonction de traitement logique fourne par le convertisseur de niveax 1221 est amélioré plus encore. ( 6) Etant donné que les transistors Q 10 ' Q 11 Q 13 ' Q 14 ' Q 20 sont des transistors verrouillés, leurs temps de mémorisation peut être réduit. ( 7) En amenant le signal de validation EN au niveau bas, les transistors de sortie Q' Qu 2 du convertisseur de niveaux 221 sont placés simultanément à l'état "bloqué", de sorte que la borne de sortie OUT, passe à l'état flottant C'est pourquoi, lors du fonc- tionnemtent en parallèle, poi lequel cette borne de sor- tie T 1 et la borne de sortie d'lun autre circuit logique non représenté sont raccordées l'une à l'autre, le ni- veau du signal de la borne logique OUT 1 peut être rendu indépendant de la sortie du circuit logique interne 21. La figure 36 montre un exemple de circuit du convertisseur de niveauc 221 selon une autre forme de réalisation de la présente invention La borne de sortie OUT 1 de ce convertisseur de niveaux est raccordéeen commun à la borne de sortie d'un autre circuit intégré logique à semiconducteurs à niveau TTL IC' du type à sortie à collec- teur ouvert, et le point de raccordement en commun est re- lié à la tension d'alimentation V de 5 volts par l'inter- médiaire d'une résistance de charge R 10 de 2 kiloohms. Sans que la présente invention y soit parti- culièrement limitée, le circuit à niveaux TTL du type à sortie à collecteur ouvert IC' est constitué par des dio- des à barrière de Schottky D 1, D 2, D 3, par un transistor Q 40 à émetteurs multiples, par des transistors verrouillés Q 41 à Q 44 par des résistances R 40 à R 44 et par une diode à jonction P-N D 4 En tant que sortie à collecteur ouvert, le collecteur du transistor de sortie Q 43 est raccordé à la borne NO 43 servant de borne de sortie Mais à l'inté- rieur du circuit intégré IC", aucun élément de circuit n'est monté entre la tension d'alimentation Vcc et le collecteur du transistor de sortie Q 43. Le convertisseur de niveaux 221 de la figure 36 est constitué d'une manière tout-à-fait semblable au convertisseur de niveaux 221 de la figure 34, hormisque, à l'intérieur du circuit IC, aucun élément de circuit n'est disposé entre la tension d'alimentation Vcc et le collecteur du transistor de sortie Q 10. Par conséquent, les bornes de sortie du cir- cuit IC et les bornes de sortie du circuit IC' sont rac- cordées sous la forme de ce qu'on appelle un circuit OU câblé En outre, le transistor de sortie Q 10 du conver- tisseur de niveaux 221 est placé à force à l'état "bloqué" par le fait que le signal de validation IN est placé au niveau bas, ce qui a pour effet que le niveau de la borne de sortie OUT 1 peut être rendu indépendant de la sortie du bloc de logique interne 21. La figure 37 représente l'agencement de dif- férents blocs de circuits dans la surface frontale d'une plaquette ou puce à semiconducteurs du circuit intégré logique à semiconducteurs IC mettant en oeuvre la pré- sente invention. Dans la partie centrale (une surface entou- rée par une lignel O formée de tirets) de la plaquette à semiconducteurs 300 se trouve disposé le bloc de logique interne 21 du circuit CMOS (pur circuit CMOS ou circuit quasiment de type CMOS) Dans la partie marginale supé- rieure (une surface entourée par une ligne Z t 1 formée de tirets) de la microplaquette à semiconducteurs 300 se -trouve disposées en alternance la pluralité de conver- tisseurs de niveaux d'entrée tels que représentés sur la figure 31 (repérés par des triangles dont les surfa- ces intérieures sont hachurées) et la pluralité de con- vertisseurs de niveaux de sortie tels que représentés sur la figure 34 (repérés par des triangles dont les parties intérieures sont blanches) De façon analogue dans les différentes parties constituées par la partie latérale de droite (une surface entourée par une ligne -2 formée de tirets), une partie marginale intérieure (une surfa- ce entourée par une ligne i 3 formée de tirets) et une partie marginale de gauche (une surface entourée par une ligne e 4 formée de tirets) de la plaquette à semiconduc- teurs 30 se trouvent disposées en alternance la plurali- té de convertisseurs de niveaux d'entrée tels que repré- sentés sur la figure 31 et la pluralité de convertisseurs de niveaux de sortie tels que représenté sur la figure 34. Au-dessus de la partie marginale supérieure 1 se trouvent disposés des plots de connexion pour les entrées (repérés par des carrés dessinés sous la forme d'un trait plein renforcé) correspondant au nombre des convertisseurs de niveaux d'entrée, et des plots de con- nexion pour des sorties (repérées par des carrés formés par des traits pleins minces) correspondant au nombre des convertisseurs de niveaux de sortie Les parties d'entrée du convertisseur du niveau d'entrée sont si- tuées en vis-à-vis des plots de connexion correspon- dants, tandis que les parties de sortie de ces conver- * tisseurs sont en vis à-vis du bloc de logique interne 21, et les parties d'entrée desconvertisseurs de niveaux de sortie se trouvent en vis-à-vis du bloc de logique in- terne 21, tandis que les parties de sortie ces conver- tisseurs sont situées en-vis-à-vis des plots de con- nexion de sortie correspondants. Une pluralité de plots de connexion d'en- trée et une pluralité de plots de connexion de sortie sur la droite de la partie marginale de droite 2 2 une pluralité de plots de connexion d'entrée et une plura- lité de plots de connexion de sortie au-dessous de la partie marginale inférieuree 3, et une pluralité de plots de connexion d'entrée et une pluralité de plots de connexion de sortie sur la gauche de la partie mar- ginale de gauche t 4 sontdisposés de la même manière que pour la partie marginale supérieure 1 Les orientations des parties d'entrée et de sortie des convertisseurs de niveaux d'entrée et les orientations des parties d'entrée et de sortie des con- vertisseurs de niveaux de sortie dans la partie latéra- le de droite 2, dans la partie latérale inférieure-e 3 et dans la partie latérale de gauche 4 sont respecti- vement identiques à ceux prévus dans le cas de la par- tie latérale supérieurel e Le plot 30 de connexion de la source d'alimen- tation en énerge servant à amenener la tension d'a'imen- tation Vc C est disposé dans au moins l'un des quatre coins de la plaquette à semiconducteurs 300, et un plot 31 de connexion de mise a la masse servant au raccorde- ment à un point de potentiel de masse est disposé dens au moins l'un des quatre coins. La surface arrière d'une telle plaquette à semiconducteurs possédant l'agencement illustré sur la figure 37 est raccordé à la surface avant du conduc- teur formant barrette LT d'un cadre de montage métalli- que LF représenté sur la figure 38, et ce selon un étroit contact physique et électrique. En se référant à la figure 38, on voit que ce cadre de montage LF comporte des parties conductri- ces L 1-L 7, une partie formant cadre L O et des parties formant barrage LD qui correspondent à la partie supé- *rieure droite de la microplaquette à semiconducteurs 300 Mais en réalité les parties correspondantes à la partie inférieure droite, à la partie inférieure gau- che et à la partie supérieure gauche de la plaquette à semiconducteurs sont semblables à ce qui est indi- qué ci-dessus Le cadre de support LF est constitué en uns t 6 le métallique travaillée d'une structure dans laquelle la partie formant cadre Lo, les parties con- ductrices L 1-L 64 et le conducteur formant barrette LT sont interconnectés au moyen des parties hachurées formant barrage. Après avoir réalisé le raccordement de la surface arrière de la microplaquette à semiconducteurs 300 à la surface supérieure du conducteur formant barret- te LT, on réalise le câblage des câbles de connexion (par exemple des conducteurs en or ou des conducteurs en aluminium) que l'on va décrire ci-après. En utilisant un appareil de connexion de fils, qui est disponible dans le commerce, on raccorde électriquement le plot 30 de connexion de la source d'alimentation en énergie et la partie conducteur L 34 au moyen d'un conducteur 5 e On raccorde électrique- ment le plot d'entrée et la partie conductrice L au moyen d'un conducteur t 6 le plot de sortie et la par- tie conductrice L 8 au moyen d'un conducteur 17, le plot d'entrée et la partie conductrice L 7 au moyen d'un conduc- teur ú 8 ' le plot de sortie et la partie conductrice L 6 au moyen d'un conducteur t le plot d'entrée et la partie conductrice L 5 au moyen d'un conducteur 110 ' et la par- tie de connexion à la masse 31 et le conducteur foriant barrette LT par un conducteur 211, ces opérations étant réalisées successivement. Une fois achevé le câblage indiqué ci-des- sus, on place le cadre de montage LF et la plaquette à semiconducteurs 300 dans un moule métallique utilisé *pour le moulage à la résine, à la suite de quoi on in- troduit une résine liquide à l'intérieur des parties formant barrage LD du cadre de montage LF De telles parties formant barrage LD empêchent la résine de dé- border hors de ces parties Une fois que la résine s'est solidifiée, on prélève du moule métallique le cadre de montage L Fl la plaquette à semiconducteurs 300 et la ré- sine, qui forment ensemble une structure unitaire En outre, on élimine les parties formant barrage LD au moyen d'une presse ou analogue, ce qui a pour effet que les parties conductrices respectives L 1-L 64 peuvent être isolées électriquement. Si cela est nécessaire, on rabat vers le bas les conducteurs L 1-L 64 faisant saillie à l'extérieur de la résine solidifiée Ensuite, on réalise la finition du circuit intégré logique à semiconducteurs IC moulé avec la résine 301, comme cela est illustré sur le sché- ma illustratif de finition de la figure 39 Comme on le voit sur cette figure, un tel circuit IC n'est pas muni d'ailettes circulaires de rayonnement servant à réaliser un rayonnement efficace de la chaleur produit par la microplaquette à semiconducteurs 30, hors de la struc- ture moulée Si l'on installait de telles ailettes de rayonnement, le coût du circuit intégré IC augmenterait de façon indésirable. Comme méthodes de soellenunt étanche de la microplaquette à semiconducteurs, on utilise, en dehors du procédé de moulage à la résine indiquée ci-dessus, un procédé de moulage en céramique et un procédé utilisant un boitier métallique Mais en rapport avec le coût du circuit intégré IC, il est plus avantageux d'utiliser le procédé de moulage de la résine. Dans le circuit intégré logique à semicon- ducteurs IC selon la forme de réalisation représentée sur lesfigures 37 à 39, le nombre total des convertis- seurs de niveaux d'entrée 201, 202, 20 N constituant le tampon d'entrée 20 est compris entre 18 et 50, le nombre total des portes CMOS 211, 212, 21 constituant le bloc de logique interne 21 est compris entre 200 et 1530, et le nombre total des convertisseurs de niveaux de sortie 221, 222, 22 m constituant le tampon de sor- tie 22 est compris entre 18 et 50, de sorte que la mi- croplaquette à semiconducteurs 300 forme un dispositif à circuits intégrés à semiconducteurs à haute densité d'intégration Néanmoins le circuit intégré IC a été inséré avec succès dans une structure ne comportant au- cune ailette de rayonnement, pour les raisons indiquées ci-dessous. Etant donné que la consommation d'énergie de chacune des portes CMOS 211, 212, 21 constituant le bloc de logique interne 21 est aussi faible que 0,039 milliwatt, la consommation en énergie de l'ensem- ble du bloc de logique interne 21 comportant les 200- 1530 portes est aussi faible que 7,8-59,67 milliwatts. Etant donné que les convertisseurs de niveaux d'entrée 201, 202, 20 N constituant le tampon d'entrée 20 con- formément à la forme de réalisation de la figure 31 com- prennent un nombre important de transistors bipolaires, la consommation d'énergie pour chaque convertisseur est aussi élevée que 2,6 milliwatts et la consommation d'énergie de l'ensemble du tampon d'entrée 20 comportant les 18-50 convertisseurs est aussi élevée que 46,8-130 milliwatts Etant que également les convertisseurs de niveaux de sortie 221, 222, 22 m constituant les tam- pons de sortie 22 selon la forme de réalisation de la figure 34 comprennent un nombre important de transistors bipolaires, la consommation en énergie par convertisseur est aussi élevée que 3,8 milliwatts et la consommation en énergie de l'ensemble du tampon de sortie 22 possé- dant les 18-50 convertisseurs est aussi élevée que 68,4- milliwatts. Sur la base des données indiquées ci-dessus, dans le circuit intégré IC qui est constitué par le tam- pon d'entrée 20 comportant les 18 convertisseurs, le bloc de logique interne 21 possédant les 200 portes et le tampon de sortie 22 comportant les 18 convertisseurs, c'est une valeur correspondant à 6,4 % de l'ensemble de la quantité de chaleur, qui est produite dans la partie centrale O de la surface de dessus de la microplaquette à semiconducteurs représentée sur la figure 37, tandis que 93,6 %O de la chaleur sont produits au total dans les parties latérales 1-t, 13 t _. En dehors de cela, dans le circuit intégré IC qui est constitué par le tampon d'entrée 20 compor- tant les 50 convertisseurs, le bloc de logique interne 21 comportant les 1530 portes et le tampon de sortie 22 comportant les 50 convertisseurs, 15,8 % de l'ensem- ble de la quantité de chaleur sont produits par la par- tie centrale de la surface de dessus de 'la plaquette à semiconducteurs représentée sur la figure 37, tandis que 84,2 % de la chaleur sont produits au total dans les parties latérales 31 t, et " Comme représenté sur la figure 37, le bloc de logique interne 21, qui produit la faible quantité de chaleur, est disposé dans la partie centrale /do de la microplaquette, le tampon d'entrée 20 et le tampon de sor- tie 22, qui produisent les quantités importantes de cha- leur sont disposés dans les parties latérales é 1 ' 2 ' 3 et 4 de la microplaquette C'est pourquoi, comme cela est visible sur la figure 38, les quantités importantes de chaleur délivrées dans les parties latérales 1 ' ' 3 et 14 sont prélevées du circuit intégré IC (en par- ticulier sont délivrées à la ligne de terre d'une pla- quette à circuits imprimés lorsque le circuit intégré IC est monté sur la plaquette à circuits imprimés) par l'intermédiaire du conducteur en forme de barrette LT et de la partie conductrice L 1 servant de conducteur de mise à la masse En outre, des quantités de chaleur peu- vent être prélevées du circuit intégré IC (en particu- lier en étant envoyées dans les lignes de transmission de signaux et dans les lignes reliées à la source d'ali- mentation en énergie de la plaquette à circuits imprimés, lorsque le circuit intégré IC est monté sur la plaquette à circuits impriiés, par l'intermédiaire du grand nombre de conducteurs de connexion et de parties conductrices L 2,L 64. Ceci a été confirmé par des calculs effec- tués par les auteurs à la base de la présente invention que, dans le cas o d'une maribre inverse à la forme de réalisation ci-dessus, le tampon d'entrée 20 et le tam pon de sortie 22, qui délivrent des quantités importantes de chaleur, sont disposees dans la partie centrale O de la microplaquette et o le bloc de logique interne 21 est disposé autour de la partie centrale 0, des quantité im- portante de chaleur dans cette partie centrale, O ne peu- vent pas être aisément extraites du circuit intégré IC. Pour les raisons décrites ci-dessus, il est devenu possible de placer le circuit intégré IC de la forme de réalisation indiquée ci-dessus dans la struc- ture sans ailette de rayonnement En outre, étant donné qu'un tel circuit intégré a été inséré dans la structure moulée à la résine, il est devenu possible de réduire for- tement le coût de ce circuit intégré IC. La figure 40 montre un schéma-bloc d'un sys- tème électroneîue obtenu par installation du circuit intégré logique à semiconducteurs IC conforme à l'invention et représenté sur les figures 37 à 39 ainsi que d'autres dis- positifs à circuits intégrés logiques à semiconducteurs à niveaux TTL 401, 402 40 n, 501 à 505 et 600, sur une plaquette à circuits imprimés. En se référant à la figure, on voit que les signaux de sortie des dispositifs 401, 402, 40 N possé- dant des valeurs à niveau TTL sont envoyés respectivement aux entrées IN 1, IN 2 I Nn au circuit IC, dont les si- gnaux de sortie sont envoyés aux entrées des dispositifs 501, 505 possédant les niveaux d'entrée TTL. En outre, la sortie OUT 2 du circuit intégré IC et la sortie du dispositif 600 sont raccordéesensem- ble ce qui a pour effet que les dispositifs à circuits intégrés et le dispositif 600 effectuent un fonctionne- ment en parallèle. La chaleur produite en grande quantité dans le tampon d'entrée 20 et dans le tampon de sortie 22 du circuit intégré IC est dissipée en direction de la ligne de terre, de la ligne de la source d'alimentation en énergie, la ligne de transmission du signal d'entrée et de la ligne de transmission des signaux de sortie de la plaquette à circuits intégrés. En outre, lorsque le signal de validation EN devant être envoyé au tampon de sortie 22 est réglé au niveau, les sorties OUTV OUT 2 OU Tm passent à l'état flottant et les niveaux d'entrée des dispositifs 501, 502, 503 sont réglés par le niveau de sortie du dis- positif 600. En dehors de cela,on obtient une vitesse élevée au niveau de l'interface entre le tampon d'entrée et les dispositifs 401, 402 40 n, au niveau de l'in- terface entre le blccdelogique interne 21 et le tampon d'entrée 20, au niveau de l'interface entre le tampon de sortie 22 et le bloc de logique interne 21, et au ni- veau de l'interface entre les dispositifs 501, 505 et le tampon de sortie 20. Conformément aux formes de réalisation pré- cédentes, on peut obtenir des effets favorables pour les raisons indiquées ci-après. ( 1) Les transistors de sortie servant à exé- cuter la charge ou la décharge de la capacité de sortie Csd'un convertisseur de niveaux d'entrée 201 sont cons- titués par des transistors bipolaires Par conséquent les temps de retard de propagation du convertisseur de ni- veaux d'entrée et les dépendances des temps de retard de propagation visà-vis de la capacité de sortie peuvent être réduits compte tenu du fait que même lorsqu'il pos- sède une taille inférieure à celle d'un transistor MOSPET, le transistor bipolaire fournit une résistance de sortie inférieure et un gain en courant supérieur, de sorte qu'il peut délivrer un courant de charge intense ou un courant de décharge intense. ( 2) Dans le convertisseur de niveaux d'en- trée 201, une diode à barrière de Schottky servant à exécuter une opération avec des porteurs majoritaires est branchée entre la base et le collecteur d'un tran- sistor bipolaire qui est commandé en étant placé dans sa région de saturation C'est pourquoi l'injection de porteurs minoritaires à partir d'une couche de collec- teur dans une couche de base peut être réduite, si bien que le temps de mémorisation du transistor bipolaire peut être réduit. ( 3) Dans un convertisseur de niveaux d'en- trée 201 selon une forme de réalisation préférée, le si- gnal de base ou le signal de collecteur d'un transistor d'attaque Q, est envoyé à la base d'un transistor de sor- tie bipolaire de charge Q 3 par l'intermédiaire d'un tam- pon MOS qui possède une impédance d'entrée élevée et une fonction d'amplification de tension Par conséquent la vitesse de fonctionnement du transistor de sortie Q 3 est accrue compte tenu de l'impédance d'entrée élevée et de la fonction d'amplification de tension, du tampon MOS. ( 4) Dans le convertisseur de niveaux d'en- trée 201 selon une forme de réalisation préférée, un -transistor P-N-P monté en émetteur-suiveur Q 4 et une diode à jonction P-N D 2 sont branchés entre une borne d'entrée IN 1 et le transistor d'attaque Q 2 ' C'est pour- quoi la tension de seuil d'entrée du convertisseur de niveaux d'entrée 201 peut être réglée de façon appro- priée En outre, étant donné que l'impédance d'entrée du transistor P-N-P Q 4 sur la base de ce dernier est améliorée compte-tenu de la fonction d'amplification de courant de ce dernier, l'influence de l'i mpédance de sortie d'une source de signal à niveau TTL raccor- dée à la borne d'entrée i N 1 peut être réduite. ) Les transistors de sortie servant à exécuter la charge ou la décharge de la capacité de charge de sortie C, d'un convertisseur de niveaux de sortie 221 sont constitués par des transistors bipolai- res Par conséquent, les temps de retard de propagation du convertisseur du niveau de sortie et les dépendances de ces temps de retard de propagation vis- Z-vis de la capacité de sortie peuvent être réduits compte tenu du fait que, même dans le cas d'une taïlle du dispositif inférieure à celle d'un transistor MOSPET, le transis- tor bipolaire fournit une résistance de sortie plus fai- ble et un gain en courant supérieur, de sorte qu'il peut fournir un courant de charge ou un courant de décharge intense. ( 6) Dans le convertisseur de niveaux de sor- tie 221, une diode à barrière de Schottky servant à exé- cuter une opération avec des porteurs majoritaires est branché entre la base et le collecteur d'un transistor bipolaire qui est commandé en étant placé dans sa zone de saturation C'est pourquoi l'injection de porteurs minoritaires à partir d'une couc e de collecteur dans une couche de base peut être réduite, de sorte que le temps de mémorisation du transistor bipolaire peut être raccourcie. ( 7) Dans un convertisseur de niveaux de sor- tie 211, selon une forme 'e réalisation préférée, un cir- cuit MOS à impédance d'entrée levée est branché entre la sortie d'un bloc de logique interne 21 et la base d'un transistor d'attaque Qll' C'est pourquoi un courant devant circuler depuis la grille du transistor MOSFET de ce cir- cuit MOS jusqu'à la sortie du bloc de logique interne 21 peut être réduit en étant amené à un niveau négligeable. Ceci permet d'empêcher par conséquent une réduction de la densité d'intégration d^ circuit de sortie du bloc de logique interne et un abaissement de la vitesse de commutation. ( 8) Dans le convertisseur de niveaux 221 selon une forme de réalisation préférée, le circuit MOS à impédance d'entrée élevée possède la fonction de trai- tement logique d'une pluralité de signaux de sortie du bloc de logique interne 21 Par consequent, la souplesse de construction d'un circuit intégré logique à semicon- ducteurs IC du type obtenu à par Jir d'une matrice d:ori- gine ou bien du type à réseau de portes peut être amé- liorée. ( 9) Dans le convertisseur de niveaux de sortie 221 selon une forme de ré'alisation préférée se trouve disposé un circuit de comrande servant à comman- der une borne de sortie OUT 1 de manière à la placer à l'état passant sur labase d'un signal de validation EN. C'est pourquoi dans le cas o cette-borne de sortie OUT et la borne de sortie d'un autre circuit logique sont branchées en commun, le niveau de la borne de sortie com- mune peut être réglé en fonction de la sortie de l'autre circuit logique. ( 10) Dans une forme de réalisation préférée le bloc de logique interne 21, qui est constitué par un pur circuit CMOS ou par un circuit de type quasiment CMOS de manière à avoir une consommation réduite en énergie, est disposé dans la partie centrale de la surface de des- sus d'une plaquette à semiconducteurs, tandis que les con- vertisseurs de niveaux d'entrée 201, et les convertis- seurs de niveaux de sortie 221, comprennent chacun une pluralité de transistors bipolaires et fournissent une consommation élevée d'énergie, sont disposés dans les parties marginales périphériques de la surface de dessus de la microplaquette à semiconducteurs. Ceci facilite par conséquent la dissipation de chaleur. C'est pourquoi il a été possible d'in- sérer le dispositif à circuits intégrés logique à se- miconducteurs IC dans une structure sans ailettes de rayonnement et de réduire le coût d'un tel dispositif. ( 11) Conformément à une forme de réalisa- tion préférée, le dispositif à circuits intégrés logi- que à semiconducteurs IC est placé dans une structure moulée à la résine et cette disposition a permis d'en réduire le coût. ( 12) Par ailleurs, la borne d'entrée IN 1 du convertisseur de niveaux d'entrée 201 n'est pas raccor- dée à la grille d'un transistor MOSFET, mais est raccor- dée à la cathode de la diode à barrière de Schottky D 1 ou à la base du transistor P-N-P Q 4 C'est pourquoi il a été possible d'améliorer la rigidité diélectrique vis- à-vis d'une surtension appliquée à la borne d'entrée IN 1. Bien que, dans ce qui a été indiqué ci-des- sus, on a décrit de façon complète la découverte faite par les auteurs à la base de la présente invention en liaison avec des formes de réalisation de cette derniè- re, il va sans dire que l'invention n'est pas limitée aux formes de réalisation indiquéesprécédemment,mais peut être diversement modifiée sans pour autant sortir du cadre de l'invention. Par exemple, sur la figure 6, l'agencement doit être également telle que les convertisseurs de ni- veaux 201, 202 20 N du tampon d'entrée 20 réalise une conversion de niveaux ECC-CMOS, tandis que les conver- tisseurs de niveaux 221, 222, 22 m du tampon de sortie 22 effectuent une conversion de niveaux CMOS-ECL Il va sans dire qu'à cet effet, on peut faire fonctionner le tampon d'entrée 20, le bloc de logique interne 21 et le tampon de sortie 22 avec le niveau de la masse et avec une tension d'alimentation négative -VEE De façon ana- logue, sur la figure 6, l'agencement peut être tel que les convertisseurs de niveaux 201, 202, 20 N du tampon d'entrée 20 réalisent une conversion de niveaux i 2 L-CMOS alors que les convertisseurs de niveaux 221, 222, 22 m du tampon de sortie 22 effectuent une conversion de ni- * veaux CMOS-i L. En outre, dans les formes de réalisation des figures 14 à 21, des figures 23 à 26 et des figures 29 et 30, on peut parfaitement ajouter le transistor P-N-P Q 4 monté en émetteur-suiveur et la diode à jonction P-N D 2 de la figure 1. En outre la raison, pour laquelle le déno- minateur L du rapport W/L du transistor MOSFET est ré- glé à 3, est que la longueur du canal du transistor MOS- FET est supposée être égale à 3 em La longueur L du ca- nal est en réalité réduite à 2 rm, 1,5 r et 1 r ou moins compte tenu des perfectionnements dans le domaine de la photolithographie, et le dénominateur L du rapport W/L prend par conséquent une valeur plus faible. Avec cette disposition, il est possible de réduire plus encore les tailles des dispositifs des transistors bipollaires, et des modifications des valeurs des résistances dans les circuits deviennent également nécessaires. Le procédé consistant à faire ressortir un grand nombre de conducteurs L 1, L 64 hors de la résine -de moulage 301 n'est pas limité à la forme de réalisa- tion de la figure 39 Il est plus approprié, pour réali- ser la réduction de la taille du cadre de montage LT ainsi que du dispositif à circuit intégré IC et pour ob- tenir une densité d'intégration supérieure sur la pla- quette à circuits imprimés, de donner une forme essen- tiellement rectangulaire à la forme extérieure de la ré- sine de moulage 301 et non une forme oblongue, de maniè- re à réaliser une sortie du nombre important de conduc- teur L 1,, L 64 Eur l'ensemble des quatre côtés. Bien que, dans ce qui précède, la découver- te effectuée par les auteurs à la base de l'invention ait été décrite essentiellement dans le cas de l'appli cation a un dispositif à circuits intégrés logique à semiconducteurs, l'invention n'est pas limitée à ces Cado A titre d'exemple, il va sans dire quae non seulement le tampon d'entrée 20 et le bloc de logique interne 21 du tamwpon de sortie 22, mais également il'un quelconque des circuits suivants, à savoir un circuit analogique bipolaire, un circuit analogique MOS, uln ci r- cuit logique MOS à canal P ou un circuit logique,IO Sc à canal NI i 2 L et un circuit ECL, peuvent ezre disposés Crte cela peut s'avérer necessaire, sur la microplaquette à semiconducteurs. REVENDICATIONS 1 Circuit intégré à semiconducteurs caracté- risé en ce qu'il comporte ( 1) un bloc de logique interne ( 21) fonction- nant avec des niveaux CMOS, et ( 2) un convertisseur de niveaux ( 201) rece- vant un signal d'entrée sur sa borne d'entrée et déli- vrant un signal de sortie possédant le niveau de sortie CMOS sur sa borne de sortie, et qu'un transistor de sortie dudit convertisseur de ni- -veaux d'entrée ( 201), servant à exécuter la charge ou la décharge d'une capacité de sortie (Cs) dudit convertis- seur de niveaux d'entrée ( 201) est constitue par un tran- sistor bipolaire. 2 Circuit intégré à semiconducteurs selon la revendication 1, caractérisée en ce qu'il comporte une prrm-:L diàb ribre de Schottky qui est branchéeen- tre une base et un collecteur du transistor de sortie bi- polaire (Q 1) servant à exécuter la charge de la capacité de sortie (Cs). 3 Circuit intégré à semiconducteurs selon la revendication 2, caractérisé en ce qu'il comporte en outre: ( 1) un transistor d'attaque (Q 2) qui comrnman- de ledit transistor de sortie bipolaire (Q 1) pour exécuter la décharge de la capacité de sortie (Cs) en réponse au signal d'entrée de ladite borne d'entrée dudit convertis- seur de niveaux d'entrée ( 201); et ( 2) une seconde diode à barrière de Schottky qui est branché entre une base et un collecteur dudit tran- sistor d'attaque (Q 2). 4 Circuit intégré à semiconducteurs selon la revendication 3, caracterisé en ce que le transistor de sortie (Q 3) dudit convertisseur de niveaux d'entrée ( 201) servant à exécuter la charge de la capacité de sortie (Cs) est constitué par un transistor bipolaire. Circuit intégré à semiconducteurs selon la revendication 4, caractérisé en ce qu'il comporte en outre un tampon MOS qui est branché entre la base ou le collec- teur dudit transistor d'attaque (Q 2) et une base dudit transistor de sortie bipolaire (Q 3) servant à exécuter la charge de la capacité de sortie (CS). 6 Circuit intégré à semiconducteurs selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comporte en outre une diode à barrière de -Schottky (D 1) servant à réaliser un décalage de niveau qui est branchée entre ladite borne d'entrée du convertis- seur de niveaux d'entrée ( 201) et la base dudit transis- tor d'attaque (Q 2). 7 Circuit intégré à semiconducteurs selon la revendication 6, caractérisé en ce qu'il comporte en outre un transistor P-N-P (Q 4) monté en émetteur suiveur et une diode à jonction PN (D 2) servant à réaliser un dé- calage de niveau, ces éléments étant branchés entre ladi- te borne d'entrée dudit convertisseur de niveaux d'entrée ( 201) et la base dudit transistor d'attaque (Q 2). 8 Circuit intégré à semiconducteurs selon la revendication 6, caractérisé en ce que le signal d'en- trée devant être envoyé à ladite borne d'entrée dudit con- vertisseur de niveaux ( 201) possède le niveau TTL et qu'une tension de seuil d'entrée dudit convertisseur de niveaux d'entrée ( 201) est réglée entre une valeur d'en- trée à niveau bas et une tension d'entrée à niveau haut, faisant partie des niveaux TTL. 9 Circuit intégré à semiconducteur selon la revendication 7, caractérisé en ce que le signal d'entrée devant être envoyé à ladite borne d'entrée dudit conver- tisseurs de niveaux d'entrée ( 201) est réglée entre une tension d'entrée à niveau bas et une tension d'entrée à niveau haut, faisant partie des niveaux TTL. Circuit intégré à semiconducteurs, ca- ractérisé en ce qu'il comporte ( 1) un bloc de logique interne ( 21) fonc- tionnant avec des niveaux CMOS; et ( 2) un convertisseur de niveaux de sortie ( 221) redevant sur sa borne d'entrée un signal de sor- tie à niveau CMOS dudit bloc de logique interne ( 21), ce qui a pour effet de provoquer la délivrance d'un signal de sortie possédant un niveau prédéterminé sur la borne de sortie de ce convertisseur, -et qu'un transistor de sortie dudit convertisseur de ni- veux de sortie ( 221) servant à exécuter la charge ou la décharge d'une capacité de charge de sortie (C) dudit x convertisseur de niveaux de sortie ( 221) est constituée -15 par un transistor bipolaire. 11 Circuit intégré à semiconducteurs selon la revendication 10, caractérisé en ce qu'il comporte en outre un transistor d'attaque (Q 11) qui pilote un tran- sistor de sortie bipolaire (Q 10) pour l'exécution de la décharge de la capacité de charge de sortie (C x) et le transistor de sortie bipolaire (Q 16) pour l'exécution de la charge de ladite capacité de charge de sortie (Cx),en réponse au signal d'entrée de ladite borne d'entrée dudit convertisseur de niveaux de sortie ( 221). 12 Circuit intégré à semiconducteurs selon la revendication 11, caractérisé en ce qu'il comporte en outre un circuit à impédance d'entrée élevé qui est bran- ché entre une base dudit transistor d'attaque (Q 11) et la- dite borne de sortie dudit bloc de logique interne ( 21). 13 Circuit intégré à semiconducteurs selon la revendication 12, caractérisé en ce que ledit circuit à impédance d'entrée élevée est constitué par des transis- tors MOSFET. 14 Circuit intégré à semiconducteurs selon la revendication 11, caractérisé en ce que ledit circuit à impédance d'entrée élevée traite logiquement une plurali- té de signaux de sortie dudit bloc de logique interne ( 21). Circuit intégré à semiconducteur selon l'une quelconque des revendications 11 à 14, caractérisé en ce qu'il comporte en outre un circuit de commande qui place simultanément à l'état "bloqué" le transistor de sortie de décharge (Q 10) et le transistor de sortie de déchage (Qi 1) du convertisseur de niveaux de sortie ( 221) en réponse à un signal de commande (EN), de manière à pia- cer à l'état flottant ladite borne de sortie (OUT 1) dudit convertisseur de niveaux de sortie ( 221) 16 Circuit intégré à semiconducteurs selon la revendication 15, caractérisé en ce cque ladite borne de sortie dudit convertisseur de niveaux de sortie ( 221) est raccord 4 e en commun avec une borne de sortie d'un au- tre circuit intégré à semiconducteurs ( 600). 17 Circuit intégré à semiconducteurs selon la revendication 10, caractérisé en ce que ledit coner- tisseur de niveaux de sortie ( 221) est du type à collec- teur ouvert. 18 Circuit intégré à semiconducteurs selon la revendication 17, caractérisé en ce qu'il comporte en outre un circuit de commande qui place à l'état "bloquez le transistor de sortie de charge (Q 6) dudit convertis- seur de niveau de sortie ( 221) en réponse à un signal de commande (EN). 19 Circuit intégré à semiconducteurs selon la revendication 18, caractérisé en ce que ladite borne de sortie du convertisseur de niveaux de sortie ( 221) est raccordée en coimiun a une autri boï ne de sortie d'un au- tre circuit intégré à semiconducteurs (l C') du type à collecteur ouvert et est également raccordéeà une ten- sion d'alimentation (Vcc) par l'intermédiaire Côune ré- sistance de charge (R 100). '20 Circuit intégré à semiconducteurs caraec- térisé en ce qu'il comporte ( 1) un bloc de logique interne ( 21) fonction- nant avecdes niveaux CMOS; ( 2) un convertisseur de niveaux d'entrée ( 201) recevant sur sa borne d'entré un signal d'entrée et déli- vrant sur sa borne de sortie un signai de sortie possé- dant le niveau CMOS; et ( 3) un convertisseur de niveaux de sortie ( 221) recevant sur sa borne d'entrée un signal de sortie de niveau CMOS dudit bloc de logique interne ( 21), de ma- nière à délivrer sur sa borne de sortie un signal de sor- tie, et qu'un transistor de sortie dudit convertisseur du ni- veau d'entrée ( 200) servant à exécuter la charge ou la dé- charge d'une capacité de sortie (Cs) dudit convertisseur de niveaux d'entrée ( 221) est constitué par un transistor bipolaire, qu'un transistor de sortie dudit convertisseur de niveaux de sortie ( 221) servant à exécuter la charge ou la décharge d'une capacité de charge de sortie (Cx) dudit convertisseur de niveaux de sortie ( 221) et cons- titué par un transistor bipolaire. 21 Circuit intégré à semiconducteurs selon la revendication 20, caractérisé en ce que ledit bloc de logique interne ( 21) est situé dans une partie centrale - d'une plaquette à semiconducteurs ( 300) et que la plura- lité de convertisseurs ec niveaux d'entrée ( 201) et la pluralité de convertisseurs ce niveaux de sortie ( 222) sont disposées dans une partie latérale supérieure, une partie latérale de droite, une partie latérale inférieu- re et une partie latérale de gauche de ladite plaquette à semiconducteurs. 22 Circuit intégré à semiconducteurs selon la revendication 21, caracterisé en ce que ladite plaquet- te à semiconducteurs est renfern ée de façon étanche dans un module de moulage en résine et que, afin que ce module soit placé dans une structure sans ailette de rayonnement, les consommations d'énergie respectives dudit bloc de lo- gique interne ( 21),de ladite pluralité de convertisseurs de niveauxd'entrée ( 201) et de ladite pluralité de con- vertisseurs de niveaux de sortie ( 221) sont réglées préa- lablement en fonction des quantités de rayonnement de chaleur au moyen d'une pluralité de conducteurs faisant saillie hors dudit module. 23 Circuit intégré à semiconducteurs selon la revendication 21, caractérisé en ce que les conduc- -teurs de câblage dudit bloc de logique interne ( 21), de ladite pluralité de convertisseurs de niveaux d'en- trée ( 201) et de ladite pluralité de convertisseurs de niveaux de sortie ( 221), situés sur ladite plaquette à semiconducteurs sont raccordés conformément à un circuit intégré obtenu à partir d'une matrice standard ou du type à réseau de portes.