FR 2544143 A1 19841012 FR 8405144 A 19840402 La présente invention concerne un circuit compre- nant un plan de points d'intersection qui comporte un premier ensemble de conducteurs d'entrée de ligne, un second ensemble de conducteurs de sortie de colonne, un réseau ligne-colonne de transistors d'attaque, chacun d'eux se trouvant à un point d'intersection séparé d'un conducteur d'entrée de ligne et d'un conducteur de sortie de colonne, et chacun d'eux ayant une électrode de grille connectée au conducteur d'entrée de ligne et une première borne connectée à un conducteur de sortie de colonne, et un transistor de connexion au potentiel positif, connecté à chaque conducteur de sortie. On utilise des réseaux logiques programmés ou pré- diffusés (RLP) dans les unités de commande de microproces- seurs, dans des systèmes informatiques On peut considérer un microprocesseur comme le cerveau d'un système informatique ou d'un ordinateur Un RLP est un réseau de points d'inter- section formé par des transistors, qui est conçu de façon à accomplir des calculs ou des transformations logiques, c'est- à-dire à traiter des données en fournissant des signaux de sortie de données qui sont déterminés par des signaux d'entrée de données, conformément à des règles de transforma- tion logique fixées, de telles règles faisant intervenir de façon caractéristique des opérations logiques ET, OU et NON-OU à accomplir sur les signaux d'entrée de données Les règles de transformation sont déterminées à leur tour par la configuration du réseau de transistors dans le RLP, conformé- ment à la description plus complète qui est faite ci-dessous. Un RLP comprend de façon caractéristique deux par- ties principales qu'on appelle respectivement le plan ET et le plan OU Les signaux de sortie du plan ET sont les signaux d'entrée du plan OU Chaqueplan se présente sous la forme d'un réseau logique de points d'intersection, c'est-à-dire un réseau rectangulaire de conducteurs de ligne parallèles et de conducteurs de colonne parallèles qui se coupent à des points d'intersection Un transistor d'attaque de point d'intersec- tion se trouve à chacun des points d'intersection sélection- nés, et est connecté au point d'intersection considéré La sélection de tels points d'intersection est effectuée sur la base de la règle de transformation logique désirée que doit mettre en oeuvre le plan, et elle est réalisée en conformité avec cette règle Fondamentalement, chaque plan fonctionne d'une manière similaire de façon à réaliser la transformation correspondant à la fonction logique NON-OU sur des données numériques binaires (des " 1 " et des "O", correspondant respectivement à des niveaux de tension haut et bas) qui entrent dans le plan. -Les caractéristiques spécifiques des fonctions NON- OU qui sont réalisées par les plans ET et OU sont déterminées par les configurations des points d'intersection sélectionnés dans les plans respectifs, c'est-à-dire par les configura- tions formées par les présences ou les absences de transis- tors d'attaque connectés aux divers points d'intersection. Plus précisément, des données d'entrée pour un plan donné sont appliquées par des conducteurs (fils) d'entrée parallè- les (de ligne ou de colonne) aux électrodes de grille des transistors d'attaque de point d'intersection dans le réseau logique du plan considéré, et des données de sortie provenant -du plan sortent par des conducteurs de sortie parallèles (colonne ou ligne) qui sont orthogonaux aux conducteurs d'entrée Chacun de ces conducteurs de sortie est connecté à un noeud de masse par l'intermédiaire des chemins source- drain (acheminant un courant élevé) mutuellement parallèles de tous les transistors d'attaque qui se trouvent aux points d'intersection sur le conducteur de sortie considéré. Chaque conducteur de sortie du plan ET est égale- ment appelé "conducteur de mot" et il fait fonction de con- ducteur d'entrée pour le plan OU De façon caractéristique, tous les transistors d'attaque de point d'intersection sont des TEC MOS (Transistors à Effet de Champ Métal-Oxyde-semi- conducteur) Chaque TEC MOS comporte une paire de bornes de 2544 1 43 source et de drain commandées, ou bornes à courant élevé, ainsi qu'une borne de commande ou d'électrode de grille, ou borne à courant faible. Un mode de fonctionnement utile d'un plan ET (et, de façon similaire, d'un plan OU) fait intervenir des tran- sistors MOS P (MOS à canal p) de charge ou de connexion au potentiel positif, attaqués par un signal d'horloge, qui ont pour fonction de précharger à un niveau de tension haut (fondamentalement VDD) chacun des conducteurs de sortie du plan ET pendant chaque phase de précharge; en combinaison avec des transistors d'attaque de point d'intersection MOS N (MOS à canal n), et un transistor interrupteur de masse, ou de connexion au potentiel négatif, attaqué par un signal d'horloge, dans le but de décharger les lignes de sortie à un niveau de tension bas (fondamentalement VSS), pendant chaque phase d'évaluation ou de calcul logique Chaque cycle d'horloge commence par 'une phase de précharge du plan ET. Cette phase de précharge est de façon caractéristique suivie immédiatement par une phase de précharge du plan OU, pendant laquelle le plan ET évalue le résultat logique pour le cycle considéré La phase de précharge du plan OU est donc la pha- se d'évaluation du plan ET. Pendant chaque phase de précharge d',un plan donné, tous les transistors de connexion au potentiel positif dans ce plan sont conducteurs, tandis que le transistor de conne- xion au potentiel négatif est bloqué, pour faire en sorte que tous les conducteurs de sortie de ce plan soient préchargés au niveau haut, indépendamment des conditions de conduction/ blocage des divers transistors d'attaque (transistors de point d'intersection) A la fin de la phase de précharge, o très peu de temps après, la phase d'évaluation logique (ou' de calcuî)commence Pendant la phase d'évaluation, tous les transistors de connexion au potentiel positif sont bloqués et le transistor de connexion au potentiel négatif est con- ducteur Chaque conducteur de sortie-est donc amené à un niveau bas (ou niveau de masse), ou bien reste au niveau haut, selon qu'il existe ou non au moins un transistor d'atta- que à l'état conducteur sur ce conducteur de sortie Dans tous les cas, si au moins un transistor d'attaque est conducteur pendant l'évaluation sur un conducteur de sortie particulier, ce conducteur de sortie se décharge à la masse par l'intermé- diaire du transistor d'attaque et du transistor de connexion au potentiel négatif. Un RLP qui fonctionne de la manière décrite ci-dessus a été présenté, par exemple, par E Hebenstreit et col dans un article intitulé "Hi-gh-Speed Programmable Logic Arrays in ESFI SOS Technology," publié dans IEEE Journal of Solid State Circuits, Vol SC-11, pages 370-374 ( 1976) à la page 371 (figure 3 de ce document). La vitesse de fonctionnement d'un RLP dépend, entre autres, du temps nécessaire pour faire en sorte que les conducteurs de sortie du plan ET et du plan OU soient correc- tement préchargés au niveau haut pendant la phase de préchar- ge correspondante Plus la phase de précharge exigée est lon- gue, plus la vitesse de fonctionnement est faible. Du fait que la partie d'un microprocesseur dont le fonctionnement est le plus lent est ordinairement le RLP, et du fait que les longueurs (durées) de toutes les phases de chaque cycle d'horloge sont habituellement égales, il est important pour parvenir à un fonctionnement rapide de mainte- nir à une valeur aussi faible que possible le temps ou la durée de phase nécessaire pour chaque phase Parmi toutes les phases dans un RLP, la phase de précharge tend à être la plus longue Il serait donc souhaitable de trouver un moyen pour réduire la durée exigée pour la phase de précharge du-plan dans un RLP. Conformément à l'invention, le problème est résolu dans un circuit conforme à la description faite, caractérisé en ce qu'un transistor auxiliaire de connexion au potentiel positif est connecté à une seconde borne de chaque transistor 2544143. d'attaque. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant au dessin annexé qui est un schéma du circuit d'un RLP conforme à ce mode de réalisation Sur la figure, les transistors MOS ayant des canaux de conductivité de type p sont désignés par la lettre "p", et ceux ayant des canaux de conductivité de type N sont désignés par la lettre "n" Un diagramme séquentiel apparaît dans la partie supérieure gauche de la figure, pour faciliter la compréhension de l'invention. Comme le montre la figure, un RLP 100 comprend un plan ET 20, un plan OU 30, ainsi qu'un registre d'entrée 40 et un registre de sortie 50 Il faut noter que le RLP 100 échange des signaux avec d'autres parties (non représentées) d'un système informatique dans lequel le RLP est connecté Le registre d"entrée 40 comprend un réseau linéaire de bascules parallèles commandées par un signal d'horloge, comprenant, à titre d'exemple, des conducteurs d'entrée 11 et 12 destinés à introduire des signaux de données d'entrée I 1 et I 2 dans le plan ET 20 De façon caractéristique, chaque bascule, par exemple celle relative à l'entrée Il est formée par un transistor 41, fonctionnant en transmission et commandé par un signal d'horloge, en série avec un inverseur 42 L'autre bascule, pour l'entrée I 2 $ comprend un autre transistor fonctionnant en transmission, 48 En outre, de façon à dispo- ser pour l'entrée I 1 d'une bascule qui soit statique (c'est- à-dire une bascule qui ne perde pas l'information enregis- trée à l'intérieur si la séquence d'horloge, décrite ci-après, s'arrête), une boucle de réaction est ajoutée et comprend par exemple un inverseur de réaction 43 et un tran- sistor de réaction 44, comme il est connu dans la technique. Les inverseurs 42 et 43 sont connectés en couplage croisé (la sortie de l'un correspond à l'entrée de l'autre), pour former une bascule bistable pour l'enregistrement des données 25441-43. lorsque le transistor de réaction 44 est conducteur Pour former une bascule statique pour I 2 un autre transistor de réaction 49 est ajouté en association avec une autre paire d'inverseurs en couplage croisé, 48 5 et 49 5 L'électrode de grille du transistor de transmission 41 est rythmée par une première séquence d'impulsions d'horloge 01 qui est appliquée par l'intermédiaire d'un premier conducteur d'hor- loge d'interconnexion 46, afin de débloquer le transistor 41 pendant chaque première phase (t O t 1, t 3 t 4) de chaque cycle ou période d'horloge, de durée T; tandis que l'électrode de grille du transistor de réaction 44 est rythmée par un pre- mier conducteur d'horloge complémentaire d'interconnexion, 47, qui fournit le complément de la première séquence d'horlo- ge 01 dans le but de bloquer le transistor de réaction 44 pendant chaque première phase Ce complément de la première séquence est appliqué, à partir de la séquence 01 elle-même, à l'électrode de grille du transistor de réaction 44, par l'intermédiaire du conducteur 47 et d'un inverseur 45 Le signal de sortie de la bascule pour I 1 est appliqué sous la forme d'un signal d'entrée complémentaire I 1 au plan ET 20, par un conducteur d'entrée 21 ' De façon similaire, le regis- tre d'entrée 40 contient d'autres bascules ayant une structu- re similaire, pour appliquer au plan ET d'autres signaux d'entrée, comme le second signal d'entrée complémentaire I 2 transmis sur un autre conducteur d'entrée 22 Il faut noter qu'en général il peut y avoir, et il y a habituellement, un beaucoup plus grand nombre de conducteurs d'entrée et de bascules (non représentés), pour appliquer un beaucoup plus grand nombre de signaux d'entrée au plan ET 20, comme l'indiquent sur la figure les parties horizontales en poin- tillés des conducteurs d'interconnexion'd'horloge 46 et 47 du registre d'entrée 40. A titre d'exemple, et pour présenter une configu- ration définie pour un calcul logique particulier, le plan ET 20 comprend des transistors d'attaque de point d'intersec- 25441 42 tion Tl et T 14 le long de la première ligne (ligne supérieu- re) ou du premier conducteur de mot W 1, des transistors d'attaque T 21 et T 23 le long de la seconde ligne ou second conducteur de mot W 2, et des transistors T 32 et T 33 le long dé la troisième ligne (ligne inférieure) ou troisième conduc- teur de mot W 3 Une première colonne est définie par un pre- mie r conducteur de colonne 24, une seconde colonne est défi- nie par un second conducteur de colonne 26, une troisième colonne est définie par un troisième conducteur de colonne 27, et une quatrième colonne est définie par un quatrième conducteur de colonne 28 Le signal d'entrée Il est appliqué à la première colonne 24 par l'intermédiaire d'un Inverseur séparateur de conducteur de colonne 23, et son complément W est appliqué au second conducteur de colonne 26 par l'inter- médiaire d'un séparateur non inverseur 25 De façon similai- re, le second signal d'entrée I est appliqué par un inver- seur-séparateur distinct au troisième conducteur de colonne 27, et son complément I est appliqué au quatrième conducteur de colonne 28 par l'intermédiaire d'un séparateur non inver- seur Une borne de drain (commandée) à courant élevé des deux transistors d'attaque Tl et T 14 est connectée au premier conducteur de mot W 1; et l'électrode de grille (borne de commande) de T 11 est connectée au premier conducteur de colonne 24, tandis que l'électrode de grille de T 14 est con- nectée au quatrième conducteur de colonne 28 On notera à nouveau que le plan ET 20 peut avoir un beaucoup plus grand nombre de conducteurs de ligne et de colonne, avec leurs points d'intersection, comme l'indiquent les parties en poin- tillés des conducteurs de ligne et des conducteurs de colonne dans ce plan. A l'extrémité gauche de chaque conducteur de mot W 1, W 2, W 3, se trouve un transistor de précharge ou de conne xion au potentiel positif, U 1, U 2, U 3 Tous ces transistors de précharge U 1, U 2, U 3 ont leurs électrodes de grille connec- tées à une ligne d'horloge d'interconnexion 26 5, de façon à être rythmés par la première séquence d'horloge 0 i Toutes les bornes de drain des transistors d'attaque de point d'intersection dans le plan ET 20 sont ainsi amenées fonda- mentalement à la tension VDD pendant les phases à l'état bas (t O tl' t 3 t 4) de la première séquence d'impulsions d'horloge 01, ce qui débloque alors les transistors de précharge U 1, U 2 t U 3 Les sources des trois transistors de précharge U 1, U 2, U 3 sont connectées à VDD, et leurs drains sont tous con- nectés aux conducteurs de mot respectifs W 1, W 2 et W 3 Cha- cune des bornes de source de ces transistors d'attaque de point d'intersection est connectée à un noeud de masse 29 5 par l'intermédiaire de fils d'interconnexion 24 5, 27 5 et 29 Le noeud de masse 29 5 est connecté à la borne de tension VSS (masse) par l'intermédiaire d'un transistor interrupteur de masse (ou "interrupteur de puissance") G L'électrode de grille de ce transistor interrupteur de masse G est connectée à la ligne d'horloge 26 5, de façon à être rythmée par la première séquence d'horloge 0 î Le noeud de masse 29 5 peut donc être appelé "noeud de masse rythmé". L'interrupteur de masse G est un transistor MOS N, tandis que les transistors de connexion au potentiel positif U 19 U 2 et U 3 sont tous des transistors MOS N Par consé- quent, lorsque G est conducteur, Ul U 2 et U 3 sont tous blo- qués, et lorsque G est bloqué, ils sont tous conducteurs. Le plan ET 20 comprend en outre, conformément à une caractéristique de l'invention, un transistor auxiliaire de connexion au potentiel positif pour un noeud de masse rythmé, X, dont le drain est connecté (pour la commande) au noeud de masse 29 5, dont la source est connectée à V, et dont l'électrode de grille est connectée à la première ligne d'horloge 26 5, afin que X soit rythmé par la première séquence d'impulsions d'horloge 01. Les conducteurs de mot W 1, W 2 et W 3 conduisent des signaux de sortie issus du plan ET 20, pour fournir des signaux d'entrée pour le plan OU 30 Ce plan OU est construit électriquement d'une façon similaire au plan ET 20, avec les fonctions des lignes et des colonnes échangées Les signaux d'entrée pour le plan OU arrivent par les conducteurs de ligne W 1, W 2, W 3; des premier et second signaux de sortie et 2 provenant du plan OU sortent par des conducteurs de sortie de colonne respectifs 31 et 32; et la commande de rythme d'horloge pour le plan OU est fournie par une seconde séquence d'impulsions d'horloge 02 ' par l'intermédiaire d'une seconde ligne d'horloge 36 Cette seconde séquence 02 est avantageusement conçue de façon à ne pas chevaucher la première séquence 01 Des transistors M 1 l, M 12, M 22 et 131 font fonction de transistors d'attaque de point d'intersec- tion pour le plan OU 30; les transistors Pl et P 2 font fonction de transistors de précharge ou de connexion au potentiel positif; le transistor S fait fonction d'interrup- teur de masse ou d'interrupteur d'alimentation; et le tran- sistor Y fait fonction de transistor auxiliaire de connexion au potentiel positif pour un noeud de maspse rythmé, et ce transistor est destiné à commander un noeud de masse rythmé 37 5 du plan OU 30, conformément à une caractéristique de l'invention Ce noeud de masse 37 5 est directement connecté, par des fils d'interconnexion 37 et 38, aux sources de tous les transistors de point d'intersection dans le plan OU. Comme l'indiquent les parties en pointillés des conducteurs de mot W 1, W 2, W 3 et des conducteurs de sortie de colonne 31 et 32, le plan OU peut comporter plus de lignes que les trois lignes qui sont simplement représentées sur la figure, et plus que les deux colonnes, conformément à ce qui peut 8 tre nécessaire-pour réaliser le calcul logique désiré. Les conducteurs de sortie 31 et 32 pénètrent dans le registre de sortie 50, dans le but de lui appliquer res- pectivement les premier et second signaux de sortie 1 et 02. Ce registre de sortie est construit de façon caractéristique d'une manière similaire à celle du registre d'entrée 40 et il 2544 1 43 t comporte, pour le conducteur de sortie 31, un transistor de transmission 51, un inverseur 52, un inverseur de réaction 53 et un transistor de réaction 54 Un inverseur 55 est égale- ment incorporé dans le but de produire sur la ligne 57 une troisième séquence d'impulsions d'horloge complémentaire g, c'est-à-dire une séquence complémentaire à 03, qui ne chevau- che aucune des première et seconde séquences 01 et 02 Les éléments 51 à 59 du registre de sortie 50 sont tous similai- res aux éléments 41 à 49, respectivement, du registre d'entrée 40, à l'exception du fait que les transistors 51 et 54 sont rythmés par une troisième séquence d'impulsions d'horloge 03. La troisième séquence d'horloge 03 débloque le transistor de transmission 51 dans le registre de sortie 50 aux instants t 2 et t, c'est-à-dire juste après que la secon- de séquence d'horloge 02 a bloqué le transistor de trans- mission 41 dans le registre d'entrée 40 L'expression "juste après" signifie immédiatement après, à l'exception de l'inclusion d'un retard relativement faible (non représenté sur le diagramme séquentiel) qui correspond à la marge de sécurité désirée (si elle est exigée), pour éviter une transmission prématurée de signaux de données (condition d'indétermination due au-retard de propagation), comme il est connu et compris dans la technique Après inversion par l'inverseur 52 pour donner un signal de sortie complémentai- re 1 ' le signal de sortie 1 sur le conducteur de sortie 31 sort donc du registre de sortie 50 sous la forme du signal de sortie Z 1 (=O 1) sur un conducteur de réaction 61, de façon que le signal de sortie Z 1 devienne le second signal d'entrée I 2 pour le registre d'entrée 40, sur son conducteur d'entrée 12, pendant le cycle immédiatement suivant, c'est- à-dire lorsque le transistor de transmission 48 dans le registre d'entrée 40 redevient conducteur D'autre part, le second signal de sortie 2 sur la ligne de sortie 32 traverse le registre de sortie 50 et devient un autre signal de sortie 254414 Z l 1 Z 2 (=O 2) disponible pour d'autres parties (non représentées) du système informatique. Pendant le fonctionnement, des données peuvent entrer dans le registre d'entrée 40 sous la forme de signaux numériques binaires, en passant par les transistors de transmission 41 et 48, pendant chaque première phase (par exemple t O tl, t 3 t 4) de chaque cycle d'horloge Ces données sont mémorisées (enregistrées) dans ce registre d'entrée pendant la seconde phase (par exemple t 1 t 2, t 4 t 5) et la troisième phase (par exemple t 2 t 3, t 5 t 6) restantes du cycle, c'est-à-dire lorsque les transistors de réaction dans ce registre sont conducteurs En outre, pendant chaque première phase, les transistors de précharge U 1, U 2, U 3 dans le plan ET 20 sont conducteurs, de même que le transis- tor de connexion au potentiel positif pour le noeud de masse, X, du fait que U 1, U 2, U 3 et X sont tous rythmés par la pre- mière séquence 01 Simultanément, le transistor de commuta- tion de masse G est bloqué, du fait qu'il est également rythmé par 01 mais qu'il s'agit d'un transistor MOS N Par conséquent, pendant chaque première phase, les conducteurs de mot W 1, W 2, W 3 sont préchargés, pratiquement au niveau de tension VDD (niveau de tension "haut"), indépendamment des conditions de conduction/blocage des transistors de point d'intersection du fait que, par exemple, U 1, T 1 l et G sont connectés mutuellement en série et que G est bloqué Simul- tanément, le noeud de masse 29 5 est ensuite préchargé de façon similaire pratiquement à VDD, du fait que le transis- tor de connexion au potentiel positif pour le noeud de masse, X, est alors conducteur. Au début (par exemple t 1, t 4) de chaque seconde phase (par exemple t 1 t 2, t 4 t 5), les transistors de précharge U 1, U 2, U 3 se bloquent, de même que-le transistor de conne- xion au potentiel positif pour le noeud de masse, X, tandis que l'interrupteur de masse G devient conducteur Par consé- quent, chacun des conducteurs de mot W 1, W 2, W 3 est ou n'est - pas descendu pratiquement jusqu'au potentiel de la masse VSS (niveau de tension "bas") pendant les seconde et troisième phases (par exemple pendant t 1 t 3, t 4 t 6), selon que l'un quelconque des transistors de point d'intersection du plan ET connectés à ce conducteur de mot est ou n'est pas conduc- teur, ceci étant déterminé à son tour par les valeurs logi- ques des données (" 1 " ou " O ") qui sont mémorisées au moment considéré dans le registre d'entrée 40 Par exemple, si la valeur du premier signal d'entrée (I-) sur le conducteur -10 d'entrée 11 est un 0, la valeur de f sur le conducteur de colonne 26 est un 1, ce qui fait que le transistor de point d'intersection T 32 est conducteur et, par conséquent, le niveau de tension du troisième conducteur de mot W 3 passe pratiquement au niveau de la masse ou VSS (indépendamment de l'état conducteur ou bloqué de l'autre transistor de point d'intersection T 3 qui est également connecté à ce troisième conducteur de mot W 3) De plus, pendant chaque seconde phase (par exemple t 1 t 2, t 4 t 5) du cycle d'horloge, les conducteurs de sortie de colonne 31 et 32 du plan ET 30 sont préchargés pratiquement à VDD, du fait que les transistors de préeharge du plan OU, Pl et P 2; sont alors conducteurs tandis que l'interrupteur de masse S est bloqué, à cause de la seconde séquence d'horloge 02 qui est appliquée à P 1, P 2 et S par le conducteur d'horloge 36 Simultanément, le transistor de connexion au potentiel positif pour le noeud de masse du plan OU, c'est-à-dire le transistor Y, est conducteur, ce qui fait que la tension au noeud de masse 31 5 est élevée jusqu'à un niveau de tension pratiquement égal à VDD' Au début de chaque troisième phase (par exemple à t 2,t 5), les transistors de précharge du plan OU se bloquent, de même que le transistor de connexion au potentiel positif pour le noeud de masse, Y, mais l'interrupteur de masse S devient conducteur Par conséquent, pendant la troisième phase (par exemple t 2 t 3, t 5 t 6), chacun des conducteurs de sortie de colonne 31 et 32 demeure pratiquement à VDD à 2544 1 43 moins que ou jusqu'à ce que l'un au moins des transistors de point d'intersection connectés au conducteur de colonne respectif soit conducteur, c'est-à-dire à moins que le con- ducteur de mot correspondant soit à l'état haut Par exem- ple, si le premier conducteur de mot W 1 est à l'état haut, les niveaux de tension des deux conducteurs de colonne 31 et 32 seront abaissés jusqu'à la masse par les transistors de point d'intersection respectifs Mil et M 12 ' indépendam- ment du niveau de tension d'autres conducteurs de mot Au contraire, si le second conducteur de mot W 2 est à l'état haut pendant que les premier et troisième conducteurs de mot W 1 et W 3 sont tous deux à l'état bas, le transistor d'attaque de point d'intersection M 22 est alors conducteur tandis que les autres transistors d'attaque M 1 l, M 12, M 31 du plan OU sont bloqués, et seul le second conducteur de sortie de colonne 32 est à l'état bas, tandis que le premier conducteur de sortie de colonne 31 demeure pratiquement au niveau haut de précharge VDD, c'est-à-dire que le premier signal de sortie 1 est un 1 et le second signal de sortie 2 est un 0. Pendant les troisièmes phases (par exemple t 2 t 3, t 5 t 6), les transistors de transmission 51 et 58 dans le registre de sortie 50 sont tous deux conducteurs, et les transistors de réaction 54 et 59 sont tous deux bloqués. Ainsi, le registre de sortie 50 peut alors recevoir des signaux de données 1 et 02 provenant du plan OU 30 et cir- culant sur les conducteurs de sortie 31 et 32, et il peut alors également fournir les signaux de données correspon- dants Z et Z sur ses conducteurs de sortie respectifs 61 i 2 et 62 Le signal de sortie Z 1 est simplement (l'inverse logique de 01); le signal de sortie Z 2 est simplement 2. Le signal de sortie Z est ramené-pour devenir le signal d'entrée I 2 du registre d'entrée 40 Le signal de sortie Z 2 est fourni en tant que signal d'entrée à une ou plusieurs autres parties du système Le registre de sortie accomplit une fonction de mémorisation (du fait que les transistors de réaction 54 et 59 deviennent alors conducteurs) au début (par exemple à t 3) de la première phase (par exemple t 3 t 4) du cycle immédiatement suivant (par exemple t 3 t 6), ce qui fait que les sorties Z et Z 2demeurent stables pendant toute la durée des première et seconde phases (par exemple t 3 t 5) du cycle immédiatement suivant (du fait que les transistors de réaction 54 et 59 demeurent alors conducteurs). Plus particulièrement, on peut comprendre de la façon suivante la caractéristique souhaitable du fonctionne- ment du transistor de connexion au potentiel positif pour le noeud de masse, Y Au début to du cycle t O t 3, la tension au noeud 37 5 est pratiquement V SS à cause du fonctionnement antérieur pendant le cycle immédiatement précédent (lorsque ce noeud a été abaissé pratiquement à Vss par l'état conduc- teur de l'interrupteur de masse S, pendant les seconde et troisième phases du cycle immédiatement précédent) Au début t 1 de la phase de précharge t 1 t 2 du plan OU 30, tous les conducteurs de mot W 1, W 2, W 3 sont à l'état haut dans la région du plan OU, à cause de la précharge antérieure du plan ET pendant la phase de précharge immédiatement précé- dente, t O t 1, du plan ET; et tous ces conducteurs de mot W 1, W 2, W 3 demeurent à l'état haut à moins que et jusqu'à ce que des signaux à l'état bas provenant du plan ET arrivent (et demeurent valides) pendant une partie ultérieure de cette phase de précharge t 1 t 2 Ainsi, en particulier, pendant tou- te la durée d'une partie initiale de la phase de précharge t 1 t 2 du plan OU, les transistors d'attaque de point d'inter- section Mil et M 31 connectés au conducteur de sortie 31 sont tous deux conducteurs Simultanément, le transistor de pré- charge de connexion au potentiel positif Pl est conducteur et tente de précharger le conducteur de sortie 31 au niveau de tension désiré, pratiquement égal à VDD Ce niveau prati- quement égal à VDD est désiré dans des cas o, par exemple, pendant la phase d'évaluation t 2 t 3 immédiatement suivante, les signaux sur les deux conducteurs de mot W 1 et W 3 vont passer à l'état bas, et les transistors d'attaque M et M vont donc se bloquer (tandis que le transistor interrupteur de masse S va devenir conducteur), ce qui fait que le con- ducteur de sortie 31 passera comme on le désire au niveau de précharge haut pratiquement égal à-VDD Cependant, du fait de la résistance du transistor de connexion au potentiel positif P 1, des capacités des transistors d'attaque Mil et M 31 et de l'interrupteur de masse S, ainsi que des résistan- ces et des capacités (vis-à-vis de la masse) des intercon- nexions de ces transistors d'attaque M let M 31 avec l'interrupteur de masse S, et du fait que la tension au noeud de masse 37 5 à l'instant tl est pratiquement égale à Vs (masse), le conducteur de sortie 31 ne sera pas préchar- gé pratiquement à VDD pendant la phase de précharge t 1 t 2, ce qui est défavorable, et du courant de précharge provenant du transistor de connexion au potentiel positif Pl sera au con- traire dérivé vers le noeud de masse 37 5, ce qui fait que le conducteur de sortie 31 se préchargera relativement lente- ment, depuis une valeur pratiquement égale à VSS jusqu'à une valeur intermédiaire comprise entre Vss et VDD, à moins qu'on ne donne à la phase de précharge t 1 t 2 du plan OU une durée excessivement longue Du fait qu'on donne habituelle- ment la même longueur à toutes les phases dans les systèmes informatiques, l'allongement de t 1 t 2 entraînerait également -un allongement défavorable de t t et de t t 3; c'est-à-dire O 11 23 que la durée de cycle t O t 3 serait défavorablement allongée encore davantage Au contraire, l'adjonction du transistor de connexion au potentiel positif pour le noeud de masse, Y, précharge rapidement le noeud de masse 37 5 à une valeur pratiquement égale au niveau haut VDD pendant la partie ini- tiale de la phase de précharge t 1 t 2 du plan OU, et empêche ainsi que le courant de précharge provenant de la ligne de sortie 31 et traversant les transistors d'attaque ne soit dérivé vers le noeud de masse 37 5, ce qui permet une pré- charge plus rapide du conducteur de sortie 31 et permet donc de fonctionner avec une durée plus courte pour la phase de précharge t t 1 2 ' Bien qu'on ait décrit l'invention en détail en con- sidérant un mode de réalisation particulier, on peut effec- tuer diverses modifications sans sortir du cadre de l'inven- tion Par exemple, il faut noter qu'on peut supprimer le transistor de connexion au potentiel positif pour le noeud de masse, X, qui a été ajouté dans le plan ET 20, ou le tran- sistor de connexion au potentiel positif pour le noeud de masse, Y, qui a été ajouté dans le plan OU 30, dans le cas o la durée de précharge qui est imposée par la précharge des éléments parasites ne constitue pas un problème dans le plan considéré En outre, les bascules dans les registres 40 et 50 peuvent être du type CMOS (MOS complémentaire) avec horlo- ge, plutôt que du type MOS P (MOS à canal p) avec horloge. Il va de soi que de nombreuses autres modifica- tions peuvent être apportées au dispositif décrit et repré- senté, sans sortir du cadre de l'invention. REVENDICATIONS -1 Circuit comportant un plan de points d'intersec- tion ( 30) qui comprend un premier ensemble de conducteurs d'entrée de ligne (W 1-W 3), un second ensemble de conducteurs de sortie de colonne ( 31, 32), un réseau lignes-colonnes de transistors d'attaque (Mil, M 12, M 22, M 31), chacun d'eux se trouvant à un point d'intersection séparé d'un conducteur d'entrée de ligne et d'un conducteur de sortie de colonne, et chacun d'eux ayant une,électrode de grille connectée au conducteur d'entrée de ligne et une première borne connectée à un conducteur de sortie de colonne, et un transistor de connexion au potentiel positif (P 1, P 2) connecté à chaque conducteur de sortie, caractérisé en ce qu'un transistor auxiliaire de connexion au potentiel positif (Y) est connec- té à une seconde borne de chaque transistor d'attaque. 2 Circuit selon la revendication 1, caractérisé en outre en ce que le transistor de connexion au potentiel positif (P 1) et le transistor auxiliaire de connexion au potentiel positif (Y) ont chacun des électrodes de grille connectées à une source d'horloge ( 02)' et une borne du transistor auxiliaire de connexion au potentiel positif est connectée au transistor d'attaque (Mil) et son autre borne est connectée à une première source de tension (VDD). 3 Circuit selon la revendication 2, caractérisé en outre en ce que la borne commune ( 37 5) du transistor auxiliaire de-connexion au potentiel positif (Y) et du transistor d'attaque (Mil) est chargée périodiquement à un niveau de tension (Vss) différent de celui que fournit la première source de tension (VDD). 4 Circuit selon la revendication'3, caractérisé en outre en ce que le transistor de connexion au potentiel positif et le transistor auxiliaire de connexion au poten- tiel positif sont des transistors MOS P et le transistor d'attaque est un transistor MOS N. Réseau logique comprenant un RLP qui comporte un plan ( 30) ayant: un premier conducteur de sortie ( 31) auquel est connectée une borne à courant élevé de chaque transistor parmi un premier ensemble de transistors d'atta- que (M 1 l, M 31), un noeud de masse rythmé ( 37 5) auquel est connectée une autre borne à courant élevé de chaque transis- tor du premier ensemble de transistors d'attaque (M 1 l, M 31), des moyens de précharge rythmés (P 1) connectés au premier conducteur de sortie ( 31) pour charger périodiquement le conducteur pratiquement à un premier niveau dé tension pré- déterminé (VDD), caractérisé en ce qu'il comporte des moyens de charge du noeud de masse rythmé (Y) qui sont connectés au noeud de masse ( 37 5) pour charger périodiquement le noeud pratiquement au premier niveau de tension prédéterminé (VDD). 6 Réseau selon la revendication 5, caractérisé en ce qu'il comprend en outre des moyens de commutation de puissance (S) qui sont connectés au noeud de masse rythmé ( 37 5) pour décharger périodiquement le noeud de masse rythmé ( 37 5) pratiquement à un second niveau de tension pré- déterminé (Vss) différent du premier, dans le cas o tous les transistors d'attaque (M 1 l, M 31) du premier ensemble sont bloqués. 7 Réseau selon la revendication 6, caractérisé en outre en ce que les moyens de précharge rythmés (P 1) et les moyens de commutation de puissance (S) sont constitués cha- cun par un transistor de type opposé à celui de l'autre (MOS P et MOS N). 8 Réseau selon la revendication 7, caractérisé en outre en ce que la borne de commande des moyens de précharge rythmés (P 1), la borne de commande des moyens de commutation de puissance (S), et l'électrode de grille des moyens de charge du noeud de masse rythmé (Y) sont connectées à une borne destinée à appliquer une séquence d'impulsions d'horlo- ge ( 0) à ces bornes de commande. 9 Réseau selon la revendication 5, caractérisé en ce que tous les transistors d'attaque (M 1 l, M 31) sont du même type (MOS N) que le transistor des moyens de commuta- tion de puissance (S). Réseau selon la revendication 7, caractérisé en outre en ce que tous les transistors d'attaque (Ml, M 31) sont du même type (MOS N) que le transistor des moyens de commutation de puissance (S). -