FR 2537373 A1 19840608 FR 8220407 A 19821206 23 ? 3737 Dispositif de traitement de signalisation voie par voie pour autocommu- tateur temporel L'invention concerne un dispositif de traitement de la signali- satîon voie par voie dans un autocommutateur temporel Elle est appli- cable en particulier dans un central téléphonique comportant des lignes numériques exploitées en mode appel par appel et des lignes numériques exploitées en mode réservé. Dans un tel central, il est habituel de relier une ligne ou un circuit d'entrée à une ligne ou un circuit de sortie au moyen-du réseau de connexion, la signalisation étant reçue et émise sous le contr 6 le des organes de commande du central Dans le cas de lignes réservées on ne peut pas, comme dans les anciens systèmes analogiques, relier directe- ment la ligne entrante à la ligne sortante d'une manière permanente pendant la durée de location de la ligne On établit donc des connexions semi-permanentes dans le réseau de connexion pour les lignes réservées, et la signalisation reçue de la même manière que pour les lignes exploi- tées en appel par appels est réémise en sortie de réseau de connexion de façon à ce que le central soit transparent pour les lignes réservées, et que le loueur ait une liberté totale d'utilisation de la voie de signali- sation qui lui est attribuée. Cette procédure présente des inconvénients du fait que la gestion de la signalisation des lignes louées mobilise une partie de la puissance de commande, et d'autre part du fait que la transparence complète est contraignante En conséquence, le but de l'invention est de réaliser un dispositif réalisant un traitement de la signalisation des voies en appel par appel, et un simple aiguillage de la signalisation pour les lignes réservées. La présente invention propose donc un dispositif de traitement de signalisation voie par voie pour autocommutateur comportant des unités de commande à microprocesseur, des unités de terminaux à microproces- seur, un réseau de connexion et dans lequel les unités de commande et de terminaux sont reliées au réseau de connexion par des liaisons multiplex bidirectionnelles assurant la mise en communication des unités de termi- naux d'une part entre elles, d'autre part avec les unités de commande qui les pilotent. 2 - Selon une caractéristique de l'invention le dispositif de traite- ment de signalisation comporte des moyens pour la desserte des voies téléphoniques tant en mode appel par appel qu'en mode réservé, les unités de terminaux de circuits numériques qui desservent chacun une jonction temporelle MIC comportant en ce but dans chaque circuit numérique: un terminal numérique pour assurer le transcodage et la resynchroni- sation de trame pour le circuit numérique, un circuit de réception de signalisation pour la signalisation voie par voie reçue de la jonction temporelle MIC reliée au circuit numérique considéré ci-dessus, un circuit de synchronisation et de signalisation pour d'une part le contr 8 le parallèle des synchronisations de multitrame émanant de la jonction temporelle MIC reliée au circuit numérique et de moyens de brassage qui reçoivent les signalisations relatives aux voies exploitées en mode réservé, d'autre part l'émission de ces signalisations, relatives aux voies exploitées en mode réservé, qui sont destinées à la jonction temporelle MIC desservie par le circuit numérique. Selon une autre caractéristique de l'invention, le dispositif de traitement de signalisation comporte dans le but défini ci-dessus une unité terminale de brassage recevant les voies de signalisation, associées aux voies de communication réservées qui proviennent de jonc- tions temporelles MIC, et assurant le brassage de ces voies de signali- sation et leur réémission vers les jonctions temporelles MIC destina- taires, via le réseau de connexion des unités de terminaux numériques telles que définies ci-dessus. La présente invention, ses avantages et ses caractéristiques sont précisés dans la description suivante en relation avec les figures ci-dessous référencées: La figure 1 présente un schéma d'un autocommutateur comportant l'invention. La figure 2 présente une unité de terminaux adaptée pour la mise en oeuvre de l'invention. La figure 3 présente une unité de brassage selon l'invention. Les figures 4 A, 4 B présentent un terminal numérique selon l'inven- tion. 25373 3 3 - Les figures 5 A, 5 B présentent un circuit de synchronisation et de signalisation selon l'invention. La figure présente un circuit de réception de signalisation selon l'invention. Les figures 7 A, 7 B présentent un brasseur selon l'invention. L'autocommutateur temporel présenté à la figure 1 comporte un réseau de connexion temporel RCX, des unités de commande à microproces- seur UC, UCP et des unités de terminaux UT. Le réseau de commutation temporel RCX est préférablement du type de celui décrit dans la demande de brevet français n 2 503 514 de la- demanderesse, il comporte des plans de commutation indépendants réfé- rencés RXA à RXD qui comportent chacun plusieurs commutateurs temporels pilotés chacun par un marqueur MQ, tel MQD 1, les marqueurs MQ d'un plan étant globalement référencés MQA,MQB, MQC ou MQD sur la figure 1. Le système de commande de l'autocommutateur est préférablement du type décrit dans la demande de brevet français né 2 503 512 de la deman- deresse, il est formé d'unités de commande UC banalisées, ici regroupées en groupes GUC de q unités dont un seul GUC 1 a été figuré ici, ainsi que d'unités de commande de périphériques UCP, ici au nombre de f. Chaque unité de commande UC comporte essentiellement un micropro- cesseur relié par des liaisons bus à des mémoires et à des interfaces spécialisées de liaison Les unités de commande de périphériques UCP ont pratiquement même structure que les unités de commande UC banalisées, elles s'en différencient notamment par le fait qu'elles comportent des coupleurs spécialisés, ici non représentés, pour des périphériques spé- cifiques, tels des coupleurs pour un disque PF 1 et un terminal de dia- logue PF 2 dans le cas de l'unité de commande de périphérique UC Pl et des coupleurs pour un dérouleur de bande magnétique PF 3 et pour un terminal d'opérateur PF 4 pour l'unité de commande de périphérique UC Pf. Un réseau RIT de liaisons point à point dupliquées RIT 1, RIT 2, gérées par des distributeurs dupliqués DR 1, DR 2 relie les unités de commande UC, les unités de commande de périphériques UCP et les marqueurs MQ pour leurs échanges d'information. Une base de temps générale BTG fournit les signaux d'horloge et de synchronisation nécessaires au fonctionnement de l'autocommutateur, elle 4 - est par exemple du type décrit dans le brevet N O 2 390 856 de la deman- deresse et comporte alors trois oscillateurs non représentés qui four- nissent les signaux d'horloge et de synchronisation sous forme de trois couples de deux signaux l'un d'horloge l'autre de synchronisation. La base de temps générale BTG alimente les unités de commande UC et les unités de terminaux UT en signaux d'horloge et de synchronisation par l'intermédiaire de modules de distribution MD et de circuits d'horloge et de synchronisation CBT. Les modules de distribution MD sont indépendants les uns des autres, ils se répartissent la distribution des signaux d'horloge et de synchronisation aux unités de commande UC et aux unités de terminaux UT et comportent en ce but une logique non figurée ici qui leur permet à chacun de sélectionner un couple de deux signaux l'un d'horloge, l'autre de synchronisation parmi les couples de signaux fournis par la base de temps générale BTG Dans une forme préférée de réalisation, chaque module de distribution MD, tel MDA 1, est associé à un commutateur tempo- rel et supervisé par le marqueur MQ commandant ce commutateur temporel, les modules de distribution associés à un plan étant ici référencés MDA, MDB, MDC ou MDD. Chaque circuit d'horloge et de synchronisation CBT -reçoit les signaux d'horloge et de synchronisation fournis par deux modules de distribution MD, via des liaisons de base de temps référencées globale- ment LBT, afin de mettre ces signaux à disposition des unités de commande UC d'un groupe GUC ou des unités de terminaux UT d'un groupe GUT déter- miné, étant entendu que les unités de terminaux UT sont également rassem- blées par groupes GUT comportant au moins une et généralement plusieurs unités de terminaux Chaque circuit d'horloge et de synchronisation est de plus intercalé à des fins de synchronisation sur des liaisons multi- plex globalement référencées MU qui relient les unités de terminaux d'un groupe GUT ou les unités de commande d'un groupe GUC au réseau de connexion RCX, pour des échanges de messages entre unités, chaque groupe GUC ou GUT étant relié à chaque plan RX du réseau de connexion par une liaison multiplex MU différente Chaque liaison multiples MU est bidi- rectionnelle et comporte par exemple trente-deux voies de huit bits permettant un débit de deux mégabits/seconde dans chaque sens de trans- -5 - mission. Préférablement les liaisons multiplex MU et les liaisons de base de temps LBT desservant un groupe GUC ou GUT sont combinées en deux faisceaux de constitution identique globalement référencés Fl et F 2 en amont du circuit d'horloge et de synchronisation CBT desservant ce groupe et LC 1, LC 2 en aval de ce circuit du c 8 té des unités, chaque unité du groupe étant relié à chacun des deux faisceaux LC 1, LC 2, qui compor- tent donc chacun deux liaisons multiplex MU et une liaison de base de temps LBT, puisqu'ils sont la continuation l'un d'un faisceau Fl, l'au- tre d'un faisceau F 2. Les unités de terminaux UT sont classiquement destinées à desser- vir des terminaux différents, on a notamment fait figurer g deux unités UT Al et UT Ae de terminaux d'abonnés AB d'un groupe GUTA de e unités de h terminaux d'abonnés; - deux unités UTII, UT Ib de terminaux de circuits numériques appartenant à un groupe GUT Il et un groupe GUT Il comprenant éventuellement chacun b unités, b étant par exemple choisi égal à quatre pour l'application présentée, chaque unité desservant une jonction temporelle MIC bidirectionnelle à trente deux voies référencée MI, telle MII. une unité de brassage UTB qui sera défini plus loin et qui appartient à un groupe GUTB d'unités de brassage une unité de terminaux auxiliaires UTX d'un groupe GUTX d'unités de terminaux auxiliaires qui desservent une pluralité de terminaux AUX assurant des fonctions auxiliaires spécifiques telles que des fonctions de signalisation multifréquence, de génération de tonalités et de film parlants, de conférence etc Les échanges entre les unités de terminaux UT et les unités de commande UC sont effectués au moyen de messages en procédure sémaphore, par exemple de type HDLC, qui empruntent les liaisons multiplex MU par l'intermédiaire de voies temporelles qui sont commutées par le réseau de connexion RCX. La figure 2 permet de préciser la constitution d'une unité de terminaux de circuit numérique UTI ou UTJ et ses liaisons avec le circuit d'horloge et de synchronisation CBT qui la dessert. Chaque circuit d'horloge et de synchronisation est composé de deux demicircuits dupliqués CBT 1, CBT 2 reliés l'un à un faisceau Fl, l'autre 25373, 3 -6- à un faisceau F 2 et desservant l'un un faisceau LC 1, l'autre un fais- ceau LC 2. Les deux liaisons multiplex MU d'un faisceau F se décomposent chacune en une liaison dite réseau entrante LRE et en une liaison dite réseau sortante LRS, qui sont associées à une liaison de base de temps LBT comportant un fil de distribution d'horloge et un fil de synchroni- sation de trame, non figurés, pour former ce faisceau F, telles LRE 1, LR 51, LRE 2, LR 52, LBT 1 pour le faisceau F 11 Chaque demi-circuit CBT 19 CBT 2 d'un circuit d'horloge et de syn- chronisation produit les signaux d'horloge et de synchronisation néces- saires à un groupe d'unités, au moyen d'une base de temps classique, non représentée, qui reçoit des signaux d'horloge provenant d'un module de distribution MD via une liaison de base de temps LBT, ces signaux sont transmis à toutes les unités d'un groupe par une liaison de signaux d'horloge et de synchronisation HS, tel H 51 du faisceau LC 1 pour l'unité de terminaux UT présentée figure 20 Chaque demi-circuit CBT 1, CBT 2 comporte également des circuits de synchronisation classiques non figurés pour la mise en phase des liai- sons réseaux LRE, LRS auxquelles il est connecté avec des liaisons mul- tiplex internes entrantes LTE et sortantes LTS qui desservent en paral- lèle toutes les unités de terminaux d'un groupe GUT. Une unité de terminaux UTI comporte usuellement un microproces- seur m Pl, une mémoire vive M Vl et une mémoire morte MM 1, une matrice de connexion temporelle CX 1 et son circuit de commande CQ 1, un émetteur- -récepteur ER 1 permettant au microprocesseur m Pl d'émettre et de rece- voir des messages en procédure HDLC via des liaisons multiplex LTE 9, LT 59 reliées au réseau de connexion CX 1, un compteur de surveillance CR 51 programmable, un circuit PIC 1 de prise en compte des interruptions des- tinées au microprocesseur m Pl, un circuit numérique CN. Le circuit numérique CN comporte un terminal numérique TN pour une jonction temporelle MIC bidirectionnelle MI composée d'une liaison émise MICE et d'une liaison reçue MICR, un circuit de synchronisation et de signalisation SES pour la signalisation à émettre et un circuit de récep- tion de signalisation SIG pour la signalisation voie par voie portée par les voies temporelles IT 16 de la liaison temporelle MICR. -7- Le microprocesseur m Pl d'une unité de terminal de circuit numé- rique UTI est relié par un bus d'adresse BA 1, un bus de données BD 1 et un bus de commande BK 1, aux mémoires MM 1, M Vi, au circuit de commande CQ 1, au compteur de-surveillance CR 51, au circuit de prise en compte PIC 1, à l'émetteur-récepteur ER 1, ainsi qu'au terminal TN et aux circuits de signalisation SES, SIG du circuit numérique CN. Le terminal TN et les circuits de signalisation SES, SIG d'une unité de terminal numérique UTI sont également reliés à la matrice de connexion temporelle CX 1 de l'unité par des liaisons multiplex internes entrantes et sortantes LTE, LTS, de même que l'émetteur-récepteur ER 1. Le terminal TN assure d'une part l'interface entre la liaison temporelle reçue MICR et une liaison multiplex sortante LT 58 et d'autre part l'interface entre une liaison multiplex entrante LTE 8 et la liaison temporelle émise MICE, il comporte en ce but des circuits spécifiques à l'un ou l'autre des sens de' transmission et un circuit commun de choix de signaux d'horloge et-de synchronisation CHS. Le circuit de choix CHS d'une unité de terminal de circuit numé- rique UTI assure la sélection, sous le contr 8 le du microprocesseur m P 1 de l'unité, des signaux transmis par l'une des deux liaisons de signaux d'horloge et de synchronisation H 51 et H 52 auxquelles l'unité est reliée. La transmission entre liaison temporelle reçue MICR et liaison multiplex sortante LTS met en oeuvre: un transcodeur TR assurant la conversion en code binaire des-signaux reçus en code HDB 3 via la liaison temporelle reçue MICR, en vue de leur transmission sur la liaison multiplex sortante LT 58, un circuit de synchronisation de trame ST pour synchroniser les signaux binaires reçus du transcodeur TR en vue de leur transmission sur la liaison réseau sortante LT 58, un circuit d'alarme SA relié en sortie du transcodeur TR et du circuit de synchronisation ST pour assurer la détection des alarmes et leur signalisation. De plus un circuit de génération de code repos ECR est relié à une liaison multiplex sortante LT 57 en vue de l'émission d'un code repos sur les voies inutilisées sur ordre du microprocesseur m Pl de l'unité de -8 - terminaux UTI qui le comporte, au rythme fixé par les signaux d'horloge et de synchronisation transmis par le circuit de choix CHS. La transmission entre liaison multiplex entrante LTE et liaison temporelle reçue MICR met en oeuvre un circuit d'injection de signal de synchronisation de trame SS inséré avec la liaison multiplex entrante LTE 8 en entrée d'un transcodeur CD qui fournit à la liaison temporelle émise MICE des signaux en code HDB 3 à partir des signaux binaires reçus. Le circuit de synchronisation et signalisation SES comporte essen- tiellement un dispositif d'analyse de synchronisation de multitrame-SM relié par son entrée à une liaison multiplex entrante LTE 5, un circuit de synchronisation RB relié au circuit de synchronisation de multitrame SM et à la liaison multiplex entrante et assurant la resynchronisation des signaux provenant de l'unité de brassage UTB par rapport au signal mul- titrame local et un circuit d'émission de signalisation ES connecté au circuit de synchronisation RB et relié par sa sortie à une liaison multiplex sortante LT 55. Le circuit de réception de signalisation SIG qui est également relié à deux liaisons multiplex l'une entrante LTE 6, l'autre sortan- te LT 56, assure la réception de la signalisation parvenant en voie seize sur la liaison temporelle reçue MICR, via la liaison LT 58 et le réseau de connexion temporel CXV - Les circuits de signalisation SIG et SES d'une unité de terminaux numérique UTI sont également reliés en sortie du circuit de choix CHS dont ils reçoivent les signaux et aux bus BA 1, BD 1, BK 1 du micropro- cesseur m Pl de même que le terminal numérique TN. La figure 3 permet de préciser la constitution d'une unité de brassage UTB et ses liaisons LTE, LTS, HS avec le circuit d'horloge et de synchronisation CBT qui dessert le groupe auquel cette unité UTB appar- tient Dans la mesure o les liaisons LTE, LTS, HS sont identiques à celles décrites en relation avec l'unité de terminaux numériques UTI, et ou le circuit d'horloge et de synchronisation CBT l'est également, ces liaisons et ce circuit figureront avec les mêmes références et ne seront pas redéfinis, sauf exception. Ainsi qu'il a été indiqué plus haut le groupe GUTB d'unités de -9- brassage UTB a même structure générale qu'un groupe d'unités de termi- naux de circuits numériques UTI. Une unité de brassage UTB comporte essentiellement un micropro- cesseur m P 2, une mémoire vive MV 2, une mémoire morte MM 2, une matrice de connexion temporelle CX 2 et son circuit de commande CQ 2, un émetteur- -récepteur ER 2 permettant au microprocesseur m P 2 d'émettre et de rece- voir en procédure HDLC via des liaisons LE 2, L 52 connectées au réseau de connexion CX 2, un compteur de surveillance CR 52 programmable, un circuit PIC 2 de prise en compte d'interruption pour le microprocesseur m P 2, un brasseur BR et son circuit de contr 8 le CRB, un bus d'adresse BA 2, un bus de données BD 2 et un bus de commande BK 2. Un brasseur BR est destiné à desservir un nombre j de circuits numlériques CNM correspondant par exemple à trente deux circuits soit 960 voies téléphoniques. Sur ordre des unités de commande UC (figure 1) le réseau de connexion RCX aiguille les voies temporelles de rang seize portant la signalisation des voies réservées des j circuits numériques CN desservis par un brasseur BR vers j voies des liaisons multiplex MU, desservant le groupe GUTB d'unités de brassage UTB qui contient le brasseur BR consi- déré. Sur ordre du microprocesseur m P 2, la matrice de connexion tempo- relle CX 2 aiguille ces j = 32 voies vers une liaison multiplex entrante LIE (figure 3) desservant le brasseur BR Ce dernier effectue un brassage des signalisations reçues pour chaque voie sous forme d'un quartet (quatre bits) et reconstitue les j 32 voies de signalisation sur une liaison interne sortante LIS qui le relie à la matrice de connexion CX 2 A capacité maximale un brasseur BR est apte à brasser 960 quartets de signalisation. Le brasseur BR gère également la synchronisation multitrame, car si les voies de signalisation provenant des différents circuits numéri- ques CN ont été synchronisées au niveau de la trame, la position du signal de verrouillage de trame est quelconque en entrée de brasseur BR. Pour prendre en compte les ordres de brassages, qui comportent un numéro de voie et un numéro de trame, le brasseur BR doit donc ô se fixer un signal de référence pour émettre des voies synchronisées et des signaux de verrouillage multitrame sur la liaison multiplex - sortante, détecter dans chaque voie entrante le signal de verrouillage multi- trame et mémoriser le décalage de ce signal par rapport au signal de référence, ce décalage étant mesuré en nombre de trames; en fonction- nement normal le décalage, pour une voie donnée, est fixe dans le temps, traiter les anomalies notamment en cas de saut ou de dédoublement de trame et en cas de pertes des signaux de verrouillage multitrame. Pour l'ensemble des caractéristiques relatives aux trames et multitrames on se référera notamment à l'avis G 732 du CCITT. Pour les voies non utilisées, la brasseur doit également émettre un code repos. Le brassage est effectué à l'aide d'une mémoire tampon de bras- sage MT reliée à la liaison multiplex entrante LIE par un circuit de conversion série-parallèle CSP La mémoire de brassage MT comporte des mots d'un octet En sortie la mémoire est lue par quartet et les octets à émettre sont composés par un circuit d'injection INJ relié à la liaison multiplex sortante LIS par un convertisseur parallèle-série CPS. Un séquenceur SQ, dont la période est une multitrame, reçoit les signaux des liaisons HS et distribue les signaux d'adressage de voie synchrones avec le signal de référence cité plus haut, ainsi que des signaux sl à sn de séquencement du fonctionnement interne du bras- seur BR. Les ordres de brassage sont inscrits par le microprocesseur m P 2 dans une mémoire de commande MC adressée en écriture par le bus d'adresse BA 2 et en lecture par le séquenceur SQ, via un multiplexeur MX 11 dans les deux cas. Le traitement des signaux de verrouillage multitrame est effectué par un automate AUT relié à la liaison multiplex entrante LIE et à un circuit de décalage de multitrame CD Mo Pour le brassage, la mémoire de brassage MT est adressée à travers un multiplexeur MX 12 en écriture l'adressage séquentiel est fourni par le séquenceur SQ, en lecture l'adressage est fourni par un additionneur AD qui ajoute à l'adresse d'octet donnée par la mémoire de commande MC le décalage de trame donné par le circuit CDM. Le processus général de -brassage pour une ligne réservée passant en transit dans l'autocommutateur entre une voie temporelle y d'une liaison MIC raccordée à l'une des unités de terminaux de circuits numé- riques d'un groupe GUTI et une voie temporelle z d'une liaison MIC *raccordée à une unité de terminaux de circuits numériques d'un groupe GUTJ est le suivant -la réservation est effectuée par une commande entrée émise par un péri- phérique PF de terminal d'opérateur tel PF 4 et enregistrée en mémoire d'une unité de commande UC à laquelle elle est transmise par l'unité de commande de périphérique UCP, l'unité de commande UC ordonne aux marqueurs du réseau de connexion RCX d'établir une connexion semi- permanente entré les voies de parole y et z, l'identité des voies y et z est envoyée aux unités de terminaux de circuits numériques dans les groupes GUTI et GUTJ concernés, ainsi qu'à une unité de brassage UTB, les voies de signalisation associées aux voies y et z sont reliées entre elles de manière totalement transparente, via l'unité terminale UTI concernée, le réseau de connexion RCX, l'unité de brassage UTB concernée, et à nouveau le réseau de connexion RCX et l'unité terminale UTJ concernée 1 Les figures 4 à 7 suivantes permettent de préciser les circuits impliqués par la mise en oeuvre de la présente invention, il est à noter que dans la suite de la description on appelle éventuellement porte, un ensemble de portes élémentaires identiques commandées identiquement. Le terminal numérique TN détaillé en figure 4 comporte un déco- deur DEC 1 relié au microprocesseur m Pl de l'unité de terminaux UTI qui comporte ce terminal, via le bus d'adresse B Al et le bus de commande BK 1. Le décodeur DEC 1 fournit des signaux de validation Vl à V 4, un signal d'écriture VE 1 et des signaux de lecture VL 1 à VL 4. Dans ce même terminal TN le circuit de choix CHS comporte un multiplexeur MX 1 relié par ses entrées aux liaisons de signaux d'horloge /il et de synchronisation H 51, H 52,délivre un signal d'horloge W et son complément W via un inverseur I O à la fréquence de 2048 kilohertz dans l'application présentée, ainsi qu'un signal de synchronisation de trame SY et un signal de synchronisation de multitrame SMT. Ce multiplexeur MX 1 est adressé par une bascule Bl commandée par une porte Pi, de type ET, qui reçoit un signal de validation Vi du déco- 12 - deur DEC 1 et une indication de choix de liaison HS par le microproces- seur m Pl de l'unité de terminaux via le bus de données BD 1. Le transcodeur TR fournit des signaux binaires transcodés LME et un signal d'horloge distante WD, à partir des signaux en code HDB 3 four- nis par la liaison temporelle reçue MICR. La synchronisation de trame est réalisée par un circuit de synchronisation ST 1 usuel, tel par exemple le circuit SM 300 de la société Siemens, ce circuit ST 1 fournit 4 es signaux binaires synchronisés sur sa sortie SO à partir des signaux reçus sur son entrée LME reliée au transcodeur TR. Le circuit de synchronisation ST 1 est agencé pour surveiller les écarts entre l'horloge distante WD et l'horloge locale W qui lui est fournie sous forme complémentée W à une de ses entrées SC, il effectue les sauts ou doublement de traite nécessaires. Une sortie SP du circuit de synchronisation ST 1, indique la détec- tion d'un signal de verrouillage trame parmi les signaux reçus du trans- codeur TR; en cas de non reconnaissance de ce signal de verrouillage de trame une impulsion est fournie par la sortie FP du circuit ST 1 et la sortie SO est maintenue à l'état 1, de manière à produire un signal caractéristique de perte de verrouillage au profit des circuits en aval. Dans le circuit d'alarme SA, deux bascules B 2 et B 3 et un inver- seur Il donnent un signal de perte de verrouillage de trame PVT qui provoque, via une bascule B 4, une demande d'interruption IN 1 au circuit de prise en compte d'interruption PIC 1 de l'unité de terminaux UTI, et qui permet de positionner un bit d'alarme dans un signal de verrouillage émis sur la liaison temporelle émise MICE, ainsi que montré ultérieu- rement. La nature de l'alarme est indiquée à une sortie DB du circuit de synchronisation ST 1 qui est lue par le microprocesseur m Pl de l'unité de terminaux UTI Pour cela un générateur G, validé par un signal de vali- dation V 2, émet une impulsion sur l'entrée PE du circuit de synchroni- sation ST 1 et à une entrée d'une porte P 4 de type ET qui est également reliée à la sortie DB et qui reçoit un signal RW La porte P 4 alimente un registre RE 1 dont la sortie est reliée au bus BD 1 via une porte P 5. La porte P 5 relie le registre RE 1 au bus BD 1 à réception d'un signal de validation de lecture VL 1. 13 - Une porte P 3 de type ET reliée au bus BD 1 par une entrée et rece- vant un signal eomplémenté RW via un inverseur I 4, permet également d'accéder au registre RE 1 via l'entrée de la porte P 4 reliée à la sor- tie SB. Les changements d'état de la sortie SP du circuit de synchroni- sation S Pl sont comptabilisés par un compteur CTE relié en sortie de bascule B 3 par une porte P 6 de type ET validée par l'impulsion émise à la sortie FP du circuit ST 10 Le compteur CTE est lu par le microproces- seur m Pl via le bus de données BD 1 et une porte P 7 de type ET validée par un signal de validation VL 20 La sortie SO du module ST 1 qui fournit les signaux émanant de la liaison temporelle reçue MICR apres transcodage et resynchronisation, est reliée à l'entrée d'un registre RE 2 dont la sortie donne accès à la * liaison multiplex sortante LT 58 par une bascule B 5 o Le mot de verrouil- lage émis sur eette liaison LT 58 peut être lu par le microprocesseur m Pl de l'unité de terminaux UTI, pour cela il est chargé dans un registre RE 3 relié via une porte P 8 de type ET en sortie du registre RE 2 en parallèle à la bascule B 5. L'instant du chargement contr Slé par l'intermédiaire de la porte P 8 est fixé par un dispositif de synehronisation relié à l'une des entrées de cette porte P 8, il est déterminé par le signal de synchroni- sation SY appliqué à une bascule B 7 dont la sortie alimente un registre à décalage RD 1 dont la sortie est reliée à l'entrée ci-dessus évoquée de la porte P 8. Une perte de synchronisation sur la liaison temporelle reçue MICR est signalée par l'apparition d'une succession de bits de valeur un en sortie de eette liaison La condition fixée pour déclencher une alarme est qu'il y ait moins de huit bits à l'état zéro dans une trame, ceci est contr 8 lé à l'aide d'un registre à décalage RD 2 relié aux liaisons LME et MD issues du transcodeur TR via une porte P 10 de type ET et une baseule B 8 Ce regis- tre RD 2 est lu par le microprocesseur m Pl de l'unité de terminaux UTI via une porte P 11 de type ET dont la sortie est reliée au bus de données BD 1, dont une entrée reçoit un signal de validation de lec- ture VL 3 et dont l'autre entrée reçoit le signal issu du registre à -14décalage RD 2, via un inverseur I 2 en série avec une bascule B 9 reliée par ses entrées en sortie du registre RD 2 et de la bascule B 7. Le signal de verrouillage de trame VTO est transmis sur la liaison temporelle émise MICE à l'entrée du transcodeur CD à l'aide d'une por- te P 12 de type ET recevant le signal VTO sur une entrée et les signaux émanant de la liaison multiplex entrante LTE 8 sur une seconde entrée En ce but le microprocesseur m Pl commande la génération de signaux binaire de valeur un pendant le temps d'injection du signal VTO, alors que pen- dant le temps correspondant au passage des autres voies, c'est le termi- nal lui-même qui maintient le signal VTO au niveau un Le signal VTO est fourni en sortie d'un registre RD 3 qui reçoit les signaux de verrouil- lage de trame paire VTP ou de trame impaire VTI émanant d'un multi- plexeur MX 2, via une porte P 14 de type ET qui comporte une autre entrée reliée en sortie du registre RD 1 via une porte P 13 de type ET et une bascule B 10, la porte P 13 étant contrôlée par le signal d'horloge W et la bascule B 10 par son complément W Les bits deux à huit du signal de verrouillage de trame paire VTP sont cablés (K), le bit de ce signal et les huit bits du signal de verrouillage de trame impaire VTI sont fournis par le microproces- seur m Pl de l'unité de terminaux UTI via le bus de données BD 1, une porte P 15 validée par un signal d'écriture VE 1 et un registre RE 4 relié au multiplexeur MX 2. Ce multiplexeur MX 2 est contr 8 lé par le signal de synchronisa- tion SY via un inverseur 13 et une bascule B 6, dont la sortie est égale- ment reliée à une entrée SCT du circuit de synchronisation ST 1 via une porte PO de type ET dont l'autre entrée reçoit le signal SY. Le bit trois du signal de verrouillage de trame impaire VTI, peut également être positionné à un par le terminal numérique TN via une porte P 16 de type OU reliéeà une entrée du multiplexeur MX 2, en cas de perte de verrouillage de trame La porte P 16 reçoit d'une part le signal de perte de verrouillage de trame fourni par l'inverseur Ile elle est reliée d'autre part en sortie du registre RE 4. Comme indiqué plus haut, sur ordre du microprocesseur m Pl un code repos est émis en permanence sur la liaison multiplex sortante LT 57 par un circuit ECR usuel piloté par les signaux SY et W de manière à occuper les voies temporelles inutilisées par le terminal numérique TAB. - Le circuit de synchronisation et de signalisation SES présenté en figure 5, comporte essentiellement comme on l'a décrit plus haut un dispositif de recherche de synchronisation multitrame SM, un circuit de synchronisation RB du signal de brasseur CB par rapport au signal de multitrame local et un circuit d'émission de signalisation ES. Ce circuit de synchronisation et de signalisation SES permet de traiter des supermultitrames de quatre trames, permettant d'augmenter le nombre de canaux de signalisation en voie de signalisation seize En effet, avec une trame normale un bit de voie seize d'une trame correspond à un canal à 512 Hz, alors qu'avec la supermultitrame évoquée ci-dessus un bit de voie seize d'une trame permet d'obtenir un canal de 512 Hz, deuxcanaux à 256 Hz ou quatre canaux à 128 Hz pour une multitrame La synchronisation multitrame est recherchée successivement pour les signaux de voie provenant d'une liaison temporelle reçue MICR et pour les signaux de voie provenant d'un brasseur CB Pour cela la matrice de connexion temporelle CX 1 aiguille la signalisation venant de la liaison temporelle reçue MICR sur la voie trente et un de la liaison multiplex entrante LTE 5 et la signalisation réservée sur la voie quinze de cette même liaison LTE 5. Le circuit de synchronisation et de signalisation SES utilise d'une part des signaux d'adressage Aj, de validation en écriture EC et en lecture LEC fournis par un décodeur DEC 2 reliés aux bus d'adresse BA 1 et de commande BK 1 associés au microprocesseur m P 1, d'autre part des si- gnaux d'horloge W de synchronisation de trame SY et de multitrame SMT fournis par le circuit de choix d'horloge et de synchronisation CHS que comporte le terminal numérique TN associé à ce circuit SES dans la même unité de terminaux UTI. Les phases de fonctionnement interne du circuit de synchronisation et de signalisation SES sont déterminées par un compteur binaire CR 1 piloté par le signal d'horloge W et synchronisé par le signal de synchro- nisation de multitrame SMT via un ensemble de portes P 17, P 18, P 19, P 43 du type ET et un inverseur I 3 dûment combinés. Le compteur binaire CR 1 comporte quatorze bits permettant d'iden- tifier à l'aide de trois bits CO à C 2 un numéro de bit, à l'aide de cinq bits C 3 à C 7 un numéro de voie temporelle et à l'aide de quatre bits C 8 16 - à Cll un numéro de trame dans une multitrame identifiée elle-même dans une supermultitrame par deux bits C 12, C 13. Les bits CO à Cil sont chargés à une valeur initiale Kl et les bits C 12 et C 13 sont rechargés via la porte P 19 pour ne pas perdre les numéros de multitrame. Les phases de fonctionnement du circuit de synchronisation et de signalisation sont obtenues soit directement sur les sorties du comp- teur CR 1, soit par l'intermédiaire d'un circuit logique à portes CLP 1, de plus si la phase doit être synchronisée avec un front de signal d'horloge W, un groupe de bascules GB 1 contrôlé par ce signal d'hor- loge W est également utilisé, ce groupe GB 1 fournit également un signal d'horloge d'émission HE. Les principaux signaux fournis par le circuit CL Pl sont: un signal de validation DEB pour la phase de réception d'un signal provenant d'un brasseur CB, via la liaison multiplex entrante LTE 5 un signal DEMR pour la phase de réception d'un signal provenant d'une liaision temporelle reçue MICR, via la liaison multiplex entrante LTE 5 un signal VLB de validation de signal de brasseur CB à écrire dans une mémoire d'émission M 2 _ un signal VLFO de validation d'accès d'octet de poids fort à mettre en mémoire d'émission M 2 un signal VLFA de validation d'accès d'octet de poids faible à mettre en mémoire d'émission M 2 Les principaux signaux fournis par le groupe de bascule GB 1 sont: le signal d'horloge d'émission HE un signal LDB de recherche de verrouillage de multitrame de bras- seur CB un signal LDMR de recherche de verrouillage de multitrame de liaison temporelle reçue MICR deux signaux de lecture LDFO, LDFA de mémoire d'envoi de signalisa- tion M 2 pour deux octets successifs l'un dit de poids fort et le second dit de poids faible un signal LM de contrôle d'entrée-sortie pour la mémoire d'envoi M 2. Le dispositif d'analyse de synchronisation multitrame SM se compose d'une mémoire de verrouillage Ml de type REPROM qui comporte ici 17 - 4 K mots de huit bits, l'état du verrouillage de multitrame VMT étant représenté par huit bits. Parmi ces huit bits, les quatre premiers référencés O à 3 permet- tent un comptage de trame, lors de la détection d'un verrouillage de multitrame VMT, ces quatre bits sont à zéro et indiquent la première trame en trame zéro de la multitrame, ultérieurement ce comptage indique le rang de la trame traitée. Le cinquième bit référencé 4 est destiné à signaler la non recon- naissance du mot de verrouillage dans une première trame de multitrame. Le sixième bit référencé 5 est destiné à signaler que l'octet reçu est composé de zéros, il est mis à jour à chaque trame quel que soit l'état du verrouillage et il est utilisé pour la détection des bits de valeur zéro de voie temporelle de signalisation IT 16 pendant une ou deux multitrames successives et lors de la reprise du signal de verrouillage de multitrame pour indiquer que la voie temporelle IT 16 précédente a été reçue avec au moins un bit de valeur un. Le septième bit référencé 6 indique la perte de verrouillage de multitrame PVMT après réception de deux verrouillages de multitrame erronés. Le huitième bit référencé 7 indique un traitement de dernière trame de multitrame. Les sept premiers bits de signal de verrouillage de multitrame sont mémorisés dans un registre d'état RE 5 pour le traitement de la signalisation émanant de la liaison temporelle reçue MICR et dans un registre d'état RE 6 pour la signalisation reçue du brasseur CB Les registres d'état RE 5 et RE 6 sont reliés en sortie de mémoire de verrouil- lage Ml via respectivement une porte P 20 pour le registre d'état RE 55 et une porte P 22 pour le registre d'état RE 6, la porte P 20 est validée par le complément LDVIR du signal de recherche de verrouillage de multitrame LDMR et la porte P 22 est validée par le complément LDB du signal de recherche de verrouillage de multitrame LDB. Les signaux de recherche de verrouillage de multitrame LDMR et LDB assurent sélectivement la validation de la mémoire de verrouillage Mi, via une porte P 24 de type OU aux entrées de laquelle ils sont appliqués et la validation sélective de portes P 21 et P 23 placées en sortie l'une 25373 ? 73 18 - du registre d'état RE 5, l'autre du registre d'état RE 6, et reliée aux entrées d'adressage de la mémoire de verrouillage Ml. Ainsi à chaque cycle de recherche du verrouillage multitrame, l'adressage de la mémoire de verrouillage Ml pour l'élaboration d'un nouveau mot d'état est constituée des bits suivants: les sept bits O à 6 caractérisant l'état précédent qui sont mémorisés dans le registre d'état RE 5 ou RE 6; les deux bits 7 et 8 caractérisant l'état des deux quartets de la voie temporelle seize reçue; pour cela les sorties d'un registre de signali- sation RD 4 sont reliées aux entrées d'un décodeur d'états zéro DEZ dont deux sorties indiquent respectivement l'état zéro des bits d'un des deux quartets; un bit 9 permettant le test de la mémoire de verrouillage Ml par le microprocesseur m Pl de l'unité de terminaux UTI des bits 10 et 11 signalant le cycle dans lequel s'effectue la recherche de verrouillage de multitrame VMT, c'est-à-dire soit dans les signaux émanant d'un brasseur CB, soit d'une liaison temporelle re- çue MICR. Le microprocesseur m Pl de l'unité de terminaux UTI commande la transmission de la signalisation vers le 'circuit de synchronisation et de signalisation SES aux instants voulus de manière à permettre une mise en mémoire dans le registre de signalisation RD 4 Ainsi les deux quartets transmis pendant l'intervalle de temps IT 16 de la dix septième voie de la liaison temporelle reçue MICR sont mémorisés pendant l'intervalle de temps IT 31 de la dernière voie de trame sous le contrôle du signal DEMR appliqué à l'entrée du registre RD 4 via une porte PO de type OU. Le traitement des deux quartets provenant de la liaison temporelle reçue MICR est assuré au cours de l'intervalle de temps IT 14 de la quinzième voie de manière à mémoriser sous le contr 8 le du signal LDMR en mémoire de verrouillage Ml les deux bits 7 et 8 fournis par le décodeur d'état zéro DEZ, ce signal LDMR étant appliqué à la porte P 24 de type OU. De même les deux quartets émis par un brasseur CB sont reçus par le registre RD 4 pendant l'intervalle de temps IT 15 de la seizième voie sous le contrôle du signal DEB appliqué à la porte PO et les deux bits 7 et 8 correspondants fournis par le décodeur d'état zéro DEZ sont mis en 2537 ? 3 ? 19 - mémoire de verrouillage M 1 sous le contr 8 le du signal LDB pendant l'in- tervalle de temps IT 30 correspondant à l'avant dernière voie de trame. Le verrouillage de multitrame VMT est considéré comme perdu lors- que deux signaux de verrouillage sont successivement reçus erronés Dans ce cas le verrouillage de multitrame VMT est recherché dans le seconde trame TR 1 et dans l'avant dernière trame TR 15 pour s'assurer qu'il n'y a pas eu doublement ou saut de trame en entrée du terminal numérique TN, avant que ne soit signalée la perte de verrouillage multitrame. Le verrouillage de multitrame est également considéré comme perdu lorsque tous les bits de la voie de signalisation sont à l'état zéro pendant une durée corerespondant à une ou deux trames. Le verrouillage de multitrame est considéré comme repris à détec- tion d'au moins un bit à l'état un dans l'intervalle de temps de voie IT 16 qui précéde le premier signal de verrouillage multitrame détecté. Un groupe de six bascules bistables d'information Bll à B 16 permet de mémoriser le passage de la dernière trame d'une multitrame et de donner l'alarme au microprocesseur m Pl par envoi d'une interruption IN 4, les bascules Bll, B 12, B 15 et B 16 sont sélectivement reliées en sortie de mémoire de verrouillage M 1 par leurs entrées et l'ensemble des six bas- cules est contr 8 11 de la manière évoquée ci-dessous. Les bascules Bll et B 12 fournissent respectivement des si- gnaux T 15 MR et T 15 B de dernière trame de multitrame pour respectivement la liaison temporelle reçue MICR et le brasseur CB, ces signaux corres- pondent au contenu des bits 7 en mémoire de verrouillage M 1 et les bascules sont respectivement validées par les c Ompléments LDMR et LDB des signaux de recherche de verrouillage de multitrame LDMR et LDB. Les bascules B 15 et B 16 fournissent respectivement des signaux de perte de verrouillage de multitrame pour respectivement la liaison tem- porelle reçue MICR et le brasseur CB, ces signaux correspondent au contenu des bits 6 en mémoire de verrouillage M 1 et les bascules sont respectivement validées par les compléments LDMR et LDB des signaux de verrouillage de multitrame LDMR et LDB obtenus. La bascule B 13 fournit une indication d'alarme distante SIAL suite à la détection, par un circuit logique de détection DEAL, d'une infor- 25373 T - mation d'alarme transmise par la liaison multiplex LTE 5 à laquelle le circuit de détection DEAL est connecté La bascule B 13 qui reçoit le signal de sortie du circuit de détection DEAL via un inverseur I 10 est validée par le signal T 15 MR fourni par la bascule Bll. La bascule B 14 fournit une indication relative à une perte de verrouil- lage distante indiquée par le bit 6 en sortie de registre de signali- sation RD 4, elle est reliée à la sortie correspondante de ce registre par une porte P 25 de type ET validée simultanément par le signal de dernière trame T 15 MR en sortie de bascule Bll, le signal de verrouillagede multi- trame LDMR, le signal de perte de verrouillage de trame PVMT fourni par le bit de rang 6 en sortie du registre de signalisation RD 4 et un si- gnal C 3 fournit par le compteur CR 1. Les sorties des bascules B 13 à B 15 sont reliées à une porte P 26 de type OU fournissant un signal d'interruption IN 4 à destination du cir- cuit de prise en compte d'interruption Pl Cl du microprocesseur MP 1 Ce microprocesseur M Pl à la faculté de lire les sorties des bascules B 12 à B 16 par l'intermédiaire d'une porte multiple P 27 de type ET dont les portes unitaires sont validées par le signal de lecture LEC et une infor- mation d'adresse Ai fournis par le décodeur DEC 2. L'émission de signalisation est réalisée par le circuit d'émis- sion ES à l'aide d'une mémoire d'envoi M 2 de type RAM dans laquelle le microprocesseur Ml de l'unité de terminaux UTI peut écrire des mots contenant des ordres qui sont notamment émission d'un bit donné _ autorisation de transit sans changement pour un bit émanant dtun bras- seur émission pendant une durée déterminée d'un bit avec une valeur déter- minée, par exemple pour un temps variant de-deux millisecondes à quatre secondes par pas de deux millisecondes, ou de façon cyclique continue avec une période égale à la période de multitrame. Les ordres sont constitués ici de seize bits scindés en deux octets l'un de poids faible et l'autre de poids fort L'octet de poids faible et les quatre premiers bits de l'octet de poids fort correspondent ici à la durée d'émission de signalisation, le cinquième bit ou bit 4 correspond à l'état du bit en émission, le sixième bit est masqué et indique 21 - lorsqu'il est à zéro que la voie est réservée aux signaux provenant du brasseur Le septième bit indique une interruption à signaler et le huitième bit indique l'état du bit à émettre compte tenu du masque et du brasseur. L'entrée en mémoire d'envoi M 2 est contrôlée par une porte P 38 de type ET qui reçoit les signaux fournis pour un multiplexeur MX 3 et un signal de validation qui est le complément du signal LM de validation générale de sortie que fournit le groupe de bascules GB 1 à une porte P 28 de type ET qui contr 8 le la sortie de la mémoire d'envoi MT 2, le signal LM étant complémenté par un inverseur I 14 avant d'être appliqué à la por- te P 38. Le multiplexeur MX 3 est sélectivement relié par ses entrées de données au bus de donnée BD 1, aux sorties d'un multiplexeur Ml 4, aux sorties d'un registre tampon RES et à deux groupes de sortie d'un décomp- teur DES L'adressage sélectif des différentes entrées du multi- plexeur MX 3 est assuré s par un signal d'écriture EC fourni par le décodeur DEC 2 sur ordre du microprocesseur m Pl de l'unité de terminaux UTI pour les bits émanant du bus BD 1, par un signal de validation VALB pour les bits provenant du brasseur, via la liaison multiplex entrante LTE 5 et un registre à décalage RD 5 inséré en amont du multiplexeur MX 4 et contr 8 lé par le signal de valida- tion de réception DECB que fournit le circuit logique CLP 1, par des signaux de validation d'accès d'octet de poids fort VLFO, ou de poids faible VLFA pour d'une part les bits provenant du registre RES ou d'un groupe de bits de poids fort du décompteur DES, d'autre part les bits de poids faible du décompteur DES. Le multiplexeur MX 4 dont la sélection des entrées est contrôlée par un bit de masque 13 contenu dans le registre RES, comprend deux entrées l'une reliée en sortie de registre à décalage RD 5 l'autre rece- vant un bit 12 du registre RES. La mémoire d'envoi M 2 est adressée via un multiplexeur MX 5 apte à reeevoir; une adresse Aj fournie par le microprocesseur m Pl via le bus d'adres- se BAI pour les ordres d'émission fournit via le bus de données BUD 1, 22 - une adresse CO-C 13 fournie par le compteur CR 1 pour assurer un recy- clage des informations émanant de la liaison temporelle reçue MICR, une adresse fournie par un compteur CR 3 pour assurer un recyclage des informations émanant du brasseur C Bo Le multiplexeur MX 5 est cycliquement piloté par les signaux de comptage fournis par le compteur CR 1 i, qui assure l'adressage de la mé- moire d'envoi M 2 tous les quatre intervalles de temps de voie pour constituer un mot de huit bits destiné à être émis dans la voie de signalisation IT 16 sur la liaison temporelle émise MICE desservie par l'unité de terminaux UTI considéréeo I 1 y a double lecture de la mémoire d'envoi M 2 à chaque cycle de signalisation MIC puisque les ordres d'émission comprennent deux octets, cette lecture s'effectue sous le contrôle des signaux de lecture LDFO pour l'un et LDFA pour l'autre qui correspondent respectivement chacun à un état du bit 1 du compteur CR Io La durée d'émission d'une signalisation est fixée par le décomp- teur DES qui reçoit les douze bits destinés à cet usage En ce but deux portes P 29 et P 30 se partagent la distribution des douze bits au décomp- teur DES elles sont insérées en sortie d'une autre porte P 28 également de type ET qui est reliée en sortie de mémoire M 2 et sont respectivement contrôlées l'une par le signal de lecture LDFA et leautre par l'autre signal de lecture LDFO. Le décompteur DES est décrémenté si le bit 11 qui est le bit de poids de durée d'émission est à l'état un, correspondant à un ordre d'émission à durée limitée, s'il est à l'état zéro l'émission est cycli- que à chaque multitrame pour une durée non limitée par comptage. Le registre RES stocke les bits 4 à 7 de l'octet de poids fort. Au décomptage l'état du bit à émettre qui est fixé par le bit 15 de l'ordre d'émission est mémorisé dans un registre d'émission RE 7 contr 8 ôlé en sortie par un signal d'horloge HE. Les données modifiées contenues dans le décompteur DES et le registre RES sont introduites dans la mémoire d'envoi M 2 à la même adresse que les données qui leur ont donné naissance, le compteur CR 1 ayant gardé des sorties C 5 à C 13 dans le même état. Dans le cas de signalisation émanant du brasseur BR, la mémoire 23 - d'envoi M 2 est adressée par le compteur CR 3 piloté par le signal d'hor- loge H 2 appliqu 6 à une porte P 36 contrôlé par le complément du signal de dernière trame T 15 B qui est fourni par un inverseur I 13, le compteur CR 3 est synchronisé par le signal de dernière trame T 15 B appliqué à une porte P 37 avec le signal d'horloge HE et une indication cablée K 6. Les informations émanant du brasseur BR sont reçues par le registre à décalage RD 5 relié par son entrée à la liaison multiplex entrante LTE 5 et piloté par le signal DEB que fournit l'unité logi- que CLP 1. La lecture de la mémoire d'envoi M 2 est commandée soit par un bit Ci en sortie du compteur CR 1, soit par le signal LEC émanant du microprocesseur m P 1, l'un et l'autre étant appliqués à une porte P 39 de type OU dont la sortie est reliée à une entrée de la porte P 28 de type ET qui est connectée en sortie de mémoire d'envoi M 2 et qui est contrôlée par le signal LM. Un circuit logique LO formé de bascules non figurées, est relié aux sorties du décompteur DES et du registre RES, il permet d'émettre une interruption IN 3 vers le circuit de prise en compte d'interrup- tion CI Pl du microprocesseur m Pl en fin dtémission d'un bit de signali- sation Le circuit logique LO permet également de déclencher le charge- ment du registre RES dans un registre tampon RE 8 via une porte P 32 de type ET ainsi que l'introduction de l'adresse AJ concernée dans un registre RE 9 via une porte P 33 de type ET. Les registres RE 8 et RE 9 et la mémoire d'envoi M 2 sont lus par le microprocesseur m Pl via le bus de données BD 1 et respectivement chacun une des portes P 34, P 35, P 40 de type ET contrôlées par le signal de lecture LEC et une adresse Aj, la porte P 40 étant insérée en aval de la porte P 28. Un registre de commande RE 10 est relié par ses entrées à une por- te P 41 de type ET qui reçoit des données émanant du microprocesseur m Pl via le bus BD 1, cette porte P 41 étant contrôlée par le signal d'écriture et une adresse Ai. Le registre de commande RE 10 est relié par ses sorties à la mémoi- re M 1 à des fins de test, à une entrée de remise à zéro des bascules d'alarme B 13 à B 16 et au bus BD 1 via une porte P 42 de type ET contrôlée de manière analogue à la porte P 40. 24 - Une porte P 27 de type ET permet de relier les bascules B 13 à B 16 au microprocesseur m Pl via le bus de données BD 1 à des fins de lecture. Le circuit de réception de signalisation SIG présenté en figure 6 reçoit la signalisation transmise -en voie seize de la liaison temporelle reçue MICR, sur aiguillage du microprocesseur m Pl et via la liaison mul- tiplex entrante LTE 6, il assure la détection des changements d'état des bits de signalisation et la transmission des changements confirmés vers le microprocesseur m P 1. Un décodeur DEC 3 relie le circuit SIG aux bus d'adresse B Al et de commande BK 1 et en déduit un signal d'écriture EC, un signal d'écri- ture LEC et des signaux d'adresse globalement référencés Ak. Un compteur CR 4 de type douze bits assure la synchronisation interne du circuit de réception de signalisation SIG à partir des signaux d'horloge W et de synchronisation de multitrame SMT qu'il reçoit du circuit de choix CHS appartenant à la même unité de terminaux UTI. Une unité logique à portes CLP 2 et un groupe de bascules de mise en phase GB 2 assurent l'adaptation des signaux de synchronisation aux besoins ducircuit de réception de signalisation SIG, ils sont reliés en ce but au compteur de synchronisation CR 4, et l'unité logique CLP 2 qui contr 8 le le groupe de bascules GB 2 est reliée au décodeur DEC 3. Le compteur de synchronisation CR 4 a son entrée d'horloge activée par les signaux d'horloge W en l'absence de signal de synchronisation de multitrame SMT de valeur un, ceci étant réalisé par emploi d'une por- te P 46 de type ET recevant le signal SMT via un inverseur I 15 et le signal W De plus le signal SMT pour les huit premiers bits du comp- teur CR 4 et le signal de dernière trame T 15 MR fourni par le circuit de synchronisation et de signalisation SES pour les quatre derniers bits assurent, la synchronisation du compteur par l'intermédiaire de por- tes P 47 et P 48 de type ET recevant l'une le signal W, le signal SMT et une indication cablée K 3, l'autre le signal W, le signal T 15 MR et une indication cabl 4 e KE. La signalisation provenant de la voie correspondant à l'inter- valle IT 16 de la liaison temporelle reçue MICR, via la liaison multiplex entrante LTE 6, pour une ligne réservée est d'une part transmise à un registre à décalage récepteur RD 6, d'autre part à un registre à décalage - transmetteur RD 7 via une porte P 40 de type OU, la sortie de ce registre transmetteur RD 7 alimentant la liaison multiplex sortante LT 56 o L'entrée de commande du registre récepteur RD 6 est contrôlée par une porte P 50 de type ET qui reçoit le complément W du signal d'horloge et un des signaux de validation Vi fourni par l'unité logique CLP 2, l'entrée de commande du registre transmetteur RD 7 reçoit également le complément W du signal d'horloge fourni par le circuit de choix d'hor- loge CHS. Le registre récepteur RD 6 a ses sorties de bit 5 et 7 reliées à un registre RE 7 qui mémorise le numéro de supermultitrame tel que défini par ces bits 5 et 79 une porte P 49 de type ET est insérée en ce but entre les registres RD 6 et RE 7 S elle est contrôlée par le signal d'horloge W et le signal de dernière trame T 15 MR transmis par le groupe de bascules GB 20 La sortie du registre de numéro de supermultitrame RE 7 est reliée à une entrée de l'unité logique CLP 2, de manière à permettre l'accès aux signalisations transmises par des canaux à faible débit répartis sur deux ou quatre multitrames- En cas de changement d'état d'un octet de signalisation reçu sur une meme voie au cours des multitrames successives, ce changement d'état est inscrit dans une mémoire d'éetat M 3 utilisée en pile FIFO (premier entré premier sorti) qui est apte à 8 tre lue par le microprocesseur m Pl de l'unité UTI En ce but la mémoire d'état M 3 est adressée à travers un multiplexeur -i X 6 soit par le microprocesseur m Pl fournissant une adresse Ak, soit par un compteur CR 5 o Le multiplexeur étant piloté par un signal Vi issu de l'unité logique CLP 2 o Les changements d'état sont détectés et confirmés par l'intermé- diaire d'une mémoire vive de stockage M 4 et d'une mémoire de traduc- tion M 5 de type PROM - L'état d'un bit de signalisation est stocké dans deux mots consé- cutifs en mémoire de stockage M 4 qui comprennent un bit 15 de masque, deux bits 13 et 14 correspondants à un compteur de confirmation de changement d'état pour éviter l'influence de signaux parasites, un bit 12 correspondant à l'état actuel du bit de signalisation analysé, 26 - un bit 11 correspondant au dernier état stable de ce bit de signali- sation pendant une durée d'au moins quatre secondes, douze bits O à 11 correspondant à un compteur de durée du nouvel état du bit de signalisation. Un nouvel état se déduit de l'état précédent de la manière sui- vante, en premier lieu simultanément la mémoire de stockage MA et le registre récepteur RD 6 produisent respectivement les seize bits de deux mots relatifs à un bit de signalisation via une porte P 59 de type ET et le nouveau bit de signalisation nbs correspondant. Le bit nbs et les cinq bits 11 à 15 sont appliqués aux entrées d'adresse de la mémoire de traduction M 5 qui fournit en réponse un mot de six bits, ce mot est chargé dans un registre tampon RE 12 via une por- te P 54, de type ET, contrôlée par un signal V Si du groupe de bascules GB 2. Simultanément les bits O à 11 sont appliqués aux entrées d'un compteur CR 6 via des portes P 60, P 61 de type ET contrôlées respecti- vement par deux signaux V Si fournis par le groupe de bascules GB 2 sous le contrôle du compteur CK 7 Le compteur CR 6 est incrémenté par le comp- teur CR 4 via le groupe de bascules GB 2, Les douze bits contenus dans le compteur CR 6 et quatre des six bits fournis par la mémoire de traduction M 5 sont appliqués en entrée de mémoire de stockage M 4 via une porte P 56 de type ET dont les entrées sont reliées en sortie d'un multiplexeur MX 7 qui est piloté par un signal Vi fourni par l'unité logique CLP 2 Le multiplexeur MX 7 est relié par un second groupe d'entrées au bus de données BD 1 de manière à permettre l'exécution de tests, la porte P 56 est pour sa part contrôlée via une porte P 55 de type OU soit par le signal d'écriture EC soit par un signal Vsi fourni par le groupe de bascules GB 2. L'adressage de la mémoire de stockage M 4 est assuré soit par l'u- nité logique CLP 2 au moyen d'un signal Vi, soit par une adresse Ak émise par le microprocesseur m Pl, via le bus d'adresse B Al, le signal Vi et l'adresse Ak étant l'un et l'autre appliqués à un multiplexeur MX 8, piloté par un autre signal Vi de l'unité logique CLP 2. La porte P 59 en sortie de mémoire de stockage M 4 alimente le comp- teur CR 6, la mémoire de traduction M 5 et un multiplexeur MX 9, elle est 27 - contrôlée d'une part par le signal de sortie de la porte P 55 complémenté par un inverseur 116 et d'autre part par une porte P 58 de type OU rece- vant d'une part un signal Vi provenant de l'unité logique CLP 2 d'autre part un autre signal Vi provenant de cette même unité combiné avec le signal LEC au moyen d'une porte P 57 de type ET. Un changement d'état confirmé est indiqué par l'état un'du bit de poids fort référencé ce du mot lu en mémoire de traduction MS, ce bit chargé dans le registre RE 12 est fourni à une entrée d'activation d'un multiplexeur MX 10 placé en entrée de la mémoire d'état M 3, de manière à y permettre le chargement des contenus du registre RE 12 et du comp- teur CR 6. Le multiplexeur MX 10 est piloté par un signal Vi émanant de l'unité logique CLP 2 et par une adresse Ak fourni par le microprocesseur m Pl via le vus d'adresse BA 1 Le multiplexeur MX 10 est relié par ses entrées au bus de données BD 1, en sortie de multiplexeur MX 8 d'adressage de la mémoire de stockage M 4, en sortie du registre RE 12 et en sortie du compteur CR 6 La liaison du multiplexeur MX 10 au bus de données BD 1 per- * met le test de la mémoire d'état M 3, la liaison du multiplexeur MX 10 en sortie du multiplexeur MX 8 permet l'introduction en mémoire d'état du numéro d'identification du bit de signalisation auquel correspond le changement d'état. Une porte P 64 de type ET est insérée entre le multiplexeur MX 10 et la mémoire d'état M 3, elle est pilotée via une porte P 65 de type OU soit par le signal d'écriture EC soit par un signal Vsi émanant du groupe de bascules GB 2. Une porte P 63 de type ET est insérée en sortie de mémoire d'état M 3 en amont du multiplexeur MX 9 elle est contrôlée par un signal Vi émanant de l'unité logique CLP 2, par le signal de lecture LEC et par le complé- ment du signal de sortie de la porte P 65 qui contr Sle l'écriture en mémoire d'état, tel que fourni par un inverseur I 18. Le multiplexeur MX 9 qui est relié comme on l'a vu en sortie de porte P 59 de lecture de mémoire de stockage M 4 et en sortie de porte P 63 de lecture de mémoire d'état M 3 est relié au bus de données BD 1 via une porte P 62 de type ET contr 8 lée par le signal de lecture LEC et une adres- se Ak fourni par le décodeur DEC 3 qui pilote également le multip- 28 _ lexeur MX 9 par deux autres adresses Ak. Le bit ce provoque également la remise à zéro du compteur CR 6 et il assure la progression du compteur CR 5 via une porte P 51 de type ET pilo- tée par un signal Vsi du groupe de bascules GB 2. Le compteur CRS est relié par ses entrées de prépositionnement au bus de données BD 1 via une porte P 52 de type ET qui est pilotée par le signal d'écriture EC et par une adresse Ak du décodeur DEC 3. Le compteur CR 5 qui est relié par ses sorties au multiplexeur MX 6 est également relié au bus de données BD 1 par l'intermédiaire d'une porte P 53 de type ET pilotée par le signal de lecture LEC et une adres- se Ak. Le brasseur BR présenté à la figure 7 comporte un décodeur DEC 5 fournissant des signaux d'adresse Ai, d'écriture EC et de lecture LEC à partir des informations reçues du microprocesseur m P 2 de l'unité de brassage UTB le comportant, via un bus d'adresse BA 2 et un bus de commande BK 2 qui les relient. Le brasseur BR reçoit également le signal d'horloge W et son com- plément W, un signal d'horloge WR déphasé d'un quart de période par rapport au signal W, le signal de synchronisation de multitrame SMT et son complément SMT, d'un circuit non représenté qui est équivalent au circuit de choix d'horloge CHS et qui est identiquement relié aux liai- sons de signaux d'horloge et de synchronisation H 51 et H 52 d'un cir- cuit CBT. Un séquenceur SQ organisé autour d'un compteur CR 7 permet de régler la succession des opérations à réaliser sur chaque-voie. En ce but le compteur CR 7 qui comporte douze sorties de bits CO à Cll est piloté par le signal d'horloge W et synchronisé par le signal SMT qui lui est fourni via une entrée d'une porte P 70 de type ET dont l'autre entrée est prépositionnée à une valeur K 5 par cablage Les bits CO à C 2 fournis par les trois premières sorties du compteur CR 7 sont appliqués à un décodeur DEC 4 qui fournit huit signaux de séquencement sous forme de bits sl à S 8 pour le déroulement des opérations au cours de huit temps successifs d'horloge; la première moitié du cycle d'opéra- tion sur une voie définie par la fourniture des temps sl à S 4 et la présence d'un bit C 4 de valeur zéro est réservée au dialogue avec le microprocesseur m P 2. 29 - Un groupe de bascules GB 3 reliées aux sorties du décodeur DEC 4 et contrôlées par le signal d'horloge W fournit des signaux synchronisés de validation VS Jo La mémoire tampon de brassage MT-à son accès contrôlé par un cir- cuit de conversion série parallèle CSP relié par son entrée à la liaison interne entrante LI Eo Ce circuit CSP est constitué d'un registre dven- trée à décalage RD 8 relié en aval de la liaison interne entrante LIE et contrôlé par le signal complémentaire d'horloge X et d'un registre tam- pon RE 13 qui reçoit en parallèle les huit bits d'une voie de signali- sation transmise par la liaison LIE via le registre d'entrée RD 8 et une porte P 71 de type ET validée via une porte P 72 de type NAND qui reçoit les signaux S 1 et W Ro Des portes P 73 et P 74 de type ET reliées en sortie du registre RE 13 dont elles reçoivent huit bits en parallèles sont sélectivement validées l'une par le signal d'horloge W et le signal S 2 q l'autre par le signal W et le signal S 3 S elles alimentent séleetivement les entrées de la mémoire de brassage MT en quartet. L'adressage de cette mémoire de brassage MT s'effeotue par l'in- termédiaire d'un multiplexeur Ml 12 relié d'une part aux sorties de bits C 3 à Cll du compteur CR 7 qui définissent une voie dans une trame de multitrames d'autre part à la sortie de mémoire de commande MC par une liaison NA et à la sortie d'un registre tampon RE 16 par une liaison NC d'une mémoire qui sera définie plus loins la sélection alternative des entrées du multiplexeur MX 12 étant assuré par le bit C 2 qui lui fournit le compteur CR 7 sur sa sortie correspondante. Le circuit d'injection INJ placé en aval de la mémoire de bras- sage MT comporte des portes d'accès P 759 P 76 de type ET pour les quar- tets à brasser, ces portes reliées en amont à deux groupes de sortiesde quartet de la mémoire de brassage MT sont sélectivement et complémen- tairement validées par les signaux de sortie d'un multiplexeur MX 13 relié directement à une entrée de la porte P 75 et via un inverseur I 17 à la porte P 76. Le multipiexeur MX 13 et adressé par les sorties de bit S 2 et S 3 du décodeur DEC 4 et il possède trois entrées dont la première est reliée en sortie de mémoire de commande MC du brasseur CB dont la seconde est fixée au niveau zéro et la troisième fixée au niveau un. Les sorties des portes 75 et 76 contr 8 lent une m oire de généra- tion de quartet M 6 de type PROM, via une porte P 77 de type OU, en liaison avec les bits a 12 à a 15 qui définissent les paramètres des codes utilisés et qui sont fournis par la mémoire de commande MC. Le circuit de conversion parallèle-série placé en sortie de mé- moire M 6 reçoit les deux quartets destinés à constituer un octet dans deux registres tampons RE 14, RE 15 via des portes P 78, P 79 de type ET qui sont contrôlées par le signal complémentaire d'horloge W et d'une part le signal de sortie S 6 du décodeur DEC 4 pour la porte P 78 et d'autre part le signal de sortie S 7 de ce décodeur pour la porte P 790 Les sorties des registres tampons RE 14, RE 15 sont reliées à un registre d'émission à décalage RD 9 via une porte P 80 de type ET qui est contrôlée par le signal complémentaire d'horloge W et le signal de S 6- quencement S 8 du décodeur DEC 4 o Le registre d'émission qui reçoit les bits des quartets en parallèle assure leur émission en série sur la liaison interne d'émission LIS, sous le contrôle d'une porte P 81 de type ET qui reçoit le signal complémentaire d'horloge W et un signal fourni par un inverseur I 18 inséré en aval de la sortie S 80 La mémoire de commande MC de brasseur BR est de type RAM, elle contient les ordres de brassage et elle est reliée en ce but par ses entrées au bus de données BD 2, du microprocesseur m P 29 via deux por- tes P 82, P 83 de type ET en série, qui sont respectivement validées par le signal d'écriture EC pour la porte P 82 et par un bit référencé I posi- tionné à l'état un du signal émanant du multiplexeur MX 11 qui contrôle l'adressage de la mémoire de commande MC pour la porte P 83. La mémoire de commande MC est reliée par ses sorties de bits a O à a 15 à une porte P 85 de type ET qui est validée par un ordre d'écri- ture 1 émanant du multiplexeur d'adressage MX 11, la sortie de la por- te P 85 est relié au multiplexeur MX 12, au bus de données BD 2 par une porte P 84 validée par le signal de lecture LEC, à l'additionneur AD et au circuit de décalage de multitrame CD Mo Le multiplexeur d'adressage MX 11 a deux groupes d'entrées E 1 et E 2 dont l'un E 1 est réservé au microprocesseur m P 2 et reçoit les signaux d'écriture EC, de lecture LEC, d'adresse Ai et un signal de temps V Si du groupe de bascules GB 3 sur des premières entrées référencées 1 à 4, 31 - l'autre E 2 est réservé au compteur CR 7 du séquenceur dont il reçoit les bits Cl, C 3 à Cll sur une seconde entrée référencée 2 des secondes entrées référencées 1, 3, 4 étant fixés par cablage à la valeur zéro pour l'entrée 1 et un pour les deux autres La sortie du multiplexeur MX 1 fournit les bits apparus sur les entrées référencées 2 et 3 qui sont sélectionnées par le bit C 2 du compteur CR 7, ces bits sont appliqués aux entrées d'adressage 2 et de validation d'écriture 3 de la mémoire de commande MC. Les adresses fournies par le compteur CR 7 qui comportent dix bits permettent de délivrer deux ordres de brassage soit un par quartet à traiter. Chaque ordre de brassage concerne un quartet de signalisation et comporte seize bits référencés a O à a 15 dont les significations sont données ci-dessous a O est un bit de sélection de quartet dans un octet de signalisation, ai à a 9 définissent l'adresse de l'octet dans la multitrame par ses numéros de trame et de voie, al O et all définissent l'état de la voie (repos, état normal, perte de synchronisation), a 12 à a 15 correspondent à des paramètres conservant les codes utilisés, tels le code repos, les codes d'alarme, ces paramètres sont traités par le circuit d'injection INJ qui les reçoit de la mémoire de brassage MT. L'automate AUT et l'additionneur AD sont organisés autour de deux mémoires M 7 et M 8 de type PROM. La mémoire dite d'état de trame M 7 de l'automate AUT est apte à emmagasiner deux cent cinquante six mots de sept bits d O à d 6, elle est adressée par le numéro NT de la trame en cours qui lui est fourni par les quatre bits C 8 à Cll en sortie du compteur CR 7 du séquenceur SQ via la liaison NT et par une valeur de décalage DT qui lui est fournie par le circuit de décalage de multitrame CDM Cette mémoire M 7 fournit d'une part le numéro de trame NT décrémenté de un soit NT 1 sur ses sorties de bits d O à d 3 et une analyse de cas sur les sorties de bits d 4 à d 6. Cette analyse de cas donne les variantes ci-dessous d 6 = 0 si NT = O d 6 = 1 si NT différent de zéro 32 - d 4 = O d 5 = O O si NT = DT-1 d 4 = 1 d 5 = O si NT= DT d 4 = O d 5 = 1 si NT = DT+ 1 d 4 = 1 d 5 = 1 pour tous les autres cas. Les bits d 4 à d 6 sont appliqués en entrée d'un multiplexeur MX 14 adressant la mémoire dite d'addition et d'état de voie M 8 Les bits d O à d 3 sont appliqués à un groupe d'entrées d'un multiplexeur MX 15 qui comporte un second groupe d'entrées reliées aux sorties C 8 à Cll du compteur CR 7 du séquenceur SQ via la liaison NT, la sélection du groupe d'entrées étant assurée d'une manière qui sera évoquée plus loin. Un registre tampon RE 17 est relié en sortie du multiplexeur MX 15 par un premier groupe d'entrées et via une porte P 96 de type ET validée par le complément du signal de séquencement S 5 fourni par un inver- seur I 20 relié en sortie du décodeur DEC 4, il mémorise le numéro de trame fourni par le compteur CR 7 ou par la mémoire d'état de trame M 7. La mémoire d'addition et d'état de voie M 8 qui est apte à mémoriser mille mots de sept bits, réalise d'une part l'analyse du verrouillage de trame pour l'automate AUT et d'autre les additions pour l'addition- neur AD, pour cela elle est adressée par un multiplexeur MX 14 piloté par le signal de séquencement S 5 émis par le décodeur DEC 4 Il est rappelé que le verrouillage de multitrame VMT est un octet dont les bits O à 3 sont de valeur zéro et que la reprise du verrouillage après perte impli- que la détection d'un octet ayant au moins un bit de valeur un (avis G 732 du CCITT) Ces deux critères sont pris en compte par un décodeur DEC 6 relié par une liaison NB en sortie du registre RE 13 du circuit CSP, ce décodeur fournit un signal de valeur zéro caractéristique de la présence d'un verrouillage de multitrame sur l'une de ces sorties X 1 ou X 2 lors- que le premier ou le second quartet de l'octet qu'il reçoit est de valeur zéro Les quatre bits fl à f 4 des mots en mémoire d'état de voie M 8 traduisent l'état normal pour lequel le signal de verrouillage de multi- trame VMT a été détecté, soit dans un état correspondant à une première absence de verrouillage, soit dans un état correspondant à une recherche de verrouillage suite à une seconde absence de verrouillage en succes- sion. Le bit fo des mots en mémoire d'état de voie M 8 correspond au cas ou le signal de verrouillage de multitrame VMT est présent dans la voie 253 ? 373 33 - en cours de brassage, il est appliqué à l'entrée de sélection du multi- plexeur MX 15, à une entrée d'une porte 86 de type ET insérée en amont du registre RE 16 et contrôlé par le signal d'horloge déphasé Wm et le bit CO du compteur CR 7. Le bit f 5 correspond à une commande de chargement du circuit de décalage de multitrame CDM il est appliqué en ce but à une bascule B 18. Le bit f 6 correspond à une demande d'interruption IN 6 auprès du circuit de prise en eompte d'interruption PIC 2 du microprocesseur m P 2, il est appliqué en ee but à une bascule B 19 o Les bits fo à f 4 paraissant en sortie de mémoire M 8 sont chargés dans le registre RE 16 via la porte 86 définie ci-dessus afin d'être appliqués au multiplexeur HX 12 adressant la mémoire de brassage MT, pour assurer la fonction addition. Les bits fl à f 4 sont appliqués à un registre RE 17 via une por- te P 95 de type ET contrôlée par le complément du signal S 5 fourni par le décodeur DEC 4 du séquenceur SQ O Comme on l'a vus la mémoire de'état de voie M 8 est adressée par le multiplexeur MX 14 en liaison avec la sortie X 2 du décodeur DEC 6 et la sortie de bit de séquencement du décodeur DEC 4 o Le multiplexeur MX 14 fournit huit bits d'adressage qui lui sont appliqués par un premier groupe d'entrées reliées aux quatre sorties de bits a 6 à a 9 de la mémoire de commande MC et a quatre sorties de bits de décalage du circuit de décalage du multitrame CDM pour la fonction addi- tion, ou par un second groupe d'entrées reliées aux trois sorties de bits d 4 à d 6 de la mémoire M 7 S à la sortie X 1 du décodeur DEC 6 et à quatre sorties de bits fl à f 4 d'état de voie du circuit de décalage de multitrame CDM pour la fonction analyse La sélection des groupes d'en- trées du multiplexeur MX 14 est assurée par le signal de séqueneement S 50 Le circuit de décalage de multitrame CDM comporte essentiellement une mémoire de décalage et d'état de voie M 9 et ses accès, la mémoire} 49 emmagasine des mots de huit bits effectés chacun à une voie de trame en cours, chaque mot étant composé de deux champs de quatre bits qui indi- quent respectivement l'état de voie tel que fourni par la mémoire d'état de voie M 8 et le décalage DT fourni par le compteur CR 7 ou par la mémoire de décalage 117, via le registre RE 17 dans chaque eas O L'accès en mémoire M 9 est contrôlé par une porte P 88 de type ET dont les entrées sont respectivement reliées à deux portes P 87, P 89 de type OU La porte P 87 est reliée d'une part en sortie du registre RE 17 de l'automate AUT, d'autre part au bus de données BD 2 via une porte P 91 de type ET, contrôlée par le signal d'écriture EC La porte P 89 est reliée d'une part en sortie d'une porte P 90 de type ET qui est reliée à la sortie de bit C 2 du compteur CR 7 via un inverseur I 19 et à la sortie de signal d'écriture EC, d'autre part à une porte P 94 de type ET qui est reliée à la sortie de bit de séquencement S 7 du décodeur DEC 4 et qui reçoit également le signal complémentaire d'horloge W, L'adressage de la mémoire de décalage M 9 s'effectue via un multi- plexeur MX 16 contr 8 lé par une porte P 98 de type OU dont les entrées sont respectivement reliées aux sorties de bit S 5 et S 7 du décodeur DEC 4 et par la sortie de bit C 2 du compteur CR 70 Les entrées d'adresse du multi- plexeur MX 16 forment quatre groupes El à E 4 qui reçoivent respecti- vement: des bits d&adressage Ai et le signal de lecture LEC émanant du micro- processeur m P 2 via le décodeur DEC 5, lorsque le bit C 2 a une valeur zéro, pour deux groupes recevant des bits d'adressage Ai différents, un adressage par les bits ai à a 5 de mémoire de commande MC et une validation cablée sur deux entrées lorsque le bit C 2 a une valeur zéro et les bits S 5 et S 7 ont une valeur zéro, un adressage par les bits C 3 à C 7 du compteur CR 7 et une validation via une porte P 7 de type OU par le bit de sortie s? du décodeur DEC 4 complé- menté par un inverseur I 21 ou par le bit f 5 de commande de chargement de mémoire d'état de voie M 8 tel que fourni par la bascule B 18 lorsque le bit C 2 a une valeur zéro et que l'un des bits S 5 ou S 7 a une valeur un. Le déroulement d'un cycle de brasseur BR est le suivant, au cours d'une première partie de cycle pour laquelle le bit C 2 a une valeur zéro. la mémoire de commande MC et la mémoire de décalage M 9 sont adressées par le microprocesseur m P 2 qui en effectue le contrÈle, met à jour la mémoire de commande et traite éventuellement la demande d'interrup- tion IN 6, la mémoire de brassage MT est chargée à partir de l'octet contenu dans le registre d'entrée RD 8, les deux quartets composant cet octet étant - chargés en registre RE 13 lorsque le bit sl est à un et fournis successi- vement à la mémoire de brassage lorsque le bit S 2 puis le bit S 3 sont de valeur un. Au cours d'une seconde partie du cycle il y a une analyse du verrouillage de multitrame lorsque le bit S 5 est au niveau un, et chargement du registre RE 17 et éventuellement des bas- cules B 18 et B 19, un brassage du quartet dit de poids fort, lorsque le bit S 6 est à un; la mémoire d'état de voie M 8 fonctionne alors en additionneur, le bit C 1 de valeur zéro entraîne l'adressage d'un ordre de brassage du quartet de poids fort par la mémoire de commande MC, le décalage lu en mémoire M 8 est chargé dans le registre RE 16; la mémoire de brassage MT est lue à une adresse composée du numéro de voie et du numéro de quartet fournis respectivement par les bits al à a 5 et le bit a O en sortie de mémoire de commande MC, ainsi que par le numéro de trame fourni par le regis- tre RE 16, un chargement du quartet dans le registre RE 14, un brassage du second quartet dit de poids faible lorsque le bit S 7 est à un, l'adressage d'un ordre de brassage de quartet de poids faible par la mémoire de commande MC lorsque le bit C 1 est de valeur zéro et la succession des opérations décrites ci-dessus jusqu'à chargement du quar- tet de poids faible dans le registre RE 15, un chargement dans le registre d'émission RD 9 des quartets contenus dans les registres RE 14 et R 16 lorsque le bit S 8 est au niveau un et l'émission de l'octet sur la liaison interne sortante LIS. Après chargement du registre RE 16, la mémoire de décalage M 9 est chargée à partir du registre RE 17 à l'adresse du numéro de voie indiqué par les bits C 3 à C 7 du compteur CR 7 Le contr 8 le de bon fonctionnement du brasseur BR est effectué par le microprocesseur m P 2 d'une part grâce à la relecture de la mémoire de commande MC et de la mémoire de décalage M 9 d'autre part par utilisation du circuit de contr$le CRB (figure 3) de type passif qui vérifie le contenu d'une multitrame complète avant et après brassage En ce but le circuit de contrôle CRB comporte une mémore non figurée pour enregistrer deux multitrames, l'une reçue via les liaisons temporelles entran- 36 - tes LTE 1 à LTE 4 et l'autre émise via les liaisons temporelles sortantes LT 51 à LT 54 qui ont accès à la matrice temporelle CX 2 de l'unité de brassage UTB comportant le brasseur BR. A chaque impulsion d'horloge W, les informations captées sur ces huit liaisons sont mémorisées de manière à pouvoir être lue par le microprocesseur m P 2 de l'unité de brassage via le bus de données BD 2 et sous le contr 8 le des ordres et des adresses fournies par le microproces- seur m P 2 via les bus de commande BK 2 et d'adresse BA 2. 37 - REVENDICATIONS 1/ Dispositif de traitement de signalisation par voie pour autocommu- tateur comportant des unités de commande (UC) à microprocesseur, un ré- seau de connexion (RCX) et des unités de terminaux (UT) à microproces- seur, les unités de commande et de terminaux étant reliées au réseau de connexion par des liaisons-multiplex bidirectionnelles (MU) assurant la mise en communication des unités de terminaux d'une part entre elles pour l'établissement des communications d'autre part avec les unités de commande qui les pilotent, ledit dispositif étant caractérisé en ce qu'il comporte des moyens pour la desserte des voies de communication téléphoniques tant en mode appel par appel qu'en mode réservé, les unités de terminaux (UTI) de circuits numériques (CN) qui desservent chacun une jonction temporelle MIC comportant en ce but dans chaque circuit numérique (CN) un terminal numérique (TN) pour assurer le transcodage et la resynehronisation de trame pour le circuit numérique (CN), un circuit de réception de signalisation (SIG) pour la signalisation voie par voie reçue de la jonction temporelle MIC reliée au circuit (CN), un circuit de synchronisation et de signalisation (SES) pour d'une part le contr 81 e parallèle des synehronisations de multitrames émanant de la jonction temporelle MIC reliée au circuit numérique (CM) et de moyens de brassage recevant les signalisations relatives aux voies exploitées en mode réservé et pour d'autre part l'émission de ees signalisations, relatives aux voies exploitées en mode réservé, qui sont destinées à la jonction temporelle MIC desservie par le circuit numérique (CM) o 2/ Dispositif de traitement de signalisation voie par voie pour autocom- mutateur temporel comporte des unités de commande (UC) à microproces- seur, un réseau de connexion (RCX) et des unités de terminaux (UT) à microprocesseur, les unités de commande et de terminaux étant reliées au réseau de connexion par des liaisons multiplex bidirectionnelles (MU) assurant la mise en communication des unités de terminaux d'une part entre elles pour l'établissement des communications d'autre part avec les unités de commande qui les pilotent lesdites unités de termi- naux (UT) comprenant des unités de terminaux (UTI) de circuits numéri- ques (CN) desservant des jonctions temporelles MIC 9 ledit dispositif 38 étant caractérisé en ce qu'il comporte des moyens pour la desserte des voies de communication téléphoniques tant en mode appel par appel qu'en mode réservé comprenant: au moins une unité terminale de brassage (UTB) recevant les voies de signalisation associées aux voies de communication réservées qui pro- viennent des jonctions temporelles MIC et assurant le brassage de ces voies de signalisation et leur réémission vers les jonctions tempo- relles MIC destinataires via le réseau de connexion (RCX), des unités de terminaux (UTI) de circuits numériques (CN) comportant chacune dans chaque circuit numérique (CN) un terminal numérique (TN) qui assure le transcodage et la resynchronisation de trame pour le circuit numérique (CN), un circuit de réception de signalisation (SIG) pour la signalisation voie par voie issue de la jonction temporelle MIC desservie par le circuit numérique (CN), ainsi qu'un circuit de synchronisation et de signalisation (SES) pour le contr 8 le parallèle des synchronisations de multitrames émanant de l'unité terminale de brassage ou de la jonction temporelle MIC desservie par le circuit numérique (CN) et pour l'émission des signalisations relatives aux voies transmises via l'unité de brassage (UTB) vers la jonction temporelle MIC desservie par le circuit numérique. 3/ Dispositif de traitement de signalisation selon la revendication 1, pour autocommutateur dans lequel les unités de terminaux (UT) comportent chacune une matrice temporelle (CX) reliant l'unité au réseau de connexion (RCX) de l'autocommutateur par des liaisons multiplex bidirec- tionnelles (MU) caractérisé en ce que chaque unité terminale (UTI) de circuit numérique (CN) comporte des liaisons multiplex entrantes (LTE) et des liaisons multiplex sortantes (LTS) reliant la matrice tempo- relle (CX 1) de l'unité au terminal numérique (TN), au circuit de récep- tion de signalisation (SIG), au circuit de synchronisation et de signa- lisation (SES) ainsi qu'à un émetteur récepteur (ER 1) du microproces- seur (m P 1) de l'unité, la matrice (CX 1) établissant à des fins de signa- lisation par ordre du microprocesseur (m P 1) les connexions de ces cir- cuits entre eux et avec les liaisons multiplex (MU) reliées au réseau de connexion (RCX). 4/ Dispositif de traitement de signalisation selon la revendication 2, caractérisé par le fait que l'unité terminale de brassage (UTB) comporte 39 - une matrice temporelle (CX 2) reliant l'unité au réseau de connexion (RCX) par des liaisons multiplex bidirectionnelles (MU) et un brasseur (BR) relié à la matrice temporelle (CX 2) par une liaison mul- tiplex interne entrante (LIE) et une liaison multiplex sortante (LIS) pour brasser les voies de signalisation correspondant aux voies réser- vées qu'il reçoit des unités de terminaux (UTI) émettrices via le réseau de connexion (RCX) et la liaison multiplex entrante (LIE) -et les retransmettre après brassage vers les unités de terminaux (UTI) récep- trices via la liaison multiplex interne sortante (LIS) et le réseau de connexion (RCX). / Dispositif de traitement de signalisation selon la revendication 3, caractérisé en ce que le circuit de synchronisation et de signalisa- tion (SES) comporte un dispositif d'analyse de synchronisation de multi- trame (SM) permettant l'analyse successive des multitrames pour les deux modes de desserte des voies, ce dispositif étant essentiellement composé d'un registre de signalisation (RD 4) à décalage connecté en aval d'une liaison multiplex entrante (LTE 5) transmettant les octets de signali- sation reçus des moyens de brassage et de la jonction temporelle MIC desservie par le circuit numérique (CN) qui le comporte, d'une mémoire morte de verrouillage (Ml) dont les entrées d'adressage sont reliées aux sorties parallèles de deux registres d'état (RE 5, RE 6) respectivement affectés aux signaux émanant de la jonction temporelle MIC desservie et aux signaux provenant des moyens de brassage, ces registres étant respectivement reliés en parallèle en sortie de mémoire de verrouillage (Ml), d'une série de bascules d'information (Bll à B 12) reliées par leurs entrées en sortie de mémoire de verrouillage et par leurs sorties au microprocesseur (m Pl) de l'unité de terminaux (UTI) qui les comporte. 6/ Dispositif de traitement de signalisation selon la revendication 3, caractérisé en ce que le circuit de synchronisation et de signalisa- tion (SES) comporte un circuit d'émission de signalisation (ES) consti- tué d'une mémoire vive d'envoi d'ordres (f 42) relié par ses sorties à un décompteur (DES) et à un registre (RES) dont les sorties sont rebouclées en entrée de données de la mémoire d'envoi (M 2), qui est également reliée, en entrée, au microprocesseur (m Pl) et à un registre de récep tion (RD 5) connecté en amont d'une liaison multiplex entrante (LTE 5) pour recevoir les émissions de l'unité de brassage (UTB), le regis- tre (RES) étant relié par ses sorties au microprocesseur (m P 1) et à un registre d'émission (RE 7) relié via une liaison multiplex sortante (LT 55) à la matrice temporelle (CX 1) de l'unité de terminaux qui le comporte. 7/ Dispositif de traitement de signalisation selon la revendication 3, caractérisé en ce que le brasseur (BR) comporte une mémoire de comman- de (MC) contenant les ordres de brassage émis par le mioroproces- seur (m P 2) de l'unité de brassage (UTB) qui le comporte, un auto- mate (AUT) effectuant la détection du signal de verrouillage multi- trame (VMT) pour chaque voie transmise par la liaison multiplex en- trante (LIE), un circuit (CDM) de mémorisation du décalage de trame (DT) entre un signal de verrouillage de multitrame (VMT) et un signal de référence (SMT), un additionneur (AD) recevant en entrée un numéro de trame lu en mémoire de commande (MC) et le décalage (DT), une mémoire de brassage (MT) associée à un circuit de conversion série-parallèle (CSP) en entrée et un circuit de conversion parallèle-série (CPS) en sortie entre la liaison multiplex entrante (LIE) et la liaison multiplex sor- tante (LIS), ladite mémoire de brasssage (MT) étant adressée en lecture par un séquenceur (SQ) et en écriture par la mémoire de commande (MC) et par l'additionneur (AD). 8/ Dispositif de traitement de signalisation selon la revendication 6, caractérisé en ce que l'accès en mémoire de brassage (MT) s'effectue par quartet par l'intermédiaire de deux portes (P 73, P 74) de type ET et en ce qu'un circuit d'injection (INJ) inséré en amont du convertisseur paral- lèle-série (CPS) assure la constitution d'une multitrame sur la liaison multiplex sortante (LIS) à partir des quartets lus en mémoire de bras- sage (MT) et des ordres de la mémoire de commande (MC) concernant les codes à émettre et l'état des voies qui sont appliqués à une mémoi- re morte (M 6) dont la sortie alimente le convertisseur parallèle- série (CPS). 9/ Dispositif de traitement selon la revendication 3, caractérisé par le fait que l'aiguillage d'une voie réservée reçue en entrée d'uncircuit numérique (CN) en vue de sa sortie par l'intermédiaire d'un autre cir- 41 - cuit numérique (CN) sous le contr 8 le d'au moins une unité de comman- de (UC) implique, l'aiguillage de la voie de signalisation, associée à la voie réservée reçus d'une jonction temporelle MIC, par la matrice temporelle (CX 1), associée au circuit numérique (CN) desservant la jonction dans l'unité terminale (UTI) qui les comporte, et vers une voie de l'une des liaisons multiplex (LTE) reliant la matrice (CX 1) au réseau de connexion (RCX), l'établissement de deux connexions semi-permanentes dans le réseau de connexion (RCX) l'une pour la voie réservée et l'autre pour la voie de signalisation transmise-via la liaison multiplex (LTE) déjà considérée, cette autre connexion semi-permanente assurant le transfert de la signa- lisation vers l'unité de brassage (UTB) par une voie d'une liaison mul- tiplex (LTS)q l'établissement d'un chemin analogue à celui décrit cidessus entre l'unité de brassage (UTB) et le circuit numérique (CN) auquel est reliée la jonction temporelle (MIC) destinataireo