FR 2543326 A1 19840928 FR 8404570 A 19840323 La présente invention concerne un système de trai- tement de données comprenant une mémoire principale, une unité centrale de traitement et une unité de canaux, qui sont toutes connectées à un bus de données et, plus parti- culièrement, un système de traitement de données destiné à être utilisé dans l'accession de la mémoire principale à partir de l'unité centrale de traitement et de l'unité de canaux. Un procédé d'adresses virtuelles ou logiques est îo souvent adopté dans un système de traitement de données lorsqu'une mémoire principale est utilisée en commun avec une pluralité de programmes, et la capacité de la mémoire principale est inférieure à la capacité nécessaire pour tous les programmes Avec la méthode d'adresses virtuelles, une adresse virtuelle doit être convertie ou soumise & traduction dans une adresse réelle spécifiant chacune des adresses physiques de la mémoire principale lorsque celle- ci est accédée par une unité centrale de traitement ou une unité de canaux. Il est préférable qu'une telle traduction 2. d'adresse soit effectuée aussi rapidement que possible. En particulier, la-traduction d'adresse doit s'effecter sur un accès à partir de l'unité centrale de traitement plus rapidement que sur un accès à partir de l'unité de canaux. Un système classique de traitement de données comporte une table de traduction d'adresses mémorisée dans une mémoire principale pour convertir chaque adresse virtuelle en adresse réelle Avec le système classique,la conversion d'adresse est possible sans augmentation d'un matériel superflu Cependant, on doit accéder à la mémoi- re principale pour rechercher la table de traduction d'adresse chaque fois que la conversion d'adresse est né- cessaire Par conséquent, le temps supplémentaire de conversion d'adresse devient extrêmement long Cela si- gnifie que la table de traduction d'adresse ne peut être sernsiblement utilisée par l'unité centrale de traitement à cause de ce long temps supplémentaire Pour toute vi- tesse, un système classique de traitement de données subit inévitablement une dégradation de ses performances. Dans le brevet des Etats-Unis d'Amérique N O 3 902 163, on décrit un système de traitement de données qui comprend une section de commande de stockage couplée à une unité centrale de traitement La section de com- mande de stockage comprend une mémoire tampon primaire pour le stockage d'une table de traduction d'adresse trans- férée à partir d'une mémoire principale Une telle mêmoi- re tampon peut généralement être appelée tampon de recher- che à part de table et peut fonctionner à haute vitesse par rapport à la mémoire principale Avec le système du brevet cité ci-dessus, la conversion d'adresse peut être rapidement exécutée en utilisant la mémoire tampon primai- re lorsque l'unité centrale de traitement accède à la mé- moire principale Cependant, aucune suggestion n'est fai- te quant à la conversion d'adresse d'une adresse logique 3. provenant d'une unité de canaux Par conséquent, une tel- le conversion d'adresse se produit lentement par accès à une table de traduction d'adresse stockée dans la mé- moire principale comme mentionné précédemment. Dans le but d'exécuter une conversion rapide d'adresse liée à l'unité de canaux, on doit incorporer une autre mémoire tampon dans l'unité de canaux de manié-. re à stocker une table de traduction d'adresse supplémen- taire qui est identique à la table de traduction d'adres- se stockée dans la mémoire tampon primaire incorporée dans l'unité centrale de traitement Cependant, cela se traduit par une augmentation du matériel Dans la mesure o la mémoire tampon primaire et la mémoire tampon sup- plémentaire doivent toujours coïncider quant-à leur con- tenu, un matériel superflu doit également être ajouté aux mémoires tampons primaire et supplémentaire sous forme de circuits périphériques. Un objet de la présente invention est un systè- me de traitement de données o la conversion d'adresse peut être rapidement exécutée, l'augmentation du matériel étant supprimée par rapport au système du brevet cité ci- dessus même lorsqu'un accès a son origine à l'unité de canaux. Un autre objet de la présente invention est un système de traitement de données du type décrit, o le temps supplémentaire est réduit pour la conversion d'adres- se et les performances du système sont donc meilleures. Un système de traitement de données auquel s'ap- plique la présente invention est destiné à être utilisé dans l'accès d'une mémoire principale à partir d'une uni- té centrale de traitement ainsi que d'une unité de canaux par l'intermédiaire d'un bus de données partagé entre l'unité centrale de traitement et l'unité de canaux L'uni- té centrale de traitement comprend un moyen de production de premier signal d'accès destiné à produire un premier 4. signal d'accès et un moyen de production de premier si- gnal de demande destiné à produire un premier signal de demande L'unité de canaux comprend un moyen de produc- tion de-second signal d'accès destiné à produire un se- cond signal d'accès et un moyen de production de second signal de demande destiné à produire un second signal de demande La-mémoire principale produit un signal d'accusé de réception lorsqu'elle est accédée Selon la présente invention, l'unité centrale de traitement comprend en ou- tre un premier moyen de fourniture répondant à un signal sélectionné parmi les premier et second signaux d'accès pour fournir un troisième signal d'accès à la mémoire principale par l'intermédiaire du bus de données, un se- cond moyen de fourniture couplé au premier moyen de four- niture pour fournir l'un des premier et second signaux de demande à la mémoire principale qui est choisi en corres- pondance avec le signal sélectionné des premier et second signaux d'accès, et un moyen d'excitation couplé au se- cond moyen de fourniture et au moins au moyen de produc- tion de second signal de demande et répondant au signal d'accusé de réception pour mettre sous tension l'unité de canaux avec le bus de données affecté à l'unité de ca- naux lorsque le moyen de production de second signal de de- mande produit le second signal de demande et le second moyen de fourniture délivre le second signal de demande comme l'un des premier et second signaux de demande. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les des- sins ci-joints dans lesquels: La figure 1 est un schéma sous forme de blocs d'un système de traitement de données selon un mode de réalisation préféré de la présente invention; et La figure 2 est un schéma sous forme de blocs destiné à décrire une partie du système de traitement de données représenté en détail en figure 1. 5. En liaison avec la figure 1, un système de traitement de données, selon un mode de réalisation pré- féré de la présente invention est destiné à être utilisé dans l'accès d'une mémoire principale 10 à partir d'une unité centrale de traitement ll,et d'une unité de canaux 12 L'unité de canaux 12 peut être appelée processeur d'en- trée/sortie Un bus de données 15 est monté entre la mé- moire principale 10 et l'unité centrale de traitement 11 et entre la mémoire principale 10 et l'unité de canaux 12 en même temps qu'un bus d'adresses 16 et d'un bus d'ordres 17 L'unité centrale de traitement 11 ainsi que l'unité de canaux 12 sont connectées à la mémoire principale 10 par l'intermédiaire du bus de données 15, du bus d'adresses 16 et du bus d'ordres 17 comme cela sera décrit En d'au- tres termes, le bus de données 15, le bus d'adresses 16 et le bus d'ordres 17 sont partagés par l'unité centrale de traitement 11 et l'unité de canaux 12 Plus particu- lièrement, le bus de données 15 est connecté par l'inter- médiaire de première,seconde et troisième lignes de don- nées 21, 22 et 23 à l'unité centrale de traitement Il à l'unité de canaux 12 et à la mémoire principale 10, res- pectivement, alors que le bus d'adresses 16 est connec- té par l'intermédiaire de première, secondé et troisième lignes d'adresses 26, 27 et 28 à l'unité centrale de trai- tement 11, à l'unité de canaux 12,et a-la mémoire princi- pale 10, respectivement De plus, le bus d'ordres 17 est connecté par l'intermédiaire de première, seconde et troi- sième lignes d'ordres 31, 32 et 33 à l'unité centrale de traitement 11, à l'unité de canaux 12, et à la mémoire principale 10 respectivement Dans l'exemple illustré, la secondez ligne d'adresses 27, et la seconde ligne d'or- dres 32 servent à exécuter une opération de transfert en- tre l'unité de canaux 12 et des dispositifs d'entrée/ sortie (non représentés) comme cela apparattra au fur et à mesure de la description L'opération de transfert en- r 6. tre l'unité de canaux 12 et le dispositif d'entrée/sortie n'entre pas dans le cadre de la présente invention et ne sera par conséquent pas décrite en détail. L'unité centrale de traitement lh qui est illus- trée comprend un contrôleur principal 35 pour fournir un jeu de signaux de commande C à un circuit d'accès 36 et à un circuit de demande 37 pour les mettre en fonctionne- ment en relation temporelle avec les canaux de commande C. Le circuit d'accès 36 comprend un premier registre îO d'adresses 38 et un premier registre d'ordres 39 pour maintenir un premier signal d'adresse AD 1 et un premier signal d'ordre CM 1, respectivement, sous la commande du contrôleur principal 35 Le premier signal d'adresse AD 1 et le premier signal d'ordre CM 1 peuvent être appelés col- lectivement premier signal d'accès car ils servent à accé- der à la mémoire principale 10 A cet égard, la combinai- son du premier registre d'adresses 38 et du premier re- gistre d'ordres 39 peut être appelé circuit de production de premier signal d'accès. On doit signaler ici que le premier signal d'adresse AD 1 spécifie une adresse logique pour désigner un programme ou analogue Par conséquent, le premier si- gnal d'adresse AD 1 doit être traduit ou converti en adresse physique ou réelle de manière à accéder réelle- ment à la mémoire principale 10 d'une manière qui sera décrite ultérieurement. De toute façon, le premier signal d'adresse AD 1 est appliqué à un circuit de traduction d'adresse 45 par l'intermédiaire d'un premier multiplexeur 46, alors que le premier signal d'ordre CM 1 est appliqué a un second multi- pléxeur 47 Les premier et second multiplexeurs 46 et 47 sont couplés à l'unité de canaux 12 comme cela sera décrit ultérieurement. Le circuit de demande 37 peut fonctionner en relation temporelle avec le circuit d'accès 36 sous la 7. commande du contrôleur primaire 35 et comprend un cir- cuit 51 de premier signal de demande pour produire un premier signal de demande RQ 1 en réponse à un signal pré- sélectionné des signaux de commande C Le circuit 51 peut être une bascule Le premier signal de demande RQ 1 est four- ni à un processeur 52 de signaux de demande et à un cir- cuit 53 de commande de réponse, qui sont tous deux mis en fonctionnement d'une manière décrite ultérieurement. L'unité de canaux 12 comprend un contrôleur de canaux 55 pour produire un groupe de signaux de commande de canal CC vers diverses parties de commande de l'unité 12 Un second registre d'adresses 57 est commandé par le contrôleur 55 et produit un second signal d'adresse AD 2 qui y est maintenu Le second signal d'adresse AD 2 spéci- fie une seconde adresse logique désignée par le disposi- tif d'entrée/sortie sous forme d'une adresse logique ou virtuelle, comme le premier signal d'adresse AD Un second registre d'ordres 62 est commandé en même temps que le se- cond registre d'adresses 57 et produit un second signal d'ordre CM 2 Le second signal d'adresse AD 2 et le second signal d'ordre CM 2 peuvent être appelés collectivement second signal d'accès comme mentionné en conjonction avec le premier signal d'adresse AD 1 et le premier signal d'or- dre CM 1, On doit signaler ici que chacun des premier et second signaux d'ordre CM 1 et CM 2 est représentatif d'un type d'accès, c'est-à-dire un accès pour lecture ou un accès pour écriture. L'unité de canaux 12 représentée comprend d'au- tre part, un circuit 64 d'accès à la mémoire principale qui est mis en fonctionnement par le contrôleur de canal Le circuit 64 est connecté directement à la mémoire principale 10 par l'intermédiaire d'une ligne de signaux de demande d'accès 66, d'une ligne de signaux d'accusé de réception d'accès 67, et d'une ligne de signaux d'indi- 8. cation 68, comme dans un système classique de traitement de données La ligne de signaux d'indication 68 sert à - indiquer, à l'unité de canaux 12, soit la transmission soit la réception des données Pour toute vitesse, la ligne de signaux de demande d'accès 66, la ligne de signaux d'accusé de réception d'accès 67, et la ligne de signaux d'indication 68 sont utilisées ensemble avec la seconde ligne'd'adresses 27 et la seconde ligne d'ordres 32 seule- ment lorsque la mémoire principale 10 est directement ac- cédée par l'unité de canaux 12 comme cela apparaîtra clai- rement au fur et à mesure de la description. Le circuit 64 d'accès à la mémoire principale est spécifié par un circuit 72 de second signal de deman- de qui peut être une bascule, comme le circuit 51 de pre- mier signal de demande et qui produit un second signal de demande RQ 2 représentatif d'une demande d'accès envoyée à partir de l'unité de canaux 12. L'unité de canaux 12 comprend des premier et se- cond registres de données 76 et 77 couplés au bus de don- nées 15 par l'intermédiaire de la seconde ligne de données 22 Les premier et second registres de données 76 et 77 peuvent fonctionner sous la commande du contrôleur de canal Plus spécifiquement, les premier et second registres de données 76 et 77 sont validés lorsque les accès pour lec- ture et écriture sont spécifiés par le second signal d'or- dre CM 2, respectivement, lors de la production du second signal de demande RQ 2 Ainsi, les premier et second regis- tres de données 76 et 77 sont couplés au circuit 64 d'ac- cès à la mémoire principale et au second registre d'ordres 62. La seconde ligne de données 22, la seconde ligne d'adresses 27 et la seconde ligne d'ordres 32 sont cou- plées à un circuit 81 de commande de transfert de données destiné à la commande de l'opération de transfert entre le dispositif d'entrée/sortie et la mémoire principale 10. 9. Une telle opération de transfert ne sera plus décrite. On notera ici que le second signal d'adresse AD 2, le second signal d'ordre CM 2, et le second signal de demande RQ 2 ne sont pas envoyés directement à la mémoi- re principale 10 mais à l'unité centrale de traitement 11 par l'intermédiaire de première, seconde et troisième lignes d'interconnexion 86, 87 et 88 reliées au premier multiplexeur 46, au second multiplexeur 47, et au pro- cesseur de signaux de demande 52, respectivement Cela signifie que l'unité de canaux 12 accède indirectement à la mémoire principale 10 par l'intermédiaire de l'unité centrale de traitement il lorsque la conversion d'adres- ses est nécessaire pour le second signal d'adresse AD 2. Supposons que l'unité de canaux 12 produise une demande de lecture de manière à lire un groupe de don- nées prédéterminé dans la mémoire principale 10 par uti- lisation d'une adresse virtuelle ou logique prédéterminée spécifiée par le second signal d'adresse AD 2 * Dans ce cas, le second signal d'adresse AD 2 et le second signal d'ordre CM 2 sont maintenus dans le second registre d'adresses 57 et le second registre d'ordres 62, respec- tivement, sous la commande du contrôleur de canal 55 Le second signal d'ordre CM 2 spécifie la demande de lecture. Simultanément, le circuit 72 de second signal de demande est chargé avec un niveau logique "l" comme le second si- gnal de demande RQ 2. Le second signal d'adresse AD 2 et le second si- gnal d'ordre CM 2 sont envoyés aux premier et second mul- tiplexeurs 46 et 47 et au contrôleur principal 35 Par conséquent, le second signal d'adresse et le second si- gnal d'ordre AD 2 et C 12 sont fournis au circuit de deman- de 37 Le second signal de demande RQ 2 est envoyé à par- tir du circuit 72 de second signal de demande au proces- seur de signal de demande 52 et au contrôleur principal 35 Répondant au second signal de demande RQ 2, le contrô- 10. leur principal 35 fait choisir par le premier multiple- xeur 46 le second signal d'adresse AD 2 Il en résulte que le premier multiplexeur 46 envoie le second signal d'adresse AD 2 comme signal d'adresse sélectionné au cir- cuit de tconversion d'adresse 45 Le circuit 45 convertit ou traduit le signal d'adresse sélectionné en adresse physique ou réelle correspondant à l'adresse logique pré- déterminée. Le contrôleur principal 35 fait sélectionner par le second multiplexeur 47 le second signal d'ordre CM 2. Le second multiplexeur 47 produit le second signal d'ordre CM 2 comme signal d'ordre sélectionné qui peut être appelé troisième signal d'ordre CM 3 o Après la conversion d'adresse par le circuit 45, le circuit de demande 37 est validé par le contrôleur prin- cipal 35 Plus spécifiquement, le processeur 52 vérifie si l'unité centrale de traitement 11 accède ou non à la mémoire principale 10 Si l'unité centrale de traitement 11 n'accède pas à la mémoire principale 10, le processeur de signaux de demande 52 produit le second signal de demande RQ 2 comme troisième signal de demande RQ 3 sur une ligne 91 de demande de mémoire principale Le troisième signal de demande RQ 3 est spécifié par le niveau logique " 1 " D'autre part, le processeur 52 produit le premier signal de deman- de RQ 1 comme troisième signal de demande RQ 3, alors que l'unité centrale de traitement 11 accède la mémoire princi- pale O 10 Cela signifie que l'unité, centrale de traitement il traite de préférence un accès provenant de l'unité cen- trale de traitement 11 par comparaison à un accès prove- nant de l'unité de canaux 12. La mémoire principale 10 reçoit letroisième signal de demande RQ 3 à une section 93 de commande de mé- moire La section 93 fournit un signal d'accusé de récep- tion ACK à l'unité centrale de traitement 11 par l'intermé- diaire d'une ligne 96 de signaux d'accusé de réception de 11. la manière connue lorsque la mémoire principale 10 peut recevoir le troisième signal de demande RQ 3 Le signal d'accusé de réception ACK est spécifié par le niveau logi- que " 1 " La réception du signal d'accusé de réception ACK met l'unité centrale de traitement 11 dans un état o cha- cun des bus de données, d'adresses et d'ordres, 15 à 17 peut être exclusivement utilisé par l'unité centrale de traitement 11. Le signal d'accusé de réception ACK est trans- féré par l'intermédiaire du circuit de commande de répon- se 53 au contrôleur principal 35 Le contrôleur 35 fait fournir par le circuit de conversion d'adresse 45 le troi- sième signal d'adresse AD 3 à la mémoire principale 10 par l'intermédiaire de la première ligne d'adresses 26, du bus d'adresses 16, et de la troisième ligne d'adresses 28. De même, le contrôleur 35 fait fournir par le second mul- tiplexeur 47 le troisième signal d'ordre CM 3 à la mémoire principale 10 par l'intermédiaire de la première ligne d'ordre 31, du bus d'ordres-17, et de la troisième ligne d'ordres 32 Ainsi, le troisième signal d'accès qui est une combinaison du troisième signal d'adresses AD 3 et du troisième signal d'ordre CM 3 est fourni par le circuit d'accès 36 à la mémoire principale 10 Il en résulte que la combinaison du circuit de conversion d'adresse 45 et du second multiplexeur 47 peut être appelée premier circuit de fourniture pour fournir le troisième signal d'accès à la mémoire principale 10 De même, le processeur 52 de si- gnaux de demande peut être appelé second circuit de four- niture pour fournir le troisième signal de demande RQ 3 à la mémoire principale 10 Il va sans dire que les premier et second signaux d'accès sont sélectionnés comme troi- sième signal d'accès lorsque les premier et second si- gnaux de demande RQ 1 et RQ 2 sont choisis comme troisième signal de demande RQ 3, respectivement En d'autres termes, le signal choisi parmi les premier et second signaux 12. d'accès correspond au signal choisi des premier et se- cond signaux de demande RQ 1 et RQ 2. La mémoire principale 10 exécute une opération en conformité avec le troisième signal d'ordre après in- terprétation du troisième signal d'ordre CM 3 Dans la mesure o l'on suppose auparavant que le troisième signal d'ordre CM 3 spécifie la demande de lecture, l'opération de lecture est exécutée pour lire le groupe de données prédéterminé dans la mémoire principale 10 en conformité avec le troisième signal d'adresse AD 3. Lorsque le groupe de données prédéterminé est mis sur la troisième ligne de données 23, le circuit 93 de commande de mémoire produit un s ignal d'indication IND qui indique l'extraction ou fourniture du groupe de don- nées prédéterminé Le signal d'indication IND est transmis par une ligne de signaux d'indication 98 au'cir- cuit 53 de commande de réponse de l'unité centrale de traitement 11. * En liaison avec la figure 2 ainsi qu'avec la figure 1,le circuit 53 de commande de réponse comprend des premier et second circuits de commande de stockage 101 et 102 pouvant fonctionner en réponse aux signaux de comman- de C pour le stockage des premier et second signaux de demande RQ 1 et RQ 2, respectivement Les premier et second signaux de demande RQ 1 et RQ 2 proviennent des premier et second circuits de commande de stockage 101 et 102 pour être envoyés au contrôle principal 35 et à l'unité de ca- naux 12 par l'intermédiaire de première et seconde portes ET 106 et 107 validées par le signal d'indication IND. Dans l'exemple illustré, le second signal de demande RQ 2 est fourni comme signal de mise sous tension EG par le second circuit de commande de stockage 102 à l'unité de canaux 12 par l'intermédiaire de la seconde porte ET 107 et d'une ligne intérieure de connexion 108 Le signal EG est spécifié par le niveau logique " 1 ". 13. Recevant le signal EG, le contrôleur de canaux recherche le second signal d'ordre CM 2 stocké dans le second registre d'ordres 62 Dans la mesure oa le second signal d'ordre CM 2 indique la demande de lecture, le con- trôleur 55 met le premier registre de données 76 à l'état de validation Il en résulte que le groupe de données pré- déterminé qui se trouve sur le bus de données 15 est pris en charge dans le premier registre de données 76 par l'in- termédiaire de la seconde ligne de données 22 Ainsi, le signal de mise sous tension EG sert à affecter le bus de données 15 à l'unité de canaux 12 lorsque le second si- gnal de demande RQ 2 est produit à l'unité 12. En figure 2, lorsque le premier signal de de- mande RQ 1 est lu dans le premier circuit de commande de stockage 101 pour être envoyé par l'intermédiaire de la première porte-ET 106 au contrôleur principal 35, l'unité centrale de traitement ll est mise en fonctionnement sous la commande du contrôleur principal de la manière usuelle. On signalera ici que le signal d'accusé de ré- ception et le signal d'indication ACK et IND sont envoyés à l'unité centrale de traitement Il seule même lorsque le second signal de demande RQ 2 est choisi par le processeur 52 de signaux de demande Par conséquent, il est inutile d'ajouter un drapeau à chacun des signaux ACK et IND de manière à identifier l'unité centrale de traitement Il et l'unité de canaux 12. Bien que la description ait été faite jusqu'ici en ce qui concerne une demande de lecture, le système illus- tré peut effectivement fonctionner lorsqu'une demande d'écriture est émise par l'unité de canaux 12 sous forme du second signal d'ordre CM 2 Dans ce cas, le signal d'alimen- tation EG est alors renvoyé aussi à l'unité de canaux, comme dans le cas de la demande de lecture Le contrôleur de canaux 55 valide le second registre de données 77 pour envoyer un groupe de données qui y est maintenu à la mémoi- 14. re principale 10 par l'intermédiaire du bus de don- nées 15, après recherche du second signal d'ordre CM 2. Toutes les autres opérations sont semblables à celles men- tionnées ci-dessus. Ainsi, le système de traitement de données il- lustré exécute une conversion d'adresse à haute vitesse de chaque adresse logique provenant de l'unité de canaux 12, par l'utilisation du circuit de conversion d'adresse 45.En d'autres termes, aucun circuit interne de conver- sion d'adresse n'est nécessaire dans l'unité de canaux 12 Il est par conséquent possible de réduire l'importan- ce du matérieu nécessaire pour la conversion d'adresse. De plus chacun des bus de données d'adresses et d'ordres à 17 est effectivement affecté à l'unité centrale de traitement 11 et à l'unité de canaux 12, car l'unité cen- trale de traitement 11 contrôle toujours la demande d'accès émise par l'unité de canaux 12 sous forme d'une adresse logique. Alors que la présente invention a été décrite jusqu'ici en liaison avec un mode de réalisation préféré, il sera facilement possible à l'homme de l'art de la met- tre en pratique de diverses autres manières Par exemple, une adresse réelle peut être envoyée de l'unité de ca- naux 12 par l'intermédiaire de l'unité centrale-de trai- tement 11 à la mémoire principale 10 Le signal d'indi- cation IND peut être employé pour faire une distinction entre l'extraction et la fourniture d'un groupe de don- nées Dans ce cas, soit un signal d'extraction, soit un signal de fourniture est délivré par le circuit de com- -30 mande de réponse à chacun des contrôleurs principal et de canaux 35 et 55 La production d'un tel signal d'ex- traction ou de fourniture est possible grace à l'utilisa- tion d'un décodeur Avec cette structure, le second re- gistre d'ordres 62 peut ne pas être contrôlé par le con- trôleur de canaux 55 En outre, le signal d'accusé de 15. réception ACK peut être contrôlé dans le circuit 53 de commande de réponse en même temps que le S premier et second signaux de commande RQ 1 et RQ 2 pour distribuer in- dividuellement le signal d'accusé de réception ACK au contrôleur principal et de canaux 35 et 55, respective- ment. La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, el- le est au contraire susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. 16. REVENDICATIONS 1 Unité centrale de traitement ( 11) dans un système de traitement de données destiné à être utilisé à l'accession d'une mémoire principale ( 10) à partir de C l'unité centrale de traitement et d'une unité de canaux ( 12) par l'intermédiaire d'un bus de données ( 15) partagé par les unités centrale de traitement et de canaux, cette unité centrale de traitement comprenant un moyen de pro- duction ( 38, 39) de premier signal d'accès pour produi- re un premier signal d'accès (AD 1 +CM 1) et un moyen de production ( 51) de premier signal de demande pour produire un premier signal de demande (RQ 1), l'unité de canaux comprenant un moyen de production ( 57, 62) de second si- gnal d'accès pour produire un-second signal d'accès (AD 2 + CM 2) et un moyen de production ( 72) de second si- gnal de demande pour produire un second signal de demande (RQ 2), la mémoire principale produisant un signal d'accu- sé de réception (ACK) lorsqu'elle est accédée, caractéri- sée en ce qu'elle comprend en outre: un premier moyen de fourniture ( 46, 47) répondant à un signal sélectionné des premier et second signaux d'accès pour fournir un troisième signal d'accès (AD 3 + Cm 3) à la mémoire principale ( 10) par l'intermé- diaire du bus de donnée ( 15); un second moyen de fourniture ( 52) couplé au premier moyen de fourniture pour délivrer l'un des premier et second signaux de demande à la mémoire principale qui est choisi en correspondance avec le signal choisi des premier et second signaux d'accès; et un moyen de mise sous tension ( 53) coupié au second moyen de fourniture et au moins au moyen de produc- tion de second signal de demande et répondant au signal d'accusé de réception pour mettre sous tension l'unité de canaux avec le bus de données affecté à l'unité de canaux lorsque le moyen de production de second signal de demande 17. produit le second signal de demande et le second moyen de fourniture délivre le second signal de demande comme étant l'un des premier et second signaux de demande. 2 Unité centrale de traitement selon la re- vendication 1, caractérisée en ce que les premier et se- cond signaux d'accès comprennent des premier et second signaux d'adresses (AD 1; AD 2) donnés sous forme d'adresses logiques, respectiveent, le troisième signal d'accès (AD 3 + CM 3) comprenant un troisième signal d'adresse (AD 3) pour spécifier physiquement chaque adresse de la mémoire principale, o le premier moyen de fourniture comprend un moyen ( 45) de conversion d'adresse pour convertir un signal sélectionné des premier et second signaux d'adresse en troisième signal d'adresse. 3 Unité centrale de traitement selon la reven- dication 2, les premier et second signaux d'accès compre- nant des premier et second signaux d'ordre concernant les premier et seconds signaux d'adresse pour spécifier des ordres devant être envoyés à la mémoire principale, res- pectivement, o le premier moyen de fourniture comprend un moyen pour fournir à la mémoire principa- le un signal choisi parmi les premier et second signaux d'ordre comme constituant une partie du troisième signal d'accès. 4 Unité centrale de traitement selon la reven- dication 1, caractérisée en ce que le moyen de mise sous tension, comprend un moyen ( 55) répondant au signal d'accusé de réception de demande et couplé aux premier et second mo- yens de production de demande pour fournir & l'unité de canaux un signal de mise sous tension CEG) de canal de ma- nière à affecter le bus de donnée à l'unité de canaux lorsque le second signal de demande (RQ 2) est envoyé à la mémoire principale comme signal de demande choisi; l'unité de canaux ( 12) comprenant: 18. un moyen couplé au moyen ( 57, 62) de produc- tion de second signal d'accès et répondant au signal de mise sous tension (EG) de canal pour exécuter l'opération en conformité avec le second signal d'accès.