FR 2533061 A1 19840316 FR 8308994 A 19830531 La présente invention concerne une mémoire à semiconducteurs. Une mémoire dynamique à accès direct ou aléa- toire, constituée par une pluralité de transistors à effet de champ à grille isolée (désignés ci-après sous le terme abrégé de transistors "MOSFET"), telle que représentée sur la figure l annexée à la présente demande, a été proposée par le passé. Dans la mémoire dynamique à accès direct du ty- pe décrit ci-dessus, le réseau de cellules de mémoire M-ARY se compose de plusieurs cellules de mémoire constituées cha- cune par un condensateur Cs de mémorisation des données et par un transistor MOSFET Qm de sélection d'adresses et-qui sont disposées sous la forme d'une matrice,de plusieurs couples D, D de lignesde transmission de données complémen- taires et de plusieurs lignes de transmission de mots W. Le réseau de cellul Esde mémoire M-ARY comporte également des cellules fictives DMC, qui sont disposées aux pointsd'intersection entre les lignes de transmission de mots fictives et les couples de lignes de transmission de données complémentaires, de manière à produire une tension de référence pour la détection d'un signal lu provenant des cellules de mémoire Chacune des cellules fictives DMC est réalisée dans les mêmes conditions de fabrication et avec les mêmes constantes de conception que les conditions et constantes de conception des cellules de mémoire, à ceci près que la capacité du condensateur possède une valeur égale à environ la moitié de celle du condensateur Cs de la cellule de-mémoire. Par conséquent, lorsque les cellule de mémoire raccordéesà l'une des lignes de transmission de données D (D) sont sélectionnées, les cellules fictives raccordées à l'autre ligne de transmission de données D (D) sont sélec- tionnées simultanément Le niveau du signal lu délivré par les cellules de mémoire et la tension de référence provenant des cellules fictives sont transmis à des amplificateurs de lecture ou de détection SA et sont amplifiés par ces ampli- ficateurs. Chaque amplificateur de détection SA se compose de deux transistors MOSFET Q 1 et Q 2 qui sont interconnectés selon un montage croisé l'un à l'autre, et l'opération de réaction positive de ces transistors amplifie de façon dif- férentielle un signal faible. Cette opération de réaction positive est déclen- chée simultanément lorsqu'un transistor MOSFET Q 9, qui est disposé en commun avec les amplificateurs de détection de l'autre ligne de transmission de données, est rendu conduc- teur par un signal 0 de commande des amplificateurs de pa détection Sur la base de la différence de potentiel entre le niveau du signal lu tiré des cellules de mémoire et la tension de référence provenant des cellules fictives, que -'on obtient à l'instant de l'adressage, le potentiel de la ligne de-transmission de données possédant le potentiel supérieur chute avec une rapidité plus faible et le po- tentiel de la ligne de transmission de données possédant le potentiel inférieur chute avec une rapidité plus impor- tante par suite de l'opération-de réaction positive, cepen- dant que la différence de potentiel s'accroit L'opération de réaction positive s'arrêtellorsque le potentiel de la ligne de transmission de données possédant un potentiel in- férieur tombe au-dessous de la tension de seuil des transis- tors MOSFET, si bien que le potentiel de la ligne de trans- mission de données possédant le potentiel supérieur reste à un niveau élevé prédéterminé, tandis que le potentiel de la ligne de transmission de données possédant un potentiel in- férieur atteint finalement la valeur O V. Parmi les signaux lus des couples D, D des li- gnes de transmission de données complémentaires, qui sont ainsi amplifiés, seuls ceux qui sont sélectionnés par un commutateur de colonnes C-SW sont transmis aux couples CD, CD de lignes de transmission de données communeset sont en- voyés dans un amplificateur principal MA et dans un tampon de sortie de données DOB. Le symbole RC-DRC représente=un circuit déco 4 deur qui forme des signaux de sélection pour les lignes de transmission de mots et les lignes de transmission de don- nées conformément aux signaux d'adresses délivrés par un tampon d'adresses ADB. Comme résultat de leurs études, les auteurs à la base de la présente invention ont trouvé que, lorsque les amplificateurs de détection du type décrit ci-dessus sont utilisés, il se présente les problèmes indiqués ci- après. Lorsqu'un signal d'échantillonnage d'adresse RAS change pour passer à un niveau faible comme représen- té dans le chronogranme de la figure 2, annexa à la présente demande, chaque circuit prévu pour l'opération de sélec- tion des lignes de transmission de mots commence à fonc- tionner Le courant de fonctionnement provoque une chute de tension dans une ligne d'alimentation en énergie si bien que le potentiel de masse V et un potentiel du cir- -cuit d'alimentation en énergie Vcc varient. Ensuite, le potentiel V de la ligne de trans- w mission de mots sélectionnée augmente lorsque le potentiel du signal O de cadencement de la sélection des lignes de transmission de mots augmente La ligne de transmission de mots possède une résistance de câblage et une capacité para- site Pour cette raison lorsque le potentiel de la ligne de trans- mission de mots augmente, son accroissement est rapide à proximité du circuit décodeur CR-DCR, comme cela est re- présenté par une ligne en-trait plein, mais est faible dans les parties qui sont distantes du circuit décodeur, comme cela est représenté par une ligne formée de tirets. Par conséquent le potentiel du signal 0 de commande des pa amplifidateurs de détection augmente après que les cellules de mémoire raccordées dans la partie distante de la ligne de transmission de mots sont sélectionnées. Lorsque le potentiel du signal O de commande Pa des amplificateurs de détection estaugmenté de cette maniè- re, les amplificateurs de détection raccordés aux couples des lignes de transmission de données complémentaires D, D commencent ensemble à réaliser l'opération de réaction positive mentionnée ci-dessus, de sorte que le potentiel VBB du substrat semiconducteur est réduit par le couplage par capacité aux lignes de transmission de données. Il s'ensuit que la tension de référence Vref, produitepar la division des tensions Vcc et VSS mentionnées précédemment, varie en direction du côté du niveau bas, sous l'effet du couplage par la capacité avec le substrat semicon- ducteur Cette tension de référence Vref est utilisée pour déterminer les niveaux du signal d'entrée du tampon d'adres- ses ADB et du tampon d'entrée de données DIB Par conséquent le tampon d'adresses ADB et le tampon d'entrée de données DIB réalisent une opération telle qu'elle entraînerait une mauvaise estimation du niveau haut, bien que les signaux d'adresses externes YA-et le signal de données enregistrées DIN soient à un niveau bas. Le cadencement de la variation du potentiel du signal O de commande des amplificateurs de détection coin- pa cide essentiellement avec le cadencement avec lequel le sys- tème CAS (ligne de transmission de données) adresse des si- gnaux, c'est-à-dire que les signaux d'adresses YA sont in- troduits dans le tampon d'adresses ADB, étant donné que le signal d'échantillonnage d'adresses CAS est au niveau bas. C'est pour cette raison qu'il existe une forte probabilité qu'il se produise un fonctionnement erroné tel que décrit ci-dessus. En outre, il est nécessaire de produire le si- gnal 0 x de cadencement de sélection des lignes de transmis- sion de mots en synchronisme avec le cadencement de sélec- tion des cellules de mémoire raccordées aux parties distan- tes de la ligne de transmission de mots, par rapport au circuitdécodeur CR-DCR Par conséquent la commande du ca- dencement est difficile à réaliser en pratique Il existe. des différences relativement importantes dans la fabrica- tion en ce qui concerne la résistance du câblage et la ca- pacité parasite de la ligne de transmission de mots de sor- te qu'il se produit également une diversité dans la comman- de cadencée de sélection des cellules de mémoire dans les parties distantes de la ligne de transmission dé mots. C'est pourquoi une marge suffisante est fixée d'une manière générale pour un-retan d Td par rapport à l'ap- parition du signal O Xx de cadencement de sélection des li- gnes de transmission de mots, avant l'apparition du si- gnal 0 pa de commande des amplificateurs de détection eu égard aux variations décrites ci-dessus L'opération de Lecture des cellules de mémoire devient lente, par suite de l'existence de ce temps de retard Un autre problème tient au fait que, étant donné que le temps de retard Td doit âtre réglé à une valeur relativement élevée, le nom-. bre des éléments de circuit tels que des inverseurs pour la formation du circuit ou de la ligne à retard augmente et que le courant consommé prend une valeur d'autant plus élevée La présente invention est axée sur le fait d'éli- miner les problèmes décrits ci-dessus, qui ont été détectés par les auteurs à la base de la présente invention. Un but de la présente invention est de fournir une mémoire à semiconducteurs qui réduit très fortement l'apparition de bruits parasites dus au fonctionnement des amplificateurs de détection. Un autre but de la présente invention est de fournir une mémoire à semiconducteurs qui réalise un fonc- tionnement à grande vitesse. Un autre but de la présente invention est de fournir une mémoire à semiconducteurs qui réduit le nombre des éléments de circuits ainsi que le courant consommé. Ces buts ainsi que d'autres buts et la solution, qui leur est apportée conformément à l'invention, ressorti- ront de la description détaillée données ci-après, prise en référence aux dessins annexés, sur lesquels: la figure représente le schéma d'un circuit de la mémoire dynamique à accès direct, qui a été proposé par le passé; la figure 2 est un chronogramme permettant l'ex- plication du fonctionnement de la mémoire dynamique à accès direct de la figure 1; la-figure 3 A est le schéma d'un circuit de la- mémoire dynamique à accès direct conformément à une forme- de réalisation de la présente invention; la figure 3 B est un chronogramme servant à ex- pliciter le fonctionnement de positionnement des adresses de la mémoire dynamique à accès direct de la figure 3 A; la figure 4 est le schéma d'un circuit du ré- seau M-ARY de cellules de mémoire et des amplificateurs de détection SA représentés sur la figure 3 A; la figure 5 est un chronogramme servant à expli- citer le fonctionnement du réseau M-ARY de cellules de mémoi- re et des amplificateurs de détection SA représentés sur la figure 4; et la figure 6 est une vue en perspective et en cou- pe montrant un exemple de la structure d'éléments constituant une cellule de mémoire. Ci-après on va décrire les formes de réalisation préférées de l'invention. La figure 3 A représente le schéma d'un circuit de la mémoire dynamique à accès direct (une mémoire dynami- que à accès direct du type à agencement replié des lignes de transmission de bits) conformément à une forme de réalisa- tion de la présente invention. e- La mémoire à semiconducteurs de cette forme de réalisation utilise ce qu'on appelle un système à deux nap- pes, sans que la présente invention y soit particulièrement limitée La mémoire à semiconducteurs comporte des cellules de mémoire présentant une capacité de mémoire d'environ 64 kbits dans leur ensemble Chacumedes matrices de cellu- les de mémoire (réseaux de cellules de mémoire M-ARY 1, M-ARY 2) comporte des cellules de mémoire disposées selon 128 (lignes) et 256 (colonnes) et possède une capacité de mémoire de 32768 bits ( 32 kbits) Les blocs principauxde circuit sur le dessin sont représentés conformément à leur dispositif géométrique dans un circuit intégré à semiconduc- teurs réel (désigné ci-après sous le terme abrégé de circuit intégré "IC"). 128 signaux de sortie décodés, qui sont obtenus par décodage ides signaux d'adresses de lignes externes A O à 6 sont envoyés par les décodeurs de lignes (qui servent également d'étages d'attaque des lignes de transmission de mots) R-DCR 1, R-DCR 2 aux lignes de sélection d'adresses de lignes de chaque réseau de cellules de mémoire M-ARY 1, M-ARY 2. Un décodeur de colonnes D-D OR décode les signaux d'adresses de colonnes externes (des lignes de transmission) A 9 à Ai 5 et délivre 128 signaux de sortie décodés Chacun 9 15 de ces signaux de sortie décodés de sélection de colonnes est commun pour quatre colonnes, c'est-à-dire des colonnes des réseaux de cellules de mémoire de droite ou de gauche et des colonnes supérieures et inférieurs voisines à l'intérieur de chaque réseau de mémoire. Les signaux d'adresses externes A 7 à A 8 sont utilisés pour sélectionner l'une quelconque de ces quatre colonnes En d'autres:termes, ces signaux d'adresses exter- nes A 7, A 8 sont appliqués à un générateur de signaux O yij-SG. Le générateur de signaux O yij -SG décode les signaux d'adres- ses externes AY, A 8 et forme quatre signaux de slection de ses externes A 7, A 8 et forme quatre signaux de sélection de colonnes O y 00 ' y 01 ' O y O 10 et O yll' Des sélecteurs de commu- tation de colonnes CSW-51, CSW-52 sélectionnent une colonne parmi les quatre colonnes sélectionnées par les signaux d'adresses externes A 9 à A 15, sur la base des signaux de sélection de colonnes 000 ' y 01 ' O y 10 ' O yll Comme décrit ci-dessus, le décodeur servant à sélectionner les colonnes des réseaux de cellules de mémoi- re est subdivisé en deux étages, à savoir le décodeur de colonnes C-DCR et les sélecteurs de commutation de colon- nes:CSW-51 et CSW-52 Le décodeur est subdivisé en deux étages pour les raisons suivantes Tout d'abord il faut éliminer tout espace inutile à l'intérieur d'une micropla- quette à circuits intégrés En d'autres termes, la distan- ce (ou pas) de disposition d'une porte NON possédant une surface relativement importante et destinée à alimenter un couplede lignes de transmission de signaux de sortie de droite et de gauche du décodeur de colonne C-DCR suivant la direction longitudinale doit être fixée en conformité avec le pas de disposition des colonnes des cellules de mé- moire. Si le décodeur est subdivisé en deux étages, le nombre des transistors MOSFET formant la porte NON-ET peut être réduit et la surface, qu'ils occupent, peut être également réduite La seconde raison tient au fait que la charge appliquée à une ligne de trasmission de signaux d'adresses est réduite et la vitesse de commutation du signal d'adres- se est accrue par suite de la réduction du nombre des por- tes NON-ET devant être raccordées à une ligne de transmis- sion de signaux d'adresses; Le tampon d'adresses ADB délivre chacun des huit signaux d'adresses externes A O à A 7 et A 8 à A 15, gui sont multiplexés, selon huit ensembles de deux signaux d'adresses complémentaires (a 0, a 0) à (a 7, a 7) et (a 8, a 8) à (a 15, a 5), et les transmet au circuit décodeur en syn- chronisme avec les signaux de cadencement O ar Oac en con- formité avec le fonctionnement du circuit à l'intérieur de la microplaquette à circuits-intégrés. Le symbole CSG représente un générateur de si- gnaux de commande qui reçoit les signaux d'échantillonnage d'adresses RAS, CAS et les signaux de validation d'enregis- trement WO et forme les différents signaux décrits ci-des- sus et les différents signaux que l'on va décrire plus loin. La figure 3 B est un chronogramme de fonctionne- ment de la mémoire dynamique à accès direct représentée sur la figure 3 A. La mise en oeuvre du processus de positionnement des adresses dans la mémoire dynamique à accès direct décri- te ci-dessus sera expliquée en référence au chronogramme de la figure 3 B. Tout d'abord le générateur de signaux de com- mande CSG accroit le signal 0 ra de commande du tampon d'adres- ses pour l'amener au niveau haut conformément à la variation du signal d'échantillonnage d'adresses RAS du système de li- gnes, qui amène ce signal au niveau bas Dans ce cas, plu- sieurs types de couples de signaux d'adresses complémentai- res (a,a 0) à (a 6,a 6) sont envoyés par le tampon d'adresses ADB aux décodeurs de lignes R-DCR 1, R-DCR 2 par l'intermédiai- re de la ligne R-ADL de transmission d'adresses de lignes. Ensuite le signal 0 x de cadencement de sélec- tion des lignes de transmission de mots est relevé pour être amené au niveau haut, de sorte que les décodeurs de lignes R-DCR 1, R-DCR 2 passent à l'état actif et qu'une ligne de transmission de mots est sélectionnée parmi une plurali- té de lignes de transmission de mots de chaque réseau de cellules de mémoire M-ARY 1, M-ARY 2 et est relevé en étant amené au niveau haut. Conformément à la modification du signal d'échan- tillonnage d'adresses CAS qui amène ce signal au niveau bas, le générateur de signaux de commande CSG augmente la valeur 25330-61 du signal O ac de commande du tampon d'adress Edu système de colonnespour l'amener au niveau haut, de sorte que sept types de couples de signaux d'adresses complémentai- res (a 9,a 9) à (a 4, a 4) correspondant aux signaux d'adres- ses de colonnesexternes A 9 à A 15 sont appliqués aux déco- deurs des colonnes C-DCR à partir du tampon d'adresses ADB, par l'intermédiaire de la ligne C-ADL de trans- mission d'adresses de colonnes. Il en résulte que le potentiel du signal de la ligne de transmission de signaux de sortie à un couple par- mi 128 couples de lignes de transmission de signaux de sor- tie du décodeur de colonnes D-DCR passe au niveau haut Le signal à niveau haut est appliqué aux sélecteurs de commu- tation de colonnes CSW-51, CSW-52 par l'intermédiaire de ce couple de lignes de transmission de signaux de sortie. Le signal O de cadencementde sélection des y commutateurs de colonnes est ensuite relevé pour être ame- né au niveau haut, si bien que le circuit de protection de signaux O yij-SG devient actif. D'autre part les couples de signaux d'adres- ses complémentaires (a 7, a 7) correspondant au signal d'adres- se externe a 7 ont été appliqués aux circuits de production de signaux O yi-SG lorsque le signal O ar de commande du tam- y 1.J pon d'adresses passe au niveau haut, et les couples de si- gnaux d'adresses complémentaires (a 8, a 8) correspondant aux signaux d'adresses externes a 8 ont été appliqués lors que le signal O ac de commande du tampon d'adresse est amené au niveau haut. Lorsque le signal O y de cadencement de sélec- tion des commutateurs de colonnes est relevé en étant amené au niveau haut, le circuit de production de signaux O yij-SG dé- livre par conséquent les signaux de sélection de colonnes, essentiellement en même temps aux sélecteurs des commuta- teurs de colonnes CW-51, Ci-52. En d'autres termes, le circuit de production de signaux O yij-SG accroît le potentiel d'un signal de sélec- Oyl J tion de colonne en l'amenant au niveau haut conformément aux signaux d'adresses externes A 7 A 8, en synchronisme avec le signal O y de cadencement de sélection des commutateurs de colonnes. Dans les sélecteurs des commutateurs de colon- nes CSW-51 CSW-52, quatre transistors MOSFET, dont les grilles sont raccordées à un couple de ligne de sortie, son potentiel est relevé au niveau haut parmi les 128 cou- ples de lignes de transmission de signaux de sortie du dé- codeur de colonnes C-DCR, sont placés à l'état conducteur. Le signal de sélection de colonnes,situé au niveau haut, est envoyé au commutateur de colonnes C-SW 1 ou C-SW 2 par l'intermédiaire de l'un de ces quatre transistors MOSFET. De cette manière, sur l'ensemble des 512 cou- ples de transistors MOSFET dans les commutateurs de colon- nes C-SW 1, C-SW 2, deux transistors MOSFET sont sélection- nés et placés à l'état conducteur, si bien que les deux lignes d'un couple de lignes de transmission de données. * complémentaires D, D dans le réseau de cellules de mémoi- re sont raccordées au couple des lignes de transmission de données commune CD, CD. La figure 4 montre un exemple du réseau M-ARY de cellule de mémoire et des amplificateurs de détection SA. De la même manière que cela a déjà été décrit, le réseau M-ARY de cellules de mémoire se compose de plu- sieurs cellules de mémoire MC disposées selon une matrice et constitués chacun par un condensateur Cs de mémorisa- tion des données et par un transistor MOSFET q de sélec- tion d'adresses, par des couples de lignes de transmission de données complémentaires D, D et par des lignes de trans- mission de mots W. Les cellules fictives DMC, qui forment une ten- sion de référence pour la détection des signaux lus hors des cellules de mémoire, sont disposés au niveau des points d'intersection entre les lignes de transmission de mots fictives et les coqples de lignes de transmission de don- nées complémentaires, décrites ci-dessus Chaque cellule fictive est réalisée dans les mêmes conditions de fabri- cation et avec les mêmes constantes de conception que les conditions de fabrication des constante de concep- tion de la cellule de mémoire MC, à ceci près que la ca- pacité du condensateur est essentielleinert égale à la moi- tié de la capacité du condensateur Cs de la cellule de mémoire. Lorsque la cellule de mémoire raccordée à l'une des lignes de transmission de données D, (D) sont sélection- nées, les cellules fictives raccordées aux autres lignes de transmission de données D (D) sont sélectionnées simultané- ment Par conséquent le niveau du signal lu hors des cellu- les de mémoire et la tension de référence provenant des cel- lules fictives sont transmis aux amplificateurs de détec- *tion SA et sont amplifiés par les amplificateurs. -20 Chaque amplificateur de détection SA se compose de deux transistors MOSFET Q 1 et Q 2 couplés selon un coupla- ge croisé, et le fonctionnement à réaction positive de ces transistors amplifie,sous forme différentielle, un signal faible. Dans ces formes de réalisation, les sources des transistors MOSFET Q 1 Q 2 constituant chaque amplificateur de détection sont raccordées en commun et un transistor MOSFET Q 10 servant à recevoir le signal 0 a de commande des amplificateur de détection est raccordé à la source commune. Un transistor MOSFET Q 11 semblable est raccordé, de façon analogue, au transistor MOSFET Q 3 Q 4 constituant l'autre amplificateur de détection De la même manière un transis- tor MOSFET servant à recevoir le signal O pa de commande de amplificateurs de détection est prévu pour chaque amplifi- cateur de détection. Le câbla Qe servant à appliquer le signal 0 de pa commande des amplificateurs de détection aux grilles des transistors MOSFET Q 10, Q 11 et analogues possède la même constitution que celui des lignes de transmission de mots. Si la ligne de transmission de mots est constituée par une couche-de polysilicium électriquement conducteur formée d'un seul tenant avec l'électrode de grille du transistor MOSFET de sélection d'adresses de la cellule de mémoire, par exemple les électrodes de grilles des transistors MOS- FET Quo, Q 11 et analogues et le câblage commun pour ces éléments sont formées d'un seul tenant par la couche de polysilicium électriquement conducteur. Par exemple le fonctionnement en réaction posi- tive est déclenché simultanément lorsque ces transistors MOSFET Q 10, Q 11 et analogues sont placés à l'état conduc- teur par le signal 0 pa de commande des amplificateurs de détection Au moment de l'adressage, c'est-à-dire lorsque les cellules de mémoire des cellules fictives correspondant aux cellules de mémoire sont sélectionnées, le potentiel de la ligne de transmission de données possédant le potentiel le plus élevé chute avec une vitesse plus faible et le poten- tiel de l'autre ligne de transmission de données possédant un potentiel plus faible chute à une vitesse plus élevée, par suite de la différence de potentiel existant entre les couples des lignes de transmission de données, moyennant un accroissement de la différence entre lesdits potentiels. Le fonctionnement en réaction positive s'arrête lorsque le potentiel de la ligne de transmission de données'possédant le potentiel inférieur tombe au-dessous de la tension de seuil du transistor MOSFET, si bien que le potentiel de la ligne de transmission de données possédant un-potentiel su- périeur reste à un niveau haut prédéterminé, alors que le potentiel de la ligne de transmission de données possédant un potentiel faible tombe finalement à O V. Parmi les signaux lus des lignes de transmission de données complémentaires D, D, ainsi amplifiés, seuls ceux qui sont sélectionnés par le commutateur de colonnoe C-SW sont transmis aux lignes de transmission de données commu- nes CD, CD et sont envoyés à l'amplificateur principal MA et au tampon de sortie des données DOB. Le symbole CSG représente un générateur de si- gnal de commande, qui recoit des signaux d'échantillonnage d'adresses RAS, CAS et le signal de validation d' eftregis- trement WE et produit des signaux de commande 0 Pa, O x, rs O ar et analogues. La figure 6 est une vue en perspective et en coupe de la structure des éléments de la cellules de mémoi- re décrit ci-dessus. Sur le dessin, la référence 1 désigne un substrat semiconducteur de type P, la référence 2 désigne une pellicu- le isolante relativement épaisse (désignée ci-après sous le terme dé 'pellicule d'isolant de champ"); les références 4 et 5 désignent des régions semiconductrices du type N+, la référence 6 désigne une couche de polysilicium conducteur possédant un premier type de conductivité; la référence 7 désigne une couche d'inversion de surface de type N, la ré- férence 8 désigne une couche de polysilicium conducteur pos- sédant le second type de conductivité; la référence 9 dési- gne une couche de verre au phosphosilicate (PSG); et la référence 10 désigne une couche d'altminium Le substrat, la région de source, la région de drain, la pellicule d'iso- lant de grille et l'électrode de grille du transistor MOSFET Qm de sélection d'adresses sont constitués respectivement par le substrat semiconducteur 1 de type P mentionné ci-des- sus, la région semiconductrice de type N+ 4, la région demi- conductrice de type N+ 5, la pellicule d'isolant-de grille 3 et la couche de silicium polycristallin 8 possédant le se- cond type de conductivité. La couche de polysilicium conducteur 8 possédant le second type de conductivité est utilisée en tant que ligne de transmission de mots La couche d'aluminium 10 raccordée 1 + à la région semiconductrice de type N 5 est utilisée pour constituer la ligne de transmission de données complémentai- res D ou D. L'une des électrodes, la couche diélectrique et l'autre électrode du condensateur C de mémorisation s des données dans la cellule de mémoire sont formées respec- tivement par la couche de polysilicium conducteur 6 possé- dant le premier type de conductivité, la pellicule d'iso- lant de grille 3 et la couche d'inversion de surface de ty- pe N 7, décrite ci-dessus En d'autres termes, étant donné que la tension Vcc de la source d'alimentation en énergie est appliquée à la couche de polysilicium conducteur 6 pos- sédant le premier type de conductivité, cette tension Vcc induit la couche d'inversion de type N 7 à la surface du substrat semiconducteur de type P-1 par l'intemmédiaire de la couche d'isolant de grille 3 o Les pellicules d'isolant de grille, les électro- des de grille et leurs câblages commun pour les transistors MOSFET Q 1 W Qll et analogues, situées dans les amplificateurs de détection respectifs, sont formés de la même manière que la pellicule isolant 3 et que la couche de polysilicium con- ducteur 8 possédant le second type de conductivité, décrites ci-dessus Lorsque l'on forme une couche de molybdène-sili- cium (Mo-Si) à la surface de la pellicule isolante 3 afin de réduire la résistance de la ligne de transmission de mots, la même couche de Mo-Si est également formée sur les électrd- des de grille des transistors MOSFET Q 10, Q 11 et sur leurs câblages communs. Sur la figure 4, le signal a de commande des Pa amplificateurs de détection est appliqué suivant la meme direction que celle du signal de sélection des lignes de transmission de mots En d'autres termes, le signal O pa de commande des amplificateurs de détection est appliqué à partir du même côté que le décodeur de lignes (servant éga- lement d'étage d'attaque des lignes de transmission de mots (R-DCR). Un circuit de précharge PC est prévu pour cha- que couple de lignes de transmission de données complémen- taires Ce circuit reçoit l'impulsion de précharge O pc et applique la tension Vcc de la source d'alimentation en éner- gie aux couples des lignes de transmission de données com- plémentaires, de la même manière que les transistors MOSFET Q 17 ' Q 18 qui sont représentés de façon typique sur la figu- re 4 Cette impulsion de précharge O PC atteint un niveau haut lorsque le signal d'échantillonnage d'adresse est re- levé au niveau haut, et place à l'état conducteur les tran- sistors MOSFET Q 17 ' Q 18 et analoguesde manière qu'ils réalisent la précharge des lignes de transmission de don- nées complémentaires D 1, D 1 et analogues. Des transistors MOSPET Q 13 à Q 16 de rmmise à V'état initial sont prévus sur le coté distant de chaque ligne de transmission de mots par rapport au circuit de décodage R-DCR Lorsque le signal d'échantillonnage d'adres- ses est relevé en étant amené au niveau haut, ces transis- tors MOSFET sont placés à l'état conducteur et ramènent rapidement à l'état initial les lignes de transmission de mots depuis l'état de sélection à l'état de non sélection. Dans cette forme de réalisation, un transistor MOSFET Q 12 semblable de remise à l'état initial est branché dans la ligne de transmission du signal O pa de commande des amplificateurs de détection, étant donné que les transis- tors MOSFET Q 10 ' Q 11 et analogues doivent être rapidement placés à l'état bloqué de crainte que l'état conducteur de ces transistors MOSPET Q 1 o O Q 11 n'empêche l'opération de précharge dds circuits de précharge PC. Le signal de cadencement O rs commande le fonc- tionnement des transistors MOSFET de remise à l'état ini- tial. L'opération de sélection de la cellule de mémoire 17. etle fonctionnemient des amplificateurs de détection dans la forme de réalisation décrite ci-dessus vont être explici- tés en référence au chronogramme de la figure 5. Le potentiel Vw de la ligne de transmission de mots, qui est sélectionnée par suite de la montée du poten- tiel de signal O x de cadencement de sélection des lignes de transmission de mots, augmente La ligne de transmis- sion de mots possède une résistance de câblage et une ca- pacité parasite C'est pour cette raison que, alors que le potentiel de la ligne de transmission de mots sélection- née augmente rapidement à proximité dé la borne de sortie du circuit décodeur AR-DCR, comme cela est représenté par un trait plein sur le chronogramme, le potentiel situé dans la partie distante de la lignede transmission de mots par rapport au circuit décodeur R-DCR augmente d'une façon retardée, comme cela est représenté par la ligne formée de irets En d'autres termes, le potentiel de la ligne de transmission de mots à proximité de la borne de sortie du circuit décodeur, qui est raccordé à la ligne de trans- mission de mots pour la transmission des signaux de sélec- tion formés en lui-même, en directicr de cette dernière, va- rie de la façon représentée par la ligne en trait plein sur le chronogramme, tandis que le potentiel de la ligne de transmission de mots située à distance de la borne de sor- tie varie de la manière représentée par la ligne formée de tirets. Dans cette forme de réalisation, ile signal 0 Pa de commande de l'amplificateur de détection est augmenté conformément à l'opération de sélection des cellules de mé- moire situées dans la ligne de transmission de mots à pro- ximité du circuit décodeur AR-DCR 'Dans ce cas, les amplifi- cateurs de détection situés à proximité du circuit décodeur R-DCR commencent à avoir un fonctionnement à réaction posi- tive étant donné que le signal 0 pa de commande des amplifi- cateursde détection augmente rapidement, comme cela est re- présenté par une ligne en trait plein sur le dessin D'autre part les amplificateurs de détection situés dans les parties distantes par rapport aux circuits décodeurs AR-DOR commen- cent, avec retard, à fonctionner avec une réaction positive étant donné que le signal 0 a de commande de l'amplifica- teur de détection augmente avec retard comme cela est repré- senté par la ligne formée de tirets sur le dessin. De cette manière les amplificateurs de détection commencent à réaliser leur fonctionnement en réaction positi- ve conformément au retard de propagation du signal de caden- cement O Pa dans la ligne de transmission du signal de commande dies amplificateurs de détection (ligne à retard), c'est-à-di- re en synchronisme avec le cadencement de sélection des li- gnes de transmission de mots respectives, pendant un inter- valle de temps relativement long T En d'autres termes les cellules de mémoire et les cellules fictives sont sélection- nées de façon séquentielle, en partant des cellules disposées à proximité du circuit décodeur AR-DCR pour aboutir jusqu'aux cellules disposées dans des parties distantes, et conformément à la sélection, les amplificateurs de détection commencent également de façon séquentielle à fonctionner en réaction posi- tive, et ce en partant de l'amplificateur de détection SA 256 disposé à proximité des circuits décodeurs AR-DCR, jus- qu'à l'amplificateur de détection SA 1 disposé dans des par- ties distantes. Cet agencement permet de réduire la chute du po- tentiel VBB du substrat semiconducteur sous l'effet du cou- plage capacitif entre le substrat semiconducteur et la ligne de transmission de données Il en résulte que la variation du niveau de la tension de référence Vref peut être également réduite, si bi Enqu'il est possible d'éliminer le fonctionne- ment erroné au moment o les signaux d'adresses de colonnes et le signal de données enregistréoe sont introduits dans le tampon d'adresses ADB et dans le tampon d'entrée de données DIB. Le cadencement, avec lequel le signal 0 de Pa commande de l'amplificateur de détection doit être produit, peut être adapté au cadencement de sélection des cellules de mémoire à proximité de la ligne de transmission de mots de sorte que la commande du cadencement devient simple. Lorsque la ligne de transmission de mots et la ligne de transmission de signaux servant à la transmission du signal 0 Pa de commande de l'amplificateur de détection sont formés simultanément moyennant les techniques connues jusqu'alors de fabrication des circuits intégrés à semicon- ducteurs, il est probable qu'il se produit une modification de la résistance et de la capacité parasite de la ligne de transmission de mots sous l'effet de variations dans les conditions de fabricatioe et cela entraîne une modification similaire de la résistance et de la capacité parasite de la ligne detransmission de signaux En d'autres termes, lors- que les caractéristiques de retard de la'ligne de transmis- sion de mots varient par suite de variatiorn de conditions de fabrication, les caractéristiques de retard de la ligne de transmission de signaux varient de la même manière O Par conséquent, lorsque le cadencement de sélection des cellu- les de mémoire varie par suite de variations des conditions de fabrication, le cadencement de fonctionnement des ampli- ficateurs de détection varie de la même manière Par consé- quent la modification du cadencement de sélection de la li- gnê de transmission de mots est décalée par suite de la mo- dification du cadencement de fonctionnement des amplifica- teurs de détection. En outre-, le temps de retard Td du signal O pa de commande de l'amplificateur de détection par rapport au signal O x de commande de cadenéement de sélection des li- gnes de transmission de mots -peut être réduit si bien que la construction du c Ircuit ou de la ligne à retard servant à former le signal 0 de commande de l'amplificateur de pa détection peut être simplifiée et que sa consommation de courant peut être également réduite. La présente invention n'est pas limitée de fa- çon particulière à la forme de réalisation décrite ci-des- sus. Les transistors MOSFET Q 10 ' Q 11 peuvent être remplacés par des transistors MOSFET possédant des carac- téristiques de conductance relativement faible et par des transistors MOSFET possédant des caractéristiques de con- ductance relativement élevées, selon un montage en paral- lèle si bien que le signal O pa de commande des amplifica- pa teursde détection est appliqué auxtransistors MOSFE Tpossé- dans les caractéristiques de conductance relativement fai- bles, tandis que le signal O pa de commande dds amplifica- pa teuis de détection, retardé, est appliqué auxtransistors MOS- FET possédant les caractéristiques de conductance relative- ment élevée Cet agencements permet de réduire la chute du potentiel au niveau haut de la ligne de transmission de don- nées au début de l'opération de réaction positive de l'am- plificateur de détection. Etant donné que les données correspondant au ni- veau haut, mémorisées dans les cellules de mémoire, sont lues et enregistrées de façon répétée, il est probable qu'elles sont lues en tant que données correspondant au niveau bas Afin d'empêcher un tel fonctionnement erroné,il est possible de monter un circuit de régénération active dans le couple des lignes de transmission de données complémentai- res Un tel circuit de régénérationactive est décrit de façon détaillée dans la demande de brevet japonais N 209 397/1981 -déposée au nom de MATSUURA en date du 25 Décembre 1981 et ayant pour titre "Dispositif à circuits intégrés de mémoire RAM dynamique" C'est pourquoi l'explication d'un tel circuit n'est pas reproduite icio La construction du réseau de mémoire peut être mo- difiée de différente façons. La présente invention peut être largement appli- quée, outre à la mémoire dynamique à accès direct, égale- ment à des mémoires à semiconducteurs telle qu'une mémoire RAM comportant des amplificateurs-de détection ou de lec- ture montés dans les lignes de transmission de données,une mémoire ROM (mémoire Morte) et autres. REVENDICATIONS 1 Mémoire à semiconducteurs, caractérisée en qu'elle comporte un réseau de mémoire (M-ARY 1,) compor- tant plusieurs cellules de mémoire (MC) qui possèdent cha- cune une borne de sélection et une borne de sortieet qiisont disposées sous la forme d'une matrice, plusieurs lignes de transmission de mots (Wl, ) qui sont prévues chacune pour chaque ligne desdites cellules de mémoire (MC) et auquelles sont raccordées lesdites bornes de sélection dudit ensemble de cellules de mémoire (MC), et plusieurs lignes de trans- mission de données (D 1,), qui sont prévues chacune pour chaque colonne desdites cellules de mémoire (MC) et auxquel- les sont raccordées lesdites bornes de sortie dudit ensem- ble de cellulesde mémoire (MC), un circuit de sélection (C-S Wj) comportant plusieurs bornes de sortie qui scont raccordées chacune à une extrémité de chacune desdites li- gnes de transmission de mots (W 1,) qui forme un signal de sélection permettant de sélectionner une ligne de cel- lulesde mémoire (MA) parmi plusieurs lignes de cellules de mémoire, plusieurs amplificateurs de détection'(SA 1,), prévus chacun pour chacune des colonnes de cellules de mé- moire (MC) comportant des bornes d'entrée-sortie auxquelles sont raccordées lesdites lignes de transmission de données (Dl,) pour lesdites colonnes de cellules de mémoire, et des bornes de commande, et des moyens de commande (CSG) ser- vant à appliquer des signaux de commande aux bornes de com- mande desdits amplificateurs de détection (SA,) de sorte que le fonctionnement desdits amplificateurs de dé- tection est déclenché à des instants de cadencements diffé- rents les uns des autres. 2 Mémoire à semiconducteurs selon la revendica- tion 1, caractérisée en ce que lesdits moyens de commande (CSG) produisent de façon séquentielle les signaux de com- mande envoyés auxdits amplificateurs de détection (SA 1) dans l'ordre en partant des amplificateurs de détection cor- respondant auxdites colonnes de cellules de mémoire (MC) disposées physiquement à proximité des bornes de sortie dudit circuit de sélection (C-SW 1,), puis jusqu'aux- dits amprificateurs de détection correspondant auxdites colonnes de cellules de mémoire (MC) disposées physique- ment à proximité des bornes de sortie dudit circuit de sélection (C-SW 1,) de telle manière que le fonctionne- ment est déclenché séquentiellement dans l'ordre à partir desdits amplificateurs de détection correspondant auxdi- tes colonnes de Cellules de mémoire disposées physique- ment à proximité des bornes de sortie dudit circuit de sélection jusqu'auxdits amplificateurs de détection cor- respondant auxdites colonnes de cellules de mémoire phy- siquement distantes des bornes de sortie dudit circuit de sélection. 3 Mémoire à semiconducteurs selon la reven- ication 2, caractérisée en ce que lesdits moyens de com- mande de (CSG) comprennent un circuit de commande (CSG) servant à produire un signal ( O pa) de commande des ampli- ficateurs de détection, un circuit de retardement servant à recevoir le signal de commande des amplificateurs de dé- tection et produisant des signaux de commande possédant des retards réciproquement différents, et que ledit cir- cuit de retardement délivre de façon séquentielle le si- gnal de commande de ( O)auxdits amplificateurs de détec- Pa tion (SA 1,) dans l'ordre en partant desdits amplifica- teurs de détection correspondant auxdites colonnes de cel- lules de mémoire disposées physiquement à proximité des- dites bornes de sortie dudit circuit de sélection (C-SW 1, ) jusqu'auxdits amplificateurs de détection correspon- dant auxdites colonnes de cellules de mémoire distantes physiquement desdites bornes de sortie dudit circuit de sélection. 4 Mémoire à semiconducteurs selon la reven- dication 3, caractérisée en ce que ledit circuit de retarde- ment est constitué par une ligne à retard possédant plu- sieurs bornes de sortie et disposée en parallèle avec lesdites lignes de transmission de mots (W 1,) et que le signal ( O Pa) de commande des amplificateurs de détec- tion est appliqué à la ligne à retard à partir d'un côté sur lequel ledit circuit de sélection (C-SW 1,) est disposé, de sorte que les signaux de commande possédant des retards réciproquement différents et devant être ap- pliqués auxdits amplificateurs de détection (SA 1,) sont prélevés à partir des bornes de sortie de ladite li- gne à retard. Mémoire à semiconducteurs selon la revendi- cation 4, caractérisée en ce que le matériau d'une cou- che électriquement conductrice constituant ladite ligne à retard est essentiellement identique au matériau d'une couche électriquement condutrice constituant lesdites li- gnes de transmission de mots (W 1,), si bien que le temps de retardl de ladite ligne à retard est essentielle- ment identique au temps de retard desdites lignes de trans- mission de mots. 6 Mémoire à semiconducteurs selon la revendi- cation 4, caractérisée en ce que chacun desdits amplifica- teurs de détection (SA 11) comporte un circuit d'ampli- fication différentielle (Q 1, Q 2), qui comporte l'une des * 25 bornes d'entrée/sortie, à laquelle est raccordée la ligne de transmission de données correspondante (D 1,), et l'autre desdites bornes d'entrée-sortie à laquelle une ten- sion de référence (VCC) est appliquée, et dont le fonction- nement est commandé par le signal de commande ( O) appli- Pa qué à la borne de commande dudit amplificateur, et que, lorsque ledit signal de commande est appliqué à ladite borne de commande, ledit circuit d'amplification différen- tielle (Q 1 Q 2) commence à fonctionner en réalisant une opération de réaction positive de manière à amplifier la différence de potentiel entre le potentiel du signal prove- * 25 nant de ladite cellule de mémoire et la tension de référen- ce. 7 Mémoire à semiconducteurs selon la revendi- cation 6, caractérisée en ce que ledit circuit d'amplifica- tion différentielle (Q 1, Q 2) est constitué par un premier transistor MOSFET (Q 1) dont l'électrode de grille est rac- cordée à l'une des bornes d'entrée-sortie et dont l'électro- de de drain est raccordée à l'autre des bornes d'entrée-sor- tie, un second transistor MOSFET (Q 2) dort l'électrode de drain est raccordée à l'une des bornds d'entrée-sortie et dont l'électrode de grille est raccordée à l'autre des bornes d'entrée-sortie, et un élément à impédance variable (Q tes bornes de commande et est interposée entre la jonction des électrodes de source desdits premier et second transis- tors MOSFET, et le point de potentiel de masse du circuit. 8 Mémoire à semiconducteurs selon la revendi- cation 7, caractérisée en ce que chacune desdites cellules de mémoire (MC) est constituée par un transistor MOSFET (Qm) de sélection d'adresses, dont l'électrode de grille est rac- dordée à ladite ligne de transmission de mots (W 1,) et dont l'une des électrodes d'entrée-sortie est raccordée à ladite ligne de transmission de données (D 1,), et un condensateur (C) de mémorisation des données raccordé à s l'autre desdites électrodes d'entrée-sortie dudit transis- tor MOSFET de sélection d'adresses. 9 Mémoire à semiconducteurs selon la revendi- cation 8, caractérisée en ce qu'elle comporte en outre des éléments de précharge (PC 1,) servant à précharger ledit ensemble des lignes de transmission de données (D 1, ) des transistors MOSFET (Q 12 ';Q 16) de remise à l'état initial montés dans ladite ligne à retard de telle sorte que ledit élément à impédance variable de chacun desdits amplificateurs de détection (SA 1,) est amené dans un état d'impédance élevé par le transistor MOSFET de remise à l'état initial, alors que lesdites lignes de trans- mission de données subissent l'opération de précharge. Mémoire à semiconducteurs du type à agence- ment replié des lignes de transmission de bits, caractéri- sée en ce qu'elle comporte un réseau de mémoire (M-ARY 1,) comprenant plusieurs cellules de mémoire (MC) et plusieurs cellules fictives (DMC) comportant chacune une borne de sé- lection et une borne d'entrée-sortie, plusieurs lignes de transmission de mots (W 1,) auxquelles sont raccordées les bornes de sélection desdites dellules de mémoire (MC), plusieurs lignes de transmission de mots fictives (DW 1,) auxquelles sont raccordées lesdites bornes de sélection des- dites cellules fictives, et plusieurs couples de lignes de transmission de données complémentaires (D 1, D 1;) aux- quelles sont raccordées des bornes d'entrée-sortie desdites cellules de mémoire (MC) et desdites cellules fictives (DMC), un circuit de sélection (C-SW 1,) comportant plusieurs bornes de sortie raccordées à une extrémité de chacune des lignes de transmission de mots et des lignes de transmission de mots fictives et formant des signaux de sélection en rue de réaliser la sélection d'une ligne faisant partie dudit ensemble des lignes de transmission de mots (Wi,) et de l'une desdites lignes de transmission de mots fictives (DW 1, ) correspondant à ladite ligne de transmission de mots devant être sélectionnée, plusieurs amplificateurs dd détec- tion (SA 1,) comportant chacun un couple de bornesentrée- sortie raccordées auxdits couples de lignes de transmission de données complémentaires et à une borne de commande et am- plifiant la différence de potentiel entré le potentiel du si- gnal provenant de ladite cellule de mémoire (MC) et le poten- tiel de la référence provenant de ladite cellule fictive (DMC), et des moyens de commande (CSG) servant à appliquer des si- gnaux de commande aux bornes de commande desdits amplifica- teurs de détectionde telle sorte que l'amplificateur de dé- tection commence à fonctionner à des instants de cadencement différents. 11 Mémoire à semiconducteurs selon la revendica- tion 10, caractérisée en ce que lesdits moyens de commande (SHI) produisent de façon séquentielle les signaux de comman- de envoyés auxdits'amplificateurs de détection (SA 1,) dans l'ordre en commençant par lesdits amplificateurs de détection raccordés auxdits couples de lignes de transmission de données complémentaires, positionnées physiquement à proximité des bor- nes de sortie dudit circuit de sélection (C-SW 1,,) jusqu'aux amplificateurs de détection (S Ai,) raccordés auxdits cou- ples de lignes de transmission de données complémentaires physiquement distants desdites bornes de sortie, de sorte que le fonctionnement desdits amplificateurs de détection (SA 1,) commence dansl'ordre en partant desdits amplifica- teuns de détection raccordés auxdits couples de lignes de transmission de données complémentaires disposés physique- ment à proximité desdites bornes de sortie jusqu'awudits amplificateurs I lde détection raccordés auxdits couples de li- gnes de transmission de données complémentaires, distants physiquement desdits bornes de sortie. 12 Mémoire à semiconducteurs selon la revendi- cation 11, caractériséeen ce que lesdits moyens de commande (CSG) comprennent un circuit de commande (CSG) servant à former les signauc ( O pa) de commande des amplificateurs de Pa détection (SA 1, o) et un circuit de retardement recevant lesdits signaux de commande-des amplificateurs de détection et délivrant les signaux de commande possédant des temps de retard réciproquement différents de sorte que le circuit de retardement délivre de façon séquentielle des signaux de commande auxdits amplificateurs de détection (SA 1,) dans l'ordre en partant des amplificateurs de détection raccor- dés auxdits couples de transmission de données complémen- taires (D 1 D 1;) disposés physiquement à proximité des bornes de sortie dudit circuit de sélection jusqu'auxddÀts amplificateurs raccordés auxdits couples de lignes de trans- mission de données complémentaires, physiquement distants des bornes de sortie. 13 Mémoire à semiconducteurs selon la revendi- cation 12, caractérisée en ce que ledit circuit de retarde- ment se compose d'une ligne à retard comportant plusieurs bornes de sortie et disposée parallèlement auxdites lignes de transmission de mots (W 1,), et que les signaux ( O Pa) de commande des amplificateurs de détection sont appliqués à ladite ligne à retard à partir d'un côté sur lequel est disposé ledit circuit de sélection (C-SW 11,), *de sorte que les signaux de commande possédant des temps de retard réciproquement différents et appliqués auxdits amplifica- teurs de détection sont prélevés sur les bornes de sortie de ladite ligne à retard. 14 Mémoire à semiconducteurs selon la revendi- cation 13, caractérisée en ce que le matériau d'une couche électriquement conductrice formant ladite ligne à retard est essentiellement identique au matériau d'une couche électriquement conductrice constituant lesdites lignes de transmission de mots (W 1,) de sorte que le temps de re- tard de ladite ligne à retard est essentiellement égal au temps de retard desdites lignes de transmission de mots. Mémoire à semiconducteurs selon la revendi- cation 13, caractérisée en ce que chacun desdits amplifica- teurs de détection (SA,) est constitué par un premier transistor MOSFET (Q 1) dont l'électrode de grille est rac- cordée à une ligne dudit couple de lignes de transmission de données complémentaires (Dl, D 1;) et dont l'électrode de drain est raccordée à l'autre ligne dudit couple de li- gnesde transmission de données complémentaires, par un se- cond transistor MOSFET (Q 2) dont l'électrode de grille est raccordée à l'autre ligne dudit couple de lignesde transmis- sion de données complémentaires et dont l'électrode de drain est raccordée à une ligne dudit couple de ligne de transmit- sion de données complémentaires, et par un élément à impédan- ce variable (Q 1 o O Qll) qui est interposé entre la jonction des électrodes de source desdits premier et second transis- tors MOSFET (Q 1 ' Q 2) et le point de potentiel de masse du cuit et dont le fonctionnement est commandé par ledit si- gpal de commande ( O pa). 16 Mémoire à semiconducteurs selon la revendi- cation 15, caractérisée en ce que ledit élément à impédan- ce variable (Q 10 o Q 11) est constitué par un troisième tran- sistor dont l'une des électrodes de sortie est raccordée aux électrodes de source desdits premier et second transis- tors MOSFET (Q 1 ' Q 2) et dont l'autre des électrodes d'en- trée-sortie est raccordée au point de potentiel de masse du circuit, ledit troisième transistor recevant ledit si- gnal de commande sur sa grille. 17 Mémoire à semiconducteurs selon la revendi- cation 16, caractérisée en ce que chacune desdite cellules Mémoire (MC) est constituée par un transistor MOSFET (Qm) de sélection d'adresses, dontl'électrode de grille est rac- cordée à ladite ligne de transmission de mots (W 1,) et dont l'une des électrodes d'entrée/sortie est raccordée à l'une ou l'autre des lignes du couple &lignesde transmission de données complémentaires (D 1, D 1), et par un condensateur (Cs) de mémorisation des données raccordé à M'autre des électrodesd' entrée-sortie dudit transistor MOSFET de sélection d'adres- ses. 18 Mémoire à semiconducteurs selon la revendi- cation 17, caractérisée en ce que chacune des lignes de transmission de mots (W 1,) est constituepar une couche électriquement conductrice contenant une couche de polysi- licium électriquement conducteur et que ladite ligne est constituée par une couche électriquement conductrice con- tenant une couche de polysilicium électriquement conducteur. 19 Mémoire à semiconducteurs selon la revendi- cation 18, caractérisée en ce que ladite ligne de transmis- sion de mots (W 1,) est constituée par dne couche élec- triquement conductrice contenant une couche de polysilicium électriquement conducteur formée d'un seul tenant avec l'élec trode de grille dudit transistor MOSFET de sélection d'adres- se à l'intérieur de ladite cellule de mémoire (MC) et que la- dite ligne à retard est constituée par une couche électrique- ment conductrice contenant une couche de polysilicium élec- triquement conducteur formée d'un seul tenant avec l'élec- trod e grille dudit troisième transistor MOSFET à l'intérieur dudit amplificateur de détection (SA 1,). 20 Mémoire à semiconducteurs selon la revendi- cation 15, caractériséeen ce que ledit élément à impédance variable (Q 10 ' Q 11) est constitué par un quatrième transis- tor MOSFET dont les caractéristiques de conductance sont réglées à une valeur relativement faible et à un cinquième transistor MOSFET dont les:caractéristiques de conductance sont réglées à une valeur relativement élevée et qui est rendu conducteur plus lentement que ledit quatrième transis- tor MOSFET et est branché en parallèle avec ce quatrième transistor MOSFET. 21 Mémoire à semiconducteur selon la revendica- tion 11, caractérisée en ce qu'elle comporte en outre, un couple de lignes de transmission de données communes(DL, DL) et un circuit de commutation (CSW-51;) raccordant l'un dudit ensemble des couples de lignes de transmission de données complémentaires audit couple de lignes de trans- mission de données commune conformément au signal de sélec- tion produit à partir dudit circuit de sélection (C-SCW 1). 22 Mémoire à semiconducteurs selon la revendi- cation 21, caractérisée en ce que ledit circuit de sélection (C-SW 1;) reçoit deux ensembles de signaux d'adresses en- voyés depuis l'extérieur selon un agencement à division à partage du temps et forme les signaux de sélection devant être envoyés auxdites lignes de transmission de mots (W 1,) et auxdites lignes de transmission de mots fictives (DW 1,) ainsi que les signaux de sélection devant être appliqués aux- dits circuits de commutation (CSW-51,) -