FR 2526615 A1 19831110 FR 8208081 A 19820510 COUPLEUR A HAUT DEBIT ENTRE UN MULTIPLEX DE VOIES MIC ET UN COMMUTATEUR DE PAQUETS. La présente invention concerne un coupleur à haut débit entre un multiplex bidirectionnel de voies MIC et un commutateur de paquets Les voies MIC convoient des mots, tels que des octets, ayant un nombre pré- déterminé de bits et sont mdtiiplexÉes mot à mot En général, certaines voies MIC sont en mode-circuit et d'autres sont en mode-paquet, le commutateur étant alors un commutateur mixte qui commute aussi bien des voies en mode-circuit par exemple véhiculant la parole échantillonnée, que des voies en mode-paquet véhiculant chacune des trames d'une ou plusieurs voies logiques. Conformément aux recommandations internationales, les trames de chaque voie en mode-paquet sont séparées les unes des autres par des drapeaux qui sont des mots ayant une configuration prédéterminée telle que 01111110, et chaque trame sur le multiplex contient un zéro de bourrage après cinq " 1 " consécutifs afin qu'elle puisse être détectée convenablement. Le coupleur à haut débit est analogue à une interface entrée- sortie et traite le premier niveau relatif aux bits du niveau trame de la procédure des échanges de paquets A la réception, le coupleur extrait les zéros de bourrage dans les trames reçues provenant du mul- tiplex afin que le commutateur puisse traiter les trames au second ni- veau du niveau trame et au niveau paquet de la procédure, contrôle une séquence de contrôle de trame, compte les octets et les zéros extraits dans chaque trame et détecte les drapeaux et les début et fin de chaque trame Réciproquement, à l'émission, le coupleur insère les zéros de bourrage dans les trames émises par le commutateur, génère la séquence de contrôle de trame dans chaque trame, émet les octets fournis par le commutateur, génère des drapeaux et abandonne certaines trames ou met au repos certaines voies. Pour extraire les zéros de bourrage en vue de reconstituer les trames initiales ayant un nombre de mots prédéterminés, il est nécessaire de connaître le nombre de zéros déjà extraits dans les mots déjà reçus de la même trame Inversement, pour insérer les zéros de bourrage dans les trames initiales, il est nécessaire de connaître le nombre de zéros déjà insérés dans les mots déjà émis de la même trame. Dans des coupleurs à haut débit connus, le traitement des mots reçus en vue de l'extraction des zéros et des mots émis en vue de l'in- 2 - sertion des zéros s'effectuent trame par trame Le traitement exige donc la mémorisation de toute la trame reçue ou émise, suite à la détection desdra- peaux d'ouverture et de fermeture de la trame Puis après mémorisation de la trame, l'extraction ou l'insertion des zéros a lieu en différé Detelles conditions ont pour inconvénients majeurs de nécessiter une capacité de mé- moire très grande en proportion non seulement avec le nombre de voies MIC multiplexées mais également avec le nombre de mots contenus dans les trames. En outre, étant donné que la réception ou l'émission des trames n'est pas synchrone, des moyens d'insertion et d'extraction de zéros de bourrage doivent être assignés à chaque voie MIC. D'autres coupleurs "composites" connus comprennent des coupleurs élémentaires assignés chacun à une voie, ce qui impose un grand nombre de coupleurs élémentaires et de liaison entre ces derniers et le commutateur. Le but de la présente invention est de fournir un coupleur dans lequel la capacité de mémoire est réduite au maximum, c'est-à-dire aux ca- ractéristiques de traitement d'un mot de-chaque voie, et dans lequel les moyens de traitement des trames sont communs à toutes les voies en mode- paquet. A cette fin, un coupleur conforme à l'invention est caractérise en ce que les moyens d'extraction et d'insertion des zéros de bourrage com- prennent chacun des moyens logiques pour traiter uniquement un mot prédé- terminé à la fois et transmettre au moins une partie de celui-ci sous la forme d'un mot et des moyens de mémorisation ayant autant de cellules de mémoire que de voies pour mémoriser dans chaque cellule des caractéristi- ques écrites après le traitement d'un mot d'une voie et lues pour le trai- tement du mot suivant de ladite voie après les traitements des autres voies, à raison d'un mot par voie. Les moyens logiques de traitement peuvent comprendre des mémoires mortes de préférence programmables (PROM) ou des réseaux logiques de pré- férence programmables (FPLA). Le cycle de traitement d'un mot peut être résumé de la manière suivante Pendant l'intervalle de temps d'un mot d'une voie MIC, les moyens de mémorisation fournissent des caractéristiques appelées contextes,obte- nues lors du traitement du mot précédent de la même voie, aux moyens logiques Ainsi, pour des trames MIC ayant une durée de 125 ps, et incluant trente-deux octets assignés chacun à une voie à 64 kbit/s, le mot d'une voie ainsi que le contexte écrit en mémoire 125 ps auparavant - 3- sont traités par les moyens logiques Le nouveau contexte est rangé en mémoire pour le traitement du mot suivant de la même voie qui aura lieu 125 ps après un traitement analogue d'un mot de chacune des autres voies MIC par les mêmes moyens logiques Les mots sont ainsi traités au fur et à mesure de leur réception et non pas, comme selon l'art antérieur évoqué ci-dessus, après la réception de la trame complète Le coupleur se distingue aussi des coupleurs composites connus dans lesquels le multiplex est démultiplexé en la pluralité de voies afin que chacune de celles-ci soit traitée par un coupleur élémentaire. Selon une autre caractéristiques de l'invention, les moyens d'extraction de zéros de bourrage comprennent des moyens logiques pour compter le nombre de " 1 " en queue de chaque mot provenant du multi- plex, des moyens pour mémoriser ledit nombre de " 1 " d'un mot de chaque voie, des moyens logiques pour détecter les zéros de bourrage à extraire dans un mot provenant du multiplex en fonction notamment du nombre de " 1 " mémorisé du mot précédent de la même voie, des moyens logiques pour rejeter à la fin d'un mot les zéros de bourrage détectés, des moyens logiques pour extraire les zéros de bourrage détectés dans un mot et les remplacer en début de mot par les derniers bits du mot précédent, des moyens pour mémoriser un mot de chaque voie avec zéros de bourrage extraits, des moyens logiques pour compter le nombre de zéros de bourrage modulo le nombre prédéterminé de bits dans chaque voie au fur et à mesure de la réception des mots de ladite voie, des moyens pour mémoriser ledit nombre de zéros de bourrage pour chaque voie et des * 25 moyens logiques de recadrage sous forme d'un mot à transmettre au com- mutateur incluant au début des bits de fin d'un mot mémorisé avec zéros de bourrage extraits pour chaque voie et à la fin des bits de début du mot suivant de ladite voie avec des zéros de bourrage à la fin, le nombre desdits bits de début du mot suivant étant égal au nombre mémorisé de zéros de bourrage de ladite voie après le traitement dudit mot à transmettre. Selon une autre caractéristique de l'invention, les moyens d'in- sertion de zéros de bourrage comprennent des moyens logiques pour insérer les zéros de bourrage dans un mot provenant du commutateur, des moyens logiques pour compter le nombre de " 1 " en queue de chaque mot sortant des moyens d'insertion de zéros de bourrage, des moyens pour mémoriser ledit nombre de " 1 " pour un mot de chaque voie, des moyens -4 - logiques pour compter le nombre de zéros de bourrage à insérer dans un mot provenant du commutateur en fonction notamment du nombre de "I" mémorisé du mot précédent de la même voie, des moyens logiques pour former un mot avec les bits de début du mot avec les zéros de bourrage, des moyens logiques pour former un mot avec les bits de fin de mot avec les zéros de bourrage, des moyens pour mémoriser les bits de fin d'un mot avec les zéros de bour- rage de chaque voie, des moyens logiques pour compter le nombre de zéros de bourrage insérés modulo le nombre prédéterminé de bits dans chaque voie au fur et à mesure de l'émission des mots de ladite voie afin de tenir à jour 1 o le décalage entre le mot à transmettre sur le multiplex et le mot provenant du commutateur, des moyens pour mémoriser ledit nombre de zéros de bourrage pour chaque voie, et des moyens logiques de décadrage sous forme d'un mot à transmettre sur le multiplex incluant les bits de fin d'un mot précédent mémorisé avec zéros de bourrage pour chaque voie et les bits de début du suivant avec zéros de bourrage de ladite voie, le nombre desdits bits de fin de mot précédent étant égal au nombre mémorisé de zéros de bourrage de ladite voie après le traitement dudit mot précédent. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description qui suit d'un mode de réalisation préféré du coupleur selon l'invention, en référence aux dessins annexés correspondants dans lesquels: les Figs IA et IB sont des diagrammes temporels montrant le multiplexage des voies multiplex à 2048 kbit/s dans un supermultiplex à 16384 kbit/s et le multiplexage des voies à commuter à 64 kbit/s dans une voie à 2048 kbit/s; la Fig 2 est un bloc-diagramme schématique montrant le coupleur entre le supermultiplex et le commutateur; la Fig 3 est un bloc-diagramme schématique montrant l'organisa- tion du coupleur autour de logiques combinatoires et de mémoires RAM ainsi que les moyens d'adressage de ces mémoires; la Fig 4 est un diagramme temporel montrant les signaux pour l'adressage des mémoires RAM; la Fig 5 est un bloc-diagramme détaillé des moyens d'extraction de zéros de bourrage inclus dans la partie de réception du coupleur; la Fig 6 est un bloc-diagramme détaillé du circuit de contrôle de parité inclus dans la partie de réception, les Figs 7 A et 7 B sont un bloc-diagramme détaillé des moyens d'insertion de zéros de bourrage dans la partie d émission du coupleur $ la Fig 8 est un bloc-diagramme détaillé du circuit de généra- tion de signaux de séquencement des opérations propres à l'émission et de comptage d'octets et du circuit de calcul de la séquence de contr 8 le de trame inclus dans la partie d'émission; et la Fig 9 est un diagramme temporel des signaux d'horloge mé- morisés dans la partie d'émission. Le mode de réalisation décrit ci-après se rapporte à un coupleur selon une procédure de commande de liaison à haut niveau dite HDLC (en anglais "High Level Data Link Control") définie par l'Organisation Inter- nationale de Normalisation (ISO) Les principes et la terminologie de la procédure HDLC utilisés dans la présente description sont conformes à l'Avis X 25, Fascicule VIII 2, livre jaune, Genève 1976, modifié à Genève 1980, publié par le Comité Consultatif International Télégraphique et Téléphonique (CCITT). Le coupleur constitue une interface entre un supermultiplex bidi- rectionnel à 16384 kbit/s et un commutateur mixte qui commute des voies en mode-circuit et des voies en mode-paquet qui sont au débit de 64 kbit/s. Un tel commutateur est détaillé dans la demande de brevet français dé- posée ce jour au nom des demandeurs Le supermultiplex est composé de huit voies MIC multiplexées, MICO et MIC 7, au débit de 2048 kbit/s, comme montré à la Fig 1 A Chaque voie est obtenue par le multiplexage 2 voies à 64 bkit/s, comme montré à la Fig l B Dans le supermultiplex pendant une durée de 125/32 = 3,9 ps, les huit voies MICO et MIC 7 sont multiplexées octet par octet De même dans la trame d'une voie MIC ayant une durée de 125 ps, trente deux voies élémentaires ITO à IT 31 à 64 kbit/s sont mul- tiplexées octet par octet Ce sont les voies IT qui seront commutées deux- à-deux dans le commutateur. Dans la pratique, le commutateur avec son coupleur HDLC constitue un noeud tel qu'un central de transit, ou bien un central local dtun réseau de commutation public en mode-circuit et en mode-paquet Par exemple, comme montré à la Fig 2, le supermultiplex à 16384 kbit/s peut être obtenu au niveau du noeud de commutation à partir du multiplexage de huit voies MICO à MIC 7 à 2048 kbit/s qui proviennent par exemple chacune d'un autre noeud de commutation du réseau public Le registre d'entrée 10 de la partie de réception 1 du coupleur HDLC est alors précédé classiquement d'un multiplexeur MULT qui multiplexe les 8 voies entrantes MICO et MIC 7 et qui est composé classiquement de huit étages de transcodage -du code en ligne, tel que le code HDB 3, en code binaire et de resynchronisation 6 - RO à R 7 des voies MICO à MIC 7 avec une base de temps locale BT Les éta- ges R sont reliés à un convertisseur série parallèle CONV La sortie du convertisseur applique successivement les octets multiplexés des 32 x 8 = 256 voies IT à 64 kbit/s sur un bus parallèle à 8 fils à l'entrée du registre tampon d'entrée 10, à raison d'un octet tous les w = 125/( 32 x 8) ps = 488 ns En émission, un démultiplexeur DEMULT démul- tiplexe les octets du supermultiplex sortant de la partie d'émission 2 du coupleur HDLC en les huit voies sortantes MICO à MIC 7 respectives. La base de temps locale BT est commune au coupeur, au commutateur et aux interfaces annexes telles que le multiplexeur-démultiplexeur MUL}T-DEMULT. Chaque voie IT véhicule soit de l'information en mode-circuit qui correspond par exemple à l'échantillonnage d'une voie de parole téléphonique classique à la fréquence de 8 k Hz, soit de l'information en mode-paquet qui correspond à des trames d'un ou plusieurs paquets séparées par des dra- peaux La présente invention ne s'intéresse qu'au traitement des voies IT en mode-paquet au niveau trame en y incluant le comptage d'octets et le contrôle de parité Comme on le voit dans la Fig 2, les octets IT en de mode-circuit traversent directement la partie/réception 1, du registre d'en- trée 10 (REI) vers un circuit de multiplexage de sortie 11, via un bus de dérivation à huit fils 110 Uniquement les octets des voies IT en mode- paquet délivrés par le registre d'entrée 10 sont traités par la logique de traitement HDLC 120 du coupleur, laquelle, après traitement, les redélivrera à l'autre bus d'entrée 111 du circuit de multiplexage de-sortie 11 Le mul- tiplexage des octets à 8 bits parallèles en mode-circuit et en modepaquet dans le circuit 11 sur un bus de sortie à 8 fils 112 qui est relié à la mémoire tampon du commutateur paquet-circuit, est sélectionné par un bit P/C d'indication de mode-paquet (P) ou de mode-circuit (C) qui est transmis par une mémoire RAM 121 adressée par la base de temps BT. Le coupleur ne considère que la partie couramment appelée "niveau bit" de la procédure HDLC qui est en fait une partie du niveau trame dont les principales caractéristiques seront rappelées ci-après Par contre, le commutateur considère le niveau supérieur du niveau trame de la procédure HDLC et le niveau-paquet selon l'Avis X 25 en vue de la gestion des traies et de la commutation des paquets. Dans chaque voie IT à 64 kbit/s sont convoyées des trames HDLC comme montré à la Fig IC Chaque trame HDLC est composée d'au moins quatre octets qui sont un octet d'adresse A en dépendance de l'émission et de -7- la réception, un octet de commande C et deux octets de la séquence de con- trôle de trame FCS (en anglais "Frame Checking Sequence") Lorsque la tra- me est une trame d'information, celle-ci contient des bits d'information qui constituent le paquet et qui sont inclus dans un champ d'information I entre le champ de commande et le champ de la séquence de contrôle FCS Généralement, la longueur du champ d'information est limitée, par exemple à 32 x 8 5 256 bits. Entre les trames est transmis un nombre entier de drapeaux Chaque séquence de drapeau est formée par un " O " suivi par six " 1 " consécutifs et un "O", soit l'octet " 01111110 " Un même drapeau peut être utilisé à la fois comme drapeau de fermeture pour une trame HDLC, lequel succède au champ de la séquence de contrôle FCS, et comme drapeau d'ouverture pour la trame HDLC suivante, lequel précède le champ d'adresse de ladite trame sui- vante Afin de s'assurer qu'une séquence de drapeau n'est pas simulée dans une trame, la partie d'émission 2 du coupleur HDLC -équivalent en partie à un équipement terminal de traitement de données (ETTD) doit insérer un élément binaire " O ", appelé zéro de bourrage, après toute séquence de cinq éléments " 1 " consécutifs, y compris dans les éléments de la séquence de contrôle FCS La partie d'émission "décadre donc les octets de la trame émise Réciproquement, en vue de son traitement au niveau paquet dans le commutateur, la partie de réception I du coupleur HDLC doit extraire tous les zéros de bourrage qui ont été insérés après cinq éléments " 1 " consécu- tifs dans la trame, en vue de recadrer les octets Ce recadrage apour réfé- rence le drapeau d'ouverture de la trame et est fonction du nombre de zéros de bourrage dans la trame Il est contrôlé et éventuellement réinitialisé à la réception d'un drapeau Il en est de même pour le décadrage à l'é- mission, sauf pour l'initialisation alors inutile. Egalement avant tout traitement de la trame au niveau supérieur,il est nécessaire de s'assurer que la transmission de la trame à travers le réseau n'a pas engendré d'erreur Ceci est détecté par l'examen de la sé- quence de contrôle de trame FCS Si la séquence FCS n'est pas validée, le commutateur ignore la trame reçue Le calcul de la séquence FCS est décrit au paragraphe 2 2 7 de l'Avis X 25 précité On en retiendra qu'elle est obtenue à partir du polynôme générateur x + x + x 5 + 1 et qu'à la récep- tion, la division de la suite des éléments binaires, reçus et recadrés, par le polynôme générateur doit donner un reste égal à 0001110100001111 en l'absence d'erreurs de transmission. Pour chaque voie IT à 64 kbit/s, la partie de réception 1 du 8- coupleur HDLC a donc pour fonctions essentielles la détection des dra- peaux et par suite, des trames HDLC, l'extraction des zéros de bourrage et le recadrage des octets en vue de leur transmission à la mémoire tampon du commutateur ainsi qu'au niveau supérieur pour les octets le concernant, le comptage des octets afin de commuter et de lire convenable- ment les trames, ainsi que d'autres fonctions telles que la validation de la séquence de contrôle ou la détection de fautes dans la cadrage. La partie d'émission 2 effectue les opérations réciproques pour former les trames HDLC à partir des paquets transmis par le commutateur. Ces dernières opérations sont notamment "insertion des zéros de bourra- ge dans les trames, le tronçonnage des données en-octets, l'émission des drapeaux entre les trames, la génération des deux octets de la séquence de contrôle de trame et la génération de séquences 01111111 permettant un abandon de trame sur ordre du commutateur Selon l'invention, toutes ces fonctions sont réalisées pour chaque octet de chaque voie en mode- paquet à 64 kbit/s multiplexée dans le supermultiplex toutes les 125 ps. La Fig 3 illustre schématiquement l'organisation de la partie de réception ou d'émission du coupleur HDLC Chaque partie contient une logique combinatoire LC qui est essentiellement constituée par des mé- moires mortes (P) ROM (en anglais "Programmable Read Only Memory") et/ou des réseaux logiques (F) PLA (en anglais "Field Programmable Logic Array") de préférence programmables par l'utilisateur, et contient des mémoires à accès aléatoire RAM (en anglais "Random Access Memory"). Les mémoires RAM contiennent 256 cellules qui mémorisent chacune le contexte d'une voie IT à 64 kbitls Le contexte contient des caracté- ristiques qui sont propres au traitement de l'octet de la voie IT et qui sont modifiées et enregistrées cycliquement toutes les 125 ps en vue du traitement de l'octet suivant de la même voie IT Le nouveau contexte est enregistré à la fin du traitement de l'octet effectué par la logique combinatoire LC En même temps la logique combinatoire LC délivre pour la partie de réception l'octet du paquet convenablement recadré et ne possédant plus de zéros de bourrage à la mémoire tampon du commutateur, ou pour la partie d'émission une partie de l'octet avec des zéros de bourrage au démultiplexeur de sortie DEMULT. Dans la Fig 3 sont schématisés les moyens d'adressage 13 ainsi que les registres d'entrée RE et les registres de sortie RS que l'on retrouvera en association avec les différentes mémoires RAM Les moyens d'adressage travaillent en temps partagé sur 256 périodes successives -9- de 488 ns, mais également en écriture et en lecture En effet, l'écriture du nouveau contexte d'une même voie IT doit succéder à la lecture de l'an- cien contexte afin que ce dernier ne soit pas effacé avant traitement. L'adressage des mémoires RAM sera décrit également en référence aux signaux logiques fournis par la base de temps BT et illustrés à la Fig 4. Ces signaux sont un signal W ayant la période de 488 ns, le signal complé- mentaire, le signal 2 W ayant la période de 488/2 = 244 ns et les signaux produits w 2 w, w zw et W 2 w. Les adresses de lecture et d'écriture des mémoires RAM ont 8 bits pour le débit élémentaire de 64 kbit/s, ou ont Il bits dans la cas o l'on désire traiter des voies à débit inférieur tel que 8 kbit/s Chaque adresse est composée d'un mot de 3 bits représentatif du numéro de la voie MIC à 2048 kbit/s dans le supermultiplex à 8 voies MICO à MIC 7, d'un mot de 5 bits représentatifs du numéro dé la voie IT dans la voie MIC à 32 voies IM IT 31 et, éventuellement pour un débit inférieur à 8 kbit/s, d'un mot à 3 bits représentatif du numéro de l'octet à traiter dans la voie IT Dans la suite, on ne considérera que des voies à traiter au débit de 64 kbit/s. L'adresse à 8 bits est fournie par un bus de sortie 130 de la base de temps locale BT et est appliquée au bus d'entrée d'adresse des mémoires RAM. Pour un grand nombre de parties du contexte o une initialisation externe n'est pas nécessaire, le contexte s'initialise de lui-même et l'é- criture dans la mémoire RAM est commandée systématiquement par le signal ; ceci est notamment le cas pour le comptage des zéros de bourrage et le comptage des octets dans la partie de réception du coupleur comme on le verra dans la suite. Pour une minorité de parties du contexte, une initialisation externe par la logique de marquage du commutateur est nécessaire; un compa- rateur logique 131 est alors prévu comme montré à la Fig 3 L'adresse à 8 bits sur le bus 130 est appliquée à un bus d'entrée du comparateur 130. L'autre entrée du comparateur 131 reçoit via un premier registre de mar- quage 132 l'adresse de marquage correspondante délivrée par la logique de marquage synchrone du commutateur au niveau paquet Les données à marquer dans les mémoires RAM à l'adresse correspondante d'une voie IT sont enre- gistrées dans un second registre dit de données à marquer 133 sous la commande d'un signal d'horloge d'écriture de la logique de marquage, lequel est également appliqué à l'entrée R d'une bascule RS 134 La sortie du comparateur 131, la sortie de la bascule 134 et le signal complémentaire W sont appliqués aux entrées d'une porte ET 135 qui délivre le signal de - commande en écriture sur un fil 136 aux mémoires RAM et à un circuit de re- tard 137 de quelques dizaines de nanosecondes -durée nécessaire à l'écri- ture dans les mémoires RAM-, lorsque le comparateur 131 détecte l'égalité des adresses fournies par la base de temps BT et la logique de marquage du commutateur La sortie du circuit de retard 137 est reliée à l'entrée S de la bascule 134 afin que sa sortie transmette un bit de validation à la lo- gique de marquage Le bit de validation à l'état zéro indique à la logique de marquage que le nouveau contexte a bien été enregistré dans les mémoires RAM Dans le cas o le comparateur ne détecte pas l'égalité, le contexte n'est pas modifié; ceci correspond notamment à l'initialisation du nombre d'octets d'une trame, comme on le verra dans la suite. Pour le traitement d'un octet pendant les deux créneaux centraux du signal 2 W (Fig 4), la lecture du contexte est d'abord effectuée d'une part en adressant en lecture pendant la première moitié de période du si- gnal W les mémoires RAM, le contexte étant alors enregistré dans les re- gistres de sortie RS Pendant le second quart de la période du signal w, les registres de sortie RS recevant le signal w 2 W fournissent le contexte qui sera traité en même temps que les informations entrantes provenant des registres d'entrée RE lus à partir du front montant du signal w Ce trai- tement peut se poursuivre jusqu'au troisième quart de la période du signal w au court duquel le nouveau contexte ainsi généré est écrit dans les mné- moires RAM à la même adresse qui est fournie aux mémoires pendant les 488 ns définies par les deux niveaux des signaux W et w, l'écriture étant commandée par le signal W appliqué à la porte 135 et au registre 133 Pour certains mots mémorisés, l'écriture est bloquée, par exemple pour la ré- génération des deux octets de la séquence de contrôle de trame ou pour le comptage d'octets, comme on le verra dans la suite Dans tous ces cas, le comparateur 31 de la Fig 3 n'est pas prévu et l'écriture n'est pas condi- tionnée par la comparaison effectuée par ce comparateur. Pour d'autres mémoires RAM, il faut prévoir une initialisation externe; en émission par exemple, le nombre d'octets d'une trame est fourni par la logique de marquage du commutateur et doit être mémorisé pour chaque trame à émettre L'adresse d'écriture est transmise par le registre de marquage 132 lorsque la sortie de la porte 135 est à l'état " 1 " Le bit de validation est remis à zéro après écriture dans les mémoires RAM. En référence à la Fig 5, on décrit maintenant les moyens de la partie de réception 2 qui délivrent les octets recadrés et sans les zéros de bourrage Ces moyens ont pour fonctions essentielles l'extraction de zéros, la détection des drapeaux et corrélativement la détection des octets des trames, et le comptage des octets On rappelle que le traitement du champ de commande (gestion au niveau trame) et notamment la détection et la génération des numéros de séquence en émission N (S) et en réception N (R) ainsi que la détection de trames de service (trames dites de supervision S et trames dites non numérotées U) sont effectués par un automate au niveau trame associé au coupleur et n'appartiennent pas au cadre de l'invention. Par ailleurs, on adoptera la convention suivante pour ce qui con- cerne l'ordre de transmission des bits d'un octet, en accord avec les pa- ragraphes 2 2 0 et 6 1 de l'Avis X 25 précité A l'émission, les élément binaires sont numérotés b 8 à b 1; l'élément binaire b est le bit de fai- ble poids et est transmis en premier; l'élément binaire b 9 est le bit de fort poids et est transmis en dernier. A l'entrée de la partie de réception 2, les octets avec leurs bits en parallèle sont transmis par le registre d'entrée REI -désigné par 10 dans la Fig 2 qui reçoit le signal W de la base de temps BT Le bus de sortie à 8 fils 140 du registre REI transmet les octets au multiplexeur Il (Fig 3) qui reçoit également par le bus 111 les octets sortant de la partie de réception -c'est-à-dire du registre 197 de la Fig 6 comme on le verra dans la suite-, et également à une mémoire programmable qui est en pratique composée de deux mémoires programmables PROMI et PROMI bis Chaque octet délivré par le registre REI est transmis à une mémoire programmable PROM 2 qui est inclus dans un circuit de détection des zéros de bourrage 14. La mémoire PROM 2 effectue le comptage des bits à l'état " 1 " en queue de l'octet reçu Le compte de ces bits est un mot de trois bits, tel que 010 lorsque les bits b 7 et b 8 sont à l'état " 1 " et le bit b 6 est à l'état "O", qui est mémorisé dans une mémoire RAM 2 à travers un bus à trois fils 141 La cellule de la mémoire RAM 2 correspondant à la voie IT de l'octet en cours de traitement est lue 125 ps plus tard pour trans- mettre ledit compte sur un autre bus d'entrée à trois fils 142 de la mémoire PROMI à travers un registre de sortie R 52 qui est associé à la mémoire RAM 2 La mémoire PROMI permet d'extraire les zéros de l'octet suivant et les ranger à la fin de cet octet dans les positions corres- pondant aux bits de poids fort b 7 et b 8 Par exemple, on suppose que l'octet reçu qui a donné lieu au compte de "I" en fin d'octet égal à 010, est l'octet "XXXXXO 1 I" -o X indique un bit quelconque et que l'octet 12 - suivant est l'octet " 11101111 Dans ce dernier octet, le bit b 4 est un zéro de bourrage car il succède à cinq "I"; il doit donc être extrait et rejeté en position de poids fort b 8 L'octet transmis par le bus de sortie d'information 143 de la mémoire PROMI est égal alors à " 11111110 ". Les PROMI et PROMI bis délivrent également des informations complémentaires qui servent au traitement ultérieur de l'octet, tel que son cadrage Pour réaliser ce cadrage, il est nécessaire de connaître le décalage supplémentaire dû aux zéros de bourrage à extraire insérés en fin d'octet Le décalage supplémentaire est indiqué par un bit dec Sup transmis sur un fil de sortie 144 de la mémoire PROMI bis Le nombre de zéros à extraire est indiqué par deux bits dsl et ds O transmis sur deux fils t 66 15 13 - de sortie 145 de la mémoire PROM Ibis Si aucun zéro n'est à extraire, dec Sup ainsi que dsl et ds O sont à l'état zéro Dans le cas contraire, à "IO" dec Sup est égal à " 1 " et le mot dsl ds O est égal à " 01 "/uorsqu un ou deux zéros de bourrage sont à extraire Le cas o dsl ds O est égal à " 11 " n'existe pas puisqu'il n'y a jamais plus de deux zéros de bourrage dans un octet reçu. Les huit bits de l'octet fourni par la mémoire PROM 1 sont déli- vrés via le bus 142 à un circuit d'extraction de zéros 15 Le circuit 15 comprend huit multiplexeurs 1501 à 1508 ayant chacun quatre entrées Les bits de poids fort de l'octet précédemment reçu sont mémorisés sans zéros de bourrage dans une mémoire RAM 1 associée à un registre de sortie R 51 Cet octet précédent est pris en compte pour l'extraction des zéros et le cadrage de l'octet reçu afin de ne point perdre de l'information. Les premières entrées -à gauche dans la Fig 5 des multiplexeurs 1501 à 1508 sont reliées aux fils transmettant respectivement les bits b 1 à b 8 de l'octet sur le bus 143 Les secondes entrées du multiplexeur 1501 et des multiplexeurs 1502 à 1508 reçoivent le bit b 8 sur le bus de sortie 152 du registre R 51 et les bits b 1 à b 7 sur le bus 143, les troisièmes entrées des multiplexeurs 1501 et 1502 et des multiplexeurs 1503 à 1508 reçoivent les bits b 7 et b 8 sur le bus 152 et les bits b 1 àb 6 srlebs 143,et Es quatrièmes entrées des multiplexeurs 1501 à 1503 et des multiplexeurs 1504 à 1508 reçoivent des bits b 6 à b shr le bus 152 et les bits b 1 à b 1508 des bits sur le bus 143 La sélection des entrées de même rang -compté de 1 à 4 à partir de la gauche de la Fig 5 des multiplexeurs est obtenue par l'adressage par le mot de décalage dsl ds O sur le bus 145 Ainsi, par exemple, lorsqu'un zéro de bourrage est à extraire (ds 1 ds O = 01), les secondes entrées recevant le bit b 8 sur le bus 152 et les bits b 1 à b 7 sur le bus 143 sont sélectionnées dans les multiplexeurs 1501 à 1508 et, lorsque deux zéros de bourrage sont à extraire (ds 1 ds O = 10), les troisièmes entrées des multiplexeurs 1501 à 1508 recevant les bits b 7 et b 8 sur le bus 152 et les bits b 1 à b 6 sur le bus 143 sont sélectionnées. Les huit, sept ou six bits de l'octet reçu sans les zéros de bourrage sur le bus 145 et, le bit de poids fort (ds 1 ds O = 01) ou les deux bits de poids fort (ds 1 ds O = 10) de l'octet précédemment reçu sur le bus 152 sont rangés respectivement dans les positions de poids fort et les positions de poids faible sur le bus de sortie à 8 fils 151 des multi- plexeurs 1501 à 1508 et sont écrits dans la mémoire RAM 1 L'octet est 14lu 125 ps plus tard dans la mémoire RAM 1 et est transmis à travers le registre de sortie R 51 et le bus à 8 fils 152 vers les entrées d'un au- tre ensemble de huit multiplexeurs 1601 à 1608 en vue d'obtenir un oc- tet convenablement cadré, comme on le verra dans la suite. Pour recadrer les octets dans une trame HDLC, il convient également de détecter le ou les drapeaux précédant cette trame afin de référer le recadrage au drapeau d'ouverture Cette détection de drapeau est effectuée par la mémoire PROM Ibis associée à la mémoire FROM 1. Un fil de sortie 146 transmet un bit F Iag à l'état zéro lorsqu'aucun drapeau n'est détecté dans l'octet reçu et l'octet précédent Au con- traire, Flag est égal à 1 lorsque l'octet précédent est un drapeau et dec Sup ainsi que ds O et ds 1 sont à zéro s'il n'y a pas de zéro à ex- traire Cependant, Flag et dec Sup peuvent être égaux tous deux à un. C'est le cas par exemple lorsque l'octet précédemment reçu est "X 0111111 " et l'octet reçu est " 0111110 X"; il y a détection d'un Flag (Flag = 1), extraction de zéro de bourrage (ds 1 ds O = 01) à la position b 7 de l'octet reçu qui sera réémis 125 ps plus tard avec les deux bits de poids faible de l'octet reçu à ce moment là La mémoire PROM 1 bis détecte également toutes séquences contenant plus de six " 1 " consécutifs, ce qui se traduit par l'émission d'un bit d'erreur EO sur un fil 147. Lors de la détection d'un drapeau sans extractionde zéros (Flag = 1 et dec Sup = 0), la mémoire PROM Ibis transmet sur un bus 148 un mot à trois bits dc 2, dcl, dc O qui est représentatif ici du décadrage du dra- peau reçu Ce mot est indiqué dans le tableau I suivant en fonction de l'octet reçu en cours de traitement et l'octet précédemment reçu. TABLEAU I dc 2 dcl dc O octet précédent octet reçu en cours de traitement 000 XXXXXXXX 01 1 1 1 110 001 X X X X X X X O 1 1 1 1 1 1 O X 0 1 0 XXXXXXO O 1 111 1 O X X X X X X X O 1 1 1 1 O X X X X 101 XXXO 1 1 1 1 XXXXX XXO 11 1 11 X 1 1 X XXXXX 1 1 1 X O 111 1 O X X X X X X X 000 O 1 111 1 1 1 O X X XX X X XX - Lorsque l'octet reçu est un octet de trame(Flag = 0),le mot de cadrage dc 2, dcl, dc O est tel que dc 2 = O et dcl, dc O = ds 2 ds 1; il en est de même lorsqu'un ou deux zéros sont à extraire (dec Sup = 1 et ds O ds 1 # 00) et lorsqu'un drapeau a été détecté (Flag = 1). Un circuit de calcul de cadrage 17 calcule le cadrage de l'octet. Le circuit 17 est composé d'une mémoire programmable PROM 3 qui reçoit dec Sup, Flag, et dc 2, dc 1, de O de la mémoire PROM Ibis via les fils 144 et 146 et le bus 148 et également un mot di 2 dil di O d'une mémoire RAM 3 via son registre de sortie R 53 et un bus 170 La mémoire PROM 3 effectue la réinitialisation du cadrage en fonction des drapeaux détectés ainsi que la détection de certaines erreurs Toutes ces informations sont mémorisées dans la cellule correspondante de la mémoire RAM 3 afin qu'elles soient utilisées pour le cadrage de l'octet suivant 125 ps plus tard. Le mot di 2 dil di O est représentatif du cadrage précédemment enregistré. Lorsqu'un drapeau est détecté sans extraction de zéro, ce qui est indiqué par dec Sup = O et Flag = 1, la mémoire PROM 3 compare le mot dc 2 dcl dc O au mot di 2 dil di O Si ces deux mots sont différents, la mémoire PROM 3 fournit sur son bus de sortie 171 à la mémoire RAM 3 un bit d'erreur E 1 indiquant une erreur dans le cadrage des informations, et le nouveau mot de cadrage di 2 ' dil' di O' est celui de l'octet en cours de traitement: di 2 ' dil' di O' = dc 2 dcl dc O Si aucun drapeau n'a été détecté ou si une extraction de zéros est réalisée en même temps Flag = O, dec Sup = O ou 1, la mémoire PROM 3 effectue l'addition suivante: di 2 dil di O + dc 2 dcl dc O = r di 2 ' dil' di O' et écrit son résultat dans la mémoire RAM 3 Dans ce résultat, le bit r à l'état " 1 " indique que le décalage est plus grand que huit, ce qui commandera le blocage du comp- teur d'octets et la duplication d'un octet comme on le verra dans la en 4 e. suite Le bit r est fourni au commutateur via un fil du bus 171/d lnhiber l'écriture normale de l'octet et de la diffuser 125 ps plus tard quand cet octet est répété. Les huit multiplexeurs 1601 à 1608 déjà mentionné constituent un circuit de cadrage 16 de l'octet dont certains bits sont d'une manière générale pour partie les bits de poids faible de l'octet qui est en cours de traitement et convoyé sur le bus de sortie 143 de la mémoire PROM 1 et pour partie les bits de poids fort de l'octet écrit 125 ps auparavant dans la mémoire RAM 1 Les multiplexeurs 1601 à 1608 Comportent chacun huit entrées dont celles de même rang -compté de 1 à 8 à partir de la droite 2526615 ' 16 - de la Fig 5 sont adressées par le mot de cadrage di 2 dil di O qui re- * présente en code binaire ledit rang moins un et qui a été calculé 125 ps auparavant par la mémoire PROM 3 et transmis maintenant par le registre R 53 à travers le bus 170 Afin qu'il n'y ait point de perte d'informa- tion, lorsque di = 0, l'octet transmis par le bus de sortie 161 à 8 fils des multiplexeurs 1601 à 1608 est en fait l'octet précédemment écrit dans la mémoire RAM 1. Les bits de sortie des multiplexeurs 1601 à 1608 sont respecti- vement les bits b 1 à b 8 de l'octet recadré sans les zéros de bourrage. Les premières entrées -à droite sur la Fig 5 des multiplexeurs 1601 à 1608 sont reliées respectivement aux fils b 1 à b 8 du bus 152 du re- gistre R 51 Les secondes entrées des multiplexeurs 1601 à 1608 sont reliées aux fils b 2 à b 8 du bus 152 et au fil de poids faible b 1 du bus 143, les troisièmes aux fils b 3 à b 8 du bus 152 et aux fils b 1 et b 2 du bus 143, et ainsi de suite jusqu'aux huitièmes entrées des multiplexeurs 1601 à 1608 qui sont reliées au fils b 8 du bus 152 et aux fils b 1 à b 7 du bus 143 A titre d'exemple, le tableau II suivant détaille lies diffé- rentes opérations effectuées pour le cadrage des octets d'une même voie IT à 64 kbit/s par le bloc-diagramme de la Fig 5. %d v a 14 0 N lu l xx t 1 Il t i 00 OMMO 0 MMO XXXXXXX O OOOO Oto t Oiit M Otitiit 0 MM MMOO M Mit Miloit Miiiio iiitliti titillit Oittittt Oliiiiio t OL Mit )Ott t t 1 t )OMM rio Mm t t 1 t 1 100 ileiltit Mliott Miiitit itititto 1 ililitil Mi Mt )M Mi )MMO cmm= Olitillo 001 t 1 t t t 001 1 t t t t Oto Oto LOO too too too Ott Ott too Ott Ott OOOOOOLO oltkilot Oo Ltkttt OOMM t 1 1 1 tooo 1 1 1 t t t t t t '+Ilii Itti Millot Battrait Agitait titilla OMMO Zçt laloo m 0000 i 010 t i t 1 1000 iiiiiiio M 10110 OMMO 1 1 1 t 1 100 t it t 1 100 tttttito tiiiitto Olittito i 00 0006 i=ú 1 t 1 Ott toi Oto too too t t 1 Ott toi ON oio i O o i 00 i 00 LOO L L t t Oot Oio LOO oto 0000 toto toi t 1 Loo MO Mt t t t i O ot L OM Lloi M 11010 i OLIMO i LLOMI iititoi OMMO lq sq q sq liq sq liq lq sq (ffl) n 5 ai jalao (m) nve Anou (Z O UOIDUU O O Jaloo (M) lezzo Mi) loip AUP &M (OL O (nt) (" 1) ( 911 i) (ú 1) leizo -401 DOSP enanb ue )lp lip Zp 1 (;)p top pp Idn S z)e 2 vla II m 1 wl - ( 191) 9 wp:ie:izo 6 r 4- Oip lip zp ap pladalpOmmi xxxxxxxx OM Mi xxx xxx 000 O O xxx OMIM UOTI- es - jvju 1 pi anaitma + OMMO MMOO MMOO MMOO M ffl M O t 000 000 MM 00 i sjqn Dasuoo L.9 ap snld no ineaaa i Di OMIM + inalaeMMOO MOOM MMOO 001 Oot 000 O O 000 M MMOO OMMO MOOM MOOM MOOM Oot OW 00 L O L 1 LO M Mooiit 1 8 8 1 8 tq 8 q q q q q q q q q nta Ano ua-1 vui? ( 191) M (OLO ( 9 O:la IDO &P (ffl) s Tme jaloo18400:lez-JO:18:I-00O p 1 ipM Oip t P MOop lop Zzpdn S vapSt>IOE ananb u Ds:jq m 5 aa:Iala( uo-t:41 ? 8 -1 T?îjuipj xaaj(' + i M MOOM t M Ommoi 11100110 xxxx O m 1 1 WW 1 t q % q 9 1 to Ili fivaligvil - 9:lut A-ins AI qe III xnvelqul sel suvp spajuotu quos siailn Dijard svo sea TABLEAU IV - Octet re u bits " 1 " en queue| Flag dec Sul dc 2 dcl dc O di 2 dil di O di 2 ' dil' di O 'Octet Octet Octet octet émis d'octet ( 161) bus 140 ( 146) ( 144) ( 148) ( 170) ( 171) ( 143) ( 152) ( 151) ancn( 14 N 2) ouveau b b b b b 8 b b b 8 b b b ( 142) ( 143) 8 1 8 1 8 1 8 I _ r= 11, 001 1 1 xyx r= 1 et rroné mais octet non pris en compte (car r= 1) -D'après le tableau IV, il apparalt que le seul cas o le mot émis vers le commutateur est erroné, est celui o di = 7; di' = 7; di' = 7 + 2 m 1 modulo 8. Il manque alors 1 bit pour former 1 octet complet; ce bit est obtenu au traitement suivant et envoyé lorsque r # 1. N 1 % Ln -é o O l -.i I _ Comme déjà dit, la mémoire PROM 3 délivre des informations qui seront nécessaires au traitement des trames HDLC au niveau du commutateur. Ces informations sont mémorisées dans la mémoire RAM 3 et retransmises ps plus tard à travers le registre R 53 et un bus à cinq fils 172 Elles sont les suivantes: un bit DIZ qui est à l'état " 1 " pour indiquer l'absence de déca- lage (dc 2 = dcl = dc O = 0) et qui est à l'état "O" pour indiquer qu'un décalage doit être effectué 125 ps plus tard;du bus un bit d'erreur El délivré en fait par un fil de sortie/171 de la mémoire PROM 3 qui est à l'état " 1 " pour indiquer une erreur dans le ca- drage des octets reçus, telle que correspondant à deux drapeaux reçus ayant un zéro commun: 011111101111110; en d'autres termes, le bit El sanctionne le fait qu'entre deux trames le cadrage di varie alors qu'il doit rester constant puisque les drapeaux occupent exactement chacun l'emplacement d'un octet; - un bit Flag O qui est à l'état " 1 " pour indiquer la détection d'un drapeau dans l'octet précédemment reçu; le bit de retenue r déjà cité délivré en fait par un fil du bus de sortie 171 de la mémoire PROM 3 qui est à l'état" 1 " lorsque &'1 P se de 6 à 8 ou de 7 à 9 ou de 7 à 8 par extraction de septième et hui- tième zéros ou de huitième et neuvième zéros ou d'un huitième zéro res- pectivement dans les cas o pour l'octet reçu, un ou deux zéros sont à extraire; comme déjà dit, le bit r évite la duplication d'un octet reçu par le commutateur; mémoire le bit EO qui est transmis de la PROMI Eisvers la/RAMI 3 et qui est à l'état " 1 " pour indiquer une erreur telle que la transmission de plus de six " 1 " consécutifs. Un circuit de comptage 18 montré à la Fig 5 reçoit le bit r sur le bus 171 et, les bits DIZ et Flag O sur le bus 172 et le bit Flag sur le fil 146, ce dernier indiquant la détection d'un drapeau pour le traitement en cours Le circuit 18 comprend une mémoire PROM 4 qui dé- tecte le début et la fin des trames HDLC et qui compte les octets uni- quement dans les trames y compris les deux octets de la séquence FCS-, une mémoire RAM 4 qui mémorise les comptes d'octets à 6 bits 00 à 05 transmis par le bus de sortie 180 de la mémoire PROM 4 pour chaque voie IT à 64 kbit/s, et un registre de sortie R 54 associé à la mémoire RAM 4 qui transmet le compte mémorisé 125 ps auparavant à l'entrée de la mémoire 21 - PROM 4 via un bus à 6 fils 181 Le drapeau d'ouverture d'une trame est détecté par la mémoire PROM 4 lorsque Flag Flag O = 1 Puis pour chaque octet de trame, le compteur de la mémoire PROM 4 est incrémenté de l'uni- té, sauf dans le cas o au moins huit zéros de bourrage ont été extraits (r = 1), le compte étant momentanément bloqué pour l'octet en cours de traitement Le drapeau de fermeture d'une trame est signalé par Flag. Flag O = 1 Puis jusqu'à la trame suivante, les drapeaux sont transmis, ce qui est indiqué par Flag Flag O = 1, et le compte reste inchangé Le blocage du compte se traduit par une recopie de ce compte 00 à 05 dans la cellule correspondante de la mémoire RAM 4 On notera que le cas DIZ = 1 et r = 1 est impossible puisque pour DIZ = 1 (di = O), di+dc n'est jamais supérieur ou égal à 8, le nombre de zéros à extraire par octet n'étant jamais supérieur à 2; le cas DIZ = O et r = 1 est égale- ment impossible lorsque l'octet reçu correspond à la fin d'une trame (Flag 1 et Flag O = 0) ou à l'intervalle entre deux trames (Flag = Flag 0 = 1) Le tableau V suivant résume les différentes opé- rations précédentes effectuées par la mémoire PROM 4. TABLEAU V - Flag 0 O 1 1 O O O 1 O O 1 1 Flag 0 1 O 1 00 11 O O 1 O 1 DIZ O 000 I 1 1 1 O O O O r 0 O O O O O 00 1 1 1 1 Opération M 1 IN B B R O IN IN B R O B IM IM effectuée sur le compte 00 à 05 Dans le Tableau V, IN, M 1, R O et B indiquent l'incrémentation d'une unité, la mise à un, la remise à zéro et le blocage du compte d'octets 00 à 05 respectivement et IM indique une combinaison de Flag, Flag 0, DIZ et r impossible. La Fig 6 détaille le circuit de contrôle de parité 19 inclus dans la partie de réception 1 Le circuit 19 a pour but de régénérer la sé- quence de contr 8 le de trame FCS afin de valider chaque trame reçue Cette validation est indiquée par un bit dit de parité P à l'état " 1 " qui est transmis par la sortie 190 du circuit 19. 22 - Le circuit 19 est également structuré comme montré à la Fig 3. Il comprend une logique combinatoire d'entrée qui est composée ici de trois réseaux logiques programmables FPLA 1 à FPLA 3, une mémoire RAM 5 re- cevant via un bus 191 les deux octets de parité calculés par les réseaux FPLA 1 à FPLA 3, et un registre de sortie R 55 Les 16 bits de parité de la voie IT considérée sont transmis par le bus de sortie 192 de la mémoire RAM 5 au registre R 55 qui les restitue via un bus 192 à l'entrée des ré- seaux FPL Al à FPLA 3 Les réseaux logiques FPLAI à FPLA 3 reçoivent égale- ment l'octet recadré sans les zéros de bourrage via le bus 161, et no- tamment le bit Flag via le fil 146 et les bits DIZ et r, Flag O via le bus 172 Un bit RAI est fourni via un bus 194 à une mémoire RAM 50 associée à un registre de sortie R 550 qui, en début de trame, délivre 125 lis plus tard le bit RAI aux réseaux FPLA 1 à FPLA 3 pour remettre à " 1 " les bits des deux octets de parité Un bus 198 retransmet les sommes partielles cal- culées dans les deux premiers réseaux vers les réseaux logiques suivants. Le troisième réseau FPLA 3 délivre deux bits DT et FT qui indiquent le dé- but et la fin de chaque trame en fonction des états des bits Flag, Flag O et DIZ. Le calcul de la séquence FCS est effectué en fonction des deux anciens octets de parité mémorisés 125 ps auparavant par la mémoire RAM 5 et de l'octet en cours de traitement reçu sur le bus 161 Au début de la trame (DT = 1), les bits des deux octets de parité enregistrés dans la mémoire RAM 5 ont tous été mis à " 1 " par le signal RAI A chaque octet de trame pour la voie IT considérée, transmis par le bus 161, les réseaux effectuent en parallèle sur 8 bits une opération équivalente à une divi- 16 12 5 sion bit à bit de cet octet par le polynôme générateur x 16 + x + x + 1 qui est obtenu à partir des deux octets de parité En fin de trame, lors de la réception du second octet de la séquence FCS, les deux octets de parité doivent être égaux au reste 0001110100001111 La validation de trame est effectuée par un comparateur 195 qui reçoit pour chaque octet, les deux octets de parité mémorisés dans la mémoire RAM 5, via le re- gistre de sortie associé R 55 et le bus 193, et ledit reste qui est dans une mémoire morte 196 La trame est validée, lorsqu'en fin de trame (FT 1), les deux paires d'octets comparées sont identiques, ce qui se traduit par l'émission d'un bit P à l'état " 1 " par la sortie 190 du comparateur On notera que dans le cas o le bit dit de retenue r est égal à " 1 ", ce qui correspond au blocage de la transmission d'octet, l'é- criture de la mémoire RAM 5 est bloquée par le bit r délivré par je bus t 525615 -23- 172, le contenu de la cellule de mémoire correspondante restant inchangé. Pour chaque octet traité dans la partie de réception 1, dans un registre tampon de sortie 197 sont enregistrées en parallèle les infor- mations suivantes: le bit de parité P via le fil 190, les huit bits de l'octet recadré via le bus 161, les bits DIZ, El, Flag 0, r et EO via le bus 172 les bits EO,r t E 1 pouvant être fournis directement par le fil 147 et le bus 171 (Fig 5) au registre 197 en vue d'éviter leur mémo- risation dans la mémoire RAM 3 le bit Flag via le fil 146 et les six bits 00 à 05 du compte d'octets via le bus 180 L'octet recadré du bus 161 est transmis à travers lemitîI Ieeur de sortie 11 (Fig 2) vers la mé- moire tampon du commutateur tandis que les autres informations sont transmises aux automates du commutateur pour la gestion des trames au niveau paquet. La partie d'émission 2 du coupleur HDLC est maintenant décrite en référence aux Figs 7 et 8 La Fig 7 est composée des Figs 7 A et 7 B, la Fig 7 A étant à placer à gauche de la Fig 7 B Dans la partie d'émis- sion, un registre d'entrée RE 5 (Fig 8) recoit de la mémoire tampon du commutateur les octets de trame, à l'exception des deux octets de la séquence de contrôle de trame FCS, et des mémoires de l'automate du com- mutateur un mot de six bits Nb qui indique le nombre exact d'octets de la trame moins les deux octets de la séquence FCS, un bit INIT qui ini- tialise le début d'émission de la trame, un bit BZ pour le blocage de l'incrémentation du compte d'octets transmis, et éventuellement un bit RZC de réinitialisation du cadrage d'octet L'octet pour chaque voie IT à 64 kbit/s ou l'un des octets de la séquence de contrôle de trame comme on le verra dans la suite est transmis rapidement à travers un multiplexeur 290 à une mémoire PROM 6 d'un circuit d'insertion de zéros de bourrage 24 (Fig 7). En se reportant à la Fig 7, le circuit 24 comprend une mémoire 3 RAM 6 dont le bus d'entrée 240 à 9 fils est relié au bus de sortie 241 à fils de la mémoire PROM 6 à travers deux ensembles à neuf multiplexeurs chacun, 250 à 258 et 260 à 268 Une autre mémoire PROM 7 coopérant avec la mémoire PROM 6 ces deux mémoires jouant un r 8 le réciproque aux mé- moires PROM 1 et PROM lbis de la partie de réception 1 (Fig 5) transmet sur un bus de sortie 242 le nombre de bits " 1 " en queue de l'octet reçu après insertion de zéros de bourrage c'est-à-dire en queue du mot à 10 bits sur le bus 241 vers une mémoire RAM 7 à travers un multiple- 24 - xeur 243 Le nombre de bits" 1 " en queue de l'octet précédent est lu dans la mémoire RAM 7 et délivré par un registre de sortie R 57 associé via un bus 244 aux mémoires PROM 6 et PROM 7 afin que celles-ci insèrent un zéro de bourrage pour chaque sortie détectée de cinq " 1 " consécutifs. Le nombre D 51 D 50 de zéros de bourrage insérés qui est inférieur ou égal à deux, est fourni à travers un bus à deux fils 245 par la mémoire PROM 7 à une mémoire PROM 8 (ou réseau FPLA) d'un circuit de comptage de décalage 27. Le circuit 27 joue un r 6 le réciproque au circuit de calcul de ca- drage 17 de la partie de réception 1 Il comprend une mémoire RAM 8 et un registre de sortie associé R 58 à 4 bits Pour chaque octet, la mémoire PROM 8 calcule un mot de cadrage R DI 2 DI 1 DI O qui résulte de l'addition du mot de cadrage R' DI' DI' DI O mémorisé dans la mémoire RAM 8 125 ps auparavant et délivré par le bus de sortie 270 du registre R 58 Le mot de cadrage ainsi calculé est fourni par la mémoire PROM 8 et est mémorisé dans la RAM 8 via un bus à quatre fils 271 Le bit de retenue R délivré par la mémoire PROM 8 est mémorisé dans un registre de sortie R 580 qui transmet au niveau supérieur dans le commutateur le bit R sous la com- mande du signal 2 W afin que le commutateur ne fournisse pas d'octet au traitement suivant de la voie IT, 125 ps plus tard La mémoire PROM 8 reçoit éventuellement le bit de réinitialisation de cadrage RZC du registre RE 5 (Fig 8) à travers un fil 272. Par ailleurs, l'autre bus d'entrée 244 du multiplexeur 243 reçoit l'ancien nombre de bits " 1 " en queue de l'octet précédent à partir du registre R 57 L'un des nombres sur les bus 242 et 244 est sélectionné dans le multiplexeur 243 pour sa mémorisation dans la mémoire RAM 7 en fonction de l'état du bit R' qui a été mémorisé 125 ps auparavant dans la mémoire RAM 8 et qui est convoyé par un fil 273 du bus 270. Dans le premier ensemble de multiplexeurs 250 à 258, chaque multi- plexeur présente quatre entrées qui sont sélectionnées par deux signaux sur un bus 283 dont l'obtention sera décrite plus loin en référence à la Fig 8 Les premières entrées à gauche dans la Fig 7 B des multiplexeurs 250 à 258 sont reliées aux neuf fils du bus de sortie 246 du registre de sortie R 56 associé à la mémoire R'M 6 et correspondent aux neuf bits b 8 à b 8 précédemment mémorisés; les secondes entrées des multiplexeurs 251 à 258 sont respectivement en permanence aux états correspondants des bits 01111110 d'un drapeau; les troisièmes entrées Z 526615 - des multiplexeurs 251 à 258 sont respectivement en permanence aux états 01111111 et sont sélectionnées lorsque la voie IT correspondante est dans l'état d'abandon de trame, conformément au paragraphe 2 2 12 2 de l'Avis précité X 25; les quatrièmes entrées à droite dans la Fig 7 B - des multiplexeurs 250 à 25 sont relie 3 respectivement au fil du bus de sortie 246 du registre R 56 qui transmet le dernier bit b 8 de poids fort précédemment mémorisé lequel est le bit b 9 de l'octet précédent sur le bus 241 lorsqu'un seul zéro de bourrage a été inséré ou le bit b 10 de l'octet précédent sur le bus 241 lorsque deux zéros de bourrage ont été insérés-, et aux fils du bus de sortie 241 dela mémoire PROM 6 qui transmettent les huit premiers bits b 1 à b 8 de l'octet avec les zéros de bourrage éventuellement. Les multiplexeurs 260 à 268 du second ensemble comportent également chacunquatre entrées qui sont sélectionnées par deux signaux ad O et ad 1 Au moyen de deux portes ET 247 et 248 qui reçoivent le bit r à travers le fil 273 et un inverseur 249, et les bits D 50 et D 51 sur le bus, les signaux ad et ad 1 sont obtenus selon les relations suivantes: ad O =r x D 50 et ad 1 =r x D 51; Le bus de sortie à neuf fils des multiplexeurs 260 à 268 est relié au bus d'entrée 240 de la mémoire RAM 6 Tant que R' = 0, c'est-à-dire tant que pas plus de sept zéros de bourrage ont été insérés par rapport au dernier bit RZC = 1 reçu ou à la dernière retenue R = 1, les premières entrées des multiplexeurs 260 à 268 sont sélectionnées et délivrent à la mémoire RAM 6 le bit b O sortant du multiplexeur 25 et les bits b à b O 1 8 sortant des multiplexeurs 251 à 258 lorsqu'aucun zéro de bourrage n'est inséré (D 51 D 50 = 00); les secondes entrées des multiplexeurs 260 à 268 sont sélectionnées et délivrent à la mémoire RAM 6 les bits b 1 à b 9 de l'octet en cours de traitement lorsqu'un zéro de bourrage est inséré (D 51 D 50 = 01), les bits b 1 à b 8 étant fournis par les multiplexeurs 251 à 258 et le bit bg par un fil du bus 241 de la mémoire PROM 6; si deux zéros de bourrage ont été insérés (D 51 D 50 = 10), les troisièmes entrées des multiplexeurs 260 à 268 sont sélectionnées et délivrent à la mémoire RAM 6 les bits b 2 à b 8 de l'octet en cours de traitement fournis par les multiplexeurs 252 à 258 et les bits b 9 et b 10 de poids fort fournis par deux fils respectifs à droite dans la Fig 7 du bus 26 - 241 de la mémoire PROM 6 R' = 1 indique que le nombre de zéros de bourrage a été supérieur à huit pour le traitement précédent et que le bit R a été transmis via le registre R 580 au commutateur qui 125 ps plus tard n'envoie pas huit bits de trame au registre RE 5 (Fi 8). Le bit R est mémorisé dans le contexte de la voie IT au niveau du commutateur qui bloque donc l'émission d'un octet à partir de la mémoire tampon pour que l'octet de la voie IT correspondant aux huit ou neuf bits restants mémorisés dans la mémoire RAM 6 soit transmis; dans ce cas, les huit bits de poids faible qui sont transmis, ainsi que le bit de poids fort qui ont été précédemment mémorisés sont rechargés dans la mémoire RAM 6 à travers les multiplexeurs 250 à 258 et 260 à 266, et le nombre de " 1 " en queue d'octet précédemment mémorisé est de nouveau écrit dans la mémoire RAM 7 grace à la sélection du bus 244 par le multiplexeur 243. On voit que les multiplexeurs 260 à 268 ont un rôle réciproque aux multiplexeurs 1501 à 1508 de la partie de réception et insèrent les zéros de bourrage Les multiplexeurs 250 à 258 sélectionnent neuf anciens ou nouveaux bits ou éventuellement sélectionnent un drapeau ou un octet de trame ou sont bloqués. La partie d'émission 2 comprend un troisième ensemble de multi- plexeurs 271 à 278 qui ont un r 8 le réciproque aux multiplexeurs 1601 à 1608 de la partie de réception afin d'extraire des octets de trame éven- tuellement avec des zéros de bourrage Leur bus de sortie est relié à un registre de sortie R 59 transmettant les octets décadrés, comme les reçoit la partie de réception Chaque multiplexeur 271 à 278 comprend huit en- trées qui sont sélectionnées par le mot de décalage DI 2 DI' DI sur le bus 270. Par exemple, lorsqu'aucun zéro de bourrage n'a été inséré dans l'octet en cours de traitement (D 51 D 50 = 00; DI' = O et R' = 0), les multiplexeurs 271 à 278 ont des premières entrées à droite dans la Fig 7 B reliées aux sorties des multiplexeurs 251 à 258 et délivrent l'octet b 1 à b 8 reçu par la mémoire PROM 6 Si un ou deux zéros de bourrage sont à insérer dans l'octet suivant, les multiplexeurs 271 à 278 transmettent comme précédemment les bits bo à b 8; les bits b ou b 9 et b 10 sont mémorisés dans la mémoire RAM 6 via le bus 240 en vue de leur émission en tant que bit de poids faible avec les bits b 1 à b 7 ou b 1 à b 6 du troisième octet suivant. 27 - Pour ce troisième octet, si deux zéros de bourrage ont été insérés depuis la dernière retenue (R= 1) ce qui est représenté par le mot R' DI DI' DI RDI DI DI + DS DS modulo 8 égal à 0010 et si un zéro de bourrage doit être inséré (D 51 D 50 = 01), les multiplexeurs 271 à 278 ont des secondes entrées recevant le bit b 7 sortant du registre R 56 sur le bus 246, le bit b' sortant du multiplexeur 25 et les bits b à b 6 O i sortant des multiplexeurs 251 à 256, le bit b'l est en fait l'ancien bit b 8 qui n'est autre que le dixième bit b 10 délivré par la mémoire PROM 6 et enregistré 125 ps auparavant pour l'insertion de deux zéros de bourrage Les entrées des multiplexeurs 271 à 278 sont sélectionnées par le nombre DI' DI' DI' de zéros déjà insérés depuis la dernière retenue 2 i (R= 1) (ou le dernier RZC = 1) tandis que les entrées des multiplexeurs 260 à 268 sont sélectionnées par les signaux ad 1 et ad O dépendant de -r et D 51 D 50 grâce aux portes 247 et 248; dans l'exemple précédent, les bits b' (en fait b par rapport à la mémoire PROM 6) et b O provien- nent de l'octet précédent dans la mémoire RAM 6 et les bits b 1 à b 6 pro- viennent de la mémoire PROM 1 via les multiplexeurs 251 à 256. Les décalages d'octets se poursuivent comme précédemment jusqu'à ce que six ou sept zéros de bourrage soient insérés; par exemple, après sept zéros de bourrage, les multiplexeurs 271 à 278 ont des septièmes entrées sélectionnées à gauche dans la Fig 7 B et transmettent les bits b à b' provenant de la mémoire RAM 6 via le bus 246, le bit b'o via le bus 246 et le multiplexeur 250 et le bit b 1 via le bus 241 et le multiplexeur 251. Le traitement s'effectue comme ci-dessus jusqu'à ce que la mémoire PROM 8 délivre un bit R à l'état " 1 " qui est mémorisé dans la mémoire RAM 8 et transmis au coemutateur via le registre R 580, et simultanément le mot DI 2 DI 1 DI O = 000 ou 001 qui est mémorisé dans la mémoire RAM 8. Au traitement suivant 125 ps plus tard, le registre RE 5 (Fig 8) ne reçoit pas d'octet b 1 à b 8 de la mémoire tampon du commutateur, et le commuta- teur fournit RZC = 1 à la mémoire PROM 8 via le fil 272 afin que R'= 1 et DI' DI' D Id = 000 ou 001 soient lus dans la mémoire RAM 8 et que le compte 2 i de " 1 " soit relu dans la mémoire RAM 7 et réécrit sans modification à tra- vers le bus 244 et le multiplexeur 243, le bus 242 n'étant pas sélectionné dans le multiplexeur 243 par le bit R' = 1 La mémoire PROM 8 change R' = 1 en R = 0, le cas o R' = R = 1 n'existant pas Les entrées bj à b' des multiplexeurs 25 à 25 sont sélectionnées via des signaux sur un bus 283 tandis que l'entre b au lieu de b 8 en fonctionnement normal- bus 283 tandis que l'entrée b' -au lieu de b' en fonctionnement normal- O 28 - du multiplexeur 250 est sélectionnée Les bits DS et D 51 sont invalidés par le bit R' dans les portes 247 et 248 ce qui permet la transmission des bits b' à bl à travers les multiplexeurs 26 à 26 et leur enregis- trement dans la mémoire RAM 6 Les bits b' à b' en sortie des multiple- i 8 xeurs 251 à 258 sont sélectionnés aux entrées des multiplexeurs 271 à 27 lorsque DI DI DIO = 000, ou les bits b' à b 7 en sortie des multi- 8 2 i 7 plexeurs 250 à 257 sont sélectionnés aux entrées des multiplexeurs 271 à 278 lorsque DI 2 DI 1 DI O = 001, le bit b' étant émis 125 ps plus tard en b' 27 losu DID 10 à travers les multiplexeurs 250 et 271. Comme montré à la Fig 8, la partie d'émission 8 comprend un cir- cuit de génération de signaux logiques de séquencement HT, HT O et HT 1 et de comptage d'octets 28 Ce circuit 28 inclut trois mémoires RAM 10, RAM 11 et RAM 12 qui sont respectivement associées à des registres de sor- tie R 510 à 3 bits, R 511 et R 512 à 6 bits, et deux réseaux logiques pro- grammables FPLA 10 et FPLA 12 (ou mémoires PROM) qui coopèrent entre eux. Les mémoires RAM 10 à 12 sont initialisées par le signal INIT pro- venant du commutateur qui est à l'état " 1 " juste avant le premier octet de la trame de la voie IT considérée qui est différent d'un drapeau. Tant que HT = 1, le coupleur HDLC émet des drapeaux par l'intermédiai- re des secondes entrées des multiplexeurs 251 à 258 (Fig 7 B), les bits HT O et HT 1 dans la mémoire RAM 10 étant également à l'état " 1 ", les bits HT, HT O et HT 1 sont à l'état " O " pendant la réception des octets de trame provenant du commutateur à l'exception des deux octets de la séquence FCS - Lorsque INIT = 1, le nombre d'octets de la trame Nb t écrit dans la mémoire RAM 11 via le registre d'entrée RE 5 et la cellule de compte d'octets dans la mémoire RAM 12 est mig à zéro A chaque octet émis par le commutateur, le réseau FPLA 12 compare le nombre d'octets réel dans la mémoire RAM 11 et le compte d'octets déjà émis, mémorisé dans la RAM 12 Le réseau FPLA 12 incrémente d'une unité le compte d'oc- tets et l'écrit dans la mémoire RAM 12 via un bus à 6 fils 280 Ce compte est bloqué lorsque le réseau FPLA 12 reçoit le bit de blocage BQ via le registre RE 5 ce qui correspond par exemple à une voie inactive, soit généralement lorsque le bit R' sur le fil 273 (Fig 7 A) est à l'état " 1 ", ce qui indique qu'un octet supplémentaire est émis suite à l'inser- tion d'au moins huit zéros de bourrage Lorsque le réseau FPLA 12 dé- tecte l'égalité des nombres dans les mémoires RAM 11 et RAM 12, ce qui indique l'émission du dernier octet généralement du champ d'informa- 29 - tion de la trame, il bloque également le compte d'octets dans la mémoire RAMI 2 Un signal correspondant au dernier octet de données DOD émis permet d'initialiser le calcul de la séquence de contrôle de trame dans un circuit 29. La mémoire RAMI O mémorise pour chaque voie IT l'état des trois si- gnaux de séquencement HT, HT O et HTl qui sont élaborés par le réseau lo- gique FPLAI O Les signaux montrés à la Fig 9 sont obtenus en fonction des états des signaux HT, HT O et HT 1 mémorisés 125 ps auparavant et transmis par le bus de sortie 281 du registre RSIO, du signal R' sur le fil 273 (Fig 7 A), du signal DOD délivré par le réseau FPLA 12 et du signal INIT délivré par le commutateur via le registre RE 5 Selon une variante simple, les signaux 'r, HT O et HT 1 sont issus des relations suivantes: HT i HT HT + HT INIT 0 O 1 HT O O il HT O DOD + HT O INIT + HT 1 INIT HT 1 "'' HT O + HT 1 ' INIT et écrits dans la mémoire RAMIO via le bus 282 D'une manière générale, le signal HT est à l'état " 1 " pour l'émission de drapeau, le signal HT O est à l'état " 1 " pour l'émission de la séquence FCS et les drapeaux, et le signal HT 1 est à l'état " 1 " pour l'émission du second octet de la sé- quence FCS et les drapeaux A partir de ces trois signaux, le réseau FPLAIO établit d'autres signaux d'horloge qui sont transmis via un bus 283 et qui sont propres notamment à sélectionner les entrées des multiple- xeurs 250 à 258 (Fig 7 B) et à déclencher le calcul de la séquence FCS dans le circuit 283 et l'émission de celle-ci en fin de trame. Le circuit de calcul de la séquence de contrôle de trame 29 est également montré à la Fig 8 Il comprend, comme le circuit 19 de la partie de réception (Fig 6), une mémoire RAM 13 qui mémorise pour chaque cellule associée à une voie IT à 64 kbit/s les deux octets de parité, un registre de sortie à 16 bits RSI 3 et trois réseaux logiques FPLA 13 à FPLA 15 qui sont organisés d'une manière analogue aux réseaux FPLA 1 à FPLA 3 montrés à la Fig 6 Les réseaux FPLAI 3 et FPLA 15 reçoivent via le registre RE 5 les octets de données émis par le commutateur et calcule pour chacun de ces octets les deux octets de parité comme décrit dans le -30 - paragraphe 2 2 7 de l'Avis précité X 25 Grâce aux signaux d'horloge émis par le bus de sortie 283 du réseau FPLA 10, le bus de sortie 291 du registre R 513 émet chacun à leur tour les deux octets de la séquence de contr 8 le de trame en fin de trame vers le multiplexeur 290 Puis les réseaux FPLA 10 à 13 délivrent sur le bus 291 des octets non significatifs qui sont constitués par huit zéros consécutifs et qui sont remplacés par des drapeaux dans les multiplexeur 251 à 258 (Fig 7 B). R e v e N d i c a t i o N s. 1 Coupleur entre un multiplex bidirectionnel de voies MIC et un commutateur de paquets, les voies MIC (IT) convoyant des mots (octets) ayant un nombre prédéterminé de bits (huit) et étant multiplexées mot à mot, des voies MIC étant en mode-paquet et convoyant des trames de mots de données, les trames dans une voie (IT) étant séparées les unes des autres par au moins un drapeau et incluant des zéros de bourrage afin qu' elles ne contiennent pas de drapeaux, ledit coupleur comprenant des moyens ( 1) pour extraire les zéros de bourrage dans les trames reçues provenant du multiplex afin de les transmettre au commutateur sans les zéros de bourrage et des moyens ( 2) pour insérer les zéros de bourrage dans les trames émises provenant du commutateur afin de les transmettre avec les zéros de bourrage, caractérisé en ce que les moyens d'extrac- tion ( 1) et les moyens d'insertion ( 2) des zéros de bourrage comprennent chacun des moyens logiques "P) ROM et/ou (P) PLA) pour traiter uniquement un mot prédéterminé à la fois et transmettre au moins une partie de celui- ci sous la forme d'un mot et des moyens de mémorisation (RAM) ayant autant de cellules de mémoire que de voies (IT) pour mémoriser dans cha- que cellule des caractéristiques (contextes) écrites après le traitement d'un mot d'une voie et lues pour le traitement du mot suivant de ladite voie après les traitements des autres voies, à raison d'un mot par voie (IT). 2 Coupleur conforme à la revendication 1, caractérisé en ce que les moyens logiques comprennent au moins une mémoire morte du type ROM et/ou un réseau logique du type PLA de préférence programmable. 3 Coupleur conforme à la revendication 1 ou 2, caractérisé en ce que les moyens d'extraction de zéros de bourrage ( 1) comprennent des moyens logiques (PROM 2) pour compter le nombre de " 1 " en queue de cha- que mot provenant du multiplex, des moyens (RAM 2) pour mémoriser ledit nombre de " 1 " d'un mot de chaque voie, des moyens logiques (PROM ibis) pour détecter les zéros de bourrage à extraire dans un mot provenant du multiplex en fonction notamment du nombre de " 1 " mémorisé du mot précédent de la même voie, des moyens logiques (PROM 1) pour rejeter à la fin d'un mot les zéros de bourrage détectés, des moyens logiques ( 15) pour extraire les zéros de bourrage détectés dans un mot et les remplacer en début de mot par les derniers bits du mot précédent, des moyens (RAM 1) pour mémoriser un mot de chaque voie avec zéros de bourrage 32 - extraits, des moyens logiques (PROM 3) pour compter le nombre de zéros de bourrage modulo le nombre prédéterminé de bits dans chaque voie au fur et à mesure de la réception des mots de ladite voie, des moyens (RAM 3) pour mémoriser ledit nombre de zéros de bourrage pour chaque voie et des moyens logiques ( 16) de recadrage sous forme d'un mot à transmettre au commutateur incluant au début,des bits de fin d'un mot mémorisé avec zéros de bourrage extraits pour chaque voie et à la fin des bits de début du mot suivant de ladite voie avec des zéros de bourrage à la fin, le nombre desdits bits de début du mot suivant étant égal au nombre mémorisé de zéros de bourrage (di) de ladite voie après le traitement dudit mot à transmettre (Tableau II). 4 Coupleur conforme à l'une des revendications 1 à 3, caractérisé en ce que les moyens d'insertion de zéros de bourrage ( 1) comprennent des moyens logiques (PROM 6) pour insérer les zéros de bourrage dans un mot provenant du commutateur, des moyens logiques (PROM 7) pour compter le nombre de " 1 " ( 242) en queue de chaque mot sortant des moyens d'in- sertion de zéros de bourrage (PROM 6), des moyens (RAM 7) pour mémoriser ledit nombre de " 1 " pour un mot de chaque voie, des moyens logiques (PR Ou 7) pour compter le nombre de zéros de bourrage ( 245) à insérer dans un mot provenant du commutateur en fonction notamment du nombre de " 1 " mémorisé du mot précédent de la même voie, des moyens logiques ( 25) pour former un mot avec les bits de début du mot avec les zéros de bourrage, des mo- yens logiques ( 26) pour former un mot avec les bits de fin de mot avec les zéros de bourrage, des moyens (RAM 6) pour mémoriser les bits de fin d'un mot avec les zéros de bourrage de chaque voie, des moyens logiques (PROM 8) pour compter le nombre de zéros de bourrage insérés modulo le nombre prédéterminé de bits (huit) dans chaque voie au fur et à mesure de l'émission des mots de ladite voie afin de tenir à jour le décalage entre le mot à transmettre sur le multiplex (RS 9) et le mot (RS 5) pro- venant du commutateur, des moyens (RAM 8) pour mémoriser ledit nombre de zéros de bourrage pour chaque voie, et des moyens logiques ( 27) de décadrage sous forme d'un mot à transmettre sur le multiplex (RS 9) incluant les bits de fin d'un mot précédent mémorisé avec zéros de bour- rage pour chaque voie et les bits de début du mot suivant avec zéros de bourrage de ladite voie, le nombre desdits bits de fin du mot précédent étant égal au nombre mémorisé de zéros de bourrage (DI) de ladite voie après le traitement dudit mot précédent. 33 - Coupleur conforme aux revendications 3 et 4, dans lequel chaque trame véhiculée par le multiplex est terminée par deux mots de séquence de contrôle de trame FCS) obtenus par un algorithme connu, caractérisé en ce qu'il comprend des moyens logiques (FPLA 1 à 3) pour calculer selon ledit algorithme à partir d'un mot délivré par les moyens de recadrage ( 16) une paire de mots de parité ( 191), des moyens (RAM 5) pour mémoriser la paire de mots de parité de chaque voie et les appliquer aux moyens de calcul (PPLA 1 à 3) simultanément à la délivrance du mot suivant de ladite voie par les moyens de racadrage et des moyens ( 195) pour com- parer chaque paire de mots de parité mémorisée avec une paire de mots prédéterminée ( 196) afin de transmettre au commutateur un bit de valida- tion à la fin de chaque trame reçue, et en ce qu'il comprend des seconds moyens logiques (FPLA 13 à 15) pour calculer selon ledit algorithme à partir d'un mot délivré par le commutateur une paire de mots de parité, des moyens (RAM 13) pour mémoriser la paire de mots de parité de chaque voie et les appliquer aux seconds moyens de calcul (FPLA 13 à 15) simul- tanément à la délivrance du mot suivant de ladite voie par le commutateur et des moyens (FPLA 10, 290) pour multiplexer chacun des deux mots de parité de chaque trame de chaque voie et le transmettre aux moyens d'in- sertion de zéros de bourrage ( 2) après que le commutateur ait délivré le dernier mot de ladite trame de ladite voie. 6 Coupleur conforme aux revendications 3 à 4, caractérisé en ce que les moyens d'extraction de zéros de bourrage ( 1) comprennent des premiers moyens logiques (PROM 4) pour compter le nombre de mots par trame transmis par les moyens de recadrage ( 16) au fur et à mesure des mots provenant du multiplex, et des moyens (RAM 4) pour mémoriser ledit nombre de mots reçus par trame pour chaque voie et le retransmettre aux premiers moyens de comptage (PROM 4) lors de la réception du mot suivant de ladite voie, et en ce que les moyens d'insertion de zéros de bourrage ( 2) comprennent des moyens (RAM 11) pour mémoriser le nombre de mots contenus dans une trame de chaque voie délivré par le commutateur au début de l'émission de ladite trame, des moyens (RAM 12) pour mémoriser le nombre de mots émis pour une trame de chaque voie, des moyens logiques (FPLA 12) pour compter le nombre de mots par trame de chaque voie transmis * par le commutateur et l'écrire dans les moyens de mémorisation dudit nom- bre de mots par trame et des moyens logiques (FPLA 12) pour comparer ledit nombre mémorisé de mots contenus dans une trame et ledit nombre mémorisé 34 - de mots émis dans ladite trame afin de détecter la fin de ladite trame lorsque les nombres sont égaux.