FR 2534765 A1 19840420 FR 8316360 A 19831014 La présente invention concerne un commutateur de données et de communications vocales de conférence en multi- plex par répartition dans le temps, destiné à accepter des échantillons de message dans une trame. Le multiplexage par répartition dans le temps ou multiplexage temporel est un type de commutation numérique dans lequel une ligne est partagée dans le temps entre plu- sieurs utilisateurs, et dans lequel des intervalles de temps multiplexés sont alloués pour établir des séquences de communication. On connaît également dans la technique de la com- mutation temporelle numérique des systèmes appelés commuta- teurs temporels, dans lesquels des échantillons de messages numériques provenant d'un intervalle de temps d'entrée donné sont commutés vers un autre intervalle de temps de sortie. On utilise maintenant des commutateurs temporels pour établir des connexions de conférence. Le brevet US 4 119 807 montre un exemple d'un commutateur numérique fonctionnant en partage de temps, qui est conçu de façon à établir des connexions de conférence sans restriction sur le nombre de personnes qui peuvent par- ticiper à une séquence de conférence Ce brevet décrit une configuration pour sommer séquentiellement des échantillons de messages numériques provenant de 128 lignes connectées à 128 intervalles de temps respectifs pendant une première trame temporelle, et pour émettre les échantillons sommés vers chaque ligne de la connexion, en correspondance avec l'intervalle de temps qui lui est affecté, pendant une secon- de trame temporelle. Une configuration de commutation numérique de ce type utilise deux mémoires de sommation, qui sont alternati- vement chargées et déchargées en correspondance avec une trame temporelle De plus, des troisième et quatrième mémoi- res sont alternativement chargées en synchronisme avec les mémoires de sommation, et elles sont utilisées pour l'enre- gistrement d'échantillons de messages numériques correspon- dant à des intervalles de temps affectés Chaque mémoire de sommation est effacée au début de sa trame temporelle ou de son cycle d'enregistrement respectif, en préparation de l'enregistrement d'une nouvelle série d'échantillons de messages sommés. A l'heure actuelle, des connexions multipointsavec interrogation diffusée, comprenant une station maîtresse et une ou plusieurs stations éloignées, sont établies de façon caractéristique en utilisant des ponts de conférence analo- giques La station maîtresse ou principale diffuse une information d'interrogation vers les branches secondaires de la connexion de conférence ou multipoint, et seule la station principale reçoit des émissions provenant des branches secon- daires. Dans un mode de fonctionnement caractéristique, exigeant des canaux à 4 fils, la station principale interroge chaque branche secondaire en émettant une adresse particuliè- re qui est reconnue par la station interrogée Si la station interrogée n'a aucune transaction à effectuer avec la station principale, elle renvoie une réponse négative ou ne renvoie aucune réponse, et la station principale interroge une autre station éloignée Si la station interrogée a une transaction à effectuer avec la station principale, elle renvoie une réponse positive et la transaction est entièrement exécutée avant que la station principale n'interroge une autre station. Toutes les transactions de données entre des stations éloi- gnées sont accomplies en passant par la station principale, du fait que, de façon caractéristique, le réseau de conféren- ce multipoint est conçu de façon à isoler les stations éloi- gnées les unes par rapport aux autres Cette exigence est nécessaire pour empêcher que des données provenant d'une sta- tion interrogée ou un bruit provenant d'une station non interrogée ne brouille d'autres stations éloignées. A l'heure actuelle, des connexions multipointsavec interrogation diffusée sont établies de façon caractéristi- que en utilisant des circuits à 4 fils comportant un pont analogique dans les voies d'émission et de réception De plus, chaque station éloignée est connectée au pont de récep- tion par l'intermédiaire d'un circuit amplificateur ayant un gain en sens direct mais pas de gain en sens inverse, pour isoler les unes des autres les stations éloignées. Le problème qui se pose avec la connexion multi- point décrite ci-dessus consiste en ce qu'elle est coûteuse non seulement pour la réalisation, mais également pour la maintenance Les circuits analogiques, en particulier les amplificateurs, nécessitent une maintenance périodique pour régler le gain des amplificateurs qui dérivent sur une cer- taine période, et pour éviter la diaphonie entre les canaux. De plus, chaque réseau de conférence doit être spécialement conçu pour répondre aux besoins des utilisateurs en ce qui concerne le nombre de participants qui seront connectés au réseau Un réseau de conférence conçu spécialement est une affaire coûteuse. La plupart des systèmes de conférence numériques de l'art antérieur, y compris celui du brevet US 4 119 807, traitent des échantillons vocaux numériques et ont donc la possibilité d'enregistrer et d'acheminer des données numéri- ques Cependant, un inconvénient important inhérent à de tels systèmes consiste en ce qu'ils sont incapables de trai- ter ou de commander correctement des trains de données qui transitent dans un réseau de conférence consistant en un ordinateur principal et en ordinateurs secondaires, comme une connexion multipoint avec interrogation diffusée Dans des systèmes de l'art antérieur, des données émises à partir d'un ordinateur interrogé vers l'ordinateur principal sont également acheminées vers d'autres ordinateurs dans le- réseau de conférence, du fait que des échantillons de-données ou de bruit provenant de chaque station dans le réseau sont sommés et enregistrés pendant un cycle de lecture et sont transmis vers chaque station (intervalle de temps) pendant un cycle de transmission Par conséquent, des données tran- sitent non seulement entre l'ordinateur interrogé et l'ordi- nateur principal, mais également vers des ordinateurs non interrogés De plus, le dernier train de données provenant d'un ordinateur interrogé précédemment peut être sommé avec un ordre provenant de l'ordinateur principal et dirigé vers un ordinateur nouvellement interrogé, ce qui fausse l'ordre. Du fait que l'ordre est noyé dans un train de données sommées, il peut ne pas être reconnaissable par l'ordinateur nouvellement interrogé Par conséquent, la station nouvelle- ment interrogée peut négliger l'ordre et demeurer au repos. De façon fondamentale, les systèmes de conférence numériques de l'art antérieur ne disposent pas de la capa- cité à isoler des stations secondaires les unes d-es autres, et ils ne disposent également -pas de la capacité à intégrer à la fois des connexions vocales et des connexions de données. Les problèmes sont résolus conformément à l'inven- tion, dans laquelle le commutateur de communications de con- férence et de données comprend des moyens pour échanger sélectivement des intervalles de temps particuliers parmi les intervalles de temps d'entrée avec d'autres intervalles de temps, des moyens pour sommer sélectivement les échan- tillons de messages provenant de groupes des intervalles de temps échangés, une première mémoire ayant un ensemble de positions de mémoire pour enregistrer chacun des échantil- lons de messages sommés pendant une première trame temporel- le, et pour distribuer la sommation enregistrée pendant une seconde trame temporelle suivante, une seconde mémoire ayant un ensemble de positions de mémoire pour enregistrer chacun -des échantillons de messages sommés qui ont été acceptés pendant la seconde trame temporelle, et pour distribuer la sommation enregistrée pendant une troisième trame temporelle, et un circuit de commande qui est capable de distribuer les échantillons de messages sommés uniquement au premier inter- valle de temps d'un groupe d'intervalles de temps, et de distribuer un échantillon de message reçu à partir du premier intervalle de temps, aux autres intervalles de temps du grou- pe d'intervalles de temps. Un but de l'invention est d'intégrer des connexions vocales et de données et d'isoler les uns des autres des ter- minaux interrogés et non interrogés, sans nécessiter des amplificateurs ou des ponts analogiques Pour assurer l'iso- lation, le système modifie des affectations d'intervalles de temps entrants, au moyen d'un commutateur temporel, pour faire en sorte que le terminal principal d'une connexion de données soit affecté à l'intervalle de temps ayant l'ordre le plus faible, par rapport aux intervalles de temps affectés aux terminaux secondaires de la connexion de données Les intervalles de temps échangés sont rétablis à leurs affecta- tions d'origine à la sortie, au moyen d'un commutateur tem- porel de sortie De cette manière, le terminal principal est reconnu comme étant le premier accès aux échantillons de message sommés de conférence pendant chaque cycle de distri- bution. Au moment de la reconnaissance d'un premier accès à la sommation de conférence, le système de conférence numé- rique universel distribue la sommation à l'intervalle de temps respectif (terminal principal), et remplace la somma- tion enregistrée dans une mémoire de type accumulateur par l'échantillon de message de cet intervalle de temps, reçu pendant une trame ou un cycle de lecture précédent Ensuite, pendant la même trame de distribution, chaque intervalle de temps successif (branche secondaire) affecté à la connexion de données reçoit la sommation ou la diffusion de conférence modifiée qui est émise par le terminal principal. Le système de conférence numérique universel commande également les aspects d'émission (diffusion) et de réception (contrôle) de chaque intervalle de temps Le sys- tème peut ainsi aisément mélanger des connexions vocales et de données de type multipoint, ce qui est un but supplémen- taire de l'invention et un progrès par rapport à l'art anté- rieur. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode-de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 représente un mode de réalisation sous forme de schéma synoptique; Les figures 2 et 3 montrent un schéma synoptique détaillé d'un mode de réalisation préféré de l'invention; La figure 4 est un diagramme montrant une séquence temporelle représentative de divers signaux d'horloge, signaux de commande et adresses d'intervalle de temps, en relation avec un signal d'horloge principal; La figure 5 est un diagramme d'une séquence tempo- relle représentative qui montre la manière selon laquelle un signal de restauration est généré; La figure 6 montre la manière selon laquelle on doit disposer les figures 2 et 3; et La figure 7 est une représentation, se rapportant à un exemple cité, de la manière selon laquelle un groupe d'intervalles de temps sont affectés à une position de mémoire vive constituant un accumulateur. DESCRIPTION GENERALE On va maintenant donner un aperçu rapide du système de conférence, en se référant à la figure 1 qui montre un exemple d'un système de conférence multipoint avec interroga- tion diffusée, 1000, qui intègre à la fois des connexions vocales et de données Le système de conférence 1000 comprend des commutateurs temporels 800 et 900, un dispositif de confé- rence universel 100, fonctionnant en multiplex temporel linéaire, et une unité centrale de traitement 850 Le système de conférence 1000 dirige vers une borne de sortie 950 des échantillons vocaux et de données provenant d'une borne d'entrée 825 Le système de conférence 1000 peut de façon caractéristique être intercalé entre des canaux de transmis- sion en multiplex temporel, tels que ceux du système de transmission "TVI, bien-connu aux E U A, qui est un système de commutation temporelle. Dans une connexion multipoint numérique avec inter- rogation diffusée, provenant d'un canal de transmission Tl, il n'y a aucune garantie qu'un intervalle de temps d'un termi- nal principal soit celui qui apparaît en premier dans la séquence temporelle, par rapport à des intervalles de temps de terminaux secondaires Ceci est particulièrement vrai lorsqu'on considère qu'une connexion multipoint caractéristi- que peut provenir de canaux de transmission Tl différents. Pour faire face à cette condition, l'unité centrale de trai- tement 850 analyse les affectations d'intervalles de temps de canal de transmission Tl correspondant à des connexions au système 1000, en relation avec une connexion multipoint de données, pour déterminer les positions temporelles relatives des intervalles de temps mis en conférence Dans le cas o un ordinateur principal n'est pas affecté à un intervalle de temps ayant l'ordre relatif le plus bas, l'unité centrale de traitement commande le commutateur temporel 800, par l'inter- médiaire du conducteur BUSDATO, de façon à échanger cet inter- valle de temps avec un autre intervalle de temps qui est le premier dans la séquence temporelle pendant chaque trame d'intervalles de temps, par rapport à l'apparition d'in- tervalles de temps affectés aux branches secondaires de la connexion multipoint L'unité centrale de traitement 850 réarrange tous les intervalles de temps, si nécessaire, par l'intermédiaire du commutateur temporel 800, pour garantir l'affectation à un ordinateur principal de l'intervalle de temps ayant l'ordre relatif le plus bas. L'unité centrale de traitement commande ensuite le commutateur temporel 900, par l'intermédiaire du conducteur BUSDAT 1, de façon à rétablir à son affectation d'origine cha- que intervalle de temps qui a été échangé De cette manière, le système est transparent lorsqu'il est intercalé entre des canaux de transmission en multiplex temporel. Le dispositif de conférence universel 100 fait en sorte que les branches secondaires d'une connexion de données multipoint soient totalement isolées les unes des autres Le *dispositif de conférence universel 100 est un commutateur temporel linéaire de 256 intervalles de temps, ayant la capa- cité de traiter à la fois des connexions vocales et des con- nexions de données Pour assurer l'isolation, le dispositif de conférence 100 commande les aspects d'émission (diffu- sion) et de réception (contrôle) de chaque intervalle de temps. Le dispositif de conférence 100 somme de façon linéaire des échantillons codés vocaux ou de données qui sont émis par le commutateur temporel 800 par l'intermédiaire du bus IDAT 210 et, comme on l'envisagera, il transmet ces échantillons sommés en vue de leur enregistrement dans la mémoire vive 510 ( 520), faisant fonction d'accumulateur (représenté'e sur la figure 3), en relation avec des interval- les de temps d'une même connexion de conférence, pendant un cycled'écriture Ensuite, pendant un cycle de distribution suivant, le dispositif de conférence 100 distribue à chaque intervalle de temps de la connexion de conférence, par l'in- termédiaire du commutateur temporel 900, les échantillons de message sommés précédemment, moins la contribution qui a été apportée à la sommation par l'intervalle de temps récepteur. Pour des connexions de données multipoints, le dispositif de conférence 100 modifie le cycle de distribution afin de reconnaître le premier accès aux échantillons de messages sommés pour la connexion de données. Du fait que l'ordinateur principal de la connexion de données multipoint est affecté à l'intervalle de temps d'ordre le plus faible, cet intervalle de temps est le pre- mier à accéder à la sommation de données pendant chaque cycle de distribution A la reconnaissance d'un premier accès à la sommation de données, le dispositif de conférence 100 distri- bue la sommation à l'ordinateur principal par l'intermédiaire du commutateur temporel 900, et il recouvre la sommation enregistrée dans la mémoire vive accumulateur 510 ( 520), en utilisant l'échantillon de données reçu à partir de l'ordina- teur principal pendant un cycle d'écriture ou d'enregistre- ment précédent Ensuite, pendant le même cycle de distribu- tion, le dispositif de conférence 100 distribue à chaque bran- che secondaire ou à chaque intervalle de temps secondaire de la connexion, l'échantillon de message de données reçu à par- tir de l'ordinateur principal De cette manière, chaque bran- che secondaire d'une connexion de données multipoint reçoit uniquement des transmissions ou des diffusions provenant de l'ordinateur principal et est donc isolée des branches secon- daires restantes. Comme on l'envisagera, l'unité centrale de traite- ment 850 communique en série avec le dispositif de conféren- ce 100 et les commutateurs temporels 800, 900 par l'intermé- diaire de conducteurs BUSDAT respectifs. Description détaillée Comme le montre la figure 1, les commutateurs tem- porels 800, 900 sont de façon caractéristique des commuta- teurs temporels linéaires dans lesquels 256 intervalles de temps entrants sont transposés en 256 intervalles de temps sortants Les commutateurs temporels 800, 900 peuvent être de façon caractéristique du type du commutateur temporel qui est décrit dans le brevet US 4 298 977, dans lequel, pendant un premier cycle ou cycle d'écriture, un échantillon de messa- ge ou de données relatif à un intervalle de temps entrant est enregistré dans une position de mémoire vive appelée accumu- lateur (non représentée), qui correspond à un intervalle de temps sortant affecté Pendant un second cycle ou cycle de distribution, l'échantillon de message enregistré est extrait de la mémoire vive accumulateur et il est émis pendant l'in- tervalle de temps échangé ou transposé Dans le cas du commu- tateur temporel 800 ( 900), des échantillons de message sont émis pour chaque intervalle de temps par l'intermédiaire du bus à 16 bits en parallèle 210 ( 950), et le commutateur tem- porel 800 ( 900) utilise de façon caractéristique deux mémoi- res vives de données comportant 256 mots avec 16 bits par mot, qui sont utilisées de façon cyclique, en alternance pen- dant chaque trame d'intervalles de temps De cette manière, pendant une première trame d'intervalles de temps, le commu- tateur temporel 800 ( 900) enregistre des échantillons de messages correspondant à des intervalles de temps entrants acceptés par le bus 825 ( 750) dans une première mémoire vive de données (non représentée), dans des positions de mémoire qui correspondent à des adresses séquentielles d'intervalle de temps Simultanément, le commutateur temporel 800 ( 900) distribue sur un bus de sortie 210 ( 950) des échantillons de messages enregistrés dans une seconde mémoire vive de données (non représentée) pendant un cycle d'écriture précé- dent Pendant un cycle suivant, les mémoires vives de données sont inversées, et la seconde mémoire vive de données est utilisée pour enregistrer des échantillons de messages entrants, tandis que la première mémoire vive de données est utilisée pour distribuer des échantillons de messagesvers une sortie. Pour échanger des intervalles de temps, le commuta- teur temporel 800 ( 900) utilise une mémoire vive de commande de 256 mots de 11 bits (non représentée), pour l'enregistre- ment de l'adresse des intervalles de temps échangés Par exemple, pour échanger l'intervalle de temps entrant 5 avec l'intervalle de temps sortant 63 par l'intermédiaire du bus 210, l'unité centrale de traitement 850 émet en série par le bus des instructions dirigées vers le commutateur temporel 800, pour charger l'adresse indirecte 63 dans la position 5 de la mémoire vive de commande du commutateur temporel 800, et l'adresse indirecte 5 dans la position 63 Pendant l'in- il tervalle de temps entrant 5, le commutateur temporel 800 charge le message respectif dans la position 5 de la mémoire vive de données, dans le cycle d'enregistrement De plus, l'échantillon de message entrant qui correspond à l'interval- le de temps 63 est enregistré dans la position séquentielle 63 de la mémoire vive de données, dans le cycle d'enregistre- ment Pendant le cycle de distribution suivant, la mémoire vive de données désignée pour distribuer les messages enre- gistrés vers le bus de sortie 210 est adressée en correspon- dance avec les intervalles de temps 5 et 63 Lorsque l'inter- valle de temps 5 apparaît pendant le cycle de distribution, son adresse est utilisée pour adresser séquentiellement la mémoire vive de commande de façon à prélever l'adresse de lecture de la mémoire vive de distribution qui, dans cet exemple, est l'adresse indirecte 63 La position 63 de la mémoire vive de distribution de données est adressée, et l'échantillon de message enregistré dans cette position est dirigé vers la sortie, en 210. D'une manière similaire, lorsque l'intervalle de temps 63 apparaît, la position 5 de la mémoire vive de dis- tribution est adressée, et l'échantillon de message enregis- tré dans cette position est dirigé vers la sortie, en 210. Ainsi, les échantillons de messages qui correspondent aux intervalles de temps 5 et 63 appliqués en 825 sont échangés à la sortie du commutateur temporel 800, en 210. En poursuivant l'exemple, les intervalles de temps 63 et 5 sont à nouveau échangés à la sortie 950 du système 1000 pour rétablir les échantillons de messages dans leurs positions d'intervalles de temps d'origine Comme dans le cas du commutateur temporel 800, l'unité centrale de traitement 850 ordonne au commutateur temporel 900, par la ligne BUSDATI, de charger l'adresse 5 dans la position 63 de la mémoire vive de commande (non représentée) du commutateur temporel 900, et de charger l'adresse 63 dans la position 5, et de la manière décrite ci-dessus pour le commutateur temporel 800 Les échan- tillons de messages dirigés vers le commutateur temporel 900 par le bus 750 qui concernent l'intervalle de temps échangé sont émis en 950 pendant l'intervalle de temps d'origine 63 Les échantillons de messages-acceptés par le commutateur temporel 900 qui concernent l'intervalle de temps échangé 63 sont émis pendant l'apparition de l'intervalle de temps dtori- gine 5. Pour synchroniser le système 1000 sur l'apparition. d'une trame d'intervalles de temps, l'unité centrale de trai- tement distribue une impulsion de trame au dispositif de con- férence 100 et au commutateur temporel -800 ( 900), par le con- ducteur TSYNC, toutes les 125 lis L'unité centrale de traite- ment 850 émet également vers le dispositif de conférence 100 un signal d'horloge à quatre mégahertz, par le conducteur SCK 4 T, et un signal d'horloge à deux mégahertz dirigé vers le commutateur temporel 800 ( 900), par l'intermédiaire du conducteur SCK 2 T, pour générer un train de 256 intervalles de temps correspondant à une impulsion de trame Comme on l'en- visagera-sous peu, le dispositif de conférence 100 divise par deux l'horloge à quatre mégahertz, pour être en synchronisme avec le commutateur temporel 800 ( 900). L'unité centrale de traitement 850 comprend de façon caractéristique un microprocesseur en combinaison avec une capacité suffisante de mémoire, comme des mémoires mortes et des mémoires vives, un bus interne, une interface de bus de microprocesseur, une horloge, des moyens pour communiquer avec un terminal externe par l'intermédiaire du bus 875, un dispositif de synchronisation du système, et une interface de bus périphérique pour communiquer avec les éléments du systè me 1000. On utilise l'unité centrale de traitement 850 pour faire la jonction entre le dispositif de conférence 1000 et un terminal de données local ou éloigné (non représenté), dans le but d'établir des connexions multipoints vocales ou de données La plupart des grandes sociétés ayant divers éta- blissements ont besoin d'une connexion multipoint pour la transmission de données entre un établissement central et un ou plusieurs établissements éloignés Les extrémités (sta- tions) sont reliées au système de conférence 1000 par une liaison de transmission telle que le système de transmission "Tl" Un opérateur indique à l'unité centrale de traitement 850, par l'intermédiaire d'un terminal de données, quels sont les intervalles de temps du système de transmission "Tl' qui sont affectés à la station centrale ou principale et aux sta- tions secondaires. L'unité centrale de traitement 850 est programmée de façon à analyser les instructions et à échanger si néces- saire l'intervalle de temps de la station principale, par l'intermédiaire du commutateur temporel 800, de la manière décrite ci-dessus, pour faire en sorte que cet intervalle de temps apparaisse en premier dans une trame, par rapport aux intervalles de temps qui sont affectés aux branches secondai- res à l'entrée du dispositif de conférence 100 Comme indiqué ci-dessus, l'unité centrale de traitement 850 est également programmée de la manière bien connue de façon à ordonner au commutateur temporel 900, par le conducteur 950, de rétablir à leurs affectations d'origine, sur la sortie 950, tous les intervalles de temps qui ont été échangés. L'unité centrale de traitement 850 est en outre programmée d'une manière bien connue de façon à ordonner au dispositif de conférence 100 d'établir une connexion de con- férence entre les stations d'une connexion multipoint Les paragraphes qui suivent décrivent la manière selon laquelle l'unité centrale de traitement 850 ordonne au dispositif de conférence 100 d'établir une connexion de conférence. FONCTIONNEMENT DU DISPOSITIF DE CONFERENCE UNIVERSEL ( 100) Les figures 2 et 3, lorsqu'elles sont placées l'une par rapport à l'autre de la manière représentée sur la figure 6, montrent comment les divers éléments du dispositif de conférence 100 coopèrent pour former un réseau de confé- rence en multiplex temporel linéaire. * En considérant les figures 2 et 3, on note qu'une trame temporelle d'entrée numérique comportant N intervalles de temps et provenant du commutateur temporel 800 applique à l'entrée 210 (figure 2) un signal d'entrée parallèle formé par des échantillons vocaux ou de données codés de façon linéaire, en format à complément à deux, en vue de son trai- tement par le dispositif de conférence 100 Ensuite, confor- mément à un mode de connexion affecté, un intervalle de temps affecté à une connexion est dirigé vers le commutateur tempo- rel 900 par l'intermédiaire du bus de données de sortie 750 (figure 3). Une-trame temporelle correspond de façon caracté- ristique à la trame de 125 ls du système de transmission Tl, et on supposera ici qu'une trame temporelle consiste en une durée de 125 lis qui est représentée par un signal de synchro- nisation de trame (TSYNC de la figure 4), appliqué de façon externe par l'unité centrale de traitement 850 par l'inter- médiaire du conducteur 230 (figure 2) L'unité centrale de traitement 850 applique également un signal d'horloge à 4,096 M Hz (SCK 4 T) au générateur d'horloge 220, par l'inter- médiaire du conducteur 200, et ce signal est émis par le con- ducteur 4 T pour faire fonctionner en synchronisme les voies d'entrée et de sortie du dispositif de conférence 100, avec un seul signal d'horloge, et pour être divisé en un signal d'horloge à 2 M Hz désigné par 2 T (figure 4) qui est émis par le conducteur 2 T Le générateur d'horloge 220 fournit égale- ment un second signal d'horloge à 2 M Hz désigné par 2 F (figure 4), qui est émis par le conducteur 2 F, et qui est une version inversée et sans chevauchement du signal 2 T, ainsi qu'un second signal d'horloge à 4 M Hz désigné par 4 F, qui est émis par le conducteur 4 F et qui est une version inversée et sans chevauchement du signal d'horloge 4 T Le générateur d'horloge 220 fournit en outre un troisième signal d'horloge à 2 M Hz, LTC, qui est émis par le conducteur LTC, et qui a un état logique un qui chevauche le dernier quart et le premier quart d'intervalles de temps adjacents, pour former une fenêtre d'horloge Le signal d'horloge LTC permet de présenter de nouvelles données sur les entrées "D" des circuits de bascules 620, 630 et 735 (figure 3), pendant la fenêtre, dans le but de mettre à jour la bascule respective sur le front montant suivant du signal d'horloge 4 T qui apparaît pendant la fenêtre LTC, comme on l'envisagera. COMPTEUR D'ADRESSE Sous l'effet du front descendant du signal d'horlo- ge 2 T, le générateur d'adresse séquentielle 320 (figure 2) génère une adresse d'intervalle de temps à huit bits (CRAD), qui représente les intervalles de temps O à 255, pour adres- ser la mémoire-vive de commande 430 par le bus d'adresse 317 Sous l'effet du front montant du signal d'horloge 2 T, le générateur d'adresse 320 génère les adresses d'intervalle de temps (DRAD) O à 255, pour adresser la mémoire d'échan- tillons 610 (figure 3) Le signal TSYNC que fournit l'unité centrale de traitement 850 est le moyen par lequel les compteurs sont synchronisés par rapport aux intervalles de temps entrants (IBDAT). En considérant brièvement la figure 4, on voit une représentation en séquence temporelle d'adresses d'inter- valle de temps CRAD et DRAD, dans laquelle l'adresse d'inter- valle de temps DRAD précède (commence avant) l'intervalle de temps entrant qui est associé au bus de données d'entrée IBDAT, avec un écart égal à la moitié d'un intervalle de temps, tandis que l'adresse d'intervalle de temps CRAD pré- cède de deux intervalles de temps l'intervalle de temps entrant IBDAT Cette séquence permet de prélever paranticipa- tion des échantillons de messages dans la mémoire vive d'échantillons 610 et la-mémoire vive accumulateur 510 ( 520), comme il apparaîtra plus clairement dans la suite de la description détaillée. MEMOIRE VIVE DE COMMANDE En retournant à la figure 2, on note que la mémoire vive de commande 430 comporte 256 positions de mémoire qui correspondent à des intervalles de temps entrants Les adresses d'intervalle de temps (CRAD) qui sont générées séquentiellement par le générateur d'adresse 320 sont diri- gées vers l'entrée d'adresse de la mémoire vive de commande 430 par le bus d'adresse 317 La mémoire vive de commande 430 est le moyen par lequel des intervalles de temps entrants sélectionnés provenant de la mémoire tampon d'entrée 205 sont connectés à des intervalles de temps de sortie sur la sortie 750 A cet égard, la même position de mémoire dans la mémoire vive accumulateur 510 ou dans la mémoire vive accumulateur 520 (figure 3) est affectée (de façon externe) à chaque intervalle de temps qui participe à une connexion-de confé- rence ou une connexion multipoint L'adresse de la position de mémoire dans la mémoire vive accumulateur 510 ( 520) qui est affectée à une connexion, des bits de commande de mode CMBT et CMBR, plus un bit de parité sont enregistrés dans la mémoire vive de commande 430 (figure 2) pour chaque inter- valle de temps respectif d'une connexion de conférence. La correspondance entre des adresses d'intervalle de temps et des positions de mémoire dans la mémoire vive accumulateur 510, 520 est établie extérieurement au disposi- tif de conférence par l'unité centrale de traitement 850 (figure 1) On supposera par exemple qu'une communication à deux participants utilise les intervalles de temps 8 et 15, et on supposera en outre que l'adresse de position de mémoi- re 20 de la mémoire vive accumulateur 510 ( 520) est affectée à la connexion Pour commander le traitement de la connexion par le dispositif de conférence, une représentation binaire à sept bits de l'adresse 20, plus deux bits de commande de mode, plus un bit de parité, sont enregistrés dans la posi- tion de mémoire 8 et dans la position de mémoire 15 de la mémoire vive de commande 430. L'unité centrale de traitement externe 850 émet en série les données de commande de connexion, plus l'adresse d'intervalle de temps vers le circuit d'interface de service 241, par l'intermédiaire du conducteur BUSDAT, 240, sous la commande d'une impulsion de synchronisation de bus (non représentée) Le circuit d'interface 241 est un circuit con- vertisseur série-parallèle à verrouillage, qui transmet l'adresse d'intervalle de temps vers le circuit comparateur d'adresse 330 par l'intermédiaire du bus 242, et qui transmet les données de commande de connexion vers la mémoire vive de commande 430, par l'intermédiaire du bus 243. Le circuit d'interface 241 comprend également un circuit décodeur destiné à décoder un code d'opération à plu- sieurs bits qui est annexé aux données de connexion reçues par le conducteur 240 Le code d'opération spécifie si les données émises par le conducteur 240 doivent être enregis- trées dans la mémoire vive de commande 430 (nouvelles données de connexion) ou doivent être utilisées dans un but de con- trôle ou de maintenance (données de maintenance, non repré- sentées) Lorsque le circuit d'interface de service 241 déco- de un code d'opération qui spécifie une écriture dans la mémoire vive de commande 430, il change l'état logique du conducteur wc allant à la bascule de sélection 440, pour le faire passer d'un état logique zéro à un état logique un. L'état logique un transmet une nouvelle information de con- férence vers des circuits de traitement, tandis que la posi- tion de mémoire respective de la mémoire vive de commande 430 est mise à jour, comme on l'envisagera sous peu. Le circuit comparateur d'adresse de mémoire vive 330 compare l'adresse d'intervalle de temps sur le bus 242 avec l'adresse d'intervalle de temps CRAD (adresse de la mémoire vive de commande) qui se trouve sur le bus 317. Lorsque les adresses d'intervalle de temps sur le bus 242 et le bus 317 coïncident, le comparateur d'adresse 330 agit sur le circuit de commande de lecture/écriture 340, par l'in- 2534 ? 65 i 8 termédiaire du conducteur 331, de façon qu'il commute la mémoire vive de commande 430 de l'état de lecture à l'état d'écriture, par l'intermédiaire du conducteur 343 Sur le front descendant de l'impulsion d'horloge 2 F, les données de commande de connexion présentes sur le bus 243 sont écrites dans la mémoire vive de commande 430, en relation avec l'adresse d'intervalle de temps qui est présente sur le bus d'adresse 317. En ce qui concerne l'exemple ci-dessus, dans lequel des intervalles de temps 8 et 15 étaient affectés à la posi- tion de mémoire 20 de la mémoire vive accumulateur 510 ( 520), l'unité centrale de traitement externe 850 établit la comman- de de connexion de la façon suivante: premièrement, l'adres- se d'intervalle de temps 8 et l'adresse 20 de la mémoire vive accumulateur 510 ( 520), ainsi que les bits de commande de mode et un bit de parité, sont émis en série par le proces- seur 850, sur le conducteur 240 (BUSDAT), pour être acceptés par le circuit d'interface 241 Le circuit d'interface 241 convertit les données en un premier signal de sortie parallè- le sur le bus 242 (adresse d'intervalle de temps) et en un second signal de sortie parallèle sur le bus 243 (adresse 20 de la mémoire vive accumulateur, bits de mode plus parité); secondement, lorsque le compteur d'adresse 320 génère l'adresse d'intervalle de temps 8, le circuit de commande de lecture/écriture 340, fonctionnant sous la dépendance du circuit comparateur 330, provoque l'écriture des données de commande de connexion sur le bus 243, à l'adresse 8 de la mémoire vive de commande 430, sur le front descendant de l'impulsion 2 F; troisièmement, la même procédure est ensui- te exécutée pour l'intervalle de temps 15, ce qui achève la séquence pour l'établissement de données de connexion de con- férence pour la connexion. Comme on l'a envisagé ci-dessus, les données de commande de connexion qui sont enregistrées dans la mémoire vive de commande 430 pour chaque intervalle de temps d'une connexion comprennent: l'adresse d'une position dans la mémoire vive accumulateur 510 ( 520) qui est affectée à la connexion; deux bits de commande de mode et un bit de parité. Dans le mode de réalisation décrit ici à titre d'exemple, on suppose que les deux bits de commande de mode, CMBT et CMBR, sont conformes aux définitions du tableau suivant TABLEAU 1 CMBR CMBT FONCTION O O Connexion de données O 1 Connexion de diffusion 1 O Connexion de contrôle 1 1 Connexion de conférence Conformément aux définitions indiquées par le Tableau 1, le bit de commande de mode CMBT fixé à l'état -15 logique un spécifie une connexion de diffusion ou de confé- rence, dans laquelle un intervalle de temps a la permission d'émettre des messages Le bit de commande de mode CMBR fixé à l'état logique un spécifie une connexion de contrôle ou de conférence, dans laquelle un intervalle de temps a la per- mission de recevoir des messages. Un seul bit de commande de mode fixé à l'état logique zéro empêche un intervalle de temps d'avoir accès à la fonction respective Par exemple, si l'état des bits de commande de mode est 01 pour un intervalle de temps respec- tif, cet intervalle de temps peut seulement diffuser vers le reste de la connexion Lorsque les deux bits de commande de mode sont fixés à l'état logique un ( 11), un intervalle de temps respectif a la permission à la fois de diffuser des messages vers les connexions et de recevoir des messages à partir de celles-ci Les deux bits de commande de mode fixés à zéro reviennent à un mode de connexion de données et seront traités en conséquence, comme on l'envisagera sous peu. En retournant aux figures 2 et 3, on note que la mémoire vive de commande 430 est normalement maintenue dans l'état de lecture par le circuit de commande de lecture/ écriture 340, par l'intermédiaire du conducteur 343 Des adresses d'intervalle de temps (CRAD) séquentielles, pour accéder à des positions respectives de la mémoire vive de commande 430,sont générées par le générateur d'adresse 320 sous l'effet de chaque front descendant du signal d'horloge 2 T, et elles sont émises par le bus 317. Sur le front descendant du signal d'horloge 2 F, l'adresse d'intervalle de temps à huit bits (CRAD) appliquée à l'entrée d'adresse de la mémoire vive de commande 430 par le bus 317 est enregistrée de façon interne par la mémoire vive de commande 430, et une position de mémoire représentée par l'adresse d'intervalle de temps CRAD est lue -Son conte- nu est enregistré dans le réseau de bascules de sortie (interne) de la mémoire vive de commande 430, sur le front montant suivant du signal 2 F (non représenté) Les données de commande de connexion relatives à un intervalle de temps sont transmises de la mémoire vive de commande 430 vers le réseau de bascules de sélection 440, par le bus de données 441. RESEAU DE BASCULES DE SELECTION Le réseau de bascules de sélection 440 consiste en un sélecteur suivi par un registre dynamique à deux étages formé par des bascules de type D, et il comprend un sélecteur à dix bits pour sélectionner les données provenant du bus de données 343 ou du bus de données 441 Pendant le traitement pormal, le réseau de bascules de sélection 440 accepte les données qui proviennent du bus 441 D'autre part, les données provenant du bus 243 sont acceptées au moment de l'initiali- sation d'un intervalle de temps par l'intermédiaire du cir- cuit d'interface de service 241. Comme on l'a envisagé précédemment, pendant l'ini- tialisation d'un intervalle de temps, le circuit décodeur du circuit d'interface de service 241 fait passer à un état logique un le conducteur wc connecté au réseau de bascules de sélection 440, ce qui indique une écriture dans la mémoi- re vive de commande 430 De plus, une coïncidence dans la comparaison de l'adresse CRAD et de l'adresse correspondant à l'adresse d'intervalle de temps initialiséesur le bus 242, force à un état logique zéro le conducteur 343 qui provient du circuit de commande de lecture/écriture 340 La coinci- dence d'un état logique-un sur le conducteur wc et d'un état logique zéro sur le conducteur 343, tous deux connectés au réseau de bascules de sélection 440, est resynchronisée par le réseau de bascules de sélection 440 sur le front montant suivant du signal d'horloge 2 F, formant une fenêtre, pour permettre au réseau de bascules de sélection 440 de sélec- tionner des données provenant du bus 243 Les nouvelles données de connexion sur le bus 243 comprennent une adresse de mémoire vive accumulateur à sept bits et deux bits de mode (et la parité) Le réseau de bascules de sélection 440 transmet l'adresse de mémoire vive accumulateur vers le bus d'adresse RARAD 442, et il transmet à la fois l'adresse de mémoire vive accumulateur et les bits de mode (et de parité) vers le premier étage du registre dynamique à deux étages 440 Les données sont introduites dans le premier étage du registre dynamique à deux étages 440 sur le front montant du signal d'horloge 2 T, qui apparaît au milieu de l'intervalle de temps respectif Ensuite, les dix bits des données de connexion sont introduits dans-le second étage du registre dynamique à deux étages 440, sur le front montant du signal d'horloge 2 F = De cette manière, de nouvelles données de conne- xion relatives à un intervalle de temps initialisé qui est affecté à une connexion sont enregistrées dans la mémoire vive de commande 430 et, simultanément à ceci, elles sont acceptées par le réseau de bascules de sélection 440, pour une utilisation immédiate par le dispositif de conférence. Autrement, l'accès du dispositif de conférence aux nouvelles données de connexion serait retardé d'une trame temporelle. Pour le traitement d'échantillons de messages, le réseau de bascules de sélection 440 conserve dans son second étage de registre, ou étagé de sortie, l'adresse d'écriture de connexion (WARAD) de la mémoire vive accumulateur 510 ( 520), présente sur le bus 443, et les bits de commande de mode présents sur les conducteurs 444 et 445 et relatifs à un intervalle de temps particuliers et, simultanément à ceci, il conserve l'adresse de lecture de connexion (RARAD) de la mémoire vive accumulateur 510 ( 520), qui est émise par la mémoire vive de commande 430 par l'intermédiaire du bus 441, * et qui est présente sur le bus 442 et concerne un intervalle de temps-suivant En utilisant cette technique, un échantil- lon de message sommé relatif à un second intervalle de temps est prélevé de façon anticipé, avant l'enregistrement d'un échantillon de message sommé relatif à un premier intervalle * de temps dans la mémoire vive accumulateur 510 ( 520). La partie d'adresse de mémoire vive accumulateur 510 ( 520) des données de commande de connexion qui sont pré- sentées au réseau de bascules de sélection 440 par le bus 441 est tout d'abord émise par le réseau de bascules de sélection 440 sur le bus 442, en tant qu'adresse de lecture (RARAD) de la mémoire vive accumulateur 510 ( 520) Ensuite, sur le front montant du signal d'horloge 2 F, les données de commande de connexion émises par la mémoire vive de commande 430 par l'intermédiaire du bus 441 sont introduites dans le réseau de bascules de sélection 440 et sont conservées dans le second étage de registre du réseau de bascules de sélection 440 Les données de commande de connexion sont ensuite émises par le second étage de registre du réseau de bascules de sélection 440, sur le bus 443, en tant qu'adresse d'écriture de la mémoire vive accumulateur 510 ( 520) Les bits de commande de mode, CMBT et CMBR, sont émis respectivement sur les conduc- teurs 444 et 445. CIRCUIT TAMPON DE SELECTION D'ENTREE Le circuit tampon de sélection d'entrée 420 (figure 2) est un circuit de portes de type combinatoire qui est des- tiné à contrôler la parité (ceci n'est pas représenté) et à sélectionner, sous la commande du circuit de commande de sélection d'entrée 410, un mot parmi plusieurs mots numéri- ques différents, qui doit être enregistré dans la mémoire vive accumulateur 510 ( 520) Des signaux d'entrée PSDAT, IBDAT et SMDAT sont définis respectivement de la manière sui- vante: échantillons de messages sommés précédemment et extraits de la mémoire vive accumulateur 510 ( 520), échantil- lon de message appliqué en entrée en 206 et relatif à un intervalle de temps entrant; et somme des signaux PSDAT et IBDAT générée par l'additionneur d'entrée 310 D'autres messages numériques PFS, NFS et IDLECODE (IC) sont des codes fixes qui sont câblés de façon interne dans le circuit tam- pon de sélection d'entrée 420, et ils sont sélectionnés sous la commande du circuit de commande de sélection d'entrée 410, pour être enregistrés dans la mémoire vive accumulateur 510 ( 520) PFS est une représentation numérique en complément à deux de la valeur positive maximale, avec signe, d'un échantillon de message sommé, NFS est une représentation numé- rique en complément à deux de la valeur négative maximale, avec signe, d'un échantillon de message sommé, et IDLECODE (IC) représente un échantillon de message numérique en com- plément à deux, de valeur zéro. Le circuit tampon de sélection d'entrée 420 com- prend également un circuit de logique combinatoire destiné à annexer (au moment de l'initialisation) ou à changer d'état le bit 16 (bit de restauration) des données qui sont émises vers le bus SELDAT 450, pour être enregistrées dans la mémoi- re vive accumulateur 510 ( 520) La fonction du bit de restau- ration RSB' sera détaillée dans la suite de cette description. ADDITIONNEUR DIENTREE L'additionneur d'entrée 310 est un additionneur à circuit combinatoire à complément à deux qui est destiné à sommer des échantillons de messages entrants (IBDAT), qui sont introduits par le bus 206, avec des échantillons de messages sommés précédemment (PSDAT), contenus dans la mémoi- re vive accumulateur 510 ( 520) et qui sont émis par le réseau de bascules de sélection 620 vers l'additionneur d'entrée 310, par l'intermédiaire du bus PSDAT 311 L'additionneur d'entrée 310 comprend des circuits combinatoires à logique à saturation destinés à contrôler une sommation pour détecter l'existence d'un dépassement de capacité positif ou négatif, de la manière bien-connue, et il comprend des circuits com-. binatoires destinés à remplir des fonctions de maintenance de circuit (non représenté), sous la commande d'une unité centrale de traitement externe (non représentée). CIRCUIT DE COMMANDE D'ENTREE Le circuit de commande de sélection d'entrée 410 est alerté par l'additionneur d'entrée 310, par l'inter- médiaire du conducteur POFLO ou du conducteur NOFLO, dans le cas o le circuit logique à saturation qui est contenu dans l'additionneur d'entrée 310 détecte un dépassement de capa- cité positif ou un dépassement de capacité négatif résultant d'une sommation d'échantillons de message En réponse à l'état actif d'un conducteur POFLO ou NOFLO provenant de l'additionneur d'entrée 310, le circuit de commande de sélection d'entrée 410 commande le circuit tampon de sélec- tion d'entrée 420, par l'intermédiaire des conducteurs POF ou NOF, de façon qu'il sélectionne soit le message numérique câblé PFS, soit le message numérique NFS relatif à la condi- tion de dépassement, pour l'émission sur le bus 450 De cette manière, un échantillon de message sommé excessif est limité à une valeur positive maximale (PFS) ou une valeur négative maximale (NFS) établie, avant l'enregistrement dans la mémoire vive accumulateur 510 ( 520). Les bits de commande de mode, CMBT et CMBR, sont également dirigés du réseau de bascules de sélection 440 253476 t vers le circuit de commande de sélection d'entrée 410, par les conducteurs respectifs 444 et 445, pour commander des fonctions d'entrée dans-le circuit tampon de sélection d'entrée 420, conformément aux permissions détaillées dans le Tableau 1. Une valeur binaire pondérée de zéro-un ( 01) (diffu- sion) ou de un-un ( 11) (conférence) pour les bits de commande de mlode CMBT et CMBR commande au circuit de commande de sélection d'entrée 410 d'autoriser, par le conducteur SMD, l'échantillon de message sommé (SMDAT) provenant de l'addi- tionneur d'entrée 310, à être transmis vers le bus de données SELDAT par l'intermédiaire du circuit tampon de sélection d'entrée 420 Cette séquence est conforme à la fonction des bits de mode, du fait que l'échantillon de message d'un intervalle de temps qui a la permission de diffuser est sommé avec l'échantillon de message qui représente la contri- bution des intervalles de temps restants-affectés à la con- nexion. Un intervalle de temps qui a uniquement la permis- sion de contrôler une connexion de conférence (CMBR et CMBT = 01, respectivement) agit sur le circuit de commande de sélection d'entrée 410 de façon qu'il permette, par l'in- termédiaire du conducteur PSD, la transmission des échan- tillons de messages sommés précédemment (PSDAT), vers le bus de données SELDAT, 450, par l'intermédiaire du circuit tampon de sélection d'entrée 420 Cette séquence est conforme au Tableau 1, du fait qu'un intervalle de temps ayant uniquement la permission de contrôler une connexion de conférence n'a pas la permission d'émettre vers la connexion. Dans le cas o un intervalle de temps a uniquement la permission de contrôler une connexion de conférence, et o cet intervalle de temps est le premier intervalle de temps d'une connexion à accéder à la mémoire vive accumulateur 510 ( 520) pendant une trame temporelle, le circuit de commande de sélection 410, fonctionnant sous la-dépendance du conduc- teur INIT provenant du circuit RSB 260, permet, par le con- ducteur IDLEC, au signal d'entrée symbolique IDLECODE (IC), qui a une valeur numérique de zéro, d'être transmis vers le bus de données SELDAT 450, à la place de PSDAT; par l'inter- médiaire du circuit tampon de sélection d'entrée 420 Cette séquence est conforme à la fonction de contrôle, du fait que la position de mémoire dans la mémoire vive accumulateur 510 ( 520) qui est affectée à la connexion est initialisée par le chargement dans la position de mémoire affectée de la mémoire vive accumulateur 510 ( 520), de l'échantillon de message pro- venant du premier intervalle de temps qui effectue un accès, cet échantillon étant un échantillon de message numérique de valeur zéro pour un intervalle de temps dans le mode de con- trôle Dans le cas o un premier intervalle de temps effec- tuant un accès est affecté à un terminal principal d'une connexion multipoint ou bien a la permission de diffuser, le signal IBDAT est sélectionné pour être émis vers le bus'450 par l'intermédiaire du conducteur IBD provenant du disposi- tif de sélection 410 et dirigé vers le circuit tampon 420. TABLEAU 2 Signal d'entrée du coircuit de Signal de sortie commande de sélection 410 vers le bus 450 CMBR CMBT INIT POFLO NOFLO SORTIE 0 O 1 IBDAT O 1 1 IBDAT 1 O 1 IDLECODE 1 1 1 IBDAT 0 O O O O SMDAT 0 1 O O O SMDAT 1 O O O O PSDAT 1 1 O O O SMDAT 0 O O 1 O PFS 0 1 O 1 O PFS 1 O O 1 O PSDAT 1 1 O 1 O PFS O O O O 1 NFS 1 O O O 1 PSDAT 1 1 O O 1 NFS NFS 0 1 0 O 1 Le Tableau 2 représente symboliquement, sous un format similaire au format de la table de vérité bien connue, les états de signaux d'entrée du circuit de commande de sélection 410 qui commandent la sélection de signaux corres- pondants parmi les signaux d'entrée numériques appliqués au circuit tampon de sélection d'entrée 420, pour la transmission vers le bus SELDAT 450. TRAITEMENT DU BIT DE RESTAURATION D'ENTREE/MODE AUTRE QUE DONNEES Le circuit tampon de sélection d'entrée 420 annexe ou modifie le bit de restauration (bit 16) des dix-sept bits des données émises vers le bus 450, avant l'enregistrement dans la mémoire vive accumulateur-510 ( 520) Le bit de res- tauration (bit 16) d'un échantillon de message sommé est le moyen par lequel le premier accès en mémoire portant sur la mémoire vive accumulateur 510 ( 520) est reconnu pour une con- nexion de conférence particulière. Le circuit processeur de bit de restauration 260 est un circuit logique séquentiel formé par des bascules à déclenchement sur des fronts, qui est destiné à générer un signal de référence RSB' sur le conducteur 261 La figure 5 montre une représentation symbolique d'intervalles de temps entrants 255 et O qui apparaissent pendant trois trames tem- porelles consécutives N, N + 1, N + 2 La figure 5 montre éga- lement le signal RAMSELO qui est introduit par le second front montant du signal d'horloge 4 F pendant le quatrième quart de l'intervalle de temps 255 La génération du signal RAMSELO sera détaillée dans la suite de cette description La figure 5 montre, en outre un signal RSBI qui est interne au processeur de bit de restauration 260 et qui est introduit sur le front montant du signal d'horloge RAMSELO Le signal RSBI est effectivement à la moitié de la fréquence du signal RAMSELO Le signal RSB' est une version retardée dusignal de référence interne RSBI et il est resynchronisé au milieu de l'intervalle de temps 0 Le signal RSB' est retardé de cette manière pour garantir que son application par le cir- cuit tampon de sélection d'entrée 420 ait lieu suffisamment après l'apparition de l'intervalle de temps 255, pour ne pas perturber l'état du bit de restauration pendant l'intervalle de temps 255. En retournant aux figures 2 et 3, on note que le processeur de bit de restauration 260 comprend un circuit destiné à comparer l'état logique du signal RSB' avec le bit 16 (bit de restauration) qui est introduit par le conducteur 265, pour chaque échantillon de message sommé d'un mode autre que données, qui est placé sur le bus de données PSDAT 311, par l'intermédiaire de la mémoire vive accumulateur 510 ( 520) et du réseau de bascules de sélection 620. En considérant la figure 5, il faut noter que l'état logique du signal RSB' change toutes les deux trames temporelles (N, N + 2) pendant l'intervalle de temps zéro. * La fréquence du signal RSB' garantit que le bit de restaura- tion (bit 16) de chaque échantillon de message sommé d'un mode autre que données, enregistré dans la mémoire vive accumulateur 510 ( 520),suit l'état logique de RSB pendant deux trames temporelles, du fait que les accumulateurs 510 et 520 sont chargés alternativement dans une première trame temporelle et dans une seconde Par conséquent, pour les trames temporelles N et N + 1 (figure 5), le bit de restaura- tion-de chaque échantillon de message de mode autre que données qui est enregistré dans les accumulateurs 510 et 520 correspond à l'état logique du signal RSB' pendant les tra- mes temporelles respectives. Pendant la-trame temporelle N + 2 (figure 5), le signal de restauration RSB' est commuté vers l'état logique zéro pendant l'intervalle de temps zéro, et il demeure dans cet état pendant les trames temporelles N + 2 et N + 3 (non représentées). Pour reprendre, le bit 16 (bit de restauration) de chaque échantillon de message sommé de mode autre que données, traité pendant des trames temporelles N et N + 1, a été fixé à un état logique un correspondant à l'état initial du signal RSB' Le bit de restauration et les échantillons sommés sont enregistrés dans l'accumulateur Pendant la tra- me temporelle N + 2, le bit 16 de chaque échantillon de message sommé qui est enregistré (PSDAT) est comparé avec le signal RSB', par le processeur de bit de restauration 260. Si l'état logique du bit 16 d'un échantillon de message sommé de mode autre que données et l'état logique du signal RSB' ne coïncident pas, l'intervalle de temps respectif doit être le premier accès à la mémoire vive accumulateur 510 ( 520) pour la connexion respective Ceci vient du fait que si un accès antérieur pour cette trame avait eu lieu, le bit de restauration enregistré coînciderait avec le signal RSB' - Lorsque le processeur de bit de restauration 260 détecte un premier accès à la mémoire vive accumulateur 510 ( 520)-, il fait passer à l'état logique un le conducteur INIT dirigé vers le dispositif de commande de sélection d'entrée 410 A son tour, le dispositif de commande de sélection d'entrée 410 sélectionne la transmission de IBDAT ou IDLECODE, conformément au Tableau 2, par le circuit tampon de sélection d'entrée 420, pour l'enregistrement dans la mémoire vive accumulateur 510 ( 520), en compagnie de RSB' (bit 16) De cette manière, un nouveau message d'entrée IBDAT correspondant au premier inter- valle de temps donnant lieu à un accès, ou IDLECODE (mode de contr 8 le), est utilisé pour restaurer la position de mémoire affectée respective de la mémoire vive accumulateur 510 ( 520), ce qui évite la nécessité de faire une pause au début de cha- que trame temporelle dans le but d'effacer le contenu de la mémoire vive accumulateur 510 ( 520). Si l'état logique du bit 16 en 265 d'un échantillon de message sommé relatif à une connexion et l'état logique du signal RSB' coîcident, l'intervalle de temps respectif n'est pas le premier accès dans cette trame à la mémoire vive accu- mulateur 510 ( 520) Dans ce cas, l'état logique du conducteur INIT est zéro et le signal de sortie du circuit tampon de sélection d'entrée 420 présente une valeur conforme au Tableau 2, sous la commande du dispositif de commande de sélection d'entrée 410. On peut illustrer l'invention au moyen d'un exem- ple En considérant la figure 5, on supposera que des inter- valles de temps respectifs 0, 4 et 8 ( 4 et 8 ne sont pas représentés) sont affectés par une unité centrale de traite- ment externe à une connexion de conférence comprenant trois lignes téléphoniques On supposera également que la position de mémoire 96 de la mémoire vive accumulateur 510 ( 520) est affectée à la connexion de conférence pour l'enregistrement des échantillons de message sommés de la connexion On suppo- sera en outre qu'on accède à la mémoire vive accumulateur 510 pour l'enregistrement pendant des trames temporelles paires (N, N + 2), et qu'on accède à la mémoire vive accumulateur 520 pour l'enregistrement pendant des trames temporelles impaires (N 1, N + 1) On supposera de plus que le bit 16 (bit de restauration) de chacun des échantillons de message sommés de mode autre que données enregistrés dans les mémoi- res vives accumulateurs 510 et 520 pendant les trames tempo- relles N 2 (non représentée) et N 1 a été fixé à l'état logique zéro, correspondant à l'état du signal RSB'. Conformément aux hypothèses indiquées, et en se référant aux figures 5 et 7, on note que pendant l'intervalle de temps 255 de la trame temporelle N 1 (qui précède l'in- tervalle de temps 0), l'échantillon de message sommé de mode autre que données qui a été chargé précédemment dans la posi- tion 96 de la mémoire vive accumulateur 510 pendant la trame temporelle N 2 (non représentée) est prélevé par anticipa- tion et présenté au réseau de bascules de sélection de mémoi- re vive 620 (figure 3-) Au début de l'intervalle de temps O de la trame N, le réseau de bascules de sélection de mémoire vive 620 est commandé de façon à émettre l'échantillon de message sommé sur le bus PSDAT, pour la sommation par l'addi- tionneur d'entrée 310 avec un échantillon de message entrant (IBDAT) relatif à l'intervalle de temps 0 De plus, pendant la trame temporelle N, le signal de référence RSB' est commu- té à l'état logique un, comme indiqué antérieurement Comme il a été indiqué précédemment, la commutation du signal RSB' est retardée pour faire en sorte que son application à l'entrée du circuit tampon de sélection 420 se produise correctement (c'est-à-dire qu'il est commuté dans une trame courante correspondante) Le bit de restauration (bit 16) d'un échantillon de message sommé respectif de mode autre que données, sur le bus PSDAT, est dirigé vers le processeur de bit de restauration 260, par le conducteur 265, pour être com- paré avec le signal de référence RSB' Du fait que l'état logique du bit 16 est zéro (O) et que l'état logique du signal RSB' est un ( 1), il y a une discordance indiquant un premier accès à la position de mémoirie 96 de la mémoire vive accumula- *teur 510 pendant la trame temporelle N. Le conducteur INIT dirigé vers le dispositif de commande de sélection d'entrée 410 et provenant du processeur 2 Ode bit de restauration 260 passe à un état logique un sous l'effet de la discordance, et il commande la transmission de l'échantillon de message d'entrée IBDAT ou du signal d'entrée symbolique IDLECODE vers le bus SELDAT 450, par l'intermé- diaire du circuit tampon de sélection d'entrée 420, pour l'en- registrement dans la position 96 de la mémoire vive accumula- teur 510, ce qui recouvre les anciennes données par les nou- velles Le bit de restauration (bit 16) de signaux d'entrée sélectionnés parmi les signaux d'entrée du circuit tampon de sélection d'entrée 420 est mis à jour par le circuit tampon d'entrée 420 pour correspondre à l'état logique présent du signal RSB', avant d'être émis vers le bus 450 De cette manière, le bit de restauration est égal au signal RSB' après que l'accès initial a été reconnu par le processeur de bit de restauration 260. Pendant l'intervalle de temps 3 de la trame N, le contenu de la position 96 de la mémoire vive accumulateur 510 est à nouveau prélevé en anticipation et présenté au réseau de bascules de sélection de mémoire vive 620 Au début de l'intervalle de temps 4, le contenu du réseau de bascules de sélection de mémoire vive 620 est émis vers le bus PSDAT pour être sommé par-l'additionneur d'entrée 310 avec un échantil- lon de message entrant relatif à l'intervalle de temps 4 Le bit 16 du bus PSDAT est échantillonné par le processeur de bit de restauration 260, par l'intermédiaire du conducteur 265, pour être comparé avec le signal RSB' Cependant, dans ce cas, le processeur de bit de restauration 260 ne détecte pas une discordance du fait que le bit 16 de l'échantillon de message sommé a été changé pendant l'intervalle de temps 0, par le circuit de commande de sélection d'entrée 410, pour être égal au signal RSB' De ce fait, l'intervalle de temps 4 n'est pas reconnu comme étant un premier accès, et l'échan- tillon de message sommé SMDAT provenant de l'additionneur d'entrée 310 est transmis par le circuit tampon de sélection d'entrée 420 pour être émis sur le bus 450, en vue de son enregistrement dans la position 96 de la mémoire vive accumu- lateur 510 Le processus de reconnaissance qui a été appliqué à l'intervalle de temps 4 est également appliqué à l'inter- valle de temps 8. Pendant la trame temporelle suivante N + 1, l'in- tervalle de temps O est reconnu comme étant le premier accès à la position 96 de la mémoire vive accumulateur impaire 520. La reconnaissance de l'intervalle de temps O comme premier accès à la position 96 de la mémoire vive accumula- teur 520 est basée sur l'état du bit 16 de l'échantillon de message sommé de mode autre que données qui est enregistré dans la position 96 Le dernier accès à la mémoire vive accu- mulateur 520 a eu lieu pendant la trame temporelle N 1, dans laquelle l'état du signal RSB' était zéro Comme on l'a indiqué précédemment, le circuit tampon de sélection d'entrée 420 (figure 2) change le bit 16 pour le rendre égal à l'état du signal RSB', qui était un zéro logique pendant l'intervalle de temps N 1 Par conséquent, le processeur de bit de res- tauration 260 détecte une discordance en comparant le bit 16 de l'échantillon de message sommé qui est enregistré dans la position 96 de la mémoire vive accumulateur 520 avec l'état du signal RSB' Comme indiqué précédemment, la discordance indi- que un premier accès Le traitement de l'intervalle de temps zéro fait intervenir le changement du bit 16 de l'échantillon de message sommé, pour qu'il corresponde au signal RSB', de façon à interdire la reconnaissance des intervalles de temps 4 et 8 en tant que premier accès, pendant la trame temporelle N + 1, de la manière décrite ci-dessus 1 TRAITEMENT DU BIT DE RESTAURATION/MODE DE DONNEES Le traitement du bit de restauration est modifié chaque fois que les bits de commande de mode CMBT et CMBR dirigés vers le processeur de bit de restauration 260 dési- gnent le mode de données ( 00) CMBT et CMBR fixés à l'état logique zéro forcent le processeur de bit de restauration 260 à comparer le bit 16 du bus PSDAT avec une référence fixe égale à un "un" logique, au lieu de le comparer avec la réfé- rence variable RSB' Cette différence par rapport au mode autre que données résulte du traitement du bit de restaura- tion à la sortie du dispositif de conférence 100, par le cir- cuit RSBO 660 Comme on l'expliquera, pour le mode de données, le circuit de connexion de conférence de mode de données RSBO 660 détecte un premier accès à la mémoire vive accumulateur 510, 520 dans le cycle de distribution relatif à une connexion Sous l'effet de la connexion d'un premier accès, le circuit RSBO restaure à un état logique zéro le bit 16 de la sommation et recouvre la sommation enregistrée dans la mémoire vive accumulateur 510, 520 avec le signal de sor- tie de la porte MSG 625 qui, pour le mode de données, est l'échantillon de message représentant la contribution du ter- minal principal Dans ces conditions, la sommation multipoint de conférence est distribuée vers l'intervalle de temps du terminal principal et, ensuite, pendant la même trame, les intervalles de temps des terminaux secondaires reçoivent l'échantillon de message ou la diffusion du terminal princi- pal. Par conséquent, pour traiter le bit de restaura- tion (bit 16) à l'entrée du dispositif de conférence 100, il est nécessaire de comparer le bit 16 du bus PSDAT avec un signal de référence fixe qui est égal à un "un" logique pour le mode de réalisation préféré de l'invention. Un circuit de transmission sélective incorporé au processeur de bit de restauration 260 transmet normalement le signal de référence RSB', pour la comparaison avec le bit 16 Cependant, ce circuit transmet un état logique un chaque fois que les bits de commande de mode CMBT et CMBR définis- sent le mode de données Dans ce cas, un premier accès à la mémoire vive accumulateur 510 ( 520) dans le cycle d'enregis- trement relatif à une connexion de conférence de données est détecté chaque fois que le bit 16 de PSDAT est un zéro logi- que Un premier accès est détecté du fait qu'une comparaison du bit 16 avec la référence fixe conduit à une discordance. Sous l'effet de la détection d'une discordance, le proces- seur de bit de restauration 260 force le conducteur INIT à un état logique un qui commande au dispositif de commande, -de sélection d'entrée 410 de transmettre un échantillon de messa- ge d'entrée sélectionné IBDAT, par le circuit tampon de sélec- tion d'entrée 420, vers le bus SELDAT 450, pour l'enregistre- ment dans la mémoire vive accumulateur 510, 520 Comme on l'a indiqué, la transmission d'échantillons de messages par le circuit tampon de sélection d'entrée 420 fait concorder le bit 16 de l'échantillon de message avec l'état logique du conduc- teur RSB' Dans le cas du mode de données, le conducteur RSB' est forcé à un état logique un. Après l'accès d'entrée initial, le bit 16 du bus PSDAT concorde avec l'état de référence fixe du signal de référence RSB' et, comme indiqué, le signal SMDAT est transmis par le circuit tampon de sélection d'entrée 420 pour le reste de la connexion de conférence de données, conformément aux états indiqués dans le Tableau 2 et comme on l'a indiqué pré- cédemment. MEMOIRE VIVE ACCUMULATEUR En se référant à la figure 3, on note que la mémoi- re vive accumulateur 510 et la mémoire vive accumulateur 520 sont des mémoires vives dynamiques-identiques, chacune d'elles comportant 128 positions de mémoire de dix-sept bits qui sont respectivement validées par des signaux d'horloge 4 T Des échantillons de messages sommés enregistrés dans des posi- tions de mémoire de la mémoire vive accumulateur 510 ( 520) comprennent 17 bits se décomposant de la façon suivante: un échantillon de message sommé ayant 14 bits de valeur absolue et un bit de signe, un bit de parité et un bit de restaura- tion. La figure 4 montre quatre transitions de l'horloge 4 T pour chaque période d'un intervalle de temps Le premier front descendant de l'horloge 4 T (A) déclenche une opération de lecture ou de prélèvement par anticipation dans la mémoire vive accumulateur 520 ( 510) Au moment du front montant sui- vant (qui est le premier) (B) du signal d'horloge 4 T, les données prélevées par anticipation sont introduites dans le registre de sortie (interne, non représenté) de la mémoire vive accumulateur 520 ( 510) Au moment du second front descen- dant (C) du signal d'horloge 4 T, un échantillon de message sommé provenant du bus PSDAT 311 est écrit dans la mémoire vive accumulateur 520 ( 510) Cette séquence est représentée par la séquence d'adresse AR 1 AD de la mémoire vive accumula- teur 520 (figure 4) pour l'intervalle de temps 253, qui montre qu'un intervalle de temps est divisé en deux opérations dis- tinctes, à savoir premièrement le prélèvement par anticipation d'échantillons de messages sommés relatifs à un second inter- valle de temps ( 254) et, secondement, l'enregistrement d'un échantillon de message sommé relatif à un premier intervalle de temps ( 253), pendant la période au cours de laquelle le signal RAMSELO est un zéro logique. DETECTEUR D'INTERVALLE DE TEMPS 255 Le détecteur d'intervalle de temps 255, portant la référence 450 sur la figure 3, est un circuit conçu de façon à détecter l'apparition de l'intervalle de temps entrant 255 par rapport au signal de synchronisation de trame du système TSYNC (figure 4), qui apparaît une fois dans chaque trame temporelle et qui chevauche les intervalles de temps 253 et 254, à titre de moyen destiné à indiquer l'approche de la fin d'une trame temporelle respective Le signal TSYNC appli- qué au conducteur 230 est changé d'état et introduit dans la première bascule de type D du détecteur 455 sur le front descendant du signal d'horloge 2 T qui apparaît à la fin de l'intervalle de temps 253 Le signal TSYNC est ensuite intro- duit dans une seconde bascule de type D du détecteur d'inter- valle de temps 450 sur le front descendant du signal d'horlo- ge 2 T qui apparaît au début de l'intervalle de temps 255 de IBDAT, et il est émis sur le conducteur 451 sous la forme du signal T 5255 ' Le signal T 52551 sur le conducteur 451 repré- sente, dans le temps, l'intervalle de temps 255 entrant. SELECTEUR DE MEMOIRE VIVE Le circuit sélecteur de mémoire vive accumulateur, 460, est un circuit séquentiel destiné à générer le signal d'horloge RAMSELO sur le conducteur 461 et le signal d'horlo- ge LRSO sur le conducteur 463 Les signaux d'horloge RAMSEL 1 et LR 51 sur les conducteurs respectifs 462 et 464 sont respec- tivement les compléments des signaux RAMSELO et LRSO. Les signaux d'horloge RAMSELO et RAMSEL 1 sur les conducteurs respectifs 461 et 462 constituent les moyens per- mettant de faire alterner la mémoire vive accumulateur 510 ( 520) entre un cycle d'enregistrement pendant une première trame temporelle et un cycle de distribution pendant une seconde trame temporelle Le signal de sélection de mémoire vive dérivé LRSO, émis sur le conducteur 463 vers le circuit de lecture/écriture de mémoire vive 470, et-qui est à l'état logique un "haut" pendant une première trame temporelle, sélectionne la mémoire vive accumulateur 510 pour l'enregis- trement d'échantillons de messages sommés qui sont émis par le circuit tampon de sélection d'entrée 420 par l'intermé- diaire du bus SELDAT 450 Le signal de sélection de mémoire vive LRSO à l'état logique zéro sélectionne la mémoire vive accumulateur 510 pour distribuer des échantillons de messa- ges sommés, pour l'émission par le bus de données 750 Le signal de sélection de mémoire vive LR 51 qui est émis sur le conducteur 464 vers le circuit de lecture/écriture de mémoire vive 470 sélectionne la mémoire vive accumulateur 520 pour l'enregistrement d'échantillons de message lorsqu'il est à l'état logique un, et il sélectionne la mémoire vive accumu- lateur 510 pour la distribution d'échantillons de messages sommés vers le conducteur 750, lorsqu'il est à l'état logi- que zéro. Le signal d'horloge RAMSELO sur le conducteur 461 est changé d'état par l'apparition du signal T 52551, prove- nant du détecteur d'intervalle de temps 255, portant la réfé- rence 455, et dirigé vers le sélecteur de mémoire vive accu- mulateur 460 par le conducteur 451, et par le second front montant du signal d'horloge 4 F qui apparaît pendant l'inter- valle de temps 255 Le signal de commande LRSO est à son tour retardé d'un quart d'un intervalle de temps par rapport au signal RAMSELO, et il est changé d'état par la combinaison du signal RAMSELO changé d'état et du premier front montant du signal d'horloge 4 T Le signal de sélection LRSO changé d'état apparaît au début d'une trame temporelle,en coïncidence avec l'intervalle de temps 0 Les signaux de sélection LRSO et LR 51 sont changés d'état de cette manière à la suite de l'apparition de chaque impulsion TSYNC, à titre de moyen pour faire alterner les signaux entre un état logique un et un état logique zéro, respectivement, pendant une première trame temporelle, et entre un état logique zéro et un état logique un, respectivement, pendant une seconde trame temporelle, pour la sélection alternée de la mémoire vive accumulateur 510 ( 520). SELECTEUR D'ENTREE DE MEMOIRE VIVE En se référant à la figure 3, on note que les sélecteurs d'entrée de mémoire vive 530, 560, fonctionnant respectivement sous la commande des conducteurs RAMSELO et RAMSEL 1, sélectionnent soit les échantillons de messages émis par le circuit tampon de sélection d'entrée 420 par l'intermédiaire du bus SELDAT 450 j soit les échantillons de message qui sont émis par la porte MSG 625 par l'intermédiai- re du bus 650. Comme on l'a envisagé précédemment, le signal RAMSELO et les signaux qui en dérivent font alterner-les mémoires vives accumulateurs 510, 520 entre un cycle d'enre- gistrement et un cycle de distribution De la même manière, les sélecteurs d'entrée de mémoire vive 550, 560 sont commu- tés alternativement pour transmettre l'information présente sur le bus SELDAT 450 vers l'entrée de la mémoire vive accu- mulateur 510 ( 520) correspondante, lorsque cette mémoire vive accumulateur respective 510 ( 520) est dans le cycle d'enre- gistrement Inversement, RAMSELO et RAMSEL 1 commandent les sélecteurs d'entrée de mémoire vive 530, 560 de façon à transmettre l'échantillon de message présent sur le bus 626 vers l'entrée de la mémoire vive accumulateur correspondante 510 ( 520) qui est dans le cycle de distribution. Comme on l'expliquera sous peu, un échantillon de message présent sur le bus 626 n'est actif que lorsque la mémoire vive accumulateur 510, 520 est dans le cycle de dis- tribution, lorsque l'intervalle de temps sortant respectif est affecté au mode de données, et lorsque cet intervalle de temps est le premier-accès à la mémoire vive accumulateur de distribution 510 ( 520) dans le cycle de distribution Lorsque le circuit sélecteur de mémoire vive 530 ( 560) sélectionne l'échantillon de message à 16 bits provenant du bus 620, il annexe un zéro logique à l'échantillon de message, en tant que bit 16 (bit de restauration)" avant l'enregistrement dans la mémoire vive accumulateur 510 ( 52 @). LECTURE/ECRITURE EN MEM Oi RE VIVE En considérant la figure 4 S, et en particulier la séquence temporelle AR 1 AD an voit que ciaque intervalle de temps est divisé en un cycle de lecturre "(L) pour prélever tout d'abord par anticipation un échanetl es de ves-sage sommé relatif à un second intervalle de temps,; et en un cyale d'écriture pour enregistrer des échantiflons; de: messages sommés relatifs à un premier intervalle de temps dans la mémoire vive accumulateur 520 Les signaux RRMO et RRM 1 sont les moyens par lesquels un intervalle de temps est divisé en un cycle de lecture et un cycle d'écriture. En retournant à la figure 3, on note que le cir- cuit de lecture/écriture en mémoire vive, 470, est un cir- cuit combinatoire qui est formé par des portes ET et NON-ET et qui est destiné à générer les signaux de lecturetécriture RRMO et RRM 1 pour la mémoire vive accumulateur 510 ( 520), qui sont respectivement appliqués aux conducteurs 471 et 472 Les signaux RRMO et RRM 1 sur les conducteurs 471 et 472 sont respectivement des versions inversées du signal d'horloge 2 T pour la mémoire vive accumulateur 510 ( 510), dans le cycle d'enregistrement Le signal de sélection LRSO (LR 51) à l'état logique zéro, et introduit par le conducteur 463 ( 464),invalide le circuit associé au circuit de lecture/ écriture en mémoire vive 470, et force le signal de sortie sur le conducteur 471 ( 472) à un état logique un, ou état de lecture de mémoire vive, pour la mémoire vive accumulateur 510 ( 520) dans le cycle de distribution Inversement, le signal de sélection LRSO (LR 51) à l'état logique un valide le circuit de lecture/écriture en mémoire vive 470, ce qui fait que le circuit présente en sortie sur le conducteur 471- ( 472) une version inversée du signal d'horloge 2 T Du fait que les signaux de sélection LRSO et LR 51 sont des complé- ments logiques l'un de l'autre, le signal RRMO ou le signal RRM 1, mais non-les deux, est validé pendant une trame tempo- relle respective Les signaux de commande de lecture/écriture RRMO et RRM 1 sont également appliqués à la mémoire vive accu- mulateur 510 ( 520) par les conducteurs respectifs 471 et 472. L'adresse de lecture (RARAD) et l'adresse d'écritu- re (WARAD) à sept bits, sont dirigées vers la mémoire vive accumulateur 510 ( 520) par l'intermédiaire du bus d'adresse 515 ( 525) et par l'intermédiaire de circuits de sélection 540, 550, appelés respectivement "circuit de sélection de mémoire vive O " et "circuit de sélection de mémoire vive 1 ", qui sont sous l a commande des signaux RRMO et RRM 1. On supposera à titre d'exemple que pendant une première trame temporelle, la mémoire vive accumulateur 520 effectue l'enregistrement d'échantillons de messages qui sont introduits par le bus SELDAT et que, simultanément, la mémoire vive accumulateur 510 émet vers la sortie 750 des échantillons de messages qui ont été enregistrés pendant la trame précédente et qui sont relatifs à chaque intervalle de temps Dans ce cas, le signal RRM 1, qui pendant la première trame temporelle considérée est une version inversée de l'horloge 2 T, transmet l'adresse de lecture RARAD par le circuit de sélection de mémoire vive 550 vers la mémoire vive accumulateur 520, par l'intermédiaire du bus d'adresse 525, pendant la première moitié d'un intervalle de temps, et il transmet l'adresse d'écriture WARAD, par le bus d'adresse 525, vers la mémoire vive accumulateur 520, pendant la secon- de moitié d'un intervalle de temps Simultanément, le signal RRMO, qui est maintenu en permanence à l'état logique 1 pen- dant la trame temporelle considérée, transmet seulement l'adresse de lecture RARAD par le circuit de sélection de mémoire vive 540, vers la mémoire vive accumulateur 510, par l'intermédiaire du bus d'adresse 515, pendant la trame tem- porelle respective. Pendant la seconde trame temporelle (trame suivan- te), le-signal RRM 1 sur le conducteur 472 est maintenu à l'état logique un pendant toute la trame temporelle, ce qui permet seulement latransmission de l'adresse de lecture RARAD par le circuit de sélection de mémoire vive 550 vers la mémoire vive accumulateur 520, par l'intermédiaire du bus d'adresse 525 Simultanément, le signal RRMO validé, ayant un état logique un pendant la première moitié d'un intervalle de temps et un état logique zéro pendant la seconde moitié d'un intervalle de temps, transmet l'adresse de lecture RARAD par le circuit de sélection de mémoire vive 540 pendant la premiè- re moitié d'un intervalle de temps, et il transmet l'adresse WARAD vers la mémoire vive accumulateur 510 pendant la secon- de moitié de l'intervalle de temps De cette manière, chaque mémoire vive accumulateur 510 ( 520) alterne entre un cycle d'enregistrement et un cycle de distribution, et elle permet le prélèvement anticipé d'un échantillon de message sommé relatif à un second intervalle de temps, pendant un premier intervalle de temps. RESEAU DE BASCULES DE SELECTION DE MEMOIRE VIVE Le réseau de bascules de sélection de mémoire vive 620 représenté sur la figure 3 comprend un réseau de bascules maître-esclave de type D, à 17 bits, destiné à conserver des échantillons de messages sommés qui ont été prélevés précé- demment par anticipation et qui sont émis par la mémoire vive accumulateur 510 ( 520), pour être sommés avec un échantillon de message entrant respectif (IBDAT), par l'additionneur d'entrée 310 Le réseau de bascules de sélection de mémoire vive 620 alterne sous la commande de l'horloge RAMSELO entre la réception d'échantillons de messages sommés provenant de la mémoire vive accumulateur 510 et de la mémoire vive 520. Un échantillon de-message sommé est introduit dans les bascu- les maîtres du réseau de bascules 620 sur le second front montant de l'horloge 4 F, puis il est introduit dans les bas- cules esclaves, pour être émis vers le bus de données PSDAT 311 sur le front montant du signal d'horloge 4 T, pendant la période au cours de laquelle le signal d'horloge LTC est à l'état logique un. En considérant la figure 3, on note que le réseau de bascules de sélection de mémoire vive 620 reçoit et enre- gistre temporairement, par l'intermédiaire du bus de données 621, des échantillons de messages sommés provenant de la mémoire vive accumulateur 510 lorsque le conducteur RAMSELO 461 est à l'état logique un, et il reçoit et enregistre par l'intermédiaire du bus de données 622 des échantillons de messages sommés provenant de la mémoire vive accumulateur 520, lorsque le conducteur RAMSELO 461 est à l'état logique zéro Un échantillon de message sommé enregistré dans le réseau de bascules de sélection 620 est présenté à la fois à l'additionneur d'entrée 310, par le bus 311, pour être sommé avec un échantillon de message entrant (IBDAT) sur le bus 206, et au circuit tampon de sélection d'entrée 420, comme on l'a envisagé précédemment. INTERVALLES DE TEMPS ADJACENTS Pour le cas dans lequel des intervalles de temps adjacents dans une trame temporelle sont affectés à la même conférence, ce qui fait que les deux intervalles sont affec- tés à la même position de mémoire dans la mémoire' vive accu- mulateur 510 ( 520), les échantillons de message sommés qui sont émis par le circuit tampon d'entrée 420 et sont relatifs à un premier des intervalles de temps adjacents sont chargés dans le réseau de bascules de sélection 620, sous l'action du détecteur d'intervalles de temps adjacents 480, outre le fait qu'ils sont chargés dans la mémoire vive accumulateur 510 ( 520) De cette manière, les échantillons de messages sommés qui sont prélevés de façon anticipée en préparation du trai- tement du second des intervalles de temps adjacents compren- nent l'échantillon de message qui est amené par-le premier des intervalles de temps adjacents En l'absence de cette disposition, la somme prélevée de façon anticipée qui est extraite de la mémoire pendant l'intervalle de temps anté- 253476-S rieur ne comprendrait pas l'échantillon le plus récent amené par l'intervalle de temps antérieur. En se référant à la figure 3, on note que le détec- teur d'intervalles de temps adjacents 480 est formé par un circuit comparateur combinatoire et par un circuit de regis- tre ayant pour but de détecter des intervalles de temps adja- cents affectés à la même connexion de conférence Le détec- teur d'intervalles de temps adjacents 480 est invalidé par le signal T 5255 qui représente, dans le temps, l'intervalle de temps entrant 255, introduit par le conducteur 451 à partir du détecteur 450 L'invalidation du détecteur d'intervalles de temps adjacents 480 interdit la reconnaissance d'interval- * les de temps adjacents *en chevauchement sur les frontières de deux trames temporelles adjacentes, ce qui est le cas pour l'intervalle de temps 255 et l'intervalle de temps 0. Comme on l'a envisagé précédemment, l'adresse de lecture (prélèvement anticipé) RARAD de la mémoire vive accu- mulateur 510 ( 520), relative à un second intervalle de temps apparaît simultanément à l'adresse d'écriture WARAD de la mémoire vive accumulateur 510 ( 520), à la sortie du réseau de bascules de sélection 440, ou sur les bus d'adresse 442 et 443, respectivement Par conséquent, l'adresse de lecture (RARAD) relative à un second des intervalles de temps adja- cents est égale à l'adresse d'écriture (WARAD) relative à un premier des intervalles de temps adjacents qui apparaît simultanément. L'adresse de lecture RARAD et l'a-dresse d'écriture WARAD sont transmises du réseau de bascules de sélection 440 vers le détecteur d'intervalles de temps adjacents 480 par l'intermédiaire des bus d'adresse respectifs 442 et 443 Un circuit comparateur combinatoire associé au détecteur d'inter- valles de temps adjacents 480 compare les adresses et émet un " 1 un" logique par le conducteur 481 lorsqu'il détecte une correspondance entre les adresses RARAD et WARAD Au début du quatrième quart du premier des intervalles de temps adjacents, 253476 le un logique émis par le circuit comparateur du détecteur 480 est introduit dans un registre de sortie du détecteur d'intervalles de temps adjacents 480, sur le front montant du signal d'horloge 4 F, et il est présenté en sortie en 481. Le contenu du registre de sortie du détecteur-d'intervalles de temps adjacents 480 est effacé par le front montant du signal d'horloge 4 F qui apparait pendant le premier quart du second des intervalles de temps adjacents, à condition que l'intervalle de temps immédiatement suivant ne soit pas adja- cent - Le un logique qui est émis par le registre du détec- teur d'intervalles de temps adjacents 480 est transmis vers le réseau de bascules 620 par le conducteur 481, qui force le chargement dans le réseau de-bascules de sélection 620 de l'échantillon de message sommé relatif au premier-des inter- vallesde temps adjacents présents sur le bus PSDAT 311, ce qui déplace les échantillons de messages numériques sommés relatifs au second des intervalles de temps adjacents. RESEAU DE BASCULES DE SORTIE DE MEMOIRE VIVE Le réseau de bascules de sortie de mémoire vive 630 (figure 3) conserve des échantillons de messages sommés émis par la mémoire vive accumulateur 510 ( 520) sélectionnée, pour fournir les données à la sortie 750 Le réseau de bascu- les de sortie de mémoire vive 630, qui est similaire Äau réseau de bascules de sélection 620, et qui reçoit les signaux 4 F et 4 T en tant que signaux d'horloge, alterne, sous la commande du signal d'horloge RAMSEL 1 sur le conduc- teur 462, entre la réception et la conservation d'échantil- lons de messages sommés provenant de la mémoire vive accumu- lateur 510 ( 520). Lorsque le signal d'horloge RAMSEL 1 sur le conduc- teur 462 est un "un" logique, le réseau de bascules de sortie de mémoire vive 630 reçoit et conserve des échantillons de messages sommés qui proviennent de la mémoire vive accumula- teur 510 par le bus 621, pour les émettre vers l'additionneur de sortie 640, par l'intermédiaire du bus de données CSDAT 635 Le signal d'horloge RAMSEL 1 à l'état logique zéro commu- te l'entrée du réseau de bascules de sortie de mémoire vive 630 vers la mémoire vive accumulateur 520, pour recevoir des échantillons de messages sommés par le bus de données 622. MEMOIRE VIVE Di ECHANTILLONS Comme le montre la figure 4, l'adresse d'intervalle de temps DRAD que le générateur d'adresse 320 applique sur le bus 319 est en avance d'un demi intervalle de temps sur l'in- tervalle de temps IBDAT entrant respectif, et elle est appli- quée à l'entrée d'adresse de mémoire de la mémoire vive d'échantillons 610 (figure 3), pour prélever de façon antici- pée un échantillon de message enregistré précédemment et relatif à l'intervalle de temps entrant d'une trame temporel- le précédente, avant l'enregistrement de l'échantillon de message numérique entrant d'une trame présente Le signal d'horloge 2 T commande le cycle de lecture/écriture de la mémoire vive d'échantillons 610, en relation avec le signal d'horloge 4 T. En considérant toujours la figure 4, on note par exemple que l'adresse d'intervalle de temps (DRAD) 254 précè- de et chevauche d'un demi-intervalle de temps l'intervalle de temps entrant (IBDAT) 254, et est appliquée à la mémoire vive d'échantillons 610 par le bus 319 L'apparition du signal d'horloge 2 T à l'état logique un et la seconde transition descendante du signal d'horloge 4 T pendant l'intervalle de temps IBDAT 253, provoquent la lecture de la position de mémoire 254, et l'enregistrement de son contenu dans le réseau de bascules de sortie (interne, non représenté) de la mémoire vive d'échantillons 610, sur le front montant suivant du signal 4 T (non représenté), pour le traitement par l'additionneur de sortie 640, par l'intermédiaire de la porte d'échantillon de message (MSG) 625 Pendant l'intervalle de temps entrant IBDAT 254, l'apparition du signal d'horloge 2 T à l'état logique zéro et la première transition descendante du signal d'horloge 4 T provoquent l'enregistrement dans la position de mémoire 254 de la mémoire vive d'échantillons 610 d'un nouvel échantillon de message relatif à l'intervalle de temps 254, qui provient du bus 206 L'échantillon de message prélevé de façon anticipée et relatif à l'intervalle de temps 254 qui est conservé dans le réseau de bascules de sortie de la mémoire vive d'échantillons 610 est ensuite appliqué à la porte d'échantillon de message MSG)8 f,parl'irteri- médiaire du bus de données 616, pendant l'intervalle de temps 254. PORTE D'ECHANTILLON DE MESSAGE La porte d'échantillon de message 625 est un cir- cuit logique combinatoire à 16 bits qui est placé sous la commande du circuit de commande d'échantillon 645 de façon à inverser et à transmettre sélectivement vers le bus 626 soit des échantillons de message émis par la mémoire vive d'échan- tillons 610, soit le message numérique IDLECODE, qui est généré de façon interne par la porte d'échantillon de message 625. CIRCUIT DE COMMANDE D'ECHANTILLON Le circuit de commande d'échantillon 645 est un circuit logique combinatoire similaire au circuit de com- mande d'entrée 410, destiné à la commande de la porte d'échan- tillon de message 625 conformément aux permissions établies par l'état logique des bits de commande de mode CMBT et CMBR qui sont respectivement introduits par les conducteurs 444 et 445 Des signaux de maintenance (non représentés) sont également appliqués au circuit de commande d'échantillon 645 pour tester le dispositif de conférence. Le circuit de commande d'échantillon 645 sélection- ne le message de remplacement IDLECODE qui doit être généré et transmis par la porte 625 pour des intervalles de temps affectés au mode de contrôle Un intervalle de temps dans le mode de contrôle a uniquement la permission de contrôler une connexion de -conférence, ce qui fait que les échantillons de message émis par l'intervalle de temps respectif n'ont pas la permission d'agir sur le message de conférence sommé qui est émis en 750. Le circuit de commande d'échantillon 645 sélection- ne un échantillon de message sur le bus 616 qui doit être- transmis vers le bus de données 626 par la porte 625, lorsque l'état logique des bits de commande de mode CMBR et CMBT introduits par les conducteurs 644 et 645 et relatifs à un intervalle de temps est soit 01 (diffusion), soit Il (confé- rence) Un échantillon de message amené par un intervalle-de temps qui est dans le mode de diffusion ou dans le mode de conférence est sommé à l'entrée par l'additionneur d'entrée 310 avec des échantillons de message amenés par d'autres intervalles de temps affectés à la connexion, et enregistrés dans la mémoire vive accumulateur 510 ( 520), et, par consé- quent, cet échantillon de message est autorisé à agir sur les échantillons de message émis Au contraire, un intervalle de temps fonctionnant en contrôle est silencieux et sa contribu- tion de message n'est pas sommé par l'additionneur d'entrée 310 avec l'échantillon de message sommé de la conférence Par conséquent, l'échantillon de message d'un intervalle de temps fonctionnant en contrôle n'a pas la permission d'agir sur des échantillons de message sommés qui sont dirigés vers la sor- tie 750. ADDITIONNEUR DE SORTIE L'additionneur de sortie 640 est un circuit logique combinatoire à complément à deux, dont la configuration de circuit est similaire à celle de l'additionneur d'entrée 310. Le circuit additionneur de sortie 640 comprend des circuits logiques à saturation destinés à détecter un dépassement de capacité positif ou un dépassement de capacité négatif sous l'effet de la sommation d'un échantillon de message sommé pro- venant du réseau de bascules de sortie 630 par l'intermédiaire du bus de données 635, avec un échantillon de message inversé provenant du circuit de porte 625 par le bus 626 Du fait _ 48 qu'un échantillon de message introduit par le bus 626 est une version inversée de l'échantillon de message qui a été enre- gistré précédemment dans la mémoire vive d'échantillon 610, il est fondamentalement soustrait par l'additionneur de sor- tie 640 de l'échantillon de message sommé qui est introduit par le bus 635, cette soustraction s'effectuant par addition en complément à deux Un échantillon de message relatif à un intervalle de temps est effectivement soustrait de cette manière de l'échantillon de message sommé, pour éliminer sa contribution de message dans le message sommé, avant que l'échantillon de message sommé soit émis vers l'intervalle de temps respectif, à la sortie 750 Cette séquence de cir- cuits évite l'émission vers un intervalle de temps respectif des signaux correspondant à des sons parasites captés par le microphone de l'appareil téléphonique local, du fait que ce dernier produit de tels signaux. L'additionneur de sortie 640 avertit le circuit de sélection de sortie 710, par l'intermédiaire des conducteurs POOR ou NOOR, dans le cas o un dépassement de capacité posi- tif ou négatif se produit du fait de la sommation d'un échan- tillon de message sommé d'entrée provenant du bus 635 avec un échantillon de message respectif introduit par le bus 626. TRAITEMENT DU BIT DE RESTAURATION DE SORTIE Le processeur de bit de restauration de sortie (RSBO) 660 est un circuit combinatoire destiné à traiter le bit de restauration (bit 16) qui est associé à chaque inter- valle de temps affecté au mode de données, c'est-à-dire pour lequel CMBT et CMBR sont respectivement égaux à 00. Comme on l'a mentionné précédemment, le circuit RSBO 660 détecte le premier accès de distribution à la mémoi- re vive accumulateur 510, 520 relatif à une connexion de mode de données, en comparant l'état logique du bit de restaura- tion (bit 16) d'un échantillon de message de données sommé distribué, émis par le réseau de bascules de sortie de mémoire vive 630, avec une référence fixe égale à un état logique zéro. Comme on ira envisagé, le processeur de bit de res- tauration 260 compare le bit 16 d'un échantillon de message de données sommé et enregistré avec une référence fixe égale à un "un" logique pour chaque intervalle de temps affecté au mode de données Sous l'effet de la détection d'un premier accès à la mémoire vive accumulateur d'enregistrement 510 ( 520) dans le cycle de distribution, le processeur de bit de restauration 260 change en un "un" logique le bit 16 de l'échantillon de message de données (IBDAT), et enregistre dans la mémoire vive accumulateur 510 ( 520) le message de données relatif au premier intervalle de temps donnant lieu à un accès, à la place de l'échantillon de message de données sommé précédemment Par conséquent, le bit de restau- ration dirigé vers-le circuit RSBO 660 sera un "un" logique pour chaque premier accès à la mémoire vive accumulateur de distribution 510, 520, pour une connexion de conférence de données. Le circuit RSBO 660 fonctionne pour chaque inter- valle de temps affecté au mode de données Sous l'effet de la détection d'une discordance entre le bit 16 du bus 635 et une référence fixe à l'état logique zéro, le circuit RSBO 660 provoque l'enregistrement de l'échantillon de message émis par la porte MSG 625 et présent sur le bus 626, dans la position de la mémoire vive accumulateur de distribution 510, 520 qui est affectée à la connexion de conférence de données respective Comme on l'a indiqué, l'apparition d'une discor- dance représente-un premier accès à la mémoire vive accumula- teur 510 ( 520) dans le cycle de distribution et indique que l'intervalle de temps respectif est affecté à la station principale d'une connexion de données multipoint Dans ce cas, le circuit RSBO 660 permet un traitement de sortie normal de l'échantillon de message de données sommé (DFDAT) pour la transmission vers l'intervalle detemps de la station princi- pale par l'intermédiaire du commutateur temporel 900. Sous l'effet de la détection d'une discordance pen- dant l'intervalle de temps de la station principale, le cir- cuit RSBO 660 force à l'état logique un le conducteur WBN provenant du circuit de lecture/écriture de mémoire vive 470, pendant la durée de l'intervalle de temps, ce qui force à son tour les conducteurs RRMO et RRM 1 à placer les mémoires vives accumulateurs 510, 520 dans l'état d'écriture, comme on l'a envisagé précédemment Le conducteur WBN n'affecte pas la mémoire vive accumulateur 510 ( 520) dans le cycle d'enregis- trement, du fait que cette mémoire est dans l'état d'écriture pour la durée de la trame et de l'intervalle de temps respec- tifs Le conducteur WBN affecte uniquement la mémoire vive accumulateur 510 ( 520) dans le cycle de distribution, et affecte uniquement cette mémoire vive pendant la durée de l'intervalle de temps respectif de la station principale. Comme on l'a indiqué, le sélecteur d'entrée de mémoire vive 530 ( 560) connecte le bus 626 à l'entrée de la *mémoire vive accumulateur 510 ( 520) dans le cycle de distri- bution et annexe un zéro logique à l'échantillon de message sélectionné sur le bus 626, en tant que bit 16 Par consé- quent, pendant le quatrième quart de l'intervalle de temps de la station principale, comme on l'a décrit précédemment en relation avec le signal d'horloge 4 T, l'échantillon de message de données relatif à l'intervalle de temps de la station principale et qui est contenu dans le bus 626, en compagnie du bit 16 et du bit de parité 17 (non représentés), est enregistré dans la mémoire vive accumulateur de distribu- tion 510 ( 520) dans la position de conférence de données res- pective Des accès suivants à cette position de mémoire pen- dant le cycle de distribution respectif, par des intervalles de temps de stations secondaires, n'entraineront pas la détection d'une discordance par le circuit RSBO 660 Une dis- cordance n'apparait pas au cours d'accès suivants, du fait que le sélecteur 530 ( 560) a forcé le bit 16 à un zéro logi- que qui concorde avec la référence fixe à l'état logique zéro qui est utilisée par le circuit RSBO 660 Sous l'effet de la détection d'une correspondance, le circuit RSBO 660 commande le circuit de commande de sortie par l'intermédiaire du con- ducteur INITO 661 de façon que le circuit tampon de sélec- tion de sortie 720 émette le signal CSDAT au lieu de l'échan- tillon de message de différence (DFDAT). Pour une connexion -de données multipoint, la somma- tion d'échantillons de données provenant de chaque station de données, moins la contribution apportée à la sommation par le terminal principal, est émise vers le terminal principal par l'intermédiaire du commutateur temporel 900 Ensuite, pendant la même trame de distribution, l'échantillon de message pro- venant du terminal principal est enregistré dans la mémoire vive accumulateur de distribution 510 ( 520)-et il est émis vers chaque branche secondaire de la connexion multipoint De cette manière, les branches secondaires sont isolées les unes des autres et, par conséquent, reçoivent seulement des diffu- sions provenant du terminal principal D'autre part, le ter- minal principal reçoit des données provenant de chaque bran- che secondaire de la connexion multipoint respective. Pour assurer l'isolation, le dispositif de conféren- ce universel 100 commande le sélecteur 720, par l'intermédiai- re du circuit RSBO 660, de façon qu'il sélectionne le signal de sortie provenant du-réseau de bascules de mémoire vive 630 (l'échantillon de message du terminal principal), du fait que le signal de sortie de l'additionneur de sortie 640 est un échantillon de message de données invalide Le signal de sor- tie (DFDAT) de l'additionneur de sortie 640 n'est invalide que pour des intervalles de temps affectés à des branches secondaires d'une connexion de données multipoint, du fait que l'additionneur de sortie 640 soustrait effectivement de l'échantillon de message provenant du terminal principal l'échantillon de message de données relatif à un intervalle de temps de données d'un terminal secondaire, ce qui rend invalide le signal de sortie de ce circuit 640 Par consé- quent, l'additionneur de sortie 640 est fondamentalement invalidé pendant l'apparition d'intervalles de temps de ter- minaux secondaires relatifs à la même connexion de conféren- ce. CIRCUIT TAMPON DE SORTIE Le circuit tampon de sélection de sortie 720 est un circuit logique combinatoire dont les éléments de circuit sont similaires à ceux du circuit tampon de sélection d'entrée 420, et il est sous la commande du circuit de commande de sortie 710 Le circuit tampon de sélection de sortie 720 comprend un circuit (non représenté) destiné à générer un signal de pari- té (non représenté) pour des signaux d'entrée sélectionnés qui est émis vers le circuit tampon de sortie 735 par l'intermé- diaire du bus de données 734, et il comprend un circuit combi- natoire destiné à accomplir des fonctions de maintenance de circuit (ceci n'est pas représenté) sous la direction d'une unité centrale de traitement externe (non représentée). Les signaux d'entrée DFDAT et CSDAT dirigés vers le circuit tampon de sélection de sortie 720 représentent respec- tivement le signal de sortie de l'additionneur de sortie 640, transmis par le bus 641, et le signal de sortie du réseau de bascules 630 Le signal CSDAT est l'échantillon de message de conférence cumulé provenant de la mémoire vive accumulateur 510 ( 520), et il comprend l'échantillon de message qui repré- sente la contribution de l'intervalle de temps respectif Le signal DFDAT est l'échantillon de message de conférence cumu- lé moins l'échantillon de message qui représente la contribu- tion de l'intervalle de temps respectif Des messages numéri- ques de remplacement PMAX, NMAX et IDLECODE sont également générés de façon interne par le circuit tampon de sortie 720 et ont été définis précédemment Le circuit tampon de sélec- tion de sortie 720 génère des messages numériques de rempla- cement supplémentaires (non représentés) sous la dépendance de demandes de maintenance pour les circuits. CIRCUIT DE COMMANDE DE SORTIE Le circuit de commande de sortie 710 est un circuit logique combinatoire dont les éléments de circuit sont simi- laires au circuit de commande d'entrée 410 et qui est destiné à commander l'émission de signaux d'entrée sélectionnés vers le circuit tampon de sélection de sortie 720 Les signaux de sortie du circuit de commande de sortie 710 correspondent-à des signaux d'entrée respectifs appliqués au circuit tampon de sélection de sortie 720. TABLEAU 3 Signaux d'entrée du circuit de Signal de sortie commande de sortie vers le bus 734 CMBR CMBT POOR NOOR INITO O O O DFDAT O O 1 CSDAT O i IDLECODE 1 O O O DFDAT 1 1 O O DFDAT 1 O O 1 NMAX 1 O 1 O YPMAX 1 1 0 i NMAX 1 1 1 O PMAX Le Tableau 3 représente symboliquement, avec un format similaire à celui de la table de vérité bien connue, les états de signaux d'entrée appliqués au circuit de comman- de de sortie 710, qui commande à son tour la sélection de signaux correspondants parmi les signaux d'entrée du circuit tampon de sortie 720, pour la transmission vers le bus 734. Sous l'effet d'un signal de dépassement de capacité positif ou négatif provenant de l'additionneur de sortie 640, par les conducteurs respectifs POOR ou NOOR, le circuit de commande de sortie 710 commande le circuit tampon de sélec- tion de sortie 720, par les conducteurs respectifs PFS et NFS, de façon qu'il émette des messages numériques de rempla- cement respectifs PFS (PMAX) ou NFS (NMAX), vers le bus 734. Le signal IDLECODE est émis par le circuit tampon de sélec- tion de sortie 720 sous la commande du circuit de commande de sortie 710, par le conducteur IDLC, chaque fois que l'inter- valle de temps respectif a uniquement la permission de diffu- ser (bit de commande de mode = 01) vers une connexion de con- férence Le signal IDLECODE est sélectionné pour l'émission dans ce cas, conformément au Tableau 3, pour faire en sorte qu'un intervalle de temps respectif fonctionnant uniquement en diffusion ne reçoive pas d'échantillons de messages numé- riques provenant de la connexion de conférence Le circuit de commande de sortie 710 commande le circuit tampon de sor- tie 720, par le conducteur DFD, de façon qu'il transmette le signal de sortie (DFDAT) provenant de l'additionneur de sor- tie 640 et dirigé vers le circuit tampon de sortie 720 par l'intermédiaire du bus de données DFDAT 641, vers des inter- valles de temps respectifs ayant la permission de recevoir (CMBR= 1) des échantillons de messages sommés provenant de la connexion de conférence, en l'absence de dépassement de capacité. RESEAU DE BASCULES TAMPON DE SORTIE Le circuit tampon de sélection de sortie 720 diri- ge l'échantillon de message numérique sélectionné vers le réseau de bascules tampon de sortie 735 par le bus 734. Le réseau de bascules tampon de sortie 735 est un circuit séquentiel formé par des bascules maître-esclave dans lequel des données présentes sur le bus 734 sont intro- duites dans l'étage maître du réseau de bascules tampon de sortie 735 sur le front descendant du signal d'horloge 4 T, pendant la fenêtre de validation LTC; et le contenu du registre maître est introduit dans le registre esclave sur le premier front descendant du signal d'horloge 4 T pendant la fenêtre de validation LTC, pour l'émission vers le bus à sei- ze bits en parallèle, 750. La progression d'un échantillon de message numéri- que dans le réseau de bascules tampon de sortie 735 s'effec- tue en conformité avec le signal d'horloge 4 T, pour qu'un échantillon de message émis puisse être disponible pendant toute la durée d'un intervalle de temps, et non pendant une partie d'un intervalle de temps Par conséquent, conformé- ment à cette configuration, un échantillon de message émis par le bus de données 750 retarde d'un intervalle de temps par rapport à l'intervalle de temps (suivant) entrant (IBDAT). Par exemple, un échantillon de message sommé relatif à l'in- tervalle de temps 254 est disponible sur la sortie 750 au début de l'intervalle dé temps 255. Le remplacement dela-configuration de registre maître-esclave par des bascules classiques permet de dispo- ser du signal de sortie par le bus de données 750 pendant l'intervalle de temps respectif. CONCLUSION Il est évident pour l'homme de l'art que l'inven- tion décrite ici n'est pas limitée au mode de réalisation exposé dans les dessins annexés et dans la description détaillée qui précède, mais peut être modifiée par la substitution, l'adjonction et/ou la suppression de compo- sants et de fonctions, sans sortir du cadre de l'invention. Par exemple, la configuration formée par divers bus de données peut être réarrangée en augmentant ou en diminuant le nombre de bits qui définissent la valeur numérique des échantillons de messages sommés Les mémoires vives-accumula- teurs et la mémoire vive d'échantillons peuvent à leur tour être modifiées pour tenir compte du changement correspondant dans le nombre de bits de données En outre, on peut aisé- ment redéfinir le nombre de bits de commande de mode par * rapport à celui qui est indiqué ici, ou bien on peut aisé- ment augmenter ce nombre pour définir des connexions hybri- des ou d'autres fonctions, comme l'insertion d'un retard entre les émissions d'échantillons de messages sommés parti- culiers De plus, on peut aisément donner des valeurs diffé- rentes aux messages symboliques de remplacement, sans sortir du cadre de l'invention On peut en outre changer aisément le circuit d'interface pour passer d'une entrée série à une entrée parallèle qui est bien connue dans la technique. La configuration de commutation en multiplex tempo- rel linéaire qui est décrite ici comporterait de façon caractéristique des fonctions de maintenance pour accomplir des contrôles et des diagnostics sur les éléments de circuit. Le circuit comporterait également de façon caractéristique des structures destinées à - l'accomplissement de contrôles de parité et à l'annexion d'un bit de parité aux données Bien que ces fonctions de maintenance soient hautement souhaita- bles, leur mise en oeuvre est bien connue dans la technique. Il va de soi que de nombreuses autres modifica- tions peuvent être apportées au dispositif décrit et repré- senté, sans sortir du cadre de l'invention. 253476 f REVENDICATIONS 1 Commutateur de données et de-communications de conférence vocales fonctionnant en multiplex temporel, desti- né à accepter des échantillons de messages dans une trame, caractérisé en ce qu'il comprend: des moyens pour échanger sélectivement des intervalles de temps particuliers parmi des intervalles de temps d'entrée, avec d'autres intervalles de temps; des moyens pour sommer sélectivement les échan- tillons de messages provenant de groupes des intervalles de temps échangés; une première mémoire ayant un ensemble de positions de mémoire pour enregistrer chacun des échantillons de messages sommés pendant une première trame temporelle, et pour distribuer la sommation enregistrée pendant une seconde trame temporelle suivante; une seconde mémoire ayant un ensemble de positions de mémoire pour enregistrer chacun des échantillons de messages sommés qui ont été acceptés pendant la seconde trame temporelle suivante, et pour distribuer la sommation enregistrée pendant une troisième trame temporelle suivante; et un circuit de commande qui distribue les échan- tillons de messages sommés uniquement au premier intervalle de temps d'un groupe d'intervalles de temps, et qui distribue aux autres intervalles de temps du groupe d'intervalles de temps un échantillon de message reçu à partir du premier intervalle de temps. 2 Commutateur de données et de communications de - conférence vocales selon la revendication 1, caractérisé en ce qu'il comprend en outre des commutateurs temporels ( 800, 900) destinés à échanger sélectivement les autres intervalles de temps avec les intervalles de temps échangés, et à distri- buer les échantillons de messages à une sortie du système. 3 Commutateur de données et de communications de conférence vocales selon la revendication 1, caractérisé en ce que le circuit de commande accomplit les actions suivan- tes: ( 1) il génère un premier signal deg référence fixe, 253476 c ( 2) il annexe aux échantillons de messages sommés entrants un bit particulier qui correspond à l'état du premier signal de référence, ( 3) il génère un second signal de référence fixe, et ( 4) il change sélectivement le bit annexé pour le faire correspondre à l'état du second signal de référence fixe; et en ce qu'il comprend en outre un premier comparateur pour comparer le bit annexé changé d'échantillons particuliers parmi des échantillons de messages sommés antérieurement, et le second signal de référence fixe, et un second comparateur pour comparer le bit annexé d'échantillons particuliers parmi des échantillons de messages sommés antérieurement, et le second signal de référence fixe. 4 Commutateur de données et de communications de conférence vocales selon la revendication 3, caractérisé en ce que l'état du second signal de référence est le complément de celui du premier signal de référence. Commutateur de données et de communications de conférence vocales selon la revendication 3, caractérisé en ce que le circuit de commande agit lorsqu'il y a discordance entre le bit annexé et le second signal de référence fixe, et lorsqu'il y a discordance entre le bit annexé et le pre- mier signal de référence fixe. 6 Commutateur de données et de communications de conférence vocales selon la revendication 1, caractérisé en ce que le groupe sélectif d'intervalles de temps est identi- fié par l'état particulier d'un ensemble de bits correspon- dant à chaque intervalle de temps entrant.