FR 2527385 A1 19831125 FR 8305592 A 19830406 La présente invention concerne un transistor à couche mince et en particulier un transistor à couche mince utilisant du silicium polycristallin ou du silicium amorphe. Un but de l'invention est d'améliorer les caractéristiques d'un transistor à couche mince L'invention porte également sur un panneau à matrice active qui utilise un transistor à couche mince formé sur un substrat transparent. Les études concernant la formation d'un transistor à couche mince sur un substrat isolant ont fait l'objet de développements récents On peut envisager de nombreuses applications de cette technologie, comme par exemple un dis- positif d'affichage plat à panneau à matrice active utili- sant un substrat isolant économique, ou un circuit intégré tridimensionnel dans lequel des éléments actifs tels qu'un transistor sont formés sur un circuit intégré à semiconduc- teur classique, etc Un dispositif d'affichage plat du type précité comprend des transistors à couche mince disposés en une matrice sur un substrat isolant et il présente des ima- ges vidéo par l'utilisation de ces transistors en tant qu'éléments de commutation Ce type de panneau à matrice active peut contribuer à réduire les coûts de fabrication. L'invention a pour but d'améliorer notablement les caracté- ristiques des transistors à couche mince et peut être appli- quée à d'autres dispositifs utilisant des transistors à cou- che mince, en plus des dispositifs mentionnés ci-dessus Le processus de fabrication d'un transistor à couche mince uti- lisant une couche mince de silicium polycristallin est expliqué ci-apres. Conformément à la figure 1 (a), on forme une pre- mière couche mince de silicium polycristallin sur un substrat isolant 101 et on définit un motif dans celui-ci pour former un îlot 102 On forme une couche d'isolation de grille 103 par oxydation thermique de l'îlot 102 ou par dépôt chimique en phase vapeur On dépose ensuite une seconde couche mince de silicium polycristallin, de silicofluoroxyde de métal, ou de métal et on définit un motif dans cette couche pour for- mer une électrode de grille 104 On diffuse ensuite vers l'îlot 102 des impuretés 105 telles que du phosphore, de l'arsenic ou du bore, introduites par implantation ionique, en utilisant l'électrode de grille 104 comme masque, pour former des régions de source et de drain 106 du transistor, représentées sur la figure 1 (b) On forme une couche d'iso- lation 107 et on ouvre des fenêtres de contact 108, comme le montre la figure 1 (c) Enfin, on forme une interconnexion en métal 109, en aluminium ou en un corps analogue, comme le montre la figure 1 (d). Les figures 2 et 3 montrent les caractéristiques d'un transistor à couche mince fabriqué par le processus ci-dessus Sur la figure 2, l'axe des abscisses représente la tension de grille VGS et l'axe des ordonnées représente le courant de drain ID La tension entre le drain et la source, VDS, est fixée à 4 V On obtient trois sortes de courbes caractéristiques I D-VS pour trois épaisseurs dif- férentes du silicium polyçristallin T (qui correspondent à la dimension T représentée sur la figure 1 (d)): l'épaisseur TA correspondant à la courbe (A) est de 400 nm, l'épaisseur TB correspondant à la courbe (BA est de 300 nm et l'épais- seur TC correspondant à la courbe (C) est de 200 nm La figure 3 montre la relation entre l'épaisseur T du silicium polycristallin et le courant de drain ID dans le cas o la tension de grille VGS est égale à zéro. L'examen des figures 2 et 3 montre que le courant de fuite du transistor à l'état bloqué dépend de l'épaisseur T du silicium polycristallin, et le courant de fuite est d'autant plus faible que l'épaisseur est faible La figure 3 montre en outre que le courant de fuite ID (pour V G 50) est presque constant dans la plage d'épaisseur T supérieure à 250 nm et diminue fortement pour une épaisseur inférieure à 250 nm Cette tendance est la même pour d'autres couches minces de silicium, comme par exemple le silicium amorphe, etc. L'épaisseur précitée du silicium polycristallin doit donc être fixée à la valeur appropriée pour limiter le courant de fuite à une valeur minimale dans l'état bloqué du transistor à couche mince, pour pouvoir utiliser ce transis- tor à couche mince en silicium polycristallin en tant qu'élément de commutation L'un des modes de réalisation de l'invention utilise ce transistor à couche mince en silicium polycristallin en tant qu'élément de commutation dans un panneau à matrice active à cristaux liquides et ceci est expliqué ci-après sur la base des résultats expérimentaux précités. Le panneau à cristaux liquides de l'invention a 2,2 des éléments d'image de 0,01 mm à 0,09 mm dans lesquels la résistance des cristaux liquides est d'environ 10 i L-. Ainsi, le courant de fuite du transistor à couche mince doit être inférieur au dixième de celui correspondant à la résis- tance équivalente des cristaux liquides, c'est-à-dire qu'il doit être inférieur à 10 l A L'expérience montre que l'épaisseur T du silicium polycristallin doit être fixée à une valeur inférieure à 250 nm pour maintenir le courant de fuite au-dessous de 10 i 1 A. Un but de l'invention est d'obtenir d'excellentes caractéristiques pour un transistor à couche mince constitué par du silicium polycristallin ou du silicium amorphe c'est-à-dire d'obtenir un transistor à couche mince dans lequel le rapport entre le courant à l'état conducteur et le courant à l'état bloqué soit extrêmement élevé et dans lequel le courant de fuite puisse être réduit considérable- ment en fixant l'épaisseur de la couche mince à une valeur inférieure à 250 nm De plus, un élément de commutation uti- lisant ce transistor à couche mince peut être appliqué à un dispositif d'affichage à matrice active dans le but d'amé- liorer la qualité de l'image On décrira ultérieurement un mode de réalisation de l'invention. Un dispositif d'affichage à cristaux liquides uti- lisant un transistor à couche mince en tant qu'élément de commutation comprend de façon générale un substrat de verre sur le côté supérieur, un autre substrat sur lequel les transistors à couche mince sont montés, du côté inférieur, et une matière à cristaux liquides enfermée entre les deux substrats Les éléments d'attaque des cristaux liquides sont formés et disposés selon un format matriciel sur l'un des substrats et certains de ces éléments sont sélectionnés par des circuits de sélection externes Les tensions d'attaque sont appliquées à des électrodes situées au-dessus des élé- ments d'attaque On peut ainsi afficher n'importe quels caractères, graphismes, dessins et images sur le panneau à cristaux liquides Les figures 4 (a) et 4 (b) montrent un schéma de la structure générale du dispositif d'affichage à cristaux liquides. La figure 4 (a) représente le schéma de la configu- ration de type matriciel des éléments d'attaque des cristaux liquides qui sont formés sur un substrat Les éléments d'attaque des cristaux liquides, 2, sont disposés selon un format matriciel dans une région d'affichage entourée par une ligne 1 La référence 3 désigne des lignes de signal de données et la référence 4 désigne des lignes de signal d'adresse qui sont connectées aux éléments d'attaque des cristaux liquides, 2 La figure-4 (b) montre la structure détaillée des éléments d'attaque des cristaux liquides, 2. Un transistor à couche mince 5 commande l'application du signal de données à une électrode On utilise un condensateur 6 pour maintenir les signaux de données Les cellules à cris- taux liquides 7 sont constituées par une électrode d'attaque des cristaux liquides, 7-1 correspondant à chaque élément d'attaque des cristaux liquides, et par une électrode 7-2 qui est montée sur le substrat de verre supérieur Le tran- sistor à couche mince dans l'élément d'attaque des cristaux liquides est ainsi utilisé en tant qu'élément de commutation sélectionnant le signal de données à appliquer à la cellule à cristaux liquides décrite précédemment On peut dire que les performances du panneau à matrice active sont fortement affectées par les caractéristiques du transistor à couche mince Les exigences imposées aux caractéristiques de ce transistor à couche mince sont les suivantes. ( 1) Un courant suffisant doit circuler vers un con- densateur pour charger celui-ci dans le cas o le transistor à couche mince est à l'état conducteur. ( 2) Un courant faible ne doit pas circuler vers une électrode dans le cas o le transistor à couche mince est dans l'état bloqué. ( 3) Les caractéristiques de ce transistor à couche mince doivent être parfaitement stabilisées, et il doit avoir des performances reproductibles et une fiabilité suf- fisante sur une longue durée. La condition ( 1) concerne les caractéristiques du transistor à couche mince en ce qui concerne l'application d'un signal de données à un condensateur Le transistor à couche mince doit accepter un courant élevé de façon à introduire complètement le signal de données dans le conden- sateur en une courte durée, du fait que la qualité de l'affichage par cristaux liquides dépend de la capacité du condensateur Cette valeur de courant (qu'on appellera ci-après "courant à l'état conducteur") est déterminée par la capacité du condensateur et par le temps nécessaire pour écrire le signal de données dans le condensateur Les carac- téristiques du transistor à couche mince doivent donc satis- faire la condition concernant le courant à l'état conduc- teur Cette condition dépend en fait dans une large mesure de la taille (en particulier de la longueur et de la largeur de canal), de la structure et du processus de fabrication du transistor à couche mince, ainsi que de la tension d'entrée appliquée à une grille Un transistor à couche mince en sili- cium polycristallin est capable d'acheminer un courant suffi- sant à l'état conducteur et de satisfaire la condition ( 1), du fait que le silicium polycristallin a une mobilité élevée des porteurs, en comparaison de celle des semiconducteurs amorphes. La condition ( 2) concerne les possibilités liées au temps de maintien des données écrites dans un condensateur. De façon générale, les données écrites dans un condensateur doivent être conservées pendant une durée extrêmement longue en comparaison de la durée d'écriture des données dans le condensateur Pendant l'état bloqué du transistor à couche mince, la tension d'attaque de l'électrode est rapidement forcée au niveau de tension de la ligne de signal de données s'il existe un faible courant de fuite (qu'on appelle ci-après "courant à l'état bloqué") dans le transistor à couche mince, du fait que la capacité du condensateur a généralement une très faible valeur, par exemple 1 p F Il est ainsi difficile de conserver correctement dans un con- densateur le signal de donnees ecrit, pendant l'état bloqué du transistor à couche mince En particulier, dans le cas du silicium polycristallin, de nombreux niveaux de piège sont répartis de façon non uniforme dans un grain de cristal de la structure polycristalline, ce qui fait qu'un courant de fuite élevé circule par l'intermédiaire de ces niveaux de piège. Comme indiqué ci-dessus, un transistor à couche mince en silicium polycristallin dégrade la possibilité de conservation du signal de données écrit, pendant l'état blo- qué, à cause de l'existence d'un courant de fuite, même si un courant relativement élevé peut circuler vers le condensa- teur pendant l'état conducteur du transistor à couche mince. On doit donc faire en sorte de limiter autant que possible la valeur du courant de fuite Cette exigence est générale- ment imposée dans de nombreuses technologies correspondant à diverses applications, en plus d'un panneau à matrice active utilisant des transistors à couche mince Par exemple, dans le cas de la réalisation d'un circuit logique en employant des transistors à couche mince, le courant de repos augmente, et dans le cas o on réalise un circuit de mémoire en emplo- yant des transistors à couche mince, certains défauts de fonctionnement se manifestent. La condition ( 3) concerne la stabilité, la repro- ductibilité et la fiabilité des caractéristiques du transis- tor à couche mince D'une façon générale, plusieurs dizaines de milliers de transistors à couche mince sont formés sur un seul substrat à matrice active, et ils doivent tous avoir des caractéristiques uniformes et une excellente reproducti- bilité, sans dispersion entre les lots de fabrication En outre, ce transistor à couche mince doit avoir des performan- ces stables et fiables à long terme. Comme indiqué ci-dessus, un grand nombre d'exigen- ces sévères sont imposées à un transistor à couche mince utilisé sur un substrat à matrice active. Dans l'art antérieur, lorsqu'on forme des transis- tors à couche mince en tant qu'éléments actifs sur un substrat, on utilise en tant que couche mince de semiconduc- teur un semiconducteur composé tel que le séléniure de cadmium ou un corps analogue, ou bien un semiconducteur non cristallin tel que le silicium amorphe ou un corps analogue. Cependant, ces semiconducteurs ne peuvent pas satisfaire à l'heure actuelle l'ensemble des trois conditions indiquées. Par exemple, un semiconducteur composé satisfait suffisam- ment la condition ( 1) à cause de la valeur élevée de la mobi- lité des porteurs, mais il ne peut pas satisfaire les condi- tions ( 2) et ( 3), du fait que ce type de semiconducteur pré- sente une stabilité et une reproductibilité médiocres Un semiconducteur non cristallin a une faible mobilité des por- teurs et fait donc circuler un courant relativement faible à l'état conducteur. Comme indiqué ci-dessus, un panneau à matrice active de l'art antérieur utilisant des transistors à couche mince sur un substrat ne présente pas de bonnes caractéris- tiques susceptibles de donner une qualité d'image satisfai- sante pour ce panneau à matrice active. Un autre but de l'invention est d'éliminer les défauts précités et de procurer un panneau à matrice active économique utilisant des transistors à couche mince qui pré- sentent une reproductibilité et une fiabilité excellentes, un courant suffisamment élevé à l'état conducteur et un cou- rant extrêmement faible à l'état bloqué. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels Les figures 1 (a)-l(d) montrent une structure de transistor à couche mince et son processus de fabrication, dans le but d'expliquer l'invention. Les figures 2 et 3 montrent les caractéristiques d'un transistor à couche mince, conformément à l'invention. Les figures 4 (a) et 4 (b) montrent respectivement un schéma d'une configuration matricielle d'éléments d'atta- que de cristaux liquides et un schéma du circuit correspon- dant, dans le cas de l'un des modes de réalisation de l'in- vention. Les figures 5 (a)-5 (d) montrent une structure de transistor à couche mince et son processus de fabrication qui sont utilisés pour l'un des modes de réalisation de l'in- vention. Les figures 6 (a)-6 (e) montrent une structure de transistor à couche mince et son processus de fabrication- qui correspondent à un perfectionnement du transistor à cou- che mince des figures 5 (a)-5 (d). La figure 7 montre une coupe de la structure d'un substrat à matrice active formé conformément à l'invention. Les figures 8 (a)-8 (e) montrent un procédé de fabrication du substrat à matrice active qui est représenté sur la figure 7. La figure 9 montre la relation entre la concen- tration d'impuretés diffusées vers la région de canal et la valeur dit courant à l'état bloqué dans un transistor à cou- che mince du type à canal N. La figure 10 montre une coupe de la structure d'un substrat à matrice active, dans le cas o on forme la ligne de signal de données et l'électrode d'attaque au moyen de la même couche conductrice transparente. On va maintenant considérer les figures 5 (a)-5 (d) qui montrent une forme d'un processus de fabrication de transistor à couche mince Le procédé de fabrication du transistor à couche mince est identique à celui décrit en relation avec les figures 1 (a)-l(d) et on ne l'expliquera donc pas ici Les numéros de référence portés sur les figu- res 5 (a)-5 (d) présentent la correspondance suivante avec ceux qui sont portés sur les figures 1 (a)-l(d): 101-201, 101-202,, 109-209. Ce mode de réalisation de l'invention permet d'obtenir un dispositif totalement satisfaisant, du fait que son épaisseur de couche de silicium polycristallin T' (qui correspond à la dimension T' indiquée sur la figure (d))est inférieure à 250 nm. En effet, comme il est indiqué dans le préambule de la description, l'épaisseur de couche de tout transistor à couche mince utilisant une couche mince de silicium doit être inférieure à 250 nm pour minimiser le courant à l'état bloqué, ce qui permet d'obtenir dans une mesure suffisante les performances exigées pour le dispositif construit avec ce transistor à couche mince. Comme indiqué précédemment, on peut réduire le courant à l'état bloqué en diminuant l'épaisseur de couche T' du silicium polycristallin 202, mais lorsqu'on réduit l'épaisseur de la couche, le métal d'interconnexion 209, consistant par exemple en Al ou en Al-Si>traverse la couche de diffusion, ce qui rend impossible l'obtention d'un con- tact suffisant avec les régions de source et de drain Par conséquent, la détermination de l'épaisseur de la couche de silicium polycristallin pour diminuer le courant à l'état bloqué est limitée par la condition nécessaire qui consiste en ce que le métal d'interconnexion doit établir un contact stable avec les régions de source et de drain, même s'il est possible de réduire encore davantage le courant à l'état blo- qué Pour résoudre ce problème l'invention procure la struc- ture de transistor à couche mince suivante L'épaisseur de la couche mince est réduite dans la région de canal, grâce à quoi le métal d'interconnexion peut établir un bon contact avec les régions de source et de drain, tout en procurant une réduction du courant à l'état bloqué. On va maintenant considérer les figures 6 (a)-6 (e) pour décrire un autre mode de réalisation de l'invention portant sur un transistor à couche mince utilisant du sili- cium polycristallin On forme une couche de silicium poly- cristallin avec une épaisseur suffisante pour qu'un métal d'interconnexion puisse établir un bon contact avec des régions de source et de drain, et on définit un motif dans cette couche pour former l'îlot 302 représenté sur la figure 6 (a) L'épaisseur de l'îlot 302 dans la région de canal doit être réduite par attaque à une valeur inférieure à 250 nm, ce qui forme une partie concave 302, et on forme une couche d'isolation de grille 303 par oxydation thermique ou par dépôt chimique en phase vapeur, comme le montre la figure 6 (b) On dépose ensuite une seconde couche mince de silicium polycristallin, de silicofluoroxyde de métal, ou de métal sur la partie concave 300 et on forme un motif dans cette couche pour définir une électrode de grille 304 On diffuse dans l'îlot 302 des impuretés 305 telles que du phosphore, de l'arsenic ou du bore, introduites par implantation ioni- que, en utilisant l'électrode de grille 304 comme masque, pour former les régions de source et de drain 306 du transis- tor, comme le montre la figure 6 (c) Ensuite, comme le montre -27385 la figure 6 (d), on forme une couche d'isolation 307 et on ouvre des fenêtres de contact 308 pour établir un contact entre un métal d'interconnexion et les régions de source et de drain 306 Enfin, on dépose un métal d'interconnexion 309 tel que de l'aluminium ou un corps analogue, comme le montre la figure 6 (e). Conformément à cette structure, le métal d'inter- connexion peut être en contact parfait avec les régions de source et de drain, tandis que le courant de fuite peut être extrêmement réduit à l'état bloqué du transistor à couche mince, du fait que l'épaisseur de la couche de silicium polycristallin dans la région de canal est limitée à une valeur inférieure à 250 nm. Comme indiqué ci-dessus et conformément à l'inven- tion, on bénéficie de l'avantage consistant dans une amélio- ration notable des caractéristiques d'un transistor à couche mince, par une stricte limitation du courant de fuite dans l'état bloqué du transistor à couche mince, ce qui répond aux exigences de dispositifs utilisant un transistor à couche mince en silicium polycristallin. On va maintenant considérer la figure 7 qui repré- sente une coupe de la structure d'un substrat à matrice acti- ve conforme à l'invention Pour simplifier le dessin, un seul élément d'attaque des cristaux liquides est représenté On dépose une couche mince de silicium polycristallin sur un substrat isolant 8 tel que du quartz ou un corps analogue, pour former un transistor à couche mince et une électrode de condensateur Dans le transistor à couche mince, la région de canal 9 est en silicium polycristallin intrinsèque On forme les régions de source 10 et de drain 11 par dopage du silicium polycristallin intrinsèque avec des impuretés telles que du phosphore, de l'arsenic ou du bore On forme une couche d'isolation de grille 12 par oxydation du silicium polycristallin intrinsèque 9 par traitement thermique La référence 13 désigne une ligne de signal d'adresse de l'élec- trode de grille et la référence 14 désigne une couche iso- lante qui constitue le diélectrique du condensateur La réfé- rence 15 désigne une ligne de signal de données de l'électro- de de source ou de drain, la référence 16 désigne une élec- trode d'attaque de l'électrode de source ou de l'électrode de drain et la référence 17 désigne une électrode commune du condensateur destiné à conserver le signal de données. Les figures 8 (a)-8 (e) montrent une forme du pro- cessus de fabrication du substrat à matrice active qui est représenté sur la figure 7 On forme du silicium polycris- tallin intrinsèque 9 sur le substrat isolant 8, puis on for- me la couche d'isolation de grille 12 par oxydation thermi- que, comme le montre la figure 8 (e) On forme ensuite, comme le montre la figure 8 (b), l'électrode de grille 13 et l'électrode commune 17 du condensateur, qui peuvent être formées simultanément avec la même manière conductrice On introduit ensuite des impuretés de dopage pour former les régions de source et de drain 10 et 11 On forme ensuite la couche d'isolation 14 et on ouvre des trous de contact, comme le montre la figure 8 (c) On utilise généralement la diffusion thermique ou l'implantation ionique pour introdui- re des impuretés de dopage dans la source et le drain On forme ensuite une ligne de signal de données 15, comme le montre la figure 8 (d) puis on forme l'électrode d'attaque 16, comme le montre la figure 3 (e) Une autre technique con- siste à former la ligne de signal 15 après avoir formé l'électrode d'attaque 16. La caractéristique originale du panneau à matrice active conforme à l'invention, représenté sur les figures 7 et 8 (a)-8 (e),consiste en ce qu'on utilise une couche de silicium polycristallin intrinsèque pour la région de canal et en ce qu'on utilise en tant que couche d'isolation de grille la couche qui est formée par oxydation de ce silicium polycristallin intrinsèque au moyen d'un traitement thermi- que. Ces caractéristiques sont expliquées ci-après de façon plus détaillée. On utilise une couche de silicium polycristallin intrinsèque pour la région de canal dans le but de faire cir- culer un courant élevé à l'état conducteur et, simultanément, de limiter à une valeur minimale le courant à l'état bloqué. Il peut ainsi circuler un courant à l'état conducteur suffi- sant pour l'application à un substrat à matrice active, du fait que le silicium polycristallin à une mobilité de por- teurs élevée, d'environ 10 cm /V s De plus, on peut limiter à une valeur minimale le courant à l'état bloqué, par l'uti- lisation de silicium polycristallin intrinsèque, sans aucune impureté. Dans le transistor de type MOS classique utilisant du silicium polycristallin, on diminue le courant à l'état bloqué en utilisant une jonction PN dans laquelle on emploie un substrat de type P pour un canal N et un substrat de type N dans le cas d'un canal P Au contraire, dans le cas de l'utilisation de silicium polycristallin, on ne peut pas par- venir à la formation favorable d'une jonction PN et on ne peut donc pas diminuer suffisamment le courant à l'état blo- qué. La figure 9 montre la relation entre la concentra- tion en impuretés diffusées dans la région de canal dans un transistor à couche mince à canal N, et le courant à l'état bloqué, et cette relation correspond à des résultats expéri- mentaux obtenus par la demanderesse On utilise en tant qu'impureté du bore introduit par implantation ionique, pour former la région de canal de type P L'axe des abscisses représente la quantité de bore introduit et l'axe des ordon- nées représente la valeur du courant à l'état bloqué dans le cas d'une tension de grille nulle ( 0). L'examen de la figure 9 montre que le courant à l'état bloqué est limité au minimum dans le cas o il n'y a pas d'introduction de bore, c'est-àdire lorsqu'on utilise du silicium polycristallin intrinsèque Ceci vient du fait que le courant de fuite dans le cas d'une jonction PN augmen- te lorsque la concencration en impuretés s'élève Au contrai- re, dans le cas de la formation d'une région de canal de type N, c'est-àdire de la formation d'un transistor du type à appauvrissement, le courant à l'état bloqué augmente On peut donc obtenir une valeur minimale du courant à l'état bloqué dans le cas o on utilise du silicium polycristallin intrin- sèque. On accomplit une oxydation thermique du silicium polycristallin intrinsèque pour former la couche d'isolation de grille, de façon à pouvoir atteindre une valeur élevée pour le courant à l'état conducteur, ce qui procure un tran- sistor à couche mince ayant d'excellentes caractéristiques de stabilité, de reproductibilité et de fiabilité Le sili- cium polycristallin doit être soumis à un traitement thermi- que à une température supérieure à 9001 C pour réaliser une oxydation thermique A ce moment, la taille de grain des particules cristallines augmente et leur mobilité augmente fortement Comme il est bien connu, dans le cas de la forma- tion d'une couche d'isolation de grille par oxydation ther- mique de silicium polycristallin, on peut obtenir un plus faible niveau d'états d'interface entre le silicium poly- cristallin et sa couche d'oxydation thermique, par rapport à celui correspondant au cas de la formation externe d'une couche de Si O 2 par un traitement de pulvérisation, un trai- * tement de croissance en phase vapeur, etc On peut ainsi diminuer la tension de seuil du transistor On peut donc parvenir à une valeur élevée de courant à l'état conducteur en utilisant pour le canal du silicium polycristallin intrinsèque ayant une mobilité élevée et une faible tension de seuil. En outre, on peut obtenir un transistor ayant d'excellentes caractéristiques de stabilité, de reproducti- bilité et de fiabilité en oxydant ce silicium polycristallin pour former une couche d'isolation de grille; avec le traite- ment thermique qu'on utilise pour former habituellement la couche d'isolation de grille dans un transistor de type MOS, conformément à la technologie habituelle du silicium On peut ainsi former de façon stable une excellente interface ayant un faible niveau d'états d'interface, de façon à améliorer considérablement la stabilité et la reproductibilité du transistor La fiabilité est également extrêmement améliorée du fait que l'interface de ce transistor est formée en uti- lisant des matières stables telles que le silicium et sa cou- che d'oxydation thermique, par le traitement qui est utilisé dans la technologie habituelle du silicium. Conformément à la description précédente, l'inven- tion procure un substrat à matrice active perfectionné uti- lisant un transistor à couche mince d'excellente qualité Un traitement thermique à une température supérieure à 9000 C est obligatoire, du fait qu'on utilise une couche d'oxyde thermique de silicium polycristallin en tant que couche d'isolation de grille du transistor à couche mince De ce fait, il est nécessaire d'utiliser pour le substrat un substrat isolant ayant un point de fusion élevé capable de supporter une atmosphère à haute température (comme par exem- ple du verre au quartz) Ceci augmente le coût de fabrication du substrat à matrice active, du fait qu'un substrat à point de fusion élevé, par exemple en quartz, est plus coûteux qu'un substrat à bas point de fusion Il est donc nécessaire de réduire le coût d'autres éléments De façon générale, un processus de fabrication complexe est nécessaire pour former un substrat à matrice active La simplification du processus de fabrication permet donc de réduire effectivement le coût - Compte tenu de ceci, l'invention procure une structure de substrat à matrice active formé par un processus simplifié, c'est-à-dire par la formation de la ligne de signal de données et de l'électrode d'attaque avec la même couche con- ductrice transparente. La figure 10 montre la structure d'un substrat à matrice active dans le cas o on forme la ligne de signal de données et l'électrode d'attaque avec la même couche conduc- trice transparente La structure fondamentale est la même que celle représentée sur la figure 7, à l'exception de la ligne de signal de données 15 et de l'électrode d'attaque 16 On utilise pour la couche conductrice transparente de l'oxyde d'indium, de l'oxyde d'étain ou de l'oxyde d'indium-étain. Cette structure permet de supprimer l'opération qui est représentée sur la figure 8 (d) Cette structure simplifie très efficacement le traitement de définition de motif, pour réduire le coût de fabrication, du fait que le traitement de définition de motif (traitement de photogravure) représente un pourcentage élevé du coût de fabrication d'un dispositif à semiconducteur Cinq traitements de définition de motif sont nécessaires pour le processus de fabrication qui corres- pond à la figure 7, tandis que quatre traitements de défini- tion de motif suffisent dans le cas correspondant à la figure De plus, le dépôt de deux types de couches conductrices devient inutile Une telle simplification du processus de fabrication est extrêmement efficace pour l'obtention d'un substrat à matrice active économique. Conformément à l'invention, il est avantageux que le courant de fuite d'un transistor à couche mince à l'état bloqué puisse être extrêmement réduit et qu'un courant suf- fisant puisse circuler à l'état conducteur vers l'électrode des cristaux liquides, par l'intermédiaire du transistor à couche mince En outre, la structure du transistor à couche mince propre à l'invention contribue à stabiliser les carac- téristiques du transistor et permet d'obtenir une reproducti- bilité et une fiabilité excellentes pour une longue durée d'utilisation. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Transistor MOS à couche mince formé par une couche mince de silicium, caractérisé en ce que l'épaisseur de cette couche mince de silicium est inférieure à 250 nm. 2 Transistor MOS à couche mince formé par une couche mince de silicium, caractérisé en ce que l'épaisseur de cette couche mince de silicium est plus faible dans la région de canal que dans les régions de source et de drain. 3 Transistor à couche mince selon l'une quelcon- que des revendications 1 ou 2, caractérisé en ce qu'on uti- lise du silicium polycristallin pour la couche mince -de silicium. 4 Transistor à couche mince selon la revendica- tion 2, caractérisé en ce que l'épaisseur de la couche min- ce de silicium dans la région de canal est inférieure à 250 nm. Structure de matrice active pour un dispositif d'affichage à cristaux liquides comprenant un ensemble de lignes de données et de lignes d'adresse disposées en lignes et en colonnes dans la matrice, avec un ensemble de transis- tors à couche mince et d'électrodes pour l'attaque des cris- taux liquides placés aux points d'intersection des lignes de données et des lignes d'adresse, caractérisée en ce que la région de canal de chaque transistor à couche mince consiste en silicium polycristallin intrinsèque, et la couche d'iso- lation de grille est formée par oxydation de la couche de silicium polycristallin intrinsèque au moyen d'un traitement thermique. 6 Structure à matrice active selon la revendica- tion 4, caractérisée en ce que les lignes de données et les électrodes d'attaque sont formées par la même couche conduc- trice transparente.