FR 2526247 A1 19831104 FR 8207325 A 19820428 DISPOSITIF DE SYNCHRONISATION BIT POUR MODULATEUR-DEMODULATEUR OU RECEPTEUR DE TRANSMISSION DE DONNEES. L'invention concerne un dispositif de synchronisation bit (synchrobit) recevant, en mode de transmission asynchrone, des données sous forme de trains d'impulsions binaires qui présentent des transitions détectables entre des états binaires, comportant un oscil- lateur qui engendre un signal de base de temps dont la fréquence li- bre est sensiblement égale au double du débit binaire desdits trains d'impulsions, comportant un détecteur de transitions qui délivre sur une première sortie une impulsion de tension positive calibrée en am- plitude et en durée lors de chaque transition du signal de données. Ce dispositif, utilisable dans un modulateur-démodula- teur (Modem) et, de préférence, dans un récepteur dé transmission de données, permet de fournir au Modem ou au récepteur un générateur d'horloge (signal de base de temps) synchrone des données reçues, sous forme d'un signal rectangulaire dont la transition positive peut être utilisée notamment pour l'échantillonnage du signal de données, ce qui permet de régénérer ce signal de données L'invention s'applique de préférence à des transmissions à basse rapidité à fréquences vocales modulées, le débit binaire (rapidité de modulation) étant de préféren- ce égal ou inférieur à 4800 bauds. Une solution connue fréquemment adoptée pour obtenir la synchronisation bit en transmission asynchrone consiste à utiliser un dispositif de synchronisation bit numérique Ce dernier dispositif est difficilement applicable au type de modem considéré car il nécessi- te l'utilisation d'une base de temps à quartz et de plusieurs circuits logiques et bascules Une telle solution est performante, mais encom- brante, complexe et peu économique pour le type d'application demandé elle s'adresse en effet à des modems de haut de gamme (haute rapidité) pour lesquels on doit avoir, en vertu des normes du CCITT, une très bonne stabilité à l'émission (précision sur la fréquence, supérieure à 1200 bauds, de l'ordre de 104 et emploi de la technologie LSI) alors que l'invention s'adresse plutôt à des modems de basse et moyenne ra- pidité (inférieure ou égale à 4800 bauds) pour lesquels la base de temps à quartz peut être remplacée par un oscillateur RC, une pré- cision sur la fréquence de 0,5 % étant suffisante à la réception. Le dispositif selon l'invention se caractérise par sa simplicité de réalisation alliée à une assez grande précision, étant cependant de conception entièrement analogique On connatt des dispo- sitifs de synchronisation bit analogiques pour transmission asynchrone en basse fréquence, notamment du brevet US 3 337 747 selon lequel le problème technique à résoudre est très proche de celui de la présente demande Dans ce dernier brevet, deux chaînes de régulation sont né- cessaires pour la synchronisation du signal de base de temps par rap- port à chaque train de données, en cours de message, outre la chaîne de mise en phase autoritaire en début de message (synchronisation ra- pide), pendant la première impulsion: une première chaîne produit un signal (de tension) analogique représentatif de l'erreur de phase à corriger, à chaque période, et dont l'amplitude est une fonction croissante de cette erreur de phase Ce signal est exploité pour cor- riger partiellement l'erreur de phase, dans le sens d'une réduction de cette erreur, réduction d'autant plus grande que ledit signal ana- logique a une amplitude élevée, c'est-à-dire d'autant plus grande que l'erreur de phase est importante Il s'ensuit que le dispositif pré- sente une faible inertie pour des déphasages grands et notamment pour la plupart des impulsions parasites dans le signal de données et une grande inertie pour des déphasages faibles, c'est-à-dire une mauvaise efficacité dans les deux cas puisque l'influence des impulsions para- sites est peu atténuée et qu'une remise en phase rigoureuse des deux signaux n'est jamais obtenue (présence de vacillement, dit "jitter" en langue anglaise) On notera par ailleurs qu'une correction de phase systématique à chaque période du signal de base de temps implique de ce fait une correction de fréquence, ceci étant vrai d'une manière gé- nérale et notamment pour le dispositif du brevet US précité Or, dans ce dernier brevet, la chaîne de correction de phase ne permet pas de maîtriser simultanément la phase et la fréquence puisqu'une deuxième chatne de régulation de fréquence est toujours nécessaire Cette deu- xième chaîne se compose de moyens pour intégrer ledit signal analogi- que afin d'obtenir un deuxième signal représentatif du déphasage moyen détecté lors des transitions successives du signal de données, ce deuxième signal étant appliqué à l'oscillateur à l'effet de mini- miser ledit déphasage moyen La présence de cette deuxième chaîne complique singulièrement le dispositif et suscite des doutes quant à son bon fonctionnement L'invention se propose de réaliser un dispo- sitif de synchronisation bit analogique qui soit simple et économique sans préjudice de sa précision puisqu'il doit être applicable à des trains de données en transmission asynchrone présentant un débit bi- naire qui peut s'élever jusqu'à 4800 bauds. Un but de l'invention est de réaliser un dispositif de synchrobit analogique dans lequel une seule chaîne de traitement de io signal permet de réaliser un accrochage de phase précis, exempt de va- cillement (ce qui implique par surcroît l'asservissement rigoureux en fréquence) Un autre but de l'invention est l'obtention d'un disposi- tif qui présente une grande inertie, quel que soit le déphasage, au moyen d'un pas de correction de valeur prédéterminée constante. Les inconvénients de l'art antérieur sont évités et les buts indiqués ci-dessus sont atteints grâce au fait que le dispo- sitif de synchrobit défini en préambule est remarquable en ce que le- dit oscillateur fournit un signal de tension interne triangulaire à la fréquence dudit signal de base de temps et que des moyens de correc- tion de-phase sont prévus entre une première sortie dudit détecteur de transitions et l'entrée dudit oscillateur pour modifier la pente dudit signal de tension interne dans le sens d'une diminution de valeur pré- déterminée, enyaleur algébrique, pendant la durée de ladite impulsion calibrée, de façon à créer un pas de correction sous forme d'un retard prédéterminé constant (respectivement une avance prédéterminée cons- tante) de phase lorsque ladite impulsion calibrée se produit lors d'une rampe positive (respectivement négative) dudit signal de tension in- terne. Selon un mode de réalisation préféré, l'oscillateur comporte un amplificateur opérationnel monté avec un condensateur re- lié à son entrée inverseuse pour former un circuit intégrateur dont la sortie est connectée à une bascule à seuil avec hystérésis fournissant un signal de base de temps sous forme d'une tension bivalente qui est appliquée à une borne d'une première résistance dont l'autre borne est à relier à l'entrée inverseuse dudit amplificateur opérationnel et le dispositif de synchrobit est remarquable en ce que ledit signal de tension interne triangulaire est obtenu à la sortie dudit amplificateur opérationnel et que lesdits moyens de correction de phase sort cons titués par une deuxième résistance connectée entre ladite pref;ière sortie dudit détecteur de transitions et l'entrée inverseuse dudit am- plificateur opérationnel et dont la valeur est du même ordre que celle de ladite première résis Lance. Dans ce mosde de réaiisatiorn, le détecteur de transi- tions comporte par e-2 mple un circuit monsetable et un injecteur de courant Des corrections sent ainsi apportées à la charge ou à la dé- charge à courant constant du condensateur de l'oscillateur d'une ma- nière telle que le temps de charge est augmenté d'un intervalle de temps prédéterminé lorsqu'une transition de la donnée intervient pen- dant la charge et le temps de décharge est diminué d'un intervalle de temps prédéterminé lorsqu'une transition de la donnée intervient pen- dant la décharge du condensateur Le résultat de ces corrections de charge ou de décharge est de mettre sensiblement en coincidence au bout d'un certain nombre de transitions de la donnée, l'instant d'ap- parition d'une transition avec l'instant d'un front descendant de la sortie de l'oscillateur, ce qui correspond à la synchronisation dési- rée (phénomène de convergence) Le principal avantage de l'invention est sa simplicité de réalisation et d'utilisation. Le dispositif de synchrobit permet le maintien de la synchronisation pendant la durée des messages Or, l'intervalle de temps entre deux messages a une longueur aléatoire Deux possibilités s'offrent alors pour obtenir la synchronisation en début de message: soit prévoir un préfixe de messages comportant assez de transitions pour àtre sûr de l'accrochage de la synchronisation avant le début véritable du message (information proprement dite), auquel cas le dispositif de synchrobit indiqué cidessus convient; soit munir le récepteur d'un circuit assurant la remise en phase brutale en début de message dès la première transition, au uel cas il faut adjoindre au dispositif de synchrobit un circuit de synchro- nisation rapide. Un autre avantage de l'invention est que le circuit de synchrobit analogique indiqué ci-dessus est compatible avec un circuit de synchronisation rapide analogique simple qui reçoit un sigral DS (détection de signal de données), ainsi qu'un deuxième signal J, sor- tie en provenance dudit détecteur de tl'a-itiorls et dont la sortie est constituée par deux conducteurs reliés aux bornes du condensateur de l'oscillateur. La description qui suit en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'inven- tion peut être réalisée. La figure 1 est le schéma électronique fonctionnel d'un mode de réalisation de l'invention. La figure 2 est un diagramme de temps permettant d'ex- pliciter le fonctionnement de l'oscillateur connu utilisé. La figure 3 est un diagramme de temps permettant d'ex- pliciter le fonctionnement du détecteur de transitions utilisé. La figure 4 est un diagramme de temps permettant d'ex- pliciter le principe de fonctionnement du circuit de synchrobit selon l'invention. Les figures 5, 6, 7, 8 et 9 sont des chronogrammes qui montrent le fonctionnement du circuit de synchrobit en fonction de di- verses conditions initiales pour les signaux de données et de base de temps, en fonction des fréquences libres relatives de ces deux si- gnaux, ou en présence d'une forme particulière du signal de données. La figure 10 est le schéma électronique fonctionnel d'un circuit de synchronisation rapide adapté au circuit de synchro- bit selon l'invention. Les figures 1 l et 12 sont des chronogrammes qui mon- trent le fonctionnement d'un premier mode de réalisation du circuit de synchronisation rapide de la figure 10. La figure 13 est un chronogramme qui montre le fonc- tionnement d'un deuxième mode de réalisation du circuit de synchroni- sation rapide de la figure 10. La figure 14 est un schéma électronique détaillé du mode de réalisation de la figure 1, avec circuit de synchronisation rapide. Sur la figure 1 est représenté un détecteur de transi- tions 1 qui reçoit un signal de données RD sous la forme de bits " 1 " ou " O " de durée T, ce signal RD étant le siège d'une tension + U pour les bits de valeur logique " 1 " et d'une tension nulle pour les bits de valeur logique " O " Une première sortie du détecteur 1 fournit à un correcteur de phase 2 un signal formé d'impulsions dont le front mon- tant coîncide avec chaque transition du signal RD et dont la durée, de valeur prédéterminée Tx, constante en première approximation, est déterminée par le circuit monostable du détecteur 1 Le correcteur de phase 2 reçoit sur une deuxième entrée le signal de sortie C d'un os- cillateur triangulaire 3 tel que décrit dans la demande de brevet français 2 453 536 au nom de la demanderesse ou le brevet US 4 039 952. La sortie du correcteur de phase 2 est rebouclée à l'entrée de l'oscil- lateur 3 Le correcteur de phase 2 est réalisé d'une façon originale qui constitue le coeur de l'invention. En regard de la figure 1 on a aussi représenté, figu- re 10, un circuit de synchronisation rapide 4, recevant le signal de détection de données DS sur une première entrée, une deuxième entrée, 8 'l, étant destinée à recevoir un deuxième signal de sortie, en B 1, du détecteur 1 La sortie (double) du circuit 4 est reliée à une deuxième entrée (double) de l'oscillateur 3 Le signal DS porte la tension nul- le en l'absence de données et la tension + U en présence de données. Le front montant du signal DS peut apparaître soit avant, soit après la première transition de chaque message (train) de données. L'oscillateur 3 (figure 1) comporte un amplificateur opérationnel à grand gain 5, monté en intégrateur, un condensateur 6 de capacité C 6 étant branché entre son entrée inverseuse G et sa sor- tie D La sortie D est rebouclée sur l'entrée inverseuse par le monta- ge en cascade de trois résistances 7, 8 et 9 de valeurs respectives R 7, R 8 et R 9, la résistance 9 étant qualifiée de première résistance La tension au point commun des résistances 7 et 8 est comparée à la ten- sion U/2 dans un amplificateur opérationnel comparateur 11, suivi d'un inverseur 12 Les éléments 11 et 12 constituent une bascule à seuil avec hystérésis La sortie C de l'inverseur 12, reliée au point commun entre les résistances 8 et 9, est alternativement le siège de la ten- sion U ou O La présence de l'inverseur 12 se justifie par le fait que le comparateur 11 ne fonctionne pas de façon linéaire et que la ten- sion en C doit être la plus proche possible de U ou de C Pour la des- cription détaillée et le fonctionnement de l'oscillateur 3 on se re- portera à la demande de brevet français 2 453 536. Le résultat du fonctionnement est indiqué par les dia- grammes de temps de la figure 2: le point D est le siège d'une tension en dents de scie symétrique (triangulaire) centrée autour de U/2 et dont les rampes positive et négative ont la même pente en valeur absolue. Soient: I le courant qui traverse la résistance 9 dans l'un ou l'autre sens, AV l'excursion de tension de la dent de scie, Fos la fréquence de l'oscillateur (F 05 1/TO 5) AT,,ou AT 2 la durée d'une rampe positive, ou négative, de la dent de scie (AT 1 = AT 2 = At = Tos /2) On obtient goCI^V =A 81 avec AV U W 7 et = 2 R C 6 AVAt R 8 29 UR R 1 I 8 8 1 os = 2 At 2 6 A 4 R R 4 R C 4 96 7 7 96 R On prend en pratique R = 2 (rapport lié aux performances des amplifi- cateurs opérationnels utilisés) ce qui entra Ine F O 2 R_ C_ 2 C (Y 9 =) S R 9 CJ 6C 6 9 2 C 6 et Ts y- sy 9 Le signal de sortie de l'oscillateur, au point C (voir figure 2) est un signal carré d'amplitude comprise entre O et U dont les fronts montants coïncident avec chaque fin de rampe positive de la dent de scie et les fronts descendants coîncident avec chaque fin de rampe négative. Le détecteur de transitions 1 (figure 1) est réalisé au moyen d'un circuit monostable qui délivre à une sortie S, dite troi- sième sortie, un créneau de tension négative à chaque transition posi- tive ou négative du signal de données qu'il reçoit La largeur de ces créneaux est proportionnelle, (voir ci-dessous) au produit R 13 Cr 4 R 13 étant la valeur d'une résistance 13 reliée à la borne de réception du signal de données RD (point A) et C 14 la capacité d'un condensateur 14 disposé en série avec la résistance 13 entre le point A et la masse. Le point commun aux éléments 13 et 14 (point E) est relié à l'entrée non inverseuse d'un comparateur 15 dont la sortie est rebouclée, par l'intermédiaire d'un inverseur 16 (dont la sortie est référencée H) et d'une résistance 17 de valeur R 17, sur son ertr Le inverseuse (point F) Le montage poteiom- riqll e deux rsis 3 tance 18 et 19 de valeur Ri 8 et RP alimenté entre les tensions U et 0, pe:- met d'obtenir en F une tension de seuil alternativement égale à V 5 ou à U VS, selon que le point H est à la tension O ou U, telle que: U eo U U VS = U + 2 eq 3, ce qui entraîne: S eq 17 U Reg U R 18 R 19 =ae e =_' et = R 19 VS 2 2 (Req + R 17) avec Req R 1 + R 19 et R 18 = 19 En pratique, on choisit Req = R 17 (valeurs liées aux performances des amplificateurs opérationnels utilisés), ce qui entraîne: 3 U et U U V: et VS = s S L'entrée de données (point A) et le point H sont reliés aux entrées d'un circuit-porte OU exclusif 21 dont la sortie est reliée au point S Le point S constitue, à l'intérieur du détecteur 1, l'entrée d'un injecteur de courant 22 comportant un inverseur 23 dont la sortie (point B 1) commande un interrupteur 24 ayant sa sortie (point B 2 dit première sortie du détecteur 1) reliée par l'intermédiaire d'une ré- sistance 25 dite deuxième résistance, de valeur R 25, à l'entrée inver- seuse de l'amplificateur opérationnel 5 Sur la figure 1, les éléments , 11, 12, 15, 16, 21, 23 et 24 sont alimentés entre la tension U et la masse. Le diagramme de temps de la figure 3 permet d'explici- ter le fonctionnement du détecteur de transitions constitué par l'élé- ment 1 qui contient l'élément 22, dans le cas particulier d'une suite régulièrement alternée des bits de données " 1 " et " O " Sur cette figu- re, on a représenté la forme des signaux de tension aux points A, E, H, S, B 1 et B 2. Calcul de la période t du monostable en fonction de T, Rl, C 14, U et V:. La forme de la tension VEM aux bornes du condensateur ll pendant sa charge est: = ('U x)(l e t/R 13 14) + x soit, au temps tx: U V 5 = (U x) (l e-t X/R 13 C 14) + x ( 1) et au temps T: U x = (U x)(l e T/R 13 C 14) + x ( 2) On déduit de l'égalité ( 1): tx/R C -tx/R C V VS = (U x)e-tx/R 13 C 14,soit e-tx/R 13 C 14 =U x ( 3) et de l'égalité ( 2): x = (U x)e T/R 13 C 14,soit x = e-T/13 C 14 ( 4) e-T/R 13 C 14 On déduit, des égalités ( 3) et ( 4) tx = RC Log U x tx= R 13 C 14 VS ( e-T/R 1 C 1 =R Lo x t=R 13 C 14 Lo V ( 1 e -T/R 13 C 14 Log-( 1 + e-T/R 13 C 14 ou encore: tx = R 13 C 14 Log (VU T/R C 13 X 14 VS 1 + e 13 C 14 U Pour V 5 = u (voir ci- dessus): S 4 t R C Lo 4 ( 5) tx 13 C 14 Log 1 + e-/R ( 5) 1 l+ e-/13 C 14 La formule ( 5) est vraie pour une succession de bits " 1 " et "O" régulièrement alternés En pratique, le temps séparant deux transitions successives du signal de données RD est un multiple k de T et la formule générale à considérer est: tx= R 13 C 14 Log 4 ±k R(k entier positif) + ek T/R 13 C 14 Or on verra ci-dessous que tx ne doit pas dépendre de la suite de bits " 1 " ou "O" reçue en RD I 1 faut donc que le terme e T/R 13 C 14, et à fortiori le terme e k T/R 13 C 14, soit négligeable devant l'unité, soit: -T/R C e T/R 13 C 14 " 1 La valeur de t est du même ordre que celle du pas de xcorrection e de la synchrobit comme on le verra ci-desous, ces deux correction 0 de la synchrobit comme on le verra ei-dessous, ces'deux valeurs étant choisies faibles par rapport à T et par exemple de l'ordre de T. On peut montrer, à partir de l'équation: t 4 RC =Log 16 t /R C ( 6) R 13 14 1 + e x 1314 que le terme en e 16 tx/R 13 C 14 est négligeable devant l'unité, quel que soit T (T n'apparaissant pas dans l'équation ( 6)) Les équations obte- nues à partir de tx = T/8 et même de t = T/4 montrent que le terme en x x e-T/R 13 C 14 reste encore négligeable pour ces deux dernières valeurs de tx x En choisissant tx = -, la formule ( 5) se simplifie donc: tx = R 13 C 14 Log 4 = 1,38 R 13 Ci 4 ce qui correspond, pour un débit binaire de 1200 bauds par exemple, à: t= l = 5,2 10-5 s tx 1200 x 16 - On en déduit: t R 13 C 14 = 1,383,77 10 s. L'invention réside pour l'essentiel dans la façon dont le détecteur de transitions ( 1, 22) agit sur l'oscillateur 3 lors de chaque période Tos en modifiant sa phase par rapport au signal RD par injection de courant, à travers la résistance 25 dans le condensateur 6 pendant le temps tx qui s'écoule à partir de chaque transition de la donnée A ce sujet, on notera que le correcteur de phase 2 est repré- senté, sur la figure 1 comme l'ensemble des deux résistances 9 et 25 dont une borne commune est reliée à une borne du condensateur 6 et à l'entrée inverseuse (à la tension U/2) de l'amplificateur opérationnel 5. La figure 4 est un diagramme de temps des signaux de tension aux points A, B 2, C et D permettant d'expliciter le fonctionne- ment du circuit de synchrobit dans le cas o la période TO est suffi- samment grande devant la période T pour que les décalages 01 et 6 e 2 sur le signal en D puissent se produire pendant la même période TO 5, T 1 étant le déphasage (retard) apporté par la correction de phase os lorsque la transition de la donnée (signal A) survient pendant la phase 1 (rampe positive en D), et e 2 O étant le déphasage (avance) To 2 OS apporté par la correction de phase lorsque la transition de la donnée survient pendant la phase 2 (rampe négative). On notera par ailleurs que: 91 2 82 z tx- D'autre part, on remarque que lorsque la transition de la donnée a lieu pendant la phase 1 (durée -r), le courant de charge i 1 du conden- sateur 6 est égal à la différence des courants circulant dans les pre- mière et deuxième résistances, 9 et 25 respectivement. Au contraire, si la transition a lieu pendant la phase 2 (durée T'), le courant i'l est égal à la somme des courants circulant dans les résistances 9 et 25. Les valeurs des pentes des différents segments, en D, étant proportionnelles aux courants de charge ou de décharge du conden- sateur 6, sion choisit de prendre R 25 = R 9 comme c'est généralement le cas en pratique, on obtient, comme le montre le calcul ci-dessous: a = t = e e étant le pas de correction (avance ou retard). En effet, le condensateur 6 étant chargé à courant constant, on a: Phase 1: C 6 AV = ilt+ i 2 (T-rt) ( 8) Phase 2: C 2 AV = i'ltx + i'2 (T'-t X) ( 9) D'autre part (en utilisant les admittances Y): i Y 8 AV = U Y 8 y 7 i U y A y et i il 2 9 2 25 2 2 9 - UU ' -UY +y y et i' = Yy 1 2 9 2 25 2 29 L'égalité ( 8) entra Ine: Y 8 6 Y 7 1 x 2 i 2 tx = i 2 T + t x(i i 2) 6 Y 7 2 ( 9 T Y 25 tx) soit: Y 9 T = 2 C 6 y 8 + Y t Y 8 Y U 8 -U (y, tx), 'soit:Y 9 r 2 C 6 '7 Y 2 6 U Y 7 2 9 Y 25 x 2 C + 25 x Y " 8 2 C 6 y + Y 25 t 6 y 7 25 x soit encore: T = L'égalité '9) entaine, par un calcul analogue: Y 267 Y 25 tx T = Y 9 En pratique, on prend: = 2 (V = et on obtient 7 2 (= C -Y, t C 6 + Y 25 tx ( 10) Y 9 C 6 y 5 t et T' = Y 25 ( 11) Y 9 Les égalités ( 10) et ( 11) montrent que deux corrections successives de signe contraire s'annulent Ceci est le cas de la figure 4 pour lequel on a TOST+ 2 C 6 1 T O S = T +i T' =_ 9 7 _ Y 9 FS formule identique à la formule ( 0) ci-dessus en l'absence de correc- tion de phase. Pour qu'il y ait modification de la fréquence FS (de os la période Tos) et donc correction dans un sens (retard) ou dans l'au- tre,avance), il faut que le décalage du type 91 ou 62 n'apparaisse qu'une fois au cours de chaque période TO et soit toujours du même ty- pe jusqu'à obtention de la synchronisation On peut montrer que ceci se produit lorsque et seulement lorsque les fréquences F et Fos ou les pé- riodes correspondrites sont suffisamment proches l'une de l'autre et plus piécisénerit lorsque: I TlTO Sl Cette double inégalité signifie donc qu'en cas d'avan- ce du signal d'oscillateur sur le signal de données, un rattrapage de phase compris entre O et 20 est apporté à chaque période d'oscillateur (diminution de Fos) jusqu'à obtention de la synchronisation qui est réalisée lorsque chaque front descendant du signal en C coincide sen- siblement avecchaque transition du signal en A. De façon symétrique, si la première transition inter- vient lors d'une rampe négative (phase 2), la période de l'oscillateur est (voir le chronogramme de la figure 6): 2 C 6 Y 25 tx T" = y 6 X x( 15) Y 9 soit, dans le cas particulier o Y 25 = Y 9: 2 C 6 os = y T os O et la condition ( 13) devient: La synchronisation est obtenue dès qu'un front descen- dant du signal en C intervient pendant une impulsion du signal en B 2. On obtient alors pendant la durée t (soit G) de cette impulsion une double correction, d'abord du type 62 (phase 2) et de durée atx (a- avec: O de la condition ( 13), les durées: a O et ( 1 a)e sont dans des rap- ports tels que la période de l'oscillateur se maintient rigoureusement égale à la période T des données, le maintien du synchronisme impli- quant l'égalité des fréquences Ce fonctionnement est visible sur les chronogrammes des figures 5 et 6, pour le cas particulier o a = 1 a = 0,5. On notera par ailleurs qu'au synchronisme, la rampe po- sitive en D commence au temps tx (soit 0) après la transition de la * donnée Ceci implique, lorsque les pentes des rampes positive et néga- tive en D sont égales en valeur absolue, que l'instant d'échantillonna- ge (front montant en C) est chaque fois en retard de la durée ( 1 (soit 9) par rapport à l'instant optimal d'échantillonnage (T/2 après unetransition), ceci dans le cas o: T = Tos* Si les périodes T et T satisfont à la condition ( 13), ce retard à l'échantillonnage est donc compris entre O 1/2 et 301/2 (soit 0/2 et 30/2) On rappelle qu'en pra- tique, on choisit: O = y 6 La transition en milieu de bit du signal d'horloge (front montant au point C) est donc systématiquement décalée d'un pas en retard sur la transition théorique en milieu de bit et n'est pas affectée de gigue (vacillement de 1 pas) comme sur une sanchrobit nuwrique. Comme illustré sur le chronogramme de la figure 7 o l'on part d'une opposition de phases entre les données reçues (point A) et la fréquence d'horloge (point C), on remarque, dans le cas o T = Tos, que la synchronisation, par effet avance (trait plein en C et D) ou par effet retard (trait interrompu en D), a lieu à la huitième transition du signal de données (point A) Ceci correspond à un "rattrapage" de phase de T/2 à raison d'un rattrapage de e = T/16 à chaque transition du signal de données Le trait interrompu en C indi- que ce que serait le signal d'oscillateur en l'absence de correction (avance ou retard). Le chronogramme de la figure 8 montre le cas o IT Tos, > e (en l'occurrence: Tos T > 0). On peut constater sur cette figure que l'on passe, pour la correction de TOS, de la correction du type e 1 (retard) à la correc- tion du type 02 (avance) sans obtenir la synchronisation. De même, comme le montre la figure 9, du fait d'une distorsion biaise supérieure au pas de correction e sur le signal de données reçu, la synchronisation est impossible par le circuit de syn- chrobit selon l'invention, même si la condition ( 13) est remplie et il faut utiliser dans ce cas un circuit de synchronisation rapide qui pré- sente le désavantage d'une inertie nulle et d'une sensibilité totale aux impulsions parasites dans le signal de données. On a vu ci-dessus que T/20 transitions sont nécessai- res pour obtenir à coup sûr la synchronisation, soit 8 transitions pour: O = T/16 Il suffit donc d'envoyer un préfixe de 8 bits al- ternés (quatre "O" et quatre " 1 ") en début de message pour assurer une synchronisation correcte Dans ce cas, la distorsion biaise maximale admissible à la réception est inférieure à 1/16, soit inférieure à 6 %. Il est parfois utile d'obtenir la synchronisation dès le début du message Il est alors nécessaire d'ajouter au dispositif déjà décrit (figure 1) un dispositif de synchronisation rapide (figu- re 10 Planche 1) Dans ce cas, on dispose d'un signal de détection de données DS dont la montée provoque, comme décrit ci-dessous, le pas- sage de la synchronisation rapide à la synchronisation lente obtenue à partir du circuit de la figure 1. Le circuit de la figure 10 comporte ou non une bascule D 26 selon que la montée du signal DS est antérieure ou postérieure à la première transition du signal RD (début du message) Cette par- ticularité est indiquée symboliquement par la présence du commutateur à deux positions 27 On décrit d'abord la partie de la figure 10 si- tuée à droite du trait interrompu médian, en supposant que cette par- tie n'est pas reliée à la partie gauche de la figure Cette partie droite comporte trois résistances 28, 29 et 31 dites respectivement troisième, quatrième et cinquième résistances, de valeurs respectives R 28, R 29, R 31, disposées en cascade entre la masse et la tension + U. Le point commun aux résistances 28 et 29 (point P) est relié à une bor- ne D' par l'intermédiaire d'un interrupteur 32 et le point commun aux résistances 29 et 31 (point Q) à une borne G' par l'intermédiaire d'un interrupteur 33 Les interrupteurs 32 et 33 sont commandés en parallè- le à partir de la deuxième borne d'entrée BI 1 via une résistance 34 de valeur R 34 de façon à être ouverts pour une tension de commande nul- le et fermés pour une tension de commande égale à + U Les valeurs des résistances 28, 29 et 31 sont choisies telles que les potentiels en P et Q soient respectivement égaux à: U( R 7) et U Pour relier le 2 R 8 circuit de la figure 10 au circuit de la figure 1 on branche entre elles respectivement les bornes Bî let B'I, G et G', D et D' Il s'en- suit que dès la première transition du signal RD, le potentiel du point C bascule immédiatement de U à 0, le condensateur 6 se déchar- geant très vite à travers la résistance 29, pendant un temps nettement inférieur à tx et la rampe de tension du signal en D coneence, à sa va- leur de tension correcte: U( 1 R 7) dès la fin de la durée t * Ce 2 R 8 x fonctionnement est indiqué à la partie gauche des chronogrammes des figures 11, 12 et 13. La partie gauche de la figure 10 représente un-circuit qui permet d'exploiter la mise à disposition du signal de détection de données DS. Si la montée du signal DS est postérieure à la premiè- re transition du signal RD (voir figures 11 et 12), le commutateur 27 est dans la position indiquée sur la figure (bascule D inhibée ou ab- sente) et le signal DS est transmis à la commande des interrupteurs 32 et 33 par l'intermédiaire d'un inverseur 35 et -d'une diode 36 montée en inverse Le fonctionnement qui résulte de ce montage est indiqué aux figures Il et 12; la montée du signal DS provoque l'ouverture permanente des interrupteurs 32 et 33 (inhibition du circuit de la figure 10) Les chronogrammes sont tracés pour deux conditions initia- les différentes: en bas, figure 12, le signal d'horloge est en retard par rapport à la transition théorique en milieu de bit (de moment élé- mentaire); au-dessus, figure 11, le signal d'horloge est en avance. Si la montée du signal DS précède la première transi- tion du signal RD (voir figure 13), le circuit de la figure 10 comporte la bascule D référencée 26 et le commutateur 27 (actionné de préféren- ce manuellement) a la position inverse de celle indiquée sur la figure. Dans ce cas, le signal DS est fourni après inversion en 35 à l'entrée Cd de remise à zéro de la bascule et le signal en S (figure 1) est fourni, via une borne S', dite troisième borne d'entrée du circuit de synchronisation rapide, à l'entrée d'horloge dé la bascule D La catho- de de la diode 36 étant reliée à la sortie Q de la bascule (signal SR), le fonctionnement est celui indiqué à la figure 13: la montée du si- gnal DS provoque la retombée du signal SR au temps tx après la premiè- re transition, ce qui permet la synchronisation rapide lors de la pre- mière transition puis l'ouverture permanente des interrupteurs 32 et 33 (circuit de la figure 10 inhibé), à partir de la deuxième transi- tion (maintien de la synchronisation par le circuit de-synchrobit de la figure 1) A la figure 10, les éléments 26, 32, 33 et 35 sont alimen- tés entre la tension U et la masse. Dans les circuits des figures 1 et 10 on s'est attaché à décrire avant tout les fonctions logiques ou analogiques Dans la pratique le circuit est, de préférence, réalisé comme décrit en réfé rence à la figure 14 Etant donné que le circuit est un circuit analo- gique, une assez grande précision est requise, sur les valeurs de ten- sion notamment, et certains éléments doivent être rajoutés ou modifiés par rapport aux schémas des figures 1 et 10 Le circuit de la figure - 14 présente les avantages suivants: Circuit simple de réalisation et d'utilisation l'oscillateur retenu ne nécessite pas de générateur d'horloge à quartz; une seule tension d'alimentation est nécessaire (tension U) les entrées/sorties sont compatibles CMOS Circuit compact et économique l'ensemble des fonctions peut être regroupé sur un circuit hybri- de (couches épaisses) de 50 mm x 25,4 mm ( 2 " x 1 ") il ne comporte que trois bottiers de circuits intégrés (un ampli- ficateur opérationnel quadruple réalisé en technique BIFET, un interrupteur quadruple et un circuit-porte OU exclusif quadruple réalisé en technologie CMOS) Circuit performant: le dispositif présente une bonne stabilité vis à vis des varia- tions de température et de la tension d'alimentation; la fiabilité est accrue par l'emploi de la technologie des cir- cuits hybrides à couches épaisses; le signal de base de temps fourni (point C) n'est pas affecté de gigue ("jitter" en langue anglaise) comme sur les circuits de syn- chrobit numériques. Sur la figure 14, les inverseurs 12 et 16 de la figu- re 1 sont réalisés au moyen de circuits-portes OU exclusif, 37 et 38, respectivement, dont une entrée est à la tension + U Dans le détec- teur de transitiorsl, un circuit-porte OU exclusif 39 a pour fonction de délivrer au point A une tension bien calibrée Eventuellement, afin de rendre compatibles lestechnologies CMOS du circuit 39 avec la tech- nologie BIFET de l'élément 15, un montage patentiométrique (non repré- senté) permet d'imposer au point A les deux valeurs de tension c U et ( 1 E)U, e étant un nombre petit par rapport à 1 Ceci permet d 'évi- ter un phénomène de verrouillage ("latching" en langue anglaise) de l'élément 15 L'inverseur 23 est réalisé par un interrupteur 41 com- mandé à partir du point S, dont une borne est reliée à la masse et l'autre borne (point B 1) est reliée à la tension d'alimentation + U par l'intermédiaire d'une résistance 42 de valeur R 42 L'inverseur 35 (figure 10) est réalisé au moyen d'un amplificateur opérationnel monté en comparateur 43 (il pourrait aussi être réalisé par un circuit-porte OU exclusif monté comme les éléments 37 ou 38) Les conducteurs en trait interrompu figurés entre les éléments 36 et 43 indiquent les deux possibilités d'exploitation du signal DS déjà décrites ci-dessus, qui correspondent à deux modes de réalisation du circuit de synchroni- sation rapide Les quatres circuits-portes OU exclusif 21, 37, 38, 39 appartiennent à une puce de circuit intégré ("chip"), de même que les quatre amplificateurs opérationnels 5, 11, 15, 43 et que les quatre interrupteurs 24, 32, 33, 41, chacune des trois puces étant alimentée entrela tension + U et la masse On notera qu'une résistance 43 de valeur R 43 est interposée entre le condensateur 6 et le point D Cette résistance, de faible valeur, a pour fonction de protéger l'amplifi- cateur opérationnel 5 lorsque les interrupteurs 32 et 33 sont fermés et sa présence ne change rien au fonctionnement du dispositif de syn- chrobit décrit ci-dessus Les résistances sont réalisées selon la technologie hybride et peuvent être ajustées mécaniquement, dans le sens d'une augmentation de leur valeur, par érosion au moyen d'un laser. Les valeurs de certains composants du circuit de la fi- gure 14 sont par exemple les suivantes C 2,7 n F R -R =O 6 = 18 19 O R 7 = 10 k 2 R 17 = 10 ko R 8 = 20 kn R 42 10 kn 43 1 k Q 28 R 29 zllk 2 R 9 25 = R 31 = 2 kn R 13 37,4 k W R 44 = 10 kn C 14 = 1 n F R 45 2,7 k 52 R 46 = 100 k 2 Selon un mode de réalisation particulier, non représenté, l'absence de gigue de l'instant d'échantillonnage peut être mise à profit pour amé- liorer la précision de l'instant d'échantillonnage On a vu en effet ci-dessus que lorsque les rampes de tension (point O) ont la même pen- te, en valeur absolue, le retard à l'échantillonnage est, en moyenne, égal au pas de correction 6 Il est possible, à peu de frais, d'annu- ler ce temps de retard moyen: pour cela, il suffit d'augmenter légè- rement la pente de la rampe positive et de diminuer légèrement la pen- te de la rampe négative de façon que la période libre Tos de l'oscil- lateur reste inchangée Dans ces conditions, chaque front montant du signal de base de temps apparait alors sensiblement en milieu de mo- ment élémentaire. Si l'on pose: O = k'T ( 9 k'Tos), k' étant un nombre petit devant l'unité, les pentes des rampes positive et négative doi- vent donc être modifiées de façon que l'on ait: AT 1 TOS ( 1 2 k') et &T " AT= et AT=OS'1 2 1 22 2 Soit, par exemple pour k' = 1/16 = 0,0625: To AT 1 = 0,875 -? ( 16) ?(i 6 Tos et AT 2 = 1,125 '17) Ce résultat peut être obtenu en première approximation par exemple en augmentant légèrement la valeur de la tension sur l'entrée non inver- seuse de l'amplificateur opérationnel 5 Soit k" U cette nouuvelle va- 2. leur de tension, k" étant un nombre légèrement supérieur à 1 Les cal- culs montrent que pour: 1 + 4 k' 1 1 + 2 k' poursuivant l'application numérique: k' = 1/16, on obtient par exem- pie pour k" = 1,12 (satisfaisant à l'inégalité ( 18) ci-dessus) T" 05: 1, 014 TO 5 avec AT 1 =k 2 = 0,893 TOS os os 1 = 2 89 2 ' i TOS Tos et AT 2 = Z k'i = 1,136 2 Les pentes des rampes qui étaient proportionnelles aux courants il, i 2, i'l, i', soit à 0, 1, 2, 1 respectivement deviennent alors 2 k" proportionnelles à k" 1, k",'2, k" 2 et 1, soit à: 0,24; 1,12; 1,76; 0,83 et: tx 2 = T/16 et 31 = 0,75 T/16 On peut aussi vérifier, dans cette application numérique, que le re- tard moyer, à l'échantillonnage est sensiblement dix fois plus faible ( 0/10 au lieu de D) La petite augmentation de 1,4 %O apportée à la pé- riode TO de l'oscillateur est facilement compensée dès que la synchro- os nisation est obtenue. Si l'on veut conserver à l'oscillateur sa période T il eo possible d'agir en outre sur le rapport R 7 auquel AV et par suite TO 5 et 01 sont proportionnels, en multipliant ce rapport par une valeur m proche de l'unité. Dans l'exemple numérique choisi ci-dessus, il faut donc prendre: m = 1-01 = 0,986, ce qui entralne: Tisi 5 = TO avec AT 1 = 0,88 S et AT 2 = 1,12 T 5 o les valeurs de AT 1 et AT 2 étant très proches des valeurs théoriques des formules ( 16) et ( 17) et: 01 = 0,75 x 0,986 = 0,74 T. Il faut noter, en vertu de la condition ( 12) ci-dessus, que l'on doit avoir, pour que la synchronisation soit obtenue dans tous les cas: soit: i T TO 55 REVENDICATIONS 1 Dispositif de synchronisation bit recevant, en mode de transmission asynchrone des données sous forme de trains d'impulsions binaires qui présentent des transitions détectables entre des états binaires, comportant un oscillateur qui engendre un signal de base de temps dont la fréquence libre est sensiblement égale au double du dé- bit binaire desdits trains d'impulsions, comportant un détecteur de transitions qui délivre sur une première sortie une impulsion de ten- sion positive calibrée en amplitude et en durée lors de chaque transi- tion du signal de données, caractérisé en ce que ledit oscillateur fournit un signal de tension interne triangulaire à -la fréquence dudit signal de base de temps et que des moyens de correction de phase sont prévus entre une première sortie dudit détecteur de transitions et - l'entrée dudit oscillateur pour modifier la pente dudit signal de ten- sion interne dans le sens d'une diminution de valeur prédéterminée, en valeur algébrique, pendant la durée de ladite impulsion calibrée, de façon à créer un pas de correction sous forme d'un retard prédéterminé, constant (respectivement une avance prédéterminée constante) de phase lorsque ladite impulsion calibrée se produit lors d'une rampe positive (respectivement négative) dudit signal de tension interne. 2 Dispositif de synchronisation bitdanslequel l'oscilla- teur comporte un amplificateur opérationnel monté avec un condensateur relié à son entrée inverseuse pour former un circuit intégrateur dont la sortie est connectée à une bascule à seuil avec hystérésis fournic- sant un signal de base de temps sous forme d'une tension bivalente qui est appliquée à une borne d'une première résistance dont l'autre borne est à relier à l'entrée inverseuse dudit amplificateur opérationnel, selon la revendication 1, caractérisé en ce que ledit signal de ten- sion interne triangulaire est obtenu à la sortie dudit amplificateur opérationnel et que lesdits moyens de correction de phase sont consti- tués par une deuxième résistance connectée entre ladite première sor- tie dudit détecteur de transitions et l'entrée inverseuse dudit ampli- ficateur opérationnel et dont la valeur est du même ordre que celle de ladite première résistance. 3 Dispositif de synchronisation bit dans lequel les pen- tes dudit signal interne triangulaire sont égales en valeur abs'olue sel Gn la revendication 2, caractérisé en ce que les valeurs desdites première et deuxième résistances sont égales de façon que ledit pas de correction de phase soit le même dans le sens retard ou dans le sens avance de phase. 4 Dispositif de synchronisation bit pour lequel un si- gnal de détection de données (DS) est disponible selon la revendica- tion 2 ou 3, caractérisé en ce qu'il comporte en outre un circuit de synchronisation rapide constitué par le montage potentiométrique d'une troisième, d'une quatrième et d'une cinquième résistance tel que les points communs entre la troisième et la quatrième résistance d'une part et entre la quatrième et la cinquième résistance d'autre part sont, par des moyens de connexion comportant deux interrupteurs commandables branchés entre lesdits points communs et lesdites bornes du condensa- teur, reliés aux bornes dudit condensateur au moins pendant la durée de la première desdites impulsions apparaissant, lors de chaque train de données pour chaque transition du signal de données, les valeurs desdites'troisième, quatrième et cinquième résistances étant telles qu'une remise en phase autoritaire totale desdits signaux triangulai- re et de base de temps soit obtenue pendant la durée de ladite premiè- re impulsion. 5 Dispositif de synchronisation bit pour lequel la montée du signal de détection de données (DS) est postérieure à l'apparition de ladite première impulsion selon la revendication 4, caractérisé en ce que l'entrée de commande commune desdits interrupteurs est reliée d'une part à une deuxième sortie dudit détecteur de transitions, et reçoit d'autre part par l'intermédiaire d'un inverseur et d'une-diode montée en inverse ledit signal de détection de données. 6 Dispositif de synchronisation bit pour lequel la montée du signal de détection de données (DS) précède l'apparition de ladite première impulsion selon la revendication 4, caractérisé en ce que l'entrée de commande commune desdits interrupteurs est reliée d'une part à une deuxième sortie dudit détecteur de transitions, d'autre part à la sortie Z d'une bascule D par l'intermédiaire d'une diode, ladite bascule D recevant sur son entrée de remise à zéro le signal de détec- tion de données par l'intermédiaire d'un inverseur et sur son entrée d'horloge un troisième signal de sortie dudit détecteur de transitions. 7 Dispositif de synchronisation bit selon l'une cqjelcon- que des revendications précédentes, caractérisé en ce que ledit signal triangulaire a une pente de rampe positive accrue et une pente de rampe négative diminuée, en valeur absolue, de façon telle que lors de la synchronisation, chaque front montant dudit signal de base de temps apparaisse sensiblement en milieu de moment élémentaire. 8 Dispositif de synchronisation bit selon la revendica- tion 7, caractérisé en ce que les modifications de pente des rampes positive et négative dudit signal triangulaire sont obtenues essen- tiellement par modification de la tension de polarisation de l'entrée non inverseuse dudit amplificateur opérationnel monté en intégrateur ia de l'oscillateur. 9 Dispositif de synchronisation bit selon l'une quelcorn- que des revendications précédentes, caractérisé en ce que les circuits utilisés sont réalisés en technologie CMOS ou compatible CMOS, et/ou en technologie des circuits hybrides couches épaisses.