FR 2532777 A1 19840309 FR 8314335 A 19830908 La présente invention concerne de façon générale les circuits de translation de signaux et, plus spécialement, se rapporte à un circuit de translation de signaux pouvant commodément être utilisé dans un circuit de balayage ou de commande du type assurant la commande d'un capteur d'image ou d'un dispositif de for- mation d'image CCD (à couplage de charges), d'un dispositif d'affi- chage à cristaux liquides, d'un dispositif de mémorisation, etc. Sur la figure\l, est représenté un circuit de la technique antérieure qui a été utilisé comme circuit de translation de signaux. Sur cette figure, une borne d'entrée 1 est con- nectée à la grille d'un transistor MOS (métal-oxyde-semi-conducteur) T 1 du type enrichissement La source du transistor T 1 est connectée à une ligne de terre 2 et son drain est connecté à la source et & la grille d'un transistor MOS T du type appauvrissement Le drain du transis- * 2 tor T 2 est connecté à une ligne 3 d'alimentation électrique. Le point de connexion entre le drain du -transis- tor T 1 et la source du transistor T est connecté via le trajet source- drain d'un transistor MOS T 31 de type enrichissement, qui forme une porte de transmission, aux transistors T 41 et-T 51 qui sont connectés l'un à l'autre de la même manière que les transistors T 1 et T 2 Le point de connexion des transistors T et T est connecté via le poi 4151 trajet source-drain d'un transistor MOS T 61 de type enrichissement, qui forme une grille de transmission, aux transistors T 71 et T 81 qui sont connectés de la même manière que les transistors T 1 et T 2. Le circuit formé des transistors T 31 à T 41 se connecte lui-même de façon répétée Sur la figure, le premier numéro associé à la lettre de référence T est utilisé en commun et son deuxième numéro varie en succession. Des bornes d'horloge 4 et 5, auxquelles des signaux d'horloge 0 î et 02 déphasés sont appliqués, sont respectivement connectées aux grilles des transistors T 3 V T 3 V et T 61, T 62 Dans ce circuit, les signaux d'horloge 01 et 02 tels que présentés sur les figures 2 A et 2 B sont respectivement déli- vrés aux bornes d'horloge 4 et 5, tandis qu'un signal O tel aue EN' présenté par exemple sur la figure 2 C, est délivré à la borne d'entrée 1. Ainsi, une tension inversée V 1 représentée sur la figure 2 D apparaît au point de connexion Cldes transistors T 1 et T 2. Le signal inversé V 1 est ensuite échant illon- né par le signal d'horloge 01 et est maintenu dans la grille t du transistor T 41 de façon qu'une tension V 2 représentée sur la figure 2 E y apparaisse Ainsi, une tension inversée V 3, représentée sur la fi- gure 2 F, apparaît au point de connexion @ deg transistors T 41 et T 51. Cette tension inversée V 3 excite par exemple la première ligne de balayage horizontal. De plus, la tension inversée V 3 est échan- tillonnée par le signal d'horloge 02 ' puis est maintenue dans la grille(à du transistor T 71, si bien qu'une tension V, représentée. 715 4 1 sur la figure 2 G, y apparaît Ainsi, des tensions V 5, V 6 et V 7, re- présentées sur les figures 2 H,2 I et 2 J,apparaissent respectivement au point de connexion( des transistors T 7 êet T 8 V à la grille du transistor T 42 et au point de connexion des transistors T 42 et T 52 La tension V 7 ainsi produite commande la deuxième ligne de balayage horizontal L'opération ci-dessus décrite est effectuée séquentiellement ci-dessous. On suppose que la valeur de seuil des transistors T 31, T 61, constituant ensemble la porte de transmis- sion, est Vth Ensuite, si la condition V ( 01, 02) p p> 1 V> D + V (o VDD représente la tension de la ligne 3 d'alimentation électrique) est satisfaite, un signal est transmis à travers la porte de trans- mission. De cette manière, le signal d'entrée O est séquentiellement transmis de façon à commander chacune des lignes de balayage horizontal successivement. Toutefois, le circuit ci-dessus décrit demande six transistors pour la construction d'un seul étage permet- tant la transmission du signal et la production du signal suivant. Pour cette raison, le circuit prend une taille importante et, en particulier, lorsque le circuit est du type CI (circuit intégré), l'aire de la puce augmente, ce qui entraîne un problème d'augmen- tation du coût de fabrication du circuit intégré, ainsi que d'autres problèmes Plus spécialement, puisque, dans le circuit ci-dessus décrit, les signaux sont respectivement inversés par les transistors T 41 * T 51 et T 7 le T 81, les transistors du numéro double sont nécessaires pour produire le signal ayant la même phase. Egalement, dans le circuit ci-dessus décrit, lorsqu'une charge capacitive est connectée du côté sortie, les formes d'onde des signaux de sortie V et Vt, représentés sur les figures 2 F 3 y 7, et 2 J, présentent une érosion, comme cela est indiqué par les lignes en trait interrompu Dans ce cas, il se produit un chevauchement entre les signaux de sortie adjacents Ainsi, lorsque le circuit ci- dessus décrit est utilisé pour un capteur d'image par exemple, sa résolution s'altère et la qualité d'image est altérée par la couleur mélangée. De plus, puisque, dans le circuit ci-dessus décrit, les transistors T 2, T 5 le T 81 sont dans l'état conducteur a tout moment, un courant du type débit circule lorsque les transis- tors T 1, T 41, T 71 sont dans l'état conducteur, ce qui entraîne une consommation électrique très importante. En outre, puisque chaque transistor est excité dans la région de saturation, il y a une importante consom- mation électrique, en particulier lorsque le circuit est commandé à grande vitesse. En outre, puisque des transistors élémen- taires qui diffèrent par leur type, enrichissement ou appauvrissement, sont utilisés, il faut mettre en oeuvre de nombreux processus de fa- brication lors de la formation du circuit de translation de signaux, par exemple sous forme de circuit intégré. De plus, dans le circuit ci-dessus décrit, les bas niveaux des formes d'onde présente S aux points de sortiec 4 Q sont déterminés par le rapport des résistances d'état conduc- teur entre les transistors T,41 T 51 et T 42 T 52) si bien qu'il existe une tension résiduelle V' déterminée par l'équation suivante r 1 V'I +r (VD Vs^ + VS r 1 +r 2 DDVSS) ss *r V -t-r V- 1 DD+ r 2 SS r 2532 777 o r 1 représente la valeur de résistance d'état conducteur des trans- sistors T 41, T 42, r 2 celle des transistors T J T 52,, et VSS la tension présente sur la ligne de terre 2 Dans ce cas, pour réduire la tension résiduelle V', il suffit d'augmenter le rapport entre les valeurs de résistance d'état conducteur r et r 2 Ceci si- gnifie que l'aire de puce des transistors T 41, T 42 doit être conçue plus grande que celle des transistors T T, un tel fait 51 ' 52,' n'étant pas souhaitable D'autre part, lorsque le transistor MOS est excité par le signal de sortie, s'l existe une tension rédiduelle V' telle que ci-dessus décrite, de nombreuses limitations sont apportées pax la valeur de seuil, etc En outre, i 1 existe le défaut selon lequel l'intervalle dynamique du signal est réduit de la quantité de la tension résiduelle V'I, etc. C'est donc un but de l'invention de proposer un circuit de translation de signaux de structure simple permettant d'éviter les défauts susdits propres au circuit de translation de signaux de la technique antérieure. Un autre but de l'invention est de proposer un circuit de translation de signaux qui peut éliminer la fluctuation de potentiel non voulue, sauf l'impulsion de sortie de la ligne de sortie. Un autre but de l'invention est de proposer un circuit de translation de signaux qui peut commodément être réalisé sous forme de circuit intégré de manière aisée et à coût réduit. Selon un aspect de l'invention, il est pro- posé un circuit de translation de signaux permettant de produire plusieurs signaux de sortie d'impulsion, les positions d impulsion desdits signaux de sortie étant séquer tiellement décalées dans le temps, ledit circuit de translation de signaux comprenant (A) une borne d'entrée recevant un signal d'entrée; ( 3) une première et une deuxième borne d'horloge alimentées respecti- vement par un premier et un deuxième signal d'horloge, lesdits premier et deuxième signaux d'horloge étant respectivement dé- phasés (C) plusieurs étages de translation connectés en série à ladite borne d'entrée, chaque étage comportant un transistor à source suiveuse possédant une grille, une source et un drain, ledit drain étant connecté à l'une desdites première et deuxième bornes d'horloge, un condensateur qui fait fonction de condensateur "bootstrap" (c'est-à-dire de réaction entre la source et le point de polarisation drentrée) étant formé entre ladite grille et ladite source (D) un transistor de porte de transmission possédant une grille, une source et un drain, le drain du transistor de porte de transmis- sion étant connecté à la source du transistor à source suiveuse, et la source du transistor de porte de transmission étant connectée à la grille du transistor à source suiveuse d'un étage suivant; (E) plusieurs bornes de sortie, o lesdits signaux de sortie d'impul- sion sont obtenus, qui sontrconnectées aux sources des transis- tors à source suiveuse; et (F) un moyen servant à connecter ladite première borne d'horloge aux drains desdits transistors à source suiveuse d'un sur deux des étages et à connecter ladite deuxième borne d'horloge aux drains desdits transistors à source suiveuse des autres étages. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels; la figure 1 est un schéma de montage d'un circuit de translation de signaux selon la technique antérieure les figures 2 A à 2 J sont respecti- vement des diagrammes de formes d'onde donnés à titre d'explication la figure 3 est un schéma de mon- tage montrant un mode de réalisation d'un circuit de translation de, signaux selon l'invention; la figure 4 est un schéma montrant un exemple de transistor MOS (métal-oxyde-semi-conducteur) utilisé dans le circuit de translation de signaux présenté sur la figure 3 les figures 5 A à 5 Q sont respec- tivement des diagrammes de formes d'onde donnés à titre d'explication du fonctionnement du circuit de translation de signaux de la figure 3, chacune des figures 5 A à 5 Q étant présentée en deux moitiés distinctes pour la facilité de la lecture des planches de dessin, à savoir les figures 5 A-1, 5 A-2; 5 Q-1, 5 Q-2; et les figures 6 à 8 sont des schémas de montage respectifs présentant d'autres modes de réalisation du circuit de translation de signaux selon l'invention. Les figures précédentes ayant déjà été décrites, on passe à la description de la figure 3 La fi Bure 3 montre un mode de réalisation de l'invention dans lequel une borne d'entrée I est connectée via un transistor MOS M 1 de type enrichis- sement, constituant une porte de transmission, à la grille d'un tran- sistor MOS M de type enrichissement monté en transistor à source suiveuse. On va maintenant décrite, en rela- tion avec la figure 4, la configuration du transistor MOS utilisé dans l'invention Sur la figure 4, une région 12 de source N et une région de drain 13 sont respectivement formées sur un substrat 11 de type P. Une couche 14 de Si O 2 est formée à la surface de la région comprise entre la région de source 12 et la région de drain 13 sur laquelle une électrode de grille 15 est déposée. Par conséquent, dans le transistor MOS ainsi conçu, un condensateur est formé en une partie 16 o l'électrode de grille 15 et la région de source 12 sont disposées en regard l'une de l'autre de manière à présenter une certaine capacité. De plus, lorsque le potentiel de grille s'élève, il se forme une région de canal 17 entre la région de source 12 et la région de drain 13 A ce moment, il se forme également un condensateur entre l'électrode de grille 15 et la région de canal 17. Le condensateur ci-dessus désigné permet qu'un composant capacitif de bootstrap soit établi entre la grille et la source du transistor M 2, dans le circuit de translation de signaux de la figure 3. Dans le circuit préseftté sur la figure 3, le drain du transistor 1 est connecté à la grille d'un transistor MOS M 41 de type enrichissement qui forme une porte de transmission La source du transistor 1 est connectée via le trajet de drain-source du transistor M 41 à la grille d'un transis- ter MOS Ml de type enrichissement Un composant capacitif de bootstrap est formé entre la grille et la source du transistor M 1 Le drain du transistor M 1 est connecté à la grille d'un transistor MOS % 1 51 7 de type enrichissement qui forme une grille de transmission La source du transistor M 51 est connectée via le trajet drain-source du transistor Ml au circuit de l'étage suivant. En outre, des transistors MOS M 31 et M 61 de type enrichissement, constituant chacun la porte de transmis- sion, sont connectés entre les sources des transistors 1 et M 1 et la ligne de terre 2 Les sources des transistors suivants M 1 et t 22 sont respectivement connectées via des transistors MOS M 8 et M 91 de type enrichissement, connectés chacun en diode, aux grilles des transistors M 31 et M 61 Les c 8 tés entrée des transistors précédents M 1 et M 41 (qui sont égaux aux sources des transistors 1 4 précédents M 21, M faisant suite au transistor M 41) sont res- 21 ' 51 ' 41 pectivement connectés aux grilles des transistors MOS M 1 et 1 de type enrichissement Ces transistors Mal et M 1 sont respective- ment connectés entre les grilles des transistors M 3 et M 61 et la lignede terre 2. Le circuit formé des transistors " 21 à Mb 1 se connecte à son tour de manière répétée. En outre, la borne d'horloge 4 est connectée à la grille du transistor M et aux drains des transis- tors M Sj, M 52, tandis que la borne d'horloge 5 est-connectée 51 5 V aux drains des transistors M 21 M 22; Dans ce circuit, les signaux 01 02 et 0 EN présentés sur les figures 5 A, 5 B et SC (chacune des figures SA d 5 Q est présentée en deux moitiés distinctes pour la facilité de lecture des planches des dessins, à savoir les figures 5 A-1, 5 A 2 5 Q-l, 5 Q-2) sont respectivement délivrés aux bornes d'horloge 4 et 5 et à la borne d'entrée 1, respectivement Dans ce cas, le niveau haut des signaux 01, 02 et 4 EN est représenté par VH, tandis que son niveau bas est représenté par VL De plus, les impulsions des si- gnaux 01 et 02 sont représentées par l 11 l, l 12 l, et l 21 l, l 22 l, Les valeurs de seuil des transistors MOS sont toutes représentées par Vth' Ainsi, le signal O EN est transmis via le transistor M 1 par l'impulsion l 12 l du signal 01 de sorte qu'une tension V 1 (indi 4 uéesur la figure 5 D), présente sur la grille Q du transistor I 1 ' devient: V 1 = V Vth Ensuite, en ce qui concerne une tension V 2 (indiquée sur la figure 5 E) présente à la source) du transistor}M 21, puisque la condition suivante V 1 V 2 = VH VL> Vth ( 2) s'établit diabord, le transistor M 21 devient conducteur, ce qui amine V 2 VL ( 3) Lorsque l'impulsion l 223 du signal 02 arrive, la tension V 1 est réintroduite par l'effet de bootstrap dû à la composante capacitive du transistor M 22 puis devient CB V: V + V ( 4) Ct + Cs o CB représente la capacité de bootstrap et CS la capacité parasite existant sur la grille du transistor > 1 A ce moment, si la condition v I vt v V 1 -Vth >"Vi H ( 5) est satisfaite, la condition = 2 VR ( 6) s'établit, de sorte que l'impulsion l 22 l est extraite à la source Q du transistor M 21. En outre, le transistor M 41 devient conducteur en synchronisme avec le signal d'horloge 02, de sorte que la tension V 2 s'accumule dans la grille 3 du transistor M 51 Puis- qu'une tension V (indiquée sur la figure 3 F} présente à cette grille satisfait la condition V 3 v th ( 7) le transistor M 51 devient conducteur si bien que l'impulsion l 13 l pré- sente sur sa source est extraite de la même manière que dans le transistor M 21 (comme cela est indiqué sur la figure 5 G). A cet instant, l'impulsion l 13 l extraite d la source du transistor % 1 est délivrée via le transistor M 81 51 s à la grillec t@ du transistor M si bien que la charge associée à cette impulsion l 13 l s'accumule dans la grille(? du transistor % 1 ' le transistor M 31 étant ainsi fixé dans l'état conducteur De plus, lorsque la phase de fonctionnement de la première période est achevée et que le signal 0 EN est délivré à la borne d'entrée 1 au début de la phase de fonctionnement de la deuxième période,le transistor M devient conducteur, la charge présente sur la grille du transistor M 31 est remise à zéro, puis le transistor 'M 31 est rendu nonconducteur. De la même façon, des impulsions l 23 l, l 14 l, des signaux 01 02 sont délivrées aux points de sortie t des transistors M 22 ' M 52, (comme cela est indiqué sur les figures 5 J, 5 M,). Ainsi, dans ce circuit, le signal d'entrée O EN est transmis séquentiellement et les impulsions sont pro- duites séquentiellement sur les sources des transistors e 11 M 51, M 22 $ M 52 e Ensuite, les lignes de balayage horizontal, par exemple, peuvent être commandées tour à tour par ces impulsions. Sur la figure 5, la tension renforcée VA des tensions Vj, V 3, VP est produite par l'effet de bootstrap dé aux composantes capacitives des transistors Ml, M 51, et s'exprime sous la forme v B (v -y A CB CS (VH VL)C + ( 8) Dans ce circuit, les transistors M 31, M 611 " sont rendus conducteurs par l'impulsion de sortie de l'étage suivant et rendus non conducteurs par le signal qui vient de l'étage précédent au cours de la période suivante En d'autres termes, puisque les transistors 31 ' M 6 l" deviennent conducteurs pendant une pé- riode qui n'est ni la période précédant la production de l'impulsion de sortie ni la période suivant la production de l'impulsion de sortie, la borne de sortie est connectée à la ligne de terre 2 pendant cette période et, de cette façon, le niveau bas de potentiel du signal de sortie est fixé au potentiel de la terre. Comme ci-dessus décrit, la transmission du signal d'entrée O est réalisée par le circuit de translation de CD EN signaux selon l'invention dans lequel les défauts susdits propres à la technique antérieure ont pu être éliminés. Plus spécialement, dans le circuit ci-dessus selon l'invention, un étage transmettant le signal et pro- duisant le signa l suivant est constitué de cinq éléments seulement, par exemple les transistors M M et Mal, de sorte que l M 31, 41 ' 81 ai'd ot u le circuit présente une petite taille et ques'il est formé d'un circuit intégré, l'aire de la puce est petite. Egalement, puisque le signal de sortie est obtenu par extraction des impulsions des signaux d'horloge, la partie de chevauchement des signaux de sortie peut facilement être éliminée par réduction de la largeur des impulsions des signaux d'horloge 01 et 02 ' comme cela a été indiqué ci-dessus. En outre, puisque le circuit de transla- tion de signaux selon l'invention n'est pas traversé par un courant de débit, au contraite du circuit de-la technique antérieure, il est possible de réduire fortement la consommation électrique. Puisque chaque transistor est excité dans la région linéaire, il peut facilement être commandé à grande vitesse Dans ce cas, la consommation électrique ne subit pas d'aug- mentation En outre, puisque le signal de sortie peut être produit par les signaux d'horloge respectifs 01 et 02 ' il est possible de réduire la fréquence des signaux d'horloge à la moitié de la fréquence de la technique antérieure, ce qui permetde réduire encore la consommation électrique. De plus, le circuit de translation de signaux selon l'invention peut n'être formé que d'éléments de transis- tor du type enrichissement par exemple, si bien que, lorsque le cir- cuit se présente sous forme d'un circuit intégré, il est possible de réduire le nombre des processus de fabrication de sorte qu'on peut former le circuit facilement et pour un faible coût de fabrication. De plus, puisque les transistors M 31, M 61, sont présents, le niveau bas de potentiel du signal de sortie est fixé au potentiel de la terre, ce qui élimine la fluctuation non voulue de potentiel sur la ligne de sortie Dans ce cas, si les tran- sistors M M n'existent pas, la ligne de signal allant de 31 ' 611 ' chaque borne de sortie au dispositif d'affichage à cristaux liquides ou à couplage de charges qui est ainsi excité est placée dans l'état flottant pendant les périodes autres que celles de l'impulsion de sortie Par conséquent, la ligne de signal ci-dessus décrite est facilement affectée par des perturbations externes et il est provoqué une fluctuation de potentiel sur cette ligne, ce qui amène le dispo- sitif d'affichage à mal fonctionner. La figure 6 montre un autre mode de réalisation du circuit de translation de signaux selcn l'invention. Dans l'exemple représenté sur la figure 6, il existe des transistors MOS M et Mdl de type enrichissement, formant chacun une porte de transmission, don t les grilles sont respectivement connectées aux grilles des transistors M 1 et M 51 Ces transistors M l et Md 1 sont connectés aux sources des transistors M 23 et M 51 par lesquels les signaux de sortie sont délivrés En outre, il existe des transistors MOS M et M de type enrichissement, constituant chacun une porte el f 1 de transmission, dont les grilles sont respectivement connectées aux grilles des transistors M 31 et M 61 Les trajets source-drain des transistors M et M sont respectivement connectés entre les points de connexion des transistors 1 Mci et M 51) Mdi et la ligne de terre 2. Selon ce circuit, puisque les transistors M, M ne sont rendus conducteurs que pendant la durée de cl' dl"" l'impulsion de sortie, la fuite des signaux d'horloge 01 et 02 par les composantes capacitives des transistors M 41, Ml, jusqu'à la borne de sortie est empêchée De plus, puisque les transistors ''1 M., sont rendus conducteurs en même temps que les transistors M M 6 l V la charge réintroduite depuis le cbté excité du bootstrap est absorbée dans la ligne de terre 2 via les transistors Me 1 ' Mfi, Ainsi, dans ce circuit, sont éliminées les fluctuations de potentiel sur la partie autre que l'impulsion de sortie pendant la période durant laquelle les transistors M 31) M 6 le sont rendus non conducteurs, ce qui conduit à l'existence d'un poten- tiel plus stable dans la ligne de sortie Dans ce cas, les grilles Or des transistors M 81, M 91, peuvent être connectées à l'un quelconque des c Utés d'entrée et de sortie des transistors M 1 Mdle el d ' La figure 7 montre un autre mode de réalisation du circuit de translation de signaux selon l'invention. Dans le mode de réalisation de la figure 7, les transistors M el et Mfi représentés sur la figure 6 sont connectés entre les points de connexion des transistors M 41, M 51 e t 1 M 22 et la ligne de terre 2. Dans ce cas, si les transistors M 41 et 1 sont connectés en diode, 41 îdlde un même fonctionnement que celui décrit ci-dessus peut être obtenu. Dans cet exemple, puisque le signal d'horloge n'est pas appliqué aux grilles des transistors M 41 et M 17 le signal d'horloge ne fuit jamais par leur intermédiaire, si bien que les transistors Ml et mdl peuvent être omis. De plus, lorsque la composante capaci- tive de bootstrap du transistor est insuffisante, il peut être con- necté u N condensateur entre la source et la grille du transistor. Comme cela est indiqué sur la figure 8, on peut utiliser comme conden- sateur, dans ce cas, la capacité existant entre la grille et le tra- jet source-drain de chacun des transistors MOS Mxl, M Yl, Les transistors MOS Mxl, M 1 peuvent être formés suivant l'un des xl yl types enrichissement et appauvrissement Alors que la figure 8 montre le cas o les transistors MOS M 1 ' M 1, sont appliqués au circuit xl yl de translation de signaux de la figure 3, ils peuvent similairement être appliqués aux circuits des figures 6 et 7. Comne ci-dessus décrit, selon l'inven- tion, il est possible d'éliminer les fluctuations non voulues de potentiel, à l'exception de l'impulsion de sortie, sur la ligne de sertie. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des circuits dont la description vient d'être donnée simplement a titre illustratif-et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. R E V E N D I C A T I O N S 1 Circuit de translation de signaux des- tiné à produire plusieurs signaux de sortie d'impulsion, les positions d'impulsion desdits signaux de sortie étant décalées dans le temps séquentiellement, ledit circuit de translation de signaux étant caractérisé en ce qu'il comprend: (A) une borne d'entrée ( 1) recevant un signal d'entrée ( O EN); (B) une première et une deuxième borne d'horloge ( 4, 5) recevant respectivement un premier et un deuxième signal d'horloge ( 01, 02), lesdits premier et deuxième signaux d'hor- loge ayant des phases différentes; (C) plusieurs étages de translation connectés en série à ladite borne d'entrée, chaque étage comportant un transistor à source suiveuse ( 1; M 51; 2; M 52 ; M 23;) possédant une grille, une source et un drain, ledit drain étant connecté à l'une ( 5; 4; 5;) desdites première et deuxième bornes d'horloge, un condensateur qui fait fonction de condensateur de bootstrap étant formé entre ladite grille et ladite source; (D) un transistor porte de transmission (M 1; M 41; 1; M 42; 2;) possédant une grille, une source et un drain, le drain (Q;Q 7 ;;;) dudit transistor porte de transmission (M 41;) étant connecté à la source dudit transis- tor à source suiveuse ( 1;), et la source (:;Q;J; Q;) dudit transistor porte de transmission étant connectée à la grille du transistor à source suiveuse (Ms 1;, ) d'un étage suivant; (E) plusieurs bornes de sortie ( O, 0; t D; (;), o lesdits signaux de sortie d'impulsion sont obtenus, connectées aux sources des transistors à source suiveuse; et (F) des moyens servant à connecter ladite première borne d'horloge ( 4) aux drains desdits transistors à source suiveuse (M 51; M 52;) d'un étage sur deux et à connecter ladite deuxième borne d'horloge ( 5) aux drains desdits transistors à source suiveuse ( 21; M 22; 23; -) des autres étages. 2 Circuit selon la revendication 1, carac- térisé en ce que la grille du transistor porte de transmission (M 41; ) est connectée au drain du transistor à source suiveuse (M 1;) si bien que ledit transistor porte de transmission est commandé par l'un I; ''') desdits premier et deuxième signaux d'horloge. 3 Circuit selon la revendication 1, carac- térisé en ce que ledit condensateur est une capacité parasite formée entre la source et la grille dudit transistor à source suiveuse. 4 Circuit selon la revendication 1, carac- térisé en ce qu'il comprend en outre un dispositif de commutation (M; M 6; M; M 62;) connecté entre chaque borne de sortie et la terre ( 2), et un moyen (M 81; M 2; 2; ') permet- 81 '91 M 82 '92 tant de rendre conducteur ledit dispositif de commutation après que le signal de sortie de ladite borne de sortie est tombé au niveau bas. Circuit selon la revendication 4, carac- térisé en ce que ledit moyen (M 81; *) qui rend conducteur le dis- positif de commutation reçoit le signal de sortie de la borne de sor- tie suivante (O;) et produit un signal de commande qui rend conducteur ledit dispositif de commutation (M 31;). 6 Circuit selon la revendication 5,carac- térisé en ce qu'il comprend en outre un moyen de repositionnement (Mai; b 1; Me 2;Mb 2;) qui repositionne le signal de commande avant que le signal de sortie de ladite borne de sortie ne monte au niveau haut. 7 Circuit selon la revendication 6, carac- térisé en ce que ledit moyen de repositionnement (Mbl;) est commandé par le signal de sortie de la borne de sortie précédente (O;). 8 Circuit selon la revendication 2, carac- térisé en ce qu'il comprend en outre un transistor porte (M 1; Mdl; M.2; Md 2;) connecté entre la source dudit transistor à source suiveuse (M 1;) et la borne de sortie, ledit transistor porte étant commandé par le signal présent sur la grille dudit transistor à source suiveuse (ô 1; ') 9 Circuit selon la revendication 1, carac- térisé en ce que la grille dudit transistor porte de transmission (M 41;) est connectée à son drain si bien que le transistor porte de transmission fonctionne comme un dispositif à conduction unidirec- tionnelle.