FR 2532797 A1 19840309 FR 8312881 A 19830804 i La présente invention concerne un amplifica- teur différentiel et plus particulièrement un amplifica- teur différentiel approprié pour être utilisé dans un circuit intégré MIS constitué par les transistors MISFET (c'est-à-dire les transistors à effet de champ à grille isolée). Un amplificateur différentiel comprend un étage d'entrée différentiel qui est constitué par des circuits symétriques et peut éliminer la composante en phase des entrées différentielles Le bruit ou para- sitage, qui est susceptible d'être superposé à la ten- sion d'une source d'alimentation en énergie, peut être considéré comme étant un bruit en phase fourni par l'anplifi- cateur différentiel, et par conséquent un tel amplifi- cateur différentiel présente comme avantage le fait que le parasitage de la source d'alimentation en énergie n'in- flue par sur sa sortie Dans un circuit intégré compor- tant un circuit logique ainsi qu'un circuit essentielle- ment analogique, la tension de la source d'alimentation en énergie est susceptible de varier conformément au fonction ou à l'opération logique du circuit Etant donné qu'un amplificateur différentiel est pratique- ment insensible à un bruit ou parasite de la source d'alimentation en énergie, il est possible de le réali- ser d'une manière extrêmement appropriée sous la forme d'un circuit intégré en association avec le circuit lo- gique. Cependant, avec un amplificateur différen- tiel, le signal de sortie présente des fluctuations me- me si les entrées différentielles sont au même niveau, lorsqu'il n'existe aucun point de stabilisation déter- miné par le circuit lui-même En d'autre termes, le pro- blème dans un amplificateur différentiel tient au fait que le point de fonctionnement n'est pas stabilisé. C'est pourquoi un but de la présente inven- tion est de fournir un amplificateur différentiel dans le- que le point de fonctionnement du circuit est stabilisé. Un autre but de la présente invention est de fournir un amplificateur différentiel pouvant fonctionner à la même vitesse et possédant un point de fonctionnement stabilisé. Un 'autre but de la présente invention est de fournir un amplificateur différentiel qui soit approprié pour une configuration de circuits intégrés MIS complé- mentaires. Un autre but de la présente invention est de fournir un amplificateur différentiel qui permet un ren- dement de production amélioré de circuits intégrés. -D'autres buts de la présente invention ressor- tiront à l'évidence de la description suivante prise en référence aux dessins annexés. Conformément à une forme de réalisation de la présente invention, qui sera décrite ci-après de façon dé- taillée, l'amplificateur est munie d'un circuit à résis- tances, qui reçoit les signaux de sortie différentiels à partir d'un étage en cascade et d'un transistor MISFET qui est actionné par un potentiel possédant un niveau in- termédiaire entre les signaux de sortie différentiels produit par ce circuit à résistances, une contre-réaction étant appli-quée à l'étage en cascade par un courant de po- larisation traversant ce transistor MISFET. Le point de fonctionnement de la sortie est stabilisé au point intermédiaire de la tension de la source d'alimentation en énergie (entre VDD et VS) en réponse à l'action de contre-réaction. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les- quels: la figure 1 est le schéma du circuit d'un am- plificateur différentiel conformé à une forme de réalisa- tion de la présente invention; la figure 2 est une vue en coupe d'un circuit intégré MIS complémentaire; et les figures 3 A et 3 B sont des schémas montrant chacun circuit de production de la tension de référence. Ci-après on va décrire des formes de réalisa- tion préférées de la présente invention en référence aux dessins annexés. La figure l représente un amplificateur dif- férentiel conforme à une forme de réalisation de la pré- sente invention Cet amplificateur comporte un circuit de polarisation 1 un étage d'entrée différentiel 2, un étage en cascade 3 et un étage de sortie 4. Le circuit représenté sur le schéma est for- mé sur un substrat semiconducteur unique, selon des tech- niques connus des circuits intégrés MOS complémentaires. L'étage d'entrée différentiel 2 est consti- tué par deux transistors MISFET d'entrée différentiels Q 11 Q 2 ' par des transistors MISFET de charge Q 3, Q 4 for- mant un circuit à courant en rapport géométrique, qui est interposé entre les drains du transistor MOSFET Q 1. Q 2 et une ligne d'alimentation en énergie PL,et un tran- sistor MISFET Qà courant constant qui est interposé entre la source commune des transistors MISFET d'entrée Q 11 Q 2 et une ligne de potentiel de référence PL. Bien que ceci ne soit pas particulièrement limitatif,les transistors MISFET d'entrée Q 1 ' Q 2 sont type type à canal N, les transistors MISFET de charge Q 3, Q 4 sont du type à canal P, d'un type de conducti- vité opposé au type de conductivité des premiers, et le transistor MISFET à courant constant Q 5 est du ty- pe à canal N. Les transistors MISFET d'entrée Q 1 et Q 2 sont réalisés de manière à posséder les mêmes dimen- sions et les mêmes caractéristiques réciproques De façon similaire les transistors MISFET de charge Q 3 et Q 4 cons- tituant le circuit à courant en rapport géomtrique pos- sède les mêmes dimensions et les mêmes caractéristiques. Cet agencement réduit la tension de décalage et la déri- ve de l'étage d'entrée différentiel 2. Sur le schéma, les grilles formées par le substrat ou grille de substrat des transistors MISFET canal N Q 1 ' Q 2 ' Q 7 ' Q 12 et-Q 13 sont représentés par des lignes formées de tirets Les grilles, formées par le substrat, du reste des transistors MISFET ne sont pas représentées afin de simplifier le schéma Les grilles,for- mées par le substrat, des transistor MISFET à canal P. non représentés sont interprétés comme étant raccordées au point du circuit présentant le potentiel maximum, c'est-à-dire la ligne d'alimentation en énergie PL. Les grilles, formées par le substrat, des transistors MISFET à canal N, qui ne sont pas représentées, doivent être interprétées comme étant raccordées à la ligne du potentiel de référence RL. La figure 2 montre une coupe d'un circuit intégré CMOS Une pellicule d'oxyde de champ relative- ment épaisse 101 est formée au moyen des techniques sé- lectives connues d de type P 102 b moyennant l'interposition d'une pellicu- le d'oxyde de grille relativement mince 105, par une ré- gion de drain 103 a constituée par une région de silicium de type N, qui est formée à la surface de la région de puits de type P 102 a moyennant l'utilisation de l'élec- trode de grille 107 a en tant que masque de dopage contre les impuretés, et par une région de source commune 103 b. Le transistor MISFET à canal N Q 2 possède la même cons- titution que le transistor MISFET Q 1 Ces transistors MISFET Q 1 et Q 2 sont formés à proximité l'un de l'autre sur la région de puits 102 a, comme représentée sur la figure Si les conditions de fabrication du circuit 1 intégré varient légèrement, les caractéristiques de ces transistors MISFET varieront de façon similaire En d'au- tres termes une quelconque variation relative des carac- téristiques des transistors MISFET Q 1 et Q 2 est faible. Etant donné que ces transistors MISFET Q 1 et Q 2 sont for- més en étant disposés à proximité l'un de l'autre, ils fonctionnent essentiellement aux mêmes températures de fonctionnement Par conséquent, ils présentent les mêmes caractéristique indépendamment de leurscaractéristique individuelles ë température. La région de puits de type P 102 a agissant en tant que grille commune, formée par le substrat, pour les transistors MISFET Q 1 i Q 2 est raccordée à la région de source commune 103 b, par l'intermédiaire d'une région de contact 104 a et deux couches conductrices 108 et Q 4, chacune d'elles pouvant être par exemple une couche d'alu- minium déposée par évaporation sous vide Les électrodes de grille 107 a et 107 b sont raccordées à des bornes IN et IN 2 par l'intermédiaire de couches conductrices Z 1 et ú 2, qui pourraient par exemple être des couches d'aluminium déposées par évaporation sous vide Les bornes IN 1 et IN 2 pourraient être des plots de connexion formés à la sur- face du substrat 100 et ne sont pas représentées sur le dessin La région de puits de type P 102 b forme une grille commune, formée par le substrat, pour plusieurs transistors MISFET à canal N qui sont formés sur la sur- face de la région de puits de type P 102 b et ne sont pas représentés sur la figure La région de puits 102 b est raccordée à la ligne de potentiel de référence RL (voir figure 1). Les transistors MISFET à canal P Q 3 Q 4 sont formés à la surface du substrat 100, qui constitue la arille commune pour les transistors MISFET à'canal P et sontraccordés à la ligne d'alimentation en énergie PL. Etant donné que le potentiel des grilles, for- mé par le substrat, des différents transistors MISFET d'en- trée différentiels Q 1 et Q 2 est rendu égal aucpotentiels respectifs de source de ces transistors, ces derniers ne sont pas effectés par des modifications de leurs caracté- ristiques, dues à des effets connus du substrat. En se reportant à la figure 1, on voit que le circuit de polarisation 1 est constitué par le tran- sistor MISPET à courant constant Q 6 qui constitue un circuit à courant en rapport géométrique avec le tran- sistor MISFET à courant constant Q 5 de l'étage d'en- trée différentiel 2 et les transistors MISFET Q 14 ' Q 15 ' et qui fournit une tension de polarisation à ces transistors, et par les transistors MISFET de charge Q 7 Q 8 Q 9 branchés en série entre le drain du transis- tor MISFET à courant constant Q 6 et la tension VDD de la source d'alimentation en énergie. Les transistors MISFET Q 6 à Q 9 qui consti- tuent le circuit de polarisation 1, sont constitués de manière à posséder un rapport de conductancesapproprié les uns par rapport aux autres Une tension constante obtenue par division de la tension entre les bornes d'alimentation en énergie VDD et Vss par ce rapport de conductance est appliqué au transistor MISFET Q 5 de l'étage d'entrée différentiel 2 Il en résulte que le 2 7 transistor MISFET Q 5 est rendu apte à fonctionner en tant que source de courant continu. L'étage en cascade 3 est constitué par deux transistors MISFET à canal P Q 10 ' Q 11 formant un circuit de mise à la masse des grilles, par lestransiston MISFET Q 12 ' Q 13 raccordés respectivement aux drains des transis-' tors QI O Qll' et des transistors MISFET'à courant cons- tant Q 14 ' Q 15 qui sont branchés en série entre les tran- sistors MISFET Q 12 ' Q 13 et la tension de source d'ali- mentation en énergie VDD. Les transistors MISFET Q 14 et Q 15 constituent le circuit à courant en rapport géométrique en associa- tion -avec le transistor MISFET à courant constant Q 6 du circuit de polarisation 1, comme décrit ci-dessus Etant donné que lestransistors MISFET Q 1, et Q 15 sont réalisés de manière à fonctionner en tant que source de courant continu de cette manière, l'étage en cascade 3 est polarisé par le circuit de polarisation 1. Conformément à cette réalisation, le signal de sortie différentiel prélevé sur les noeuds a 1 et a 2 sur le c 6 té du drain des transistors MISFET d'entrée différentiels Q 1 et Q 2 constituant l'étage d'entrée 2 constitue le signal d'entrée appliqué aux sources destransistors MISFET Q 10 et Q 11 En outre, conformément au circuit représenté sur la figure, lestransistors MIS- FET Q 10 et Qll oonstituaient essentiellement un circuit de masse des grilles, de sorte que lors du fonction- nement du circuit, l'influence nuisible de la capacité miroir qui apparaîtrait s'il s'agissait d'une entrée de grille, peut être éliminéeet par conséquent l'étage en cascade 3 peut fonctionner à grande vitesse. Les transistors MISFET Q 10 ' Q 12 et Q 14 si- tués d'un côté de l'étage en cascade 3 optimisent les conditions de fonctionnement de l'étage d'entrée 2 et améliorent l'équilibre de l'étage encascade 3 En d'au- termes un courant, qui doit traverser les transistors MISFET Q 10 et Q 11 t est produit par partie de dériva- tion du courant des transistors MISFET de charge Q 3 et Q 4 de l'étage d'entrée 2 Si les transistors MISFET Q,0 ' Q 12 et Q 14 n'étaient pas prévus, le courant tra- versant le transistor MISFET Q 3 serait par conséquent différent du courant transversant le transistor MISFET Q 4 et par conséquent le niveau sur le noeud a, chute- rait. On peut empêcher la chute du niveau sur le noeud a 2 en prenant par exemple la conductance usuelle du transistor MISFET Q 4 supérieure à celle du transis- tor MISFET Q 3 ou bien en rendant-supérieure à 1 le taux d'amplification de courant du circuit de courant en rap- port géométrique de Q 3 et Q 4 Il faut dans ce cas faire attention étant donné que des variations ou changements relatifs des caractéristiques de ces transistors Q 3 et Q 4 se produisant étant donné que leurs dimensions sont différentes Si au moins le transistor MISFET Q 10 est prévu, le courant de fonctionnement des transistors Q 3 peut être équilibré par celui de Q 4 et leurs dimen- sions peuvent également être équilibrées entre ces tran- sistors. Dans la forme de réalisation décrite ci-des- sus, la sortie du circuit constitué par les transistors MISFET Q 11 et Q 13 et Q 15 est utilisée pour relever le point de fonctionnement de l'étage en cascade 3 pour l'amener à un niveau approprié. Dans l'étage en cascade 3 représenté sur la figure, lestransistors MISFETQ 12 et Q 13 ne sont pas tou- jours nécessaires Lorsque l'on omet ces transistors, les transistors MISFET Q 14 et Q 15 à courant constant cons- tituent la charge de drain des transistors MISPET d'en- trée Q 1 et Q 11 Par conséquent on peut obtenir des si- gnaux de sortie sur les drains des transistors Q 10 et Qll même lorsque les transistors MISFET Q 12 et Q 13 ne sont pas prévus. Les transistors MISFET Q 12 et Q 13 de l'étage en cascade 3 sont prévus de manière à améliorer la stabi- lité de l'alimentation de polarisation Si ces transistors ne sont pas prévus, les tensions entre les drains et les sources des transistors MISFET Q 14 et Q 15 augmentent et les courants de drain des transistori-, MISFET à courant constant Q' et Q 15 augmentent par conséquent en raison 14 1 de l'effet bien connu de modulation de la longueur effi- cace de canal Au contraire la tension entre le drain et la source du transistor MISFET Q 6 situé dans le circuit de polarisation 1 est agencée de manière à posséder une valeur relativement faible en réponse à la chute de ten- sion aux bornes de chacun des transistors MISFET Q 9, Q 8 et Q 7 Il en résulte que le rapport du courant en propor- tion géométrique (rapport d'amplification de courant) du transistor Q 6 par rapport au transistor MISFET Q 14 et Q 15 ne correspond pas très bien au rapport entre les dimen- sions du transistor MISFET Q 10 et des transistors Q 14 et Q 15 Des variations indésirables dans le rapport du cou- rant en rapport géométrique, dues à des variations du ni- veau de tension, signifient des variations indésirables des sorties des drains des transistors MISFET Q 10 et Q 11. Par conséquent, cette forme de réalisation prévoit l'insertion des transistors MISFET Q 12 et Q 13 en- tre les transistors MISFET Q 10 et Q 14 et entre les tran- sistors MISFET Q 11 et Q 15, respectivement; de l'étage en cascade 3. Bien que ceci ne soit pas particulièrement limitatif, dans cette forme de réalisation, le rapport des conductances des transistors MISFET Q 3 Q 10 Q 2 et Q 14 et le rapport des conductances des transistors MIS- FET Q 4 e Q 11 Q 13 et Q 15 correspondent au rapport des con- ductances des transistors MISFET Q,; Q Be Q 7 et Q 6 du cir- cuit de polarisation 1 Ceci stabilise le point de polarisa- tion de l'étage en cascade 3 Si ces rapports de conductan- ce ne correspondent pas entre eux, le point de polarisation varie même dans le cas d'une fa Lble modification de la ten- sion de la source d'alimentation en énergie. Ci-après on va,,décrire un système de réaction pour l'étage en cascade 3. Les transistors MISFET Q 16 à Q 21 forment un cir- cuit de réaction 5 La tension de drain des transistors MISFET Q 10 et Qll c'est-à-dire lespotentiels sur les noeuds de sortie b 1 et b 2 de l'étage en cascade 3 sont appliqués aux deux extrémités d'un couple de transistors MISFET à canal N Q 16 et Q 17 branchés en série La atension VDD de la source d'alimentation en énergie est appliquée aux bornes des grilles destransistors MISFET Q 16 ' Q 17 ' de sorte que ces transistors fonctionnent en tant que résis- tances possédant des valeurs résistives relativement éle- vées Par conséquent les transistors Q 16 et Q 17 consti- tuent une sorte de circuit à résistances de division de tension qui produit une tension se situant à un niveau intermédiaire entre les potentiels sur les noeuds de sortie b 1 et b 2 de l'étage en cascade 3. Ces transistors MISFET Q 16 et Q 17 possèdent des résistances identiques placées entre leurs drains et leurs sources et qui d'une valeur aussi élevée que 200 kohms A l'état de fonctionnement normal, dans lequel une différence de niveau est produite entre les noeuds de sortie b 1, b 2 de l'étage en cascade 3, cette résistance élevée empêche le passage d'un courant intense à travers les transistors MISFET Q 16 et Q 17 En d'autres termes la résistance empêche une modification du niveau de sor- tie (le niveau sur le noeud b 2) par les transistor MIS- FET Q 16 et Q 17 ' La grille du transistor MISFET Q 18 est raccor- dée à la source commune (noeud c) des transistors MISFET 2532797- 11. Q 16 et Q 17 agissant en tant que résistances de manière à appliquer une réaction à l'étage en cascade 3. Une tension de référence Vref est appliquée à la source de ce transistor MISFET Q 18 Un transistor MISFET de charge Q 19 est branché entre le drain du tran- sistor MISFET Q 18 et la tension Vss de la source d'ali- mentation en énergie La tension de référence Vref pos- sède une valeur qui est supérieure, d'une valeur cor- repondant à la tension de seuil Vth du transistor MIS- FET Q 18 ' au niveau intermédiaire du circuit, c'est-à- dire au niveau intermédiaire compris entre VDD et Vss (qui (qui sera désigné ci-après sous le terme de "niveau de la masse") Par conséquent lorsque la tension de grille du transistor MISFET Q 18 ou le potentiel sur le noeud c est inférieur au niveau de la masse, le transistor MIS- FET Q 18 est placé à l'état bloqué, et lorsque cette ten- sion est supérieure au niveau de la masse, le transistor Q 18 est placé à l'état conducteur de sortequ'un courant de polarisation traverse les transistors MISFET Q 18 et Q 19 La figure 3 A montre le schéma d'un circuit de production d'une tension de référence. Le circuit représenté sur la figure est cons- titué par deux transistors MISFET à canal N Q 30 et Q 31 branchés en série entre les bornes de la source d'alimen- tation en énergie VDD et VSSO La grille de chaque transis- tor Q 30 ' Q 31 est raccordée à son drain de sorte que le transistor fonctionne en tant que résistances de divi- * sion de tension La tension de référence Vref est pro- duite à partir de la jonction commune de la source du transistor MISFET Q 30 et du drain du transistor MISFET Q 31 par sélection de conductancesappropriées pour cha- cun des transistors Q 30 et Q 31 Bien que ceci ne soit pas particulièrement limitatif, la grille, formée par le substrat; du transistor MISFET Q 30 est raccordée, dans cette forme de réalisation, à sa source de la même manière que dans le transistor MISFET Q 31 Par conséquent la différence de potentiel entre la source et la grille, formée par le substrat, du transistor MISFET Q 30 est main- tenu à la valeur zéro indépendamment du niveau de la ten- sion de référence Vref' En d'autres termes, les caracté- ristiques de conductance du transistor MISFET Q 30 ne sont pas modifiées par l'effet du substrat Les caracté- ristiques de conductance du transistor MISFET Q 31 ne sont pas effactées non plus, par l'effet du substrat Par con- séquent, dans le circuit représenté sur le dessin, la tension de référence Vf est délivréeau niveau désiré indépendamment de variations de la tension entre les bornes de la source d'alimentation en énergie VDD et V SS. La figure 3 B représente le diagramme d'un autre circuit de production d'une tension de référence. Dans cetexemple, la tension de polarisation appliquée à la grille d'un transistor MISFET Q 35 est produite par des transistors MISFET Q 32 et Q 33 Cette tension de po- larisation possède une valeur intermédiaire entre celle des bornes VDD et VSS, étant donné que les transistors MISPET Q 32 et Q 33 possèdent les mêmes caractéristiques de conductance Un transistor MISPET Q 34 est branché entre la source du transistor MISFET Q 35 et la borne VDD de manière à appliquer un courant de polarisation à ce transistor Q 35 Les transistors MISFET représen- téssur la figure sont fabriqués au moyen de techniques- de fabrication des circuits intégrés en même temps que se trouve réalisée la fabrication d'un transistor MISFET sur la figure 1 Par conséquent le transistor MISFET à canal P Q 35 possède la même tension de seuil que le tran- sistor MISFET Q 18 représenté sur la figure 1 La tension de référence Vre fproduiteà-partir de la source du tran- sistor MISFET Q 35 est relevée, d'une tension correspon- dant à la tension de seuil, au-dessus du niveau intermé- diaire Si ce circuit intégré fonctionne avec deux sources d'alimentation en énergie positive et négative et possède une borne de masse, la grille du transistor MOSFET Q 35 sur la figure 3 B peut être raccordée à cette borne de masse. La borne de masse est raccordée au point de mise à la mas- se du circuit si le circuit intégré fonctionne avec deux sources d'alimentation en énergie positive et négative. Si le circuit intégré fonctionne uniquement avec des sources d'alimentation en énergie positive, la borne de masse est laissée à l'état ouvert La tension de gril- le du transistor MISFET Q 35 dans ce cas est déterminée par les transistors MISFET Q 32 et Q 33 O Un transistor MISFET Q 20 possédant le même type de conductivité que le transistor MISFET Q 19 est monté en parallèle avec ce dernier Les transistors MIS- FET Q 19 et Q 20 sont raccordés de manière à former un circuit à courant en rapport géométrique Lorsquele transistor MISFET Q 18 est placé à l'état conducteur et qu'un courant traverse le transistor MISEET Q 19 un cou- rant proportionnel au rapport W/L (W largeur du canal, L longueur du canal) du transistor MISFET Q 19 traverse- -le transistor MISFET Q 20. Un transistor MISFET Q est branché entre le drain du transistor MISFET Q 20 et le drain commun du transistor MISFET Q 7 et Q 8 Un courant, qui devrait circuler à travers le transistor MISFET Q 20 ' est envoyé par le circuit de polarisation 1 par l'intermédiaire du transistor MISFET Q 21 Etant donné que le transistor MISFET Q 21 est agencé de manière à posséder une résistance assez élevée, tout effet nuisible fourni par la réaction agit dans le. circuit de polarisation i le potentiel du noeud de connexion d des transistors MISFET Q 20 et Q 21 est appliqué aux gril- les des transistors MISFET Q 10 à Q 13 de l'étage en casca- de 3. Les points de jonction des noeuds b 1 et b 2 sont réglés de façon appropriée de manière à fournir une réaction efficace sur les grilles des transistors MISFET Q 10 à Q 13-à partir du noeud c, bien que cet agencement ne soit pas particulièrement limitatif En d'autrester- mes les points de fonctionnement des noeuds b 1 et b 2 sont réglés de manière que le potentiel sur le noeud c chute lorsque la boucle de réaction des transistors MIS- FET Q 18 à Q 21 n'est pas présente, mais est supérieure d'une valeur égale au moins,à la tension de seuil du tran- sistor MISFET à la tension de référence Qref' Les points de fonctionnement des noeuds b 1 et b 2 peuvent être réglés de la manière suivante. La largeur W de la grille de chaque transis- tor Q 12 t Q 13 ou de chaque transistor Q 14 ou Q 15 est ré- glée par avance à une valeur supérieure à celle de chaque transistor Q 3, Q 4 et Q 10, Qll' Confoirmment à cette dis- position, les résistances de fonction du transistor MIS- FET Q 12 à Q 15 prennent des valeurs inférieures à celles des transistors MISFET Q 3, Q 4# Q 10 et Ql, sorte que la tension présente sur les noeuds b 1, b 2 peut âtre réduite à la tension VSS de la source d'alimentation en énergie. L'étage de sortie 4 est constitué par les transistors MISFET Q 22 et Q 23 qui sont branchés en sé- rie entre les tension VDD et VSS de la source d'alimen- tation en énergie Le potentiel de l'un (b 2) des noeuds de sortie de l'étage en cascade 3 est appliqué aux gril- les de ces transistors Q 22 et Q 23 qui constituent une sortie d'inverseur CMOS Une tension de sortie Vout est prélevée sur un noeud de jonction e de ces transistors MISFET Q 22 et Q 23 Les références c 1, c 2 et c 3 représen- te.nt des condensateurs de compensation de phase qui sont prévus entre l'étage en cascade 3 et un noeud e' de ll éta- ge de sortie 4. Ci-après on va décrire le fonctionnement de l'amplification différentiel indiqué ci-dessus A titre d'exemple, on suppose qu'un signal d'entrée positif est appliqué à la borne de grilles (entrée I Ni) du transis- tor MISFET d'entrée Q 1 de l'étage d'entrée différentiel- le 2 et qu'un signal d'entrée négatif est appliqué à la borne de grille (entrée IN 2) du transistor d'entrée MIS- FET Q 2. Le circuit fonctionne dans ce cas de telle manière que le potentiel présent sur le noeud a 1 de l'étage d'entrée différentiel 2 prend une valeur rela- tive négative et que le potentiel présent sur lê noeud a 2 prend une valeur relative positive Etant donné que les transistors MISFET Q 10 et Q 11 auxquels les potentiels des noeuds a 1 et a 2 sont appliqués forment un circuit de masse des grilles, la polarisation en- tre la source et la grille du transistor MOSFET Q 1 de- vient supérieure en réponse à l'application d'un poten- tiel d'entrée élevé de la source Etant donné que le courant de drain du transistor MOSFET Q 1 i augmente en réponse à la polarisation élevée, la tension de drain (sur le noeud b 2) devient relativement positive, au con- traire la tension de drain (sur le noeud b 1) du transis- tor MISFET Q 6 prend une valeur relativement négative en réponse au potentiel relativement négatif présent sur le noeud a 1. Bien que ceci ne soit pas particulièrement limitatif, les transistors MISFET Q 3 et Q 4 possèdent des impédances très faibles de manière qu'is puissent com- mander les transistors MISFET Q 10 et Q 11 d'une manière suffisante'au moyen de l'étage d'entrée 2 Pour cette raison, on obtient à peine un gain dans l'étage d'entrée 2, tandis que le gain dans l'étage en cascade 3 est ex- trêmement élevé Par exemple le gain entre le noeud a 2 et le noeud b 2 est aussi élevé qu'environ 50 d B. Lorsque l'entrée IN 1 est maintenoeà un poten- tiel relativement négatif et que l'entrée IN 2 est mainte- nue à un potentiel relativement positif,comme décrit ci- dessus, le noeud b 2 est maintenu à un potentiel relative- ment positif Le potentiel du noeud b 2 est appliqué aux grilles destransistors MISFET Q 22 et Q 23 de l'étage de sortie Par conséquent la conductance du transistor MIS- FET Q 22 est réduite et la conductance du transistor MIS- FET Q 23 est accrue Par conséquent la tension de sortie Vout' qui est proportionnelle à la tension du noeud de sortie b 2 de l'étage en cascade 3 (qui est amplifiée d'environ 20 d B par exemple) et possède une phase op- posée,est délivrée sur le noeud de sortie e de l'étage de sortie 4 Lorsque les points de fonctionnement des noeuds b et b 2 sont maintenus à un potentiel relati- vement élevé dans le circuit représenté sur la figure, leurs points de fonctionnement seront tels qu'indiqués ci-après. Le potentiel sur le noeud de jonction c des transistors MISFET Q 16 et Q 17 branchés entre les noeuds de sortie b 1 et b 2 de l'étage en cascade 3 est régléà un niveau intermédiaire entre les potentiels des noeuds b 1 et b 2 Comme cela a été décrit précédemment, la tension de source du transistor MISFET Q 18 sur la grille duquel est appliqué le potentiel du noeud c, est réglée sur la tension de référence Vref; qui est supérieure, d'une va- leur égale à la tension de seuil, au niveau de masse. Par conséquent si le potentiel du noeud c est situé à un niveau qui est par exemple supérieur au niveau de masse du circuit, le transistor MISFET Q 18 est placé à l'état bloqué et aucun courant n'aboutit auxtransistois MISFET Q 19 et Q 20 C'est pourquoi,-dans ce cas, il n'existe essentiellement aucune réaction sur l'étage en cascade 3 par l'intermédiaire des transistors Q 18 à Q 20. Les points de fonctionnement sur les noeuds b 1 et b 2 dans cet état sont déterminés par les caracté- ristiques de conductance des transistors MISFET Q 3, Q 4 et Q 10 à Q 15 Cependant les points de fonctionnement de ces transistors fluctuent ou varient de façon notable dans cet état Par exemple, les caractéristiques relati- ves entre les transistors MISFET Q 3 et Q 4 et les transis- tors MISFET Q 7 à Q 11 provoquent des variations qui ne peuvent pas être négligées, conformément à des variations des conditions de fabrication du circuit intégré Des variations des caractéristiques du transistor MISFET à canal P Q Q 4, Q et Qj 1 par rapport à celles des 3 ' Q-10 Q 1 transistors MISFET à canal N-Q 12 à Q 15 entraînent aus- si des variations qui ne peuvent pas être négligées. La caractéristique tension grille-source courant de drain des transistors MISFET dépende de la tempéra- ture, comme cela est bien connu dans la technique Les caractéristiques de température du transistor MISFET à canal P sont susceptibles d'être différentesde celles des transistors MISFET de canal N La température du substrat semiconducteur lorque le circuit fonctionne est accrue d'une valeur correspondant à la chaleur pro- duitepar les éléments de circuit tels que des transis- tors MISFET et il s'établit des gradients de températu- res entre les éléments de circuit produisant beaucoup de chaleur et les éléments de circuit produisant une quantité moins importante de chaleur Par conséquent, il apparaît des différences de températures de fonction- nement, que l'on ne peut négliger, entre les transistors MISFET représentés sur la figure. Etant donné que l'étage en cascade 3 est agencé de manière à posséder un gain relativement impor- tant, les points de fonctionnement des noeuds b 1 et b 2 sont affectés de façon notable par des variations et des modifications des caractéristiques des transistors MISFET Le niveau de sortie de l'étage de sortie 4 peut varier de façon importante en réponse à des modifications du point de fonctionnement du noeud b 2. Mais, comme cela a été décrit précédemment, cette forme de réalisation est conçue de manière que les points de fonctionnement des noeuds b 1 et b 2 possèdent des valeurs relativement faibles lorsque la boucle de réaction formée de transistors MISFET Q 18 à Q 21 n'est pas prévue Pour cette raison, le potentiel sur le noeud c place le transistor MISFET Q 18 à l'état conducteur, et le fonctionnement de la boucle de réaction est rendu ef- fectif comme cela va être décrit de façon plus détaillée ci-après Les points de fonctionnement des noeuds b 1 et b 2 sont réglés à des valeurs appropriéts,par le fonctionne- ment de la boucle de réaction. Lorsque les potentiels présents sur les noeuds de sortie b 1 et b 2 de l'étage en cascade 3 sont réduits dans le circuit représenté sur la figure 3, en réponse, le potentiel présent sur le noeud de jonction commun c des transistors MISFET Q 16 et Q 17 utilisés en tant que résistances est également réduit Lorsque le potentiel présent sur le noeud c chute, le transistor MISFET Q 18 est placé à l'état fortement conducteur et un courant intense de polarisation commence à circuler à travers le transistors Mi SFET Q 19 ' Une tension de polarisation, dont le niveau est accru par le transistor MISFET Q 19 est produite et le courant envoyé par le circuit de po- larisation 1 au transistor MISFET Q 20 ' par l'intermédiai- re du transistor Q 21 ' est accrue Par conséquent le po- tentiel présent sur le noeud de jonction d des'transis- tors MISFET Q 20 et Q 21 diminue et lespotentiels de gril- le des transistors MISFET Q 10 à Q 13 diminuent égale- ment. Lorsque le potentiel présent sur le noeud d chute, la tension grille-source des transistors MIS- FET Q 10 et Qll augmente et les tensions grille-source des transistors MISFET Q 12 et Q 13 diminuent Le courant de polarisation appliqué à chaque noeud b 1, b 2 par l'in- termédiaire de Q 1 i O Qil augmente en réponse à l'accrois- sement de la tension grille-source de chacun de ces tran- sistors MISFET Q 10 et Qil Il en résulte que les poten- tiels présents sur les noeuds de sortie b et b 2 ugmen- tent En d'autrefs termes une réaction négative est appli- quée aux grilles des transistors MISFET Q 10 à Q 13 de l'étage en cascade 3 par les transistors MISPET Q 16 et Q 17 constituant le circuit à résistances et par les transistors MISFET Q 18 à Etant donné que lespotentiels des noeuds b 1 et b 2 sont voisins du niveau de masse par suite de la réaction négative ou contre-réaction, le potentiel pré- sent sur le noeud c prend également une valeur proche du niveau de masse et la conductance du transistor MIS- FET Q 18 diminue Par conséquent le point de fonctionne- ment pour le signal en phase présent sur le noeud de sortie b 2 de l'étage en cascade 3 est stabilisé à un ni- veau qui est sensiblement égal au niveau de la masse L'opération de réaction décrite ci-dessus reste effective même lorsque les conditions de fonc- tionnement de l'étage d'entrée 2 varient Lorsque les ni- veaux des entrées IN 1 et IM 2 de l'étage d'entrée 2 sont accrus, le courant de drain du transistor MISFET à courant constant Q 5 augmente en réponse à l'accrois- sement de ces niveaux Ici le transistor MISFET Q 5 n'est pas une source idéale de courant constant, le courant de drain de ce transistor MISFET Q 5 augmentant par suite de l'effet effectif de modulation de la lon- gueur du canal Les courants de fonctionnement destran- sistos MISFET Q 1 et Q 2 augmentent et le niveau des noeuds a et a 2 diminue D'autre part, lorsque les niveaux des entrées IN 1 et IN 2 sont réduits, les niveaux des noeuds a 1 et a 2 augmentent en réponse Les tensions source- -grille des transistors MISFET Q 10 et Q 11 de l'étage en cascade 3 varient conformément aux variations du potentiel des noeuds a 1 et a 2 Cependant les points de fonctionne- ment des noeuds b 1 et b 2 sont maintenus aux valeurs dési- rées par-l'action de réaction des transistors MISFET Q 18 à Q 21- Dans le circuit de la forme de réalisation décrite ci-dessus, l'étage en cascade 3 seul ne peut pas fournir un signal de sortie possédant une amplitude suffisante et par conséquent l'étage de sortie 4 est ajouté de manière à amplifier le signal de sortie pour l'amener à la tension de la source d'alimentation en énergie Cependahtcet étage de sortie 4 n'a pas besoin d'être toujours prévu et un signal de sortie fourni par l'étage en cascade 3 et possédant une faible amplitude peut être produit tel quel en étant envoyé à un circuit situé dans l'étage suivant. Dans la forme de réalisation représentée, le substrat et la source du transistor MISFET Q 7 cons- tituant le circuit de polarisation 1 et le substrat et la source des transistors MISFET Q 12 et Q 13 constituant l'étage en cascade 3 sont raccordés l'un à l'autre de manière à supprimer l'effet de commande inverse (effet de substrat) dans les transistor MISFET Q 7 Q 12 et Q 13 ' et de réduire par conséquent la tension de seuil Vth* Dans la forme de réalisation indiquée, le substrat et les sources des transistors MISFET d'entrée Q 1 et Q 2 formant l'étage d'entrée 2 sont également rac- cordées entre eux de manière à réduire Vth ainsi que la limite inférieure de la tension de fonctionnement de l'étage d'entrée. Comme décrit ci-dessus, la présente inven- tion prévoit le raccordement d'un circuit à résistances aux noeuds d'entrée d'un étage en cascade comprenant des transistors MISFET qui reçoivent un signal de sor- tie provenant d'un étage d'entrée différentiel et qui constitue leur signaux d'entrée de source, de sorte que le circuit à résistances produit un potentiel situé à un niveau intermédiaire entre les sorties de l'étage en cas- cade, le potentiel à niveau intermédiaire commandant à son tour le transistor MOSFET Q 18 de manière à permettre le passage d'un courant de polarisation et à appliquer une contre-réaction aux transistors MISFET Q 10 à Q 13 par l'intermédiaire des transistors MISFET Q 19 à Q 21 Cet agencement de circuit produit un point de stabilisation qui est déterminé par le circuit lui-même, le point de fonctionnement du circuit pouvant être par conséquent stabilisé et la gamme dynamique du circuit pouvant être suffisamment garantie. La présente invention n'est pas particulière- ment limitée à la forme de réalisation décrite ci-dessus. A titre d'exemple, le courant de polarisation envoyé aux grilles des transistors MISFET à courant constant Q 14 à Q 15 peut être produit par le circuit de réaction 5 Dans ce cas, une tension de polarisation fixe pourrait être appliquée aux grilles des transistors MISFET Q 10 et Qil. Les transistors MISFET Q 12 et Q 13,qui réduisent les po- tentielsde drain des transistors MISFET à courant cons- tant Q et Q 15, peuvent être supprimés REVENDICATIONS 1 Amplificateur différentiel, caractérisé en ce qu'il comporte un premier circuit d'amplifica- tion ( 3), constitué par un premier transistor à effet de champ comportant un canal possédant un premier ty- pe de conductivité et recevant un premier signal d'en- trée au niveau de sa source et par une première charge raccordée entre le drain dudit premier transistor à effet de champ et une borne de source d'alimentation en énergie, un second circuit d'amplification ( 4) cons- titué par un second transistor à effet de champ com- portant un canal possédant le premier type de conduc- tivité, et recevant à sa source un second signal d'en- trée possédant une phase opposée audit premier signal d'entrée, et par une seconde charge raccordée entre le drain dudit second transistor à effet de champ et ladite borne d'alimentation en énergie, et un circuit de réaction ( 5) recevant un signal de sortie dudit premier circuit d'amplification ( 3) et un signal de sortie dudit second circuit d'amplification ( 4) et déli- vrant un signal de commande servant à commander les points de fonctionnement dudit premier et second cir- cuits d'amplification ( 3,4). 2 Amplificateur différentiel selon la re- vendication 1, caractérisé en ce que la tension de commande dudit circuit de réaction ( 5) est 'appliquée aux grilles desdits premier et second transistors à effet de champ. 3 Amplificateur différentiel selon la re- vendication 2, caractérisé en ce que ledit circuit de réaction ( 5) est constitué par un premier circuit (Q 16#Q 17), qui reçoit les signaux de sortie desdits premiers et seconds circuits d'amplification ( 3,4) et détecte les points de fonction desdits premier et second circuits d'amplification, et par un second 2532 ? 97 circuit (Q 18,Q 19) qui compare un signal de sortie de détection provenant dudit premier circuit(Q 16,17) à une tension de référene (Vref) de manière à détecter ladite tension de commande. 4 Amplificateur différentiel selon la re- vendication 3, caractérisé en ce que ledit premier circuit (Q 16,Q 17) est constitué par un premier élé- ment formant résistance (Q 16), qui reçoit sur l'une de ses extrémités le signal de sortie dudit premier circuit d'amplification ( 3),et par un second élément formant résistance (Q 17) qui reçoit sur l'une de ses extrémité-le signal de sortie dudit circuit d'ampli- fication ( 15) et dont l'autre extrémité est raccor- dée à l'autre extrémité dudit premier élément formant résistance (Q 16), ledit premier circuit délivrant un signal de sortie de détection au niveau de la jonc- tion commune (c) desdits premier et second éléments formant résistances. Amplificateur différentiel selon la re- vendication 4, caractérisé en ce que chacun desdits premier et second éléments formant résistance (Q 16 ' Q 17) est constitué par un transistor à effet de champ. 6 Amplificateur différentiel selon la re- vendication 3, caractérisé en ce qu'il comporte en outre un circuit de préamplification ( 2) qui se com- pose d'un couple de transistors à effet de champ d'en- trée différentiels (Q 1,Q 2), par un circuit de charge (Q 3,Q 4) à courant en rapport géométrique, raccordé aux drains desdits transistors d'entrée différentiels, et par une source de courant constante (Q 5) raccordée aux sources des transistors d'entrée différentiels, ledit circuit de préamplification ( 2) délivrantles- dits premier et second signaux d'entrée provenant des drains desdits-transistors à effet de champ d'en- trée différentielle. 7 Amplificateur différentiel selon la reven- dication 6, caractérisé en ce que ladite source de cou- rant constant (Q 5), ladite première charge (Q 3) et la- dite seconde charge (Q 4) sont constituéoe Spar un troi- sième, un quatrième et un cinquième transistors à ef- fet de champ, et que lesdits transistors à effet de champ d'entrée différentiel (Q 1,Q 2) ainsi que les- dits troisième, quatrième et cinquième-transistors à effet de champ (Q 3, Q 5) possèdent des canaux ayant un second type de conductivité opposé au premier type de conductivité. 8 Amplificateur différentiel selon la reven- dication 7, caractériséen ce que le drain du quatrième transistor à effet de champ (Q 3) constituant ladite première charge est raccordé au drain dudit premier transistor à effet de champ (Q 7) par l'intermédiaire d'un sixième transistor à effet de champ (Q 10) et que le drain dudit cinquième transistor à effet de champ (Q 4) constituant ladite seconde charge est raccordé au drain dudit second transistor à effet de champ (Q 17) par l'intermédiaire d'un septième transistor à effet de champ (Q 1 l), ce qui a pour effet que le niveau des tensions appliquées aux drains et aux sources desdits quatrième et cinquième transistor à effet de champ est réduit. 9 Amplificateur différentiel selon la re- vendication 8, caractérisé en ce que lesdits sixième et septième transistors à effet de champ (Q 10,Qll) com- portent des canaux possédant le second type de conduc- tivité et que ladite tension de commande est appliquée à.la grille de chacun desdits premier, second, sixième et septième transistors à effet de champ (Q 16,Q 17, et Qll) - Amplificateur différentiel selon la reven- dication 6, caractérisé en ce qu'il comporte en outre un amplificateur de sortie qui reçoit à son entrée le signal de sortie dudit second circuit d'amplification ( 15). 11 Amplificateur différentiel, caractérisé en ce qu'il comporte un couple de transistors à effet de champ d'entrée différentiels (Q 1,Q 2) comportant des canaux possédant le premier type de conductivité, un circuit de charge à courant en rapport géométrique (Q 31 Q 4), qui est constitué par des premier;' et second tran- sistors à effet de champ possédant des canaux ayant un second type de conductivité et raccordés entre les drains dudit couple de transistors à effet de champ d'entrée différentiels et une première borne d'alimen- tation en énergie, un troisième transistor à effet de champ (Q 5) possédant un canal ayant le second type de conductivité et recevant au niveau de sa source un signal provenant de la jonction entre le drain dudit premier transistor à effet de champ et ledit circuit de charge à courant en rapport géométrique (Q 3,Q 4), un circuit de charge qui forme une voie de courant en- tre les drains d'ôntroisième et d'un quatrième transis- tors à effet de champ et une seconde borne d'alimenta- tion en énergie, et un circuit générateur de tension, qui délivre une tension de polarisation appliquée aux grilles desdits troisième et quatrième transistors à effet de champ.