FR 2535506 A1 19840504 FR 8317424 A 19831102 La présente invention concerne une mémoire vive et elle porte plus particulièrement sur un dispositif d'alignement bidirectionnel de multiplets de données, des- tiné à transférer un ou plusieurs multiplets d'un mot nu- mérique entre une ou plusieurs positions de mémoire, pen- dant une seule période de cycle de mémoire. Un ordinateur ou un système informatique comprend habituellement un sous-ensemble de mémoire ayant un cer- tain nombre de positions de mémoire pour l'enregistrement de mots numériques constitués par un nombre déterminé de bits, comme 8, 16, 24 ou 32 L'architecture de certains ordinateurs importants à enregistres généraux de 32 bits utilise des instructions de longueur variable qui sont représentées par une-séquence de multiplets, dans laquel- le le premier ou les deux premiers multiplets spécifient l'opération à accomplir et les multiplets suivants spé- cifient les opérandes L'instruction moyenne a une lon- gueur approximative de trois multiplets, bien que dans un ordinateur particulier, les instructions puissent avoir une longueur de 1 à 56 multiplets L'enregistrement d'un mélange d'instructions de longueur variable et de données dans une mémoire à mots longs de 32 bits parvient à une utilisation maximale de l'espace d'enregistrement en mémoire disponible si, par exemple, une partie d'une instruction ou d'un mot de données de 32 bits est enre- gistrée à la même adresse de mémoire qu'une instruction ou un mot de données de 16 bits, le reste étant à une adresse de mémoire suivante. Dans l'art antérieur, on est parvenu à une uti- lisation efficace de l'espace de mémoire par une combinai- son de techniques portant sur le matériel et sur le logi- ciel Plus d'une période de cycle de mémoire est souvent nécessaire lorsqu'une partie d'une instruction ou d'un mot de données est enregistréeà une adresse de mémoire tandis que l'autre partie est enregistrée à une position d'adresse de mémoire suivante Dans d'autres cas, cer- taines adresses-seulement d'une mémoire sont disponibles pour l'enregistrement de mots à plusieurs multiplets, ou bien il existe des moyens pour convertir une demande de mémoire non alignée en une séquence de demandes alignées plus courtes, ce qui nécessite plusieurs périodes de cy- cle de mémoire Le résultat de ceci est qu'on est parve- nu à une utilisation efficace de l'espace de mémoire, mais au prix d'une diminution de la vitesse de traitement o de l'ordinateur. Dans l'art antérieur, on a imposé des restric- tions aux possibilités d'adressage de multiplets dans une mémoire, ce qui a conduit à une meilleure utilisa- tion de la mémoire, mais à une vitesse de fonctionne- ment réduite Il est souhaitable de pouvoir accéder à n'importe quelle séquence d'un, de deux ou de quatre mul- tiplets, commençant à n'importe quelle adresse de multi- plet dans une mémoire, sans que des contraintes d'ali- gnement soient imposées au programeur ou au système d'exploitation, dans le but de parvenir à des performan- ces d'ensemble maximales, avec un minimum de matériel. L'invention décrit un dispositif d'alignement bidirectionnel de multiplets de données comprenant un bus général destiné à appliquer des multiplets d'infor- mation numériques à une mémoire, et à recevoir des mul- tiplets d'information numériques à partir de la mémoire, des moyens émetteurs-récepteurs destinés à transférer entre la mémoire et le bus général au moins un multiplet parmi un ensemble de multiplets numériques, un premier bus de multiplet destiné à transférer l'un au moins des multiplets entre le bus général et unepremie x'orne des moyens émetteursrécepteurs, un second bus de multiplet destiné à transférer l'un au moins des multiplets entre uresecondebo D rne des moyens émetteurs-récepteurs et la mémoire, des moyens pour commander des opérations d'accès Q en mémoire pour l'écriture et la lecture, commençant à n'importe quelle position de multiplet dans la mémoire, et des moyens pour commander les moyens émetteurs-récep- teurs pendant le transfert de l'un au moins des multi- plets entre la mémoire et le bus général La mémoire comprend au moins un segment de mémoire d'adresses pai- res et au moins un segment de mémoire d'adresses impai- res auxquels on peut accéder simultanément pour réali- ser une opération d'accès en mémoire pour un ensemble de multiplets séquentiels Les moyens émetteurs-récepteurs comprennent un ensemble de réseaux émetteurs-récepteurs bidirectionnels et chaque réseau comprend un ensemble d'émetteurs-récepteurs dé bus bidirectionnels à plusieurs bits Les moyens de commande d'opérations d'accès en mé- moire comprennent en outre des moyens pour écrire et pour lire un ensemble de multiplets traversant les limites des segments de mémoire Les moyens de commande de la mé- moire et les moyens de commande des émetteurs-récepteurs comprennent un ensemble de réseaux logiques programmables. Il existe en outre des moyens destinés à effectuer une extension de zéros avec-cadrage à droite pendant le trans- fert de l'un au moins des multiplets au cours d'un cycle de lecture en mémoire, et des moyens destinés à effectuer une extension de signe avec cadrage à droite pendant le transfert de l'un au moins des multiplets, au cours d'un cycle de lecture en mémoire. L'invention propose en outre une mémoire pour enregistrer un ensemble de multiplets d'information numé- riques, qui comprend au moins un segment de mémoire d'adresses paires et au moins un segment de mémoire d'adresses impaires, un dispositif d'alignement de multi- plets destiné à accéder à un multiplet d'information à une position quelconque parmi un ensemble de positions de multiplet dans la mémoire, au cours d'un seul cycle de mémoire, et à accéder à un ensemble de multiplets sé- quentiels, en commençant à n'importe quelle position de multiplet dans la mémoire, en un seul cycle de mémoire, et un bus général destiné à appliquer les multiplets nu- mériques à la mémoire et à recevoir les multiplets numé- riques provenant de la mémoire Le segment de mémoire d'adresses paires et le segment de mémoire d'adresses-im- paires comprennent des moyens destinés à faire l'objet d'une opération d'accès simultanée en un seul cycle de mémoire, pour donner accès à un ensemble de multiplets séquentiels Chacun des segments de mémoire comprend un dispositif d'alignement de données interconnecté par le bus général Les opérations d'accès à la mémoire compren- nent des cycles de lecture en mémoire et des cycles d'écriture en mémoire Le dispositif d'alignement de multiplets comprend également un ensemble de réseaux dl émetteurs-récepteurs bidirectionnels, et chacun de ces réseaux d'émetteurs-récepteurs comprend un ensemble d'émetteurs- récepteurs de bus bidirectionnels à plusieurs bits, et un ensemble de réseaux logiques programmés Les réseaux logiques programmés comprennent des moyens pour produire des signaux de commande pour la mémoire et le réseau d'émetteurs-récepteurs bidirectionnels. L'invention propose en outre un procédé pour accéder à une mémoire offrant la possibilité d'adressage de multiplets, comprenant les opérations suivantes: on applique des multiplets d'information numériques à un bus général, on transfère les multiplets sur un premier bus de multiplet entre le bus général et des moyens émet- teurs-récepteurs bidirectionnels, on accomplit un aligne- ment de multiplets avec les moyens émetteurs-récepteurs, on transfère les multiplets sur un second bus de multiplets entre les moyens émetteursrécepteurs bidirectionnels et la mémoire, on commande des cycles d'écriture et de lectu- re de la mémoire avec des réseaux logiques programmés et on commande les moyens émetteurs-récepteurs bidirection- nels avec ces réseaux logiques programmés La mémoire comprend au moins un réseau de mémoire d'adresses paires et au moins un réseau de mémoire d'adresses impaires; et on peut accéder simultanément aux réseaux de mémoire pour effectuer des opérations d'accès en mémoire pour un ensemble de-multiplets séquentiels L'opération consis- tant à commander les cycles d'écriture et de lecture pour les multiplets numériques utilise des moyens permet- tant de commencer à n'importe quelle position de multi- plet dans la mémoire, en franchissant les limites de ré- seaux de mémoire Les moyens émetteurs-récepteurs bidi- rectionnels comprennent un ensemble de réseaux d'émetteurs- récepteurs bidirectionnels et chacun des réseaux com- prend un ensemble d'émetteurs-récepteurs de bus direc- tionnels à plusieurs bits. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: Les figures l A et 1 B forment ensemble un schéma synoptique fonctionnel du dispositif d'alignement bidi- rectionnel de multiplets de données de l'invention, asso- cié à une mémoire vive de 16 K mots longs de 32 bits; La figure 2 est un schéma synoptique d'une mé- moire organisée en segments indépendants d'adresses paires et d'adresses impaires, chaque segment comportant le dis- positif de l'invention représenté sur les figures l A et 1 B; et La figure 3 est un schéma synoptique fonction- nel plus détaillé du décodeur d'extension de signe qui est représenté sur la figure l B. On va maintenant considérer les figures l A et 1 B qui représentent un schéma synoptique d'un segment de mémoire 110 de 16 K motslongs de 32 bits, comprenant un dispositif d'alignement bidirectionnel de multiplets de données, 18, connecté à un réseau de mémoire de 16 K mots longs de 32 bits, 28 Le dispositif d'alignement de multi- plets de données 18 permet d'adresser une mémoire sur des limites de multiplets individuels, plutôt que sur des li- mites correspondant à deux multiplets (mot) ou à quatre multiplets (mot long), un multiplet comprenant 8 bits. Lorsque le segment de mémoire 110 est interconnecté à un autre segment de mémoire 112, comme il est indiqué sur a figure 2, ils forment une mémoire vive adressable au niveau des multiplets, organisée en 32 K mots longs avec 32 bits par mot Le segment de mémoire 110 comprend des adresses alignées de mots longs paires et le segment de mémoire 112 comprend des adresses alignées de mots longs impaires Les deux segments de mémoire 110 et 112 fonc- tionnent en parallèle en accomplissant une opération d'accès en mémoire portant sur deux mots longs, donnant 8 multiplets (groupe de quatre mots), dans le but d'accé- lérer les opérations d'accès en mémoire portant sur des multiplets qui ne sont pas alignés sur des limites de mot de la mémoire Lorsqu'une adresse de mot long de la mémoire est une adresse de base paire, on accède à une position du segment de mémoire d'adresses paires (n) et cette dernière fournit quatre multiplets ( 0-3); simulta- nément, on accède à une position de segment de mémoire d'adresses impaires (n+ 1), et celle-ci fournit quatre multiplets supplémentaires ( 4-7) Lorsque l'adresse de base est impaire, le segment de mémoire d'adresses im- paires accède à une position (n) fournissant quatre mul- tiplets ( 0-3) et, simultanément, le segment de mémoire d'adresses paires accède à une position (n+ 1) qui four- nit quatre multiplets supplémentaires ( 4-7) Le disposi- tif d'alignement de multiplets de données 18 de chaque segment de mémoire sélectionne un maximum de quatre des huit multiplets pour les placer sur un bus général 90 pendant un cycle de lecture en mémoire. Comme le montre la figure 2, des paires supplé- mentaires de segments de mémoire peuvent être ajoutées aux segments de mémoire 110 et 112, pour augmenter la ca- pacité d'enregistrement en mémoire Lorsqu'un accès en mémoire exige de traverser une limite d'une paire de seg- ments de mémoire de 32 K mots longs (ou 128 K multiplets), un circuit de report rapide par anticipation connu de l'homme de l'art, appartenant à un segment de mémoire 112, produit un signal de report de sortie COUT 113 qui est appliqué à l'entrée de signal CIN de l'adresse immé- diatement supérieure dans le segment de mémoire 114 Lors- que l'adresse de base est paire, aucun signal de report de sortie n'est produit, puisqu'on peut accéder à quatre multiplets consécutifs sans franchir la limite de la pai- re de segments de mémoire Lorsque l'adresse de base est impaire et lorsque c'est-l'adresse la plus élevée dans une zone d'adressesd'une paire de segments de mémoire de 32 K mots longs, le signal COUT 113 est produit pour dé- clencher un cycle de mémoire dans le segment de mémoire immédiatement supérieur, et pour empêcher que le segment de mémoire d'adressespairesinférieur ne réagisse, en appli- quant le signal C O UT 113 à une entrée d'inhibition ABRT-, , du segment de mémoire d'adressespairesll O, ce qui empêche un conflit sur le bus. Comme le montrent les figures l A et 1 B, le dis- positif d'alignement de multiplets de données 18 dans un segment de mémoire 110, comprend des réseaux logiques pro- grammables sur les lieux d'utilisation (RLP) 10, 12, 14 et 16, et un réseau d'émetteurs-récepteurs bidirectionnels , connectés à un réseau de mémoire 28 et à un bus géné- ral 90 Le réseau d'émetteurs-récepteurs 30 accomplit les fonctions de multiplexage bidirectionnel et réalise une interface de bus bidirectionnelle, sous la commande des quatre RLP 10, 12, 14 et 16 Le réseau de mémoire 28 assu- re l'enregistrement de 16 K mots longs de 32 bits ( 4 mul- tiplets) Le dispositif d'alignement de multiplets de don- nées 18 a la charge d'effectuer des cycles de lecture ou d'écriture dans le réseau de mémoire 28 et de sélection- ner les multiplets qui seront utilisés parmi les 8 multi- plets (provenant de deux réseaux de mémoire) sur lesquels porte l'accès Chaque segment de mémoire 110 et 112 com- porte ses propres circuits de dispositif d'alignement de multiplets de données 18, et la réponse de chaque dispo- sitif d'alignement de multiplets de données est détermi- née par le signal d'entrée EVN+ qui est appliqué par une connexion externe aux RLP 10-16 Le dispositif d'aligne- ment de multiplets de données peut sélectionner un, deux ou quatre multiplets pour les cycles de lecture comme d'écriture, et il est capable de manipuler des données sous la forme à extension de zéros avec cadrage à droite comme sous la forme à extension de signe avec cadrage à droite On utilise le même circuit du dispositif d'ali- gnement de multiplets de données 18 pour accomplir les cycles de lecture en mémoire comme les cycles d'écriture en mémoire, ce qui est un avantage important de l'inven- tion. En considérant la figure 1 B, on voit que le ré- seau de mémoire 28 est organisé en quatre sections de mul- tiplets de mémoire vive 20, 22, 24 et 26, et chaque sec- tion comprend 16 K mots de 8 bits Les quatre sections peuvent enregistrer ensemble 16 K mots longs de 32 bits. On utilise une mémoire vive statique de 16 K x 1 bits pour réaliser le réseau de mémoire 28, et cette mémoire consis- te par exemple en un circuit intégré du type INMOS por- tant la référence IM 51400 Chaque section de multiplet de 8 bits du réseau de mémoire 28 est connectée au réseau d'é- metteurs-récepteurs 30 par des bits de multiplets de mémoi- re vive individuels 82, 84, 86 et 88, qui permettent de transférer n'importe quel multiplet vers n'importe quelle position de multiplet particulière et à partir de n'importe quelle position de multiplet particulière, sur le bus géné- ral 90, par l'intermédiaire du réseau d'émetteurs-récep- teurs bidirectionnels 30. En considérant les figures l A et 1 B, on note que le réseau d'émetteursrécepteurs bidirectionnels 30 comprend seize émetteurs-récepteurs 32-62, fonctionnant en octal et commandés séparément, destinés à transférer des multiplets d'information entre le bus général 90 et le réseau de mémoire 28 Chaque émetteur-récepteur est un circuit intégré bidirectionnel à trois états et à 8 bits, qui peut être constitué par un circuit intégré AM 73/8303 fabriqué par Advanced Micro Devices Une entrée T/R sur chaque émetteur-récepteur détermine la direction des signaux logiques transitant dans l'émetteur-récep- teur, c'est-à-dire qu'elle détermine si la borne A ou la borne B est l'entrée ou la sortie Un signal WR est con- necté à l'entrée T/R de tous les émetteurs-récepteurs 32- 62 Une entrée CD est l'entrée d'invalidation de puce qui fonctionne en entrée de commande de sélection de puce. Les RLP 10 et 14 produisent seize signaux de commande pour sélectionner individuellement chacun des seize émet- teurs-récepteurs 32-62 Trois circuits tampons 64, 66 et 68, ainsi qu'un décodeur d'extension de signe 95 sont uti lisés pour l'extension de zéros ou de signe lorsqu'on sé- lectionne seulement un ou deux multiplets dans un segment de mémoire 110 Les circuits tampons 64, 66 et 68 peuvent être constitués par des circuits intégrés F 244 de Fairchild Des bus de multiplet 72, 74, 76 et 78 établis- sent les chemins de transmission de données entre le bus général 90 et les bornes B des émetteurs-récepteurs 32-62. Les bus de multiplets 72, 74 et 76 sont également connec- tés respectivement aux circuits tampons 64, 66 et 68 Les bus de multiplet 82, 84, 86 et 88 établissent les chemins de transmission de données entre les bornes A des émetteurs- récepteurs 32-62 et les mémoires vives 20, 22, 24 et 26. En considérant toujours les figures l A et 1 B, on note que les RLP 10, 12, 14 et 16 assurent la commande du réseau de mémoire 28 et du réseau d'émetteurs-récepteurs Pour avoir un matériel identique pour chaque segment de mémoire 110-120, comme le montre la figure 2, chaque RLP 10-16 est codé de façon à comporter les circuits logi- ques nécessaires pour valider un segment de mémoire de façon qu'il fonctionne à la fois pour des adresses pai- res et pour des adresses impaires L'utilisation des RLP procure une densité de fonctions maximale pour la lo- gique de commande nécessaire C'est le signal EVN+ appli- qué à l'entrée I 7 de chaque RLP 10-16 qui détermine si un segment de mémoire 110-120 fonctionne pour des adres- ses paires ou impaires Lorsque EVN+ est à l'état haut, un RLP fonctionne pour des adresses paires, et lorsque EVN+ est à l'état bas, un RLP fonctionne pour des adres- ses impaires Comme on l'a envisagé précédemment, un signal ABRT de chaque RLP 10-16 invalide un segment de mémoire d'adresses paires inférieur pendant l'accès à un segment de mémoire d'adresse paires immédiatement supérieur Un signal LCKOUT est également appliqué-à l'entrée I 5 de chaque RLP 10-16 qui fait fonction d'en- trée de validation, de façon que des signaux de commande de sortie ne changent pas d'état pendant des changements des bits d'adresse d'entrée De plus, un signal TESTEN- appliqué à une entrée de chaque RLP 10-16 procure une possibilité de test pour chaque RLP Les RLP 10-16 peu- vent être constitués par des circuits logiques intégrés à fusibles, à trois états, du type 825153 de Signetics, comprenant 32 portes ET et 10 portes OU, avec des conne- xions de liaison fusibles, pour programmer la polarité et la direction d'entrée/sortie au moyen d'un équipement de programmation logique de type standard Les Tableaux 1-4 donnent l'information de programmation détaillée pour cha- cun des quatre RLP 10-12, 14 et 16, avec le format pres- crit par les spécifications techniques pour un dispositif 825153. il En considérant les Tableaux 1-4, on note que les entrées sont désignées par I et les sorties sont dé- signées par B (bien que les bornes B puissent également être utilisées comme des entrées) Pour les entrées, un H indique un niveau logique haut et un L indique un ni- veau logique bas; un tiret (-) indique une condition in- différente Pour les sorties, un A indique une sortie ac- tive et un point () indique une sortie inactive Les li- gnes D représentent dix portes de commande de direction. Lorsqu'une ligne D contient des zéros, une borne B est utilisée en tant qu'entrée Un tiret (-) dans une ligne D indique qu'une sortie est validée pour toutes les condi- tions On peut obtenir des renseignements supplémentaires concernant un RLP en consultant les fiches techniques du RLP à trois états 825153 fabriqué par Signetics La logi- que nécessaire pour la commande est fractionnée pour mini- miser le nombre de dispositifs, et le codage des RLP est minimisé par l'utilisation de techniques de Quine-McCluskey, décrites dans l'ouvrage Digital Circuits and Logic Design par Samuel C Lee, Prentice Hall 1976. Les Tableaux 1 et 2 indiquent le programme de commande pour le réseau d'émetteurs-récepteurs 3 Oet, comme le montrent les figures l A et l B, les sorties des RLP de commande d'émetteurs-récepteurs, 10 et 14, sont- connectées aux émetteurs-récepteurs 32-62 et commandent le transfert de multiplets de données entre le bus général et les mémoires vives 20-26 Par exemple, un signal de sortie tel que MOB 3 provenant du RLP de commande d'émet- teurs-récepteurs 14 fait fonction de signal de validation d'émetteursrécepteurs, et lorsque le signal de commande d'écriture WR est présent, il détermine qu'un multiplet de 8 bits provenant de la mémoire vive 26 (désigné par MO dans le Tableau 6) doit être transféré vers-le bus de multiplet 3, 72 (également appelé B 3 dans les Tableaux 6 et 7), par l'intermédiaire de l'émetteur-récepteur 56. Les signaux de sortie restants des RLP de commande d'émet- teurs-récepteurs, 10 et 14, accomplissent des fonctions analogues de façon à valider séparément chaque émetteur- récepteur fonctionnant en octal Les Tableaux 3 et 4 don- nent le programme de commande pour produire les signaux de commande d'écriture MWRTO MWR Tl-, MWRT 2-, et MWRT 3- * pour les mémoires vives perspectives 26, 24, 22 et 20, qui sont produits par les RLP de commande de mémoires vi- ves, 12 et 16; en outre, les RLP 12 et 16 produisent des signaux de commande d'extension de signe d'un multiplet ( 1 BYSE-) et d'extension de signe de deux multiplets ( 2 BYSE-) Le signal 1 BYSE provenant du RLP 16 est appli- qué au décodeur d'extension de signe 95 et aux entrées du circuit tampon 68 Le signal 2 BYSE provenant du RLP 12 est également appliqué au décodeur d'extension de si- gne 95 Le RLP 16 produit également le signal WORDEX- qui est appliqué aux circuits tampons d'extension de si- gne 64 et 66. Pendant un cycle de lecture, le dispositif d'alignement de multiplets de données 18 présente le nom- bre de multiplets demandé au bus général 90, en fonction des signaux de zone de commande de taille SZ 1 + et SZO+, des signaux d'adresse A 1 + et AO+ et du signal de commande d'extension de signe SIGNEX+, présents aux entrées des RLP 10-16, comme le montre la figure l A La-zone de com- mande de taille spécifie si l'accès porte sur un-, deux ou quatre multiplets d'information, comme l'indique le Tableau 5. Tableau 5: Zone de commande de taille SZ 1 SZO Nombre de multiplets demandés 0 1 1 1 O 2 1 1 4 Les deux bits de moindre poids (LSB) d'une adresse de mémoire, représentés par Ai et AO dans le Tableau 6,désignent le multiplet initial dans un mot long qui fait l'objet d'un accès Si les données identi- fiées par la zone de taille et d'adresse résident exclu- sivement dans un segment de mémoire pair ou impair, seul ce segment émettra des données sur le bus général 90 Si les données demandées se trouvent en partie dans un seg- ment de mémoire d'adresses paires et en partie dans un segment de mémoire d'adresses-impaires, les multiplets appropriés provenant des segments de mémoire pairs et impairs seront transférés vers le bus général 90 Lors- qu'un accès en mémoire commence avec un segment de mé- moire d'adresses impaires, l'adresse-portant sur un segment de mémoire d'adresses paires est automatique- ment incrémentée avant que l'alignement des données ait lieu Il en résulte qu'on obtient toujours des multiplets de données séquentiels; Lorsque l'extension de signe est spécifiée pendant un cycle de lecture, ce qui est indiqué par la présence du signal SIGNEX+ sur les entrées B 8 des RLP 12 et 16, elle est combinée avec les signaux de com- mande d'adresse et de taille pour produire-les signaux l BYSE ou 2 BYSE-, selon qu'un accès en mémoire portant sur un ou deux multiplets est demandé Le bit de plus fort poids (MSB) d'un multiplet de plus fort poids demandé, comme par exemple MDAT 07 +, MDAT 15 +, MDAT 23 + ou MDAT 31 + provenant de la sortie du réseau de mémoire 28, est exami- né par le décodeur d'extension de signe 95, et le-signal de sortie de ce dernier est appliqué aux circuits tampons d'extension de signe 64, 66, 68 Sur la base de l'état du bit de plus fort poids du multiplet de plus fort poids du mot sur lequel porte l'accès, une séquence ne comprenant que des zéros ou que des uns est insérée à gauche des mul- tiplets sur lesquels porte l'accès, sur le bus général 90, ce qui place l'information de signe dans la position de bit de plus fort poids d'un mot d'information Lorsque l'ex- tension de signe n'est pas demandée, ce qui correspond à l'absence du signai SIGNEX+ dans les RLP 12 et 16, une séquence ne comprenant que des zéros est insérée à gau- che des multiplets sur lesquels porte l'accès, sur le bus général 88 L'extension de signe n'est pas une opé- ration valide pendant un cycle d'écriture en mémoire. La figure 3 montre une forme préférée du déco- deur d'extension de signe 95 Un multiplexeur 96 du type 4:1, sélectionné par le signal l BYSE-,traite toutes les extensions de signe d'un multiplet, et un autre multiple- xeur 4:1, 97, sélectionné par le signal 2 BYSE-, traite toutes les extensions de signe de deux multiplets Les multiplexeurs 4:1, 96 et 97, qui peuvent être consti- tués par un double multiplexeur 4:1 en circuit intégré, du type F 253, fabriqué par Fairchild, sélectionnent le bit de données de mémoire approprié pour l'utilisation dans le processus d'extension de signe Ils utilisent les deux bits d'adresse de mémoire de moindre poids A 1 et AO pour déterminer quel est le multiplet dans un mot long qui est l'adressede base courante Dans le cas d'un accès en mémoire portant sur un seul multiplet, le bit à utiliser pour l'extension de signe est le bit de plus fort poids du multiplet particulier sur lequel porte l'accès Par conséquent, le multiplexeur 96 pour un mul- tiplet est connecté aux bits de données 7, 15, 23 et 31 du réseau de mémoire vive 28 qui sont respectivement re- présentés par les signaux MDAT 07 +, MDAT 15 +, MDAT 23 et MDAT 31 + Une adresse de base correspondant au multiplet O commande au multiplexeur 96 de transmettre le signal MDAT 07 + sur sa sortie; de façon similaire, une adresse de base correspondant au multiplet i commande le multiplexeur 96 de façon qu'il transmette le signal MDAT 15 + sur sa sor- tie De même, une adresse de base correspondant au multi- plet 2 commande le multiplexeur 96 de façon qu'il trans- mette le signal MDAT 23 + sur sa sortie, et une adresse de base correspondant au multiplet 3 commande le multiple- xeur 96 de façon qu'il transmette le signal MDAT 31 + sur sa sortie Le signal de commande 1 BYSE n'est actif que pendant une opération portant sur un seul multiplet, et il a donc pour fonction d'invalider le multiplexeur 96 pendant des opérations d'accès en mémoire portant sur deux ou quatre multiplets Ce signal supprime également la sélection des circuits d'extension de signe des seg- ments de mémoire d'adresses paires ou d'adresses impai- res lorsque le segment de mémoire considéré n'émet pas de données. En considérant toujours la figure 3, on note que dans le cas d'un accès en mémoire portant sur deux multiplets, le bit à utiliser pour l'extension de signe est le bit de plus fort poids du multiplet de plus fort poids sur lequel porte l'accès Par conséquent, le mul tiplexeur 97 pour deux multiplets est connecté aux bits de données 15, 23, 31 et 07 d'un réseau de mémoire vive 28, qui sont respectivement représentés par les signaux MDAT 15 +, MDAT 23 +, MDAT 31 + et MDAT 07 + Une adresse de base correspondant au multiplet O commande le multiplexeur 97 de façon qu'il transmette le signal MDAT 15 sur sa sortie, ce qui correspond à l'accès en mémoire portant sur les mul- tiplets O et 1 De façon similaire, une adresse de base correspondant au multiplet 1 commande le multiplexeur 97 de façon qu'il transmette le signal MDAT 23 + sur sa sortie. De même, une adresse de base correspondant au multiplet 2 commande au multiplexeur 97 de transmettre le signal MDAT 31 + sur sa sortie Le cas important pour l'accès en mémoire portant sur deux multiplets est celui dans lequel l'adresse de base correspond au multiplet 3; dans ce cas, le multiplexeur 97 transmet sur sa sortie le signal MDAT 07 + (provenant du multiplet 4), du fait qu'il s'agit du multiplet suivant sur lequel porte l'accès au moment du franchissement de la limite d'un segment de mémoire d'adresses paires vers un segment de mémoire d'adresses impaires ou inversement En fait, le même segment de mé- moire ne réagira plus au moment du franchissement d'une limite de segment de mémoire; le décodage du segment de mémoire qui doit réagir et de celui qui doit émettre ses données d'extension de signe est traité dans les RLP 12 et 16 Le signal 2 BYSE est utilisé pour valider le mul- tiplexeur 97, ce qui fait en sorte que ce multiplexeur soit inactif pendant des accès en mémoire portant sur un ou quatre multiplets. Dans les deux cas d'accès en mémoire portant sur un multiplet ou sur deux multiplets, le signal de sortie du décodeur d'extension de signe 95 comprenant les multiplexeurs 96 et 97, est à l'état logique 1 ou à l'état logique O en fonction de l'état logique du bit sélectionné Ce signal de sortie devient le signal d'en- trée de données des circuits tampons 64, 66 et 68 qui attaquent effectivement le bus général externe 90 Pour une extension de signe pour un multiplet, les deux si- gnaux 1 BYSE et WORDEX sont actifs, ce qui place les données d'extension de signe sur les bits 08-31 du bus général 90 Dans le cas portant sur deux multiplets, seul le signal WORDEX est actif et les données d'extension de signe ne sont émises que sur les bits 16-3 trdu bus géné- ral 90. Le Tableau 6 résume le multiplexage de données qui est effectué pendant un cycle de lecture En plus des bits d'adresse Ai et AO qui spécifient le multiplet ini- tial dans un mot sur lequel porte un accès, le bit d'adres- se A 2 détermine si un segment de mémoire d'adresses paires ou un segment de mémoire d'adresses impaires contient le multiplet initial Le nombre de multiplets demandés ainsi que l'état d'extension de signe sont indiqués à gauche des bits d'adresse B 3, B 2, Bl et BO désignent le bus de mul- tiplet 3, 72, le bus de multiplet 2, 74, le bus de multi- plet 1, 76 et le bus de multiplet 0, 78, qui sont connec- tés au bus général à quatre multiplets, 90 MO à M 7 dési- gnent les multiplets O à 3 des mémoires vives 26, 24, 22 et 20 dans un segment de mémoire d'adresses paires 110, et les multiplets 4 à 7 des mémoires vives correspondan- tes dans un segment de mémoire d'adresses impaires 112. S désigne le signe du multiplet de plus fort poids sur lequel porte l'accès Bien qu'on puisse accéder à un to- tal de huit multiplets à partir d'un segment de mémoire d'adresses paires 110 et d'un segment de mémoire d'adres- ses impaires 112, la logique du dispositif d'alignement de multiplets de données dans chaque segment de mémoire, ne sélectionne que quatre des huit multiplets provenant des deux segments de mémoire, pour le transfert vers le bus général 90, sous la commande du réseau d'émetteurs- récepteurs bidirectionnels 30, dans chaque segment de mé- moire. En considérant toujours le Tableau 6 et en en- visageant le cas dans lequel il n'y a pas d'extension de signe, deux multiplets sont demandés, le segment considé- ré est le segment de mémoire d'adresses paires (A 2 = 0), et le premier multiplet est dans le multiplet de mémoire vi- ve M 3 ( Ai, AO = 1,1), la Colonne BO, à l'Adresse N (mé- moire Paire) montre que le multiplet de mémoire vive M 3 sera placé sur le bus de multiplet 0, 78, et sera trans- féré vers le multiplet BO du bus général 90; de plus, la Colonne Bi, à l'adresse N+ 1 (Mémoire Impaire) montre que le multiplet de mémoire vive M 4 sera placé sur le bus de multiplet 1, 76, dans un segment de mémoire d'adresses impaires et sera transféré vers le multiplet Bl du bus général 90, avec des zéros s'étendant vers la gauche dans les multiplets B 2 et B 3 du bus général 90. Pendant un cycle d'écriture, les accès aux seg- ments de mémoire d'adresses paires et d'adresses impaires sont scus la commande du dispositif d'alignement de multi- plets de données 18 Ce dernier examine le bit de zone de commande de taille indiqué dans le Tableau 5 et les bits d'adresse de moindre poids AO et Al indiqués dans le Ta- bleau 7, et il détermine qu'ils sont les multiplets du segment de mémoire dans lesquels une opération d'écriture doit 8 tre effectuée Lorsqu'un cycle d'écriture est effec- tué sur des multiplets spécifiés, les multiplets restants ne sont pas dérangés. Le Tableau 7 résume le multiplexage de données qui est effectué pendant un cycle d'écriture MO à M 7 dé- signent les multiplets O à 7 des mémoires vives 20-26, concernant un segment de mémoire d'adresses paires 110 et un segment de mémoire d'adresses impaires 112 BO à B 3 dé- signent les multiplets O à 3 du bus général 90 On consi- dèrera le cas dans lequel deux multiplets BO et Bl doi- vent être écrits en mémoire, et dans lequel il est spéci- fié que le multiplet initial (BO) doit être écrit dans un segment de mémoire d'adresses paires (A 2 = 0) et dans la position de multiplet M 3 (Ai, AO = 1,1) Dans ces condi- tions, Bl est écrit dans le multiplet M 4 d'un segment de mémoire d'adresses impaires, comme l'indique le Tableau 7. Comme le montrent les figures l A et l B, le signal WR est présent pendant un cycle d'écriture, ce qui fait que la borne B d'un émetteur récepteur 32-62 quelconque est la borne d'entrée, et la borne A est la borne de sortie, et ce qui établit un chemin pour les données qui sont trans- férées du bus général 90 vers n'importe quelsmultiplets du réseau de mémoire 28 ou vers la totalité de ces multi- plets. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. il il il Il il Il il il Il Il il il il il il il il il il Il il il il il il il il il il il il il il il il il il Il il il %O C) U-i Ln M Ln (M CQ CD M 1 i M cq M ci lm -t M U-) M w M r- M 00 CCI M 4 4 4 4 4 'CÉ 4 4 4 4 U) M p -44 ILD M Pl E-A PL, r 4 O- p r-i p 1 C 8 pq Co M r 1 E-1 0-% O r-4 pq H E-4 r-q CO O D z, pq R EA O F 4- C. e p q- CD CD CD CD CD CD 1 1 1 1 CD CD CD CD CD CD CD CD CI' CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD il il il Il il il il il Il il il il il il il il il il il il il il il il il il il il Il il il il il il il il lm CD M f M c'a CQ cn, M -e lm Ln lm D M r- M CD M 0) F-1 CD F 4 1-1 F-4 " " ri F-1 -e H Ln " O " r- 1 1 1 1 1 1 1 i 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 f 1 1 1 1 1 1 1 1 1 m m m m 44 m M m m m m m k-1 m 4 m M m m m m m m 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 m 8 4 4 m 1 O O O 1 m b-1 M 1 1 lm 1 mm 1 1 1111 1 1 1111 1 1 1111 1 1 1111 1 1 1111 1 1 1111 1 1 1111 1 1 1111 1 1 1111 1 m M m m m tr. mm m mtcm a 41 4 k 4 m t 4 momom m 1 1 mm 1 1 MM Wmm mtcmmmm m M m m m m 1 MO CD CD CD MO a CD a CD O CD ma M M CD M O a a CD CD a CD CD CD M CD a CD CD M a O CD a a a CD O a a M 0 CD c CD CD O O CD CD CD CD CD CD CD CD 9 CD CD M CD CD CD CD CD CD CD CD CD CD M CD i CD CD M CD CD CD CD a CD CD CD CD CD CD CD 1 CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD 1 CD CD M CD CD CD CD CD CD M CD CD CD CD CD 1 CD CD CD CD M CD CD CD CD CD CD CD CD CD CD 1 Q CD CD CD CD CD CD CD M CD CD CD CD CD CD CD CD M CD CD CD CD CD CD CD CD CD CD CD CD a CD CD CD CD CD CD CD CD CD CD CD a CD CD CD CD CD CD CD CD CD CD CD C> CD CD CD M CD m CD CD CD CD CD CD MCD OCD CD OCD C) CD 1 CD CD CD CD CD CD CD C) CD CD CD CD CD CD CD m CD CD CD CD CD CD CD O CD CD CD CD CD CD CD m CD M CD CD CD O CD CD CD CD CD CD CD CD CD M CD CD CD CD CD CD CD CD CD a M CD M a CD M M p M m m m m m M m m m M m M M M m m CD 1i NM le Ln Wr, oeM M 1i C 14 M1 w tn WroeO a î CD r -I ('14 M le Ln %D r Co c i -I I A -l i i -I -i -i N c,- l N N N N c"I N ('i N M M 0 % oe r W Ln -m m N -i a n Qmnnoannn M o ç 4 lA ta il Il Il ii ii ii il, ii il, il 1 i i c a F t) W 4 > (A ON J m % O w W " r 1 j il,) m W ri m Ni r 1 l) r-J k F I F 1-, F 1-4 F F, i %D Co -1 0,; N > W rj 1 ocn L-J t', d O w Fi a %D m-J a% Ln > W N> k a OWli 01 Ln > Wr 1 > 1-1 m 1 a a MM O O O OC O O O O O amt-mt-C mm t- 00 M O O Mo CD O CD CD Mao C= mm== mm= O CD CD a M'Oc Mo a CD CD O O O 1 Imm==== m t-I m m m m 1 1 m m L-1 m m m m m im m 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 -.1 F i Cl'i F-1 Ln H 4 F-4 w 1-1 r 1 j H FF-i CD H D w 00 M -4 M c M ui t;j " m w w Ili m 1 m 0 W %'D w OD m -4 m 0 M Ln W ib w w t'a m F-J m 0 m CD CD CD CD M a 1 CD CD CD CD CD CD CD a 0 CD CD CD CD O a CD CD O CD CD 0 O 0 CD 0000 CD OC OCOMO MO O t'l OOCDCDOO-OCDCDCDCDOCDCDCD Occoocccoccoaco mm 1 1 t-I = t-I m m m m m m m m m m 1 m m 1 11 1 1 11 1 1 11 1 1 11 1 1 1 U 1 1 11 1 1 11 1 1 11 1 1 11 1 w, 1 m w Il m F t-4 t-, t-I t-I ('D toi L 1-3 rd bi L-J li c cn m 1-3 1 i L-J 1-1 P e Cà i-3 I-3 ta Co -P É l a 1-3 Fd b J CQ cn l.a Il H bd m O > > > > > > > > > > > > > > > O > > > > > > > > > > > > > > > O 0: a O O O 0 O * 0 a;Pl 0 O > > a a O O > > O > > 0 > > O: > e: O OO > > 1 - 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M S B ADRESSE N+l (mémoire impaire)L S B 3 B 2 Bl BO B S S M 4 - S S M 5 M 4 S S M 6 M 5 S S M 7 M 6 M 7 ADRESSE N M (mémoire paire) 1, S S B B 3 B 2 Bl BO B S S M 1 MO S S M 2 M 1 S S M 3 M 2 M 3 O O O M 3 M 2 M 1 MO O O 1 M 4 M 3 M 2 M 1 INDIFFERENT O 1 O O M 5 M 4 M 3 M 2 4 O 1 1 M 6 M 5 M 4 M 3 1 O O M 7 M 6 M 5 M 4 1 MO M 7 M 6 M 5 1 1 O M 1 MO M 7 M 6 1 1 1 M 2 M 1 MO M 7 REMARQUE: S désigne le signe du bit de plus fort poids (MSB) du multiplet de plus fort poids sur lequel porte l'accès MO à M 7 désignent des multiplets O à 7 de la mémoire BO à B 3 désignent des multiplets O à 3 du bus général. r'b J Ul u Ln C> TABLEAU 7 MULTIPLEXAGE DES DONNEES PENDANT ADRESSE N+ 2 M (mémoire paire)L, S S B M 3 M 2 Ml MO B M i B UN CYCLE D 'ECRITURE ADRESSE N+ 1 (mémoire impaire)L S M.7 M 6 M 5 M 4 B 1 80 - BO 3 BO O M S B ADRESSE N (mémoire paire) M 3 M 2 Ml MO BO O BO O - BO O BO O L S B 0 0 0 31 BO 0 0 1 Bl BO O o i 0 13110 B-O 2 0 1 1 Bl13 BO 1 0 O 13 BO 1 0 1 13 BO- 1 1 0 131 BO 1 1 1 B3 BO 0 0 0 133 32 131 BO 0 0 i 13 B 2 Bl BO 0 1 0 B 3 B 2 Bl BO O 4 O i i B 3 B 2 Bl BO 1 O o B 3 132 Bl BO O 1 O i 13 132 131 BO 1 i O 33132 131 BO i 1 1 13 1321 B 1 BO REMARQUE: MO à M 7 tiplets désignent des multiplets O à 3 du bus général'. O à 7 de la mémoire BO O à 133 désignent des mul- Nombre de mul- tiplets A 2 o O o o Ai O O O O i AO O O o O i u-l Ln I LJI Ln AUCUNE DEMANDE N'EST PUBLIÉE SOUS CE NUMERO REVENDICATIONS 1 Dispositif caractérisé en ce qu'il comprend, en combinaison: un bus général ( 90) destiné à appliquer des multiplets d'information numériques à une mémoire ( 28) et à recevoir des multiplets d'information numéri- ques à partir de cette mémoire; des moyens émetteurs- récepteurs ( 30) destinés à transférer au moins un multi- plet d'un ensemble desdits multiplets numériques entre la mémoire ( 28) et le bus général ( 90); une première structure de bus de multiplet ( 72, 74, 76, 78) destinée à transférer l'un au moins des multiplets entre le bus général ( 90) et une première borne (B) des moyens émet- teurs-récepteurs ( 30); une seconde structure de bus de multiplet ( 82, 84, 86, 88) destinée à transférer l'un au moins des multiplets entre une seconde borne (A) des moyens émetteurs-récepteurs ( 30) et la mémoire ( 28); des moyens ( 12, 16) pour commander des accès d'écriture et de lecture en mémoire, commençant à n'importe quelle po- sition de multiplet dans la mémoire ( 28); et des moyens ( 10, 14) pour commander les moyens émetteurs-récepteurs ( 30) pendant le transfert de l'un au moins des multiplets entre la mémoire ( 28) et le bus général ( 90). 2 Dispositif selon la revendication 1, carac- térisé en ce que la mémoire ( 28) comprend au moins un segment de mémoire d'adresses paires ( 110) et au moins un segment de mémoire d'adresses impaires ( 112), et ces segments de mémoire peuvent faire l'objet d'accès simul- tanés pour accéder simultanément en mémoire à plusieurs multiplets séquentiels. 3 Dispositif selon la revendication 1, carac- térisé en ce que les moyens d'émetteurs-récepteurs com- prennent un ensemble de réseaux d'émetteurs-récepteurs bidirectionnels ( 30). 4 Dispositif selon la revendication 3, carac- térisé en ce que chacun des réseaux d'émetteurs-récepteurs bidirectionnels ( 30) comprend un ensemble d'émetteurs- récepteurs de bus bidirectionnels à plusieurs bits ( 32- 62). Dispositif selon la revendication 1, carac- térisé en ce que les moyens de commande-d'accès en mé- moire ( 12, 16) comprennent en outre des moyens pour écri- re et lire un ensemble de multiplets s'étendant au-delà de limites entre les segments de mémoire. 6 Dispositif selon la revendication 1, carac- térisé en ce que les moyens de commande de mémoire ( 12, 16) et les moyens de commande d'émetteurs-récepteurs ( 10, 14) comprennent un ensemble de réseaux logiques pro- grammables. 7 Dispositif caractérisé en ce qu'il comprend, en combinaison: un bus général ( 90) destiné à appliquer des multiplets d'information numériques à une mémoire ( 28) et à recevoir des multiplets d'information numéri- ques à partir de la mémoire; des moyens émetteurs-récep- teurs ( 30) destinés à transférer au moins un multiplet parmi un ensemble des multiplets numériques, entre la mé- moire ( 28) et le bus général ( 90); une première struc- ture de bus de multiplet ( 72, 74, 76, 78) destinée à transférer l'un au moins des multiplets entre le bus gé- néral ( 90) et une première born 7 e (B) des moyens émetteurs- récepteurs ( 30); une seconde structure de bus de multi- plet ( 82, 84, 86, 88) destinée à transférer l'un au moins des multiplets entre une seconde borne (A) des mo- yens émetteurs-récepteurs ( 30) et la mémoire ( 28); des moyens ( 12, 16) destinés à commander des accès d'écritu- re et de lecture en mémoire commençant à n'importe quelle position de multiplet dans la mémoire ( 28); des moyens ( 10,,14) destinés à commander les moyens émetteurs-récep- teurs ( 30) pendant le transfert de l'un au moins des mul- tiplets entre la mémoire ( 28) et le bus général ( 90); des moyens ( 95) destinés à effectuer une extension de zéros avec cadrage à droite pendant le transfert de l'un au moins des multiplets au cours d'un cycle de lecture en mémoire; et des moyens ( 95) destinés à effectuer une ex- tension de signe avec cadrage à droite pendant le trans- fert de l'un au moins des multiplets au cours d'un cycle de lecture en mémoire. 8 Dispositif selon la revendication 7, carac- térisé en ce que la mémoire ( 28) comprend au moins un segment de mémoire d'adresses paires ( 110) et au moins un segment de mémoire d'adresses impaires ( 112), et ces segments de mémoire peuvent faire l'objet d'un accès si- multané pour réaliser un accès en mémoire portant sur un ensemble de multiplets séquentiels. 9 Dispositif selon la revendication 7, carac- térisé en ce que les moyens émetteurs-récepteurs compren- nent un ensemble de réseaux émetteurs-récepteurs bidirec- tionnels ( 30). Dispositif selon la revendication 9, carac- térisé en ce que les réseaux émetteurs-récepteurs bidi- rectionnels ( 30) comprennent un ensemble d'émetteurs- récepteurs de bus bidirectionnels à plusieurs bits ( 32- 62). 11 Dispositif selon la revendication 7, carac- térisé en ce que les moyens de commande d'accès en mémoire ( 12, 16) comprennent en outre des moyens pour écrire et lire un ensemble de multiplets s'étendant au-delà des li- mites entre les segments de mémoire. 12 Dispositif selon la revendication 7, caracté- risé en ce que les moyens de commande de mémoire ( 12, 146) et les moyens de commande d'émetteurs-récepteurs ( 10, 14) comprennent un ensemble de réseaux logiques programmables. 13.-Dispositif selon la revendication 8, caracté- risé en ce que chaque segment de mémoire ( 110, 112) com- prend des ensembles identiques de plusieurs réseaux logi- ques programmables. 14 D Dispositif selon la revendication 7, carac- térisé en ce que les moyens d'extension de signe ( 95) com- prennent des moyens destinés à examiner un bit de plus fort poids d'un multiplet de plus fort poids, pour la dé- termination de l'extension de signe. Dispositif caractérisé en ce qu'il comprend, en combinaison: une mémoire ( 28) destinée à enregistrer un ensemble de multiplets d'information numériques, cette mé- moire comprenant au moins un segment de mémoire d'adresses paires ( 110) et au moins un segment de mémoire d'adresses impaires ( 112); des moyens d'alignement de multiplets ( 18) destinés à accéder à un multiplet d'information à n'impor- te quelle position parmi un ensemble de positions de mul- tiplet dans la mémoire ( 28), en un seul cycle de mémoire, et à accéder à un ensemble de multiplets séquentiels com- mençant à n'importe quelle position de multiplet dans la mémoire ( 28), en un seul-cycle de mémoire; et ces moyens d'alignement de multiplets ( 18) comprennent un bus géné- ral ( 90) destiné à appliquer les multiplets numériques à la mémoire ( 28) et à recevoir les multiplets numériques provenant de la mémoire. 16 Dispositif selon la revendication 15, carac- térisé en ce que le segment de mémoire d'adresses paires ( 110) et le segment de mémoire-d'adresses impaires ( 112) comprennent des moyens qui peuvent faire l'objet d'un accès simultané en une seule période de cycle de mémoire pour donner accès en mémoire à un ensemble de multiplets séquentiels. 17 Dispositif selon la revendication 15, carac- térisé en ce que chaque segment de mémoire ( 110, 112) com- prend des moyens d'alignement de multiplets ( 18) intercon- nectés par le bus général ( 90). Dispositif selon la revendication 15, carac- térisé en ce que les accès à la mémoire ( 28) comprennent des cycles de lecture en mémoire et des cycles d'écriture en mémoire. 19 Dispositif selon la revendication 15, ca- ractérisé en ce que les moyens d'alignement de multiplets ( 18) comprennent un ensemble de réseaux d'émetteurs-ré- cepteurs bidirectionnels ( 30). Dispositif selon la revendication 19, ca- ractérisé en ce que chaque réseau d'émetteurs-récepteurs bidirectionnels ( 30) comprend en outre plusieurs émetteurs- récepteurs de bus bidirectionnels à plusieurs bits ( 32- 62). 21 Dispositif selon la revendication 15, ca- ractérisé en ce que les moyens d'alignement de multiplets ( 18) comprennent un ensemble de réseaux logiques program- més. 22 Dispositif selon la revendication 21, ca- ractérisé en ce que les réseaux logiques programmés com- prennent des moyens destinés à produire des signaux de commande pour la mémoire ( 28) et un réseau d'émetteurs- récepteurs bidirectionnels ( 30). 23 Dispositif selon la revendication 15, ca- ractérisé en ce que les moyens d'alignement de multiplets ( 18) comprennent en outre des moyens ( 95) pour effectuer une extension de zéros avec cadrage à droite pendant le transfert de l'un au moins-des multiplets vers le bus gé- néral ( 90) à partir de la mémoire ( 28), au cours d'un cy- cle de lecture en mémoire, et des moyens ( 95) pour effec- tuer une extension de signe avec cadrage à droite pendant le transfert de l'un au moins des multiplets vers le bus général ( 90) à partir de la mémoire ( 28) au cours d'un cy- cle de lecture en mémoire. 24 Dispositif caractérisé en ce qu'il comprend, en combinaison: une mémoire ( 28) destinée à enregistrer un ensemble de multiplets d'information numériques, cette mé- moire comprenant au moins un segment de mémoire d'adresses paires ( 110) et au moins un segment de mémoire d'adresses impaires ( 112); un bus général ( 90) destiné à appliquer des multiplets d'information numériques à la mémoire ( 28) et à recevoir des multiplets d'information numériques pro- venant de la mémoire; des moyens émetteurs-récepteurs ( 30) destinés à transférer au moins un multiplet d'un ensemble des multiplets numériques entre la mémoire ( 28) et le bus général ( 90); une première structure de bus de multiplet ( 72, 74, 76, 78) destinée à transférer l'un au moins des multiplets entre le bus général ( 90) et une première bor- ne (B) des moyens émetteurs-récepteurs ( 30);ume sconde st:ucture de bus de multiplet( 82, 84, 86, 88) destinée à transférer l'un au;moins des multiplets entre une seconde borne (A) des moyens émetteurs-récepteurs ( 30) et la mémoire ( 28); des moyens ( 12, 16) destinés à commander des accès d'écriture et de lecture en mémoire commençant à n'impor- te quelle position de multiplet dans la mémoire ( 28); et des moyens ( 10, 14) destinés à commander les moyens émet- teurs-récepteurs ( 30) pendant le transfert de l'un au moins des multiplets entre la mémoire ( 28) et le bus gé- néral ( 90). Dispositif selon la revendication 24, carac- térisé en ce que le segment de mémoire d'adresses paires ( 110) et le segment de mémoire d'adresses impaires ( 112) comprennent des moyens permettant un accès simultané pour effectuer un accès en mémoire portant sur un ensemble de multiplets séquentiels. 26 Dispositif selon la revendication 24, carac- térisé en ce quelles moyens émetteurs-récepteurs compren- nent un ensemble de réseaux d'émetteurs-récepteurs bidi- rectionnels ( 30). 27 Dispositif selon la revendication 26, carac- térisé en ce que chacun des réseaux d'émetteurs-récepteurs bidirectionnels ( 30) comprend un ensemble d'émetteurs-ré- cepteurs de bus bidirectionnels à plusieurs bits ( 32-62). 28 Dispositif selon la revendication 24, carac- térisé en ce que les moyens de commande d'accès en mémoi- re ( 12, 16) comprennent en outre des moyens destinés à écrire et à lire un ensemble de multiplets s'étendant au- delà de limites entre les segments de mémoire. 29 Dispositif selon la revendication 24, carac- térisé en ce que les moyens de commande de mémoire ( 12, 16) et les moyens de commande d'émetteurs-récepteurs ( 10, 14) comprennent un ensemble de réseaux logiques program- mables. 30 Dispositif caractérisé en ce qu'il comprend, en combinaison: une mémoire ( 28) destinée à enregistrer un ensemble de multiplets d'information numériques, cette mémoire comprenant au moins un segment de mémoire d'adres- ses paires ( 110) et au moins un segment de mémoire d'adresses impaires ( 112); un bus général ( 90) destiné à appliquer des multiplets d'information numériques à la mémoire ( 28) et à recevoir des multiplets d'information numériques provenant de la mémoire ( 28); des moyens émet- teurs-récepteurs ( 30) destinés à transférer au moins un multiplet d'un ensemble des multiplets numériques, entre la mémoire ( 28) et le bus général ( 90); une première struc- ture de bus de multiplet ( 72, 74, 76, 78) destinée à trans- férer l'un au moins des multiplets entre le bus général ( 90) et une première borne (B) des moyens émetteurs-récep- teurs ( 30); une seconde structure de bus de multiplet ( 82, 84, 86, 88) destinée à transférer l'un au moins des mul- tiplets entre une seconde borne (A) des moyens émetteurs- récepteurs ( 30) et la mémoire ( 28); des moyens ( 12, 16) destinés à commander des accès d'écriture et de lecture en mémoire commençant à n'importe quelle position de multi- plet dans la mémoire ( 28); des moyens ( 10, 14) destinés à commander les moyens émetteurs-récepteurs ( 30) pendant le transfert de l'un au moins des multiplets entre la mé- moire ( 28) et le bus général ( 90); des moyens ( 95) destinés à effectuer une extension de zéros avec cadrage à droite pen- dant le transfert de l'un au moins des multiplets, au cours d'un cycle de lecture en mémoire; et des moyens ( 95) destinés à effectuer une extension de signe avec ca- drage à droite-pendant le transfert de l'un au moins des multiplets, au cours d'un cycle de lecture en mémoire. 31 Dispositif selon la revendication 30, ca- ractérisé en ce que le segment de mémoire d'adresses pai- res ( 110) et le segment de mémoire d'adresses impaires ( 112) comprennent des moyens pouvant faire l'objet d'un accès simultané pour effectuer un accès en mémoire por- tant sur un ensemble de multiplets séquentiels. 32 Dispositif selon la revendication 30, carac- térisé en ce que les moyens émetteurs-récepteurs compren- nent un ensemble de réseaux d'émetteurs-récepteurs bidi- rectionnels ( 30). 33 Dispositif selon la revendication 32, carac- térisé en ce que chacun des réseaux d'émetteurs-récepteurs bidirectionnels ( 30) comprend un ensemble d'émetteurs- récepteurs de bus bidirectionnels à plusieurs bits ( 32- 62). 34 Dispositif selon la revendication 30, carac térisé en ce que les moyens de commande d'accès en mémoire ( 12, 16) comprennent en outre des moyens destinés à écrire et à lire un ensemble de multiplets s'étendant au-delà des limites entre les segments de mémoire. Dispositif selon la revendication 30, carac- térisé en ce que les moyens de commande-de mémoire ( 12, 16) et les moyens de commande d'émetteurs-récepteurs ( 10, 14) comprennent un ensemble de réseaux logiques program- mables. 36 Dispositif selon la revendication 31, carac- térisé en ce que chacun des segments de mémoire ( 110, 112) comprend des ensembles identiques de plusieurs réseaux lo- giques programmables. 37 Dispositif selon la revendication 30,_carac- térisé en ce que les moyens d'extension de signe ( 95) comprennent des moyens destinés à examiner un bit de plus fort poids d'un multiplet de plus fort poids, pour la dé- terminatîon de l'extension de signe. 38 Dispositif caractérisé en ce qu'il comprend, en combinaison: un réseau d'émetteurs-récepteurs bidirec- tionnels ( 30) comprenant un ensemble d'émetteurs-récepteurs bidirectionnels à plusieurs bits ( 32-62), chaque émetteur- récepteur étant capable de transférer au moins un multi- ple d'information numérique; un premier bus ( 72, 74, 76, 78) comprenant un ensemble de multiplets, chacun de ces multiplets de bus connectant un multiplet d'un bus général ( 90) à un premier accès (B) d'un premier groupe d'émet- teurs-récepteurs ( 32-62), en parallèle les uns par rap- port aux autres; le bus général ( 90) étant connecté à un ensemble de premiers bus ( 72, 74, 76, 78) de façon à échanger de l'information numérique comprenant un ensem- ble de multiplets, avec un segment de mémoire d'adresses paires ( 110) et un segment de mémoire d'adresses impaires ( 112); un second bus ( 82, 84, 86, 88) comprenant un ensem- ble de multiplets, chacun de ces multiplets de bus connec- tant un multiplet d'un réseau de mémoire ( 28) des segments de mémoire ( 110, 112) à une seconde borne (A) d'un second groupe des émetteursrécepteurs ( 32-62), en parallèle les uns par rapport aux autres; un circuit logique de commande de mémoire ( 12, 16), réagissant à des signaux d'adressage de mémoire, connecté au réseau de mémoire ( 28) pour comman- der des accès d'écriture et de lecture sur des limites de multiplets, à l'intérieur de chaque segment de mémoire ( 110, 112) et à cheval sur les limites entre segments de mémoire; et un circuit logique de commande d'émetteurs-ré- cepteurs ( 10, 14), réagissant à des signaux d'adressage de mémoire, connecté au réseau d'émetteurs-récepteurs ( 30) pour commander le transfert d'au moins un multiplet parmi l'ensemble de multiplets d'information, entre le réseau de mémoire ( 28) et le bus général ( 90). 39 Dispositif selon la revendication 38, carac- térisé en ce que le segment de mémoire d'adresses paires ( 110) et le segment de mémoire d'adresses impaires ( 112) comprennent des moyens pouvant faire l'objet d'un accès simultané pour effectuer un accès en mémoire portant sur un ensemble de multiplets séquentiels. Dispositif selon la revendication 38, carac- térisé en ce que le premier groupe d'émetteurs-récepteurs ( 32-62) assure le transfert d'un multiplet du bus général ( 90) vers n'importe quelle position de multiplet dans le réseau de mémoire ( 28), et à partir de n'importe quelle position de multiplet dans le réseau de mémoire. 41 Dispositif selon la revendication 38, carac- térisé en ce que le second groupe d'émetteurs-récepteurs ( 32-62) assure le transfert d'un multiplet du réseau de mémoire ( 28) vers n'importe quelle position de multiplet du bus général ( 90) et à partir de n'importe quelle posi- tion de multiplet du bus général. 42 Dispositif selon la revendication 38, carac- térisé en ce que le circuit logique de commande de mémoi- re ( 12, 16) et le circuit logique de commande d'émetteurs- récepteurs ( 10, 14) comprennent un ensemble de réseaux lo- giques programmables. 43 Dispositif caractérisé en ce qu'il comprend, en combinaison: un réseau d'émetteurs-récepteurs bidirec- tionnels ( 30) comprenant un ensemble d'émetteurs-récep- teurs bidirectionnels à plusieurs bits ( 32-62), chaque émetteurrécepteur étant capable de transférer au moins un multiplet d'information numérique; un premier bus ( 72, 74, 76, 78) comprenant un ensemble de multiplets, chacun de ces multiplets de bus connectant un multiplet d'un bus général ( 90) à une première borne (B) d'un premier groupe des émet- teurs-récepteurs ( 32-62), en parallèle les uns par rapport * aux autres; le bus général ( 90) étant connecté à un ensem- ble des premiers bus ( 72, 74, 78), pour échanger une in- formation numérique comprenant un ensemble de multiplets, avec un segment de mémoire d'adresses paires ( 110) et un segment de mémoire d'adresses impaires ( 112); un second bus ( 82, 84, 86, 88) comprenant un ensemble de multiplets, chacun des multiplets du bus connectant un multiplet d'un réseau de mémoire ( 28) des segments de mémoire ( 110, 112) à une seconde borne (A) d'un second groupe des émetteurs- récepteurs ( 32-62), en parallèle les uns par rapport aux autres; un circuit logique de commande de mémoire ( 12, 16) réagissant à des signaux d'adressage de mémoire, con- necté au réseau de mémoire ( 28) pour commander des accès d'écriture et de lecture sur des limites de multiplets à l'intérieur de chacun des segments de mémoire ( 110, 112) et à cheval sur les limites entre les segments de mémoire; un circuit logique de commande d'émetteurs- récepteurs ( 10, 14) réagissant à des signaux d'adressage de mémoire, con- necté au réseau d'émetteurs-récepteurs ( 30) pour commander le transfert d'au moins un multiplet de l'ensemble de mul- tiplets d'information, entre le réseau de mémoire ( 28) et le bus général ( 90); des moyens ( 95) connectés au circuit logique de commande de mémoire ( 12, 16) pour effectuer une extension de zéros avec cadrage à droite pendant le trans- fert de l'un au moins des multiplets, au cours d'un cycle de lecture en mémoire; et des moyens ( 95) connectés au circuit logique de commande de mémoire ( 12, 16) pour effectuer une extension de signe avec cadrage à droite pendant le trans- fert de l'un au moins des multiplets, au cours d'un cycle de lecture en mémoire. 44 Dispositif selon la revendication 43, caracté- risé en ce que le segment de mémoire d'adresses paires ( 110) et le segment de mémoire d'adresses impaires ( 112) compren- nent des moyens pouvant faire l'objet d'accès simultanés pour effectuer un accès en mémoire portant sur un ensemble de multiplets séquentiels. Dispositif selon la revendication 43, carac- térisé en ce que le premier groupe d'émetteurs-récepteurs ( 32-62) assure le transfert d'un multiplet du bus général ( 90) vers n'importe quel multiplet dans le iréseau de mé- moire ( 28) et à partir de n'importe quel multiplet dans le réseau de mémoire. 46 Dispositif selon la revendication 43, carac- térisé en ce que le second groupe d'émetteurs-récepteurs ( 32-62) assure le transfert d'un multiplet du réseau de mémoire ( 28) vers n'importe quelle position de multiplet du bus général ( 90) et à partir de n'importe quelle posi- tion de multiplet du bus général, 47 Dispositif selon la revendication 43, carac- térisé en ce que le circuit logique de commande de mémoire ( 12, 16) et le circuit logique de commande d'émetteurs- récepteurs ( 10, 14) comprennent un ensemble de réseaux lo- giques programmables. 48 Dispositif selon la revendication 43, carac- térisé en ce que les moyens d'extension de signe compren- nent des moyens ( 95) destinés à examiner un bit de plus fort poids d'un multiplet de plus fort poids pour la dé- termination de l'extension de signe. 49 Procédé pour accéder à une mémoire offrant la possibilité d'adressage de multiplets, caractérisé en ce que: on applique des multiplets d'information numéri- ques à un bus général ( 90); on transfère ces multiplets, sur une première structure de bus de multiplet ( 72, 74, 76, 78) entre le bus général ( 90) et des moyens émetteurs- récepteurs bidirectionnels ( 30); on effectue un alignement de multiplets avec les moyens émetteurs-récepteurs ( 30); onvtransfère les multiplets, sur une seconde structure de bus demultiplet ( 82, 84, 86, 88)yentre les moyens émetteurs- récepteurs bidirectionnels ( 30) et la mémoire ( 28); on com- mande des cycles d'écriture et de lecture de la mémoire ( 28) avec des réseaux logiques programmés ( 12, 16); et on commande les moyens émetteurs-récepteurs bidirectionnels avec ces réseaux logiques programmés ( 10, 14). Procédé selon la revendication 49, caracté- risé en ce que la mémoire ( 28) comprend au moins un ré- seau de mémoire d'adresses paires ( 110 et au moins un ré- seau de mémoire d'adresses impaires ( 112), et ces réseaux de mémoire peuvent faire l'objet d'accès simultanés pour effectuer un accès en mémoire portant sur un ensemble de multiplets séquentiels. 51 Procédé selon la revendication 50, caracté- risé en ce que l'opération de commande des cycles d'écri- ture et de lecture pour les multiplets numériques fait appel à des moyens permettant à l'écriture et à la lecture de commencer à n'importe quelle position de multiplet dans la mémoire ( 28) et de s'étendre au-delà de limites de la mémoire. 52 Procédé selon la revendication 49, caracté- risé en ce que les moyens émetteurs-récepteurs bidirec- tionnels comprennent un ensemble de réseaux d'émetteurs- récepteurs bidirectionnels ( 30), et chacun de ces réseaux comprend un ensemble d'émetteurs-récepteurs de bus bidirec- tionnels à plusieurs bits ( 32-62). 53 Procédé pour accéder à une mémoire ( 28) of- frant la possibilité d'adressage de multiplets, caracté- risé en ce que: on applique des multiplets d'information numériques à un bus général ( 90); on transfère ces multi- plets, sur une première structure de bus de multiplet ( 72, 74, 76, 78), entre le bus général ( 90) et des moyens émet- teurs-récepteurs bidirectionnels ( 30); on effectue un ali- gnement de multiplets avec les moyens émetteurs-récepteurs ( 30); on transfère ces multiplets, sur une seconde struc- ture de bus de multiplet ( 82, 84, 86, 88) entre les moyens émetteursrécepteurs bidirectionnels ( 30) et la mémoire ( 28); on commande des cycles d'écriture et de lecture de la mémoire ( 28) avec des réseaux logiques programmés ( 12, 16); on commande les moyens émetteurs-récepteurs bidirec- tionnels ( 30) accomplissant l'alignement de multiplets, avec ces réseaux logiques programmés (-10, 14); on effec- tue une extension de zéros avec cadrage à droite lorsqu'on transfère l'un au moins des multiplets vers le bus général ( 90) pendant un cycle de lecture en mémoire; et on effec- tue une extension de signe avec cadrage à droite lorsqu' on transfère l'un au moins des multiplets vers le bus géné- ral ( 90) pendant un cycle de lecture en mémoire. 54 Procédé selon la revendication 53, caracté- risé en ce que la mémoire ( 28) comprend au moins un ré- seau de mémoire d'adresses paires ( 110) et au moins un ré- seau de mémoire d'adresses impaires ( 112), et ces réseaux de mémoire peuvent faire l'objet d'accès simultanés pour effectuer un accès en mémoire portant sur un ensemble de multiplets séquentiels. Procédé-selon la revendication 54, caracté risé en ce que l'opération de commande des cycles d'écri- ture et de lecture pour les multiplets numériques fait appel à des moyens permettant à l'écriture et à la lecture de commencer à n'importe quelle position de multiplet dans la mémoire ( 28) et de s'étendre au-delà de limites de la mémoire. 56 Procédé selon la-revendication 53, caracté- risé en ce que les moyens émetteurs-récepteurs bidirec- tionnels comprennent un ensemble de réseaux d'émetteurs- récepteurs bidirectionnels ( 30), et chacun de ces réseaux comprend un ensemble d'émetteurs-récepteurs de bus bidirec- tionnels à plusieurs bits ( 32-62). 57 Procédé selon la revendication 53, caracté- risé en ce que l'opération d'extension de signe avec ca- drage à droite est effectuée en employant des moyens ( 95) pour examiner un bit de plus fort poids d'un multiplet de plus fort poids pour la détermination de l'extension de si- gne.