FR 2531790 A1 19840217 FR 8313225 A 19830811 La présente invention se rapporte aux tampons de sortie pour des composants électriques numériques comme des convertisseurs analogiquesnumériques Plus particulièrement, l'invention concerne un tampon de sortie à trois états pour communiquer avec une ligne omni- bus à conducteurs multiples. Il existe de nombreux composants électroniques qui doivent transférer uw sian 1 d sortie à plusieurs bits sur une ligne omnibus à conducteurs multiples par laquelle des signaux numériques provenant d'autres équi- pements doivent circuler sur une base de temps partagé. Pour répondre à cet autre trafic, il est de pratique courante d'utiliser un tampon de sortie qui a trois états avec le composant qui transfère des données Dans son "troisième état", un tel tampon présente à la ligne omni- bus une impédance de sortie élevée de sorte que le trafic sur la ligne provenant d'un autre équipement n'est pas modifié Lorsqu'il est nécessaire que le composant délivre un signal numérique sur la ligne omnibus, le tampon est commuté de son troisième état à l'état de données dans lequel des données de sortie sont délivrées par le composant à la ligne omnibus sous la forme de " 1 " ou " O " Après la fourniture des données, le tampon de sortie est ramené à son état de haute impédance. Pour l'efficacité des transmissions de données, il importe que le passage entre les états soit effectué à grande vitesse En général, ce résultat est obtenu en utilisant des transistors qui ont été optimisés pour une commutation rapide, comme ceux réalisés pour la logique TTL (logique à transistor-transistor) Mais certains compo- sants sont réalisés par des processus de circuits intégrés qui produisent des transistors incapables de cette commu- tation rapide Par exemple, des procédés ont été dévelop- pés pour produire à la fois des transistors linéaires et des transistors en modes inversés (appelés transistors I 2 L) sur la même pastille, et selon ces procédés compatibles, les transistors ont, de par leur nature, des temps d'emmagasinage relativement longs ralentissant leur fonc- tionnement Ainsi, le besoin est apparu d'un tampon de sortie à trois états qui utilisent les transistors relati- vement lents produits par ces procédés, tout en permettant un fonctionnement rapide dans le transft S données vers une ligne omnibus d; a rn 4 ssion Dans un mode de réalisation qui sera décrit en détail par la suite, l'invention concerne donc un tampon de sortie à trois états comportant des transistors liné- aires courants et possédant des caractéristiques spéciales pour assurer une commutation rapide entre le troisième état et l'état de données Selon un aspect de ce mode de réali- sation, des transistors spéciaux de commande sont prévus pour forcer de façon active les deux transistors de sortie du tampon dans leur état bloqué, produisantainsi une impédance de sortie élevée Selon un autre aspect de ce mode de réalisation, les transistors de commande sont attaqués de façon active à la fois au déblocage et au blo- cage pour améliorer leur vitesse de fonctionnement Selon un autre aspect encore, un collecteur auxiliaire en mode inversé est incorporé dans l'un des transistors de sortie pour réduire la charge emmagasinée dans ce transistor et pour assurer que l'autre transistor de sortie soit main- tenu de façon positive dans l'état bloqué. Un tampon de sortie à trois états selon l'in- vention permet une commutation rapide entre le troisième état, ou état de haute impédance et l'état de sortie de données, dans un sens et dans l'autre Il n'est pas nécessaire que Le passage entre les états de données de niveau haut et de niveau bas se fasse à une vitesse élevée car cette commutation de données se produit quand le tampon se trouve dans le troisième état, isolé de la ligne omnibus. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre. Sur le dessin annexé, donné uniquement à titre d'exemple nullement limitatif La figure unique représente le schéma d'un étage d'un tampon de sortie à trois états et à étages multiples avec e I&circu-i*t-commun de commande de tous les étages du circuit tampon. Le circuit représenté sur la figure est un tampon de sortie à trois états utilisé avec un convertisseur analogique-numérique tel que celui décrit dans la demande de brevet des Etats-Unis d'Amérique N O 931 960 déposée le 8 août 1978 au nom de M A Maidique et A P Brokaw Ce type de convertisseur comporte à la fois des transistors linéaires en mode normal et des transistors en modes inversés (appelés des transistors 12 L) qui sont formés ensemble sur une même pastille de circuits intégrés par un processus linéaire compatible -I 2 L Les transistors linéaires réalisés selon ce procédé ne sont pas optimisés pour une commutation rapide et tendent à avoir des temps d'emmagasinage relativement longs ralentissant leur fonctionnement, par exemple par rapport aux transistors généralement fabriqués pour des circuits logiques TTL. Un convertisseur analogique-numérique comporte un nombre prédéterminé de bits de sortie (par exemple 8 bits ou 12 bits) et le tampon de sortie de ce convertisseur comporte un étage tampon pour chaque bit de sortie Le circuit représenté sur la figure comporte un tel étage tampon 10 et une partie d'un second étage tampon 12 iden- tique pour un autre bit Les deux étages peuvent passer au troisième état ou état de sortie à haute impédance par un circuit de commande commun désigné par 14 et destiné à produire un signal de commande de troisième état sur une ligne de commande commune 16. L'étage tampon de sortie 10 reçoit son bit de donnée de sortie d'une ligne de données 18 connectée au convertisseur analogique-numérique (nonreprésenté) Cette ligne est connectée dans le tampon à la base d'un transistor haut est appliqué par deux résistances R 4, R 5 aux bases des transistors de commande respectifs, Q 4, Q 5 Le col- lecteur de Q 4 est connecté au collecteur de Ql et le collecteur de Q 5 est connecté à l'émetteur de Qi Quand Q 4 est débloqué, il assure l'attaque de Q 2 pour abaisser le niveau de la base de ce transistor Simultanément, Q 5 est débloqué pour abaisser la base de Q 3 Ainsi, Q 2 et Q 3 sont bloqués de façon active par les sorties Q 4 et Q 5 qui sont prioritaires sur les signaux de données de Q 2 et Q 3. Une transition rapide se produit sur la ligne de sortie 24 d'un état de données ou l'autre ( 1 ou 0) à l'état de haute impédance. Quand le tampon 10 se trouve à l'état de haute impédance, la base de Ql peut être amenée au niveau haut ou au niveau bas sans affecter la ligne de sortie de tampon 24 Quand la ligne de commande 16 passe au niveau bas, Q 4 et Q 5 sont bloqués, libérant les bases de Q 2 et Q 3 et ramenant le tampon en condition de sortie de données. Si la base de Qi est négative quand la ligne de commande 16 passe au niveau bas, aucune attaque n'est appliquée a? la base de Q 3 et la jonction de R 2 et R 3 n'est plus maintenue au niveau bas Etant donné que R 3 est connectée à la ligne d'alimentation positive 20, la tension à la jonction de R 2 et R 3 s'élève et la base de Q 2 est amenée à être positive Il en résulte que la ligne de sortie est attaquée dans le sens positif pour produire une sortie " 1 ". Par contre, si la base de Qi est attaquée dans le sens positif quand La ligne de commande commune 16 passe au niveau bas, l'attaque de base entraîne le déblocage de Qi Le courant provenant de R 3, libéré par Q 4 passe par Qi vers la base de Q 3 qui est alors libéré par Q 5 Il en résulte que Q 3 est est débloqué et la ligne de sortie 24 indique une sortie " O ". Comme cela ressort de façon évidente de la description ci-dessus, au passage à l'état de haute impédance, les transistors qui doivent être bloqués sont attaqués de façon active à l'état bloqué Il faut également noter que le temps d'emmagasinage charge Qi (qui n'a pas d'at- taque de-blocage autre que le niveau logique intérieur) n'est pas un facteur car il n'est pas nécessaire de le bloquer pour terminer toutes les opérations de commuta- tion en temps critique. Une autre caractéristique importante du tampon est qu'il comporte un collecteur de détection de sa- turation pour le transistor Q 3 de sortie inférieure Ce collecteur de détection de saturation est indiqué sur la figure par l'émetteur supplémentaire 30 qui est dirigé vers le haut Ce collecteur est en effet un transistor en mode inversé intégré avec Q 3 et il est prévu pour éviter un problème qui pourrait autrement apparaître à l'état de sortie " O ", c'est-à-dire lorsque Q 3 est débloqué et Q 2 doit être bloqué. Le problème résulte du fait que dans ces condi- tions, la tension de collecteur de Qi (qui attaque la base de Q 2) est plus positive que la base de Q 3, en raison de la tension de saturation de Q 1 Si R 2 n'étaitpas présente, la jonction base-émetteur de Q 2 pourrait être polarisée dans le sens direct si la tension de collecteur de Q 3 était suffisamment basse sous l'effet d'une charge légère. Par conséquent, un courant indésirable pourrait circu- ler dans ces conditions depuis la ligne d'alimentation positive 20 vers la ligne commune 22 par les transistors Q 2, Q 3, connectés en série. Pour éviter ce problème, le transistor de sortie inférieur Q 3 est formé avec une région N+ supplémen- taire 30, avec une diffusion normale d'émetteur Cette région se comporte comme un collecteur en mode inversé pour certains des électrons injectés dans la base quand la tension de collecteurs en mode normal de Q 3 commence à décroître au-dessous de la tension de base Ce collec- teur 30 en mode inversé est débloqué à l'approche de la saturation de tension de Q 3 et produit un courant dans R 2 de manière à développer aux bornes de cette résistance une chute de tension correspondante Cette chute de tension réduit la tension de base de Q 2 et l'empêche d'être pola- risée dans le sens direct suffisamment pour permettre qu'un courant substantiel circule dans les deux transis- tors de sortie Q 2 et Q 3. L'utilisation du collecteur 30 en mode inversé est supérieure à une disposition courante dans laquelle un transistor en connexion Darlington est utilisé comme la partie supérieure du circuit symétrique Le circuit Darlington présente l'inconvénient qu'il est difficile de bloquer le transistor de sortie réelle en attaquant la base de ce circuit Darlington en raison du O élevé et des fortes capacités parasites de base du composant linéaire Elle est également supérieure aux autres cir- cuits qui utilisent une diode en série avec un seul composant de sortie. La supériorité du présent mode de réalisation est particulièrement évidente au passage du troisième état à l'étage de données " 1 " Lorsque Q 5 libère la partie inférieure de R 3, il suffit que sa tension s'élève d'en- viron une tension base-émetteur (VBE) pour polariser Q 2 dans le sens direct et transmettre la tension croissante à la sortie Dans des circuits courants, l'attaque du transistor symétrique supérieur doit s'élever environ au double avant que la sortie ne réagisse Cette différence est particulièrement importante dans le cas d'utilisation des transistors linéaires dont les fortes capacités parasites limitent sévèrement la fréquence de transistion de noeuds intérieurs et par conséquent de la sortie. Une autre fonction encore est remplie par R 2 en combinaison avec le collecteur 30 en mode inversé. Quand le circuit passe à l'état de données " O ", une attaque nettement plus élevée est prévue pour Q 3 afin d'assurer une commutation rapide Cette attaque plus élevée conduit à une charge de base excessive qui, dans des conditions normales, ralentirait le blocage du transistor Q 3 quand le circuit revient au troisième état. Mais, quand Q 3 commence à se saturer et débloque le collecteur 30 en mode inversé, son attaque de base est réduite de la valeur du courant de collecteur Grâce à un choix approprié de la valeur de R 2, il peut être assuré que Q 2 est maintenu bloqué avec sécurité sans permettre la saturation du collecteur 30 en mode inversé Il en résulte l'élimination du courant d'attaque de base pro- venant de R 3 dépassant celle qui est nécessaire pour main- tenir Q 3 simplement saturé Par conséquent, la charge excessive de base est réduite et le temps de commutation de l'état de données " O " au troisième état-est réduit. La ligne 16 qui commande l'état d'un certain nombre d'étages tampon (dont l'étage 10 en est un) est activée par le collecteur de Q 6 faisant partie du circuit commun de commande 14 Ce circuit reçoit un signal d'entrée désigné par Bl E servant à déclencher le passage au troisième état. Quand le transistor de sortie Q 6 du circuit de commande est bloqué, la résistance R 6 connectée à la ligne d'alimentation positive 20 fait passer à l'état positif le collecteur de Q 6 et la ligne de commande Cela entraîne que les paires de transistors de commande dans chaque étage tampon, par exemple Q 4 et Q 5 sont débloquées et que tous les étages tampons passent au troisième état de haute impédance. Si Q 6 est débloqué, il dérive le courant provenant de R 6 et attaque au niveau la ligne commune de commande 16 Cela abaisse le potentiel des bases de Q 4, Q 5 et des paires correspondantes de transistors dans les autres étages tampons Ce blocage élimine rapidement les charges de base emmagasinées de sorte que les transistors de commande se bloquent et libèrent le tamtpon pour émettre des données vers la sortie. Il est souhaitable de commuter rapidement Q 6, aussi bien au blocage qu'au déblocage Quand Q 6 est débloqué, il est souhaitable d'attaquer fortement la base pour une commutation rapide Un courant d'attaque est fourni par la ligne positive 20, par l'intermédiaire de R 7 et R 8 Quand le collecteur de Q 6 passe au niveau bas, il est souhaitable de réduire l'attaque de base à une valeur juste suffisante pour maintenir la sortie au niveau bas Cela réduit au minimum la charge de base em- magasinée et permet à Q 6 d'être bloqué rapidement à la transition de l'état de données au troisième état. La diode d'écrétage Q 7 contrôle l'attaque de Q 6 Quand le collecteur de Q 6 passe à saturation, Q 7 est polarisé dans le sens direct et reçoit le courant -d'atta- que de R 7 La chute de tension aux bornes de R 8 est stabilisée comme une fraction de Q 6 ' en fonction de VBE par la présence de R 9 Il en résulte que la tension de collecteur saturée de Q 6 peut être contrôlée de façon à être suffisamment basse pour attaquer à l'état de blocage les transistors de commande mais sans imposer une pénalité substantielle de temps d'emmagasinage au blocage ultérieur de Q 6. L'attaque de Q 6 est commandée par Q 8 Quand Q 8 est bloqué, Q 6 passe à la saturation contrôlée comme décrit ci-dessus Quand Q 8 est débloqué, il assure l'attaque de Q 6 qui est bloqué L'attaque au déblocage de Q 8 est limitée d'une manière assez analogue à celle dont Q 7 commande Q 6 Le rapport entre R 10 et R 11 est choisi pour produire une fraction de VBE de Q 8 aux bornes de R 10 quand Q 8 est débloqué Il en résulte que la jonction base-émetteur Q 9 est-polarisée dans le sens direct quand la tension du collecteur Q 8 décro Xt Cela fait circuler à son tour un courant de R 12 qui est la source de courant d'attaque de-base depuis la ligne positive 20 vers Q 8. La chute de tension aux bornes de R 10 est choisie de manière que lorsque le collecteur de Q 8 décroît jusqu'à une tension qui assure que Q 6 soit bloqué, Q 9 soit débloqué, limitant l'attaque de base et évitant la saturation complète de QB Cela a pour effet de réduire au minimum le temps d'emmagasinage de Q 8 et de réduire également la plage d'excursion de tension de base appliquée à Q 6 Grâce à la réduction de cette excursion, le temps nécessaire pour que Q 6 soit débloqué après le blocage de Q 8 est réduit. En outre, Q 9 aide à établir le niveau seuil de tension d'entrée pour l'entrée de commande à trois états Le rapport entre R 13 et R 11 est choisi de manière que lorsque Q 8 est débloqué, mais non attaqué de façon excessive, la tension en haut de R 13 soit de VBE supé- rieure à la tension seuil voulue Quand Q 9 est polarisé dans le sens direct, prélevant un courant d'attaque exces- sif de R 12, il réduit automatiquement la tension à cette valeur - Quand la base de Q 10 est au-dessus du seuil, ce transistor est bloqué et le courant provenant de R 12 attaque la base de Q 8 par les résistances Les valeurs des résistances sont choisies de manière que la tension en haut de R 13 soit stabilisée par Q 9 à une valeur - égale au seuil voulu plus une fois VBE Quand la tension appliquée à la base de Q 10 à l'entrée HBE est réduite vers le seuil, Q 10 est polarisé dans le sens direct et commence à recevoir le courant de R 12 Quand HBE passe au-dessous du seuil, Q 1 o conduit plus que l'excès d'attaque et l'attaque de base de Q 8 est réduite Enfin, quand HBE passe par le niveau logique inférieur (zéro), l'attaque de Q 8 est réduite de manière que R 11 le bloque Ensuite, Q 6 est débloqué et le tampon passe du troisième état à l'état de données, de la manière déjà décrite. Les transistors qui fonctionnent à saturation ou au voisinage sont également prévus avec un recouvrement isolant de diffusion de base, agencé pour suivre étroi- tement le contour de diffusion normale de base Il existe une étroite région épitaxiale intermédiaire de manière que la base NPN et le recouvrement forment respec- tivement l'émetteur et le collecteur d'un transistor PNP latéral dont la base est le collecteur NPN Cela entraîne des trous injectés dans la région épitaxiale N par un courant de base NPN excessif dans le mode saturé Ce recouvrement aide à accélérer le blocage de Q 4 et Q 5 pour lesquels n'est prévue aucune autre disposition anti-saturation et apporte une certaine amélioration dans le temps de blocage de Q 3, Q 6 et Q 8. Si cela est souhaité, le fonctionnement des transistors Q 4 et Q 5 peut encore être accéléré en les agençant avec des écréteurs de saturation sous la forme d'un collecteur inversé supplémentaire Un tel collecteur, comme le collecteur 30 de Q 3, pourrait être connecté directement à la base du transistor respectif et utilisé pour réduire un excès d'attaque. Il faut noter en regard de la figure que les collecteurs de Qi et Q 6 comportent deux contacts séparés prévus pour améliorer les performances Ces contacts sépa- rés permettent que la résistance en série associée avec le contact du collecteur réel par l'intermédiaire de-la couche encastrée et la résistance de couche épitaxiale soit isolée en série avec la résistance chutrice R 3, R 6 respectivement De cette manière, une tension plus proche de la tension réelle au collecteur du transistor impliqué peut être utilisée pour attaquer les charges respectives. Un seul mode de réalisation a été décrit en détail ci-dessus, mais il est bien évident que de nom- breuses variantes et modifications peuvent y être apportées sans sortir du cadre ni de l'esprit de l'in- vention. REVENDICATIONS 1 Tampon de sortie à trois états, à étages multiples destiné à coupler un composant électronique produisant une sortie numérique à plusieurs bits avec une ligne monibus à plusieurs conducteurs par laquelle circulent également des signaux numériques provenant d'autres dispositifs, caractérisé en ce que chaque étage du tampon comporte des' transistors de sortie (Q 2, Q 3) connectés entre des potentiels d'alimentation supérieur et inférieur ( 20,22), une ligne de sortie ( 24) connectée auxdits transistors, un circuit logique de données ( 10) comprenant une entrée' ( 18) pour recevoir un bit de données correspondant provenant dudit composant et un circuit de sortie produisant des signaux de données correspondant à l'état dudit bit de données, un dispositif (Ql) couplant lesdits signaux de données avec lesdits transistors de sortie pour produire un bit de sortie correspondant à ladite ligne desortie, une ligne de commande ( 16) commune pour tous les étages du tampon et commutable dans 'un état de commande prédéterminé produisant un signal de commande pour établir une sortie du tampon à haute impédance et des transistors de commande (Q 4, Q 5) compre- nant un dispositif d'entrée couplé avec ladite ligne de commande et un dispositif de sortie connecté auxdits transistors de sortie, lesdits transistors de commande étant normalement bloqués et isolés effectivement desdits transistors de sortie quand ledit signal de commande est au niveau " O " afin de permettre que lesdits transistors de sortie réagissent auxdits signaux de données en corres- pondance avec l'état dudit bit de données du composant, lesdits transistors de commande ayant pour fonction, en réponse audit signal de commande, de débloquer lesdits transistors de sortie de manière à surmonter lesdits signaux de données et produire une transition rapide à l'état de sortie du tampon à haute impédance. 2 Tampon de sortie selon la revendication 1, caractérisé en ce que lesdits transistors de sortie consistent en deux transistors de sortie (Q 2,Q 3) connectés en série entre lesdits potentiels d'alimentation, ladite ligne de sortie ( 24) étant connectée au point commun entre lesdits transistors, ledit circuit logique de données comprenant des première et seconde sorties pro- duisant les signaux de données directs et inversés, ledit dispositif de couplage (Ql) servant à coupler lesdits signaux de données directs et inversés aux bases desdits transistors de sortie respectivement pour débloquer l'un ou l'autre en fonction de l'état du bit de données, ledit dispositif de sortie des transistors de commande (Q 4,Q 5) étant connecté aux bases des deux transistors de sortie, lesdits transistors de sortie servant, quand lesdits transistors de commande sont bloqués, à réagir de façon complémentaire auxdits signaux de données directs et inversés, lesdits transistors de commande ayant pour fonction, en réponse audit signal de commande, d'abaisser les bases des deux transistors de sortie simultanément de manière à surmonter celui desdits signaux de données qui est au niveau " 1 ". 3 Tampon de sortie selon la revendication 2, caractérisé en ce que lesdits transistors de commande consistent en un premier et un second transistors de com- mande (Q 4, Q 5) dont les bases sont attaquées par ladite ligne de commande commune, un premier dispositif connec- tant le collecteur dudit premier transistor de commande à une ligne aboutissant à la base de l'un desdits tran- sistors de sortie et un second dispositif connectant le collecteur dudit second transistor de commande à une ligne aboutissant à la base de l'autre transistor. 4 Tampon de sortie selon la revendication 3, caractérisé en ce que ledit circuit logique de données, comporte un transistor de données (Qi) dont la base est connectée à une ligne de données, le collecteur dudit transistor de données étant connecté à la base de l'un desdits transistors de sortie, l'émetteur dudit transistor de données étant connecté à la base de l'autre desdits transistors de sortie. Tampon de sortie selon la revendication 3, caractérisé en ce qu'un premier desdits premiers transis- tors de sortie (Q 2, Q 3) comporte un élément de détection de saturation ( 30) qui développe la circulation d'un - courant quand ce transistor de sortie approche de la saturation et un circuit réagissant à ladite circulation d'un courant en réduisant l'attaque dudit premier transis- tor de sortie pour obtenir un fonctionnement plus rapide lorsqu'il est ensuite bloqué. 6 Tampon de sortie selon la revendication 5, caractérisé en ce que ledit élément ( 30) est couplé avec ledit circuit logique de données pour en recevoir une partie du courant qui sert normalement à l'attaque dudit premier transistor de sortie. 7 Tampon de sortie selon la revendication 3, caractérisé en ce qu'un premier desdits transistors de sortie (Q 2,Q 3) est formé avec un élément de détection de saturation ( 30) qui développe la circulation d'un courant quand ce transistor de sortie approche de la saturation et un circuit réagissant à ladite circulation d'un courant en réduisant l'attaque de l'autre transistor de sortie pour assurer qu'il soit à l'état bloqué quand ledit premier transistor de sortie est débloqué. 8 Tampon de sortie selon la revendication 7, caractérisé en ce que ledit circuit comporte une résistance (R 2) connectée entre ledit circuit logique de données et l'électrode de commande dudit autre transistor de sortie, ladite circulation d'un courant passant par ladite résis- tance et réduisant la tension de ladite électrode de commande de manière à assurer que l'autre transistor de sortie reste bloqué. 9 Tampon de sortie selon la revendication 3, caractérisé en ce que lesdits transistors de commande (Q 4, Q 5) sont prévus avec un dispositif qui accélère le blocage. Tampon de sortie selon la revendication 9, caractérisé en ce que ledit dispositif d'accélération consiste en un recouvrement d'isolant à diffusion de base. 11 Tampon de sortie selon la revendication 9, caractérisé en ce que ledit dispositif d'accélération consiste en des écréteurs à saturation sous la forme d'un collecteur en mode inversé. 12 Tampon de sortie selon la revendication 11, caractérisé en ce que le collecteur en mode inversé est connecté à la base du transistor respectif. 13 Tampon de sortie selon la revendication 2, caractérisé en ce qu'il comporte un circuit de commande commun ( 14) connecté à ladite ligne de commande ( 16) pour produire des signaux de commande desdits transistors de commande (Q 4,Q 5), ledit circuit de commande comprenant un dispositif (Q 6, Q 7) qui développe des signaux d'atta- que active à la fois pour l'état débloqué et l'état bloqué desdits transistors de commande afin de réduire les temps d'emmagasinage de ces transistors et améliorer ainsi la vitesse de commutation. 14 Tampon de sortie selon la revendication 13, caractérisé en ce que ledit circuit de commande-( 14) comporte un transistor de signaux d'attaque (Q 7) dont le collecteur est connecté à ladite ligne de commande, une résistance (R 6) connectée entre ce collecteur et la ligne d'alimentation, le courant dans ladite résistance attaquant lesdits transistors de commande à l'état débloqué quand ledit transistor de signaux d'attaque est bloqué; et ledit transistor de signaux d'attaque servant, lorsqu'il est débloqué, à écouler le courant par ladite résistance. Tampon de sortie à trois états, à étages multiples destiné à coupler un composant d'électronique produisant une sortie numérique à plusieurs bits, avec une ligne omnibus à plusieurs conducteurs par laquelle doivent également circuler des signaux numériques provenant 2 531790 d'autres dispositifs, caractérisé en ce que chaque étage du tampon comporte des transistors de sortie (Q 2, Q 3) connectés entre des potentiels d'alimentatïon supérieur et inférieur ( 20,22) une ligne de sortie ( 24) connectée auxdits transistors de sortie, un circuit logique de données ( 10) couplé avec lesdits transistors de sortie pour produire un bit de sortie correspondant sur ladite ligne de sortie, une ligne de commande ( 16) commune à tous les étages du tampon et produisant un signal de commande " 1 P ou O " pour établir une sortie du tampon à haute impédance et des transistors de commande (Q 4, Q 5) comprenant un dispositif d'entrée couplé avec ladite ligne de commande et un dispositif de sortie couplé avec lesdits transistors de sortie pour bloquer lesdits transistors de sortie, un circuit de commande commun ( 14) couplé avec ladite ligne de commande pour la faire passer entre les temps " 1 " et les temps " O ", ledit circuit de commande commun comprenant un dispositif (Q 6, Q 7) pour développer des signaux d'atta- que active pour les états " 1 " et 'V O " de ladite ligne de commande. 16 Tampon de sortie selon la revendication 15, caractérisé en ce que lesdits de sortie consistent en deux transistors de sortie (Q 2, Q 3) connectés en-série entre lesdits potentiels d'alimentation, ladite ligne de sortie étant connectée au point commun entre lesdits transistors, ledit circuit logique de données comprenant les première et seconde sorties produisant des signaux de- données directs et inversés et servant à débloquer l'un ou l'autre desdits transistors de sortie en fonction de l'état dudit bit de données, lesdits transistors de commande étant couplés avec lesdits transistors de sortie pour les bloquer. 17 Tampon de sortie selon la revendication 16, caractérisé en ce que ledit circuit de commande ( 14) comporte un transistor de signaux d'attaque (Q 7) dont les collecteur est connecté à ladite ligne de commande et une résistance (R 6) connectée entre ce collecteur et la ligne d'alimentation, le courant dans ladite résistance attaquant lesdits transistors de commande à l'état débloqué quand ledit transistor de signaux d'attaque est bloqué et ledit transistor de signaux d'attaque servant, lorsqu'il est débloqué, à écouler le courant par ladite résistance. 18 Tampon de sortie selon la revendication 17, caractérisé en ce qu'il comporte un circuit connecté entre la base du transistor de signaux d'attaque et la ligne d'alimentation pour appliquer une attaque substantielle à cette base et effectuer une commutation rapide à l'état débloqué, ledit circuit comprenant un dispositif supplé- mentaire qui, après que le transistor de signaux d'attaque a été débloqué, réduit l'attaque de base, afin de réduire au minimum la charge emmagasinée. 19 Tampon de sortie selon la revendication 17, caractérisé en ce que ledit dispositif supplémentaire consiste en un transistor dont la sortie est connectée au collecteur dudit transistor de signaux d'attaque de manière que le collecteur prélève un courant-audit transistor supplémentaire pour réduire le courant d'atta- que dudit transistor de signaux d'attaque. Tampon de sortie selon la revendication 19, caractérisé en ce que ledit transistor supplémentaire est connecté comme une diode, une résistance de chute de tension étant connectée entre la base dudit transistor ou diode et la base dudit transistor de signaux d'attaque et un dispositif étant connecté à ladite résistance de chute de tension pour produire une chute de tension qui est une fraction de la tension VBE dudit transistor de signaux d'attaque quand ce transistor est débloqué. 21 Tampon de sortie selon la revendication 16, caractérisé en ce que ledit circuit de commande commun ( 14) comporte un transistor de signaux d'attaque (Q 7) pour débloquer lesdits transistors de commande, un transistor de commande d'attaque qui commande ledit transistor de signaux d'attaque, un circuit connecté entre la base dudit transistor de commande d'attaque et la ligne - d'alimentation pour fournir l'attaque de cette base, ledit circuit comprenant un dispositif supplémentaire qui, après que ledit transistor de commande d'attaque a été débloqué, réduit l'attaque de base de ce transistor de manière à réduire au minimum la charge emmagasinée. 22 Tampon de sortie selon la revendication 21, caractérisé en ce que ledit dispositif supplémentaire consiste en un transistor supplémentaire dont la sortie - est connectée au collecteur dudit transistor de commande d'attaque. 23 Tampon de sortie selon la revendication 22, caractérisé en ce qu'il comporte une résistance de chute de tension connectée entre la base du transistor supplé- mentaire et la base dudit transistor de commande d'attaque pour produire une chute de tension qui est une fraction de la tension VBE dudit transistor de commande d'attaque. 24 Tampon de sortie selon la revendication 22, caractérisé en ce qu'il comporte une résistance de chute de tension connectée entre le collecteur et la base dudit transistor supplémentaire, un transistor à seuil dont l'émetteur est connecté à ladite résistance de chute de tension et dont la base est connectée à une borne d'entrée dudit circuit de commande commun, ladite résistance de chute de tension servant, quand ledit transistor de commande d'attaque est débloqué, à polariser ledit émetteur à une valeur prédéterminée de la tension seuil voulu dudit transistor à seuil. 25 Tampon de sortie selon la revendication 22, caractérisé en ce que ladite polarisation d'émetteur est réglée à une valeur VBE supérieure à la tension seuil voulue.