FR 2533737 A1 19840330 FR 8315357 A 19830927 La présente invention concerne les réseaux de réso- lution de l'algorithme dit de l'élément le moins récemment utilisé. L'algorithme de l'élément le moins récemment utilisé (LMRU) est typiquement la manière de résoudre les conflits d'utilisation dans un groupe d'éléments Ainsi, lorsque tous les éléments d'un groupe sont occupés et qu'apparaît une nouvelle demande pour l'utilisation d'un de ces éléments, il est nécessaire de modifier l'affectation en cours d'un de ces éléments et de l'attribuer à la nouvelle demande faite sur le groupe L'algoritlme LMRU spécifie que, dans des situations comme celle-ci, c'est l'élément qui n'a pas été utilisé depuis le plus longtemps qui doit être affecté à la nouvelle utilisation. Cette situation survient très fréquemment en cas de demandes concurrentes concernant diverses aires d'une mémoire, chaque aire comprenant sensiblement un unique élément L'informa- tion est emmagasinée dans une aire pour être utilisée par un pro- cesseur Lorsque tous les éléments contiennent une information encore valable et utilisable, il n'est plus possible de satisfaire un besoin pour une autre information non contenue dans l'un quel- conque des éléments sans remplacer l'information valablement main- tenue dans une aire ou un élément par l'information nouvellement demandée Dans cette situation, l'algorithme LMRU spécifie simple- ment que l'élément qui contient l'information qui se trouve être, par rapport à l'information contenue dans les autres élémentsla dernière utilisée lorsqu'on remonte dans le temps doit être l'infor- mation par-dessus laquelle on écrit et qui est décrite Pour mettre ceci en pratique, il faut utiliser une mémoire pour enregistrer temporairement chaque utilisation de l'information d'un élément. Typiquement, ceci a été réalisé antérieurement par simple utilisa- tion de bascules de mémoire distinctes qui reçoivent des signax indiquant l'utilisation d'un élément particulier et qui ch: rrment d'état en cas de changement de la dernière utilisation d'un élément, en rapport avec un autre élément Ceci est décrit par exemple dans la demande de brevet européen N O A 0050919 publiée de la demanderesse. Dans des-applications typiques aujourd'hui demandées aux mémoires, il peut y avoir deux-ensembles de mémorisation, ou plus, qui peuvent chacun posséder des références séparées Chaque ensemble est lui-même subdivisé en un certain nombre d'airesou éléments Ce qui est souhaité est de résoudre le statut LMRU dans un groupe d'éléments associés, chaque groupe étant formé d'élé- ments qui proviennent chacun d'un ensemble de mémorisation dif- férent L'utilisation d'une série de groupes de bascules, o un seul groupe de bascule est associé à chaque groupe d'éléments et reçoit d'eux les signaux d'utilisation, constitue une solution maladroite et peu pratique Il existe donc d'importantes raisons pour améliorer l'efficacité de cette fonction. Selon un aspect particulier de l'invention, auquel l'invention ne se limite toutefois pas, il est proposé un réseau de résolution de l'algorithme dit de l'élément le moins récemment utilisé qui comporte une ligne d'entrée d'adresse de groupe rece- vant un code d'adresse et une pluralité de lignes d'entrée d'uti- lisation, chaque ligne d'entrée d'utilisation comportant en asso- ciation avec elle une pluralité d'éléments, un seul élément de chaque pluralité d'éléments étant associé, dans un groupe d'éléments, avec un seul élément de chacun des autres pluralités d'éléments, chaque dit groupe d'éléments comportant en association avec lui un code d'adresse unique qui est délivré sur la ligne d'entrée d'adresse de groupe à chaque fois qu'un élément du groupe est utilisé, une seule des lignes d'entrée d'utilisation recevant, conjointement à chaque code d'adresse, un signal d'utilisation indiquant l'utilisation de l'élément associé à la ligne d'entrée d'utilisation transportant le signal d'utilisation, pour résoudre et enregistrer les relations d'utilisation particulière entre les éléments de chaque groupe d'éléments, le réseau comprenant une mémoire emmagasinant N mots, chaque mot possédant des bits numérotés 1 à M, o N est le plus grand nombre d'éléments associés à l'une quelconque des lignes d'entrée d'utilisation et M est la combinaison du nombre de lignes d'entrée d'utilisation prises de u x à de u x, 1 a d it e m é m oire possédant une ligne d'entrée qui forme la ligne d'entrée d'adresse de groupe, des lignes de sélection de lecture et d'écriture, et une ligne d'entrée et une ligne de sortie de donnée pour chaque bit de mémoire, la mémoire mémorisant la donnée présente sur les lignes d'entrée de donnée à l'adresse existant sur la ligne d'entrée d'adresse de groupe en réponse à un signal d'écriture existant sur la ligne de sélection d'écriture, et la mémoire produisant sur les lignes de sortie de donnée, pendant une durée prédéterminée, la donnée mémorisée à l'emplacement spécifié par l'adresse présente sur la ligne d'entrée d'adresse-de groupe en réponse à un signal existant sur la ligne de sélection de lecture, tandis que chaque bit de même numéro est associé à une première et une deuxième ligne d'entrée d'utilisation qui forment une combinaison unique pour chaque ensemble de bits à huméros différents; un moyen logique destiné à recevoir en entrée les signaux transportés par les lignes d'entrée d'utilisation et le contenu de mémorisation reçu en réponse à un signal de sélection de lecture, pour déli- vrer sur les lignes d'entrée de la mémoire pour chacun des bits 1 à M des mots de la mémoire la valeur logique de l'expression (X ET Y) ou Z o X est la valeur logique en vigueur dans le mot de la mémoire qui est délivré en réponse au signal de sélection de lecture du bit de mémoire intéressé, Y est la valeur logique inversée présente dans tout signal d'utilisation transporté sur la première ligne d'entrée d'utilisation associée au bit de mémoire intéressé, et Z est la valeur logique présente dans un quelconque signal d'utilisation transporté sur une deuxième ligne d'entrée d'utilisation associée au bit de mémoire intéressé, les valeurs logiques délivrées en entrée à la mémoire comprenant la relation de chronologie d'utilisation individuelle voulue relative aux éléments du groupe associé au code d'adresse délivré à la mémoire, telle qu'elle est modifiée par le signal le plus récent sur une ligne d'entrée d'utilisation; et un moyen de commande destiné A recevoir les signaux d'utilisation existant sur les lignes d'entrée d'utilisation, afin de délivrer à la mémoire un signal de sélection de lecture en réponse à ceux- ci, et un signal de sélection d'écriture pendant un intervalle prédéterminé faisant suite au signal de sélection de lecture. Le moyen logique comprend de préférence une pluralité de bascules possédant des sorties Q et Q, toute ligne d'entrée d'utilisation étant connectée à l'entrée de positionnement de 4 2533737 l'une dles bascules; une pluralité de portes ET associées chacune à un bit de mémoire et recevant, à une première entrée, la sortie de mémoire relative à ce bit et, à une deuxième entrée, le signal de la sortie f de la bascule connectde à la ligne d'entrée d'uti- lisation délivrant la valeur logique inversée liée à Y qui est associée au bit de mémoire intéressé; et une pluralité de portes OU associées chacune à un bit de mémoire et recevant par une premiere entrée le signal de sortie de la porte BT associée au même bit de mémoire et, par une autre entrée, le signal de la sortie Q de la bascule connectée à la ligne d'entrée deutilisation délivrant la valeur logique liée a Z qui est associée au bit de mémoire intéressé. Le moyen de commande peut être un moyen qui délivre un signal d'effacement à la borne de repositionnement de chaque bas- cule lors de la production de chaque signal de sélection d'écriture. L' inve tion vise à produire un réseau de résolution de l'algorithme dit de l'élément le moins récemment utilisé qui simplifie les processus de comptage mis en jeu dans le maintien du statut I RU pour un grand nombre de groupes d'élé- ments et qui peut fonctionner avec un réseau de résolution d'algo- rithme LMR Ut normalisé ou bien avec le réseau de résolution com- portant des éléments invalidables, qui est présenté dans la demande de brevet européen n' A 0050919 publiée de la demanderesse. La description suivante; conçue a titre d'illustra- tion de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur un unique dessin annexé, qui est un schéma simplifié logique d'un mode de réalisation de réseau de résolution de l'algorithme dit de l'élé- ment le moins récemment utilisé selon l'invention. Le réseau de résolution de l'algorithme dit de l'élément le moins récemment utilisé, qui est représenté sur la figure unique, détermine le statut Li RU au sein d'une pluralité de groupes de quatre éléments A, Bl C, D, Les éléments A à D sont respectivement associés à des trajets 20 à 23 qui sont respective- ment appelés UTILISATION A, UTILISATION B, UTILISATION C, UTILI- SATION D et qui transportent des signaux d'utilisation d'entrée correspondant à ceux transportés sur les trajets semblablement numérotés qui sont cités dans la demande de brevet européen n O A 0050919 publiée ci-dessus On note qu'un seul signal d'uti- lisation doit être présent pendant un unique intervalle au cours duquel le statut LMMU est résolu Les signaux d'utilisation sont appliqués aux entrées de repositionnement S de bascules 24 à 27. La sortie Q de chaque bascule indique l'apparition d'un signal d'utilisation sur l'un des trajets 20 à 23 qui lui est connecté en produisant un niveau logique " 1 " Si l'un des trajets 20 à 23 n'a pas reçu de signal d'utilisation au cours d'un intervalle, le signal de la sortie Q de la bascule associée sera un niveau logique " O ' On suppose que la durée d'un signal d'utilisation particulier présent sur l'un des trajets 20 à 23 est suffisam- ment long pour positionner la bascule qui le reçoitmais n'est pas aussi long que le retard produit par un circuit de retard 80. Les signaux des sorties Q'des bascules 24 à 27 transportés sur des trajets 29 à 32 sont appliqués aux entrées de portes OU 60 à 65, lesquelles sont disposées suivant une configuration qui sera décrite ci- après Les signaux inversés, ou signaux des sorties 1,des bascules 25 à 27, via des trajets 30 i à 32 i, sont appliqués sui- vant une configuration associée, mais différente, à des portes ET 40 à 45 Les signaux des sorties Q des bascules 30 à 32 sont toujours logiquement inversés par rapport aux signaux des sorties Q Les portes ET 40 à 45 reçoivent chacune l'un différent des bits de sortie d'une mémoire 14 de statut LMRU Les signaux de sortie des portes ET 40 à 45 constituent, avec les signaux des sorties Q des bascules 24 à 26, les signaux d'entrée des portes OU 60 à 65. La mémoire 14 enregistre la relation LMRU en vigueur parmi chaque groupe d'éléments La mémoire 14 contient N mots de six bits, les bits de chaque mot étant numérotés de 1 à 6 et, en sortie, étant respectivement transportés sur des trajets 50 à 55. Un premier et un deuxième élément, ou bien des paires des trajets 20 à 23 respectivement associés avec eux, peuvent être appariés pour former une combinaison unique associée à chacun des bits semblable- ment numérotés dans la mémoire 14 La notation BA, se trouvant à l'intérieur de la boite qui symbolise la mémoire 14 au voisinage du trajet 50, désigne une semblable combinaison et implique qu'un niveau logique " 1 " présent sur le trajet 50, ou bien dans un emplacement de la mémoire 14 correspondant à ce trajet, représente le fait que l'élément A a été utilisé après l'élément B et, par conséquent, que, entre ces deux éléments, c'est l'élément B qui doit être choisi pour une affectation à une nouvelle utilisation, au lieu de l'élément A De la même façon, en ce qui concerne les trajets 51 à 55, les notations CA, D Ae CB, DB, DC impliquent que l'élément A a été utilisé après l'élément C, l'élément A a été utilisé après l'élément D, etc, si le bit correspondant à cette notation est d'un niveau logique " 1 " Naturellement, dans chacun des cas o le bit indiqué présente le niveau logique " O ", alors c'est l'implication opposée qui est vraie, à savoir, si le signal trans- porté sur le trajet 50 est un niveau " O " à tout instant, alors ceci implique que l'élément B a été utilisé après l'élément A. Le nombre de bits logiques qui doivent Otre trans- portés dans un seul mot de mémoire pour écrire complètement l'his- toire de l'utilisation précédente à l'instant présent est simple- ment la combinaison du nombre d'éléments intéressés pris deux à deux Pour quatre éléments pris deux à deux, cette valeur est six. Dans le cas général, chaque mot de la mémoire 14 comprend M bits pouvant commodément être numérotés de 1 à M 1, o M est la combinai- son du nombre d'éléments du groupe le plus grand, pris deux à deux. Le fonctionnement réel de la mémoire 14 est commandé par un code d'adresse transporté par une ligne 13 d'entrée d'adresse de groupe et par des signaux de sélection d'écriture et de sélection de lecture transportés sur des trajets 77, 78 Le code d'adresse doit Ptre délivré via la ligne 13 en relation avec chaque signal d'utilisation empruntant les trajets 20 à 23 Lorsqu'une impulsion comportant un changement de niveau entre le " O " logique et le " 1 " logique est appliquée à une entrée de sélection de lecture de la mémoire 14 via le trajet 77, alors le mot contenu dans la mémoire 14 à l'adresse spécifiée par le code d'adresse porté sur la ligne 13 est délivré via les trajets 50 à 55 pendant une brève durée Le nombre de trajets de bits particuliers existant dans la ligne 13 est naturellement fonction du nombre N de mots pouvant être emmagasiné par la mémoire 14 Si la mémoire 14 possède seize mots (N = 16), alors le code d'adresse transporté sur la ligne 13 comprendra typiquement quatre bits N ne doit pas être plus petit que le nombre de groupes d'éléments, Lorsqu Qon souhaite écrire l'inforo mation transportée sur les trajets 70 à 75 dans la mémoire 14, un signal d'écriture comprenant un changement de valeur entre le '0 " logique et le ""i V logique est appliqué au trajet 78 en même temps que le code d'adresse approprié sur la ligne 13, ce qui provoque l'écriture dans la mémoire 14 de l'information pré- sente sur le trajet 70 à 75 Dans cette description, on suppose que la mémoire 14 contient un registre d'adresse qui mémorise l'adresse délivrée avec chaque signal d'utilisation O Un signal de sélection d'écriture présent sur le trajet 78 efface donc le registre d'adresse de la mémoire 14 après emmagasinage du mot. L'unique paire d'éléments associée à chacun des trajets 50 à 55 et au bit de mémoire connecté à chacun de ces trajets est également associée avec la porte ET correspondante, de 40 à 45, qui reçoit le signal de sortie sur les trajets 50 à en provenance de la mémoire 14 respectivement Ainsi, la porte ET 40 est associée aux êlénents B et A, la porte ET 41 est associée aux éléments C et A, etc Les portes ET 40 à 45 forment la fonction logique ET de la valeur logique du bit associé au mot de mémoire et de l'inverse de la valeur logique du signal d'uti- -lisation présent sur la ligne 20 à 23 correspondant à l'élément mentionné en premier dans la paire d'éléments considérée Il est commode de noter cette fonction avec la convention que X se rap- porte à la valeur du bit considéré du mot mémoire et Y se rapporte à l'inverse de la valeur logique du signal d'utilisation présent sur la ligne 20 à 23 associée à la porte ET considérée Puisque toutes les valeurs logiques inversées des signaux d'utilisation sont commodément délivrées par les sorties 4 des bascules 24 à 27, ceci signifie que, pour la porte ET 40, la valeur Y qui est délivrée par la sortie Q de la bascule 25 est transportée sur le trajet 30 i, cette valeur étant la valeur logique inversée du signal d'utilisa- tion pour l'élément B et étant transporté sur le trajet 21 Ainsi, si aucune impulsion (niveau logique 1 J Ofl) n'est délivrée sur le trajet 21, ce qui indique que l'élément B n'a pas été utilisé, alors le signal de sortie Q est un niveau logique " 1 " De la même facon, pour la porte ET 41 qui est associée à la valeur logique du bit de la mémoire 14 transporté sur le trajet 51 pour la com- binaison des éléments C et A, la sortie Q de la bascule 26 forme sur le trajet 31 i le signal d'entrée Y destiné à la porte ET 41. Comme explication supplémentaire, on dira que, pour la porte ET 45, la valeur logique du bit de mémoire délivré sur le trajet 55 et indiquant le statut LMRU relatif des éléments D et C forme la valeur X, et la sortie Q de la bascule 27 (qui reçoit en entrée le signal présent sur le trajet 23 indiquant l'utilisation de l'élément D) délivre la valeur Y sur le trajet 32 io Les signaux de sortie des portes ET 40 à 45 forsent l'un des signaux d'entrée respectifs de chacune des portes OU 60 a Un deuxième signal d'entrée, ou signal d'entrée Z, des portes OUI 60 à 65 vient de certaines des sorties Q des bascules 24 à 27. Pour établir la règle générale de la sélection du signal d'entrée Z à destination de chacune des portes OU 60 a 65, on considère que chacune des portes ET 40 A 45 forme une paire de portes ET-OU avec celle des portes OU 60 à 65 à laquelle elle délivre un signal d'entrée Le signal d'entrée Z destiné à l'une quelconque des portes OU 60 à 65 est délivré à la sortie Q de la bascule 24 à 27 recevant en entrée un signal d'utilisation dont la désignation s'apparie, dans les désignations des bits de mémoire, avec le signal d'utilisation appliqué en entrée à la bascule 24 à 27 qui délivre le signal d'entrée X à la porte ET 40 à 45 de la paire de portes ET-OU considérée Ainsi, on notera que le signal de sortie vrai empruntant les trajets 70 à 75 des portes OU 60 à 65 resroctives est de la forme Ad' (x er Y) OU Z o X est la valeur logique actuelle dubitdmémoire prsent sur les trajets 50 à 55 considéré, Y est la valeur logique inverse du signal d'utilisation présent sur celui des trajets 20 a 23 qui est associé au bit de mémoire considéré, et Z est la valeur logique du signal d'utilisation présent sur un trajet différent 20 à 23 associé au bit de mémoire considéré, et o chaque paire de trajets 20 à 23 qui est associée aux valeurs Y et Z forme pour chacun des trajets 50 à 55 une combinaison unique Les valeurs logiques normales ou vraies venant des portes OU 60 à 65 sont respectivement délivrées en entrée sur les trajets 70 à 75 aux entrée DO à D 5 de la mémoire 14 Les valeurs logiques transportées sur les trajets 70 à 75 et délivrées en entrée à la mémoire compren- nent également la relation chronologique voulue de l'utilisation particulière des éléments associés au code d'adresse initialement délivré à la mémoire, telle qu'elle est modifiée par le signal le plus récent transporté sur l'un des trajets 20 à 23. Pour résoudre le problème de l'historique d'utili- sation des différents groupes d'éléments, il est nécessaire d'em- magasiner les bits qui codent la relation chronologique présente- ment valable de l'utilisation particulière à la fin de chaque déter- mination ou résolution de celle-ci pour un groupe, et, également, de retrouver ces bits lorsqu'il se produit une autre utilisation d'un élément du groupe Les sorties Q des bascules 24 à 27 forment des signaux d'entrée à destination d'une porte-OU 76 Lorsque l'uti- lisation d'un élément se produit, l'une de ces sorties passe du niveau logique "O"-au niveau logique " 1 ", ce qui fait passer le signal de sortie de la porte OU 76 du niveau logique "" au niveau logique " 1 " Cette valeur logique est appliquée via le trajet 77 à Ventrée de sélection de lecture de la mémoire 14 Comme expliqué ci-dessus, ceci amène la mémoire 14 à placer le contenu spécifié par l'adresse portée par la ligne 13 sur les trajets 50 à 55, là o il en existe pour les signaux d'entrée X des portes ET 40 à 45. (On rappelle que chaque signal d'utilisation est accompagné d'in code d'adresse porté par la ligne 13 et spécifiant l'adresse de la mémoire 14 qui contient l'historique d'utilisation du groupe d'éléments dont l'élément produisant le signal d'utilisation fait partie) Le circuit de retard 80 retarde alors le niveau logique "l" produit par la porte OU 76 pendant une durée suffisante pour que les portes ET 40 à 45 et les portes OU 60 à 65 produisent la nouvelle relation chronologique sur les trajets 70 à 75 Après cette durée, qui est ordinairement très inférieure à 1 jus, le passage du niveau logique "O" au niveau logique " 1 " est appliqué via le trajet 78 à l'entrée de sélection d'écriture de la mémoire 14, ce qui entratne l'emmagasinage dans la mémoire 14, à l'emplacement encore spécifié par le code d'adresse porté par la ligne 13, de la nou- velle relation chronologique d'utilisation présentée par les sorties des portes OU 60 à 65 sur les trajets 70 à 75 La mé- moire 14 doit produire ses signaux de sortie sur les trajets 50 à 55 pendant une durée suffisante pour que les portes 40 à 45 et les portes OU 60 à 65 produisent la nouvelle relation chro- nologique d'utilisation et la délivre aux entrées Do à D 5 de la mémoire 14 à l'instant o le signal présent sur le trajet 78 passe du niveau logique "O" au niveau logique " 1 ". Le niveau logique " 1 " présent sur le trajet 78 est appliqué aux bornes R des bascules 24 à 27, de façon à placer -toutes leurs sorties Q sur le niveau logique "O" Il est raison- nable de supposer que le retard propre existant dans les bascules 24 à 27, les portes-ET 40 à 45 et les portes OU 60 à 65 est suffisant pour empêcher toute modification de la donnée de relation chrono- logique d'utilisation présente sur les trajets 70 à 75 avant emma- gasinage de ces valeurs dans la mémoire 14 Si ceci n'est pas vrai, il faut alors interposer un deuxième circuit de retard(non repré- senté entre l'entrée de sélection d'écriture de la mémoire 14 et les bornes R des bascules 24 à 27 Ce deuxième circuit de retard produit une impulsion présentant un retard supplémentaire pour effacer les bascules 24 à 27 après que la nouvelle donnée LMRU transportée sur les trajets 70 à 75 a été mémorisée dans la mé- moire 14 à l'adresse initialement spécifiée sur la ligne 13. Il faut de nouveau mentionner que le signal de sortie des portes OU 60 à 65 sera erroné dans le cas o les bas- cules 24 à 27 recevront plus d'un signal d'utilisation pendant la séquence ci-dessus mentionnée On suppose que le circuit logique placé en amont des trajets 20 à 23 assure qu'il n'est présenté qu'une seule impulsion de signal d'entrée d'utilisation à la fois sur les trajets 20 à 23. Les signaux de sortie des portes OU 60 à 65 trans- portés sur les trajets 70 à 75 et sur les trajets 70 i à 75 i sont délivrés aux portes ET 100 à 103 pour présenter la résolution de- 253373 F la situation LMRU réelle Ceci est entièrement classique et est décrit dans la demande de brevet européen n A O 050 919 publiée qui a été ci- dessus mentionnée, ainsi que, à titre d'exemples dans Computer Storage Systems and Technology, page 596, Richard Matick, 1977, John Wiley and Sons Les portes ET 100 a 103 pos- sèdent les mêmes numéros de référence que les portes ET corres- pondantes décrites dans la demande publiée ci-dessus mentionnée. Il est possible d'obtenir la capacité supplémen- taire de retirer du champ considéré un ou plusieurs des trajets 20 à 23 par simple ajout de bascules d'invalidation 40 a 43 et de portes OU 60 à 71 décrites dans la demande de brevet européen n A O 050 919 publiéeo En outre, pour empocher des opérations erronées de lecture et d'écriture dans la mémoire 14, il faudrait connecter les sorties des bascules 24 a 27 à la porte OU 76 sous commande des sorties S de positionnement des bascules 40 à 43 de la demande de brevet européen n A O 050 919 publiée. Bien entendu, l'homme de l'art sera enmesure d'imaginer, à partir du dispositif dont la description vient d'etre donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1 Réseau de résolution de L'algorithme dit de 1 'télé- ment le moins récemment utilisé, qui possède une ligne d'entrée d'adresse de groupe destinée à recevoir un code d'adresse et plusieurs lignes d'entrée d'utilisation, chaque ligne d'entrée d'utilisation étant associée à une pluralité d'éléments, un seul élément de chaque pluralitt uém Ièenes étàff ass-cid dans un groupe d'élnéments, à un éléent de chacune des autres pluralités d'éléments, chaque dit groupe d'éléments étant associé à un code d'adresse unique qui est délivré sur la ligne d'entrée d'adresse de groupe h chaque fois qu'un élément du groupe est utilisé, une seule des lignes d'entrée d'utilisation recevant conjointement à chaque code d'adresse, un signal d'utilisation indiquant luti- lisation de l'élément associé a la ligne d'entrée d'utiliasation qui transporte le signal d'utilisation, pour résoudre et enre- gistrer les relations d'utilisation particulière entre les éléments de chaque groupe d'éléments, le réseau étant caractérisé en ce qu'il comprend: une mémoire ( 14) emmagasinant N mots, chaque mot pont sédant des bits numérotés de 1 à 2 O o N est le plus grand nombre d'éléments associés a l'une quelconque des lignes d'entrée d'uti- lisation et M est la combinaison du nombre de lignes d'entrée d'uti- lisation ( 20 à 23) prises deux a deux, la mémoire ( 14) possédant une ligne d'entrée ( 13) constituant la ligne d'entrée d'adresse de groupe, des lignes de sélection de lecture et d'écriture ( 77, 78), ainsi qu'une ligne d'entrée de donnée (DO a D 5) et une ligne de sortie de donnée ( 50 à 55) pour chaque bit de mémoire, ladite mé- moire emmagasinant la donnée présent sur les lignes d'entrée de données pour l'adresse présente sur la ligne d'entrée d'adresse de groupe en réponse à un signal d'écriture porté sur la ligne de sélection d'écriture, et produisant sur les lignes de sortie de donnée, pendant une durée prédéterminée, la donnée emmagasinée à l'emplacement spécifié par l'adresse présente sur la ligne d'entrée d'adresse de groupe en réponse un signal porté sur la ligne de sélection de lecture, tandis que chaque bit de numérotation iden- tique est associé à une première et une deuxième ligne d'entrée d'utilisation qui forment une combinaison unique pour chaque ensemble de bits différemment numérotés;un moyen logique ( 24 à 27, 40 à 45, ' à 65) qui reçoit en entrée les signaux portés par les lignes d'entrée d'utilisation ( 20 à 23) et les contenus de la mémoire reçus en réponse à un signal de sélection de lecture, afin de déivrer sur les lignes d'entrée de la mémoire, pour chacun des bits 1 à M des mots de la mémoire, la valeur logique de l'expres- sion (X ET Y) OU Z 18 o X est la valeur logique actuelle, dans le mot de mémoire délivré en réponse au signal de sélection de lecture, du bit de mémoire considéré, Y est la valeur logique inversée présente dans tout signal d&utilisation porté sur la première ligne d'utilisation associée au bit de mémoire considéré, et Z est la valeur logique présente dans tout signal d'utilisation porté sur une deuxième ligne d'entrée d'utilisation associée au bit de mémoire considéré> les valeurs logiques délivrées en entrée à la mémoire comprenant la relation chronologique d'utilisation particulière voulue pour les éléments du groupe associé au code d'adresse délivré à la mé- moire, telle qu'elle est modifiée par le -signal le plus récent transporté sur une ligne d'entrée d'utilisation; et un moyen de commande ( 76, 80) qui reçoit les signaux d'utilisation trans- portés sur les entrées d'utilisation afin de délivrer à la mémoire un signal de sélection de lecture en réponse à ceux-ci, et un signal de sélection d'écriture pendant un intervalle prédéterminé faisant suite au signal de sélection de lecture. 2 Réseau selon la revendication 1, caractérisé en ce que le moyen logique comprend: plusieurs bascules ( 24 à 27) possédant des sorties Q et Q ( 29 à 32 > 30 i à 32 i), chaque ligne d'entrée d'utilisation ( 20 à 23) étant connectée à l'entrée de positionnement (S) de l'une des bascules; plusieurs portes ET ( 40 à 45) associées chacune à un bit de mémoire e-t recevant à une X entrée(X) le signal de sortie de la mémoire relatif à ce bit, chaque porte ET recevant, à une deuxième entrée (Y), le signal de la sortie Q de la bascule connectée à la ligne d'entrée d'uti- lisation délivrant la valeur logique inversée liée à Y qui est associée au bit de mémoire considéré; et plusieurs portes OU ( 60 à 65) associées chacune à un bit de mémoire et recevant, par une première entrée, le signal de sortie de la porte ET ( 40 à 45) associée au même bit de mémoire et, par une autre entrée, le signal de la sortie Q de la bascule ( 24 à 27) connectéeà la ligne d'entrée d'utilisation qui délivre la valeur-logique liée à Z - qui est associée au bit de mémoire considéré. 3 Réseau selon la revendication 2, caractérisé en ce que le moyen de commande comporte un moyen ( 80) qui délivre un signal d'effacement à la borne de repositionnement (R) de chaque bascule ( 24 à 27) lors de la production de chaque signal de sélection d'écriture. -