FR 2526957 A1 19831118 FR 8308129 A 19830517 MEMOIRE POUR SYSTEME DE TEST 1 L'invention se rapporte aux systèmes de test automatiques utilisés pour tester les circuits intégrés ou autres circuits électroniques et notamment à une mémoire pour un tel système, particulièrement appropriée à tester des composants dynamiques ou tous autres composants dans lesquels l'envoi de paramètres est nécessaire. De nombreux fabricants réalisent des systèmes de tests pour circuits intégrés En particulier, la société Fairchild Camera and Instrument Corporation commercialise une large gamme de ces équipements, certains d'entre eux portant la marque "SENTRY* Généralement, ces systèmes comprennent un ensemble de mémoires servant à garder les informations se rapportant aux tests à effectuer sur un composant particulier, les informations nécessaires pour effectuer ces tests, les informations de sortie désirées et d'autres informations, c'est-à-dire les uns et les zéros pour les émetteurs et les comparateurs du système, en vue des tests fonctionnels. -D'autres mémoires associées aux premières sont appelées mémoires de séquences de commandes Ces mémoires fournissent des informations de commande en définissant des ensembles de sous-routine, appelant ces sousroutines, appelant des modes de comparaison, réalisant des branche- ments, etc De plus, ces mémoires de séquences de com- mandes contiennent les adresses d'autres mémoires du système comme les adresses de la mémoire de masque et de la mémoire de définition La mémoire de masque commande les compara- teurs des électroniques des connecteurs et la mémoire de définition commande les émetteurs de ces électroniques. -2- 1 Ainsi, l'ensemble des informations contenues dans les mémoi- res de masque et de définition ajoutées à la table de vérité provenant de la mémoire principale ou d'une mémoire secon- daire, détermine trois bits de données fonctionnelles par connecteur pour le dispositif en cours de test. Les progrès continuels en complexité et en perfor- mances des circuits intégrés ont amené un besoin pour une architecture de mémoire plus flexible Par exemple, pour tester de nombreux composants dynamiques, plusieurs centai- nes-de milliers de cycles de tests peuvent être nécessaires et il faut plus de masques, de définitions et de vecteurs que les mémoires n'en peuvent contenir Dans certains systè- mes de test connus, cette exigence a amené à arrêter complè- tement les tests d'un composant pour recharger les mémoi- res Il faut alors une série de tests pour amener le compo- sant à un état connu avant de pouvoir continuer les tests. Une autre limitation des systèmes de tests actuels, devenue indésirable avec les progrès des microprocesseurs, est la difficulté d'envoyer des paramètres du programme principal vers les sous-routines Par exemple, lors du test d'un microprocesseur, la sous-routine contient généralement une table de vérité pour un cycle particulier du micro- processeur, comme par exemple l'opération d'aller chercher des instructions et il est souhaitable d'envoyer au disposi- tif de mise au format, avec l'appel de la sous-routine, l'emplacement o l'on doit aller chercher ces instructions. L'utilisation de telles sous-routines et l'envoi de paramè- tres permet une compaction substantielle des données mémori- sées dans la mémoire principale par rapport au mode direct. L'impossibilité d'envoyer ces paramètres a donc pour résul- tat des mémoires de plus fortes capacités avec un temps d'accès plus long et un coût plus élevé. Selon l'invention, une mémoire pour système de test contient une mémoire principale et une mémoire secondaire indépendante et permet le passage de paramètres entre ces mémoires principale et secondaire de façon à augmenter la -3- 1 flexibilité pour tester des composants dynamiques Dans un mode de réalisation, la mémoire du système de test comprend des moyens de mise au format d'un signal désiré; une mémoire principale et secondaire pour stocker des informations de commandes et de données; des moyens de commutation reliés aux moyens de mise au format et adaptés à recevoir les signaux provenant de la mémoire principale et de la mémoire secondaire; et des moyens de validation de paramètres adaptés à recevoir des informations de commande provenant de la mémoire secondaire et connectés aux moyens de commutation pour commander la connexion de l'une ou l'autre des mémoires principale et secondaire de données aux moyens de mise au format La mémoire du système comprend des mémoires secondaires pour stocker des informations de masque et de définition pour permettre un bouclage par la mémoire secondaire pendant que la mémoire principale et les mémoires principales de masque et de définition sont rechargées. L'invention sera d'ailleurs mieux comprise grâce à la description qui va suivre donnée à titre d'exemple non limitatif en référence aux dessins annexés dans lesquels la figure unique est un diagramme synoptique d'un mode de réalisation d'une mémoire pour système de test selon l'invention. L'invention se rapporte à une mémoire pour système de test qui permet de tester des composants dynamiques né- cessitant un grand nombre de masques et de définitions, et qui permet l'envoi de paramètres à des sous-routines de façon à pouvoir utiliser le système de test pour les cir- cuits intégrés les plus perfectionnés En référence à la figure, la mémoire du système de test comprend plusieurs mémoires susceptibles d'être indépendamment reliées à des circuits de mise au format 10 Ces circuits 10 sont eux- mêmes reliés à des électroniques de connecteurs associés à chacun des connecteurs de la tête de test à laquelle est relié le dispositif testé Les circuits de mise au format produisent les signaux de test destinés aux différents -4 - 1 connecteurs du dispositif testé et les appliquent à la tête de test Ces circuits 10 utilisent, pour ce faire, les informations contenues dans les mémoires représentées. Les mémoires représentées sur la figure comprennent une mémoire principale 15 qui, dans le mode de réalisation décrit, contient 64 k mots sur la-largeur du système de test, c'est-à-dire 256, en groupes de 16 Une mémoire secondaire 38 permet des bouclages à vitesse maximale dans la table de vérité contenue dans la mémoire principale La mémoire principale 15 et la mémoire secondaire 38 contien- nent les données de Boole utilisées pour tester fonction- nellement le dispositif relié aux électroniques de connec- teurs Généralement, chaque cycle de données de Boole - appelé "vecteur" est un seul mot de la mémoire principale ou secondaire. Les mémoires représentées comprennent aussi une mémoire de masque 20 et une mémoire de définition 25 La mémoire de masque 20 contient les informations indiquant, pour chaque cycle, quels connecteurs du dispositif testé comporteront des données à mesurer La mémoire de défini- tion 25 contient les informations indiquant, pour chaque cycle, quels connecteurs du dispositif testé doivent rece- voir les données de Boole particulières provenant d'autres mémoires Ainsi, la mémoire de masque 20 commande, par l'intermédiaire des circuits de mise au format 10, les comparateurs des électroniques de connecteurs -De la même façon, la mémoire de définition 25 commande les émetteurs des électroniques de connecteurs Chacune de ces mémoires ou 25 contient, dans l'exemple décrit, 256 mots sur la largeur du système de test Ainsi, comme on l'expliquera par la suite, les mémoires principale 15, de masque 20 et de définition 25 fournissent à elles trois les trois bits de données fonctionnelles nécessaires pour chaque connecteur du dispositif testé. -5 - 1 A la mémoire secondaire 38 et à la combinaison de mémoires 15, 20 et 25 sont associées des mémoires de séquences de commandes (SCM) 18 et 33 Dans le mode de réalisation décrit, la mémoire principale de séquences de commandes 18 contient 64 k mots de 64 bits et la mémoire secondaire de séquences de commandes 33 contient 1 k mots de 64 bits Chacune de ces mémoires 18 ou 33 fournit les adresses d'informations contenues dans d'autres mémoires. Par exemple, la mémoire SCM 18 contient, pour chaque mot de la mémoire principale 15, des informations d'adresse se rap- portant à l'adresse de la définition appropriée dans la mémoire de définition 25 ou de masque dans la mémoire de masque 20 De plus, bien que non représentée, la mémoire SCM 18 contient des informations pour la sélection de géné- rateurs de cadencement appropriés, des délais nécessaires, des largeurs d'impulsions, etc Par opposition aux systèmes de test connus, la mémoire représentée comprend aussi une mémoire secondaire de définition 27 et une mémoire secondaire de masque 22 Dans le mode de réalisation, chacune de ces mémoires contient 256 mots sur la largeur du système de test Ces mémoires ser- vent exclusivement à la mémoire secondaire 38 Alors que les informations d'adresse pour les mémoires principales de définition 25 et de masque 20 sont fournies par la mémoire SCM principale 18, les informations d'adresse pour la mé- moire secondaire de définition 27 et la mémoire secondaire de masque 22 sont fournies par la mémoire secondaire SCM 33 De cette façon, si des vecteurs sont commandés par la mémoire principale 15, les données de masque et de défini- tion proviennent d'emplacements appropriés dans les mémoires de masque 20 et de définition 25 adressés par la mémoire SCM 18 De même, si des vecteurs sont commandés par la mémoire secondaire 38, les informations de masque et de définition proviennent respectivement des mémoires secondaires de masque 22 et de définition 27. t 52695 ? -6- 1 Des multiplexeurs 13 et 17 déterminent si les informations qui arrivent sur les entrées M et D des cir- cuits 10 de mise au format proviennent des mémoires princi- pales 20, 25 ou secondaires 22, 27 de masque et de défini- tion Les multiplexeurs 13 et 17 sont commandés par la mémoire secondaire 38 De cette façon, on peut tester de manière continue un composant dynamique grâce à la commande de la mémoire secondaire SCM 33, en utilisant les données des mémoires 27 et 22, tout en rechargeant les mémoires principales 15, de masque 20, de définition 25, et de séquences de commandes 18 par de nouvelles informations On évite ainsi l'inconvénient de l'art antérieur d'avoir à interrompre fréquemment les tests d'un composant dynamique pour recharger les mémoires pour ramener le dispositif testé à un état connu. Pour permettre l'accès aux mémoires de masque et de définition associées aux mémoires principale et secondaire, on connecte des multiplexeurs à chacune de ces mémoires. Par exemple, un multiplexeur 21 associé à la mémoire prin- cipale de masque 20, permet de charger cette dernière avec des informations à accès ultra-rapide par l'intermédiaire d'une ligne HSAC,-avec des informations provenant d'un géné- rateur d'algorithme par l'intermédiaire d'une ligne APG, ou avec des informations provenant de la mémoire SCM principale 18 par l'intermédiaire de la ligne MA Des multiplexeurs similaires 26 et 24 sont connectés à la mémoire principale de définition 25 et à la mémoire secondaire de définition 27 Un multiplexeur 19 est connecté à la mémoire secondaire de masque 22 pour effectuer la même fonction. Une caractéristique de l'invention est de permettre l'envoi de paramètres vers les circuits de mise au format Ceci est possible grâce à la mémoire de validation de paramètres (PEM) 30 qui est aussi large qu'il y a de canaux dans le système de test Dans le mode de réalisation décrit, la mémoire PEM 30 contient 16 mots Cette mémoire est adressée par quatre bits provenant de la mémoire -7- 1 secondaire SCM 33 Cette mémoire 33, par l'intermédiaire du multiplexeur 16, détermine effectivement, canal par canal, si le bit pour ce canal et pour le cycle provient de la mémoire secondaire 38 (par l'intermédiaire des multiplexeurs 14, 31 et 36) ou de la mémoire principale 15. La mémoire PEM 30 fonctionne de la façon suivante. Lorsqu'un vecteur est commandé par la mémoire secondaire, et si le mot sélectionné de la mémoire PEM 30 est uniquement formé de zéros, les informations uns et zéros des circuits de mise au format 10 viennent en totalité de la mémoire secondaire 38 et aucun paramètre n'est envoyé pour ce cycle Lorsque, au contraire, un vecteur est commandé par la mémoire secondaire SCM 33 et si le mot sélectionné de la mémoire PEM 30 contient des uns, les données uns et zéros pour les circuits de mise au format 10 proviendront de la mémoire secondaire 38 pour les canaux qui comportent un zéro dans le canal PEM correspondant et ces données uns et zéros proviendront de la mémoire principale 15 pour les canaux qui comportent un un dans le canal PEM correspondant De cette façon, en adressant un mot approprié de la mémoire PEM 30, soit on peut exécuter un vecteur particulier de la sous- routine tel qu'il est, sans paramètres, soit un ou plusieurs canaux de ce cycle peuvent recevoir des données de la mémoire principale 15 La mémoire PEM commande la porte 28, en conjonction avec les données de la mémoire secondaire, et cette porte 28 commande elle-même le multiplexeur 14. Pour permettre à la mémoire secondaire SCM 33 de passer au paramètre suivant dans la séquence d'appel de la mémoire principale, dans les cas o plusieurs paramètres ont été envoyés, et pour permettre de sauter le mot de paramè- tres afin de retourner de la sous-routine vers le circuit d'appel, on a prévu un registre d'adresse de mémoire (MAR) 29 Un bit appelé bit d'avance de paramètre (PADV) est envoyé de la mémoire secondaire SCM 33 au registre 29. -8- Le bit PADV incrémente l'état du registre d'adresse de mémoire 29 de la façon suivante Généralement, lorsqu'une sous-routine est appelée par la mémoire princi- pale, le registre d'adresse de mémoire 29 indique un empla- cement décalé d'une unité par rapport à l'emplacement d'o a été effectué l'appel de la sous-routine Si aucun paramètre n'est envoyé, c'est l'emplacement-o retournera la sous-routine, une fois terminée Toutefois, si des paramè- tres sont envoyés, le registre d'adresse de mémoire indique l'emplacement du premier paramètre de la séquence Le signal PADV incrémente le registre 29 de façon qu'il indique le paramètre suivant de la séquence Cette même ligne peut aussi être utilisée pour dépasser le dernier paramètre et permettre ainsi un retour vers un emplacement approprié de la mémoire principale 15 Ainsi, le bit d'avance de-paramè- tre autorise des emplacements multiples de retour pour une sous-routine On peut ainsi envoyer des informations vers la mémoire principale pour in"iquer les résultats de la sous-routine. Sous la mémoire de validation de paramètres 30 est représentée, sur la figure, une mémoire de validation de sources auxiliaires de données (ADSEM) 32 Cette mémoire commande le multiplexeur 31 pour fournir aux circuits de mise au format 10 des données provenant de sources auxiliai- res, par l'intermédiaire du multiplexeur 31. Sur la figure sont aussi représentées une mémoire principale de dédoublement 40, une mémoire secondaire de dédoublement 42 et une mémoire PEM de dédoublement 37. Chacune de ces mémoires est identique à la mémoire corres- pondante précédemment décrite Le rôle de ces mémoires de dédoublement est de permettre l'extension du système à des dispositifs ayant un nombre de connecteurs très élevé Dans l'exemple décrit, les mémoires 15, 38 et 30 permettent de tester des dispositifs ayant jusqu'à 256 connecteurs Grâce aux mémoires de dédoublement, on peut tester des dispositifs ayant 256 connecteurs de plus Ces performances du système 252695 ? -9- 1 peuvent être encore augmentées par l'adjonction d'autres mémoires de dédoublement ou en augmentant la capacité des mémoires ordinaires ou des mémoires de dédoublement. Le fonctionnement de la mémoire du système précé- demment décrite sera mieux comprise dans le cas du test d'un microprocesseur Supposons qu'un microprocesseur testé ait un cycle de lecture au cours duquel le bus d'adresse de ce microprocesseur présente une forte impédance pendant un premier cycle puis passe à un état d'adresse pendantun deuxième et un troisième cycle Une ligne de contrôle de validité d'adresse est utilisée par le microprocesseur pour indiquer que le bus d'adresse a des informations valables pendant au moins le troisième cycle Le bus de données du microprocesseur a des données valables pendant au moins un quatrième cycle, la validité de ces informations étant indi- quée par un signal de contrôle de validité de données Ces signaux de contrôle de validité d'adresse et de données et beaucoup d'autres signaux correspondants sont codés et stockés dans la mémoire secondaire 38 Les adresses et données particulières sont variables et sont transmises comme arguments Le cycle de lecture peut être codé dans la mémoire de la façon suivante: Appeler la sous-routine: Dernier vecteur de la mémoire principale avant d'aller à la sous-routine. Paramètre (Adresse) (Données) Sous-routine: Valider SDO, SMO, PEAO uniquement uniquement des uns des uns Valider SD 1, SM 1, PEA 1 uniquement des uns Valider SD 2,5 SM 2, PEA 2 validité d'adresse Valider SD 3, SM 3, PEA 3 PADV, Retour uniquement validité des uns de données -10 - l Pendant le premier cycle de la sous-routine, les emplacements O des mémoires secondaires de définition et de masque 27 et 22 et de la mémoire PEM 30 sont validés La combinaison des mémoires D et M égales à zéro et de la mémoire locale égale à un donne au système de test l'ins- truction de vérifier sur les connecteurs l'état d'impédance élevée PEAO est l'adresse zéro de la mémoire de validation de paramètres, et dans l'exemple décrit, cette adresse ne contient que des zéros pour indiquer que ce cycle n'utilise pas de paramètres. Dans le cycle suivant, les emplacements d'adresse l des mémoires secondaires de définition et de masque contien- nent les combinaisons appropriées d'opérations du deuxième cycle L'emplacement un de la mémoire PEM 30 est aussi sélectionné Cet emplacement a des uns sur les canaux aux- quels est connecté le bus d'adresse du microprocesseur et les bits d'adresse envoyés au microprocesseur viennent de la mémoire principale 15 Toutefois, le bus de données est encore sur le mode à impédance élevée de sorte que ces canaux reçoivent des données provenant de la mémoire secon- daire 38 Pour le cycle suivant, le contenu de l'emplace- ment 2 de la mémoire PEM est sélectionné, ce mot contenant des uns pour les canaux des bus d'adresse et de données de façon que les informations de données et d'adresse provien- nent de la mémoire principale plutôt que de la mémoire secondaire 38. L'emplacement de la sous-routine fournit ensuite le signal de contr 8 le de validité d'adresse Enfin, dans le quatrième cycle, la combinaison appropriée des mémoires secondaires 27 et 22 et de la mémoire de validation de para- mètres 30 répond aux exigences du cycle du dispositif Le signal PADV est incrémenté pour faire avancer le registre d'adresse de mémoire 29 et exécuter un retour au cycle de la sous-routine De cette façon, le cycle de lecture pour le -11- 1 test du micro-processeur, qui nécessite normalement quatre cycles du système, peut être réalisé sous forme d'une sous- routine utilisée de façon répétitive, les informations désirées d'adresse et de données étant envoyées comme argu- ments Les circuits de mise au format 10 donnent le format et le cadencement de ces données avant de les envoyer aux électroniques de connecteurs associées à chacun des connec- teurs du dispositif testé. Le mode de réalisation qui vient d'être décrit peut évidemment faire l'objet de nombreuses variantes sans sortir du cadre de l'invention. -12- 1 REVENDICATIONS 1 Mémoire pour système de test, caractérisée en ce qu'elle comprend: des mémoires principales de commande ( 18), de masque ( 20), de définition ( 25) et de données ( 15), chacune desdites mémoires étant susceptible d'être connectée à des moyens de mise au format ( 10); des mémoires secondaires de commande ( 33) et de données ( 38), chacune étant susceptible d'être connectée auxdits moyens de mise au format ( 10); des moyens de commutation ( 14) reliés auxdits moyens de mise au format et auxdites mémoires de données principale et secondaire; et des moyens de validation de paramètres ( 30, 28) reliés à la mémoire secondaire de commande ( 33) et aux moyens de commutation ( 14) pour commander la connexion de l'une ou l'autre des mémoires de données principale ( 15) et secondaire ( 38) auxdits moyens de mise au format ( 10). 2 Mémoire selon la revendication 1, caractérisée en ce qu'elle comprend de plus, des mémoires secondaires de masque ( 22) et de définition ( 27), chacune de ces mémoires étant susceptible d'être connectée auxdits moyens de mise au format ( 10). 3 Mémoire selon la revendication 2, caractérisée en ce qu'elle comprend des moyens de commutation de défini- tion ( 13) reliés auxdits moyens de mise au format ( 10) et auxdites mémoires de définition principale ( 25) et secon- daire ( 27) pour connecter l'une ou l'autre de ces mémoires ( 25, 27) auxdits moyens de mise au format ( 10). -13- 1 4 Mémoire selon la revendication 3, caractérisée en ce qu'elle comprend des moyens de commutation de masque ( 17) reliés auxdits moyens de mise au format ( 10) et aux- dites mémoires de masque principale ( 20) et secondaire ( 22) pour connecter l'une ou l'autre de ces mémoires ( 20, 22) auxdits moyens de mise au format ( 10). Mémoire selon la revendication 4, caractérisée en ce que lesdits moyens de commutation ( 13, 17) de masque et de définition sont commandés par la mémoire secondaire de données ( 38). 6 Mémoire selon la revendication 1, caractérisée en ce que lesdits moyens de validation de paramètres ( 30, 28) comprennent: une mémoire de validation de paramètres ( 30) reliée à ladite mémoire secondaire de commande ( 33); et des moyens logiques de porte ( 28) ayant des entrées reliées à ladite mémoire secondaire de données ( 38) et à ladite mémoire de validation de paramètres ( 30) et ayant sa sortie reliée auxdits moyens de commutation ( 14).