FR 2524671 A1 19831007 FR 8305453 A 19830401 La présente invention concerne une mémoire vive et porte plus particulièrement sur un dispositif d'alignement bidirectionnel de multiplets de données qui est destiné à transférer un ou plusieurs multiplets d'un mot numérique vers une ou plusieurs positions de mémoire, ou à partir d'une ou plusieurs positions de mémoire, en une seule période de cycle de mémoire. Un ordinateur ou une machine d'informatique comprend habituellement un sous-ensemble de mémoire comportant un cer- tain nombre de positions de mémoire pour l'enregistrement de mots numériques constitués d'un nombre particulier de bits, comme 8, 16, 24 ou 32 L'architecture d'ordinateur pour cer- tainesmachinestrès répandues, à registres généraux à 32 bits, utilise des instructions de longueur variable qui sont repré- sentées par une séquence de multiplets, avec le premier ou les deux preriers multiplets spécifiant l'opération à accomplir tandis que les multiplets suivants spécifient les opérandes. L'instruction moyenne a une longueur d'environ trois multi- plets, bien que dans un ordinateur particulier les instruc- tions puissent avoir une longueur allant de un à cinquante-six multiplets L'enregistrement d'un mélange d'instructions à longueur variable et de données dans une mémoire ayant une longueur de mot de 32 bits permet l'utilisation maximale de l'espace d'enregistrement en mémoire disponible si, par exem- ple, une partie d'une instruction ou d'un mot de données à 32 bits est enregistrée à la même adresse de mémoire qu'une ins- truction ou un mot de données à 16 bits, et si le reste est enregistré à une adresse de mémoire suivante. Dans l'art antérieur, on est parvenu à une utilisa- tion efficace de l'espace de mémoire par une combinaison de techniques de matériel et de-logiciel Il faut souvent plus d'une période de cycle de mémoire lorsqu'une partie d'une ins- truction ou d'un mot de données est enregistrée à une adresse de mémoire et l'autre partie est enregistrée à une position d'adresse de mémoire suivante Dans d'autres cas, seules cer- taines adresses d'un dispositif de mémoire sont disponibles pour l'enregistrement de mots à plusieurs multiplets, ou bien des mo;-ens sont prévus pour convertir une demande de mémoire non alignée en une séquence de demandes alignées plus courtes, ce qui nécessite plusieurs périodes de cycle de mémoire Il en résulte au'on parvient à une utilisation efficace de l'espace de m- moire, mais la vitesse de traitement de l'ordinateur est réduite. L'art antérieur a imposé des restrictions sur les possibilités d'adressage de multiplet dans un dispositif de mémoire, conduisant ainsi à une meilleure utilisation de la mémoire mais à une vitesse de fonctionnement réduite Il est souhaitable d'être capable d'accéder à n'importe quelle sé- quence d'un,oudedeux ou de quatre multiplets, commençant à n'importe quelle adresse de multiplet, dans un dispositif de mémoire, sans imposer aucune contrainte d'alignement au pro- granmmeur ou au système d'exploitation, dans le but de parvenir aux performances maximales de l'ordinateur avec un minimum de matériel. L'invention décrit un dispositif d'alignement bidi- rectionnel de multiplets de données comprenant un bus général destiné à fournir des multiplets numériques d'information à une mémoire et à recevoir des multiplets numériques d'informa- tion à partir de la mémoire, des moyens de transfert destinés à transférer au moins un multiplet parmi un ensemble de multi- plets numériques entre la mémoire et le bus général, un pre- mier bus de multiplet destiné à transférer l'un au moins des multiplets entre le bus général et un premier point d'accès des moyens de transfert, un second bus de multiplet destiné à transférer l'un au moins des multiplets entre un second point d'accès des moyens de transfert et la mémoire, des moyens destinés à con mander les accès en mémoire pour l'écriture et la lecture en commençant à n'importe quelle position de multi- plet dans la mémoire, et des moyens destinés à commander les moyens de transfert au moment du transfert de l'un au moins des multiplets entre la mémoire et le bus général La mémoire comprend au moins un segment de mémoire d'adresses paires et au moins un segment de mémoire d'adresses impaires auxquels on pelt accéder simultanément pour réaliser un accès en mé- moire portant sur un ensemble de multiplets séquentiels Les moyens de transfert comprennent un ensemble de réseaux de transfert bidirectionnels et chaque réseau comprend un ensem- ble de dispositifs de transfert à bus bidirectionnel portant sur plusieurs bits Les moyens de commande d'accès en mémoire comprennent en outre des moyens destinés à écrire et à lire un ensemble de multiplets traversant les limites entre seg- ments de mémoire Les moyens de commande de la mémoire et les moyens de commande des dispositifs de transfert comprennent un ensemble de réseaux logiques programmables Il existe en outre des moyens destinés à effectuer une extension de zéro avec cadrage à droite pendant le transfert de l'un au moins des multiplets au cours d'un cycle de mémoire de lecture, et des moyens pour effectuer une extension de signe avec cadrage à droite au moment du transfert de l'un au moins des multi- plets pendant un cycle de mémoire de lecture. L'invention décrit en outre une mémoire destinée à enregistrer un ensemble de multiplets numériques d'information qui comprend au moins un segment de mémoire d'adresses paires et au moins un segment de mémoire d'adresses impaires, un dis- positif d'alignement de multiplets destiné à accéder à un mul- tiplet d'information à une position quelconque parmi un en- semble de positions de multiplet dans la mémoire, au cours d'un seul cycle de mémoire, et à accéder à un ensemble de mul- tiplets séquentiels, commençant à n'importe quelle position de multiplet dans la mémoire, au cours d'un seul cycle de mémoire, et un bus général qui est destiné à fournir les multiplets numériques à la mémoire et à recevoir les multiplets numéri- ques provenant de la mémoire Le segment de mémoire d'adresses paires et le segment de mémoire d'adresses impaires compren- nent des moyens auxquels on peut accéder simultanément, en un seul cycle de mémoire, pour donner accès à un ensemble de mul- tiplets séquentiels Chacun des segments de mémoire comprend un dispositif d'alignement de multiplet qui est interconnecté par le bus général les accès en mémoire comprennent des cy- cles de mémoire de lecture et des cycles de mémoire d'écriture. Le dispositif d'alignement de multiplets-comprend également un ensemble de réseaux de dispositifs de transfert bidirectionnels, chacun de ces réseaux de dispositifs de transfert comprenant en outre un ensemble de dispositifs de transfert à bus bidirec- tionnel et à plusieurs bits, et un ensemble de réseaux logi- ques programmés les réseaux logiques programmés comprennent des moyens pour générer des signaux de commande pour la mémoire et le réseau de dispositifs de transfert bidirectionnel. L'invention décrit en outre le procédé pour accéder à une mémoire ayant la possibilité d'adressage de multiplets, qui comprend les opérations suivantes: on applique des multi- plets numériques d'information à un bus général; on transfère les multiplets sur un premier bus de multiplet entre le bus général et des moyens de transfert bidirectionnels; on accom- plit un alignement de multipletsavec les moyens de transfert, on transfère les multiplets sur un second bus de multiplet en- tre les moyens de transfert bidirectionnels et la mémoire; on commande les cycles d'écriture et de lecture de la mémoire avec des réseaux logiques programmés et on commande les moyens de transfert bidirectionnels avec ces réseaux logiques program- més La mémoire comprend au moins un réseau de mémoire d'adres- ses paires et au moins un réseau de mémoire d'adresses impaires; et on peut accéder simultanément aux réseaux de mémoire pour effectuer un accès en mémoire pour plusieurs multiplets séquen- tiels L'opération consistant à commander les cycles d'écriture et de lecture pour les multiplets numériques fait appel à des moyens pour commencer à n'importe quelle position de multiplet dans la mémoire, en franchissant les limites des réseaux de mémoire Les moyens de transfert bidirectionnels comprennent un ensemble de réseaux de dispositifs de transfert bidirectionnels et chacun des réseaux comprend en outre un ensemble de dispo- sitifs de transfert à bus bidirectionnel et à plusieurs bits. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: Les figures 1 A et 1 B constituent ensemble un schéma synoptique fonctionnel du dispositif d'alignement bidirection- nel de multiplets de donnéeas conforme à l'invention, associé à une mémoire vive de 16 K mots longs de 32 bits chacun; la figure 2 est un schéma synoptique d'une mémoire organisée en segments d'adresses paires et d'adresses impaires indépendants, chacun des segments comprenant le dispositif de l'invention qui est représenté sur les figures 1 A et 1 B. On va maintenant considérer les figures 1 A et 1 B qui représentent un schéma synoptique d'un segment de mémoire , d'une capacité de 16 K mots lone de 32 bits chacun, com- prenant un dispositif d'alignement bidirectionnel de multiplets de données, 18, connecté à un réseau de mémoire 28, d'uine ca- pacité de 16 K mots longs de 32 bits chacun Le dispositif d'alignement de multiplets de données 18 permet d'adresser la mémoire au niveau des limites d'un multiplet individuel, au lieu de limites correspondant à deux multiplets (mot) ou à quatre multiplets (mot long), chaque multiplet comprenant 8 bits Lorsque le segment de mémoire 110 est interconnecté à un autre segment de mémoire 112, comme il est indiqué sur la fi- gure 2, il forme un dispositif de mémoire vive adressable au niveau du multiplet, organisé en 32 K mots longs de 32 bits chacun Le segment de mémoire 110 consiste en adresses paires alignées en correspondance avec des mots longs et le segment de mémoire 112 consiste en adresses impaires alignées en cor- respondance avec des mots longs Les deux segments de mémoire et 112 fonctionnent en parallèle en accomplissant un accès en mémoire portant sur deux mots longs qui produit 8 multiplets (groupe de quatre mots), dans le but d'açcélérer les accès en m 4 moire dirigés vers des multiplets qui ne sont pas alignés sur les limites des mots de mémoire Lorsqu'une adresse de mot long de mémoire est une adresse de base paire, on accède à une position (n) du segment de mémoire d'adresses paires, et cette position fournit quatre multiplets ( 0-3); simultané- meret, on accède à une position (n+ 1) du segment de mémoire d'adresses impaires, et cette position four Dit quatre multi- plets supplémentaires ( 4-7) Lorsque l'adresse de base est impaire, le segment de mémoire d'adresses impaires accède à une position (n) qui fournit quatre multiplets ( 0-3) et, si- multanément, le segment de mémoire d'adresses paires accède à une position (n+ 1) qui fournit quatre multiplets supplémen- taires ( 4-7) Le dispositif d'alignement de multiplets de données 18 de chaque segment de mémoire sélectionne un maximum de quatre des huit multiplets, pour les placer sur un bus gé- néral 90, pendant un cycle de mémoire de lecture. Comme le montre la figure 2, on peut ajouter des paires supplémentaires de segments de mémoire aux segments de mémoire 110 et 112 pour augmenter la capacité d'enregistrement de la mémoire Lorsqu'un accès en mémoire nécessite de traver- ser une limite d'une paire de segments de mémoire de 32 K mots longs (ou 128 K multiplets), un circuit de report rapide avec anticipation, connu de l'homme de l'art, appartenant au seg- ment de mémoire 112, génère un signal de report de sortie COUT-113 qui est dirigé vers l'entrée de signal CIN-109 de l'adresse immédiatement supérieure, dans le segment de mémoire 114 Lorsque l'adresse de base est paire, aucun signal de re- port de sortie n'est généré, du fait qu'on peut accéder à qua- tre multiplets consécutifs sans traverser la limite de la pai- re de segments de mémoire Lorsque l'adresse de base est im- paire et qu'il s'agit de l'adresse la plus élevée dans une zone d'adresses correspondant à la paire de segments de mémoi- re de 32 K mots longs, le signal COUT-113 est généré pour dé- clencher un cycle de mémoire dans le segment de mémoire immé- diatement supérieur, et pour interdire la réponse du segment de mémoire d'adresses paires inférieur, en appliquant le si- gnal COUT-113 à une entrée ABRT-115 du segment de mémoire d'adresses paires 110, ce qui empêche un conflit relatif au bus. Comme le montrent les figures 1 A et 1 B, le disposi- tif d'alignement de multiplets de données 18 appartenant à un segment de mémoire 110 comprend des réseaux logiques program- mables au moment de l'utilisation (soit en abrégé RLP) 10, 12, 14 et 16, et un réseau de transfert bidirectionnel 30 qui est branché à un réseau de mémoire 28 et à un bus général 90 Le réseau de transfert 30 accomplit les fonctions de multiplexa- ge bidirectionnel et de liaison bidirectionnelle entre bus, sous la commande des quatre RLP 10, 12, 14-et 16 Le réseau de mémoire 28 assure l'enregistrement de 16 K mots longs de, 32 bits chacun ( 4 multiplets) Le dispositif d'alignement de multiplets de données 18 accomplit des cycles de lecture ou d'écriture portant sur lc réseau de mémoire 28 et sélectionne les multiplets qui seront utilisés parmi les huit multiplets sur lesquels porte l'accès (provenant de deux réseaux de mé- moire) Chaque segment de mémoire 110 et 112 comprend ses propres circuits de dispositif d'alignement de multiplets de données 18, et la réponse de chaque dispositif d'alignement de multiplets de données est déterminée par la connexion d'en- trée externe EVN+ des RLP 10-16 Le dispositif d'alignement de multiplets de données peut sélectionner un, deux ou quatre multiplets pour les cycles de lecture comme les cycles d'écriture et il est capable de manipuler des données sous la forme cadrée à droite avec extension de zéros aussi bien que sous la forme cadrée à droite avec extension de signe Les mêmes circuits du dispositif d'alignement de multiplets de données 18 sont utilisés pour effectuer à la fois des cycles de mémoire de lecture et d'écriture, ce qui est un avantage important de l'invention En considérant la figure 1 B, on note que le réseau de mémoire 28 est organisé en quatre sections de multiplets 20, 22, 24 et 26, consistant en mémoires vives, chaque section comprenant 16 K mots de 8 bits chacun Les qua- tre sections considérées ensemble permettent l'enrsgistrement de 16 K mcts longs de 32 bits On utilise une mémoire vive statique de 16 K x 1 bit pour réaliser le réseau de mémoire 28, cormme par exemple un circuit intégré I Ll OS L; 51400 Cha- que section de multiplets à 8 bits du réseau de mémoire 28 est connectée au réseau de transfert 30 par des bus indivi- duels de multiplets de mémoire vive, 82, 84, 86 et 88, qui permettent de transférer un multiplet quelconque vers n'impor- te quellc position de multiplet particulière ou à paertir de cette position, sur le bus général 90 et par l'intermédiaire du réseau de transfert bidirectionnel 30. En considérant la figure 1 A et la figure 1, on note que le réseau de transfert bidirectionnel 30 comprend seize dispositifs de transfert 32-62, de type octal, commandés sé- parément, destinés au transfert de multiplets d'information entre le bus général 90 et le réseau de mémoire 28 Chaque dispositif de transfert est un circuit intégré bidirectionnel à trois états et à huit bits, qui peut consister en un circuit intégré A 14 M 73/8303 fabriqué par Advanced Micro Devices Une en- trée T/R sur chaque dispositif de transfert détermine le sens des signaux logiques qui transitent dans le dispositif de transfert, c'est-à-dire si le point d'accès A ou le point d'accès B est l'entrée ou la sortie Un signal WR est appli- qué à l'entrée T/R de tous les dispositifs de transfert 32-62. Uno entrée CD est l'entrée d'invalidation de circuit, qui fait fonction d'entrée de commande de sélection de circuit Les RPL et 14 génèrent seize signaux de commande pour sélectionner individuellement chacun des seize dispositifs de transfert 32- 62 Trois circuits séparateurs 64, 66 et 68 ainsi que des por- tes logiques 96 et 97 sont utilisés pour l'extension de signe ou de zéros dans le cas de la sélection d'un seul multiplet ou de deux multiplets dans un segment de mémoire 110 Les cir- cuits séparateurs 64, 66 et 68 peuvent 8 tre constitués par des circuits intégrés Fairchild F 244 Les bus de multiplet 72, 74, 76 et 78 constituent les voies de données entre le bus général et les bornes 13 des dispositifs de transfert 32-62 Les bus de multiplet 72, 74 et 76 sont également connectés aux circuits séparateurs respectifs 64, 66 et 68 Les bus de mul- tiplet 82, 84, 86 et 88 constituent les voies de données en- tre les bornes A des dispositifs de transfert 32-62 et les mémoires vives 20, 22, 24 et 26. En considérant toujours les figures 1 A et 1 B, on note que les RIP 10, 12, 14 et 16 assurent la commande du ré- seau de mémoire 28 et du réseau de dispositifs de transfert 30 Pour avoir un matériel identique pour chaque segment de mémoire 110-120, comme le montre la figure 2, chaque RLP 10- 16 est codé de façon à comporter la logique nécessaire pour qu'un segment de mémoire puisse fonctionner à la fois pour les adresses paires et pour les adresses impaires L'utilisa- tion de réseaux logiques programmables procure une densité de fonctions maximale pour la logique de commande nécessaire. C'est le signal EVN+, appliqué à l'entrée I 7 de chaque RLP 10- 16 qui détermine si un segment de mémoire 110-120 fonctionne pour des adresses paires ou impaires Lorsque le signal EVN+ est à l'état haut, un RIP fonctionne pour des adresses paires, et lorsque le signal EVN+ est à l'état bas, un RIP fonctionne pour des adresses impaires Comme indiqué précédemment, un si- gnal ABRT de chaque RIP 10-16 invalide un segment de mémoire d'adresses paires inférieur lorsqu'un segment de mémoire d'adresses paires immédiatement supérieur est en cours d'accès Un signal LKOUT est également appliqué à l'entrée I 5 de cha- que RIP 10-16, et il fait fonction de signal de validation pour que les signaux de commande de sortie ne changent pas d'état pendant des changements des bits d'adresse d'entrée De plus, un signal TESTEN appliqué à une entrée de chaque RLP -16 procure un possibilité de test pour chaque RLP Les RIP -16 peuvent être constitués par des circuits logiques inté- grés à trois états et à liaisons fusibles du type Signetios 825153, comprenant 32 portes ET et 10 portes OU, avec des con- nexions par liaisons fusibles pour programmer la polarité et la direction des entrées/sorties au moyen d'un équipement de programmation logique standard Les tableaux 1-4, en annexe, présentent l'information de programmation détaillée pour cha- cun des quatres RLP 10, 12, 14 et 16 dans un format prescrit par les spécifications techniques pour un dispositif 825153. Dans les tableaux 14, les entrées sont désignées par I et les sorties sont désignées par B (bien que les bor- nes B puissent également ttre utilisées comme des entrées). Pour les entrées, un H indique un niveau logique haut et un L indique un niveau logique bas; un tiret (-) indique un état indifférent Pour les sorties, un A indique une sortie active et un point () indique une sortie inactive Les lignes D représentent dix portes de commande de direction lorsqu'une ligne D contient des zéros, une borne B est utilisée en tant qu'entrée Un tiret (-) dans une ligne D indique qu'une sortie est validée pour toutes les conditions Pour avoir des rensei- gnements supplémentaires concernant un RLP, on pourra se réfé- rer aux fiches techniques du RIP à trois états 825153 fabri- qué par Signetics La logique nécessaire pour la commande est fractionnée pour minimiser le nombre de dispositifs, et la programmation des RLP est minimisée par l'utilisation des tech- niques de Quine-McCluskey, décrites dans l'ouvrage Digital Circuits and Logic Design par Samuel C Lee, Prentice Hall 1976. Les tableaux 1 et 2 présentent le programme de com- mande pour le réseau de dispositifs de transfert 30 et, comme le montrent les figures 1 A et 1 B, les sorties des RIP 10 et 14 destinés à la commande des dispositifs de transfert, sont connectées aux dispositifs de transfert 32-62 et commandent le transfert de multiplets de données entre le bus général 90 et les mémoires vives 20-26 Par exemple, un signal de sortie tel que MOB 3 provenant du RLP de commande des dispositifs de transfert, 14, fait fonction de signal de validation de dispo- sitif de transfert, et lorsque le signal de commande d'écritu- re WR est présent, il détermine qu'un multiplet de huitbits 1 1 provenant de la mémoire vive 26 (désigné par MO dans le tableau 6) doit être transféré vers le bus de multiplet 3 72 (également désigné par B 3 dans les tableaux 6 et 7), par l'intermédiaire du dispositif de transfert 56 Les signaux de sortie restants des RLP de commande des dispositifs de transfert, 10 et 14, accomplissent deg fonctions analogues pour valider séparément chaque dispositif de transfert, de type octal Les tableaux 3 et 4 indiquent le programme de commande pour générer les si- gnaux de commande d'écriture MWRTO-, MWRT 1-, IWRT 2-, et MWRT 3- pour les mémoires vives respectives 26, 24, 22 et 20, et ces signaux sont générés par les RLP de commande des mémoires vi- ves,12 et 16; de plus, les RLP 12 et 16 génèrent un signal de commande d'extension de signe d'un multiplet ( 1 BYSE+) et un signal de commande d'extension de signe de deux multiplets ( 2 BYSE+) Le signal 1 BYSE+ provenant du RLP 16 est appliqué à une entrée d'une porte NON-ET 97 et d'une porte ET-OU-INNER- SION 96, ainsi qu'à l'entrée d'un inverseur 92; la sortie de l'inverseur 92 est connectée aux entrées du circuit séparateur 68 Le signal 2 BYSE+ provenantrdu RLP 12 est appliqué à une entrée de la porte ET-OU-INVERSION 96 De RLP 16 génère égale- ment le signal WORDEX qui est appliqué aux circuits sépara- teurs d'extension de signe 64 et 66 la porte ET-OU-INVERSION peut 8 tre réalisée au moyen d'un circuit intégré 74 F 64 fabri- qué par Fairchild. Pendant un cycle de lecture, le dispositif d'aligne- ment de multiplets de données 18 présente le nombre de multi- plets demandé au bus général 90, en fonction de signaux de zone de commande de taille SZ 1 + et SZO+, de signaux d'adresse A 1 + et AO+ et de signaux de commande d'extension de signe SIGNEX+, présents sur les entrées des RLP 10-16, comme le mon- tre la figure 1 A La zone de commande de taille spécifie si l'accès porte sur 1, 2 ou 4 multiplets d'information, comme l'indique le tableau 5. Tableau 5 Zone de commande de taille SZ 1 SZO Nombre de multiplets demandé 0 0 C O & 2 0 1 1 1 0 2 1 1 4 Les deux bits de moindre poids d'une adresse de mé- moire représentés par A 1 et AO dansle tableau 6 spécifient quel est le multiplet initial dans un mot long qui fait l'objet d'un accès Si les données identifiées par la zone de taille et d'adresserésidentexclusivement dans un segment de mémoire pair ou impair, seul ce segment émettra des données sur le bus général 90 Si les données demandées se trouvent en partie dans un segment de mémoire d'adresses paires et en partie dans un segment de mémoire d'adresses impaires, les multiplets appropriés provenant des segments de mémoire pair et impair seront transférés vers le bus général 90 Lorsqu'un accès en mémoire commence avec un segment de mémoire d'adres- ses impaires, l'adresse portant sur un segment de mémoire d'adresses paires est automatiquement incrémentée avant que l'alignement des donrnées ait lieu Par conséquent, on obtient toujours des multiplets de données séquentiels Lorsqu'une extension de signe est spécifiée pendant un cycle de lecture, ce qui est indiqué par la présence du signal SIGNEX+ sur les entrées B 8 des RLP 12 et 16, ce signal est transmis sélective- ment avec les signaux de commande d'adresse et de taille géné- rant les signaux 1 BYSE+ ou 2 BYSE+, selon que l'accès en mémoi- re demandé porte sur un ou deux multiplets Le bit de plus fort poids du multiplet demandé de plus fort poids est examiné par la porte NON-ET 97 et par la porte ET-0 U-INVERSION, 96 Ia sortie de la porte NON-ET 97 est connectée au circuit sépara- teur 68 et la sortie de la porte ET-0 U-INVERSION 96 est connec- tée aux circuits séparateurs d'extension de signe 64 et 66 En fonction de l'état du bit de plus fort poids du multiplet de plus fort poids du mot sur lequel porte l'accès, une suite de zéros ou une suite de uns est insérée à gauche des multiplets sur lesquels porte l'accès, sur le bus général 90, ce qui pla- ce l'information de signe dans la position de bit de plus fort poids d'un mot d'information Lorsque l'extension de signe n'est pas demandée, par l'absence du signal SIGNEX+ dans les RLP 12 et 16, une suite de zéros est insérée à gauche des mul- tiplets sur lesquels porte l'accès, qui sont placés sur le bus général 90 L'extension de signe n'est pas une opération vali- de pendant un cycle d'écriture en mémoire. Le tableau 6 résume le multiplexage de données qui est accompli pendant un cycle de lecture En plus des bits d'adresse Ai et AO qui spécifient le multiplet initial dans un mot sur lequel porte l'accès, le bit d'adresse A 2 détermine si un segment de mémoire d'adresses paires ou un segment de mé- moire d'adresses impaires contient le multiplet initial Le nombre de multiplets demandé ainsi que la condition d'exten- sion de signe sont indiqués à gauche des bits d'adresse B 3, B 2, Bl et BO désignent le bus de multiplet 3 72, le bus de mul- tiplet 2 74, le bus de multiplet 1 76 et le bus de multiplet O 78 qui sont connectés au bus général à quatre multiplets, 90. MO à M 7 désignent les multiplets O à 3 des mémoires vives 26, 24, 22 et 20, dans un segment de mémoire d'adresses paires 110 et les multiplets correspondants 4 à 7 des mémoires vives dans un segment de mémoire d'adresses impaires 112 S désigne le signe du multiplet de plus fort poids sur lequel porte l'accès. Bien qu'on puisse accéder à un total de huit multiplets dans le segment de mémoire d'adresses paires 110 et le segment de mémoire d'adresses impaires 112, seuls quatre des huit multi- plets provenant des deux segments de mémoire sont sélectionnés par la logique du dispositif d'alignement de multiplets de données dans chaque segment de mémoire, pour le transfert vers le bus général 90, sous la commande du réseau de dispositifs de transfert bidirectionnels 30, dans chaque segment de mémoi- re. En considérant toujours le tableau 6 et en considé- rant le cas dans lequel il n'y a pas d'extension de signe, * deux multiplets sont demandés, le segment de mémoire qui in- tervient est le segment d'adresses paires (A 2 = O), et le premier multiplet est dans le multiplet de mémoire vive M 3 (Al, AO = 1,1), on note que la colonne BO, à l'adresse N (mémoire paire) montre que le multiplet de mémoire vive M 3 sera placé sur le bus de multiplet O 78 et transféré vers le multiplet BO du bus général 90; de plus, la colonne Bi, à l'adresse N+ 1 (mémoire impaire) montre que le multiplet de mémoire vive M 4 sera placé sur le bus de multiplet 1 76 dans un segment de mémoire d'adresses impaires et sera transféré vers le multiplet Bl du bus général 90, avec des zéros s'étendant à gauche dans les multiplets B 2 et B 3 du bus géné- ral 90. Pendant un cycle d'écriture, les accès vers les segments de mémoire d'adresses paires et d'adresses impaires s'effectuent sous la commande du dispositif d'alignement de multiplets de données 18 Le dispositif d'alignement examine le bit de zone de commande de taille, indiqué dans le tableau 5, et les bits de moindre poids de l'adresse, soit les bits AO et Al indiqués dans le tableau 7, et il détermine quels sont les multiplets du segment de mémoire dans lesquels une écriture doit 4 tre effectuée Lorsqu'un cycle d'écriture est effectué sur les multiplets spécifiés, les multiplets restants ne sont pas perturbés. Le tableau 7 résume le multiplaxe de données qui est accompli pendant un cycle d'écriture MO à M 7 désignent les multiplets O à 7 des mémoires vives 20-26 d'un segment de mé- moire d'adresses paires 110 et d'un segment de mémoire d'adres- ses impaires 112 BO à B 3 désignent les multiplets O à 3 du bus général 90 En considérant le cas dans lequel il y a deux multiplets BO et Bl à écrire en mémoire et dans lequel le mul- tiplet initial (BO) doit 4 tre écrit dans un segment de mémoire d'adresses paires (A 2 = 0) et dans la position de multiplet M 3 (A 1,AO= 1,1), le multiplet B 3 est écrit dans le multiplet M 4 d'un segment de mémoire d'adresses impaires, comme l'indique le tableau 7 Le signal WR-, apparaissant sur les figures 1 A et l B, est présent pendant un cycle d'écrit;ure, ce qui fait que le point d'accès B de n'importe quel dispositif de transfert 32-62 devient le point d'accès d'entrée et le point d'accès A devient le point d'accès de sortie, ce qui établit une voie pour les données qui sont transférées du bus général vers n'importe quels multiplets du réseau de mémoire 28, ou vers l'ensemble de ces multiplets. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention* SI Il il Il il Il il il il Il Il Il il il il il il il il Il 1-1 1-1 ta CD ta Ln ln r- fil O % lm Ln Co b-40 H -I qp H r* C- 1 %O pq 14 r (M O Ulb tf Ci E-1 pq -1 m F-4 ELI e, 4 pq PM D m pq >- N p Pq E-4 D r-l e PM m P 4 EL 4 H r m P-1 Co F-4 p m E-4 1 pq e (D m il 9 il 9 il il il il Il il Il Il Il Il il il Il il il Il Il Il m pq H F-4 P 4 ta il lui Il Il Il CD O CD CD CD CD. CD CD CD CD CD CD CD CD CD CD CD CD 1 1 1 CD CD 1 CD CD CD il il il il il il il Il il il Il Il 1 11 1 11 1 11 1 81 1 11 1 81 1 11 1 11 1 11 1 11 1 11 1 11 1 11 1 11 1 11 1 11 1 11 1 11 CD f-4 N cn le Ln P-i r 4 m -w Lin %P r co cn 1-1 '-i m-1 A 'q r-1 r-4 il il Il Il Il il Co r 4 r-13 ïï 4 pq M m r, %D Ln e m N 1-4 O nnnnnnnnnn Il Il il Il il il ii Il Il I 1 il Il Il Il Il Il il Il Il Il il 1- -d- -1 r 4 ry) ta E-1 pq i H E-.4 pq P-1 E-1 p pq P 4 M z e zd p m E-4 tb (D Il P 4 r-4P-4 m rk, C\j E-4 H Q m p O n m 1-4 E-1 p ta r D Fi CQ CD m 00 m CD CN lm ri lm M 1:11 Co Co Cr% F 4 LM et- N. %D %r Cj Ln Cu 4 e le 4 4 4 le Il il Ri le le Il il ta pq H E-1 pq M ce 4,èCC* le le le le le CD CD CD CD CD CD 0 CD CD CD CD CD 1111 CD CD 1111 C Da 1 11 CD O CD CD C Da 11 11 0 CD 11 11 CD CD 1111 CD CD 1111 0 CD 11 11 CD CD 1111 C> C)1811 si y y 11 m pq u pq pqopeleffl Q e-4 N M -W u) W r- P-f N m " ln W t W m r-f e-4 r-I -I e-4 r-i 0-4 1-4 cn W r W I Pl -0, m C 4 mi O nonommonn Q Il Il il il il il il il if il il il il il il il Il 1 1 il il Il il Il il il Il Il Il il Il Il Il Il Il il Il Il W -L f M CD M -4 M rq 7;: 01 'Ir en Ln ïM % O ln 01 00 en 0, 4 O a 6 6 9 O 4 CD 1 F-i p-, E- e '03 M R p M > Co M t-4 O p P-1 R 1 -4 t:l F- pq z i CD ID a O O O O O O O O O O O il il il Il il,, Il Ill, li il il, 1 1 Il "Il il lit, il il Il Il il Il 1 1 1 1 1 1 1 1 1 1 1 1 9 1 1 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 1 1 1 9 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 8 1 1 1 Il il il il il Il Il il Il il il il il il il Il il il Il Il il il il tn lm CI, F-1 CD F-1 F-1 cq Fq M Ln F-1 f rq 8 1 1 1 1 1 1 1 1 8 1 1 1 1 kim 0 m 1 4 1 1 1 1 =MW mm mm M -f " M qr Ln %O r W M C> A N 0 r-1 N M nr Ln W r oe M 1 i -1 1-f -1 1-1-1 -1 -4 -4 "-i C 4 "cq c W r W Ln " M M r-q O Mannnnnann CD CD CD CD CD CD CD CD CD CD CD CD CD CD CD O C) CD 0 CD CD CD CD CD CD CD O CD CD CD CD CD CD CD O CD CD CD CD CD CD CD 0 CD CD CD CD CD CD CD CD O CD CD CD CD CD CD CD CD 0 CD CD CD CD a CD CD O CD CD CD 0 CD a C) CD CD C) CD O CD CD CD C) O CD CD CD CD CD CD CD CD CD CD CD CD CD O CD CD 0 CD CD CD CD CD 1 11 1 1 1 11 1 1 1 11 1 1 1 18 1 1 1 11 1 1 1 11 1 1 1 11 1 1 =W mm= 8 1 1 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 9 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 1 CI 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 8 1 mm= =M mm mm== 2 m M== MMIIIIIIIIIIIIII 00 CD a CD CD a CD a CD CD O C) CD CD O CD CD O CD CD 0 O CD O O CD a oooaoami accoacol QOCDOOQOI coacocai ooc;oo(Do 1 00000 aci c Damooc Da 1 Ca Qooaal OOOQQOCDI QQOQQ=Q'l o M lm O lm -1 lm N ta fi ta -e lm Ln M %,O cn r- M 00 M m Il il Il Il il il il il Il iiiiii il Il 9 il il Il Il il il il 4 C, r-4O H Pl i P-1 Z - t:l kq -.4 r A M E-4 O O O il il il il Il Il il il Il il à Il il il il il Il H il Il il si il il il il il il il il il il il il Il Il il 1 1 1 1 1 1 1 1 1 L 1 1 1 1 1 1 1 1 1 8 1 1 8 1 1 1 1 1 1 1 1 1 1 1 1 1 PQ CD im 1-1 m (NI M m CO 'm cn tn M %O trim r- PC M 7 0-0 E-4m (Y% e pq Fq CD 1-4 -1 FA " " c" F-4 " > 4 tn " %D )-f r- pq Opm Ar Co o mm= mm 1 441 $ 4 61 4 1 o 4 1 1 M 1 1 1 b 44 M 1 o M O M M 1 o 8-1 12 61 bi 1 M M M = M M = M M M M 0 -4 Y m -W Ln W r W c CD -4 N 0 4 N m qr t A %O r O Ch -4 4 P-4 - 4 P-1 14 -4 P-4 Il 14 N C 4 CNI m oe r W tn qr m " 1-1 CD nnancoonna 11 1111 11 1111 11 1111 11 1111 11 1111 11 111 1 11 1111 4 MM =MM T Ab LEAU 6 1,.ili i 2 l PEIJ M T UN (YCLF' J) '-, 0 O O S O,à, pio 0 1, 1 ; ; ; 411 oui 1 O 1 O l J;j ", 0 1 1; ; 3 i î 5 1 O O S S S M 4 1 O 1 S O S M 5 1 1 O S 8 S M 6 1 1 1 S S S M 7 Adresse N+ 2 M (ni 6 moirre paîre) L S S B b 3 Bg Bi L-0 B IL 41 vp se N+ 1 M (mémoire impaire) -b S 8 B -B 3 P-, Bl BO B Ariy-c,;Oc U M (mémoire paire) li Il 1), S 1 1 B E'x tension Nouibre de (le; ifnc inu-l tilil(tts abois 1 L 2 O A: liAO 4.,L - 0 O 0 1 1 O 1 1 0 O 0 1 1 O 1 1 B Li L i', 1 1 O 0 O O 1,:( 0 O O M 0 O O 1,2 0 O O M 3 O 0 'O M 4 0 O 115 0 O M 6 0 O ililî rli h) Ln Mj CY% -4 -a 0 O O S j mi Mo 0 O 1 S S M 2 bil 0 1 O O j M 3 M 2 0 1 1 S S M 4 M 3 oui 2 1 O O 8 S M 5 M 4 1 O 1 S S 146 M 5 1 1 O S S M 7 M 6 1 1 1 S S Mo 1 17 Adresse N+ 2 Pl (mémoire paire) L Sl S Ji lil Ji( B 0 O Mo - Adresse N+l M (mémoire impaire) L n le li Ac It-ontio fl M (iii, iiioi:t-o paire) L r 1; j li lu LL lIl m Ji 0 O mi m 0 O MI', Mi' 0 O M 3 M 2 lexi envion 14 oitibt -edo allie m11 11, ip:Lrl t,; A 2 Al AO 0 O O 0 1 0 1 O 0 1 1 1 O O 1 O 1 1 1 1 1 1 il,1 Ilk 10 JI( 0 O M 4- 0 O M 5 M 4 0 O M 6 M 5 0 O M 7 M 6 M 7 iioili ëi k- 0 O 0 O 0 1 0 1 1 O 1 O 1 1 1 1 1,13 M 2 Ml 1 %' O M 3 î 12rail M 2 m M 4 M 5 Y 4 M 6 M 5 M 4- M 7 M 6 M 5 M 4 M 7 M 6 M 5 M 7 M 6 h 7 r%) ui r%) is 0 % -14 -a INDIFFBRENT Mo m 1 P-ID 1,12 I-11 MO - TABLEAU 7 MULTIPLEXAGE DES DOIIIE Ii S PENDANT IE CYCLE DI Ib CRI'PUIOE 0 O O Bi BO 0 O 1 Bi BO - 0 1 O Bl lio 2 O 1 1 Bi BO 1 O O Bi BO 1 O 1 Bi Bo - 1 1 O BI BO 1 1 1 Bi BO Adresse N+ 2 (mémoire paire) M 3 M 2 Ml MO Adrerse N+ 1 (mémoire impaire) M 7 M 6 1115 M 4 Adrense N (mémoire p,ire) M 3 M 2 Ml MO BO BO - BO BO M S B L S B M S B il S B M S B S B nombre de irill ti Ple ts A 2 Al AO 0 O O 0 O 1 0 1 O 0 1 1 1 O O 1 O 1 1 1 O 1 1 1 DO BO - BO BO - M Ln r-J AN CY% 4 -à Adresse P+ 2 M (mémoire paire) L S 3 B M 3 M 2 Ml MOB B 3 B 3 D 2 B 3 B 2 Bl Adresse I+l i inpaire) MI 116 Mli 114 A(irc,-i c N (iii(', nioiro pjire) M S Il B L O Il B M li Il )Il Nombre ( 10 Millti Uets A 2 A 1 AO 0 O O 0 O 1 0 1 O 0 1 1 1 O O 1 O 1 1 1 O 1 1 1 B m M? mi mo 133 B 2 iii DO B 2 Dl BO - 131 DO BO B 3 B 3 B 2 B 3 B 2 Bl B 3 B 2 Bl BO b 2 Bi LI O - B 1 BO BO w 1 Potes: MM désigne le bit de plus fort poids; L SB désigne le bit (le irtoindre Nc) -' ï,j 7 désignent les multiplets de mémoire C) à 7 BO à B 3 désignent les O; 3 du bus géngral. 24 2524671 Notes: MSB désigne le bit de plus fort poids; LSB désigne le bit de moindre poids S désigne le signe du bit de plus fort poids du multiplet de plus fort poids sur lequelporte l'accès M O à M 7 désignent les multiplets de mémoire O à 7 BO à B 3 désignent les multiplets O à 3 du bus général. R E V E N D I C A T I O N S 1 Dispositif d'alignement bidirectionnel de multi- plets de données, caractérisé en ce qu'il comprend, en combi- naison: un bus général ( 90) destiné à fournir des multiplets numériques d'information à des moyens de mémoire ( 28) et à re- cevoir des multiplets numériques d'information à partir de ces moyens de mémoire ( 28); des moyens de transfert ( 30) destinés à transférer au moins un multiplet parmi un ensemble des mul- tiplets numériques, entre les moyens de mémoire ( 28) et le bus général ( 90); une première structure de bus de multiplets ( 72, 74, 76, 78) destinée à transférer l'un au moins des mul- tiplets entre le bus général ( 90) et un premier point d'accès ('g)des moyens de transfert; une seconde structure de bus de multiplets ( 82, 84, 86, 88) destinée à transférer l'un au moins des multiplets entre un second point d'accès (A) des moyens de transfert ( 30) et les moyens de mémoire ( 28); des moyens ( 12, 16) destinés à commander des accès en mémoire d'écriture et de lecture en commençant à n'importe quelle position de multiplet dans les moyens de mémoire ( 28); et des moyens ( 10, 14) des- tinés à commander les moyens de transfert ( 30) pendant le trans- fert de l'un au moins des multiplets entre les moyens de mé- moire ( 28) et le bus général ( 90). 2 Dispositif d'alignement bidirectionnel des multi- plets de données caractérisé en ce qu'il comprend, en combi- naison: un bus général ( 90) destiné à fournir des multiplets numériques d'information à des moyens de mémoire ( 28) et à re- cevoir des multiplets numériques d'information à partir de ces moyens de mémoire ( 28); des moyens de transfert ( 30) desti- nés a transférer au moins un multiplet parmi un ensemble des multiplets numériques, entre les moyens de mémoire ( 28) et le bus général ( 90); une première structure de bus de multiplets ( 72, 74, 76, 78) destinée à transférer l'un au moins des mul- tiplets entre le bus général ( 90) et un premier point d'accès (B) des moyens de transfert ( 30); une seconde structure de bus de multiplet ( 82, 84, 86, 88) destinée à transférer l'un au moins des multiplets entre un second point d'accès (A) des moyens de transfert ( 30) et les moyens de mémoire ( 28); des moyens ( 12, 16) destinés à commander des accès en mémoire d'é- criture et de lecture, en commençant à n'importe quelle posi- tion de multiplet dans les moyens de mémoire ( 28); des moyens ( 10, 14) destinés à commander les moyens de transfert ( 30) pen- dant le transfert de l'un au moins des multiplets entre les moyens de mémoire ( 28) et le bus général ( 90); des moyens ( 96, 97) destinés à effectuer une extension de zéros avec ca- drane à droite au moment du transfert de l'un au moins des multiplets, pendant un cycle de mémoire de lecture; et des moyens ( 96, 97) destinés à effectuer une extension de signe avec cadrage à droite au moment du transfert de l'un au moins des multiplets pendant un cycle de mémoire. 3 Dispositif selon la revendication 2, caractérisé en ce que les moyens de mémoire ( 28) comprennent au moins un segment de mémoire d'adresses paires ( 110) et au moins un seg- ment de mémoire d'adresses impaires ( 112), et ces segments de mémoire peuvent faire l'objet d'un accès simultané, pour per- mettre l'accès en mémoire pour plusieurs multiplets séquen- tiels. 4 Dispositif d'alignement bidirectionnel de multi- plets de données, caractérisé en ce qu'il comprend, en combi- naison: des moyens de mémoire ( 28) destinés à enregistrer un ensemble de multiplets numériques d'information, ces moyens de mémoire comprenant au moins un segment de mémoire d'adresses paires ( 110) et au moins un segment de mémoire d'adresses im- paires ( 112); des moyens d'alignement de multiplets ( 18) des- tinés à accéder à un multiplet d'-information à l'une quelcon- que des positions d'un ensemble de positions de multiplet dans les moyens de mémoire ( 28), pendant un seul cycle de mémoire, et à accéder à un ensemble de multiplets séquentiels partant de n'importe quelle position de multiplet, dans les moyens de mémoire, pendant un seul cycle de mémoire; et les moyens d'a- lignement de multiplets ( 18) comprennent un bus général ( 90) qui est destiné à fournir les multiplets numériques aux moyens de mémoire ( 28) et à recevoir les multiplets numériques à par- tir des moyens de mémoire. Dispositif selon la revendication 4, caractérisé en ce que le segment de mémoire d'adresses paires ( 110) et le segment de mémoire d'adresses impaires ( 112) comprennent des moyens qui peuvent faire l'objet d'un accès simultané en un seul cycle de mémoire, pour permettre l'accès en mémoire pour un ensemble de multiplets séquentiels. 6 Disoositif selon la revendication 4, caractérisé en ce que chacun des segments de mémoire ( 110, 112) comprend des moyens d'alignement de multiplets ( 18) qui sont intercon- nectés par le bus général ( 90). 7 Dispositif selon la revendication 4, caractérisé en ce que les accès aux moyens de mémoire comprennent des cy- cles de mémoire de lecture et des cycles de mémoire d'écri- ture. 8 Dispositif selon la revendication 4, caractérisé en ce que les moyens d'alignement de multiplets ( 18) compren- nent un ensemble de réseaux de dispositifs de transfert bidi- rectionnels ( 30). 9 Dispositif selon la revendication 4, caractérisé en ce que les moyens d'alignement de multiplets ( 18) compren- nent en outre un ensemble de réseaux logiques programmés ( 10, 12, 14, 16). Dispositif selon la revendication 9, caractérisé en ce que les réseaux logiques programmés ( 10, 12, 14, 16) comprennent des moyens destinés à générer des signaux de com- mande pour les moyens de mémoire ( 28) et pour un réseau de dispositifs de transfert bidirectionnels ( 30). 11 Dispositif selon la revendication 4, caractérisé en-ce que les moyens d'alignement de multiplets ( 18) compren- nent en outre des moyens ( 96, 97) pour effectuer une extension de zéros avec cadrage à droite Au moment du transfert de l'un au moins des multiplets vers le bus général ( 90), à partir des moyens de mémoire ( 28) , pendant un cycle de mémoire de lecture, et des moyens ( 96, 97) pour effectuer une extension de signe avec cadrage à droite au moment du transfert de l'un au moins des multiplets vers le bus général ( 90) à partir des moyens de mémoire ( 28) pendant un cycle de mémoire de lecture. 12 Dispositif d'alignement bidirectionnel de multi- plets de données, caractérisé en ce qu'il comprend, en combi- naison: des moyens de mémoire ( 28) destinés à enregistrer un ensemble de multiplets numériques d'information, ces moyens de mémoire comprenant au moins un segment de mémoire d'adresses paires ( 110) et au moins un segment de mémoire d'adresses im- paires ( 112); un bus général ( 90) destiné à fournir des mul- tiplets numériques d'information aux moyens de mémoire ( 28) et à recevoir des multiplets numériques d'information à partir des moyens de mémoire; des moyens de transfert ( 30) destinés à transférer au moins un multiplet d'un ensemble des multiplets numériques entre les moyens de mémoire ( 28) et le bus général ( 90); une première structure de bus de multiplets ( 72, 74, 76, 78) destinée à transférer l'un au moins des multiplets entre le bus général ( 90) et un premier point d'accès (B) des moyens de transfert ( 30); une seconde structure de bus de multiplets ( 82, 84, 86, 88) destinée à transférer l'un au moins des mul- tiplets entre un second point d'accès (A) des moyens de trans- fert ( 30) et les moyens de mémoire ( 28); des moyens ( 12, 16) destinés à commander des accès en mémoire d'écriture et de lec- ture, en commençant à n'importe quelle position de multiplet dans lesmoyens de mémoire ( 28); et des moyens ( 10, 14) desti- nés à commander les moyens de transfert ( 30) pendant le trans- fert de l'un au moins des multiplets entre les moyens de mé- moire ( 28) et le bus général ( 90). 13 Dispositif d'alignement bidirectionnel de multi- plets de données, caractérisé en ce qu'il comprend, en combi- naison: des moyens de mémoire ( 28) destinés a enregistrer un ensemble de multiplets numériques d'information, ces moyens de mémoire comprenant au moins un segment de mémoire d'adresses paires ( 110) et au moins un segment de mémoire d'adresses im- paires ( 112); un bus général ( 90) destiné à fournir des mul- tiplets numériques d'information aux moyens de mémoire ( 28) et à recevoir des multiplets numériques d'information à partir des moyens de mémoire ( 28); des moyens de transfert ( 30) des- tinés à transférer au moins un multiplet parmi un ensemble des multiplets numériques, entre les moyens de mémoire ( 28) et le bus général ( 90); une première structure de bus de multiplets ( 72, 74, 76, 78) destinée à transférer l'un au moins des mul- tiplets entre le bus général ( 90) et un premier point d'accès (B) des moyens de transfert ( 30); une seconde structure de bus de multiplets ( 82, 84, 86, 88) destinée à transférer l'un au moins des multiplets entre un second point d'accès (A) des moyens de transfert ( 30) et les moyens de mémoire ( 28); des moyens ( 12, 16) destinés à commander des accès en mémoire d'é- cxiture et de lecture, en commençant à n'importe quelle posi- tion de multiplet dans les moyens de mémoire ( 28); des moyens ( 10, 14) destinés à commander les moyens de transfert ( 30) pen- dant le transfert de l'un au moins des multiplets entre les moyens de mémoire ( 28) et le bus général ( 90); des moyens ( 96, 97) destinés à effectuer une extension de zéros avec ca- drage à droite au moment du transfert de l'un au moins des mul- tiplets, pendant un cycle de mémoire de lecture; et des moyens ( 96, 97) destinés à effectuer une extension de signe avec ca- drage à droite au moment du transfert de l'un au moins des mul- tiplets pendant un cycle de mémoire de lecture. 14 Dispositif selon l'une des revendications 12 et 13, caractérisé en ce que le segment de mémoire d'adresses pai- res ( 110) et le segment de mémoire d'adresses impaires ( 112) comprennent des moyens auxquels on peut accéder simultanément pour permettre l'accès en mémoire pour un ensemble de multi- plets séquentiels. Dispositif selon l'une des revendications 1, 2, 12 et 13, caractérisé en ce que les moyens de transfert com- prennent un ensemble de réseaux de dispositifs de transfert bi- directionnels ( 30). 16 Dispositif selon la revendication 15, caractérisé en ce que chacun des réseaux de dispositifs de transfert bidi- rectionnels ( 30) comprend en outre un ensemble de dispositifs de transfert à bus bidirectionnel et à plusieurs bits ( 32-62). 17 Dispositif selon l'une des revendications 1, 2, 12 et 13, caractérisé en ce que les moyens de commande d'accès en mémoire ( 12, 16) comprennent en outre des moyens pour écri- re et pour lire un ensemble de multiplets traversant les limi- tes entre les segments de mémoire. 18 Dispositif selon l'une des revendications 3 et 14, caractérisé en ce que chacun des segments de mémoire ( 110, 112) comprend des ensembles identiques d'un certain nombre de réseaux logiques programmables. 19 Dispositif d'alignement bidirectionnel de multi- plets de données, caractérisé en ce qu'il comprend, en combi- baison: un réseau de dispositifs de transfert bidirectionnels ( 30) comprenant un ensemble de dispositifs de transfert bidi- rectionnels à plusieurs bits ( 32-62), chaque dispositif de transfert étant capable de transférer au moins un multiplet d'information numérique; un premier bus ( 72, 74, 76, 78) com- portant un ensemble de multiplets, chacun de ces multiplets de bus faisant communiquer un multiplet d'un bus général ( 90) avec un premier point d'accès (B) d'un premier groupement des dispositifs de transfert ( 32-62) en parallèle les uns par rap- port aux autres; le bus général ( 90) connecté à un ensemble des premiers bus de façon à échanger de l'information numéri- que comprenant un ensemble de multiplets avec un segment de mémoire d'adresses paires ( 110) et un segment de mémoire d'a- dresses impaires ( 112); un second bus ( 82, 84, 86, 88) cdbm- portant un ensemble de multiplets, chacun de ces multiplets de bus faisant communiquer un multiplet d'un réseau de mémoire ( 28) des segments de mémoire ( 110, 112) avec un second point d'accès (A) d'un second groupement des-dispositifs de trans- fert ( 32-62) en parallèle les uns-par rapport aux autres; un circuit logique de commapde de mémoire ( 12, 16) qui fonctionne sous la dépendance de signaux d'adressage de mémoire, et qui est connecté au réseau de mémoire ( 28) de façon à commander des accès d'écriture et de lecture portant sur des limites de multiplets à l'intérieur de chacun des segments de mémoire ( 110, 112) et traversant les limites des segments de mémoire; et un circuit logique de commande de transfert ( 10, 14) qui fonctionne sous la dépendance de signaux d'adressage de mémoi-. re et qui est connecté au réseau de dispositifs de transfert ( 30) pour commander le transfert d'au moins un multiplet parmi l'ensemble de multiplets d'information, entre le réseau de mé- moire ( 28) et le bus général ( 90). Dispositif selon la revendication 19, caractérisé en ce que le premier groupement de dispositifs de transfert ( 32-62) permet le transfert d'un multiplet du bus général ( 90) vers n'importe quelle position de multiplet dans le réseau de mémoire ( 28)t et à partir de n'importe laquelle de ces posi- tions. 21 Dispositif d'alignement bidirectionnel de multi- plets de données, caractérisé en ce qu'il comprend, en combi- naison: un réseau de dispositifs de transfert bidirectionnels ( 30) comprenant un ensemble de dispositifs de transfert bidi- rectionnels à plusieurs bits ( 32-62), chaque dispositif de transfert étant capable de transférer au moins un multiplet d'information numérique; un premier bus ( 72, 74, 76, 78) com- portant un ensemble de multiplets, chacun de ces multiplets de bus faisant communiquer un multiplet d'un bus général ( 90) avec un premier point d'accès (B) d'un premier groupement des dispo- sitifs de transfert ( 32-62), en parallèle les uns par rapport aux autres; le bus général ( 90) connecté à un ensemble des premiers bus ( 72, 74, 76, 78) pour échanger de l'information numérique comprenant un ensemble de multiplets, avec un seg- ment de mémoire d'adresses paires ( 110) et un segment de mé- moire d'adresses impaires ( 112); un second bus ( 82, 84, 86, 88) comprenant un ensemble de multiplets, chacun de ces multi- plets de bus faisant communiquer un multiplet d'un réseau de mémoire ( 28) des segments de mémoire ( 110, 112) avec un second point d'accès (A) d'un second groupement des dispositifs de transfert ( 32-62) en parallèle les uns par rapport aux autres; un circuit logique de conmmande de mémoire ( 12, 16), fonction- nant sous la dépendance de signaux d'adressage de mémoire, qui est connecté au réseau de mémoire ( 28) pour commander des ac- c-s d'écriture et de lecture au niveau de limites de multi- plets à l'intérieur de chacun des segments de mémoire ( 110, 112) et en traversant les limites des segments de mémoire; un circuit logique de commande de transfert ( 10, 14), fonction- nant sous la dépendance de signaux d'adressage de mémoire, qui est connecté au réseau de dispositifs de transfert ( 30), de façon à commander le transfert d'au moins un multiplet de l'en- semble de multiplets d'information entre le réseau de mémoire ( 28) et le bus général ( 90);des moyens ( 96, 97) connectés au circuit logique de commande de mémoire pour effectuer une ex- tension de zéros avec cadrage à droite au moment du transfert de l'un au moins des multiplets pendant un cycle de mémoire de lecture; et des moyens ( 96, 97) connectés au circuit logique de commande de mémoire pour effectuer une extension de signe avec cadrage à droite au moment du transfert de l'un au moins des multiplets pendant un cycle de mémoire de lecture. 22 Dispositif selon l'une des revendications 12, 13, 19 et 21, caractérisé en ce que le segment de mémoire d'adres- ses paires ( 110) et le segment de mémoire d'adresses impaires ( 112) comprennent des moyens auxquels on peut accéder simulta- nément pour permettre un accès en mémoire pour un ensemble de multiplets séquentiels. 23 Dispositif selon la revendication 21, caractérisé en ce que le premier groupement de dispositifs de transfert ( 32-62) permet le transfert d'un multiplet du bus général ( 90) vers n'importe quel multiplet dans le réseau de mémoire ( 28) et à partir de n'importe lequel de ces multiplets. 24 Dispositif selon l'une des revendications 19 et 21, caractérisé en ce que le second groupement de dispositifs de transfert ( 32-62) permet de transférer un multiplet du ré- seau de mémoire ( 28) vers n'importe quelle position de multi- plet du bus général ( 90) et à partir de n'importe laquelle de ces positions. 25 Dispositif selon l'une des revendications 1, 2, 12, 13, 19 et 21, caractérisé en ce que le circuit logique de commande de mémoire ( 12, 16) et le circuit logique de commande de transfert ( 10, 14) comprennent un ensemble de réseaux logi- ques programmables. 26 Dispositif selon l'une des revendications 2, 13 et 21, caractérisé en ce que les moyens d'extension de signe comprennent des moyens ( 96, 97) qui sont destinés à examiner un bit de plus fort poids d'un multiplet de plus fort poids pour la détermination de l'extension de signe. 27 Procédé d'accès à des moyens de mémoire ( 28) of- frant la possibilité d'un adressage de multiplet, caractérisé en ce qu'il comprend les opérations suivantes: on applique des multiplets numériques d'information à un bus général ( 90) on transfère ces multiplets sur une première structure de bus de multiplet ( 72, 74, 76, 78) entre le bus général ( 90) et des moyens de transfert bidirectionnels ( 30); on accomplit un alignement de multiplets dans les moyens de transfert ( 30) on transfère les multiplets sur une seconde structure de bus de multiplet ( 82, 84, 86, 88), entre les moyens de transfert bidirectionnels ( 30) et les moyens de mémoire ( 28); on comman- de des cycles d'écriture et de-lecture des moyens de mémoire avec des réseaux logiques programmés ( 12, 16); et on commande les moyens de transfert bidirectionnels avec ces réseaux logi- ques programmés ( 10, 14). 28 Procédé d'accès à des moyens de mémoire ( 28) of frant la possibilité d'un adressage de multiplet, caractérisé en ce qu'il comprend les opérations suivantes: on applique des multiplets numériques d'information à un bus général ( 90); on transfère ces multiplets sur une première structure de bus de multiplet ( 72, 74, 76, 78) entre le bus général ( 90) et des moyens de transfert bidirectionnels ( 30); on effectue un ali- gnement de multiplets dans les moyens de transfert ( 30); on transfère ces multiplets sur une seconde structure de bus de multiplet ( 82, 84, 86, 88) entre les moyens de transfert bi- directionnels ( 30) et les moyens de mémoire ( 28); on commande des cycles d'écriture et de lecture des moyens de mémoire ( 28) avec des réseaux logiques programmés ( 12, 16); on commande les moyens de transfert bidirectionnels ( 30) qui accomplissent l'alignement de multiplets avec les réseaux logiques program- més ( 10, 14); on effectue une extension de zéros avec cadrage à droite au moment du transfert de l'un au moins des multiplets vers le bus général ( 90) pendant un cycle de mémoire de lectu- re; et on accomplit une extension de signe avec cadrage à droite au moment du transfert de l'un au moins des multiplets vers le bus général ( 90) pendant un cycle de mémoire de lec- ture. 29 Procédé selon l'une des revendications 27 et 28, caractérisé en ce que les moyens de mémoire ( 28) comprennent au moins un réseau de mémoire d'adresses paires ( 110) et au moins un réseau de mémoire d'adresses impaires ( 112), et on peut accéder simultanément à ces réseaux de mémoire pour per- mettre l'accès en mémoire pour un ensemble de multiplets sé- quentiels. Procédé selon ltune des revendications 27 et 28, caractérisé en ce que l'opération de commande des cycles d'é- criture et de lecture pour les multiplets numériques fait ap- pel à des moyens ( 12, 16) permettant de commencer à n'importe quelle position de multiplet à l'intérieur des moyens de mé- moire ( 28) et de traverser les limites entre les réseaux de mémoire. 31 Procédé selon l'une des revendications 27 et 28, caractérisé en ce que les moyens de transfert bidirectionnels comprennent un ensemble de réseaux de dispositifs de transfert bidirectionnels ( 30), et chacun de ces réseaux comprend en ou- tre un ensemble de dispositifs de transfert à bus bidirection- nel et à plusieurs bits ( 32-62). 32 Procédé selon la revendication 28, caractérisé en ce que l'opération d'extension de signe avec cadrage à droi- te fait appel à des moyens ( 96, 97) destinés à examiner un bit de plus fort poids d'un multiplet de plus fort poids, pour la détermination de l'extension de signe.