FR 2531244 A1 19840203 FR 8213084 A 19820727 La présente invention concerne un système de détection de codes d'arrêt programmables dans un trans- fert de données intervenant entre une mémoire d'un mi- croprocesseur et un périphériques dans un ensemble pro- cesseur utilisant un circuit d'accès direct à la mémoi- re. Cette invention s'applique à la gestion des échanges de données dans un ensemble processeur compre- nant un microprocesseur, des périphériques et un cir- cuit d'accès direct à la mémoire du microprocesseur. On sait que les circuits d'accès direct à la mémoire d'un microprocesseur sont maintenant très uti- lisés dans les ensembles processeurs Les circuits sont connus par les initiales DMA Ils permettent de gérer plus simplement les échanges de données entre la mémoi- re d'un microprocesseur et des périphériques; ils per- mettent aussi d'accroître la rapidité des échanges de données Toutefois, les circuits d'accès direct DMA existants ne permettent une programmation que sur un compte d'octet et non sur un code d'arrêt Ceci entraî- ne une perte de temps importante et donc préjudiciable. La détection d'un code d'arrêt programmable permet de remédier à cet inconvénient. On sait aussi qu'en transmission de données, il est toujours possible de prévoir le nombre de carac- tères devant être émis Un problème apparaît à la ré- ception de ces données, o trois types de solutions peuvent être envisagés: ne pas gérer la réception à l'aide d'un circuit d'ac- cès direct DMA; superviser la réception par une-temporisation; introduire un système de détection de code arrêt, ce système étant soit unique, soit non programmable. Ces différentes solutions présentent des in- convénients majeurs: dans le cas o la réception n'est pas gérée par un circuit d'accès direct DMA mais par le microproces- seur, les vitesses d'échanges ou de transferts de données ne sont pas très grandes, surtout si le mi- croprocesseur doit gérer simultanément plusieurs li- gnes de transfert, lorsque la réception est supervisée par une tempori- sation, cette temporisation dépend de la vitesse de la ligne asynchrone et doit être modifiable Cette solution n'est utilisable de façon valable que lors- que le transfert de données s'effectue dans un mode "bloc" Dans ce cas, la détection de la fin d'un échange ou transfert intervient beaucoup plus tard que la fin réelle de cet échange A titre d'exemple, à une vitesse de transmission de 300 bauds, le trans- fert d'un caractère a une durée de 33 ms On règle alors la temporisation de façon à détecter le fait qu'aucun caractère n'a été reçu pendant plus de 40 ms par exemple Le retard entre la détection et la fin effective d'un échange est donc de 40 ms, la solution qui consiste à utiliser un système de détection de code d'arrêt, soit unique, soit non pro- grammable, n'est pas elle non plus très satisfaisan- te: lorsqu'il est nécessaire de détecter un code d'arrêt, le plus simple est d'effectuer la détection d'un caractère unique, fixé une fois pour toutes. Malheureusement,un seul caractère d'arrêt n'est ja- mais suffisant et il est souvent nécessaire d'avoir la possibilité-de modifier ce caractère Générale- ment, dans les systèmes connus, la détection d'un co- de d'arrêt programmable se fait par l'intermédiaire d'un registre et d'un comparateur Si l'on désire alors disposer de plusieurs codes d'arrêt différents, pour un même échange de données (et c'est souvent le cas), on est conduit à augmenter le nombre de regis- tres et à alourdir le matériel permettant la program- mation de ces registres et la détection de la fin d'un échange Cela est très onéreux En effet, grâce à ces systèmes connus utilisant un registre et un comparateur pour chaque code d'arrêt, il est néces- saire, lorsqu'on désire détecter N codes d'arrêt si- multanés, d'utiliser N registres de mémorisation du code d'arrêt, présentant N adresses différentes et nécessitant donc N décodages d'adresses différents g il est également nécessaire d'utiliser N comparateurs comparant le contenu des registres avec les données présentes sur le bus Il est aussi possible de n'uti- liser qu'un seul comparateur pour effectuer la compa- raison avec le contenu des N registres, mais, dans ce cas, il faut présenter successivement sur l'une des entrées du comparateur D le contenu des N registres. Il en résulte que, dans ce cas, n-signaux non join- tifs d'un spectre doivent être fournis pour valider la sortie des N registres Ces signaux peuvent être élaborés à partir d'une ou plusieurs lignes à retard ou d'un registre à décalage, piloté à une fréquence déterminée Cette solution, bien que diminuant le nombre des comparateurs nécessaires, complique con- sidérablement la logique de contrôle du système. La présente invention a pour but de remédier à ces inconvénients et notamment, de réaliser un systè- me de détection de codes d'arrêt programmables, dans un transfert de données intervenant entre la mémoire d'un microprocesseur et l'un des périphériques, dans un en- semble processeur comprenant un circuit d'accès direct. à la mémoire O Ce système permet d'éviter toute tempori- sation à la réception d'un échange et d'éviter aussig une multiplication inutile du nombre de registres et -de comparateurs, lorsque l'on 'désire détecter plusieurs codes d'arrêt. L'invention a pour objet un système de détec- tion de codes d'arrêts programmable dans un échange de données effectué entre la mémoire locale d'un micropro- cesseur et un périphérique dans un ensemble processeur utilisant un circuit d'accès direct à la mémoire loca- le, ce circuit partageant l'accès à un bus commun per- mettant des échanges de données entre des périphériques et la mémoire locale, ce circuit d'accès direct compre- nant plusieurs canaux d'échanges de données avec les périphériques, caractérisé en ce qu'il comprend une mé- moire à accès aléatoire recevant les données sur des entrées d'adressage et recevant un élément binaire d'adresse sur une entrée de données, un circuit de-com- mande présentant des sorties qui sont respectivement reliées à des entrées de validation et de commande d'écriture de la mémoire à accès aléatoire, ce circuit de commande recevant respectivement sur des entrées, des signaux qui proviennent du microprocesseur ou du circuit d'arbitrage et qui sont respectivement relatifs aux opérations d'entrée-sortie en écriture ou en lectu- re, ainsi qu'au décodage -de poids d'adresses, et un circuit de test relié à une sortie de lecture de la mémoire à accès aléatoire, pour tester, au cours d'un échange de données, la valeur binaire enregistrée à l'adresse courante de la mémoire à accès aléatoire, dé- terminée par les signaux de données, ce test étant com- mandé par un signal de commande appliqué au circuit de test par le circuit d'accès direct à la mémoire locale du microprocesseur. Selon une autre caractéristique de l'inven- tion, le circuit de commande comprend une porte de type "ET" recevant du microprocesseur ou du circuit de de- mande d'accès les signaux relatifs aux opérations d'entrée-sortie et commandant l'écriture ou la lecture du périphérique, une sortie de cette porte "ET" étant reliée à l'entrée de commande de validation de la mé- moire à accès aléatoire, et une porte de type 'OU" re- cevant du microprocesseur sur une entrée, le signal de décodage de poids d'adresses de la mémoire, une autre entrée de cette porte de type "OU" étant reliée à la sortie de la porte "ET", une sortie de la poute "OU" étant reliée à l'entrée de commande d'écriture de la mémoire à accès aléatoire. Selon une autre caractéristique, le circuit de test comprend une porte de type "OUI recevant sur une entrée, le signal de commande de test provenant du circuit de demande d'accès, et sur une autre entrée, un signal de sortie de la mémoire à accès aléatoire indi- quant qu'un code d'arrêt a été détecté dans les données alors transférées, et une bascule de type R/S dont une entrée est reliée à une sortie de la porte "OU" du circuit de test et dont une autre entrée est reliée à la sortie de la porte "OU" du circuit de commande pour recevoir un signal de remise à zéro, la sortie de cette bascule étant éventuellement reliée à une entrée de commande du circuit de demande d'accès et à une entrée de commande du microprocesseur pour leur fournir un si- gnal relatif à la détection éventuelle d'un code d'ar- rêt, provoquant l'interruption de l'échange et l'inter- ruption du microprocesseur correspondant. Les caractéristiques et avantages de l'in- vention ressortiront mieux de la description qui va suivre, donnée en référence aux dessins annexés dans lesquels la figure 1 représente schématiquement un ensemble processeur dans lequel intervient un circuit de de- mande d'accès à la mémoire d'un microprocesseur, ain- si que pour chacun des canaux de ce circuit de deman- de d'accès, un système de détection conforme à l'in- vention, la figure 2 représente schématiquement le système de détection de codes d'arrêt programmables, conforme à l'invention, Les figures suivantes sont des chronogrammes qui permettent de mieux comprendre le fonctionnement du système conforme à l'invention la figure 3 représente en a et b des chronogrammes *qui correspondent respectivement aux signaux essen- tiels reçus ou émis par un microprocesseur de l'en- semble pour effectuer des opérations de lecture ou d'écriture dans une ressource périphérique, la figure 4 est un chronogramme qui représente sché- matiquement les principaux signaux échangés d'une part entre un microprocesseur et le circuit de deman- de d'accès qui lui est associé, et d'autre part, en- tre ce circuit et un périphérique intervenant sur l'un des canaux de ce circuit de demande d'accès, la figure 5 est un chronogramme qui représente sché- matiquement les principaux signaux parvenant sur les entrées du système de l'invention, pour la programma- tion d'un code d'arrêt dans la mémoire à accès aléa- toire de ce système, la figure 6 est un chronogramme qui représente sché- matiquement les principaux signaux d'entrée et de sortie du système de l'invention, dans le cas de la détection d'un code arrêt au cours d'un transfert de données d'une ressource périphérique vers la mémoire locale d'un microprocesseur de l'ensemble, la figure 7 est un chronogramme qui représente les principaux signaux d'entrée et de sortie du système de l'invention, dans le cas d'un transfert de données effectué entre la mémoire locale du microprocesseur de l'ensemble et un périphérique. La figure 1 représente schématiquement un en- semble processeur dans lequel un microprocesseur M Pl ainsi que sa mémoire associée M 1 communiquent avec des ressources périphériques Pl, P 2, o par l'intermédiai- re d'un bus commun BUS et par l'intermédiaire d'un cir- cuit DMA 1 de demande d'accès direct à la mémoire; ces demandes d'accès interviennent lorsque des échanges ou des transferts de données doivent être effectués dans l'ensemble processeur. Dans l'ensemble représenté en exemple sur cette figure, on suppose qu'au microprocesseur M Pl cor- -10 respond un seul circuit d'arbitrage DM A 10 Des systèmes conformes au système de l'invention sont représentés en CA,,, CA 12 Comme on le verra plus loin en détail, cha- que circuit de demande d'accès direct à la mémoi Fe est de type 8237, commercialisé par la Société INTEL par exemple Ce circuit présente plusieurs canaux de liai- son Ll, L 21 qui sont reliés respectivement aux péri- phériques tels que Plp P 2,, à travers le bus BUSO Ces canaux ne sont pas représentés en détail sur cette fi- gure, mais il est bien évident 'que si quatre périphéri- ques par exemple, sont reliés au microprocesseur MP 1, par l'intermédiaire du bus et du circuit d'arbitrage DMA 1, il y -a quatre canaux de liaison tels que L 1 qui relient ces quatre ressources périphériques avec ce circuit de demande d'accès. Les différents signaux mentionnés sur cette figure-seront décrits plus loin en détail; leur signi- fication est la suivante DREQ 1 est un signal indiquant que la ressource Pl effectue une demande d'accès au bus, par exemple pour transférer des données vers le microprocesseur M Pl ou vers sa mémoire Mi, Cette demande parvient par l'in- termédiaire du bus, au circuit de demande d'accès DMA 1 _ le signal DACK 1 est un signal fourni par le circuit DMA 1, appliqué au périphérique Pi, par l'intermédiai- re du bus, pour indiquer à cette ressource que sa demande d'accès est acceptée Ce signal est d'ail- leurs également transmis au système CA l' de détection de codes d'arrêt, pour des raisons que l'on explique- ra plus loin en détail. le signal BREQ transmis par le circuit de demande d'accès DMA 1 au processeur XîP indique une demande d'accès au bus transmise par ce circuit au bus. le signal BACK fourni par le microprocesseur M Pl au circuit de demande d'accès DMA 1, indique que cette demande d'accès au bus est acceptée par le micropro- cesseur MPL. -les signaux Do à D 7 représentent les données émises par le microprocesseur en direction de l'un des péri- phériques, ou émises par l'un de ces périphériques, en direction du microprocesseur Ces données sont d'ailleurs appliquées, pour des raisons que l'on ex- pliquera plus loin en détails au système de détection CA U, dans l'exemple considéré. les signaux î O R et IOW sont des signaux fournis par le microprocesseur M Pl par le circuit DM dans l'exemple considéré; ces signaux sont représentas tifs d'opérations entrée/sortie d'écriture ou de lec- ture d'un périphérique et sont appliqués à une mémoi- re à accès aléatoire comprise dans le système de dé- tection. le signal ES est un signal résultant d'un décodage d'adresses effectué pour programmer, comme on le ver- ra plus loin en détail, un code de référence dans la mémoire à accès aléatoire comprise dans le système de l'invention. le signal IT est un signal d'interruption qui est appliqué au microprocesseur M Pl et éventuellement au circuit de demande d'accès DMA 1, lorsqu'un code d'ar- rêt est détecté dans les données D à D 7 provenant de la mémoire locale M 1 associée au microprocesseur M Pl ou de la ressource P 1, lors d'un transfert sur le canal correspondant du circuit de demande d'accès. le signal A O est un signal d'adressage de la mémoire à accès aléatoire du système. La figure 2 représente schématiquement un système de détection de codes d'arrêts programmables, conforme à l'invention Ce système est par exemple ce- lui qui est représenté en CA 11 sur la figure 1 Il comprend une mémoire M a accès aléatoire de type MM 5257 J-3 commercialisé par la Société Nationale Semi- conductor par exemple Cette mémoire comporte, par exemple, huit entrées d'adressage ADO o AD 7 qui, pour des raisons qui seront données plus loin en détail, reçoivent les données D à D 7 du système, les autres entrées d'adressage de cette mémoire n'étant pas utili- sées Cette mémoire comporte également, de façon con- nue, une entrée DIN de données, qui, dans le système de l'invention, reçoit un élément binaire d'adresses AO. Le système comprend également un circuit de-commande C dont les sorties sont respectivement reliées aux en- trées de validation U , et de commande d'écriture É, de la mémoire Ce circuit reçoit respectivement sur des entrées, les signaux IOR, TOW, ES qui proviennent du microprocesseur ou du circuit (DMA 1) de demande d'accès à la mémoire locale M 1; ces signaux sont respective- ment relatifs aux opérations entrée/sortie pour l'écri- ture ou la lecture d'un périphérique, ainsi qu'au déco- dage d'adresses Le système comprend aussi un circuit de test T, relié à une sortie (DOUT) de la mémoire M; ce circuit permet de tester, au cours d'un échange de données entre une ressource périphérique et la mémoire locale M 1 du microprocesseur, la valeur d'un élément binaire éventuellement présent dans les données, et qui serait représentatif d'un code d'arrêt qui aurait été également chargé, à l'initialisation du système, dans la mémoire M Le test est commandé par un signal de commande DACK qui indique l'état du canal correspondant au périphérique auquel le système de détection du code d'arrêt est associé. Le circuit de commande C comprend une porte de type ET qui reçoit du microprocesseur ou du circuit de demande d'accès les signaux 10 W et IOR relatifs aux opérations d'entrée/sortie pour l'écriture ou la lectu- re d'un périphérique Une sortie de cette porte ET est reliée à l'entrée de commande de validation CE de la mémoire M; ce circuit de commande comprend aussi une porte OU 1 de type OU, recevant, sur une entrée, le si- gnal ES de décodage d'adresses Une autre entrée de cette porte OU 1 est reliée à la sortie de la porte ET. Enfin, la sortie de cette porte OU 1 est reliée à l'en- trée WE de commande d'écriture de la mémoire M. Le circuit de test T comprend une porte OU 2 du type OU, qui reçoit sur une entrée le signal de commande du test DACK provenant du circuit de demande d'accès et indiquant l'état du canal correspondant; cette porte OU 2 reçoit sur une autre entrée le signal EDCA de sortie de la porte OU 1 du circuit de commande C Enfin, le circuit de test T comprend aussi une bas- cule de type R/S dont une entrée S est reliée à la sortie de la porte OU 2 et dont une autre entrée R est reliée à la sortie de la porte OU 1 du circuit de com- mande C La sortie Q de la bascule R/S est reliée, comme on l'a indiqué plus haut, éventuellement à une entrée de commande du circuit de demande d'accès et à une entrée de commande du microprocesseur Cette sortie Q fournit un signal IT relatif à la détection éventuel- le d'un code d'arrêt dans des données échangées Ce signal provoque l'interruption des traitements effec- tués par le microprocesseur, et l'arrêt du circuit d'arbitrage. Le système qui vient d'être décrit fonctionne de la manière suivante, pour la programmation ou enre- gistrement d'un code d'arrêt de référence dans la mié- moire -M: pour être écrite, la mémoire M doit-recevoir sur ses entrées CE et fî des si gnaux actifs (ni-veau logique bas). Lorsque l'on souhaite écrire un code d'arrêt. de référènce à une adresse prédéterminée de la mémoire M, on suppose par convention que l'on inscrit un élé- ment binaire O à cette adresse prédéterminée Cette inscription s'effectue de la-manière suivant'e on sup- pose que le microprocesseur fournit des adresses A 7 A 607 AG, une donnée XX parmi les données D,, D 7 appliquées par le microprocesseur sur les entrées d'adressage AD,, AD 7 de la mémoire M Si l'élément bi- naire d'adressage A 0 est égal à 0, pour lacmxémoire M, l'application de ces différents signaux correspond à l'écriture de l'élément binaire O à l'adresse IIXXI Un code d'arrêt est alors présent,à cette adresse Le si' gnal VES résulte d'un décodage des éléments binaires. d'adressage A 1 O A 7 l'élément binaire A n'est pas utilisé dans ce décodage Cet élément binaire est ap- pliqué sur l'entrée de donnée DIN de la mémoire O Au contraire, si l'on souhaite indiquer l'ab- sence de code d'arrêt de référence à une adresse prédé- terminée de la mémoire M, on inscrit un élément binaire de valeur î à cette adresse prédéterminée O Comme dans le cas précédent, le microprocesseur fournit des élé- ments binaires d'adressage A 7 y A 60000 A 0 d'une-donnée YY parmi les données D 00000 D 7 appliquées sur les en- trées d'adressage AD,, O AD, de la mémoire M Si l'élément binaire A est égal-à 1, cela signifie pour la mémoire M qu'un code d'arrêt est absent à l'adresse YY Comme dans le -cas précédent, le signal ES appliqué sur l'entrée de la porte OU 1 pour commander l'écriture dans la mémoire My résulte du décodage des signaux A 1, A 7; l'élément binaire A n'est pas traité dans ce décodage Il est appliqué sur l'entrée de donnée DN de la mémoire. Pour détecter un code d'arrêt dans les don- nées Do, D 7 présentes sur les entrées AD, AD 7 de la mémoire M, lors d'un échange de données entre une mé- moire locale d'un microprocesseur et un périphérique à travers le circuit de demande d'accès direct à la mé- moire, le système réagit de la manière suivante: lors- qu'une donnée XX parmi les données Do^^ D 7 est un code d'arrêt, le signal de sortie DOUT de la mémoire est au niveau logique 0 Si simultanément le signal DACK, fourni par le circuit de demande d'accès, est actif, (niveau logique bas) il apparaît en sortie de la bascule R/S un signal IT de niveau logique 1 indiquant la détection d'un code d'arrêt. La mémoire M 4 peut être par exemple une mémoi- re à accès aléatoire, comportant 256 registres de 1 élément binaire. La figure 3 représente'en a et b des chrono- grammes qui correspondent respectivemenrt aux signaux essentiels reçus ou émis par un microprocesseur pour échanger des données avec une ressource périphérique. Le chronogramme a représente les principaux * signaux qui interviennent lors d'une opération de lec- ture d'un périphérique Le microprocesseur émet vers le périphérique des signaux d'adresse schématisés en AD sur la figure; il émet ensuite un signal IOR de com- mande d'opérations d'entrée-sortie, et plus particu- lièrement de lecture de ce périphérique Ensuite, les données D peuvent être transférées vers le microproces- seur. Le chronogramme b de cette figure représente schématiquement les signaux essentiels qui intervien- nent dans une opération d'écriture de données dans un périphérique Le microprocesseur émet tout d'abord des signaux d'adresses AD en direction de la ressource con- cernée il émet ensuite un signal IOW de commande d'opération d'entrée/sortie et plus particulièrement d'écriture, en direction de cette ressource périphéri- que Enfin, le microprocesseur transfère les données D en direction de cette ressource. La figure 4 est un chronogramme qui représen- te schématiquement les principaux signaux échangés en- tre un microprocesseur et le circuit de demande d'accès direct à la mémoire, ainsi que les principaux signaux échangés entre ce circuit et une ressource périphérique intervenant sur l'un des canaux de ce circuit de deman- de d'accès direct à la mémoire. Lorsque l'une des ressources, telle que le périphérique Pl par exemple (figure 1) désire échanger des données avec le microprocesseur M Pl ou avec la mé- moire qui lui est associée, elle émet tout d'abord un signal DREQ 1 de demande de transfert qui est fourni au circuit de demande d'accès (DMA 1) Ce circuit de deman- de d'accès direct à la mémoire fournit alors au micro- processeur M Pl un signal BREQ indiquant que le circuit de demande d'accès a reçu une demande de transfert et désire utiliser le bus Une fois le cycle en cours ter- miné, le microprocesseur émet alors un signal BACK in- diquant au circuit de demande d'accès direct à la mé- moire que la demande d'accès au bus est acceptée. Alors, le circuit DMA 1, en fonction des différentes priorités des demandes de transfert qu'il reçoit, émet- le signal DACK 1 qui est appliqué au périphérique Pl; ce signal indique au périphérique que sa demande de transfert est acceptée C'est la descente du signal DACK 1 qui permet de déclencher le transfert de données du périphérique Pl vers la mémoire associée au micro- processeur MP 1. 2531244- La figure 5 est un chronogramme qui représen- te schématiquement les principaux signaux qui parvien- nent sur les entrées du système de l'invention, pour l'enregistrement ou programmation d'un code d'arrêt de référence, dans la mémoire à accès aléatoire M Sur ce chronogramme, le signal ES est un signal qui est fourni par le microprocesseur ou le circuit de demande d'accès et qui est appliqué sur l'entrée dé la porte OU 1 du circuit de commande C Ce signal résulte du décodage des adresses A 1, A 7 fournies par le microprocesseur ou par le circuit de demande d'accès, à l'exception de l'adresse A O Après ce décodage, le microprocesseur fournit le signal IOW de commande d'opération d'entrée- sortie, et précisément d'écriture; ce signal est ap- pliqué à l'entrée de la porte ET du circuit de commande C Il en résulte que le signal de sortie EDCA de la porte O Ui 1 du circuit de commande devient actif et passe donc au niveau bas Ce signal est appliqué à l'entrée d'écriture WE de la mémoire M Alors, si les signaux de données Do à D 7 sont appliqués sur les entrées d'adres- sage AD 0, AD 7 de la mémoire, et si le signal binaire d'adressage A O est appliqué sur l'entrée de données DIN de la mémoire M, ce signal binaire est enregistré à l'adresse désirée de la mémoire M Lorsque le niveau logique de ce signal A O est O (A = 0), cela signifie qu'a l'adresse déterminée par les signaux de données Do à D 7, un code d'arrêt est enregistré; au contraire, si le niveau logique de ce signal A O est haut (A O =l), cela signifie qu'il n'y a pas de code d'arrêt à l'adresse correspondante Après l'inscription du code d'arrêt dans la mémoire M, les signaux IOW, EDCA et ES rede- viennent inactifs et passent donc au niveau logique 1. La figure 6 est un chronogramme des princi- paux signaux d'entrées et de sorties du système de l'invention, dans le cas de la détection d'un code d'arrêt, au cours d'un transfert de données entre un périphérique tel que Pl (figure 1) et la mémoire locale M du microprocesseur MP à travers un canal du circuit de demande d'accès Les données à transférer sont re- présentées en D O D sur ce chronogramme Pour ef- fectuer ce transfert, le microprocesseur émet tout d'abord un signal de commande d'opération d'entrée-sor- tie de lecture IOR; ce-signal commande, d'une part la lecture du périphérique Pl, et il est appliqué, d'autre part, à l'une des entrées de la porte ET du circuit de commande C du système de détection de l'invention vali- dant la mémoire M à accès aléatoire Avec un certain retard qui dépend du temps d'accès de la mémoire à ac- cès aléatoire Mi et si un code d'arrêt est présent à l'adresse déterminée par les données D à D 7 reçues dans la mémoire à accès aléatoire M, le signal de sor- tie DOUT de la mémoire M passe à un niveau logique bas. Lorsque le transfert en cours concerne le canal 1 du circuit (DMA 1) de demande d'accès direct à la mémoire locale Ml celui-ci fournit le signal DACK 1 d'accepta-. tion de transfert de données qui est appliqué à la por- te OU 2 du circuit de test T, le signal de sortie de cette porte OU 2, appliqué à l'entrée S de la bascule R/S devient actif (passe au niveau logique bas) D alors, le signal EDCA appliqué à l'entrée R de la bas- cule R/S étant à un -niveau logique 1, le signal de sortie IT de la bascule R/S passe au niveau logique 1. Ce signal est appliqué au microprocesseur M Pl et éven- tuellement au circuit de demande d'accès DMA 1, pour provoquer, soit une interruption du microprocesseur, soit un arrêt du transfert de données par l'intermé- diaire du circuit (DMA 1) de demande d'accès direct à la mémoire M il Toute nouvelle programmation d'un code d'arrêt dans la mémoire M nécessite de rendre actif le signal EDCA de sortie de la porte OU,; ce signal qui est alors à un niveau logique bas, provoque la remise à zéro (niveau logique bas), du signal de sortie IT de la bascule R/S. La figure 7 est un chronogramme des princi- paux signaux d'entrée et de sortie du système de l'in- vention, dans le cas d'un transfert de données effectué entre la mémoire locale M 1 du microprocesseur M Pl par exemple, et le périphérique Pl à travers un canal du circuit de demande d'accès Les données Do à D 7 trans- férées de la mémoire au périphérique Pi, sont appli- quées sur les entrées d'adresses AD O ( AD 7 de la mé- moire M du système de détection Le circuit de demande d'accès DMA 1 fournit également un signal de comamande d'opérations d'entrée-sortie d'écriture IOW, à la mé- moire M du système de détection après un certain temps d'accès, et si un code d'arrêt est présent à l'adresse déterminée par les données D à D 7 reçues dans la mémoire à accès aléatoire M, le signal de sor- tie DOUT de la mémoire M devient actif (passe à un niveau logique bas) Si le transfert en cours concerne le-canal L 1 du circuit DMA 1 de demande d'accès direct à la mémoire, celui-ci fournit alors le signal DACK 1 (ni- veau logique bas) Les signaux DOUT et DACK 1 sont ap- pliqués sur les entrées de la porte OU 2 du circuit de test T; s'ils sont tous deux à un niveau logique bas, il en résulte l'application d'un signal de niveau logi- que bas sur l'entrée S de la bascule R/S Alors, le signal IT sur la sortie Q de la bascule R/S passe au niveau logique 1, indiquant ainsi qu'un code d'arrêt est présent dans les données tcransférees; ce code d'arrêt correspond à un code de référence-enregistré dans la mémoire M Le signal IT de niveau logique haut (niveau 1) est appliqué, comme dans l'exemple précé- dent, au microprocesseur et éventuellement, au circuit de demande d'accès correspondants pour provoquer soit une interruption du traitement effectué par ce micro- processeur, soit un arrêt du transfert de données. Comme dans les autres exemples de fonctionne-. ment qui viennent d'être décrits, le signal WE est inactif (niveau logique 1) Les états des signaux ES et A appliqués respectivement sur l'entrée DIN de la mé- moire M et sur l'entrée de la porte OU 1 du circuit de commande C sont sans importance dans ce cas, la mémoire M à accès aléatoire étant seulement lue. Dans l'exemple de réalisation du système de l'invention, la mémoire M qui est constituée par 256 registres de 1 élément binaire permet la programmation de 256 codes d'arrêt de référence. REVENDICATIONS 1 Système (C All) de détection de codes d'ar- rêt programmables dans un échange de données effectué entre la mémoire locale (M 1) d'un microprocesseur (MP 1) et un périphérique (Pl ou P 2) dans un ensemble proces- seur utilisant un circuit (DMA 1) d'accès direct à la mémoire locale (M 1), ce circuit partageant l'accès à un bus commun (BUS) permettant des échanges de données en- tre des périphériques (P 1, P 2) et la mémoire locale (M 1), ce circuit (Di A,) d'accès direct à la mémoire locale (M 1) comprenant plusieurs canaux (L 1 L 2) d'échanges de données avec les périphériques (Pi, P 2,), caractérisé en ce qu'il comprend une mémoire (M 14) à accès aléatoire recevant les données (D^^o^ D 7) sur des entrées d'adressage et recevant un élément bi- naire d'adresse (A 0) sur une entrée (DIN) de données, un circuit de commande (C) présentant des sorties qui sont respectivement reliées à des entrées de validation (CE) et de commande d'écriture (WE) de la mémoire à accès aléatoire (M), ce circuit de commande recevant respectivement sur des entrées, des signaux (IOR, IOW, ES) qui proviennent du microprocesseur ou du circuit d'arbitrage (DMA 1) et qui sont respectivement relatifs aux opérations d'entrée-sortie en écriture ou en lectu- re du périphérique (P 1), ainsi qu'au décodage des poids d'adresses, et un circuit de test (T) relié à une sor- tie de lecture (DOUT) de la mémoire à accès aléatoire (M), pour tester, au cours d'un échange de données la valeur binaire enregistrée à l'adresse courante de la mémoire à accès aléatoire (M), déterminée par les si- gnaux de données (D O à D 7), ce test étant commandé par un signal de commande (DACK 1) appliqué au circuit de test (T) et à ladite ressource (P 1) par le circuit d'accès direct à la mémoire (DMAA 1) à la mémoire loca- le (M 1). 2 o Système selon la revendication 11 carac- térisé en ce que le circuit de commande (C) comprend une porte de type "ET" recevant du microprocesseur -(MP 1) ou du circuit (DMA 1) de demande d'accès les si- gnaux (IOW et IOR) relatifs aux opérations d'entrée- sortie et commandant l écriture ou la lecture du péri- phérique (Pl ou P 2) une sortie de cette porte 'ET' étant reliée à l'entrée de commande de validation (CE) de la mémoire à accès aléatoire (M); et une porte (OU 1) de type "OUW recevant sur une entrée' le signal (ES) de décodage des poids d'adresses une autre entrée de cette porte (OU 1) de type COUO' étant reliée à la sortie de la porte '"ET", la sortie de la porte (OU 1) de type 'OUI étant reliée à l'entrée (WE) de commande d'écriture de la mémoire à accès aléatoire (M) 3 o Système selon la revendication-2, carac- térisé en ce que le circuit de test (T) comprend une porte (OU 2) de type 'OU" recevant sur une entrée le signal de commande de test (DAC-1) provenant du circuit (DMA 1) d'accès direct à la mémoire locale (M 1), et sur une autre entrée un signal de sortie (DOUT) de la mé- moire (M) à accès aléatoire, indiquant qu'un code d'ar- rêt a été détecté dans les données (Do O D 7) alors transférées, et une bascule de type R/S dont une entrée (S) est reliée à la sortie de la porte (OU 2) de type OUI du circuit de test (T) et dont une autre entrée (R) est reliée à la sortie de la porte (OU 1) de type n OU" du circuit de commande (C) pour recevoir un signal EDCA provoquant la remise à zéro de cette bascule, la sortie de cette bascule (R/S) étant reliée-à une entrée de commande du circuit (DMA 1) de demande d'accès à la mémoire locale (Ml) et à une entrée de commande du mi- croprocesseur pour leur fournir un signal relatif à la détection éventuelle d'un code d'arrêt 'provoquant l'interruption de l'échange et l'interruption du micro- processeur (MP 1) correspondante