FR 2535135 A1 19840427 FR 8218123 A 19821021 La présente invention concerne un procédé de synchronisation d'un train numérique destiné à fournir en réception un cadrage correct de l'information Pour cela, le train numérique transmis est structuré dans le temps en intervalles de temps récurrents de lon- gueur fixe et l'information à transmettre est découpée selon des blocs, de la longueur d'un intervalle de temps, appelés "paquets" et comportant une partie information proprement dite et une partie étiquette servant à identifier le paquet. Dans des systèmes connus de synchronisation de transmission numérique synchrone, l'information est structurée en trames qui sont repérées par l'utilisation d'un motif particulier: le verrouillage de traine La détection de ce motif de verrouillage sert à cadrer un au-tonate dans l'équipement de réception qui s'attend alors à le re;rouver cyclique ment au,même emplacement En pratique, le motif du l 5 verrouillage peut aussi apparaître dans l'information transportée, form:ant alocs ce qu'il est convenu d'appeler une imitation de ver- rouilla;e es possibilités d'imitation compliquent les algorithmes ie czlrcuil Lage qui seront d:autant plus performants et d'autant plus fiables que la longueur du mot de verrouillage sera plus long en 2 o regard de la longueur de la traimeo Dans le système connu de synchronisation de la transmission r U Sique suivat* -a procédure HDLC, on utilise des fanions Cette technique assure la synchronisation et la reconnaissance de l'informa- i;onr La méthode consiste à définir une entité binaire, le fanion, qui n'apparatra à aucun moment dans le flux d'information La -epêtitioon tie ce mctif signifie l'absence d'information ou une sépara- tin entre deux flux d'information différents Dans la procédure HDLC, ce fanion est constitué d'un octet avec six " 1 " encadrés par deux " O " pour former le motif 0111110 La configuration de si " 1 " onsé 5 cuif's est interdite dans le flux d'information ce qui est ol-etnu lors du codage en for:çant un zéro non significatif chaque fois que l'on rencontre cinq " 1 " consécutifs. Un autre système de synchronisation connu consiste à procéder à une violation de code Cette procédure s'apparente à celle présentée au paragraphe précédent Ici, au lieu de distinguer l'information de la non-information en représentant cette dernière à l'aide de fa- nions, on la matérialise en ayant recours à des éléments de code de tranismission interdits En effet, un code de transmission comporte nécessairement des redondances destinées à détecter des fonctionne- ments défectueux Certaines de ces redondances peuvent être utilisées en guise de fanion. Dans le cadre d'une transmission numérique synchrone de l'infor- mation découpée en paquets de longueur fixe, le système proposé suivant l'invention présente un certain nombre d'avantages par rap- port aux solutions connues. L'information est transportée sous la forme o elle est fournie par le générateur de paquets sans nécessiter aucune manipulation au niveau binaire, telle qu'une insertion de zéros dans la procédure HDLC Ceci évite, en particulier, le besoin d'un stockage supplé- mentaire de l'information pour permettre l'insertion de zéros. La technique par violation de code de transmission présente le même avantage Cependant, si elle est acceptable pour un réseau local bâti de toute pièce, elle devient tout à fait inutilisable dès que l'on envisage d'utiliser des artères de transmission existantes avec leur code bien défini et optimisé pour sa fonction de transport, ce qui est pour ainsi dire toujours le cas en télécommunications. En ce qui le concerne, le système proposé, remarquable par sa simplicité et son immunité aux verrouillages incorrects, ne réduit pas la capacité du support de transmission par l'addition à l'informa- tion de signaux synchronisants dans la mesure o ces signaux sont justement l'absence d'information. Suivant une caractéristique de l'invention, il est prévu un système de synchronisation d'un système de transmission numérique à multiplex découpés en intervalles de temps égaux et récurrents, dans lesquels l'information est repérée par une adresse explicite as- sociée, caractérisé en ce que l'absence d'information dans un inter- valle de temps est repérée par une adresse spécifique, non utilisée par ailleurs comme adresse, la reconnaissance de ladite adresse spécifique servant simultanément à synchroniser le cadrage des inter- valles de temps. Les caractéristiques de l'invention mentionnées ci-dessus, ain- si que d'autres, apparaîtront plus clairement à la lecture de la des- cription suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig 1 est un diagramme temporel illustrant la suite des paquets transmis, suivant le procédé de l'invention, 2535 135 la Fig 2 est le schéma d'un circuit de synchronisation mettant en oeuvre le procédé de synchronisation suivant l'invention, et les Figs 3 a à 3 j sont des formes illustrant les formes des signaux en divers points du schéma de la Fig 2. Dans un exemple de réalisation du système de synchronisation, suivant l'invention, les intervalles de temps ont chacun une longueur constante de 16 octets Comme le montre la Fig 1, chaque paquet non vide A, B ou D occupe entièrement un intervalle de temps et comporte une partie étiquette de 1 octet et une partie message utilisant les 15 octets restants L'étiquette X, Y ou Z d'un paquet A, B ou D permet d'identifier ce dernier et est obligatoirement non nulle On dispose donc de 255 valeurs possibles pour les étiquettes de paquets. L'étiquette nulle est réservée aux intervalles de temps vides d'infor- mation, c'est à dire ne trasmettant pas de paquet-. Comme les paquets sont de longueur fixe et qu'ils sont transpor- tés dans des créneaux cycliques récurrents, la détection des délimita- tions des paquets ne nécessite pas le recours à des délimiteurs de paquets, mais se satisfait, une fois que le cadrage est obtenu, d'un organe très simple de traitement cyclique. Le cadrage mentionné ci-dessus est obtenu en se synchronisant sur les "créneaux blancs", c'est à dire sur les intervalles de temps vides d'information, lesquels ont une étiquette nulle comme on l'a mentionné plus haut Ceci suppose que le multiplex de paquets n'est pas utilisé avec un taux de charge de 1, mais qu'une faible partie de la capacité, par exemple de l'ordre de 1 %, est réservée aux fonc- tions de synchronisation Un créneau blanc est constitué d'un octet nul suivi de 120 bits représentés alternativement par des " 1 " et "O", comme représenté en C entre les paquets B et D, Fig 1 Toute autre étinuette et toute autre configuration de 120 bits pourraient aussi 3 n, convenir, mais il est évident que celle-ci permet la mise en oeuvre de moyens simples. Dans l'équipement de réception, un circuit de synchronisation dont l'entrée est reliée à la ligne de transmission assure une observation continue de l'information circulant sur la ligne Ce circuit délivre un signal de recadrage systématique de l'information chaque fois que la configuration correspondant aux 128 éléments binaires du créneau blanc est détectée dans le circuit En dehors de ces créneaux blancs, la synchronisation est uniquement assurée par un 2535135. compteur cyclique ayant pour récurrence la longueur des intervalles de temps Le recadrage sytématique sur la reconfiguration créneau blanc est autorisé dans la mesure o ce créneau, par sa taille de 16 octets, constitue un verrouillage de trame, statistiquement quasi totalement inimitable. Il faut noter que, s'il en était encore besoin, tout risque d'imitation pourrait tre écarté en interdisant, pour les paquets, les huit valeurs d'étiquettes 10101010, 01010101, 00101010, 00010101, 00001010, 00000101, 00000010 et 00000001 Dans ce cas, toute possibi- lité de rencontrer la configuration synchronisante à cheval sur deux paquets d'information est écartée Les considérations mentionnées cidessus font bien sûr abstraction des erreurs en transmission en ligne. Un exemple de circuit de synchronisation, suivant l'invention, est montré à la Fig 1 Un registre à décalage RE a son entrée série reliée à la ligne de transmission INFO et une entrée d'horloge H reliée à un circuit d'horloge CL restituant le rythme bit Le registre RE a huit étages Ses huit sorties binaires sont reliées aux huit premières entrées parallèles d'un comparateur COMP aux huit secondes entrées duquel sont appliqués des potentiels correspondant au " O " binaire. De plus, les sorties parallèles de rang " 1 " et," 2 " du registre RE sont reliées aux entrées d'une porte OU-exclusif P 1 La sortie de la porte OU-exclusif Pl est reliée aux premières entrées de deux portes ET P 2 et P 3. La sortie du comparateur COMP est reliée à une entrée d'une porte OU P 4 dont la seconde entrée est reliée à la sortie de la porte ET P 3 et dont la sortie est reliée à l'entrée D d'une bascule DBL La bascule DBL est du type D et a son entrée d'horloge H reliée à l'horloge CL, sa sortie Q reliée à la seconde entrée de la porte P 3 et son entrée R de remise à zéro reliée à la sortie CY d'un compteur CT 1. Le compteur C Ti est un compteur à sept bits dont l'entrée d'horloge H est reliée à l'horloge CL et l'entrée de signal En relié à la sortie de la porte P 3 Quand l'entrée En est au niveau bas, le compteur CT 1 est bloqué sur le compte " 6 " La sortie CY, correspon- dant à la sortie de compte 127, du compteur CT 1 est encore reliée à la seconde entrée de la porte P 2 dont la sortie est reliée à l'entrée 2535135 - de signal SYN d'un compteur CT 2. Le compteur CT 2 est un compteur à huit bits dont l'entrée d'horloge H est reliée à l'horloge CL Quand l'entrée SYN de CT 2 passe au niveau haut, le compteur CT 2 est réinitialisé à zéro. La Fig 3 a montre la suite des fronts avant du signal délivré par l'horloge CL. La Fig 3 b montre l'allure de l'état du signal de sortie de rang " 1 " du registre RE, lors de la réception des 128 bits d'un crmneau blanc On notera que les huit premiers bits du créneau étant l des "O", le signal reste d'abord au niveau bas et, ensuite, il aiterne cycliquement au rythme bit entre les temps 9 et 128, comme les bits du créneau, La Fig 3 c montre l'allure du signal de sortie de rang " 2 " du registre C'J, qui, dans le c 3 S particulier de la réception d'un créneau blanc, se trouve ftre celle de la Fig 3 b, retardée d'un -emps dd'horloge. La Fig 3 d montre l'allure du signal de sortie de la porte 0 U excluiú Pl On notera que, pendant les temps bits 2 à 8, ce signal est au niveau bas tandis qu'après le temps bits 8, il reste 2 unifor Yme-ert au niveau haut, puisque l'étiquette est nulle et a donc eté r cnuà a la fin du temps 8. La;'1 g 3 e montre l'allure du signal de sortie du comparateur CO 4 P On notera que, pendant les temps bits 9 à 128, il reste uniformément au niveau bas. La Fig 3 f montre l'état du signal de la sortie Q de la bascule n BL Il apparaît que la sortie Q est au niveau haut du bit 9 au bit 127 puts passe au niveau bas au début du bit 128. La Fig 3 g montre l'état de comptage du compteur CT 1 qui passe du compte 8 au compte 9 à la transition entre les bits 9 et 10, puis 0 cr La Fig 3 h montre l'état de la sortie CY du compteur qui, normalement au niveau bas, passe au niveau haut pendant le bit 128. La Fig 3 i montre l'état de la sortie de la porte ET P 2 Il -7 paralt que cet état correspond, dans le cas particulier de récep- tion du chéneau blanc, à l'état de la sortie SY du compteur CT 1. La Fiig 2 j montre l'état de compte du compteur par 128 CT 2 qui est remis a z Sro par le front arrière du signal de sortie de la porte ET P 2. Le registre RE assure la présentation du train de bits série sous la forme de 8 bits présents en parallèle à ses sorties, ces 8 bits circulant au rythme bit Le comparateur COMP compare l'octet délivré en parallèle par le registre RE à la configuration 8 bits nuls et, quand une comparaison positive est obtenue, il délivre une impulsion de niveau haut, Fig 3 e, ce qui correspond à une présomp- tion de la présence d'une étiquette de créneau blanc L'impulsion délivrée par le comparateur COMP active, par la porte OU P 4, le passage à l'état " 1 " de la bascule de détection de blanc DBL. L'entrée de la porte ET P 3, qui est reliée à la sortie Q de la bascule DBL, passe donc au niveau haut pendant le 9 temps bit. Par ailleurs, jusqu'au 8 e temps bit, la sortie de la porte OU-exclusif Pl est au niveau bas puisque ses entrées sont à "O" A la première transition du signal reçu, au début du 9 temps bit, la sortie de Pl passe au niveau haut Donc, à cet instant, la porte ET P 3, avec ses deux entrées à l'état haut, délivre un signal de déclenchement de comptage au compteur CT 1 qu'elle maintenait avant dans un état bloqué à " 8 ", comme le montre la forme d'onde 3 g. Par ailleurs, le signal de sortie de la porte ET P 3 est appliqué à la seconde entrée de la porte OU P 4 Ainsi, quand au temps bit 9, la sortie du comparateur COMP repasse au niveau bas, Fig 3 e, l'entrée D de la bascule DBL est maintenu au niveau haut, tant que la sortie de la porte Pl reste au niveau haut, Fig 3 d. Si la sortie de la porte Pl reste à " 1 " pendant 119 périodes d'horloge, comme le montre la Fig 3 d, aucune réinitialisation n'in- tervient sur le compteur CT 1 qui compte jusqu'à la valeur 127 pour laquelle sa sortie CY est activée, Fig 3 i. Si, au 128 temps bit, la sortie de la porte Pl est toujours à " 1 ", le signal de la sortie CY est appliqué à la porte ET P 2 et le signal de sortie de la porte P 2 initialise le compteur CT 2, qui recommence à compter A partir de O, comme le montre la Fig 3 j Par ailleurs, le signal de la sortie CY remet à zéro la bascule DBL si bien que la sortie de la porte ET P 3 passe au niveau bas ce qui réinitialise le compteur CT 1 à " 8 " et fait appliquer un "O" à l'entrée D de la bascule DBL. En pratique, le signal de sortie de la porte ET P 2 sert de signal de synchronisation SYN qui agit sur le chargement parallèle de CT 2 et cadre sa phase de comptage sur les intervalles de temps de la 2535 1 35 ligne réception Ce cadrage se poursuivra systématiquement et pério- ldiquement jusqu'à réception d'un nouveau créneau blanc. Si, avant le 128 e temps bit, deux bits consécutifs du message reçu ont la même valeur, la porte 'Pl a sa sortie qui passe au niveau bas, de même que la sortie de la porte P 3 et le compteur C Tl est immédiatement réinitialisé à " 8 " et son comptage bloqué. REVENDICATIONS 1) Système de synchronisation d'un système de transmission numérique à multiplex découpés en intervalles de temps égaux et récurrents, l'information à transmettre étant découpée en paquets, chaque paquet -(A, B ou D) occupant un intervalle de temps et comprenant une étiquette (X, Y ou Z) de longueur fixe devant le champ de données, caractérisé en ce que chaque intervalle de temps (C) ne transportant pas de paquet commence par un signal de la longueur d'une étiquette de paquet, mais non utilisable comme étiquette de paquet. 2) Système de synchronisation suivant la revendication 1, carac- térisé en ce que, dans chaque intervalle de temps ne portant pas de paquet, la partie qui suit le signal de synchronisation est une suite de bits prédéterminée. 3) Système de synchronisation suivant la revendication 2, carac- térisé en ce que le motif de synchronisation du multiplex numérique est constitué par la configuration propre aux intervalles de temps sans paquet. 4) Système de synchronisation suivant la revendication 2 ou 3, caractérisé en ce que le signal de synchronisation est une suite de " O " et la suite prédéterminée est une suite alternée de " O " et de " 1 ". ) Système de synchronisation suivant l'une des revendications 1 à 4, caractérisé en ce que la longueur d'un intervalle de temps est de seize octets et la longueur d'une étiquette d'un octet. 6) Système de synchronisation suivant la revendication 4 ou 5, caractérisé en ce que les huit codes d'étiquette 10101010, 01010101, 00101010, 00010101, 00001010, 00000101, 00000010 et 00000001 sont interdits. synchronisation suivant l'une des revendications 4 à 6, caractérisé en ce qu'il comprend un registre à décalage (RE) à huit étages dont l'entrée série est reliée à la ligne de transmission du trahn numérique (INFO) et dont les huit sorties parallèles sont reliées aux premières entrées d'un comparateur (COMP) dont les secondes entrées sont à l'état binaire " O " et dont la sortie est reliée à la première entrée d'une porte OU (P 4) dont la sortie est reliée à l'entrée D d'une bascule (DBL) dont la sortie Q est reliée à la première entrée d'une première porte ET (P 3), les deux premières sorties parallèles 2535135. du registre à décalage (RE) étant, en outre, respectivement reliées aux deux entrées d'une porte OU-exclusif (P 1) dont la sortie est reliée, d'une part, à la seconde entrée de la première porte ET (P 3) et, d'autre part, à la première entrée d'une seconde porte ET (P 2), la sortie de la première porte ET (P 3) étant reliée, d'une part, à la seconde entrée de la porte OU (P 4) et, d'autre part, à l'entrée d'activation d'un premier compteur (CT 1) dont l'avant-dernière sortie est reliée, d'une part, à l'entrée de remise à zéro de la bascule (DBL) et, d'autre part, à la seconde entrée de la seconde porte ET (P 2) dont la sortie est reliée à l'entrée d'initialisation d'un second compteur cyclique (CT 2) dont la durée du cycle est égale à celle d'un intervalle de temps, les entrées d'horloge du registre (RE), de la bascule (DBL) et des premier et second compteurs (CT 1, C'2) ôtant reliées à la sortie d'une horloge (CL).