FR 2532771 A1 19840309 FR 8215235 A 19820908 "PROCEDE ET DISPOSITIF POUR TESTER STATIQUEMENT L'ENSEMBLE DES CONNEXIONS ET DES CIRCUITS INTEGRES PERIPHERIQUES D'UN MICROPROCESSEUR " La présente invention concerne un procédé et un dispositif pour tester statiquement l'ensemble des connexions et des circuits intégrés périphériques d'un microprocesseur. On connaît des dispositifs pour tester les microprocesseurs eux-mêmes, voir à ce sujet les publications: "Computer Design" de Mars 1979 page 160 et suivantes, "Troubleshooting Microprocessors With a Logic Analyzer Systemll et aussi L'Vélectronique Industrielle" N O 25 du 1.12 81 page 41 et suivantes, "'L'analyse de signature pour la maintenan- ce sur le site" voir aussi par exemple les machines de dépannage de la Société "Fluke", 606 rue Fourny, ZI Centre BP 31, 78530 BUC; mais ces diverses publications et appareils sont destinés au développement et au test des microprocesseurs et de leurs circuits intégrés périphériques; mais pas de leurs connexions; en tout cas, ces divers appareils sont destinés à des informaticiens assurant une maintenance spécifique sur des produits professionnels; ces produits étant utilisés par des profes- sionnels de l'informatique sont donc chers et relativement complexes à mettre en oeuvre. Dans le cas des produits de grande diffusion qui comportent un microprocesseur, par exemple: petit électroménager, jeu télévisé (vidéo game),, les distributeurs-réparateurs de ce type de produits ne sont pas des informaticiens mais plutôt des électroniciens habitués par exemple au dépannage des téléviseurs Bien souvent, ces techniciens de l'électronique sont désarmés lorsqu'il s'agit de dépanner un petit appareil, par exemple un jeu télévisé comportant un microprocesseur En effet, un voltmètre et/ou un oscilloscope classique sont insuffisants pour tester les connexions et les circuits et ainsi déceler l'origine d'une anomalie de fonctionnement; la difficulté provient essentiellement de ce que, pendant le fonctionnement du produit défectueux, les signaux sont transitoires et non répétitifs; de plus les circuits sont fragiles aux surtensions que l'on risquerait de créer avec les tests classiques de l'électronique et le remède serait pire que le mal Pour avoir une chance de déceler une panne, il faudrait au moins disposer d'un oscil- loscope à mémoire, or, ce type d'appareil coûte au moins 50 000-Francs ce qui représente un investissement considérable pour dépanner des petits appareils de grande diffusion qui coûtent jusqu'à cent fois moins; encore faudrait-il être capable de mémoriser au bon moment les signaux erronés ce qui est impossible d'une part compte tenu de la vitesse et d'autre part car ceci supposerait que le problème soit déjà résolu puisque l'on saurait à quel moment les signaux sont erronnés. La présente invention a pour but de remédier à ces inconvénients. A cet effet, un procédé faisant appel à un dispositif spécifique est particulièrement remarquable en ce que il permet, sans risque de fausses manoeuvres telles que des surtensions, de tester statiquement les connexions et les circuits intégrés périphériques d'un microproces- seur. Le principe de base est de substituer au microprocesseur un dispo- sitif, premièrement pour générer manuellement et simplement des signaux binaires adéquats en lieu et place du microprocesseur, et deuxièmement pour vérifier, par simple visualisation directe sur le dit dispositif, que les dits signaux binaires générés parviennent bien aux circuits intégrés périphériques et, le cas échéant, provoquent bien la (les) réaction(s) conforme(s) au bon fonctionnement des dits circuits intégrés périphériques. On comprendra bien la mise en oeuvre du procédé et le fonctionne- ment simple d'un dispositif conforme à la présente invention à l'aide de la description d'une réalisation donnée à titre d'exemple non limitatif. L'exemple choisi est un testeur de jeu télévisé. Le jeu télévisé à tester est d'un type actuellement commercialisé par Philips sous la dénomination "Vidéo-jeu C 52 "; compte-tenu de l'architecture spécifique de ce vidéo-jeu, le testeur conforme à l'invention comporte certaines particularités, par exemple adéquation au bus huit bits multiplexé du jeu, qui ne sont spécifiques ni du procédé ni des testeurs et ne sont donc pas une limitation de l'invention; notre invention garde toute sa valeur, par exemple pour un bus 16 bits non multiplexé, le procédé resterait le même, seul le dispositif devrait être légèrement adapté. Comme nous le verrons dans la description plus détaillée qui suit, le vidéo-jeu comporte, bien entendu un microprocesseur, mais aussi une mémoire morte ROM, une mémoire vive RAM avec un latch puisque le bus est multiplexé, et de plus des circuits intégrés périphériques commandés par le dit microprocesseur par exemple: un clavier de commande, deux manet- tes de commandes pour les joueurs, etc. Pour ne pas alourdir la description, nous ne parlerons que du test des connexions et des circuits intégrés de mémoire ROM et RAM étant entendu que la mise en oeuvre du test des autres circuits intégrés et de leurs connexions s'effectue d'une manière quasi-identique avec une simple transposition due aux particularités spécifiques connexions et/ou ports utilisés de chaque circuit intégré périphérique. La figure 1 représente succinctement le vidéo-jeu C 52, La figure 2 représente une vue externe simplifiée du testeur adapté au vidéo-jeu C 52 La figure 3 représente une vue générale du schéma électrique du testeur. La figure 4 représente une vue partielle du schéma électrique du testeur. Dans la figure 1, on reconnaît l'architecture classique d'un micro-ordinateur. t 5327 1 un miceroprocesseur, ici un 8048 par exemple de Signetics. une memoire de programme ROM ici une cartouche ce qui permet de changer de jeu en changeant la cartouche. une mémoire vive RAM ici un 6810 par exemple de Signetics un Bus multiplexé un Latch d'adresse constitué de deux 74 L 5175 de chez Signetics un Bus d'adresse (BA) un clavier de commande CLA à la disposition du/des joueur(s). Par souci de simplification, l'on n'a représenté ni les deux manettes de commandes du jeu reliées au microprocesseur par l'intermé- diaire de deux buffers, ni le vidéo processeur interface entre le micro- processeur et l'écran de télévision sur lequel le jeu est visualisé, car ces dispositifs et leurs circuits intégrés périphériques ne sont pas nécessaires pour la bonne compréhension de l'invention. Le clavier CLA qui comporte des touches sensitives est connecté au microprocesseur par l'intermédiaire des ports P 20 à P 23 et des ports P 24 à P 27. Le bus multiplexé huit bits est connecté aux bornes BO à B 7 du microprocesseur. La sortie PSEN (Program Storage Enable = lecture de l'instruction suivante) est connectée à la ROM. La sortie ALE (Adress Latch Enable) du microprocesseur est connec- tée au latch. Le port P 14 du microprocesseur est connecté à la borne CS (Chip Select) de la RAM. Les bornes RD (ordre READ pour la lecture) et WR (ordre WRITE pour l'écriture) sont connectées à la RAM. Le bus d'adresse BA est connecté au latch, à la RAM et à la ROM - En résumé, on retrouve dans la figure 1 les éléments principaux de l'architecture standard d'un micro-ordinateur construit autour d'un microprocesseur 8048. La figure 2 représente une vue succincte du testeur (T) avec ses connexions vers le micro-ordinateur CI à tester. Le testeur (T) est un bottier qui contient de l'électronique - décrite dans les figures 3 et 4 et dont la face supérieure comporte les divers boutons (B) nécessaires à la mise en oeuvre du procédé ainsi que les différentes diodes électro-luminescentes LED de visualisation des signaux statiques binaires générés et reçus. Les connexions avec le micro-ordinateur sont un connecteur de substitution (CDS) comportant une nappe de 40 fils terminée par deux connecteurs de 40 broches, l'un qui se branche dans le bottier du testeur T, l'autre qui se branche, par substitution, en lieu et place du microprocesseur dans le micro-ordina- teur (CI). un connecteur de prélèvement (CDP) comportant une nappe de 16 fils qui se branche à un bout sur le boîtier testeur T et à l'autre bout, à l'aide d'une pince mobile, sur les pattes d'un circuit intégré périphérique ROM, RAM ou autre du micro-ordinateur. Le connecteur de substitution (CDS) permet au testeur d'envoyer et de recevoir des signaux binaires en lieu et place du microprocesseur. Le connecteur de prélèvement (CDP) permet au testeur de savoir quels signaux sont présents sur les pattes du circuit intégré périphéri- que sur lequel il a été branché avec sa pince mobile. Les 16 signaux recueillis par le (CDP) sont directement affichés par 16 diodes électro-luminescentes LED de visualisation dont 8 (LED-CDP-D) visualisent les données et les 8 autres (LED-CDP-A) visuali- sent les adresses. La figure 3 représente le branchement du connecteur de 40 broches, côté testeur, du CDS avec l'électronique interne du bottier testeur objet de l'invention; seules les broches utiles pour la compréhension ont été représentées; l'électronique spécifique aux huit broches BO à B 7 du bus multiplexé sera détaillée à la figure 4 (GEN B). 253277-1 La broche ALE est activée par le bouton poussoir B-ALE La broche PSEN est activée par le bouton poussoir B-PSEN La broche RD est activée par le bouton poussoir B-RD La broche WR est activée par le bouton poussoir B-WR Les branchements sont différents car la patte ALE est activée par une impulsion de niveau haut alors que les pattes PSEN, RD, WR sont activées par des impulsions de niveau bas; ceci est spécifique du 8048 mais pas de l'invention. Les ports P 14 et d'autres, par exemple, Pxy et Pyx sont activés avec le bouton B-Pxx par l'intermédiaire d'un boîtier (VALID) qui permet de n'activer qu'un seul port à la fois au maximum; le port P 14 sert ici à la validation de la RAM, validation qui doit être exclusive de toute autre validation; le port Pxy pourrait être celui affecté à la valida- tion du clavier; le port Pyx pourrait être celui affecté à la validation du vidéo-processeur. Puisque le bottier (V Al ID) impose qu'un seul circuit intégré péri- phérique soit validé à un moment donné, il ne peut donc pas y avoir de conflit pour l'utilisation du bus lors de la mise en oeuvre du testeur. La validation en cours est visualisée par une des LED-VALID. La figure 4 représente la partie GEN-B de la figure 3 qui n'a pas encore été décrite. Chaque manoeuvre du bouton manuel 1 génère, à travers un disposi- tif anti-rebond connu (A B), une impulsion qui va, d'une part vers un compteur 4 bits, par exemple un 7493 de chez Signetics, et d'autre part vers une porte ET-NON (N 4). Le compteur 4 bits est bouclé sur lui-même connexions 23-25 - et ainsi les valeurs binaires obtenues sur les sorties 20 à 23, par action sur le bouton 1, vont de O à 15 par incrément de 1. Les sorties 20 à 23 sont visualisées par 4 LED (LED-CLK) et sont connectées aux entrées 710 à 713 et 720 à 723 de deux registres série parallèle 3 états R 1 et R 2 type 74 295 de chez Signetics par exemple. Les commandes de validation série-parallèle (PE) des deux registres sont commandées par un bouton (BPL) qui commande soit leur fonctionnement en parallèle (position +) soit leur fonctionnement en série (position à la masse). Les commandes trois états (OE) des deux registres sont reliées à un bouton (BOE) qui active (position + de Basse Impédance BZ) ou inacti- ve (position de Haute Impédance HZ) les deux registres simultanément. Les sorties des deux registres (BO à B 3 et B 4 à B 7) sont: connectées au bus multiplexé du circuit à tester via la nappe CDS de la figure 2. visualisées par les 8 LED BUS. bouclées en position série sur elles-même avec les connexions de BO vers D 52, et de B 4 vers D 51; D 51 et D 52 étant les entrées qui comman- dent le décalage du contenu des registres (Data Shift). Les 8 LED-BUS visualisent aussi bien les signaux binaires sortant des dits deux registres série parallèle que les signaux binaires arrivant par le dit bus multiplexé. Le bouton de commande BPL est aussi connecté à une entrée de chacune des portes ET-NON N 3 et N 5, et aux deux entrées de, la porte ET-NON N 6. La sortie de la porte N 6 est connectée à une entrée de la porte ET-NON N 4. L'inverseur B 2 est connecté à une entrée de la porte N 3 via un dispositif anti-rebond AB 2. L'inverseur Bl est connecté à une entrée de la porte N 5 via un dispositif anti-rebond AB 1. La sortie de N 4 est connectée à une entrée de chaque porte ET-NON N 1 et N 2. La sortie de N 3 est connectée à une entrée de la porte NM La sortie de N 5 est connectée à une entrée de la porte N 2. La sortie de N 1 est connectée à l'entrée CLK du registre R 2. La sortie de N 2 est connectée à l'entrée CLK du registre R 1. La mise en oeuvre de ce dispositif conforme à l'invention, selon le procédé conforme à l'invention, fera bien comprendre tout son intérêt. Etapes préliminaires: contr 8 le connu de l'alimentation et des horloges du micro-ordinateur à tester (ici le vidéo-jeu C 52). contr 8 le du microprocesseur du jeu, par exemple en le changeant par un autre identique. Si le vidéo-jeu est toujours en panne, utilisation du testeur pour vérifier les connexions du jeu avec les étapes suivantes: enlèvement du microprocesseur 8048 du vidéo-jeu C 52. branchement du cordon CDS à la place du microprocesseur. branchement du cordon CDP sur les pattes de la ROM. mise en haute impédance de tous les circuits intégrés périphériques avec le bouton manuel (BP) et vérification visuelle avec les LED-VALID qui doivent être toutes éteintes. Génération d'un signal '0000 0001 ' sur le bus. bouton BOE en position active, validation des deux registres R 1 et R 2. bouton BPL en position +, c'est à dire fonctionnement parallèle des deux registres R 1 et R 2. mise à zéro ('0000 ') des 4 LED-CLK par action adéquate sur le bouton 1 - coup d'horloge sur R 2 en appuyant sur le bouton B 2; en effet les manoeuvres précédentes ont adéquatement positionné les entrées des portes N 1, N 3, N 4 et N 6 pour que l'action du bouton B 2 provoque l'apparition sur les sorties B 4 à B 7 des signaux ( 4 fois zéro) arrivant aux entrées 720 à 723. mise à un ('0001 ') des LED-CLK en appuyant 1 fois sur le bouton 1. coup d'horloge sur R 1 en appuyant sur le bouton B 1; en effet, de même que ci-dessus, la valeur 1 va ainsi être positionnée sur les sorties BO à B 3. Ainsi les sorties BO à B 7 sont toutes à '0 ' sauf la sortie BO de poids le plus faible; ceci est vérifiable visuellement sur les LED-BUS. Si le bus fonctionne normalement, on peut alors vérifier que les huit LEDCDP-D de la figure 2 sont aussi toutes à zéro sauf une, celle de poids le plus faible. Pour tester toutes les lignes de bus, on effectue alors les opéra- tions suivantes: bouton BPL en position à la masse d'o, d'une part le fonctionnement série des deux registres Rl et R 2 bouclés l'un sur l'autre, et d'autre part le positionnement adéquat des entrées des portes N 3, N 6 et N 5. action coup par coup du bouton 1 ce qui a pour effet, via les portes N 4, Ni et N 2, de donner simultanément un coup d'horloge sur chaque registre Ri et R 2. Il résulte des manoeuvres précédentes qu'à chaque action sur le bouton 1, le '1 ' binaire préalablement présent sur la sortie BO, va se décaler successivement sur les sorties Bl à B 7 vérifiable sur les LED-BUS et aussi, par voie de conséquence, se décaler sur les entrées de la ROM -vérifiable sur les LED-CDP-D. Si la vérification n'est pas satisfaisante, allumage de 2 ou plusieurs LED simultanément, ou encore extinction simultanée de toutes les LED, c'est qu'il y a une-coupure ou un court-circuit dans le bus. Evidemment, le fait de commencer le test en positionnant à 1 le bit de poids -le plus faible n'est pas spécifique de l'invention; l'important est qu'un seul des huit bits soit positionné à un à la fois. Génération d'un signal '1111 1110 ' sur le bus. L'ensemble des opérations précédentes peut être renouvelé en initialisant le bus à la valeur '254 ' soit '1111 1110 ' toutes les lignes positionnées sauf une et non plus à la valeur '1 ' une seule ligne positionnée Lors de la manoeuvre finale, action du bouton 1 coup par coup, ce n'est plus 1 le '1 ' qui se décale ligne à ligne sur une seule ligne, mais c'est le '0 ' et si l'observation visuelle des LED-BUS et des LED- CDP n'était pas satisfaisante, c'est qu'il y aurait au moins une coupure ou un court-circuit dans le bus. 2,53277 1 On notera que la manoeuvre avec des '0000 0001 ' permet plus spécialement de détecter des courts circuits avec l'alimentation. On notera que la manoeuvre avec des '1111 1110 ' permet plus spécialement de détecter des courts circuits avec la masse. Toutes les manoeuvres précédentes ont été effectuées en branchant le connecteur de prélèvement (CDP) sur la ROM; on peut évidemment répé- ter toutes ces opérations en branchant le dit connecteur de prélèvement (CDP) successivement sur la RAM, ou sur tout autre circuit intégré péri- phérique connecté au bus; cette opération ne présente pas de difficulté puisque le connecteur dispose à cet effet d'une pince mobile. A ce stade de la mise en oeuvre, à l'aide du dispositif décrit, du procédé selon l'invention, le bus, qui est multiplexé dans l'exemple décrit, est testé; si la panne du vidéo-jeu, autrement dit du micro- ordinateur pour être plus général, n'a pas été détectée, il faut alors tester le bus d'adresse; dans l'exemple décrit, cela revient à tester le Latch d'adresse et son bus. En conservant, comme précédemment la pince -mobile du connecteur de prélèvement (CDP) sur la ROM, le processus de test du bus d'adresse ali- menté via le latch est quasiment identique au processus de test du bus de donnée à ceci près que le contrôle visuel du retour d'adresse s'effectue avec les 8 LED-CDP-A et que, entre chaque manoeuvre coup par coup du bouton 1, manoeuvre qui décale le 1 ou le O comme susdit, il faut valider le latch en manoeuvrant le bouton B-ALE (Adresse Latch Enable) du dispositif selon l'invention pour que le bus d'adresse soit chargé. Dans notre exemple avec un bus multiplexé, on remarquera que les contrôles du bus de données et du bus d'adresse peuvent s'effectuer simultanément puisque le processus de contrôle du bus d'adresse inclut celui du bus de données. Si la panne du vidéo-jeu, autrement dit du micro-ordinateur pour être plus général, n'a pas été détectée, il faut alors tester un à un 253277 1 le bon fonctionnement des circuits intégrés périphériques. On conserve, comme précédemment, la pince mobile du connecteur de prélèvement (CDP) connectée sur la ROM La ROM contient un programme à exéecuter par le micro-processeur, elle est activée par la commande PSEN (Program Storage Enable); connaissant le programme, la vérification, toujours visuelle et statique à l'aide du dispositif selon l'invention, consiste à lire des mots de mémoire-connus à des adresses connues. Les dits mots connus doivent alors être présents sur le bus en retour Vérification par visualisation. Le test le plus complet consiste à sélectionner préalablement des mots mémoires de la ROM dont les contenus ont les valeurs O, 20, 21, 2 2 y 2 n+ 1 _ 1, N étant un entier égal au nombre de bits de chaque mot ou encore au nombre de lignes du bus de données ce qui revient au même; les adresses de ces mots sélectionnés, Aoc, A 0, Ali An, An+ S sont alors générées, avec visualisation sur les LED-BUS, sur le bus comme susdit, elles sont validées avec le bouton B-ALE, le contenu de chaque adresse dans la ROM est lu avec le bouton B-PSEN et le résultat de la lecture, présent sur le bus, est contrôlable par la visualisation des LED-BUS. On notera qu'après la validation del'adresse Ai, il est possible de vérifier, toujours par visualisation, avec les LED-CDP-A que l'adresse correcte a bien été validée sur le bus d'adresse du latch. Si la panne du vidéo-jeu, autrement dit du micro-ordinateur pour être plus général, n'a pas encore été détectée, il faut alors tester selon le même processus, ou son équivalent, n'importe lequel des circuits intégrés périphériques. A titre d'exemple, mais sans que cela soit une limitation à la portée de la présente invention, nous n'allons décrire que le processus de test de la mémoire vive RAM Validation de la mémoire vive (RAM) avec le bouton B-VALID qui est, rappelons le, exclusif dé toute autre validation. Positionner la commande OE en basse impédance (BZ), avec le bouton BOE, pour que les deux registres Rl et R 2 soient en sortie. Génération sur le bus comme ci-dessus d'une adresse A. quelconque accessible dans la mémoire vive (RAM). Validation de cette adresse A sur le bus d'adresse du J latch avec le bouton B-ALE. Génération sur le bus comme ci-dessus d'une donnée quel- conque Dq. Ecriture de cette donnée dans la mémoire vive RAM avec le bouton B-WR. Positionner le bouton BOE en haute impédance (HZ) pour que les registres Rl et R 2 soient en entrée. Lecture, sans changer l'adresse A toujours disponible J sur le bus d'adresse du latch, de la donnée de la mémoire vive corres- pondant à cette adresse A avec le bouton B-RD. Vérification, par visualisation sur les LED-CDP-D et sur les LED-BUS, que l'on a bién lu la donnée Dq que l'on vient d'écrire. Répétition optionnelle de toutes ces opérations pour d'autres adresses et d'autres données. On remarquera la simplicité du dispositif de test conforme à l'invention; avec des moyens aussi peu co teux que quelques LED, portes, inverseurs, compteurs, registres à décalages,, un dispositif efficace et simple d'emploi est réalisé. Notamment le choix d'un compteur 4 bits pour afficher sur le bus moyennant un maximum de huit manoeuvres de l'horloge Bouton 1 toutes les valeurs possibles entre O et 255 dans le cas d'un bus à 8 fils; en effet il suffit de prélever au passage, pour la charger dans le registre série- parallèle 4 bits adéquat, la valeur recherchée pour les 4 lignes de Bus B O à B 3, ou B 4 à B 7, correspondantes lorsque, l'on obtient dans le compteur 4 bits de l'horloge la dite valeur obligatoirement com prise entre O et 7. Si le bus comporte 12, 16,,4 N (n entier) fils, le choix d'un compteur 4 bits associé à 3, 4,,n registres est encore le meilleur choix pour un dispositif conforme à l'invention. Accessoirement, et ainsi que cela s'est avéré lors de l'utilisa- tion du dispositif selon l'invention, le procédé et le dispositif de test statique de l'ensemble des connexions et des circuits intégrés périphériques d'un microprocesseur se trouve être un excellent outil didactique pour enseigner et faire comprendre à des électroniciens, ou autres, le mode de fonctionnement de chaque composant intégré dans l'ar- chitecture d'un micro-ordinateur; en effet la mise en oeuvre pas à pas, statique, et visualisée, du systkme parle d'elle-même avec une clarté bien supérieure à tous les exposés livresques ou trop théoriques. REVENDICATIONS 1 Procédé pour tester statiquement l'ensemble des connexions et des circuits intégrés périphériques d'un microprocesseur, ces connexions étant souvent dénommées bus de données, bus d'adresses, bus de commandes, chaque bus pouvant comporter plusieurs lignes, le dit procédé comportant de préférence les phases préliminaires suivantes a) Vérification de l'alimentation générale. b) Vérification des signaux d'horloge. c) Remplacement du microprocesseur par un autre de même type pour détecter si ce n'est pas le microprocesseur lui-m&me qui serait défail- lant, le dit procédé étant caractérisé en ce qu'il comporte les étapes suivantes d) Remplacement du microprocesseur non défaillant par un dispositif ci-après revendiqué pour réaliser les étapes suivantes. e) Mise en haute impédance de tous les circuits intégrés périphéri- ques. f) Envoi d'un signal binaire au départ de chaque connexion ou ligne de bus successivement et vérification de la présence du dit signal bi- naire à l'entrée correspondante des dits circuits intégrés périphéri- ques. g) Vérification de l'absence de court-circuit entre les différentes lignes de bus et/ou entre une ligne et l'alimentation en envoyant un signal binaire de niveau haut sur une seule ligne de bus et un signal binaire de niveau bas sur toutes les autres lignes de bus, et vérifica- tion que le dit signal binaire de niveau haut n'arrive pas sur une autre ligne de bus que celle sur laquelle il a été envoyé; et envoi successi- vement sur toutes les lignes de bus du dit signal binaire haut pour effectuer la même vérification par simple permutation. h) Vérification de l'absence de court-circuit entre les différentes lignes de bus et/ou entre une ligne et la masse en envoyant un signal binaire de niveau bas (mise à la masse) sur une seule ligne de bus et un signal binaire de niveau haut sur toutes les autres lignes de bus, et vérification que le dit signal binaire de niveau bas n'arrive pas sur une autre ligne de bus que celle sur laquelle il a été envoyé; et envoi successivement sur toutes les lignes de bus du dit signal binaire de niveau bas pour effectuer la même vérification par simple permutation. 2 Procédé selon la revendication 1, un des circuits intégrés périphériques étant une mémoire morte ROM dont le contenu est connu et dont on aura préalablement repéré des adresses A,, A 01 Ail 4,. An, An+ 1 o sont écrites des données dont les valeurs respecti- n+ 1 2 N n+ 1 _ ves sont 0, 2, 21 2, 2, 2 -1, N étant un nombre entier, de préférence égal au nombre de lignes du BUS de données, carac- térisé en ce qu'il comporte en outre les étapes suivantes: i) Validation (mise en basse impédance) de la mémoire morte RCM. j) Validation, avec visualisation de l'adresse A 00. k) Lecture du contenu de A 0. 1) Vérification par visualisation que le résultat de la lecture (k) est bien zéro ( 0). m) Répétition optionnelle des trois opérations précédentes j, -k, 1, avec les adresses Ao O A 1, jusqu'à An+ 1 et vérification que le résultat des différentes lectures est -bien respectivement 1, 2 2 N 2 n+ 1. 3 Procédé selon la revendication 1 ou 2, l'un des circuits intégrés périphériques étant une mémoire vive (RAM), caractérisé en ce qu'il comporte en outre les étapes suivantes n) Validation (mise en basse impédance) de la mémoire vive RAM. o) Génération et validation d'une adresse sur le BUS d'adresses. p) Génération d'une donnée sur le BUS de données. q) Ecriture de cette donnée dans la mémoire vive RAM. r) Lecture dans la RAM -et vérification sur le BUS de données en retour que la donnée précédemment écrite à l'étape (q) a bien été lue. s) Répétition optionnelle des opérations (o) à (r) pour d'autres adresses et d'autres données. 4 Dispositif pour tester statiquemement, selon le procédé de la revendication 1, les connexions à un microprocesseur de ses circuits intégrés périphériques caractérisé en ce qu'il comporte Des moyens pour se raccorder à la platine en lieu et place du microprocesseur Des moyens pour ne valider manuellement (mise en basse impédance), au maximum, qu'un seul circuit intégré périphérique à la fois. Des moyens pour se raccorder, par exemple au fur et à mesure de la validation de chaque circuit intégré périphérique, sur les pattes du dit circuit intégré périphérique validé. Des moyens pour générer statiquement des signaux binaires en lieu et place du microprocesseur Des moyens pour visualiser statiquement les dits signaux binaires générés en lieu et place du microprocesseur Des moyens pour visualiser statiquement les signaux binaires effectivement parvenus sur-les pattes du dit circuit intégré périphéri- que validé. Des moyens pour visualiser statiquement les signaux binaires en provenance du dit circuit intégré périphérique validé, et reçus par le dispositif en lieu et place du microprocesseur. Dispositif selon la revendication 4 caractérisé en ce que les dits moyens pour générer statiquement les signaux binaires en lieu et place du microprocesseur sont constitués: d'un générateur d'impulsion à bouton poussoir avec un dispositif anti-rebond faisant office d'horloge manuelle, d'un compteur 4 bits, d'un dispositif de visualisation des dits 4 bits, de deux registres série-parallèle branchés en parallèle de 4 bits chacun, et de deux boutons poussoirs pour charger chacun des deux registres avec la valeur adéquate préalablement obtenue avec la dite horloge manuelle et le dit compteur 4 bits. 6 Dispositif selon la revendication 5 caractérisé en ce que les dits deux registres série-parallèle sont maintenant connectés en série et en ce que le dit dispositif comporte en outre huit portes NON-ET connectées de telle sorte que la progression manuelle de la dite horloge provoque, à chaque impulsion donnée, le décallage des huit signaux binaires présents en sortie des dits deux registres série-parallèle.