FR 2522905 A1 19830909 FR 8303434 A 19830302 1 2522905 La présente invention concerne un montage permettant de convertir de façon synchrone des données "parallèles"o (en parallèle ou en séquentiel), transférées par une ou plusieurs voies de données parallèles, en flots de données "série" (en série ou en séquentiel) correspondants ayant des rapports de fréquences respectivement programmables entre les bits de donnée de sortie série. On sait que les convertisseurs parallèle-série de la technique antérieure utilisent un montage relativement comple- xe pour obtenir la synchronisation En outre, les convertis- seurs de la technique antérieure sont insuffisamment souples lorsqu'il s'agit de modifier le nombre des bits d'entrée pa- rallèles, et il est souvent nécessaire de remanier ces monta- ges pour permettre une telle modification. Compte tenu de ce qui précède, l'invention a notamment pour objet de créer un convertisseur de données parallèle- série de conception relativement simple, comprenant une ou plusieurs voies de conversion de données fonctionnant de façon synchrone et convertissant chacune un nombre choisi de bits de donnée d'entrée parallèles en un flot de données série correspondant comportant un rapport de fréquences préréglable entre les bits de donnée de sortie série. Un autre but de l'invention est de créer un convertisseur de données parallèle-série synchrone aisément ajustable à une modification de la fréquence des bits de sortie série d'une voie quelconque. L'invention sera mieux comprise à la lecture de la des- cription détaillée qui suit et à l'examen des dessins joints, qui en représentent, à titre d'exemple non limitatif, un mode de réalisation. Sur ces dessins les figures l A et 1 B sont des parties consécutives d'un schéma de montage simplifié du mode de réalisation préféré de l'invention, et la figure 2 est un diagramme de temporisation, qui met en évidence le fonctionnement du montage des figures l A et 1 B. Dans le mode de réalisation préféré de l'invention, il est prévu un montage permettant de convertir de façon synchro- ne des données parallèles transférées par une ou plusieurs voies de données parallèles en flots de données série corres- pondants comportant des rapports de fréquences préréglables entre les bits de donnée série respectivement produits Cha- que voie du convertisseur reçoit de façon synchrone un nombre connu de bits d'entrée parallèles Chaque bit parallèle reçu se présente sous la forme d'une impulsion numérique d'une durée correspondant à un cycle d'un signal d'horloge parallè- le reçu de façon synchrone avec lui Le montage reçoit égale- ment un signal de synchronisation de mot (dit ci-après "top de mot") et un ou plusieurs signaux d'horloge série synchrone avec lui et ayant chacun une fréquence égale à un multiple entier connu de la fréquence du signal d'horloge parallèle. Divers signaux de commande sont dérivés des signaux de syn- chronisation respectifs par le montage pour commander de fa- çon synchrone le transfert de bits à travers toutes les voies parallèles Des transcodeurs de données parallèle-série sépa- rés sont prévus, chacun pour l'une des voies, et sont comman- dés de façon synchrone par les signaux de commande respectifs ayant des rapports de fréquences programmables pour assurer l'obtention de flots de données de sortie série respectifs ayant des rapports de fréquences désirés Les signaux de com- mande sont dérivés de façon synchrone des signaux d'horloge pour commander la fréquence et la séquence selon lesquelles les bits d'entrée parallèles respectifs sont codés en un flot de sortie série Les flots de données de sortie série respec- tifs résultant de toutes les voies sont synchrones entre eux ainsi qu'avec les bits de donnée parallèles reçus aux entrées des transcodeurs parallèle-série respectifs. Dans la description qui va suivre, des termes tels que "signal", "donnée numérique", "bit", "impulsion",-etc seront utilisés de façon interchangeable eu égard à la nature numé- rique des signaux traités par le montage du mode de réalisa- tion préféré de l'invention. On va maintenant décrire l'invention en se référant au mode de réalisation préféré représenté sur les figures l A et 1 B et au schéma de temporisation apparenté de la figure 2. Pour faciliter la description, les figures l A et 1 B ont été subdivisées en plusieurs parties du montage, contenues chacune dans un cadre en-trait interrompu et comprenant: des première et seconde voies de conversion de données parallèle-série 1 et 2, des premier et second circuits d'inhibition 4 et 5 et des premier et second circuits de synchronisation 7 et 8 Les voies 1 et 2 reçoivent simultanément, chacune un nombre connu de bits d'entrée parallèles d'une durée prédéterminée Dans le mode de réalisation préféré, la voie 1 reçoit six bits pa- rallèles, ci-après désignés conjointement par souci de simpli- cité sous le nom de "mot d'entrée parallèle A" sur des conduc- teurs 101 à 106, tandis que la voie 2 reçoit quatre bits pa- rallèles, ci-après désignés conjointement sous le nom de "mot d'entrée parallèle B", sur des conducteurs 111 à 114 En synchronisme avec les mots d'entrée parallèles A et B sont reçus les signaux de synchronisation suivants: un signal d' horloge parallèle (dit ci-après "rythme parallèle") F sur le conducteur 12, des signaux d'horloge série (dits ci-après "rythme série") H sur le conducteur 11 et H 1 sur le conducteur 51, respectivement, et un signal de synchronisation de mot (dit ci-après "top de mot") I sur le conducteur 10, ce dernier signal étant reçu à des intervalles choisis, par exemple une fois tous les 1024 cycles du rythme parallèle Les signaux de synchronisation respectifs I, H, H 1 et F sont obtenus à partir d'une source extérieure De préférence, les derniers signaux mentionnés peuvent être fournis par un générateur de signaux d'horloge synchrones, comme décrit dans une demande de brevet US intitulée "Programmable Multiple Frequency Ratio Synchro- nous Clock Signal Generator Circuit and Method" (Montage géné- rateur de signaux d'horloge synchrones à rapports de fréquences multiples programmables et procédé d'utilisation de ce monta- ge) cédée conjointement à Ampex Corporation et déposée concur- remment à la demande US correspondant à la présente demande de brevet La relation de fréquence et de phase des signaux indi- qués ci-dessus entre eux et avec les bits de donnée parallèles est clairement représentée sur la figure 2 Chacun des rythmes série H, H a une fréquence correspondant à un multiple entier respectif de la fréquence du rythme parallèle F et est appli- qué pour commander la fréquence des données de sortie série d'une voie particulière, comme il ressortira de la suite de la description Les fréquences f H et f Hl des rythmes série res- pectifs H et H sont obtenues en multipliant la fréquence f F du rythme parallèle par un nombre entier choisi N = 1, 2, 3, 4, etc En conséquence, la relation de fréquence entre les signaux indiqués ci-dessus peut être exprimée par f H = Nf F' et elle peut être obtenue à partir d'un générateur de signaux d'horloge synchrones, comme décrit dans la demande de brevet ci-dessus citée. Comme on peut le voir d'après le diagramme de temporisa- tion de la figure 2, dans le mode de réalisation préféré, la durée, c'est-à-dire la longueur, de chaque impulsion représen- tant un bit de donnée parallèle reçu sur les conducteurs 101 à 106 et 111 à 114 corresoond à un cycle du rythme parallèle F qui est à son tour subdivisé en six cycles du rythme série H et en quatre cycles du rythme série H Le premier circuit de synchronisation 7 reçoit le rythme série H sur le conducteur 11 et il en dérive un signal de commande de synchronisation E, d'une manière qui sera décrite plus loin de façon plus dé- taillée. Le rythme parallèle F est reçu par le second circuit de synchronisation 8 sur le conducteur 12, et le rythme série H est reçu par ledit circuit 8 sur le conducteur 11 Le signal F est appliqué à une entrée d'un bistable (flip-flop) du type D, 50, qui reçoit le signal H inversé à son entrée de rythme ou d'horloge Le bistable 50 produit sur un conducteur 57 un signal de commande G utilisé pour synchroniser le transfert des mots de données parallèles respectifs A, B des voies 1, 2, entre les entrées 101 à 106 et 111 à 114 de premiers ensembles de bistables du type D respectifs 52, 62 et leurs sorties res- pectives Le signal apparaissant aux sorties 121 à 126 de 1 ' ensemble 52 est désigné par C, tandis que le signal apparais- sant aux sorties 131 à 134 de l'ensemble 62 est désigné par C Un diviseur de fréquence programmable 22 de la voie 1, di- viseur qui reçoit le rythme série H, applique un compte termi- nal, obtenu à sa sortie 35, au premier circuit de synchroni- sation 7 qui, à son tour, dérive de ce compte un signal de commande E, comme décrit plus loin de façon plus détaillée Le signal E obtenu sur le conducteur 44 partant du circuit 7 est appliqué à des seconds ensembles de bistables du type D respec- tifs 54 de la voie 1 et 64 de la voie 2, pour synchroniser le transfert de données parallèles à travers ces voies En consé- quence, le mot d'entrée parallèle A reçu sur les conducteurs 101 à 106 de la voie 1 et le mot d'entrée parallèle B reçu sur les conducteurs 111 à 114 de la voie 2 sont transférés à travers les voies parallèles respectives d'une manière analo- gue et synchroniquement entre eux, étant donné que les signaux de commande communs G, E sont utilisés pour commander les transferts de données respectifs, comme il ressortira de la suite de la description En conséquence, le mot parallèle D est obtenu à partir de l'ensemble de bistables 54 sur les con- ducteurs 141 à 146 de la voie 1 simultanément à l'obtention du mot D 1 à partir de l'ensemble de bistables 64 sur les con- ducteurs 151 à 154 de la voie 2 et, par conséquent, ces mots sont simultanément appliqués aux entrées des transcodeurs parallèle-série respectifs 56 et 66 Pour obtenir des fréquen- ces de signaux de sortie série désirées respectives à partir des voies 1 et 2, des diviseurs de fréquence programmables séparés 22 et 48 sont utilisés, chacun pour l'une des voies. Le diviseur 22 reçoit le rythme série H sur le conducteur 11, et le diviseur 48 reçoit le rythme série H 1 sur le conducteur 51, sous la forme de signaux d'horloge respectifs Les rapports de division respectifs des diviseurs 22, 48 sont prédéterminés par des commutateurs programmables respectifs 24, 44 Dans le mode de réalisation préféré, le diviseur 22 est réglé pour diviser par 6, et le diviseur 48 est réglé pour diviser par 4, afin d'assurer l'obtention d'une fréquence désirée des bits de donnée de sortie série des voies 1 et 2, respectivement On peut voir que, dans le mode de réalisation préféré, les rap- ports de division respectifs indiqués ci-dessus des deux voies correspondent chacun au nombre de bits parallèles contenus dans le mot parallèle A ou B reçu par la voie particulière considérée La fréquence des bits de sortie série des trans- codeurs 56, 66 est commandée par application de signaux de commande codés en binaire sur les conducteurs 36 à 38 partant du diviseur 22 et sur les conducteurs 59 à 61 partant du divi- seur 48 Ces derniers signaux commandent, respectivement, la fréquence ainsi que la séquence selon lesquelles les données parallèles présentes sur les conducteurs 141 à 146 et sur les conducteurs 151 à 154 sont transcodées en données de sorties série S, 51 sur les conducteurs 53 et 74 par les transcodeurs 252 è 9 05 parallèle-série respectifs 56 et 66 des voies respectives 1, 2. Le circuit d'inhibition 4 précédemment mentionné couplé avec la voie 1 et le cricuit 5 couplé avec la voie 2 servent à empêcher ces voies respectives de produire des données de sortie série erronées A cet effet, chacun des circuits d'in- hibition 4, 5 reçoit sur un conducteur d'entrée respectif 11, 51 un signal d'horloge série respectif H, H et produit sur un conducteur de sortie respectif 65, 75 une impulsion d'inhi- bition respective (non représentée) de faible largeur synchro- ne avec le flanc avant du signal d'horloge série respectif H, H Ces deux impulsions d'inhibition sont appliquées, respec- tivement, par l'intermédiaire des conducteurs 65, 75 aux-en- trées d'inhibition respectives de transcodeurs parallèle-série respectifs 56, 66, et chacune de ces impulsions interrompt pendant sa durée le fonctionnement du transcodeur auquel elle est appliquée En conséquence, les transcodeurs 56, 66 sont empêchés de produire un signal de sortie pendant cette courte période de temps qui, dans le mode de réalisation préféré, est choisie de 15 nanosecondes, pour le cas o il y aurait une légère différence de temporisation entre le signal de commande, synchrone à cette différence près, reçu par le transcodeur 56 sur les conducteurs 36 à 38 et les bits parallèles D des con- ducteurs 141 à 146, ainsi qu'entre le signal de commande reçu parle transcodeur 66 sur les conducteurs 59 à 61 et les bits parallèles D des conducteurs 151 à 154. Pour assurer une synchronisation complète entre toutes les voies, le top de mot I précédemment mentionné-est reçu périodiquement sur le conducteur 10 par'le circuit de synchro-. nisation 8 Le circuit 8 produit à son tour sur le conducteur un signal de synchronisation L dérivé du top de mot I et du rythme série H, respectivement, comme décrit plus loin de façon détaillée Le signal L est utilisé pour prérégler pério- diquement et, par conséquent, synchroniser les diviseurs de fréquence à rapport programmable respectifs 22, 48 des voies respectives 1, 2, comme décrit plus loin de façon plus détail- lée. On peut voir d'après ce qui précède que le convertisseur parallèlesérie suivant l'invention peut comporter un noxbre désiré quelconque de voies de conversion de données parallèles synchrones, le rapport de fréquence présélecté des données de sortie série étant maintenu entre les voies respectives quel que soit leur nombre Non seulement les données de sortie série sont obtenues synchroniquement à partir des diverses voies, mais encore elles sont synchrones avec le transfert de données parallèles à travers les voies respectives. On comprendra aisément d'après ce qui précède que des voies supplémentaires quelconques utilisées pour une conver- sion de données parallèle-série additionnelle seront analogues aux voies 1 et 2 décrites ci-dessus et fonctionneront en syn- chronisme avec celles-ci, en utilisant les signaux de commande communs G, E et L décrits ci-dessus produits par les circuits de synchronisation 7, 8 On comprendra également qu'on peut obtenir d'autres rapports de fréquences entre les données de sortie série desvoies respectives en utilisant des fréquences d'horloge ou de rythme série différentes résultant de la sub- division du cycle du rythme parallèle F en un nombre entier de cycles approprié quelconque correspondant au nombre de bits parallèles reçus par la voie considérée ou à un multiple entier de ce dernier nombre Ces signaux d'horloge série res- pectifs sont utilisés pour assurer l'obtention de la fréquence de bits série de chaque voie Dans le mode de réalisation pré- féré décrit ci-dessus, le rapport de fréquences entre les bits de donnée de sortie série des voies 1 et 2 est 6:4, mais d'au- tres exemples de rapports de fréquences pouvant être obtenus sont 4:3, 3:2, 2:1, etc. Selon l'application particulière, le convertisseur paral- lèle série suivant l'invention peut être utilisé également avec une seule voie de transmission telle que la voie 1 ou la voie 2 de la figure 1. Une description plus détaillée des circuits de synchro- nisation 7 et 8 va maintenant être donnée en référence au sché- ma de montage simplifié des figures l A et 1 B et au diagramme de temporisation de la figure 2 Le rythme ou signal d'horloge H reçu sur le conducteur 11 est inversé par une porte d'inver- sion 17 (de telles portes seront dites ci-après par simplifi- cation "inverseurs") et le signal d'horloge inversé H est ap- pliqué aux entrées d'horloge respectives des bistables du type D, 13 et 14, et de l'ensemble de bistables du type D 18 Le circuit 8 reçoit également l'impulsion de synchronisation de mot ou top de mot I sur le conducteur 10 couplé avec une en- trée du bistable du type D, 13 La longueur ou durée du top de mot I, dans le mode de réalisation préféré, est égale à un cycle du rythme parallèle F Le bistable 13 retarde l'impul- sion ou top I d'un temps égal à un demi-cycle du signal d'hor- loge série H L'impulsion I retardée apparaissant à la sortie 19 du bistable 13 est appliquée à un second bistable 14 qui la retarde encore d'un temps égal à un cycle du signal H Le signal de sortie apparaissant sur le conducteur 21 du bistable 14 est appliqué à une porte OU exclusif 15, qui produit à sa sortie 23 deux impulsions successives ayant chacune une lar- geur correspondant au déphasage entre les impulsions respecti- ves des conducteurs 19 et 21 Une porte ET négative 16, dont l'une des entrées est couplée avec le conducteur 19, et la seconde entrée, avec le conducteur 23, produit sur le conduc- teur 25 un signal de sortie qui correspond à la première impul- sion apparaissant sur le conducteur 23, tandis que la seconde impulsion qui apparaît sur celui-ci est supprimée Le signal du conducteur 25 est appliqué à l'entrée d'un premier bistable faisant partie d'un ensemble de bistables du type D, 18, qui sont interconnectés pour former un registre à décalage comme suit Le permier bistable de l'ensemble 18 a sa sortie 68 con- nectée à l'entrée du second bistable, qui a, à son tour, sa sortie 69 connectée à l'entrée d'un troisième bistable de 1 ' ensemble 18, et ainsi de suite, toutes les sorties 68 à 73 de l'ensemble de bistables 18 étant connectées à des entrées respectives d'un commutateur sélecteur 20 En conséquence, le signal du conducteur 25 est transmis pas à pas à travers l'ensemble de bistables 18 de telle manière qu'il apparaisse à des sorties successives 68 à 72 de cet ensemble lors de cycles d'horloge successifs du signal H Le commutateur sélec- teur 20 est préréglé par des commutateurs programmables 24, par l'intermédiaire de conducteurs 40 à 42, de telle manière qu'il sélecte pour signal de sortie sur le conducteur 55 le signal de sortie apparaissant sur le conducteur 72 du registre à décalage 18 Le commutateur sélecteur 20 peut être programmé par les commutateurs 24 de telle manière qu'il applique-sur son conducteur de sortie 55 l'un quelconque de ses signaux d' entrée sur les conducteurs 68 à 72, qui correspondent chacun à un retard de 1 à 6 cycles du rythme série, retard qui est produit par le registre à décalage 18 Dans le mode de réali- sation préféré, les contacts Si à 53 des commutateurs program- mables 24 sont réglés de manière à assurer l'obtention sur les conducteurs 40 à 42 d'un signal de commande qui établit un rapport de fréquences désiré du diviseur 22 avec sélection d'un retard correspondant de l'impulsion présente sur le con- ducteur 25, retard qui est assuré par une sortie appropriée du registre à décalage 18 par l'intermédiaire du commutateur sélecteur 20 Les commutateurs programmables 24 peuvent être réglés de manière à produire des combinaisons respectives de signaux de sortie hauts et bas sur les conducteurs 40 à 42, comme indiqué dans le tableau 1 ci-dessous TABLEAU 1 Signal de sortie du Diviseur 22, 48 commutateur sélecteur 20 réglé pour appliqué à 55 à partir diviser par Si 52 53 du conducteur 2 LO HI HI 68 3 HI LO HI 69 4 LO LO HI 70 HI HI LO 71 6 LO HI LO 72 Ainsi, par exemple, dans le mode de réalisation préféré, le diviseur 22 est réglé par le signal des conducteurs 40 à 42 pour diviser par 6 et le commutateur sélecteur 20 est commandé par ledit signal de manière à appliquer l'impulsion retardée apparaissant sur le conducteur 72, qui part du registre à dé- calage 18, à sa sortie 55 Comme on peut le voir d'après la figure 2, l'impulsion résultante L apparaissant sur le conduc- teur 55 est retardée de telle manière que son milieu coïncide avec le début d'un cycle du rythme parallèle F. On comprendra aisément que les combinaisons indiquées ci- dessus des positions des contacts des commutateurs 24 peuvent être complétées pour permettre l'obtention de rapports de di- vision plus élevés et d'un retard prolongé associé du signal -du conducteur 55, correspondant au signal du conducteur 25. On remarquera ici que les positions respectives des con- tacts Si à 53 indiquées sur le tableau 1 s'appliquent non seu- lement aux commutateurs 24 de la voie 1, mais aussi et de ma- nière analogue aux commutateurs 44 de la voie 2, en ce qui concerne le réglage du diviseur de fréquence 48 en vue d'ob- tenir de celui-ci un rapport de fréquences désiré. Le diviseur de fréquence programmable 22 se présente, dans le mode de réalisation préféré, sous la forme d'un comp- teur non asservi, qui est réglé par les commutateurs program- mables 24, par l'intermédiaire des conducteurs 40 à 43, pour diviser par 6 Le compteur 22 est périodiquement remis à zéro par son compte terminal obtenu sur le conducteur 35 et est' périodiquement préréglé par le signal de commande L du conduc- teur 55 par l'intermédiaire d'une porte OU négative 39 Le signal du conducteur 35 est asymétrique, comme on peut le voir d'après la figure 2 Ce dernier signal est appliqué à une en- trée du circuit de synchronisation 7 et, plus précisément, à un diviseur de fréquence divisant par 2 constitué par un bis- table du type D, 26 connecté à une porte OU exclusif 27 d'une manière bien connue dans cette technique Le signal symétrique résultant apparaissant à la sortie du diviseur divisant par 2 sur le conducteur 45 est ensuite appliqué à un bistable du type D, 28, o il est retardé d'un cycle du rythme série H et le signal ainsi retardé apparaissant sur le conducteur 47 est appliqué à l'une des entrées d'une porte OU exclusif 29 L'au- tre entrée de la porte OU exclusif 29 reçoit le signal du con- ducteur 45, et le signal de sortie résultant E, apparaissant -30 sur le conducteur 44 ' qui part de la porte 29, correspond au signal de commande E précédemment décrit, qui est appliqué aux ensembles de bistables du type D, 54, 64, pour synchroniser le transfert de données parallèles à travers les voies respec- tives 1 et 2 du montage des figures l A et 1 B Comme on peut le voir d'après la figure 2, le signal E présente une largeur d' impulsions correspondant à un cycle du signal d'horloge série H et une fréquence correspondant à celle du rythme parallèle F. En conséquence, les bits de données parallèles C stockés sur les conducteurs 121 à 126 de l'ensemble de bistables 54 et il C 1 stockés sur les conducteurs 131 à 134 de l'ensemble 64 sont échantillonnés simultanément par le flanc de sens positif du signal de commande E une fois par cycle du rythme parallèle F. Le signal échantillonné résultant correspond aux bits paral- lèles D qui apparaissent sur les conducteurs d'entrée 141 à 146 du transcodeur parallèle-série 56 simultanément aux bits D 1 appliqués sur les conducteurs 151 à 154 à l'entrée du transcodeur 66. Etant donné que les diviseurs de fréquence programmables 22, 48 constitués, dans le mode de réalisation préféré, par des compteurs non asservis remis à zéro à chaque compte termi- nal, le signal de commande E du conducteur 44 et les signaux de commande codés en binaire respectifs apparaissant sur les conducteurs de sortie 36 à 38 du diviseur 22 et sur les con- ducteurs de sortie 59 à 61 du diviseur 48 sont récurrents. Toutefois, chaque fois que le top de mot I est reçu sur le conducteur 10, le signal de synchronisation L est produit sur le conducteur 55 et prérègle les diviseurs indiqués ci-dessus 22, 48 pour assurer la synchronisation du fonctionnement de toutes les voies parallèles, comme décrit précédemment. Selon une variante, au lieu d'appliquer un top de mot I à des intervalles choisis, il est possible d'interconnecter les conducteurs d'entrée 10 et 12 et d'appliquer ainsi le ry- thme parallèle F également sur le conducteur 10 Dans ce der- nier cas, le fonctionnement décrit ci-dessus du circuit de synchronisation 8 reste le même mais le signal de synchronisa- tion L du conducteur 55 est produit à la fréquence du rythme parallèle F et, par conséquent, ledit circuit reçoit plus fréquemment des impulsions de synchronisation. On va maintenant décrire de façon plus détaillée le fonc- tionnement des transcodeurs parallèle-série 56 de la voie 1 et 66 de la voie 2 Comme décrit précédemment, le diviseur de fréquence 22 reçoit à son entrée d'horloge le rythme série H, tandis que le diviseur de fréquence 48 reçoit comme signal d'horloge le rythme série H 1 Le diviseur 22 est préréglé par les commutateurs programmables 24, par l'intermédiaire des conducteurs 40 à 42, de manière à diviser par 6, comme décrit précédemment En conséquence, la fréquence du signal de sortie codé en binaire apparaissant sur les conducteurs de commande 36 à 38 qui partent du diviseur 22 est déterminée par la fré- quence du rythme série H, tandis que ce signal lui-même re- présente un compte binaire récurrent variant de 1 à 6 Le transcodeur 56 de la voie 1, qui est de préférence constitué par un commutateur sélecteur, reçoit ce compte variable à son entrée de commande et, en réponse, applique les bits parallè- les D reçus sur les conducteurs d'entrée 141 à 146 à sasortie 53 séquentiellement, sous la forme de bits de sortie série 1 à 6 selon une séquence et à une fréquence déterminées par le signal de sommande des conducteurs 36 à 38, c'est-à-dire par la fréquence du rythme série H Le signal de sortie série du conducteur 53 est inversé par l'inverseur 58 et le signal de sortie S de celui-ci est représenté sur la figure 2. Le diviseur de fréquence 48 est préréglé par les commuta- teurs programmables 44 de manière à diviser par 4 La fréquen- ce du signal de sortie codé en binaire apparaissant sur les conducteurs de sortie 59 à 61 du diviseur 48 est déterminée par la fréquence du rythme série H 1 Ce dernier signal repré- senteun compte binaire récurrent qui varie de 1 à 4 Le trans- codeur 66 de la voie 2 est analogue au transcodeur 56 de la voie 1 Le transcodeur 66 reçoit le compte variable par l'in- termédiaire des conducteurs de commande 59 à 61 en synchronis- me avec le compte reçu par le transcodeur 56 sur les conduc- teurs 36 à 38 En conséquence, les deux transcodeurs 56, 66 produisent les signaux de sortie respectifs S, 51 sur les con- ducteurs 53, 74 en synchronisme entre eux ainsi qu'avec l'ap- parition des bits parallèles D, D 1 sur les conducteurs 141 à 146 et 151 à 154, respectivement, comme également représenté partiellement sur la figure 2 Des inverseurs 80, 81 montés sur le conducteur 51 sont utilisés pour retarder le rythme série H 1 d'un temps égal au retard assuré par les inverseurs 17, 33 dans le parcours du rythme série H sur le conducteur 11 pour maintenir la synchronisation de ces signaux d'horloge respectifs H, H Etant donné que les bits de sortie série respectifs obtenus à partir des transcodeurs 56, 66 se présen- tent sous la forme de données inversées, ils sont respective- ment réinversés par les inverseurs 58, 78 et les données ré- inversées résultantes S, 51 sont représentées sur la figure 2. Les composants respectifs matérialisant les éléments 52, 62, 54, 64, 56, 66 du mode de réalisation préféré des figures * l A et 1 B peuvent être utilisés pour jusqu'à huit bits parallè- les reçus par une voie quelconque Dans les applications o plus de huit bits parallèles sont reçus par une quelconque des voies, deux ou plus de deux des éléments indiqués ci- dessus de chaque type peuvent être montés en série si cela est nécessaire pour traiter un nombre quelconque de bits parallè- les supérieur à huit. Il résulte de la description ci-dessus que la réception du mot de données parallèles respectif B sur les conducteurs 111 à 114 et son transfert par l'intermédiaire des conducteurs 131 à 134 et des conducteurs 151 à 154 de la voie 2 sont ana- logues à la réception et au transfert du mot de données paral- lèles A de la voie 1 et sont synchrones avec eux En conséquen- ce, on ne redonnera pas ici de description détaillée en ce qui concerne le fonctionnement de la voie 2 Toutefois, un exemple de bits de donnée parallèles B reçus sur les conducteurs 111 à 114 de la voie 2 et du flot de données de sortie série corres- pondant 51 obtenu sur le conducteur 74 à partir de cette voie est représenté sur la figure 2 à titre d'illustration. Dans certaines applications o il peut être désirable de produire des données série redondantes à des fins de réduction d'erreurs ou analogues sur une ou plusieurs voies, le conver- tisseur de données parallèle-série peut être utilisé comme suit Par exemple, si l'on désire produire de telles données redondantes sur la voie 2 du montage de la figure 1 décrit ci- dessus, il est possible d'appliquer, au lieu du signal d'hor- loge série H, un signal d'horloge série H" (non représenté) ayant une fréquence double de celle du signal d'horloge H En conséquence, la fréquence d'un signal de sortie série corres- pondant S" obtenu à la sortie 74 du codeur 66 correspondrait alors également à celle du signal d'horloge H", tandis que chaque séquence de bits de sortie série BIT 1 à BIT 4 serait répétée deux fois au cours de chaque période du rythme paral- lèle F, comme représenté en S" sur la figure 2 On comprendra aisément qu'en multipliant la fréquence d'un signal d'horloge série respectif d'une voie particulière par un multiple entier plus élevé du nombre de bits parallèles reçus par cette voie, on peut obtenir des fréquences de bits de sortie série plus élevées correspondantes et un nombre associé de répétitions de bits. Bien entendu, l'invention n'est nullement limitée aux modes de réalisation préférés particuliers représentés et décrits; elle est susceptible de nombreuses variantes sans qu'on s'écarte pour cela de l'esprit ni du domaine de l'in- vention. REVENDICATIONS 1 Montage convertisseur de données parallèle-série per- mettant de convertir synchroniquement des bits de donnée pa- rallèles (A, B) en bits de donnée série correspondants (S, S >, ledit montage comportant une ou plusieurs voies de conversion de données ( 1, 2) et recevant un signal d'horloge parallèle (F) ayant une fréquence (f F) correspondant à la fréquence des bits de donnée parallèles et synchrone avec celle-ci, chaque voie recevant un signal d'horloge série (H, H 1) ayant une fréquence (f H' f Hl) correspondant au produit par un nombre entier de la fréquence dudit signal d'horloge parallèle et synchrone avec celle-ci, ledit nombre entier correspondant à un nombre de bits parallèles reçus par cette voie particulière ou à un multiple entier dudit nombre de bits parallèles, res- pectivement, ledit montage étant caractérisé en ce que chaque voie comprend respectivement: un moyen de stockage ( 52, 54; 62, 64) couplé de maniè- re à recevoir et à stocker ledit nombre de bits de donnée pa- rallèles (A, B) et ayant une sortie (D, D) couplée de telle manière que lesdits bits stockés lui soient appliqués en ré- ponse à un premier signal de commande (G); un moyen transcodeur de données parallèle-série ( 56,66) ayant une entrée couplée avec ladite sortie dudit moyen de stockage de manière à recevoir lesdits bits de donnée paral- lèles de celle-ci et à produire synchroniquement avec eux un flot de données de sortie série correspondant (S, 51); un moyen de commande de rapport de fréquences program- mable ( 34, 22; 32, 48) couplé de manière à recevoir ledit si- gnal d'horloge série (H, H 1) et à produire en synchronisme avec lui un second signal de commande respectif (E) ayant une fréquence correspondant audit signal d'horloge reçu, ledit si- gnal de commande étant couplé avec ledit moyen transcodeur de données pour commander la fréquence et la séquence de transco- dage desdites données parallèles de cette voie respective en un flot de données série correspondant; ledit montage convertisseur de données étant de plus ca- ractérisé en ce qu'il comprend un circuit de synchronisation ( 7, 8) commun à toutes les voies précitées et couplé de manière à recevoir un desdits signaux d'horloge série et à produire en synchronisme avec celuici ledit premier signal de commande couplé avec une entrée de commande ( 57) de chacun desdits moyens de stockage, ledit premier signal de commande ayant une fréquence correspondant à la fréquence dudit signal d'hor- loge parallèle et synchrone avec celle-ci, ledit circuit de synchronisation étant en outre couplé de manière à recevoir un signal de synchronisation (I) ayant un rapport de fréquen- ces entier par rapport audit signal d'horloge parallèle et synchrone avec lui et à produire un troisième signal de com- mande (L) appliqué audit moyen de commande de rapport de fré- quences programmable de chacune desdites voies respectivement pour le synchroniser, ledit troisième signal de commande ayant une fréquence corespondant à la fréquence dudit signal de syn- chronisation reçu par lesdits circuits de synchronisation et synchrone avec celle-ci. 2 Montage suivant la revendication 1, caractérisé en ce que ledit moyen de commande de rapport de fréquence programma- ble ( 34, 22; 32, 48) de chacune des voies ( 1, 2) comprend un moyen diviseur de fréquence préréglable ( 22, 48) ayant un rap- port de division de fréquence respectivement préréglé de ma- nière à correspondre audit nombre de bits parallèles (A, B) reçus par cette voie particulière, et en ce que ledit second signal de commande (E) produit par chacun desdits moyens divi- seurs de fréquence ( 22, 48) est un compte binaire variant de façon récurrente déterminé par ledit rapport de division pré- réglé, dudit moyen diviseur de fréquence. 3 Montage suivant la revendication 1, caractérisé en ce qu'une voie choisie parmi les voies de conversion de données ( 1, 2) est couplée de manière à recevoir un signal d'horloge série (H, H 1) ayant une fréquence égale au double du nombre de bits parallèles reçus par cette voie de manière à assurer l' obtention, à partir dudit moyen transcodeur de données paral- lèle-série ( 56, 66) de cette voie, d'un flot de bits de donnée de sortie série synchrone correspondant ayant une fréquence correspondant à celle dudit signal d'horloge série, et en ce que la séquence de chaque groupe de bits série correspondant au nombre de bits parallèles reçus se produit deux fois au cours de chacun des cycles du rythme parallèle (F). 4 Montage permettant de convertir synchroniquement des données parallèles (A, B) reçues par une ou plusieurs voies ( 1, 2) de données parallèles en flots de données série corres- pondants (S, S), ledit montage recevant un signal d'horloge parallèle (F) ayant une fréquence (f F) correspondant à la fréquence des bits de données parallèles et synchrone avec celle-ci, chaque voie recevant un signal d'horloge série (H, H) ayant une fréquence correspondant au produit par un nombre entier de la fréquence dudit signal d'horloge parallèle et synchrone avec celle-ci, ledit nombre entier correspondant à un nombre de bits parallèles reçus par cette voie particulière ou à un multiple entier dudit nombre de bits parallèles, res- pectivement, ledit montage étant caractérisé en ce que chaque voie comprend, respectivement un moyen de stockage ( 52, 54; 62, 64) ayant une entrée couplée de manière à recevoir et à stocker un desdits nombres de bits de donnée parallèles (A, B) et ayant une sortie (D, Di) couplée de telle manière que lesdits bits parallèles sto- ckés lui soient appliqués en réponse à un premier signal de commande commun (G) reçu par chacun desdits moyens de stockage; un moyen transcodeur de données parallèle-série ( 56,66) ayant une entrée couplée avec ladite sortie dudit moyen de stockage pour recevoir lesdits bits de donnée parallèles de celui-ci et ayant une sortie couplée de telle manière que les- dits bits parallèles reçus lui soient appliqués sous la forme d'un flot de bits de sortie série (S, S 1) ayant une fréquence et une séquence déterminées par un second signal de commande respectif (E) reçu par ledit moyen transcodeur; un moyen diviseur de fréquence préréglable ( 28, 48) ayant une entrée couplée de manière à recevoir ledit signal d'horloge série (H, Hi) et qui est préréglé de manière à pré- senter un rapport de division de fréquence correspondant audit nombre de bits de donnée parallèles reçus par cette voie par- ticulière, ledit moyen diviseur de fréquence ayant une sortie couplée de manière à produire ledit second signal de commande (E) sous la forme d'un compte binaire récurrent correspondant audit rapport de division de préréglage et ayant une fréquence correspondant audit signal d'horloge série reçu; ledit montage convertisseur de données étant de plus ca- ractérisé en ce qu'il comprend en outre un circuit de synchro- nisation commun ( 7, 8) pour toutes lesdites voies, circuit qui comporte des premier ( 7) et second ( 8) moyens de synchro- nisation, ledit premier moyen de synchronisation ( 7) étant couplé de manière à recevoir un signal de sortie d'un moyen ( 22) choisi parmi les moyens diviseurs de fréquence prérégla- bles respectifs des diverses voies ( 22, 48) pour produire le- dit premier signal de commande commun (G> ayant unefréquence correspondant au rapport de préréglage dudit moyen diviseur de fréquence choisi par rapport à un signal d'horloge série (H) reçu par celui-ci et synchrone avec ce dernier signal, ledit premier signal de commande étant appliqué en commun aux moyens de stockage respectifs de toutes lesdites voies et le- dit second moyen de synchronisation ( 8) étant couplé de maniè- re à recevoir ledit signal d'horloge série (H) et un signal de synchronisation (I) ayant un rapport de fréquences entier par rapport audit signal d'horloge parallèle (F) et qui est synchrone avec lui, ledit second moyen de synchronisation ( 8) étantcouplé de manière à produire un troisième signal de com- mande (L) qui a une fréquence correspondant à celle dudit si- gnal de synchronisation reçu (I) et qui est appliqué au moyen, diviseur de fréquence préréglable respectif ( 22, 48) de cha- cune desdites voies respectivement. Montage suivant la revendication 4, caractérisé en ce que ledit premier moyen de synchronisation ( 7) comprend un premier moyen de retard et de transmission conditionnée ( 26, 29) ayant une entrée ( 35) couplée de manière à recevoir ledit signal de sortie sous la forme d'un compte terminal provenant dudit moyen diviseur de-fréquence préréglable choisi ( 22) et ayant une entrée d'horloge ( 11) couplée de manière à recevoir le signal d'horloge série (H) qui est également reçu par ledit moyen diviseur de fréquence choisi ( 22), ledit premier moyen de retard et de transmission conditionnée étant couplé de manière à produire ledit premier signal de commande (G) sous la forme d'une impulsion de sortie qui a une longueur corres- pondant sensiblement à un cycle dudit signal d'horloge série (H) et qui est synchrone avec celui-ci. 6 Montage suivant la revendication 4, caractérisé en ce que-ledit second moyen desynchronisat ion ( 8) comprend un second moyen de retard et de transmission condition- née ( 13, 16) ayant des entrées respectives pour recevoir ledit signal de synchronisation (I) et ledit signal d'horloge série (H) et ayant une sortie ( 25) qui produit une impulsion de sor- tie ayant une longueur correspondant sensiblement à un cycle dudit signal d'horloge série reçu et une fréquence correspon- dant à celle dudit signal de synchronisation; et un moyen formant registre à décalage ( 18) ayant une entrée couplée avec ladite sortie ( 25) dudit second moyen de retard et de transmission conditionnée et une entrée d'horlo- ge ( 11) pour recevoir ledit signal d'horloge série (H), ledit moyen formant registre à décalage étant couplé de manière à retarder ladite impulsion de sortie produite par ledit second moyen de retard et de transmission conditionnée d'un cycle d' horloge à chacun des signaux d'horloge série successifs pour produire ledit troisième signal de commande (L) sous la forme d'une impulsion de sortie dont le milieu coïncide sensiblement avec le début du cycle du rythme parallèle. 7 Montage suivant la revendication 4, caractérisé en ce que ledit moyen diviseur de fréquence à rapport programmable ( 22, 48) comprend un moyen compteur binaire préréglable (res- pectif) et un moyen pour prérégler le compte produit par cha- cun desdits moyens compteurs pour assurer l'obtention d'un rapport de division de fréquence désiré produit par ledit moyen diviseur de fréquence. 8 Montage suivant la revendication 4, caractérisé en ce que ledit moyen de préréglage dudit compte est constitué par des commutateurs programmables ( 24, 44). 9 Montage convertisseur de données parallèle-série pour convertir synchroniquement des bits de donnée parallèles (A,B) en bits de données série correspondants (S, S 1), ledit montage comportant une ou plusieurs voies de conversion de données ( 1, 2) et recevant un signal d'horloge parallèle (F) ayant une fréquence (f F) correspondant à celledesdits bits de donnée parallèles et synchrone avec elle, chaque voie recevant un signal d'horloge série (H, H) ayant une fréquence (f H' f Hl) correspondant au produit par un nombre entier de la fréquence dudit signal d'horloge parallèle et synchrone avec celle-ci, ledit nombre entier correspondant à un nombre de bits parallè- les reçus par cette voie particulière ou à un multiple entier dudit nombre de bits parallèles, respectivement, ledit montage étant caractérisé en ce que chaque voie comprend, respective- ment; un moyen de stockage ( 52, 54; 62, 64) ayant un cer- tain nombre d'entrées ( 101 -106; 111-114) couplées chacune de manière à recevoir l'un desdits bits de donnée parallèles et ayant un certain nombre de sorties ( 141-146; 151-154) cor- respondant auxdites entrées, ledit moyen de stockage étant couplé de manière à appliquer lesdits bits de donnée parallé- les stockés (A, B) auxdites sorties, respectivement, en répon- se à un premier signal de commande commun (G) reçu simultané- ment par les moyens de stockage respectifs de toutes lesdites voies un moyen transcodeur de données parallèle-série ( 56,66) ayant un-certain nombre d'entrées couplées chacune avec l'une des sorties dudit moyen de stockage, ledit moyen transcodeur ayant une entrée de commande couplée de minière à recevoir un second signal de commande respectif (E) pour commander la fré- quence et la séquence de transcodage desdits bits de donnée parallèles obtenus par lesdites entrées respectives dudit moyen transcodeur en bits de donnée série respectivement four- nis par une sortie du moyen transcodeur de chacune desdites voies; un moyen diviseur de fréquence préréglable ( 22, 48) ayant une entrée couplée de manière à recevoir ledit signal d' horloge série (H, H) et dont le rapport de division est réglé de façon à correspondre au nombre de bits parallèles reçus par cette voie particulière, ledit moyen diviseur étant couplé de manière à produire ledit second signal de commande sous la forme d'un compte binaire récurrent égal audit rapport de di- vision et ayant une fréquence correspondant audit signal d' horloge série reçu par le moyen diviseur; ledit montage convertisseur de données étant de plus ca- ractérisé en ce qu'il comprend des premier ( 7) et second ( 8) moyens de synchronisation communs à toutes lesdites voies ( 1,2) ledit premier moyen de synchronisation ( 7) ayant une en- trée ( 35) couplée de manière à recevoir un compte terminal d' un moyen diviseur ( 22) choisi parmi les moyens diviseurs de fréquence préréglables respectifs ( 22, 48) des diverses voies et ayant une sortie couplée de manière à produire ledit pre- mier signal de synchronisation ayant une fréquence correspon- dant à celle dudit compte terminal; et ledit second moyen de synchronisation ( 8) ayant une pre- mière entrée coutlée de manière à recevoir ledit signal d'hor- loge série reçu par ledit moyen diviseur de fréquence préré- glable choisi et ayant une seconde entrée couplée de manière à recevoir un signal de synchronisation (I) qui a un rapport de fréquences entier par rapport audit signal d'horloge paral- lèle et qui est synchrone avec lui, ledit second moyen de syn- chronisation étant couplé de manière à produire un troisième signal de commande (L) qui a une fréquence correspondant à la fréquence dudit signal de synchronisation reçu, qui est syn- chrone avec celui-ci et qui est appliqué au moyen diviseur de fréquence préréglable ( 22, 48) de chaque voie, respectivement, pour le synchroniser. Montage suivant la revendication 9, caractérisé en ce que ledit second moyen de synchronisation ( 8) comprend un moyen de retard et de transmission conditionnée ( 13, 16) ayant des entrées respectives pour recevoir ledit signal de synchro- nisation ( 1) et ledit signal d'horloge série (H) et ayant une sortie ( 25) qui produit une impulsion de sortie ayant une lon- gueur qui correspond sensiblement à un cycle dudit signal d' horloge série reçu et une fréquence correspondant à celle dudit signal de synchronisation ( 1); et un moyen formant registre à décalage ( 18) ayant une en- trée couplée avec ladite sortie ( 25) dudit moyen de retard et de transmission conditionnée et une entrée d'horloge ( 11) pour recevoir ledit signal d'horloge série (H), ledit moyen formant registre à décalage étant couplé de manière à retarder ladite impulsion de sortie produite par ledit premier moyen de retard et de transmission conditionnée d'un temps égal à un certain nombre de cycles du rythme série, nombre qui correspond au rapport de fréquence de préréglage dudit moyen diviseur préréglable choisi ( 22) pour produire ledit troisième signal de commande (L) sous la forme d'une impulsion dont le milieu coïncide sensiblement avec le début du cycle du rythme paral- lèle. 11 Montage suivant la revendication 10, caractérisé en ce qu'il comprend en outre un moyen commutateur programmable ( 24, 44) programmé de manière à produire un signal de sortie correspondant à un compte binaire choisi et couplé avec ledit moyen diviseur de fréquence préréglable choisi ( 22) pour pré- régler celui-ci à un rapport de fréquences désiré, ledit si- gnal de sortie dudit moyen commutateur ( 24, 44) étant égale- ment couplé avec ledit moyen formant registre à décalage ( 18) pour sélecter un signal de sortie de celui-ci ayant un retard égal à un nombre de cycles dudit rythme série correspondant audit rapport de préréglage.