FR 2521761 A1 19830819 FR 8221896 A 19821228 La présente invention concerne une mémoire à semiconducteurs, qui est constituée par un circuit inté- gré à semiconducteurs monolithique, et plus particulière- ment une mémoire morte. Ces dernières années, on a constaté un accrois- sement important des besoins d'une mémoire à semiconduc- teurs possédant une grande capacité, en liaison avec le progrès de la technologie des semiconducteurs et avec le développement de la technique de mise en oeuvre des dispo- sitifs à semiconducteurs. Dans le cas o il faut fabriquer une mémoire ROM (c'est-à-dire une mémoire morte) possédant une capacité im- portante, il se pose des problèmes qui doivent être résolus. Par exemple le nombre des cellules de mémoire de- vant être accouplées à des lignes de transmission de données est accru lorsque la capacité de la mémoire augmente En ou- tre la capacité de dispersion ou parasite indésirable, qui est susceptible d'être accouplée aux lignes de transmission de données, est accrue lorsque le nombre des cellules de mémoire augmente Il en résulte que, lorsque lors d'une opé- ration de lecture des données, la vitesse de modification des signaux des données, qui sont envoyés aux lignes de transmission de données par une cellule de mémoire sélec- tionnée, est limitée par la capacité relativement importan- te des lignes de transmission de données En d'autres ter- mes l'aptitude ou la capacité de commande des lignes de transmission de données par la cellule de mémoire sélection- née est relativement altérée. On allonge fréquemment les lignes de transmission de signaux, telles que les lignes de transmission de données, lorsque l'on désire accroître la capacité de la mémoire Dans ce cas, étant donné que les lignes de transmission de si- gnaux elles-mêmes possèdent des résistances non négligea- bles et que des capacités indésirables possédant des valeurs relativement élevées sont accouplées aux lignes de tranmis- sion de signaux, il se produit dans ces dernières des re- tards relativement importants de transmission de signaux. Dans le cas o l'on désire fabriquer un disposi- tif à circuits intégrés à semiconducteurs possédant une capacité importante, on prend en considération le fait de réduire la taille des éléments du circuit ou des couches de câblage constituant le dispositif à circuits intégrés à semiconducteurs avec à l'esprit l'idée d'atteindre tout un ensemble d'objectifs en vue d'empêcher que le rendement de fabrication soit réduit par suite de la présence d'un défaut cristallin dans un substrat semiconducteur, d'empê- cher un accroissement notable de la surface de substrat se- miconducteur et d'empêcher un fort accroissement de la con- sommation d'énergie. Les lignes de transmission de signaux d'une tail- le ainsi réduite possèdent en soi des résistances relative- ment élevées provoquant l'apparition de retards importants de transmission de signaux. Afin de rendre la vitesse de réponse d'une mémoi- re ROM de capacité élevée, égale ou supérieure à celle d' une mémoire ROM de faible capacité, il est nécessaire d' éliminer les effets nuisibles provoqués par la réduction relative de l'aptitude au pilotage ou à la commande des lignes de transmission de données par la cellule de mémoi- re, et par l'accroissement des intervalles de temps de re- tard dans les lignes de transmission de signaux. A différents points de vue il est souhaitable que la consommation d'énergie de la mémoire ROM soit plus faible. D'autre part les défauts des cellules de mémoire posent des problèmes particuliers dans le cas de la mémoi- re ROM de haute capacité. Dans l'art antérieur, on connaît parfaitement, en tant que l'une des théories de transmission d'informa- tions, l'emploi d'un code de correction d'erreurs, qui se- ra désigné de façon abrégée sous le terme de code "ECC". Les auteurs de la présente invention ont imma- giné d'incorporer dans une mémoire à semiconducteurs un circuit servant à réaliser la correction d'erreurs, grâ- ce à l'utilisation d'un circuit utilisantle code ECC men- tionné cidessus (lequel circuit sera désigné ci-après de façon abregé sous le terme de "circuit ECC"). C'est pourquoi un but de la présente invention est de fournir une mémoire à semiconducteurs qui puisse effectuer des opérations à grande vitesse. Un autre but de la présente invention est de four- nir une mémoire à semiconducteurs possédant une faible con- sommation d'énergie. Un autre but de la présente invention est de four- nir une mémoire à semiconducteurs qui permette d'amélio- rer le rendement de fabrication. Un autre but de la présente invention est de four- nir une mémoire à semiconducteurs qui permette d'amélio- rer le fonctionnement substantiel du circuit ECC incorporé et à simplifier la constitution du circuit. D'autres objets, caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les- quels: la figure 1 est un schéma-bloc montrant une mémoi- re ROM conforme à une forme de réalisation de la présente in- vention; les figures 2 A, 2 B et 2 C sont des agencements spé- cifiques de circuits montrant les blocs de circuits DSA 1, M-ARY 1, MPX 1, SA, MPX 3 et DSA 3 de la figure 1; la figure 3 est un schéma de circuit montrant un décodeur des X; la figure 4 est un schéma de circuit montrant un décodeur des Y; la figure 5 est un schéma d'un circuit ECCO, 2521761- la figure 6 est un schéma de circuit montrant un circuit OU-Exclusif; et la figure 7 est un schéma illustrant les formes d'ondes de fonctionnement des circuits des figures 2 A à 2 C. Ci-après on va décrire la présente invention de façon détaillée en référence à des formes de réalisation de -cette dernière. La figure 1 est un schéma-bloc montrant une forme de réalisation de l'invention, dans le cas o cette derniè- re est appliquée à une mémoire à masques. La mémoire ROM représentée sur cette figure est équipée de quatre réseaux de mémoire M-ARY 1 et M-ARY 4, sans toutefois y être limitée, et possède une capacité de mémoi- re d'environ 1 mégabit dans son ensemble Chacun des réseaux de mémoire M-ARY 1 à M-ARY 4 est composé de réseaux de mémoi- re qui sont agencés suivant 512 lignes x 608 colonnes et pos- sède une capacité de mémoire de 311 296 bits Les blocs de circuits représentés sont formés respectivement dans un substrat semiconducteur au moyen de la technique bien connue d'intégration des circuits MOS Sur la figure 1, l'agencement des principaux blocs de circuits est tel qu'il corresponde à l'agencement géométrique réel sur le substrat semiconducteur. Les transistors à effet de champ à grille isolée, (quisont désignés ci-après sous le terme abrégé de transis- tors"MOSFET") servant à constituer chacun des blocs de cir- cuits sont d'un type à canal N à enrichissement, à moins que d'autres données soient spécifiées. Dans les réseaux respectifs de mémoire M-ARY 1 à M-ARY 4, les adresses de lignes sont sélectionnées par des décodeurs des X X-DCR 1 et X-DCR 2 et les adresses de colon- nes sont sélectionnées par un décodeur des Y Y-DCR 1. Les deux décodeurs des X X-DCR 1 et X-DCR 2 possè- dent des étages d'attaque de transmission de mots, comme cela ressortira à l'évidence de la description qui va sui- vre, et produisent 210 (= 1024) signaux de sortie décodés par décodage des signaux d'adresses de lignes A O à A 9 * Le décodeur des X X-DCR 1 est disposé entre les deux réseaux de mémoire M-ARY 1 M-ARY 2 qui sont disposés sur le côté gau- che du dessin, tandis que le décodeur des X X-DCR 2 est dis- posé entre les réseaux de mémoire M-ARY 3 et M-ARY 4, qui sont disposés sur le côté droit du dessin Les 512 signaux de sortie décodés produits par le décodeur des X X-DCR 1 sont envoyés en commun aux réseaux de mémoire M-ARY 1 et M-ARY 2. De façon analogue les 512 signaux de sortie décodés pro- duits par le décodeur des X X-DCR 2 sont envoyés en commun aux réseaux de mémoire M-ARY 3 et M-ARY 4. Le décodeur des Y Y-DCR 1 produit 32 signaux de sortie décodés au moyen d'un décodage des signaux d'adres- ses de colonnes A 1 à A 14 de cinq bits Aux réseaux de mé- moire M-ARY 1 à M-ARY sont accouplés respectivement des mul- tiplexeurs MPX 1 à MPX 4 qui sont rendus opérationnels de ma- nière à agir en tant que commutateursde colonnes Chacun des multiplexeurs MPX 1 à MPX 4 est alimenté par les 32 si- gnaux décodés du décodeur des Y Y-DCR 1 L'un des signaux est sélectionné à partir de 32 colonnes par chacun des multiplexeur MPX 1 à MPX 4 Etant donné que chacun des réseaux de mémoire M-ARY 1 à M-ARY 4 possède 608 colonnes, 19 colonnes sont simultanément sélectionnées à partir de chaque réseau de mémoire en réponse à un signal de sortie décodé par le décodeur des Y. Conformément à l'agencement que l'on vient de dé- crire, 38 cellules de mémoire sont simultanément sélection- nées en réponse à un signal de sortie décodé par le décodeur des X et un signal de sortie décodé par le décodeur des Y. Dans cette forme de réalisatïin, un amplificateur de lecture ou de détection SA servant à amplifier le signal d'informations (ou le signal de données), qui est produit par la cellule de mémoire sélectionnée,est constitué par un cir- cuit différentiel L'amplificateur de détection SA est rendu opérationnel de manière à amplifier la différence de tension entre le signal de données, qui est lu hors de la cellule de mémoire, et une tension de référence prédéterminée Afin de faire correspondre de façon précise la différence de ten- sion, qui doit être amplifiée, au contenu du signal de don- nées lu hors de la cellule de mémoire et afin d'atteindre un niveau désiré en un intervalle de temps relativement court, on règle la tension de référence non pas à un niveau abso- lument constant, mais à un niveau relatif En d'autres ter- mes, on règle la tension de référence à une valeur telle qu'elle corresponde au potentiel dans la colonne à laquel- le la cellule de mémoire sélectionnée est accouplée. Conformément à cette forme de réalisation, des li- gnes des colonnes des réseaux de mémoire sont alimentées par la tension de référence, sans que toutefois l'invention y soit limitée Afin de régler la tension de référence à un niveau correct, il est prévu des réseaux de cellules fic- tives DSA 1 à DSA 4, qui correspondent respectivement aux réseaux de mémoire M-ARY 1 à M-ARY Les réseaux de cellu- l E fictives DSA 1 à DÉA 4 sont accouplés aux lignes des co- lonnes des réseaux de mémoire correspondants Les réseaux de cellules fictives DSA 1 et DSA 2 sont sélectionnés res- pectivement par les décodeurs des X X-DCR 1 et X-DCR 2. Les réseaux de cellules fictives DSA 1 et DSA 2, qui sont disposés sur le côté gauche de la figure 1, et les réseaux de cellulesfictives DSA 4, qui sont disposés sur le côté droit, sont sélectionnés en alternance en ré- ponse au signal de bit le plus élevé A 9 des signaux d', adresses X A O à A 9 de 10 bits, sans que la présente inven- tion y soit particulièrement limitée Les réseaux de cel- lulesfictives DS Al à DSA 2, qui sont accouplés aux réseaux de mémoire MARY 1 et M-ARY 2, sont sélectionnés lorsque les lignes respectives des lignes des réseaux de mémoire M-ARY 3 et M-ARY 4 sont sélectionnées par le décodeur des X X-DCR 2. Au-contraire, les réseaux de cellules fictives DSA et DSA qui sont accouplés aux réseaux de mémoire M-ARY 3 et M-ARY 4, sont sélectionnés lorsque les lignes respectives des li- gnes des réseaux de mémoire M-ARY 1 et M-ARY 2 sont sélec- tionnées. Les lignes respectives des colonnes du réseau de mémoire M-ARY 1 de la figure 1 sont appariées aux li- gnes respectives des colonnes du réseau de mémoire M-ARY 3. D'autre part le multiplexeur MPX 1 est apparié au multiple- xeur MPX 3 Lors de l'opération de lecture des données, le même signal que celui qui est envoyé par le décodeur des Y Y-DCR 1 au multiplexeur MP Xl, est également envoyé au mul- tiplexeur MPX 3 Il en résulte que l'amplificateur de détec- tion SA est alimenté par le signal de données devant être amplifi,par l'intermédiaire de l'un des multiplexeurs MPX 1 et MPX 3,et par la tension de référence par l'intermédiaire de l'autre multiplexeur De la même manière, les lignes des colonnes du réseau de mémoire M-ARY 2 sont appariées aux lignes des colonnes du réseau de mémoire M-ARY 4 et les mul- tiplexeurs MPX 2 et MPX 4 sont appariés l'un à l'autre. Les signau X de données à 38 bits, oui sont lus hors des 38 cellules de mémoire sélettionnées en réponse à l'un des signaux de sortie décodé par le décodeur des X et à l'un des signaux de sortie décodé par le décodeur des Y, sont amplifiés par l'amplificateur de détection SA et sont envoyés a un circuit ECC de sorte que leurs erreurs sont corrigées par ce circuit ECC Dans les signaux à 38 bits envoyés au circuit ECC, les 32 bits sont utilisés com- me signaux de données, tandisque les 6 bits restants sont utilisés en tant que signaux de parité En réponse à cela, le circuit ECC délivre les signaux de données à 32 bits, dont les erreurs ont été corrigées - Les signaux d'informations (ou les données de sortie) à 32 bits, dont les erreurs ont été corrigées par le circuit ECC, sont envoyées à un multiplexeur MPX O qui est prévu afin de réduire le nombre des bornes extérieures de la mémoire ROM Les 8 bits respectifs des signaux de don- nées de sortie à 32 bits sont sélectionnés au moyen du mul- tiplexeur MPX O Les signaux de données à B bits sont envoyés par l'intermédiaire d'un tampon de sortie DOB aux bornes ex- térieures DO O à DO 7 de la mémoire ROM Par conséquent les signaux de données à 32 bits du circuit ECC sont transférés successivement quatre fois aux bornes extérieures DO O à DO 7. Pour ces opérations de sortie séquentielles, on utilise des signaux d'adresses A 15 et A 16 La mémoire ROM représente est équipée d'un décodeur des Y Y-DCR 2 servant au décodage des signaux d'adresses A 15 et A 16, sans toutefois y être limitée. Les opérations du multiplexeur MPX O sont commandées par les signaux décods qui sont délivré par le décodeur des Y Y-DCR 2 Il en résulte que les signaux de données à 32 bits sont envoyés de façon consécutive aux bornes extérieures DO O à DO 7 conformément au fait que les états des signaux d' adresses A 15 et A 16 à deux bits sont changés de façon consé- cutive. La mémoire ROM représentée sur la figure 1 est équipée d'un tampom'd'adresses ADB Ce tampon d'adresses ADB reçoit les signaux d'adresses extérieurs A O à A 16 par l'intermédiaire des bornes extérieures de manière à produi- re les signaux d'adresses internes a O et a O à a 16 et a 16 à des niveaux vrai et faux, qui doivent être envoyés aux dé- codeurs Les opérations du tampon d'adresses ADB sont com- mandées par le signal Ce de sélection de microplaquette, qui est envoyé à partir d'un circuit de commande CNT. Ce circuit de commande CNT produit le signal Ce de sélection de microplaquette en réponse à un signal CE extérieur de sélection de microplaquette, qui doit être envoyé aux bornes extérieures Le circuit de commande CNT est équipé d'un générateur de signaux non représenté ser- vant à produire des impulsions de précharge O pc et de gé- nérateurs de signaux O x-Gen et O y-Gen comme cela ressorti- ra des figures 3 et 4. Les signaux d'adresses, qui sont requis par les générateurs internes de signaux du circuit de commnande CNT, sont envoyés par le tampon d'adresses ADB. Le générateur de signaux non représenté servant à produire les impulsions de précharge O pc peut être constitué par un circuit de détection de la modification du niveau d' au moins l'un des signaux d'adresses A O à A 16 et par un cir- cuit approprié tel qu'un circuit de production d'impulsions. Les impulsions de précharge O pc sont réglées à un niveau haut pendant un intervalle de temps prédéterminé lorsque les signaux de sélection de microplaquette sont envoyés à la borne CE et lorsqu'au moins l'un des signaux A O à A 14 fai- sant partie des signaux d'adresses A O à A 16 est modifié alors que les signaux de sélection de microplaquette sont délivrés. En ce qui concerne les réseaux de mémoire, ilssont formés respectivement de tels éléments de précharge accouplés, comme cela ressortira de la descripticn donnée ci-après Les lignes de transmission de données, c'est-à-dire les lignes si- tuées dans les colonnes), des réseaux respectifs de mémoire sont ramenés à l'état initial par le fait que les élémenst de précharge sont actionnés par les impulsions deprécharge 0 pc Les données peuvent être lues selon un rythme rapide grace au fait que les lignes respectives de transmission de données sont ramenées à force à l'état initial, indépendam- ment de leursniveaux antérieurs Les impulsions de précharge O pc sont également utilisées pour ramener à l'état initial l' amplificateur de détection. La-mémoire ROM conforme à l'invention est utilisée en tant que générateur de caractères servant à produire des caractères chinois, sans toutefois y être particulièrement limitée La forme d'un caractère est affich(eau moyen de points d'affichage qui sont disposés sous la forme d'une matrice de 32 lignes x 32 colonnes; par exemple Etant don- né qu'une lettre requiert les signaux de données de 32 bits x 32 bits, on peut mémoriser 1024 formes de caractères dans la mémoire ROM de la forme de réalisation de l'invention. Les figures 2 A à 2 C montrent des circuits spécifi- ques des réseaux de mémoire mentionnés ci-dessus et de l'am- plificateur de détection. Les réseaux de mémoire M-ARY 1 et M-ARY 3 sont réali- sés de manière à avoir des constitutions essentiellement identiques Le réseau de mémoire M-ARY 1 comporte 512 lignes de transmission de mots W 0 à W 51,, qui s'étendent suivant la direction verticale du dessin Les 512 lignes de transmis- sion de mots du réseau de mémoire M-ARY 1 sont réalisées en commun avec les 512 lignes de transmission de mots du ré- seau de mémoire M-ARY 2 qui est représenté sur la figure 1. De façon analogue le réseau de mémoire M-ARY possède 512 lignes de transmission de mots, qui s'étendent suivant la direction verticale du dessin Les 512 lignes de transmis- sion de mots du réseau de mémoire M-ARY 3 sont également réa- lisées en commun avec les 512 lignes de transmission de mots qui sont prévues dans le réseau de mémoire M-ARY 4 représenté sur la figure 1 Les lignes respectives de transmission de mots sont considérées comme étant des lignes disposées sui- vant les lignes du réseau Le réseau de mémoire M-ARY pos- i sède une ligne de mise à la masse et une ligne de transmis- sion de données, qui s'étendent suivant la direction hori- zontale sur le dessin et qui sont disposées en alternance. Comme représenté, la première ligne Ga Oest la ligne de mise à la masse, tandis que la seconde ligne Da O est la ligne de transmission de données Sur le dessin, les lignes respecti- ves de mise à la masse sont repérées par le suffixe G, tan- dis que les lignes respectives de transmission de données sont repérées par le suffixe D. On peut considérer que les lignes de transmission de données forment respectivement les lignes disposées sui- vant les colonnes du réseau Le réseau de mémoire M-ARY 1 de la figure 1 comporte 608 lignes disposées suivant des colon- nes, comme cela a été décrit précédemment Dans le réseau de mémoire M-ARY 1 de la figure 2 A cependant, une ligne de transmission de données est réalisée de manière à correspon- dre essentiellement à deux lignes disposées suivant des co- lonnes, comme cela ressortira de la description suivante. Par conséquent le nombre des lignes de transmission de don- nées appartenant au réseau de mémoire M-ARY 1 n'est pas ré- glé à la valeur 608, mais à la moitié, c'est-à-dire à la va- leur 304 La mémoire ROM peut être hautement intégr Oemoyen- nant une réduction du nombre des transmission de données. Les lignes respectives de transmission de données du réseau de mémoire MARY 1 sont accouplées par l'intermédiaire du multiplexeur MPX 1 aux lignes communes de transmission de données CD O et CD 1, et ainsi de suite Etant donné qu'es- sentiellement une ligne de transmission de données cons- titue les deux lignes situées dans des colonnes, seize (c'est-à-dire 32/2) lignes de transmission de données Da Q et Dai 5 sont agencées de manière à correspondre à une li- * gne commune de transmission de données, par exemple CD 0. Dans le réseau de mémoire M-ARY 1, des transis- tors MOSFET de mémoire M O et M 31 sont disposés de manié- re à correspondre respectivement aux noeuds des lignes mentionnées cidessus de transmission de mots et de transmission de données La grille de chacun des transis- tors MOSFET de mémoire est raccordée à la ligne de transmission de mots correspondante, tandis que son drain est raccordé à là ligne de transmission de données correspondante et que sa source est raccordée à la ligne correspondante de mise à la masse En ce qui concerne les lignes respectives de transmission de données et les lignes respectives de mise à là masse, hormis la ligne de mise à la masse Gaol qui est disposé dans la partie d'extrémité du réseau de mémoire M-ARY 1, ces lignes sont raccordées en com- mun aux drains et aux sources des transistors respectifs MOSFET de mémoire Mo ml, M 2 et ainsi de suite, qui sont raccordés à une ligne identique de transmission de mots. Sans que l'invention y soit particulièrement limitée,les circuits logiques non représentés du type rendu réceptifs pour le signal d'adresses A 14 ' Il est nécessaire de commu- ter de façon complémentaire le transistor MOSFET de commu- tation, qui est accouplé à la ligne de mise à la masse dis- posée sur un côté de la ligne de transmission de données devant être sélectionnée, et le transistor MOSFET de commu- tation qui est accouplé à la ligne de mise à la masse dis- posée sur l'autre côté de la ligne de transmission de don- nées Il est également nécessaire de rendre conducteur le transistor MOSFET de commutation tel que le transistor MOS- FET QA 1, qui est accouplé à la ligne de mise à la masse in- terposée entre les deux lignes de transmission de données, lorsque le transistor MOSFET de mémoire interposé entre cette ligne de mise à la masse et l'une des lignes de transmission de données doit être sélectionné et que le transistor MOSFET de mémoire interposé entre cette ligne de mise à la masse et l'autre ligne de transmission de don- nées doit-être sélectionné Donc par exemple le signal déoedé C 1500 mentionné précédemment est préréglé à une valeur apte à sa- tisfaire à la relation exprimée par la relation suivante ( 1), tandis que le signal décodé C 0 mentionné ci-dessus est préréglé de façon simultanée à une valeur apte a satis- faire à la relation exprimée par l'équation logique suivan- te ( 2): C 1500 = CO'a 14 + C 15 a 4 (l); et Co 1 = C O a 14 + Cl a 14 -( 2). Sur la figure 2 A, les lignes de mise à la masse, qui sont disposées audessus des lignes respectives de transmission de données Da O à Da 15 sont sélectionnées par les signaux ET des signaux décodés C 0 à C 15 et par lé si- gnal d'adresse interne a 14, tandis que les lignes de mi- se à la masse, qui sont disposées au-dessous des lignes lignes de mise à la masse et les lignes de transmission de données sont réalisées à l'aide de régions semiconductrices qui sont ménagées de façon intégrée dans les régions se- miconductrices constituant les sources et les drains des transistors MISFET de mémoire La tension de seuil de cha- cun de ces transistors MISFET à mémoire est prédéterminée en réponse à l'information "'0 " ou "l". Conformément à la présente forme de réalisation, le multiplexeur MPX 1 est constitué par: des transistors MOSFET formant portes de transmission et qui sont interpo- sés essentiellement entre les lignes de transmission de données et la ligne commune de transmission de données, et les transistors MOSFET de commutation qui sont interposés entre les lignes respective de mise à la masse et une li- gne commune C Ga de mise à la masse Par exemple les lignes de transmission de données Da O à Dai 5 sont accouplées à la ligne commune de transmission de données CD, par l'in- termédiaire des transistors MOSFET Sa O à Sa 15 formant por- tes de transmission qui constituent le multiplexeur La ligne commune de transmission de données CD O est raccordée à l'une des bornes d'entrée de l'amplificateur de détec- tion. D'autre part les lignes Ga O à Ga 15 de mise à la masse sont raccordées à la ligne commune de mise à la mas- se C Ga par l'intermédiaire de transistor MOSFET de commu- tation O a O à Sai 5 qui agissent en tant que commutateurs de colonnes. Les grilles des transistors MOSFET Sa O à Sai S sont respectivement alimentées par les signaux décodés C O à C 15, qui sont délivrés par le décodeur d'adresses des Y Y-DCR 1 représentés sur-la figure 1 Les signaux décodés C O à C 15 sont produits par décodage des signaux d'adres- ses A 10 à A 13 Les grilles des transistors MOSFET Qa à Qa 15 sont alimentées par les signaux décodés C 0 à C 15 et les signaux décodés C 01 à C 1500, qui sont produits par des laires de caractéristiques dans les transistors MOSFET men- tionnés ci-dessus Qdl et Qd 2 ' Par conséquent la conductance composite des transistors MOSFET Qdl et Qd 2 peut être ré- duite à une valeur égale environ à la moitié de la conduc- tance des transistors MOSFET de mémoire possédant la ten- sion de seuil faible, sans que ces transistors soient sensiblement influencés-par les dispersions analogues in- ternant dans les conditions de fabrication Ainsi il est possible de fabriquer une mémoire qui peut présenter un rendementélevé. En outre, conformément a la présente forme de réa- lisation de l'invention, aux lignes de transmission de données sont accouplés respectivement les transistors MOSFET de pré- charge Qp O P Qpl' etc, et qui sont aptes à être commutés par les impulsions de prêcharge O pc Les impulsions de précharge 0 pc sont produites par le circuit de commande CNT représen- té sur la figure 1, comme cela a été décrit précédemment. Les impulsions de précharge O pc sont réglées, comme cela a été décrit précédemmnent, au niveau haut ou élevé pendant un intervalle de temps prédéterminé pendant lequel les-signaux d'adresses doivent être envoyés par le tampon d'adresses ADB. Le circuit de commande CNT produit également le signal Ce de sélection de microplaquette qui peut être envoyé à des cir- cuits tels que ceux représentés sur les figures 3 et 4 Le signal Ce de sélection de microplaquette est réglé à un ni- veau haut conformément au fait que le signal CE de sélection de microplaquette provenant de l'extérieur du circuit inté- gré est par exemple à un niveau haut Le signal Ce de sélec- tion de microplaquette ainsi réglé est envoyé au tampon d' adresses,auxdéxxeurs etc Ce tampon d'adresses, ce décodeur et autres sont actives en réponse au niveau haut du signal Ce de sélection de microplaquette et sont désactivés en ré- ponse au niveau base de ce signal Ainsi il est possible de réduire la consommation inutile d'énergie de la mémoire ROM dans son ensemble au moyen des commandes des circuits respec- tifs réalisés par le signal Ce de sélection de micropla- quette. Sur la figure 2 B, un amplificateur de détection S Ado est constitué par des transistors MOSFET amplifica- teursdu type bascule bistable Q 4 et Q 5, dont les grilles et les drains sont interconnectés selon des connexions croi- sées, et par des transistors MOSFET de précharge Q 6 et Q 7 qui sont raccordés aux drains respectifs de ces transistors MOSFET Q 4 et Q 5- Etant donné que les transistors MOSFET de préchar- ge Q 6 et Q 7 sont agencés de manière à présenter des conduc- tances relativement élevées, les bornes appariées d'entrée et de sortie de l'amplificateur de détection S Ad O sont pré- chargées, lorsque les impulsions de précharge 0 pc sont pro- duites, à un niveau essentiellement égal à une tension Vcc d'une source d'alimentation-en énergie Les bornes appariées d'entrée et de sortie de l'amplificateur de détection S Ad O sont alimentée par les signaux de sortie provenant des réseaux de mémoire correspondant de gauche et de droite M-ARY et M-ARY 3, par l'intermédiaire des lignes communes de trans- mission de données CD et CD De façon analogue l'amplificateur de détection S Adl est alimentée par les signaux de sortie qui provien- nent des réseaux de mémoire M-ARY 1 et M-ARY 3 par l'intermé- diaire des lignes communes de transmission de données CD et CD Dans chacun des réseaux de mémoire, l'opération d'enregistrement de l'informaticn dans les transistors MOS- FET de mémoire est effectuée, sans toutefois y être parti- culièrement limitée, par l'implantation d'ions d'une impu- reté dans les régions dans lesquelles doivent être formés les canaux des transistors MOSFET de mémoire En d'autres termes, la tension de seuil des transistors MISFET de mé- moire est déterminée par des implantations d'ions d'impu- retés Dans les régions dans lesquelles sont ménagés les respectives de transmission de données Da O à Da 15, sont sélectionnées par les signaux ET des signaux décodés C O à C 15 et le signal d'adresse a 14. Conformément à la présente forme de réalisation les cellules fictives D Sa O à D Sa 3 l sont accouplées respec- tivement aux lignes de transmission de données Les cellu- les fictives sont agencées de manière à posséder une cons- titution identique Sur la figure 2 A, on n'a représenté spécifiquement que le circuit de la cellule fictive A Sa O de manière à simplifier la représentation La cellule fictive D 50 est constituée, sans toutefois y être limitée, par: des transistors MOSFET Qdl et Qd 2 qui sont branchés réci- proquement en série et qui sont aptes à être commutés par un signal d'adresse interne aa, et un transistor MOSFET Qs qui est raccordé en série avec les transistors MOSFET Qdl et Qd 2 et qui est apte à-être commuté par le signal décodé C 0. Les transistors MOSFET Qdl et Qd 2 sont agencés de manière à posséder la même taille que celle des tran- sistors MOSFET de mémoire du premier réseau de mémoire, sans que l'invention y soit particulièrement limitée En outre les transistors MOSFET Qdl' et Qd 2 sont fabriqués si- multanément avecet avec la même taille que,ceux des tran- sistors MOSFET de mémoire, qui possèdent une faible tension de seuil Il en résulte que la conductance composite de ces transistors MOSFET Qdl et Qd 2 ' a l'état o ils sont rendus conducteurs, est dimensionnée de manière à être égale appro- ximativement à la moitié de la valeur de la conductance du transistor MOSFET possédant la faible tension de seuil, lorsque ce transistor est sélectionné ' Ceux des transis- tors MOSFET de mémoire, qui possèdent une tension de seuil élevée, sont maintenus dans leurs états essentiellement con- ducteurs indépendamment du fait qu'ils sont sélectionnés ou non Il en résulte que la conductance composite des transis- tors MOSFET Qdl et Qd 2 des cellules de mémoire est dimension- née de manière à être supérieure à la conductance du transistor MOSFET de mémoire possédant une tension de seuil élevée lorsque ce dernier est sélectionné En d'autres ter- mes la conductance composite des transistors MOSFET Qdl et Qd 2 prendune valeur intermédiaire entre la conductance du transistor MOSFET de mémoire possédant la tension de seuil faible et la conductance du transistor MOSFET de mémoire possédant la tension de seuil élevée. Le transistor MOSFET Q de la cellule fictive est prévu de manière à réduire la consommation d'éner- gie au niveau des cellules fictives, qui n'ont pas be- soin d'être sélectionnées Les dimensions du transistor MOSFET Q sont réglées de manière que ce transistor s présente une conductance suffisamment supérieure à la con- ductance composite des transistors MOSFET Qdl et Qd 2 Par conséquent la conductance de la cellule fictive à l'état sélectionné, c'est-à-dire la conductance entre le noeud de sortie DN de la cellule fictive et le potentiel de masse du circuit,estÉensiblement égale à la conductance composite du transistor MOSFET Qdl et Qd 2- Comme cela a été décrit précédemment, les tran- sistors MOSFET Qdl' Qd 2 et Qs constituant la cellule ficti- ve sont formés en même temps que les transistors MOSFET de mémoire C'est pourquoi il est possible d'éviter un accrois- sement du nombre des phases opératoires de fabrication de la ROM En outre il est possible d'utiliser efficacement de telles caractéristiques bien connues de la technique de fa- brication des dispositifs à circuits intégrés à semiconduc- teurs de telle manière qu'il existe seulement quelques dis- persions descaractéristiques entre les éléments du circuit qui sont formes simultanément De façon plus spécifique,dans le cas o les caractéristiques des transistors MOSFET de mé- moire, c'est-à-dire les conductances de ces transistors,sont modifiéespar les dispersions ou analogues au cours des condi- tions-de fabrication, il se produit des modifications simi- canaux des transistors MOSFET de mémoire, dont il est exigée qu'ils présentent la tension de seuil élevée, par exemple se trouvent implantés les ions d'impuretés qui possèdent le type de conduction inverse du type de conduction du ca- nal Aucune implantation d'ions pour décaler la valeur de seuil n'est effectuée dans les régions de formation des canaux des transistors MOSFET de mémoiie, dont il est exi- gé qu'ils possèdent la tension de seuil faible Il en ré- sulte que le signal binaire "l" ou "O" peut être inscrit dans les transistors MOSFET de mémoire Dans ce cas, sans ce que cela soit spécialement limitatif, la tension de seuil des transistors MOSFET de mémoire, qui est déterminée par les implantations d'ions, est dimensionnée de maniè- re à correspondre à la valeur " 1 " du signal binaire La tension de seuil faible des transistors MOSFET de mémoire, dans lesquels aucun ion n'a-été implanté, est dimensionnée de manière à correspondre à la valeur " O " du signal binai- re. Les opérations de lecture sont effectuées, bien que cela soit décrit en détail plus loin, par détermination du fait que les transistors MOSFET de mémoire sont rendus:. essentiellement conducteurs ou non conducteurs, lorsqu'ils sont sélectionnés, -par la tension appliquée à leurs grilles et à leurs sources En d'autres termes les opérations de lec- ture correspondent à la détection du fait que la conductance du transistor MOSFET sélectionné est élevée ou faible La référence pour cette détection de niveau est donnée par les cellules fictives mentionnées ci-dessus, comme cela a été décrit précédemment. Ci-après on va décrire les opérations de la mémoi- re ROM du type à masques, de la présente forme de réalisa- tion. On suppose alors que ceux des signaux décodés pro- duits par le décodeur des X X-DCR 1 représenté sur la figure 1, qui doivent être envoyés à la ligne de transmission de mots W 0 par exemple, sont positionnés au niveau haut ainsi que ceux C 0 des signaux décodés produits par le décodeur des Y Y-DCR 1 représenté sur la figure 1, au moyen des com- binaisons appropriées des signaux d'adresses A O à A 13 Moyen- nant cette hypothèse, les transistors MOSFET de transfert Sa O, Sa 16 etc, qui sont accouplés aux lignes de transmis- sion de données Da O à Da 16, etc, sont rendus conducteurs au moyen de l'action du signal décodé C O Par conséquent les transistors MISFET de mémoire M O et M 1 et M 32 et M 33, dont les drains sont accouplés aux lignes de transmission de données Dao et Da 16 et dont les grilles sont accouplées à la ligne mentionnée précédemment de transmission de mots Wo, sont amenés dans leurs états dans lesquels ilspeuvent être sélectionnés. C'est au moyen du signal d'adresse A 14 que se trouve déterminé lequel des-transistors MOSFET de mémoi- re M O ou Ml doit être sélectionné et lequel des transistors MOSFET Q 32 ou Q 33 doit être sélectionné Par exemple, dans le cas o le signal d'adresse interne a 14 est positionné au niveau haut conformément au fait que le signal d'adresse A 14 est positionné au niveau haut, le signal de sortie dé- codé C 01 provenant du décodeur des Y Y-DCR 1 est positionné de façon correspondante au niveau haut Il en résulte que les transistors MOSFET de commutation Q al'Qa 17 ' sont rendus conducteurs de sorte que les lignes de mise à la masse Gai' Ga 17 V etc, sont placées au potentiel de masse du circuit. Par conséquent le potentiel dans la ligne de transmission de mots W O est appliqué entre la grille et la source du transistor de mémoire M 1 des deux transistors MOSFET de mé- moire M O et M 1 En bref, le transistor MOSFET de mémoire M 1 est sélectionné Et de façon analogue le transistor M 33 est sélectionné entre M 32 et M 33. Lorsque la ligne de transmission de mots W 0 est sélectionnée, aucun des signaux décodés, qui accroissent les potentiels dans les lignes de transmission de mots W 512 à W 1023 du réseau de mémoire M-ARY 3 en les amenant au niveau haut, n'est produit par le décodeur des X X-DCR 2, comme cela a été décrit précédemment Par conséquent aucun des transistors MOSFET de mémoire constituant le réseau de mé- moire M-ARY 3 n'est sélectionné. Ci-après on va décrire la sélection des cellules fictives. Comme cela a été décrit précédemment, le réseau de mémoire M-ARY 1 est sélectionné au moyen du niveau bas du signal d'adresse le plus élevée Ag des signaux d'adres- ses A O à A 9 de 10 bits, qui sont envoyés au décodeur des X. A cet instant, conformément au signal d'adresse A, le signal d'adresse a 9 est positionné au niveau haut étant donné que le signal d'adresse A 9 est positionné au niveau bas Au contraire le réseau de mémoire M-ARY 3 est sélec- tionné au moyen des niveaux-haut du signal d'adresse maximum A 9. Ainsi, dans le cas o les signaux d'adresses A O à A 9 doivent être réglés de manière que le transistor MOSFET de mémoire M 1 accouplé à la ligne de transmission de mots W O dans le réseau de mémoire M-ARY 1 puisse être sélectionné, les transistors Qdl et Qd 2 des cellules fictives respectives constituant le réseau de cellules de mémoire DSA 3 sont ren- dus conducteurs par le niveau haut du signal d'adresse in- terne a 9 Il en résulte que le réseau de cellulesfictives DSA 3 est placé dans son état dans lequel il peut être sé- lèctionné A cet instant, le réseau de cellules fictives DS Al n'est pas placé dans l'état o il peut être sélection- né étant donné que le signal d'adresse a se trouve au niveau bas. Dans la présente forme de réalisation, comme ce- la a été décrit précédemment, les cellules prédéterminées faisant partie des cellules fictives respectives, qui cons- tituent le réseau de cellules fictives DSA 3 dans son état dans lequel il peut être sélectionné, sont sélectionnées. De façon plus spécifique, afin de sélectionner les lignes de transmission de données, les signaux décodés respectifs produits par le décodeurs des Y Y-DCR 1 sont également en- voyés au transistor MOSFET Q 5 de chaque cellule fictive. Par conséquent dans le cas o les transistors MOSFET de mé- moire M 1, M 32, etc, accouplés à la ligne de transmission de mots W O sont sélectionnés, les cellules fictives D Sb O,D Sb 16, etc, qui sont accouplées aux lignes de transmisssion de don- nées Db O, Db 16, etc du réseau de mémoire M-ARY 3, sont sélec- tionnées-de façon correspondante Les cellules fictives accou- plées aux autres lignes de transmission de données D Sb à Sb 15 restent non sélectionnées Il en résulte que parmi les capacités parasites non représentées qui sont accouplées aux lignes respectives de transmission de données Db O, Db 31, etc. préchargées par les transistors MOSFET de précharge, les char- ges des capacités parasites accouplées aux lignes de trans- mission de données Db O, Db 15 etc ne sont pas déchargées à travers les cellules fictives Ainsi il est possible d'éli- miner la consommation d'énergie inutile. Le transistor MOSFET de mémoire M 1 est agencé de manière à avoir une conductance telle qu'elle peut être dé- terminée conformément à l'information de mémoire donnée, comme cela a été décrit précédemment Par conséquent les charges dans la ligne de transmission de données Da O, qui ont été préchargées par l'intermédiaire du transistor MOS- FET de précharge Qp O ' commencent à être libérées lorsque 1 etransistor MOSFET de mémoire M 1 est sélectionné, confor- mément à l'information qui a été mémorisée dans ce transis- tor MOSFET M 1. La cellule fictive D Sb O, qui est sélectionneen même temps que le transistor MOSFET de mémoire M 1, possè- de une conductance intermédiaire dont la valeur est compri- se entre la conductance du transistor MOSFET de mémoire, dans lequel est mémorisée l'information " 1 ", et la conduc- tance du transistor: MOSFET de mémoire dans lequel est mémo- risée l'information "", comme cela a été décrit précéde- ment Par conséquent la charge présente dans la ligne de transmission de données Db O qui a été préchargée par l'in- termédiaire du transistor MOSFET de précharge, commence à être libérée lorsque la cellule fictive D Sb O est sélection- née, conformément à la conductance de cette cellule fictive. La figure 7 représente les comportements de varia- tion des potentiels VD et VD dans les lignes appariées men- tionnées précédemment de transmission de données Va O et Vb O, en fonction du temps Sur la même figure, une ligne formée de tirets représente la variation du potentiel de la ligne de transmission de données Db O, à laquelle la cellule ficti- ve est accouplée D'autre part, une ligne en trait mixte formée d'un trait et d'un point successifs représente la variation du potentiel de la ligne de transmission de don- nées Db O lorsque l'information " O " est mémorisée dans le transistor MOSFET de mémoire M 1, tandis qu'une ligne en trait mixte formée de couples de points intercalés entre des;traits simples illustre la variation du potentiel de la ligne de transmission de données Da O lorsque l'informa- * tion "l est mémorisée dans le transistor MOSFET de mémoire M 1. L'amplificateur de détection S Ad O amplifie la dif- férence de potentiel entre ces lignes appariées de transmis- sion de données Da O et Db O, de manière à envoyer de ce fait le signal amplifié aux lignes communes de transmission de données D'0 et D'O' Dans ce cas en ce qui concerne les lignes Da 2 à Dal 5 faisant partie des lignes de transmission de données Dal Da 15 du réseau de mémoire M-ARY 1, les lignes de mise à la mas- se, qui leur correspondent, ne sont pas sélectionnées Par conséquent le niveau de précharge des lignes de transmission de données Da 2 à Da 15 est maintenu tel quel, ce qui a pour effet d'empêcher l'apparition d'une quelconque consommation inutile de courant. La ligne de transmission de données Dal est dé- chargée en réponse au fait que le transistor MOSFET de mé- moire M 2 est rendu conducteur par la sélection de la ligne de transmission de mots W O par exemple, étant donné que le transistor MOSFET Qal est conducteur. C'est pourquoi la consommation inutile d 'éner- gie qui serait provoquée sous l'effet de la charge de la li- gne de transmission de données subsistant à l'état non sélec- tionné, est notablement réduite conformément à la présente invention. Comme cela sera décrit de façon détaillée en réfé- rence aux figures 5 et 6, dans la présente forme de réalisa- tion, le signal binaire constituant l'inverse du signal bi- naire devant être mémorisé, est inscrit dans les transistors MOSFET de mémoire constituant le réseau de mémoire M-ARY 3, avec comme objectif de réduire à la fois le nombre des élé- ments constituant le circuit ECC et la consommation d'éner- gie dans ce circuit ECC De façon plus spécifique, dans le cas o le signal binaire "l" doit être mémorisé dans le transistor MOSFET de mémoire M O du réseau de mémoire M-ARY 3 par exemple, ce signal est enregistré avec le signal binai- re " O " qui est inversé par rapport au signal binaire précé- dent "l" Au moyen de cette opération d'enregistrement, un niveau correspondant au signal binaire mémorisé dans le tran- sistor MOSFET de mémoire est toujours envoyé depuis les bor- nes d'entrée et de sortie de gauche de l'amplificateur de dé- tection, et ce quel que soit le réseau de mémoire M-ARY 1 ou M-ARY 3 dont on puisse effectuer la sélection du transistor MOSFET de mémoire D'autre part à partir des bornes d'entrée et de sortie de droite de l'amplificateuïr de détection se trouve envoyé un niveau qui correspond au signal binaire in- versé par rapport au signal mentionné précédemment. La figure 3 est un schéma du circuit illustrant les formes de réalisation des décodeurs d'adresses des X X-DCR 1 et X-DCR 2 de la figure 1. Le décodeur d'adresses X X-DCR 1 est constitué par plusieurs décodeurs unitaires U Dx O à U Dx 515 qui sont agencés de manière à correspondre de façon biunivoque aux lignes de transmission de mots W O à W 515, tandis que le dé- codeur d'adresses X X-DCR 2 est constitué par plusieurs déco- deurs unitaires U Dx 512 à U Dxlî 23 qui sont de façon similai- re agencés de manière à correspondre de façon biunivoque aux lignes de transmission de mots W 512 à W 1023. Les décodeurs unitaires respectifs UDX O à U Dx 1023 sont agencés de manière à avoir des constructions respecti- vement identiques La figure 3 montre de façon spécifique uniquement le circuit du décodeur unitaire U Dx O Sur la même figure on voit que le décodeur unitaire UDX O est constitué par: les transistors MOSFET Q 10 à Q 19 qui sont aptes à être alimentés par une combinaison prédéterminée des signaux d' adresses a et a à a 9 et a 9, par un transistor MOSFET de adresses ae 9 et précharge Q 20 qui est branché entre le drain commun des deux premiers transistors MOSFET indiqués et la borne Vcc de la source d'alimentation en énergie, par un transistor MOSFET de coupure Q 21 et par un transistor de sortie MOSFET Q 22 qui est apte à être alimenté par le signal décodé parve- nant par l'intermédiaire du transistor MOSFET de coupure Q 21. La grille du transistor MOSFET de précharge Q 20 est alimentée par le signal de commande (c'est-à-dire le si- gnal de sélection de microplaquette) Ce, tandis que le drain du transistor MOSFET de sortie Q 22 est alimenté par la sor- tie du générateur de signaux O x-Gen. Ce générateur de signaux O x-Gen est rendu opéra- tionnel de manière à délivrer son signal à un niveau haut en réponse aux signaux d'adresses a O et a O à a 9 et a 9 si les niveaux de seulement un groupe des signaux d'adresses a O et a à a 9 et a 9 varient. La sortie du décodeur unitaire U Dx O sera décrite ci-après. Si tous les signaux d'adresses A O à A 9 envoyés aux bornes extérieures par exemple sont modifiés en étant ame- nés au niveau bas, les signaux d'adresses a O à a 9 devant être délivrés par le tampon d'adresses ADB représenté sur la figure 1 sont modifiés de façon correspondante en étant amenés au niveau bas, tandis que les signaux d'adresses a O à a 9 sont de façon correspondante modifiés en étant amenés au niveau haut Par conséquent tous les transistors MOSFET Q 10 à Q 19 branchés en parallèle sont rendus non conducteurs. Le drain commun des transistors MOSFET Q 10 à Q 19 est placé au niveau de précharge, c'est-à-dire au niveau haut, en tant que résultat du fait que tous ces transistors sont placés à l'état non conducteur ou bloqué Le signal à niveau haut du drain commun est envoyé par l'intermédiaire du transis- tor MOSFET de coupure Q 21 à la grille du transistor MOSFET de sortie Q 22 Par conséquent le transistor MOSFET de sortie Q 22 est amené à l'état conducteur. Ce signal de sortie du générateur de signaux 0 -Gen, qui est présent au niveau bas, est amené au niveau haut pen- dant un intervalle de temps prédéterminé conformément au fait selon lequel les signaux d'adresses sont modifiés de la ma- nière mentionnée précédemment Le signal de sortie au niveau du générateur O x Gen est transmis par l'intermédiaire du transistor MOSFET de sortie Q 22 à la ligne de transmission de mots W O En d'autres termes la ligne de transmission de mots W O est placée au niveau de sélection Il en résulte qu'il est possible de sélectionner le transistor MOSFET de mémoire qui est accouplé à cette ligne de transmission de mots W 0. Dans le décodeur unitaire UDX 0, il existe une ca- pacité parasite non représentée entre la grille et la sour- ce du transistor MOSFET de sortie Q 22 ' Cette capacité para- site est chargée par l'intermédiaire du transistor MOSFET de couprure Q 21 Lorsque la sortie du générateur de signaux 0 -Gen est modifiée en étant amenée au niveau haut après que la capacité parasite ait été chargée, le signal de la ligne de transmission de mots W 0 est modifié en étant de façon correspondante amené au niveau haut Etant donné que la ca- pacité parasite agit essentiellement à la manière d'une capa- cité élévatrice, le potentiel de grille du transistor MOS- FET Q 22 est relevé en étant amené à un niveau suffisamment haut en tant que résultat du fait que la ligne de transmis- sion de mots W 0 est amenée au niveau haut Par conséquent la conductance du transistor MOSFET de sortie Q 22 est acccrue à un niveau suffisamment élevé Le transistor MOSFET de coupure Q 21 est rendu automatiquement non conducteur par la tension élévatrice envoyée à partir de la capacité parasite étant donné que sa grille est maintenue au niveau de la ten- sion Vcc de la source d'alimentation en énergie C'est pour- quoi le transistor MOSFET de coupure W 21 agit de manière à empêcher une décharge de la charge de la capacité parasite. Lorsque la sortie-du générateur de signaux 0 -Gen est ramenée du niveau haut au niveau bas, le niveau de la ligne de transmission de mots W 0 est abaissé de façon cor- respondante en étant'lamené au niveau bas par l'intermédiai- re du transistor MOSFET de sortie Q 22. Dans le cas o l'un au moins des signaux d'adresses A O à A 9 est relevé en étant amené au niveau haut, au moins l'un des transistors MOSFET Q 10 à Q 19 du décodeur unitaire UDX O est de façon correspondante rendu conducteur Le drain commun des transistors MOSFET Q 10 à Q 19 est maintenu au ni- veau bas même si le transistor MOSFET Q 20 est rendu conduc- teur par les impulsions de précharge Ce Le transistor MOS- FET de sortie Q 22 est rendu non conducteur par le signal à niveau bas appliqué au niveau du drain commun Par conséquent la ligne de transmission de mots W 0 est-maintenue au niveau bas. La figure 4 représente une forme de réalisation du circuit du décodeur d'adresses Y Y- DCR 1 représenté sur la figure 1. Le décodeur des Y Y-DCR 1 est constitué par des dé- codeurs unitaires U Dx O à U Dx 15 et par des circuits logiques LG O à LG 15. Les décodeurs unitaires et les circuitslogiques sont agencés de manière à posséder des constitutions res- pectivement identiques entre elles La figure 4 montre de façon spécifique les constitutions du décodeur unitaire U Dx O et du circuit logique LG 0. Le décodeur unitaire U Dyo est constitué par: des transistors MOSFET logiques Q 30 et Q 33 qui sont branchés en parallèle l'un avec l'autre et sontaptesà être alimen- tés par une combinaison prédéterminée des signaux d'adres- ses a 10 et ai O à a 13 et a 13, par un transistor MOSFET de précharge Q 34 qui est raccordé au drain commun des premiers transistors MOSFET cités, par un transistor MOSFET de cou- pure Q 35 et par un transistor MOSFET de sortie Q 36 qui est apte à être alimenté par les signaux décodés introduits par l'intermédiaire du transistor MOSFET de coupure Q 35 ' Le drain du transistor MOSFET desortie Q 36 est accouplé à la borne de sortie du générateur de signaux O y-Gen Le généra- teur de signaux O -Gen est agencé de manière à avoir une y construction similaire à celle du générateur O x-Gen de maniè- re à produire un signal à niveau haut pendant un intervalle de temps prédéterminé si le niveau d'un groupe quelconque de signaux d'adressesa 10 et a 10 à a 14 et a 14 est modifié. Les signaux de sortie C O à C 15 des décodeurs res- pectifs de la figure 4 sont utilisés partiellement en tant que signaux de sélection des multiplexeurs représentés sur la figure 1 et sont en partie appliqués aux grilles des tran- sistors MOSFET Q 37 et Q 38 des circuits logiques LG O à LG 15. Les drains des transistors MOSFET Q 37 et Q 38 des circuits lo- giques respectifs sont alimentés respectivement par les si- gnaux d'adresses a 14 et a 14 Par les sources des transistors MOSFET respectifs Q 37 et Q 38 de chacun des circuits logiques sont délivrés les signaux décodés C 0, C 1500, etc qui agis- sent en tant que signaux de sortie ET. Par exemple, si les signaux d'adresses Ai à A 13 sont modifiés en étant amenés au niveau bas, tandis que le signal d'adresse 14 est modifié en étant amené au niveau haut, les signaux d'adresses internes a 10 à a 13 et a 14 en- voyés à partir des tampons d'adresses représentés sur la figure 1 sont modifiés de façon correspondante en étant amenés au niveau bas, tandis que les signaux d'adresses a 10 à a 13 et a 14 sont modifiés de façon correspondante en étant amenés au niveau haut de sorte que les transistors MOSPET Q 30 à Q 33 branchés en parallèle, du décodeur uni- taire UD O sont rendus non conducteurs, tandis que le tran- sistor MOSFET de sortie Q 36 est amené à l'état conducteur. A cet instant le signal à niveau haut est produit par le générateur de signaux 0 y-Gen par les modifications des signaux d'adresses Le signal à niveau haut du généra- teur O -Gen est transmis aux grilles des transistors MOS- FET Q 37 et Q 38 par l'intermédiaire du transistor MOSFET de sortie Q 36 du décodeur unitaire UD Y Il en résulte que le transistor MOSFET Q 38 est rendu conducteur Le signal d' adresse au niveau haut a 14 est envoyé au drain du transis- tor MOSFET Q 38 et est délivré par l'intermédiaire du même transistor Q 38 En bref, le signal de sortie à niveau haut C O et le signal décodé à niveau haut C 01 sont délivrés par le décodeur Y-DCR 1. La figure 5 représente un schéma de circuit mon- trant une forme de réalisation du circuit ECC de la figure 1. Un circuit d'opération logique ELG répond aux si- gnaux lus D'0 et Wà D' et ' et P et P à P et P o 31 31 0 PO 5 P 5 à 38 bits provenant des réseaux de mémoire, de manière à former les syndromes 50 à 55 pour la désignation des bits d'erreur à partir d'une combinaison prédéterminée d'élé- mens OU-Exclusif. Les bits respectifs de contrôle de parité P à o P 5 faisant partie des six bits de l'information à 38 bits enregistrés dans les réseaux de mémoire ont leurs valeurs prédéterminées par les signaux de données à 32 bits et par une matrice de contrôle appropriée. Le tableau 1 suivant fournit un exemple de la matrice de contrôle: Tableau 1: Matrice de contrôle Nu det Bitsd'information bits Syn DD 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 D 1 D 1 î 1 D 3 D c drom_ 2 31 6 __ __ 7 81 01__ 12 13 4 ___________ __=_____ '= = f j- 1 i 1 11 1 1 S 1 1 1 1 s 5 = 7 =-i K't 1 54 1 l s 2 z _ j ___ t s 3 S 54 I Bits d'information D 15 D 16 D 17 D 18 D 19 D 20 D 21 D 22 D 23 D 24 D 25 D 26 D 27 D 28 D 29 LD 30 D 31 1 1 11 W * 111 ' 1 1 1 i i i 1 11 i i i 1 1 1 1 1 1 Bits de parité Pl P 2 IP 3 4 5 1 - i Dans le tableau 1, les drapeaux ou indicateurs 1 sont associés aux bits concernés. Le tableau 2 suivant fournit un exemple spécifié de données enregistrées W qui doivent être enregistrées dans les réseaux de mémoire Par exemple dans le tableau 2, les caractères B O à B 31 sont associés aux signaux de données tandis que les caractères BPO à BP 5 sont associés aux si- gnaux de parité Tableau 2 (W) BO B 1 B 2 B 3 B 4 B 5 B 6 B 7 B 8 B B 9 B 10 B 13 B 14 15 16 i 1 1 1 6 8 9 10 O 12 1 1 17 818 B 19 B 20 F 21 B 22 323 B 24 325 K 26 B 27 BB 28 829 30 3 X 00 010 i O o O lII 1 111 1 1 BPO B Pl BP 2 BP 3 BP 4 BP 5 Les valeurs des bits respectifs de parité sont déterminées par le fait qu'on se réfère aux bits des signaux de données à 32 bits devant être enregistrés, qui sont dési- gnés dans le tableau 1 Les bits de parité devant être dé- terminés sont réglés à des valeurs telles que les valeurs de combinaison OU-Exclusif des signaux binaires concernés et des bits de parité devant être déterminés prennent la valeur " O "o En d'autres termes, les bits respectifs de pari- té sont déterminés de manière que les valeurs de combinai- son OU-Exclusif des bits, auxquels on doit se référer, compte tenu du tableau l,prennent la valeur " O ". Par exemple le bit de parité BPO du tableau 2 est réglé de la manière suivante De façon plus spécifique, afin de régler le bit de parité BP 0, On se réfère aux bits de don- nées B O à B 4, B 14 à B 21, B 28 et B 29 des bits de données B O à B 31 à 32 bits conformément à la première ligne (c' est-à-dire le syndrome 50) du tableau 1 La combinaison OU-Exclusif des bits de données, auxquels on se réfère ainsi, prend la valeur " 1 " Conformément à ceci, le bit de parité BPO prend la valeur " 1 " En d'autrestermesla combinaison OU-Exclusif entre les bits de données, aux- quels on se réfère, et le bit de parité BPO est amenéà prendre la valeur " O ". Ci-après, on se réfère aux données sur la base des syndromes 51 à 55 apparaissant de la seconde à la cin- quième ligne du tableau 1 de sorte que les bits de pari- té B Pl à BP 5 sont détermine de manière que leurs valeurs de combinaison OU-Exclusif sont réduites à la valeur " O ". Dans le cas o les bits respectifs de données à 32 bits sont réglés de manière à présenter les valeurs du tableau 2, tous les bits de parité BPO à BP 5 sont ame- nées à avoir la valeur " 1 ", comme cela est tabulé dans ce tableau. Comme cela ressort du tableau 1 et des explica- tions précédentes concernant ce tableau, les équations lo- giques servant à détermination des syndromes 50 à 55 sont exprimées sous la forme des équations suivantes ( 3) à ( 8): =Bo E,E, O 250 S=B O B 1 m B 2 B 3 B 4 B 14 B 15 +'+B 16 ( 6 B 17 G) B 18 ( B 19 G B 20 O B 2 l 3 B 28 B 29 6 BP O ( 3) 1 = B O B 5 O B 6 G B 7 B 8 O B 14 B 15 O B 16 B 17 6 B 22 G B 23 I B 24 6 B 25 B 30 + BP ( 4); 52 = B 1 O B 5) B 9) B 1 o O Bll B 14 e B 18 B 19 G B 22 O B 23 G B 26 O B 27 G B 28 B 31 BP 2 ( 5) 53 = B 2 B 6 B 9 G B 12 B 13 G B 15 6 B 18 O B 20 6 B 21 G B 22 l B 24 B 26B 27 BP 3 ( 6); 54 B 3 6 87) Blo O B 12 G B 16 B 19 O B 20 B 23 B 25 B 26 B 29 B 31 BP 4 ( 7); et S 5 4 ( B 8 Bll O B 13 ( B 17 3 B 21 O B 24 OE B 25 G B 27 G B 28 O B 29 O B 30) B 31 6 BP 5 ( 8). Incidemment, le symbole O apparaissant dans les équations logique ci-dessus, indique la combinaison OU-Ex- clusif. Le circuit d'opération logique FLG représenté sur la figure 5 est constitué par des circuits logiques non re- présentés servant à former de tels syndromes 50 à 55 satis- faisant aux équations précédentes ( 3) à ( 8) Incidemment la séquence des combinaisons OU-Exclusif des différents bits peut être choisie librement C'est pourquoi, afin de déter- miner les valeurs de combinaison OU-Exclusif des quatre bits B O à B 3 par exemple, la sortie B O Bl est formée par le premier circuit de combinaison OU-Exclusif et la sortie B 2 B 3 est formée par le second circuit OU-Exclusif de sor- te que ces deux sorties ainsi formées peuvent être envoyées au troisième circuit OU-Exclusif Comme cela ressort à l'évident des comparaison mutuelles-ouréciproques des équa- tiorns( 3) à ( 8), les valeurs de combinaison OU-Exclusif des bits B 14 à B 17 par exemple aparaissent habituellement dans les équations ( 3) et ( 4) La valeur OU-Exclusif des bits B 18 et B 19 apparaît communément dans les équations ( 3) et ) Afin de réduire les nombres des circuits logiques constituant le circuit d 4 opération logique ELG, on peut par conséquent former par avance, au moyen des circuits communs, la valeur de combinaison OU-Exclusif répartie en- tre les équations respectives. Les défauts, qui sont déterminés par avance dans le transistor MOSFET de mémoire, dans le transistor MOSEET de commutation et dans la ligne de transmission de signaux devant être sélectionnée, et les défauts substantiels, qui sont provoqués pendant les opérations du circuit sous l'effet de modifications indésirables des conditions de fonctionnement de ce circuit, entraînent des erreurs dans les données lues qui doivent être envoyées au circuit ECC. Maintement on suppose que les cellules de mémoi- re, dans lesquelles les données d'enregistrement W doivent être enregistrées, telles qu'elles apparaissent dans le ta- bleau 2, sont sélectionnées et que les données lues R à cet instant provoquent des erreurs telles que celles tabulées dans le tableau suivant 3 En d'autres termes on suppose que le septième bit B 7 des données lues R est modifié en étant amené de la valeur "O" à la valeur " 1 ". Tableau 3 (R) B B 1 B 2 B 34 IB 5 l B BB 9 o B 11 l B 12 B 13 B 14 B 15 B 16 i B 17 1819 20 B 21 B 22 B 23 B 24 B 25 B 26 B 27 B 28 B 29 B 30 B 31 M _ 1 _ _ O ___ _ o 1 -1 o _ M BPO B Pl BP BP 3 BP 4 BP 5 1 1 1 1 1 1 1 Le circuit d'opération logique ELG situé dans le circuit ECC calcule de façon logique les syndromes SO à 55 conformément aux équations( 3) à ( 8) lorsqu'il est alimenté par ces données (R) Au cours des procédures de calcul re- latives à la détermination de ces syndromes SO à 55, le septième bit B 7 est utilisé dans le fonctionnement ou 1 'opé- ration logique en vue de déterminer les syndromes 51 et 54, comme cela ressort du tableau 1 Il en résulte que le septiè- me bit B est amené de la valeur " O " à la valeur " 1 ", et que les syndromes 51 et 54 prennent respectivement la valeur "l" Il n'y a aucune erreur dans les bits qui doivent être introduits dans les procédures de calcul visant à la déter- mination des autres syndromes So, 52, 53 et 55 Par consé- quent les syndromes 50, 52, 53 et 55 prennent respectivement la valeur "'o. Lorsque les données lues R tabulées dans le ta- bleau 3 sont délivrées, de façon plus spécifique les pro- fils binaires des syndromes 55 à S produits par le circuit d'opération logique ELG sont exprimés par " 010010 " Ce pro- fil binaire coincide avec ce profil binaire des syndromes à 50 indiquant le septième bit D 7 dans la matrice de con- trôle du tableau l De façon plus spécifique, dans cette ma- trice de contrôle, le profil binaire des syndromes 55 à 50 situé sur la ligne du bit B 7 est exprimé par " 010010 ", ce qui colncide avec le profil binaire des syndromes 55 à 50 produits par le circuit d'opération logique Ici les colon- nes vides de la matrice de contrôle sont censées prendre la valeur O'". Comme cela ressort du tableau 1, les signaux res- pectifs à 38 bits sont réglés avec l'ensemble des bits de contrôle Les bits de contrôle positionnés pour un signal possèdent un profil binaire correspondant uniquement à ce signal. Par conséquent la matrice de contrôle est agencée de manière à présenter la constitution telle que tabulée dans le tableau 1, et le profil binaire, qui est constitué par les syndromes 55 à 50 délivrés par le circuit d'opérations logi- ques ELG représenté sur la figure 5, correspond de façon bi- * univoque aux positions des bits de données d'erreurs des données lues R. Les syndromes 50 à 55 produits par le circuit d' opération logique ELG sont délivrés soit directement soit par l'intermédiaire d'inverseurs au décodeur DCR. Ce décodeur DCR est rendu actif de manière à décoder les syndromes 50 a 55 afin deproduire ainsi les signaux décodés indicatifs des unités d'erreurs Le déco- deur DCR est constitué par des portes ET G O à G 31 qui sont agencéesde manière à correspondre de façon biunivoque aux signaux de données à 32 bits, sans que ceci soit toutefois particulièrement limitatif Les entrées respectives des portes associées ET G O à G 31 sont déterminées de manière à permettre la détection des profils binaires différents. Chacune des portes ET délivre le niveau 0, à moins que les bits de données, qui correspondent à cela soient er- ronés, et le niveau " 1 " si ces bits sont erronés Par exem- ple la porte ET G délivre le signal de niveau 1 " si le premier signal unitaire (ou le premier bit) des signaux de données à 32 bits est erroné, et sinon le signal à niveau " O ", comme cela ressort de toutes les connexions représen- tées de la matrice de contrôle du tableau 1. Les signaux respectifs de circuit du décodeur DCR, c'est-à-dire les signaux de sortie des portes ET G O à G 31 et les bits d'information B O à B 31 des données lues R sont envoyés respectivement aux circuits de combinaison OU-Ex- clusif EOR O à EOR 31 Ces circuits OU-Exclusif EORQ à EOR 31 forment les données de sortie D O à D 31, dont les erreurs sont corrigées et qui sont envoyées au multiplexeur MPX O représenté sur la figure 1 S'il existe une erreur dans le septième signal de données représenté dans le tableau 3 par exemple, le signal de sortie de la porte ET G 6 prend par conséquent la valeur " 1 " de sorte que le septième si-, gnal lu de façon erronée en tant que valeur " 1 " mentionnée ci-dessus est inversé ou complémenté de la valeur 1 " a la valeur " O " par le circuit OU-Exclusif EOR 7 En d'autres ter- mes le signal de données D 6 est corrigé et prend la valeur correcte. Par exemple le circuit ECC conforme à la présen- te forme de réalisation est validé de manière à corriger l'erreur de 1 bit, mais est invalidé pour la correction de l'erreur de 2 bits ou d'un nombre plus important de bits Dans le cas o l'on prévoit d'utiliser un tel cir- cuit ECC de manière qu'il puisse corriger l'erreur de 2 ou d'un plus grand nombre de bits, la construction est complexe et le nombre des éléments est accru Dans ce cas en outre, les bits de parité doivent être accrus de façon notable. La figure 6 représente une forme de réalisation spécifique de l'intérieur de circuit d'opération logique ELG et du circuit OU-Exclusif devant être utilisé pour réaliser la correction d'erreurs. Le circuit OU-Exclusif est constitué par des transistors MOSFET du type à canal p Qp 1 à Qp 4 et par des transistors MOSFET à canal N Qnl à Qn 4 ' Les transistors MOSFET Qpl et Qp 2 et les transistors MOSFET Qnl et Qn 2 sont respectivement montés en série et les transistors MOSFET Qp 3 et Qp 4 et les transistors MOSFET Qn 3 et Qn 4 sont de façon analogue montés en série Le noeud présent entre les transistors MOSFET Qp 2 et Qnl et le noeud pré- sent entre les transistors MOSFET Qp 4 et Qn 3 sont raccor- dés en commun de manière à délivrer un signal de sortie OUT Les grilles des transistors MOSFET Qnl et Qn 2 sont alimentées respectivement par des signaux d'entrée a et b, et les grilles des transistors MOSFET Qn 3 et Qn 4 sont alimentées respectivement par des signaux d'entrée a et b. D'autre part les grilles des transistors MOSFET Qpl et Qp 4 sont respectivement alimentées par les signaux d'entrée a et b et les grilles des transistors MOSFET Qp 2 et Qp 3 sont alimentées respectivement par les signaux d' entrée b et a. Alors, lorsque les deux signaux d'entrée a et b sont au niveau haut (" 1 "), les transistors MOSFET Qnl et Qn 2 sont rendus conducteurs de manière à modifier le si- gnal de sortie OUT pour l'amener au niveau bas (" O "). Lorsque les deux signaux d'entrée à et b sont au niveau haut, au contraire les transistors MOSFET Qn 3 et Qn 4 sont rendus conducteur de manière à modifier de façon analogue le signal de sortie OUT pour l'amener au niveau bas. En outre, lorsque le signal d'entrée a (ou a) et au niveau bas et que le signal d'entrée b (ou b) est au niveau bas, le transistor MOSFET Qp 3 (ou Q Pl) et le transistor MOSFET Qp 4 (ou Qp 2) sont rendus conducteurs de manière à élever le signal de sortie OUT pour l'ame- ner au niveau haut Lorsque les niveaux des signaux d' entrée a et b sont ainsi rendus coïncidants, le signal de sortie OUT est modifié en étant amené au niveau bas. Au contraire, en cas d'incompatibilité le signal de sor- tie OUT est relevé au niveau haut. Le circuit OU-Exclusif représenté possède un petit nombre (par exemple 8) d'éléments'et n'autorise le passage d'aucun courant entre la tension Vcc de la source d'alimentatioh en énergie et le potentiel de la masse, de sorte qu'il peut présenter comme avantage le fait que sa consommation d'énergie est relativement fai- ble. Le circuit d'opération logique ELG du circuit ECC effectue, en son intérieur, les opérations logiques telles que celles exprimées par les équations logiques précédentes ( 3) à ( 8) de manière à former les syndromes à 55, comme cela a été décrit précédemment En d'au- trestermes un certain nombre d'opérations de combinaisons OU-Exclusif sont effectuées dans le circuit d'opération logique. En utilisant le circuit OU-Exclusif représenté sur la figure 6 en tant que circuit logique constitutif du circuit d'opération logique ELG, il devient possible de réaliser le circuit de fonctionnement logique avec un nombre relativement faible d'éléments et de réduire la consommation d'énergie à l'amenant à un niveau relati- vement bas. Comme cela a été décrit en référence à la figu- re 2, les données lues à partir des bornes d'entrée et de sortie de gauche des amplificateurs de détection respec- tifs deviennent en outre toujours un signal de sortie à phase positive D' n, tandis que les données lues hors des bornes d'entrée et de sortie de droite deviennent tou- jours un signal de sortie à phase négative ff-, étant donné que l'information inversée est enregistrée dans les réseaux de mémoire de droite M-ARY 3 et M-ARY 4 Par consé- quent les données lues hors des amplificateurs de détec- tion peuvent être envoyées telles quelles aux circuits OU-Exclusif situés dans le circuit d'opération logique ELG, si bien que ce circuit ELG peut être simplifié de façon supplémentaire. Dans le circuit conforme à la présente forme de réalisation, comme cela a été décrit précédement, l'infor- matibn respective des signaux de parité constituant un en- semble des données, est extraite des groupes respectifs de mémoire dont chacun est constitué de 32 cellules de mé- moire (c'est-à-dire des transistors MOSFET de mémoire). Chacun des groupes de cellule de mémoire est constitué de 32 transistors MOSFET de mémoire dont les grilles respectives sont accouplées à une ligne de trans- mission de mots et dont les drains et les sources sont branchés en série, comme cela ressort de la figure 2 Les transistors MOSFET de mémoire sont sélectionnés un par un à partir des groupes respectifs de cellules de mé- moires en réponse aux signaux décodés envoyés par le dé- codeur des X X-DCR 1 ou X-DCR 2 et aux signaux décodés en- voyés à partir du décodeur des Y Y-DCR 1 Dans ce cas les ordres ou positions des groupes respectifs de cellules de mémoire formées des transistors MOSFET de mémoire devant être sélectionnés sont identiques les uns aux autres En d'autres termes la pluralité de signaux constituant un en- semble de données est lue hors des transistors de mémoire MOSFET qui sont situés à des distances de 32 transistors et qui sont accouplés à une ligne de transmission de mots. Dans la mémoire de grande capacité du type à cir- cuit intégré monolithique, d'une manière générale un défaut est susceptible de se produire simultanément dans l'ensem- ble de cellules de mémoires qui sont voisines les unes des autres Le défaut est provoqué par des imperfections qui sont inévitables par exemple dans la technique de fabri- cation des circuits intégrés Les pellicules formant mas- ques, qui sont constituées par une résine photosensible permettant une réalisation avec attaque chimique sélec- tive de pellicules ou films isolants et/ou conducteurs par exemple ne sont pas toujours réalisées avec une qua- lité satisfaisante étant donné qu'ils sont affectés de façon nuisible par des hétérogénéités de leur matériau constitutif ou bien par des poussières non négligeables. Si des défauts tels que des rugosités ou des têtes d'épin- gles indésirables sont présents dans la configuration de la pellicule formant masque traitée,ces défauts sont trans- férés aux pellicules isolantes ou conductrices devant être élaborées par cette pellicule formant masque Si cet- te dernière doit être utilisée pour l'implantation d'ions d'une impureté, ces derniers peuvent être introduits dans la partie indésirable de la surface du substrat semiconduc- teur ou bien peuvent ne pas être introduits dans la partie désirée Le substrat semiconducteur devant être utilisé à proprement parlerprésente un tel défaut, par exemple un dé- faut cristallin qui détériore les caraàtéristiques des élé- ments semiconducteurs devant être formé à la surface de ce substrat. Dans la mémoire de grande capacité, les éléments semiconducteurs et les couches de câblage sont agencés de manière à avoir des dimensions réduites de manière à garan- tir une autre densité d'intégration Il en résulte que plu- sieurs éléments de circuit sont susceptibles d'être inclus dans la zone ou la surface d'un défaut. Pour la mémoire du type à masques représentée sur les figures 2 A à 2 C, il est possible de commuter les transistors MOSFET formant commutateur de colonnes Sa O et Sal par exemple en réponseau signal commun décodé C O et d'envoyer les signaux de sortie des transistors MOSFET formant commutateurs de colonnes et 51 aux différents amplificateurs de détection Dans ce cas les éléments de l'information des transistors MOSFET de mémoire M O et M 1 par exemple peuvent être extraits simultanément par accrois- sement des potentiels de la ligne de transmission de mots wo et des signaux décodés C 0 et C 01 amenant ces derniers au niveau haut Mais dans ce cas les transistors MOSFET de mémoire voisins les uns dès autres sont sélectionnés. Par conséquent il est possible que les éléments d'informa- tion de 2 ou d'un plus grand nombre de bits simultanément extraits deviennent-er bnés Si ces deux bits doivent être cor- rigés dans le circuit ECC, comme cela a été décrit précédem- ment, il peut être nécessaire d'utiliser des bits de pari- té Par exemple dans le cas du circuit ECC possédant une capacité de correction de 2 bits, le nombre des bits de parité est fortement accru à une valeur double Par consé- quent ceci n'est pas utilisable dans la pratique étant don- né que la capacité substantielle de mémorisation des données est notablement réduite de façon correspondante. Conformément à la présente invention, un groupe de données devant être envoyées au circuit ECC est cons- titué par les signaux qui sont lus hors dudit ensemble de cellules de mémoire formées dans des positions dispersées sur la microplaquette à semiconducteurs. La forme de réalisation représentée sur les fi- gures 2 A à 2 C va être décrite ci-après à titre d'exemple. Les cellules de mémoires voisines (c'est-à-dire les tran- sistors MOSFET de mémoires), par exemple les transistors MOSFET M O et Ml, ne sontpas sélectionnés de façon simul- tanée Il en résulte que les transistors MOSFET respectifs formant commutateurs de colonnes sont commutés en réponse aux différents signaux décodés et il n'est possible d'ex- traire en permanence rien d'autre que l'information de 1 bit: Il en résulte que de tels groupes sont formés selon une certaine pluralité et il est possible d'extraite simul- tanément l'information de plusieurs bits Etant donné que les groupes sont agencés de manière à présenter des cons- titutions similaires, on forme toujours, entre deux tran- sistors MOSFET de mémoire devant être sélectionnés, un nombre de transistors MOSFET de mémoire pouvant constituer un côté d'un groupe Par conséquent la distance entre les transistors MOSFET de mémoire devant être sélectionnés est dimensionnée de manière à po-sséder une valeur relativement importante En d'autres termes les différents bits consti- tuant les données envoyées au circuit ECC sont extraits des transistors MOSFÈT de mémoire qui sont formés dans des positions dispersées dans la microplaquette Les dif- férentes cellules défectueuses formées selon une disposi- tion concentrée sont dispersées à l'intérieur de plusieurs groupes de données C'est pourquoi les bits d'erreurs in- clus dans un groupe de données peuvent être réduits à en- viron 1 bit au maximum Ainsi, même le circuit ECC possé- dant une faible aptitude à corriger les erreurs (par exem- ple aptitude de correction d'l bit) peut corriger le bit d'erreur Il en résulte que le rendement de fabrication de la mémoire à semiconducteurs peut être fortement amélioré. Dans la mémoire à semiconducteurs selon la forme de réalisatianreprésentée sur les figures 2 A à 2 C, un nom- bre désiré de transistors MOSFET de mémoire sont sélection- nés parmi la pluralité des transistors MOSFET de mémoire (c'est-à-dire les cellules de mémoire) accouplés à une ligne de transmission de mots de sorte qu'un nombre néces- saire de bits peut être envoyé au circuit ECC au moyen de la simple opération d'adressage Ainsi l'information peut être lue à une vitesse relativement élevée. Conformément à la présente invention, on peut utiliser le circuit ECC possédant une faible capacité de correction comme indiqué ci-dessus de manière à simpli- tier J'agencement de son circuit et à réduire le nombre des bits de parité Il en résulte qu'il est possible d'ac- croître la capacité substantielle de stockage des données. La présente invention n'est pas censée être limitée aux formes de réalisation que l'on vient de dé- crire. Dans le circuit de la forme de réalisation, re- présentéesur les figures 2 A à 2 C par exemple, des trans tors MOSFET constituant les cellules fictives, les tran- sistors MOSFET Qdl et d d 2 peuvent être remplacés par un seul transistor MOSFET qui est agencé de manière à possé- der une conductance égale à la conductance composite de ces transistors MOSFET En outre, dans le cas o un ac- croissement de la consommation d'énergie est autorisé, on peut supprimer le transistor MOSFET Q 5 En outre égale- ment le transistor MOSFET Q peut être supprimé moyennant s l'application d'un signal tel que le signal d'adressage a 9 à l'un des transistors MOSFET Qdl et Qd 2 ' et un signal tel que le signal décodé C O à l'autre desdits transistors Dans cette variante de réalisation, il n'y a aucun accroissement- de la consommation d'énergie En outre l'information devant être enregistrée dans les réseaux de mémoire M-ARY 3 et M-ARY 4 ne peut pas être inversée Dans cette variante de réalisation cependant, il est nécessaire de modifier de façon correspondante le circuit ECC Naturellement ce cir- cuit ECC peut ne pas être un circuit tel que représenté sur la figure 5. La présente invention peut être appliquée non seulement à une mémoire ROM à masques du type vertical mais une mémoire ROM programmable (par exemple EPROM ou EAROM) en plus de la mémoire à masques de type vertical du type mentionnée ci-dessus, mais également à une mémoire à ac- cès direct ou aléatoire (c'est-à-dire une mémoire RAM). En outre l'agencement de la cellule de mémoire, dans la- quelle plusieurs bits (incluant des bits de parité) peu- vent être mémorisés, constituant un ensemble de données peut être tel que les cellules de mémoire soient séparées de façon alternée par au moins l'une d'elles. REVENDICATIONS 1 Mémoire à semiconducteurs, caractérisé en ce qu'il comporte une première ligne de transmission de don- nées (CD,,CD 1,) à laquelle sont accouplée plusieurs cellules de mémoire morte, une seconde ligne de transmis- sion de données (CD, CD 1,), à laquelle sont accouplées plusieurs cellules de mémoire morte et qui est appariée à ladite première ligne de transmission de données, un ampli- ficateur différentiel de détection (SAS Ad OS Adl") possé- dant deux bornes d'entrée dont l'une est accouplée à la première ligne de transmission de données, tandis que la seconde est accouplée à la seconde ligne de transmission de données, un circuit de sélection servant à sélectionner l'une des cellules de mémoire (M,) qui sont accouplées auxdites première et seconde lignes de transmission de don- nées, une première cellule fictive (DS) rendue opérationnel- le, lors de l'accouplement des cellules de mémoire à ladite première ligne de transmission de données, pour déterminer un potentiel de référence qui doit être envoyé à ladite se- conde borne d'entrée de l'amplificateur différentiel de dé- tection (SD), et une seconde cellule fictive rendue opéra- tionnelle, lors de l'accouplement de l'une des cellules de mémoire- la seconde ligne de transmission de données, pour déterminer un potentiel de référence qui doit être envoyé à ladite première borne d'entrée dudit amplificateur dif- férentiel de détection (SA). 2 Mémoire à semiconducteurs selon la revendica- tion 1, caractérisée en ce que chacune des cellules de mé- moire comporte un élément semiconducteur de mémoire (M', apte a posséder une première ou une seconde conductance cor- respondant à l'information de mémoire lorsque chacune des- dites cellules est sélectionnée, et que chacunedesdites pre- mière et seconde cellules fictives (DS) comporte au moins un élément semiconducteur (Q 5) et est apte à posséder une conductance intermédiaire comprise entre la première et la seconde conductances, lorsque chacunedesdites cellules est sélectionnée, ce qui a pour effet que l'amplificateur dif- férentiel de détection (SA) est alimenté par un signal si- tué à un niveau tel que déterminé par la conductance de la cellule de mémoire sélectionnée, et par un potentiel de ré- férence déterminé par la conductance de celles des cellules fictives, qui est actionnée. 3 Mémoire à semiconducteursselon la revendica- tion 2, caractériséeen ce que la première cellule fictive (DS) est accouplée à ladite seconde ligne de transmission de données et que la seconde cellule fictive (DS) est ac- couplée à ladite première ligne de transmission de données. 4 Mémoire à semiconducteurs selon la revendica- tion 3, caractérisée en ce que chacune des cellules de mé- moire comporte un transistor MOSFET de mémoire (M,^ ^) apte à avoir une tension de-seuil élevée ou basse corres- pondant à l'information de la mémoire, et que chacune des- dites première-et seconde cellules fictives (DS) comporte deux transistors MOSPET (Qdl'Qd 2) branchés en série et pos- sédant des dimensions et des caractéristiques qui sont es- sentiellement identiques à celles des transistors MOSFET de mémoire possédant respectivement une faible tension de seuil. Mémoire à semiconducteurs,caractérisée en ce qu'elle comporte un premier réseau de mémoires (M-ARY 1) comportant plusieurs cellules de mémoiresmortes possédant chacune une borne de sélection, une borne de sortie et une borne de référence et disposées sous la forme d'une matrice, plusieurs lignes de transmission de mots (W 0-W 511) prévues de manière à correspondre respectivement aux colonnes des- dites cellules de mémoire et respectivement accouplées aux bornes de sélection dudit ensemble de cellules de mémoire, plusieurs lignes de transmission de données (Da O') de manière à correspondre respectivement aux lignes desdites cellules de mémoire et accoupléesrespectivement aux bornes de sortie dudit ensemble de cellules de mémoires, et plu- sieurs lignes de mise à la masse (Ga O) prévus de ma- nière à correspondre respectivement aux lignes desdites cel- lules de mémoire et accouplées respectivement aux bornes de référence desdits ensembles de cellules de mémoires, un se- cond réseau de mémoire (M-ARY 2) possédant une constitution similaire à celle du premier réseau de mémoire (M-ARY 1), des première:et seconde lign E communs de transmission de données (CD 01 CD,,,CD,,CD 1,), un premier commutateur de colonnes (Qa O,) apte à être commandé par des signaux de commande de commutation afin d'accoupler celle dudit en- semble des lignes de transmission de données du premier ré- seau de mémoire (M-ARY 1), qui peut être sélectionnée, à la- dite première ligne commune de transmission de données, un second commutateur de colonnes (Qa 01) apte à être comman- dé par des signaux de commande de commutation correspondant aux signaux de commutation mentionnés en premier lieu, de ma- nière à permettre l'accouplement de celle de l'ensemble des lignes de transmission de données du second réseau de mémoi- re (M-ARY 2), qui peut être sélectionnée, à ladite seconde li- gne commune de transmission de données, un amplificateur dif- férentiel de détection (SA) comportant deux bornes d'entrée, dont l'une est accouplée à ladite première ligne commune de transmission de donnée (CDO,), tandis que l'autre borne d'entrée est accouplée à ladite seconde ligne commune de transmission de données (CD(,), plusieurs cellules fic- tives (DS) prévues de manière à correspondre respectivement aux lignes de transmission de données desdits premier et second réseaux de mémoire (MARY 1,M-ARY 2), et comportant chacune une borne de sortie devant être'-accouplée à la li- gne correspondante desdites lignes de transmission de don- nées, une borne de sélection devant être alimentée par un signal de commande de fonctionnement et une borne de réfé- rence devant être alimentée par le potentiel de la masse du circuit, lesdites cellules fictives étant aptes à ap- pliquer le potentiel de référence, qui doit être appliqué par ledit amplificateur différentiel de sélection (SA), aux lignes correspondantes faisant partie desdites lignes de transmission de données, lorsqu'elles sont placées res- pectivement dans leurs états actifs, et un circuit de sé- lection incluant plusieurs bornes de sortie, qui doivent être accouplées aux lignes de transmission de mots (WO- W 511) desdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2), et plusieurs bornes de sortie qui doivent être ac- couplées aux bornes de section desdites cellules fictives (DS), cependant que le potentiel de référence, qui doit être appliqué par ledit amplificateur différentiel de dé- tection (SA) lorsque l'une des cellules de mémoires dudit premier réseau de mémoire (M-ARY 1) est sélectionné,est pro- duit par celle des cellules fictives, qui est accouplée au- dit second réseau de mémoire (M-ARY 2), tandis que le poten- tiel de référence, qui doit être appliqué par ledit am- plificateur différentiel de détection lorsque l'une des cellules de mémoire audit second réseau (M-ARY 2) est sélec- tionnée, est produit par celle desdites cellules fictives qui est accouplée audit premier réseau de mémoire (M-ARY 1). ARY 1). 6 Mémoire à semiconducteurs selon la revendi- cation 5, caractéristeen ce que chacune des cellules de mémoire comporte un élément semiconducteur de mémoire (M O; ) apte à posséder une première ou une seconde conductan- ce correspondant à l'information de mémoire lorsque chacune desdites cellules est sélectionnée, et que chacune des cel- lules fictives (DS) comporte au moins un élément semicon- ducteur (Qs) et est apte à posséder une conductance inter- médiaire entre lesdites première et seconde conductances, lorsque chacune desdites cellules est actionnée, ce qui a pour effet que l'amplificateur différentiel de détection (SA) est alimenté par un signal situé à un niveau tel que déterminé par la conductance de la cellule de mémoire sé- lectionnée et par un potentiel de référence déterminé par la conductance de celle des cellules fictives, qui est actionnée. 7 Mémoire à semiconducteurs selon la revendica- tion 6, caractérisée en ce que les cellules fictives (DS) accouplées audit premier réseau de mémoire (M-ARY 1) et les cellules fictives (DS) accouplées audit second réseau de mémoire (M-ARY 2) sont actionnées de façon complémentaire par l'un des signaux d'adresses, qui sont envoyés audit circuit de sélection. 8 Mémoire à semiconducteurs selon la revendi- cation 6, caractérisée en ce que ledit circuit de sélec- tion est apte à produire des signaux de commande servant en partie à amener seulement l'une desdites cellules fic- tives (DS) accouplées audit second réseau de mémoire (M- ARY 2 L, qui est accouplée: la ligne de transmission de données devant être sélectionnée par ledit second commu- tateur de colonn E (Qa O,), dans son état actif lorsque le cellules de mémoire dudit premier réseau de mémoire (M-ARY 1) doivent être sélectionnées, et en partie pour amener uniquement celle desdites cellules fictives ac- couplées audit premier réseau de mémoire, qui est accou- plée à la ligne de transmission de données devant être sélectionnée par ledit premier commutateur de colonnes, dans son état actif lorsque les cellules de mémoire du- dit second réseau de mémoire doivent être sélectionnées. 9 Mémoire à semiconducteurs selon la revendi- cation 8, caractérisée en ce qu'elle comporte enoutre plusieurs éléments de précharge (Qp O,) servant respec- tivement à précharger les lignes de transmission de don- nées desdits premier et second réseaux de mémoires (M-ARY 1, M-ARY 2) Mémoire à semiconducteurs selon la revendi- cation 8, caractérisée en ce que chacune desdites cellules de mémoire comporte un transistor MOSFET de mémoire (M 0,) possédant une tension de seuil élevée ou basse correspondant à l'information devant être mémorisée et que chacune des cel- lules fictives (DS) inclue au moins un transistor MOSFET. 11 Mémoire à semiconducteurs selon la revendica- tion 10, caractérisée en ce que chacune desdites cellules fictives (DS) comporte deux transistors MOSFET (Qdl'Qd 2) branchés en série et possédant chacun des dimensions et des caractéristiques qui sont identiques à celles des transistors MOSFET de mémoire possédant respectivement les tensions de seuil faibles. 12 Mémoire à semiconducteurs selon la revendica- tion 10, caractérisée en ce que chacune des cellules ficti- ves (DS) comporte un premier transistor MOSFET (Qdl) dont l'électrode de grille peut être alimentée par des signaux d'adresses envoyés audit circuit de sélection, et un second transistor MOSFET (Qd 2) dont l'électrode de grille doit être alimentée par un signal décodé tiré dudit circuit de sélec- tion, et dont la voie source-drain est branchée en série avec la voie source-drain dudit premier transistor MOSFET. 13 Mémoire à semiconducteurs selon la revendica- tion 10, caractérisée en ce que la relation correspondante entre les tensions de seuil des transistors MOSFET respec- tifs de mémoire dudit premier réseau de mémoire (M-ARY 1) et l'information mémorisée est l'inverse de la relation existan- te pour le second réseau de mémoire (M-ARY 2). 14 Mémoire à semiconducteurs selon la revendica- tion 6, caractérisée en ce qu'elle comporte en outre des éléments de commutation (Qao,) branchés entre les lignes respectives de mise à la masse (Gao,) desdits premier et second réseaux de mémoire (M-ARY 1,M-ARY") et le point de masse (C Ga) du circuit et aptes à être commutés respec- tivement par le signal de sortie dudit circuit de sélec- tion, et que seules les lignes de mise à la masse corres- pondant aux lignes de transmission de données, qui doivent être sélectionnées par lesdits premier et second commuta- tateurs de colonnes, sont accouplées par l'intermédiare àe Fdits éléments de commutation au point de masse du circuit. Mémoire à semiconducteurs selon la revendication 14, caractérisée en ce que la ligne de mise à la masse correspondant à une ligne des cellules de mémoires de chacun desdits premier et second ré- seaux de mémoire (M-ARY 1, M-ARY 2) est prévue en commun avec la ligne de mise à la masse correspondant à la ligne de cellules de mémoire qui est voisine de la ligne de cellules de mémoire mentionnée en premier. 16 Mémoire à semiconducteurs selon la revendication 6, caractérisée en ce que ledit amplificateur différentiel de détection (SA) comporte deux transistors MOSFET (Q 4, Q 5), dont les drains et les grilles sont accouplés entre eux selon un couplage croisé, le drain de l'un de ces transistors étant accouplé à la première ligne commune de trans- mission de données, tandis que le drain de l'autre transistor est accou- plé à la seconde ligne commune de transmission de données. 17 Mémoire à semiconducteurs selon la revendication 9, caractérisée en ce qu'elle comporte en outre un tampon d'adresses (ADB) afin de produire des signaux devant être envoyés audit circuit de sélection, et un circuit de commande (C) servant à détecter les D variations des signaux d'adresses de manière à produire un signal de commande servant à commander les opérations desdits éléments de précharge et un signal de commande servant à commander les opérations dudit circuit de sélection, ce circuit étant actionné de façon essentiellement dynamique par le signal de commande qui est envoyé par le circuit de commande (CNT).