FR 2518332 A1 19830617 FR 8221488 A 19821214 La présente invention a trait en général à un circuit pour détecter une séquence de génération de signaux, et plus particulièrement à un cir- cuit pour détecter une séquence prédéterminée de plusieurs signaux engen- drés. Les analyseurs logiques sont largement-utilisés pour la réalisation, l'entretien et le dépannage d'appareils digitaux Sur les dessins annexés, la Figure 1 montre un schéma synoptique d'un analyseur logique, o un com- parateur 12 reçoit à travers une sonde 10 un signal digital d'entrée paral- lèle (mot digital) composé de plusieurs bits Le comparateur 12 compare le signal digital d'entrée avec un niveau prédéterminé afin de régler le ni- veau logique du signal à un niveau qui est le même que celui des étages suivants, le signal de sortie du comparateur 12 étant appliqué à une mé- moire d'acquisition 14 ainsi qu'à un circuit de déclenchement 16 Ce cir- cuit de déclenchement 16 détecte un phénomène désiré (c'est-à-dire un grou- pe ou échantillon de mots) provenant du signal d'entrée, et engendre un si- gnal d'arrêt d'écriture dès que le groupe ou échantillon de mots est détec- té Ce signal d'arrêt d'écriture est ensuite appliqué à la mémoire d'acqui- sition 14 par l'intermédiaire du circuit 17 de commande d'acquisition afin de stopper l'acquisition du signal dans la mémoire d'acquisition 14 Ainsi, cette mémoire d'acquisition 14 peut stocker le signal d'entrée engendré avant l'échantillon de mots désiré Le bus 18 (pour la transmission de si- gnaux de données, d'adresses et de commande) est raccordé à une unité cen- trale de traitement CPU 20 (par exemple un microprocesseur), une mémoire morte ROM 22, une mémoire à accès périphérique RAM 24, une mémoire d'affi- chage RAM 26, un clavier 28 et un générateur 30 de signaux d'horloge qỉ comprend la mémoire d'acquisition 14, le circuit de déclenchement 16 et le circuit de contrôle d'acquisition 17 L'unité centrale de traitement CPU contrôle l'ensemble du système en utilisant la mémoire RAM 24 en tant que mémoire temporaire en conformité avec la programmation fixe de la mé- moire morte 22 La mémoire d'affichage RAM 26 est reliée par l'opérateur au dispositif d'affichage proprement dit 32, qui peut être un tube à rayons cathodiques, le clavier 28 constitue un dispositif extérieur d'entrée afin d'introduire des groupes de données pour le circuit de déclenchement 16 ou similaire, un signal de commande, une commande de la sortie des données acquises, etc Le générateur de signaux d'horloge 30 applique un signal d'horloge pré-établi à chaque unité ou bloc. Il est essentiel, pour de tels analyseurs logiques, de pouvoir détec- ter la génération de plusieurs signaux digitaux suivant une séquence pré- déterminée, dans des buts de réalisation, d'entretien et de recherche de 2 - pannes A cet effet, un détecteur de mots décèle le mot désiré à partir du signal d'entrée En supposant que les mots désirés soient, par exemple, A, B et C, un circuit de détection de séquence de génération de signaux peut engendrer le signal de sortie (signal d'arrêt d'écriture) lorsque les mots sont engendrés dans l'ordre soit A, B et C, soit B, C et A De plus, le circuit de détection peut engendrer le signal de sortie lorsque le mot A est engendré N fois, le mot B une fois et que le signal d'horloge est comp- té M fois avant que le mot C apparaisse Le détecteur de mots et le circuit de détection de la séquence de génération de mots sont incorporés au cir- cuit de déclenchement 16 de l'analyseur logique Le circuit de détection de la séquence de génération des signaux peut être utile dans un grand nombre de genres d'appareils électroniques, y compris les analyseurs lo- giques Attendu qu'un circuit classique de détection de la séquence de gé- nération de signaux se compose d'une combinaison complexe de circuits com- prenant des portes logiques, des compteurs, etc, sa construction est à la fois coûteuse et compliquée En outre, le circuit classique ne s'adapte pas aisément à différentes combinaisons de détection de la séquence de gé- nération de signaux. Par conséquent, l'un des buts de la présente invention consiste à prévoir un circuit pour détecter une séquence de génération de signaux qui soit de construction simple, d'une fabrication économique et permette un changement aisé des combinaisons de détection de la séquence de génération des signaux. On décrira maintenant des modes préférés de réalisation de l'inven- tion en se référant aux dessins La FIGURE 1, ainsi qu'il a déjà été expliqué plus haut, est un sché- ma synoptique d'un analyseur logique utilisant la présente invention; La FIGURE 2 est un schéma synoptique montrant un mode-de réalisation de la présente invention; Les FIGURES 3 et 4 sont des tableaux destinés à expliquer la généra- tion des signaux par le circuit de la Figure 2; La FIGURE 5 est un autre schéma synoptique relatif à un autre mode de réalisation de la présente invention; La FIGURE 6 est un tableau explicatif relatif à la génération de si- gnaux par le circuit de la Figure 5; La FIGURE 7 est un schéma synoptique montrant un autre mode possible de réalisation de l'invention; Les FIGURES 8 et 9 sont des tableaux explicatifs de la génération de signaux par le circuit de la Figure 7, et 3 o La FIGURE 10 est un schéma synoptique relatif à un autre mode de réa- lisation de la présente invention. L'on se référera maintenant à la Figure 2, qui montre un schéma sy- noptique d'un premier mode possible de réalisation de l'invention Ainsi qu'il a été indiqué plus haut, la présente invention-peut être utilisée, par exemple, dans le circuit de déclenchement 16 que montre la Figure 1. On examinera la Figure 2 en se référant simultanément aux tableaux de génération des signaux que montrent les Figures 3 et 4 Les bornes d'en- trée de signaux d'adresses, désignées en A 4, A 3 et A 2, de la mémoire 34; par exemple une mémoire RAM à accès périphérique, reçoivent respectivement les signaux numériques de sortie A, B et C d'un détecteur ou reconnaisseur de mots, et les autres bornes d'entrée de signaux d'adresses AO et Ai re- çoivent respectivement les signaux de sortie de compteurs diviseurs par N (N étant le nombre entier positif désiré) 36 et 38, chacun de ces dispo- sitifs ayant pour fonction le verrouillage de son signal de sortie,-à sa- voir, une fonction de retenue Les signaux A, B et C sont engendrés quand le reconnaisseur de mots détecte respectivement les mots A, B et C Les bornes de sortie de signaux de données DO, Dl et D 2 de la mémoire 34 sont reliées respectivement aux bornes d'entrée des compteurs 36 et 38 et à la borne de sortie 40 Dans la présente description, les expressions telles que "un signal est engendré" et "un signal est appliqué" signifient qu'un signal numérique ou digital " 1 " est respectivement engendré et appliqué. En supposant que le chiffre de compteur (N) de chacun des compteurs 36 et 38 soit réglé sur un, et qu'un signal est engendré à la borne de sor- tie 40 lorsque les signaux A, B et C sont appliqués aux bornes d'entrée A 4, A 3 et A 2, dans cet ordre, la mémoire 34 stocke les données à chaque adresse comme le montre la Figure 3 Au début, les signaux de sortie des compteurs 36 et 38 sont des "O", c'est-à-dire les bornes d'entrée AO et Ai reçoivent "O" Lorsque la totalité des signaux d'entrée des bornes d'en- trée AO à A 4 sont des "O", la totalité des signaux de sortie des bornes de sortie DO à D 2 sont des "O", comme le montre la Figure 3 ( 1) Dès que le signal A est engendré (Figure 3 ( 2)), seule la borne de sortie DO parmi les bornes de sorties DO à D 2 engendre " 1 " qui-est appliqué au compteur 36 Etant donné que N = 1, le compteur 36 applique " 1 " à la borne d'en- trée AO et maintient cet état Dès que le signal B est engendré (c'est-à- dire quand " 1 " est appliqué à la borne d'entrée A 3) dans cet état, les bor- nes d'entrée AO à A 4 reçoivent les signaux comme le montre la Figure 3 ( 3). Dans cette condition d'entrée, seule la borne de sortie Dl engendre " 1 " et l'applique au compteur 38, de telle sorte que ce compteur 38 applique " 1 " à la borne d'entrée A 1 et maintient cet état du fait que N = 1 Ainsi, les deux bornes d'entrée AO et A 1 reçoivent " 1 " Dès que le signal C est engendré dans cet état (Figure 3 ( 4)), seule la borne de sortie D 2 engen- dre " 1 " En d'autres termes, le circuit de la Figure 2 détecte que les si- gnaux A, B et C sont engendrés dans cet ordre En appliquant le signal de la borne de sortie D 2 à la mémoire d'acquisition 14 de la Figure 1 à tra- vers la borne de sortie 40 et le circuit 17 de commande d'acquisition pour stopper l'acquisition de signal par la mémoire 14, on peut stocker une par- tie désirée du signal d'entrée Si les compteurs 36 et 38 sont remis a zéro lorsqu'apparatt " 1 " à la borne de sortie 40, il y a répétition de la détec- tion de séquence de génération de signaux concernant les signaux A, B et C. Comme on l'a décrit ci-dessus, le chiffre de comptage (N) des comp- teurs 36 et 38 'est posé comme étant un Toutefois, la borne de sortie D 2 peut appliquer " 1 " à la borne de sortie 40 après que le signal A a été en- gendre P fois, que le signal B a été engendré M fois et que le signal C a été appliqué, si les chiffres de comptage des compteurs 36 et 38 sont ré- glés respectivement sur "P" et "M" Dans la description ci-dessus, " 1 " est engendré à la borne de sortie 40 seulement quand ies signaux A, B et C sont engendrés dans cet ordre (c'est-à-dire quand l'un quelconque des signaux A, B et C n'apparaît pas entre les signaux A et B, et les signaux B et C). Toutefois, il est évident qu'une opération semblable se reproduira, même si les signaux A, B et C sont engendrés sporadiquement dans cet ordre, c'est-à-dire si le signal C est engendre une ou plusieurs fois après le si- gnal A, le signal B est engendré, et le signal A est engendré une ou plu- sieurs fois avant que se produise le signal C Si au moins deux des mots A, B et C sont engendrés simultanément, la mémoire 34 peut emmagasiner les données en tenant compte de cette condition particulière. Pour engendrer le signal à partir de la borne de sortie D 2 alors que les signaux A, B et C sont engendrés dans l'ordre B, C et A, le contenu de la mémoire 34 est modifié comme le montre la Figure 4 Ce changement s'ef- fectue sous le contr 8 le de l'unité centrale de traitement CPU 20, de la programmation fixe de la mémoire ROM 22 et du clavier 28 de la Figure 1. D'une manière analogue, le chiffre de comptage (N) des compteurs 36 et 38 est réglé à " 1 ", et les signaux de sortie des compteurs 36 et 38 sont " O " dans l'état initial, c'est-à-dire quand les bornes d'entrée AO et A 1 re- goivent "O" Lorsque la totalité des signaux d'entrée des bornes d'entrée AO à A 4 sont des " O ", et tous les signaux de sortie des bornes de sortie DO à D 2 sont " O "' comme le montre la Figure 4 ( 1) Premièrement, le signal B est engendré (Figure 4 ( 2)), et seule la borne de sortie DO des bornes DO à D 2 engendre " 1 " Le compteur 36 applique " 1 " à la borne d'entrée A O et maintient cette condition, attendu que N = 1 Dès que le signal C est engen- dré (c'est-à-dire quand la borne d'entrée A 2 reçoit " 1 "), dans ces conditions les bornes d'entrée AO à A 4 reçoivent les signaux comme le montre la Figure 4 ( 3) D'après cet état d'entrée, le compteur 38 (N = 1) applique " 1 " à la borne d'entrée Ai et maintient cette condition, puisque seule la borne de sortie Dl engendre " 1 " Ainsi, les deux bornes d'entrée AO et Ai reçoivent " 1 " Quand dans cette condition le signal A devient " 1 " (Figure 4 ( 4), seule la borne de sortie D 2 parmi les bornes Do à D 2 applique la sortie à la bor- ne de sortie 40, ce qui indique que des signaux sont engendrés dans la sé- quence des signaux B, C et A Si les compteurs 36 et 38 sont remis à zéro quand " 1 " se produit à la borne de sortie 40, d'une façon analogue au pre- mier mode de réalisation, cela se répète afin de détecter la séquence de génération de signaux des signaux B, C et A La présente invention convient d'une manière analogue à ce que montre la Figure 3 pour appliquer " 1 " pro- venant de la bo Ane de sortie D 2 à la borne de sortie 40 lorsque le signal B est engendré P fois, quand le signal C est engendré M fois, lorsque le signal A est engendré, et quand les signaux B, C et A sont engendrés spora- diquement dans cet ordres Sur les Figures 3 et 4, on voit qu'il est possible de prévoir un compteur entre les bornes de sortie D 2 et 40, et d'en régler le chiffre de comptage sur L de façon à engendrer " 1 " à la borne de sortie après que le dernier signal C (Figure 3) ou le dernier signal A (Figure 4) a été engendré L fois, les signaux C et A déterminant la borne de sortie D 2 à engendrer le signal " 1 ". La Figure 5 est un schéma synoptique montrant un autre mode possible de réalisation de la présente invention, lequel est analogue à celui de la Figure 2 Toutefois, la mémoire 34 ' comprend quatre bornes de sortie de si- gnaux DO à D 3, et les compteurs 36 ' et 38 ' de division par N comprennent les bornes de remise à zéro R La borne de sortie D 2 de la mémoire 34 ' est reliée aux bornes de remise à zéro R des compteurs 36 ' et 38 ', et la borne de sortie D 3 est reliée à la borne de sortie 40 Le mode de réalisation de la Figure 2 détecte si les signaux A, B et C sont engendrés de façon conti- nue ou discontinue selon une séquence prédéterminée Toutefois, le mode de réalisation de la Figure 5 détecte si les signaux A, B et C sont engendrés seulement de façon continue dans l'ordre prédéterminé En d'autres termes, si la séquence prédéterminée des signaux est, par exemple, A, B et C, le second mode de réalisation détecte seulement si aucun signal n'a été engen- dré entre les signaux A et B et entre les signaux B et C A cet effet, la mémoire 34 ' emmagasine les données comme le montre la Figure 6, o 'X" 6 - signifie que tant " 1 " que " O " sont acceptables. D'une manière analogue à la Figure 2, le chiffre de comptage (N) des compteurs 36 ' et 38 ' sont " O " dans la condition initiale, c'est-àdire quand les bornes d'entrée AO et A 1 reçoivent " O " Quand tous les signaux aux bor- nes d'entrée AO à A 4 sont " O ", tous les signaux d'entrée provenant des bor- nes de sortie DO à D 3 sont " O ", comme le montre la Figure 6 ( 1) En premier lieu, le signal A est engendré (Figure 6 ( 2)), et seule la borne de sortie DO des bornes DO à D 3 engendre " 1 " Puisque N = 1, le compteur 36 ' applique " 1 " à la borne d'entrée AO et maintient cette condition Si le signal B n'est pas engendré immédiatement après cet état (Figure 6 ( 3)), c'est-à- dire si le ou les signaux A et/ou C est ou sont engendrés, ou si la totali- té des signaux A à C ne sont pas engendrés (un autre signal (mot) excluant les signaux A à C est engendré), " 1 " est engendré à la borne de sortie D 2 et les compteurs 36 ' et 38 ' sont remis à zéro pour revenir à la condition initiale Lorsque le signal B est engendré immédiatement après le signal A, les bornes d'entrée AO à A 4 reçoivent les signaux que montre la Figure 6 ( 4) Attendu que seule la borne de sortie D 1 engendre " 1 " dans cette con- dition d'entrée, le compteur 38 ' (N = 1) applique " 1 " à la borne d'entrée A 1 et maintient cette condition Ainsi, les deux bornes d'entrée AO et A 1 reçoivent " 1 " Si le signal C n'est pas engendré immédiatement après cet état (Figure 6 ( 5)}, c'est-à-dire si le ou les signaux A et/ou B est ou sont engendrés, ou si tous les signaux A à C ne sont pas engendrés, " 1 " apparaît à la borne de sortie D 2 et les compteurs 36 ' et 38 ' sont remis à zéro pour revenir à la condition initiale Lorsque le signal C est engendré immédiatement après le signal B (Figure 6 ( 6)), seule la borne de sortie D 3 parmi les bornes DO à D 3 applique " 1 " à la borne de sortie 40 de manière a indiquer que les signaux A, B et C sont engendrés de façon continue dans cette séquence Pour changer la séquence de signaux détectée, on peut mo- difier le contenu de la mémoire 34 ' Comme on l'a décrit plus haut en se référant à la Figure 2, le signal à la borne de sortie D 3 peut remettre les compteurs 36 ' et 38 ' à zéro, et un compteur diviseur par N peut 9 tre branché entre les bornes de sortie D 3 et 40. La Figure 7 est un schéma synoptique emontrant un autre mode de réali- sation de la présente invention, qui correspond au circuit de déclenchement 16 de la Figure 1 Sur cette Figure 7 le circuit reconnaisseur de mots 42 reçoit le signal de mot du comparateur 12 (Figure 1) Ce reconnaisseur de mots 42 se compose en fait de circuits à portes telles que des portes OU exclusives, et reconnaît les-mots A, B et C à partir d'un signai de mots séquentiels en synchronisme avec un signal d'horloge de manière à appliquer 18332 -7 - les signaux A, B et C respectivement aux bornes d'entrée de signaux d'adres- ses A 4, A 3 et A 2 de la mémoire 44 (qui correspond à la mémoire 34 de la Fi- gure 2) Une borne de sortie de signaux de données DO de la mémoire 44 est reliée à une borne-de déclenchement de comptage CE du compteur synchone 46, tandis qu'une borne d'horloge CLK reçoit le signal d'horloge Etant donné que les signaux A, B et C sont engendrés par le reconnaisseur de mots 42 en synchronisme avec le signal d'horloge, la mémoire 44 engendre des si- gnaux aux bornes d'entrée des données DO à D 3 en synchronisme avec le si- gnal d'horloge Le signal provenant de la borne de sortie DO (que l'on dé- signera ci-après comme étant le signal CE) est un signal de déclenchement de comptage engendré en synchronisme avec le signal d'horloge Le compteur synchrone 46 compte le signal d'horloge à la réception du signal CE et en- gendre un signal " 1 " (appelé signal FL) à la borne 47 après comptage d'un nombre prédéterminé Le compteur synchrone 46 maintient cette condition jusqu'au renouvellement d'un nombre pré-ré 7 gié La borne de sortie Dl de la mémoire 44 est reliée à la borne d'entrée 49 d'un multiplexeur 48 qui assure la sélection du registre 50 lorsqu'il reçoit le signal " 1 " (appelé signal NI) afin d'appliquer un nombre préréglé de comptage N (nombre entier posi- tif désiré) provenant du registre 50 au compteur synchrone 46 (c'est-àdiree le compteur synchrone 46 étant préréglé sur N) La borne de sortie D 2 de la mémoire 44 est reliée à la borne d'entrée 51 du multiplexeur 48 et au circuit à bascule 54 Lorsque ce multiplexeur 48 reçoit le signal " 1 " (ap- pelé signal DL) provenant de la borne de sortie D 2, il sélectionne le re- gistre 52, afin d'appliquer un chiffre préréglé de comptage M (nombre entier positif désiré) provenant du registre 52 au compteur sunchrone 46 pour pré- régler le compteur synchrone 46 sur M Dès que le signal DL est engendré à la borne de sortie D 2, le circuit à bascule 54 applique " 1 '' (appelé signal TG) à la borne d'entrée AO et maintient cette condition Les registres 50 et 52 sont reliés à un bus 18 (Figure 1), et N et M sçnt introduits dans les registres 50 et 52 en utilisant l'unité centrale de traitement (CPU) et le clavier 28. On décrira maintenant le fonctionnement du système de circuits que re- présente le schéma synoptique de la Figure 7 en se référant à la Figure 8. Le contenu du registre 50 est introduit dans le compteur synchrone 46 dans l'état initial, et le nombre de comptage est réglé sur N La mémoire 44 enregistre les données à chaque adresse comme le montre la Figure 8 Quand les bornes d'entrée AO à A 4 reçoivent "O", la totalité des signaux de sortie présents aux bornes de sortie DO à D 3 sont "O", comme le montre la Figure 8 en ( 1) Quand le signal A est appliqué à la borne d'entrée A 4, 1 " (signal -8 - CE) est engendré uniquement à partir de la borne de sortie DO en synchro nisme avec le signal d'horloge (Figure 8, ( 2)), et le compteur synchrone 46 compte un signal d'horloge Si en outre le signal A est engendré (N 1) fois (c'est-à-dire-si ce signal A est engendré N fois en tenant compte de la génération antérieure unique du signal A), le compteur synchrone 46 compte en outre le signal d'horloge (N 1) fois et applique " 1 " (signal FL) pro- venant de la borne de sortie 47 à la borne d'entrée A 1 Ainsi qu'on l'a dé- crit plus haut, le compteur 46 maintient cet état jusqu'au renouvellement du nombre de comptage fixé (voir A 1, Figure 8 ( 3)) En d'autres termes, le compteur synchrone 46 détecte que le signal A a été engendré N fois Lors- que le signal B est engendré dans cet état (Figure 8 ( 3)), " 1 " (signal DL) est engendré à la seule borne de sortie D 2 Ainsi, le multiplexeur 48 ap- plique le nombre de comptage préréglé M stocké dans le registre 52 au comp- teur synchrone 46 afin de prérégler ce-dernier sur M, et le compteur 46 ap- plique "O" provenant de la borne de sortie 47 à la borne d'entrée A 1 Par ailleurs, le circuit à bascule 54 produit " 1 " (signal TG) et maintient cet état (Figure 8 ( 4)) Après cet état, la mémoire 44 engendre toujours le si- gnal CE, et le compteur synchrone 46 compte les signaux d'horloge Dans les colonnes de signaux d'entrée de la Figure 8, "X" signifie que les deux si- gnaux " O " et " 1 " sont disponibles Dès que le compteur synchrone 46 a comp- té le signal d'horloge M fois, il engendre " 1 " (signal FL) -à la borne de sortie 47 Etant donné que le circuit à bascule 54 engendre " 1 " (signal TG), la mémoire 44 applique le signal " 1 " (désigné comme étant le signal LT) provenant de la borne de sortie D 3 à la borne de sortie 56 (le signal LT est le signal d'arrgt d'écriture décrit dans l'explication des Figures 1 et 2,ce signal étant appliqué à la mémoire à acquisition 14 par l'intermé- diaire du circuit 17 de contrôle d'acquisition de la Figure 1), comme le montre la Figure 8 ( 5), après quoi le compteur synchrone 46 applique " 1 " (signal FL) provenant de la borne de sortie 47 à la borne d'entrée A 1. Lorsque le signal C est engendré dans une condition telle que les bornes d'entrée AO et Al reçoivent respectivement " O " (Figure 8 ( 6)) ou " O " et " 1 " (Figure 8 ( 7)), " 1 " est engendré uniquement à la borne de sortie D 1, quels que soient les signaux aux bornes d'entrée A 3 et A 4, de telle sorte que le multiplexeur 48 sélectionne le registre 50 afin de prérégler le compteur synchrone 46 sur N En d'autres mots, si le signal C est engendré avant que le signal A soit compté N fois et que le signal B soit engendré, le circuit de la Figure 7 est remis à zéro, c'est-à-dire le compteur synchrone 46 est préréglé de nouveau sur N afin de revenir à la condition initiale, et le signal A est compté à partir de l'état initial Ensuite, l'opération dé- 9 - crite ci-dessus est répétée Ainsi, la mémoire 44 applique le signal de sor- tie à la borne de sortie 56, après que le signal A ait été compté N fois, le signal B est engendré et une période de temps prédéterminée (soit la période du signal d'horloge multipliée par M) s'écoule Le circuit peut 9 tre remis à zéro par le signal C L'analyseur logique de la Figure 1 qui utilise la présente invention peut mesurer efficacement, car il peut stocker le signal d'entrée dans la mémoire d'acquisition 14 lorsque le signal de sortie corn- cide avec une condition désirée, mame si cette condition est de nature com- plexe. Dans la description ci-dessus, qui se réfère au tableau de génération de signaux de la Figure 8, pour simplifier l'explication le signal LT est engendré après que le signal A a été engendré N fois, le signal B étant en- gendré une fois et le compteur synchrone 46 comptant le signal d'horloge M fois Le tableau de génération de signaux de la Figure 9 montre une relation entre différentes sorties de signaux d'entrée et les signaux de sortie Les cases ( 1 ( à ( 8) de la Figure 9 indiquent les conditions qui existent avant que le compteur synchrone 46 ait compté N fois le signal A, puisque les deux bornes d'entrée AO et Al reçoivent " O " Les repères ( 1) à ( 8) de la Figure 9 illustrelnt les états respectifs des signaux de sortie lorsque les signaux A, B et C (l'un ou plusieurs d'entre eux) sont appliqués dans cette çondi- tion Les repères ( 1) et ( 2) de la Figure 9 sont les mames que les repères correspondants de la Figure 8, ce qui rend inutile une nouvelle description de ces éléments Sur la Figure 9 ( 3), le signal B est engendré, mais la to- talité des signaux de sortie aux bornes de sortie DO sont "O", quel que soit le signal B, puisque les bornes d'entrée AO à A 1 reçoivent-"O" (c'est- à-dire, le compteur synchrone 46 n'a pas encore compté N fois le signal A) . Sur la Figure 9 ( 4), les deux signaux A et B sont engendrés simulta- nément, et " 1 " (signal CE) est engendré à la borne de sortie DO conformé- ment au signal A pour compter le signal A, puisque le compteur synchrone 46 ne compte pas le signal A pendant N fois La Figure 9 ( 5) est semblable à la Figure 8 ( 6), si bien que " 1 " (signal NI) est engendré à la borne de sor- tie D 1 afin de remettre à zéro le système de la Figure 7 (c'est-à-dire, le multiplexeur 48 transmet N du registre 50 au compteur synchrone 46 afin de prérégler le compteur 46 sur N) Sur la Figure 9 ( 6), les deux signaux A et C sont engendrés simultanément, et " 1 " (signal CE) est engendré à la borne de sortie DO Dans ce cas, le signal A a priorité sur le signal C. Toutefois, le signal C peut avoir priorité sur le signal A Si c'est le cas, les sorties sont les m 9 mes que sur la Figure 9 ( 5) Sur la Figure 9 ( 7), les signaux B et C sont engendrés simultanément, et par conséquent " 1 " si- - gnal NI) est engendré à la borne de sortie D 1 En d'autres mots, le signal C a priorité sur le signal B, puisque le compteur synchrone 46 n'a pas en- core compté N fois A Sur la Figure 9 ( 8), les signaux A, B et C sont engen- drés simultanément, et " 1 " (signal CE) est engendré à la borne de sortie DO pour compter le signal A, puisque le signal A a priorité du fait que le comp- teur synchrone ne compte pas N fois le signal A La Figure 9 ( 9) à ( 16) in- dique que les bornes d'entrée A 1 à AO présentent respectivement le signal " 1 " (signal FL) et le signal "O", c'est-à-dire que le signal est déjà'ap- pliqué, mais le compteur synchrone 46 compte N fois le signal A et engendre " 1 " (signal FL) à partir de la borne de sortie 47 Sur la Figure 9 ( 9) tous les signaux A, B et C ne sont pas engendrés, et la totalité des signaux de sortie provenant-des bornes de sortie DO à D 3 sont "O" Surla Figure 9 ( 10), le signal A est appliqué, mais la génération du signal A est ignorée de telle sorte que tous les signaux de sortie de la mémoire 44 sont "O", attendu que le compteur synchrone 46 a déjà compté N fois le signal A La Figure 9 ( 11) est identique à la Figure 8 ( 3) Sur la Figure 9 ( 12), ce sont les signaux A et B qui sont appliqués Dans ce cas, le signal B est recherché, et " 1 " (signal DL) est engendré à la borne de sortie D 2 Sur la Figure 9 ( 13), c'est le signal C qui est appliqué, et " 1 " (signal NI) est engendré à la borne de sortie D 1 Toutefois, le signal C peut être ignoré afin que la totalité des signaux de sortie de la mémoire 44 soit " O " Sur la Figure 9 ( 14), les signaux A et C sont appliqués simultanément, et " 1 " (signal DL) est engendré-à la borne de sortie D 2, attendu que le si 9 nal-B est recherché ainsi qu'on l'a décrit plus haut Sur la Figure 9-( 16) les signaux A, B et-C sont appliqués simultanément, et le signal B a la priori- té comme dans le cas ( 15) Puisque les Figures 9 ( 17) et ( 18) sont respec- tivement les mêmes que les Figures 8 ( 4) et ( 5), il est inutile de les dé- crire de nouveau La description qui précède a été donnée pour faire com- prendre la Figure 9; toutefois, l'opérateur peut ajuster le contenu de la mémoire 44 dans une condition préalablement voulue, afin qu'un signal dé- terminé et choisi aie la priorité lorsque plus de deux des signaux A, B et C sont engendrés simultanément. La Figure 10 est un schéma de circuit concernant un autre mode pos- sible de réalisation de la présente invention, qui correspond au circuit de déclenchement 16 de la Figure 1 Dans le cas de la Figure 10, le cir- cuit 60 comprend un compteur synchrone 46, un multiplexeur 48 et des re- gistres 50 et 52, et il est construit par des dispositifs de traitement à vitesse lente Le fonctionnement à faible vitesse du circuit 60 est compen- se en prévoyant une porte NON-OU 62, une porte OU 64 et un flip-flop ou bascule 66 Les fonctions respectives du reconnaisseur de mots 42, de la mémoire 44, du compteur synchrone 46, du multiplexeur 48 et des registres et 52 de la Figure 10 sont semblables à celles de la Figure 7; toute- fois, certaines parties de la Figure 10 diffèrent de celles de la Figure 7 dans la mesure indiquée ci-après Le signal de sortie CÉ provenant de la borne de sortie DO est inversé, et le compteur synchrone 46 applique le si- gnal FL (signal inversé du signal FL)à une borne d'entrée L de la porte NON-OU 62 (désignée par le sigle F Ut LL-1 sur le dessin) après -que la valeur de comptage ait atteint chiffre réglé de comptage la valeur 1) En d'au- tres mots, le signal de sortie du compteur synchrone 46 passe de " 1 " à "O" lorsque le contenu du compteur 46 atteint (chiffre réglé de comptage) ( 1) . D'une manière analogue à la Figure 7, la borne de sortie DO de la mémoire 44 est reliée à la borne CE de déclenchement du comptage du compteur syn- chrone 46 (le signal inversé est appliqué, et cet état est illustré par un trait surmontant les symboles), et les bornes de sortie DI et D 2 de cette mémoire sont reliées respectivement aux bornes d'entrée 49 et 51 du multi- plexeur 48 En outre, les bornes de sortie DO, Dl et D 2 de la mémoire 44 sont reliées respectivement aux bornes d'entrée M, N et P de la porte NON- OU 62 De plus, les bornes de sortie Dl et D 2 soit 'reliées respectivement aux bornes d'entrée M et L de la porte NON-OU 68 Les bornes de sortie des portes NON-OU 62 et 68 sont reliées à travers la porte OU 64 à la borne d'entrée D de la bascule D 66 dont les bornes de sortie Q et Q sont reliées respectivement à la borne d'entrée Al de la mémoire 44 et à la borne d'en- trée N de la porte NON-OU 68 La borne de sortie D 2 de la mémoire 14 est reliée en outre à la borne d'entrée L de la porte NON-OU 70 La borne de sortie de la porte NON-OU-70 est reliée à la borne d'entrée de la bascule D 72 tanfis que la borne de sortie Q est reliée à la borne d'entrée AO de la mémoire 44 et à la borne d'entrée M de la porte NON-OU 70 La borne de remise à zéro R de la bascule 66 et la borne de déclenchement S de la bas- cule 72 reçoivent un signal de remise à zéro provenant de l'unité centrale de traitement CPU 20 à travers la borne 74 pour respectivement réenclencher ou enclencher les bascules 66 et 72 Les bornes d'horloge K des bascules 66 et 72 reçoivent le signal d'horloge du générateur 30 de signaux d'horloge (Figure 1) en passant par la borne 76 La borne 78 est destinée à recevoir le signal d'adresse de l'unité centrale de traitement CPU 20, et Dl et W/R (écriture/lecture), désignés en 80, sont des bornes destinées à appliquer le signal de données et le signal de commande d'écriture/lecture de cette unité 20 à la mémoire 44 Ainsi, un groupe de mots est enregistré dans la mémoire 44 pour détecter une séquence désirée de génération de signaux. -12- On décrira maintenant le fonctionnement du système représenté par le schéma de la Figure 10, o le signal LT est engendré après que le signal A a été engendré N fois, le signal B est engenidré une fois et le compteur syn- chrone 46 compte M fois le signal d'horloge, comme dans le cas de la Figure 7 " 1 " est appliqué à la borne 74 dans un état initial, afin que la bascule D 66 engendre "O" et " 1 " à ses bornes de sortie Q et Q, et que la bascule D 72 engendre " O " à sa borne de sortie Q La borne d'entrée L de la porte NON-OU 62 reçoit " 1 " et les bornes d'entrée N et P de cette-même porte re- * çoivent "O", avant que le compteur synchrone 46 compte N fois le signal A qui est appliqué à la borne d'entrée A 4 de la mémoire 44 Attendu que la porte NON-OU 62 reçoit "O" à sa borne d'entrée M chaque fois que le signal A est engendré, les signaux d'entrée appliqués à cette porte NON- OU 62 ne sont pas détermibés quant à leur nature (c'est-à-dire soit "O", soit " 1 "). Toutefois, puisque " 1 "l est appliqué à la borne d'entrée L de la porte NON- OU 62, la sortie de celle-ci est " O " Etant donné que la bascule D 66 en- gendre "I 1 ' à partir de sa borne de sortie Q, les bornes d'entrée L, M et N de la porte NON-OU 68 reçoivent respectivement "O", " O " et " 1 " Ainsi, la sortie de la porte NON-OU 68 est " O ", et la sortie de la porte OU 64 est "O" La borne d'entrée D de la bascule D 66 reçoit "O", afin que cette bas- cule 66 maintienne "O" et " 1 " aux bornes de sortie Q et Q, Les bornes de sortie L, et M de la porte NON-OU 70 reçoivent "O" et le signal de sortie de cette porte NON-OU 70 est " 1 " Par conséquent, la bascule D 72 maintient "O" à sa borne de sortie Q Lorsque le compteur synchrone 46 compte (N 1) fois le signal A, le signal FL passe de " 1 " à "O" Quand la mémoire 44 applique "O" (provenant de la borne de sortie DO) à la borne d'entrée M iàme de la porte NON-OU 62 au moment de la génération du N signal A, la porte -NON-OU 62 applique " 1 " à la borne d'entrée D de la bascule D 66 à travers la porte OU 64, et les signaux de sortie des bornes de sortie Q et Q de la bascule D 66 deviennent respectivement " 1 " et "O" Dans ces condi- -iême tions, la borne d'entrée A 1 de la mémoire 44 reçoit " 1 " lorsque le N signal A est engendré Attendu que le compteur synchrone 46 ne compte que jusqu'à (N 1), la faible vitesse de traitement ne pose aucun problème ma- jeur Si " 1 " est engendré à la borne de sortie DO avant que le signal A ait été engendré N fois et si le signal B a été engendré, cela est défavorable car la sortie de la porte NON-OU 62 passe de " 1 " à "O" Pour palier cette situation défavorable, il est prévu la porte NON-OU 68 Etant donné que la borne d'entrée N de cette porte NON-OU 68 reçoit "O" provenant de la borne de sortie Q de la bascule D 66, cette dernière maintient l'état du signal de sortie jusqu'à ce que le signal B soit engendré après que le signal A 13 - ait été engendré N fois Lorsque le signal B est engendré après N généra- tions du signal A, la mémoire 44 engendre " 1 " à la borne de sortie D 2, et la sortie de la porte NON-OU 68 devient "O" Par suite de cette opération, l'état du signal de sortie de la bascule D 66 reprend son aspect initial, c'est-à-dire la sortie de la porte NON-OU 70 change pour devenir "O" lors- que la borne de sortie D 2 engendre " 1 ", la bascule D 72 engendre " 1 " à la borne de sortie Q Ainsi, la mémoire 44 reçoit respectivement "O" et " 1 " aux bornes terminales AO et A 1 Le compteur synchrone 46 est préréglé sur M, et le signal FL passe de "O" à " 1 " En conformité avec la génération du 1 i signal B, la mémoire 44 maintient le signal CE "O", et le compteur synchrone 46 commence à compter le signal d'horloge comme on l'a décrit plus haut Le signal FL est commuté de " 1 " à "O" lorsque le compteur 46 compte jusqu'à (M 1) La bascule D 66 engendre respectivement "V'1 " et "O" aux bornes de sortie Q et Q, en réponse à la génération du signal CE "O" en synchronisme avec le Mième signal d'horloge après que le compteur synchrone 46 a commen- cé à compter le signal d'horloge Attendu que le signal de sortie de la bascule D 72 est " 1 ", comme on l'a vu plus haut, la mémoire 44 recoit " 1 " aux bornes d'entrée AO et Al Ainsi, la mémoire 44 engendre " 1 " à la borne de sortie D 3 Dans cette opération, le fait que la vitesse de traitement du compteur synchrone 46 soit lente ne constitue pas un problème sérieux Si l'on applique le signal C, le compteur synchrone 46 revient à son état ini- tial, d'une manière analogue à ce qui a eété décrit pour le fonctionnement du système de la Figure 7 On peut prévoir un compteur à l'étage suivant de la borne de sortie 82, o le nombre de comptage du compteur est réglé sur L, afin d'engendrer le signal de sortie après que le signal LT a été engendré L fois. Dans la description qui précède, on a utilisé trois signaux d'entrée pour la conmmodité de la description; toutefois, la présente invention permet d'accepter quatre signaux d'entrée en plus. Ainsi qu'il ressort de la description ci-dessus, le circuit de dé- tection de séquences de génération de signaux suivant la présente invention ne comporte qu'une mémoire et un compteur, de manière qu'il est de construc- tion simple et de fabrication économique Puisque la séquence de génération des signaux se change en modifiant le contenu de la mémoire, il est facile de changer le module de détection Le nombre de générations du signal détec- té peut être contz 8 lé en changeant la valeur de comptage (valeur prééta- blie ou préréglée) du compteur De cette façon, la présente invention con- vient pour permettre à un analyseur logique de détecter une combinaison complexe de signaux d'entrée. 2518332 ' 14- Bien que la description ci-dessus ne se réfère qu'à un seul mode préféré de réalisation de l'invention, il est evident pour tout spécialiste dans l'art que diverses modifications et variantes peuvent être envisagées sans s'écarter des principes de base de l'invention Par exemple, le comp- teur diviseur par N peut etre constitué par une bascule D ayant une entrée D et des bornes d'horloge pour recevoir " 1 "' et le signal de sortie de la mémoire, si N = 1 La mémoire peut 'tre du type programmable PROM et le compteur peut être un compteur soit synchrone, soit asynchrone Si l'on inverse le contenu " 1 " et "O" de la mémoire, on peut détecter la séquence des signaux A, B et C. Le compteur diviseur par N ayant une fonction de bascule qui est uti- lisé dans le cas des Figures 2 et 5 peut se composer, par exemple, d'un circuit intégré de comptage, diviseur par N (IC), construit à la demande, et d'une bascule (flip-flop), dans lesquels la sortie provenant de la bor- ne de report (excédent) du compteur diviseur par N (IC) est appliquée à la borne d'horloge de la bascule D dont la-borne d'entrée D reçoit le signal de haut niveau En outre, le compteur diviseur par N-ayant la fonction de remise à zéro dans le cas de la Figure 5 peut 9 tre choisi parmi plusieurs compteurs construits à la demande. - R E V E N D I C A T I O N S 1 Un circuit pour détecter une séquence de génération de signaux, qui comprend: a) une mémoire ( 34), comprenant des bornes d'adresses (AO, Ai, A 2, A 3, A 4) pour stocker un groupe de signaux à agencement prédéterminé (A, B. C), ces bornes d'adresses de la mémoire recevant plusieurs signaux d'entrée; et b) au moins un compteur diviseur par N ( 36), N étant un nombre- entier positif, pour compter un signal de sortie d'une première borne de sortie de données (DO) de ladite mémoire ( 34), le signal de sortie de ce compteur étant appliqué à une autre borne d'adresses (Ai) de ladite mémoi- re ( 34), caractérisé en ce que l'on obtient un signal de sortie d'une seconde borne de sortie de données (Dl) de ladite mémoire ( 34) lorsque les diffé- rents signaux d'entrée sont engendrés dans un ordre prédéterminé fixé par l'agencement prédéterminé du groupe de signaux et par le nombre N. 2 Circuit selon la Revendication 1, caractérisé en ce que ledit compteur diviseur par N ( 42) comprend un circuit à bascule ( 54) pour blo- quer le signal de sortie de ce compteur. 3 Circuft selon la Revendication 2, caractérisé en ce que ledit comp- teur diviseur par N ( 50) est remis a zéro conformément au signal de sortie de ladite seconde borne de sortie de données (Dl) de ladite mémoire ( 44). 4 Circuit selon la Revendication 2, caractérisé en ce que ledit comp- teur divisé par N ( 50) est remis à zéro conformément au signal de sortie d'une troisième borne de sortie de données (D 2) de ladite mémoire ( 44). Circuit selon la Revendication 1, caractérisé en ce qu'il comprend en outre un compteur diviseur par M ( 52), M étant un nombre entier positif, pour compter le signal 'de sortie de ladite seconde borne de sortie de don- nées (Dl) de ladite mémoire ( 44), caractérisé-en ce que ce compteur divi- seur par M ( 52) engendre un signal de sortie lorsque la pluralité de si- gnaux d'entrée (AO à A 4) est engendrée dans un ordre prédéterminé par le- dit agencement prédéterminé du groupe de signaux, le M et le N. 6 Circuit selon la Revendication 2, caractérisé en ce que ledit comp- teur diviseur par N est un circuit à registre à bascule ( 52) pour verrouil- ler le signal de sortie provenant de ladite première borne de sortie des données (DO) de ladite mémoire ( 44) si N est égal à un. 7 Circuit selon la Revendication 2, caractérisé en ce que ledit comp- teur diviseur par N ( 42) se compose d'un circuit de comptage diviseur par N pour compter le signal de sortie de ladite première borne de sortie (DO) 16- de données de la mémoire ( 44), ainsi que d'un circuit à registre à bascule ( 54) pour verrouiller le signal de sortie dudit circuit compteur diviseur par N ( 42), la sortie verrouillée de ce circuit à bascule étant appliquée à ladite borne-d'adresse S (AO) de ladite mémoire ( 44). 8 Circuit selon la Revendication 7, caractérisé en ce que ledit cir- cuit à bascule ( 54) est un flip-flop 66 avec une entrée D et des bornes d'hor- loge recevant respectivement un niveau logique prédéterminé et un signal de sortie provenant dudit circuit compteur diviseur par N ( 46). 9 Circuit selon la Revendication 1, caractérisé en ce que ladite mé- moire est une mémoire RAM à accès périphérique. Un circuit pour détecter une séquence de génération de signaux, du type comprenant: - a) une mémoire ( 44) pour stocker un agencement prédéterminé de signaux dans un groupe de signaux, des bornes d'adresses (AO à A 4) de cette mémoire recevant plusieurs signaux d'entrée; b) des premier et second registres à bascule ( 50, 52) pour stocker des valeurs pré-établies telles que M et N (M, N = nombres entiers positifs); c) un multiplexeur ( 48) pour sélectionner l'un ou l'autre des re- gistres précités ( 50 ou 52) en fonction du signal de sortie de la première borne de sortie de données (DO) de ladite mémoire ( 44), et d) un compteur ( 46) préréglé par le contenu du registre sélection- né ( 50 ou 52) et qui compte "un" à chaque signal de sortie d'une seconde borne de sortie (D 1) de ladite mémoire ( 44), le signal de sortie dudit comp- teur étant appliqué à une autre borne d'adresses (A 1) de ladite mémoire ( 44); caractérisé en ce qu'un signal de sortie est obtenu à la troisième bor- ne de sortie de données (D 2) de ladite mémoire ( 44) lorsque ladite pluralité de signaux de sortie est engendrée suivant un ordre prédéterminé fixé par l'agencement prédéterminé des signaux dans le groupe et par les valeurs pré- établies M et N. 11 Circuit selon la Revendication 10, caractérisé en ce que-ledit compteur ( 46) possède une fonction de bascule pour verrouiller le signal de sortie de ce compteur. 12 Circuit selon la Revendication 10, caractérisé en outre en ce- qu'il comprend un circuit à bascule ( 54) pour verrouiller le signal de sor- tie de l'une des bornes de sortie de données ( 52) de ladite mémoire ( 44) et appliquer la sortie de ce circuit à bascule à une borne d'adresses complé- mentaire (AO) de ladite mémoire. 13 Circuit selon la Revendication 10, comprenant en outre un compteur diviseur par L (L = nombre entier positif) pour compter le signal de sortie 17 - provenant de ladite borne de sortie de données de la mémoire, et caractérisé en ce que ledit compteur diviseur par L engendre un signal de sortie lors- que plusieurs signaux d'entrée sont engendrés selon une séquence prédéter- minée fixée par l'agencement prédéterminé des signaux du groupe, le L, le M et le N. 14 Un circuit pour détecter une séquence de génération de signaux, comprenant: a) une mémoire ( 44) pour stocker un agencement prédéterminé de signaux dans un groupe de signaux, des bornes d'adresses (AO à A 4) de ladite mémoire recevant plusieurs signaux d'entrée; b) des premier et second registres à bascule ( 50, 52) pour stocker des valeurs préréglées M et N (M, N = nombres entiers-positifs); c) un multiplexeur ( 48) pour sélectionner l'un des premier et second registres à bascule ( 50, 52) conformément à un signal de sortie (CE) d'une première borne de sortie de données (Do) de ladite mémoire ( 44); d) un compteur ( 46) préréglé par le contenu du registre sélec- tionné et comptant "un" à chaque signal de sortie provenant d'une seconde borne de sortie de données (Dl) de ladite mémoire ( 44), et e) un circuit logique comprenant une porte logique ( 62, 64) et une bascule ( 66), ce circuit logique étant déclenché lorsque le compteur quant un signal de sortie à une autre borne d'adresses de ladite mémoire au signal de sortie suivant provenant de la seconde borne de sortie de don- nées (Dl) de la mémoire ( 44); caractérisé en ce que l'on obtient un signal de sortie provenant d'une troisième borne de sortie de données (D 2) de ladite mémoire lorsque ladite pluralité de signaux d'entrée est engendrée dans une séquence prédéterminée qui est fonction de l'agencement prédéterminé des signaux dans leur groupe et aussi des valeurs préréglées de M et N. 15 Un analyseur logique comprenant a) une première mémoire pour stocker un signal d'entrée parallèle; b) un reconnaisseur de mots ( 42) pour engendrer plusieurs signaux de sortie lorsque plusieurs mots prédéterminés ont été reconnus dans ce si- gnal d'entrée parallèle; c) une seconde mémoire pour stocker un agencement prédéterminé des signaux dans un groupe de signaux et dont des bornes d'adresses reçoi- vent plusieurs signaux de sortie provenant dudit reconnaisseur de mots, et d) au moins un compteur diviseur par N ( 46) pour compter un signal de sortie provenant d'une première borne de sor- 18 - tie de données de ladite seconde mémoire, le signal de sortie dudit comp- teur étant appliqué à une autre borne d'adresses de ladite seconde mémoire; caractérisé en ce que le signal de sortie de la seconde borne de sor- tie de données de ladite seconde mémoire stoppe l'opération d'écriture de la première mémoire dès que plusieurs signaux de sortie provenant dudit re- connaisseur de mots ont été engendrés dans une séquence prédéterminée fixée par l'agencement prédéterminé de groupe de signaux et par le nombre N. 16 Analyseur logique selon la Revendication 15, caractérisé en ce que ledit compteur diviseur par N possède une fonction de verrouillage pour ver- rouiller le signal de sortie de ce compteur.