FR 2519461 A1 19830708 FR 8220049 A 19821130 La présente invention concerne un dispositif de mémoire à semiconducteur et plus particulièrement une mémoire D-RAM (mémoire dynamiques accès direct ou aléa- toire) constituée par des transistors MISFET (transistors à effet de champ du type métal-isolant-semiconducteur). De même l'invention concerne un procédé de fabrication d' un tel dispositif de mémoire à semiconducteurs. Ci-après on va décrire l'art antérieur. Dans une mémoire D-RAM courante,en vue de détec- ter la donnée mémorisée dans le condensateur C d'une cel- s lule de mémoire " 1 " ou " O ", on utilise habituellement le condensateur Cds d'une celle fictive (une cellule servant à produire un niveau de référence) dont la capacité est réglée à une valeur égale à environ la moitié de la capa- cité-du condensateur Cs Le procédé de détection consiste à comparer par avance le niveau de tension mémorisé dans le condensateur C de la cellule de mémoire conformément à la- s dite donnée au niveau de tension de référence mémorisé dans le condensateur Cds de la cellule fictive Dans la structu- re de la mémoire D-RAMI de l'art antérieur, afin de régler le rapport des valeurs des capacités des condensateurs Cs et Cds à la valeur C: Cds = 2: 1, on utilise pour les deux cellules le même matériau (Si O 2) pour constituer des couches diélectriques et l'on donne à la surface S du con- densateur Cs une valeur égale approximativement au double de la surface Sd du condensateur Cds* En outre ces conden- sateurs possèdent une structure dans laquelle la couche diélectrique est interposée entre une couche d'inversion ou une couche de diffusion formée à l'intérieur d'un subtrat semiconducteur, et le silicium polycristallin. A ce point de vue, dans le cas o l'on cherche à réduire la surface d'occupation des cellules de mémoire afin d'accroître la capacité de la mémoire D-RAM, il se présente du point de vue de la construction de la mémoire D-RM 4 telle que décrite ci-dessus, les problèmes que l'on va indiquer ci-après. Tout d'abord lorsqu'on cherche à accroître la den- sité d'intégration, il se pose un problème dans le cadre du procédé de fabrication Une surface occupéepar des ré- seaux de mémoire à l'intérieur d'un corps semiconducteur unique (puce ou microplaquette semiconductrice) est très importante et la surface d'occupation des condensateurs Cs des cellules de mémoire est très étendue à l'intérieur du réseau de mémoire Pr conséquent il est nécessaire de ré- duire la surface S du condensateur Cs afin de diminuer la taille de la microplaquette de la mémoire D-RAM A ce su- jet lorsque l'on donne une faible valeur à la surface S du condensateur Cs, la surface Sd du condensateur Cds devient encore plus petite étant donné que le rapport des capacités doit être réglé à,la valeur Cs: Cds = 2: 1 Par conséquent, par rapport au taux de variation de la surface S du conden- sateur C en raison de dispersions de fabrication provoquées par une corrosion ou attaque chimique, etc, le taux de va- riation de la surface Sd du condensateur Cds' qui doit être approximativement égale à la moitié de la surface S indiquée ci-dessus, devient très important Il en résulte que le con- densateur Cds possèdant une capacité dont la valeur est éga- le à environ la moitié de celle du condensateur C ne peut s pas être fabriqué Par conséquent il existe une limitation à la réduction de la surface du condensateur Cs et il se pré- sente un obstacle à l'accroissement de la densité d'intrégra- tion. En second lieu, la structure des condensateurs de l'art antérieur pose le problème d'erreurs temporaires imputables aux particules a qui sont émises par l'uranium U, le thorium Th, etc dans un matériau d'emballage Il s'est avéré que les particules a, qui se sont introduites dans le corps semiconducteur, sont une cause de production de porteurs qui neutralisent des charges dans les condensa- teurs en exerçant une influence nuisible sur le maintien des données En particulier le condensateur C de la cellu- s le demémoire possédant la surface importante d'occupation est soumis à la pénétration d'une quantité importante de particules a et est sensible à l'influence que ces par- ticules exercent. Un but de la présente invention est d'accroître la densité d'intrégration d'une mémoire D-RAM et d'obtenir une bonne fonction de maintien ou retenue des données. Selon un aspect-de la mise en oeuvre de la pré- sente invention, on donne des valeurs différentes aux constantes diélectriques des pellicules diélectriques des condensateurs respectifs Cs et Cds d'une cellule de mémoi- re et d'une cellule fictive, ce qui a pour effet que la ca- pacité du condensateur Cs prend une valeur double de celle du condensateur C S en dépit du fait que les condensateurs C et Cds ont des surfaces essentiellement égales, et s d à côté de cela, le condensateur Cs est réalisé selon une structure empilée qui est constituée d'une première et d' une seconde couches conductrices formées sur le substrat et entre lesquelles est interposée la pellicule diélec- trique. La surface du condensateur Cs, qui possédait une surface d'encombrement plus importante, est amene à une valeur plus faible, grâce à l'utilisation de la pellicule possédant la constante diélectrique supérieure En outre, en raison de l'existence de la structure empilée, on uti- lise efficacement un espace sur la pellicule d'oxyde épais pour l'isolation et une partie en forme de bec d'oiseau de cette pellicule pour le condensateur Cs Etant donné que le condensateur Cs possède une faible surface et une capacité importante, il présente une immunité vis-à- vis des particules a En outre il est résistant aux particules a en raison de la présence de la structure empilée. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: la figure l est un schéma montrant l'agencement du circuit principal d'une mémoire D-RAM du type à lignes repliée&de transmission de bits; la figure 2 est une vue en perspective et en coupe de la structure d'une cellule de mémoire située dans la mémoire D-RA-M de la figure 1; la figure 3 est une vue en perspective et en cou- pe montrant la structure d'une cellule fictive située dans la mémoire DRAM de la figure 1; la figure 4 est une vue en perspective et en coupe montrant la structure d'une partie du circuit pé- riphérique d'un réseau de mémoire situé dans la mémoire D-RAM de la figure 1; - la figure 5 est une vue en plan montrant l'agen- cement du réseau de mémoire et d'un réseau fictif situés dans la mémoire D-RAE de la figure 1; les figures 6 A, 6 B et 6 C sontdes vues en plan à plus grande échelle d'une pellicule d'oxyde de champ, d' une premièoecouche en silicium polycristallin et d'une se- conde couche en silicium polycristallin représentées res- pectivement sur la figure 5; les figures 7 A à 7 F sont des vues en coupe il- lustrant les phases opératoires de fabrication de la mé- moire D-RAM des figures 2 à 6 C dans l'ordre; les figures 8 A à 8 D sont des vues en plan mon- trant les états du réseau de mémoire et du réseau fictif au cours des phases opératoires de fabrication illustrées sur les figures 7 A à 7 P; la figure 9 est une vue en perspective et en coupe montrant la structure d'une cellule fictive qui est une variante de réalisation de la cellule fictive de la figure 3; les figures 10 A à 10 F sont des vues en coupe illustrant les phases opératoires de fabrication d'une mémoire D-RAM qui comporte la cellule fictive de la fi- gure 9, dans l'ordre; les figures l A et 11 B sont des vues en plan montrant les états d'inréseau de mémoire et d'un réseau fictif au cours des phases opératoires de fabrication illustrées sur les figures 10 A à 10 F; la figure 12 est un schéma montrant les rela- tions de position d'une cellule de mémoire et d'une cel- lule fictive par rapport à un amplificateur de détection. ou de lecture dans une mémoire D-RAM du type à lignes ou- vertes de transmission de bits; la figure 13 est une vue en perspective et en coupe montrant la-structure d'une cellule de mémoire si- tuée dans la mémoire D-RAM de la figure-12; la figure 14 est une vue en perspective et en coupe montrant la structure d'une cellule fictive située dans la mémoire D-RAM de la figure 12; la figure 15 est une vue en plan montrant l'agen- cement d'un réseau de mémoire et d'un réseau fictif situés dans la mémoire D-RAM représentée sur les figures 12 à 14; la figure 16 est une vue montrant un plan de coupe pris suivant la ligne Y-Y sur la figure 15; la figure 17 est une vue en perspective et en coupe montrant la structure d'une cellule fictive qui est une variante de la cellule fictive de la figure 14; et la figure 18 est une vue en plan montrant le schéma d'agencement d'un réseau de mémoire et d'un réseau fictif situés dans une mémoire D-RAM qui comporte la cellu- le fictive de la figure 17. On va décrire ci-après les formes de réalisation préférées de l'invention. Les formes de réalisation, dans lesquelles la présente invention est appliquée à une mémoire D-RAM du type à lignes de transmission de bits repliées, vont être décrit en référence aux dessins. Un circuit de mémoire D-RAM réalisé selon la première forme de réalisation de la présente invention est représenté sur la figure 1 Le circuit de la mémoi- re D-RAM est constitué d'un amplificateur de lecture ou de détection SA, d'un réseau de mémoire M-ARY, d'un ré- seau fictif D-ARY, d'un commutateur de colonnes C-SW 1, d'un décodeur de lignes et de colonnes RC-DCR, d'un tam- pon d'adresses ADB, d'un tampon de sortie de données DOB, d'un tampon d'entrée de données DIB, d'un amplificateur principal MA, etc Une cellule de mémoire M-CEL située dans le réseau M-ARY est constituée d'un condensateur Cs, qui mémorise les charges correspondant à la valeur logique d'un signal logique,et d'un transistor MISFET de transfert QM dont la grille reçoit un signal de mot D'autre part une cellule fictive (une cellule servant à produit un niveau de référence) D-CEL qui est contenue dans le réseau D-ARY et qui sert à fournir la référence pour la comparaison du niveau avec la cellule M-CEL, se composé d'un condensateur Cds qui possède une capacité dont la valeur est égale à environ la moitié de celle du condensateur Cs, d'un transistor MISFET de transfert QD 1 dont la grille reçoit un signal de mot fictif, et d'un transistor MISFET QD 2 qui sert à décharger des charges dans le condensateur Cds. Sur la figure 1, les transistors MISFET affectés d'astérisques x, par exemple Q 52 et Q 53 ' sont agencés de manière que les tensions de seuil de ces transistors puis- sent prendre des valeurs inférieures à celles d'autres transistors MISFET, tels que par exemple Qs 8 et Qs 9 s 8 59, La structure d'une cellule MCEL de la figure 1 est représente sur la figure 1. Dans cette figure la référence 1 désigne un substrat semiconducteur de type P la référence désigne une pellicule de matériau isolant épais (désignée ci-après sous le terme de "pellicule d'oxyde de champ"), la référen- ce 3 désigne une pellicule isolante mince (désignée ci-après sous le terme de "seconde pellicule d'isolant de grille"), la référence 3 désigne une pellicule diélectrique possédant une constante diélectrique élevée, les références 4 et 5 désignent des régions semiconductrices de type N, la réfé- rence 6 a désigne une première couche de silicium polycris- tallin, la référence 6 b désigne une seconde couche de sili- cium polycristallin, la référence 7 désigne une région se- miconductrice de type N+, la référence 8 désigne une troi- sième couche de silicium polycristallin, la référence 9 désigne une couche de PSG (abréviation de verre aux phos- phosilicates) et la référence 10 désigne une couche d'alu- miniun. Le substrat, la région de source, la région de drain, la pellicule d'isolant de grille et l'électrode de grille du transistor MISFET Q M situé dans la cellule M- CLE sont constitués respectivement par le substrat semi- conducteur de type P 1, la région semiconductrice de type N 4, la région semiconductrice de type N 5, une seconde pellicule d'isolant de grille (pellicule de Si O 2) 3 et une troisième couche de silicium polycristallin 8 mentionnées précédemment La troisième couche de silicium polycristal- lin 8 est utilisée par exemple en tant que ligne de trans- mission de mots WL 1 2 représentée sur la figure 1 La cou- che d'aluminium 10 raccordée à la région semiconductrice de type N+ 5 est utiliséepar exemple en tant que ligne de transmission de données DL 1 représentée sur la figure 1. En outre le condensateur de stockage C S situé dans la cel- lume M-CEL est caractérisé par le fait que les électrodes, une couche diélectrique et l'autre électrode de ce conden- sateur sont constituécesrespectivement par la première cou- che de silicium polycristallin 6 a, par une pellicule isolan- te (essentiellement la pellicule de nitrure semiconducteur 3 a, c'est-àdire du nitrure de silicium Si 3 N 4 possédant une constante diélectrique élevée) et par la seconde cou- che de silicium polycristallin 6 b C'est-à-dire que le con- densateur C utilise du Si 3 N 4 en tant que diélectrique et est réalisé selon une structure empilée, dans laquelle une électrode est située en contact direct avec le substrat. La première couche de silicium polycristallin 6 a, qui for- me l'électrode inférieue du condensateur C, est en contact direct avec la région de type N 7 à l'intérieur du substrat 1, tandis que l'électrode supérieure (la seconde couche de silicium polycristallin 6 b) est raccordée à une ligne Vss (MASSE? La surface de la pellicule 3 a de Si 3 N 4 est recou- verte par une mince pellicule 3 b de Si O 2. La figure 3 concerne la cellule D-CEL de la fi- gure 1, et montre-la structure d'une telle cellule. En particulier sur la figure 3, les références il 14 désignent des régions semiconductrices de type N+, la référence 15 désigne une seconde couche de silicium po- lycristallin, la référence 16 désigne une région semiconduc- trice de type N+, les références 17 et 18 désignent des troisième couches de silicium polycristallin, la référence 19 désigne une couche d'aluminium et la référence 29 dési- gne une première pellicule d'isolant de grille. Le substrat, la région de drain, la région de source, la pellicule d'isolant de grille et l'électrode de grille du transistor MISFET Q Di situé dans la cellule D-CEL sont constitués respectivement par le substrat semi- conducteur de type P 1, la région semiconductrice de type N 11, la région semiconductrice de type N 12, la secon- de pellicule d'isolant de grille 3 et la troisième couche de silicium polycristallin 17 La seconde pellicule d'iso- lant de grille 3 est constituée par exemple par une pelli- cule de Si O 2 La troisième couche de silicium polycristal- lin 17 s'étend sur le substrat semiconducteur de type Pl e. tant que par exemple ligne fictive de transmission de mots DWL 1-2 représentée sur la figure 1 La couche d'alu- minium 19 raccordée à la région semiconductrice de type N s'étend sur le substrat semiconducteur de type P 1, pour former par exemple une ligne fictive de transmission d Ldonnéés DL 1 réprésente sur la figure 1. Le substrat, la région de drain, la région de source, la pellicule d'isolant de grille et l'électrode de grille du transistor MISFET QD 2 situé dans la cellu- le D-CEL sontconstitués respectivement par le substrat semiconducteur de type P 1, la région semiconductrice de type N 13, la région semiconductrice de type N 14, une seconde pellicule d'isolant de grille (pellicule de Si O 2) 3 et la troisième couche de silicium polycristallin 18. La troisième couche de silicium polycristallin 18 est alimentée par un signal de décharge cd par exemple, Iui est représenté à l'intérieur de la cellule D-CEL de la figure 1. Le condensateur Cds situé dans la cellule D-CEL comporte une électrode, une couche diélectrique et son autre électrode qui sont constituées respectivement par la seconde couche de silicium polycristallin 15, la pre- mière pellicule d'isolant de grille 29 et la région semi- conductrice-de type N+ 16 Etant donné que la face infé- rieure (surface du substrat) du condensateur Ces est cons- tituée par la région semiconductrice de type N, l'électro- de supérieure (seconde couche de silicium polycristallin ) est raccordée à la ligne Vss (MASSE). Comme cela a été décrit ci-dessus, le condensa- teur Cs dans la cellule de mémoire utilise du Si 3 N 4 possé- dant une constante diélectrique élevée:"et dont la constan- te diélectrique relative est égale à 7 8 et qui sert de couche diélectrique agissant essentiellement en tant que capacité, tandis que le condensateur Cds situé dans la cellule fictive utilise du Si O 2 possédant une constante diélectrique relativement faible et ayant pour constante 25194-61 diélectrique relative la valeur de 3,7 4 et servant à former la couche diélectrique agissant essentiellement en tant que capacité Les surfaces de ces condensateurs sont dimensionnées de manière à être approximativement identi- ques Le condensateur Cs est constitué par la structure em- pilée: silicium polycristallin Si 3 N 4 silicium polycris- tallin. La figure 4 montre sous la forme d'une vue en perspective en coupe partielle, les structures de certains éléments situés dans un circuit périphérique ménagé dans la périphérie du réseau de mémoire M-ARY, et ce par exemple dans un circuit de régénération active AR 1 représenté sur la figure 1 En particulier sur la figure 4, les références 23 désignent des régions semiconductrices de type N tandis que les références 24 27 désignent des troisièmes couches de silicium polycristallin et que la référence 28 désigne une couche d'aluminium. Un transistor MISFET Qs 6 situé dans le circuit de régénération active AR 1 représenté sur la figure l possède ' son substrat, sa région de source, sa région de drain, sa pellicule d'isolant de grille et son électrode de grille constitues respectivement par le substrat semiconducteur de type P 1, la région semiconductrice de type N 20,:la région semiconductrice de type N+ 21, la seconde pellicu- le d'isolant de grille 3 et une troisième couche de sili- cium polycristallin 24. Un transistor MISFET Qs 4 situé dans le circuit de régénération active AR 1 possède son substrat, sa sour- ce, sa région de drain, sa pellicule d'isolant de grille et son électrode de grille constitués respectivement par le substrat semiconducteur de type P 1, la région semicon- ductrice de type N+ 22, la région semiconductrice de type N+ 23, la seconde pellicule d'isolant de grille 3 et la troisième couche de silicium polycristallin 27 Un signal il 0 rg de commande de régénération active, représenté sur la figure 1, est appliqué à la troisième couche de sili- cium polycristallin 27. Un condensateur C Bll situé dans le circuit de ré- génération active AR possède une électrode et une couche diélectrique constituées respectivement par la troisième couche de silicium polycristallin 25 et par la pellicule d'isolant de grille 3 Latroisième couche de silicium polycristallin 25 est raccordée de façon continue à uns i O troisième couche de silicium polycristallin 24 qui est utilisée en tant qu'électrode de grille du transistor de MISFET Qs 6 En outre une partie 25 a de cette troisième couche de silicium polycristallin 25 esltraccordée direc- tement à la région semiconductrice de type N+ 22 du tran- sistor MISFET Q: La raison en est que, lorsque la troi- s 4 sième couche de silicium polycristallin 24 et la région semiconductrice de type N 22 sont raccordées à la couche de câblage en aluminium, il est nécessaire d'avoir la surface de contact entre la surface de silicium polycris- tallin 24 et la couche de câblage en aluminium, de sorte que la densité du câblage ne peut pas être améliorée Les moyens de raccordement mentionnés précédemment sont par conséquent adoptés en vue d'accroître la densité du câbla- ge. L'autre électrode du condensateur précédent CBîl est constituée par exemple par-une couche d'inversion de type N (ou une région semiconductrice du type N) qui est formée à la surface du substrat semiconducteur 1 Cette cou- cye d'inversion du type N est formée à l'aide d'une tension qui est appliquée à la troisième couche de silicium polycris- tallin 25 Bien que ceci ne soit pas représenté, la couche d'inversion s'étend jusqu'à une région semiconductrice de type N+ qui est formée dans le substrat semiconducteur 1 et à laquelle est appliqué un signal 6 rs de commande de ré- génération active, représenté sur la figure 1 La troisième 12 - couche de silicium polycristallin 26 constitue une élec- trode d'un condensateur RB 12 représenté sur la figure 1. Comme dans le cas du condensateur C Bll' une partie de la couche de silicium polycristallin est raccordée directe- ment à la région de source d'un transistor MISFET Qs 5 re- présenté sur la figure 1, et une autrepartie est raccordée de façon continue à l'électrode de grille d'un transistor MISFET Q 57. Ci-après on va décrire le schéma d'agencement du réseau de mémoire M-ARY et du réseau facteur D-ARY en référence à la figure 5. Le réseau de mémoire M-ARY représenté sur la figure 5 est tel que plusieurs cellules de mémoire M-CEL représentées sur la figure 2 sont disposées selon un ré- seau sur le substrat semiconducteur 1 D'autre part le réseau fictif D-ARY est tel -que plusieurs cellules ficti- ves D-CEL représentées sur la figure 3 sont disposées selon un réseau sur le subtrat semiconducteur 1. Tout d'abord le réseau de mémoire 1 -ARY repré- senté sur la figure 5 est constitué comme indiqué ci-des- sous. Afin d'isoler les unes par rapport aux autres les différentes cellules de mémoire M-CEL dont chacune est constituée par le transistor MISFET QM et par le condensateur de mémorisation Cs, on forme, à la surface du substrat semiconducteur 1, la pellicule d'oxyde de champ 2 sur la base d'une configuration représentée sur la figure 6 A (indiquée par une ligne formée de tiretssur la figure 5) Contrairement à une telle loi de base de confi- guration, une pellicule d'oxyde de champ 2 a est exception- nellement disposée au-dessous d'un trou de contact CH O pour l'application de la tension Vss à la seconde cou- che de silicium polycristallin 6 b Il est par conséquent possible d'empêcher le défaut selon lequel un alliage alu- minium-silicium, qui est formé sur la base de l'interaction entre la couche d'aluminium et la couche de silicium poly- cristallin au voisinage du trou de contact CHO, ne pénètre à travers une pellicule isolante directement au-dessous du trou de contact CHO, et n'atteigne de façon indésirable la surface du substrat semiconducteur 1. Sur une partie d'une surface entourée par la pel- licule d'oxyde de champ 2, on forme la première couche de silicium polycristallin 6 a possédant une forme telle que représentée sur la figure 6 B (sur la figure 5 cette zone est indiquée dans une partie entourée par une ligne formée de tirets séparés par des points doubles pour conserver la clarté du dessin) Cette première couche de silicium poly- cristallin 6 a est l'électrode du condensateur Cs de la cel- lule de mémoire et est située en contact direct avec la ré- gion semiconductrice du type N + qui est forme _ l'intérieur du substrat dans une partie autre que la pellicule d'oxyde de champ 2. Sur la première couche de silicium polycristallin 6 a, on forme une seconde couche de silicium polycristallin 6 b (repérée par une ligne formée de tirets avec des points doubles intercalés sur la figure 5) qui est l'électrode su- périeure du condensateur Cet ce sur la pellicule de Si 3 N 4, * qui forme le diélectrique du condensateur Cs, et sur la ba- se d'un dessin ou d'une configuration telle que représentée sur la figure 6 C La seconde couche de silicium polycristal- lin 6 b est l'électrode commune à tous les condensateurs Cs et est alimentée par la tension Vss par l'intermédiaire du trou de contact THO, comme décrit ci-dessus. En outre des lignes de transmission de mots WL - WL 1-6 qui sont formées dans la troisièmé couche de silicium polycristallin 8 sur la figure 2 suivant la direction verti- cale de la figure 5 s'étendent au-dessus de la seconde cou- che de silicium polycristallin 6 b En outre une ligne d' alimentation en énergie V ss-L, qui sert à appliquer la ten- sion V 55 par l'intermédiaire du trou de contact CH O à la couche de silicium polycristallin 6 b, qui forme une élec- trode du condensateur de stockage Cs, s'étend suivant la direction horizontale de la figure 5. D'autre part des lignes de transmission de données DL 1 i 1 et DL 1 1 ' dont chacune est constituée par le couche d' aluminium 10 sur la figure 2, s'étendent essentiellement parallèlement à la ligne d'alimentation en énergie Vss-L comme cela est représenté sur la figure 5 La ligne de transmissionde doennées DL 1 _ 1 est raccordée à la région de drain du transistor MISFET QM situé dans la cellule M-CEL par l'intermédiaire d'un trou de contact CH 1, tandis que la ligne de transmission de données DL 1 est raccordée à la région de drain du transistor MISFET QM situé dans une autre cellule M-CEL par l'intermédiaire d'un trou de con- tact CH 2 De la même manière que les lignes de transmis- sion de données DL 11 et 11, des lignes de transmission de données DL 1 i 2 et DL 1-2 s'étendent suivant la direction horizontale sur la figure 5 et sont raccordées aturégions- de drain des transistors MISFET QM situés dans les cellu- les M-CEL, par l'intermédiaire de trous de contact, dans des régions prédéterminées. Le réseau fictif D-ARY représenté sur la figure est constitué de la manière indiquée ci-après. On forme la pellicule d'oxyde de champ 2 sur une partie de la surface du substrat semiconducteur 1, tandis que l'on forme la seconde pellicule d'isolant de grille sur une autre partie de la surface du substrat semiconduc- teur 1 Sur la pellicule d'oxyde de champ 2 et sur la pel- licule d'isolant de grille 3, des secondes couches de sili- cium polycristallin 15 a et 15 b s'étendent dans des direc- tions représentées sur la figure 5 et de manière à être dis- tantes l'une de l'autre La largeur de chacune de ces secon- des couches de silicium polycristallin 15 a et 15 b est très importante pour la détermination de la valeur de la capaci- té du condensateur Cds La région semiconductrice de type N 14 représentée sur la figure 3 est située entre la secon- de couche de silicium polycristallin 15 a et la seconde cou- che de silicium polycristallin 15 b Cette région semiconduc- trice de type N+ 14 est utiliëée en tant que ligne de masse commune (Vss) d'un ensemble de plusieurs cellules fictive D-CEL En outre la ligne fictive de transmission de mot DWL 1 qui est formée par la troisième couche de silicium poly- cristallin 17 sur la figure 3, s'étend au-dessus de la se- conde couche de silicium polycristallin 15 a Cette ligné fictive de transmission de mots WL 1 i 1 forme l'électrode de grille du transistor MISFET QD 1 situé dans la cellule D-CEL D'autre part une ligne de transmission de signaux de commande O dc-Ll' qui est formée par la troisième cou- che de silicium polycristallin 18 sur la figure 3 en vue d'appliquer le signal O dc de commande de décharge représen- té sur la figure 1,est distante de la ligne fictive de transmission de mots DWL 1 et s'étend parallèlement à cet- te dernière Une ligne de transmission de signaux de com- mande O dc-L 2 forme l'électrode de grille du transistor MIS- FET QD 2 situé dans la cellule D-CEL. De façon similaire la ligne fictive de transmis- sion de mots DWL 1 i 2 et la ligne de transmission de comman- de O ds L 2 s'étendent parallèlement à la ligne fictive de transmission de mots DWL 1 1 et à la ligne de transmission de signaux de commande O dc-Ll' En outre les lignes de trans- mission de données D Let, -i i DL_ 2 et 2 s'étendent à partir du réseau de mémoire (M-ARY) comme cela est repré- senté sur la figure 5 La ligne DL 1 i 1 est raccordée à la ré- gion de drain du transistor MISFET QD-1 situé dans la cel- lule D-CEL par l'intermédiaire du trou de contact CH 3, et la ligne DL 1 i 2 est raccordée, d'une manière similaire, à la ré- gion de drain du transistor MISFET QD 1 situé dans une autre cellule D-CEL, par l'intermédiaire du trou de contact TH 4. Ci-après on va décrire de façon détailléele pro- cédé de fabrication de la mémoire D-RAM selon la présente forme de réalisation en référence aux figures 7 A 7 P Sur chacune de ces figures, une région X 1 représente une vue en coupe du dispositif pendant la mise en oeuvre du processus, prise suivant la ligne Xl Xl dans le réseau de mémoire M-ARY représenté sur la figure 5, tandis qu'une région X 2 représente une vue en coupe du dispositif lors de la mise en oeuvre du procédé, prise suivant une ligne X 2 X 2 dans le réseau de mémoire D-ARY représenté sur la figure 5, et qu'une région X 3 représente une vue en coupe du dispositif lors de la mise en oeuvre du procédé, d'un transistor MIS- FET autre que ceux du réseau de mémoire et du réseau fic- tif, par exemple le transistor MISFET Qs 4 sur la figure 1. (A Phase opératoire de formaticnde la pellicule d'oxyde et de la pellicule résistantà l'oxydation). Comme cela est représenté sur la figure 7 A, on recouvre la surface d'un substrat semiconducteur 101 par une pellicule d'oxyde 102 et par une pellicule isolante qui ne permet pas le passage de l'oxygène à travers elle- même, c'est-à-dire qu'il s'agit d'une pellicule 103 résis- tant à l'oxydation On utilise respectivement un substrat en silicium (Si) monocristallin de type P possédant l'orien- tation cristallin;( 100), une pellicule de bioxyde de sili- cium (Si O 2) et une pellicule de nitrure de silicium (Si 3 N 4 > respectivement pour constituer les matériaux réels appropriés constitutifs du substrat semiconducteur 101, de la pellicu- le d'oxyde 102 et de la pellicule d'oxyde 103 résistant à l'oxydation La pellicule 102 de Si O 2 est formée sur une épaisseur d'environ 50 nanomètres au moyen de l'oxydation superficielle du substrat en Si 101 et ce pour la raison indiquée ci-après Dans le cas o la pellicule 103 de Si 3 N 4 est formée directement sur la surface du substrat en Si 101, une contrainte thermique est appliquée à la surface du sub- strat en Si 101 en raison de la différence existant entre les coefficients de dilatation thermique du substrat en Si 101 et de la pellicule de Si 3 N 4 C'est pourquoi des défauts cristallins sont créés dans la surface du substrat en Si 101. Afin d'empêcher ce phénomène, on forme la pellicule de Si O 2 102 à la surface du substrat en Si 101 avant de réaliser la formation de la pellicule de Si 3 N 4 104 D'autre part on for- me la pellicule de -Si 3 N 4 103 sur une épaisseur d'environ nanomètres en utilisant par exemple le procédé de dépôt chimique en phase vapeur étant donné que cette pellicule est utilisée en tant que masque pour l'oxydation locale du sub- strat en Si 101 comme cela sera décrit de façon détaillée ci-après. (B Phase opératoire d'enlèvement sélectif de la pellicule résistant à l'oxydation et, de l'implantation d' ions). Comme cela est représenté sur la figure 7 B, afin de retirer de façon sérlective la pellicule de Si 3 N 4 103 sur les parties de la surface du-substrat en Si 101 sur lesquel- les uné-pellicule isolante relativement épaisse, à savoir une pellicule d'oxyde de champ, doit être formée, on forme tout d'abord une pellicule de résine photosensible 104 sur les parties choisies de la surface de la pellicule de Si 3 N 4 103 de manière à servir de masque contre l'attaque chimi- que Dans cet état, les parties à nu de la pellicule de Si 3 N 4 103 sont éliminées au moyen par exemple d'un proces- sus de corrosion plasmatique, qui permet de réaliser une corrosion avec une précision élevée Ultérieurement, afin d'empêcher qu'une couche possédant un type de conductivité opposé à celui du substrat ou à celui de ce qu'on appelle la couche d'inversion ne soit formée dans chacunedes parties de la surface du substrat en Si 101 sur lesquelles la pelli- cule d'oxyde de champ doit être formée, on introduit une im- pureté possédant le même type de conductivité que celui du substrat ou une impureté de type P dans le substrat en Si 101, par l'intermédiaire des parties à nu de la pellicule de Si O 2 102 dans l'état dans lequel la pellicule de résine photosensible 104 est laissée, comme représenté sur la figure 7 B L'implantation ionique est un procédé favorable d'introduction de l'impureté de type P A titre d'exemple, les ions de bore (B), qui sort l'impureté de type P, sont implantés à l'intérieur du substrat en Si 101 avec une énergie d'implantation de 75 ke V La dose des ions est alors égale à 3 x 1012 atomes/cm 2. (C Phase opératoire de formation d'une pellicu- le d'oxyde de champ). La pellicule d'oxyde de champ 105, qui est men- tionnée ci-dessus, est formée dans les zones choisies de la surface du substrat en Si 101 De façon plus spécifique, comme représenté sur la figure 7 C, une fois que la pellicu- le de résine photosensible 104 a été éliminée, on oxyde de façon sélective la surface du substrat en Si 101 en ttili- sant comme masque' la pellicule de Si 3 N 4 103 de manière à former la pellicule de Si O 2 -105 possédant une épaisseur d' environ 950 nanomètres (désignée ci-après sous le terme de "pellicule de Si O 2 de champ") Pendant la formation de cet- te pellicule de Si O 2 de champ 105, les ions de bore déjà implantés sont introduits à l'intérieur du substrat en Si 101 au moyen de la diffusion dite de pénétration ou de re- distribution, de sorte qu'une couche empêchant l'inversion de type P (non représentée) possédant une épaisseur prédé- terminée est formée directement au-dessous de chaque par- tie de la pellicule de Si O 2 de champ 105. (D Phase opératoire d'élimination de la pelli- cule résistant à l'oxydation et de la pellicule d'oxyde). Afin d'exposer ou de mettre à nu les parties de la surface du substrat en Si 101, qui ne sont pas recou- vertes par les pellicules de Si O 2 de champ 105, on élimine la pellicule de Si 3 N 4 103 en utilisant par exemple une so- lution d'acide phosphorique chaud ( H 30 P 4) Ensuite on éli- mine la pellicule de Si O 2 102 en utilisant par exemple une solution d'acide fluorhydrique (HF) Ensuite, comme cela est représenté sur la figure 7 D, on met à nu les parties sélectionnées de la surface du substrat en Si 101 Une vue en plan du réseau de mémoire et du réseau fictif dans 1 ' état dans lequel la pellicule de Si 3 N 4 103 et la pellicu- le de Si O 2 102 ont été éliminées, est représentée sur la figure 8 A En d'autres termes, des vues en coupe dans le cas d'un découpage du substrat le long des lignes X 1 D et X 2 D sur la figure 8 A sont représentées respectivement dans les parties X 1 et X 2 de la figure 7 D Comme cela est repré- senté sur la figure 8 A, bien qu'une partie,dans laquelle chaque condensateur Cs dans la cellule M-CEL doit être for- mé, diffère du point de vue de sa forme d'une partie dans laquelle chaque condensateur Cds dans la cellule D-CEL doit être formé, on donne à ladite première partie une faible étendue de mani Lre qu'elle ait une surface égale à la sur- face de la secondé partie mentionnée. (E.Phase opératoire de formation de la première pellicule isolante). On recouvre la surface du substrat mise à nu dans l'état de la figure 7 D au moyen d'une première couche iso- lante (pellicule de Si O 2) 140 possédant une épaisseur de 75 nanomètres à l'aide d'un traitement thermique dans une at- mosphère oxydante On élimine par attaque chimique la pre- mière pellicule isolante 140 correspondant à la région du condensateur C 5 dans la partie {X 1) servant à former la cel- lule de mémoire et à la région du condensateur Cds dans la partie 4 X 2) servant à former la cellule fictive Ainsi les parties correspondantes du substrat en Si 101 sont mises à nu comme cela est représenté sur la figure 7 E, de sorte que la première couche de silicium polycristallin peut ve- nir en contact direct avec le substrat La première pelli- cule isolanterésultante 140 sert de masque pour la forma-' tion de régions semiconductrices de type N au-dessous des condensateurs Cs et Cds' (F Phase opératoire de dépôt de la première cou- che conductrice). En tant que première couche conductrice pour la formation de l'électrode inférieure du condensateur Cs de la cellule de mémoire, on forme la première couche de silicium polycristallin 141 mentionnée ci-,dessus et possédant une épaisseur comprise entre 100 et 200 nanomètres, sur l'ensemble de la surface du dispositif en utilisant par exemple le procédé de dépôt chimique en phase vapeur Ensuite on forme des-régions semiconductrices de type N+ destinées à servir d'électrodes, situées du côté du substrat, pour le condensa- teur situé dans la cellule de mémoire et pour le condensa- teur situé dans la cellule fictive. On réalise une implantion d'ions d'une impureté de type N +, par exemple d'ions arsenic (énergie d'implanta- tion: 30 ke V, dose: 1 x 1016 atomes/cm 2), en utilisant en tant que masque la première pellicule isolante 140, qui est située au-dessous de la première couche de silicium polycris- tallin 141, ce qui a pour effet que les région B semiconductri- cesde type N+ 143 sont formées dans les parties de la surfa- ce du substrat en Si correspondant à la partie du condensa- teur de la cellule de mémoire et à la partie du condensateur de la cellule fictive, comme cela est représenté sur la fi- gure 7 F La valeur de la résistance de la première couche de silicium polycristallin 141 est réduite par l'implantation d'ions d'arsenic. (G Phase opératoire d'élimination sélective de la première couche conductrice et de formation de la pel- licule de nitrure). Afin de donner à la première couche de silicium polycristallin 141 une forme d'électrode prédéterminée, on élimine de façon sélective cette première couche de silicium polycristallin 141 en utilisant le procédé d'attaque chimi- que photosensible et la laisse subsister sous la forme de l'électrode 141 A du condensateur Cs, comme représenté sur la figure 7 G La corrosion plasmatique, qui permet de réa- liser une corrosion à une précision élevée, est favorable comme procédé d'élimination sélective de la première cou- che de silicium polycristallin 141 Sur la figure 8 B on a représenté la configuration obtenue dans cet état, selon une vue en plan. Ensuite, afin de réaliser la couche diélectrique du condensateur Cs, on forme une pellicule de Si 3 N 4 142 sur l'ensemble de la surface du dispositif et ce sur une épaisseur de 40 nanomètres en utilisant le procédé de dé- pôt chimique en phase vapeur, comme représenté sur la figu- re 7 B Cette pellicule de Si 3 N 4 142 est formée de manière à obtenir une constante diélectrique différente de celle de la couche diélectrique (pellicule de Si O 2) du condensa- teur Cds' Dans ce processus, l'arsenic qui a été introduit dans la surface du substrat fait l'objet de la diffusion dite de pénétration ou de redistribution, si bien que la formation des régions semiconductrices du type N+ 143 des- tinées à constituer les électrodes inférieures des conden- sateurs Cs et Cds est achevée. (H Phase opératoire d'élimination de la pellicule de Si 3 N 4 de la cellule fictive). La pellicule de Si 3 N 4 de la partie (X 2) destinée à former la cellule fictive est soumise à une attaque chi- mique sélective et est éliminée employant en tant que mas- que une pellicule de résine photosensible formée de nouveau, à la suite de quoi on élimine la première pellicule isolan- te 140 correspondant à la même partie Ainsi, comme cela est représenté sur la figure 7 H, les surfaces du substrat en Si 101 dans la partie X 2 et la pellicule d'oxyde de champ , qui en est proche, sont mises à nu. (I Phase opératoire de formation de la première pellicule d'isolant de grille). Sur la surface à nu ou dégagée du substrat en Si 101 dans la partie (X 2) destinée à former la cellule D-CEL, on dépose une première pellicule d'isolant de gril- le 144 afin de réaliser la couche diélectrique du conden- sateur Cds situé dans la cellule fictive C'est-à-dire que, comme cela est représenté sur la figure 7 I, on forme la pellicule d'oxyde 144 possédant une épaisseur d'environ 40 nanomètres sur la surface à nu du substrat en Si de la par- tie (X 2) de la cellule fictive moyennant la mise en oeuvre d'une oxydation thermique Compte tenu de l'oxydation ther- mique, les parties de la surface du Si 3 N 4 situées dans la partie (X 1) servant à former la cellule de mémoire et dans la partie (X 3) servant à former le circuit périphérique sont oxydées simultanément de sorte qu'il se forme une pel- licule d'oxyde mince 139 possédant une épaisseur d'environ 4 nanomètres, comme cela est représenté sur la figure 7 I. (J Phase opératoire de dépôt de la seconde cou- che conductrice)>. Afin de réaliser les électrodes supérieures des condensateurs Cà et Cds dans la cellule de mémoire et dans la cellule fictive, on forme une seconde couche de silicium polycristallin servant de seconde couche conductrice 1 '45 sur l'ensemble de la surface du substrat en Si 101, et ce sur une épaisseur de 400 nanomètres en utilisant le procé- dé de dépôt chimique en phase vapeur On dépose la couche de silicium polycristallin 145 formée sur la cellule de mé- moire, au-dessus de la pellicule de Si 3 N 4 142, moyennant 1 ' interposition de la pellicule d'oxyde mince 139 Une impu- reté de type N, par exemple du phosphore, est introduite à l'intérieur de ce silicium polycristallin au moyen du processus de diffusion dans le but d'abaisser la valeur de la résistance de la seconde couche de silicium polycris- tallin 145 Il en résulte que la valeur de la résistance de la couche de silicium polycristallin-prend une valeur égale à environ 16 Q/n Ensuite on élimine de façon sélec- tive la seconde couche de silicium polycristallin 145 au moyen d'un traitement d'attaque chimique qui met en oeuvre une pellicule de résine photosensible formant masque de manière à former une seconde couche de silicium polycris- tallin 145 A servant d'électrode supérieure du condensateur C de la cellule de mémoire, une seconde couche de silicium s polycristallin 145 B servant d'électrode supérieure du con- densateur Ces de la cellule fictive et une seconde couche de silicium polycristallin 145 C servant de partie de rac- cordement entre ces secondes régions de silicium polycris- tallin et la ligne Vss L' comme cela est représenté sur la figure 7 J. (K Phase opératoire d'élimination de la pellicu- le de nitrure). En utilisant telle quelle la configuration de la pellicule de résine photosensible utilisée dans la phase opératoire précédente, on élimine par attaque chimique les parties à nu de la pellicule de Si O 2 139 et de la pellicu- le de Si 3 N 4 142, à savoir la pellicule de Si O 2 139 et la pellicule de Si 3 N 4 142 non recouvertes par la seconde de silicium polycristallin 145 Ensuite, en utilisant la mê- me pellicule de résine photosensible à titre de masque, on élimine par attaque chimique la première pellicule de sili- cium polycristallin 141 A dans une partie à nouveau mise à nu et on lui donne la forme qui est représentée sur la fi- gure 7 A Ainsi la première couche de silicium polycristal- lin 141 A, qui a été mise sous la forme telle que représen- tée sur la figure 8 B, selon une vue en plan, prend la for- me telle que représentée sur la figure 6 B C'est-à-dire que la forme finale de la première couche de silicium po- lycristallin 141 A est déterminée par la forme de la secon- de couche de silicium polycristallin 155 A, et les parties d'extrémité soumises à attaque chimique des deux couches se correspondent en raison des opérations d'attaque chimi- que effectuées avec le même masque Par conséquent on peut dire que la capacité du condensateur Cs est déterminée par la forme de la seconde couche de silicium polycristallin A Il n'y a pas la dispersion de la capacité du conden- sateur Cs imputable au défaut de positionnement entre la configuration de la pellicule d'oxyde de champ et la confi- guration de la première couche de silicium polycristallin servant à former l'électrode supérieure du condensateur Cs, ni la dispersion de l'attaque chimique de la pellicule d'oxyde pour la formation de la première couche d'isolant de grille destinée à servir de diélectrique pour le conden- sateur Cs, etc, comme dans le cas de l'art antérieur. (L Phase opératoire d'élimination de la premiè- re pellicule isolante et de la première pellicule d'isolant de grille). Ensuite, en utilisant la même structure de pelli- cule de résine photosensible en tant que masque, on élimine * par attaque chimique toutes les parties à nu de la premiè- re pellicule isolante 140 (épaisseur 75 nanomètres) et de la première pellicule d'isolant de grille 144 (épaisseur nanomètres), de manière à dégager le substrat 101 comme cela est représenté sur la figure 7 L Comme solution pour réaliser cette attaque chimique, on recommande d'utiliser une attaque chimique avec de l'acide fluorhydrique ou un acide analogue, qui possède une action corrosive sur le Si O 2, mais non sur le silicium, afin d'empêcher une atta- -2 que chimique de la surface du substrat 101. Sur la figure 8 C on a représenté selon une vue en plan une forme obtenue dans cet état C'est-à-dire que les vues en coupe dans le cas de coupes dans le-sub- trat prisent suivant les lignes X et X 2 L sur la figure JL r a igr 8 C sont représentés respectivement en X 1 et X 2 sur la: fi- gure 7 L. (M Phase opératoire de formation de la seconde pellicule d'isolant de grille). Afin de réaliser la pellicule d'isolant de gril- les des transistors MISFET dans la cellule M-CEL dans la cellule D-CEL et dans le circuit périphérique, on forme une seconde pellicule d'isolant de grille 146 sur la surface à nu du substrat en Si 101, comme représenté sur la figure 7 M C'est-à-dire que la surface à nu du substrat Si 101 est oxydée thermiquement, de manière à former la seconde pellicule d'isolant de grille (pellicule de Si O 2) 146 possédant une épaisseur d'environ 50 nanomètres Simulta- nément on forme une pellicule d'oxyde (pellicule de Si O 2) 147 sur la surface de la seconde couche de silicium poly- cristallin 145, et ce sur une épaisseur comprise entre 100 et 150 nanomètres. Ensuite, afin de régler les tensions de seuil des transistors MISFET Q SiQ 53 ' Q 56 et Q 57 possédant de basses tensiornsde seuil comme indiqué sur la figure 1, on réalise une implantation d'ions d'une impureté de ty- pe P, par exemple des ions de bore, dans l'ensemble de la surface du substrat à travers ur seconde pellicule de Si O 2 de grille 146 (énergie d'implantation: 75 ke V, dose: 2,4 x 1011 atomes/cm 2). Ultérieurement, afin de régler les tensions de seuil des transistors MISFET possédant des tensions de seuil élevées comme représenté sur la figure 1, par exem- ple du transistor MISFET Q 1 situé dans la cellule M-CEL, des transistors MISFET QD 1 et QD 2 situés dans la cellule D-CEL et des transistors MISFET Q 54 et Q 55 situés dans la partie ou le circuit de régénération active, on forme une pellicule de résine photosensible sur les régions des transistors MISFET QS Q 53 ' Q 56 et Q 57 en tant que mas- que pour l'implantation ionique, et on réalise une implan- tation d'ions de bore dans cet état (énergie d'implanta- tion: 75 ke V, dose d'ions: 1 x 1011 atomes/cm 2). Ensuite on forme le trou de contact, qui sert à relier une électrode 25 de chaque condensateur CD 11 direc- tement à la région semiconductrice de type N+ 22 du tran- sistor MISFET Q 54 comme cela a été expliqué en référence à la figure 4, à savoir ce qu'on appelle le trou de con- tact direct, en réalisant une attaque chimiqoe sélective de la seconde pellicule de Si O 2 de grille. (N Phase opératoire de dépôt de la troisième couche conductrice et de formation des régions de sour- ce et de drain). On forme une troisième couche conductrice sur l'ensemble de la surface du substrat en Si 101 de maniè- re à l'utiliser pour former les électrodes de grille de tous les transistors MISFET et les couches de cabla- ge Ed tant que troisième couche conductrice, on forme une troisième couche de silicium polycristallin 148 par exemple sur l'ensemble de la surface du substrat en Si 101, et ce sur une épaisseur de 350 nanomètres en utili- sant le procédé de dépôt chimique en phase vapeur Ulté- rieurement, on introduit une impureté de type N, par exemple du phosphore dans cette couche de silicium poly- cristallin en utilisant le procédé de diffusion de maniè- re à abaisser La valeur de la résistance de cette couche et l'on amène cette résistance à une valeur égale à envi- ron 10 n/cm On élimine de façon sélective la troisième couche de silicium polycristallin 148 de manière à lui donner une forme prédéterminée d'électrode ou de cabla- ge, en utilisant le procédé d'attaque chimique photosen- sible Comme cela est représenté sur la figure 7 N, une fois réalisée l'attaque chimique photosensible, la couc- che de silicium 148 forme les lignes de transmission de mot WL 11-WL 1 _ 6, les lignes fictives de transmission de mots DWL 1-DWL 1-2 et les lignes de transmission de signaux de commande O O DC-L 2 représentées sur la figure 5, et forme également la ligne 0 rg-L de transmission dessignaux de commande du circuit de régénération active, les élec- trodes des condensateurs C Bll, CB 12 et les électrodes de grille des transistors MISFET Q 1 S-Q 53 représentés sur la figure 1. Afin d'empêcher la contamination des parties de la surface, dans lesquelles les régions de source et les régions de drain des transistors MISFET doivent être formées, on recouvre la surface à nu du substrat en Si 101 au moyen d'une pellicule de Si O 2 149 possédant une épaisseur de 10 nanomètres au moyen de l'oxydation thermique de la surface, f comme représenté sur la figure 7 N En même temps que la for- mation de la pellicule de Si Oz 149, on oxyde des surfaces des lignes de transmission de mots WL 1 _-WL 6 ' des lignes fictives de transmission de mots DWL 1 1 ' DWL 1 _ 2, des lignes de transmission de signaux de commande O DC-L 1 ' O DC-L 2 ' des électrodes des condensateurs C Bll, CB 12 et des électrodes de grille des transistors MISFET Q 51-Q 53 ' qui sont consti- tués par la troisième couche de silicium polycristallin. Il en résulte que ces surfaces sont recouvertes par la pellicule de Si O 2 149 possédant une épaisseur d'environ 30 nanomètres, conmxte cela est représenté sur la figure 7 N. Ensuite, comme cel-a est illustré sur cette figu- re 7 N, on réalise l'implantation d'ions d'une impureté de type N, par exemple d'arsenic, à travers la pellicule de Si O 2 149 (énergie d'implantation: 80 ke V, dose: 1 x 1016 2 2 atomes/cm) de manière à former les régions de source et de drain 150 des transistors MISFET La forme obtenue à cet instant est représentée selon une vue en plan sur la figure 8 D C'est-à-dire que les vues en coupe obtenues en coupant le substrat suivant les lignes X 1 N et X 2 N sur la figure 8 D sont représentées en X 1 et X 2 sur la figure 7 N. (O Phase opératoire de formation de la pelli- cule isolante inter-couches et du trou de contact). Une pellicule isolante inter-co Uches est formée sur l'ensemble de la surface du substrat en Si 101 De façon plus spécifique, comme cela est représenté sur la figure 70, on forme une pellicule isolante intercouches, par exemple une pellicule de verre aux phosphosilicates (PSG) 151 possédant une épaisseur d'environ 800 nanomé- tres sur l'ensemble de la surface du substrat en Si 101. Cette pellicule de PSG 151 sert également de getter pour des ions de sodium (Na) qui ont une influence nuisible sur les caractéristiques des transistors MISFET. Ensuite on forme des trous de contact dans la pellicule de PSG 151, c'està-dire que, comme représen- té sur la figure 70, on soumet à une attaque chimique sélective la pellicule de PSG 151 de manière à former les trous de contact CH lo-CH 104 ' Ensuite on soumet la pellicule de PSG 151 à untraitement thermique à une température d'environ 10000 C de manière à l'aplatir Par suite du traitement thermique effectué à cet instant, l'impureté formée d'ions d'arsenic implantés fait l'objet d'une diffusion de pénétration ou de redistribution, de sorte que la formation des régions semiconductrices de type N+ 150 possédant une profondeur pré-déterminée est achevée. (P Phase opératoire de formation de la qua- trième couche conductrice). Afin de former la ligne d'alimentation en énergie Vss-L et les lignes de transmission de données DL 1-l DL 11; DL 1-2 et DL 1-2 représentées sur la figure 1, on forme tout d'abord une quatrième couche conductri- ce, par exemple une couche d'aluminium possédant une épaisseur de 1200 nanomètres sur l'ensemble de la surfa- ce du substrat en Si 101 Ensuite on soumet à une atta- que chimique sélective cette couche d'aluminium de ma- nière à former la ligne d'alimentation en énergie Gss L' la ligne de transmission de données DL 1 et la couche de cablage 152 comme représenté sur la figure 7 P. La formation de la mémoire D-1 AM de la présen- te forme de réalisation est achevée de la manière in- diquée précedemment. La mémoire D-RAM conforme à la présente forme de réalisation présente les avantages suivants: 1) La densité d'intégration peut être accrue. La pellicule de Si N dont la constantediélec- trique relative est égale à 7 8,est utilisée essentielle- ment pour constituer le diélectrique du condensateur Cs de la cellulede mémoire et la pellicule de Si O 2, dont la cons- tante diélectrique relative est égale à 3,5 4, c'est-à- dire à une valeur égale à environ la moitié de la valeur de la constante de la pellicule de Si 3 N 4, est utilisée pour servir de diélectrique pour le condensateur Cds situé dans la cellule fictive, ce qui a pour effet que les sur- faces de Cs et Cds peuvent être rendues essentiellement égales tout en maintenant le rapport de leurs capacités à la valeur 2:1 Par conséquent la différence des taux de variation (ou des variations) des surfaces des deux condensateurs, attribuées aux fluctuations des condi- tions de fabrication inévitables lors de la mise en oeu- vre du processus de fabrication, peut être réduite de façon remarquable, et la limitation de ta réduction de la surface de Cs, qui était attribuée à Cds, est supprimée. C'est pour cette raison que l'on peut donner à la surface de Cs une valeur égale à environ la moitié de celle exis- tant dans l'art antérieur Etant donné que la surface de Cs occupant une partie importante du réseau de mémoire est de- venue faible, on peut donner de faibles dimensions au ré- seau de mémoire occupant 50 60 % de la surface de la microplaquette, si bien que la densité d'intégration est accrue. Etant donné que l'on peut former Cs de manière qu'il s'étende sur la pellicule d'oxyde de champ, on peut utiliser efficacement des parties en forme de bec d'oiseau et des parties de champ et on peut accroître dans cette me- sure, de façon supplémentaire, la densité d'intégration. 2) Le rapport des capacités de Cs et Cds peut être obtenu essentiellement comme une valeur de conception. Dans l'art antérieur il était nécessaire tout d'abord d'éliminer préalablement une pellicule d'oxyde exis- tant à la surface du substrat afin de former les couches diélectriques de C et Cds Compte tenu de la dispersion de l'attaque chimique mise en oeuvre pour ce faire dans les parties en forme de bec d'oiseau, les surfaces des couches diélectriques de Cs et de Cds présentaient des fluctuations importantes Au contraire, lorsque Cs est réalisé avec une structure empilée comme selon la présen- te invention, un tel inconvénient ne se présente pas et l'on peut donner à Cs une capacité ayant une valeur sen- siblement égale à une valeur théorique de conception. En outre la dispersion de la surface de Cs possé- dant une capacité importante par unité de surface est sup- primée étant donné que l'on donne à Cs la forme d'une structure empilée Par conséquent le rapport des capaci- tés de C et de C 5 S peut être obtenu essentiellement s comme une valeur de conception théorique. 3) L'inversion des données due à des particu- les a peut être réduite. Par suite de la réduction de surface-de C 5, la probabilité de pénétration de particules a diminue En ou- tre le condensateur Cs possède la structure sandwich du silicium polycristallin Par conséquent la neutralisation d'une couche d'inversion de type N par des trous créés par les particules a ne se produit pas de sorte que l'inver- sion des données imputable aux particules a peut être ré- duite de façon remarquable. 4) Le retenue ou le maintien des données peut être stabiliséeen utilisant Vss. Etant donné que les électrodes (couches de sili- cium polycristallin) des condensateurs C S Cds sont mises à la masse (MASSE), on peut conserver des données stables par rapport aux données basées sur une méthode selon laquel- leon applique aux électrodes une tension d'alimentation Vcc ( 5 V) Avec la méthode d'application de la tension d'alimen- tation Vcc, il se produit une variation de la capacité par suite d'une fluctuation dans la tension d'alimentation et les données mémorisées dans les condensateurs Cs, Cds deviennent instables. > Les condensateurs peuvent être stabilisés au moyen du procédé de fabrication. Conformément à la présente forme de réalisation, il est possible d'empêcher que la couche de silicium poly- cristallin soit déposée directement sur la pellicule de Si 3 N 4 du condensateur C s -Afin de modérer la contrainte thermique imputable à la différence entre les coefficients de dilatation thermique de la couche de silicium polycris- tallin et de la couche de Si 3 N 4, alors que simultanément la pellicule de Si 3 N 4 est oxydée thermiquement de manière à former la pellicule mince de Si O 2 à la surface de ladite pellicule, on forite la pellicule de Si O 2 qui constitue la couche diélectrique du condensateur Cds' En outre aucune phase opératoire indépendante n'est nécessaire dans ce but et le condensateur C sta- s ble est réalisé sans aucun accroissement du nombre des phases opératoires. En se référant maintenant aux figures 9 11 B, on va décrire la seconde forme de réalisation de la pré- sente invention Cette forme de réalisation est un exem- ple dans lequel la structure de la cellule fictivre de la première forme de réalisation décrite précédemment (se ré- férer à la figure 3) est remplacée par une structure repré- sentée sur la figure 9 Le reste de la construction in- cluant la structure de la cellule de mémoire,etc, est identique au cas de la première forme de réalisation. Par conséquent l'explication concernant;'la présente for- me de réalisation sera axée sur la cellule fictive. La figure 9 représente la structure de la cel- lule D-CEL Sur la figure la référence 3 C désigne une pellicule de Si O 2 mince, les références 11 14 désignent une région semiconductrice du type N +, la référence 15 a r ' désigne une première couche de silicium polycristallin, la référence 15 b désigne une seconde couche de silicium polycristallin, la référence 16 désigne une région semi- conductrice-de type N+, les références 17 et 18 désignent des troisièmes couches de silicium polycristallin et la référence 19 désigne une couche d'aluminium. Un condensateur Cds situé dans la cellule D-CEL possède une électrode, une couche diélectrique et son au- tre(électrode qui sont constituées respectivement par la première couche de silicium polycristallin 15 a, par la pellicule d'oxyde superficiel (pellicule de Si O 2) 3 C de la couche de silicium polycristallin i 5 a et par la sécon- de couche de silicium polycristallin 15 b La région semi- conductrice de type N+ 16 est formée en contact direct avec l'électrode inférieure (la première couche de silicium polycristallin 15 a) du condensateur Cds' et l'électrode su- périeure (la seconde couche de silicium polycristallin 15 b) est raccordée à une ligne Vss (MASSE). Etant donné que les transistors MISFET Q et QD 2 situés dans la cellule DCEL sont les mêmes que dans la figure 3, les mêmes parties sont affectées des mêmes chiffres de référence et ne seront pas décrites à nouveau. Par conséquent, dans cette forme de réalisation, les condensateurs Cs et Cds sont formés respectivement par des organes empilés qui sont des structures sandwich formées des couches de silicium polycristallin incluant la pellicule de Si 3 N et la pellicule de Si O 2 en tant que couches diélectriques-Naturellement un condensateur Cs situé dans la cellule de mémoire utilise du Si 3 N 4 pos- sédant une constante diélectrique électrique élevée avec une constante diélectrique relative égale à 7 8, en tant que couche diélectrique agissant essentiellement comme ca- pacité, tandis que le condensateur Cds situé dans la cellu- le fictive utilise du Si O 2 possédant une constante diglec- trique relativement faible, avec une constante diélectrique relative de 3,4 4, en tant que couche diélectrique agis- sant essentiellement comme capacité Les surfaces de ces dôn&ngàtêUrg Sont dimensionnées de manière a etre appro- ximativement égales. On va décrire en référence aux figures 1 OA-10 G le procédé de fabrication de la màémoire D-RAM selon la se- conde forme de réalisation Sur les figures respectives, les régions X 1, X 3 et X 3 représentent des vues en coupe des mêmes parties que les- régions X 1, X 2 et X 3 sur les figures 7 A 7 P, selon l'ordre des phase opératoires. Lors de la fabrication de cette seconde forme de réali- sation, les phases opératoires de fabrication de la pre- mière forme de réalisation illustrées sur les figures 7 A- 7 F sont effectuées de façon similaire Par conséquent on obtient la structure représentée sur la figure 7 F Ensui- te on met en oeuvre successivement les phases opératoires suivantes. (A Phase opératoire d'enlèvement sélectif de la première couche conductrice et de la formation de la pellicule de nitrure). Pour donner à la première couche de silicium poly- cristallin 141 des fonresd'électrodes prédéterminées, on élimine sélectivement cette première couche de silicium polycristallin 141 en utilisant le procédé d'attaque chi- mique photosensible en laissant subsister ladite couche de manière à former les électrodes 141 A et 141 B des conden- sateurs Cs et Cds tels que représentés sur les figures 10 A. La corrosion plasmatique permettant de réaliser une corro- sion avec une précision élevée est favorable en tant que processus d'élimination sélective en ce-Mui concerne la première couche de silicium polycristallin 141 Sur la fi- gure 11 A on a représenté, selon une vue en plan, la confi- guration obtenue dans cet étape. Puis, afin de réaliser la couche diélectrique du condensateur Cs, on forme une pellicule de Si 3 N 4 142 sur l'ensemble de la surface, et ce sur une épaisseur de nanomètres, en utilisant un procédé de dépôt chimique en phase vapeur comme représenté sur la figure 10 A Cette pellicule de Si 3 N 4 142 est forméede manière à établir une constante diélectrique différent de celle de la couche diélectrique (pellicule de Si O 2) du condensateur Cds' Au cours de ce processus, l'arsenic qui a été introduit dans la surface du substrat fait l'objet d'une diffusion de pénétration ou de redistribution, de sorte que les régions semiconductrices de type N+ 143 destinées à constituer les électrodes inférieures des condensateurs Cs et Cds sont formées. (B Phase opératoire de l'élimination de la pel- licule de Si 3 N de la cellule fictive). On soumét à une attaque chimique sélective la pellicule de Si N 4 142 de la partie (X 2) de manière à for- mer la cellule fictive et on l'élimine en utilisant comme masque une pellicule de résine photosensible à nouveau formée Ainsi, comme cela est représenté sur la figure 10 B, on met à nu les surfaces de la première couche de silicium polycristallin 14 i B et de la première pellicule isolante dans la partie X 2 et la pellicule d'oxyde de champ 105 au voisinage de cette partie. (C Phase opératoire de formation de la pellicule de Si O 2 de la cellule fictive). Sur la surface à nu de la première couche de si- licium polycristallin 141 B située dans la partie (X 2) ser- vant à former la cellule D-CEL, on forme une seconde pelli- cule isolante (pellicule de Si O 2) 144 afin de réaliser la couche diélectrique du condensateur Cds situé dans la cel- lule fictive C'est-à-dire, que, comme cela est représenté sur la figure 10 C, la surface à nu de la première couche de silicium polycristallin 141 B située dans la partie (X 2) de la cellule fictive est recouverte par une pellicule d' oxyde (pellicule de Si 02) 144 possédant une épaisseur d' environ 40 nanomètres, au moyen d'une oxydation thermique de ladite couche Par suite de cette oxydation thermique, les parties de la surface du Si 3 N 4 situées dans la partie (X 1) et destinéesà former la cellule de mémoire, et la partie (X 3) destin G à former le circuit périphérique sont simultanément oxydées de sorte qu'il se produit la forma- tion d'une pellicule d'oxyde mince 139 possédant une épais- seur d'environ 4 nanomètres, comme cela est représenté sur la figure 1 OC. (J Phase opératoire de dépôt de la seconde cou- che conductrice). Afin de réaliser les électrodes supérieures des condensateurs Cs et Cds dans la cellule de mémoire et dans la cellule fictive, on forme une seconde couche de silicium polycristallin 145 servant de seconde couche conductrice sur l'ensemble de la surface du-substrat, et ce sur une épais- seur de 400 nanomètres, en utilisant le procédé de dépôt chimique en phase vapeur La couche de silicium polycris- tallin 145 formée sur la cellule de mémoire est déposée par-dessus la pellicule de Si 3 N 4 142 moyennant l'interpo- sition de la pellicule d'oxyde mince 139 Une impureté de type N, par exemple du phosphore, est introduite dans ce silicium polycristallin au moyen du procédé de diffusion afin d'abaisser la valeur de la résistance de la seconde couche de silicium polycristallin 145 Il en résulte que la valeur de la résistance de la couche de silicium poly- cristallin devient égaleà environ 16 n/a- Ensuite on éli- mine de façon sélective de la seconde couche de silicium polycristallin 145 en utilisant un processus d'attaque chimique qui met en oeuvre comme masque&une pellicule de résine photosensible, de manière à former une seconde cou- che de silicium polycristallin 145 A destinée à constituer l'électrode supérieuxedu condensateur Cs de la cellule de mémoire, et une seconde couche de silicium polycristallin 145 B servant d'électrode supérieure du condensateur Cds de la cellule de mémoire fictive, et une seconde couche de silicium polycristallin 145 C servant de partie de raccor- dement entre ces secondes couches de silicium polycristal- lin et la ligne Vss-L comme cela est représenté sur la figure 10 D. (E Phase opératoire de conformation de C 5 et Cds). En utilisant la forme ou la structure de la pel- licule de résine photosensible obtenue lors de la précéden- * te phase opératoire, telle quelle est, on élimine par atta- que chimique les parties à nu de la pellicule de Si O 2 139 et de la première pellicule isolante 140 En outre en uti- lisant la même pellicule de résine photosensible en tant que masque, on élimine par attaque chimique les premières couches de silicium polycristallin 141 A et 141 B, dans des parties à nouvetu à nu, et on leur donne des formes telles que représentées sur la figure 1 OD Ainsi les premières couches de silicium polycristallin 141 A et 141 B, qui ont présenté les formes telles qu'indiquées sur la figure li A en plan, deviennent ce qui est décrit ci-dessus Les for- mes définitives des premières couches de silicium poly- cristallin 141 A et 141 B sont déterminées par les formes des secondes couches de silicium polycristallin 141 A et 141 B, et les parties d'extrémité, ayant subi l'attaque chimique, de ces deux couches se correspondent, étant don- né que les opérations d'attaque chimique sont réalisées avec le même masque Par conséquent on peut dire que les capacités des condensateurs Cs et Cds sont déterminéespar les formes des secondes couches de silicium polycristal- lin 145 A et 145 B Il n'y a pas les dispersions des capaci- tés des condensateurs Cs et Cds imputables aux défauts de positionnement entre la structure de la pellicule d'oxyde de champ et les structures des premières couches de sili- cium polycristallin constituant les électrodes supérieures des condensateurs Cs et Cds, ni la dispersion provoquée par l'attaque chimique des pellicules d'oxyde en vue de la for- mation des premières pellicules d'isolant de grille cons- tituant les diélectriques des condensateurs Cs et Cds, etc, comme c'était le cas dans l'art antérieur. En outre en utilisant la même structure ou configuration de la pellicule de résine photosensible en tant que masque, toutes les parties à nu de la pel- licule Si O 2 sont éliminées par attaque chimique, afin de mettre à nu ainsi le substrat 101 comme représenté sur la figure 10 E En tant que solution pour la réali- sation de cette attaque chimique, il est recommandé d'l utiliser une attaque chimique avec de l'acide fluorhy-. drique ou analogue, qui possède une action corrosive sur le Si O 2, mais pas sur le silicium, afin d'empêcher que la surface du substrat 101 ne soit soumise à une attaque chimique. Sur la figure 11 B on a représenté selon une vue en plan, une configuration de l'état obtenu C'est- à-dire que les vues en coupe dans le cas d'une coupe du substrat suivant X 1 K et X 2 K selon la figure 1 l B sont représentées respectivement en Xl et X 2 sur la figure E. (F Phase opératoire de formation de la pel- licule d'isolant de grille). Afin de réaliser la pellicule d'isolant de grille des transistors MISFET dans la cellule M-CEL, dans la cellule D-CEL et dans le circuit périphérique, on forme une pellicule d'isolant de grille 146 sur la surface à nu du substrat en Si 101, comme représenté sur la figure 10 F C'est-à-dire que la surface à nu du substrat en Si 101 est oxydée thetmiquement, ce qui a pour effet de former la pellicule d'isolant de grille (pellicule de Si O 2) 146 possédant une épaisseur d'environ 50 nanomètres Simultanément on forme une pellicule d'oxyde (pellicule de Si O 2) 147 à la surface de la seconde couche de silicium polycristallin 145, et ce sur une épaisseur entre 100 et 150 nanomètres. Grâce à la mise en oeuvre des phases opératoi- res indiquées ci-dessus on obtient une structure repré- sentée sur la figure 10 F Cette structure correspond à la structure de la première forme de réalisation représentée sur les figures 7 M Ensuite on effectue, de la même maniè- re que dans le cas de la première forme de réalisation, 1 ' implantation ionique pour réaliser le réglage des tensions de seuil des transistors MISFET et la formation de trous de contact direct De plus on met en oeuvre de façon si- milaire les phases opératoires de fabrication illustrées sur les figures 7 N-7 P en liaison avec le première forme de réalisation. La réalisation de la mémoire D-RAM de la pré- sente réalisation est achevée avec le mode opératoire indiqué précédemment. La mémoire D-RAM selon la présente forme de réali- sation présente les avantages de la première forme de réa- lisation antérieure et en outre fournit les avantages ( 2) et ( 3) tels qu'indiqués ci-dessous. 2) Le rapport des capacités de Cs et de Cds peut être obtenu essentiellement comme une valeur de conception théorique. Dans l'art antérieur, il était nécessaire d'enle- ver préalablement une pellicule d'oxyde existant sur la surface du substrat en vue de formerles couches diélectri- que de C 5 et Cds Compte tenu de la dispersion de l'atta- que chimique mise en oeuvre à cet effet dans les parties en forme de bec d'oiseau, les surfaces des couches diélec- triques de C et de Cds présentaient des fluctuations im- portantes Au contraire, lorsque Cs et Cds sont réalisés selon les structures empilées comme dans la présente in- vention, un tel inconvénient ne se présente pas et on peut donner au condensateurs C et Cds des valeurs de capacité essentiellement égales aux valeurs théoriques de concep- tion. Les capacités des deux condensateurs C et Cds dépendent de la condition du positionnement de la seconde couche de silicium polycristallin par rapport à la premiè- re couche de silicium polycristallin C'est-à-dire que ces capacités sont déterminéOesde telle manière que les parties de la première couche de silicium polycristallin sont à nou- veau soumises à une attaque chimique en rapport avec les structures ou configurations de la seconde couche de sili- cium polycristallin les parties devant être à nouveau at- taquées chimiqoenent scnt, dans les deux condensateurs Cs et Cds' des emplacements o les structures sont resserrées et étroites de sorte qusl'on peut rendre faibles les variations des capacités respectives elles-mêmes, attribuées aux écarts de positionnement En outre étant donné que les électrodes supérieures et inférieures des deux condensateurs Cs et Cds- sont formés respectivement au moyen des mêmes phases opéra- toires, il est possible de rendre faible la variation du rapport des capacités, attribuée à des écarts de positionne- ment Par conséquent on peut obtenir comme rapport-des capa- cités de Cs et de Cds' la valeur théorique de conception. 3) L'inversion des données due à des particules a peut être réduite. Compte tenu du fait que la surface de Cs est plus petite que dans le cas de l'art antérieur, la proba- bilité de pénétration de particules a est diminuée En outre les condensateurs Cs et Cds possèdent les structu- res sandwich du silicium polycristallin Par conséquent la neutralisation des couches d'inversion de type N par des trous créés par des particules a ne se produit pas de sor- te que l'inversion des données imputable aux particules a peut être remarquablement réduite. Ci-après on va décrire en référence aux dessins, des formes de réalisation dans lesquelles la présente in- vention est appliquée à une mémoire D-RAM du type à lignes de transmission de bits ouvertes. Une partie d'un circuit de mémoire D-RAM conforme à la troisième forme de réalisation de la présente invention est représenté sur la figure 2. Sur cette figure, pour conserver la clarté du des- sin, on a représenté une cellule de mémoire M-CEL et une mémoire fictive D-CEL en liaison avec un couple de lignes formé d'une ligne de transmission de mots W et d'une ligne fictive de transmission de mots DW et un coupe de lignes complémentairesde transmission de données D, D, mais des cellules respectives sont raccordées de façon similaire à d'autres lignes de transmission de mots et à d'autres li- gnes de transmission de données La cellule M-CEL est cons- tituée par un condensateur de stockage ou mémorisation Cs qui sert à stocket des charges correspondant à la valeur lo- gique d'un signal logique, et par un transistor MISFET à savoir un MISFET de transfert QM qui reçoit un signal de mot sur sa grille et qui est raccordé à un amplificateur de lecture ou de détection S A par l'intermédiaire de la ligne de transmission de données D D'autre part la cellu- le fictive D-CEL, qui sert à fournir la référence de la comparaison du niveau avec la cellule M-CEL,est constituée par un condensateur Cds qui possède une capacité dont la valeur est égale à environ la moitié de la capacité du con- densateur C, un transistor MISFET QD 1 qui reçoit un signal de mot fictif sur sa grille et qui est raccordé à l'amplifi- cateur de détection S A par l'intermédiaire de la ligne de transmission de données D, et un transistor MISFET QD 2 qui est utilisé pour décharger les charges situées dans le con- densateur Cds Comme cela est représenté sur la figure, dans la mémoire DRAM du type à lignes de transmission de bits ouvertes, les lignes complémentaires appariées transmission de données D et D s'étendent vers la droiteet vers la gauche à partir de l'amplificateur de détection S A. Par conséquent, conformément aux première et seconde formes de réalisation, la cellule de mémoire et la cellule fictive qui lui correspond, sont disposées en étant distantes sur la droite et sur la gauche de l'amplificateur de détection. La structure de la cellule M-CEL de la figure 12 conforme à cette troisième forme de réalisation est représentée sur la figure 13 Sur cette figure, la référence 1 désigne un sub- strat semiconducteur de type P, la référence 2 une pellicu- le d'oxyde de champ, la référence 3 une seconde pellicule d'oxyde de grille, la référence 3 a une pellicule diélectri- que possédant une constante diélectrique élevée, les réfé- rences 4 et 5 des régions semiconductrices de type N, la référence 6 a une première couche de silicium polycristal- lin, la référence 6 b une seconde couche de silicium poly- cristallin, la référence 30 une troisième couche de sili- cium polycristallin et la référence 31 une couche d'alumi- nium. Le condensateur de stockage C situé dans la s cellule M-CEL possède une électrode, une couche diélec- trique et son autre électrode constituées respectivement par la première couche de silicium polycristallin 6 a, par la pellicule isolante de nitrure semiconducteur 3 a, c'est- à-dire une pellicule de Si 3 N 4, et par la seconde couche de silicium polycristallin 6 b L'électrode supérieure (la seconde couche de silicium polycristallin 6 b) du con- densateur Cs est placée à une tension VDD. Le substrat, la région de source, la région de drain, la pellicule d'isolant de grille et l'électrode de grille du transistor MISFET QM situé dans la cellule M-CEL sont constitués respectivement par le substrat semiconduc- teur de type P 1, la région semiconductrice de type N+ 4, la région semiconductrice de type N+ 5, la seconde pelli- cule d'isolant de grille formée d'un oxyde semiconducteur (pellicule de Si O 2) 3 et par la troisième couche de sili- cium polycristallin 30, mentionnées précédemment La troi- sième couche de silicium polycristallin 30 est raccordée à la couche d'aluminium 31 en tant que par exemple-'ligne de transmission de mots W représentée sur la figure 12. La région semiconductrice de type N+ 5 est utilisée en tant que ligne de transmission de données D. La figure 14 représente la structure de la mé- moire D-CEL de la figure 12 Sur la figure 14, la réfé- rence 29 désigne une première pellicule d'isolant de gril- le (pellicule de Si O 2), les références 11, 14 et 16 dési- gnent des régions semiconductrices de type N +, la référen- ce 15 désigne une seconde couche de silicium polycristal- lin, les références 32 et 33 désignent des troisième cou- ches de silicium polycristallin et les références 34 et 35 désignent de scouches d'aluminium. Le condensateur C ds situé dans la cellule D-CEL possède une électrode, une couche diélectrique et son au- tre électrode constituées respectivement par la seconde couche de silicium polycristallin 15, la première pellicu- le d'isolant de grille 29 et une région semiconductrice de type N+ 16 L'électrode supérieure (la seconde couche de silicium polycristallin 15) du condensateur Cds est placée à la tension VDD. Le substrat, la région de drain, la région de source, la pellicule d'isolant de grille et l'électro&de grille du transistor MISFET Q Dl situé dans la cellule D- CEL sont constitués respectivement par le substrat semicon- ducteur de type P 1, la région semiconductrice du type N 11, la région semiconductrice de type N+ 16, la seconde pel- licule d'isolant de grille (pellicule de Si O 2) 3 et la troi- sième couche de silicium polycristallin Cette troisième couche de silicium polucristallin 32 est raccordée à la couche d'aluminium 34 en tant que par exemple ligne fictive de transmission de mots DW représentée sur la fi- gure 12 Le substrat, la région de drain, la région de source, la pellicule d'isolant de grille et l'électrode de grille du transistor MISFET QD 2 située dans la cellule D- CEL sont constitués respectivement par le substrat semicon- ducteur de type P 1, la région semiconductrice de type N+ 14, la région semiconductrice de type N + 16, la seconde pellicule d'isolant de grille (pellicule Si O 2) 3 et la troisième couche de silicium polycristallin 33 Cette cou- che de silicium polycristallin 33 est alimentée, à partir de la couche d'aluminium 35, par un signal de décharge O DC représenté par exemple dans la cellule D-CEL de la figure 12. Dans cette forme de réalisation, le condensa- teur Cs situé dans la cellule M-CEL utilise du Si 3 N 4 pos- sédant une constante diélectrique élevée, avec une constan- te diélectrique relative de 7 8, en tant que couche diélec- trique qui agit essentiellement àala manière d'une capacité, tandis que le condensateur Cds situé dans la cellule D-C-EL utilise du Si O 2 possédant une constante diélectrique rela- tive de 3,r 4, en tant que couche diélectrique agissant essentiellement comme capacité Les surfaces de ces conden- sateurs sont dimensionnées de manière à être approximative- ment identiques Le condensateur Cs est formé avec la struc- ture empilée: silicium polycristallin Si 3 N 4 silicium polycristallin La surface de la couche de Si 3 N 4 3 a est re- couverte par la pellicule d'oxyde 3 b de cette couche et la surface de la couche de silicium polycristallin 6 b est ac- tuellement recouverte par la pellicule de Si O 2 36 Par con- séquent la relation entre la cellule de mémoire et la cel- lule fictive devient semblable à celle prévue dans la premiè- re forme de réalisation. La figure 15 est un schéma servant à expliquer la configuration ou structure d'agencement ' des cellules de mé- moire et des cellules fictives. En premier lieu on va décrire le schéma d'agence- ment de la partie de la cellulede mémoire Afin de définir les lignes de transmission de données constituées par les té gions semiconductrices de type N+ et les condensateurs Cs, on a disposé de façon régulière les pellicules d'oxyde de champ 2 telles qu'indiquées par des lignes en trait plein et des lignes formées de tirets Comme indiqué par des lignes formées de tirets avec des ensembles de points dou- bles intercalés, les première couches de silicium polycris- tallin 6 a constituant les électrodes inférieures des con- densateurs Cs sont formées dans les parties des condensa- teurs correspondants Cs Comme indiqué par des lignes en trait plein et par des lignes en traits mixtes, les secon- des couches de silicium polycristallin 6 b qui forment les électrodes supérieures des condensateurs Cs sont réalisées sous la forme d'électrodes qui sont communes à tous les condensateurs Cs, réunissant deux lignes voisines de trans- mission de données, et sont raccordées à une ligne d'ali- mentation de tension VDDL constituée en aluminium, par l'intermédiaire d'un trou de contact CH 3 ménagé dans une pellicule isolante intercouches (non représentée) Ainsi la tension VDD est appliquée à la seconde couche de sili- cium polycristallin 6 b Les troisièmes couches de silicium polycristallin 30 qui constituent les électrodes de grille du transistor MISFET QM' sont disposées de manière à se ré- péter régulièrement avec des configurations polygonales comme indiqué par des lignes en trait plein et des lignes formées de tirets, et sont raccordées aux lignes de transmis- sion de mots 31 (W) constituée en aluminium, par l'intermé- diaire de trous de contact CH et CH ménagés dans une pel- i 2 licule isolant inter-couches (non représentée)- Les lignes de câblage en aluminium s'étendent de manière à intersecter à angle droit les lignes de transmission de données consti- tuées par les régions semiconductrices - D'autre part dans la partie de la cellule fictive, les pellicules d'oxyde de champ 2 sont disposées comme cela est indiqué par des lignes en trait plein et par des lignes formées de tirets, de manière à définir les surfaces des condensateurs C ds de sorte que la capacité de chaque con- densateur Cds peut prendre environ une valeur égale à la moitié de la capacité de chaque condensateur CS Comme indiqué par des lignes en trait plein et par des lignes formées de tirets, les secondes couches de silicium poly- cristallin 15 constituant les électrodes supérieures des condensateurs Cds forment des électrodes qui sont commu- nes aux deux condensateurs Cds reliant deux lignes voisi- nes de transmission de données, et sont également adjacen- tes aux secondes couches de silicium polycristallin 6 b de la partie de la cellule de mémoire Par conséquent la ten- sion VDD est appliquée aux secondes couches de silicium polycristallin 15 Les troisièmes couches de silicium poly- cristallin 32 et 33 constituant les électrodes de grille des transistors MISFET QD 1 et QD 2 sont agencées de la maniè- re indiquée par des lignes en trait plein et par des lignes formées de tirets et sont respectivement raccordées à la li- gne fictive de transmission de mots 34 dans une pellicule isolante inter-couches(non représentée). En outre les régions semiconductrices du type N+ 14 sont raccordées à la ligne de potentiel de masse VSS par 1 ' intermédiaire de troiede contact CH 6 et CH 7, et les régions semiconductrices de type N+ il sont raccordées aux régions semiconductrices 5 qui constituent les lignes de transmis- sion de données. En tant que procédé de fabrication de la mémoire D-RAM de la présente forme de réalisation, le procédé de fabrication de la première forme de réalisation représentée sur les figures 7 A-7 B est utilisé tel quel Cette partie de la première couche de silicium polycristallin, qui subsiste sur la région devant devenir le canal du transistor MISFET QM' dans la phase opératoire illustrée sur la figure 7 K est éliminée en môme temps qu'est réalisée la conformation de la seconde couché de silicium polycristallin au moyen de la pha- se opératoire illustrée sur la figure 7 J Ceci est identi- que au cas de la première forme de réalisation Les troisiè- mes couches de silicium polycristallin qui sont formées en tant qu'électrodes de grille des transistors MISFET QM' QD 1 et QD 2 au moyen de la phase opératoire illustrée sur la fi- gure 7 N, sont empilées sur les secondes couches de silicium polycristallin constituant les électrodes supérieures des condensateurs Cs et Cds par l'intermédiaire des pellicules d'oxyde de ces couches, comme cela est visible sur la fi- gure 15 Il en résulte que contrairement à la première for- me de réalisation, aucune région semiconductrice de type N+ n'est formée entre le condensateur Cs et le transistor MIS- FET QM, ni entre le condensateur Cds et le transistor MISFET QD 1 ou QD 2 Ensuite on met en oeuvre, avec les modifications nécessaires,les phases opératoires illustrées sur les figures et 7 P Alors la réalisation de la mémoire D-RAM de la troi- sième forme de réalisation est achevée. La troisième forme de réalisation présente l'avan- tage suivant, en plus des avantages de la première forme de réalisation décrite précédemment. ) Il est aisé de réaliser un câblage en aluminium. Uneco pe de la présente forme de réalisation cor- respondant à la coupe suivant la ligne X-X sur la figure 15, est représentée sur la figure 16 Conformément à cette figu- re, les deux condensateurs C de deux cellules de mémoire s réciproquement voisines sont disposés sur la pellicule de Si O 2 de champ 2 sous la forme de structures empilées Par conséquent les surfaces des pellicules isolantes inter-cou- ches 37 sur les deux condensateurs Cs proches l'un de l'au- tre peuvent être réalisées sous la forme de surfaces planes d' une taille relativement importante Par conséquent le con- * tact entre la troisième couche de silicium polycristallin et la ligne de transmission de mots 31 peut être aisément établi, et ce contact n'est pas beaucoup limité du point de vue position tant qu'il est situé sur la couche de sili- cium polycristallin 30. En se référant maintenant aux figures 17 et 18, on va décrire la quatrième forme de réalisation de la pré- sente invention Cette forme de réalisation est un exemple dans lequel la structure de la cellule fictive située dans la troisième forme de réalisation décrite précédemment (se référer à la figure 14) est remplacée par une structure re- présentée sur la figure 17 L'autre construction incluant la structure de la cellule de mémoire, etc, est identique à celle de la troisième de réalisation Par conséquent l'ex- plication de la présente forme de réalisation sera axée sur la cellule fictive. La figure 17 représente la structure de la cellule D-CEL Sur la figure la référence 3 C désigne une pellicule de Si O 2 minde,les"référencesll et 14 des régions semiconduc- trices de type N+, la référence 15 a une première couche de silicium polycristallin, la référence 15 a, une seconde cou- che de silicium polycristallin, la référence 16 une région semiconductrice de type N, les références 32 et 33 des troi- sièmes couches de silicium polycristallin et les références 34 et 35 des couches d'aluminium. Le condensateur Cds situé dans la cellule D-CEL possède une électrode, une couche diélectrique et son au- tre électrique constituées respectivement par la seconde cou- che de silicium polycristallin 15 b, par la pellicule d'oxy- de superficiel du silicium polycristallin (pellicule de Si O 2) 3 C et par la première couche de silicium polycristallin 15 a. La région semiconductrice de type N 16 est formée en contact direct avec l'électrode inférieure (la première couche de si- licium polycristallin 15 a) du condensateur Cds, et l 4 électro- de supérieure (la seconde couche de silicium polycristallin b) est placée à une tension VDD. Etant donné que les transistors MISFET Q Dl et QD 2 situés dans la cellule D-CEL sont identiques à ceux de la figure 14, les mêmes parties sont affectées des mêmes chif- fres de référence et ne seront pas décrites à nouveau. La figure 18 est un diagramme montrant le schéma ou la structure d'agencement de cellules de mémoire et de cellules fictives Comme cela est indiqué par une ligne en trait plein et par des lignes formées de tirets avec des doubles points intercalés, les premières couches de sili- cium polycristallin 15 a formant les électrodes inférieures des condensateurs C ds sont formées dans les parties des condensateurs correspondants Cds' Etant donné que les au- tres parties sont les mêmes que sur la figure 15, elles sont affectées des mêmes chiffres de référence et on n'en donnera à nouveau aucune explication. Par conséquent, dans cette forme de réalisation, les condensateurs Cs et Cds sont formés respectivement par des organes empilés qui sont des structures sandwich des couches de silicium polycristallin incluant la pellicule de Si N et la pellicule de Si O 2 en tant que couches diélec- 3 42 triques Naturellement le condensateur Cs situé dans la cel- lule de mémoire utilise du Si 3 N 4 possédant une constante diélectrique élevée, avec une constante diélectrique rela- tive de 7 8, en tant que couche diélectrique agissant essentiellement à la manière d'une capacité, tandis que le condensateur Cd situé dans la cellule fictive utilise du Si O 2 possédant une constante diélectrique relativement fai- ble, avec une constante diélectrique relative de 3,7 4, en tant que couche diélectrique agissant essentiellement à la manière d'une capacité Les surfaces de ces condensateurs sont dimensionnées de manière à être approximativement iden- tiques Par conséquent la relation entre la cellule de mé- moire et la cellule fictive dans cette forme de réalisation devient semblable à celle existante dans le cas de la secon- de forme de réalisation. En tant que procédé de fabrication de la mémoire D-RAM de la quatrième forme de réalisation, on peut utili- ser tel quel le procédé de fabrication de la seconde forme de réalisation. La quatrième forme de réalisation présente les avantages de la seconde et de la troisième formes de réa- lisation décrites précédemment. Sur la base de l'idée technique de la présente in- vention, on peut en outre modifier comme indiqué ci-après les formes de réalisation précédentes. Comme on le comprendra d'après les formes de réa- lisation précédentes, contrairement à l'art antérieur, la capacité du condensateur Cs est déterminée par la première couche de silicium polycristallin et par la seconde couche de silicium polycristallin et est tout-à-fait indépendante de la forme de la pellicule d'oxyde de champ Par conséquent la forme de la pellicule d'oxyde de champ située dans la partie de la cellule de mémoire n'a pas besoin d'avoir la configuration représentée sur la figure 6 A, qui peut être au contraire modifiée à volonté tant que la connexion élec- trique avec la première couche de silicium polycristallin, qui constitue l'électrode inférieure du condensateur Cs, peut être maintenue par un contact direct Il est également possible de supprimer les ré- gions semiconductrices de type N qui sont prévues dans les régions des condensateurs Cs et Cds* Dans ce cas la ten- sion VDD est appliquée aux secondes couches de silicium po- lycristallin qui sont les électrodes supérieures de Cs et de Cds' En outre on peut utiliser, comme matériaux pour les électrodes et comme matériaux diélectriques pour les conden- sateurs, d'autres matériaux que ceux mentionnés précédemment. Il est également possible d'utiliser pour une partie de la couche conductrice (en particulier la ligne de transmission de mots), un alliage silicium-aluminium, n'importe lequel des matériaux que sont le molybdène, le tungstène, le chro- me, le tantale, etc, ou bien un métal résistant à la cha- leur,tel qu'un siliciure de ces éléments et d'utiliser en tant que couche conductrice, une structure empilée qui est constituée par un tel métal et une couche de silicium po- lycristallin En outre chaque transistor MISFET de trans- fert décrit ci-dessus peut être un transistor MISFET du type à canal P, et un transistor MISFET de transfert décrit ci-dessus peut être un transistor MISFET du type à canal P et un transistor MISFET à canal P est prévu par exemple dans un puits de type N formé dans un substrat de type P. Dans ce cas il est souhaitable que les circuits périphé- riques soient réalisés par des transistors MISFET à canal N. REVENDICATIONS 1 Dispositif de mémoire à semiconducteurs inté- gré, caractérisé en ce qu'il comporte des réseaux (M-ARY) de cellules de mémoire dont chacun comporte plusieurs cel- lules de mémoire (M-CEL) disposées suivant des lignes et des colonnes sur un substrat semiconducteur ( 1) et dont chacune comporte un premier condensateur (Cs) servant à stocker des charges et un transistors MISFET (QM) raccor- dé en série avec ledit condensateur (Cs) qui se compose d'une première et d'une seconde couches conductrices ( 6 a, 6 b) formées sur une zone d'une surface principale du sub- trat semiconducteur ( 1), et d'une première pellicule diélec- trique ( 3 a) interposée entre lesdites couches conductrices, des réseaux fictifs (D-ARY) dont chacune comporte plusieurs cellules fictives (D-CEL) formées sur ledit substrat semi- conducteur ( 1) et servant à produit un niveau de référence et comportant chacune des transistors MISFET (QD 1 'QD 2) et un second condensateur (Cds) servant?à stocker des charges et constitué par une troisième couche conductrice ( 16; 15 a), une seconde pellicule diélectrique ( 29,3 c) formée sur la- dite troisième couche conductrice et une quatrième couche conductrice ( 15; 15 b) formée sur ladite seconde pellicule diélectrique et possédant une capacité inférieure à la ca- pacité dudit premier condensateur, alors que la seconde pellicule diélectrique possède une constante diélectrique inférieure à celle de ladite première pellicule diélectri- que, plusieurs lignes de transmission de données (D,D; DL 11, DL 1) qui sont disposées suivant des lignes et qui sont ac- couplées aux cellules de mémoire (M-CEL) et aux cellules fic- tives (D-CEL) réparties dans les lignes correspondantes, plu- sieurs lignes de transmission de mots (W,DW;W Li_,1 WL 16) qui sont disposées suivant des colonnes et qui sont accouplées aux cellules de mémoire (M-CEL) ou aux cellules fictives (D- CEL) réparties suivant les colonnes correspondantes, et un amplificateur de détection (SA 1;S A) qui reçoit des signaux dans un couple formé de la ligne de transmission de données de la cellule de mémoire (M-CEL) sélectionnée et de la li- gne de transmission de données de la cellule fictive (D-CEL) sélectionnée. 2 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 1, caractérisé en ce que le pre- mier condensateur (Cs) occupe une surface essentiellement égale à la surface du second condensateur (Cds) 3 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 2, caractérisé en ce que la constante diélectrique de la seconde pellicule diélectri- que est essentiellement égale à la moitié de celle de la première pellicule diélectrique. 4 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 1, caractérisé en ce que la troisième couche conductrice est constituée par une partie dudit substrat semiconducteur ( 1). Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 1, caractérisé en ce que la troisième couche conductrice est formée sur une pellicule isolante qui recouvre la surface principale dudit substrat semiconducteur ( 1). 6 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 4, caractérisé en ce que le cou- ple des lignes de transmission de données (DL 11, DL 1 1) qui sont accouplées audit amplificateur de détecteur (SA 1) s'éten- dent suivant une direction identique. 7 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 4, caractérisé en ce que le cou- ple des lignes de transmission de donnéés (D,D), qui sont accouplées audit amplificateur de détection (S A) s'éten- dent dans des directions opposées l'une de l'autre. 8 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 5, caractérisé en ce que le cou- ple des lignes de transmission de données (DL 1 L 1 DL 1)' qui sont accouplées audit amplificateur de détection (SA 1) s'éten- dent suivant une direction identique. 9 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 5, caractérisé en ce que le cou- ple des lignes de transmission de données (DD) qui sont ac- couplées audit amplificateur de détection (S A) s'étendent dans des directions opposées l'une à l'autre. Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 1, caractérisé en ce que lesdi- tes première et seconde couches conductrices ( 6 a,6 b) sont constituées par du silicium polycristallin. 11 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 1, caractérisé en ce que lesdi- tes premiêi et seconde pellicules diélectriques ( 3 a,29,3 c) sont constituées respectivement par du nitrure de silicium et par du bioxyde de silicium. 12 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 1, caractérisé en ce que ladite première couche conductrice ( 6 a) dudit premier condensateur (C) est placée en contact direct avec une région semiconduc- trice ( 4,5,7) qui est prévuedans le substrat semiconducteur ( 1)d 13 Dispositif de mémoire à semiconducteurs inté- gré selon la revendication 12, caractérisé en ce que ladite région semiconductrice ( 4,5) est une région de source ou de drain dudit transistor MISFET (Q 14 'Procédé de fabrication d'un dispositif de mé- moire à semiconducteurs intégré comportant plusieurs cellu- le de mémoire (M-CEL) dont chacune comporte un transistor MISFET (QM) et un condensateur de stockage (Cs) et plusieurs cellules fictives (D-CEL) comportant chacune des transistors MISFET (QD 1 'QD 2) et un condensateur de cellule fictive (Cds), caractérisé en ce qu'il inclut a) la phase opératoire de formation d'une premiè- re couche conductrice ( 141) sur chacune des premières zones sélectionnées d'une surface principale d'un substrat semi- conducteur ( 1), dans lesquelles des condensateurs de sto- ckage (Cs) doivent être formés; b) la phase opératoire de formation d'une premiè- re pellicule isolante ( 142) sur ladite première couche con- ductrice ( 141) de chaque première zone, c) la phase opératoire de formation d'une seconde pellicule isolante ( 144) sur chacune des secondes zones sé- lectionnées de la surface principale du substrat semiconduc- teur ( 1), qui sont distantes desdites premières zones et dans lesquelles les condensateurs (C ds) doivent être formés, ladite seconde pellicule isolante ( 144) possédant une cons- tante diélectrique inférieure à celle de la première pelli- cule isolante ( 142), et d) la phase opératoire de formation d'une seconde couche conductrice ( 145) sur ladite première pellicule iso- lante ( 142) dans chaque première zone, et de formation de ladite seconde pellicule isolante ( 144) dans chaque secon- de zone. 15 Procédé de fabrication d'un dispositif de mé- moire à semiconducteurs intégré selon la revendication 14, caractérisé en ce que, lors de la phase opératoire (a), la couche conductrice ( 141) est formée sur chaque seconde zone. 16 Procédé de fabrication d'un dispositif de mé- moire à semiconducteurs intégré selon l'une des revendica- tions 14 et 15, caractérisé en ce que ladite première pel- licule isolante ( 142) est une pellicule de nitrure de sili- cium et que ladite seconde pellicule isolante ( 144) est une pellicule de bioxyde de silicium. 17 Procédé de fabrication d'Un dispositif de mé- moire à semiconducteur intégré selon l'une quelconque des revendications 14 et 15, caractérisé en ce qu'il comporte en outre la phase opératoire de formation d'une troisième couche conductrice ( 148) qui s'étend sur une pellicule iso- lante formée sur chaque seconde couche conductrice et qui sert à former les électrodes de grille des transistors MIS- FET. e