FR 2523356 A1 19830916 FR 8301063 A 19830125 1. La présente invention concerne une mémoire D-RAM dynamique (mémoire à accès direct) qui est constituée par un circuit intégré MOS (métal-oxyde-semiconducteur). La mémoire RAM dynamique (désignée ci-après sous le terme de mémoire"DRAM") comporte plusieurs cellules de mémoire servant à mémoriser l'information La cellule de mémoire est constituée par exemple par un condensateur ser- vant à stocker l'information sous la forme de charges, et par un transistor à effet de champ à grille isolée (dési- gné ci-après sous le terme de transistor "MOSFET" ou "tran- sistor MOS") servant à sélectionner une adresse. Dans la mémoire D-RAM qui est formée sur un substrat semiconducteur, les charges stockées dans le condensateur si- tué à l'intérieur de la cellule de mémoire diminuent avec le temps en raison d'un courant de fuite, etc En d'autres ter- mes l'information mémorisée dans la cellule de mémoire est perdue au fur et à mesure que le temps s'écoule. Afin de maintenir normalement une information cor- recte mémorisée dans la cellule de mémoire, il est nécessai- re d'effectuer ce qu'on appelle une opération de rafraîchis- sement ou régénération, lors de laquelle l'information mémo- risée dans la cellule de mémoire est lue avant d'être perdue, est amplifiée et l'information amplifiée est enregistrée à nouveau dans la même cellule de mémoire. L'opération de régénération de cellules de mémoire situées dans une mémoire D-RAM de 64 kbits est effectuée à l'aide d'un circuit possédant une fonction d'autorégénéra- tion, comme cela est décrit par exemple dans la revue japo- naise "Denshi Gijutsu (Electronics Technology)", Vol 33, No 3, pp 30-33 La mémoire D-RAM décrite dans la littérature possè- de une borne extérieure servant à la commande de la régénéra- tion Lorsqu'un signal de commande de régénération REF possé- dant un niveau prédéterminé est appliqué à la borne extérieu- re, plusieurs cellules de mémoire situées à l'intérieur de la mémoire DRAM sont automatiquement régénérées Cependant, dans ce cas, la borne extérieure servant à la commande de la ré- géneration doit être disposée dans la mémoire D-RAM de sor- te que le coût du dispositif augmente en correspondance avec la borne extérieure. La mémoire D-RAM de 64 kbits mentionnée ci-dessus est apte à fonctionner avec une seule source d'alimentation en énergie Cependant elle possède des bornes extérieures en un nombre réduit de 16, lorsque l'on adopte un système de multiplexage d'adresses C'est-à-dire qu'elle est logée dans un bottier à 16 broches. Les capacités de mémorisation de mémoires D-RAM ont augmenté au fur et à mesure du progrès de la technolo- gie des circuits intégrés à semiconducteurs, etc C'est pourquoi il est devenu possible de fabriquer une mémoire D-RAM possédant une capacité importante de par exemple 256 kbits Cependant le nombre des bits des signaux d'adres- ses requis pour la mémoire D-RAM possédant une telle capaci- té de 256 kbits augmente par rapport à celui nécessaire pour une mémoire D-RAM de 64 kbits C'est pourquoi, même lorsque l'on adopte le système de multiplexage pour la mémoire D-RAM de 256 kbits, il est difficile d'installer cette mémoire D-RAM sur le boîtier boîtier à 16 broches que la mémoire D- RAM de 64 kbits De façon plus spécifique, la mémoire D-RAM à 256 kbits utilisant le système de multiplexage d'adresses, requiert 9 broches pour des bornes de transmission de si- gnaux d'adresses, 2 broches formant bornes de transmission de signaux d'échantillonnage d'adresses (RAS,CAS), 1 broche pour une borne de transmission de signaux de lecture-enre- gistrement (WE), une broche formant borne de transmission de signaux de sortie (D out), une broche formant borne de transmission de signaux d'entrée (D) et deux broches for- in mant bornes d'alimentation en énergie, l'ensemble de ces broches formant un total de 16 C'est pourquoi la mémoire D-RAM à 256 kbits devient incompatible avec la mémoire D-RAM à 64 kbits'et qu'elle est difficile à utiliser du côté utilisateur. Afin de permettre l'opération d'autorégénération telle que décrite ci-dessus, il est nécessaire que la mémoi- re D-RAM soit alimentée avec le signal de commande de régé- nération C'est pourquoi un circuit extérieur particulier servant à former le signal de commande de régénération REF doit être disposé à l'extérieur de la mémoire D-RAM L'ac- croissement d'un tel circuit extérieur est indésirable En outre le signal REF, qui doit être envoyé à la borne exté- rieure de la mémoire D-RAM, est retardé d'une manière rela- tivement importante dans ce cas, ce qui conduit à l'incon- vénient que le cycle d'accès à la mémoire devient plus long que cela n'est nécessaire De façon plus spécifique, le câblage dans une plaquette à circuitsimprimés ou analo- gue, sur laquelle la mémoire D-RAM est installée, permet d'obtenir une capacité de câblage relativement impor- tante, etc, et constitue par conséquent une charge impor- tante. Il se produit par conséquent un retardement des signaux dans le câblage Ceci entraîne comme restriction le fait que dans le cas du signal REF devant être envoyé à la mémoire D-RAM, on ne peut pas obtenir un signal rapi- de. C'est pourquoi un but de la présente invention est de fournir une mémoire D-RAM dans laquelle la régéné- ration de plusieurs cellules de mémoire est réalisée de façon automatique sans accroissement du nombre de bornes extérieures. Un autre but de la présente invention est de four- nir une mémoire D-RAM permettant de réduire les circuits ex- térieurs. Un autre but de la présente invention est de four- nir une mémoire D-RAM pouvant réaliser un fonctionnement à grande vitesse. D'autres buts de la présente invention ressortiront de la description donnée ci-après prise en référence aux des- sins annexés. Une mémoire D-RAM est utilisée en tant que mémoire par exemple pour un ordinateur Le fonctionnement d'une uni- té centrale de traitement (désignée ci-après sous le terme abrégé de "CPU"), qui est un élément central pour le traite- ment des données dans l'ordinateur, est commandée sur la ba- se d'horloges du système Par conséquent un accès à la mémoi- re D-RAM à partir de l'unité CPU est autorisé selon un ca- dencement périodique, qui est déterminé par les caractéris- tiques de fonctionnement de l'unité CPU, des horloges du système, etc Il en résulte que le cadencement,selon lequel l'unité CPU peut avoir accès à la mémoire D-RAM, est réglé de façon périodique On peut estimer que l'accè sà la mémoi- re D-RAM à partir de l'unité CPU est commandé par un signal de cadencement possédant une certaine période (un signal de cadencement possédant la même période qu'une période d'ac- cès à la mémoire) La partie A représentée sur la figure 8, annexée à la présente demande, illustre un chronogramme d' un signal de cadencement AC, qui indique la période d'accès de l'unité CPU à la mémoire D-RAM Le début de l'accès de l'unité CPU à la mémoire D-RAM n'est pas réalisé lorsque le signal de cadencement AC est à un niveau haut, et n'est auto- risé que lorsque le signal de cadencement AC chute L'infor- mation est enregistrée dans ou lue hors de l'adresse de la mémoire D-RAM à laquelle s'effectue l'accès lorsque le signal de cadencement AC est au niveau bas. L'unité CPU a accès à la mémoire D-RAM une seule fois en un ou plusieurs cycles du signal de cadencement AC conformément au programme ou analogue Dans le cas o l'uni- té CPU a accès à la mémoire D-RAM selon deux cycles du si- gnal de cadencement AC, par exemple il n'y a pas accès à la mémoire D-RAM pendant la chute du signal AC lors du premier cycle, mais l'accès s'effectue lors de la chute du signal AC au cours du cycle suivant. Différents circuits intérieurs situés dans la mé- moire D-RAM, tels qu'un décodeur, un amplificateur de détec- tion ou de lecture, un tampon d'entrée, un tampon de sortie et un circuit générateur de cadencement, sont constituéspar des circuits dynamiques afin d'obtenir une faible dissipa- tion de puissance Différents noeuds situés à l'intérieur des circuits dynamiques sont placés d'avance dans des états préchargés et leurs niveaux sont modifiés pour être amenés à des niveaux respectifs correspondants au cours des périodes ultérieures actives. Les intervalles de temps de précharge des dúf- férents circuits intérieurs situés dans la mémoire D-RAM sont réglés à l'intérieur d'une durée pendant laquelle l'unité CPU n'a pas accès à la mémoire D-RAM La précharge rend possi- ble une réduction du temps-d'accès à la mémoire D-RAM L'in- tervalle de temps d'enregistrement ou de lecture d'une infor- mation dans la mémoire D-RAM est déterminé par une durée pen- dant laquelle il n'y a pas d'accès de l'unité CPU à la mémoi- re D-RAM La période d'accès dans la mémoire D-RAM, qui se compose de deux intervalles de temps, est modifiée, en propor- tion du nombre de cycles du signal de cadencement AC, qui est déterminé par le programme ou analogue Par conséquent l'in- tervalle de temps servant à la précharge pendant la perio- de d'accès est modifié selon une relation prédéterminée pro- portionnellement au nombre de cycles du signal de cadence- ment AC, qui est déterminé par le programme ou analogue. La période du signal de cadencement AC, à savoir la période de base de l'accès à la mémoire, devient plus importantedans un ordinateur à faible vitesse de fonctionne- ment, par exemple un micro-ordinateur, que dans un ordina- teur de grande taille possédant une vitesse élevée de fonc- tionnement, étant donné que la vitesse de fonctionnement d' une unité CPU dans le premier cas est faible et que par con- séquent les fréquences des horloges du système sont faibles. Par conséquent l'intervalle de temps pendant lequel il n'y a pas d'accès de l'unité CPU à la mémoire D-RAM, en d'autres termes l'intervalle pendant lequel l'unité CPU envoie à la mémoire D-RAM l'ordre de précharger les circuits intérieurs de cette dernière, devient plus long. L'intervalle de temps Tp en réalité requis pour la préchargedes circuits intérieurs de la mémoire D-RAM a été réduit avec le progrès de la technologie des circuits intégrés à semiconducteurs, etc L'intervalle de temps de précharge TPR raccordé à,' la mémoire D-RAM par 1 ' unité CPU devient par conséquent plus long que l'interval- le de temps T qui est en réalité requis par les circuits p intérieurs de la mémoire D-RAM C'est-à-dire que la durée de la différence entre les deux intervalles de temps est devenue longue Cette différence de temps n'a a 1 úçune impor- tance pour la mémoire D-RAM et est pour ainsi dire un temps mort. Conformément à la présente invention, les cellu- les de la mémoire D-RAM sont régénérées pendant ce temps mort. Conformément à la présente invention, comme ce- la sera décrit en détail ci-après en liaison avec des for- mes de réalisation de l'invention, un circuit de régénéra- tion automatique, qui effectue au moins les trois opéra- tions indiquées ci-après, est installé à l'intérieur de la mémoire D-RAM C'est-à-dire que le circuit de régénération automatique effectue les opérations consistant tout d'abord à précharger les circuits intérieurs de la mémoire D-RAM (intervalle de temps Tp), à régénérer ultérieurement des cellules de mémoire désirées (intervalle de temps TR) et exécuter ensuite à nouveau une précharge (intervalle de temps Tp) Ces opérations du circuit de régénération au- tomatique sont effectuées pendant l'intervalle de temps TPR, qui est accordé à la mémoire D-RAM par l'unité CPU en vue de précharge les circuits intérieurs. Compte-tenu du fait qu'il est prévu un circuit de régénération automatique, la régénération des cellules de mé- moire désirées situées à l'intérieur de la mémoire D-RAM est effectuée pendant le temps mort Par conséquent l'unité CPU peut avoir accès à la mémoire D-RAM, qui est en fait une mé- moire RAM statique (désignée ciaprès sous le terme abrégé "mémoire S-RRA"> En outre, cette mémoire RAM n'utilise pas le signal de commande REF pour la commande de régénération extérieure comme cela était requis dans la mémoire D-RAM an- térieure possédant la fonction d'autorégénération C'est pour- quoi il devient inutile de disposer un quelconque circuit ex- térieur particulier à l'extérieur de la mémoire D-RAM Dans la mémoire D-RAM, les capacités telles que les capacités pa- rasites qui sont accouplées aux fils de câblage et qui sont formées dans le circuit intérieur de ces derniers, prennent des valeurs relativement faibles étant donné que ces fils de câblage sont réalisés selon la technologie des circuits intégrés Par conséquent il est possible d'obtenir des va- leurs relativement élevées pour les vitesses de transmission des signaux De façon plus spécifique, dans le cas o le si- gnal de commande REF est envoyé par le circuit extérieur à la mémoire DRAM comme indiqué précédemment, la vitesse de fonctionnement de la mémoire D-RAM est limitée par la vites- se de transmission du signal de commande REF, qui est trans- mis lentement Au contraire, conformément à la présenteinven- tion, on n'utilise plus un tel signal de commande extérieur et par conséquent la vitesse de fonctionnement de la-mémoi- re D-RAM peut être accrue. Afin de maintenir de façon plus fiable l'informa- tion des cellules de mémoire respectives, on peut réaliser la mémoire D-RAM de manière à réaliser une opération de ré- génération supplémentaire également pendant un intervalle de temps qui est déterminé par la combinaison de l'état, pendant lequel l'unité CPU n'a pas accès à la mémoire D- RAM, et l'état pendant lequel le signal de cadencement AC est maintenu au niveau bas Afin de permettre l'opération de régénération supplémentaire, il est prévu à l'intérieur de la mémoire D-RAM un circuit détecteur servant à détecter si un accès effectué par l'unité CPU est intervenu. Le signal de sortie du circuit détecteur est en- voyé au circuit de régénération automatique mentionné pré- cédemment, comme par exemple un signal de commande de fonctionnement Conformément à cet agencement, lorsque le circuit détecteur a détecté qu'il n'y a pas accès à la mé- moire D-RAM, le circuit de régénération automatique est mis en fonctionnement continu. La partie B de la figure 8 montre un exemple du chronogramme de l'opération de régénération La valeur mi- nimum du temps de précharge TPR alloué à la mémoire D-RAM par l'unité CPU est déterminée par le signal decadence- ment AC En supposant qu'un accès à la mémoire D-RAM a été réalisé jusqu'à l'instant T 0, la précharge des circuits in- térieurs de la mémoire D-RAM commence en réponse au fait que le signal de cadencèment AC est amené au niveau haut à l'ins- tant t O L'opération de régénération commence à un instant t 1, au moment duquel une période de décharge prédéterminée t Pl s'est écoulée L'opération de régénération se termine à l'instant t 2, auquel une période de régénération prédé- terminée TR s'est écoulée La précharge des circuits inté- rieurs commence à nouveau à l'instant t 2 L'opération de précharge, qui commence à l'instant t 2, devrait se terminer de préférence avant un instant t 3, auquel un nouvel accès à la mémoire D-RAM est autorisé Par conséquent on donne à l'in- tervalle de temps Tp 2 s'étendant entre l'instant t 2 et l'ins- tant t 3, une durée plus importante que'l'intervalle de temps de précharge qui est requis par lescircuits intérieurs de la mémoire D-RAM. Dans le cas o il ne s'est pas produit un accès à la mémoire D-RAM à un instant d'accession t 5, c'est-à-dire dans le cas o il n'y a pas eu d'accès à la mémoire D-RAM en 2523356 ' dépit du passage du signal de cadencement AC au niveau bas, l'opération de régénération est à nouveau effectuée comme indiqué par un trait mixte dans la partie B de la figure 8 Dans ce cas la précharge des circuits intérieurs s'est déjà terminéelorsque le signal de cadencement AC chute en passant de son niveau haut au niveau bas Par conséquent le circuit de régénération automatique est agencé de maniè- re à réaliser immédiatement l'opération de régénération des cellules de mémoire désirées En outre l'opération de régé- nération et l'opération de précharge peuvent être effectuées plusieurs fois pendant l'intervalle de temps TR Dans ce cas il est possible de réaliser la régénération de plusieurs cel- lules de mémoire à l'intérieur de l'intervalle de temps TR. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma-bloc d'une mémoire D-RAM montrant une forme de réalisation de la présente invention; les figures 2 et 3 sont des chronogrammes servant à expliciter les opérations de lecture et d'enregistrement de la forme de réalisation de l'invention; la figure 4 est un schéma-bloc montrant une forme de réalisation d'un circuit de régénération automatique selon la présente invention; les figures 5 et 6 sont des schémas montrant chacun une forme de réalisation possible des parties essentielles du circuit de régénération automatique; la figure 7 est un chronogramme montrant un exemple d'une opération de régénération automatique; la figure 8 est un chronogramme dé fonctionnement d'une mémoire D-RAM servant à expliciter la présente inven- tion; et la figure 9 est un schéma d'une autre forme de réa- lisation de la présente invention. Ci-après on va décrire de façon plus détaillée 1 ' 2523356- invention en liaison avec des formes de réalisation de cette dernière. La figure 1 est un schéma-bloc qui montre une for- me de réalisation d'une mémoire D-RMM selon la présente in- vention Les blocs respectifs enserrés par une ligne for- mee de traits espacés de deux points sur la figure sont formés sur un seul substrat semiconducteur selon des tech- niques connues de fabrication des semiconducteurs. La mémoire D-RAM comporte une borne de masse qui est alimentée par le potentiel de masse GND du montage, une borne de source d'alimentation en énergie qui est alimentée par une tension d'alimentation VDD, telle que par exemple + 5 volts, une borne de sortie qui délivre un signal de don- nées lues D, une borne d'entrée qui est alimentée par un signal de données d'enregistrement, une borne de commande d'enregistrement qui est alimentée par un signal de valida- tion d'enregistrement WE, une borne de-commande qui est ali- mentée par un signal d'échantillonnage d'adresses de colon- nes, une borne de commande qui est alimentée par un signal d'échantillonnage d'adresses de lignes, et des bornes d' entrée d'adresses, qui sont alimentées par des signaux d' adresses A à Ai ou Ai+ l à AV, selon un fonctionnement à multiplexage. Bien que la mémoire D-RAM de la présente forme de réalisation possède un circuit de régénération automa- tique 12 qui sera décrit ultérieurement, il n'est pas né- cessaire qu'elle possède une borne de commande extérieure devant être exclusivement utilisée pour la commande du circuit 12. La tension d'alimentation délivrée à partir d' une source d'alimentation en énergie non représentée est appliquée entre la borne de la source d'alimentation en énergie et la borne de masse de la mémoire D-RAM Ainsi différents circuits intérieurs constituant la mémoire D-RAM sont placés dans leurs états de fonctionnement. 2523356 ' La borne de sortie, la borne d'entrée, les bornes de comman- de et les bornes de transmission d'adresses de la mémoire D-RAM sont accouplées à une unité CPU non représentée, par l'intermédiaire d'un contrôleur approprié non représenté. L'agencement d'un réseau de mémoire lui-même est le même qu'un agencement connu et possède plusieurs cellu- les de mémoire disposées selon une matrice Chacune de ces mémoires est formée par une structure de cellule à un tran- sistor MOS C'est-à-dire que chacune des cellules de mémoi- re se compose d'un transistor MOS de commutation et d'un condensateur servant à retenir l'information La grille du transistor MOS de commutation est considérée comme étant la borne de sélection de la cellule de mémoire et le drain du transistor est considéré comme étant la borne d'entrée/ sortie des données de la cellule de mémoire Les bornes de sélection des cellules de mémoire situées dans le réseau de matrice sont raccordées à des lignes de transmission de mots WG-Wk, tandis que les bornes d'entrée/de sortie des données sont raccordées à des lignes de transmission deldonnées DO#Do 7 Dm, Dm Le réseau de mémoire comporte également des cellules fictives qui déterminent un poten- tiel de référence lors de la lecture des données hors des cellules de mémoire. Des adresses de lignes sont affectées respective- ment aux lignes de transmission de mots WO-Wk Ces lignes de transmission de mots sont raccordées aux bornes de sortied' un décodeur de lignes et d'un étage d'attaque 3. Les lignes de transmission de données D 01 D 0-DD sont raccordées à un commutateur de colonnes 6 par l'inter- médiaire d'un amplificateur de détection ou de-lecture 7 Un ensemble de lignes voisines de transmission de données, par exemple D et t, sont appariées Des adresses de colonnes sont affectées aux couples respectifs de lignes de transmis- sion de données Les lignes appariées de transmission de don- * nées sont sélectionnées à l'aide du commutateur de colonnes 6. Les circuits intérieurs représentés, tels qu'un tampon d'adresses de lignes 2, le décodeur de lignes et l'étage d'attaque 3, un tampon d'adresses de colonnes 4, un décodeur de colonnes et un étage-d'attaque 5, l'ampli- ficateur de détection 7, un tampon d'entrée de données 10, et un tampon de sortie des données 11, sont constitués par des circuits dynamiques, de manière à réduire la dissipa- tion de puissance des circuits C'est-à-dire que ces cir- cuits intérieurs comportent des éléments de circuits tels que des transistors MOS de précharge, non représentés, qui sont pilotés de façon dynamique Les impulsions de préchar- ge servant à amener ces circuits intérieurs dans leurs états préchargés, et des impulsions de commande servant à les ame- ner dans leurs états de fonctionnement, sont délivrées par un générateur de signaux 8. Le générateur de-signaux 8 délivre les impulsions de précharge devant être envoyées au K circuitx intérieurs, en réponse à la modification du signal RAS d'échantillonnage d'adresses de lignes, le faisant passer de son niveau bas à son niveau haut, ce signal étant envoyé à la borne exté- rieurede la microplaquette de la mémoire Le générateur de signaux 8 délivre également des impulsions de commande en réponse au signal RAS d'échantillonnage d'adresses de li- gnes et au signal CAS d'échantillonnage d'adresses de co- lonnes. Les figures 2 et 3 sont des chronogrammes illus- trant les opérations du cycle de lecture et du cycle d'enre- gistrement de la mémoire D-RAM représentée sur la figure 1. Ci-après, on va décrire l'agencement de la mémoi-_ re D-RAM dans cette forme de réalisation en se référant au schéma-bloc de la figure 1 et aux chronogrammes des figures 2 et 3. Tout d'abord les niveaux des signaux d'adresses de lignes respectifs Ao-Ai sont réglés à des niveaux per- mettant de sélectionner l'adresse de ligne d'une cellule 2523356 ' de mémoire désirée à l'intérieur du réseau de mémoire 1. Ensuite on amène au niveau bas le signal RAS Le circuit générateur de signaux 8 (désigné ci-après sous le terme abrégé de "générateur SG 8 ") délivre un signal de commande O ARO en réponse à la chute ou auxretombées du signal RAS. Une fois que le signal O ARO a été envoyé, le tampon d'adres- ses de lignes (désigné ci-après sous le terme abrégé de "tampon R-ADB") maintenu par avance à l'état préchargé est amené dans son état de fonctionnement Il en résulte que les signaux d'adresses de lignes A -i sont appliqués au tampon R-ADB 2 et y sont bloqués En réponse aux signaux d'adresses de lignes AO-Ai, le tampon R-ADB 2 délivre des signaux d'adresses intérieurs AO, Ao-Ai, Ai possédant des niveaux vrai et faux Ici la raison pour laquelle le signal RAS est retardé par rapport aux signaux d'adresses de li- gnes AO-AV Iest d'alimenter-de façon fiable le tampon R-ADB avec les signaux d'adresses de ligne AO-Ai en tant qu'adres- se de lignes dans le réseau de mémoire. Ci-après le signal O AR retardé d'un intervalle de temps prédéterminé par rapport au signal RAS est appli- qué au tampon R-ADB Lors de la production du signal 0 AR' les signaux d'adresses intérieurs a 01 Sâ a,,a délivrés par le tampon R-ADB sont transmis au circuit formant déco- deur de lignes et étage d'attaque (désigné ci-après sous le terme abrégé de circuit "R-DCR") 3 Le circuit R-DCR 3 décode les signaux d'adresses intérieurs a,,a 0-ai, ai Par- mi les signaux décodés du circuit R-DCR 3,seuls les signaux devant être sélectionnés restert au niveau haut, tandis que les autres qui ne doivent pas être sélectionnés, sont pla- cés au niveau bas. Ultérieurement un signal O X' qui est retardé d' un intervalle de temps prédéterminé par rapport au signal 0 AR' est délivré par un générateur SG 8 Lors de la produc- tion du signal O X' les signaux décodés formés par le cir- cuit R-DCR 3 sont transmis aux lignes de transmission d'adres- 2523356 c ses de lignes du réseau de mémoire (désigné ci-après sous le terme de réseau "M-ARY") Ici la raison pour laquelle le signal X est retardé par rapport au signal 0 AR est d'actionner le circuit R-DCR 3 une fois que le fonctionne- ment du tampon R-ADB 2 est terminé De cette manière l'adres- se de ligne à l'intérieur du réseau M-ARY 1 est réglée C' est-à-dire qu'une ligne de transmission d'adresses de li- gnes située dans le réseau M-ARY 1 est sélectionnéepar un signal à niveauhaut parmi les 2 i+l signaux de sortie du circuit R-DCR 3. Ensuite, les signaux de données correspondant à l'information de " 1 " ou " O " lue hors des cellules de mémoi- re respectives, qui sont raccordées à la seule ligne sélec- tionné de transmission d'adresses de lignes située dans le réseau M-ARY 1, sont amplifiés par l'amplificateur de dé- tection ou lecture 7 (désigné ci-après sous le terme abré- gé de "amplificateur SA 7 ") L'opération d'amplification de l'amplificateur SA 7 commence lors de la production du signal O PA Avec un cadencement correct illustré en E sur la figure 2, les niveaux respectifs des signaux d'adresses de colonnes Ai+l A sont positionnés à des niveaux permet- tant de sélectionner l'adresse de colonne de la cellule de mémoire désirée Puis, lorsque le signal CAS a été amené au niveau bas de manière à fournir un signal O ACO prove- nant du générateur SG 8, les signaux d'adresses de colonnes A A sont envoyés au tampon d'adresses de colonnes (désigné ci-après sous le terme abrégé de "tampon C-ADB") 4 et y sont bloqués Ici, la raison pour laquelle le signal CAS est raccordé par rapport auxsignaux d'adressoede colon- nes A i+l-Alest d'alimenter de façon fiable le tampon C-ADB avec les signaux d'adresses de colonnes en tant qu'adresse de colonne dans le réseau de mémoire. Ensuite un signal O AC retardé par rapport au si- gnal CAS est délivré par le générateur SG 8 et est appli- qué au tampon C-ADB 4 Lors de la production du signal 0 AC' le tampon CADB 4 transmet des signaux d'adresses intérieuresai+l, ai+, aj, aj correspondant auxsignaux d'adresses de colonnes, au circuit formant décodeur de colonnes et étage d'attaque 5 (désigné ci-après sous le terme abrégé de circuit "A-DCR 5 ") Le circuit C-DCR 5 produit 2 j+i signaux décodés au cours d'une opération si- milaire à celle du circuit R-DCR 3 Parmi les signaux dé- codés, un signal, qui correspond à la combinaison des si- gnaux d'adresses intérieures, est placé au niveau haut. Ensuite un signal O y retardé par rapport au signal OAC est appliqué au circuit C-DCR 5 Lors de la production du signal O y, les signaux décodés sont délivrés par le circuit C-DCR 5 et sont transmis au multiplexeur ou com- mutateur de colonnes (désigné ci-après sous le terme abré- gé de "conmutateur C-SW") 6 De cette manière l'adresse de colonne dans le réseau M-ARY 1 est positionnée C'est-à- dire qu'une des lignes de transmission de bits située dans le réseau M-ARY 1 est sélectionnée par le commuta- teur C-SW 6. Une adresse de mémoire située dans le réseau M-ARY 1 est positionnée au moyen d'un tel réglage de 1 ' adresse de ligne et de l'adresse de colonne. On va maintenant expliquer les opérations de lecture et d'enregistrement pour l'adresse réglée. Un mode de lecture est spécifié par le niveau haut du signal WE Le signal WE est placé au niveau haut avant que le signal CAS soit placé au niveau bas Des opérations préparatoires à l'opération de lecture sont réalisée par amenée du signal WE au niveau haut Par conséquent lorsque le signal WE a été amené par avance au niveau haut, l'opération de lecture est réaliséedéjà avant qu'une adresse du réseau M-ARY 1 soit réglée en amenant le signal CAS au niveau bas Il en résulte que l'intervalle de temps pour le démarrage de l'opération de lecture peut être raccourci. Lorsqu'un signal Op qui est un signal du groupe CAS, a été délivré par le générateur SG 8, un amplificateur de sortie non représenté, qui est contenu dans le circuit du tampon de sortie des données (désigné ci-après sous le ter- me abrégé "circuit DOB") 11 est actionné de façon correspon- dante L'information lue à partir de l'adresse réglée, à savoir l'information envoyée par l'intermédiaire du commu- tateur C-SW, est amplifiée par l'amplificateur de sortie activé L'information amplifiée est délivrée par l'intermé- diaire du circuit DOB 11 à la borne de sortie des données (Dout) L'opération de lecture est ainsi réalisée Lorsque le signal CAS est passé au niveau haut, l'opération de lecture est terminée. Un mode d'enregistrement ou d'écriture est spé- cifié par le niveau bas du-signal WÉ Un signal O RW est amené au niveau haut par le signal WE situé au niveau bas et par le signal CAS situé au niveau bas Le signal 0 W est appliqué au circuit du tampon d'entrée de données (désigné ci-apr As sous le terme abrégé de "circuit DIB") Le circuit DIB est activé par le signal 0 RW au niveau haut, puis transmet des données d'enregistrement depuis la borne des données d'entrée (D) au commutateur C-SW. in Les données d'enregistrement sont transmises à l'adresse réglée du réseau M-ARY 1 par l'intermédiaire du commuta- teur C-SW Il en résulte que l'opération d'enregistrement est effectuée. Au cours de l'opération d'enregistrement, le circuit DOB est désactivé en étant alimenté par le signal inverse du signal 0 RW à à savoir le silgnal e possédant RW 1 RW le niveau bas Ainsi les données intervenant lors de l'opé- ration d'enregistrement ne peuventpas être extraites par lec- ture. Les signaux d'horloge respectifs O X, O y, etc. sont formés sur la base des signaux d'échantillonnage d' adresses (signal RAS, signal CAS) à l'intérieur du généra- teur SG 8 qui reçoit ces signaux d'échantillonnage d'adres- ses comme indiqué précédemment Le signal d'horloge O RW est formé sur la base du signal WE et du signal de sortie provenant du générateur SG 8, dans le générateur de signaux d'horloge d'enregistrement/de lecture (R/W-SG) 9. La mémoire D-RAM de cette forme de réalisation comporte le circuit de régénération automatique 12 (dési- gné ci-après sous le terme abrégé de "REF 12 ") qui ne re- quiert aucun accroissement du nombre des bornes extérieures de la mémoire D-RAM Le circuit REF 12 forme des signaux d'horloge et d'adresses nécessaires pour l'opération de régénération, sur la base du signal RAS parmi les signaux d'échantillonnage d'adresses envoyés à partir des bornes extérieures. Un schéma-bloc concret d'une forme de réalisation du circuit REF 12 est représenté sur la figure 4 On va maintenant décrire les opérations effectuées dans le cir- cuit REF 12 en référence au schéma-bloc représenté sur la figure 4. Le signal RAS envoyé à partir de la borne exté- rieure est appliqué à un circuit générateur d'impulsions PG Le générateur d'impulsions PG forme une impulsion 01 qui est produiteavec un retard égal à l'intervalle de temps requis pour la précharge des circuits intérieurs de la mémoire D-RAM, par rapport au cadencement de montée du signal RAS l'amenant au niveau préchargé (le niveau de la tension d'alimentation VDD) et qui est amenée à son ni- veau initial en synchronisme avec la chute ou retombée du signal RAS Bien que l'invention n'y soit pas spécialement limitée, cette forme de réalisation est agencée de telle manière qu'un signal d'échantillonnage d'adresses intérieu- res RA 51 (le signal inverse du signal RAS) formé dans le générateur SG 8 est envoyé au générateur d'impulsions PG afin de ramener l'impulsion O à son état initial. L'impulsion 01 est utilisée en tant que signal de démarrage d'opération pour un circuit oscillateur OSC. L'oscillateur OSC forme une impulsion 02 qui règle une période de régénération La période de l'impulsion 0 est réglée de manière à se trouver dans un rapport prédétermi- né avec la période T d'accès à la mémoire, qui a été ou sera décrite en référence aux figures 8, 7 etc L'impulsion 02 est transmise à un générateur de signaux d'horloge SG' et à un compteur d'adresses de régénération COMPTEUR. Lorsque l'impulsion 02 a été amenée au niveau haut, le générateur d'impulsions d'horloge SG' forme des impulsions d'horloge requises pour effectuer l'opé- ration de régénération, à savoir de façon concrète les impulsions d'horloge O X' et O PA' correspondant aux si- gnaux d'horloge respectif O X et 0 PA utilisés dans les cycles usuels de fonctionnement Les impulsions d'horloge 0 X' et O PA' sont envoyés respectivement au circuit R-DCR 3 et à l'amplificateur SA 7 représenté sur la figure 1. Le nombre des impulsions 02 devant être envoyées au compteur COMPTEUR correspond au nombre des cycles de ré- génération Le nombre des impulsions comptées par le compteur correspond à une adresse de régénération Par conséquent le compteur COMPTEUR incrémente successivement l'adresse de régénération grâce à un comptage des cycles de re 5 gëne- ration Les signaux de sortie comptés du compteur CUMPTEUR sont transmis aux bornes d'entrée d'adresses du circuit C-DCR 3 Le compteur COMPTEUR est constitué par un circuit de comptage de l'échelle de par exemple 2 Un multiplexeur ou analogue, non représenté, ser- vant à sélectionner les signaux d'adresses délivrés par le tampon R-ADB 2 ou les signaux d'adresses délivrés par le compteur COMPTEUR est monté sur le côté de la borne d'en- trée d'adresses du circuit R-DCR 3 Le fonctionnement de ce multiplexeur prévu pour le circuit R-DCR 3 est commandé par le signal d'échantillonnage d'adresses RAS Sans que l'invention y soit spécialement limitée, les signaux d'adres- ses du compteur COMPTEUR sont transmis au circuit R-DCR 3 lorsque le signal d'échantillonnage d'adresses RAS est au niveau haut D'autre part les signaux d'adresses du tampon R-ADB 2 sont transmis au circuit R-DCR 3 lorsque le signal d'échantillonnage d'adresses RAS est au niveau bas. La figure 5 représente un circuit d'une forme de réalisation possible du générateur d'impulsions PG ainsi que de l'oscillateur OSC Sur la figure un agencement fon- damental du circuit constitué de transistors MOS à canal N est représenté afin de simplifier l'explication Lors- que l'agencement du circuit doit être réalisé dans la pra- tique sous la forme d'un circuit intégré, on tient compte de différentes modificatiors satisfaisant à un principe qui sera indiqué ci-après. Le générateur d'impulsions PG est constitué par des éléments de circuit que l'on va décrireci-dessous. Un transistor MOS Q 1, à la grille duquel est appliqué le signal RAS, et un condensateur C 1 constituent un circuit intégrateur Un signal de sortie A du circuit intégrateur est appliqué à la grille d'un transistor MOS d'attaque Q 5. Un temps de retard prédéterminé pour le signal RAS est ré- glé moyennant un réglage approprié de la constante de temps du circuit intégrateur et de la tension de seuil V du tran- sistor MOS d'attaque T 5 Au drain du transistor MOS d'atta- que Q 5 se trouve raccordé un transistor XMOS de char- ge Q 2 qui est commandé par le signal RAS Le signal de sortie B du circuit inverseur (Q 51 Q 2) est appliqué à un circuit inverseur qui est constitué par un transistor MOS d'attaque Q 6 et par un transistor MOS de charge Q 3 La bor- ne de sortie de circuit inverseur (Q 6, Q 3) délivre l'impul- sion 01 qui augmente en même temps que le retard de l'inter- valle de temps requis pour la précharge des circuits inté- rieurs de la mémoire D-RAM, par rapport au cadencement de la montée du signal RAS jusqu'au niveau préchargé Afin de synchroniser la chute de l'impulsion 01 avec le signal RAS, il est prévu un transistor MOSFET Q 4 de remise à l'état initial, qui est branché entre le condensateur C 1 et le point de masse du montage et dont la grille est alimentée par le signal RA 51, et un transistor MOSFET Q 7 de remise à l'état initial, qui est branché en parallèle avec le transistor d'attaque Q 6 et à la grille duquel est appli- qué le signal RA 51. Comme décrit précédemment, le signal RA 51 est l'inverse du signal RAS qui a été formé dans le généra- teur SG 8. Le circuit oscillateur OSC est constitué par trois circuits inverseurs qui sont raccordés sous la for- me d'un anneau L'impulsion 01 est appliquée aux grilles -15 de transistors MOS de charge Q 8-Q 10 dans les circuits in- verseurs respectifs Par conséquent l'oscillateur OSC forme un circuit oscillateur commandé, dont le départ et l'arrêt du fonctionnement d'oscillaton sontcommandés par l'impulsion Des condensateurs C 2-C 4 servant à obtenir une période d'oscillation prédéterminée sont accouplés aux circuits inverseurs respectifs L'oscillateur OSC contient en outre un transistor MOS Q 14 de remise à l'état initial, à la grille duquel est appliqué le signal RA 51 et-qui per- met de ramener à l'état initial l'impulsion de sortie d' oscillation 02 de l'oscillateur en synchronisme avec le signal RAS. Ci-après on va décrire les opérations interve- nant dans le circuit représenté sur la figure 5, en ré- férence au chronogramme de la figure 7. Tout d'abord le signal RAS augmente en passant au niveau haut, à la suite de quoi le cycle précédent de mémorisation (période d'accès à la mémoire) est terminé, et le nouveau cycle de mémorisation (période d'accès à la mémoire) T est déclenché En réponse à la montée du signal RAS, le signal de sortie d'intégration A augmente comme représenté en B (signal A) sur la figure 7) Lorsque le signal de sortie d'intégration A a atteint la tension de seuil logique VL du transistor MOS Q 5, l'impulsion O t augmente comme représenté en C (signal O t) sur la figure 7. Lors du passage de l'impulsion 01 au niveau haut, l'oscil- lateur OSC est actionné Par conséquent l'impulsion 02 est formée comme représenté en D (signal 2) sur la figu- re 7, compte-tenu de la montée de l'impulsion 01 ' amenant cette dernière au niveau haut. Les caractéristiques de montée et la période des impulsions 02 sont déterminées par les caractéristiques de conductance des transistors MOS respectifs et par les capacités des condensateurs constituant l'oscillateur OSC. Par exemple la croissance rapide de l'impulsion 2 est au- torisée par l'accroissement de la vitesse de cha rge du con- densateur C 4 La durée de l'impulsion 02 à haut niveau est déterminée par la vitesse de décharge du condensateur C 2, qui est fixée par un transistor MOS d'attaque Ql, par la vitesse de charge du condensateur C 3, qui est fixée par le transistor MOS de charge Q 9, et par les tensions de seuil des transistors MOS. L'impulsion 02 possède des durées au niveau bas et au niveau haut T 1-T 6, qui se situent à l'intérieur du cycle de mémorisation (période d'accès à la mémoire) T. L'impulsion 02 est maintenue au niveau bas pen- dant l'intervalle de temps T 1 Pendant cet intervalle de temps T 1, à savoir pendant le temps de retard de réponse du générateur d'impulsions PG et de l'oscillateur OSC, les circuits intérieurs sont préchargés. L'impulsion 02 est maintenue au niveau haut pen- dant l'intervalle de temps T 2 * Pendant cet intervalle de temps T 2, l'opération de régénération est effectuée De fa- çon plus spécifiqueles signaux d'adressesprovenant du cir- cuit du compteur COMPTEUR représenté sur la figure 4 sont envoyés au circuit R-DCR 3 représenté sur la figure 1 Les circuit R-DCR 3 reçoit les signaux d'adresses mentionnés et le signal O X délivré par le générateur SG' situé dans le circuit REF, et sélectionne de ce fait un groupe de cel- lule de mémoire déterminées par les signaux d'adresses L' information du groupe sélectionné de cellules de mémoires est appliquée à l'amplificateur de détection SA représenté- sur la figure 1 L'amplificateur de détection SA amplifie l'information en réponse au signal 0 PA' délivrée par le gé- générateur SG' L'information amplifiée est à nouveau enre- gistrée dans le groupe de cellules de mémoires Lorsque l' impulsion 02 chute, le circuit du compteur COMPTEUR repré- senté sur la figure 3 effectue l'opération de comptage en synchronisme avec le bord retombant de l'impulsion Il en résulte que la valeur de comptage du compteur COMPTEUR est mise à jour par addition de + 1 (ou -1). L'impulsion 02 est à nouveau amenée au niveau bas pendant un intervalle de temps T 3 En réponse à ce fait, les circuits du circuit R-DCR 3, de l'amplificateur SA 7, etc actionnés seloh le mode de régénération sont préchargés. Dans le cas o la lecture ou l'enregistrement est effectué pendant le cycle de mémorisation (période d'accès à la mémoire) T, le signal RAS est amené au niveau bas comme cela est indiqué par la courbe en trait plein RAS sur la fi- gure 7 A ce sujet la précharge des circuits intérieurs, qui a commencé pendant l'intervalle de temps T 3, doit être ter- minée lorsque le signal RAS passe au niveau bas Par consé- quent la période des impulsions 02 est réglée en conformité avec le cycle de mémorisation. Lorsque le signal RAS est tenu de retomber, les impulsions 01 et 02 sont réglées,en réponse, au niveau bas. Par conséquent les signaux XX' et O PA' ne sont plus envoyés par le circuit REF Lorsque le signal WE et le signal CAS, qui sont requis pour l'opération d'enregistrement ou de lec- ture, sont modifiés après la retombée du signal RAS Lors de la modification de ces signaux, les signaux nécessaires pour l'opération d'enregistrement ou les signaux nécessai- re pour l'opération de lecture sont délivrés par le géné- rateur R/W SG 9 et le générateur SG 8 représenté sur la figure 1 A cet instant le multiplexeur d'adresses dispo- sé sur le côté de la borne d'entrée d'adresses du circuit R-DCR 3 sélectionne les signaux d'adresses envoyés par le tampon d'adresses R-ADB, étant donné que le signal RAS est à son niveau bas La cellule de mémoire spécifiéepar les signaux d'adresses A -A est sélectionnée depuis l'inté- O-j rieur du réseau de mémoire M-ARY et l'information est en- registrée dans ou lue hors de la cellule de mémoire C'est- à-dire que l'opération d'enregistrement ou de lecture de l'information dans ou hors de la cellule de mémoire expli- quée en référence à la figure 2 ou à la figure 3 précédem- * ment, est effectuée l D'autre part, dans le cas o la mémoire D-RAM n' est passélectionnée dans son cycle de mémorisation (pério- de d'accès à la mémoire (T),le signal RAS est maintenu au niveau haut tel quel comme cela est indiqué par une ligne formée de tirets, sur la figure 7 Dans ce cas le circuit oscillateur OSC continu à osciller A cet effet, l'impul- sion 02 est amenéeà croître à nouveau pour passer au ni- veau haut pendant l'intervalle de temps T 4 Ensuite l'opé- ration de régénération pour un groupe de cellulesde mémoi- resspécifiéespar l'adresse de ligne dans le compteur COMPTEUR, effectuant l'addition + 1 (ou -l),est réalisée de façon similaire au cas de l'intervalle de temps T 2. Pendant l'intervalle de temps T 5, pendant lequel l'impulsion 02 est maintenue à nouveau au niveau bas, l'opé- ration de précharge des circuits intérieurs de la mémoire D-RAM est à nouveau effectuée de façon similaire au cas de l'intervalle T 3 L'opération de régénération d'un groupe de cellules de mémoire dans l'adresse de ligne est à nouveau soumise à l'opération + 1 (ou -1), à savoir l'adresse de ré- génération mise à jour, est effectuée pendant l'intervalle de temps T 6 * Ensuite le fonctionnement du circuit passe au cycle suivant de mémorisation. De ce fait des opérations similaires sont répétées. Par conséquent, dans le cas o l'opération d'enregistrement ou de lecture est effectu-ée pendant un certain cycle de mé- morisation (période d'accès à la mémoire), seule une opéra- tion de régénération est réalisée, et dans le cas o la lec- ture ou l'enregistrement est effecté, trois opérations de régénération (de trois adresses différentes de lignes) sont effectuées. La figure 6 représente un schéma d'une modifica- tion de l'agencement fondamental du circuit représenté sur la figure 5. Cet agencement du circuit de cette forme de réali- sation de la figure 7 se compose d'un générateur d'impulsions PG qui est semblable au générateur d'impulsions PG de la fi- gure 5, c'est-à-dire qui est constitué par des transistors MOS Q 1-Q 7, et par un circuit de retardement ou ligne à retard DLY qui est accouplée au côté de sortie du générateur de transmission PG, Un signal de sortie retardé par la ligne à retard DLY est renvoyé au générateur d'impulsions PG De façon plus spécifique, le signal de sortie de la ligne à retard DLY est renvoyé à un transistor d'attaque Q 16 qui est branché en parallèle avec un condensateur C 1 avec le générateur d'impulsions PG Compte tenu de la liaison de réaction, le générateur d'impulsions PG et la ligne à re- tard DLY constituent en réalité un circuit oscillateur commandé La période des impulsions 021 t devant être dé- livrées par l'agencement de circuit représenté sur la figu- re 6,est déterminée par un temps de retard qui est réglé par un circuit intégrateur constitué par le transistor MOS de charge Q 1 et par le condensateur C 1, et par un-temps de retard qui est réglé par la ligne à retard DLY. Dans le cas de l'utilisation de l'agencement du circuit de la figure 6, de cette manière les intervalles de temps T 1, T 3 et T 5 sont réglés au moyen du circuit inté- grateur et les intervalles de temps T 2, T 4 et T 6 sont ré- glés au moyen de la ligne à retard. Avec cette forme de réalisation, l'opération de régénération automatique peut être réalisée sans prévoir à cet effet une quelconque borne extérieure Ainsi, à ti- tre d'exemple une mémoire D-RAM de 256 kbits, à laquelle est ajoutée la fonction de régénération automatique, peut être installée dans un bottier à 16 broches. En outre dans le cas d'une mémoire D-RAM de 64 kbits, une broche est en surnombre après que la fonction de régénération ait été ajoutée à la mémoire D-RAM C'est pourquoi, en utilisant cette broche, il est-;possible d'ajou- ter une nouvelle fonction supplémentaire. En outre, dans cette forme de réalisation, l'opé- -ration de régénération est-effectuée conformément à l'impul- sion 02 formée par le circuit intérieur C'est pourquoi les intervalles de temps T 1, T 2, etc peuvent être réglés indé- pendamment des vitesses de fonctionnement des circuits in- térieurs respectifs, et le cycle de mémorisation T peut être rendu rapide. Le cycle de mémorisation (période d'accès à la mémoire) dépend du cycle"machine" de l'unité centrale de traitement (CPU) de l'ordinateur dans lequel la mémoire D-RAM est utilisée C'est pourquoi il est possible d'ob- tenir une mémoire D-RAM qui peut être adaptée de façon satisfaisante à l'accroissement de la vitesse de fonction- nement d'une unité CPU à une microplaquette ou plus, comme par exemple un micro-ordinateur En outre étant donné que l'on n'utilise pas le signal de commande REF du type utili- sé dans l'art antérieur, le circuit de commande du système de mémoire peut être simplifié et la mémoire D-RAM peut être utilisée essentiellement de la même manière qu'unemémoire RAM statique. Lorsqu'il est souhaitable d'utiliser la mémoire D-RAM de la présente invention en tant que mémoire d'un or- dinateur de grande taille possédant une grande vitesse de fonctionnement on ne peut en effet pas mettre en oeuvre l'opé- ration de régénération automatique décrite ci-dessus De fa- çon plus spécifique, dans un ordinateur de grande taille, la période d'accès à la mémoire n'est pas réglée à une va- leur -aussi faible que la vitesse élevée de fonctionnement le requiert Par conséquent l'intervalle de temps, qui est al- loué par l'unité CPU à la mémoire D-RAM pour précharger les circuits intérieurs de cette mémoire D-RAM, est abaissé à une valeur faible telle qu'elle est réellement requise pour la précharge des circuits intérieurs de la mémoire D-RAM. Pendant ce bref intervallede temps, il est difficile d'ef- fectuer l'opération de régénération conformément à la régé- nération automatique prévue dans la forme de réq Alisation. Cependant ceci ne signifie pas toujours que la mé- moire D-RAM selon la présente invention ne peut pas être employée dans des applications à vitesse élevée de fonction- nement. La mâDmoire D-RAM contenant, dans le circuit REF, le circuit servant à détecter la durée d'impulsion du signal RAS comme représenté sur la figure 5 ou sur la figure 6, c' est-à-dire le circuit qui est constitué du circuit intégra- teur composé des transistors MOSFET Q 1 ' Q 4 et du condensa- teur C 1, et du transistor MOSFET Q 5 recevant le signal de sortie du circuit intégrateur, peut être utilisé en tant que mémoire d'un ordinateur de grande taille à vitesse élevée de fonctionnement, à titre d'exemple. Afin de permettre de telles applications, l'inter- valle de temps détectable par le circuit détecteur est ré- glé de manière à être légèrement plus long que l'intervalle de temps qui est réellement requis pour la précharge des cir- cuitsintérieurs de la mémoire D-RAM De façon concrète, la durée de détection du circuit détecteur est réglée par le circuit intégrateur et par le circuit MOSFET Q 5 recevant le signal de sortie de cet intégrateur. Avec ces dispositions, dans l'application au mi- cro-ordinateur à faible vitesse de fonctionnement, etc, le signal 01 est délivré par le générateur PG lorsque le signal RAS est au niveau préchargé Il en résulte que la régénération automatique est effectuée Au contraire, dans l'application à l'ordinateur de grande taille à vitesse élevée de fonctionnement, etc, le signal 01 n'est pas dé- livré par le générateur PG Par conséquent l'opération de régénération automatique ne se produit pas Dans ce cas la mémoire D-RAM conforme à la présente invention peut être utilisée de façon similaire à la mémoire D-RAM classique. C'est-à-dire que dans la mémoire D-RAM selon la présente invention, les cellules de mémoire constitutives de la mé- moire sont régénérées par par exemple ce qu'on Rappelle le signal RS opérant seulement une régénération de la même manière que dans le cas d'une mémoire D-RAM classique. Par conséquent la mémoire D-RAM selon la pré- sente invention possède des applications très étendues. La présente invention n'est pas limitée aux formes de réalisation précédentes. Par exemple, sur la figure 7, l'impulsion 02 servant à l'opération de régénération peut être une impul- sion qui est au niveau bas pendant les intervalles de temps T 3, T 4 et T 5 Par ailleurs ce peut être une impulsion qui passe au niveau haut pendant uniquement l'intervalle de temps T 2 De telles impulsions peuvent être formées par exemple de telle manière que le passage au niveau haut pendant l'intervalle de temps T 4 ou pendant les interval- les de temps T 4 et T 6 est limité par l'utilisation de l'im- pulsion 02 du circuit oscillateur OSC et au moyen d'un cir- cuit à portes logiques,un circuit de comptage, etc, comme cela est prédéterminé. En outre, sur la figure 4, le circuit de comptage COMPTEUR pourl'ôpération de régénération peut être consti- tué par un circuit à échelle 2 i+ 2, qui fournit des signaux d'adresses pour l'opération de régénération pendant unique- ment la première moitié d'unecirculation du compteur. Dans ce cas, la production d'impulsions 02 peut être empêchée par le signal de bit de poids supérieur du circuit de comptage Ceci présente l'avantage que la con- sommation de courant affectée à l'exécution inutile de l'opération de régénération en rapport par exemple avec le cycle de mémorisation, peut être réduite. Il est également possible d'installer un circuit détecteur de longueur de durée d'impulsion, constitué par un circuit de chronométrage ou analogue, de manière à com- muter les périodes de régénération lors de la détection du fait que l'état de rétention de la mémoire a été maintenue pendant un long intervalle de temps C'est-à-dire que l'on peut effectuer des commutations cadencées de manière à sup- primer les opérations de régénération des intervalles de temps T 4 et T 6 sur la figure 7 De même dans ce cas, il est possible d'obtenir une réduction de la consommation d'énergie qui était due au fait que l'opération de régéné- ration était exécutée de façon inutile. La structure du système de la mémoire D-RAM peut être modifiée de différentes manières. La figure 9 représente un schéma bloc du circuit de régénération automatique 12 selon une autre forme de réalisation Bien que le circuit de régénération automa- tique 22 de cette forme de réalisation correspond approxi- mativement à la forme de réalisation de la figure 4, il ne comporte pas le générateur de signaux SG' tel que re- présenté sur la figure 4. Un circuit générateur d'impulsions PG, un circuit oscillateur OSC et un circuit de comptage COMPTEUR sont les mêmes que ceux représentés sur la figure 4 Le signal de sortie 02 de l'oscillateur OSC est envoyé au générateur de signaux 8. Contrairement à la forme de réalisation de la figure 4, les circuits intérieurs du générateur de signaux 8 sont constitués de façon appropriée de telle manière que le signal de sortie 02 de l'oscillateur OSC est consi- déré sous la forme d'un pseudo-signal d'échantillonnage d'adresses de lignes En outre le fonctionnement du tampon de sortie des données DOB représenté sur la figure 1 n'est pas requis pendant l'opératicnde régénération Par consé- quent le générateur de signaux 8 possède un circuit inhi- biteur approprié servant à inhiber la délivrance du signal 00 p même lorsqu'il est envoyé avec le pseudo-signal d'échan- tillonnage d'adresses. Les opérations de l'agencement de circuit de la figure 9 sont semblables à celles de l'agencement de cir- cuit de la figure 4. Lorsque le signal d'échantillonnage d'adresses de lignes RAS envoyé à la borne extérieure de l'agence- ment de circuit a été amené du niveau bas au niveau haut, le générateur de signaux 8 produit des impulsions de pré- charge afin de placer les circuits intérieurs, représen- tés sur la figure 1, dans leurs états préchargés Le si- gnal RA 51, qui est amené au niveau bas en réponse au pas- sage du signal d'échantillonnage d'adresses de lignes RAS au niveau haut, est délivré-par le générateur de signaux 8 En réponse à cela, le générateur d'impulsions PG déli- vre le signal t semblable au signal 01 de la figure 4. L'oscillateur OSC délivre l'impulsion de régénération 02 à niveau bas en réponse au signal de sortie 01 du gé- nérateur d'impulsions PG. En réponse à l'impulsion de régénération 02, le générateur de signaux 8 délivre les impulsions de commande À', O A, etc Dans ce cas l'impulsion de commande O OP n'est pas délivrée comme cela a été décrit ci-dessus L'opération de régénération est effectuée par les impulsions de commande 'O SPA' etc. 2523356 ' Au bout d'un intervalle de temps prédéterminé, qui est décidé par l'oscillateur OSC, l'impulsion de ré- génération 02 est à nouveau amenée au niveau bas En ré- ponse à ce passage de l'impulsion de régénération 02 du niveau haut au niveau bas, le générateur de signaux 8 produit les impulsions de précharge servant à placer les circuits intérieurs, représentés sur la figure 1, dans leurs états préchargés. Si, en dépit de l'écoulement d'un intervalle de temps prédéterminé à partir du début de l'opération de pré- charge, il ne se produit aucun accès à la mémoire D-RAM, c'est-à-dire si le signal d'échantillonnage d'adresses de ligne extérieures RAS n'est pas amené au niveau bas, l'im- pulsion de régénération 02 située au niveau haut est déli- vrée à nouveau à partir de l'oscillateur OSC Ei T réponse à ce fait, l'opération de régénération est prédéclenchée. Dans le cas o le signal d'échantillonnage d' adresses de lignes extérieures RAS a été modifié en étant amené du niveau haut au niveau bas, des impulsions appro- priées de commande sont délivrées, en réponse, par le générateur de signaux 8 comme dans le cas de la forme de réalisation de la figure 4. Afin que le générateur d'impulsions PG répond uniquement au signal d'échantillonnage d'adresses de lignes extérieures, le signal RA 51 devant être délivré par le géné- rateur de signaux 8 est rendu apte à répondre au signal d'échantillonnage d'adresses de lignes extérieures, mais non à l'impulsion de régénération 02. L'agencement de circuit de la forme de réalisa- tion de la figure 9 ne nécessite pas le générateur de si- gnaux SG' tel que représenté sur la figure 4 Ceci permet de réduire le nombre des éléments de circuit. 31. REVENDICATIONS 1 Mémoire dynamique à accès direct (D-RAM), qui possède des cellules de mémoire nécessitant d'être régénérées périodiquement, et des circuits intérieurs ( 2-11) qui sont placés dans des états préchargés et en- suite dans des états de fonctionnement,et à laquelle on peut avoir accès en réponse à un signal d'échantillonna- ge d'adresses (RAS) qui est envoyé à une borne extérieu- re, caractérisée en ce qu'elle comporte un générateur d'impulsiori (PG,OSC), qui produit des impulsions de ré- génération ( 02) lors de la détection d'une inhibition de l'alimentation du signal d'échantillonnage d'adresses (RAS), et un compteur d'adresses(COMPTEUR)qui forme les données d'adresses de régénération par comptage des im- pulsions de régénération, tandis qu'un cadencemint de régénération des cellules de mémoire, spécifié par le- dit compteur d'adresses,est déterminé par les impulsions de régénération. 2 Mémoire dynamique à accès direct selon la revendication 1, caractérisée en ce qu'elle comporte en outre un générateur d'impulsions de cadencement qui délivre des impulsions de précharge servant à placer les circuits intérieurs ( 2-11) dans leurs états préchar- gés, lorsque l'alimentation du signal d'échantillonnage d'adresses (RAS) est inhibée, et qui produit des impul- sions de commande ( 01) servant à placer les circuits in- térieurs dans leurs états de fonctionnement, lorsque le signal d'échantillonnage d'adresses est délivré. 3 Mémoire dynamique à accès direct selon la re- vendication 2, caractérisaen ce que le générateur d'im- pulsions (PG,OSC) est constitué par un premier circuit (PG) qui détecte l'inhibition de l'alimentation du si- gnal d'échantillonnage d'adresses (RAS) et-par un se- cond circuit (OSC) qui est démarré par un signal de sortie de détection dudit premier circuit et produit 1 ' 2523356 impulsion de régénération ( 02) à cet instant. 4 Mémoire dynamique à accès direct selon la re- vendication 3, caractériséeen ce que le second circuit est constitué par un oscillateur commandé (OSC) dont le démar- rage et l' arrêt sont commandés par le signal de sortie de détection dudit premier circuit (PG), ce qui a pour effet que les impulsions de régénération sont reproduites de façon périodique pendant un intervalle de temps pen- dant lequel le signal d'échantillonnage d'adresses (RAS) n'est pas délivré. Mémoire dynamique à accès direct selon la re- vendication 4, caractériséaen ce que le premier circuit (PG) comporte un circuit ou ligne à retard (DLY) qui est constitué essentiellement par un circuit intégrateur, ce qui a pour effet que les impulsions de régénération sont produites après la fin d'une opération de précharge des- dits circuits intérieurs ( 2-11), qui est déclenchée lors- que d'alimentation du signal d'échantillonnage d'adresses (RAS) a été inhibée. 6 Mémpire dynamique à accès direct selon la re- vendication 5, caractérisée en ce qu'un intervalle de temps entre une impulsion de régénération devant être délivrée par ledit circuit de l'oscillateur commandé (OSC) et une autre impulsion de régénération devant être délivrée ultérieurement est rendue d'une durée plus im- portante qu'un intervalle de temps qui est requis pour la précharge desdits circuits intérieurs ( 2-11). 7 Mémoire dynamique à accès direct selon la revendication 2, caractériséeen ce que ledit générateur d'impulsions'(PG,OSC) comporte un circuit ou ligne à re- tard (DLY) qui est constitué essentiellement par un cir- cuit intégrateur, ce qui a pour effet que les impulsions de régénération sont produites après la fin d'une opéra- de précharge desdits circuits intérieurs ( 2-11), qui est démarrée lorsque l'alimentation du signal d'échantillonna- ge d'adresses (RAS) est inhibée. 8 Mémoire dynamique à accès direct selon la revendication 2, caractérisée en ce que le générateur d'impulsions (PG-OSC) est constitué essentiellement par un circuit à oscillateur commandé (OSC) dont le fonction- nement est commandé par le signal d'échantillonnage d' adresses (RAS).