FR 2517145 A1 19830527 FR 8219681 A 19821124 251 i 7 145 La présente invention concerne un circuit divi- seur à rapport réglable. On utilise couramment des circuits diviseurs à rapport réglable dans des circuits à boucle verrouillée en phase afin qu'un signal transmis par un oscillateur ré- glable à un comparateur de déphasage soit divisé Le change- ment du rapport de division du circuit diviseur modifie la fréquence de l'oscillateur et cet oscillateur transmet une fréquence de sortie. Il est souhaitable que les circuits à boucle ver- rouillée en phase soient réalisés sous forme de circuits in- tégrés et en particulier sous forme d'une pastille unique. La fabrication d'un circuit à boucle verrouillée en phase dans une pastille unique se heurte à des critères antagonistes Il est souhaitable que la consommation d'éner- gie des circuits diviseurs de fréquence, notamment à rapport réglable, soit maintenue à une valeur aussi faible que pos- sible, si bien que les circuits diviseurs doivent travail- ler à une fréquence relativement faible. Cependant, une fréquence relativement faible n'est pas idéale pour la comparaison des déphasages et une fréquen- ce maximale de référence est souhaitable afin que le temps d'acquisition de la boucle soit meilleur et que l'ondula- tion dans la fréquence de sortie soit réduite En outre, la partie à fréquence élevée de la boucle doit être formée dans un circuit logique à haute fréquence tel qu'une logique à couplage d'émetteur, dans le cas d'un fonctionnement à haute fréquence, par exemple dans une plage de fréquences passant dans la boucle commençant à 1 G Hz environ. La logique à couplage d'émetteur n'est pas ramas- sée par rapport à une logique à fréquence plus faible telle qu'une logique intégrée à injection, et une utilisation pous- sée de la logique à couplage d'émetteur provoque la formation d'une pastille de dimension indésirable. L'invention concerne un circuit diviseur à rapport réglable pouvant être utilisé dans un circuit de boucle à verrouillage de phase sur une seule pastille dans laquelle les proportions relatives des parties logiques à haute fréquence et à basse fréquence sont optimisées. L'invention concerne ainsi un circuit diviseur à rapport réglable comprenant une porte montée en série avec un dispositif diviseur et destinée à transmettre un signal d'horloge sous forme puisée dont la fréquence doit être divisée, et un dispositif de commande de la porte afin qu'un nombre qui peut être choisi d'impulsions d'horloge du signal d'horloge (ce nombre pouvant être égal à zéro) soit soustrait et permette le réglage du rapport de division du circuit diviseur. Dans un perfectionnement particulièrement avanta- geux, plusieurs portes sont utilisées sous forme d'un ar- rangement série, des portes adjacentes de cet arrangement série étant séparées les unes des autres par un dis- positif diviseur, et un dispositif de commande de chaque por- te assure la soustraction d'un nombre qui peut être choisi d'impulsions d'horloge proveniant du signal d'horloge (ce nombre pouvant être égal à zéro) afin que le rapport de divi- sion du dispositif diviseur soit réglé. Le dispositif de division peut être un circuit diviseur de rapport fixe. Le dispositif de commande de la porte ou des portes peut comprendre un dispositif destiné à transmettre à chaque porte qui doit être commandie, un signal de commande sous forme puisée. Le dispositif destiné à transmettre un signal de commande sous forme pulsée peut comprendre un circuit pro- grammable multiplicateur de vitesse et, dans un mode de réa- lisation de l'invention, chaque porte qui doit être comman- dée est commandée par un circuit respectif multiplicateur de vitesse. Chaque circuit multiplicateur de vitesse peut être programmable indépendamment. Chaque circuit multiplicateur de vitesse peut être programmable par un code numérique et, dans un mode de réa- lisation de l'invention, le code numérique est transmis à une mémoire de programmation associée au circuit multipli- cateur. La mémoire de programmation peut être un registre à décalage. Chaque circuit multiplicateur de vitesse peut comprendre plusieurs diviseurs, un pour chaque bit du code numérique, les diviseurs étant commandés en série par des impulsions d'horloge, et des dispositifs de détection de coïncidences sont destinés à transmettre un signal de sor- tie lorsque les états de sortie des diviseurs correspondent à des états représentatifs du code numérique programmé. Les dispositifs de détection de coincidences peu- vent comprendre un détecteur de coïncidence associé à cha- que diviseur, chaque détecteur étant destiné à transmettre un signal de sortie lorsque l'état de sortie du diviseur associé correspond à un état représentatif d'un bit respectif du code numérique programmé. Chaque détecteur dé coïncidence peut être formé par un dispositif porte et, dans un mode de réalisation avan- tageux de l'invention, le dispositif porte est formé en logique intégrée à injection. Chaque dispositif porte en logique intégrée à injection peut comprendre deux portes en logique intégrée à injection ayant chacune une entrée reliée à une sortie correspondante de deux sorties complémentaires d'un diviseur correspondant et à l'une de deux entrées complémentaires re- présentatives d'un bit du code numérique, une sortie étant reliée à la sortie de l'autre des deux portes. Une bascule est disposée et montée de manière qu'el- le soit établie lorsque les diviseurs ont un premier état prédéterminé de sortie et rétablie, par le signal de sortie transmis par le dispositif de détection de coïncidence. La bascule peut avoir une sortie reliée afin qu'elle commande la transmission d'un signal d'horloge, for- mant le signal de commande sous forme pulsée transmis à une porte respective qui doit être commandée, si bien que le signal d'horloge est transmis à la porte soit lorsque la bascule est établie, soit lorsqu'elle est rétablie. Plusieurs circuits multiplicateurs de vitesse peuvent comprendre un ensemble commun de diviseurs commandés en série par des signaux d'horloge et, dans un mode de réa- lisation avantageux, les diviseurs forment plusieurs jeux de signaux parallèles de sortie, un jeu pour chaque circuit multiplicateur de l'ensemble de ces circuits, chaque cir- cuit multiplicateur de l'ensemble comprenant un dispositif respectif de détection de coïncidence destiné à transmettre un signal de sortie lorsque les états de sortie d'un jeu correspondant de signaux parallèles de sortie correspondent aux états représentatifs du code numérique programmé pour ce circuit multiplicateur. D'autres caractéristiques et avantages de l'inven- tion ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels: la figure 1 représente-un circuit à boucle à ver- rouillage de phase comprenant un circuit diviseur à rapport réglable selon l'invention la figure 2 représente plus en détail des circuits multiplicateurs de vitesse faisant partie de la boucle de phase de la figure 1; et la figure 3 représente un détecteur de coïncidence faisant partie d'un circuit multiplicateur de vitesse repré- senté sur la figure 2. La figure 1 représente un circuit à boucle à ver- rouillage de phase formé sur une seule pastille 1 de circuit intégré Un oscillateur local réglable 2 est placé en dehors de la pastille et il transmet un signal de sortie qui est transmis sous forme d'un signal d'entrée de la pastille par une borne 3 d'entrée Le signal de l'oscillateur local trans- mis à la borne 3 parvient par des circuits diviseurs (décrits dans la suite du présent mémoire) à une première entrée d'un comparateur 4 de déphasage dont une seconde entrée 5 reçoit une fréquence de référence Un signal de sortie est transmis par le comparateur 4 de déphasage à une borne 6 de sortie de la pastille puis sous forme d'un signal de com- mande de l'oscillateur local 2 La valeur de ce signal de commande dépend de la relation de fréquence et de phase entre le signal transmis au comparateur 4 par l'oscillateur local 2 et-la fréquence de référence transmise à l'entrée 5. La chaîne de division du signal présenté à la borne 3 comprend un circuit préalable 7 d'échelle de rapport fixe, le circuit diviseur à rapport réglable selon l'inven- tion et enfin un autre circuit diviseur 9 à rapport fixe. Le circuit diviseur à rapport réglable qui y est placé entre les circuits diviseurs 7 et 9 à rapport fixe, comporte deux portes réglables sous forme de portes 10 et 11 de suppres- sion d'impulsions qui sont séparées par un diviseur 12 de rapport fixe Les portes 10 et 11 de suppression d'impulsions reçoivent des signaux de commande à des entrées 13 et 14 respectivement. Lorsqu'elles reçoivent des signaux de commande transmis par les entrées 13 et 14, les portes 10 et 11 de suppression d'impulsions retirent un nombre d'imeulsions qui peut être choisi (ce nombre pouvant être égal à zéro) du signal transmis par les portes, si bien que les diviseurs fixes 12 et 8 divisent le signal par un nombre qui dépend du nombre d'impulsions retirées par chaque porte de suppres- sion. Les signaux de commande transmis aux entrées 13 et 14 des portes 10 et 11 scnt tirés de circuits multipli- cateurs de vitesse 15 et 16 de type programmable et à quatre bits Ces circuits multiplicateurs 15 et 16 à quatre bits reçoivent des signaux d'entrée d'horloge à des entrées 17 et 18, ces signaux provenant d'un oscillateur piézoélectrique 19 par l'intermédiaire d'un circuit préalable d'échelle 20. Les circuits multiplicateurs 15 et 16 sont programmables sous la commande de registres à décalage 21 et 22 à quatre bits qui reçoivent des données de programmation sous forme de codes binaires à quatre bits transmis par une borne 23 d'entrée de données. Lors du fonctionnement, un code numérique à quatre bits est chargé dans chaque registre à décalage 21 et 22 et, comme représenté, ces registres sont raccordés de manière qu'ils soient chargés en série à partir de la borne 23 Les registres à décalage 21 et 22 jouent le rôle de mémoires de programme pour les circuits multiplicateurs de vitesse 15 et 16 respectivement et ils peuvent être chargés soit -du même code numérique, soit de codes différents, en étant programmés indépendamment. L'information de programmation contenue dans les registres à décalage 21 et 22 est communiquée aux circuits multiplicateurs 15 et 16 par des liaisons 24 et 25 de pro- grammation respectivement Le circuit multiplicateur 15 a une sortie 26 reliée à l'entrée 13 de commande de la porte alors que le circuit multiplicateur 16 a une sortie 27 reliée à l'entrée 14 de commande de la porte 11. Chaque circuit multiplicateur 15, 16 a un cycle de sortie qui est une fraction de la fréquence du signal d'entrée d'horloge et, pour chaque cycle de sortie, un nombre d'impulsions d'horloge est transmis à sa sortie stivant le code numérique programmé dans 'la mémoire associée de program- mation formée par un registre à décalage Dans le mode de réalisation considéré, le cycle de sortie des circuits mul- tiplicateurs 15 et 16 est égal à la fréquence de référence du comparateur 4 de déphasage et en conséquence, le circuit multiplicateur 16 a une sortie supplémentaire 28 à une fré- quence de référence qui est leliée à l'entrée 5 de signaux de référence du comparateur 4 de déphasage. Pour chaque impulsion transmise par les circuits multiplicateurs 15 et 16 aux entrées 13 et 14 de commande des portes 10 et 11 respectivement, une impulsion est retirée du signal passant dans ces portes, si bien que le rapport efficace de division d'un diviseur de rapport fixe placé ultérieurement est modifié, de même que le rapport global de division du diviseur de rapport réglable. On considère maintenant la structure et le fonc- tionnement des circuits 15 et 16 multiplicateurs de vitesse en référence à la figure 2, sur laquelle les éléments cor- respondant à ceux de la figure 1 portent des références iden- tiques. Comme l'indique la figure 2, des signaux d'entrée d'horloge sont transmis à une borne commune d'entrée 17, 18 puis, en parallèle, dans les portes 29 et 30 de sortie, à des bornes 26 et 27 de sortie respectivement qui forment les bornes de sortie des circuits multiplicateurs 15,et 16. La porte 29 transmet des signaux d'horloge à la borne 26 de sortie sous la commande d'un signal de commande transmis par la ligne 31 et provenant d'une bascule 32 alors que la porte 30 est commandée par des signaux transmis par une ligne 33 de commande à partir d'une bascule 34. Les signaux d'entrée d'horloge sont aussi transmis par quatre diviseurs binaires 35, 36, 37 et 38 montés en série et destinés à transmettre un signal de sortie à une fréquence de référence à la borne 28 Les diviseurs 35 à 38 qui sont montés en série sont communs à tous les circuits multiplicateurs 15 et 16 Chaque diviseur a une première paire de sorties complémentaires 39 Q,Q reliées à un détec- teur correspondant de coïncidence 40 Les détecteurs 40 de coïncidence sont exclusivement attribués au circuit multipli- cateur 15, et chaque détecteur à une seconde paire d'entrées 41 qui sont commandées par des bits complémentaires en fonc- tion du code numérique transmis au registre à décalage 21 à quatre bits associé au circuit multiplicateur 15. Le détecteur 40 dé coïncidence associé au diviseur est programmé, par exemple à l'aide d'une bascule, par le bit le moins significatif du code numérique transmis au registre 21 alors que le détecteur 40 associé au diviseur 38 est programmé par le bit le plus significatif Dans un détecteur particulier de coïncidence, lorsque le bit transmis au registre à décalage est égal à 1, les deux entrées 41 sont mises l'une à 1 et l'autre à 0, et ce réglage est inver- sé dans le cas d'un zéro programmé Chaque détecteur 40 de coïncidence a une sortie 42 reliée à un autre détecteur 43. de coïncidence qui transmet un signal de sortie destiné à ré- tablir la bascule 32. Tous les diviseurs 35 à 38 ont une seconde paire de sortiescomplémentaires Q, Q > 44 qui fait partie du second circuit multiplicateur 16 de vitesse et chaque paire de sor- ties 411 est reliée à un détecteur correspondant de coînciden- ce 45 ayant chacun deux entrées 46 de programmation qui sont programmées d'après le code numérique transmis au registre à décalage 22, comme dans le cas des entrées 41 de program- mation des détecteurs 40 de coïncidence Comme dans le cas de ces détecteurs 40, chaque détecteur 45 de coînci- dence a une sortie 47 reliée à un autre détecteur 48 de coïncidence qui transmet un signal de sortie destiné à réta- blir la bascule 34. Chacun des circuits diviseurs 35 à 38 a une autre sortie Z 49, toutes les sorties étant câblées afin qu'elles rejoignent une ligne commune 50 qui est reliée aux entrées d'établissement des deux bascules 32 et 34. Comme indiqué précédemment, la figure 2 représen- te un mode de réalisation des deux circuits multiplicateurs et 16 dans lesquels les circuits diviseurs 35-à 38 sont communs aux deux circuits multiplicateurs, chacun des cir- cuits multiplicateurs ayant son propre jeu comprenant des détecteurs de coïncidence, une bascule et une porte Comme le fonctionnement des circuits multiplicateurs est le même, on ne décrit que celui d'un seul, le circuit multiplica- teur 15. Comme les sorties'49 des diviseurs 35 à 38 sont câblées ensemble, la bascule 32 est établie lorsque tous les signaux de sortie correspondent à un état prédéterminé, par exemple lorsqu'ils sont tous à 1 Lorsque la bascule 32 est établie, la porte 29 est préparée par l'intermédiaire de l'entrée 31 de commande et les signaux d'entrée d'horloge transmis à la borne 17, 18 passent dans la porte 29 et ap- paraissent à la borne 26 de sortie du circuit multiplicateur Ces impulsions sont alors transmises à la porte 10 de suppression d'impulsions afin qu'elles commandent cette porte qui retient les impulsions du signal divisé en fréquence de l'oscillateur local, provenant de la borne 3. Les signaux d'entrée d'horloge sont aussi transmis par les diviseurs montés en série 35 à 38 et, lorsque le détecteur 40 de coïncidence relié à chaque diviseur indique que les sorties 39 correspondent aux entrées du détecteur programmée aux entrées de programmation 41, ce détecteur transmet à la sortie 42 un signal indiquant qu'une coinci- dence est obtenue Comme les sorties 42 de tous les détecteurs de coïncidence sont reliées à un détecteur supplémentaire 43 de coïncidence, ce dernier ne transmet un signal de sortie que lorsqu'une coïncidence est détectée simultanément par les quatre détecteurs 40 de coïncidence A ce moment, le détecteur 43 transmet le signal de sortie qui rétablit la bascule 32. Lorsque la bascule 32 est rétablie, le signal de préparation de porte transmis à l'entrée 31 de commande de la porte 29 est supprimé et la porte 29 est bloquée Aucune impulsion supplémentaire n'est Donc transmise à la porte 10 de suppression d'impulsions Le nombre d'impulsions transmis par la porte 29 dépend de la période pendant laquelle la porte est préparée, et celle-ci dépend du code numérique qui est indiqué dans le registre-21 à décalage puis transmis aux entrées convenables des détecteurs 40 de coïncidence. Les détecteurs 40 et 43 de coïncidence sont repré- sentés plus en détail sur la figure 3 sur laquelle, par rai- son de simplification de la description, un seul détecteur 40 associé au circuit diviseur 35 est représenté en détail, avec le détecteur 43 de coïncidence Tous les détecteurs sont réalisés de manière analogue au détecteur 40 et le détecteur 48 de coïncidence est analogue au détecteur 43. -Comme l'indique la figure 3, un détecteur 40 de coin- cidence est formé en technologie de logique intégrée à injection et comprend deux portes intégrées à injection 51 et 52 ayant des entrées 53 et 54 reliées respectivement aux sorties complémentaires respectives 39 du diviseur 35 Chaque entrée 53 et 54 est aussi reliée à une borne 41 d'entrée de programmation correspondante du détecteur de coïncidence. Les portes 51 et 52 ont des sorties 55 et 56 qui sont câblées et raccordées à une entrée 57 d'une autre porte 58 en logique intégrée à injection qui assure une inversion La porte 58 a une sortie 42 qui transmet le signal de sortie du détec- teur de coïncidence Si l'on suppose que le code à quatre bits introduit dans le registre 21 à décalage est tel que la borne 41 reliée à la porte 51 est mise à zéro alors que l'autre borne 41 est mise à un, une coïncidence apparaît lorsque la sortie Ql 39 est à l'état logique O alors que la sortie Q 1 39 est à l'état logique 1 L'entrée 53 de la porte 51 est donc à l'état logique O alors que l'entrée 54 de la porte 52 est à l'état logique 1 La sortie 55 de la porte 51 est à l'état 1 alors que la sortie 56 de la porte 52 est à l'état O et, comme ces sorties sont reliées, l'en- trée 57 dé la porte 58 est maintenue à l'état logique 0 Ce signal d'entrée est inversé par la porte 58 et il est trans- mis au détecteur 43 de coïncidence sous forme d'un signal logique 1. Le détecteur 43 de coïncidence comporte en fait une connexion câblée 59 entre les sorties 42 de tous les détecteurs 40 de coïncidence et cette connexion câblée est reliée à l'entrée de rétablissement de la bascule 32 Lors- que tous les détecteurs 40 de coïncidence indiquent une coïncidence, toutes les sorties 42 transmettent un signal à l'état logique 1 et en conséquence, un signal à l'état logique 1 parvient à la bascule 34 En l'absence de coînciden- ce, c'est-à-dire lorsque, dans l'exemple précédent, la sortie Ql 39 est à l'état logique 1 alors que la sortie Ql est ïï l'état logique 0, les signaux d'entrée des deux portes 51 et 52 restent à zéro et le signal de sortie des deux portes est donc à l'é-tat 1 Cet état est inversé par la porte 58, si bien qu'un signal O apparait à la sortie 42 En conséquence, si un détecteur quelconque 40 de coïncidence ne détecte pas une coïncidence, le signal O présent à une première sortie 42 maintient toute la connexion câblée 59 au niveau logique 0. L'utilisation de plusieurs portes de suppression d'impulsions qui sont séparées les unes des autres par un diviseur fixe permet la réalisation de tout le circuit de commande de ces portes en logique à vitesse relativement fai- 2517 145 ble,par exemple en logique intégrée à injection Seules les portes elles-mêmes et les diviseurs à rapport fixe à fré- quence plus élevée de fonctionnement doivent être réalisés en logique à grande vitesse telle que la logique à couplage d'émetteur Sur la figure 1, cette séparation entre la logi- que à couplage d'émetteur et la logique intégrée à injec- tion est indiquée par le trait interrompu L'augmentation au maximum de la proportion de circuit formé en logique in- tégrée à injection par rapport à la logique à couplage d'émetteur permet la formation d'une pastille plus ramassée, avec l'utilisation cependant d'une-fréquencede référence relativement élevée Par exemple, l'oscillateur 19 peut fonctionner à 4 M Hz, les signaux d'entrée d'horloge parve- nant au circuit multiplicateur peuvent avoir une fréquence de 62,5 K Hz alors que la fréquence de référence est de 3,90625 K Hz Ces valeurs sont évidemment données à titre purement illustratif et on peut utiliser toutes les valeurs convenables. La logique intégrée à injection convient parti- culièrement bien pour la-formation des parties à basse fréquence du circuit car la possibilité qu'elle donne de la transmission de plusieurs signaux de sortie par les por- tes permet la réalisation facile des diviseurs 35 à 38 avec le nombre nécessaire de sorties, une seule chaîne de divi- seurs pouvant être commune à plusieurs circuits multiplica- teurs Cette caractéristique contribue encore à la forma- tion d'une pastille peu encombrante. Il est bien entendu que l'invention n'a été décrite et représentée qu'à titre d'exemple préférenciel et qu'on pourra apporter toute équivalencestechniques dans ses éléments constitutifs Par exemple, bien qu'on ait décrit l'utilisa- tion de deux portes de suppression d'impulsions une seule porte ou plus de deux portes peuvent être utilisées le cas échéant En outre, bien les circuits multiplicateurs de vi- -35 tesse soient décrits sous forme de dispositifs à quatre bits, le nombre de bits peut être choisi Les circuits multiplica- teurs ont été décrits comme étant programmés par des mémoires de programme sous forme de registres à décalage, mais toute mémoire convenable de programme peut être utilisée. En outre, il n'est pas essentiel que des données soient transmises au registre à décalage sous forme série, et elles peuvent être aussi le cas échéant transmises en paral- lèle aux registres à décalage Bien qu'on ait décrit les deux circuits multiplicateurs de vitesse 15 et 16 comme réalisés avantageusement avec des parties communes, ils peuvent évi- demment être réalisés sous forme d'éléments séparés le cas échéant. REVENDICATIONS 1 Circuit diviseur à rapport réglable, caracté- risé en ce qu'il comprend une porte ( 10, 11) destinée à être commandée et montée en série avec un dispositif diviseur ( 7, 12, 8) destiné à transmettre un signal d'horloge sous forme pulsée dont la fréquence doit être divisée, et un dispositif ( 15, 16) de commande de la porte afin qu'elle soustraie un nombre d'impulsions d'horloge qui peut être choisi (et qui peut être égal à zéro) du signal d'horloge 1 o afin que le rapport de division du circuit diviseur soit réglé. 2 Circuit selon la revendication 1, caractérisé en ce qu'il comporte plusieurs portes ( 10, 11) qui peuvent être ccrmandées, montées en série, les portes adjacentes de l'arrangement série étant séparées par un dispositif diviseur ( 12), et un dispositif ( 15, 16) de commande des portes et destiné à soustraire un nombre d'impulsions d'horloge qui peut être réglé (et qui peut être égal à zéro) soit retiré du signal d'horloge afin que le rapport de division du cir- cuit diviseur soit réglé. 3 Circuit selon l'une des revendications 1 et 2, caractérisé en ce que le dispositif diviseur ( 12) est un di- viseur de rapport fixe. 4 Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif ( 15, 16) de commande des portes comporte un dispositif destiné à trans- mettre à chaque porte un signal de commande sous forme pulsée. Circuit selon la revendication 4, caractérisé en ce que le dispositif destiné à transmettre le signal de com- mande sous forme pulsée est un circuit programmable multipli- cateur de vitesse ( 15, 16). 6 Circuit selon la revendication 5, caractérisé en ce que chaque porte ( 10, 11) qui peut être coainandée, est com- mandée par un circuit multiplicateur de vitesse ( 15, 16) correspondant - 7 Circuit selon la revendication 6, caractérisé en ce que chaque circuit multiplicateur de vitesse ( 15, 16) est programmable indépendamment. 8 Circuit selon la revendication 7, caractérisé en ce que chaque circuit multiplicateur de vitesse ( 15, 16) est programmable par un code numérique. 9 Circuit selon la revendication 8, caractérisé en ce que le code numérique est transmis à une mémoire de programmation ( 21, 22) associée au circuit multiplicateur. Circuit selon la revendication 9, caractérisé en ce que la mémoire de programmation est un registre à dé- calage ( 21, 22). 11 Circuit selon l'une quelconque des revendica- tions 5 à 10, caractérisé en ce que chaque circuit multipli- cateur de vitesse ( 15, 16) comporte plusieurs diviseurs ( 35- 38) à raison d'un pour chaque bit du code numérique, les di- viseurs étant commandés en série par des signaux d'horloge, et un dispositif de détection de'coîncidence ( 40, 43) des- tiné à transmettre un signal de sortie lorsque les états de sortie des diviseurs correspondent aux états représentatifs du code numérique programmé. 12 Circuit selon la revendication 11, caractérisé en ce que le dispositif de détection de coïncidence comporte un détecteur de coïncidence ( 40) associé à chaque diviseur ( 35-38), chaque détecteur étant destiné à transmettre un signal de sortie lorsque l'tat de sortie du diviseur associé ( 35-38) correspond à un état représentatif d'un bit corres- pondant du code numérique programmé. 13 Circuit selon la revendication 12, caractérisé en ce que chaque détecteur de coïncidence ( 40) comprend un dispositif porte ( 51, 52). 14 Circuit selon la revendication 13, caractérisé en ce que le dispositif porte ( 51, 52) est formé en logique intégrée à injection. Circuit selon la revendication 14, caractérisé en ce que chaque dispositif porte en logique intégrée à in- jection comporte deux portes logiques intégrées à injection ( 51, 52) ayant chacune une entrée reliée à une de deux sor- ties complémentaires correspondantes d'un diviseur corres- pondant ( 35) et à l'une de deux entrées complémentaires représentatives d'un bit du code numérique, et une sortie reliée à la sortie de l'autre des deux portes. 16 Circuit selon la revendication 15, caractéri- sé en ce qu'il comprend une bascule ( 32) destinée à être établie lorsque les diviseurs ( 35-38) ont un premier état prédéterminé de sortie, et à être rétablie par le signal de sortie transmis par le dispositif de détection de coin- cidence ( 40, 43). 17 Circuit selon la revendication 16, caractérisé en ce que la bascule ( 32) a une sortie reliée de manière qu'elle commande la transmission d'un signal d'horloge et qui forme le signal de commande sous forme pulsée transmis à une porte correspondante ( 10, 11) qui peut être réglée de manière que le signal d'horloge soit transmis à la porte pendant la période d'établissement ou de rétablissement de la bascule. 18 Circuit selon l'une quelconque des revendica- tions 11 à 17, caractérisé en ce qu'il comprend plusieurs diviseurs commandés en série les uns avec les autres par des impulsions d'horloge. 19 Circuit selon la revendication 18, caractérisé en ce que les diviseurs ( 35-38) forment-plusieurs jeux de sorties parallèles à raison d'un jeu pour chaque circuit mul- tiplicateur ( 15, 16), chaque circuit multiplicateur compre- nant un dispositif correspondant de détection de coïncidence ( 40, 43; 45, 48) destiné à transmettre un signal de sortie lorsque les états de sortie d'un jeu correspondant de sorties parallèles correspondent aux états représentatifs du code numérique programmé pour ce circuit multiplicateur. Circuit selon l'une quelconque des revendica- tions précédentes, caractérisé en ce que la porte ou les portes ( 10, 11) qui peuvent être ccmmandées et le dispositif diviseur ( 1, 12, 8) sont formés en logique à grande vitesse, et le dispositif ( 15, 16) de commande de la porte ou des portes est formé en logique à faible vitesse. 21 Circuit selon la revendication 20, caractérisé en ce que la logique à grande vitesse est la logique à couplage d'émetteur, et la logique à faible vitesse est la logique intégrée à injection. 22 Synthétiseur de fréquence, caractérisé en ce qu'il comprend un circuit de division à rapport réglable selon l'une quelconque des revendications précédentes.