FR 2518787 A1 19830624 FR 8221500 A 19821216 La présente invention a trait en général à un appareil pour l'affi- chage logique de signaux, et plus particulièrement à un appareil pour af- ficher un signal logique sur un dispositif d'affichage du type à balayage de trame associé à un analyseur logique ou similaire. Dans différents types d'appareils électroniques on utilise de plus en plus des techniques de traitement de signaux logiques, en raison des progrès réalisés dans les microprocesseurs et ordinateurs On utilise par exemple des oscilloscopes,des sondes logiques et des analyseurs logiques pour mettre au point, étalonner et dépanner tout appareil électronique utilisant des techniques basées sur les circuits logiques De plus, les analyseurs logiques constituent un instrument de mesure idéal pour de tels appareils électroni- ques, car ils peuvent d'une part stocker des signaux logiques d'entrées (données) à canaux multiples dans une mémoire, par exemple des mémoires à accès périphérique RAM, et d'autre part afficher les données stockées dans la mémoire sur des moyens d'affichages tels qu'un tube à rayons cathodiques (CRT), afin de pouvoir mesurer les données avant que se produise le signal de déclenchement Il existe deux modes d'affichage dans les analyseurs logi- ques, l'un étant un mode d'affichage synchronisé permettant d'afficher le signal logique sous forme d'une forme d'onde du signal, l'autre étant un mode d'affichage d'état permettant d'afficher les données stockées sous forme de signes alphanumériques de mots, tel que le système binaire, octal et hexadécimal. Un dispositif d'affichage du type à balayage de trame convient pour les moyens d'affichage d'analyseurs logiques, puisqu'un tel dispositif peut afficher les données dans les deux modes (synchronisation et état), et en outre il est exempt de papillottement ou scintillation même si l'on affiche une grande quantité d'informations En outre, un dispositif d'affichage du type à balayage de trame est capable d'inverser le noir et blanc par rap- port à l'affichage total ou-partiel; et aussi de faire clignoter l'affi- chage. Pour afficher les signaux logiques selon le mode d'affichage à syn- chronisation en utilisant le dispositif d'affichage du type à balayage de trame il faut que les modules de formes d'ondes à afficher soient préalable- ment stockés dans une mémoire morte (ROM) pour affichage de formes d'ondes. Lorsque le signal logique d'entrée est affiché en tant que forme d'onde de synchronisation sur le tube à rayons cathodiques, un signal de code du mo- dule de formes d'onde (stockée dans la mémoire ROM), qui correspond au si- gnal logique d'entrée, est stocké dans une mémoire à accès périphérique (RAM) en tant qu'information FONT (correspondant à une adresse de la mémoi- -2 re ROM), et le module de formes d'onde stocké dans la mémoire ROM est lu conformément à l'information FONT stockée dans la mémoire RAM Attendu que l'art antérieur doit stocker toutes sortes d'oscillogrammes ou modules de formes d'ondes pour la forme d'onde d'affichage dans la mémoire ROM, il faut +e mémoire ROM de grande capacité Or, une telle mémoire ROM de grande ca- \ cité est très onéreuse Si un segment logique de forme d'onde (FONT) se compose de nombreux modules de formes d'ondes, la variété des modules de formes d'ondes augmente et il faut disposer d'une plus grande capacité pour cette mémoire ROM Par ailleurs, si l'on diminue le nombre d'éléments pré- vus pour les segments de formes d'ondes, ce qui réduit le nombre de modules de formes d'ondes à stocker dans la mémoire ROM, la mémoire d'affichage RAM nécessite une plus grande capacité (puisqu'il faut stocker un grand nombre de modules de formes d'ondes, à savoir, l'information FONT, dans la mémoire d'affichage RAM). La Figure 1 du dessin annexé montre un mriodèle de formes d'ondes de synchronisation de signaux logiques stockées dans le système à balayage de trame Pour simplifier l'explication de cette Figure 1, on a affiché quatre Canaux (CH 1 à CH 4), chaque affichage de canal comprenant trois lignes de balayage de trame ( 1, 2, 3) et comportant sept segments de formes d'on- des (FONT) En d'autres termes, -un segment de forme d'onde se compose de 3 x 3 bits Des lignes de balayage de la trame (A, B, C) de la Figure 1 sont prévues pour séparer les canaux entre eux. Il faut stocker seize sortes de groupes de formes d'ondes, telles que A à P (Figure 2), dans'la mémoire ROM pour afficher selon un mode classique (Figure 1) En supposant que le nombre de bits horizontaux de chaque segment de forme d'onde soit trois, et que des transitions se produisent tous les trois bits, on ne peut pas afficher les fronts montants et les queues des- cendantes, ou transitions, de ces formes d'ondes Ainsi, les largeurs des fronts et queues d'ondes doivent dtre plus étroites que celles du niveau logique (un bit) Pour faire en sorte que les largeurs des fronts et queues d'ondes, respectivement montant et descendant, soient la moitié de la lar- geur d'un niveau logique, il faut six bits pour chaque segment dans le sens horizontal, et la mémoire ROM doit avoir une grande capacité. Suivant la présente invention, il est prévu un appareil d'affichage de signaux logiques dans lequel on peut diminuer un certain nombre de grou- pes de formes d'ondes stockées dans des mémoires ROM en utilisant des grou- pes ou modules spéciaux en tant qu'information FONT Lès-groupes de formes d'ondes stockés dans les mémoires ROM sont lus sélectivement conformément au signal logique d'entrée, et les bits parallèles de sortie provenant des -3 - mémoires ROM sont transformés en un signal numérique sériei par un registre à décalage Des moyens de détection de transitions engendrent non seulement des signaux de niveau ("haut" et "bas") en réponse au signal numérique sé- riel mais aussi un signal de transition conformément à une relation qui existe entre les bits antérieurs et postérieurs du signal numérique sériel. La sortie des moyens de détection de transition commande l'intensité des li- gnes de balayage de la trame du dispositif d'affichage afin d'afficher les formes d'ondes logiques de synchronisation La largeur des bords de transi- tion affichés peut être inférieure à un bit, par exemple un demi-bit, en raison de la fonction impartie aux moyens de détection de transitions Ain- si, la capacité des mémoires ROM peut être inférieure à celle de l'art an- térieur, par exemple un quart de celle des mémoires ROM classiques En ou- tre, du fait que ces moyens de détection de transitions peuvent être cons- titués par une combinaison de circuits logiques intégrés (IC) traditionnels, leur fabrication est à la fois simple et économique. Par conséquent, l'un des buts de la présente invention consiste à pré- voir d'une part un appareil d'affichage de signaux logiques qui assure le décrément d'une capacité de mémoire ROM pour J'affichage d'une forme d'on- de de signal logique, améliore le rendement en service de cette mémoire ROM et soit d'une fabrication économique grâce à l'usage de modules de base, et d'autre part un circuit logique complémentaire simple, un certain nombre de modules de base étant sensiblement inférieur à celui des modules classiques de segments de formes d'ondes. Un autre but de lrinvention consiste à prévoir un appareil d'affichage qui élimine les pertes de temps par rapport à une mémoire d'affichage RAM et améliore le rendement en service de cette mémoire RAM. D'autre part, l'invention a pour objet de réaliser un appareil d'af- fichage permettant d'afficher un glitch (déformation particulière des ondes) qui se distingue d'une transition d'une forme d'onde de synchronisation, même si ce glitch est superposé à la transition lorsque la forme d'onde de synchronisation et les glitchs se produisent simultanément. D'autres buts et avantages de la-présente invention ressortiront à tout spécialiste de l'art au cours de la description qui suit, faite en se référant aux dessins annexés, qui montrent à titre d'exemple nonlimitatif FIGURE 1, un modèle de formes d'ondes de synchronisation logique, af- fichées selon un mode de balayage de trame; FIGURE 2, des modules de formes d'ondes; FIGURE 3, des modules de base utilisés dans la présente invention; FIGURE 4, un schéma synoptique d'un analyseur logique utilisant la présente invention; FIGURE 5, un schéma synoptique relatif à un mode de réalisation d'un appareil d'affichage suivant la présente invention, utilisé dans le cas de la Figure 4; FIGURE 6, un schéma de circuit d'un mode de réalisation d'un généra- teur de bord ou extrémité d'onde (moyen de détection de transitions), utili- sé dans le cas de la Figure 5; FIGURE 7, le contenu d'une mémoire ROM pour expliquer le fonctionne- ment de la présente invention; FIGURE 8, un chronogramme pour expliquer le mode de fonctionnement de la présente invention;, FIGURE 9, une partie du modèle de forme d'onde affichée pour expliquer le mode de fonctionnement de la présente invention; FIGURE 10, un schéma synoptique relatif à un autre-mode possible de is réalisation d'un appareil d'affichage selon l'invention; FIGURE 11, un chronogramme destiné à expliquer le mode de fonction- nement du dispositif de la Figure 10, et FIGURE 12, une partie d'un module affiché de forme d'onde pour expli- quer le fonctionnement de la disposition représentée Figure 10. Si l'on se réfère maintenant à la Figure 4, on y voit un schéma sy- noptique d'un analyseur logique utilisant la présente invention Les si- gnaux logiques d'entrée détectés par la-sonde 10 sont appliqués à un cir- cuit 12 comparateur/détecteur de déformations particulières d'ondes, appe- lées "glitches" Ce circuit 12 compare les signaux logique d'entrée avec un niveau prédéterminé afin de les régler suivant un niveau logique prédétermi- né (par exemple un niveau TTL = circuit de logique transistor-transistor) approprié à chaque bloc, afin 'de les appliquer à la mémoire d'acquisition 14 et au circuit de déclenchement 16, et détecte les glitches à partir de signaux d'entrée afin d'appliquer ces glitches à la mémoire à glitches cor respondante 34 Les mémoires 14 et 34 se composent de mémoires à accès pé- riphérique Ra M et le circuit de déclenchement 16 comprend un "reconnaisseur" ou détecteur de mots et un compteur Lorsque le circuit de déclenchement 16 détecte un mot désiré parmi les signaux d'entrée, il engendre un signal d'arrêt d'écriture Ce signal d'arrêt d'écriture est appliqué à la mémoire d'acquisition 14 et à la mémoire à glitches 34 par l'intermédiaire d'un bus 18 (pour transmettre les signaux de données d'adresses et de commande) ainsi qu'à la ligne 15 de manière à stopper les acquisitions des mémoires 14 et 34 Ces mémoires 14 et 34 reçoivent en outre par la ligne 15 un signal de commande d'écriture Le bus 18 est relié à une unité centrale de traitement -5 (CPU) 20, constituée par exemple par un microprocesseur du type Z-80 A, à la mémoire ROM 22, à la mémoire RAM 24, à l'appareil de contrôle d'affichage 26 suivant la présente invention, au clavier 28 et au générateur de signaux d'horloge 30, sauf pour les mémoires 14 et 34, et au circuit de déclenche- ment 16 L'unité CPU 20 agit en tant que moyen arithmétique logique et de traitement pour contr 8 ler la totalité du système en utilisant la mémoire RAM 24 en tant que mémoire temporaire conformément à la programmation fixe (procédure de traitement) de la mémoire ROM 22 Le clavier 28 est un dispo- sitif d'entrée extérieur permettant à l'opérateur d'enregistrer des données, des signaux de commande ou similaires Le générateur de signaux d'horloge applique un signal d'horloge à chaque bloc de ce circuit, la fréquence des signaux d'horloge étant déterminée par un signal de commande provenant du bus 18 Par exemple, la fréquence d'horloge pour l'unité centrale de traitement CPU 20, la mémoire ROM 22, la mémoire RAM 24 et le clavier 28 est déterminée à la valeur de 4 M Hz (en supposant que l'unité CPU 20 est le type Z-80 S déjà cité) L'appareil de commande d'affichage 26 est relié à un dispositif d'affichage 32 par balayage de trame, par exemple un tube à rayons cathodiques, et délivre un signal H de synchronisation horizontale, un signal V de synchronisation verticale et un signal d'intensité Z comme il sera décrit plus loin L'appareil de commande d'affichage 26 comprend une mémoire d'affichage RAM. On décrira maintenant le fonctionnement de l'analyseur logique de la Figure 4 en commençant par l'acquisition de données d'entrée et en termi- nant par l'affichage des données d'entrée sur le tube à rayons cathodiques CRT Un opérateur relie la sonde 10 à un circuit à mesurer Les autres pha- ses séquentielles du fonctionnement de la présente invention sont les sui- vantes: 1) Lorsque l'opérateur introduit les données d'entrée au moyen du clavier 28, le signal de commande d'écriture (commencement d'acquisition) est appliqué aux mémoires respectivement d'acquisition 14 et de glitches 34 à partir de l'unité centrale de traitement 20. 2) Les mémoires 14 et 34 acquièrent le signal logique d'entrée et le glitch provenant du circuit 12 conformément au signal de commande d'écri- ture, et les emmagasinent successivement dans des zones prédéterminées de ces mémoires. 3) Lorsque le circuit de déclenchement 16 détecte le mot de déclenche- ment dans les données d'entrée et compte un nombre prédéterminé de signaux d'horloge, le circuit de déclenchement 16 applique le signal d'arrêt d'écri- ture aux mémoires 14 et 34. -6- 4) Les mémoires 14 et 34 cessent d'acquérir le signal logique et le glitch, conformément au signal d'arrêt d'écriture. ) L'opérateur affiche les données stockées dans les mémoires 14 et 34, en utilisant le clavier 28. 6) L'unité centrale de traitement CPU 20 transfère les données stockées dans les mémoires 14 et 34 à la mémoire RAM 24, et assure le traitement des données afin de convertir les données en informations FONT et ATTRIBUTION. Celles-ci sont transférées à la mémoire d'affichage RAM dans l'appareil de contrôle d'affichage 26, et le contenu de la mémoire RAM est affiché sur le 1 o dispositif d'affichage 32. Ainsi qu'il ressort de l'explication ci-dessus du mode de fonctionne- ment, la présente invention concerne la sixième phase La Figure 5 est un schéma synoptique de l'appareil de contrôle d'affichage 25 de la Figure 4, et la Figure 6 est un schéma de circuit montrant un exemple de générateur 40 de bords d'onde (en particulier générateurs d'extrémités de transition montantes et descendantes d'ondes, à savoir, des moyens de détection de tran- sition) Sur la Figure 5, une mémoire ROM 42 (moyen de mémoire logique) stocke les formes d'ondes (et les signes ou lettres), et stocke huit sortes de modules basiques A à H comme le montre la Figure 3 o l'on voit un mode de réalisation dans lequel chaque module basique se compose de 3 x 3 bits. Ces modules ne constituent qu'un exemple donné dans le but de simplifier l'explication de la présente invention En d'autres mots, on stocke des si- gnaux de trois bits dans chacune des adresses N + 1 à N + 24 (N étant un nombre entier positif), comme le montre la Figure 7, o N + 1 à N + 24 in- diquent les adresses de la mémoire ROM 42, les groupes A à H correspondant respectivement aux modules de base A à H de la Figure 3, tandis que les va- leurs logiques " 1 " et "O" correspondent respectivement aux bits blanc et noir de la Figure 3 L'élément 44 désigne une mémoire d'affichage RAM (moyen de lecture) pour une forme d'ondes logique d'affichage, et 44 A, 44 B, 44 C et 44 D désignent respectivement les bornes d'entrée de données, d'adresses, de contrôle écriture/lecture (W/R) et de sortie de données de la mémoire 44. Ces bornes 44 A, 44 B et 44 C sont reliées au bus 18 (Figure 4) en passant res- pectivement par les lignes 56, 58 et 60 Le circuit ou registre à bascule 46 assure le verrouillage d'un signal de code-d'un module de base, en pro- venance de la borne de sortie 44 B de la mémoire RAM 44, conformément àun signal de verrouillage appliqué à la borne 46 A en passant par la ligne 62, et le circuit 46 applique une sortie provenant de la borne de sortie 46 C à une seconde borne d'adresse 42 B de la mémoire ROM 42 Une ligne d'un module de base désiré est choisie parmi les modules de base stockés dans la mémoire -7 - ROM 42 en réponse au signal d'adresse à la borne 42 B et un signal de sélec- tion de ligne est appliqué à la seconde borne d'adresse 42 B de la mémoire ROM 42 Une ligne d'un module de base désiré est choisie parmi les modules de base stockés dans la mémoire ROM 42 en réponse au signal d'adresse à la borne 42 B et un signal de sélection de ligne est appliqué à la première bor- ne d'adresse 42 A à partir du bus 18 et à travers la ligne 64 Le signal de ligne du module de base sélectionné apparait à la borne de sortie des don- nées 42 C Comme il est décrit plus loin, la mémoire ROM 42 engendre à la borne de sortie des données 42 D un signal afin d'indiquer une position d'une ligne de balayage de la forme d'onde de synchronisation qui correspond aux signaux de ligne provenant des bornes de sortie 48 C et 48 D du registre à décalage 48 Ce dernier charge ou applique le signal de module de base pro- venant de la borne de sortie de données 42 C de la mémoire ROM 42, conformé- ment à un signal de charge D appliqué à-la borne d'entrée 48 B en passant par la ligne 50 et en synchronisme avec un signal d'horloge A appliqué à la bor- ne d'horloge 48 E, l'opération de chargement étant retardée de trois bits par rapport à l'acquisition du signal du circuit à registre à bascule 46, du fait que la réponse de la mémoire ROM 42 est lente Le registre à déca- lage 48 transforme le signal logique d'entrée parallèle en signaux logiques sériels de sortie, et applique le signal de sortie push-pull provenant des bornes 48 C et 48 D aux bornes d'entrée 40 B et 40 B du générateur d'extrémités Les autres bornés d'entrée 40 A, 40 C et 40 D du générateur 40 reçoivent des signaux de l'inverseur 54 (qui sert de déphaseur à 1800) provenant res- pectivement de la borne de sortie 42 D de la mémoire RAM 42 et de la ligne 50. Le générateur d'extrémités 40 applique un signal logique de synchronisation provenant de la borne de sortie 40 E à un circuit d'axe Z du tube à rayons cathodiques CRT, conformément aux signaux disponibles aux bornes 40 A à 40 D, comme il est décrit plus loin Sur la Figure 5, A, A, B, -B C et D représen- tent des signaux situés sur les lignes indiquées par les flèches, et ces si- gnaux seront examinés ci-après Etant donné que les circuits de synchroni- sation horizontale et verticale du tube à rayons cathodiques CRT n'ont au- cun rapport avec la présente invention, ces circuits ont été omis de la Fi- gure 5. La Figure 6 montre un mode possible de réalisation du générateur 40 d'extrémités (ou queue ou front) d'ondes (représenté Figure 5), o les bornes d'entrée 40 A et 40 B sont reliées respectivement à une borne d'horlo- ge et à une borne de données D d'une bascule ou flip-flop 70, et la borne B est reliée en outre à la borne d'entrée 72 A du circuit OU 72 Une borne de sortie Q de la bascule D 70 est reliée à la borne d'entrée 72 B du circuit 18787 OU 72, et la borne Q de ce dernier est reliée à la borne d'entrée 74 A du circuit OU 74 La borne d'entrée 40 B est reliée à la borne d'entrée 74 B du circuit OU 76 La borne d'entrée 40 C est reliée à une borne de données D de la bascule D 80 en passant par un amplificateur intermédiaire 78, et la bor- ne d'entrée 40 D est reliée à une borne d'horloge de la bascule D 80 Une borne de sortie Q de la bascule D 80 est reliée à la borne d'entrée 76 A du circuit OU 76 Les bornes de sortie des circuits OU 72, 74 et 76 sont reliées aux bornes d'entrée du circuit ET 82, l'une de ces bornes de sortie étant re- liée à la borne de sortie 40 E du générateur d'extrémités 40 Sur la Figure 6, les lettres E, F, G, X, I et J représentent des signaux logiques aux li- gnes désignées par des flèches, et ces signaux seront examinés plus loin en se référant à la Figure 8. Le fonctionnement de base de la présente invention est le suivant Sur la Figure 3, on utilise directement l'information blanc-noir (" 1 " et " O ") des lignes ou rangées supérieure et inférieure (correspondante) des modules de base Dans des lignes situées entre les lignes supérieure et inférieure, c'est-à-dire les lignes intermédiaires ou centrales correspondantes, on com- pare l'information avec l'information précédente, et cela à chaque bit, et l'on affiche la transition en noir lorsque l'information diffère de chacune -des autres Même si chaque module de base est engendré successivement, on peut effectuer la même comparaison; autrement dit, on peut comparer le der- nier bit du module de base précédent avec le premier bit du module de base présent Par exemple, en supposant que le dernier bit de la ligne centrale du module de base précédent est noir, le module de base C produit l'affi- chage suivant: Sur la ligne supérieure, seul le bit central est noir Sur la ligne centrale, la transition sera affichée, puisque le premier bit est blanc et diffère du premier bit (du module de base précédent) De plus, la transition sera affichée du premier au dernier bit Sur la ligne inférieure, les premier et dernier bits sont noirs Ainsi, la forme d'onde d'affichage correspond au module de forme d'onde M de la Figure 2 Ainsi, si le dernier bit de la ligne centrale du module de base précédent est blanc, le module de base A correspond au module de forme d'onde A; le module de base B au module de forme d'onde E; le module de base C au module de forme d'onde G; le module de base D au module de forme-d'onde K; le module de base E au mo- dule de forme d'onde J; le module de base F au module de forme d'onde N, le module de base G au module de forme d'onde H, et le module de base H au mo- dule de forme d'onde D Si le dernier bit sur la ligne centrale du module de base précédent est noir, les modules de base A à H correspondent respec- tivement aux modules de forme d'onde C, G, M, I, L, P, F et B de la Figure 9 9- 2 Lorsque le signal logique sériel d'entrée est " 0,0,0 ", le module de base A est sélectionné D'une manière analogue; le signal logique " 0,0,1 " sélectionne le module de base B, le signal logique " 0, 1,0 " sélectionne le module de base C, le signal logique " 0,1,1 " sélectionne le module de base D, le signal logique " 1,0,0 " sélectionne le module de base E, le signal logique " 1,0,1 " sélectionne le module de base F, le signal logique " 1,1,0 " sélectionne le module de base G et le signal logique " 1,1,1 " sélectionne le module de base H. En d'autres termes, les niveaux logiques de la ligne inférieure cor- respondante du module de base sont déterminés conformément aux niveaux lo- giques du signal d'entrée, et les niveaux logiques de la ligne supérieure correspondante sont l'inverse des niveaux logiques de la ligne inférieure correspondante Les niveaux logiques sur la ou les lignes intermédiaires correspondantes sont les mêmes que sur la ligne supérieure ou inférieure correspondante On expliquera en détail ci-après comment contr 8 ler la lar- geur de la transition et comment afficher les lignes supérieure et inférieure. On décrira maintenant en détail le premier mode de réalisation de l'in- vention en se référant au chronogramme de la Figure 8-et à la forme d'onde de synchronisation d'affichage de la Figure 9 Pour simplifier l'explication de ces Figures 8 et 9, ce mode de réalisation utilise les modules de base H, D et C de la Figure 3, stockés dans la mémoire ROM 42 pour afficher la forme d'onde de synchronisation de la Figure 9 Sur la Figure 8, les lettres A à J désignent les signaux logiques des lignes des Figures 5 et 6 décrites plus haut, K est la forme d'onde d'affichage de synchronisation qui corres- pond au signal J; a, b, c; a', b', c'; a", b" et c" correspondent aux si- gnaux logiques représentés par les mêmes lettres de l'alphabet sur la Figure 7, et enfin HS et VS sont respectivement les signaux de synchronisation ho- rizontale et verticale On suppose que l'affichage se compose de seulement trois segments de forme d'onde Les signaux A et A (sortie de l'inverseur 54) sont des signaux d'horloge, et la phase du signal A est la phase inver- sée du signal A La zone prédéterminée de la mémoire RAM 44 stocke les si- gnaux de code des modules de base (" 111 " du module de base H, " 011 " de D et " 010 " de C), c'est-à-dire les données (signaux d'adresses) des adresses des modules de base stockés dans la mémoire ROM 42, appliquées à la borne 44 A en passant par la ligne 56, conformément au signal d'adresse appliqué à la borne 44 B en passant par la ligne 58 Ces signaux de code sont stockés dans la mémoire à accès périphérique RAM 44 conformément au contenu de la mémoire d'acquisition 14 (Figure 4) sous le contr 8 le de l'unité centrale de traite- - ment CPU 20 La mémoire ROM 42 emmagasine les signaux logiques que montre la Figure 7 dans les adresses N + 1 à N + 24, ainsi qu'il a été décrit plus haut Pour afficher la forme d'onde de synchronisation de la Figure 9, il est nécessaire de lire-les signaux logiques dans les adresses N + 8, N + 4, N + 3, N + 16, N + 12, N + 11, N + 24, N + 20 et N + -19 de la mémoire ROM 24, dans cet ordre Lorsqu'on affiche la forme d'onde de synchronisation du si- gnal logique, les bornes 44 C et 44 B de la mémoire RAM 44 reçoivent respec- tivement le signal de lecture et le signal d'adresse prédéterminé pour en- gendrer le signal de code du module de base à la borne 44 D Le circuit à bascule 46 bloque le signal de code en réponse au signal de blocage appliqué par l'intermédiaire de la ligne 62, et applique le signal bloqué à la borne 42 B de la mémoire ROM 42 en passant par la borne de sortie 46 C La mémoire ROM 42 reçoit en outre le signal de sélection de ligne par la ligne 64 La mémoire ROM 42 applique le signal du module de base en tant que signal pa- rallèle stocké dans les adresses N + 8 à N + 24, en passant de la borne 42 C à la borne 48 A du registre à décalage 48, en conformité avec les signaux ob- tenus aux bornes 42 A et 42 B Le registre à décalage 48 assure la conversion du signal parallèle à la borne 48 A en signaux sériels (B, B), conformément au signal de synchronisation (ou d'horloge) A passant par la ligne 52 et au signal de charge D passant par la ligne 50 (le registre à décalage 48 charge le signal parallèle à la queue d'onde du signal D), et les signaux sériels B, B sont appliqués respectivement aux bornes 40 B et 40 B du généra- teur d'extrémités d'ondes 40 La borne d'entrée 40 A du générateur d'extré- mités d'ondes 40 reçoit le signal d'horloge inversé A du déphaseur 54, et la borne 40 C du m Ame générateur 40 reçoit le signal C provenant de la borne 42 D de la mémoire 42, ce signal C représentant la position de la ligne d'a- nalyse de la trame (autrement dit, on fait en sorte que les signaux de formes d'ondes d'affichage du module aux bornes 48 C et 48 D correspondent aux lignes supérieure, inférieure et intermédiaire ou centrale) La borne 40 D reçoit le signal de charge D passant par la ligne 50. Le signal B est le signal logique stocké dans les adresses N + 8 à N + 24, et le signal B retarde par rapport au signal B d'une différence de phase de 1800 Si le signal C est " O ", la position de la ligne de balayage est supérieure ou inférieure Si le signal C est " 1 ", la position de la li- gne de balayage est centrale Puisque ce signal C ne passe pas à travers le registre à décalage 48, il devance les signaux B et B comme le montre la Figure 8 Le signal C est appliqué à la borne des données D de la bascule 80 à travers l'amplificateur intermédiaire 78 Du fait que la bascule D 80 blo- que le signal C à la queue d'onde du signal de charge D, le signal E prove- 11 -. nant de la borne Q est synchronisé avec les signaux B et B Le signal E est appliqué à la borne d'entrée 76 A du circuit OU 76 qui reçoit le signal B à sa borne d'entrée 76 B Ainsi, on obtient le signal de sortie H du circuit OU 76 comme le montre la Figure 8 La bascule D 70 reçoit le signal A à la borne d'horloge et le signal B à la borne de données D Le signal F (sortie de la borne Q de la bascule 70) est retardé par rapport au signal B d'une demi-période de l'horloge A, puisque le signal B est acquis à la queue du signal A Le signal F est en retard par rapport au signal F dans la mesure correspondant à une différence de phase de 1800 Le signal F est appliqué à la borne d'entrée 74 A du circuit OU 74 qui reçoit le signal B à la borne de sortie 74 B De cette façon, la sortie du circuit OU 74 est le signal G. Le signal F est appliqué à la borne d'entrée 72 B du circuit OU 72 qui re- çoit le signal B à sa borne d'entrée 72 A, de manière a obtenir le signal I du circuit OU 72 Les sorties des circuits OU 72, 74 et 76 sont appli- quées a un circuit ET 82 qui engendre le signal J Commeon l'a décrit dans ce qui précède, le signal de sortie J provenant du circuit ET 82 est appli- qué à l'axe Z du tube à rayons cathodiques CRT pour contrôler l'intensité de l'écran d'affichage Si "o" et " 1 " du signal J sont tels qu'ils corres- pondent respectivement aux parties noire et blanche du module de base, l'in- tensité de l'écran est modulée comme indiqué en K sur la Figure 8 Le signal ES de synchronisation horizontale est engendré aux moments Tl à T 4, et la forme d'onde de synchronisation est affichée sur le tube à rayons cathodi- ques CRT comme le montre la Figure 9 Il convient de souligner que la lar- geur de transition de la forme d'onde d'affichage est la moitié de la lar- geur du signal d'horloge, puisque les signaux B et B retardent d'une dif- férence de phase égale à une demi-période par rapport aux signaux F et F. Dans ce mode de réalisation, le signal de synchronisation verticale VS est engendré aux moments Tl et T 4. La description qui précède à trait au premier mode de réalisation de l'invention Toutefois, on peut utiliser un déphaseur au lieu d'un inver- seur 54 pour faire varier la largeur de la transition en contrôlant la va- leur de décalage du signal d'horloge Si l'on a besoin d'afficher simulta- nément la forme d'onde de synchronisation et les signes (alphanumériques) stockés dans la mémoire ROM 42, on peut ne pas faire passer le signal de sortie B provenant du registre à décalage 48 à travers le générateur d'ex- trémités 40 pendant la lecture des signaux de caractères Cependant, cette méthode est relativement complexe dans le circuit Un autre prodédé consiste à ajouter une borne de sortie à chaque circuit OU 72 et 74 dans le généra- teur 40 d'extrémités de forme d'ondes, et à appliquer " 1 " aux bornes d'en- -12- trée complémentaires afin d'éliminer les effets des signaux B, F et F pen- dant l'affichage de ces caractères. Comme on l'a vu plus haut, suivant la présente invention les modules de base sont construits en simplifiant les transitions et niveaux de la for- me d'onde affichée, de façon que le nombre de ces modules de base soitsensi- blement inférieur à un certain nombre de modules de segments de formes d'on- des conventionnels En outre, on peut afficher la forme d'onde de synchroni- sation du signal logique en ajoutant le simple circuit logique (générateur d'extrémités de formes d'ondes), et de plus la largeur de la transition io peut être inférieure à une largeur de bit de la forme d'onde affichée Par ailleurs, la largeur de la transition peut être réglée à volonté Ainsi, la présente invention permet de diminuer la zone de mémoire ROM, d'améliorer * le rendement pratique du circuit à mémoire, et de prévoir un appareil d'af- fichage qui soit de construction particulièrement économique. Un autre mode de réalisation de la présente invention sera maintenant examiné en se référant aux Figures 10 à 12 La Figure 10 montre un schéma synoptique de cet autre mode de réalisation de l'invention, tandis que la Figure 11 est un chronogramme explicatif de la Figure 10 et que la Figure 12 montre une forme d'onde destinée à expliquer un affichage de glitches (déformations particulières des ondes) suivant la présente invention Le schéma synoptique suivant la Figure 10 est réalisé en ajoutant au schéma synoptique de la Figure 5 le convertisseur à bascule parallèle-série 100 et le circuit OU 102, aucune description n'étant faite des blocs du schéma de la Figure 5 qui n'ont pas une relation directe avec la présente invention L'un des buts de ce mode de réalisation est d'afficher simulta- nément les glitches et la forme d'onde, et surtout d'afficher clairement ces glitches même s'ils se superposent aux transitions Un second but de ce mode de réalisation consiste à améliorer le rendement pratique de la mé- moire RAM 44. Sur la Figure 10, on a représenté cette mémoire RAM 44 qui sert à stocker des informations FONT et ATTRIBUTE, l'information FONT qui provient de la mémoire RAM 44 étant verrouillée par un circuit de verrouillage ou à bascule 46 à chaque information FONT Cette information FONT comprend une - forme d'onde, une information en caractères ou similaires, et l'information ATTRIBUTE comprend des informations relatives au glitch, d'indexage, d'ef- facement ou de suppression, d'inverseur blanc-noir, ou similaires, qui sont stockées conformément au contenu de la mémoire à glitches 34 (Figure 4) et au signal de commande provenant du clavier 28 sous le contrôle de l'unité centrale de traitement CPU 20 Dans ce mode de réalisation, la largeur de 13 - la forme d'onde est de sept bits mais ce nombre est donné seulement dans le but de simplifier l'exposé, cette largeur étant différente de celle adoptée pour le mode de réalisation des Figures 1 à 9 Des bornes d'entrée 100 A et B du convertisseur à bascule parallèle-série 100 sont reliées à la borne de sortie 44 D de la mémoire RAM 44, et la borne d'entrée 100 C du m 9 me con- vertisseur 100 reçoit le signal de charge D (Figure 11) par la ligne 50, tandis que la borne d'entrée 100 D reçoit le signal d'horloge A (Figure 11) par la ligne 52 Le circuit 100 est contrôlé de manière à opérer en tant que circuit de verrouillage ou de convertisseur parallèle-série en fonction du signal appliqué à la borne d'entrée 100 B La borne de sortie E est reliée à une borne d'entrée 102 B du circuit OU 102 L'autre borne 102 A du circuit OU 102 est reliée à la borne de sortie 102 B du circuit OU 102 afin d'appliquer l'information glitch -au circuit OU 102 L'autre borne 102 A du circuit OU 102 est reliée à la borne de sortie 40 E du générateur d'extrémités d'ondes 40 pour recevoir l'information de synchronisme prove- nant de ce générateur, comme on l'a décrit plus haut La borne de sortie F du convertisseur bascule/parallèle 100 est utilisée pour l'information d'effacement, l'information d'inversion blanc-noir, l'information d'inde- xage, ou similaire Sur la Figure 11, P désigne un signal de verrouillage pour le circuit de verrouillage 46, et R le signal d'adresse appliqué à la borne d'entrée 44 B de la mémoire RAM 44. A un instant T 1 (Figure 11), le registre à décalage 48 acquiert la forme d'onde du module provenant de la borne de sortie 42 C de la memoire ROM 42 en réponse à la queue du signal de charge D, la forme d'onde de mo- dule dans la mémoire ROM 42 étant sélectionnée par le signal d'adresse pro- venant du circuit de verrouillage 46 A l'instant T 2, la mémoire RAM 44 reçoit le signal d'adresse suivant qui passe par la ligne 58, afin de sé- lectionner une nouvelle forme d'onde de module de base, et engendre un si- gnal de module de base qui correspond au signal d'adresse obtenu à la borne 44 D A l'instant T 3, le circuit de verrouillage 46 bloque l'information FONT provenant de la mémoire RAM 44 en réponse à la queue du signal de verrouil- lage P Etant donné que l'information FONT est bloquée par le circuit de verrouillage 46 à l'instant T 3, la mémoire RAM 44 n'a pas besoin d'engendrer l'information FONT suivante pendant une période allant de l'instant T à un instant T 6 Conformément à ce mode de réalisation, la mémoire RAM 44 appli- que l'information ATTRIBUTE au convertisseur bascule/parallèle 100 pendant une période s'écoulant entre l'instant T 3 et l'instant T 6, ce qui permet d'exploiter efficacement la mémoire RAM 44. Lorsque l'information ATTRIBUTE (glitch) est appliquée par la mémoire 14 RAM 44 aux bornes d'entrée 100 A et 1 OB du convertisseur 100, ce dernier fonctionne comme un convertisseur parallèle-s rie afin d'appliquer l'infor- mation glitch provenant de la borne de sortie 100 E à la borne d'entrée 102 B du circuit OU 102 Etant donné que la largeur de la transition est plus é- troite qu'une largeur de bit, comme on l'a indiqué plus haut, et que la lar- geur de l'information de glitch est égale à une largeur de bit, le glitch peut être détecté dans la transition même s'il est superposé à la transi- tion car celle-ci est plus large, comme indiqué en A sur la Figure 12 Sur cette dernière, Figure B désigne le glitch qui se produit en dehors de la transition Si l'information ATTRIBUTE est l'information d'indexage, d'ef- facement ou d'inversion blanc-noir, le circuit 100 agit en tant que circuit de verrouillage pour engendrer l'information constante pendant une période FONT Suivant cet autre mode de réalisation de la présente invention, la mé- moire RAM 44 peut éviter une perte de temps, et il est possible de distin- guer le glitch même si celui-ci est superposé à la transition. Ainsi qu'il ressort de la description qui précède, l'appareil d'affi- chage suivant la présente invention peut épargner la capacité de la mémoire (ROM) pour les modules de formes d'ondes logiques et afficher les transi- tions de formes d'ondes logiques plus étroites que la largeur d'un bit en stockant dans cette mémoire des modules de base spéciaux et en utilisant un générateur d'extrémités d'onde. Bien que l'on ait décrit et représenté ici des modes préférés de réa- lisation de l'invention, il ressortira clairement à tout spécialiste dans l'art que de nombreux changements-et modifications peuvent y être apportés sans s'écarter cependant des principes de base de l'invention, prise dans son aspect le plus large Par exemple, le module de base peut être réalisé en tenant compte des transitions et niveaux, si les bits des segments de forme d'onde augmentent Lé générateur d'extrémités d'onde peut être cons- titué par un circuit qui affiche la transition si le bit diffère du bit précédent dans la ligne intermédiaire, c'est-à-dire celle située entre les lignes supérieure et inférieure Par exemple, on peut utiliser une porte OU exclusive en tant que générateur d'extrémités On peut enfin modifier l'intensité du glitch pour le distinguer de la forme d'onde de synchronisa- tion et le rendre ainsi clairement visible à l'opérateur. _ 15 _ R E V E N D I C A T I O N S 1 Appareil d'affichage pour afficher une forme d'onde de si- gnal logique sur un dispositif d'affichage du genre opérant par balayage de trame, pour fournir une indication sous forme alpha- numérique, et qui comprend a) un moyen à mémoire logique ( 42) pour stocker plusieurs modules de base de type prédéterminé correspondant à des segments de la forme d'onde du signal logique; b) un moyen de lecture ( 44) pour lire sélectivement les mo- dules de base dans cette mémoire logique, et, c) un moyen de détection de transitions ( 40) pour détecter des transitions de la forme d'onde du signal logique à partir des modules de base ainsi lus, caractérisé en ce que les transi- tions de la forme d'onde du signal logique sont affichées sur un dispositif d'affichage ( 32) du type à balayage de trame confor- mément à la sortie dudit moyen de détection des transitions. 2 Appareil d'affichage selon la Revendication 1, caractérisé en ce que ledit moyen à mémoire logique est constitué par une mémoire ROM ( 42) propre à engendrer les modules de base (A à H)3 conformément à un signal d'adresse. 3 Appareil d'affichage selon la Revendication 1, caractérisé en ce que ledit module de base (A à H) se compose de M x N bits (M, N étant des nombres entiers positifs) correspondant respec- tivement à la hauteur et à la largeur du segment de forme d'onde. 4 Appareil d'affichage selon la Revendication 3, caractérisé en ce que M correspond à un nombre de lignes de trame incorpo- rées au segment de forme d'onde. Appareil d'affichage selon la Revendication 4, caractéri- sé en ce que les niveaux logiques sur les lignes supérieures et inférieures correspondantes de la trame du module de base sont déterminés conformément aux niveaux logiques de la forme d'onde du signal logique à afficher. 6 Appareil d'affichage selon là Revendication-5, caractéri- sé en ce que les niveaux logiques sur la ligne de trame supé- rieure correspondante du module de base sont les niveaux logi- ques inverses sur la ligne de trame inférieure correspondante. 7 Appareil d'affichage selon la Revendication 4, caractéri- sé en ce que les niveaux logiques sur la ou les lignes intermé- 16 - diaires correspondantes du module de base sont les mêmes ni- veaux logiques que les niveaux logiques de la ligne de trame supérieure ou inférieure correspondante. 8 Appareil d'affichage selon la Revendication 1, caracté- risé en ce que les moyens de lecture -sont constitués par une mémoire RAM ( 44) d'affichage qui stocke un signal de code correspondant à la forme d'onde logique et applique le signal de code stocké en tant que signal d'adresse audit moyen à mé- moire logique ( 42) afin d'engendrer le module de base (A à H). 9 -Appareil d'affichage selon la Revendication 1, caracté- risé en ce que ledit moyen de détection de transitions est un circuit logique destiné à comparer le bit présent sur la ligne de trame intermédiaire correspondante du module de base (A à H) lu à partir dudit moyen à mémoire logique ( 42) avec le bit pré- cèdent sur la ligne de trame intermédiaire correspondante, et engendre un signal de transition lorsque le bit présent diffère du bit précédent. Appareil d'affichage selon la Revendication 9, caracté- risé en ce que ledit circuit logique reçoit deux signaux d'hor- loge (A, A) pour afficher la transition dont la largeur est in- férieure à la largeur d'un bit. 11 Appareil d'affichage selon la Revendication 10,-caractéri- sé en ce que la largeur de la transition affichée est déterminée conformément à la différence de phase qui existe entre les deux signaux d'horloge (A et A). 12 Appareil d'affichage selon la Revendication 9, caractéri- sé en ce que le circuit logique reçoit un signal de la mémoire logique ( 42), ce signal représentant la ligne de trame corres- pondante du module debase. 13 Appareil d'affichage selon la Revendication 9, caractéri- sé en ce que le circuit logique engendre la sortie en fonction des niveaux logiques sur les lignes de trame supérieure et in- férieure correspondantes du module de base - 14 Appareil d'affichage selon la Revendication 1, caractéri- sé en outre en ce qu'il comprend un registre à décalage ( 48) pour convertir la sortie parallèle de ladite mémoire logique ( 42) en un signal sériel destiné à être appliqué audit moyen ( 40) de détection de transitions. Appareil d'affichage pour afficher une forme d'onde de 18787 _ 17 - signal logique sur un dispositif d'affichage ( 32) du type à balayage de trame, caractérisé en ce qu'il comprend: a) une première mémoire ( 44) pour stocker des codes dont chacun correspond à un segment de la forme d'onde du signal lo- gique; b) une seconde mémoire ( 42) pour stocker plusieurs modules de base prédéterminés qui correspondent respectivement auxdits codes, cette seconde mémoire étant adressée par le code prove- nant de ladite première mémoire ( 44), et c) un générateur ( 40) d'extrémité d'onde pour engendrer un signal de commande d'intensité conformément à la sortie de la- dite seconde mémoire ( 42) et pour afficher la forme d'onde du signal sur le dispositif d'affichage ( 32), 16 Appareil d'affichage selon la Revendication 15, caracté- risé en ce que le module de base comprend les niveaux logiques déterminés par l'intensité des lignes-de trame respectivement supérieure, intermédiaire et inférieure du segment de forme d'onde affiché. 17 Appareil d'affichage selon la Revendication 15, caracté- risé en ce que ledit générateur d'extrémités d'onde ( 40) com- pare le bit présent sur la ligne de trame intermédiaire corres- pondahte du module de base provenant de la seconde mémoire ( 42) avec le bit précédent situé sur la ligne de trame intermédiaire correspondante, afin d'engendrer un signal de transition lors- que le bit présent diffère du bit précédent, ledit générateur d'extrémités d'onde ( 40) engendrant le signal de niveau confor- mémentau niveaux logiques sur les lignes de trame supérieure et inférieure correspondantes du module de base. 18 Appareil d'affichage selon la Revendication 15, caracté- risé en ce qu'il comprend en outre un registre à décalage ( 48) pour convertir la sortie parallèle de ladite seconde mémoire en un signal sériel destiné à etre appliqué audit générateur d'ex- trémité d'onde ( 40). 19 Appareil d'affichage selon la Revendication 15, caracté- risé en ce que ladite première mémoire ( 44) stocke les codes sous forme d'informations FONT. Appareil d'affichage selon la Revendication 19, caracté- risé en ce que la première mémoire ( 44) stocke en outre les in- formations ATTRIBUTE pour afficher un glitch de la forme d'onde le - du signal logique et pour contrôler l'affichage de la forme d'onde du signal logique. 21 Appareil d'affichage selon la Revendication 20, com- prenant un circuit convertisseur bascule/parallèle-série ( 100) destiné à recevoir les informations ATTRIBUTE de ladite pre- mière mémoire ( 44) et à y insérer le glitch, et aussi pour contrôler l'affichage de la forme d'onde du signal logique, caractérisé en ce que ledit circuit ( 100) fonctionne en tant que circuit de verrouillage lorsque l'information ATTRIBUTE controle-l'affichage de la forme d'onde, ledit circuit ( 100) fonctionnant en outre en tant que convertisseur parallèle- série lorsque l'information ATTRIBUTE est un glitch. 22 Appareil d'affichage caractérisé en ce qu'il comprend: a) une mémoire d'acquisition ( 42) pour stocker un signal logique d'entrée; b) une mémoire d'affichage ( 44) pour stocker l'information FONT conformément aux sorties de ladite mémoire d'acquisition ( 42); c) une mémoire pour formes d'ondes, destinée à stocker plusieurs modules de base déterminés d'avance qui correspon- dent aux segments de la forme d'onde du signal logique, et adressée par l'information FONT provenant de ladite mémoire d'affichage; d) un générateur d'extrémités d'onde ( 40) pour engendrer un signal de commande d'intensité conformément à la sortie de ladite mémoire pour formes d'ondes, et e) un dispositif d'affichage ( 32) du type à balayage de trame pour afficher la forme d'onde du signal logique conf Qr- mément au signal de commande d'intensité provenant dudit géné- rateur d'extrémités d'onde ( 40). 23 Analyseur logique selon la Revendication 22, comprenant en outre une mémoire à glitches ( 34) pour stocker un glitch du signal logique d'entrée, caractérisé en ce que ladite mémoire d'affichage ( 44) stocke en outre l'information ATTRIBUTE confor- mément à la sortie de ladite mémoire à glitches, et que ledit dispositif d'affichage ( 32) affiche la forme d'onde de signal logique comportant ce glitch en fonction de la sortie dudit générateur d'extrémité d'onde et de l'information ATTRIBUTE provenant de-ladite mémoire d'affichage ( 44).