FR 2523386 A1 19830916 FR 8304020 A 19830311 La présente invention concerne un procédé et un dispositif pour corriger des signaux reçus, se composant, après la démodulation, d'une séquence d'im- pulsions binaires déformées, à l'aide d'une comparaison de valeurs de seuil Des signaux reçus binaires sont généralement traités à l'aide d'une valeur de seuil constante Lorsque le signal reçu est égal ou supérieur à la valeur de seuil, on obtient comme valeur de réception la valeur logique " 1 " Par contre, si le signal est inférieur à la valeur de seuil, on obtient comme valeur reçuela valeur logique " O " Lorsque le signal reçu est fortement déformé dans le canal de transmission sous l'effet de signaux parasites et de distorsion, ce comportement conduit à des résultats de traitement qui sont faux et inadmissibles Pour éviter cela, on doit corriger le signal reçu déformé. D'après le brevet US 4 109 211, on connaît un procédé d'adaptation lente à une valeur de seuil, qui permet au récepteur de s'adapter pendant une période assez longue aux variations lentes du signal reçu qui sont conditionnées par des variations lentes des con- ditions de transmission du canal de transmission. L'invention a pour but de corriger des signaux reçus binaires déformés de manière que, avec un minimum de probabilité d'erreur, on puisse disposer pour un traitement ultérieur de signaux binaires rectangulaires à nouveau corrects. Ce problème est résolu en ce que le signal reçu est comparé plusieurs fois, à l'intérieur d'une durée de bit (T 2), avec une valeur de seuil variable dans le temps pendant cette durée de bit '(T 2), en ce que la fonction de valeur de seuil est adaptée au début de la réception et est ensuite corrigée au cours de la séquence d'impulsions. -2- Des avantages de cette solution consistent en ce que la partie d'entrée du récepteur, qui est agencée en utilisant des composants électroniques connus mais sans faire intervenir de filtres coûteux, s'oppose au comportement non idéal du canal de trans- mission et supprime les conséquences de ce comportement, sans en connaître la cause, de sorte que, pour le traitement ultérieur, on peut à nouveau utiliser des moyens classiques de la technique digitale Il est également avantageux que de lentes variations dans le comportement du canal de transmission soient détectées automatiquement et prises en considération Un autre avantage consiste en ce que le circuit peut être réalisé aussi bien en faisant appel à la technique analogique qu'à la technique numérique On évite également, que, dans les pauses d'émission souvent très longues, le bruit de fond simule un code télégraphique admissible en déclenchant ainsi un traitement du signal reçu et en bloquant ainsi le canal de transmission pendant un temps suffisamment long pour qu'un télégramme correct émis pendant ce temps ne puisse pas être traité. D'autres avantages et caractéristiques de l'invention seront mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: La Figure 1 est un schéma à blocs d'un système de transmission La Figure 2 est un schéma à blocs d'un dispositif de correction; La Figure 3 donne des fonctions temporelles de différents signaux; et La Figure 4 est une représentation graphi- que du calcul d'une valeur de seuil. Sur toutes les figures, des références numériques identiques désignent des parties identiques. -3- Tous les composants cités dans la description par 74 sont fabriqués par la Société Texas Instruments, Dallas, Texas et tous les composants désignés par LF sont fabriqués par la Société National Semiconductor, Santa Clara, Californie. Le système de transmission représenté sur la Figure 1 contient un émetteur 1, qui est relié par l'intermédiaire d'un canal de transmission 2 à un récepteur 3 Le canal de transmission 2 se compose par exemple des conducteurs d'un réseau de distribution d'énergie en courant alternatif, dans lequel la trans- mission d'informations peut s'effectuer en sens opposé à la direction de passage de l'énergie. Un dispositif de correction 4 représenté sur la Figure 2 comporte une entrée de signal 5, une première entrée de synchronisation 6, une seconde entrée de synchronisation 7, une troisième entrée de synchronisation 8 et une sortie de signal 9 Un oscillateur local 10, un canal " 1 " 11, un canal " O " 12 et un multiplexeur 13 constituent ensemble un démodulateur 14, par exemple un démodulateur de qua- drature. A l'aide d'une liaison monifilaire sont reliés directement l'entrée de signal 5 avec l'entrée de signal correspondante du canal 1 " 11 et du canal " O " 12, ces deux entrées formant ensemble l'entrée du démodulateur 14; la sortie de l'oscillateur local 10 avec l'entrée de synchronisation correspondante du canal " 1 " 11 et du canal "O" 12; la sortie du multiplexeur 13, qui constitue simultanément la sortie du démodulateur 14, avec l'entrée de signal du circuit d'analyse/maintien 15; -4- la sortie du canal " 1 " 11 avec une première entrée et celle du canal " O " 12 avec une seconde entrée du multiplexeur 13; la sortie du circuit d'analyse/maintien 15 avec l'entrée analogiqued'un convertisseur analogique/ numérique 16; - la sortie d'un premier comparateur 17 avec l'entrée de signal d'un démultiplexeur 18; la première entrée de synchronisation 6 avec une première entrée, et la troisième entrée de synchronisation 8, par l'intermédiaire d'un premier inverseur 19, avec une seconde entrée d'une première porte ET 20; la sortie de la première porte ET 20 avec l'entrée de commande du circuit d'aialyse/maintien 15, avec l'entrée d'un diviseur de fréquence 21 et avec l'entrée de synchronisation correspondante d'une première mémoire 22, d'une seconde mémoire 23, d'un compteur a m bits 24 et d'un compteur d'adresses 25; la sortie du diviseur de fréquence 21 avec l'entrée de commande correspondante du multiplexeur 13 et du démultiplexeur 18; la sortie de canal " 1 " du démultiplexeur 18 avec l'entrée de "comptage croissant" du compteur à m bits 24 et la sortie de canal "'" du démultiple- xeur 18 avec l'entrée de "comptage décroissant" du compteur à m bits 24; la seconde entrée de synchronisation 7 avec l'entrée de synchronisation d'un compteur d'adresses 25 et d'une bascule D 26 ainsi qu'avec l'entrée de commande d'un multivibrateur monostable 27; la troisième entrée de synchronisation 8 avec l'entrée de remise à zéro de la bascule D 26, du compteur d'adresses 25, de la première et de la seconde mémoire 22,23; -5la sortie Q du multivibrateur monostable 27 avec l'entrée de remise à zéro du compteur à m bits 24; la sortie "bonne" du second comparateur 28 avec une première entrée d'une première porte de déclenchement 28 a et sa sortie avec l'entrée "comptage croissant" du compteur d'adresses 25; la sortie "mauvaise" du second comparateur 28 avec une première entrée d'une seconde porte de déclenchement 28 b et sa sortie avec l'entrée "comptage décroissant" du compteur d'adresses 25; la sortie Q de la bascule D 26 avec une première entrée d'une seconde porte ET 29 et la sortie de cette porte ET avec la sortie de signal 9; la sortie MSB (de bit le plus significatif) du compteur à m bits 24, par l'intermédiaire d'un second inverseur 30 a, avec l'entrée D de la bascule D 26 et avec une entrée de contrôle C d'un élément "vrai/ complément" 30 b, par exemple du type 74 H 87; la sortie d'un premier décodeur 30 c avec l'entrée de synchronisation d'une bascule de déclenche- ment 30 d et la sortie d'un second décodeur 30 e avec l'entrée de remise à zéro de la même bascule 30 d; la sortie Q de la bascule de déclenchement 30 d respectivement avec une seconde entrée de la seconde porte ET 29 et de la seconde porte de déclenchement 28 b; -la sortie Q de la bascule de déclenchement d avec une seconde entrée de la première porte de déclenchement 28 a. Une valeur logique " 1 " est appliquée à l'entrée D de la bascule de déclenchement 30 d. Une liaison directe par bus existe entre la sortie numérique à k bits du convertis- seur analogique/numérique 16 et l'entrée de données k bits de la seconde mémoire 23, une première entrée à -6- k bits du premier comparateur 17 et une première entrée à k bits d'un premier circuit d'addition 31 a; la sortie à k bits de la première mémoire 22 et une entrée négative à k bits d'un circuit de soustraction 3 lb ainsi qu'une première entrée à k bits d'un second circuit d'addition 32; la sortie à k bits de la seconde mémoire 23 et une seconde entrée à k bits du premier circuit d'addition 31 a; la sortie à k bits du premier circuit d'addition 31 a et l'entrée positive à k bits du circuit de soustraction 31 b; la sortie à k bits du circuit de sous- traction 3 lb et une première entrée à k bits d'un circuit de multiplication 33; les sorties à (m-l) bits le moins signi- ficatif du compteur à m bits 24 et l'entrée à (m-l) bits de l'élément "vrai/complément" 30 b'; la sortie à (m-l) bits de l'élément "vrai/complément" 30 b et une première entrée à (m-l) bits du second comparateur 28; la sortie à (m-l) bits d'une mémoire à (m-l) bits 34 et une seconde entrée (m-l) bits du second coeparateur ( 28); la sortie à h bits du compteur d'adresses 25 et l'entrée d'adresses à h bits d'une mémoire fixe ainsi que les entrée à h bits du premier et du second décodeur 30 c,30 e; la sortie de données à k bits de la mémoire fixe 35 et une seconde entrée à k bits du circuit de multiplication 33; la sortie à k bits du circuit de multi- plication 33 et une seconde entrée à k bits du second circuit d'addition 32; et la sortie à k bits du second circuit d'addition 32 et l'entrée de données à k bits de la -7- première mémoire 22 ainsi qu'une seconde entrée à k bits du premier comparateur 17. Le premier et le second circuit d'addition 31 a,32, le circuit de soustraction 31 b et le circuit de multiplication 33 constituent ensemble un calculateur de valeur de seuil 36. Le premier comparateur 17 est un comparateur numérique tandis que la première et la seconde mémoire 22,23 sont chacune une mémoire numérique comportant k bits par cellule Les deux mémoires 22 et 23 comportent chacune 2 M cellules et se composant par exemple chacune de k registres à décalage à 2 M cellules dont les entrées de synchronisation et les entrées de remise à zéro sont respectivement reliées entre elles. La Figure 3 et la Figure 4 vont être décrites de façon plus détaillée dans la suite au cours de la description fonctionnelle suivante. La séquence d'impulsions émises se compose temporellement et successivement dans l'ordre indiqué d'un modèle de bits servant dé préséquence, d'un octet de démarrage, qui se compose par exemple de huit bits " 10010001 ", et du télégramme proprement dit contenant les informations, qui commence par exemple toujours par un bit "o" La préséquence comporte une série de par exemple 12 bits " 1 " et de 12 bits "" en alternance. Même dans l'hypothèse o il existe un signal émis de forme rectangulaire idéale avant le modulateur d'émetteur, le signal de sortie du démodulateur de récepteur est généralement très fortement déformé à cause des caractéristiques non idéales du-canal de transmission 2 Pour cette raison, on utilise dans le récepteur 3 un système d'adaptation de valeurs de seuil dans lequel les valeurs de seuil sont variables dans le temps pendant chaque durée de bit T 2 et forment ainsi des fonctions de valeurs de seuil. -8- La formation de ces fonctions de valeurs de seuil se produit pendant des créneaux de séquence d'impulsions qui contiennent des nombres identiques de valeur logique " 1 " et "O" en alternance c'est-à-dire de façon continuedans la pré-séquence et pendant le reste de la séquence d'impulsions à chaque changement de bit Les limites temporelles de ces créneaux-ne doivent pas obligatoirement concorder avec les limites temporelles des bits. Les calculs des valeurs de seuil s'effec- tuent à l'aide du calculateur de valeurs de seuil 36 essentiellement pendant la pré-séquence et leur adapta- tion est généralement terminée complètement au plus tard à la fin de l'octet de démarrage Au début de la pré-séquence, les valeurs de seuil calculées sont très basses mais elles s'améliorent cependant au cours de cette pré-séquence o elles doivent atteindre générale- ment pendant celle-ci leurs valeurs adaptées définitives. Ensuite, il ne se produit que des adaptations de préci- sion à chaque changement de bit. Le signal reçu est par exemple modulé en fréquence suivant le principe "Chirp" et il est démo- dulé dans le démodulateur 14 du dispositif de correction 4 (cf Figure 2) Ce démodulateur est par exemple un démodulateur de quadrature connu et il ne sera décrit que très succinctement dans la suite car il ne rentre pas dans le cadre de l'invention L'oscillateur local fournit un signal auxiliaire commun pour le canal " 1 " 11 et le canal " O " 12, ce signall servant dans les deux canaux à produire les signaux de référence "Chirp" Dans chacun des deux canaux, le signal reçu, éventuellement conditionné et appliqué à l'entrée de signal 5 du dispositif de correction 4, est multiplié avec respectivement des signaux de référence "Chirp" déphasés de 90 Les résultats de ces multiplications sont ensuite filtrés Les deux valeurs analogiques ai e i ainsi obtenues pour chaque canal, i étant égal à O pour le canal "" 12 et i étant égal à 1 pour le canal " 1 " 11, sont combinées entre elles à l'aide de la formule mathématique: A = " 2 + 2 Ai = i Lors de la réception d'un bit " 1 ", on a A 1 " A Lors de la réception d'un bit " O ", on a la relation inverse Dans les deux cas A 1 et A sont tous deux généralement différents de zéro. Sur la Figure 3, on a représenté graphique- ment le cas correspondant à la réception d'un bit " 1 ", à savoir: sur la courbe a, le signal de sortie du canal " 1 " 11, et sur la courbe b, le signal de sortie du canal "O" 12. A l'aide du signal de synchronisation de multiplexage fourni par le diviseur de fréquence 21 et représenté sur la courbe e de la Figure 3, le multi- plexeur 13 effectue alternativement dans le temps l'analyse des valeurs analogiques A 1 et A O et il assure leur transmission jusqu'à la sortie du multiplexeur 13. Le signal de sortie ainsi obtenu est représenté sur la courbe c de la Figure 3 et il se compose, pour la durée de bit T 2, de 2 M valeurs d'analyse, c'est-à-dire de M valeurs d'analyse par canal M est par exemple égal à vingt Ces valeurs d'analyse ont été désignées pour chaque canal par Ai,,, j désignant les valeurs un, deux, M. - Tous les signaux d'horloge sont synchronisés avec les passages au zéro de la tension du secteur La production des signaux d'horloge synchronisés entre eux est assurée à l'aide de méthodes connues dans la tech- nique digitale et elle n'a été ni décrite ni représentée sur la Figure 2 car elle ne rentre pas dans le cadre de l'invention. Le troisième signal d'horloge appliqué à la troisième entrée de synchronisation 8 a été repré- senté sur la courbe g de la Figure 3 et il se compose d'une courte impulsion de durée T 3 f qui commence avec le démarrage et qui remet à zéro les deux mémoires 22 et 23, la bascule D 26 et le compteur d'adresses 25 au début de la séquence d'impulsions Le signal d'hor- loge de système appliqué à la première entrée de synchronisation 6 et représenté sur la courbe d de la Figure 3 parvient par l'intermédiaire de la première porte ET 20 à l'entrée du diviseur de fréquence 21, o sa fréquence est divisée par 2 à l'aide de son flanc négatif, à l'entrée de commande du circuit d'analyse/ maintien 15 ainsi qu'au entrées d'horloge du compteur à m bits 24 et des deux mémoires 22 et 23- Sa période est T 1, sa durée d'impulsion T 1 et son premier inter- valle entre impulsions commence avec le démarrage A l'aide de ce signal, le circuit d'analyse/maintien 15, qui est par exemple du type LF 398, analyse une fois par cycle de multiplexage, par-exemple au milieu, les valeurs analysées Ai ô apparaissant à la sortie du démodulateur 14 pendant la durée d'impulsion T 1, pour maintenir ensuite, pendant son intervalle d'impulsion ces valeurs analysées afin qu'elles puissent être converties, dans le convertisseur analogique/numérique 16 placé à la suite, par exemple du type ADC 80 fabriqué par la Société "Analog Devices" Norwood, Massachusetts, en valeurs numériques de k bits A la sortie de ce 1 l convertisseur analogique/numérique 16, on obtient ainsi 2 M valeurs numériques par durée de bit T 2. La première porte ET 20 sert à retarder de la valeur T 3 le début de la première impulsion du signal d'horloge de système à l'aide du premier inverseur 19 et à donner ainsi la possibilité au troisième signal d'horloge de forme rectangulaire provenant de la troi- sième entrée d'horloge 8 à remettre au zéro au début de la séquence d'impulsion la bascule D 26 et les deux mémoires 22 et 23 Ce n'est qu'après terminaison de la durée d'impulsion T 3 que le troisième signal d'horloge, qui est nul pendant le reste de la durée de réception, assure l'ouverture, par l'intermédiaire de l'inverseur 19, de la porte ET 20 pour la réception du signal d'horloge de système de sorte que sa valeur résiduelle c'est-à-dire la première impulsion d'hor- loge raccourcie de la valeur T 3 et toutes les impulsions suivantes peut atteindre la sortie de la porte ET 20. Une condition pour obtenir un fonctionnement correct est T > T 3 1 3 ' Le signal de synchronisation de bit appa- raissant à la seconde entrée de synchronisation 7 a été représenté sur la courbe f de la Figure 3 et il présente une période T 2 égale à la durée de bit et une durée d'impulsion T 2 4 ' T 3 Du fait qu'il se produit 2 M analyses par durée de bit T 2, on obtient la relation T = 2 M Ti. Le diviseur de fréquence 21 est par exemple une bascule D du type 74 L 574, dont l'entrée de synchro- nisation est connectée à un inverseur additionnel, non représenté La première impulsion de son signal de sortie ainsi que celle du signal de synchronisation de bit commencent avec le démarrage. Les deux mémoires 22 et 23 comportent, comme indiqué ci-dessus, 2 M cellules de k bits et 12 - fonctionnent toutes deux comme des registres à décalage. Chacune d'elles est par exemple réalisée à l'aide de plusieurs registres à décalage du type 74 L 5164 Les valeurs de mémorisation des deux mémoires 22 et 23 opérant en parallèle sont décalées à l'aide du signal de synchronisation de système, dans la représentation de la Figure 2 de la gauche vers la droite et d'une cellule à une autre; dans la première mémoire 22, les 2 M valeurs de seuil d'une durée de bits en alternance des- deux canaux 11 et 12 qui sont calculées par le calcula- teur de valeur de seuil 36 sont décalées tandis que dans la seconde mémoire 23, les 2 M valeurs d'analyse de la durée de bit en cours également en alternance et fournies par le convertisseur analogique/numérique 16 sont également décalées A partir du second bit, sont mémorisées dans la seconde mémoire 23 les 251 valeurs d'analyse et dans la première mémoire 22 les 2 M valeurs de seuil du bit précédent Lorsque les bits sont numé- rotés progressivement en correspondance à la fréquence d'impulsions, la cellule, placée à droite dans la représentation de la Figure 2, de la seconde mémoire 23 contient la valeur d' analyse A m 1 ltandis que celle de la première mémoire 22 contient la valeur de seuil Sij,m-l du (m-l) ième bit, lorsqu'il apparaît à la sortie du convertisseur analogique/numérique 16 laivaleur d'analyse AÀ j m du m-ième bit en cours. Le premier comparateur 17, par exemple du type 74 L 585, compare temporellement et successivement les valeurs d'analyse Ai j m avec les valeurs correspon- dantes de seuil Si j m qui sont fournies par le calcu- lateur de valeur de seuil 36 Dans le cas d'une décision positive, c'est-àdire lorsque Ai jm Si jm il apparaît à sa sortie une valeur logique " 1 " Le démul- tiplexeur 18 placé à la suite, qui opère en synchronisme avec le multiplexeur 13, sépare l'une de l'autre les 13 - valeurs positives de décision des deux canaux 11 et 12 et transmet celles du canal " 1 " 11 à la sortie de canal " 1 " du démultiplexeur 18 et celles du canal " O " 12 à sa sortie de-canal " O "; Pour chaque décision positive à l'intérieur d'un bit du canal " 1 ", le contenu du comp- teur à m bits 24, qui fonctionne comme un compteur croissant/décroissant, est augmenté d'une unité et, pour chaque décision positive du canal " O ", il est diminué d'une unité de sorte que, à la fin de chaque bit, une différence correspondante G = (N 1 N 0) est mémorisée dans le compteur à m bits 24, N 1 désignant dans ce cas le nombre de décisions positives du canal " 1 " et No le nombre de décisions positives du canal " O ". Lors de la réception d'un bit " 1 ", toutes les décisions du canal " 1 " sont théoriquement positives et celles du canal " O " négatives Lors de la réception d'un bit " O ", l'inverse est théoriquement valable Lors de l'existence de distorsions, ces résultats de décision peuvent cependant devenir erronés pour quelques valeurs d'analyse et être inversés. La décision sur la valeur logique d'un bit reçu est faite sur la base du nombre de contrôles posi- tifs de chaque canal Ce processus statistique procure l'avantage que le bit en question est décodé correcte- ment car de fortes impulsions parasites (pics) pertur- bent seulement une ou quelques valeurs d'analyse De toute manière, le nombre de valeurs d'analyse par bit ne doit pas être trop petit, c'est-àdire qu'on doit le choisir au moins avec un ordre de grandeur de dix huit. Avec une grande probabilité, lors de la réception d'un bit " 1 ", N 1 reste supérieur à N et, lors de la réception d'un bit " O ", No reste supérieur à N 1, c'est-à-dire que plus de la moitié de 2 M analyses permettent d'établir une décision pour l'un ou l'autre 14 - bit et que le signe, c a d la valeur MSB (bit le plus significatif) de la différence G = (N 1 N 0) permet de voir quelle valeur logique le bit traité possède avec une grande probabilité Dans le cas d'un bit " 1 ", la valeur MSB est égale à "" et dans le cas d'un bit " O ", cette valeur est égale à " 1 " Cette valeur de MSB est inversée à l'aide du second inverseur 30 et elle est introduite au début du bit suivant dans la bascule D 26 La séquence d'impulsions de bits arrive ainsi, avec retardement d'un bit et au rythme du signal de synchro- nisation de bit, à la sortie de signal 9 du dispositif de correction 4, dans le cas o la seconde porte ET 29 est ouverte G désigne la qualité de réception de bit et fournit une information sur la qualité de détection de bit Le flanc négatif du signal de synchronisation de bit assure ensuite, en étant retardé à l'aide du multi- vibrateur monostable 27, la remise à zéro du compteur de M bits 24. Sur la Figure 2 on n'a pas tenu compte de ce que, pour des raisons pratiques, les deux premières valeurs d'analyse de chaque canal ne sont généralement pas traitées Pour M = 20, il subsiste au total encore 36 valeurs d'analyse Ai j pour le traitement Le facteur de qualité G a alors une valeur comprise entre -18 et + 18. Si la valeur de G = (N 1 N 0) > O, ces (m-l) bits de poids le plus faible sont transmis sans modification, par l'intermédiaire de l'élément "vrai/ complément" 30 b à la première entrée à (m-l) bits du second comparateur 28, qui est par exemple également du type 74 L 585 Par contre si G la première entrée de (m-l) bits du second compara- teur 28. - Le second comparateur 28 compare de façon continue la valeur absolue des (m-l) bits de sortie de poids faible du compteur à m-bits 24 avec une valeur de qualité de référence GQI numérique, positive et mémori- sée dans la mémoire de (m-l) bits 34 Cette mémoire de (m-l) bits est programmable et elle se compose par exemple de commutateurs "à double rangée de connexions" dont les (m-l) contacts reçoivent les valeurs logiques déterminées Lorsque, pour une durée de bit T 2 la valeur GQ est atteinte ou dépassée, il apparaît une valeur logique " 1 " à la sortie "bonne" du second comparateur 28, et par conséquent également, lorsque la première porte de déclenchement 28 a n'est pas bloquée, à l'entrée "comptage croissant" du compteur d'adresses 25 Par contre quand la valeur GQ n'est pas atteinte, la sortie "mauvaise" du second comparateur 28 applique, quand la seconde porte de déclenchement 28 b n'est pas bloquée, une valeur logique " 1 " à l'entrée "comptage décroissant" du compteur d'adresses 25 Celui-ci compte alors, à l'aide du signal de synchronisation de bits, pour les bits suivants de'la séquence d'impulsions, la différence entre le nombre de fois o la valeur GQ est dépassée par excès et le nombre de fois o cette valeur G est dépassée par Q défaut. On obtient quatre plages: 1) 18 b G > GQ: un bit " 1 " a été reçu et la qualité de sa détection est bonne; 2) GQ > G, O: un bit " 1 " a été reçu mais cependant la qualité est mauvaise; 3) O > G > -GQ: un bit " O " a été reçu mais cependant avec une mauvaise qualité de détection, 4) -GQ > G > -18: un bit " 1 " a été reçu et la qualité de sa détection est bonne. 16 - En d'autres termes: la qualité de bit est bonne quand la valeur absolue de G est supérieure ou égaie à GQ. La qualité précitée peut être mauvaise soit parce que le bit reçu est très fortement déformé soit parce que les valeurs de seuil S ne sont pas encore suffisamment adaptées aux conditions de trans- mission. La sortie du compteur d'adresses 25 alimente les entrées correspondantes des deux décodeurs 30 c et e ainsi que les entrées d'adresses de la mémoire fixe 35, qui est par exemple du type 7488 et dans laquelle sont mémorisées avec des adresses croissantes et dans la séquence indiquée les valeurs numériques suivantes de h bits d'une constante de pondération K 1/2, 1/4, 1/4, 1/4, 1/4, 1/8, 1/8, 1/8, 1/8 Les deux compteurs 24 et 25 sont par exemple du type 74 L S 191. Lorsque le compte du compteur d'adresses 25 atteint la valeur huit, il apparaît à la sortie du premier décodeur 30 c, et par conséquent également à la sortie Q de la bascule de déclenchement 30 d, une valeur logique 1 N. Sa sortie Q bloque alors, à l'aide de la porte de déclenchement 28 a, le comptage croissant du compteur d'adresses 25 Lorsque son compte atteint par contre- la valeur " O ", une valeur logique " 1 " est produite à la sortie du second décodeur 30 e, qui remet à zéro la bascule de déclenchement 30 d Cette fois, sa sortie Q bloque alors, à l'aide de la seconde porte de déclen- chement 28 b, le comptage décroissant du compteur d'adresses 25 La sortie Q, mise à 1 de la bascule de déclenchement 30 d ouvre la seconde porte ET 29 pour la séquence d'impulsions de bits et elle sert de signal Uporteuseprésente" Le premier décodeur 30 c est une porte ET comportant h entrées tandis que le second décodeur 30 e est une porte NI comportant un nombre 17 - égal d'entrées Les deux portes de déclenchement 28 a et 28 b sont formées de plusieurs portes NON ET du type 74 L 500, portes NI de type 74 L 502 et inverseurs de type 74 L 504. A chaque fois que, à l'extérieur des plages de limitation GQ est atteint ou dépassé pendant un bit, l'adresse de la mémoire fixe 35 est augmentée d'une unité et le calculateur de valeur de seuil 36 reçoit une valeur de K qui est inférieure ou identique Dans l'autre cas, cette adresse est diminuée d'une unité et le calculateur de valeur de seuil 36 reçoit une valeur de K qui est supérieure ou identique. Les valeurs de seuil Si sont calculées i,j,m à l'aide du calculateur 36 de la manière suivante (cf. également Figure 4): Sij Si, + K à A ( 1), avec Si,j,m = i,j,m-1 A = Ai,jm Si,j,m-l ( 2), auquel cas Aijm désigne la valeur moyenne des mêmes valeurs d'analyse Ai j de deux bits successifs. Aijm est par exemple la valeur moyenne arithmétique: (Ai,jm-l + Ai,j,m)/2 AÀ est la valeur moyenne de l'ancienne valeur i,j,m- d'analyse Ai j mémorisée dans la seconde mémoire -23 et de la nouvelle valeur d'analyse Aijm associée qui est fournie par le convertisseur analogique/numéri- que 16. L'équation ( 1) s'écrit, lorsque A est remplacé par sa valeur moyenne tirée de l'équation ( 2): S S + K(A -S Sijm =i,j,m-l ijm i,j,m-l) = Si,j,m-l ( 1 K) + K Aijm- La signification des paramètres intervenant dans les équations données ci-dessus a été mise en évi- dence sur la représentation graphique de la Figure 4 dans le cas de la valeur d'analyse d'un premier bit " 1 " 18 - et de la valeur d'analyse de même numéro d'un bit suivant O'. Le premier circuit d'addition 31 a forme la valeur moyenne Aijm = (A Ai,j,m-l i m)/2 La divi- sion par le facteur deux s'effectue à l'aide du c&blage de sortie du premier circuit d'addition 3 la car la division d'un nombre binaire par deux donne la même valeur, la seule différence étant que cette valeur est décalée d'une position vers la droite Le circuit de soustraction 31 b calcule à = A Si j m 1 le circuit de multiplication 33 calcule la valeur K A et le second circuit d'addition 32 calcule la valeur du nouveau seuil Si,,m = Sijm-l+ K Le circuit de soustraction 31 b est formé d'une manière connue par exemple d'un élément "vrai/ complément" du type 74 H 87 et d'un circuit d'addition du type 74 L 583 Toutes les portes ET utilisées sont par exemple du type 74 L 508, tous les inverseurs sont par exemple du type 74 L 504, toutes les bascules D sont par exemple du type 74 L 574 et les deux circuits d'addition 31 a et 32 sont par exemple du type 74 L 583 Le multi- vibrateur monostable est par exemple du type 74121 Le démultiplexeur 18 se compose par exemple de plusieurs démultiplexeurs du type 74 L 5154. Du fait que les valeurs de K sont toujours inférieures à l'unité, on additionne conformément à l'équation ( 1) seulement une valeur partielle de A avec une ancienne valeur de seuil Si m 1 de façon à obtenir la nouvelle valeur de seuil Si,m La cons- tante K est un facteur de pondération et elle a, au début de la préséquence, la valeur relativement élevée de 1/2 Elle détermine la rapidité de variation de valeur de seuil, c'est-à-dire la rapidité d'adaptation de cette valeur aux conditions existant dans le canal de transmission 2 Il est ainsi possible d'accélérer 19 - ou de ralentir l'adaptation de valeur de seuil suivant que les conditions de transmission sont bonnes ou mauvaises Pendant la pré-séquence, les valeurs de seuil calculées varient de façon continue, en commençant par une adaptation relativement mauvaise en correspon- dance à la valeur K = 1/2. Au cours de la pré-séquence, l'adaptation des valeurs de seuil Sigîjm est améliorée à chaque fois que IGI > GQ, c'est-à-dire lorsque G est situé dans la pla ge 1 ou 4, du fait que K prend successive- ment dans ce cas les valeurs 1/4, 1/4, 1/4, 1/4, 1/8, 1/8, 1/8, 1/8 e Au plus tard après terminaison de l'octet de démarrage, généralement cependant déjà pendant la pré-séquence, les valeurs de seuil adaptées définitivement sont atteintes Cela est le cas lorsque K prend pour la quatrième fois la valeur 1/8 A cet instant, un signal 'porteuse présente" est produit, ce signal assurant l'ouverture de la seconde porte ET 29, ce qui prépare le passage du télégramme Lorsque la détection est altérée au cours du temps, c'est-à-dire lorsque G est situé dans la plage 2 ou 3, le processus décrit ci-dessus se déroule dans le sens inverse. Par le choix particulier des valeur de K quatre fois la valeur 1/4 et quatre fois la valeur 1/8 -, on établit une fonction temporelle de filtrage, par exemple un filtre de premier ordre, dans l'adapta- tion des valeurs de seuil de sorte que des éléments perturbateurs brusques et de courte durée ne peuvent pratiquement pas influencer l'adaptation des valeurs de seuil et que les valeurs de seuil Si m ne sont pas variées inutilement Les signaux d'entrée de ce filtre sont les valeurs moyennes et son signal de sortie est la fonction de valeur de seuil L'adaptation de valeur de seuil est effectuée très rapidement au début à cause de la grande valeur de K, c'est-à-dire que sa constante de temps est très faible, parce que la qualité de réception est alors encore très faible, et elle ralentit ensuite du fait d'une augmentation de la constante de temps au cours de la séquence d'impulsions. La sortie de signal-9 du dispositif de correction 4 alimente un autre décodeur, non repré- senté, qui assure d'une manière connue le décodage de la séquence d'impulsions transmises par la seconde porte ET 29 Lorsque l'octet de démarrage est correc- tement reçu et décodé, ce décodeur assure l'ouverture d'une autre porte ET, branchée à la suite et également non représentée, à la fin de l'octet de démarrage pour le télégramme suivant, éventuellement décodé. Lorsque, pendant la réception du télégramme, la qualité de bits est altérée, "l'hystérésis" des valeurs de K empêche que le télégramme soit directement interrompu Ce n'est que lorsque K reprend la valeur 1/2, c'est-à-dire lorsque le compteur d'adresses 25 prend la valeur zéro, qu'il se produit une interruption de la transmission à l'aide du second décodeur 30 e et de la bascule de déclenchement 30 d et que le signal Wporteuse présente" est à nouveau remis à zéro. Pour réaliser le calculateur de valeur de seuil 36, on utilise avantageusement un micro-ordinateur. La fonction décrite ci-dessus est applicable dans l'hypothèse de l'utilisation de circuits électro- niques opérant en série Il est possible que cette fonction soit également remplie à l'aide de circuits électroniques opérant en parallèle Une telle solution est cependant généralement plus coûteuse. 21 - Rl EVENDICATIONS 1 Procédé pour corriger un signal reçu se composant, après la démodulation, d'une séquence d'im- pulsions binaires déformées à l'aide d'une comparaison de valeurs de seuil, caractérisé en ce que le signal reçu peut comparer plusieurs fois à l'intérieur d'une durée de bit (T 2) avec une valeur de seuil variable dans le temps pendant cette durée de bit (T 2), en ce que la fonction de valeur de seuil est adaptée au dé- but de la réception et est corrigée ultérieurement au cours de la séquence d'impulsions. 2 Procédé selon la revendicationi 1, carac- térisé en ce qu'un modèle de bits servant de pré- séquence est utilisé pour adapter la fonction de va- leurs de seuil, au début de la réception du signal reçu. 3 Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que la fonction de valeurs de seuil se compose, pendant une durée de bit (T 2), d'une série entière de valeurs de seuil discrètes Si jm et en ce que le signal reçu à comparer se compose du même nombre de valeurs d'analyse discrètes Ai jm. 4 Procédé selon la revendication 3, carac- térisé en ce qu'un bit reçu prend la valeur logique " 1 " quand le nombre des valeurs d'analyse discrètes Ai, Jm qui sont supérieures à leur valeur de seuil dis- crète associée Si jm' correspond à un canal " 1 " ( 11), et prend la valeur logique "O" quand ce nombre corres- pond à un canal "O" ( 12). Procédé selon l'une des revendications 1 à 4 t caractérisé en ce que, pour l'établissement de la fonction de valeurs de seuil, on utilise des créneaux de la séquence d'impulsions contenant un m 9 me nombre 22 - de valeurs logiques " 1 " et de valeurs lojiques "O" en alternance, à partir desquelles on déduit des va- leurs moyennes. 6 Procédé selon la revendication 5, carac- térisé en ce que les valeurs moyennes sont des valeurs moyennes arithmétiques. 7 Procédé selon l'une des revendications 5 ou 6, caractérisé en ce que les valeurs moyennes sont utilisées comme des grandeurs d'entrée d'un filtre temporel dont le signal de sortie constitue la fonc- tion de valeurs de seuil. 8 Procédé selon la revendication 7, carac- térisé en ce que le filtre est un filtre-de premier ordre. 9 Procédé selon l'une des revendications 7 ou 8, caractérisé en ce que le filtre comporte des constantes de temps variables qui sont petites au dé- but de l'adaptation et pour des conditions mauvaises de transmission et qui sont grandes pour de bonnes con- ditions de transmission. Procédé selon l'une des revendications 5 à 9, caractérisé en ce que l'adaptation de la fonction de valeurs de seuil est arrêtée essentiellement à là fin de pré-séquence et en ce que la correction ulté- rieure est effectuée sur la base d'autres parties ap- propriées de télégramme avec le m 9 me nombre de valeurs logiques " 1 "n et ""O en alternance. 11 Procédé selon l'une des revendications 1 à , caractérisé en ce que, pour chaque bit de la sé- quence d'impulsions, on obtient un facteur de qualité (G) et en ce que sa valeur absolue est comparée avec une valeur positive de qualité de référence (GQ). 23 - 12 Procédé selon la revendication 11, carac- térisé en ce que à chaque fois que la valeur absolue atteint ou dépasse la valeur de qualité de référence (GQ), l'adresse d'une mémoire fixe ( 35) est augmentée d'une unité ou bien dans un autre cas est diminuée d'une unité, auquel cas on emmagasine dans la mémoire fixe ( 35) pour une adresse croissante des valeurs dé- croissantes ou identiques d'une constante de pondé- ration (K). 13 Procédé selon l'une des revendications 1 à 12, caractérisé en ce que la fonction de valeurs de seuil se compose, par bit, d'un nombre entier de va- leurs de seuil discrètes (Si, jm)' qui sont calculées à l'aide de la formule Si, jm Sijm-1 ( 1 K) + K Jm î =,,j,m,-1 +KA Si Jm-1 désignant la valeur de seuil discrète de même numéro du bit précédent, K désignant une cons- tante de pondération mémorisée dans une mémoire fixe ( 35) et Ai Jm désignant une valeur moyenne de deux valeurs d'analyse, associées aux deux valeurs de seuil Sijmet Si jm-lt du signal reçu. $ij,me s,,-' 14 Dispositif pour corriger un signal reçu se composant d'une séquence d'impulsions binaires à l'aide d'une comparaison de valeurs de seuil, caractérisé en ce qu'il est prévu au moins s un circuit d'analyse/maintien ( 15) pour effectuer 2 M analyses du signal reçu démodulé pendant une durée de bit (T 2); un convertisseur analogique/numérique ( 16); un premier comparateur ( 17) pour comparer les va- leurs d'analyse avec des valeurs de seuil dis- crètes associées; une première mémoire ( 22) pour mémoriser les va- leurs de seuil calculées à l'aide d'un 24 - calculateur de valeurs de seuil ( 36) t une seconde mémoire ( 23) pour mémoriser les va- leurs d'analyse du signal reçu démodulé l un compteur à m bits ( 24) pour obtenir le nombre de décisions positives de valeurs de seuil, et une bascule-D ( 26) pour former le bit du signal de sortie du dispositif. Dispositif selon la revendication 14, caractérisé en ce qu'il est prévu additionnellements une mémoire à (m-l) bits 34 pour mémoriser une valeur positive de qualité de référence (GQ); un second comparateur ( 28) pour comparer la valeur absolue d'un facteur de qualité (G) avec la valeur de qualité de référence (GQ); un compteur d'adresses ( 25) pour produire des adresses pour une mémoire fixe ( 35), dans laquelle sont mémorisées des valeurs dtune constante de pondération (K), et une porte ET ( 29) pour déclencher le signal de sortie du dispositif. 16 Dispositif selon l'une des revendications 14 ou 15, caractérisé en ce que le calculateur de va- leurs de seuil ( 36) est un micro-ordinateur.