FR 2512568 A1 19830311 FR 8121782 A 19811120 12568 "Système pour transférer des données binaires par une plura- lité de canaux au moyen d'un codeur opérant par convolution" L'invention concerne un système servant à introduire dans un support ou dans un champ électromagnétique d'information des données binaires redondantes contenues dans un nombre de md 6 en parallèle de flux-série et à extraire ces données binaires de ce support ou de ce champ électromagnétique, alors que la redondance permet de corriger certains types d'erreurs de données Le support d'informnation peut être un matériau localement aimantable ou pouvant être modifié localement par des moyerns optiques, par exemple un laser, et pouvant défiler le long d'un dispositif d'écriture/lecture. Dans ce cas, il y a lieu d'entendre par "introduire": écrire, et par "extraire": lire Il peut s'agir également d'une pluralité de canaux de télétraitement parallèles Dans ce cas, "introduire" signifie transmettre, et "extraire" signifie recevoir Un dispositif du genre décrit dans le préambule est connu de la demande de brevet des Etats- Unis d'Amérique No 3 697 947 La technique connue concerne trois canaux d'information et un canal de correction d'erreurs et se base sur un code de convolution La génération des bits de correction d'erreurs est réalisée à l'aide de moyens logiques OU EXCLUSIF (addition modulo-2). Le code de convolution utilisé permet de corriger une erreur quelconque dans un groupe de, par exemple, trois bits d'information parallèles. Il est clair que ces caractères à trois bits rutilés ne peuvent pas se succéder de trop près L'invention est basée, par contre, sur l'ex- périence que souvent les erreurs ne sont limitées qu'à quelques canaux d'information, dans chacun desquels une chaîne d'erreurs peut apparattre dans une succession rapide Le code connu n'offre pas de solution à ce égard Un système servant à transmettre des données binaires par une pluralité de canaux dans lesquels une chaîne d'erreurs apparaissant dans un seul canal à la fois, serait rendue corrigible par l'addition de deux canaux redondants, est décrit dans la demande de brevet des Etats-Unis d'Amérique No 033 781, déposée le 27 avril 1979 par Jean M.E B Goethals c s Toutefois, cette demande de brevet antérieure ne permet de corriger qu'un seul canal erroné à la fois. Dans de rnombreux cas, l'introduction d'une plus grande redondance selon l'idée de l'invention antérieure ne permettrait pas d'atteindre une capacité de correction d'erreurs augmenté. L'invention a pour but de fournir un système com Eortant des dispositifs de codage et de décodage basés sur un code de convolution (n,k) pour plusieurs canaux qui permet de corriger simultanément t ?, 2 canaux erronés L'invention réalise le but précité par le fait qu'elle est remarquable en ce que ledit système corporte les élments suivants: a un nombre de k i 2 entrées d'information servant à recevoir en parallèle des groupes successifs de k bits d'information d'entrée chacun; b un dispositif de codage comportant de premiers moyens de multiplication servant à multiplier les k flux de bits d'infor- nation au moyen d'une matrice génératrice CG (D) de N lignes et de k colonnes, qui est constituée par une matrice d'identité (kxk) et une matrice additionnelle (n-k)xk, dans laquelle tous les élénents de: G(D)3 sont des polyn&ues dans D, D &eat l'opérateur de retardement d'une longueur d'une cellule de bit, alors que ces éléments sont des éléments d'un champ F(D) constitué par t Oubu Xs-ries de Laurent ayant des coefficients a, et dans laquelle tous les i éléments de la matrice additionnelle sont non-zéro et au moins l'un de ces éléments est un polynôme comportant au toins deux termes alors que la matrice génératrice E G(D) 1 est donnée par une matrice génératrice (nxk) d'un code de correction de symbole séparable par une distance minimale, code qui est définidans un champde Galois GF( 2 m), en ce que les coefficients des éléments de polyn&re dans C G(D)l sont les éléments binaires de la représentation binaire des éléments correspondants aidu champ de Galois GF ( 2 m) de la matrice génératrice du code séparable par une distance minimale, alors que 2 m n-1 etqueai est un élément de GF( 2 mf), ledit dispositif de codage ayant N sorties pour sortir vers ledit support d'information, en synchronisme avec la réception d'un groupe de k bits d'information, un groupe correspondant ayant k bits d'information non rodifiés ensemble avec (n-k) bits de code redondants. Un dispositif de décodage avantageux présente des ioyens permettant de réaliser une matrice de contrôle de parité donnée par U G(D) J L H(D) 3 = o lorsque toutes les opérations sont exécutées dans le champ F(D), alors que ledit dispositif de décodage comporte: c un nombre de B modules de décodage nunis chacun de second moyens de multiplication respectifs servant à recevoir en parallèle lesdits groupes de N bits de code en vue de la multiplication des flux reçus de bits de code par une matrice de contrôle de parité secondaire respective CH 1 b B(D)l ayant (n-k) lignes et N colonnes, le résultat de chaque multiplication consistant en (n-k) flux parallèles de bits de syndrome, chacun desdits (n-k) flux représentant un flux préliminaire de bits de correction à un canal associé de bits de code tout en correspondant an outre respectivement à l'une des (n-k) lignes, alors que la déduction de lH 1 b B(D)3 à partir delH(D)l se fait c Em-e suit i formation d'un jeu de B seconds éléments, dont chacun consiste en 2 t indix de can-al, chaque combinaison de t indioes de canal étant contelue dans au roirns l'un desdits éléients; ii formation, pour chacun desdits seconds éléments, d'une première matrice intermndiaire E R 1 b B(D)l qui est uniquement constiuée par lescolonnes de lH(D)3 qui présentent des inices égaux aux indims respectifs des canaux de code contenus dans ledit éléments; iii formation, pour chacun desdits seconds éléments, d'une seconde matrice intermndiaire l H 1 b B(D) l donne par: H b B(D) = lR 1 b B (D> lH (D) iv formation, pour chacun desdits seconds éléments, d'une matrice lH 1 b B(D)3 donn'e par: lH 1 b B(D)3 a L (D)l H? b (D)l cd a L (D) est le plus petit commun multiple de tous les dénominateurs de tous les éléments de matrice de toutes les matrices l b B(D)l, écrit comme a L%(D) = D E(D), f est la puissance plus petite dans D de a L (D) ayant un coef- ficient non-zéro; d pour chacun desdits B modules de décodage, un module de regis- tres de décalage d'une largeur de (n-k) bits, servant à recevoir lesdits flux de bits de syndrome et à stocker une longueur de séquence prédéterminée de ceux-ci; e pour chacun desdits modules de registres de décalage, un détecteur de syndrome servant à détecter et à énumerer toute 4- séquence de bits de syndrome non-zéro dans le registre de décalage correspondant et à produire un signal de portil- lonnage en r 6 ponse à la détection de (o t) séquences de bits de syndrome non-zéro ou sinon à produire un signal de blocage; f connectée à une sortie de chacun desdits modules de registre de décalage, une porte de syndrmoe d'une largeur de (n-k) bits, qui ne transmet que sous la ccmmande du signal de por- tillonage émis par ce détecteur de syndroe associé, mais qui est bloqué en dehors de ces conditions; g un dispositif de connexion en croix servant à trier les flux de bits de syndrome transmis à travers lesdites portes de syndrome selon le canal correspondant desdits N canaux de bits de code; i un ensemble de moyens de retardement et de troisi'mes moyens de multiplication montés en parallèle avec lesdits B nmodules de décodage et servant à recevoir au nomins les flux de bits de code non redondants à partir du support d'information et à introduire un retard égal au retard qui s'est produit dans lesdits modules de décodage et lesdits modules de registres de décalage, alors que cet ensemble effectue également une multiplication au moyens du polynôme E(D); j des moyens OU EXCLUSIF connectés à des sorties dudit dispo- sitif de connexion en croix et dudit ensemble de noyens de retardement et de troisièmes noyens de multiplication, et pré- vus pour corriger au moins les flux de bits de code non redondants avec des flux de bits de syndromes non-zéro, et pour sortir les flux de bits de code corrigés. Il est à noter que la redondarnce requise est inférieure à celle utilisée par triplement des flux d'information originaux Dans ce cas, k = 2 et N = 6, par exemple, mais les deux canaux corrigibles doivent correspondre a des canaux d'information différents Confornm- ment à l'invention, une paire quelconque de canaux erronés serait en principe corrigible Or le systeme décrit ci-dessus ne présente pas de mécanisme de rétrocouplage Dans certains cas, il est possible de réaliser des éconamies de matériel en introduisant un mécanisme de rétrocouplage dans le dispositif de décodage. DESCRIPTION SUCCINCTE DES FIGURES Ci-après, l'invention sera décrite sous ses différents aspects D'abord on donnera un arrière-plan théorique Ensuite, on traitera des structures élémentaires d'un dispositif de codage et de décodage Finalement, on donnera des modes de réalisation préférentiels d'un dispositif de codage et d'un dispositif de décodage,dundispositif de décodage caportant un mécanisme de réaction et d&n autre ne ccmportant pas de mécanisme de réaction La description est illustrée au moyen des figures suivantes: La figure 1 représente la génération d'un séquence de n- uples de bits de code à partir d'une séquence de k-uples de bits d'information. La figure 2 représente une matrice de contrôle de parité applicable. La figure 3 représente un diagranume élémentaire d'un dis- positif de codage et d'un dispositif de décodage. La figure 4 représente une matrice génératrice pour un code ( 7, 3). La figure 5 représente une matrice de contrôle de parité correspondante. La figure 6 représente un diviseur pour le flux de données d'entrée. La figure 7 représente une matrice génératrice pour un code ( 8, 4). La figure 8 représente la matrice de contrôle de parité correspondante. La figure 9 représente le dispositif de codage correspon- dant. La figure 10 représente un discriminateur et sélecteur de syndrome à utiliser avec les figures 7 à 9. La figure 11 représente les matrices de génération de syn- drome correspondantes l H (D) l Les figures 12 a, 12 b illustrent la détermination de la sélection nécessaire parmi les jeux possibles de matrices de syndrome. La figure 13 représente un dispositif de réarmement de syndrome dans le décodeur à réaction. La figure 14 représente un dispositif de correction d'erreurs à utiliser dans le décodeur à réaction. La figure 15 représente un second dispositif de réarmment de syndrome prévu dans le décodeur à réaction et servant à éviter la propagation d'erreurs. ARRI RE-PLAN THORIQUE DE L'INVENTION Pour la description de l'invention on utilise la notation connue d'un groupe de bits d'information qui se succèdent imrudiatement sur un canal d'une largeur d'un seul bit xk, xl, x O par un polyn&ie exprimé dans l'opérateur de retardement D: xk Dk+ +x 2 D 2 +xl Dl+x O DO Ainsi, l'opérateur de retardement D s'exprime comoe la longueur d'une cellule de bit, alors que le bit x O apparaît le prnemier Si un bit donné est manquant (ion pas pris en compte), la puissance correspondante de l'opérateur de retardement D est également manquante dans le polynôme. Cette description mathématique est bien connue de l'homie de l'art et a été publiée, par exemple, dans l'ouvrage de référence "Error Correcting Codes" par W W Peterson et Weldon, MIT, Boston, 2 eme édition 1971, page 393 Une notation abrégée de ces polynômes est obtenue par la représentation octale des coefficients, en commençant par la puissance supérieure dans D Ainsi: x 5.D 5 +x 4 D 4 +x 3 D 3 + 0 +x 1 Dl+ O est abrégé en " 111 010 "=" 7 2 ". A cet égard, la figure 1 donne mathématiquement la génération d'un n-uple de séquences de bits de code cl (D) cn(D) sur la base d'un k-uple de séquences de bits d'information dl (D) dk(D) au moyen d'une matrice génératrice G(D) nxk (n> k) Ici, chaque élément gi de lG(D)l est un polynôe dans D Un code systématique peut être décrit par une matrice génératrice dans laquelle gi i = Do = i et gi j = O pour i y j et i, jik Il est à noter qu'on n'a pas donné de restrictions pour i > k Normalement, les exigences relatives au matériel pour la réalisation d'un code systématique sont moins strictes que celles pour la réalisation d'un code non systématique Or, si par exemple g 1,2 (D) = 1 + D 2, la séquence de bits de code c 1 (D) est produite à l'instant correspondant à partir de la séquence de bits d'information d 2 (D), et également co-déterminée par la même séquence de bits d'in- formation d 2 (D) qui, cependant, est retardée de deux unités de temps ou cellules de bit Pour produire la séquence de bits de code effective, il y a addition (modulo-2) de tous les apports à celle-ci Il est à noter que la modulation des bits de code pour l'adaptation aux proprié- tés physiques ou à d'autres propriétés du support d'information n' est pas envisagée dans le présent exposé Les n-uples successifs sont une représentation redondante des k-uples parce que n> k De plus, ce n'est que le cas bien connu des codes linéaires qui est considéré ci-après. Or, le poids d'une séquence de codes est défini conmm le nombre de séquences de bits non-zéro dans les séquences de bits n-uples constituant la séquence de codes Il est à remarquer que la séquence de codes est constituée par des n-uples, alors que les séquences de bits ont chacune une largeur d'un seul bit A cet égard, toute séquence de bits qui n'est pas complètement constituée par des zéros augmente d'une unité le poids de la séquence de codes Par là, le poids maxumal de toute séquence de codes est égal à n Le contenu exact d'une séquence de bits non-zéro n'a pas d'importance pour la détermination du poids En général, une séquence de codes qui n'est constituée que par des séquences de bits zéro est également une séquence de codes correct Le poidsde Hamîig minimal d'un code est défini maintenant comme le nombre minimal de séquences de bits non-zéro (sauf pour la séquence de codes tout-zéro) qui donnerait une séquence de codes correcte Le poids minimal apparaît dans un flux de bits d'une longueur finie De plus, la distancede Hamning minimale dist (C) d'un code de convolution généré par la matrice génératrice E G(D)3 est le poids minimal de la différence existant, chaque fois,entre deux séquences de codes non identiques (n-uple de séquences de bits de code) Si cette distance est suffisamment grande, il est en principe possible de procéder à une correction des erreurs de bit On peut démontrer que le poids de amning minimal d'un code est éga à sa distance de Hamming minimnale Or, une erreur dans un flux de bits d'une longueur finie, dans lequel apparait la distance de Hamming minihmale peut être corrigée silepoids de Hamming de l'erreur est égal ou inférieur à: {dis (C) 1} 1/2 Il est à noter que la distance entre deux séquences de n-uples, telle que définie ci-dessus, reste constante ou, autrement, augmente à mesure qu'une plus grande longueur de ces séquences est considérée. De plus, on peut démontrer qu'un code de convolution (n,k) doit répondre a: dist (C) 4 (n-k+ 1) Ainsi, pour chaque canal dans lequel une suite arbitraire d'erreurs doit être simultanément corrigible, il faut au moins deux canaux redon- dants Il est A noter qu'en principe, la combinaison de canaux erronés peut être arbitraire Or, dans la suite de cet exposé, on effectue la construction du code pour la correction simultanée de canaux erronés en commençant par les codes séparables par une distance minimale (MDS), dont plusieurs ont été décrits précédenment dans les ouvrages de référence relatifs à la technique de correction d'erreurs et on peut se référera nouveau au livre précité de Peterson et de Weldon. En général, les codes linéaires de correction d'erreurs sont convention- nellement analysés sur la base des propriltés de leur matrice de contrôle de parité, qui est utilisée pour la reconstruction de l'information non redondante à partir du (des) flux de bit de code redondant(s) La relation entre la matrice génératricel G 3 et la matrice de contrôle de parité lHl est que lGl l Hl = O Tout d'abord, nous allons décrire la matrice de contrôle de parité d'une code de correction de symbole MDS bien connu, tel que décrit par exemple dans l'ouvrage de référence dans ce domnaine "Error Correcting Codes" par Mac Williams et Sloane, voir Chapitre 11 Ensuite, on décrira la manière dont la matrice de contrôle de parité à utiliser pour le code de correction d'erreurs à plusieurs canaux estdéduite de la matrice connue D'autres codes ayant la capacité de correction d'erreurs requise peuvent être déduits de différents codes M D S Or, la figure 2 représente une telle matrice de contrôle de parité de dimensions (s+ 1)xn Tous les élments de cette matrice sont des symbles multibits qui sont contenus dans le champ Galois GF( 25, od m est la longueur de bit du symbole. Ce champ Galois a ? éléments pour lesquels les opérations d'addition et de multiplication ont été définies pour produire des éléments des résultats dans le nome champ fini, voir par exemple l'article de T C. Bartee et ses collaborateurs, Information and Control, Volume 6 ( 1963) pages 79 à 98 De plus, chaque élément de ce champ a des éléments inver- ses additifs et multiplicatifs uniques, alors que le champ contient un élément 1 unique et un élément O unique Tous les éléments du champ peuvent être exprimés caome une série de puissance de l'élément de champ dit primitif La matrice exemplaire a la propriété spécifique que tous les éléments de la première ligne sont égaux à a = 1, alors que tous les éléments de la seconde ligne sont mutuellaement différents. Les éléments de la colonne j sont respectivement égaux à a O = 1, a 3, a 2 j De plus, chaque sélection de (s+ 1) colonnes donne une matrice carrée non singulière Chaque puissance ai peut être representée par: a Di mod T (D), o 1 (D) est un polynôme irréductible dans D, à spécifier plus loin dans un exemple: il n'a aucun diviseur qui, à nouveau, est un polynôme (dans D) de degré inférieur, non-zéro Des tables de polynômes primitifs et irréductibles (de ce genre) sont données dans l'ouvrage de Peterson et Weldon Si le degré de W(D) est supérienr à 2, plus d'un polynôme répondrait aux exigences. Or, la matrice de contrôle de parité lHl precitée peut être multipliée sur la gauche par toute matrice carrée non singulière(s+l)x (s+l) matricelsi, dont les éléments sont des éléments du champde Galois GF ( 21 m) La multiplication est exécuteée conforément ià S l, tous les calculs étant exécutés dansle charmpde Galois GF ( 2 m), de façon qu'il se produise une nouvelle matrice de contrôle de parité Toutefois, cette nouvelle matrice de contrôle de parité se rapporte exactement au même code (jeu de mots de code) que l'ancienne matrice de contrôle de parité lHl Par ailleurs, la matrice l H l peut être considérée comme se rapportant à un champ F(D), ce qui signifie que tous les éléments de lHlsont également des éléments de F(D) Le champ F(D) est défini comme étant constitué par le jeu de toutes les séries de Laurent exprimées dans 1 'opérateur de retardement D selon: >E a Dk i=k i Par conséquent, la srie de Laurent est une représentation d'un flux semi- infini de p-uples de bits, pourvu que pf champs GF ( 24) et F(D). Or, la matrice lH 3, dont les éléments étaient censés être des éléments de GF( 2 r 5, a la propriété que toute sélection de colonnes (s+ 1) produit une matrice carrée non singulière Si les éléments de l Hl sont censés être des éléments de F(D), la matrice a encore cette propriété de produire des matrices non singulières carrées, parce que toute séquence d'opérations exécutées dans F(D) sur un jeu d'éléments peut se traduire en la même séquence d'opérations sur les mêmes éléments dans GF( 2) en prenant tous les résultats des opérations dans F(D) modulo le polynôme T (D) Cela a été démontré ci-dessus pour la multiplication et l'addition; il ne se produit pas d'autres opérations Or, si un résultat d'une telle opération est zéro dans F(D), il sera également zéro dans GF( 2) Inversement s'il est non-zéro dans GF( 2), il sera également non-zéro dans F(D). Ainsi, dans le second cas aussi, la matrice de contrôle de parité peut être multipliée sur la gauche au moyen de toute matrice carrée non singulière (s+ 1)x(s+s+ 1) pour produire une nouvelle matrice de contrôle de parité Pour que la nouvelle matrice de contrôle de parité se rapporte exactement au même code, il faut que toutes les opeérations soient exécutées dans le champ F(D) précité Or, dans le champ GF( 25, la matrice de contrôle de parité l HJ se rapporte à un nombre fini de symboles mbits Dans le champ F(D), la matrice de contrôle de parité l H j se rapporte à un nombre de flux de bits qui sont en principe infiniment longs Le passage de GF( 2 m) à F(D) se fait avantageusement lorsque l H 3 a été transformé (ou réduit) en une matrice "diagonale" de (n-k)x(n) éléments Dans chacune des (n-k) colonnes cette matrice diagonale ne présente qu'un seul élément a = 1 qui soit différent de zéro: dans chacune de ces (n-k) colonnes, cet élément " 1 " se situe sur une ligne respective différente La réduction est effectuée par addition ou soustraction de lignes et/ou de colonnes, m Ddulo le polynôme irréductible fixe Tr(D). Ensuite, la matrice de contrôle de parité H(D) peut être convertie en: lH(D)3 = lI(D)le (D)l ce qui signifie que le second membre de l'équation contient une matrice diagonale "vraie" lI(D)I de (n-k)x(n-k) éléments, alors que les k 12568 colonnes supplémentaires de (n-k) éléments de ligne constituent une matrice partielle l e(D)l La matrice génératrice l G(D)l peut maintenant être écrite commesuit: lG D)l t I (D)J I (D) ce qui signifie que le second membre de l'équation contient une matrice diagonale vraie l I(D)l de kxk éléments, alors que les (n-k) lignes supérieures sont constituées par exactement la même matrice l e (D)l déjà mentionnée Ce qui précède s'applique du fait que lG(D)l 1 H(D)= O, toutes les opérations étant effectuées dans le champ F(D) Si la matrice LH(D)J n'est pas écrite dans sa forme simplifée (c'est-à-dire qu'elle ne consiste pas en deux sousmatrices juxtaposées, dont une est une sous-matrice diagonale vraie), le nombre d'Indice dans la série de colonnes, d'une colonne de matrice l (D) de ce genre ayant plus d'un élément non-zéro, correspond au nombre dindice dans la série de lignes, de la ligne identique de la matrice lG(D) 3 (ayant, elle aussi, plus d'un élément non-zéro) Les autres colonnes de L H(D)3 ne présentent alors qu'un seul élément non-zéro De cette manière, l'algorithme pour le calcul de EG (D) à partir de la matrice de contrôle de parité lH(D)l est élémentaire On décritci-après un arrière-plan théorique du décodage. Le nombre de canaux simultanément corrigibles est égal à t(t >, 2), od 2 t (n-k) A partir du nombre de canaux (n), il est formé un jeu de B membres, dans lequel chaque membre consiste en (n-k) canaux, alors que chaque combinaison différente de t canaux est contenue dans au moins un membre du jeu Chaque canal serait généralement contenu dans plus d'un membre du jeu La réalisation de chaque membre du jeu exige une certaine quantité de matériel et, pour cette raison, la réduction au minimum du nombre de maires aboutira à des économies; le nombre de membres différents qui, en principe, peut être compris dans le jeu est égal à (nnk) Dans la pratique, il est nécessaire de réaliser un nombre beaucoup plus faible de mnembres de ce jeu, parce que chaque membre couvre un assez grand nombre de combinaisons de t canaux Comme on le verra plus loin, pour n= 9 et 2 t=k= 4, le jeu ne comprend que six membres, o (n) = 1680. Le nombre B s'appelle nombre cardinal Ensuite, pour chaque membre ( 1 b B) du jeu, il est défini une matrice correspondante lRb(D)3, qui n'est constituée que par les colonnes de la matrice de contrôle de parité lH(D) l ayant un indice 6 gal à l'indice de l'un des t canaux dans la combinaison en dehors du jeu de N canaux. Il se trouve que la matricer H D)l =l Pb(D) l l H(D)l, ayant les nmmes dimensions que EH(D)l, contient maintenant une matrice d'identité de (n-k) x(n-k) éléments Cane déjà cité, cela produit une relation élémentaire entre les matrices EG(D)l et t H(D)l, alors qu'également, la réalisation d'éléments " 1 " de ce genre est simple. Toutefois, un ou plusieurs éléments de matrice du jeu de matrices B l (D) 3 peuvent souvent êtrefractionnaires c'est-à-dire 9 tre lequotient de deux polyn&mes mutuellement indivisibles de degré fini; toutefois, tous les éléments sont parfois des polynâoes élémentaires (les dénomi- nateurs seraient donc égaux à 1). Ensuite, la quantité suivante est définie: a L(D) est leplus petit commun multiple de tous les dénominateurs de tous les éléents de toutes les matrices l H(D)3 d'un jeu spécifié de matrices requis pour la réalisation du code concerné En général, a L(D) est un polynrine indivisible dans D, mais dans certains cas il se trouve que a L(D)=l. Le -décodage est alors réalisé d'une façon plus simple par l'utilisation d'un jeu de matrices de contrôle de parité secondaires nmdifiées B pour le contrôle de la parité durant le décodage: E Hb(D)3 = a L(D) l ce précodage, mais le décodeur doit alors conporter une bo Ixucle de réac- tion; cela sera expliqué dans la suite de cet exposé. Dans le décodeur, la séquence de syndromes est engendrée pour chacun des mnires du jeu de matrices secondaires de contrôle de parité lHb(D)l Pour la correction d'une erreur, il y a sélection d'un ou plusieurs syndromes. DESCRIPTION LMENTAIRE DES DISPOSITIFS DE CODAGE ET DE DECODAGE. La figure 3 représente un schema é 11 mentaire d'un système de codage et de décodage, dont les éléments sont décrits en détail ci-après Le codage envisagé est un code de correction pour deux canaux (n,k)=( 7,3) Les trois flux de données parallèles sont reçus sur les canaux d'entrée 100 L'élément 102 est un précodeur, dans lequel chaque flux de données est divisé par le polynôme fixe E, qui est exprimé dans l'opérateur de retardement D La raison en a été expliquée ci-dessus; il est à noter que cette division ne modifie pas le contenu de données de l'information reçue, mais seulement la représentation de celle-ci Le précodage, lui-mme, n'introduit notamment pas de redondance L'élément 104 est le codeur, dans lequel l'information reçue est nultipliée par la matrice génératrice lG (D)l de façon que de l' information redondante soit produite sur les sept canaux parallèles 106 Ces canaux représentent également le "milieu" (transmission ou stockage) On ne donnera pas de plus amples détails à ce sujet, puisque la technologie requise peut être standard Ainsi, sur ces canaux 106, l'information peut être mutilée à un certain degré L'élément 108 représente le mécanisme de lecture ou de réception, qui peut comporter seulement de la technologie conventionnelle Les sorties de celui-ci, qui sont représentées par des traits gras, portent toutes des données reçues sur les canaux 106 et, pour cette raison, elles présentent un débit d'information qui est (k) = 7/3 fois plus grand que le débit d'in- formation sur l'entrée 100 L'élément 110 est un générateur de retard produisant un retard égal à un nombre prédéterminé de cellules de bit, ceci sera expliqué dans lasuitedecetexposé Les éléments 112 à 120 sont des générateurs de syndrome dont chacun réalise un membre du jeu de matrices secondaires de contrôle de parité H (D), coime expliqué ci- dessus; ces éléments reçoivent tous de l'information identique à partir du mécanisme de lecture 108 Pour un code ( 7,3), le nombre requis de générateurs de syndrome (B) est égal à cinq, pour un code ( 8, 4), ce nombre est égal à six Chaque combinaison possible de deux canaux erronés (le nombre maximal qui, ici, est sinultanément corrigible) est assignéeà au rmoins un générateur de syndrome ( 112-120). La génération de syndrome est exécutée de manière conventionnelle par multiplication des flux de bit de code par la matrice secondaire de contrôle de parité applicable pour comparer les flux de bits de syndrome avec des niveaux indiquant des erreurs corrigibles Les flux de bits de syndrome ont été indiqués par des lignes doubles Leur débit d'information est (n-k)/k fois plus grand que le débit d'information sur l'entrée 100 Les éléments 122 à 130 sont des registres de décalage à retard Les éléments 132 à 140 sont des détecteurs de syndrome connectés aux registres de décalage à retard pour la détection du nombre de flux de bits de syndrome (pour autant qu'ils sont contenus dans les registres de décalage respectifs 122 à 130) qui contiennent au soins un bit indiquant qu'une erreur s'est produite sur les canaux 106. Si ce nombre de syndromes est égal à 2 ou inférieur à 2, cela indique qu'une correction est probablement réalisable (si ce nombre est égal à zéro, cela s'applique à une correction 'Tactice")et, pour cette raison, s'ouvre la porte de syndromt correspondante ( 142 à 150) d'une largeur de quatre bits Il est à noter qu'une erreur qui aboutirait encore à une séquence de codesadmissibline serait pas détectable ni corrigigible. Si le nombre de flux de bit de syndrome indiquant une erreur était égal à trois ou à quatre (valeur maximale), il ne serait pas possible d'effectuer une correction valable, et la porte de syndrome correspon- dante est commandée dans l'état de blocage Cela peut être causé,d'une part par le fait que la matrice secondaire de contrôle de parité ne peut pas traiter le type d'erreur concerné du fait qu'un canal comportar une erreur est présente en dehors du sous-jeu de canaux qui, en principe, peut être corrigé par la matrice secondaire de contrôle de parité concer- née, et d'autre part, il est possible qu'une trop grande quantité de canaux comportant une erreur (par exemple trois) soit présente, ce qui est en dehors de la capacité de correction d'erreurs du code considéré dans cet exemple Dans ce cas, toutes les portes 142 à 150 doivent rester bloquées Il est à noter que la sortie des registres de décalage 122 à 130 peut se produire à la fin de ces registres, ou, comme varian- te, avant la fin de ces registres Le nombre d'étages successifs de bits avant la sortie doit être suffisant pour faire face au plus grand retard en cellules de bit pour lequel une erreur est détectable. L'élément 152 est un élément de connexion en croix servant à diriger les bits de syndrome vers le numéro de canal correct: chacun des quatre flux de bits de syndrome émis par une porte de syndrare respective correspondrait à un seul flux d'une largeur d'un bit du flux d'une largeur de sept bits émis par l'élément 110 Si un bit de syndrcme "O" indique "aucune erreur", chacun des sept canaux de sortie de l'élément de connexion en croix 152 doit être alimenté par une porte OU à plusieurs entrées, non représentée, connectée aux sorties des él'ments 142 à 150 ( 20 sorties au total) relatifs au flux de bits de code correspondant Le trajet d'information de sortie de ll'é 16 mt de connexion en croix 142 a une largeur de sept (n) bits L' élément 154 est un élément de correction Les bits de code et les bits de correction correspondants sont additionnés modulo-2 pour la restauration de l'information originale Le retard qui se produit dans l'élément 110 est exactement égal (en nombre de cellules de bit) aux retards mutuellement égaux qui se sont produits dans les éléments 112 à 152. L'élément 154 reçoit les sept flux de bits d'information corrigés qui, dans cet exemple, sont censés représenter un code redondant systématique. Les sorties 158 portent alors le rassage reçuà l'origine des entrées Les flux d'information d'une largeur de quatre bits sur la sortie ne contiennent que de l'Iinforration redondante et peuvent être ignorés. DESCRIPTION D'UN DISPOSITIF DE CODAGE PREFERENTIEL La figure 4 représente une matrice génératrice de code pour un code de convolution ( 7, 3) La matrice de contrôle de parité correspondante lH(D) l est représentée sur la figure 5 La figure 6 représente un dispositif servant à diviser un flux unique de bits d'information d'entrée par le polynâme l(D) précité Le polynôe correspondant est: E(D) = D f a L(D)= 1 + i 1 a D (od ai est un élément de GF ( 2)). Le flux d'entrée d'information d'une largeur d'un bit arrive sur l'entrée 20 La modification est effectuée au nmoyen de la porte OU-EXCLUSIF 22, après quoi l'information est dirigée vers la sortie 24 Un registre de décalage d'une longueur de W bits est présent (les étages 26, 28, 30, 32, 34 étant représentés à titre d'exemple). Six éléments de branchement 36 à 46 ont été représentés pour la réalisation, dans cet ordre, des coefficients a I, a 2, aw-3, aî 2, a W_, aw Pour un coefficient égal à zéro, l'élément de branchement correspondant est inexistant ou effectivement bloqué Les signaux de sortie de tous les éléments de branchement sont additionnés modulo-2 à l'aide des portes OU EXCLUSIF 48 à 56 pour la génération d'un signal de nmodification pour la porte OU EXCLUSIF 22 Pour plus de brièveté, l'horloge pour le décalage de l'information et pour la synchronisation des opérations arithnétiques,pour autant que cela soitnéoessaire, nh pas été représentée Une variante de la solution utilisant des éléments de branchement cmcinbnés à des élments à retard, telle qu'illustrée, serait l'utilisation d'une nmoire morte préprogrammée. La figure 7 représente une matrice génératrice de code pour un code de convolution ( 8, 4), pour lequel la valeur du polynôme E est égale à 1 La figure 8 représente la matrice de contrôle de parité correspcn- dante La figure 9 représente un dispositif de codage pour le code concerné Le dispositif de codage comporte quatre entrées d'information ( 170 à 176) servant à recevoir, dans chaque cycle d'horloge, un mot d'information à quatre bits On a prévu huit sorties d'information ( 178 à 192) pourl'"mion dans chaque cycle d'horloge, dun mot de code prései- tntunme redndanoe Le codage est effectué au moyen de vingt-deux portes OU EXCLUSIF 194 à 236 et de douze éléments à retard 238 à 258 servant chacun à retarder un bit d'information d'une période d'horloge Pour la clarté du dessin, l'horloge n'a pas été irndiquée Or, chaque colonne sur la figure 7 concerne un seul canal d'entrée et chaque ligne un seul canal de sortie La première colonne se rapporte à l'entrée 170, etc La première ligne se rapporte à la sortie 178 etc. Les portes 204, 206 engendrent les trois termes " 1 " sur la ligne 4 É 5 La porte 232 et l'él&uent à retard 256 engendrent le terme D sur la ligne $$ 5 Les portes 222, 224, 226 et l'élément à retard 254 engendrent les trois termes D 2 sur la ligne 5 La porte 204 et les éléments à retard 258 engendrent les deux termes D 3 sur la ligne 5. Les autres lignes de matrice sont engendrées d'une manière correspondan- te Plusieurs portes et plusieurs éléments à retard ont été utilisés pour la réalisation de plus d'un élément de la matrice génératrice. D'autre part, il est possible de réduire davantage le nombre de portes en combinant, par exemple, les portes 198 et 234 La réalisation de la multiplication matricielle au moyen d'éléments à retard, de branche- ment et d'addition modulo-2 est en soi conventionnel. DESCRIPTION D'UN DISPOSITIF DE DECOD? 1 E PPFEENTIELR DEPOURVU DE MECANISME DE RE 1 CTION. La figure 10 représente une partie d'un dispositif de décodage préférentiel à utiliser avec un code (n,k)=( 7,3) et avec le syst"me décrit en regard des figures 7 à 9 Les flux de données codés sont reus l'entrée septuple 84 et distribués entre une pluralité de générateurs de syndrome dont on n'a représenté que deux ( 86, 88): ceux-ci réaliseront les matrices respectiveslHb(D) Le nombre de générateurs de syndrome nécessaire est expliqué en regard de la figure 12 a Ici, chaque ligne représente un générateur de syndrome respectif qui réalisera une multiplication au moyen d'une matrice de contrôle de parité secondaire correspondante Chacune des N colonnes représente un canal de bits de code Or, sur chaque ligne, une croix indique un canal pouvant contenir une erreur qui serait corrigible, Il y a (n-k)= 4 canaux de ce genre sur chaque ligne Les autres canaux sont indiqués par des cercles Si une erreur se produit dans un (ou plusieurs) de ces autres canaux, le syndrome géné reé par ie générateur de syndrome concerné signale une situation incorrigible (d'une manière analogue à celle utilisée dans le cas oa trois ou plusieurs canaux, correspondants aux croix sur cette ligne, présentent des erreurs: alors le poids de la s A- quence de syndrome, définie plus tôt, devient supérieur à deux Conne le code utilisé ici permet de corriger simultanément deux canaux, le générateur de syndrome de la première ligne sur la figure 12 a suffit à lui seul pour corriger les paires de canaux suivantes 1/2, 1/5, 1/6, 2/5, 2/6, 5/6 Les quatre autres générateurs de syndrome permet- traient chacun de corriger un autre groupe de canaux Chaque paire possible de canaux est comprise dans au moins une ligne de la figure 12 a et, par conséquent, elle est contrôlée par au moins un générateur de syndrane Certaines paires sont contrôlées par plus d'un générateur de syndromei: la paire 4/5 est contenue dans la quatrième ligne ainsi que dans la cinquième ligne La combinaison de la figure 12 a n'est qu'un exemple de six groupes possibles; dans ce cas particu- lier, on n'a pas trouvé une meilleure combinaison Le nombre de géné- rateurs de syndrome B= 5 est donc un mininmm ici. Les figures 11, 12 b se rapportent à un code (n,k)=( 8,4). La figure 11 donne le nombre de B= 6 matrices de contrôle de parité secondaires qui doivent être réalisées par les générateurs de syndrome correspondants De manière analogue, la figure 12 b illustre que six générateurs de syndrome suffisent pour corriger toute paire possible de canaux erronés Les éléments des matrices sur la figure 11 sont à nouveau des polynômes, mais ils ont été symbolisés au moyen de la représentation de leurs coefficients comme un nombre d'un ou plusieurs chiffres octaux, comne expliqué ci-dessus Il est à remarquer que, dans ces matriceslHb(D)3, des colonnes ne comportant qu'un élément 12568 non-zéro unique se rapportent à des canaux qui ne sont pas corrigibles par l'emploi de la matrice de contrôle de parité secondaire correspon- dante; des colonnes, sur la figure 11, ayant plus d'une entrée non-zéro, se rapportent à des canaux corrigibles Si, dans ce cas, il ne s'agit que de corriger une sélection de toutes les paires possibles de canaux, une sélection des lignes de la figure 12 b et des matrices correspondan- tes de la figure 11 suffit déjà pour effectuer cette correction. Cette dernière propriété ne s'applique qu'aux jeux de matrices lHb (D)lpr- sentant des colonnes "fobmées uniquement d'un seul 1 " pour les (n-t) canaux supposés être corrects Ainsi pourl H 2 (D)3, les canaux I à 4 sont censés être corrects; les canaux 5 à 8 peuvent être erronés (pour une correction valable, deux de ces canaux ou plus pourraient effec- tivement contenir une erreur dans l'intervalle de temps o la correc- tions doit avoir lieu) Toutefois, dans certains cas, l'omission de certains générateurs de syndrome compromettrait la détection de situa- tions incorrigibles De plus, la figure 10 représente un détecteur de syndrome d'un manière plus détaillée L'élément 86 est un générateur de syndrome qui correspond par exemple à l'élément 112 sur la figure 3 Le flux de bits de syndrome a une largeur de bit de (n-k)= 4 bits. Chacun des flux d'information est momentanément stocké dans un registre de décalage dont on n'a indiqué que cinq étages de bits. Dans la pratique, on augmentera la longueur du registre de décalage. En général, chaque étage additionnel ajouté à ces registres de décalage diminuerait la possibilité qu'une séquence d'erreurs soit considérée comme une séquence "correcte" Cet effet est du au phénomne qu'un paquet d'erreurs produirait des bits de syndrome "zéro" avec une probabilité de 1/2 Ainsi, en principe, toute longueur de bits de syndrome zéro peut se produire sans qu'une correction soit effectuée. Toutefois, la possibilité que le décodeur laisse passer un paquet d'erreurs diminue de façon exponentielle au fur et à mesure de l'augmentation de la longueur du registre de décalage Les étages de registres de décalage ont été indiqués par des carrés, comme l'étage 88 Le contenu de chaque flux d'information séparé d'une largeur d'un bit est soumis à une fonction OU A cet effet, l'exemple montre une série de portes OU pour chaque canal de bits de syndrome, comme la porte OU 90 Aussi le signal de sortie de la porte OU 90 signale-t-il si au moins un bit d'une succession de six bits de syndroe est non-zéro, et il signale alors une erreur Pour cela, lélnemrnt de syndrome à valeur de seuil 92 reçoit quatre signaux de détection de syndrome en parallèle Cet élement 92 comporte un discriminateur, le cas édhéant conventionnel, pour l'énumeration du nombre de signaux non-zéro reçus à partir des chalnes de portes OU respectives Si ce nombre est supérieurà t, tétant le nombre maximum de canaux sinultané- (, n-k ment corrigibles (ici, t= 2), la sortie du générateur de syndrome 86 n'est pas utile pour le traitement ultérieur Si ce nmarbre est au plus égal à "t", le détecteur de syndrome 92 engendre un signal " 1 " sur la ligne 94, alors que des portes ET, telle que la porte ET 96, sont amenées à transmettre Ainsi, les portes de syndrome 142 à 150 de la figure 3 sont également réalisées Or, chaque porte 96 à 99 se rapporte à un canal spécifique partant de l'élément 108 sur la figure 3 S'il ne se produit pas d'erreurs, il y aura transmission par toutes ces portes de tous les éléments 142 à 150 S'il se produit une erreur corrigible (un ou deux canaux), il n'y aura transmission que par les portes des élémeants dont la matrice secondaire de contrôle de parité couvre cette erreur spécifique d'erreurs D'autre part, il est possible qu'il se produise des erreurs "incorrigibles", ou plus spécifiquement, une erreur incorrigible détectable En principe, si plus de t canaux fournissent de l'information incorrecte, il y a tou- jours la possibilité que la séquence de codes reçu soit traitée comme une séquence contenant une erreur traitée cmoeu une séquence contenant une erreur corrigible, ou mme comme une séquence de codes correct. Des erreurs incorrigibles de ce genre ne seront pas pris en conpte. En général, de nombreuses classes d'erreurs seront corrigibles au moyen du système de codage redondant tel que décrit dans cet exposé. Or, s'il se produit une erreur incorrigible (détectable), les portes de tous les éléments 142 à 150 restent bloquées etaucune correction n'est effectuée Si nécessaire, on peut faire signaler cette situation de "blocage total" en soumettant à une fonction ET un signal de sortie de blocage émis par l'élément 92 et par les éléments correspondants d'autres détecteurs de syndrome, comn Ue un signal "information non sûre". Les sorties des portes de syndrome 142 à 150 sont connectées à l'élément de connexion en croix 152 sur la figure 3 Ainsi, la structure de la figure 3 ne comporte pas de boucle de réaction Voilà pourquoi l'effet d'une erreur incorrigible prendra fin assez peu de temps après la fin de cette erreur incorrigible: en fait, il ne sera pas corrigé du tout. Une propriété intéressante de l'algorithme illustrée par les matrices de la figure 11 est qu'il n'est pas nécessaire ici d'utiliser un précodeur du fait que la division par Rb (D)l ne donne pas d'éléments de matrice fractionnaires L'exemple du code (n,k)=( 7,3) nécessiterait un précodeur. LE DECODEUR AVEC MECANISME DE RITRXDCX P Lh GE Comme variante, il est possible d'introduire un mécanisme de rétrocouplage dans le décodeur Cela peut se faire dans deux conditions Si la division par les matrices l% (D) ^ produit des élments de matrice fractionnaires, comme c'est le cas pour le code ( 7,3) déecrit ci-dessus, l'utilisation d'un mécanisme de rétrocouplage dans le décodeur peut éviter la nécessité d'utiliser le précodeur 102 selon la figure 3 De plus, indépendamment des consequences de la division par les matricesl (D)l, la longueur des registres de décalage 122 à 130 peut être diminuée, parce que la probabilité qu'un paquet d'erreums qui nestpas détecté se trouve fortement diminuée; cela s'applique parce que chaque nxdification par les flux de syndrome est également utilisée directement pour mettre à jour le reste du syndrome Cette propriété favorable s'applique dans tous les cas, donc, dans les exemples décrits, tant pour les codes ( 7, 3) que pour les codes ( 8, 4) Or, chaque correction introduite est également utilisée pour mettre à jour les flux de bits de syndrome au moyen d'un dispositif de réarmement de syndrome, tel que représenté sur la figure 13: la mise à jour de syndraoe se base en fait, sur la même matrice secondaire de contrôle de parité que la génération de syndrome L'entrée 300 est connectée à la sortie de l'un des éléments 112 à 120 sur la figure 3 (La figure 13 ne représente qu'un flux de syndromes d'une largeur d'un bit) Le registre de décalage de syndrome est constitué par les étages 310 à 316, dont chacun est précédé d'une porte COU EXCLSIF 302 '308 On s'en refère aussi à la figure 10, qui représente le générateur de syndrome et le registre de décalage de syndrome-avec-détecteur d'une largeur de (n-k) bits, qui est connecté à ce générateur La sortie de la porte OU 318 correspond fonctionnellement à la sortie de la porte OU 90 et sert à signaler au moins un bit de syndrome non-zéD dans une séquence de bits de syndrome L' élment 320 correspond à l'él&ment 142 sur la figure 3 et reçoit sur ses entrées 322 les signaux de sortie de portes OU autres que la porte OU 318. Si la génération/détection de syndrome était organisée selon la figure 10, le détecteur de syndrome 320 de la figure 13 présenterait quatre entrées 322 La porte ET 324 correspond à une porte de blocage de syndrome (par exemple la porte E T 99 la figure 10) et n'est coiemandée que par portillonage, lorsque l'élément 320 détecte au plus t flux de bits de syndrome non-zéro Il est A noter que la porte Er 324 est connectée à la sortie d'un étage inte mrdiaire de registres de décalage, ce qui constitue l'une des deux variantes possibles, telles que décrites ci- dessus La porte OU 326 sert à combiner les bits de syndrome correspondant à un canal d'information spécifique Sur les figures 3 et 12 a, les éléments 112 à 120 correspondent, dans cet ordre, aux cinq lignes de croix et de cercles Ainsi les quatre flux de bits de syn- drome venant de l'élément 112 correspondent respectivement aux colonnes 1, 2, 5, 6 Les flux de bits de syndrome venant de l'élément 114 corres- pondent respectivement aux colonnes 2, 3, 6, 7 Ainsi, dans la porte OU 326 par exemple, le second flux de bits de syndrome de 1 'élément 112 est soumis à une fonction OU ensemble avec le premier flux de bits de syndrome de l'élément 114 Ainsi la porte OU 326 revoit la même information d'entrée que l'une des portes OU de l'élément de connexion en croix 152 sur la figure 3 Le correcteur de syndrome 330 reçoit toute l'information de sortie correspondant à l'information de sortie de l'élément de connexion en croix 152 (d'une largeur de sept bits) et réalise la même matrice secondaire de contrôle de parité que celle réalisée (par multiplication par matrice) dans celui des générateurs de syndrome 112 à 120 auquel est connectée la sortie 300 Le décodage se fait maintenant comnme suit De plus, après la formation des syn- dranes (blocs 112 à 120 sur la figure 3), la séquence de codes reçue est multipliée par le polynôme E(D) dans le bloc 110 Dans le cas du code exemplaire ( 8,4), cette étape peut être omise, parce qu'on a atteint maintenant que la longueur des registres de décalagedesyndrmme est diminuée Dans le bloc 102, le flux d'information d'une largeur de k bits avait été divisé par ce polynôme, alors que, en outre, la génération de syndrome (blocs 112 à 120) représente une multiplication implicite par ce même polynôme. Les syndromes sont formes de la même manière que décrite ci-dessus Les registres de syndrome (éléments 310 à 316, Figure 13) ont une largeur de bits N qui est égale à ou légèrement supérieure au plus haut degré de tous les polynomes danslH 1 B (DI; cette demnière quantité sur la figure 11 est égale à 10 ( 1770 = 1111 111 000). La figure 14 illustre la procédure de correction se déroulant dans le décodeur à réaction Les carrés sont à nouveau des éléments à retard à un bit ou des étages de registres de décalage Sur l'entrée 400 arrive la séquence de bits de code, après les mesures prises dans le bloc 110 (figure 3) Pour simplifier, on n'a représenté qu'un flux de bits d'une largeur d'un bit (sur la figure 3, les quantités de correction sont produites sur la sortie de l'élément de connexion en croix 152 et ont une largeur de sept bits) Or,surlaflgure 14,1 leprocessus de division s'effectue d'une manière inhérente avec la correction Cela est nécessaire du fait qu'en l'absence de l'élément 102, la génération de syndrome introduit une nultiplicationpar le polynôme E(D) mentionné ci-dessus Ainsi, tant que l'entrée 408 reçoit la valeur de correction propre, la division peut être effectuée au moyen d'une pluralité de moyens de branchement ( 406), dans lesquels les coefficients de bran- * chement ( 1 ou 0) correspondent exactement à ceux introduits par les éléments 36 à 46 de la figure 6 De cette manière, les bits corrigés (à largeur de N bits) sont générés sur la sortie 408 et les sorties correspondantes pour les autres séquences de bits. La figure 15 représente un dispositif de réarmement de syndrome pour la remise à zéro de tous les syndromes dans le décodeur à réaction dans le but d'éviter la propagation d'erreurs L'élément 450 est un dispositif générateur de syndrome, tel que l'un des blocs 112 à 120 sur la figure 3 Les (n-k) bits de syndrcme sont soumis à une fonction OU dans la porte OU 452 A remarquer la différence par rapport à la figure 10: là, la fonction OU (porte OU 90) est effectuée le long d'un flux de bits de syndrome, alors que, sur la figure 15, la fonction OU est produite à travers les (nk) bits de syndrome Des blocs tels que le bloc 454 symbolisent à nouveau le registre de syndrcme. Le résultat de la porte OU 452 est stocké monentanément dans un registre de décalage formé à partir des étages tels que le bloc 456 Le contenu de celui-ci est soumis à une fonction OU par la porte OU 458 Or, s'il se produit des erreurs incorrigibles et que celles-ci soient suivies, après quelque temps, de séquences de codes exemptes d'erreurs, les 12568 sorties des générateurs de syndrome ( 112 à 120) deviennent égales à zéro après un certain delai, mais le nmécanisme de rêtrocouplage dans les registres de syndrome a pour conséquence que, après cela, un contenu nonzéro peut continuellement être présent dans ces registres de syndrome Or, la longueur du registre contenait l'étage 456 est de N bits au minimum Si le signal de sortie de la porte OU 458 est égal à zéro, il est utilisé pour remettre à zéro tous les registres de décalage de syndrome La structure de la figure 15 n'est présente qu'une seule fois (donc non pas cinq fois, comme sur la figure 3). L'opération de précodage peut être ceise (figure 6), si la correction s'effectue de la manière illustrée par la figure 14 La probabilité d'un réarmement faux est à nouveau une fonction geométrique- ment décroissante de la longueur du registre La connexion de réarmeaent est un moyen conventionnel et, pour plus de briéveté, elle n'a pas été représentée sur la figure. Or, dans ce qui précede, un code de correction d'erreurs pour deux canaux (t= 2) a été développé par l'utilisation de codes séparables par une distance minimale, ces codes étant opérants pour des symboles de correction De manière analogue, il est possible de développer d'autres codes de correction d'erreur pour plusieurs canaux (t= 3, 4) en partant de codes séparables par une distance minimale ayant une capacité étendue correspondante de correction d'erreurs. Effectivement, des codes m d s plus puissants de ce genre sont en soi connus, tandis que le présent exposé donne la dérivation pour le développement, à partir de ceux-ci, de codes de correction d'erreurpour plusieurs canaux. REVENDICATIONS: 1 Système servant à introduire dans un milieu d'information des données binaires redondantes contenues dans un nombre de n? 6 flux parallelef-s rie ( 106) d'une largeur d'un bit et à extraire ces données binaires de ce support tout en corrigeant au plus t} 2 flux simultanémenterronés parmis lesdits flux séquentiels ledit système comportant: a un nombredek /2 entrées d'information ( 100) servant à recevoir en parallèle des groupes successifs de k bits d'information d'entrée chacun: b un dispositif de codage ( 104) comportant de premiers moyens de nul- tiplication servant à multiplier les k flux de bits d'information par une matrice g _nératrice lG(D)l de N lignes et de k colonnes qui est constituée par une matrice d'identité (kxk) et une matrice additionnelle (n-k)xk, et dans laquelle toxs les éléments de lG (D)l sont des polyn&mes dans D, D étant l'opérateur de retardement d'une longueur d'une cellule de bit, alors que ces éléments sont des éléments d'un champ F(D) constitué par toutes sé- ries de Laurent ayant des coefficients ai, matrice génératrice dans laquelle tous les éléments de la matrice additionnelle sont non-zéro et au om Dins l'un de ces éléments est un polynmoe comportant au moins deux termes, alors que la matrice génératrice lG(D)3 est donnée par une matrice génératrice (nxk) d'un code de correction de symbole séparable par une distance minimale, code qui est défini dans un champ de Galois GF( de polynmre dans lG (D)l sont les éléments binaires de la représen- tation binaire des éléments correspondants ai du champ de Galois GF( 2 m) de la matrice génératrice du code séparable par une distance minimale, alors que mn-1 et quea est un élément de GF( 2 P); ledit dispositif de codage ayant N sorties servant à sortir vers ledit support d'information, en synchronisme avec la réception d'un groupe de k bits d'information, un groupe correspondant ayant k bits d'information non modifiés ensemble avec (n-k) bits de code redondants. 2 Système selon la revendication 1, qui cormporte en outre un dispositif de décodage servant à réaliser une matrice de contrôle, de parité lH(D)l donnée parlG(D)l r(D)l = o lorsque toutes les opérations sont exécutées dans le champ F(D), alors que ledit dispositif de codage col Ir Ote c un nombre de B modules de décodage ( 112 à 120) munis chacun de seconds moyens de multiplication respectifs servant à recevoir en parallèle lesdits groupes de N bits de code en vue de la multiplication des flux reçus de bit de code par une matrice de contrôle de parité secondaire respectivel H b B(D)l ayant (n-k) lignes et N colonnes, le résultat de chaque multiplication consistant en (n-k) flux parallèles de bits de syndroce, chacun desdits (n-k) flux représentant un flux préliminaire de bits de correction a un canal associé de bits de code tout en correspondant en outre respectivement à l'une des (n-k) lignes, alors que la déduction de lH 1 b B(D)3 à partir de lH(D)l se fait coae suite: i formation d'un jeu de B seconds éléments, dont chacun consiste en 2 t indices de canal, chaque combinaison de t indices de canal 6 tant contenue dans au moins l'un desdits éléments, ii formation, pour chacun desdits seconds élmea-nts, d'une première matrice intermédiaire lR 1 b B(D)3 qui n'est constituée que par les colonnes de lEH(D)I 3 qui présentent des indices égaux aux dices respectifs des canaux de code contenus dans lesdits éléments, iii formation, pour chacun desdits seconds éléments, d'une seconde matrice intermédiaire lHI b B(D)3 par: Lal b B)) = lR 1 b B iv formation, pour chacun desdits seconds éléments, d'une matrice EH 1 b B(D)lpar: EHîb B(D)l = a L(D) lHo b (B de décalage ( 122 à 130) d'une largeur de (n-k) bits, servant à rece- voir lesdits flux de bits de syndrome et à stocker une longueur de séquence prédéterminée de ceux-ci, e pour chacun desdits modules de registres de décalage, un détecteur de syndrome ( 132-140) servant à détecter et â énumérer toute séquence de bits de syndrome non-zéro dans le registre de décalage corres- pondant et à produire un signal de portillonage en réponse à la détection de (o t) séquences de bits de syndrome non- zéro ou sinon à produire un signal de blocage, f connectée à une sortie de chacun desdits modules de registres de décalage, une porte de syndrome d'une largeur de (n-k) bits ( 142-150), qui ne transmet que sous la comiande du signal de portillonage émis par le détecteur de syndraome associé, mais qui est bloqluée en dehors de ces conditions, g un dispositif de connexion en croix ( 152) servant à trier les flux de bits de syndrome transmis à travers lesdites portes de syn- drome selon le canal correspondant desdits N canaux de bits de code, i un ensemble de moyens de retardement et de troisièmes moyens de multiplication ( 110), monté en parallèle avec lesdits B modules de décodage et servant à recevoir au rmoins les flux de bits de code non redondants à partir du milieu d'information et à introduire un retard égal au retard qui s'est produit dans lesdits modules de décodage et lesdits modules de registres de décalage, alors que cet ensemble effectue également une multiplication au moyen du polynôme E(D), j des moyens OU EXCLUSIF ( 154) connectés à des sorties dudit dispositif de connexion en croix et dudit ensemble de moyens de retardement et de troisièmes moyens de multiplication, et pr 6 éviu pour corriger au moins les flux de bits de code non redondant avec des flux de bits de syndrome non-zéro, ainsi que pour sortir les flux de bits de code corrigés. 3 Système selon la revendication 2, caractérisé en ce que, pour le cas o le polynôme E(D) comporte plus d'un terme, il est muni d'un dispositif de précodage ( 102) ayant k nmodules de précodage avec des moyens de division, une entrée de chacun de ces modules étant connectée respectivement à l'une desdites k entrées d'information pour la division des flux d'information respectifs à un bit par le polynôme E(D), alors que k sorties dudit dispositif de précodage sont connectées aux entrées respectives dudit dispositif de codage pour diriger sur ces entrées les flux de bits d'information modifiés au lieu des flux de bits d'information reçus sur lesdites entrées d'infor- mation. 4 Systême selon la revendication 1, caractérisé en ce qu'il carporte en outre un dispositif de dé 2 coage pour la réalisation d'une matrice de contrôle de parité H(D) donnée par EG(D)l olH(D)l = O lorsque toutes les opérations sont exécutées dans le champ F(D), alors que ledit dispositif de décodage comporte: c un nombre de B modules de décodage munis chacun de seconds moyens de multiplication respectifs servant à recevoir en parall&le lesdits grcupes de N bits de code en vue de la multiplication du flux. de bits reçus de code par une matrice de contrôle de parité secondaire respective lH 1 b B(D)l ayant (n-k) lignes et N colonres, le résultat de chaque multiplication étant constitué par (n-k) flux parallèles de bits de syndrome, chacun desdits (n-k) flux représentant un flux préliminaire de bits de correction I un canal associé de bits de code tout en correspondant en outre respective- ment à l'une des (In-k) lignes, alors que la déduction de 1 b B(D)l à partir de lH(D)l se fait cca suit: i formation d'un jeu de B seconrïs lél&nnts, dont chacun est constitué par 2 t indices de canal, chaque combinaison de t indices de canal étant contenue dans au moins l'un desdits êl-rents, ii formation, pour chacun desdits seconds élémeants, d'une première matrice internédiaire lR, b B(D)l qui n'est constituée que par celles-là des colonnes de l H(D)lqui présentent des indices égaux aux indices respectifs de canaux de code contenus dans lesdits élémants, iii formation, pour chacun desdits seconds éléments, d'une seconde matrice internédiaire lHib' B (D)l donnée par: lH Ib B (D)i =lR l b B 3 illHC(D)3 iv formation, pour chacun desdits seconds élénents, d'une matrice lH 1 b B(DJ par: lH 1 b B(D)= a 1 (D)l b B(D)l o a 1 est le plus petit commun multiple de tous les dénaninateurs de tous les élments de matrice de toutes les matrices lH 1 b B(D), écrit f caute a%(D) = D E(D), o f est laplus petite puissance dans D de a,(D) ayant un coefficient non-zéro, d pour chacun desdits B mndules de décodage, un module de registre de décalage d'une largeur de (n-k) bits, servant à recevoir lesdits flux de bits de syndrcoe et à stocker une longueur de séquence 12568 28 - prédeterminée de ceux-ci; e pour chacun desdits modules de registres de décalage, un détecteur de syndrome servant à détecter et a énumérer toute séquence de bits de syndrome non-zéro dans le registre de décalage correspondant ainsi qu'à produire un signal de portillonage en réponse à la détec- tion de (o t) séquences de bits de syndrome non-zéro ou sinon à produire un signal de blocage, f pour au mtoins l'un desdits modules de registres de décalage, un second détecteur de syndrome servant à recevoir directement les groupes de bits de syndrome non modifiés, à détecter tous bits de syndrome non-zéro dans tout groupe sur une longueur de bits préd 6 é- terminée dans ladite séquence de bits de syndrome non modifies, pourengendrer ensuite un signal "continuer" ou pour engendrer, sous la commaande de seuls groupes de bits de syndrome zéro dans ladite longueur prédéterminé, un signal de rarnmement servant à remettre à z&ro tout lesdibmnodules de registres de décalage, g connectée à une sortie de chacun desdits modules de registres décalage, une porte de syndrome d'une largeur de (n-k) bits qui ne transmet que sous la coxmande du signal de portillonage émis par le détecteur de syndrome associé, mais qui estbloquée en dehors de ces conditions, h un dispositif de connexion en croix servant à trier les flux de bits de syndrome transmis à travers lesdits portes de syndrome selon le canal correspondant desdits N canaux de bits de code, i un ensemble de moyens de retardeent et de troisiemes moyens de nmultiplication, monté en parallèle avec lesdits B modules de décodage et servant à recevoir au moins les flux de bits de code non redondant à partir du support d'information et à intro- duire un retard égal au retard qui s'est produit dans lesdits modules de décodage et lesdits modules de registres de décalage, alors que cet ensemble effectue également une multiplication au moyen du polynàme E(D), j des moyens CU-EXCLUSIF connectks à des sorties dudit dispositif de connexion en croix et dudit ensemble de moyens de retardement et de troisièmes mroyens de multiplication, et servant à corriger au moins les flux de bits de code non redondant avec des flux de bits de syndrome non-zéro, et à sortir les flux de bits de code corrigés. k pour chacun desdits modules de registres de décalage, des moyens de rétrocouplage respectifs, connectés à la sortie de la porte de syn- drome correspondante pour prôsenter un flux de syndromes d'une largeur de (n-k) bits avec des flux factices dtnne largeur de k bits, ce dernier correspondant aux canaux de bits de code non contenus dans l'élément concerné du jeu de B éléments, A de quatrièmes noyens de multiplication par matrice servant à multiplier les flux de bits de syndrome avec flux de bits factices au moyen de la matrice de contrôle de parité secondaire concernéel (D)3 et à corriger avec celle-ci le flux de bits de syndrome fourni par lesdits seconds moyens de multiplication par matrice. Système selon l'une quelconque des revendications 2, 3 et 4, caractérisé en ce que la relation entre les deux matrices lG(D)3 etlH(D)oest donnée comne suit: Ikk(D J lG (D)j = (D )Xi (D) n-k) zxk P) lH(D) =l(nk)xk(D) I(nk)x(nk)(D)J olIjest une matrice d'identité etlI l est une matrice addition- nelle de dimensions (n-k)xk. 6 Système selon la revendications 1, caractérisé en ce que k'}k 3 et n>/7. 7 Système selon l'une quelconque des revendications 2, 3 et 4, caractérisé en ce que ledit élément de connexion en croix consiste en une combinaison parallèle de N portes OU à plusieurs entrées.