FR 2516723 A1 19830520 FR 8217608 A 19821021 La présente invention concerne un dispositif à circuits intégrés à semiconducteurs incluant un circuit ECL (circuit logique à couplage d'émetteurs). Dans le dispositif à circuits intégrés à semi- conducteurs contenant le circuit ECL (ou CML: circuit logique à commutation de courant), il est bien connu dans la technique, d' après la demande de brevet japo- nais publiée sous le No 134 780/1975 qu'une amplitude de la gigue interne est rendue inférieure à une amplitude lo- gique externe de manière à accroître la vitesse de fonc- tionnement intérieure et à réduire la consommation d'éner- gie de ce dispositif à circuit intégrés à semiconducteurs. Dans ce dispositif à circuits intégrés à semicon- ducteurs, le circuit de sortie est constitué par un cir- cuit logique du type existant dans l'art antérieur,qui est commandé de façon à fonctionner avec uneamplitude logique normale Il en (résulte que le signal de sortie du circuit de sortie peut avoir une marge de fonctionne- ment accrue dans le cas o il est délivré auxcàblages extérieurs, situés à l'extérieur du circuit intégré et possédant un bruit parasite élevé produit par induction ou analogue Au contraire un circuit ECL intérieur réali- sé à l'intérieur du circuit intégré est constitué par un circuit ECL fonctionnant avec une faible amplitude de sis signl pour garantir l'accroissement mentionné de la vitesse de fonctionnement et la réduction de la consommation dl énergie, étant donné qu'il est à peine influencé par les bruits parasites ou analogues. Dans le circuit intégré a semiconducteurs que 1 ' on vient de décrire, le circuit ECL intérieur est réalisé de manière que le niveau de son signal bas soit placé à une valeur relativement élevé Par conséquent le dispo- sitif à circuits intégrés est équipé d'un circuit d'en- trée servant à recevoir un signal d'entrée extérieur possédant un niveau normal. Le circuit d'entrée est réalisé de manière-à pos- sédant une constitution similaire à celle du circuit ECL usuel de sorte qu'il est conçu de manière à avoir une ten- sion de seuil appropriée pour le signal d'entrée extérieur, lorsqu'il est alimenté par une tension de référence appro- priée En outre le circuit d'entrée résoud les problèmes suivants qui apparaissent lorsque le signal d'entrée ex- térieur est envoyé directement au circuit ECL intérieur. De façon spécifique, la tension de seuil logique du circuit ECL intérieur est réglée à un niveau relati- vement élevé Par conséquent la différence entre le ni- veau élevé du signal d'entrée extérieur et la tension de seuil logique du circuit ECL intérieur est rendierelati- vement faible, tandis que la différence entre le niveau bas du signal d'entrée extérieur et la tension de seuil logique est rendue élevée Il-en résulte à la fois une modification du temps de réponse du circuit ECL inté- rieur, lorsque le signal d'entrée extérieur est commu- té du niveau haut au niveau bas, et une modification du temps de réponse du circuit ECL intérieur lorsque le signal d'entrée extérieur est commuté du niveau bas au niveau haut En outre la différence entre le niveau haut du signal d'entrée extérieur et la tension de seuil du circuit ECL intérieur est suffisamment faible pour que la marge de bruit soit réduite Ce problème concer- nant la marge de bruit est considéré comme important étant donné qu'en général des bruits parasites relative- ment importants sont appliqués aux cnblages extérieurs servant à délivrer le signal d'entrée extérieur. On résoud ce problème l'aide du circuit d'en- tré en réglant la tension de seuil de ce dernier a un niveau correct Cependant ce circuit d'entrée lui-même provoque un retard relativement important du signal. C'est pourquoi il devient difficile de réduire dans son ensemble de temps de réponse du dispositif à circuits in- tégrés. Afin de résoudre le nouveau problème qu'entral- ne le fait de prévoir le circuit d'entrée, les auteurs à la base de la présente invention ont étudié le circuit ECL intérieur qui possède une tension de seuil logique relativement basse telle que le signal d'entrée extérieur peut être envoyé au circuit ECL intérieur fonctionnant avec une faible amplitude de signal. Dans ce cas cependant, le nombre des éléments contenus dans chaque circuit ECL intérieur fonctionnant avec une faible amplitude est accru, comme cela sera expliqué ci-après, de sorte que la densité d'intégra- tion du circuit intégré s'en trouve affectée. En particulier dans le cas d'un dispositif à haute densité d'intégration comportant plusieurs mil- liers de portes de circuits ECL dans une microplaquet- te, la réduction de l'intégration conduit à un accrois- sement notable de la surface occupée sur la micropla- quette, ce qui entraîne un inconvénient important. Sur la figure 1, annexée à la présente demande, on a représenté un schémabloc montrant, au moyen de deux lignes en traits mixtes, un circuit ECL intégré une faible amplitude ECL 1 à EC Ln, il est prévu des cir- cuits de circuit OB 1 à OB, servant à accroître les am- plitudes logiques des circuits ECL intérieurs pour les amener à une amplitude logique normale Comme les cir- cuits ECL intérieurs fonctionnant avec une faible amplitude,ils sont réalisés sous la forme d'un circuit représenté sur la figure 2 A annexée à la présente demande Dans ce circuit, les rapports RCN/ RE et RCO/RE d'un couple de résistances de charge qui sont raccordées aux collec- teurs respectifs de transistors différentiels Q 3 et Q 4 251672 e appariés constituant le circuit ECL et qui sont raccordés à une résistance à courant constant RE raccordée à l'émet- teur commun des transistors différentiels appariés, sont réglés à un niveau inférieur à celui du cas du circuit ECL normal. Grâce à ces réglages des rapports de résistances, le courant constant devant circuler à travers la résis- tance mentionnée précédemment de collecteur RCN ou RCO est réglée à un niveau relativement bas Il en résulte que la chute de tension aux bornes de la résistance RCN ou Rco sous l'action du courant continu mentionné précé- demment est réduite de façon relative de sorte que le ni- veau bas d'un signal de sortie Vout est déplacé vers le niveau haut Il en résulte que l'amplitude du signal de sortie Vout ou V doit être rendueinférieure à celle d' un signal d'entrée Vin' En outre le circuit considéré est équipée en par- ticulier d'une résistance R de décalage de niveau haut. Cette résistance R de décalagede niveau est requise, comme cela sera décrit ci-après, en vue de rendre la valeur centraledusignal de sortie Vout de faible amplitude essentiellement égaleà celle du signal d'entrée Vin d'amplitude normale. La figure 2 B, annexée à la présente demande, représente un diagramme illustrant les caractéristiques de transmission d'entrée/sortie du circuit ECL de la fi- gure 2 A. Une courbe caractéristique VCO de transmission d'entrée/sortie représente la relation entre le signal d'entrée Vin d'amplitude normale et la tension de col- lecteur VCO du transistor Q 4. Une courbe caractéristique VCO' de transmission d'entrée/sortie indique que, dans le cas de l'absence d'une résistance R 2 de décalage de niveau, la tension de collecteur VCO du transistor Q 4 mentionné ci-dessus est décalée vers le niveau haut jusqu'à ce qu'elle prenne la valeur VCO. Une courbe caractéristique Vout' de transmission d'entrée/sortie reproduit la relation entre le signal d'entrée Vin d'amplitude normale et le signal de sortie in Vout de faible amplitude. La courbe caractéristique Vout' de transmission d'entrée/sortie montre que-dans le cas de l'absence de la résistance R, de décalage de niveau, le signal de sortie Vout de faible amplitude est décalé vers le ni- veau haut jusqu'à ce qu'il prenne la valeur Vout' Grace au fait de prévoir de cette manière la résistance R 2 de décalage de niveau, le signal de sor- tie du circuit ECL peut être décalé vers le niveau bas sous l'effet de la'chute de tension (par exemple 0,1 V) au bornes de cette résistance R Par exemple le niveau de sortie haut du signal de sortie Vout de faible amplitude est décalé de Vout out (H)' (-0,9 V) à Vout(H) (-1 V) et son niveau de sortie bas est décalé de Vo t(L)' (-1,5 V) à Vout(L) ( 1,6 V). outou Il en résulte que le niveau central Vtho du si- gnal de sortie Vout peut être déduit de l'équation sui- vante ( 1): Vth O (Vout(H) + Vout(L))/2 = {( i) + ( 1,6)}/2 = 1,3 (v) ( 1). Si le niveau central Vtho(-1,3 V) du signal de sortie Vout de faible amplitude est rendu sensible- ment égal au niveau central Vthi (c'est-à-dire une ten- sion de seuil logique: par exemple -1,32 V) du signal d'entrée Vin d'amplitude normale. Dans ce cas cependant un inconvénient réside dans le fait que l'intégration du circuit intégré est réduite étant donné que chaque circuit ECL intérieur fonctionnant avec une amplitude faible requiert une résistance RX de décalage de niveau, comme cela a été décrit précédemment. En outre, du point de vue de la faible consom- mation de courant, on est en présence d'un inconvénient étant donné que une puissance inutile est consommée par la résistance R de décalage de niveau mentionné ci-des- sus. Dans le dispositif à circuits intégrés ECL (ECL LSI) présentant une amplitude logique intérieure infé- rieure à une amplitude logique extérieure, comme cela a été mentionnée précédemment, un circuit d'entrée par- ticulier servant à recevoir le signal d'entrée du dispo- sitif indiqué précédemment est requis indépendamment du circuit ECL intérieur fonctionnant avec une faible am- plitude. Les études des auteurs de la présente invention ont révélé que le temps de retard de transmission de ce circuit d'entrée possède une valeur non négligeable par rapport à la durée nécessaire pour les opérations logi- ques dans le dispositif ECL LSI et que la vitesse de fonctionnement de ce dispositif ECL LSI dans son ensem- ble est considérable réduite. Par exemple dans le cas o le circuit d'entrée est constitué par le circuit ECL normal, comme cela a été décrit dans la demande antérieure de brevet japo- nais publiée sous le N O 134 780/1975, le retard de transmission de ce circuit est d'environ 0,3 nanose- conde. Le retard de transmission du circuit ECL inté- rieur fonctionnant avec une faible amplitude pour une porte est compris entre environ 0,35 et 0,8 nanosecon- de Environ quatre portes sont branchées en cascade de manière à réaliser une opération logique Par conséquent le temps nécessaire pour l'opération logique à l'inté- rieur du dispositif LSI est au moins égal à environ 1,4 (c'est-à-dire 0,35 x 4 = 1,4) nanosecondes. Dans le pire des cas par conséquent le temps (par exemple 0,3 nanoseconde) nécessaire au circuit d' entrée prend une valeur aussi élevée que 21 % ( 0,3/1,4 Y 0,21) de la durée (par exemple 1,4 nanoseconde) né- cessaire pour l'opération logique réelle. Par conséquent il est indispensable de réduire le retard de transmission de ce circuit d'entrée afin d'améliorer la vitesse de fonctionnement du dispositif ECL LSI dans son ensemble. C'est pourquoi un but de la présente invention est de fournir un dispositif à circuits intégrés à se- miconducteurs ECL dont la vitesse de fonctionnement soit améliorée. Un autre but de la présente invention est de fournir un circuit d'entrée possédant une vitesse éle- vée de fonctionnement. Le dispositif à circuit intégré à semiconducteurs ECL conforme à la présente invention possède un circuit d'entrée incluant un premier transistor dont la base est alimentée par un signal d'entrée, un second transistor accouplé audit premier transistor pour réaliser des opé- rations de commutation de courant avec ce dernier, un élé- ment de charge raccordé au collecteur dudit second tran- sistor et un circuit de polarisation servant à produire une tension de polarisation qui doit être envoyée à la base dudit second transistor en réponse au signal de sortie du collecteur de ce transistor Conformément à cette construction, la capacité entre le collecteur et la base dudit second transistor mentionné précédemment peut être essentiellement négligée, Il en résulte que la vitesse de fonctionnement (c'est-à-dire la durée de re- tard de transmission) est améliorée-. D'autre caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur les- quels: la figure 1, dont il a déjà été fait mention, est un schéma-bloc montrant le dispositif à circuits intégrés ECL qui a été conçu avant la présente inven- tion; la figure 2, dont il a déjà été fait mention, est un schéma montrant un exemple du circuit ECL inté- rieur de ce dispositif à circuits intégrés; la figure 2 B, dont il a déjà été fait mention, représente un diagramme montrant les caractéristiques de transmission d'entrée/sortie de ce circuit ECL inté- rieur; la figure 3 est un schéma-bloc montrant un dis- positif à circuitsintégrés à semiconducteurs selon une forme de réalisation de la présente invention; la figure 4 A, est un schéma montrant une forme de réalisation spécifique du dispositif à circuits inté- grés; la figure 4 B est un diagramme montrant les ca- ractéristiques de transmission d'entrée/sortie du cir- cuit d'entrée de la figure 4 A; la figure 5 C est un schéma montrant les carac- téristiques de transmission d'entrée/sortie du circuit de sortie de la figure 4 A; la figure 5 Aest un schéma montrant une autre for- me de réalisation du circuit de sortie; la figure 5 B est un diagramme montrant les carac- téristiques de transmission d'entrée/sortie du circuit de la figure 5 A; et les figures 6 à 9 sont des schémas montrant d'au- tres formes de réalisation du circuit d'entrée. On a décrire de façon détaillée ci-après la pré- sente invention en référence à des formes de réalisation de cette dernière. La figure 3 est un schéma-bloc montrant une for- me de réalisation du dispositif à circuits intégrés à se- miconducteurs ECL conforme à la présente invention. Sur la même figure la partie ECL LSI, qui est en- tourée par des lignes formées d'un trait mixte, est for- mée sur un substrat semiconducteur selon la technique bien connue des circuits intégrés à semiconducteurs. Les bornes T îlà Tin et les bornes T oulà inl ink souti T Outú sont utilisées comme bornes extérieures de cette partie ECL LSI Il est également prévu des bornes d'ali- mentation en énergie VCC (à OV), VEE (à -4,5 V) et VTT (à -2 V) servant à alimenter le dispositif à circuits intégrés à semiconducteurs ECL LSI avec les tensions d'alimentation (bien que ces dernières ne soient pas représentées). Les bornes mentionnées précédemment Tinl à Tink sont utilisées en tant que bornes d'entrée extérieures, qui sont alimentées par des signaux d'entrée situés au niveau ECL normal Les signaux ECL devant être envoyés à partir de ces bornes Tinl à Tink sont appliqués aux bornes d'entrées de circuits d'entrée IB 1 à I Bk confor- mément à la présente invention Ces circuits d'entrée IB 1 à I Bk délivrent des signaux de sortie, dont les am- plitudes logiques sont réduites par décalage du niveau haut du signal ECL normal mentionné précédermment vers le niveau bas, en laissant le niveau bas de ce signal tel qu'il est, et transmettent ces signaux de sortie aux bor- nes d'entrée prédéterminées de circuits ECL intérieuir ECL ' à ECL n', fonctionnant avec des amplitudes faibles. Ces circuits ECL intérieurs ECL ' à EC Ln' fonc- tionnant avec de faibles amplitudes sont pilotés par une tension de seuil logique Vth' conformément à la va- leur centrale du signal ECL intérieur, dont le niveau est converti en une faible amplitude par les circuits d' entrée B 1 à I Bk. En outre le circuit servant à produioele signal devant etre envoyé à l'extérieur de ce dispositif ECL LSI est constitué des circuits de sortie OB 1 à OBV Ces circuits de sortie OB 1 à OB réalisent les opérations logiques prédéterminées en réponse au signal ECL inté- rieur de faible amplitude mentionné précédemment et amplifient et convertissent ce signal en le signal ECL de niveau normal mentionné précédemment, jusqu'à ce qu' ils délivrent ce signal converti au niveau des bornes extérieures Toutl à Tout V La figure 4 A représente le schéma d'une forme de réalisation du circuit d'entrée IB 1 mentionné pré- cédemment, du circuit ECL intérieur ECL 1 ' fonctionnant avec de faibles amplitudes et du circuit de sortie OB 1. Le circuit d'entrée IB 1 conformément à la figure 1 est constitué par un circuit à transistors différentiels du type à contre-réaction, de manière que sa vitesse de fonctionnement soit particulièrement accrue. La résistance à courant constant de RE est raccordée entre l'émetteur commun des transistors dif- férentiels Q 10 et Q 1 l et la borne d'alimentation en énergie VEE Les résistances RCN et RCO de collecteur sont raccordées entre les collecteurs destransistors Q 10 et Q 11 et la borne d'alimentation en énergie VCC. Le transistor Q 10 mentionné précédemment est utilisé en tant que transistor d'entrée et sa base est raccordée à la borne extérieure T - D'autre part le transistor Qil mentionné pré- cédemment est utilisé en tant que transistor d'entrée lz inverse et la tension Vco de sortie de sortie de son collecteur est transmise à la base d'un transistor Q,2 monté en émetteur suiveur Des résistances de division R 1 et R 2 sont raccordées entre l'émetteur de ce transis- tor Q 12 et la borne d'alimentation en énergie VT La tension de sortie Voutl obtenue sur l'émetteur du tran- 1 I sistor Q 12 mentionné précédemment est diviséepar les ré- sistances de division R 1 et R 2 mentionnées précédemment, et les tensions divisées sont renvoyées par réaction à la base du transistor d'entrée inverse Qll mentionné précédemment. La relation entre la tension de-sortie VCO du transistor d'entrée inverse Qll et une tension VF 1 de- vant être renvoyée par réaction à la base de ce tran- sistor s'exprime par les équations ( 2) et( 3): R R 1 VR 1 = Voutl R 1 + R 2 (Voutl VTT) R 1 R 1 -( 1-) + R = Vouti ( 1 1 R 2 + R R 2 VTT R 2 Ri = R + R 2 Votl R 1 + R 2 VTT R + R 2 (Vo VBE) +R 1 + R 2 * VTT ( 2) R 2 AVF 1 = AVCO R + R ( 3) 1 2 Comme cela ressort de l'équation ( 3), le rap- port (c'est-à-dire le taux de réaction) AV Fl/A Vc O de la variation AV Fi de la tension de réaction de base VF 1 à la valeur A Vco de la tension de sortie de col- C lecteur VCO du transistor Qll peut être commandée par le rapport de division de tension R 2/(R 1 + R 2) par les résistance de division d'émetteur Ri et R 2. Il en résulte qu'il est possible d'empêcher un problème résultant du fait que le taux de réaction soit excessivement élevé De façon plus spécifique il est possible d'empocher le problème selon lequel lorsque la tension d'entrée Vinl appliquée à la base 2 du tran- sistor d'entrée Q 1 o est au niveau haut ou au niveau bas, la différence de tension I Vinl Vfll -entre la tension d'entrée Vin 1 et la tension de réaction de base VF 1 du transistor d'entrée inverse Q 11 n'est pas suffisante de sorte que les opérations de commutation des transisotrs différentiels appariés Q 10 et Q 11 ne sont pas complète- ment réalisées, ce qui a pour effet que la tension de sortie V Co n'est pas stable ou bien ne peut pas prendre un niveau désiré. Les circuits d'entrée IB 1 à I Bk conformément à la présente invention utilisent des circuits à transis- * tors différentiels du type à contre-réaction, comme cela a été décrit précédemment De façon spécifique à la base du transistor d'entrée inverse Q 11, on n'appli- que pas une tension de référence fixe, mais la tension qui correspond- à la tension de sortie de collecteur VCO du transistor d'entrée inverse Q 11. In en résulte,que, comme représenté sur le dia- gramme de la figure 4 B montraht la caractéristique de transmission d'entrée/sortie, la différence de tension IVCO VF Il entre la base et le collecteur du transis- tor d'entrée inverse Q 11 est maintenue à un niveau es- sentiellement constant Par conséquent la capacité pa- rasite Cc présente entre la base et le collecteur de ce transistor Qll peut être négliée de façon équivalente. Il en résulte qu'il est inutile de charger ou décharger cette capacité parasite lorsque la tension de collecteur v Cô augmente ou diminue. Ainsi il est possible de réduire le retard de transmission, c'est-à-dire la durée à partir du moment o-le signal d'entrée Vinl augment (ou diminue), jus- qu'au moment o le signal de sortie Vout' augmente-(o diminue de façon correspondante. Un effet important est obtenu en particulier d'après le fait que la capacité d'un niveau relative- ment élevé entre la base et le collecteur peut être négligéede façon équivalente en tant que capacité pa- rasite du transistor bipolaire Conformément aux étu- des effectuées par les auteurs à la base de la présen- te invention, le circuit d'entrée IB conformément à la présente invention présente un retard de transmission d' environ 0,1 nanoseconde Dans le cas o le circuit ECL normal (dont la tension de référence est fixe) est uti- lisé pour constituer ce circuit d'entrée, le retard de transmission est d'environ 0,3 nanoseconde, comme cela a été indiqué précédemment Par conséquent, en utili- sant le circuit conforme à la présente invention, l'in- tervalle de temps requis dans le circuit d'entrée est raccourci à une valeur égale au tiers de celle de 1 ' art antérieur. Grâce au fait de prévoir la boucle de contre- réaction, ce circuit d'entrée présente cependant un autre avantage en ce qu'il peut résister à des perturbations, telles que ds fluctuations de la source d'alimentation en énergie ou à la dispersion des caractéristiques des éléments, c'est-à-dire qu'en d'autres termes, il est difficilement soumis à l'action de telles influences. En outre, dans le cas o la tension d'entrée Vinl devant être appliquée à la base du transistor d' entrée Q 10 prend la valeur centrale Vth entre le ni- veau haut Vin (H) et le niveau bas VT inl(L), la tens- sion de sortie Vout peut être réglée à la valeur centrale Vth' entre le niveau Voutl(H) et le niveau bas Vout(L) L'effet que l'on obtient, en satisfaisant à cette relation, est le suivant: Lorsque la tension Vinl se situe du côté- du niveau bas (ou haut) par rapport à la valeur cen- tral Vth entre son niveau haut Vinl(H) et son niveau bas Vinl(L), la tension de sortie Voutlt est de façon analogue décal& vers le niveau bas (ou haut) à partir de la valeur centrale Vth' entre son niveau haut Voutl (Hl) et son niveau bas Voutl(L) Il en résulte que le si- gnal, que l'on peut estimer comme étant situé du côté du niveau bas (ou haut) du point de vue du côté entrée, ne peut pas être évaluée de façon erronée comme étant sur le côté du niveau haut ou (ou du niveau bas) à par- tir du côté sortie En bref, la marge de bruit peut être rendue appropriée de telle manière que des défauts de fonctionnement dus auxbruits peuvent être réduits. Sans que cela soit limitatif, la conversion du niveau du signal (c'est-à-dire l'amenant à une fai- ble amplitude) dans le circuit d'entrée IB 1 mentionné précédemment est réglée comme cela est illustré dans le diagramme de la figure 4 B fournissant les caracté- ristiques de transmission d'entrée/sortie. Le signal du circuit ECL extérieur Vinl un ni- veau haut Vinl(H) égal à 0,9 V, un niveau bas Vin (L) égal à 1,75 V et une valeur centrale située à environ 1,32 V En réponse à ce signal Vinl comme cela est représenté par un trait plein sur la même figure, on obtient la délivrance d'un signal de sortie Voutl qui possède une faible amplitude telle que sa valeur cen- trale (c'est-à-dire la tension de seuil logique inter- ne Vth') égal à 1,2 V et que son niveau haut Vout(H) est égal à 0,9 V et que niveau bas Voutl(L) est égal à -1,5 V. Sur la même figure, la différence des gradients entre les courbes caractéristiques de la tension de réac- tion de base V Fldu transistor d'entrée inverse comme représenté par un trait plein fin, et la tension de sor- tie mentionnée précédemment Vout, telle qu'indiquée par la ligne en trait plein épais, est déterminé par le rapport mentionné précédemment des résistances de divi- sion R 2/(R 1 + R 2). Le signal de sortie Voutl, dont le niveau a été converti par le circuit d'entrée IB 1 mentionné précédem- ment, est transmis à la borne d'entrée T 1 du circuit ECL intérieur ECL 1. La construction de ce circuit ECL intérieur ECL 1 est similaire au circuit ECL bien connu, à l'exception des points suivants, si bien que l'on n'en donnera ici aucune explication. Ce circuit ECL intérieur ECL 1 reçoit un signal dont l'amplitude est rendue faible par le circuit d'en- trée mentionné précédemment On rend l'amplitude du si- gnal de sortie et le niveau de ce signal du circuit con- sidéré conforme à la présente invention égaux à ceux du signal mentionné précédemment de faible amplitude Vouti en rendant les rapports RCN/RE et Rco/RE des résistances de charge appariées RCN et RCO, qui sont raccordées aux collecteurs respectifs des transistors différentiels ap- pariés Q 15 et Q 16 constituant le bloc du circuit logique ECL, à la résistance à courant constant RE qui est rac- cordée à l'émetteur commun des transistors différentiels appariés mentionnés précédemment Q 15 et QW 6 assez infé- rieurs à ceux du circuit ECL normal. Conformément à cela, la tension de seuil logique Vth' est régléesur la valeur centrale (c'est-à-dire -1,2 V) du signal de faible amplitude mentionné précédemment Voutl' qui diffère de la tension de seuil logique Vth (par exem- ple environ -1,32 V) du signal mentionné précédemment du circuit ECL extérieur Les amplitudes des signaux de sor- tie des circuits ECL intérieur ECL 1 à EC Ln sont rendues faibles par décalage du niveau bas du signal Vinl du cir- cuit ECL extérieur ou analogue en direction du niveau haut, tout en laissant le niveau haut (c'est-à-dire -0,9 V) de ce signal à la valeur qu'il possède Ainsi les circuits ECL intérieur&ECL à EC Ln n'ont pas besoin d'être munisde la résistance R de décalage du niveau, comme représenté sur la figure 2 A. En outre le circuit de sortie B 1 servant à pro- duire le signal normal du circuit ECL devant être déli- vré au dispositif LSI est constitué par le circuit ECL qui possède une fonction supplémentaire, consistant à 1 > 16 accroître l'amplitude Vin 2 du circuit ECL intérieur pour l'amener à l'amplitude du signal Vout 2 du circuit ECL ex- térieur. Ce circuit de sortie OB 1 est piloté par la ten- sion de seuil logique intérieur Vth' étant donné qu'il reçoit le signal mentionné précédemment de faible ampli- tude du circuit ECL intérieur. En outre, afin que la valeur centrale et le niveau bas de ce signal de sortie Vout 2 puissent être décalés (ou accrus en direction du niveau bas, comme représenté sur la figure 4 C, les rapports (Rc N 1 + RCN 2)/RE' et (RCO 1 + RC 02)/RE' des résistances de charge de collecteur (RCN 1 + RCN 2) et (R Co 1 + RC 02) des transistors différentiels ap- pariés Q 22 et Q 23 à la résistance à courant constant RE', qui est raccordée à l'émetteur commun de ces tran- sistors, sont réglés à des niveaux relativement élevés par rapport à ceux du circuit ECL normal. A titre indicatif le fait de subdiviser respec- tivement les résistances de charge de collecteur en RCN 1 et %CN 2, et RCO 1 et RC 02, a pour objet d'utiliser les tensions divisées qui sont produites par ces résis- tances de division en tant que signaux pour les cir- cuits ECL intérieurs Les tensions divisées ainsi pro- duites sont appliquées aux bases des transistors Q 24 et Q 25 montés en émetteur-suiveurs et à partir desquels les signaux de faible amplitude Vout 2 ' pour les circuits ECL intérieurs sont envoyés des bornes de sortie d'émetteur (T 9 et Ti de ces transistors Q 24 et Q 25 ' Le signal Vout 2 ' est représenté sous la forme d'une ligne en trait mince sur la figure 4 C - Le dispositif à circuits intégrés à semiconduc- teurs (ECL LSI),que l'on vient de décrire, utilise les circuits à transistori différentiels du type à contre- réaction en tant que circuits d'entrée IB 1 à I Bk de sor- te que sa vitesse de fonctionnement peut être remarqua- blement accrue. De façon plus spécifique la durée entre le mo- ment o le signal d'entrée est appliqué au circuit de ce dispositif ECL LSI, et l'instant auquel le si- gnal correspondant à ce signal d'entrée est appliqué au circuit de sortie dudit dispositif est égal à envi- ron 1,5 ( 0,1 + 1,4 = 1,5) nanoseconde, comme cela a été décrit précédemment. D'autre part, dans le cas du circuit de l'art antérieur, la durée correspondant à la durée mention- née précédemment est égaie à environ 1,7 ( 0,3 + 1,4 = 1,7) nanoseconde, comme cela a également été indiqué. Il en résulte que la vitesse de fonctionnement du dispositif ECL LSI peut être améliorée pour passer à une valeur d'au imoins environ 12 % (( 1,7 1, 5)/1,7 0,12) En outre, grâce au fait de prévoi'r les circuits d'entrée IB 1 et I Bk, l'amplitude du signal est réduite par décalage de la valeur centrale Vth et du niveau bas Vinl(L) du signal du circuit ECL extérieur en direc- du niveau haut, tout en laissant le niveau haut Vinl (H) à la valeur qu'il possède Il en résulte que les circuits ECL intérieurs ECL 1 à EC Ln fonctionnant avec une faible amplitude peuvent produire les signaux de sortie qui sont égaux aux signaux mentionnés prêcédem- ment de faible amplitude du circuit ECL intérieur, sans qu'il soit nécessaire de prévoir en aucune maniè- re la résistance RZ de décalage de niveau Ainsi il est possible de réaliser l'amélioration remarquable de la densité d'intégration étant donné que la résistance R, de décalage de niveau pour chacun des circuits de porte numérique ECL peut être éliminée. En outre la consommation d'énergie peut être également réduite par suite de la réduction de l'éner- gie inutile qui était consommée par les résistance Rz de décalage de niveau A ce sujet il va sans dire que les circuits ECL intérieurs peuvent réaliser l'accrois- sement de vitesse de fonctionnement par réduction des amplitudes de leurs signaux. Par exemple dans les circuits ECL intérieurs, le circuit selon la présente invention peut voir sa consommation en énergie réduite par suite de l'élimi- nation des résistances RQ de décalage de niveau men- tionnées précédemment Si la consommation d'énergie est rendue similaire à la consommation d'énergie in- tervenant dans le cas des résistances RQ mentionnées précédemment, le courant de fonctionnement à l'inté- rieur de chaque circuit ECL intérieur peut cependant être accru Il en résulte que si la consommation en énergie est rendue identique que la consommation en énergie intervenant dans le cas o les résistances RQ de décalage de niveau sont prévues, la vitesse de fonc- tionnement du circuit ECL intérieur peut en outre être accélérée. La figure 5 A représente un schéma montrant un autre exemple du circuit de sortie. Dans cette forme de réalisation, la vitesse de fonctionnement du circuit de sortie est censée être accrue par l'adoption du circuit à transistors différentielsdu type à contre-réaction, similaires au circuit d'entrée IB 1. De façon spécifique, dans la présente forme de réalisation, une tension de réaction VF 2 est ap- pliquée à la base du transistor d'entrée inverse Q 23 ' ce qui diffère du circuit de sortie OB, de la figure 4 A, qui est piloté par la tension de référen- ce fixe Vth' Les résistances de division RCO, et RC 02 sontraccordées au collecteur du transistor d'entrée inverse Q 23 En outre la tension divisée Viol fournie par ces résistances de division est appliquée à la base d'un transistor Q 25 ' monté en émetteur-suiveur Les résistances de division R 1 ' et R 2 ' sont raccordées entre l'émetteur de ce transistor Q 25 ' et la borne d'alimenta- tion en énergie VTT La tension de sortie d'énetteur V Caol de ce transistor Q 25 ' monté en émetteur-suiveur est di- visée par les résistances de division R 1 ' et R 2 ' et est appliquée en tant que tension de réaction VF 2 la base du transistor d'entrée inverse Q 23. Par exemple le signal de sortie d'amplitude normale Vout 3 prévu pour le circuit ECL extérieur et qui doit être délivré par la borne extérieur Voutl',est produit par l'intermédiaire d'un transistor Q 26 monté en émetteur-suiveur qui est apte à recevoir la tension de collecteur VC 02 du transistor d'entrée inverse Q 23 mentionné précédemment. Dans le circuit de cette forme de réalisation, le signal de sortie V O U 3 peut être converti en lie si- gnal normal du circuit ECL par un réglage approprié des rapports mentionnés précédemment des résistances de di- vision respectives. De façon spécifique, afin que le signal de sor- tie Vout 3 puisse être le signal normal du circuit ECL, comme représenté sur le diagramme des caractéristiques de transmission d'entrée/de sortie de la figure 5 B, la valeur centrale et le niveau bas sont décalés en direc- tion du niveau bas, tandis que le niveau haut subsiste à sa valeur Cette réduction du niveau peut être comman- dée, comme cela sera décrit ci-après, par les rapports des résistances de charge de collecteur Rcol et RC 02 du transitor d'entrée inverse Q 23 aux résistances R 1 ' et R 2 La relation entre la tension de collecteur VC 02 du transistor d'entrée inverse Q 23 et la tension de réac- tion VF 2 envoyée à la base de ce dernier est exprimée par les équations suivantes ( 4) à ( 7): 251672 3 véol = R Rcol ( 4) col ' RC 02 VC 02 vcol = Vcol v BE Rcol CO 2 RC 01 ' RC 02 v BE ( 5) p m V =V 1 y 1 m -V) F 2 col Ri + R 2 (Vcol TT (l R 1 1 - Ris + R 3) R 1 9 + R m + R 23 v TT i = V a col R 21 Ri 9 + R-F 1 + R 18 vcol R v + R 1- 1 2 v TT R 21 Ri + r-Y Reoi - Rcol + P-CO 2 ' v C 02 v BE) R 1 R 1 m+ R 29 v TT i R 2 ' RCO 1 R 2 ' = 2 CO 'c 2 R * + IR VBE 1 + R 2 ' RC 01 +RCO 2 C 2 1 R 2 'BE R 1 ' FI+ R 1 ' + R 2 'VTT ( 6) R 2 ' RCO 1 AVF 2 = A Vc 02 R Ri'+ R 2 'RCO 1 + RC 02 ( 7) D'après l'équation ( 7), il ressort que le rap- port (c'est-à-dire le taux de réaction) AVF 2/AVCO 2 de la variation AVF 2 de la tension de réaction de base VF 2 à la variation AVC 02 de latension de sortie de collec- teurs VC 2 du transistor d'entrée inverse Q 23 peut être commandée à la fois par le rapport de division de ten- sior R 2,/(RP 1 ' + R 2 ') des résistances d'émetteur R 1 ' et R 2 ' du transistor Q 25 monté en émetteur suiveur et par le rapport de division de tension RP Co 11/(Rcol + RCO 2) des résistances de charge de collecteur 'R Co 01 et RCO 02. Il en résulte qu'il est possible de supprimer le pro- blème mentionné précédemment selon lequel le taux de réaction serait excessivement élevé. En outre, comme cela est représenté sur la fi- gure 5 B, dans le cas o la tension du signal du cir- cuit ECL intérieur de faible amplitude devant être ap- pliquée à la base d'un transistor d'entrée Q 20 ou ana- logue est égale à la valeur centrae (c'est-à-dire la tension de seuil logique) entre le niveau haut V in 3 (H) et le niveau bas Vin 3 (L), la tension de sortie Vout 3 peut être réglée égale à la valeur centrale Vth entre son niveau haut Vout 3 (H) et son niveau bas Vout 3 (L). L'effet pouvant être obtenu en satisfaisant à la rela- tion indiquée précédemment est similaire au cas du cir- cuit d'entrée IB 1 mentionné précédemment. D'autre part, dans le circuit de sortie OBE' de la présente forme de réalisation, le transistor d'entrée. inverse Q 23 est alimenté au niveau de sa base par la ten- sion de réaction VF 2 représentée sur la figure 5 B, ce qui diffère du cas dans lequel le transistor d'entrée in- verse Q 23 a sa base alimentéepar la tension de référence fixe Vth', comme dans le circuit de sortie OB 1 de la fi- gure 4 A Il en résulte que la gamme de variation de la différence de tension IVCO 2 VF 21 entre la base et le collecteur du transistor d'entrée inverse-Q 23 peut être réduit Par conséquent, étant donné que la valeur de la capacité parasite Cc entre la base et le collecteur du transistor Q 23 mentionné peut être apparemment réduite, les vitesses de montée et de diminution du signal de sortie du collecteur VCO et par conséquent du signal de sortie Vout 3, peuvent être-accrues si bien que le retard de transmission au niveau du circuit de sortie OB 1 ' peut être réduit. Par conséquent dans le cas o le circuit de sor- tie OB 1 ' de la présente forme de réalisation est utilis- sé à la face du circuit de sortie OB 1 de la figure 4, ces vitesses peuvent être accrues de façon supplémen- taire En outre, tout comme dans le cas du circuit dl entrée mentionné précédemment, on peut obtenir un autre avantage dans le fait que le circuit selon la présente invention est moins influencé par les perturbations telles que les fluctuations de la source d'alimentation en énergie et les dispersions des caractéristiques des composants. Pour réaliser le circuit de sortie, on peut disposer des composants tels que ceux du circuit de sortie OB 1 de la figure 4 A, et les connexions entre ces composants peuvent être modifiées par un système de circuits intégrés à partir d'une matrice standaÈd conformément aux applications. En d'autres termes, dans le cas o le signal de faible amplitude du circuit ECL intérieur doit être produit par le circuit de sortie, les composants du circuit sont raccordés de manière à constituer le cir- cuit de sortie OB 1 représenté sur la figure 4 A D'autre part, dans le cas o il n'est pas nécessaire de produi- re le signal de faible amplitude mentionné précédemment du circuit ECL intérieur, le circuit de sortie OB 1 ' fonc- tionnant à grande vitesse et représenté sur la figure 5 A peut être réalisé par modification des connexions par le système d'intégration à matrice standard. En outre au circuit de sortie OB 1 ' de la figure SA, on peut ajouter un circuit monté en émetteur-sui- veur et servant à produire le signal de faible ampli- tude du circuit E Ct intérieur. La présente invention-n'est pas censée être limitée aux exemples de réalisation que l'on vient de décrire. Par exemple dans le circuit d'entrée de la fi- gure 4 A, la résistance de collecteur RCN du transistor d'entrée Q doit être supprimée s'il est nécessaire de réduire le nombre des composants du circuit Cepen- dant il est souhaitable de prévoir la résistance RCN pour les raisons suivantes. De façon spécifique, la résistance RCN appli- que une tension de signal à un niveau approprié au collecteur du transistor Ql,, ce qui permet d'établir une capacité symétrique appropriée dans le transistor Q 10 Etant donné que le transistor Q 10 possède une capacité d'entrée correspondant à la capacité symétri- que, les bruits parasites à haute fréquence, qui sinon pourraient être appliqués à la borne d'entrée, peuvent être atténués de façon excellente Il en résulte que le circuit peut être rendu essentiellement insensible aux bruits parasites sans que sa vitesse de fonction- * nement ne soit sensiblement réduite. Dans le cas o la résistance R est prévue, C Nesprve il est suffisant de produil Ble signal du circuit ECL intérieur, qui a été inversé par le circuit monté en émetteur suiveur apte à recevoir le signal de sortie du collecteur de transistor Q 10. En outre le circuit ECL intérieur peut être modifié de telle manière qu' un transistor à courant constant est raccordé à l'émetteur commun des tran- sistors différentiels appariés constituant le cir- cuit ECL. En outre la valeur centrale et le niveau bas du signal de faible amplitude du circuit ECL intérieur peuvent être décàlés vers le niveau haut con- formément à la marge de fonctionnement du circuit ECL intérieur, de manière que-l'amplitude dudit si- gnal soit réduite de façon supplémentaire. D'autre part le circuit de sortie OBE' de la figure 5 A peut être utilisé dans le circuit de sortie du dispositif à circuits intégrés ECL de la figure 1 de manière à pouvoir réaliser le fonctionnement à grande vitesse de ce dispositif. Les figures 6 à 9 montrent d'autres formes de réalisation du circuit d'entrée conformément au prin- cipey de la présente invention. Le circuit représenté sur la figure 6 est mo- difié par rapport au circuit d'entrée de la figure 4 A par le fait que les résistances de division R 1 et R 2 sont remplacées par une résistance R et une source de courant constant I Cette source est bien connue en soi selon la technique La source de courant cons- tant I O situ( dans le circuit d'entrée possède une constitution similaire à celle présente dans les cir- cuits ECL de l'art antérieur De façon spécifique la source de courant constant I O est constituée par un transistor à courant constant dont le collecteur est raccordé à l'émetteur commun des transistors Qi O et Q 11 et dont l'émetteur est raccordé à une borne d'alimenta- tion en énergie par l'intermédiaire d'une résistance possédant une valeur appropriée La base du transistor à courant constant est alimentée par la tension de ré- férence qui est produiteà partir d'un circuit approprié générateur de tension de référence On réalise également une source de courant constant I 1 possédant une consti- tution similaire à celle de la source de courant cons- tant indiquée précédemment. Etant donné que, dans ce circuit, le courant Il devant traverserla résistance R 10 est constant, la chu- te de tension aux bornes de cette résistance R 10 est maintenue à tout moment à une valeur constante. Par conséquent la tension entre la base et le collecteur du transistor d'entrée inverse Qll prend une valeur constante essentiellement totale telle que dé- terminée à la fois par la chute de tension constante Il R 10 aux bornes de la résistance R 10 mentionnée pré- cédemment et par la tension constante émetteur-base du transistor 02 montée en émetteur suiveur. Il en résulte que la vitesse de fonctionnement de ce circuit (c'est-à-dire retard ou délai de trans- mission) peut être en outre améliorée étant donné que la capacité parasite entre la base et le collecteur du transistor d'entrée inverse Qil est essentiellement to- talement négligée. Dans ce circuit en outre, les opérations de commutation des transistors différentiels appariés Q.1 et Qll peuvent être entièrement effectuées en ré- ponse au signal d'entrée Vin grâce à un réglage cor- rect de la chute de tension mentionnée précédemment Il R 10 et des constantes des éléments respectifs du circuit En outre lorsque le signal d'entrée Vin a pour valeur son niveau central, le signal de sortie Vout peut être réglé sur ce niveau central. Le circuit représenté sur la figure 7 est modifié de telle manière que la source de courant constant I l du circuit d'entrée représenté sur la figure 6 est remplacée par un circuit spécifique De façon spécifique, dans ce circuit, la source de courant constant mentionné précé- demment Il est constituée par un transistor à courant constant Q 27 et une résistance d'émetteur de ce dernier. Une tension de référence appropriée VR est envoyée à la base du transistor à courant constant Q 27 mentionné pré- cédemment. Le circuit d'entrée représenté sur la figure 8 est modifié de telle manière qu'une résistance R 17 peut être raccordée en parallèle avec les résistances de di- vision de tension R et R 2 du circuit d'entrée représen- té sur la figure 4 A. La résistance R 17 est branchée en parallèle sur les résistances de division R 1 et R 2, si on le désire, au moyen du système intégré à partir d'une matrice standard par exemple. Grâce au branchement indiqué précédemment de la résistance R 17, la résistance composée de l'émetteur du transistor Q 12 monté en émetteur-suiveur peut être rédui- te si bien que sa capacité de commande peut être amélio- rée. Il en résulte que toute réduction de la vitesse de fonctionnement de ce circuit d'entrée peut être'éli- minée, même dans le cas o ce circuit commande une char- ge relativement faible. Le circuit d'entrée représenté sur la figure 9 est modifié de telle manière que dans le circuit d'en- tréà de la figure 4 A, se trouve disposé un transistor Q monté en émetteur-suiveur et qui est rendu apte à recevoir le signal de sortie de collecteur du tran- sistor d'entrée Q 10 de ce circuit. Ce circuit peut produire les signaux de faible amplitude Vout et Vout possédant des phases opposées en réponse au signal d'entrée Vin. Par exemple on peut disposer un couple de tran- sistors d'entrée dans le circuit d'entrée, comme cela est représenté sur la figure 9. Ces transistors d'entrée Qi et Q 10, ont leurs collecteurs et leurs émetteurs raccordés en commun les uns aux autres et leurs bases alimentées par des signaux d'entrée Vin et Vin, Grâce au fait de prévoir cetensem- ble de transistors d'entrée, on peut réaliser le système logique du circuit d'entrée. i REVENDICATIONS 1 Dispositif à circuits intégrés à semiconduc- teurs, caractérisé en ce qu'il comporte une borne d'en- trée (Tînl-Tink), un circuit d'entrée (I Bi-I Bk) compor- tant un premier transistor (Q 10) dont la base est ali- mentée par un signal d'entrée (Vinl) par l'intermédiai- re de ladite borne d'entrée, un second transistor (Q 11) accouplé audit premier transistor pour des opérations de commutation de courant avec ledit premier transistor, un élément de charge (RCO) raccordé au collecteur dudit second transistor (Qll), et un circuit de polarisation (R 1, R 2, RE) apte à recevoir le signal de sortie du col- lecteur du second transistor pour délivrer une tension de polarisation devant ftre envoyée à la base du second transistor (Qll), de sorte que le circuit d'entrée (IB 1- I Bk) peut produizeun signal de sortie (Voutl) dont le ni- veau haut est essentiellement égal à celui du signal d' entrée (Vinl) et dont le niveau bas est supérieur à ce- lui du signal d'entrée, et un circuit ECL (ECL 1 EC Ln') destiné à recevoir ledit signal d'entrée par 1 ' intermédiaire dudit circuit d'entrée. 2 Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 1, caractérisé en ce que le circuit ECL (ECL 1 ' EC Ln') comporte un troisième transistor (Q 13) comportant un collecteur, un émetteur et une base apte à être alimentée par ledit signal d' entrée, et un quatrième transistcr(Q 16) possédant un collecteur, un émetteur accouplé à l'émetteur dudit troi- sième transistor (Q 13) et une base apte à être alimentée par une tension de seuil (Vth') qui se situe à un niveau supérieur à une tension de seuil (Vth), de manière à identifier les niveaux haut et bas du signal d'entrée en- voyé à ladite borne d'entrée. 3 Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 2, caractérisé en ce que le circuit de polarisation comporte un organe de décalage de niveau (R 1,R 2) raccordé entre le collecteur et la base du- dit second transistor (Qll) 4 Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 2, caractérisé en ce que le circuit d'entrée comporte en outre un transistor (Q 12) monté en émetteur-suiveur et possédant une base accouplée au collecteur du second transistor (Q 1 l), un émetteur ac- couplé à la base du troisième transistor (Q 13) et un col- lecteur, et que ledit circuit de polarisation est cons- titué par un circuit de décalage de niveau haut (R 1, R 2) apte à recevoir le signal de sortie d'émetteur dudit transistor (Q 12) monté en émetteur-suiveur, en vue de dé- livrer une tension devant être envoyée à la base dudit second transistor Qill). Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 4, caractérisé en ce que le circuit de décalage de niveau (R 1, R 2), comporte une pre- mière résistance (R 1) branchée entre l'émetteur du tran- sistor (Q 12) monté en émetteur suiveur et la base du second transistor (Qll), et une seconde résistance (R 2) raccordée entre la base du second transistor (Ql) et une borne (VTT) d'une source d'alimentation en énergie. 6 Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 4, caractérisé en ce qu' une résistance de charge de collecteur (Rc N) est bran- chée entre le collecteur du premrier transist-or (Q 10) et l'autre borne de la source d'alimentation en énergie (Vcc) 7 Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 1, caractérisé en ce qu' il comporte en outre un circuit de sortie (OB 1 O Bn) apte à recevoir le signal de sortie du circuit ECL (ECL ' EC Ln ') servant à produire un,-signal de sortie dont les niveaux haut et bas sont essentiellement iden- tiques à ceux du signal d'entrée (Vini), et une borne de sortie (T outl) apte à être alimentée par le signal de sortie dudit circuit de sortie. 8 Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 7, caractérisé en ce que le circuit de sortie (OB O Bn) comporte un cinquième transistor (Q 23) servant à réaliser des opérations de commutation de courant, un organe de décalage de niveau (Rco 2) accoupé au collecteur dudit cinquième transistor et une résistance de charge de collecteur (Rcol) bran- chée entre ledit organe de décalage de niveau (RC 02) et ladite autre borne de source d'alimentation en énergie (Bcc), ce qui a pour effet que le signal devant être en- voyé au circuit ECL est produit à partir de la jonction commune entre ladite résistance de charge de collecteur (R 001) et ledit organe de décalage de niveau (R 002). 9 Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 8, caractérisé en ce que l'organe de décalage de niveau (RC 02) dudit circuit de sortie est constitué par une résistance. Dispositif à circuits intégrés à semiconduc- teurs selon la revendication 9, caractérisé en ce que le circuit de sortie (OB 1-OB,)comporte en outre ui pre- mier transistor ( 024) branché en émetteur suiveur, dont la base est accouplée au collecteur du sixième transis- tor et dont l'émetteur est accouplé à une borne de sor- tie (VEE), et un second transistor (Q 25) branché en émetteur-suiveur et dont la base est branchée entre la- dite résistance de charge collecteur (R O 11) et ledit organe de décalage de niveau (RC 02), et dont l'émetteur doit être accouplé au noeud d'entrée du circuit ECL il Dispositif à circuits intégrés à semiconduc- teurs, caractérisé en ce qu'il comporte une borne d'en- trée (Iinl Iirk), un circuit ECL (OBî-O Bk) servant à produire un signal de sortie dont le niveau haut est rendu essentiellement égal à celui d'un signal d'entrée devant être envoyé à la borne dl-entrée et dont le niveau bas est rendu supérieur à celui du signal d'entrée, un circuit de sortie (OBî-OBL) comportant un premier transis- tor (Q 23) de commutation de courant devant être commandé par le signal de sortie du circuit ECL, un organe de dé- calage de niveau (RC 02) raccordé au collecteur du premier transistor de commutation de courant, une résistance (R Col) raccordée entre ledit organe de décalage de niveau (RC 02) et une borne d'une source d'alimentation en énergie (Vcc), et une borne de sortie (Toutl Tout) apte à être alimen- tée par le signal de sortie qui est produit au niveau de la jonction commune entre le collecteur du premier tran- sistor (Q 23) de commutation de courant et ledit organe de décalage de niveau (RC 02).