FR 2514975 A1 19830422 FR 8217258 A 19821015 PROCEDE ET CIRCUIT DE DETECTION SYNCHRONE. L'invention se rapporte à un procédé et à un circuit de détection synchrone destinés à être utilisés dans les sys- tèmes de transmission de signaux numériques. Quand on transmet sur une ligne un signal numérique obtenu par modulation numérique, par exemple modulation codée en impulsions (PCM), d'un signal analogique, un mot de signal synchrone destiné à séparer chaque donnée des autres et un mot de parité pour la détection et la correction des erreurs qui se produisent en cours de transmission sont habituelle- ment ajoutés au mot de données qui constitue le signal numé- rique avant la transmission Le mot de signal synchrone est ajouté à une extrémité de chaque bloc comportant une plura- lité de mots de données et un mot de parité, de manière qu'il indique la frontière entre deux blocs de données consécutifs dans un signal numérique Le mot de données sera détecté à une extrémité réceptrice d'une ligne de transmis- sion pour distinguer ou séparer chaque bloc de données d'un autre Par conséquent, dans les systèmes classiques de transmission numérique de données, l'addition d'un tel mot de données est essentielle Toutefois, chaque mot de données synchrone occupe un intervalle de temps donné et, par consé- quent, l'addition d'un tel signal synchrone au mot de données constitue un obstacle à l'augmentation de la vitesse de transmission. -2- L'invention se propose de supprimer l'inconvénient ci- dessus, propre au système classique de transmission de données numériques. Elle a pour objet un procédé et un circuit de détection syn- chrone, tels que le synchronisme des blocs de données trans- mises qui constituent un signal numérique puisse être détecté même lorsqu'aucun mot synchrone n'est additionné au signal numérique, d'o il résulte une augmentation de la quantité de données transmise par unité de temps. Suivant une caractéristique de l'invention, un signal numé- rique comprenant une pluralité de blocs de données ayant chacun une pluralité de mots de données et un mot de parité est transmis sans mot ou signal synchrone et la frontière entre deux blocs de données consécutifs quelconques est détectée, à l'extrémité réceptrice, par une vérification de parité des bits de données transmis, de manière telle que diverses combinaisons de bits de données sont vérifiées en ce qui concerne la parité, pour déceler une combinaison par- ticulière dans laquelle aucune erreur de parité n'inter- vient. Suivant l'invention, le procédé de détection du synchronisme de blocs de données d'entrée constituant un signal numéri- que, o chaque bloc de données comprend une pluralité de mots de données ayant chacun "n" bits, "n' étant un entier positif, et un mot de parité engendré de telle manière que chaque bit du mot de parité soit donné par Pm,k am,k (D bmk 9 o amk, bmk sont les bits d'une seule rangée de la pluralité de mots de données m est un entier positif et 1 4 m lire une pluralité de jeux de bits consécutifs dont le nom- bre égale le nombre total des mots inclus dans chaque bloc de données, le mode de combinaison des bits dans chaque jeu étant différent dans toute la pluralité de jeux de bits; à effectuer la vérification de parité en ce qui concerne la pluralité des jeux de bits qui ont été lus; à effectuer la détection d'un état d'absence d'erreur de parité, pour déterminer lequel des jeux de bits n'aboutit pas à une erreur de parité; et à extraire un jeu de bits à partir de la mémoire en relation avec chaque rangée, en conformité avec le résultat de la détection de l'absence d'erreur de parité, pour sortir le jeu de bits sous la forme d'une rangée unique constituant un bloc de données synchronisé. L'invention concerne également un circuit de détection du synchronisme de blocs de données d'entrée constituant un signal numérique, o chaque bloc de données comprend une pluralité de mots de données ayant chacun "n" bits, 'n" étant un entier positif, et un mot de parité engendré de manière telle que chaque bit du mot de parité soit donné par: Pm,k amk G bmk GE ^ o amk, b sont des bits d'une seule rangée de la pluralité de mots de données; m est un entier positif et 1 relation avec la pluralité de jeux de bits lus; un troi- sième moyen pour détecter l'absence d'erreur de parité afin de déterminer quel jeu de bits ne provoque pas d'erreur de parité; et un quatrième moyen pour extraire un jeu de bits du premier moyen en relation avec chaque rangée, en confor- mité avec les résultats de la détection de l'absence d'erreur de parité, pour faire sortir le jeu de bits en tant que rangée unique constituant un bloc de données synchro- nisé. Les caractéristiques et les avantages de l'invention appa- raîtront clairement à la lumière de la description détaillée ci-après, relative à un mode d'exécution préféré. Au dessin annexé: La figure l représente un exemple de la structure d'un signal de bloc classique; La figure 2 représente un mode d'exécution de la structure d'un signal de bloc suivant l'invention; La figure 3 est un schéma de principe d'un circuit conforme à l'invention; Les figures 4 (A) à 4 (C) sont des diagrammes chronolo- giques représentant l'état interne et les signaux d'entrées/sorties du diviseur de fréquence représenté à la figure 3; La figure 5 est un schéma de principe d'un circuit conforme à un mode d'exécution de l'invention; La figure 6 est un schéma d'un exemple de signal de bloc comprenant des bits entrelacés; -5- La figure 7 est un schéma d'un autre mode d'exécution de l'invention; et La figure 8 est un schéma d'une variante du dispositif de vérification de parité de la figure 3. Les mêmes numéros de référence désignent les éléments homo- logues dans toutes les figures. Avant de décrire le mode d'exécution préféré de l'invention, on décrira, pour en faciliter la compréhension, un système classique de transmission de données, dont la figure 1 représente la structure d'un signal classique comprenant une pluralité de blocs ayant chacun une pluralité de mots de données. Un mot de signal synchrone 1 comprend N bits S 1 à sn (n étant un entier positif), et celui-ci est combiné à un mot 2 de n bits (a k à ank) (k étant un entier positif) de premières données, un mot 3 (blk à b k) de secondes données, et un mot de parité 4 (Plk to pnk)' se présentant sous la forme d'une série temporelle, pour constituer un bloc; ces don- nées sont transmises l'une après l'autre Antérieurement, afin de restituer un signal de bloc d'une telle structure pour donner le signal analogique originel à l'extrémité réceptrice, on détectait, à partir du mot de signal syn- chrone 1, les frontières entre les blocs reçus A cet effet, on avait jusqu'ici jugé essentielle la présence d'un mot de signal synchrone dans un bloc de données à transmettre. Suivant l'invention, au contraire, aucun mot de données synchrone n'est ajouté aux blocs de données et, par consé- quent, la quantité d'information qui doit être envoyée par unité de temps peut être accrue d'une quantité égale à la durée des mots synchrones Selon l'invention, un signal numérique reçu est stocké dans une mémoire et une vérifica- tion de parité est effectuée pour différentes combinaisons de bits consécutifs; le résultat de cette vérification sert 6 - effectivement à trouver une combinaison particulière de bits ne présentant aucune erreur de parité, de sorte que les blocs de données reçus du signal numérique pourront être synchronisés automatiquement quand on les extrait de la mémoire. La figure 2 représente la structure d'un bloc de données à détecter par le système de détection synchrone suivant l'invention Dans ce schéma, la référence 2 est -un mot de premières données qui comprend N bits al,k à ank, et un mot 3 de secondes données comprend également les bits b 1 îk à bnk' tandis qu'un mot de parité 4 comprend un bit Plk a Pnk Chaque bit du mot de parité 4 peut être obtenu à par- tir de la formule 1 suivante, qui utilise les mots 2 et 3 de premières et de secondes données: = am"( 1 Pm,k =am,k G b Mk formule dans laquelle m est un entier positif et 1 Plus précisément, chaque bloc du signal d'entrée qui doit être détecté de manière synchrone par le système de l'inven- tion comprend des mots de données 2 et 3 et un mot de parité 4, tandis qu'aucun mot de signal synchrone n'existe, et le bloc est transmis en parallèle sur N bits. En l'absence de mot de signal synchrone, la frontière entre les signaux de blocs d'entrée ne peut être détectée à l'ex- trémité de réception avec les techniques classiques Toute- fois, le nombre des mots qui constituent chaque bloc et la formule ( 1) pour la génération du mot de parité 4 sont habi- tuellement connus à l'extrémité de réception et, par consé- quent, si la frontière entre les signaux de blocs d'entrée est correcte, le résultat de la sommation modulo-deux dans chaque rangée qui constitue chaque bloc doit être égal à "on La présente invention a rendu possible la détection de la frontière entre les signaux de blocs d'entrée représentés à la figure 2, et qui ne possèdent aucun mot de signal syn- chrone. La figure 3 représente un schéma bloc destiné à expliquer le principe du dispositif suivant l'invention Dans ce schéma, à une borne d'entrée 6 sont appliqués des bits de première -7- rangée (al,k, bl,k, Plk etc) pris dans le signal de bloc d'entrée et ils sont appliqués à un registre à décalage 7 ayant des emplacements 7 a à 7 e Ils sont ensuite décalés de la gauche vers la droite de la figure 3, en réponse à une impulsion d'horloge appliquée à partir d'une borne d'entrée Ainsi, les bits se trouvent à l'état stocké; par exem- ple le bit aî k du mot de données 2 du premier bloc de don- nées se trouve à l'emplacement 7 a situé le plus à droite, et le bit bl k+l du second bloc-de données se trouve à l'empla- cement 7 e le plus à gauche L'emplacement 7 a envoie son contenu stocké à une borne 8 al d'un circuit de commutation 8 et à un dispositif de vérification de parité 9; l'emplace- ment 7 b envoie son contenu stocké aux bornes 8 a 2 et 8 bl et à des organes de vérification de parité 9 et 10, l'emplacement 7 c envoie son contenu stocké aux bornes 8 a 3, 8 b 2, 8 cl et à des organes de vérification de parité 9, 10 et 11; l'empla- cement 7 d envoie son contenu stocké aux bornes 8 b 3 et 8 c 2 et à des dispositifs de vérification de parité 10 et 11; et l'emplacement 7 e'envoi son contenu stocké à une borne 8 c 3 et au dispositif de vérification de parité 11 Les dispositifs de vérification de parité 9, 10 et 11 effectuent la somma- tion modulo-deux des trois entrées qui leur sont appliquées et fournissent le résultat de l'addition aux bornes d'entrée de données D 1, D 2 et D 3 d'un circuit de verrouillage 12. L'impulsion d'horloge provenant de la borne d'entrée 30 est également appliquée à un diviseur de fréquence 13 en plus du registre à décalage 7 Le diviseur de fréquence 13 détecte le bord d'attaque de l'impulsion d'horloge représentée à la figure 4 (A), et compte les impulsions d'horloge pour changer son état interne, comme le montre la figure 4 (B), de façon à engendrer une impulsion de verrouillage suivant la chrono- logie de la figure 4 (C), et cette impulsion de verrouillage est appliquée aux bornes d'entrée d'horloge des circuits de verrouillage 12 et 15 Le circuit 12 conserve les signaux qui sont respectivement appliqués aux bornes d'entrée de données D 1, D 2 et D 3, lorsque l'impulsion de verrouillage émanant du diviseur 13 lui est appliquée, jusqu'à ce qu'une impulsion ultérieure vienne du diviseur 13, de manière qu'il 8- engendre à sa sortie des signaux X 1, Y 1 et Z 1, à partir des bornes de sortie Qi' Q 2 et Q 3, vers les bornes d'entrée 14 a, 14 b et 14 c d'un circuit générateur de signaux de sélection 14. Dans le cas o une impulsion sort du diviseur de fréquence 13 dans l'état dans lequel le premier bit de rangée alk du mot de données 2 est stocké dans l'emplacement 7 a du regis- tre à décalage 7 et le bit b ik+ 1 ' dans l'emplacement 7 e, comme le montre la figure 3, on obtient la relation sui- vante: X 1 = al,k bl,k O Pl,k ( 2) Y 1 = b I,kG Pl,k ( al,k+l Z 1 = Pl,k k al,k +l Gbl,k+l ( 4) Dans les relations précédentes, X devient " O " d'après la formule ( 1) et dans la suite, lorsqu'une impulsion de ver- rouillage est engendrée par le diviseur 13, le registre à décalage 7 est soumis à un décalage de 3 bits,, si bien que le signal X 1 égale " O " à tout instant Les signaux Y 1 et Z 1 respectivement ont une chance de devenir " O ", mais ils ne sont pas toujours égaux à " O " Le circuit 14 de génération de signaux de sélection reçoit ces signaux X 1, Y 1 et Z 1 et engendre un signal de commande lorsqu'il détecte le signal X 1 qui est toujours "o", pour appliquer celui-ci au circuit de commutation 8 Ce dernier effectue une sélection telle que les bornes 8 a et 8 a 4, les bornes 8 bl et 8 b 4 et les bornes 8 cl et 8 c 4 soient respectivement connectées entre elles en conformité avec le signal de commande Le circuit 14 engen- dre un signal de commande avec lequel le commutateur 8 sélectionne les bornes 8 a 2, 8 b 2 et 8 c 2 lorsque Y 1 est égal à " O " pendant la totalité du temps et les bornes 8 a 3, 8 b 3 et 8 c 3 quand Z 1 est égal à " O " pendant la totalité du temps. Aux bornes d'entrée 15 a, 15 b et 15 c du circuit de verrouil- lage 15 sont respectivement appliqués les signaux émanant des bornes 8 a 4, 8 b 4 et 8 c 4, si bien que les signaux respec- tivement appliqués aux bornes 15 a, 15 b et 15 c sont conservés lorsque l'impulsion de verrouillage leur est appliquée à partir du diviseur de fréquence 13, et ces signaux sont res- -9- pectivement présents sur les bornes de sortie 16, 17 et 18. Par conséquent, sur la borne de sortie 16 sont extraits les bits Aî,k, aî,k+î, alk+ 2 de la première rangée des pre- mières données, l'un après l'autre, sur la borne de sortie 17 sont extraits les bits b 1,k, blîk+l de la première rangée des secondes données, et, sur la borne de sortie 18 sont extraits les bits Plk' Plk+l de la première rangée du mot de parité, l'un après l'autre. De cette façon, en changeant l'emplacement de lecture du registre à décalage 7 à partir duquel est extrait le contenu stocké en conformité avec le résultat de la vérification de parité dans les organes 9, 10 et 11, des séries de signaux additionnés avec des frontières sont extraits des bornes de sortie 16, 17 et 18. La figure 5 représente schématiquement un premier mode d'exécution du système de l'invention Les mêmes éléments qu'à la figure 3 sont désignés par des références analogues et l'on omettra leur description A la figure 5, la première rangée de signaux de blocs d'entrée provenant à travers l'entrée 6 est décalée dans le registre 7, de la même ma- nière qu'à la figure 3 et les contenus stockés des empla- cements respectifs 7 a à 7 e sont additionnés modulo-deux l'un à l'autre; puis, les signaux X 1, Y 1 et Z 1 sont respective- ment appliqués aux bornes d'entrée des circuits de portes 19, 20 et 21 En même temps, les rangées 2 ème à en"ième du signal de bloc d'entrée représenté à la figure 2 sont appli- quées à partir de la borne d'entrée, au registre à décalage (on n'a représenté que la "n"ième rangée); une addition modulo-deux est effectuée dans les organes vérificateurs de parité de la même manière que pour la première rangée, si bien que les signaux, exprimés par les formules suivantes, seront extraits des organes de verrouillage ( 12 N pour la nn"ième rangée) des rangées respectives. Xi = aik G bi,k P Pi,k ( 2)' yi bi,k \ Pi,k @ aik+î ii = Pi,k G aik+l ( bik+lî( 4) Dans ces formules, i est un entier positif et 1 - Ces signaux Xi (X 2 à Xn) des rangées respectives sont appli- qués à un circuit de porte 19; les signaux Yi (Y 2 à Yn) sont appliqués à un circuit de porte 20, et les signaux Zi de sortie respectifs X 0, Y 0 et Z 0 au circuit 14 de généra- tion de signaux de sélection Quand la première rangée de signal d'entrée, comme le montre la figure 5, est stockée dans les emplacements respectifs du registre à décalage 7, tandis que les registres à décalage de la seconde à la "hnième rangée se trouvent dans le même état, le signal de sortie X O du circuit de porte 19 devient "'o, et la probabi- lité que le signal de sortie émanant de circuit de porte 20 devienne " O " est très faible, à savoir 1/2 N et ainsi, le circuit 14 détecte X 0, qui égale toujours "o 0, à partir de ces signaux X 0, Y O et Z O On fournit, au registre à décalage prévu pour les rangées respectives du signal d'entrée, des circuits de commutation et des circuits de verrouillage du signal X O au circuit de commutation des rangées respec- tives Avec cette disposition, une série de signaux addi- tionnés avec les frontières, entre les signaux des blocs d'entrée, est extraite dans chaque rangée L'extraction du signal est exécutée de la même manière qu'à la figure 3 pour toutes les rangées et l'on pourra donc en omettre la des- cription. La figure 7 montre une variante du système dans laquelle le signal d'entrée est entrelacé comme à la figure 6, si bien que la restitution s'effectue même si une chute partielle intervient au cours de la transmission Dans ce cas, chaque bit du signal de bloc d'entrée satisfait la relation Pk = ak Dbk ( 5) A la figure 7, les mêmes éléments qu'à la figure 3 sont désignés par les mêmes numéros de il - référence et la description en est omise Le signal de bloc d'entrée représenté à la figure 6 à partir de la borne d'entrée 6 est appliqué à un registre à décalage 22, puis décalé d'un emplacement 22 k vers un emplacement 22 a en réponse à une impulsion d'horloge émanant de la borne d'en- trée 30 L'emplacement 22 a du registre 22 fournit son conte- nu stocké à une borne 8 al du circuit de commutation 8 et à un organe de vérification de parité 9, tandis que les emplace- ments 22 b, 22 c, 22 e, 22 f, 22 g, 22 i, 22 j et 22 k respecti- vement fournissent leur contenu aux bornes 8 bl, 8 cl, 8 a 2, 8 b 2, 8 c 2, 8 a 3, 8 b 3 et 8 c 3 L'organe de vérification de parité est alimenté avec le contenu stocké des emplacements 22 e et 22 i en plus des contenus stockés de l'emplacement 22 a, tandis que l'organe 10 est alimenté avec les contenus stockés des emplacements 22 b, 22 f et 22 j, et que le dispo- sitif de vérification de parité 11 est alimenté avec les contenus stockés des emplacements 22 c, 22 g et 22 k En suppo- sant que chaque bit du signal d'entrée soit stocké dans chaque emplacement du registre 22 comme le montre la figure 7, lorsque le diviseur de fréquence 13 produit une impulsion de verrouillage, on a: Xî= ak bk Q Pk ( 6) Y 1 = bk-l D Pk-l ak+ 3 ( 7) Z 1 = Pk-2 G ak+ 2 O b K+ 2 ( 8) Par conséquent, le circuit 14 détecte le signal X 0, qui est toujours égal à " O ", pour engendrer le signal de commande au moyen duquel les bornes 8 al et 8 a 4, 8 bl et 8 b 4, et 8 cl et 8 c 4 du circuit de commutation 8 sont respectivement reliées entre elles Par conséquent, les bits ak, bkî 1 et Pk-2 sont simultanément extraits des bornes de sortie respectives 16, 17 et 18. Dans le cas o le signal d'entrée représenté à la figure 6 est à n-bit en parallèle de la même manière que le signal de bloc d'entrée représenté à la figure 2, le circuit repré- senté à la figure 7 peut être modifié de manière que les frontières des signaux de bloc d'entrée soient détectées 12 - pour chaque rangée des signaux de bloc d'entrée, ce qui augmente la précision de détection et l'invention n'est pas limitée au mode d'exécution décrit ci-dessus. Dans le mode d'exécution décrit ci-dessus, bien qu'on ait indiqué qu'un bloc unique comprend trois mots, c'est-à-dire des bits de premières et secondes données et des bits de parité, un bloc unique n'est pas limité à une telle disposi- tion peut comporter plus de trois mots. Dans le mode d'exécution décrit ci-dessus, bien que la véri- fication de parité soit effectuée en parallèle au moyen des organes 9, 10 et 11, elle pourrait être effectuée en série en utilisant un circuit représenté à la figure 8 Quand on utilise le circuit de la figure 8 dans le montage de la figure 3, à une borne d'entrée 23 de la figure 8 sont appli- qués les bits a,k, bî,,lk' bî,Plk' ak+î et les bits à vérifier en ce qui concerne leur parité, suivant une série temporelle qui doit être alimentée à une borne d'entrée d'une porte OU EXCLUSIVE 24 A l'autre entrée de la porte 24 est appliqué un signal de sortie d'une bascule D , et l'entrée 'ou" exclusive, ou les deux entrées, sont reliées à une borne d'entrée de données D de la bascule 25. A une borne d'entrée d'horloge de la bascule 25 est appli- quée une impulsion d'horloge ayant un fréquence trois fois égale à celle de l'impulsion d'horloge émanant de la borne de la figure 4, et un signal de sortie est extrait d'une borne de sortie Q A une borne de remise à zéro R de la bas- cule D 25 est appliquée une impulsion de remise à zéro ayant une fréquence égale au tiers de celle de l'impulsion d'hor- loge appliquée à sa borne d'entrée d'horloge Le circuit ci- dessus est agencé de manière telle que les bits a,k, b, k, Plk soient appliqués à partir-de l'entrée 23 l'un après l'autre après avoir été rappelés au 0, de manière que le signal de sortie à la borne de sortie soit " O " et l'opéra- tion conforme à la formule ( 2) est ensuite exécutée pour que le résultat de cette opération soit appliqué à la borne 14 a du circuit 14 à partir de la borne de sortie 27, et les 13 - formules ( 3) et ( 4) sont mises en oeuvre après avoir été rappelées au " O ", de manière que les résultats de l'opération soient respectivement appliqués aux bornes 14 b et 14 c du circuit 14 à partir de la borne 27 Dans le cas ci- dessus, le registre à décalage 7 n'est pas limité à une réalisation capable de lire simultanément à partir d'une pluralité d'emplacements et, par conséquent, des mémoires d'un autre type, par exemple des RAM commandées par un processeur, peuvent être utilisées. D'après la description qui précède, il est clair qu'un signal numérique transmis sans mot synchrone peut être syn- chronisé à l'extrémité de réception, de manière que l'infor- mation analogique originelle soit restituée avec précision. Par conséquent, comme il est possible de détecter la fron- tière entre les blocs consécutifs du signal numérique même si aucun signal synchrone n'a été ajouté au bloc, la vitesse de transmission peut être augmentée en comparaison de l'art antérieur. Les modes d'exécution décrits ci-dessus ne sont donnés qu'à titre d'exemple et diverses modifications et variantes pour- ront être apportées par l'homme de l'art, sans s'écarter de l'esprit de l'invention. 14 - Revendications de brevet 1 Procédé de détection du synchronisme de blocs de données d'entrée constituant un signal numérique, o chaque bloc de données comprend une pluralité de mots de données ayant chacun N bits, "n' étant un entier positif, et un mot de parité engendré de manière telle que chaque bit dudit mot de parité soit donné par: Pm,k = am d)k bm,k) formule dans laquelle am, bm k sont des bits d'une seule rangée de ladite pluralité des mots de données m est un entier positif et 1 4 m 4 n, et Q indique une sommation modulo-deux; lesdits bits de chaque mot étant transmis en parallèle de manière telle que ledit signal numérique comprenne "n" rangées, caractérisé en ce qu'il comprend les opérations suivantes: a) stockage du signal numérique en mémoire de manière telle que les bits am, k, bm,k Pm,k de chaque rangée soient stockés suivant l'ordre des mots reçus; b) lecture d'une pluralité de jeux de bits consécutifs dont le nombre est égal au nombre total de mots compris dans chaque bloc de données, le mode de combinaison dans chaque jeu étant différent pour toute la pluralité des jeux de bits. c) vérification de parité en relation avec ladite pluralité de jeux de bits ainsi lus; d) détection d'un état d'absence d'erreur de parité pour déterminer quel jeu de bits ne provoque pas d'erreur de parité; - e) extraction d'un jeu de bits de ladite mémoire en rela- tion avec chaque rangée, en conformité avec les résul- tats de la détection de l'absence d'erreur de parité, pour faire sortir le jeu de bits sous la forme d'une rangée unique constituant un bloc de données synchro- nisé. 2 Procédé selon la revendication 1, caractérisé en ce que la vérification de parité comprend une sommation modulo-deux. 3 Procédé selon la revendication 1, caractérisé en ce que l'extraction du jeu de bits comprend la sélection de certains des bits stockés dans ladite mémoire en conformité avec un signal engendré sur la base du résultat de la vérification de parité en relation avec ladite pluralité de jeux de bits. 4 Circuit de détection du synchronisme de blocs de données d'entrée composant un signal numérique, o chaque bloc de données comprend une pluralité de mots de données ayant chacun N bits, "n" étant un entier positif, et un mot de parité engendré de manière telle que chaque bit dudit mot de parité soit donné par la formule: Pm,k = am,k Q bm,k D formule dans laquelle amk, bm sont des bits mkk d'une seule rangée de ladite pluralité de mots de données m est un entier positif et 1 4 m des signaux des mots recus. 16 - b) un second moyen répondant à une pluralité de jeux de bits consécutifs lus à partir du premier moyen, le nom- bre desdits bits consécutifs de chaque jeu étant égal au nombre total des mots inclus dans chaque bloc de don- nées, le mode de combinaison dans chaque jeu étant différent pour toute la pluralité des bits, ledit second moyen étant agencé pour fournir une vérification de parité en relation avec ladite pluralité de jeux de bit lus; c) un troisième moyen servant à détecter l'absence d'erreur de parité pour déterminer lequel des jeux de bits ne provoque pas d'erreur de parité; et d) un quatrième moyen pour extraire 'un jeu de bits du pre- mier moyen en relation avec chaque rangée, en conformité avec le résultat de la détection de l'absence d'erreur de parité, pour extraire à la sortie le jeu de bits sous la forme d'une rangée unique constituant un bloc de don- nées synchronisé. 5 Circuit selon la revendication 4, caractérisé en ce que le premier moyen comprend une plura- lité de registres à décalage, de façon que les bits de chaque rangée soient stockés dans chacun desdits registres suivant un certain ordre. 6 Circuit selon la revendication 4, caractérisé en ce que le second moyen comprend pour chaque rangée une pluralité d'organes de vérification de parité répondant chacun aux bits de chaque jeu. 7 Circuit selon la revendication 4, caractérisé en ce que le second moyen comprend pour chaque rangée une porte OU EXCLUSIVE répondant auxdits bits lus à partir du premier moyen en série et une bascule D répondant au signal de sortie de ladite porte OU EXCLUSIVE, le signal de sortie de cette bascule D étant appliqué à une borne d'entrée de ladite porte OU EXCLUSIVE.