FR 2512588 A1 19830311 FR 8214764 A 19820830 "DISPOSITIF A COUPLAGE DE CHARGES" L'invention concerne un dispositif à couplage de charges sous forme d'une mémoire SPS comportant un système dit ci-après section parallèle formé à une surface d'un corps semiconducteur commun et cons- titué par des registres parallèles voisins formant une matrice de cellules de mémoire, registres qui sont couplés par leurs entrées à un registre série commun d'entrée pour l'entrée de l'information et par leurs sorties, à un registre série commun de sortie pour la lecture de l'information. Les mémoires SPS sont généralement connues, entre autres du livre "Charge Transfer Devices" de C H Sequin et M F Tompsett, publié par Academic Press Inc New York, 1975, pages 243 à 249 Les signaux qui peuvent être analogiques aussi bien que numériques, sont passés ligne par ligne dans le registre série d'entrée à une vitesse relativement élevée, sont transportés ensuite à travers la section parallèle à une vitesse re- lativement faible pour entier être lus par le registre série de sortie à une vitesse relativement élevée Les registres série sont formés le plus souvent d'un CCD à 2 phases, à 3 phases ou à 4 phases la section parallèle peut être constituée aussi par des lignes CCD à 2, 3 ou 4 phases, ou par un système multiphases ou, sur plusieurs emplacements suc- cessifs occupés, il y chaque fois un seul emplacement libre. Dans des dispositifs à couplage de charges, l'information qui est stockée sous forme d'une charge dans des régions d'appauvrissement induites dans le corps semiconducteur risque de se perdre en conséquence de courants de fuite A la suite de ces courants de fuite, les emplacements de stockage se remplissent progressivement de porteurs de charge minoritaires, de sorte qu'à la longue, dans le cas d'information numérique, il n'est pas ou presque pas possible de distinguer encore un signal " O " d'un signal " 1 " Le temps de stockage, (rétention time) défini comme la durée dans laquelle un signal peut être stocké sans opérations de refraîchissement intermédiaires, n'est pas seulement déterminé par la valeur du courant de fuite, mais aussi par les dimensions de la capacité MOS dans lequel le signal est stocké A mesure que ces dimensions sont plus faibles, la capacité MOS sera plus vite remplie et, par cons'quent, le temps de stockage sera, lui aussi, plus faible Etant donné que dans des circuits LSI et VLSI, les dimensions sont de plus en plus réduites pour l'obtention d'une densité la plus grande possible, il sera donc de plus en plus important de diminuer l'influence de courants de fuite. L'invention vise entre autres à diminuer de façon simple le temps de stockage dans une mémoire SPS L'idée qui se trouve entre autres à la base de l'invention est que les courants de fuite, comme expliqués ci-après, sont le plus grands le long du bord de la mémoire et qu'on peut déjà réaliser une amélioration notable en diminuant la contribution le long du bord. Un dispositif à couplage de charges conforme à l'invention est remarquable en ce que dans le corps semiconducteur, le long du bord de la mémoire, sont définies deux régions superficielles pour l'évacuation de porteurs de charge parasitaires qui passent dans la mémoire à partir de la partie du corps semiconducteur entourant la mémoire, régions superficiel- les qui, essentiellement, ne s'étendent que le long du bord de la section parallèle et de part et d'autre de celle-ci De préférence, ces régions superficielles sont séparées des registres extérieurs de la section paral- lèle par une distance qui, au plus, est environ égale à la distance com- prise entre les registres de la section parallèle. Un mode de réalisation simple, qui présente entre autres l'avan- tage de ne pas nécessiter d'étapes de processus supplémentaires lors de la fabrication du dispositif du fait que les moyens servant à évacuer les courants de fuite peuvent être réalisés au cours des étapes de processus nécessaires à la fabrication de la mémoire SPS, est remarquable en ce que lesdites régions superficielles font partie de registres additionnels qui, dans le corps semiconducteur, s'étendent parallèlement aux registres de la section parallèle. Des expériences ont démontré qu'on peut obtenir une amélioration d'un facteur 2 à 3 en n'extrayant des courants de fuite que sur les côtés longitudinaux de la matrice SPS Cela est particulièrement surprenant du fait que, dans ce cas, on n'a pas pris de mesures sur les faces terminales de la matrice SPS, faces qui, quant à leur longueur sont normalement du m&me ordre que les côtés longitudinaux Cet aspect de l'invention est d'importance du fait que dans ce cas, l'augmentation de la dissipation due aux registres additionnels situés à côté de la section parallèle fonction- nant à faible fréquence d'horloge, s'élève à quelques % au plus, alors qu'à la suite de la fréquence d'horloge beaucoup plus élevée des registres série, elle serait beaucoup plus grande si des registres d'extraction ad- ditionnels devaient être formés aussi à c 8 té des régistres série. Pour une compréhension plus précise de ltidée qui se trouve à la base de l'invention, on divise le courant de fuite se présentant dans une région d'appauvrissement en une composante comportant la génération de porteurs de charge dans la région d'appauvrissement elle-même et en une composante de diffusion à partir de la masse neutre En général, à une température plus faible (température ambiante), la première composante prédominera Lors du fonctionnement à une température supérieure à la tem- pérature ambiante (comprise entre 60 C et 950 C par exemple) la composante de diffusion peut être égale ou supérieure à la génération dans la région d'appauvrissement et, de ce fait, elle est suffisamment importante pour être considérée de plus près eu égard au désir d'augmenter le temps de stockage du dispositif. En général, le courant de diffusion comprend une composante ver- ticale et une composante latérale La composante verticale est déterminée en premier lieu par la densité de courant et aura à peu près la même valeur pour chaque emplacement de stockage La composante horizontale (ou latérale) comprend l'alimentation de porteurs de charge diffusant dans les emplacements de stockage de dessous l'oxyde d'isolement Pour des emplace- ments de stockage situés dans le centre de la matrice, ces contributions sont à peu près égales et sont déterminées aussi par la dimension latérale des pistes d'oxyde d'isolement séparant les registres de la section paral- lèle Comme les registres parallèles sont séparés par des distances égales, ces contributions au courant de fuite sont, elles aussi, à peu près égales pour des emplacements de stockage situés dans le centre de la matrice. A son bord, la matrice de mémoire est entourée d'une région d'oxyde d'isolement relativement grande De ce fait, en l'absence de moyens d'extraction du courant de fuite, la composante latérale sera beaucoup plus grande au bord que dans le centre de la matrice Le courant de diffusion qui, sur les côtés de la section parallèle, circule vers la mémoire, arrive en totalité ou au moins pratiquement en totalité dans les registres extérieurs Le courant de diffusion qui, sur les faces terminales, circule vers la mémoire, arrive en majeure partie dans les registres série Un signal, une logique " 10 " par exemple, qui à travers l'un des registres extérieurs de la section parallèle, est transporté à partir de l'entrée vers la sortie, est complété d'un courant de fuite (latéral) durant l'intervalle de temps entier Par contre, un signal qui est transporté à travers un registre central, n'est gêné que par le courant latéral circulant dans les registres série Durant le reste de la période, ce courant de fuite se répartit sur les autres lignes Par conséquent, les signaux qui sont transportés le long des registres extérieurs de la section parallèle, subissent un plus grand courant de fuite que les autres signaux qui sont transportés à travers les registres plus proches du centre de la section parallèle En réalisant, conformément à l'invention, des moyens d'extraction du courant de fuite à côté des registres extérieurs de la section parallèle et à de faibles distances de celle-ci, il est possible de porter le courant de fuite total dans les registres extérieurs à environ le même niveau que dans les registres centraux et d'atteindre ainsi une prolongation notable du temps de stockage. Il est déjà possible d'obtenir une amélioration importante en donnant aux registres additionnels une largeur égale à celle des registres de la section parallèle Toutefois, de préférence, la largeur des registres additionnels est plus grande, par exemple, plusieurs fois plus grande que celle des registres de la section parallèle. La description suivante en regard du dessin annexé, le tout donné à titre d'exemple non limitatif, permettra de mieux comprendre comnent l'invention est réalisée. La figure 1 est une vue de dessus schématique d'une mémoire SPS conforme à l'invention. La figure 2 est une coupe transversale suivant la ligne II-II de la figure 1. La figure 3 est une coupe suivant la ligne ligne III-III de la figure 1. La figure 4 est une coupe suivant la ligne IV-IV de la figure 1. 12588 La figure 5 est un schéma de tensions d'horloge à appliquer en fonctionnement. La figure 6 représente schématiquement plusieurs composantes de courant de fuite dans des cellules de mémoire dynamiques. La figure 7 représente schématiquement la valeur du courant de fuite dans les différentes cellules en fonction de la distance qui les sépare du bord. La figure 8 représente schématiquement le courant de fuite dans une structure SPS conventionnelle en fonction de la distance existant entre les cellules et le bord. La figure 9 est une vue de dessus schématique d'une variante de la structure SPS de la figure 1. Pour illustrer l'invention, on va décrire ci-après un exemple de réalisation de la mémoire SPS à canal superficiel de type n, mais il sera clair que l'invention offre le même avantage si elle est appliquée dans des dispositifs de l'autre type de conductivité et/ou des dispositifs du type à canal enterré. Le dispositif comporte un corps semiconducteur 1 de type p qui, dans l'exemple de réalisation envisagé, est en silicium p, mais qui peut consister aussi en un autre matériau semiconducteur adéquat, tel que le Ga As Sur les figures, on n'a représenté que la partie du corps 1 qui comprend la matrice de mémoire SPS Pour plus de clarté, des parties du corps semiconducteur dans lesquelles est réalisé de l'électronique périphérique telle que des générateurs d'horloge, ne sont pas représentés dans le dessin Comme le montrent les figures 2 à 4, le corps semiconducteur est de type p sur toute son épaisseur Toutefois, dans le cas ou la mémoire est constituée par des dispositifs à couplage de charge du type à canal enterré, le corps 1, comme on le sait, peut être muni à sa surface 2 d'une couche superficielle relativement mince de type n La concentration de dopage du corps 1 n'est pas critique et peut être comprise entre 1015 et 1016 atomes accepteurs par cm 3. Le dispositif de stockage comporte plusieurs canaux CCD parallèles voisins 3 qui constituent la section dite parallèle de la mémoire Sur la figure 1, on n'a représenté que 7 de ces canaux; toutefois, en réalité, ce nombre peut être beaucoup plus grand et peut s'élever à quelques centaines dans des réalisations pratiques Les entrées des canaux 3 sont couplées à un registre série commun d'entrée 12588 de commun sortie 5 Le registre d'entrée 4 et le registre de sortie 5 sont munis respectivement de contacts d'entrée 6, et-de sortie 7 (qui n'ont été représentes que schématiquement) pour l'entrée de l'information d'une part et la lecture et la sortie de l'information d'autre part. Les canaux CCD 3 à 5 sont définis dans le corps semiconducteur par l'oxyde d'isolement relativement épais 8 qui recouvre pratiquement toute la surface du corps semiconducteur et qui, au moins dans la partie représentée du dispositif, présente des évidements à l'endroit des canaux CCD 3, 4 et 5 En dehors de la partie représentée, l'oxyde d'isolement 8 présente d'autres ouvertures, non représentées, à l'endroit des régions actives des transistors Dans l'exemple de réalisation envisagé, la configuration d'oxyde 8, dont l'épaisseur peut être comprise entre 0,5 et 1 /um, est obtenue par oxydation localisée du corps de silicium, niais elle peut être obtenue aussi d'autres manières, en soi connues Au dessous de la configuration d'oxyde 8, pour éviter la formation de canaux parasitaires, la concentration de dopage a été augmentée par la formation de zones d'interruption de canal 9 La largeur des bandes d'oxyde 8 séparant les canaux 3 est de l'ordre de 2/um La largeur des canaux 3 euxm&nes est de l'ordre de 5/u M. A l'endroit des canaux CCD 3 à 5, la surface du corps semiconducteur est recouverte d'une couche isolante relativement mince , par exemple une couche d'oxyde de silicium d'une épaisseur comprise entre 0,05 et 0 07/um Sur la couche 10 sont réalisées des électrodes d'horloge en forme d'un système de câblage à deux couches comportant les électrodes 11 en silicium polycristallin et les électrodes 12 en Ai par exemple (ou éventuellement en silicium polycristallin), qui sont prévues entre les électrodes 11 en silicium polycristallin De la manière usuelle, les électrodes 12 chevauchent sur les électrodes 11 et en sont isolées par la couche d'oxyde intermédiaire 13, qui peut être formée par oxydation des électrodes 11. Il est à remarquer que dans la vue de dessus de la figure 1, les électrodes 11, 12 sont juxtaposées au lieu de se chevaucher, cela pour la clarté du dessin. Le registre série d'entrée 4 et le registre série de sortie 5 12588 sont constitués par des CCD à 2 phases présentant chacun deux lignes d'horloge 14, 15 et 16, 17 Pour l'obtention de la répartition asymétrique de potentiel, nécessaire pour le fonctionnement à 2-phases, on a augmenté par une implantation p supplémentaire la concentration de dopage dans les zones 18 situées au-dessous des grilles 12 en Al, de sorte que lors de l'application d'une tension aux grilles 11 et 12, des barrières de potentiel apparaissent au-dessous des grilles 12 et des puits de potentiel au-dessous des grilles 11 De toute évidence, la répartition de potentiel désirable pour le fonctionnement à deux phases peut être obtenue de manières, en soi connues, autres que celle consistant à effectuer une implantation p supplémentaire A l'endroit des contacts 19, représentés par des hachures sur la figure 1, les grilles 12 en Al des registres 4 et 5 sont reliés chacune à l'électrode 11 suivante en silicium polycristallin De plus, à l'endroit des contacts 20 représentés par des hachures les électrodes 11 en silicium polycristallin sont reliées à des lignes d'horloge en Al 14, 15 et 16, 17. Dans la section parallèle, les électrodes peuvent être groupées aussi pour le fonctionnement à 2 phases ou, le cas échéant, au fonctionnement à 3 ou à 4 phases Toutefois, dans l'exemple de réalisation envisagé, la section parallèle est réalisée sous forme d'un système dit multiphase (ou ripple phase en langue anglaise), dans lequel sur plusieurs puits pleins successifs, il peut se présenter un puit vide, et dans lequel le puit vide peut être avancé chaque fois d'une place lors de l'apparition d'une impulsion d'horloge De la même manière que dans les registres série 4 et 5, les grilles 12 en Al sont reliées chacune à l'électrode suivante en silicium polycristallin à l'endroit des contacts 21, alors que les zones implantées 18 de type p sont formées au-dessous des grilles 12 en Al Chaque combinaison de Al et de silicium polycristallin forme un étage, la région située au-dessous des grilles 11 en silicium polycristallin faisant fonction d'emplacement de stockage, et la région 18 située au- dessous des grilles en Al servant de barrière de potentiel/région de transfert Les grilles 11 en silicium polycristallin situées dans la section parallèle sont reliées à travers les contacts 22 aux lignes d'horloge 23 à 28 en Al. Sur la figure 1 on n'a représenté que 1 groupe de 6 phases avec les lignes d'horloge correspondantes, et il sera clair que pour permettre de parvenir au nombre voulu d'éléments, il faut chaque fois répéter périodiquement la configuration, la première paire suivante d'électrodes en Al-silicium polycristallin étant couplée à nouveau à la ligne d'horloge 23, la deuxième étant couplée à la ligne d'horloge 24 etc De plus, il sera clair que le nombre de phases ne doit pas nécessairement être égal à 6 mais que dans la pratique, pour permettre d'atteindre une densité d'information la plus grande possible, il peut être supérieur à cette valeur et peut s'élever à dix par exemple. La première paire d'électrodes, indiquée par la référence 11 ', 12 ', au lieu d'être reliée à l'une des lignes d'horloge 23 à 28, est connectée à un conducteur séparé 29 pour la commande du transfert de paquets de charge à partir du registre série 4 vers la section parallèle 3. Le mode de réalisation envisagé comporte deux registres verticaux 3 par unité d'information dans le registre série d'entrée 4 et le registre série de sortie 5 Cela signifie que l'entrée o la lecture de chaque ligne de paquets d'information doit être effectuée en deux étapes successives, la première étape consiste à entrer d'abord dans le registre d'entrée 4 et à transférer vers la section parallèle les paquets de charge qui doivent être stockés dans les registres 3 pairs, alors que la seconde étape consiste à entrer dans le registre d'entrée 4 et la section parallèle les paquets de charge qui doivent être stockés dans les registres impairs D'une manière analogue, lors de la lecture, le transfert vers le registre 5 et la lecture dans celui-ci peuvent se faire d'abord pour les paquets contenus dans les registres 3 pairs et ensuite pour les paquets contenus dans les registres 3 impairs (entrelacement) Eu égard à cela, pour le transfert de l'information à partir des canaux parallèles 3 vers le registre série de sortie 5, on peut utiliser une structure d'électrodes à deux peignes interdigitaux Cette configuration d'électrodes qui, pour la clarté du dessin, n'est pas représentée sur la figure 1, et qui ne fait pas l'objet de l'invention, est décrite entre autres dans le brevet des Etats-Unis d'Amérique NO 3 967 254. Conformément à l'invention, le dispositif est muni de moyens 30 prévus le long du bord de la mémoire et servant à évacuer des courants de fuite de façon à permettre d'augmenter ainsi la durée de stockage Les moyens 30 comportent des régions superficielles définies 12588 dans le corps semiconducteur, régions qui, essentiellement, ne s'étendent que le long du bord de la section parallèle et sont séparées des canaux CCD 3 immédiatement voisins par une distance qui, au plus, est pratiquement égale aux distances comprises, entre les canaux 3 de la section parallèle Dans l'exemple de réalisation, ou la distance entre les canaux CCD est déterminée par les bandes d'oxyde noyées 8 d'une largeur de l'ordre de 2/um, les régions superficielles 30 et les canaux CCD voisins sont séparés par des pistes d'oxyde noyées 32 ayant, elles aussi, une largeur de 2,um. Eventuellement, les régions 30 peuvent être constituées par des zones superficielles de type N formant une jonction pn avec le substrat 1 de type p Par la polarisation de ces fonctions pn dans le sens inverse, des électrons se trouvant au voisinage des zones 30 peuvent être accrochés et évacués avant qu'ils n'atteignent, dans la mémoire, un emplacement de stockage ou une cellule de mémoire Comme les régions 30 sont situées audessous des électrodes d'horloge 11, 12 et que du moins dans un processus à auto-alignement, elles ne pourraient pas être réalisées simultanément avec, par exemple, les diodes d'entrée et de sortie des registres série d'entrée 4 et de sortie 5, la réalisation des régions 30 nécessiterait une étape de dopage spéciale. Ainsi, de préférence, on utilise pour les régions 30 des canaux de transport de charge de dispositifs additionnels (postiches) à couplage de charge s'étendant à côté des canaux 3 de la section parallèle. Ces canaux postiches peuvent être réalisés simultanément avec les autres registres de transport de charge, de sorte qu'il n'est pas nécessaire d'effectuer des étapes de processus supplémentaires Les courants de fuite peuvent être accrochés par les canaux postiches et, de la manière dont s'effectue le transport de charge dans les canaux 3, ils peuvent être transportés sous forme de paquets de charge vers une sortie 31 pour y être évacués ensuite Dans l'exemple de réalisation envisagé, les canaux 30 sont munis chacun d'un contact de sortie séparé 31 avec une diode de sortie correspondante, non représentée, à laquelle en fonctionnement, une tension peut être appliquée dans le sens inverse. Toutefois, il serait éventuellement possible de coupler les registres 30 aux registres série de sortie 5, de la même manière que les registres 3. Dans ce cas, les courants de fuite peuvent être évacués sous forme de paquets de charge à travers le registre 5 et le contact de sortie 7. Toutefois, étant donné qu'il est souvent inopportun que parmi les 12588 signaux comportant de l'information et prélevés sur le registre série de sortie, se présente un certain nombre de signaux ne comportant pas d'information, il est le plus souvent préférable que les canaux 30 soient munis d'une sortie séparée 32, comme dans l'exemple de réalisation envisagé. Pour l'obtention d'une bonne évacuation, la largeur de canaux a été choisie plus grande que celle des canaux 3 Une valeur spécifique pour la largeur des canaux 3 est 5/um par exemple, alors que pour les canaux 32, on a choisi une largeur comprise entre 20/um et 40/um. La figure 5 illustre des tensions d'horloge qui, en fonctionnement, sont appliquées à une mémoire SPS de la structure décrite ci-dessus et d'une largeur de 8 lignes (à titre d'exenple seulement), structure comportant un système à 10 phases dans la section parallèle. A travers un contact (non représenté sur les figures), une tension continue de -2,5 V est appliquée au substrat 1 Les tensions d'horloge a 1, 02, O TG O 1, O 2, 0 3 etc. varient entre O et 5 V, O et O S étant respectivement les tensions appliquées aux lignes d'horloge 14, 15 ainsi qu'aux électrodes impaires et paires du registre série d'entrée 4, O étant la tension TG appliquée à travers la ligne d'alimentation 29 des électrodes de transfert 11 ', 12 ' et Op, Op, Op étant les tensions d'horloge appliquées aux électrodes de la section parallèle. En présence des valeurs de tension indiquées, un signal est transféré à partir d'une première électrode vers une seconde électrode suivante si une tension de 5 V est appliquée à la seconde électrode Si, ensuite, la seconde électrode revient à O V, la charge reste stockée au-dessous de celle-ci grâce à la tension de -2,5 V qui est appliquée au substrat, de sorte que, même si une tension de OV est appliquée aux électrodes, il est induit au-dessous des électrodes une zone d'épuisement ayant une répartition de potentiel correspondante. A l'instant indiqué sur la figure 5, une ligne de paquets d'information est transférée par l'impulsion O p à partir de l'électrode de transfert 11 ', 12 ' vers le premier étage de la section parallèle En même temps, de nouvelle information est envoyée vers le registre série d'entrée 4 A l'instant t 1, le registre série 12588 d'entrée 4 est plein, c'est-à-dire que tous les emplacements à numéro d'ordre impair sont occupés A l'instant t 1, cette information est passée par l'impulsion O TG au-dessous de l'électrode 11 ', 12 ' et reste stockée au-dessous de l'électrode 11 ', 12 ' durant le temps ou le registre série d'entrée est à nouveau rempli jusqu'à ce que, à l'instant t 2, tous les emplacements pairs dans le registre série d'entrée soient occupés A l'instant t 2, cette information est transférée par l'impulsion O TG vers les emplacements encore inoccupés situés au-dessous de l'électrode de transfert 11 ', 12 ' Au-dessous de l'électrode 11 ', 12 ', une ligne complète se trouve alors remplie Dans la littérature, cette procédure est connue sous le nom de "entrelacement" En même temps, dans le système multiphase suivant l'électrode de transfert 11 ', 12 ', la ligne vide se trouve au-dessous de la paire suivante d'électrodes 11, 12 (appelée ci-après paire d'électrodes 10); au-dessous de la paire d'électrodes 110, 21 , 21 " reliée à la paire d'électrodes 10, il se trouve également des lignes vides Les lignes situées au-dessous des autres paires d'électrodes ( 2 à 10 ) sont pleines, c'est-à-dire remplies d'information. A l'instant t 3, l'impulsion de tension O (+ 5 V) est appliquée à la 1 re (ainsi qu'à la 11 eme la 21 me etc) paires d'électrodes dans la section parallèle, de sorte que la ligne de paquets d'information située audessous des électrodes de transfert 11 ', 12 ' est transférée vers la paire d'électrode 10 En même temps, les lignes ème ème ème situées audessous des 10, 20, 30 etc paires d'électrodes sont également avancées d'une place, de sorte que les lignes vides viennent se trouver alors audessous des 10 me, 20 ème ème etc paires d'électrodes. A l'instant t 4 la tension O est appliquée aux 10 eme, me, 30 eme paires d'électrodes, de sorte que les lignes pleines ème eme nem situées audessous des 9, 19 ', 29 ' paires d'électrodes sont avancées d'une place De cette façon, les lignes vides sont déplacées vers le haut Pour un choix adéquat de la fréquence du système multiphase, la rangée située audessous de la paire d'électrodes 1 peut être à nouveau vide lorsque la ligne située au-dessous de l'électrode de transfert 11 ', 12 ' est à nouveau pleine, de sorte que le processus entier peut être repris et que l'information peut être inscrite ligne par ligne dans la mémoire La figure 5 montre que les fréquences d'horloge fs et fp respectivement du registre série 4 et de la section parallèle sont liées par la relation: fp /N fs, N étant le nombre 3 de lignes parallèles. Dans des dispositifs du genre ici décrit ci-dessus, l'information est caractérisée par la présence ou l'absence d'une charge électrique dans des régions d'appauvrissement localement induite dans le corps semiconducteur Comme déjà précisé dans le préambule, ces puits de potentiel dans les régions d'appauvrissement se remplissent progessivement sous l'effet de courants de fuite Des recherches se trouvant à la base de l'invention ont démontré qu'à des températures de fonctionnement normales, supérieures à 40 'C, le courant de diffusion de porteurs de charge engendré dans la masse électriquement neutre du corps semiconducteur égale ou même dépasse en valeur le courant de fuite engendré dans les régions d'appauvrissement elles-mêmes Pour la compréhension des effets sur lesquels se base l'invention, on a représenté sur la figure 6 le profil du courant de division dans une coupe transversale schématique d'un dispositif à troiscanaux identiques 3 A une grande distance de la surface 2, le courant de diffusion, qui est engendré en majeure partie à l'arrière du corps semiconducteur 1, circule pratiquement à partir de la face inférieure vers la face supérieure Au- dessous des canaux 3, les lignes de courant aboutissent directement dans les canaux 3 Toutefois, au-dessous de l'oxyde d'isolement 8, les lignes de courant 34 deviennent dans le sens latéral vers l'emplacement le plus proche ou peut être recueillie une charge. Les porteurs de charge se trouvant au-dessous des bandes d'oxyde très étroites 8 b, au centre de la section parallèle, se répartissent uniformément sur les canaux 3 situés de part et d'autre des bandes 8, comme indiqué schématiquement par les flèches 35, 36 Le long du bord de la mémoire, les porteurs de charge se dirigeront tous à nouveau vers le même emplacement de mémoire, le plus proche (flèche 37) Comme cette contribution est fournie à partir d'une grande région, et que cette charge ne se déplace que dans une seule direction, la contribution marginale du courant de fuite est relativement grande La figure 7 représente schématiquement la valeur de la densité de courant de fuite en fonction de la distance qui sépare du bord deux cellules marginales (a et c) et une cellule centrale de la matrice, les cellules a et c étant contiguës, respectivement à gauche et à droite, au bord de la 12588 matrice ou se produit une grande densité de courant de fuite Les crêtes de courant beaucoup plus faibles se produisant au bord de la cellule b et aux bords intérieurs des cellules a et c, sont causés par la contribution latérale des bandes d'oxyde d'isolement 8 b. Sur les faces terminales de la mémoire ( à c 8 té des registres série d'entrée et de sortie), la densité de courant aura de la même valeur ou à peu près la même valeur qu'au bord de la section parallèle Toutefois, l'influence de la contribution apportée à travers le bord de la section parallèle est beaucoup plus grande que celle de la contribution apportée à travers les faces terminales de la mémoire. Cette dernière composante sera captée en majeure partie par le registre série d'entrée 4 et le registre série de sortie 5, et à la suite de la fréquence d'horloge série relativement élevée, elle n'apportera qu'une faible contribution au total du courant de fuite recueilli par paquet de charge Le courant de fuite qui entre dans la mémoire à travers le bord de la section parallèle sera capté en majeure partie par les registres extérieurs de la section parallèle Les signaux qui, dans la section parallèle, sont déplacés à travers les registres extérieurs 3, seront complétés de ce courant de fuite durant le temps de transport complet dans la section parallèle En même temps, à travers les faces terminales, le courant de fuite se répartit sur les autres lignes à inscrire, de sorte que la charge recueillie à la suite du courant de fuite, prédomine durant le transport dans la section parallèle. A titre illustratif, la figure 8 représente les signaux de sortie de 128 bits d'information qui avaient été entrés dans une mémoire SPS expérimentale de la structure décrite ci-dessus, mais sans registre 30 d'évacuation du courant de fuite Les 128 bits qui, à travers les registres parallèles pairs ou impairs, avaient été transportés vers le registre de sortie 5, étaient constitués essentiellement par de l'information " O ", sauf cinq " 1 " indiqué à titre de référence sur la figure 8 La température était de l'ordre de 950 C De la figure il ressort que les signaux qui sont transportés le long du bord de la section parallèle subissent un plus grand courant de fuite que les signaux transportés à travers des registres plus proches du centre de la section parallèle Pour un temps de retard de 10 ms, il s'avérait qu'au bord, la différence entre le " 1 " et le "s O " avait déjà diminué souvent jusqu' à une valeur indésirable Durant un temps de 12588 retard de 10 ms, le courant de fuite traversant les faces terminales du registre se répartit sur toutes les lignes du dispositif SPS, de sorte qu'il n'a pratiquement pas d'effet En formant les registres additionnels à côté de la section parallèle, comme dans l'exemple de réalisation envisagé, il est possible de réduire le niveau de courant de fuite dans les registres extérieurs de la section parallèle au même niveau ou pratiquement au même niveau que dans les registres centraux De préférence, la largeur des registres additionnels est choisie 3 à 5 fois plus grande que celle des registres 3, du fait que dans ce cas, il est possible de capter pratiquement tout le courant de diffusion latéral, comme il ressort de la figure 8. Le courant de fuite au centre de la section parallèle était compris entre 10-6 et 10-7 A/cm 2, à une température de l'ordre de 950 C Cela signifie qu'après un temps de retard de 10 ms, les emplacements de stockage ont été remplis d'environ 10 % de charge de fond Pour le traitement d'information numérique ce niveau est généralement assez faible Toutefois, en l'absence des canaux postiches , le courant de fuite a donné à peu près 50 % de charge de fond, ce qui est beaucoup trop pour distinguer le niveau " 1 " du niveau " 10 ". Les canaux postiches 30 ne sont situés, essentiellement, qu'à côté de la section parallèle Les registres série d'entrée 4 et de sortie 5 ne sont donc pas munis de canaux postiches, de sorte que la dissipation totale est à peine augmentée Pour chaque cellule, la dissipation est égale à f CV 2, f étant la fréquence d'horloge, C la capacité et V la valeur de l'excursion de tension Comme dans une mémoire à N registres parallèles, f = /N f (f = la fréquence dans le registre série), l'augmentation totale de la dissipation ne sera que de quelques pour-cent dans une mémoire à 256 colonnes et pour la largeur donnée des canaux postiches Par contre, s'il avait été nécessaire de former également des canaux postiches à côté des registres serie 4, 5, la dissipation totale serait pratiquement redoublée à la suite des fréquences d'horloge élevées des registres série. Dans plusieurs cas, il peut pourtant être avantageux de former des éléments d'évacuation du courant de fuite sur les faces terminales de la mémoire, par exemple, pour évacuer une charge parasitaire engendrée par ionisation par choc dans les circuits périphériques Toutefois, dans ce cas, il n'est pas nécessaire de former l'élément d'évacuation à très faible distance (de quelques /um) des registres série La figure 1 représente un tel élément d'évacuation 38, représenté par des lignes interrompues et situées en dehors de la région couverte par les électrodes d'horloge et leurs connexions d'alimentation ainsi que les lignes d'horloge 14, 15 L'élément d'évacuation 38 peut être constitué simplement par une zone superficielle de type N formant une jonction pn avec le substrat 1, jonction qui peut être polarisée dans le sens d'arrêt à travers la connexion 39 Il est également possible de former la zone 38 à c 8 té des canaux postiches 30 ou de la réaliser sous forme d'un anneau entourant la structure SPS. La figure 9 représente schématiquement en vue de dessus une variante de la structure SPS du premier exemple de réalisation Sur cette figure, on a représenté schématiquement le registre série d'entrée 4, le régistre serie de sortie 5, quelques registres parallèles 3 avec les bandes d'oxyde noyés intermédiaires 8 Parmi les électrodes d'horloge, seules quelques-unes sont indiquées par les références O 'p, 02 p etc de la section parallèle Sur p p' p " la droite de la section parallèle, d'une manière analogue à celle utilisée dans l'exemple de réalisation précédent, on a prévu un canal postiche 30 qui est séparé du registre extérieur 3 par une bande d'oxyde 32 d'une largeur de 2/um Sur la gauche, le canal postiche est divisé en deux canaux partiels 30 a et 30 b La largeur des bandes d'oxyde intermédiaires 32 a et 32 b est à nouveau de l'ordre de 2/um En fonctionnement, le registre postiche 30 a, dont la largeur correspond à la largeur du canal 30 prévu sur la droite de la section parallèle, captera à nouveau la plus grande partie du courant de fuite provenant du bord, courant de fuite qui peut être évacué à travers le contact de sortie 31 a Le registre postiche b, qui est muni, lui aussi, d'un contact de sortie séparé, est exposé sensiblement au même courant de fuite que les registres 3 Les signaux prélevés sur la sortie 31 b peuvent être utilisés comme référence (niveau " O ") lors de la lecture des signaux comportant de l'information et lus sur la sortie 7 du registre série de sortie De toute évidence, il est également pôssible de diviser de cette façon le registre postiche 30 prévu sur la droite de la section parallèle. Il sera évident que l'invention n'est nullement limitée aux exemples de réalisation ici décrits, mais que l'homme de l'art peut 12588 imaginer de nombreuses autres variantes sans sortir du cadre de l'invention. Ainsi, les types de conductivité des exemples de réalisation décrits peuvent être inversés En dehors des CCD à transport en surface, l'invention peut être appliquée avantageusement dans des CCD à transport dans la masse (becd par exemple) et dans des dispositifs de transport de charge du type à brigade de seaux (bbd). Au lieu d'un substrat homogène de type p, on peut utiliser aussi un corps semiconducteur sous forme d'une couche épitaxiale faiblement dopée de type p, surmontant un substrat (p+) plus fortement dopé, le niveau de courant de fuite se trouvant déjà notablement réduit à la suite du dopage plus fort du substrat. 12588 REVENDICATIONS 1 Dispositif à couplage de charge sous forme d'une mémoire SPS comportant un système appelé ci-après section parallèle formé à une surface d'un corps semiconducteur commun et constitué par des registres parallèles voisins formant une matrice de cellules de mémoire, registres qui sont couplés par leurs entrées à un registre série commun d'entrée pour l'entrée de l'information et par leurs sorties à un registre série commun de sortie pour la lecture de l'information, caractérisé en ce que dans le corps semiconducteur, le long du bord de la mémoire, sont définies deux régions superficielles pour l'évacuation de porteurs de charge parasitaires qui passent dans la mémoire à partir de la partie du corps semiconducteur entourant la mémoire, régions superficielles qui, essentiellement, ne s'étendent que le long du bord de la section parallèle et de part et d'autre de celle-ci, et en ce que lesdites régions superficielles sont séparées des registres extérieurs de la section parallèle par une distance qui, au plus, est environ égale à la distance comprise entre les registres de la section parallèle. 2 Dispositif à couplage de charges selon la revendication 1, caractérisé en ce que lesdites régions superficielles font partie de registres additionnels qui, dans le corps semiconducteur, s'étendent parallèlement aux registres de la section parallèle. 3 Dispositif à couplage de charge selon la revendication 2, caractérisé en ce que lesdits registres additionnels sont munis d'un contact de sortie séparé. 4 Dispositif à couplage de charge selon l'une quelconque des revendications 2 et 3, caractérisé en ce que la largeur des registres additionnels est supérieure à celle des registres de la section parallèle. Dispositif à couplage de charge selon l'une quelconque des revendications précédentes, caractérisé en ce qu'au moins l'un des registres extérieurs est muni d'une sortie séparée pour le prélèvement d'un signal de référence. 6 Dispositif à couplage de charge selon l'une quelconque des revendications précédentes, caractérisé en ce que dans le corps semiconducteur, sont définies d'autres régions superficielles servant à évacuer des courants de fuite, régions superficielles qui, dans le corps semiconducteur, s'étendent à côté des registres série et parallèlement à ceux-ci et qui sont séparées des registres série par une distance supérieure à la distance comprise entre les premières régions superficielles et les registres extérieurs de la section parallèle.