FR 2515405 A1 19830429 FR 8217802 A 19821025 La présente invention concerne le domaine des registres à décalage électroniques, et porte plus particuliè- rement sur un circuit comportant un élément de commutation et un inverseur qu'on peut utiliser pour construire un registre à décalage. Les transistors à effet de champ de structure métal- semiconducteur (TEC MES) sont connus au moins depuis le milieu des années 60 On connaît également des transistors à effet de champ de structure métal-semiconducteur (TEC MES) à l'arséniure de gallium (Ga As) et ceuxci sont décrits dans divers documents, comme l'ouvrage de S Y Liao, intitulé "Microwave Devices and Circuits", Prentice-Hall, Inc, pages 288-300. On connaît de façon générale différents types de registres à décalage et ceux-ci sont décrits dans la litté- rature technique Des registres à décalage dynamiques con- sistent fréquemment en circuits maître-esclave, dans lesquels les parties maître et esclave sont identiques et consistent en un élément de commutation et en un amplifica- teur inverseur, et dans lesquels la sortie de la partie maî- tre est l'entrée de la partie esclave On a montré qu'il était possible de réaliser des registres à décalage dynami- ques utilisant des transistors à effet de champ de structure métal-oxydesemiconducteur (TEC MOS), comme il ressort de l'ouvrage de R H Crawford, intitulé "VMDSEET in Circuit Design", McGraw-Hill, Inc, pages 107-112. Les registres à décalage à TEC MOS se sont avérés relativement rapides, mais il est souhaitable de rechercher constamment des cadences de décalage plus élevées Les regis- tre S à décalage utilisant des TEC MOS sont ralentis de deux manières Tout d'abord, les circuits qu'on utilise pour déca- ler l'information font intervenir plusieurs retard de porte par opération de décalage Secondement, les TEC MOS sont, par nature, des dispositifs plus lents que d'autres éléments de commutation électroniques, comme les TEC MES, à cause des phénomènes de stockage de charge qui sont associés à l'oxyde de surface Si O 2 de ces TEC MOS. Par conséquent, du fait que les TEC MES, les registres à décalage à TEC MES, et d'autres circuits logi- ques réalisés avec des TEC MES, sont par nature beaucoup plus rapides que leurs équivalents à TEC MOS, on a tenté de réaliser certains circuits numériques rapides à TEC MES, ne nécessitant l'utilisation d'aucun TEC MOS pour assurer une commutation correcte Cependant, du fait que les TEC MES ne peuvent pas normalement être maintenus dans un état à basse impédance pour les deux niveaux logiques "'1 " et "O" sans polariser en sens direct la grille du TEC MES, ces dispositifs n'ont pas pu être utilisés en tant que disposi- tifs de commutation d'entrée pour des registres à décalage à TEC MES, dans les conditions de polarisation en sens direct, car ils introduisent des erreurs indésirables dans les opérations de décalage des circuits Ainsi, les regis- tres à décalage à TEC MES de l'art antérieur exigent norma- lement l'utilisation d'un dispositif de commutation d'entrée à TEC MOS ou analogue, pour atténuer la difficulté précitée. Cependant, la limitation de vitesse inhérente aux disposi- tifs TEC MOS est alors imposée à l'ensemble des circuits à TEC MES restants qui forment le registre à décalage. L'invention a pour but de résoudre le problème indiqué ci-dessus des registres à décalage de l'art anté- rieur, et de procurer un circuit électronique qu'on puisse utiliser pour réaliser des registres à décalage ayant des cadences de décalage plus élevées. L'invention a également pour but de procurer un circuit à registre à décalage utilisant des TEC MES. Pour parvenir à ces buts tout en supprimant la majorité, sinon la totalité, des inconvénients de l'art antérieur décrits ci-dessus, l'invention procure un circuit électronique qui utilise un dispositif de commutation d'en- trée à TEC MES et elle résout simultanément les problèmes de polarisation en sens direct et de conduction de courant qui étaient associés précédemment à l'utilisation de dispo- sitifs de commutation d'entrée à TEC MES dans ces registres à décalage à TEC MES, comme indiqué ci-dessus Le principe caractéristique de l'invention réside dans un élément logi- que inverseur dont l'entrée est commutée par un élément de commutation à TEC MES Un circuit d'horloge fait varier périodiquement l'impédance drainsource de l'élément de commutation à TEC MES Un potentiel d'entrée est appliqué à l'élément logique inverseur lorsque le circuit d'horloge commute périodiquement le TEC MES à l'état conducteur, et l'élément logique inverseur inverse le potentiel qui lui est appliqué Ce circuit électronique forme l'élément de base au moyen duquel on réalise des circuits de registre à décalage ayant des cadences de décalage s'élevant jusqu'à 10 G Hz. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux-dessins annexés sur lesquels: la figure 1 est un schéma synoptique d'un circuit électronique conforme à un mode de réalisation de l'inven- tion; la figure 2 est un schéma développé d'un registre à décalage utilisant le circuit électronique du mode de réalisation de l'invention qui est représenté sur la figure 1.; et la figure 3 est un diagramme séquentiel relatif au registre à décalage représenté sur la figure 2. Comme on le sait, on peut construire un registre à décalage au moyen d'un nombre quelconque d'étages assem- blés en cascade La figure 1 montre un circuit électronique qui est le composant de base de chaque étage d'un registre à décalage L'électrode de grille d'un élément de commuta- tion à TEC MES 10 est connectée à un circuit d'horloge 15, et son électrode de source est connectée à un élément logi- que inverseur 18. Le circuit d'horloge 15 fournit un signal consis- tant en un potentiel électrique oscillant qui a de façon générale la forme d'une onde carrée On peut utiliser d'autres formes de signaux lorsque l'application l'exige. L'élément logique inverseur 18 est conçu de façon à inverser le niveau logique qui lui est appliqué, quel que soit ce niveau Par exemple, si un niveau logique O est appliqué sur son électrode d'entrée, il produit un niveau lugique de sor- tie 1 Un niveau logique d'entrée 1 donne un niveau logique de sortie 0. La figure 2 montre le schéma développé d'un étage d'un registre à décalage conforme à l'invention L'étage de registre à décalage comprend un circuit ma Utre 20 et un cir- cuit esclave 25, chacun d'eux étant encadré par des lignes en tirets La sortie du circuit mattre 20 est connectée à l'entrée du circuit esclave 25 au point C Chaque circuit 20 et 25 comprend à la fois un élément de commutation attaqué par un signal d'horloge et un inverseur Le signal d'entrée de chaque circuit est appliqué à l'élément de commutation. Le signal de sortie de l'élément de commutation est appliqué à l'inverseur et le signal de sortie de l'inverseur est appliqué au circuit suivant, comme le montre la figure 2 et comme il est décrit ci-dessous de façon plus détaillée. Plus précisément, l'entrée du circuit maître 20 est connectée au drain d'un premier TEC MES Tl La grille du premier TEC MES Tl est connectée de façon à recevoir un pre- mier signal d'horloge CK 1, qui oscille de façon caractéris- tique entre des niveaux de tension de -1 V et -3 V La source du premier TEC MES Tl est connectée à un point B à la grille d'un second TEC MES T 2, et elle est connectée à la masse par l'intermédiaire d'un premier condensateur Cl Le premier TEC MES Tl fait fonction d'élément de commutation pour le circuit maÂtre 20, La source du second TEC MES T 2 est connectée à la masse Le drain du second TEC MES T 2 est également connecté à la grille et à la source d'un troisième TEC MES T 3 Le. drain du troisième TEC MES T 3 estconnecté à une source de potentiel continu V 1 qui fournit 1,5 V Le drain du second TEC MES T 2 est également connecté à l'anode d'une première diode Dl La cathode de la première diode Dl est connectée à l'anode d'une seconde diode D 2. Une source de potentiel continu V 2, fournissant -3 V, est connectée à la grille et à la source d'un quatriè- me TEC MES T 4 Le drain du quatrième TEC MES T 4 est connecté à la cathode de la seconde diode D 2 La cathode de la diode D 2 représente la sortie du circuit ma Utre 20 et elle est connectée au circuit esclave 25 au point C. Les second, troisième et quatrième TEC MES T 2, T 3 et T 4, ainsi que les diodes Dl et D 2 et le condensateur Cl forment conjointement l'inverseur du circuit maître 20. L'inverseur a pour fonction d'inverser l'état logique du signal au point B, et on peut encore l'appeler élément logi- que NON. Le circuit esclave 25 est identique au circuit mattre 20, à l'exception du fait que la grille du cinquième TEC MES T 5 est connectée de façon à recevoir un second signal d'horloge CK 2 qui oscille à la m 8 me fréquence que le premier signal d'horloge CK 1, mais en étant déphasé de 1800 par rapport à lui Les sixième, septième et huitième TEC MES T 6, T 7 et T 8, ainsi que les troisième et quatrième diodes D 3 et D 4 et le second condensateur C 2 constituent l'inverseur du circuit esclave 25. Les deux TEC MES Tl et T 5 ont soit une densité d'ions donneurs plus élevée, soit un canal de conduction plus épais que les TEC MES inverseurs On peut réaliser ceci respectivement par implantation ionique sélective ou par attaque de la région de grille Cette différence de fabrication donne à chaque TEC MES de commutation T 1 et T 5 une tension de pincement de -2 V, alors que cette tension est de -1 V pour les autres TEC MES, et elle donne à chaque TEC MES de commutation T 1 et T 5 la possibilité de faire circuler un courant élevé, pour charger les condensateurs respectifs Cl et C 2 sans 8 tre amené dans un état à haute impédance (état saturé). On peut décrire le fonctionnement de l'étage de registre à décalage en considérant la figure 3, qui montre les formes des signaux d'horloge CK 1 et CK 2, ainsi que la forme du signal présent au noeud A, qui provient de l'étage de registre à décalage précédent ou d'un générateur de signal (non représenté) Le signal de sortie VE est appliqué à l'étage suivant du registre à décalage. Si VA et VB sont à l'origine à O V, VC est à -1 V, du fait que ceci est l'état logique inverse de V VD est au mêime potentiel que Vy, du fait que le signal CK 2 a fait passer T 5 à l'état conducteur au cours de l'un de ses cycles passés, ce qui a eu pour effet d'égaliser prati- quement les potentiels en VC et VD VE est alors l'inverse de VD, soit O V Les cycles suivants des deux signaux d'horloge ne produisent aucun changement de l'état de l'un ou l'autre des TEC MES de commutation T 1 ou T 5, du fait que VA = V Bet Vc = VD. A un certain instant, le potentiel de VA passe de 0 à -1 V, comme le montre la figure 3, à cause d'un signal continu à -1 V qui est appliqué au noeud A Si, à ce moment, CK 1 = -3 V, Tl sera polarisé à l'état bloqué et VB demeurera inchangé Lorsque CK 1 change d'état et passe à -1 V, T 1 est polarisé à l'état conducteur et VB passe à -1 V L'inverseur du circuit maître 20 fait passer VC à O V Par conséquent, VC sera à O V très peu de temps après le passage de CK 1 à -1 V. Pendant que CK 1 demeure à -1 V, VD demeure inchan- gé, du fait que CK 2 est à -3 V et que T 5 demeure polarisé à l'état bloqué Cependant, lorsque CK 1 passe à -3 V, CK 2 passe à -i V, ce qui polarise T 5 à l'état conducteur et fait passer VD à O V L'inverseur du circuit esclave 25 fait passer VE à -1 V, c'est-à-dire l'inverse de VD Du fait qu'à nouveau VA VB et VC a VD, aucun autre changement ne se produira pendant les cycles d'horloge suivants. Si le signal d'entrée retourne à O V lorsque CK 1 -3 V, VB demeure à -1 V jusqu'à ce que CK 1 passe à -1 V A ce moment, T 1 serait polarisé à l'état conducteur, ce qui aurait pour effet de faire passer VB à O V et de faire passer VC à -1 V VD demeurerait à O V jusqu'à ce que CK 2 passe à -1 V et jusqu'à ce que T 5 devienne conducteur VD passerait à -1 V et ferait retourner VE à O V Aucun déca- lage supplémentaire ne se produirait jusqu'à ce que VA change d'état, du fait que VA serait égal à VB et VC serait égal à VD- L'explication précédente montre clairement que le circuit de la figure 2 accomplit la fonction normale d'un registre à décalage, qui consiste à faire en sorte que la sortie prenne l'état logique de l'entrée et change ensuite d'état un cycle d'horloge complet après un changement d'état de l'entrée. La fréquence d'horloge de CK? et CK 2 a une limite supérieure qui est déterminée par le temps de charge des condensateurs Cl et C 2, et une limite inférieure qui est déterminée par les fuites des condensateurs dans les TEC MES de commutation TI et T 5, lorsqu'ils sont bloqués, et par le courant de fuite faible qui circule dans les TEC MES T 2 et T 6 Lorsque le circuit décrit ci-dessus est réalisé sous la forme d'un circuit intégré, il propage l'information avec seulement deux retards de porte par opération de décalage. Les TEC MES 10 et Tl à T 8 sont tous des disposi- tifs à-l'arséniure de gallium à appauvrissement et à canal n On entend par dispositif à appauvrissement un dispositif qui est conducteur au repos en présence d'une tension de grille égale à zéro, une tension de seuil négative étant nécessaire pour bloquer ce dispositif. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Circuit électronique caractérisé en ce qu'il comprend: (a) un élément logique inverseur ( 18) ayant un niveau logique haut d'une première tension et un niveau logique bas d'une seconde tension; (b) un élément de commu- tation à transistor à effet de champ de structure métal- semiconducteur (TEC MES) dont l'électrode de source est connectée à l'entrée de l'élément logique inverseur ( 18) et (c) un circuit d'horloge ( 15) destiné à faire varier périodiquement l'impédance drain-source de l'élément de commutation à TEC MES; et en ce que le potentiel électrique de la grille de l'élément de commutation à TEC MES est infé- rieur aux première et seconde tensions correspondant aux niveaux logiques de l'élément inverseur ( 18). 2 Circuit électronique selon la revendication 1, caractérisé en ce que l'élément de commutation à TEC MES ( 10) est un TEC MES à l'arséniure de gallium et le circuit électronique est réalisé sous la forme d'un circuit intégré. 3 Circuit électronique selon la revendication 1, caractérisé en ce que le circuit d'horloge ( 15) génère un signal de potentiel électrique oscillant se présentant de façon générale sous la forme d'une onde carrée. 4 Circuit électronique selon la revendication 3, caractérisé en ce que le circuit d'horloge ( 15) est connec- té à la grille de l'élément de commutation à TEC MES ( 10) de façon à commuter périodiquement ce dernier à l'état con- ducteur et à l'état bloqué. Circuit électronique selon la revendication 4, caractérisé en ce que le signal que produit le circuit d'horloge ( 15) oscille entre -1 et -3 V; le niveau logique haut est de O V et le niveau logique bas est de -1 V; et la tension de pincement de l'élément de commutation à TEC MES ( 10) est approximativement de -2 V. 6 Circuit électronique selon la revendication 1, caractérisé en ce que l'élément logi- que inverseur comprend: (a) un premier TEC MES (T 3) dont le drain est connecté à une source de potentiel électrique et dont l'électrode de source est connectée à sa grille; (b) un second TEC MES (T 2) dont le drain est connecté à l'électrode de source du premier TEC MES (T 3) et dont l'électrode de source est connectée à la masse; (c) un troi- sième TEC MES (T 4) dont la grille et l'électrode de source sont connectées à une source de potentiel électrique ayant une polarité négative; et (d) plusieurs diodes (Dl, D 2) connectées en série, avec l'anode de la première diode (Dl) connectée au drain du second TEC MES (T 2) et la cathode de la dernière diode (D 2) connectée au drain du troisième TEC MES (T 4); et en ce que la grille du second TEC MES (T 2) est l'électrode d'entrée de l'élément logique inverseur tan- dis que le drain du troisième TEC MES (T 4) est l'électrode de sortie de l'élément logique inverseur. 7 Circuit électronique selon la revendication 1, caractérisé en ce qu'il comprend en outre un second circuit électronique identique ( 25), dans lequel la sortie de l'élément logique inverseur du premier circuit électronique ( 20) est connectée à l'électrode de drain de l'élément de commutation à TEC MES ( 15) du second circuit électronique; et dans lequel l'impédance drain source de l'élément de commutation à TEC MES ( 15) du second circuit électronique est soumise à une variation à la même fréquence que celle relative au premier circuit électronique, mais avec un déphasage de 1800 par rapport à celle-ci.