FR 2518778 A1 19830624 FR 8220641 A 19821209 la présente invention concerne une machine à comman- de par programme enregistré comprenant au moins trois réseaux logiques comportant chacun un registre d'entrée et un registre de sortie, l'un des registres de sortie comportant une zone de bits qui comprend au moins des première, seconde et troisième sous-sections ayant respectivement M, k et j bits, un circuit d'horloge capable de définir au moins deux cycles d'horloge, et le premier cycle d'horloge du circuit d'horloge ( 2) étant utilisé pour l'application d'un signal d'horloge aux registres de sortie sur une phase d'un cycle d'horloge. le document IEE International Solid State Circuit Conference, 18-20 février 1981, vendredi 20 février, FAM 16 5 décrit l'utilisation de circuits entre des bascules mattre et esclave pour permettre d'utiliser des réseaux logiques program- m 6 S (RLP) de taille réduite dans des microprocesseurs pour remplir la fonction des RELP de taille relativement grande de l'art antérieur Ce document décrit également la réalisation d'une structure de commande de RLP hiérarchisée pour des mi- croprocesseurs. Dans le document précédent, la transmission sélecti- ve d'impulsions d'horloge appliquées au registre d'entrée d'un RLP, en particulier lorsque cette transmission s'effectue sous la commande d'un autre RLP, permet à un RLP d'une taille don- née de coordonner un répertoire d'actions relativement enrichi. Ce document décrit également l'application sélective de don- nées à un registre d'entrée d'un RLP sous la commande d'un second RIP On a montré que des structures du type décrit per- mettaient, entre autres, une réduction de 25 % de l'aire occu- pée par un RL Po Cepèn-dant, l'aire occupée à-la surface de pu- ces de circuit intégré est continuellement une question pri- mordiale Par conséquent, le concepteur dezcircuits intégrés est confronté au problème constant qui consiste à réaliser des nombres croissants de fonctions avec de moins en moins d'aire occupée à la surface de la puce. Le problème est résolu conformément à l'invention par une machine à commande par programme enregistré qui com- prend un circuit destiné à appliquer les bits de la première sous-section à des bornes d'entrée sélectionnées de chaque registre parmi deux des registres d'entrée, des second et troisième circuits de portes destinés à appliquer sélective- ment les bits sur les bornes d'entrée sélectionnées pendant une autre phase du cycle d'horloge ( 01)' les second et troi- sième circuits de porte fonctionnant respectivement sous la dépendance des bits des seconde et troisième sous-sections. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: - la figure 1 montre une représentation schématique d'une seule puce de semiconducteur dans laquelle est défini un microprocesseur; Ia figure 2 montre une représentation schématique d'une structure de RLP hiérarchisée conforme à un mode de réalisation de l'invention; Ia figure 3 montre une représentation schématique d'une partie de la structure de la figure 2; et la figure 4 montre une représentation schématique des données contenues dans un RIP représentatif conforme au mode de réalisation de la figure 2. La figure 1 montre de façon schématique un micro- processeur 10 en circuit intégré à semiconducteur Le micro- processeur présente une organisation qui comprend une partie de RLP, 11, une partie de commande 12 et une partie de voies de données 13 On envisage ici l'organisation de la partie de RLP et de la partie de commande du microprocesseur, ainsi que la manière selon laquelle cette organisation commande le fonctionnement du microprocesseur. Ia figure 2 montre une partie d'un microprocesseur 20, encadrée en trait mixte, et une mémoire 21 externe au mi- croprocesseur Le microprocesseur comprend un RLP PRINCIPAL 23, un RLP PRELEVEMENT 24, un RLP ARITHMETIQUE 25, et un RLP MACRO 26 Le RLP 24 est associé à des registres d'utilisateur , 31, 32 37 et à des séparateurs à trois états associés 38 i Le RLP 25 est associé à une unité arithmétique et logique Le microprocesseur comprend également deux registres tem- poraires 41 et 42 et un bus de données 43 commandés par le RIP Les entrées et sorties (E/S) de données et de commande sont respectivement désignées par les références 44 et 45. Chaque RLP comprend un décodeur et une mémoire mor- te, avec des registres d'entrée et de sortie respectifs asso- ciés Plus précisément, le RLP 23 comprend un décodeur 50, une mémoire morte 51 et des registres d'entrée et de sortie associés portant respectivement les références 52 et 53 le RLP 24 comprend un décodeur 60, une mémoire morte 61, un re- gistre d'entrée 62 (A et B) et un registre de sortie 63 De façon similaire, le RLP 25 comprend un décodeur 70, une mémoi- re morte 71, un registre d'entrée 72 et un registre de sortie 73 Le RLP 26 comprend un décodeur 80, une mémoire morte 81, un registre d'entrée 82 et un registre de sortie 83. Les sorties du RLP PRINCIPAL 23 sont connectées aux entrées des RIP 24, 25 et 26 pour coordonner le fonctionnement de ces derniers Plus précisément, le registre de sortie 53 du RLP 23 comporte un certain nombre de zones de sortie ayant différents nombres de bits, comme on l'envisagera ci-après de façon plus complète en relation avec la figure 3 Ces diffé- rentes zones sont appliquées à des lignes de sortie à un seul bit et à plusieurs bits qui sont représentées par les lignes , 91, 92, 93 et 94 La ligne 90 représente une zone de sor- tie à un seul bit et elle est connectée à une entrée d'un circuit ET 95 Une horloge (non représentée) est connectée à une autre entrée du circuit 95 de manière à appliquer une impulsion d'horloge 01 On adoptera la convention selon la- quelle les impulsions d'horloge 01 et 02 sont respectivement appliquées aux registres d'entrée et de sortie d'un RLP la sortie du circuit ET 95 est connectée à l'entrée d'horloge du registre 82 du RLP 26. la ligne 91 (à plusieurs bits) se divise en lignes 91 A et 91 B La ligne 91 A est connectée aux entrées (données) du registre 82 du RLP 26 la ligne 91 B est connectées auxen- trées (données) du registre 62 B du RLP 24 le registre 62 est représenté ici en deux parties, 62 A et 62 B, pour représenter la condition qui consiste en ce que les bits de données de chacune des deux parties peuvent etre bloqués (ou transmis par un signal d'horloge) de façon indépendante, comme il est envisagé ci-après de façon plus complète La ligne 92 est con- nectée à une entrée d'un circuit ET 100 L'horloge est connec- tée à une autre entrée du circuit ET 100 pour appliquer une impulsion 01, comme indiqué la sortie du circuit ET 100 est connectée à l'entrée (horloge) du registre 62 B la ligne 93 est connectée au registre d'entrée 72 du RIP 25 On peut ain- si voir que le RLP PRINCIPAL 23 applique ses signaux de sortie aux trois autres RLP représentés sur la figure 2, et les si- gnaux de sortie correspondant à la ligne -91 sont appliqués sélectivement à l'un ou l'autre des RLP 24 ou 26, ou aux deux, pour accomplir un nombre d'actions exigées avec un RIP relati- vement petit. le RLP PRINCIPAL coordonne le fonctionnement con- joint d'ensemble des RIP restants dans le mode de réalisation représenté à titre d'exemple sur la figure 2, sous la dépen- dance de codes d'opérations (instructions) qui sont appliqués soit par l'entrée/sortie 44, par l'intermédiaire de la ligne 103, soit par le RLP MACRO 26, par l'intermédiaire de la ligne et de l'entrée/sortie de commande 45 L'entrée/sortie de commande fonctionne elle-même sous la dépendance de l'entrée de commande CI, provenant du registre de sortie 83 du RP 26 la ligne 111 représente des connexions d'une zone à plusieurs bits entre l'entrée/sortie de commande 45 et la mémoire 21, qu'on utilise pour commander la mémoire la zone à plusieurs bits représentée par la ligne 110 est connectée entre l'entrée/ sortie de commande 45 et le registre 83 la ligne 113 connecte la mémoire 21 et l'entrée/sortie 44 et représente une zone à plusieurs bits (adresse et données), comme il est courant dans les microprocesseurs. Les RLP 23, 24 et 25 sont mutuellement interconnec- tés Par exemple, le registre de sortie du RLP 25 est conçu de façon à appliquer des signaux de sortie au registre d'entrée 52 du RLP 23, comme il est représenté par la ligne 112 De plus, le registre de sortie 63 du RLP 24 est conçu de façon à appliquer des bits de sortie uniques aux entrées de circuits ET 117 et 118, comme le représentent respectivement les lignes 119 et 120 l'horloge est connectée de façon à appliquer des impulsions 01 à l'autre entrée de chacun de ces circuits ET. les sorties des circuits ET 117 et 118 sont respectivement con- nectées aux entrées d'horloge des registres 52 et 72 Ainsi, les divers RLP sont interconnectés de façon à réagir à des signaux pour s'activer mutuellement et pour signaler l'achève- ment des taches (procédure d'établissement de liaison) - Chaque RLP a au moins une tâche spécifique et les différents RLP coopèrent de façon à accomplir un traitement d'information composé par un certain nombre de taches spécifi- ques exécutées de façon coordonnée Par exemple, le RTP ARITH- METIQUE, commande des fonctions arithmétiques Dans ce but, cinq sorties du registre de sortie 73 du RLP 25 sont connec- 3 Q tées aux cinq entrées de données du registre 125 Les sorties du registre 125 sont connectées aux entrées de l'unité arith- métique et logique (UAL) 40, ce qui est représenté par la li- gne 126 L'UAL 40 accomplit des fonctions ET, OU, ADDITION, SOUSTRACTION, et CALCUL DU COMPIEMENT Une sortie à un seul bit du registre 73 du RLP 25 est connectée à:une entrée d'un 2518778 - circuit ET 127 dont l'autre entrée reçoit une impulsion 01 provenant de l'horlogeo La sortie du circuit ET 127 est con- nectée au registre 125 pbur charger dans ce dernier un code de fonction d'UAL particulier. Des sorties du registre 73 sont connectées à un ré- seau de bascules esclaves 130 qui fonctionne pendant une phase d'horloge 01 ' comme il est indiquée Les sorties du réseau de bascules 130 sont appliquées à des entrées de commande de re- gistres temporaires 41 et 42 Le bus de données 43 est égale- ment connecté à des entrées de données des registres 41 et 42 Les sorties des registres 41 et 42 sont connectées à l'UAL le RLP ARITEHMETIQUE 25 est ainsi interconnecté'de façon à transférer des données du bus de données vers les registres 41 et 42 et des registres 41 et 42 vers 'UAL 40, et de façon à déterminer, par l'intermédiaire du registre 125, une opéra- tion parmi cinq opérations différentes qui doit 9 tre accomplie sur les données ainsi transférées le résultat (à plusieurs bits) de l'opération est appliqué au bus de données 43-par la ligne 131 La ligne 131 est connectée à une entrée du sépara- teur à trois états 132, dont la sortie est connectée au bus de données le dispositif 132 est actionné par un signal de sortie provenant d'une bascule esclave 133 Les signaux d'en- trée appliqués à la bascule 133 proviennent du registre 73 et de l'horloge pendant une phase 01, comme indiqué. Le RIP PRELEVEMENT 24 transfère des données sélec- tionnées vers le bus de données pour leur enregistrement tem- poraire dans les registres temporaires 41 et 42, sous la com- mande du RILP 25, Ces données peuvent provenir de la mémoire 21 ou des registres d'1 utilisateur 30-37, dans le mode-de réa- lisation considéré Les registres d'utilisateur 30-37 sont emplis avec des données qui sont appliquées sur l'entrée (à plusieurs bits) 134, d'une manière bien connue Pour réaliser ici des opérations de prélèvement de données, des sorties de l'entrée/sortie de données 44 sont connectées à des entrées du registre d'entrée 62 A du RIP 24, comme il est représenté par la ligne 135 Une sortie à un seul bit de l'entrée/sortie de données 44 est connectée à une entrée du circuit ET 136. L'autre entrée du circuit ET 136 est connectée à l'horloge, pour recevoir des impulsions d'horloge 1 La sortie du cir- cuit ET 136 est connectée aux entrées d'horloge du registre d'entrée 62 A et au réseau de bascules esclaves 137, pour lui appliquer des impulsions d'horloge 01 Le registre de sortie 63 du RLP 24 applique une zone de bits de sortie aux entrées du réseau de bascules esclaves 137 et ces bits sont enregistrés dans les bascules sur une phase d'horloge 02 i comme il est indiqué sur la figure Si le réseau de bascules 137 est chargé dans la phase 01 immédiatement suivante, il actionne les sé- parateurs à trois états 38 i de façon à appliquer le contenu d'un registre d'utilisateur sélectionné ( 30-37) au bus 43, en vue du transfert vers un registre temporaire ( 41 ou 42) On notera qu'on utilise autant de séparateurs 38 i qu'il y a de bits sur le bus de données Les données transférées pour le traitement sous la commande du RLP 25 sont ramenées vers un registre d'utilisateur sélectionné par le RLP 24, par l'inter- médiaire du bus de données 43 et de la ligne 134. Le RLP MACRO 26 applique une séquence d'instructions au RLP PRINCIPAL 23 par l'intermédiaire de l'entrée/sortie de commande 45, sous l'effet d'un signal provenant du RLIP PRIN- CIPAL 23 par la ligne 91, si le circuit ET 95 est validé par un signal présent sur la ligne 90 On peut donc se représenter le RIP 26 comme une source de sous-programmes d'instructions successives auxquelles le RIP 23 réagit en coordonnant les opérations de prélèvement et les opérations arithmétiques. Les divers RLP ont des boucles de réaction caracté- ristiques de RIP, de façon que chaque état successif du RIP soit fonction de l'état précédent Les boucles de réaction sont représentées par la ligne 94 dans le RLP 93 et par les lignes 140, 141 et 143 dans les RIP respectifs 24, 25 et 26. On suppose arbitrairement que le fonctionnement con- sidéré à titre d'exemple commence sur un cycle d'horloge O X et, à ce moment, on suppose que le RIP PRINCIPAL 23 reçoit un signal d'entrée valide (code d'opération) provenant de l'entrée/sortie de commande 45 (restauration) ou de l'entrée/ sortie de données 44 A la phase 02 immédiatement suivante, le RIP 23 émet un ordre vers le RLP MACRO 26 A la phase 01 immédiatement suivante, le RLP PRINCIPAL attend et le RLP MACRO reçoit l'ordre Le RLP MACRO applique un ordre au RLP PRINCIPAL à la phase 02 suivante. Au début du troisième cycle de fonctionnement, le RLP PRINCIPAL enregistre dans ses bascules l'ordre émis par le RIP MACRO pendant une phase 01 ' Pendant la phase 02 suivan- te, le RIP PRINCIPAL applique des ordres de sortie valides aux RIP PRELEVEMENT et ARITHMETIQUE. Les RLP PREIEVEMENT et ARITHMETIQUE reçoivent des ordres d'entrée valides pendant la phase 01 du quatrième cy- cle de fonctionnement Pendant la phase 02 suivante, le RIP PREIEVEMENT valide le premier registre d'utilisateur sélection- né ( 30-37), le RLP ARITHMETIQUE valide le premier registre temporaire ( 41 ou 42) pour la réception de données provenant du bus et le RIP PRINCIPAL émet les seconds ordres valides. Des signaux d'établissement de liaison (confirmation de la va- lidité des données) sont appliqués aux circuits ET 118 et 100 des RIP respectifs 25 et 24. Pendant la phase 01 suivante, les RLP PREIEVEMENT et ARITIMETIQUE reçoivent les seconds ordres -d'entrée, vali- des Pendant la phase 02 suivante, le RLP PREIEVEMENT valide le second registre d'utilisateur sélectionné- le RIP ARITHME- TIQUE valide le second registre temporaire pour la réception de données provenant du bus et il confirme la validité des données pendant ce cycle. Pendant la phase 02 suivante, l'UAL applique des signaux de sortie valides au bus par l'intermédiaire du sépa- rateur à trois états 132 et le RIP PREIEVEMENT charge dans le registre d'utilisateur les données provenant du bus sélection- né la ligne 110 allant du RLP MACRO ( 26) vers l'entrée/sortie i de commande 45 valide/invalide les codes d'opération prove- nant de l'entrée/sortie de données 44 Aussi longtemps que le RIP MACRO contient des ordres supplémentaires pour le RLP PRINCIP Al, la machine séquentielle retourne au cycle-3 à la fin de l'exécution de chaque ordre Lorsque le RLP MACRO dé- termine qu'il ne contient plus d'ordres à donner au REP PRIN- CIPAL, il valide à nouveau les codes d'opération provenant de l'entrée/sortie, par l'intermédiaire de la ligne CI Le RLP PRINCIPAL retourne alors au cycle I au lieu du cycle 3, dans le tableau I Le fonctionnement considéré à titre d'exemple est maintenant terminé et il est résumé par le tableau sui- vant. Tableau I Cycle Phase Action Àf $ 1 Le RLP PRINCIPAL reçoit le premier code d'opération valide à partir de l'entrée/sortie de commande 45. 02 Le RLP PRINCIPAL émet un ordre vers le RLP ________ MACRO. 2 1 e RLP PRINCIPAL attend Le RIP MACRO reçoit l'ordre 62 Le RLP MACRO émet l'ordre vers le RLP PRINCIPAL 3 01 Le RIP PRINCIPAL charge l'ordre provenant du Rz P MACRO. 02 Le RLP PRINCIPAL applique des ordres de sortie valides aux RLP PRELEVEMENT et ARITHMETIQUE. 4 01 Les'RLP PRELEVEMENT et ARITIHMETIQUE ont un ordre d'entrée valide. 02 Le RHP PRELEVEMENT valide le premier registre d'utilisateur sélectionné; le RLP ARITHMETIQUE valide le premier registre temporaire pour la réception de données à partir du bus-; le RIP PRINCIPAL émet les seconds ordres valides; confirmation de la validité des données. 01 Les RIP PRELEVEMEINT et ARITHMETIQUE reçoivent le second ordre d'entrée valide. 02 Le RLP PRELEVEMENT valide le second registre d'utilisateur sélectionné Le RLP ARITHMETIQUE valide le second registre temporaire pour la réception de données à partir du bus; confir- mation de la validité des données. 25.18778 La figure 3 montre une représentation schématique du RLP PRINOIPAL avec, à titre d'exemple, 14 bits de sortie pro- venant du registre de sortie 53 de la mémoire morte 51 Les bits sont organisés en zones de six, six, un et un et ils sont appliqués de la manière représentée par les lignes respectives 94, 91, 90 et 92, comme le montre la figure Il est important de noter que six bits sont appliqués à la ligne 91 et ensuite aux deux lignes 91 A et 91 B allant respectivement vers les RLP MACRO et PREIEVEMENT Cependant, les six bits sont acheminés sous la dépendance des bits présents sur les lignes 90 et 92. Par exemple, si la ligne 90 est à l'état haut (état binaire " 1 "), le circuit ET 95 est validé et les six bits présents sur la ligne 91 A sont appliqués sous l'effet de signaux d'horloge au registre d'entrée 82 du RIP MACRO 26 Si au contraire, la ligne 92 était à l'état haut, le circuit ET 100 serait validé sur la phase 01 suivante et les six bits seraient appliqués par des signaux d'horloge au registre d'entrée 62 B du RIP 24. Si la ligne 90 et la ligne 92 sont à l'état bas (états binai- res " O "), les six bits ne sont appliqués ni au RLP MACRO ni au RLP PRELEVEMENT Il faut bien voir que les six bits (ou une seule zone de bits) sur la ligne 91 sont appliqués par des impulsions d'bhorloge à l'un ou l'autre des RIP MACRO et PREIE- VEMENT, ou aux deux ou à aucun d'eux, sous la dépendance des codes 1-0, 0-1, 1-1 ou 0-0 sur les lignes 90 et 92. Cycle Phase Action 6 01 les registres temporaires appliquent les données d'entrée à l'UAL. 02 L'UAL applique des données de sortie vali- des au bus; le RLP PRELEVEMENT charge dans le registre d'utilisation les données pro- venant du bus. J, Le fonctionnement considéré à titre d'exemple est obtenu avec 14 bits de sortie au lieu de 18 bits de sortie comme il aurait été nécessaire avec une structure de l'art antérieur ne comportant pas la possibilité d'appliquer sélec- tivement la m 4 me zone de bits à plusieurs registres d'entrée. On parvient à une-réduction du nombre de lignes de sortie du RLP 23 de plus de 20 % par rapport à la structure de l'art antérieur Outre l'économie en ce qui concerne le nom- bre de sorties pour le RLP, il y a également une réduction du nombre de lignes de sortie dans la section de mémoire morte du ELP Cette réduction conduit à une économie sur l'aire oc- cupée par le RLP qui approche de 50 % pour des RLP de taille représentative, et elle conduit également à une augmentation correspondante de la vitesse de fonctionnement. Les gains en taille et en vitesse sont illustrés ci-dessus en considérant quatre RLP dans lesquels la m 9 me par- tie d'une zone de bitsdu registre de sortie d'un RLP est ache- minée vers l'entrée de deux des trois autres RLP, de la maniè- re imposée par des bits d'acheminement dans le registre de sortie du premier RLP La figure 4 illustre ces gains Par exemple, si on considère que les rectangles 150 de la figure 4 représentent la zone de bits sur la ligne 91 de la figure 3 et si on considère que le carré 151 représente un bit d'ache- minement sur les lignes 90 et/ou 92, dans chaque cas, on peut voir aisément que des lignes consécutives situées les unes au- dessous des autres sur la figure représentent les m 9 mes-don- nées ( 150) qui sont acheminées vers les registres d'entrée de différents RLP par l'intermédiaire de la ligne 91 Pour le mode de réalisation représenté sur les figures 2 et 3, les deux lignes supérieures de la figure 4 représentent l'achemi- nement des bits vers le RIP 24, sous l'effet d'un bit d'ache- minement situé dans la ligne supérieure de la figure 4, et vers le RIP 26 sous l'effet d'un bit d'acheminement situé dans la seconde ligne Naturellement, on parvient à un gain encore plus grand en ce qui concerne l'aire occupée par le RLP et sa vitesse, si plus de deux RLP reçoivent la mdme partie d'une zone de bits Par exemple, avec une zone de bits à neuf bits, il suffit de treize bits pour acheminer la zone de bits vers quatre RLP récepteurs En réalité, pour des modes de réalisa- tion comprenant quatre RLP récepteurs ou plus, les quatre bits d'acheminement (ou plus) peuvent 4 tre codés,ce qui fait qu'en pratique, il suffit d'utiliser onze bits Bien entendu, le codage peut 4 tre conçu pour transmettre (sous l'effet de l'horloge) une zone de bits à plus d'un RLP à la fois Ceci est à opposer avec un RLP de l'art antérieur qui nécessiterait 36 bits de sortie et donc 36 lignes de sortie dans la section de mémoire morte du RLP pour réaliser le m 9 me ensemble d'ac- tions Il n'est pas nécessaire que tous les bits d'une zone de bits soient acheminés vers plusieurs RIP En pratique, dif- férentes zones de bits partageant un ou plusieurs bits (en commun) peuvent présenter un intér 9 t. La description qui précède n'est destinée qu'à il- lustrer les principes de l'invention Divers modes de réali- sation de l'invention peuvent donc 4 tre imaginés par l'homme de l'art, conformément à ces principes, sans sortir du cadre de l'invention Par exemple, on a indiqué que la m 9 me zone de bits d'un premier RIP était appliquée sélectivement à deux - RLP récepteurs, ou plus Naturellement le premier RIP peut également être l'un des RUP récepteurs En outre, les princi- pes de l'invention peuvent 9 tre appliquésde façon générale à des codeurs dont les RLP sont des exemples. REVEDDICATIONS 1 Machine à commande par programme-enregistré com- prenant: au moins trois réseaux logiques ayant chacun un re- gistre d'entrée ( 52, 62 A, 72, 82) et un registre de sortie ( 53, 63, 73, 83), l'un des registres de sortie ( 53) ayant une zone de bits qui comprend -au moins des première, seconde et troisième sous-sections ayant respectivement M, k et j bits, et un circuit d'horloge capable de définir au moins deux cy- cles d'horloge; et le premier cycle d'horloge du circuit d'horloge ( 02) étant utilisé pour l'application d'un signal d'horloge auxregistres de sortie pendant une phase d'un cycle d'horloge, caractérisé en ce qu'il comporte un circuit destiné à appliquer les bits de la première soussection à des bornes d'entrée sélectionnées de chaque registre parmi deux des re- gistres d'entrée; et des second et troisième circuits de portes ( 95, 100) destinés à transmettre séleotivement les bits présents sur les bornes d'entrée sélectionnées pendant une autre phase du cycle d'horloge ( 01)-' les second et troisième circuits de portes fonctionnant respectivement sous la dépen dance des bits des seconde et troisième sous-sections. 2 Machine à commande par programme enregistré se- lon la revendication 1, caractérisée en ce que les réseaux logiques sont des réseaux logiques programmés* 3 Machine à commande par programme enregistré se- lon la revendication 2, caractérisé en ce que M > 2 et k=j = 10