FR 2499747 A1 19820813 FR 8201914 A 19820205 La présente invention concerne un circuit qui, dans un premier mode, mémorise un signal d'entrée et qui, dans un autre mode, produit un signal de sortie en fonction du signal d'entrée mémorisé. Dans de nombreuses applications, il est nécessaire de produire un signal indiquant qu'un ou plusieurs d'une série d'événe- ments ou de conditions se sont produits. A titre d'exemple, dans une mémoire rapide, il est souhaitable de pouvoir rapidement détecter un changement sur l'une quelconque des nombreuses lignes d'adresse de mot et de bit, puis de produire une impulsion ou un signal pour précharger, ou préconditionner, diverses parties du circuit de mémorisation et effectuer certaines fonctions d'aménagement avant la lecture de l'information dans la mémoire ou l'écriture de cette information dans la mémoire. Les opérations de précharge et de préconditionnement des diverses parties d'un ensemble de mémorisation tendent à consommer une quantité considérable d'énergie. La plus grande partie.de cette énergie est gaspillée sans nécessité puisque, dans un grand ensemble de mémorisation, possédant un grand nombre de sous-ensembles, la plupart des sousensembles ne sont pas nécessaires pendant un cycle de fonctionnement particulier. Il est possible de réduire la consom- mation d'énergie en ne préchargeant et ne conditionnant que les sous-ensembles qui sont nécessaires pendant le cycle de fonctionnement. On peut réaliser cette opération à l'aide d'un signal de commande appliqué aux divers sous-ensembles et "sélectionnant",afin de les précharger, les sous-ensembles devant être lus pendant un cycle de fonctionnement. Toutefois, en plus du critère de faible consommation d'énergie, il est souhaitable et, ou bien, nécessaire que l'ensemble de mémorisation puisse fonctionner de manière asynchrone. Ainsi, les adresses ou d'autres signaux d'entrée peuvent changer avant, après, ou bien en même temps que le signal de commande. Un problème lié aux ensembles asynchrones est qu'un changement d'adresse ou d'un autre signal d'entrée peut se produire à destination d'un sousensemble non encore choisi ou en liaison avec celui-ci. Le changement entraine la production d'une impulsion de précharge qui peut prendre fin avant la sélection du sous-ensemble de destination. Par conséquent, une fois le sous-ensemble choisi, il ne sera pas placé dans un état actif et ne répondra pas ou répondra incorrectement au nouveau groupe d'adresses. Il est possible de surmonter ce problème en produisant une impulsion de précharge à chaque fois qu'un sous-ensemble est sélectionné. Toutefois, ceci n'est pas idéal, puisque cela amène à produire une impulsion de - précharge même lorsque ce n'est pas nécessaire (par exemple lorsqu'il n'y a pas changement d'adresse) et entraîne une dissipation notable d'énergie. Dans un circuit auquel l'invention peut s'appliquer, on résout le problème discuté ci-dessus en détectant et en mémorisant un signal qui manifeste l'apparition d'un changement d'un signal d'entrée (par exemple d'une adresse), ceci étant équivalent à une demande de précharge, lorsque le circuit n'est pas sélectionné, puis en traitant le signal mémorisé, indiquant l'apparition du changement, lorsque le signal est sélectionné. Un circuit matérialisant l'invention comporte une ligne à laquelle sont connectés plusieurs transistors répondant à des signaux d'entrée, lesquels transistors, lorsqu'ils sont dans l'état conducteur, tendent à verrouiller la ligne sur un premier niveau de tension. Le circuit comporte un moyen de verrouillage connecté à la ligne et commandé par la tension présente sur cette ligne, lequel dispositif de verrouillage, lorsqu'il est validé, maintient la ligne audit premier niveau de tension en réponse au passage dans l'état conducteur de l'un desdits transistors répondant à des signaux d'entrée. Le circuit comporte également un réseau générateur d'impul- sions ajustable commandé par la tension présente sur la ligne, lequel réseau, lorsqu'il est'validé, ramène la tension de la ligne à un deuxième niveau de tension si la tension de la ligne se trouve audit premier niveau. Le circuit met également en jeu un signal de commande qui est appliqué au dispositif de verrouillage et au réseau générateur d'impulsions de façon à valider le dispositif de verrouillage et invalider le réseau pendant un certain intervalle de temps et à invalider le dispositif de verrouillage et valider le réseau pendant un intervalle de temps ultérieur. La description suivante, conçue à titre d'illustration de linvention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma simplifié d'un circuit constituant un mode de réalisation de l'invention; - la figure 2 est un schéma de principe d'un sous-ensemble de mémorisation utilisant le circuit de l'invention. Les transistors à effet de champ à grille isolée sont les dispositifs actifs préférés pour la mise en oeuvre de l'invention. Pour cette raison, le circuit est illustré sur les dessins annexés au moyen de tels transistors et il sera décrit ci-après en ces termes. Toutefois, il n'est pas envisagé d'interdire l'emploi d'autres dispositifs appropriés et, à cet effet, lorsque l'expression "tran- sistor" est utilisée, par exemple dans les revendications annexées, c'est sans limitation et dans un sens générique. Sur les figures, les transistors à effet de champ à grille isolée du type à enrichissement à conductivité de type P sont identifiés par la lettre P suivie d'un caractère de référence parti- culier, tandis que les transistors b effet de champ à grille isolée du type b enrichissement b conductivité de type N sont identifiés par la lettre N suivie d'un caractère de référence particulier. Les caractéristiques des transistors à effet de champ à grille isolée sont bien connues et ne doivent donc pas être décrites en détail. Mais, pour permettre une compréhension, plus claire de la description suivante, on pourra se reporter aux définitions et aux caractéris- tiques des transistors à effet de champ à grille isolée se rapportant à l'invention qui sont décrites dans les brevets des Etats-Unis d'Amérique n' 4 037 114 et n0 4 001 606. Dans la discussion qui va suivre, un potentiel se trou- vant b la tension de la terre, ou à son voisinage, est arbitrairement défini comme un état logique "0" ou "bas", et un potentiel quelconque se trouvant à la tension +VDD, ou à son voisinage, est arbitrairement défini comme un état logique "1" ou "haut". Le circuit de la figure 1 comporte des transistors à effet de champ à grille isolée NIl à NIm, dont les trajets de con- duction sont connectés en parallèle entre une ligne 12 OU CABLE et le potentiel de la terre. L'électrode de grille de chacun des transistors NIî, o 1 i possible d'employer d'autres détecteurs de transition appropriés. A chaque fois qu'une adresse Ai se trouvant sur l'une quelconque des lignes d'adresse passe d'un niveau "haut" à un niveau "bas", ou bien d'un niveau "bas" à un niveau "haut", son détecteur de transition correspondant TDi produit une impulsion Si positivement orientée, ainsi que cela apparait sur la figure 3 du brevet cité, laquelle impulsion est appliquée à l'électrode de grille de son transistor Nli correspondant. (Le signal Si est l'inverse, ou complément, du signal de sortie "C" présenté sur la figure 1 du brevet cité.) Ainsi, une impulsion d'entrée Si positivement orientée est produite à chaque transition de signal apparaissant sur une ligne d'adresse Li. Chaque transistor NIi commandé par des signaux d'entrée est donc normalement dans l'état non conducteur, et il n'est rendu conducteur que lorsque son signal Si correspondant est de niveau haut. Selon l'invention, la charge du circuit comporte un dispositif de verrouillage 3 et un réseau de formation d'impulsions 5 commandés par un signal de sélection de composant (CS) apparaissant sur une ligne 28. Lorsque le signal CS est "bas", le circuit est positionné dans son état de "non-sélection", pour lequel le dispo- sitif de verrouillage 3 est validé et le réseau 5 est invalidé. Lorsque le signal CS est "haut", le circuit est positionné dans son état de "sélection", pour lequel le dispositif de verrouillage 3 est invalidé et le réseau 5 est validé. Le dispositif de verrouil- lage 3 comporte une porte NI à deux entrées, soit G1, et un inverseur 13. Un signal d'entrée appliqué à la porte Gl est le signal de sélection de composant (CS), et l'autre signal d'entrée est la tension V12. La sortie (0G1) de la porte GI est connectée b l'entrée de l'inverseur 13, dont la sortie est connectée à la ligne 12. La porte GI comporte des transistors à effet de champ à grille isolée P8 et N8 connectés par leurs électrodes de grille à la ligne 28 de sélec- tion de composant CS, et des transistors à effet de champ à grille isolée P9 et N9 connectés par leurs électrodes de grille à la ligne 12. Les trajets source-drain (de conduction) des transistors P8 et P9 sont connectés en série entre la ligne 16 d'alimentation électrique, à laquelle est appliquée la tension VDD, et la borne OG1. Les trajets de conduction des transistors N8 et N9 sont connectés en parallèle entre la borne O01 et la terre. L'inverseur I3 comporte des transistors a effet de champ à grille isolée P3 et N3 dont les électrodes de grille sont connectées à la borne OG1 et les électrodes de drain à la ligne 12. L'électrode, de source du transistor P3 est connectée à la ligne 16 et l'électrode de source du transistor N3 est ramenée à la terre. De préférence, on donne à l'impédance en conduction (ZP3) du transistor P3 une valeur sensiblement supérieure à l'impédance en conduction (ZN3) du transistor N3, tandis que l'impédance ZN3 est approximativement égale à l'impédance en conduction (ZN) du transistor Ni. Selon une forme particulière du circuit, l'impédance ZP3 est cent fois supé- rieure à ZN3. La sortie de l'inverseur I3 est en réaction positive sur une entrée de la porte G1, si bien que la porte Gi et l'inverseur 13 font fonction de circuit bistable ou de verrouillage répondant aux signaux présents sur la ligne 12 OU CABLE lorsque le signal CS est "bas". Le réseau 5 de formation d'impulsions comporte un inverseur I7, une porte NI à deux entrées G2, un inverseur I2, et un amplificateur à courants en rapport géométrique constitué des tran- sistors à effet de champ à grille isolée P4 et P5. L'inverseur I7 est connecté par son entrée à la ligne 28 de sélection de composant et, en sortie, à une entrée I07 de la porte G2. L'autre entrée de la porte G2 reçoit la tension V12 de la ligne 12. La porte G2 comporte des transistors à effet de champ à grille isolée P6 et N6 dont les électrodes de grille sont connectées à la sortie de l'in- verseur I7 et des transistors à effet de champ à grille isolée PlA et NIA dont les électrodes de grille sont connectées à la ligne 12. Les trajets de conduction des transistors P6 et PIA sont connectés en série entre la ligne 16 et la sortie OG2 de la porte G2, tandis que les trajets de conduction des transistors N6 et NIA sont connectés en parallèle entre la sortie OG2 et la terre. La sortie OG2 est connectée à une ligne 26, sur laquelle est produite une impulsion de précharge, et à l'entrée de l'inverseur I2. L'inverseur 12 comprend deux transistors (N2 et P2) à conductivités de type complémentaires et leurs trajets de conduction sont connectés en série entre le potentiel VDD et le potentiel de la terre. Les électrodes de grille des transistors P2 et N2 sont connec- tées en commun et définissent l'entrée de l'inverseur I2. Les élec- trodes de drain de N2 et P2 sont connectées en commun en un noeud 22 qui définit la sortie de l'inverseur 12 et auquel sont connectées les électrodes de grille et de drain du transistor P4 et l'électrode de grille du transistor P5. Lorsque la porte G2 est validée lors de l'état de "sélection", les transistors PlA et NIA font fonction d'inverseur pour le signal de la ligne 12. Dans cet état, la porte G2 et l'inverseur I2, en plus d'amplifier et d'inverser les signaux présents à leur entrée, font également fonction de réseau retarda- teur. Ainsi, le signal présent sur la ligne 12 est retardé dans la porte G2 et l'inverseur I2 avant d'être appliqué aux électrodes de grille et de drain du transistor P4 et à l'électrode de grille du transistor P5. Le retard de propagation dû à l'inverseur I2 est, en partie, une fonction des dimensions des transistors formant l'inverseur. Les électrodes de source des transistors P4 et P5 sont connectées à la borne 16, leurs électrodes de grille et l'électrode de drain du transistor P4 sont connectées en commun au noeud 22, et l'électrode de drain du transistor P5 est connectée à la ligne de sortie 12. Les transistors P4 et P5 font fonction d'amplificateur à courants en rapport géométrique dont le courant de sortie (le courant de drain 15) est commandé par le courant source-drain, soit I2, passant dans le transistor N2. Selon une forme de réalisation particulière, les tran- sistors du réseau formateur d'impulsions sont conçus de manière à présenter les relations suivantes: P6 = 2000p; PIA - 8Op; P2 - lOp; p4 30p; P5 - 300p; N6 = 3n; MIA - 120n; N2 = 20n; o "p" est une unité de taille pour un transistor de type P, et "n" est une unité de taille pour un transistor de type N, sachant que plus la taille est importante, plus l'impédance des dispositifs est faible. On va d'abord expliquer en détail le fonctionnement du circuit de la figure 1 pour un état initial de "non-sélection", en partant d'un signal CS de niveau "bas", si bien que le dispositif de verrouillage 3 est validé et le réseau 5 de formation d'impulsions est invalidé. Lorsque le signal CS est "bas", le transistor P8 de la porte Gl est conducteur et le transistor N8 est non conducteur. Les transistors P9 et N9 font alors fonction d'inverseur dont le signal d'entrée est V12 et dont la sortie OG1 est connectée à l'entrée de l'inverseur M3. La sortie de l'inverseur 13 est en réaction positive sur la ligne 12, laquelle est également l'entrée (électrodes de grille) des transistors P9 et N9. Ainsi, la porte Gl et l'inverseur M3 font fonction de dispositif de verrouillage, ou bascule, dont les deux états stables sont discutés ci-dessous sous l'hypothèse initiale que la tension de la borne OG1 est de niveau "bas" et que la tension de la ligne 12 est de niveau "haut" niveau de la tension +VDD ou à un niveau voisin). Si la ligne 12 est initialement au niveau +VDD> ou à un niveau proche, le transistor P9 est alors non conducteur, le transistor N9 est conducteur, et la borne OG1 est amenée au potentiel de la terre (niveau "bas"), ou à un niveau proche. Le transistor N3 est alors non conducteur, et le transistor P3 est conducteur, ce qui aide à maintenir la ligne 12 au niveau VDD ou à un niveau proche. L'impédance en conduction ZP3 du transistor P3 est très élevée et est conçue de façon à ne permettre le passage entre les bornes 7 et 12 que d'un courant suffisant pour alimenter les courants de fuite extraits par les transistors Nli, lorsque ceux-ci ne sont pas con- ducteurs. Si l'un quelconque des transistors N1i devient ensuite conducteur (en raison d'un changement d'adresse), alors la ligne 12 se décharge jusqu'à un niveau voisin du potentiel de la terre, puisque ZNIi est beaucoup plus faible que ZP3. Lorsque la tension V12 s'approche du potentiel de la terre, le transistor P9 devient conducteur et le transistor N9 devient non conducteur. Puisque le signal CS est bas et que le transistor P8 est conducteur, les tran- sistors P8 et P9 offrent un trajet de conduction entre le niveau VDD et la borne OGi, ce qui amène la borne OGl à un niveau voisin de la tension VDDI ce qui rend non conducteur le transistor P3 et conduc- teur le transistor N3. Le transistor N3 est un dispositif relative- ment grand, qui est d'une taille comparable à celle de l'un quel- conque des transistors Ni. Lorsque le transistor N3 est devenu conducteur, il verrouille la ligne 12 sur le potentiel de la terre *et maintient cette ligne au niveau "bas", même après que le transistor Ni de départ est devenu non conducteur. Le rapport du transistor N3 au transistor P3 est tel que le dispositif de verrouillage (Gl, 13) peut Etre amené de l'état dans lequel le transistor P3 est conducteur et le transistor N3 est non conducteur jusqu'h l'état dans lequel le transistor P3 est non conducteur et le transistor N3 est conducteur. Mais, dès que le dispositif de verrouillage a été amené dans l'état o le transistor N3 est conducteur> il reste dans cet état jusqu'à ce que le dispositif de verrouillage ait été repo- sitionné par invalidation de la porte Gl (c'est-à-dire par passage du signal CS au niveau haut). Ainsi, dès qu'un transistor NIi devient conducteur pendant l'état de non-sélection (lorsque le signal. CS est bas), le fait qu'il devienne conducteur est mémorisé par l'inter- médiaire du circuit de verrouillage Gl, I3, et la ligne 12 OU CABLE reste verrouillée sur la tension nulle, ou à un niveau voisin, aussi longtemps que le signal CS reste bas. Lorsque le signal CS est"bas", le signal de sortie de l'inverseur I7 est de niveau "haut", ce qui entraîne que le transistor P6 est non conducteur, le transistor N6 est conducteur et le réseau est invalidé. Lorsque le transistor N6 est conducteur, la sortie 002 de la porte G2 et la ligne 26 sont verrouillées sur le potentiel de la terre par l'intermédiaire du trajet de conduction du transistor N6. Ainsi,le signal de précharge existant sur la ligne 26 est de niveau bas et reste bas tant que le signal CS est bas, indépendam- ment de l'état du signal présent sur la ligne 12. Le signal bas de la borne 0G2 est appliqué a l'entrée de l'inverseur I2, ce qui rend le transistor P2 conducteur et le transistor N2 non conducteur. L'état conducteur du transistor P2 produit l'application de la tension + VDD aux électrodes de grille des transistors P4 et P5, lesquels deviennent alors non conducteurs. Ainsi, lorsque le signal CS est bas, la source de courant relativement constant formée par les transistors P4 et P5 est invalidée. On va discuter ci-après le fonctionnement du circuit pour le cas o le signal CS fait une transition du niveau bas au niveau haut. La transition du signal CS du niveau bas au niveau haut invalide le dispositif de verrouillage 3 et valide le réseau 5. Tou- tefois, le dispositif de verrouillage 3 est conçu pour répondre de manière relativement lente au signal d'invalidation, et le réseau 5 est conçu pour répondre de manière relativement rapide afin d'assurer que l'information mémorisée par le dispositif de verrouillage 3 entraîne la production, par le réseau 5 de formation d'impulsions, d'une impulsion de précharge d'une largeur voulue. Lorsque le signal CS passe du niveau bas au niveau haut, le transistor P8 de la porte Gl devient non conducteur et le transis- tor N8 devient conducteur, ce qui verrouillage la borne OG1 sur le potentiel de la terre. Lorsque la borne 01 est de niveau bas, le transistor N3 est non conducteur et le transistor P3 est conducteur. Pour assurer que le dispositf de verrouillage 3 mémorise son informa- tion jusqu'à ce que le réseau 5 soit complètement validé, le tran- sistor N8 est un dispositif relativement petit de forte impédance, qui retarde le passage de la borne OG1 au niveau bas et la venue du transistor N3 dans l'état non conducteur jusque quelque temps après que le signal CS est passé au niveau haut. Ainsi, si la ligne 12 est de niveau bas avant que le signal CS passe du niveau bas au niveau haut, la ligne 12 reste au niveau bas pendant une certaine durée (environ 25 nanosecondes dans ce mode de réalisation) après que le signal CS est passé au niveau haut. Comme cela est discuté ci-après, la ligne 12 reste au niveau bas pendant le temps qu'il faut pour que le réseau 5 formateur d'impulsions maintenant validé réponde à l'état du signal "mémorisé" sur la ligne 12. Naturellement, si la ligne 12 est de niveau haut avant que le signal CS passe du niveau bas au niveau haut, la ligne 12 reste au niveau haut. Lorsque le signal CS passe du niveau bas au niveau haut, le signal de sortie de l'inverseur 17 passe au niveau bas, ce qui rend le transistor P6 conducteur et le transistor N6 non conducteur. Les transistors PIA et NMA font alors fonction d'inverseur commandé par la tension présente sur la ligne 12. On va maintenant examiner la réponse du réseau 5 aux deux états possibles de la ligne 12. Si le potentiel V12 est de niveau haut, le transistor PlA reste non conducteur et le transistor NIA reste conducteur, continuant à verrouiller la borne OG2 et la ligne 26 sur le potentiel de la terre. L'état "haut" du potentiel V12 indique qu'aucun des transistors NIi n'est conducteur et qu'aucun d'eux n'a été rendu conducteur pendant la "nonsélection". Ainsi, le signal de précharge existant sur la ligne 26 est et reste au niveau "bas". Si le potentiel V12 est bas lorsque le signal CS passe au niveau haut, le transistor PIA devient conducteur tandis que le transistor NIA devient non conducteur. On rappelle que le potentiel V12 est bas si un transistor NIi est conducteur ou si un transistor Ni a été rendu conducteur pendant la "non-sélection" en rendant conducteur le transistor N3.Ainsi, lorsque le signal CS est haut et le potentiel V12 est bas, les transistors N6 et NIA sont non conducteurs tandis que les transistors P6 et PIA sont conducteurs. La borne 0G2 est entraînée vers le potentiel V via les trajets DD de conduction des transistors P6 et PIA, si bien que la ligne 26 est entraînée vers le niveau haut. Si le potentiel V12 est bas avant l'instant o le signal CS devient haut, le transistor PIA se trouve déjà en attente dans l'état conducteur (bien qu'il ne conduise pas) et le transistor NLA est déjà dans l'état non conducteur. Ainsi, lorsque le signal CS devient haut, il n'existe qu'un très petit retard à la réponse de l'inverseur PIA, NIA vis-à-vis du signal présent sur la ligne 12, et le signal positivement orienté de la ligne 26 apparalt peu de temps après que le signal CS est devenu haut. Ce signal (sur la ligne 26) est identifié comme l'impulsion de précharge et, ainsi que cela est représenté sur la figure 2, il est acheminé à divers circuits de l'ensemble de mémorisation qui doivent être conditionnés et préparés pour fonctionner convenablement. Ainsi, la production précoce du flanc d'impulsions positivement orienté qui est utilisé pour mettre en service tout le circuit associé est d'un grand avantage. il Lorsque la borne OG2 passe au niveau haut, le transistor P2 devient non conducteur et le transistor N2 devient conducteur. Le courant passant dans le trajet source-drain du tran- sistor N2 emprunte le trajet source-drain du transistor P4 et, par un effet d'amplification à courants en rapport géométrique, un courant de sortie qui lui est proportionnel arrive, via le trajet source-drain du transistor P5, jusque dans la ligne 12. En supposant qu'aucun des transistors Nli ne soit alors conducteur, le potentiel de la ligne 12 peut s'élever linéairement vers VDD après que le dispositif de verrouillage 3 a été complètement invalidé lorsque le transistor N3 est devenu complètement non conducteur. Lorsque le transistor N3 ne tire aucun courant, le transistor P5 recharge linéairement la capacité de la ligne 12 vers le potentiel VDD. La contribution du transistor P3 est sans conséquence en raison de son impédance très élevée. Lorsque la tension V12 s'élève vers VDD, il est atteint un niveau de tension pour lequel le transistor NIA devient conducteur et verrouille la borne OG2 et la ligne 26 vers le potentiel de la terre. Le passage à l'état conducteur du transistor NMA met fin à l'excursion positivement orientée du signal de précharge existant sur la ligne 26. Lorsque le signal présent sur la borne OG2 passe au niveau bas, le transistor N2 devient non conducteur et le tran- sistor P2 conducteur. Le passage à l'état conducteur du transistor P2 et le passage à l'état non conducteur du transistor N2 entraînent le passage à l'état non conducteur des transistors P4 et P5, ce qui empêche toute autre circulation de courant dans la ligne 12 laquelle, à ce moment, se trouve au niveau VDD, ou à un niveau proche de celui-ci. Lorsque la tension V12 passe au niveau haut, le tran- sistor P9 de la porte Gl devient non conducteur et le transistor N9 devient conducteur. Par conséquent, lorsque le signal CS passe ensuite au niveau bas, le transistor P3 reste dans-l'état conducteur et le transistor N3 devient non conducteur, de sorte que le circuit est ramené à l'état initial décrit ci-dessus. Ainsi, dans le circuit de la figure 1, l'information (à savoir le potentiel V12 au niveau bas),qui indique qu'un changement d'adresse s'est produit pendant que le circuit était dans l'état de "non-sélection", est préservée et sert à produire ultérieurement une impulsion de précharge de validation appropriée lors de la sélection du composant. En termes clairs, ceci permet au circuit d'être "asynchrone", en ce sens que les changements sur les lignes d'adresse ne doivent pas être synchronisés avec la sélection d'un composant. Dans le circuit de la figure 1, les inverseurs et les p Nreprésentés utilisent des transistors à types de conducti- vité complémentaires (P et N), mais il doit être clair que d'autres inverseurs et d'autres portes"NI pourraient être utilisés. De plus-, sur la figure 1, les portes"NI Gi et G2 (avec l'inverseur 17) sont utilisées pour commander (valider ou invalider) le dispositif de verrouillage et le réseau de formation d'impulsions. Il doit être clair que d'autres moyens de commande appropriés pourraient être utilisés à leur place. De même, le dispositif de verrouillage pourrait être remplacé par n'importe quel autre circuit approprié et le réseau de formation d'impulsions pourrait être remplacé par un circuit monostable ajustable. La figure 2 illustre sous forme d'un schéma de principe un sous-ensemble pouvant être utilisé dans un ensemble de mémorisation, ou bien par lui-même. Les signaux d'entrée d'adresse (Ax) sont - appliqués à leurs détecteurs de transition respectifs 31 dont les signaux de sortie Si sont appliqués au circuit "OU" parallèle 33, comprenant les transistors d'entrée NIi indiqués sur la figure 1, dont les électrodes de drain sont connectées à la ligne 12 à "fonction OU" (c'est-à-dire réunion logique). Le dispositif de verrouillage 3 et la bascule monostable 5 (qui correspondent respectivement au dispositif 3 et au réseau 5 de la figure 1) sont commandés par le signal CS, ainsi que cela a été expliqué ci-dessus en relation avec la figure 1. Lorsque l'ensemble est dans l'état de "non-sélection", des impulsions de précharge ne sont pas produites par la bascule monostable 5. et certains éléments de l'ensemble (décodeur 35, zone de mémorisation 37, etc.) ne sont pas préchargés. Lorsque l'ensemble est sélectionné (c'est-à-dire lorsque le signal CS passe au niveau haut) et qu'il y a eu un changement sur une ligne d'adresse ou bien qu'il survient un changement sur une ligne d'adresse quelconque, alors une impulsion de précharge est produite, laquelle "valide" le décodeur 35, la zone de mémorisation 37, les amplificateurs de lecture 39 et les dispositifs de commande de sortie 41. Les sorties des déco- deurs 35, après validation, activent les lignes de mot et de bit de la zone 37, ce qui permet la circulation d'information entre la zone 37 et le circuit 39 amplificateur de lecture. La mémoire 37 pourrait être formée de l'une quelconque d'un certain nombre de mémoires à accès direct ou de l'une quelconque d'un certain nombre de mémoires fixes. Le circuit présenté sur la figure 2 est formé sur un seul composant semiconducteur, sur une partie d'un unique composant, ou bien est formé à partir d'éléments ou de plus d'un composant. Dans la précédente description, on a supposé que le sous-ensemble était formé sur un unique "composant", bien qu'il puisse faire partie d'un composant ou comporter plus d'un composant. On peut utiliser séparément ou en combinaison le signal CS et le signal de précharge pour commander la dissipation d'énergie dans un bloc ou dans tous les blocs du sous-ensemble de mémorisation. Dans la discussion précédente, on a supposé que l'impul- sion de précharge était produite en réponse à un changement apparais- sant sur une ligne d'adresse quelconque. Il est naturellement évident que d'autres signaux d'entrée (par exemple validation d'écriture ou de lecture) pourraient être traités et utilisés de la manière décrite pour les signaux d'adresse. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du circuit dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. R E V E N D I C A T I O N S 1. Circuit (figure 1) permettant de produire à une sortie un signal indiquant l'apparition d'une quelconque ou de plusieurs conditions, prises dans une série de conditions, pendant chacun de plusieurs intervalles de temps, o le circuit comporte: plusieurs transistors dont les trajets de conduction sont connectés en parallèle entre une ligne et un premier point ayant un premier potentiel, chaque transistor, lorsqu'il est conducteur, marquant l'apparition de l'une desdites conditions en tendant à amener ladite ligne audit premier potentiel, un premier moyen permettant de connecter ladite ligne à un deuxième point ayant un deuxième potentiel de façon à placer ladite ligne audit deuxième potentiel et ainsi marquer la non-apparition d'aucune desdites conditions, et un deuxième moyen permettant de coupler ladite ligne à ladite sortie, le circuit étant caractérisé en ce que ledit premier moyen (3) comprend un moyen de mémorisa- tion d'information ajustable (Gl, I3) qui a en outre pour fonction, lorsqu'il est validé et en prdsence dudit premier potentiel (la terre) sur ladite ligne (12), de maintenir ladite ligne audit premier potentiel afin d'indiquer l'apparition de l'une quelconque desdites conditions; ledit deuxième moyen (5) comprend un réseau (G2) de formation d'impulsions ajustable ayant pour fonction, lorsqu'il èst validé et en présence du premier potentiel sur ladite ligne, de produire ledit signal (signal de précharge) sur ladite sortie (26); et le circuit comporte en outre un troisième moyen (28, 17) connecté audit moyen de mémorisation et audit moyen de formation d'impulsions et ayant en alternance pour fonction (a) de valider ledit moyen de mémorisation et d'invalider ledit moyen de formation d'impulsions pendant les premiers intervalles de temps et (b) d'invalider ledit moyen de mémorisation et de valider ledit moyen de formation d'impulsions à d'autres moments. 2. Circuit selon la revendication 1, caractérisé en ce que ledit troisième moyen comporte un moyen permettant de produire un signal de commande (CS), ledit moyen de mémorisation d'information ajustable comporte une porte de commande (Gl) à deux entrées et un inverseur (13), et la tension présente sur ladite ligne est appliquée, au titre de l'un de ses signaux d'entrée, à ladite porte de commande à deux entrées, ledit signal de commande étant appliqué, au titre de l'autre signal d'entrée, a ladite porte de commande à deux entrées. 3. Circuit selon la revendication 2, caractérisé en ce que ladite porte de commande à deux entrées comprend une porte (NI). dont la sortie (OGl) est connectée à l'entrée dudit inverseur, et la sortie dudit inverseur est connectée à ladite ligne. 4. Circuit selon la revendication 3, caractérisé en ce que ledit inverseur comporte un premier transistor (N3) connecté entre ladite ligne et ledit premier potentiel afin de verrouiller, lorsqu'il est validé, ladite ligne sur ledit premier potentiel, et un moyen (P3) à impédance ajustable connecté entre ladite ligne et ledit deuxième point de potentiel (V DD) afin de fournir, lorsqu'il est validé, un trajet de conduction entre ladite ligne et ledit deuxième point de potentiel, ee'en ce que l'impédance en conduction dudit premier transistor est, lorsqu'il est validé, sensiblement inférieure à l'impédance en conduction dudit moyen à impédance ajustable lorsque ce dernier est validé. 5. Circuit selon la revendication 4, caractérisé en ce qu'il comporte en outre plusieurs lignes d'adresse d'entrée et plu- sieurs détecteurs de transition, à raison d'un détecteur de transition et d'une ligne d'adresse pour chacun desdits premiers transistors, un détecteur de transition étant connecté entre sa ligne d'adresse respective et son transistor respectif, et en ce que l'impédance en conduction dudit premier transistor dudit inverseur est comparable à l'impédance en conduction desdits premiers transistors, lorsque ceux-ci sont conducteurs. 6. Circuit selon la revendication 1, caractérisé en ce que ledit troisième moyen comporte un moyen (28, I7) permettant de produire un signal de commande (en 107), et ledit réseau formateur d'impulsions ajustable comporte une porte de commande à deux entrées (G2), la tension présente sur ladite ligne étant appliquée, au titre d'un de ses signaux d'entrée, à ladite porte de commande à deux entrées, et ledit signal de commande étant appliqué, comme son autre signal d'entrée, à ladite porte de commande à deux entrées. 7. Ensemble (figure 2) dans lequel divers sous-ensembles sont sélectivement conditionnés de manière à fonctionner convenable- ment et dans lequel un signal de conditionnement est produit lorsque l'un quelconque de certains signaux d'entrée appliqués à l'ensemble change d'état, l'ensemble comportant en outre un moyen de commande permettant la sélection ou la non-sélection des diverses parties de l'ensemble de manière asynchrone vis-à-vis de l'apparition des changements d'état desdits signaux d'entrée, l'ensemble étant carac- térisé en ce qu'il comprend un moyen (3) permettant de détecter et de mémoriser un signal rendant compte de l'apparition d'un changement d'état de l'un quelconque desdits certains signaux d'entrée (en 33) lorsque lesdites diverses parties de l'ensemble sont dans l'état de non-sélection (signal CS bas), et un moyen (5) qui répond à la manifestation dudit signal mémorisé en produisant ultérieurement un signal de précharge (sur la ligne 26) lorsque lesdites diverses parties de l'ensemble sont dans l'état de sélection (signal CS haut). 8. Ensemble selon la revendication 7, caractérisé en ce que ledit ensemble est un ensemble de mémorisation, et en ce que chacun desdits sous-ensembles (35, 37, 39, 41) est validé par ledit signal de conditionnement. 9. Ensemble selon la revendication 8, caractérisé en ce que ledit moyen de détection et de mémorisation comprend un dispo- sitif de verrouillage (3), et ledit moyen répondant à la manifestation du signal comprend un réseau (5) générateur d'impulsions.