FR 2504760 A1 19821029 FR 8206663 A 19820419 La présente invention concerne un circuit desti- né à transférer des signaux entre une entrée et une sortie, avec un ensemble de positions de temps partagé établies à cette entrée et à cette sortie, chaque position ayant une identité propre. On désire construire un système en multiplex temporel avec possibilité de permutation d'intervalles de temps et avec l'aptitude de mettre en conférence ensemble un groupe d'intervalles de temps pour une connexion de communication donnée Un dispositif caractéristique de permutation d'intervalles de temps de l'art antérieur est construit en utilisant une mémoire d'affectation d'inter- valles de temps et deux mémoires tampons d'échantillon La mémoire d'affectation d'intervalles de temps contient, pour chaque intervalle de temps, une instruction qui dé- signe un emplacement dans la mémoire tampon d'échantil- lon Le processeur du système charge les instructions dans la mémoire d'affectation d'intervalles de temps pour chaque connexion de communication Une horloge d'in- tervalle de temps fait parcourir séquentiellement la mémoire d'affectation d'intervalles de temps, et une adresse de mémoire tampon d'échantillon est établie pour une adresse d'intervalle de temps donnée dans la mémoire d'affectation d'intervalles de temps L'échantillon de données qui est associé à l'intervalle de temps donné est chargé dans la mémoire tampon d'échantillon à l'empla- cement qui est identifié dans cette dernière par l'adres- se fournie par la mémoire d'affectation d'intervalles de temps Ce dispositif antérieur, bien qu'avantageux au point de vue de la permutation des intervalles de temps, nécessite que la mémoire d'adresse d'intervalles de temps ait autant de positions de mémoire' qu'il y a d'intervalles de temps sur le bus d'entrée D>e plus, lorsqu'on établit l'adresse de la mémoire tampon d'échantillon dans la mé- moire d'adresse d'intervalle de temps, on ne peut utiliser qu'une seule adresse de mémoire tampon d'échantillon pour chaque mémoire d'adresse d'intervalle de temps Ainsi, le système antérieur n'est pas conçu pour établir des conféren- 2504 '760 ces entre des intervalles de temps, du fait que pour offrir la possibilité de mise en conférence, l'échantillon d'un même intervalle de temps doit être enregistré dans plus d'une position de mémoire tampon. Le problème est résolu conformément à l'inven- tion dans laquelle le circuit pour transférer des signaux comprend une première mémoire contenant des emplacements d'adresse, chaque emplacement correspondant à l'une parti- culière des positions de temps de sortie, chaque emplace- ment étant conçu de façon à enregistrer l'identité d'une position de temps d'entrée; un circuit de commande desti- né à établir des informations d'entrée d'adresse pour la première mémoire, les informations d'entrée étant cons- tituées par les identités des positions de temps d'entrée; et un circuit qui est commandé par une association entre une information d'entrée d'adresse établie et une identi- té de position de temps enregistrée à un emplacement par- ticulier dans la première mémoire, pour transférer un si- gnal depuis la position d'entrée utilisée en temps parta- gé qui est associée à l'identité correspondante, en direc- tion de la position de sortie utilisée en temps partagé qui est associée à l'emplacement particulier dans la pre- mière mémoire. L'invention décrit un dispositif de permutation d'intervalles de temps destiné à sélectionner et à enregis- trer temporairement des signaux numériques entre des bus. Le dispositif est particulièrement utile pour former des conférences dans un système numérique en multiplex tempo- rel de type réparti Dans un mode de réalisation, on uti- lise une horloge pour générer des signaux de temps cor- respondant aux intervalles de temps du premier bus Ces signaux sont appliqués séquentiellement à une mémoire asso- ciée, et lorsqu'une coïncidence apparait entre le signal appliqué et une identité d'intervalle de temps enregis- trée antérieurement, un signal de validation est produit. Chaque emplacement associatif comporte un circuit logique de comparaison et un signal de sortie de validation Cha- que signal de validation présente une identité temporelle 2504 i avec un intervalle de temps établi précédemment du premiez bus, et une identité physique avec un intervalle de temps particulier du second bus Ce signal de validation produit une écriture du signal d'intervalle de temps correspon- dant à l'identité temporelle, dans un emplacement de mémoi re dans une mémoire tampon qui correspond à l'intervalle de temps particulier du second bus Les échantillons de signal sont ensuite extraits séquentiellement de la mémoi- re tampon. Dans ce mode de réalisation, il suffit que la mémoire associative et la mémoire tampon d'échantillon contiennent autant d'emplacements qu'il y a d'intervalles de temps sur le second bus, ou bus de conférence Ainsi, pour un bus principal à 256 intervalles de temps et un bus secondaire à 32 intervalles de temps, il suffit de 32 emplacements pour la mémoire associative comme pour la mémoire tampon d'échantillon Pour un transfert d'inter- valle de temps donné, le processeur central charge dans Y la mémoire associative, à 1 l'emplacement de mémoire de celle-ci qui est associé à l'intervalle de temps désiré du bus de sortie, l'identité de l'intervalle de temps du bus principal Lorsqu'une coïncidence apparait entre une horloge d'intervalle de temps et une adresse d'intervalle de temps chargée dans la mémoire associative, un signal de sortie est appliqué à la mémoire tampon d'échantillon, à l'emplacement correspondant, ce qui permet d'écrire l'échantillon de l'intervalle de temps donné dans cet em- placement de la mémoire tampon La mémoire tampon d'échan- tillon est ensuite lue séquentiellement pour transférer son contenu sur le bus de sortie. Du fait qu'on peut écrire la même identité d'in- tervalle de temps dans des emplacements multiples de la mémoire associative, on peut charger le même échantillon d'intervalle de temps dans plusieurs emplacements de la mémoire-tampon d'échantillon De cette manière, on peut obtenir des conférences multiples sur le bus de sortie. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels La figure 1 est un schéma synoptique général montrant un système de communication réparti dans lequel l'algorithme de permutation d'intervalles de temps de l'in- vention est incorporé dans l'Elément de Traitement de Réseau (ETR) d'un accès du système, La figure 2 est un schéma synoptique montrant la configuration d'un accès du système, La figure 3 est un schéma synoptique de l'élé- ment de traitement de réseau de chaque accès du système, La figure 4 est un schéma de la Mémoire Tampon Associative de Conférence, La figure 5 est un schéma du Registre de Sélec- tion de Bus, Les figures 6, 7, 8 et 9 montrent en détail la Mémoire Associative, la Mémoire Tampon de Valeur de Gain et la Mémoire Tampon d'Echantillon, La figure 10 montre comment on doit disposer les figures 8 et 9, La figure 11 montre l'accomplissement de la fonction de permutation d'intervalles de temps entre un bus d'entrée et un bus de sortie, La figure 12 montre un diagramme séquentiel relatif à la commande d'une mémoire à double accès. Description générale La figure 1 représente la fonction de permuta- tion d'intervalles de temps, telle qu'elle est accomplie dans un système numérique de mise en conférence On dé- crira ultérieurement en détail le fonctionnement du sys- tème global Cependant, avant de passer à une telle des- cription, il peut lêtre intéressant de consacrer un moment à la permutation des échantillons de signal d'intervalle de temps en utilisant une mémoire associative 600 et une mémoire tampon d'échantillon 800, représentées toutes deux sur la figure 1 et représentées sous forme développée sur la figure 11. le tableau montre que pour une certaine partie du temps, au moins, on désire permuter l'échantillon de signal A, qui a une identité d'intervalle de temps d'entrée cor- respondant à l'intervalle de temps 2, pour le faire passer à l'intervalle de temps 30 sur le bus de sortie De façon similaire, on désire permuter l'échantillon de signal B, ayant une identité de 5 sur le bus d'entrée, pour le faire passer aux intervalles de temps 1 et 31 sur le bus de sortie On désire effectuer le même type de permutation pour les intervalles de temps 7 et 254 du bus d'entrée. Dans cet exemple, le microprocesseur du système écrit l'identité codée pour l'intervalle de temps 254 dans la position O de la mémoire associative 600, par l'in- termédiaire du bus 401 L'identité de l'intervalle de temps 5 est écrite dans la mémoire associative 600, posi- tion 1; l'identité de l'intervalle de temps 7 est écrite dans la position 2; l'identité de l'intervalle de temps 7 est écrite dans la position 29; l'identité de l'inter- valle de temps 2 est écrite dans la position 30; et l'iden- tité de l'intervalle de temps 5 est écrite dans la posi- tion 31. Comme on le voit, chacune des positions physi- ques de la mémoire associative 600 correspond à l'un par- ticulier des intervalles de temps du bus de sortie et elle correspond également à l'un particulier des emplacements de mémoire dans la mémoire tampon d'échantillon 800 Une fois que les identités d'intervalles de temps sont écri- tes dans la mémoire associative 600 f elles y demeurent jusqu'à ce qu'elles soient changées sous la commande du processeurdu système N'importe quel jeu de permutations peut être mis à jour sans qu'il soit nécessaire de changer la totalité de la mémoire, si on le désire - Un compteur d'intervalles de temps applique sur le bus 606 une séquence de signaux d'entrée d'identité d'intervalle de temps La mémoire associative 600 est con- çue, de la manière bien connue et comme on le décrira par la suite, de façon à comparer les signaux d'entrée avec une information enregistrée dans ses différents emplace- ments de mémoire Ainsi, lorsque le bus 600 fournit l'iden- tité 2, l'élément de mémoire dans la position physique 30 applique un signal de coïncidence à la mémoire tampon d'échantillon 800, par la ligne 605 Les signaux d'horloge présents sur le bus 606 sont synchronisés avec les inter- valles de temps sur le bus d'entrée 809, 810 Ainsi, le signal de coïncidence pour la position 30 provenant de la mémoire associative 600 ouvre cette position dans la mé- moire tampon d'échantillon 800 pour l'enregistrement de l'échantillon de signal qui se trouve sur le bus d'entrée au moment considéré, soit dans ce cas l'échantillon de signal A Ainsi, l'échantillon de signal A est enregistré dans la mémoire tampon 800 à la position 30 Lorsque le signal d'horloge passe à 5, les positions 1 et 31 de la mémoire tampon 800 s'ouvrent et l'échantillon de signal B est enregistré à ces deux emplacements dans la mémoire tampon. A l'achèvement de la trame complète, c'est-à-dire lorsque le compteur d'intervalles de temps atteint le comp- te de 255, la mémoire tampon d'échantillon 800 est examinée séquentiellement de O à 31 et l'information qui est enre- gistrée dans cette mémoire est lue et transférée sur le bus de sortie 811 Les échantillons de signal sont alors disponibles sur le bus de sortie pendant les intervalles de temps désirés. Description détaillée La figure 1 représente un système de t- 16 coxmunica- tionsdans lequel la commande de mise en conférence est répartie entre les accès du système 200-1 à 200-n Le dis- positif de permutation d'intervalles de temps fonctionne dans ce système, mais fonctionnera également tout aussi bien avec d'autres systèmes de commutation ou de transmis- sion Chacun de ces accès du système dessert un certain nombre de terminaux, comme le poste Si Les accès du sys- tème sont desservis par un système numérique à double bus, comportant le Bus A et le Bus B, avec un dispositif de com- mande de système commun 100 Le dispositif de commande de système comporte un séquenceur/interface de bus 101, un dispositif de traitement de communications 103 et un géné- rateur de tonalités/détecteur de signaux, 102 Le dispositif 2504 i de traitement de communications reçoit le stimulus prove- nant des postes par les accès et il commande l'interconne- xion des postes en établissant les intervalles de temps à utiliser pour chaque poste Le dispositif de traitement 103 applique aux accès du système une information de com- mande qui indique l'identité des intervalles de temps qui doivent être combinés pour une conférence donnée Ce fonc- tionnement est bien connu La section de commande comprend également le générateur et détecteur de signaux de tonalit 102 desiné à générer et à détecter les tonalités de progres- sion d'une communication Le système représenté achemine des signaux vocaux ainsi que des données, entre les divers postes Dans ce système, on utiliserait la caractéristique de sommation de conférence pour la mise en conférence de signaux vocaux. L'accès du système qui est représenté sur la figure 1 a été développé sur la figure 2 pour montrer les éléments de circuit Des mémoires tampons d'entrée/sortie ( 204, 205) assurent l'interface-entre les circuits de l'accès et les bus du système, A et B, qui sont des bus à capacité élevée et à sortance élevée Les Eléments de Traitement de Réseau 300 (ETR), dont trois seulement sont représentés, traitent et commandent les signaux entre les postes et les bus 321, 322 équipés de mémoires tampons. Les ETR émettent sur l'un ou l'autre des deux bus des si- gnaux provenant de chacun des postes et ils reçoivent des signaux pour chaque poste, à partir d'un bus ou de l'autre. Les ETR accomplissent la fonction de mise en conférence répartie, de la manière envisagée ci-après. Chaque élément de traitement de réseau représen- té est capable de traiter des données allant vers quatre postes ou provenant de quatre postes Les circuits d'in- terface de poste 201 contiennent soit des codeurs-déco- deurs soit des circuits de définition de format pour poste numérique, pour émettre des échantillons vers un poste ou -pour recevoir des échantillons à partir d'un poste Chaque circuit d'interface de poste fonctionne de façon à mettre sous un format approprié les échantillons qui proviennent d'un poste numérique et qui sont dirigés vers un poste numérique, et assure la conversion entre la transmission analogique et la transmission numérique dans le cas d'un poste analogique. La ligne 106 assure la communication bidirec- tionnelle avec le poste Si (figure 1), tandis que la ligne 107 est associée au poste 516 (figure 1) On a choisi cette configuration pour la commodité de la fabrication et n'importe quel nombre de postes peuvent être associés à une interface de poste, n'importe quel nombre d'interfaces peuvent être associées à un ETR et n'importe quel nombre d'ETR peuvent être associés à un accès du système. La figure 2 représente un dispositif de commande à microprocesseur 202 et une interface de canal de comman- de 203 Le dispositif de commande à microprocesseur 202 affecte des intervalles de temps d'émission et de récep- tion à chacun des ETR, par le bus 401 L'interface de canal de commande 203 permet au microprocesseur 202 de communiquer avec le Dispositif de Traitenent de Communica- tiôns 103, au moyen du bus 321 ou du bus 322, et par l'in- termédiaire du bus A ou du bus B et de l'interface de Bus 101 (figure 1). Le système représenté comporte deux bus pour doubler sa capacité Chaque bus fonctionne à la cadence d'échantillon de 2048 M Hz, ce qui permet de disposer de 256 intervalles'de temps par bus Le fait d'avoir deux bus donne une capacité allant jusqu'à 512 intervalles de temps, mais l'utilisation de deux bus n'est pas nécessaire pour les fonctions de mise en conférence répartie ou de permutation d'intervalles de temps de l'invention. Les mémoires tampons d'E/S 204 et 205 fonction- nent dans une direction ou dans l'autre et elles sont sous la commande des ETR ou dé l'interface de canal de commande 203 Chacune des mémoires tampons reçoit normalement des échantillons provenant du bus pendant tous les intervalles de temps, mais lorsque n'importe quel ETR particulier nécessite une transmission sur un intervalle de temps par- ticulier, cet ETR force la mémoire tampon à émettre tout en y présentant simultanément ses données en sortie sur le bus correspondant ( 321 ou 322) L'ETR applique un signal à la mémoire tampon par la ligne TEA (ou TEB), et la mémoi- re tampon correspondante émet alors sur le bus du système A (B) les données présentes sur le bus 321 ( 322). -Le dispositif de traitement de communications 103, figure 1, établit une communication dans le système sous l'effet d'un stimulus provenant d'un poste par une ligne telle que la ligne 106 Le dispositif de commande à microprocesseur 202 (figure 2) reçoit ce stimulus et il émet un signal de stimulus, par l'interface de canal de commande 203, vers le dispositif de traitement de communi- cation 103, figure 1, par le bus A ou par le bus B Le dispositif de traitement de communications établit quels sont les intervalles de temps à utiliser pour la communi- cation et il émet un signal de réponse qui est renvoyé par le bus A ou le bus B vers l'interface de canal de commande 203 des accès qui sont mis en jeu Le dispositif de commande à microprocesseur qui se trouve à ces accès programme alors les ETR de façon à émettre et à recevoir sur des intervalles de temps spécifiés pendant la durée de la communication. COMMANDE DES INTERVALLES DE TEMPS L'ETR 300 décrit sur la figure 2 est développé sur la figure 3 pour montrer son fonctionnement dans le système A titre d'exemple, on supposera que l'ETR repré- senté sur la figure 3 est associé à quatre postes, à sa- voir A, B, C et D L'émission à partir du poste A s'effec- tue par la ligne 301-1 tandis que l'émission vers le pos- te A s'effectue par la ligne 301-2 Il faut avoir présent à l'esprit le fait que l'émission à partir de n'importe quel poste A à D peut aboutir à n'importe quel autre pos- te A à D desservi par le même ETR ou par n'importe quel autre ETR La conférence est ici restreinte à un seul ETR, à titre d'exemple Les multiplexeurs d'émission 311 et 312 émettent des échantillons sur les bus, à partir de chaque poste, pendant les intervalles de temps qui sont établis par la Mémoire Tampon Associative de Conférence 400 (MTAC) Simultanément à l'émission des échantillons sur le bus, des échantillons sont reçus à partir du bus et sont émis vers chacun des quatre postes A-D, tout ceci s'effectuant par l'intermédiaire de la MTAC 400 et du circuit de conférence 331 La MTAC 400 est programmée par le dispositif de commande à microprocesseur 202 (figure 2), par l'intermédiaire du bus 401, pour recevoir des échan- tillons de données à partir d'intervalles de temps par- ticuliers, et pour grouper les échantillons de données provenant de ces intervalles de temps afin d'effectuer la sommation de conférence et l'émission ultérieure vers les postes appropriés Les sommes sont présentées au poste approprié par des dispositifs de synchronisations 3012, 302-2, 303-2 et 304-2 Les sommes de conférence sont géné- rées en multiplex temporel, indépendamment pour chacun des quatre postes La MTAC réordonne les échantillons d'une manière qu'on envisagera de façon plus complète, de façon que le circuit logique de conférence produise quatre sommes indépendantes,, chacune d'elles allant vers l'inter- face de poste correspondante Le circuit de conférence 331 reçoit 32 échantillons indépendants à partir de la MTAC Les 32 échantillons sont mis en conférence en qua- tre groupes de huit échantillons chacun Les huit premiers. échantillons des 32 sont additionnés ensemble et sont émis vers le poste A par l'intermédiaire du dispositif de synchronisation 301-2 Les huit suivants sont additionnés ensemble et sont émis par le dispositif de synchronisation 302-2, et ainsi de suite pour le troisième groupe de huit et pour le quatrième groupe de huit Si le poste ne reçoit pas de données au moment considéré, tous ces échantillons sont égaux à zéro On pourrait parvenir à ce résultat en faisant en sorte que tous les signaux soit égaux à zéro ou que tous les gains correspondants soient égaux à zéro. Dans l'invention, on peut commander séparément le gain de chaque signal pour chaque poste. La MTAC 400 prélève des données dans des inter- valles de temps spécifiés de l'un ou l'autre des bus et combine ces données avec une information de gain spécifiée * 504 i pour chaque intervalle de temps, de façon à permettre de commander la conférence en ce qui concerne le gain poux n'importe quel participant à la conférence La valeur de cette commande de la conférence réside dans le fait que pour différentes combinaisons de postes, on peut sélec- tionner de façon appropriée différentes valeurs de gain, de façon que la mise en conférence puisse être effectuée sans grandes différences de volume à partir des différents postes. La MTAC consiste en quatre éléments de mémoire séparés, à savoir une Mémoire Associative 600 (MA), une Mémoire Tampon d'Echantillon 800 (MTE), une Mémoire Tampon de Valeur de Gain 700 (MTVG) et un Registre de Sélection de Bus (RSB) La MA et la MTVG sont programmées par un dispositif de commande à microprocesseur, par l'intermé- diaire du bus 401 La MA est programmée de façon à sélec- tionner des intervalles de temps sur le bus Les données contenues dans ces intervalles de temps sont chargées dans la MTE, dans l'ordre programmé La MTVG est chargée par le microprocesseur et chaque gain est utilisé avec un échantillon correspondant dans la MTE Le Compteur d'Inter- valles de Temps 310 détermine à la fois le moment auquel la MA réagit aux intervalles de temps programmés et le moment auquel les échantillons accompagnés des gains cor- respondants sont lus dans la MTE et la MTVG Comme on l'a indiqué, la lecture s'effectue dans un ordre séquentiel et comprend 32 échantillons qui se présentent en quatre groupes de huit échantillons chacun. Le RSB 500 est également programmé par le bus 401 et il sélectionne le bus duquel provient chacun des échantillons chargés dans la MTE Cette sélection de bus est effectuée par le circuit de commande de sélection de bus 801. Pour résumer brièvement, on peut dire que les ETR (figure 2) dans chacun des accès du système commandent le mouvement des données vers les bus et à partir de ceux- ci Pour que ceci se produise selon la séquence appropriée les Compteurs d'Intervalles de Temps 310 pour chaque ETR X doivent être synchronisés dans l'ensemble du système Ceci est accompli, par l'intermédiaire du dispositif de comman- de de bus 100 agissant par les bus A et B, par le séquen- ceur et interface de bus 101, qui fait partie du dispositif de commande de bus 100 représenté sur la figure 1 Le sé- quenceur et interface de bus 101 contient un circuit séquenceur qui génère un signal d'horloge et un signal de trame Le signal d'horloge est un signal à 2048 M Hz, ce qui correspond à la cadence des bus, et le signal de trame est un signal de synchronisation à 8 k Hz Les signaux d'horloge et de trame sont dirigés vers tous les accès du système, ils sont appliqués à un circuit séparateur à chaque accès et ils sont appliqués à chaque ETR pour faire compter et pour restaurer le compteur local d'intervalles de temps Grâce à ceci, bien que la commande du sys- tème soit répartie, tous les ETR établissent des Adresses d'Intervalles de Temps équivalentes. DISPOSITIF DE PERMUTATION D'INTERVALLES DE TEMPS DESCRIP- TION DETAILLEE La Mémoire Tampon Associative de Conférence 400, représentée sous forme développée sur la figure 4, accepte des valeurs de gain et des adresses d'intervalles de temps provenant du dispositif de commande à microprocesseur par le bus 401 Les adresses d'intervalles de temps déterminent quels sont les intervalles de temps qui doivent être écrits sur le bus et lus dans ce dernier Les valeurs de gain sont chargées dans la MTVG 700 par l'intermédiaire du registre d'E/S 704 Les adresses d'intervalles de temps sont char- gées dans la MA 600 par l'intermédiaire du registre d'E/S 603 Lorsqu'une communication entre un groupe donné de postes est établie dans le système, le microprocesseur qui se trouve à chaque accès charge les valeurs de gain et les adresses d'intervalles de temps de la communication, pour la durée de la communication. Une fois que les valeurs de gain et les adresses d'intervalles supplémentaires sont chargées, la MA 600 com- mande la MTE 800 de façon à charger des échantillons prove- nant du bus 809 ou du bus 810 Les échantillons sont chargés i seulement dans la MTE 800 lorsqu'un emplacement correspon- dant de la MA contient l'adresse d'intervalle de temps de l'échantillon considéré La manière précise selon la- quelle ceci est effectué est décrite en détail ci-après. Les échantillons sont conservés dans la MTE jusqu'à ce qu'ils soient lus séquentiellement par le bus 811 pour être dirigés vers l'extenseur 309 (figure 3). La MA 600 reconnaît les intervalles de temps sur les bus 809 et 810 en comparant les bits zéro à sept AITO à AIT 7 de l'adresse d'intervalle de temps, sur la ligne 606, avec les adresses d'intervalles de temps qui sont enregis- trées dans la MA Chaque emplacement de la MA compare indi- viduellement ses données à 8 bits avec les données à 8 bits présentes sur la ligne 606 Si ces données sont égales, cet emplacement de MA produit un signal de correspondance sur la ligne correspondante de 605 Ce signal de corres- pondance produit une écriture dans l'emplacement corres- pondant de la MTE, à partir de l'un des registres d'en- trée ( 807 ou 808) La MA peut donc reconnaître 256 ( 0-255) intervalles de temps distincts sur le bus 809 ou 810 Cha- cun de ces 256 intervalles de temps pourrait produire un signal d'écriture pour la MTE; pour écrire l'échantillon sur le bus pendant l'intervalle de temps considéré Le processus d'exploration ou de lecture de la MTE 800 est commandé par les adresses d'intervalles de temps 3 à 7 (conducteurs AIT 3 à AIT 7), par l'intermédiaire du sélec- * teur d'exploration 701 Les échantillons sont ainsi explo- rés dans la MTE et transférés sur le bus 811 à une caden- ce égale au huitième de la cadence à laquelle ces échan- tillons sont présentés à la MTE Ceci résulte du fait que la MA reconnaît les bits O à 7 de l'adresse d'inter- valle de temps qui changent huit fois plus vite que les bits 3 à 7 de l'adresse d'intervalle de temps Des échantillons sont également écrits dans la MTE à cette cadence de 118, mais de façon non uniforme, du fait que cette écriture peut avoir lieu pour n'importe lesquels des 256 intervalles de temps Le bus 811 a donc 32 intervalles de temps tandis que chacun des bus 809 et 810 a 256 intervalles de temps. La MTE 800 et la MA 600 associées au compteur d'intervalles de temps 310, remplissent une fonction de permutation d'intervalles de temps qui extrait sélective- ment des échantillons dans des intervalles de temps désirés sur le bus 809 ou le bus 810 et présente ces échantillons dans un ordre spécifié au bus 811. Le processus consistant à redéfinir l'ordre des échantillons est représenté graphiquement sur la figure 11, sur laquelle les échantillons sont prélevés sur un bus d'entrée (le bus 809 ou le bus 810) et sont transmis à un bus de sortie (bus 811) A titre d'exemple, on suppo- sera qu'on a sur le bus d'entrée des échantillons A, B, C et D qui représentent des échantillons provenant de quatre postes desservis par un ETR, comme le montre la fi- gure 3 On comprend évidemment que les échantillons peu- vent venir de n'importe quel poste dans le système, et non seulement des postes qui sont associés à cet ETR par- ticulier Le processeur principal du système a établi l'ordre représenté sur la figure 11, dans lequel l'adres- se d'intervalle de temps 2 contient un échantillon pro- venant du poste A, tandis que l'adresse d'intervalle de temps 5 contient un échantillon provenant du poste B et ainsi de suite On supposera en outre qu'on a une confé- rence à quatre participants entre les postes A, B, C et D En ce qui concerne le bus de sortie, on considérera les échantillons provenant des postes A et D, en notant évidemment qu'il y aurait pour les postes B et C des échantillons passant de façon similaire en mémoire tam- pon, qui n'ont pas été représentés On rappelle que les 32 échantillons présents sur le bus de sortie sont mis en conférence en quatre groupes de 8, avec le premier groupe pour le poste A et ainsi de suite Ainsi, les échantil- lons D, B et C vont vers le poste A tandis que les échan- tillons C, A et B vont vers le poste D Les échantillons de chaque groupe sont additionnés ensemble et ils sont émis vers le poste correspondant par les dispositifs de synchronisation 301-2 à 304-2 de la figure 3. La permutation entre le bus d'entrée et le bus de sortie est commandée par la MA 600, de façon que cette dernière soit pré-chargée à partir des dispositifs de commande de système décrits précédemment, pour contenir un 254 dans, la position 0, un 5 dans la position 1 un 7 dans la position 2, un 7 dans la position 29, un 2 dans la position 30 et un 5 dans la position -31 Pour la durée de cette communication, ces nombres demeureront dans la position physique représentée Ainsi, le processeur cen- tral doit seulement communiquer avec cet ETR une fois par communication, à moins qu'un nouveau poste soit ajouté à la communication de conférence ou soustrait de cette dernière. Le fonctionnement consiste donc à prélever l'échantillon de l'intervalle de temps d'entrée 254 (échan- tillon D) et à le transférer vers l'intervalle de temps 0 du bus de sortie Ceci se produit du fait que, comme on le décrira de façon plus détaillée, la MA 600 compare cha- que identité d'intervalle de temps avec un nombre enregis- tré et produit un signal de sortie lorsqu'une coïncidence apparaît Ainsi, lorsque le compteur d'intervalles de temps atteint 254, l'emplacement O de la MA 600 applique un signal à l'emplacement O de la MTE 800 Ce signal per- met l'enregistrement à l'emplacement-O de la MTE 800 des données courantes sur le bus d'entrée Le second emplace- ment, c'est-à-dire l'emplacement 1 de la MA 600, a été chargé avec un 5, ce qui indique que l'échantillon à char- ger dans l'emplacement 1 de la MTE 800 proviendra de l'in- tervalle de temps 5 Ces premier et second emplacements de la MITE constitueront ensuite les premier et second inter- valles de temps du bus de sortie De façon similaire, les emplacements 2, 29, 30 et 31 de la MA sont programmés avec l'adresse d'intervalle de temps du bus d'entrée et leur emplacement physique dans la MA détermine l'intervalle de temps que les échantillons occuperont sur le bus de sor- tie Pendant que le compteur d'intervalles de temps 310 accomplit son cycle de O à 255, son signal de sortie est appliqué par le bus 606 à la MA 600 Chaque fois qu'il y a une colncidence entre le compte d'intervalles de temps et ur X nombre enregistré dans la MA, l'emplacement physique de la coïncidence dans la MA fait apparaître une impulsion d'écriture au même emplacement physique de la MTE 800. Ainsi, l'échantillon correspondant à cet intervalle de temps provenant du bus d'entrée est chargé à cet emplace- ment dans la MTE. Ainsi, comme on l'a envisagé ci-dessus, lorsque l'adresse d'intervalle de temps 2 apparalt sur le bus 606, l'emplacement de mémoire 30 de -la MA 600 applique une impulsion d'écriture à l'emplacement de mémoire 30 de la MTE 800, ce qui fait que l'échantillon associé à l'adres- se d'intervalle de temps 2 (qui est l'échantillon A) est écrit à l'emplacement 30 de la mémoire tampon dt 6 chantil- lon 800 Lorsque l'adresse d'intervalle de temps atteint 5, les emplacements 1 et 31 de la MA 600 appliquent des impulsions d'écriture aux emplacements 1 et 31 de la MTE 800, ce qui fait que l'échantillon B est écrit simultané- ment dans ces deux emplacements A la fin d'une trame, la MTE sera emplie, et une lecture séquentielle commencera de façon à lire les données enregistrées pour les trans- férer vers le bus de sortie dans l'ordre approprié et pendant l'intervalle de temps de sortie approprié De cette manière, on génère un bus ( 811) à 32 intervalles de temps, pour présenter les échantillons au circuit de con- férence. En retournant à la figure 3, on voit que la permutation des intervalles de temps est commandée par la MA 600 et la MTE 800 Les échantillons de sortie per- mutés sont présentés à l'extenseur 309 De plus, la Mémoi- re Tampon de Valeur de Gain 700 (MTVG) fournit une valeur de gain pour chaque échantillon enregistré en mémoire tam- pon Le sélecteur de mot d'adresse d'exploration 701 com- mande à la fois la MTE et la MTVG de façon que chacun des emplacements d'une mémoire tampon ait un emplacement cor- respondant dans l'autre mémoire tampon Ainsi, pour cha- cun des 32 échantillons lus dans la MTE et transférés sur le bus 811, il existe un échantillon de gain pré-enregis- tré correspondant qui est lu et transféré sur le bus 707. i L'échantillon de gain est ensuite appliqué au multiplica- teur 308 du circuit de conférence 331 (figure 3) Chaque échantillon arrivant sur le bus 811 passe par l'extenseur à loi p, 309, puis il est multiplié par l'échantillon de gain correspondant qui est présent sur le bus 707 Ceci établit le coefficient de gain pour chacun des échantil- lons, de façon individuelle Avec cette technique, le gain de chaque échantillon pour chaque poste peut être adapté au poste considéré et il peut en outre être adapté en fonction de l'origine de l'échantillon. Ces échantillons sont ensuite accumulés en grou- pes de huit par l'accumulateur 307, et la somme accumulée est ensuite recomprimée par le compresseur à loi >z 305, puis elle est émise vers le poste de sortie approprié par l'intermédiaire de l'un des dispositifs de synchronisa- tion de sortie ( 301-2 à 304-2). STRUCTURE DE LA MEMOIRE TAMPON ASSOCIATIVE DE CONFERENCE La mémoire tampon associative de conférence 400 comprend quatre systèmes de mémoire de base, à savoir le Registre de Sélection de Bus 500 (RSB), la Mémoire Associative 600 (MA), la Mémoire Tampon de Valeur de Gain 700 (MTVG) et la Mémoire Tampon d'Echantillon 800 (MTE) Les figures 5, 6, 7 et 8 indiquent les détails du fonctionnement de chacun de ces systèmes de mémoire Le RSB 500, représenté sous forme développée sur la figure , est constitué par de simples bascules de données à lecture/écriture Le décodeur 501 sélectionne un groupe parmi quatre groupes de huit bits à écrire, huit bits à la fois, à partir du bus de données 401 On utilise les sorties de ces quatre registres à huit bits pour déter- miner la sélection de bus pour les échantillons qui sont écrits dans la MTE 800 Le RSB décide quel est parmi les bus 809 et 810 celui qui doit fournir les échantillons à écrire dans la MTE Ceci est effectué de façon individuel- le pour chacun des emplacements de la MTE Le RSB ne serait pas nécessaire en l'absence d'une structure à deux bus. La MA 600 est développée sur la figure 6 qui mon- tre la structure de chacune des cellules de bit (par exemple 250476 - 604) dans le réseau de mémoire, et la manière selon laquel- le le décodeur d'adresse est connecté à ce réseau de mémoi- re La lecture et l'écriture dans la MA s'effectuent comme dans n'importe quelle autre mémoire classique, par l'intermédiaire du registre d'E/S 603 L'adresse est déco- dée par le décodeur d'adresse 602 pour sélectionner l'un des 32 ( 0-31) emplacements à 8 bits Lorsque l'un de ces emplacements est sélectionné, les données à écrire sont prélevées par le registre d'E/S et sont présentées sur la ligne de données (DO-D 7 et DO-D 7) aux cellules de bit de mémoire sélectionnées, telles que les cellules de bit 0-0 à 0-7 Chaque cellule de bit 604 est une cellule de mémoire statique constituée par des résistances 6 R 1, 6 R 2, et des transistors 6042 et 6045 qui forment la partie de bascule de la cellule On accède à la cellule pour l'opé- ration de lecture ou l'opération d'écriture par l'inter- médiaire des portes de transmission 6041 et 6048 Les portes de transmission sont ouvertes ou fermées par la ligne de sélection d'adresse qui provient du décodeur d'adresse 602 Pour des données à écrire dans la cellule 0-0, le registre d' E/S présente les données suriles 11- gnes DO et DO, puis la ligne de décodeur d'adresse O ou- vre les portes de transmission 6041 et 6048, ce qui per- met aux données présentes sur les lignes DO et DO de posi- tionner ou de restaurer la cellule de mémoire 0-0 L'opé- ration de lecture est effectuée d'une manière similaire. Le décodeur d'adresse, ligne 0, ouvre les portes de trans- mission 6041 et 6048 et les données enregistrées dans la cellule de bit 00 sortent alors par les lignes DO et DO vers la partie de registre de sortie du registre d'E/S 603. En plus de l'opération de mémoire classique dé- crite ci-dessus, il existe un circuit de reconnaissance associative dans chaque cellule de bit Pour la cellule de bit 0-0, ce circuit comprend des transistors 6043, 6044, 6046 et 6047 qui effectuent une opération OU- EXCLUSIF entre le bit de données qui est enregistré dans la cellule 0-0 et le bit de données qui est amené par les 2504 i lignes AITO et AITO Cette fonction OU-EXCLUSIF ainsi que les fonctions OU-EXCLUSIF dans les cellules de bit 0-1 à 0-7, comparent les données provenant du compteur d'inter valles de temps 310 (AITO et AIT 7) avec les données enre- gistrées à l'emplacement O de la MA, et lorsqu'elles co In- cident, la ligne 620 passe à l'état haut La ligne 620 (ligne de bit O) ne passe à l'état haut que lorsque cha- que bit de l'emplacement O de la MA est égal à chaque bit de AITO à AIT 7 Les huit bits, considérées comme un grou- pemaintiennent une adresse d'intervalle de temps pré- enregistrée, et ils sont tous comparés simultanément avec l'adresse d'intervalle de temps entrante Lorsque les huit bits enregistrés coïncident avec tous les bits présents sur la ligne 606, la ligne 620 passe à l'état actif, ce qui indique cette co Incidence Un signal de coïncidence apparaît donc sur le conducteur O de 605 Les 32 empla- cements à huit bits dans la MA ont tous des circuits de comparaison identiques et ils comparent indépendamment les données enregistrées dans ces emplacements avec les données présentes sur la ligne 606. En considérant à nouveau la figure 11, on note que, comme indiqué précédemment, on peut enregistrer dans l'emplacement O un nombre binaire correspondant à 254, sous la -forme d'un nombre à huit bits Il y a ainsi 32 lignes de co Incidence indépendantes et chacune d'elles indique le moment auquel les données enregistrées dans l'emplacement correspondant de la MA sont égales aux don- nées présentes sur la ligne 606. STRUCTURE DE MEMOIRE A DOUBLE ACCES La mémoire tampon de valeur de gain est repré- sentée sous forme développée sur la figure 7 et elle con- siste en un réseau de mémoire MOS de type M de l'art antê- rieur, modifié pour donner la possibilité de double accès. Ainsi, on peut accéder à la mémoire 700 par le registre 703 ou par le registre 704, qui fonctionnent avec deux adresses indépendantes et avec deux bus de données indé- pendants Cette structure fait l'objet de la demande de brevet U S N O 256 697 déposée le 23 avril 1981. y 2504760 - Le bus 401 peut accéder pour la lecture ou l'écri- ture à l'un quelconque des 32 emplacements sélectionné par le décodeur d'adresse 705 Simultanément et indépendamment, le bus 707 peut lire l'un quelconque des 32 emplacements sélectionné par le décodeur d'adresse 701 Les deux bus s'étendent sous la forme de paires de lignes de bit vers tous les emplacements de mémoire et l'accès sur un bus quelconque ne restreint pas l'accès sur l'autre bus On utilise des paires de lignes de bit en tant que lignes positionnement/restauration pour des opérations d'écriture et en tant que sorties différentielles pour des opérations de lecture La paire de lignes de bit O et O du registre 704 est dirigée vers les cellules de bit 702 de la rangée supérieure ( 0-0 à 31-0) et la paire de lignes de bit O et O du registre 703 est également dirigée vers ces mêmes cellules L'accès à partir du bus 401 est commandé par le microprocesseur Ce microprocesseur écrit des valeurs de gain dans les emplacements de façon qu'elles soient dis- ponibles avec les échantillons correspondants qui seront traités par la configuration de mémoire MTE-MA. Dans un réseau de mémoire MOS de type N non modifié, un seul jeu de paires de lignes de bit et un seul registre d'E/S avec un seul décodeur d'adresse seraient connectés au réseau de mémoire Pour les besoins de la des- cription, on supposera que ceci correspond au décodeur 701 et au registre 703 Toute opération de lecture ou d'écriture est un processus en deux étapes La première étape consiste à pré-charger toutes les paires de lignes de bit Ainsi, les lignes O à 5 et O à 5 sont placées dans un état haut par des circuits faisant partie du re- gistre 703 Ceci évite que les lignes changent les don- nées dans les cellules de bit pendant l'étape suivante. Pour une lecture, l'étape suivante consiste à arrêter l'attaque de précharge et à placer à l'état actif l'une des lignes de sélection de mot provenant du décodeur 701. L'arrêt de l'attaque de pré-charge laisse les lignes de bit chargées de façon capacitive à l'état haut, tandis que la ligne de sélection de mot ouvre des portes de trans- mission correspondantes 7021 et 7025 Ces po>rtes de trans- mission permettent à la cellule de bit de faire descendre l'une des lignes de bit (O ou O en fonction des données en- registrées) La paire de lignes de bit se conforme ainsi aux données enregistrées dans la cellule de bit sélection- née, et le registre enregistre ensuite temporairement ces données pour les présenter en sortie Les résistances de cellule de bit 7 R 1 et 7 R 2 ont une valeur élevée pour mini- miser la puissance consommée par la mémoire, tandis que les transistors 7023 et 7024 sont des transistors de for- te puissance capables de faire passer à l'état bas n'im- porte quelle ligne de bit La pré-charge est nécessaire du fait que les résistances ne sont pas capables de faire passer les lignes de bit à l'état haut. Pour une écriture, l'étape suivante consiste a remplacer l'attaque de pré-charge par l'attaque corres- pondant aux données d'entrée, et à faire passer à l'état actif l'une des lignes de sélection Les données d'entrée exercent une action prioritaire sur la pré-charge et sur les données contenues dans la cellule de bit, ce qui a pour effet de positionner ou de restaurer les données de la cellule, en fonction des données d'entrée On effec- tue ainsi l'écriture dans la cellule sélectionnée La configuration à deux bus permet de disposer d'un système de mémoire fonctionnant en deux phases, grâce à quoi deux ensembles indépendants de registres d'E/S et de sé- lecteurs de mot peuvent accéder aux mêmes cellules de mémoire sur des phases opposées d'une horloge Ainsi, comme il est représenté sur la figure 12 et indiqué dans la demande de brevet précitée, on peut montrer que lorsque l'un des registres, comme le registre de sortie 703, est dans le mode de pré-charge, les bascules constituant l'élément principal de toutes les cellules die mémoire sont isolées des lignes de bit de ce registre et, pendant ce temps, l'autre registre, comme le registreedlnir&/s Brtie 704,peut être dans la phase de lecture/écriture pour accé- der réellement à n'importe quelle cellule Ce fonctionne- ment en alternance est commandé par des impulsions d'horloge ayant des phases opposées, comme le montre la figure 12. Il évite la condition potentiellement désastreuse consis- tant en ce que deux lignes de bit sélectionnent simulta- nément la même cellule de bit Pour la MTVG, le bus 707 n'est utilisé que pour une opération de lecture. Le fonctionnement à deux lignes de bit/deux phases permet à la mémoire tampon de gain de doubler effectivement sa vitesse, ce qui fait qu'il peut y avoir deux fois plus d'accès par des points d'accès indépen- dants, dans le même intervalle de temps. On utilise la même configuration à deux phases pour la MTE 800, comme il est représenté de façon déve- loppée sur les figures 8 et 9 La mémoire tampon d'échan- tillon est développée encore davantage par le fait qu'elle comporte trois paires de lignes de bit et trois accès, ainsi qu'un circuit logique de sélection de bus pour deux des trois accès Le circuit logique de sélec- tion d'adresse pour l'accès de sortie (bus 801) est par- tagé avec la MTVG Les deux autres accès (A et B) sont établis au moyen des bus 810 et 809, par l'intermédiaire des registres d'entrée 807 et 808 La sélection d'adres- se et d'accès pour A et B est effectuée par la MA et par le circuit logique dé sélection de bus 801 Des échan- tillons sont simultanément présents sur les bus A et B et ils proviennent des registres d'entrée A et B Le sélecteur de bus de chaque emplacement de MTE détermine le bus à partir duquel des données seront écrites dans l'emplacement correspondant de la MTE Cette configura- tion établit un système de mémoire à trois accès d'une grande souplesse, dans lequel deux accès sont des entrées et peuvent effectuer simultanément des Opérations d'écri- ture dans plus d'un emplacement et à partir d'un bus quel- conque parmi deux, tandis que le troisième accès est une sortie et permet d'accomplir des lectures simultanées à partir d'un troisième bus destiné à être exploré pour le circuit de conférence Du fait que les deux bus A et B fonctionnent sur-la même phase, ceci pourrait créer un conflit pour les opérations d'écriture, sauf si le circuit logique de sélection de bus fait en sorte que pour n'im- porte quel emplacement donné, un seul bus fournisse les données d'écriture Le troisième bus, c'est-à-dire le bue 811, fonctionne sur la phase opposée et ne peut donc pas entrer en conflit avec l'un ou l'autre des bus A ou B. ô* Les sélecteurs de bus prélèvent des signaux à la fois à partir de la MA 600 et à partir du RSB 500. La MA détermine le moment auquel un échantillon présent sur le bus A ou B doit être chargé dans l'emplacement correspondant de la MTE Son impulsion d'écriture comman- de l'écriture à partir du bus A ou du bus B, en fonction du bit correspondant du RSB Comme il est indiqué, dans la cellule de bit 805 de l'emplacement 0-0, les portes de transmission 8053 et 8058 permettent l'éériture dans la cellule de bit des données provenant du bus B, tandis que les portes de transmission 8052 et 8057 permettent l'écriture dans la cellule de bit des données qui pro- viennent du bus A Un seul de ces jeux de portes de trans mission est validé à n'importe quel instant donné, de la manière déterminée par le sélecteur de bus correspon- dant. Conclusion Bien que l'invention ait été représentée en relation avec un système de mise en conférence comportant un dispositif de permutation d'intervalles de temps, une telle application ne constitue qu'un mode de réalisatione il apparaîtra de façon évidente à l'homme de l'art qu'on peut employer l'invention pour transférer des échantillon E de données d'une entrée vers une autre entrée, que ces entrées soient associées ou non à des postes, des lignes, des jonctions ou des circuits auxiliaires, ou pour trans- férer des données d'une ligne de transmission vers un ré- seau de mémoire, en vue d'une restitution ultérieure Le réseau de mémoire pourrait être conçu de façon à avoir un certain nombre de niveaux d'enregistrement, chaque niveau correspondant à un cycle complet du signal d'entrée Il serait ainsi possible d'enregistrer plusieurs trames du signal d'entrée dans la mémoire, pour une restitution ulté d rieure Une telle configuration pourrait trouver une appli- cation dans les systèmes à commutation par paquets, dans lesquels un enregistrement en mémoire tampon est nécessai- re. Il est également évident qu'on peut combiner les diverses mémoires en une seule structure de mémoire incorporant également éventuellement les mémoires tampons et les bus d'entrée et de sortie Le signal d'horloge peut être généré de façon interne et on peut utiliser des signaux d'horloge séparés pour effectuer des transmissions sélectives. Il va de soi-que de nombreuses autres modifica- tions peuvent être apportées au dispositif décrit et re- présenté, sans sortir du cadre de l'invention. y REVENDICATIONS 1 Circuit destiné à transférer des signaux entre une entrée et une sortie, avec un ensemble de posi- tions de temps partagé établies à cette entrée et cette sortie, chaque position ayant une identité propre, carac- térisé en ce qu'il comprend: une première mémoire ( 600) contenant des emplacements d'adresse, chaque emplacement correspondant à l'une particulière des positions de temps de sortie, et chaque emplacement étant conçu de façon à enregistrer l'identité d'une position de temps d'entrée; un circuit de commande ( 100, 202) destiné à établir des informations d'entrée d'adresse pour la première mémoire, ces informations d'entrée étant constituées par les iden- tités des positions de temps d'entrée; et un ensemble de circuits ( 605, 800, 809, 810) commandés par une associa- tion entre une information d'entrée d'adresse établie et une identité de position de temps enregistrée à un empla- cement particulier dans la première mémoire, pour trans- férer un signal de la position de temps partagé d'entrée associée à l'identité donnant lieu à une coïncidence, vers la position de temps partagé de sortie qui est asso- ciée à l'emplacement de mémoire particulier de la premié- re mémoire. 2 Circuit destiné à transférer des signaux selon la revendication 1, caractérisé en ce que les posi- tions de temps partagé d'entrée et de sortie sont des subdivisions de trames répétitives et les trames d'entrée et de sortie sont mutuellement synchronisées. 3 Circuit destiné à transférer des signaux selon la revendication 2, caractérisé en ce que le nombre de positions de temps d'entrée de chaque trame est différent du nombre de positions de temps de sortie de chaque trame. 4 Circuit destiné à transférer des signaux selon la revendication 1, caractérisé en ce que l'ensemble de cir- cuits ( 605, 800, 809, 810) comprend: une seconde mémoire ( 800) qui peut être adressée sous la commande de chaque association de la première mémoire pour enregistrer, à un emplacement de la seconde mémoire associé à la position de temps partagé de sortie, les signaux d'entrée qui sont associés à l'identité de position de temps qui est enregis- trée dans la première mémoire. Circuit destiné à transférer des signaux se- lon la revendication 4, caractérisé en ce que l'ensemble de circuits ( 605, 800, 810, 809) comprend en outre des moyens de compression destinés à lire et à transf 6 rer vers la sortie les signaux d'entrée enregistrés provenant de la seconde mémoire. 6 Circuit destiné à transférer des signaux se- lon la revendication 1, caractérisé en ce que l'ensemble de circuits ( 605, 800, 809, 810) comprend en outre: une seconde mémoire ( 800) contenant un emplacement d'enregis- trement qui est associé séquentiellement à chacune des positions de temps de sortie, chaque emplacement ayant une correspondance avec un emplacement particulier de la première mémoire; des moyens ( 809, 810) commandés par chaque association de la première mémoire pour enregistrer dans l'emplacement correspondant de la seconde méu ire le signal d'entrée qui est associé à l'identité donnant lieu à coïncidence; et des moyens ( 811) destinés à lire dans la seconde mémoire et à transférer vers la sortie le si- gnal d'entrée qui est enregistré dans la seconde mémoire. Par Procuration de: Société dite: WESTERN ELECTRIC COMPANY, INCORPORATED Le Mandataire: CABINET FLECHNER