FR 2505108 A1 19821105 FR 8207501 A 19820430 La présente invention concerne un circuit propre à aligner entre eux N faisceaux PCM (ou MIC: modulation par impulsion codée) cohérents qui parviennent à un noeud de communication, comme par exemple une matrice de commutation, mais qui sont affectés d'un retard variable de faisceau à faisceau. Dans la demande de brevet italienne n'19414 A/81 du /1/1981, il est décrit un central téléphonique de commutation, composé de plusieurs modules dont chacun comprend une matrice de commutation, à l'entrée de laquelle parvient un nombre préalablement fixé de faisceaux PCM qui, provenant de modules situés à distance variable du module considéré, sont cohérents mais affectés d'un retard qui diffère de faisceau à faisceau. Il y a lieu de noter qu'avant d'effectuer la commuta- tion des mots numériques situés dans les canaux temporels de ces faisceaux PCM, ceux-ci doivent être alignés afin de faire en sorte qu'à un instant donné, il soit présent, à l'entrée de la matrice, les mots numériques situés dans le i temporel de tous les faisceaux. Les opérations d'alignement en question sont effectuées habituellement en utilisant un nombre de mémoires élastiques égal au nombre des faisceaux PCM à aligner A chaque mémoire élastique est en général associé un circuit à accorchage de phase qui rend disponible en sortie une séquence d'impulsions de temporisation, de fréquence égale à celle des faisceaux PCM, destinée à être utilisée pour effectuer l'écriture des signaux PCM dans la mémoire correspondante Ces derniers sont ensuite lus simultanément, à l'aide des impulsions de temporisation du noeud de communication. Une solution technique du type ainsi décrit se révèle coûteuse, eu égard au fait qu'elle nécessite l'utilisation d'autant de mémoires élastiques et d'autant de circuits à accro- chage de phase qu'il y a de faisceaux PCM à aligner. Le but de la présente invention est la réalisation d'un circuit propre à aligner les faisceaux PCM, en utilisant des solutions de circuit particulièrement simples et économiques. Le circuit comprend une première unité fonctionnelle, capable de comparer cycliquement la phase que présentent les signaux relatifs à chacun des N faisceaux PCM avec la phase du signal de temporisation du noyau de communication, et également capable d'introduire un retard de fractions de bit dans les signaux PCM lorsque le décalage entre le front de descente du signal de temporisation et les transitions des signaux PCM est inférieur à une grandeur prédéterminée. Afin d'éviter des changements continus de décision de la part des circuits qui viennent d'être décrits, l'invention prévoit l'introduction d'une hystérèse temporelle, consistant à maintenir la décision précédente jusqu'à ce que le décalage des signaux PCM par rapport audit signal de temporisation dépas- se une grandeur prédéterminée. De cette manière, la première unité fonctionnelle envoie à une seconde unité fonctionnelle des signaux PCM insensibles aux variations de phase (jitter) des signa ux en entrée, tant que de telles variations ne dépassent pas une gamme de valeurs prédéterminées. La seconde unité fonctionnelle a pour rôle de complé- menter d'un nombre entier de bits le retard que présentent les signaux relatifs à chacun des N faisceaux PCM, afin de l'unifor- miser à une valeur de retard de grandeur prédéterminée. D'autres caractéristiques de l'invention ressortiront de la description qui suit, relative à un exemple non limitatif de réalisation et donnée en référence aux figures ci-annexées. La figure 1 est le schéma par blocs d'une première unité fonctionnelle PHADJ, réalisée suivant l'invention, propre à effectuer un ajustement de phase. La figure 2 représente des formes d'onde relatives à la figure 1. La figure 3 est le schéma par blocs d'une seconde unité fonctionnelle BTADJ, réalisée suivant l'invention, propre à effectuer un ajustement de bits. Sur la figure 1 ont été désignés par RRCN 0,, RRCN 7 autant de faisceaux PCM, par exemple à 2 M biss/s, qui parvien- nent en entrée à une première unité fonctionnelle PHADJ, propre à introduire dans chacun des signaux RRCN un retard de fractions de bit, afin de rendre disponibles en sortie des signaux CCNR 0, , CCNR 7 dont les transitions sont éloignées des transitions ascendantes du signal de temporisation DCLK du noeud de commu- nication. Il convient en effet de noter qu'en aval des circuits ici considérés, les bits des signaux RRCN sont destinés à être échantillonnés avec le front de montée du signal DCLK, dans le but de discriminer leur valeur logique. Lorsque les transitions des signaux RRCN sont "voisines des transitions descendantes de DCLK, on opère dans des condi- tions favorables aux fins de la reconnaissance des bits reçus, puisque ceux-ci sont échantillonnés au centre du bit, tandis que si les transitions des signaux PCM sont "voisines" des transitions ascendantes de DCLK, on opère dans des conditions anormales, puisque l'échantillonnage est effectué à proximité des-fronts des bits Dans cette dernière situation, en présence de jitter introduit par les lignes de transmission, on peut observer cet inconvénient que l'échantillonnage de certains bits est sauté, tandis que d'autres bits peuvent être échantil- lonniés deux fois. Afin d'envoyer en aval des signaux RRCN dont les transi- tions soient éloignées des transitions ascendantes de DCLK, l'invention prévoit d'envoyer en aval le signal RRCN non modi- fié ou retardé de 1/2 période lorsque les transitions des signaux PCM sont voisines des transitions descendantes ou ascendantes du signal DCLK. Afin d'éviter des changements continuels de décision de la part des circuits qui effectuent l'examen qui vient d'être décrit, l'invention prévoit l'introduction d'une hystérèse temporelle, consistant à maintenir la décision précédente tant que le décalage des impulsions PCM par rapport aux impulsions DCLK ne dépasse pas une grandeur prédéterminée. L'hystérèse temporelle est obtenue en effectuant la comparaison des transitions des signaux PCM avec deux fenêtres temporelles différentes Plus précisément, dans le cas o le signal PCM a été précédemment envoyé en aval non modifié, l'examen ultérieur est effectué en référence à une fenêtre temporelle "large" autour du front de descente de DCLK C'est- à-dire que la décision précédente est maintenue tant que les transitions des signaux PCM se situent dans une telle fenêtre. Par contre, dans le cas o il a été précédemment envoyé O en aval un signal PCM retardé de 1/2 période, l'examen ulté- rieur est effectué en référence à une fenêtre "étroite", tou- jours autour du front de descente de DCLK C'est-à-dire que la décision précédente est modifiée lorsque les transitions des signaux PCM coïncident avec une telle fenêtre temporelle. De cette manière, on introduit une hystérèse dans le jitter de phase des signaux en entrée, ce qui fait que les signaux CCNR à la sortie de l'unité fonctionnelle PHADJ sont insensibles à ce jitter à condition qu'il présente une valeur inférieure à une grandeur prédéterminée. La génération des fenêtres temporelles mentionnées ci- dessus est effectuée par des premiers moyens PM qui reçoivent en entrée les impulsions DCLK, représentées sur le diagramme a) de la figure 2, et qui sont capables de produire un premier signal présentant une fenêtre temporelle "large' autour de chaque front de descente du signal DCLK, comme le montre le diagramme b) par des lignes de hachures, ainsi que de produire un second signal présentant une fenêtre temporelle "étroite" autour du même front de DCLK, comme le montre le diagramme c) par des lignes de hachures. Si l'on adopte un signal DCLK de période T = 400 ns, la fenêtre temporelle large peut être choisie d'une durée T 1 = 300 ns, tandis que la fenêtre temporelle étroite peut être choisie d'une durée T 3 = 100 ns. Les signaux PCM RRCN 0,, RRCN 7 parviennent en entrée à des seconds moyens SM, capables d'émettre en sortie les mêmes signaux RRCN retardés de T/2, ainsi qu'en entrée à des troisiè- mes moyens TM, capables de constater la coïncidence entre les fenêtres temporelles en question et les transitions des signaux RRCN. Selon une forme de réalisation préférée, les seconds moyens SM sont constitués par un ensemble de huit circuits bistables de type D qui reçoivent, à leur entrée de données, un système RRCN respectif, tandis qu'ils reçoivent, à leur entrée de temporisation, le signal DCLK. Les troisièmes moyens TM comportent par contre un premier multiplexeur MX 1 qui reçoit, à l'entrée de données, les signaux RRCN et, à l'entrée d'adresses, les signaux FRNRW, FRNR 1, FRNR 2 propres à valider l'émission séquentielle des signaux RRCN Le nombre exprimé par les signaux FRNR est incré- menté après un intervalle de temps égal au temps de trame (par exemple 125 ps) des signaux PCM. Les signaux PCM relatifs au faisceau RRCN 1, qui corres- pondent à la sortie de l'unité MX 1 à un instant donné (voir diagramme d), parviennent en entrée à un circuit dérivateur DR 1, à la sortie duquel est disponible une impulsion en corres- pondance de chaque transition des signaux qu'il reçoit en entrée,comme le montre le diagramme e) Les impulsions qui cor- respondent à la sortie de l'unité DR 1 parviennent en entrée à un circuit de porte Pl qui est invalidé par le signal disponi- ble à la sortie d'un circuit monostable MN, lequel excite sa propre sortie pendant un intervalle de temps prédéterminé en réponse à la réception d'une impulsion DFRX active au début de chaque trame. De cette manière, le passage des impulsions produites par DR 1 à travers l'unité Pl est inhibé pendant un temps tel que les transitoires déterminés par irincrémentation du nombre FRNR peuvent être considérés comme annulés. Les impulsions qui correspondent à la sortie de l'unité Pl parviennent à l'entrée de temporisation d'un circuit bis- table FF de type D qui reçoit à l'entrée de données l'un des signaux produits par les premiers moyens PM. La sortie des troisièmes moyens TR est mémorisée par des quatrièmes moyens QR qui assurent l'envoi des fenêtres temporelles aux troisièmes moyens TM, ainsi que l'envoi de signaux de validation à des cinquièmes moyens QN. Les cinquièmes moyens QN comportent en effet huit paires de circuits transmetteurs TR TR 7; un transmetteur de la paire reçoit en entrée les signaux RRC Ni présents à l'entrée des moyens SM, tandis que l'autre reçoit en entrée les mêmes signaux retardés par SM. Les quatrièmes moyens QR comprennent une mémoire à accès aléatoire MM,, présentant 8 cellules de mémoire adressées par le nombre FRNR considéré ci-dessus. L'unité MM 1 est capable de mémoriser, pour chaque fais- ceau PCM, le niveau logique qui correspond à la sortie de l'unité FF en présence d'une impulsion en sortie de l'unité P 1. Les sorties de l'unité MM 1 parviennent également à un second multiplexeur MX 2 qui reçoit, sur l'entrée d'adresses, les signaux FRNR La sortie de l'unité MX 2 valide un second ou un troisième circuit de porte, P 2 ou P 3, qui reçoivent respective- ment, sur leur autre entrée, le signal FL et le signal FS. Au moment de l'allumage de l'appareil, il est écrit, dans la mémoire MM, des bits présentant la valeur logique 0 ce qui fait que l'impulsion qui correspond à la sortie de l'unité MX 2 valide le circuit de porte P 2, à travers lequel passe la fenêtre large FL Dans l'hypothèse o le nombre FRNR adresse le système RRCN O et o les signaux relatifs présentent la phase représentée sur le diagramme d), il correspond, à la sortie de l'unité DF, les impulsion représentées sur le diagramme e), les- quelles coïncident avec la fenêtre FL, ce qui fait qu'il correspond, à la sortie de l'unité FF, une impulsion présentant la valeur logique zéro, qui est mémorisée dans la cellule de l'unité MM relative au faisceau considéré Cette impulsion parvient également à l'entrée de validation de l'unité TR 0, validant le transmetteur qui reçoit en entrée les signaux RRCN O présents à l'entrée des moyens SM En effet, puisque les tran- sitions des signaux RRCN O coïncident avec la fenêtre temporelle FL, le front de montée des signaux DCLK se situe dans la posi- tion centrale des bits reçus, condition favorable aux fins de l'échantillonnage de ceux-ci. Lorsque le nombre FRNR augmente, il adresse la cellule suivante de l'unité MM, dans laquelle est mémorisée une impul- sion présentant la valeur logique zéro qui valide l'unité P 2, ce qui fait que le signal FL est présent-en entrée de FF. Dans l'hypothèse o les signaux RRCN 1 présentent la phase représentée sur le diagramme f), à la sortie de l'unité DR 1 correspondent les impulsions représentées sur le diagramme g) qui ne coïncident pas avec le signal FL, ce qui fait qu'il apparaît, à la sortie de l'unité FF, une impulsion présentant la valeur logique 1. Par contre, lorsque le nombre FRNR prend la valeur un, il apparaît, à la sortie de l'unité MM, une impulsion présentait la valeur logique 1 qui valide l'unité P 3, d'o il résulte que dans le cas, 1 'unité FF effectue la comparaison avec les fenêtres temporelles "étroites" PS Si les impulsions qui apparaissent à la sortie de l'unité DR 1 ne coîncident pas avec de telles fené- tres, il est mémorisé, dans l'unité MM, une impulsion présentant la valeur logique 1 et, en conséquence, l'unité TR Ienvoie en aval les signaux RRCN 1 retardés par les moyens SM. L'envoi en aval des signaux RRCN 1 retardés se poursui- vra jusqu'à ce que leur décalage par rapport aux signaux DCLK prenne une valeur telle que les transitions coincident avec les fenêtres FS, comme le montre le diagramme i). Lorsque se manifeste cet événement, il apparaît, à la sortie de l'unité MM, une impulsion présentant la valeur logi- que zéro qui valide l'unité TR 1 pour qu'elle émette en sortie les signaux RRCN 1 présents à l'entrée des moyens SM. Si l'on utilise les signaux FL et FS présentant des fenêtres temporelles de la durée spécifiée ci-dessus, il en résulte que les signaux CCNR envoyés en aval sont exempts du jitter des signaux d'entrée RRCN, pourvu que celui-ci soit inférieur à 100 ns Tel est en effet le décalage maximal que peuvent effectuer les signaux RRCN par rapport au signal DCLK sans déterminer des changements de décision de la part des troisièmes moyens TM. Sur la figure 3 est représentée en détail la seconde unité fonctionnelle BTADJ, propre à introduire un retard de nombres entiers de bits dans chacun des signaux CCNR, jusqu'à les placer en alignement de trame. Les signaux CCNR 0, CCNR 7 parviennent en entrée à un multiplexeur MX 3 faisant partie de sixièmes moyens SS capables d'émettre en sortie une impulsion en réponse à la détection de l'instant de départ de la trame de chacun des signaux CCNR. L'unité MX 3 reçoit sur l'entrée adresses le nombre FRNR précédemment mentionné, dont l'incrément détermine l'émis- sion séquentielle des signaux CCNR A la sortie de l'unité MX 3 est raccordé un registre à décalage RS,, présentant huit cellu- O les de mémoire qui sont raccordées à une unité de décodage DC, capable d'émettre en sortie une impulsion lorsqu'est présente, dans l'unité R 51, la configuration binaire caractéristique du mot de synchronisme La sortie de l'unité DC parvient en entrée à une unité de produit logique P 4 qui reçoit, sur une seconde entrée, le signal qui apparaît à la sortie d'un circuit déri- vateur DR 2, capable d'émettre en sortie une impulsion en cor- respondance de chaque transition négative du signal DCLK, et, sur une troisième entrée, le signal qui apparaît à la sortie d'un circuit de reconnaissance CR, capable d'activer sa propre sortie pendant un intervalle de temps égal à la durée du premier canal temporel de la trame. Si, au cours du premier canal temporel de la trame relative au système PCM sélectionné par MX 3, la présence du mot de synchronisme est décelée, il apparaît, à la sortie de l'unité P 4 une impulsion propre à valider des septièmes moyens ST affectés au calcul des retards dont est affecté le signal CCN Ri sélectionné par MX 3 par rapport à l'instant de début de trame défini par DFRX Plus précisément, les septièmes moyens ST fournissent en sortie une configuration binaire exprimant le nombre de bits dont devra être retardé le signal CCN Ri afin de complémenter son retard au retard maximal prédéterminé. En supposant qu'il a été préalablement fixé de réaliser l'alignement en retardant les signaux CCNR de 8 bits et que le système PCM sélectionné par MX 3 est affecté d'un retard de 5 bits, les moyens ST fournissent en sortie une configuration binaire exprimant le nombre de bits 3 dont devra être retardé le système pour présenter un retard de 8 bits. Les moyens ST comprennent un compteur CN qui reçoit en entrée les signaux DCLK et dont les trois sorties les plus si- gnificatives parviennent en entrée à un registre RG capable de mémoriser les bits présents à son entrée lorsque la sortie de l'unité P 4 est active De cette manière est mémorisé le nombre d'impulsions de la séquence DCLK, comptées entre l'ins- tant défini par DFRX et l'instant auquel est reçu le mot de synchronisme Le complément à 8 du nombre mémorisé est effectué en prélevant les sorties inversées de l'unité RG Les trois bits exprimant le retard complémenté sont envoyés à des huitièmes moyens OM capables de les mémoriser dans une cellule respective d'autant de mémoires MM 2, MM 3 et MM 4 qui sont validées à l'é- criture par l'impulsion qui apparaît à la sortie de l'unité P 4, à l'adresse spécifiée par FRNR. Les i èmes sorties de chacune des mémoires MM 2, MM 3 et MM 4 sont ensuite regroupées et envoyées à l'entrée d'adresse d'un multiplexeur respectif MX 4, MX 11 Y dont les entrées de données sont raccordées aux sorties parallèles de registres à décalage R 52, RS Ces derniers reçoivent en entrée un signal CCNR respectif qui est mémorisé au rythme défini par la séquen- ce d'impulsions de temporisation DCLK. Si l'on admet que les registres à décalage R 52, R 59 présentent huit cellules de mémoire et que chaque cellule retarde de un bit le signal fourni par la cellule précédente, le multiplexeur respectif est positionné par les signaux pré- sents à l'entrée d'adresses de manière à prélever la sortie de la cellule du registre qui retarde le signal RRCN respectif de la quantité calculée par les sixièmes moyens SS. C'est-à-dire qu'on suppose que le signal CCNR 7 doit être retardé de 3 bits afin de complémenter son retard à 8 bits. Dans ce cas, le multiplexeur M Xl émettra en sortie le signal présent sur la troisième sortie du registre R 59. Aux sorties des unités MX 4, M Xil apparaissent donc les signaux RXCN présentant tous le même retard, ce qui fait au'ils sont alignés entre eux, conformément au but énoncé. REVENDICATIONS 1 Circuit destiné à aligner entre eux les signauxre- latifs à N faisceaux PCM (RRC No, RRCN 7) qui parviennent à un noeud de communication, caractérisé en ce qu'il comprend une première unité fonctionnelle (PHADJ) capable de comparer cycliquement la phase que présentent les signaux relatifs à chacun des n faisceaux PCM avec la phase d'un signal de temporisation (DCLK) du noeud de communication ayant une période T, et capable également d'introduire un retard de fractions de bit dans les signaux PCM lorsque le décalage entre le front de descente du signal de temporisation et les transitions des signaux PCM est supérieur à une grandeur prédéterminée, et en ce qu'il est raccordé, à la sortie de la première unité fonctionnelle, une seconde unité fonctionnelle (BTADJ) capable de complémenter d'un nombre entier de bits le retard que présentent les signaux relatifs à chacun des faisceaux PCM qu'elle reçoit en entrée (CCNR 0, CCNR 7), de façon à l'uniformiser à une valeur de retard de grandeur prédéterminée. 2 Circuit selon la revendication 1, caractérisé en ce que la première unité fonctionnelle (BTADJ) comprend: des premiers moyens (PM), propres à générer respectivement un premier signal (FL) et un second signal (FS), présentant respectivement une fenêtre temporelle de durée Ti C T et de durée T 2 porisation (DCLK); des seconds moyens (SM), propres à retarder d'une grandeur prédéterminée T 3 ' T les signaux PCM (RRCN 0, RRCN 7) des n faisceaux; des troisièmes moyens (TM), propres à vérifier séquentielle- ment si les transitions des signaux PCM de chacun des N fais- ceaux se situent dans les fenêtres temporelles du premier (FL) ou du second signal (FS) émis par les premiers moyens (PM), en émettant une impulsion toutes les fois que la vérification a un résultat négatif; des quatrièmes moyens (QR), propres à mémoriser, pour chacun des N faisceaux, la présence ou l'absence de l'impulsion en sortie des troisièmes moyens (TM), ainsi qu'à valider l'envoi à ces troisièmes moyens (TM) du premier signal (FL) ou du second signal (FS), respectivement en réponse à l'absence et à la pré- sence de ladite impulsion dans la cellule de mémoire associée au faisceau PCM en question; des cinquièmes moyens (QN), propres à envoyer à la seconde unité fonctionnelle (BTADJ) les signaux PCM (RRCN 0, RRCN 7) présents à l'entrée ou à la sortie des seconds moyens (SM), en réponse à l'absence ou à la présence de ladite impulsion dans la cellule de mémoire respective des quatrièmes moyens (QR). 3 Circuit selon la revendication 1, caractérisé en ce que la seconde unité fonctionnelle (BTADJ) comprend en combinai- son les éléments caractéristiques suivants: des sixièmes moyens (SS), propre à balayer séquentiellement les signaux PCM (CCNR 0, CCNR 7) qui apparaissent à la sortie des cinquièmes moyens (QN) et à émettre en sortie une impulsion lorsqu'ils détectent la présence du mot de synchronisme dans le canal temporel qui lui est réservé; dés septièmes moyens (ST), propres à compter le nombre d'im- pulsions de temporisation (DCLK) qui surviennent entre la récep- tion d'une impulsion (DFRX) exprimant l'instant de début de la trame et l'apparition de l'impulsion à la sortie des sixièmes moyens (SS), ainsi qu'à fournir en sortie un nombre exprimant le complément du nombre calculé au nombre exprimant ladite valeur de retard de grandeur prédéterminée; des huitièmes moyens (OM), propres à mémoriser le nombre four- ni par les septièmes moyens, relatif à chacun des N faisceaux PCM; des neuvièmes moyens (NM), propres à retarder chaque faisceau POI (CCNR 0, CCNR 7) qui est présent à la sortie des quatrièmes moyens, de la grandeur mémorisée dans les huitièmes moyens (OM). 4 Circuit selon la revendication 2, caractérisé en ce que les troisièmes moyens (TM) comprennent: un premier multiplexeur (MX 1) à l'entrée de données duquel parviennent les N faisceaux PCM (RRCN 0, RRCN 7) et à l'en- trée d'adresses duquel parvient un premier nombre (FRNR) qui progresse d'un incrément au bout d'un intervalle de temps égal au temps de trame; 1. 0 un premier circuit dérivateur (DR 1) raccordé à la sortie du premier multiplexeur; un circuit monostable (MN), capable d'activer sa sortie pendant un temps prédéterminé en réponse à la réception de ladite impul- sion de début de trame (DFRX); un premier circuit de porte (P 1), propre à valider le passage des impulsions qui apparaissent à la sortie du premier circuit dérivateur (DR 1), lorsque le circuit monostable (MN) désexcite sa sortie; un circuit bistable (FF) de type D, qui reçoit à l'entrée de temporisation les impulsions apparaissant à la sortie du premier circuit de porte et, à l'entrée de données, le signal (PL et FS) fourni par les quatrièmes moyens (QR). Circuit selon la revendication 2, caractérisé en ce que les quatrièmes moyens comprennent: une première mémoire (MM 1) présentant n'cellules adressables par ledit premier nombre (FRNR); un second multiplexeur (MX 2) qui reçoit sur l'entrée d'adres- ses le premier nombre (FRNR) et sur l'entrée de données les sorties de la première mémoire (MM 1); un second et un troisième circuits de porte (P 2 et P 3) qui reçoivent-en entrée, respectivement le premier (FL) et le se- cond (FS) signaux générés par les premiers moyens (PM), ainsi qu'un signal de validation disponible à la sortie du second multiplexeur (MX 2). 6 Circuit selon la revendication 3, caractérisé en ce que les sixièmes moyens (SS) comprennent: un troisième multiplexeur (MX 3) à l'entrée de données duquel parviennent les signaux PCM (CCNR) émis par les cinquièmes C 5 1 08 moyens (QN) et à l'entrée d'adresses duquel parvient ledit premier nombre; un premier registre à décalage (R 51) raccordé à la sortie du troisième multiplexeur (MX 3); une unité de décodage (DC) raccordée aux sorties du premier registre à décalage (R 51); un second circuit dérivateur (DR 2) qui reçoit en entrée les impulsions de temporisation (DCLK); un circuit de reconnaissance (CR), capable d'activer sa sortie pendant un intervalle de temps égal à la durée d'un canal tem- porel à partir de l'impulsion de début de trame; un quatrième circuit de produit logique (P 4) qui reçoit en entrée la sortie de l'unité de décodage (DC), la sortie du se- cond circuit dérivateur (DR 2) et la sortie du circuit de recon- naissance (CR). 7 Circuit selon la revendication 3, caractérisé en ce que les septièmes moyens (ST) comprennent: un compteur (CN) à l'entrée de comptage duquel parviennent les impulsions de temporisation (DCLK) et à l'entrée de remise en l'état initial duquel parvient l'impulsion de début de trame (DFRX); un registre (RG), propre à mémoriser le nombre présent dans le compteur (CN) lorsque la sortie du quatrième circuit de porte (P 4) est active, ainsi qu'à inverser le niveau logique des bits exprimant le nombre mémorisé. 8 C Ircuit selon la revendication 3, caractérisé en ce que-les neuvièmes moyens (NM) comprennent: -un ensemble de N registres à décalage (R 52, R 59) dont chacun reçoit en entrée un faisceau PCM respectif (CCNR); un ensemble de N multiplexeurs (MX 4, MX 11) dont chacun reçoit sur l'entrée d'adresses le nombre respectif mémorisé par les huitièmes moyens (OM) et sur l'entrée de données les sor- ties d'un registre à décalage respectif dudit ensemble.