FR 2499291 A1 19820806 FR 8123989 A 19811222 La présente invention concerne une mémoire statique et plus particulièrement une mémoire statique à accès aléa- toire ou direct, constituée par des transistors à effet de champ à grille isolée (désignée ci-après sous le terme de "RAM statique à MOS"). Une mémoire RAM statique à MOS est habituellement munie d'un amplificateur de détection ainsi que d'un ré- seau de mémoire constitué par plusieurs cellules de mêmoi- re statique qui sont disposées sous la forme d'une matrice, plusieurs lignes de transmission de mots, au moyen desquel- les les bornes de sélection des cellules de mémoire dispo- sées dans les mêmes rangées sont raccordées en commun, et plusieurs lignes de transmission de données, à l'aide des- quelles les bornes de données des cellules de mémoire dis- posées dans les mêmes colonnes sont raccordées en commun. Un signal de données possédant un niveau comparativement bas et délivré par une cellule de mémoire sélectionnée est amplifié par l'amplificateur de détection. Dans le cas d'un circuit possédant un agencement, selon lequel une ligne de transmission de données devant être sélectionnée parmi l'ensemble des lignes de transmis- sion de données dans le réseau de la mémoire est accoupléeà une ligne commune de transmission de données par l'intermé- diaire d'un circuit de commutation de colonnes, la borne d'entrée de l'amplificateur de détection est raccordée à la ligne commune de transmission de données. Dans ce cas la borne de sortie d'un circuit d'enregistrement est également raccordée à la ligne commune de transmission de donnéIs. Par conséquent lors de l'opération d'extraction d'une donnée par lecture, le signal de transmission de données lu hors de la cellule de mêmoire,qui a été sélectionn6epar la ligne de transmission de mots et le circuit de commutation de colonnes,est envoyé à l'amplificateur de détection par l'in- termédiaire d'une ligne commune de transmission de mots, tandis que lors de l'opération d'enregistrement d'une donnée, un signal de transmission de données délivré par le circuit d'enregistrement est envoyé à la cellule de mémoire sélec- tionnée par l'intermédiaire de la ligne commune de transmis- sion de mots. Lors de l'opération d'extraction de la donnée par lecture, la vitesse de l'opération de lecture est limitée par l'intervalle de temps pendant lequel les potentiels de la ligne de transmission de données et de la ligne commune de transmission de données sont amenés à des valeurs prédé- terminées conformément au signal de données délivré par la cellule de mémoire, et par les caractéristiques de fonctionne- ment de l'amplificateur de détection. La sensibilité de l'amplificateur de détection, qui est constitué par des transistors à effet de champ à grille isolée (désignés ci-après sous le terme de "MOSFET") et en particulier dans sa forme de réalisation différentielle, est affectée par la plage de variation d'un signal d'entrée devant être appliqué à sa borne d'entrée. Lorsque la plage de variation du signal d'entrée devient supérieure ou infé- rieure à une plage de variation souhaitable, la sensibilité de l'amplificateur de détection diminue. Afin d'accroître la vitesse de l'opération de lec- ture de données, on peut par avance amener à un niveau sou- haitable le potentiel de la ligne commune de transmission de données avant le début de l'opération de lecture des données, en disposant un transistor MOSFET entre par exemple une bor- ne de la source d'alimentation en énergie et la ligne commu- ne de transmission de données, ce transistor MOSFET provo- quant une-chute appropriée de tension d'une valeur égale ou supérieure à la tension de seuil dudit transistor. De façon similaire, le potentiel de la ligne de transmission de don- nées peut être amenée par avance à un niveau souhaitable en disposant un transistor MOSFET approprié entre la source d'alimentation en énergie et la ligne de transmission de données. Dans ce cas, étant donné que les potentiels de la ligne commune de transmission de données et de la ligne de transmission de données sont préréglés aux valeurs prescri- -oioau ap UOTiaaIgs ap teuBTs un Ted gpuemmoa o sa s aTuaz -jTP iTnoaDTD unp aualo e[ snos gsflega uoflDoap ap moai SE -voeDTlldurem. lanbea suep luaeuaouaee unp seo ael suea ail;UqI Isa sawuuop sap ainqoal ap assaTA el anb ealos ep a0Tnpaa lsa UOTloal -p ap anaeoTdTlTidUe,l ap TITqTsuas el 'sauuop ap UOTSsTp -sueI ap auITI el ap a sauup ap UoTssTmsuePl ap aunmumooD oC auBTI el ap s;Tssaoxa slaTqualod xne asuodla ua lanoo 4uaemanT;elaT sdmael ap alteA.aeuT un ua salqexTsgpuT xneaATU sap g 'asuoda ua 'snoDDoe 4uos saquuop ap uoTssTosueQl ap auSTI el ap;a saeuuop ap uoTssTmsuex4 ap aunmumoo auTI el ap slaTquauod saet 'auaeufine anqeclduea el anbsiot 'Tonbnod Sz sa,D 'auamw6ne an;eidadmaQ el anbsol 4ualuatfine IA&SO s.o;sTsuelz sap slanpTsga squemnoo no alln; ap struemnoo sea ap snaleeA sal -slanpTsgl srueinoo sel no aeTn; ap slueanoo sal aed aTbBauu ue uoTue;uaurte,p aoxmos el ap auioq el ap slaTueaod xne 4uatuaAT;emTxozdde suaue rue; ua sAalai oz juos saUuuop op UoTsPuuell ap SuT VI ap la saquuop Op uolss-msuel ap aunumiuoo auf1I el ap sîlaluaeod sael 'aeanb -eldoaDTum ap uoTioalis uou ap apoTlad el F anbuol quaeuAT4 elaz. analeA aun auuop uo,t 1 o'seD lB1 un suea *Salqea6b1ibU uou slonpTsan si s;ueinoo ap no aiTn; ap squenooD ap UOT-lTedde,1 luaulezr4 ua snssap-To gnbjpuT ammoD uolesTielod ap suoTsua sael aenb -TIdde g squl9sap laaaSO sao4sTsuele sal juepuadaD *saquuop sap an4zDal ap assalTA el V aBaaa luamalT;etaB inaleA aun jauuop ap quanbasuoD ied 4auzad ToaD alooe OT Isa uoTiDalp ap anaveDOT;Tlduel ap 9l4TTqTsues el '&,.SOIl szojsTsuex; sap Ted saIUTTi 4uos saquuop ap uotssTusueva ap auiti eT ap la saauuop ap uoTssTuisure; ap aunuuoo aUSTi el ap sgaela snld sal slaT4Uauod sal anb,uuop 4uep 'ealqno u- l0noo uaaATexiaUTAp'aTap,apiO uiui ap alnlIao el ied 9. S -Tlap saquuop ap ieuBTs ne quauawuLoluoo sauTwaIapald slaTI -uaeod xne squaue quos slaeTuaeod sao tanbeal uepuad 'sduca ap al ea#aBuTt,l' anbeldOoTmU ap uo4oalaS uou ap sdUma4 ap alleazaeuT un,nv TaO sduiea ap alieAaluT un; uepuad sae ú L6Z66 plaquette, lorsque le potentiel de la ligne commune de transmission de données est anormalement élevé comme décrit ci-dessus, la tension de sortie de l'amplificateur de détec- tion est abaissée considérablement indépendamment du niveau de la donnée lue hors de la cellule de mémoire, immédiate- ment après que cet amplificateur ait été amené dans son état actif par le signal de sélection de microplaquette. La ten- sion de sortie de l'amplificateur de détection est ensuite amenée à un niveau correspondant au niveau de la donnée délivrée par la cellule de mémoire. Par conséquent la vites- se de lecture de la donnée est également limitée par une telle caractéristique de sortie de l'amplificateur de détec- tion. C'est pourquoi un but de la présente invention est de fournir une mémoire RAM statique à MOS pouvant avoir un fonctionnement stable à grande vitesse. Un autre but de la présente invention est de fournir une mémoire RAM statique à MOS à compensation de température. Un autre but de la présente invention est de fournir une mémoire RAM statique à MOS qui-soit d'une fabrication relativement commode. D'autres buts et avantages de la présente invention ressortiront de la description considérée ci-après en réfé- rence aux dessins annexés, sur lesquels: - la figure 1 est un schéma d'une forme de réalisa- tion de la présente invention; - la figure 2A est un schéma d'agencement de cellu- les de mémoire; - la figure 2B est un schéma d'agencement de couches de câblage correspondant au schéma d'agencement de la figure 2A; - la figure 2C est une vue en coupe d'un substrat semiconducteur, prise suivant les flèches A-A' sur la figure 2A; - la figure 3 est un diagramme de formes d'onde opérationnellesd'un amplificateur de détection représenté sur la figure 1; - la figure 4A est un schéma d'agencement des élé- ments de circuit constituant un circuit de polarisation représenté sur la figure 1; - la figure 4B est une vue en coupe d'un substrat semiconducteur, prise suivant les flèches A-A' sur la figure 4A; et - les figures 5 et 6 sont des schémas de parties essentielles de circuit d'une autre forme de réalisation de la présente invention. La figure 1 représente le circuit d'une mémoire RAM statique à MOS d'une forme de réalisation de la présente invention. La mémoire RAM représentée sur la figure est en- tièrement formée par un substrat semiconducteur unique selon la technologie connue des circuits intégrés CMOS. La mémoire RAM possède des bornes extérieures AX1 à AXk, AY1 à AY1, DSORTIEt CS, WE, Dentrée' VDD et MASSE et fonctionne de telle manière qu'une tension d'alimentation est envoyée par une source extérieure d'alimentation en énergie 9 par l'intermé- diaire de la borne d'alimentation en énergie VDD et de la borne de masse MASSE. Sur la figure, la référence 1 désigne un réseau de mémoire, qui est constitué de cellules de mémoire la à ld, de lignes de transmission de mots W1 à Wm et de lignes de transmission de données D1, D1 à Dn, Dn. Les cellules respectives de mémoire ont des constitu- tions respectivement identiques. Sans que l'invention y soit particulièrement limitée, chacune des cellules de mémoire est constituée, comme cela est illustré de façon typique en détail pour la cellule de mémoire la, par un circuit statique à bascule bistable formé de transistors MOSFET d'attaque Q1 et Q2, dont les grilles et les drains sont interconnectés selon un couplage croisé les uns aux autres,par desrtisistan- ces de charge R1 et R2, et par des transistors Q3 et Q4 à grille de transfert, qui sônt disposés respectivement entre les bornes d'entrée et de sortie du circuit statique à bascule bistable et le couple des lignes de transmission des données D1 et D1. Le noeud de jonction des résistances de charge R1 et R2 de la cellule de mémoire est alimenté par la tension de la source d'alimentation en énergie par l'intermédiaire de la borne d'alimentation VDD, ce qui rend la cellule acti- ve. Dans la cellule de mémoire, l'un des deux transistors MOSFET d'attaque Q1 et Q2 est placé à l'état conducteur ou passant, tandis que l'autre est placé à l'état débranché ou bloqué conformément a une donnée devant être conservée. Un courant d'utilisation traversant la cellule de mémoire se compose d'un courant de fonctionnement qui tra- verse celui des deux transistors MOSFET d'attaque Q1 et Q2 qui est placé à l'état passant ou conducteur, et d'un courant de fuite qui traverse le transistor MOSFET branché à l'état bloqué. On réduit lé courant d'utilisation en augmentant les valeurs des résistances de charge R1 et R2. Le courant de fuite traversant le transistor MOSFET d'attaque placé à l'état bloqué provoque une chute de tension aux bornes de la résistance de charge et par conséquent réduit une tension appliquée à la grille du transistor MOSFET d'attaque situé à l'état conducteur. Par conséquent les limites supérieures des valeurs des résistances de charge R1 et R2 sont réglées par les courants de fuite des transistors d'attaque MOSFET. Les limites inférieures des valeurs desrésistances de charge R1 et R2 sont réglées par la caractéristique de puissance requise d'utilisation-de la cellule de mémoire. Les résis- tances de charge R1 et R2 sont réglées à une valeur élevée de par exemple quelques mégohms à quelques gigaohms afin de réduire la consommation de puissance de la cellule de mémoi- re lorsque cette dernière se trouve dans l'état de retenue ou de maintien des données. Afin de réduire la zone d'occu- -pation de la cellule de mémoire, les résistances R1 et R2 sont constituées par exemple par des couches de silicium polycristallin possédant une résistivité relativement éle- vée et qui sont formées par des pellicules d'isolant de champ possédant une épaisseur relativement importante à la surface du substrat semiconducteur constituant les transis- tors MOSFET. Dans chaque cellule de mémoire, les grilles des transistors MOSFET Q3 et Q4 à grille de transfert sont consi- dérées comme les bornes de sélection dela cellule de mémoire correspondante, tandis que les drains sont considérés comme étant les.bornes servant à la réception et à la délivrance des données. Les cellules de mémoire la à ld sont disposées sui- vant la forme d'une matrice comme cela est représenté sur la figure. Parmi ces cellules de mémoire la-id disposées sous la forme d'une matrice, les bornes de sélection des cellules de mémoire la et lc et des cellules de mémoire lb et ld, disposées dans les mémes lignes, sont raccordées respective- ment en commun aux lignes de transmission de mots W1 et Wm# et. les couples des bornes de transmission de données des cellules de mémoire la et lb et des cellules de mémoire lc et ld, disposées dans les mêmes colonnes, sont raccordées en commun aux couples des lignes de transmission des données D et DF et des lignes de transmission de données D et Dn. 1 n n- Les lignes de transmission de données 1 à Un-, qui sont dis- posées en correspondance avec les colonnes des cellules de mémoire,sont raccordées aux lignes communes de transmission de données CD et CD par l'intermédiaire de transistors MOSFET Q%, Qjo et Ql, Q12 à grille de transfert, qui consti- tuent un circuit de commutation de colonnes 10. Les lignes de transmission de mots Wl-Wm situées dans le réseau de mémoire 1 sont raccordées aux bornes correspon- dantes de sortie d'un décodeur 2 d'adresses X et sont de façon correspondante sélectionnées respectivement par le décodeur 2 d'adresses X. Les grilles des transistors MOSFET Q9, Ql0 et 011, Q12 à grille de transfert, accouplés deux à deux et cons- tituant le circuit 10 de commutation de colonnes, sont rac- cordées respectivement en commun aux bornes de sortie 2I -9929 1 correspondantes d'un décodeur 3 d'adresses ' et sont SéIm- tionnées par ce décodeur 3. Le décodeur 2 d'adresses X est alimentA par es si- gnaux d'adresses envoyés aux bornes d'entrée d'-adress As1 à AXk, par l'intermédiaire de circuits tampons -d'adressas BX1 à BXk. Bien que l'invention n'y soit pas particuli/re- ment limitée, le fonctionnement du décodeur 2 d'adresses X est commandé par un signal de commande CS. I0=Bue le ri gnal de commande CS est à son niveau bas, les lignes de transmis- sion de mots Wl-Wm sont placées à leur niveau de non sélec- tion (niveau bas) indépendamment des signauxZAmdresss.s- Le décodeur 3 d'adresses Y est alimentk de faVon similaire par des signaux d'adresses envoyés -aux bornes d'entrée d'adresses AY1 à AY1, par l'interm*diaixe de cir- cuits tampons d'adresses BY1 à BY1. Les deux lignes communes de transmissnimn ae données CD et CD sont raccordées d'un côté au couple 'de bornes d'en- trée d'un amplificateur de détection 4 et de l'autre -aptt aux bornes de sortie d'un circuit d'enregiztrement '6 par l'intermédiaire de transistors MOSFET à grille de transfert Q18 et Q19 La borne de sortie de l'amplificateur de -a=te- tion 4 est raccordée à la borne d'entrée d'-un!zruit -tampon de sortie 5. Sans toutefois y être spécialement imit-t, l'Tmplifi- cateur de détection 4 est constitué comme représent sur-la figure par un circuit amplificateur différentel qui et formé de transistors MOSFET différentiels Q etQet Q4 de transistors MOSFET Q15 et Q16 réalisant un fonevtionnement à courant symétrique, et un transistor MOSFET destné à délivrer un courant constant. Le transistor ISFET Q17 fonctionne également en tant qu'interrupteur ralimentatiLon- Lorsqu'un signal de sélection de microplaquette,, -qui est envoyé à la borne CS de sélection de microplaquette, est place à son niveau bas comme par exemple la potentiel de masse du circuit, le signal de commande, qui est enwoTE pa un circuit de commande 8 à la grille du transistor MOSFET Q17, répond à ce signal en passant à son niveau haut. Il en résulte que le transistor MOSFET Q17 est placé dans son état conducteur et que l'amplificateur de détection 4 est activé. Le circuit tampon de sortie 5 est constitué essen- tiellement d'un circuit trois-états, qui inclut l'état de flottement de sa borne de sortie. Lorsque le signal de commande CS délivré par le circuit de commande 8 est au niveau bas, la borne de sortie du circuit tampon de sortie 5 est amenée à l'état flottant. Lorsque le signal de comman- de CS est au niveau haut, la borne de sortie du circuit tampon de sortie 5 est amenée à son niveau bas ou à son ni- veau haut en fonction du niveau de sortie de l'amplificateur de détection 4. Un circuit de polarisation 7 est également raccordé aux lignes communes de transmission de données CD et CD. Comme cela est représenté sur la figure, le circuit de polarisation 7 est constitué par un transistor MOSFET à canal n Q20 permettant de réaliser un décalage de niveau et dont la grille et le drain sont raccordés à la borne VDD de la source d'alimentation en énergie, par des transistors MOSFET à canal p Q21 et Q22 destinés à constituer un dispo- sitif égaliseur et sont sont branchés respectivement entre la source du transistor MOSFET Q20 et les lignes communes de transmission de données CD et CD, et par des résistances R3 et R4 qui sont branchées respectivement entre les lignes communes de transmission de données CD et CD et le point de masse du circuit. Les transistors MOSFET Q21 et Q22 sont commandés dans leur fonctionnement en commutation par le signal de commande CS, de manière à être placés,,dans leurs états con- ducteursou passantes, pendant la période de non sélection de microplaquette. De façon plus spécifique, lorsque le signal envoyé à la borne extérieure CS est au niveau haut, le signal de commande CS est amené, en réponse, au niveau bas tel que le potentiel de masse. Les transistors MOSFET Q21 et Q22 sont amenés dans leurs états conducteurs par le niveau bas du signal de commande CS. Dans le cas o le circuit de polarisation 7 n'est pas prévu, la différence de potentiel entre les lignes com- munes de transmission de données CD et CD, telle qu'elle a été réglée par la cellule de mémoire sélectionnée pendant une opération précédente de lecture de données, est encore maintenue par des capacités parasites (non représentées) qui existent entre ces lignes.communes de transmission de données CD et CD et le point de masse du circuit. Dans ce cas, si un signal de donnée, qui est envoyé par la cellule de mémoire devant être sélectionnée à nouveau,possède le niveau inverse du niveau d'un signal de donnée qui a été envoyé antérieurement par la cellule de mémoire sélectionnée, un intervalle de temps relativement long s'écoulera avant que la différence de potentiel entre les lignes communes de transmission de données CD et CD atteigne une nouvelle dif- férence de potentiel. C'est-à-dire que le temps d'accès à la mémoire RAM deviendra long. Dans le cas o le circuit de polarisation 7 est pré- vu conformément à la figure, la différence de potentiel correspondant à la donnée précédente est,comme indiqué ci- dessus, rendue approximativement nulle étant donné que les transistors MOSFET Q21 et Q22 sont maintenus dans l'état conducteur pendant la période de non sélection de micropla- quette. Lorsque, de cette manière, la différence de potentiel entre le couple des lignes communes de transmission de don- nées CD et CD est rendue par avance approximativement nulle, la différence de potentiel correspondant à la donnée de cellule de mémoire devant être sélectionnée à nouveau peut être envoyée au couple des lignes communes de transmission de données CD et CD, en un intervalle de temps relativement bref, avec pour effet que le temps d'accès à la mémoire RAM peut être rendu bref. Etant donné que le transistor MOSFET Q20 situé dans le circuit de polarisation 7 est raccordé à la manière d'une il diode, il provoque une chute de tension égale approximative- ment à sa tension de seuil, entre sa source et son drain. C'est pourquoi, pendant la période de non sélection de microplaquette, les lignes communes de transmission de données CD et CD sont alimentées par une tension dont le niveau est décalé par le transistor MOSFET Q20 par rapport à la tension de la source d'alimentation en énergie de la borne d'alimentation VDD. Comme indiqué ci-dessus, la sensibilité de l'amplifi- cateur de détection 4, comportant les transistors MOSFET différentiels, est influencée habituellement par les niveaux de potentiels de polarisation appliqués à son couple de bornes d'entrée. De façon plus spécifique, dans le cas o les tensions de polarisation du couple de bornes d'entrée de l'amplifica- teur de détection 4, sont accrues au-dessus d'une valeur souhaitable, en réponse une tension, qui est appliquée au drain du transistor MOSFET Q17 délivrant un courant constant, est accrue. Dans le cas o l'amplificateur de détection 4 fonctionne avec une tension d'alimentation en énergie rela- tivement faible telle que par exemple +5 volts, le transis- tor MOSFET Q17 délivrant un courant constant ne fournit pas une caractéristique idéale de courant constant étant donné que sa tension de drain est limitée à une valeur relative- ment faible. Le courant de drain du transistor MOSFET Q17 délivrant un courant constant est par conséquent accru grâce à un accroissement de sa tension de drain. L'augmentation du courant de drain du transistor MOSFET Q17 délivrant un courant constant.accroit les courants de drain des transis- tors MOSFET différentiels respectifs Q13 et Q14. Dans ce cas, lorsque le potentiel de la ligne commune de transmission de données CD est amené à un niveau inférieur à celui de la ligne commune de transmission de données CD conformément au signal de donnée délivré par la cellule de mémoire, le cou- rant de drain du transistor MOSFET Q13 est augmenté et celui du transistor MOSFET Q14 est réduit. Il en résulte qu'un 24-99291 signal à niveau bas, possédant un niveau relativement bon, est délivré aux drains des transistorsMOSFET Q13 et Q15, raccordés entre eux. Au contraire, lorsque le potentiel de la ligne com- mune de transmission de données CD est amené à un niveau inférieur à celui de la ligne commune de transmission de données CD, le courant de drain du transistor MOSFET Q13 est réduit et celui du transistor MQSFET Q14 est accru. Par conséquent un signal à niveau haut est délivré par les transistors MOSFET Q13 et Q15. Cependant, dans ce cas, la tension de drain du transistor MOSFET Q14 est abaissée par suite du développement d'une tension aux bornes de la source et du drain du transistor MOSFET Q branché en diode, avec pour résultat que l'accroissement du courant de drain du transistor MOSFET Q14 est rendu relativement faible. En raison de l'accroissement relativement faible du courant de drain du transistor MOSFET Q14' l'incrément d'une tension de- vant être appliquéeentre la grille et la source du transis- tor MOSFET Q15 est limité à une valeur relativement faible. Il en résulte que l'incrément du courant de drain du transis- tor Q15 devient relativement faible. Malgré le fait que le courant de drain du transistor MOSFET Q13 soit accru par suite de l'accroissement du courant de drain du transistor MOSFET Q à courant constant, l'accroissement du courant de drain du transistor MOSFET Q15 est rendu relativement faible et par conséquent le signal à niveau haut devant être déli- vré par les transistors MOSFET Q13 et Q15 est amené à un niveau relativement bas. La réduction de niveau du signal à niveau haut au moment o les tensions de polarisation des deux bornes d'entrée ont été accrues, devient importante dans le cas o l'on essaie d'accroître le gain de l'amplificateur de détec- tion 4 en rendant relativement faibles les conductances drain-source des transistors MOSFET Q15 et Q16 constituant les charges de drain des transistors MOSFET respectifs Q13 et Q14, c'est-à-dire en d'autres termes dans le cas o l'on réalise les transistors MOSFET Q15 et Q16 avec une taille re- lativement réduite. Lorsque le niveau du signal à niveau haut de l'ampli- ficateur de détection 4 est réduit, le circuit tampon de sortie 5 n'a pas un fonctionnement souhaitable. Dans le cas o les tensions de polarisation des deux bornes d'entrée sont abaissées à une valeur inférieure à la valeur souhaitable, le courant de drain du transistor MOSFEF Q17 délivrant un courant constant est réduit. En réponse à la diminution du courant de drain du transistor MOSFET Q17 délivrant un courant constant, un courant de charge devant être délivré au condensateur d'entrée (non représenté) du circuit tampon de sortie 5 par l'intermédiaire du transistor MOSFET Q15 ou un courant de décharge devant être introduit dans la capacité d'entrée par l'intermédiaire du transistor MOSFET Q13 diminue. Il en résulte que la vitesse de fonc- tionnement de l'amplificateur de détection est limitée. La sensibilité d'un amplificateur de détection réa- lisé selon l'agencement d'un circuit à bascule bistable, c'est-à-dire la sensibilité d'un amplificateur de détection comportant deux transistors MOSFET d'entrée dont les grilles et les drains sont interconnectés réciproquement selon un couplage croisé, augmente lorsque l'on accroît les tensions de polarisation d'entrée étant donné que les transistors MOSFET d'entrée prennent des conductances élevées. Dans le cas de l'agencement du circuit représenté sur la figure 1, les potentiels des lignes communes de transmission des données CD et CD sont abaissés aux niveaux appropriés par le transistor MOSFET Q20, de sorte que l'am- plificateur de détection 4 fonctionne avec une sensibilité élevée. Par conséquent la sortie de l'amplificateur de dé- tection 4 est amenée à un niveau approprié correspondant à la donnée délivrée aux lignes communes de transmission de données CD et CD, en un intervalle de temps relativement bref. Dans le cas o par exemple le transistor MOSFET Q20 est retiré du circuit de polarisation 7, les potentiels res- pectifs des lignes communes de transmission de données CD et CD sont accrus en étant amenés essentiellement au poten- tiel de la borne d'alimentation en énergie. VDD, lorsque les transistors MOSFET Q21 et Q22 -sont placés dans leurs états conducteurs. Même dans le cas o le transistor MOSFET Q20 est prévu, les potentiels respectifs des lignes communes de transmission de données CD et CD sont accrus de façon indé- sirable lorsque les résistances R3 et R4 ne sont pas prévu Sur-la figure 3 on a représenté par des courbes en trait plein CD et CD des exemples de variations du poten- tieldes lignes communes de transmission de données CD et CD au moment o les potentiels de ces lignes CD et CD ont été augmentés en étant amenés par avance à la tension de la sour- ce d'alimentation en énergie. Dans ce cas, la différence de potentiel devant être fournie aux lignes communes de tension de données CD et CD par la cellule de mémoire sélectionnée ne présente qu'une valeur relativement faible étant donné que l'on donne aux transistors MOSFET situés dans la cellule de mémoire une taille relativement réduite. Bien que ceci ne soit pas essentiel, le courant est tenu de s'écouler à partir d'une ligne commune de transmission de données CD devant être amenée au niveau haut, vers l'autre ligne commune de transmission de données CD devant être placée au niveau bas, par l'intermédiaire des transistors MOSFET Q21 et Q22, en raison des retards des commandes de mise à l'état bloqué- des transistors MOSFET Q21 et Q22 de l'égaliseur. Par conséquent, le potentiel de la ligne commune de transmission de données CD devant être placé au niveau haut est également légèrement réduit, comme cela est illustré sur la figure 3. Dans le cas o le signal de commande CS devant être envoyé au transistor MOSFET Q17 délivrant un courant cons- tant,est placé au niveau haut à un instant relativement précoce afin de permettre à la donnée de la cellule de mé- moire d'être lue à une vitesse relativement élevée, l'ampli- ficateur de détection 4 est activé par ce signal de commande CS avant qu'une différence suffisante de niveau soit créée entre les lignes communes de transmission de données CD et CD par la cellule de mémoire sélectionnée. A ce sujet, étant donné que la différence de niveau des lignes communes de transmission de données CD et CD est faible, les transistors MOSFET différentiels Q13 et Q14 sont placés simultanément dans leurs états conducteurs, avec pour résultat que la sor- * tie de l'amplificateur de détection 4 est temporairement réduite. Dans le cas o le niveau dans les lignes communes de transmission de données CD et CD a été accru de façon indé- sirable comme décrit ci-dessus, le courant de drain du tran- sistor MOSFET Q17 délivrant un courant constant est relative- ment augmenté comme indiqué précédemment. La tension de sor- tie VSORTIE de l'amplificateur de détection 4 est par consé- quent fortement réduite comme cela est représenté par une courbe en trait plein VSORTIE sur la figure 3, lorsque le transistor MOSFET Q17 délivrant un courant constant a été placé à l'état conducteur par le signal de commande CS ' (courbe CS en trait plein sur la figure 3), même si la tension de sortie VSORTIE devait être amenée au niveau haut. Cette tension de sortie VSORTIE est modifiée en étant amenée à nouveau au niveau haut comme cela est visible d'après la courbe en trait plein VSORTIE, étant donné que la diff6- rence de niveau relativement élevée passe à la valeur donnée entre les lignes communes de transmission de données CD et CD. Lorsque la tension de sortie VSORTIE de l'amplifi- cateur de détection 4 est devenue inférieure à la tension de seuil logique VT du circuit tampon de sortie 5, la sortie de ce circuit tampon 5 est temporairement inversée même dans le cas o la donnée au niveau haut est lue par la cellule de mémoire. C'est pourquoi il est inévitable que l'instant de lecture de la donnée soit retardé. Au contraire, lorsque le circuit de polarisation 7 est équipé du transistor MOSFET Q20 de décalage de niveau, comme représenté sur la figure 1, les niveaux des lignes communes de transmission de données CD et CD sont de ce fait réduits comme cela est représenté par les lignes formées de tirets sur la figure 3. Par conséquent l'amplitude de la réduction de la tension de sortie VI de 1'amplificateur SORTIE amlfctu de détection 4, lors de l'activation de ce dernier, est réduite comme cela est indiqué par une ligne formée de tirets sur la figure 3. Par conséquent la lecture de la donnée hors de la cellule de mémoire peut s'effectuer à grande vitesse. Dans cette forme de réalisation les résistances R R4 sont prévues de manière à accroître de façon stable la - vitesse de l'opération de lecture, c'est-à-dire en d'autres termes d 'empêcher des accroissements de niveau des lignes communes detransmission de données, dus au courant de fuite (ou résiduel) du transistor MOSFET Q20 de décalage de niveau. Les résistances R3 et R4 sont disposées entre les lignes communes de transmission de données CD et CD et le potentiel de référence (O V). Afin d'empêcher que la consommation d'énergie de la mémoire RAM augmente pendant la période de non sélection de microplaquette, on donne à la valeur combinée des résistan- ces R3 et R4 une valeur relativement élevée pouvant délivrer un courant essentiellement égal ou légèrement supérieur au courant de fuite du transistor MOSFET Q de décalage de niveau. Les résistances R3 et R4 peuvent être constituées par exemple par des transistors MOSFET montés en diodes. Cependant il est souhaitable que, tout comme pour les résis- tances R1 et R2 situées dans la cellule de mémoire, les résistances R3 et R4 soient constituées par des couches de silicium polycristallin (non représentées), qui sont réali- sées sur le substrat semiconducteur au moyen de pellicules d'isolant de grille possédant une épaisseur relativement importante. Dans le cas o les résistances R3 et R4 sont constituées de cette manière par des couches de silicium polycristallin, on peut donner aux surfaces, qu'elles occupent, une taille relativement faible étant donné que les couches de silicium polycristallin peuvent être dotées d'une résistivité relativement élevée. En outre, la résis- tance constituée par la couche de silicium polycristallin ne possédera pas une capacité parasite de valeur relativement élevée comme dans la jonction de drain ou de source d'un transistor MOSFET, étant donné qu'elle est réalisée sur le substrat semiconducteur au moyen d'une pellicule d'isolant de grille formée par exemple d'une pellicule de bioxyde de silicium. C'est pourquoi les résistances réalisées par les couches de silicium polycristallin ne fournissent que des capacités parasites relativement faibles dans les lignes communes de transmission de données CD et CD et ne limitent pas de façon importante les vitesses de variation des signaux dans ces lignes communes de transmission de données CD et CD. Conformément au circuit de la forme de réalisation de la figure 1, même lorsque le courant de fuite du transis- tor MOSFET Q20 destiné à régler les potentiels de polarisa- tion des lignes communes de transmission de données CD et CD est présent par exemple pendant un long intervalle de temps de non sélection de microplaquette, à une température élevée, ce courant est absorbé par les résistances possédant des valeurs élevées R3 et R4, de sorte que ceci empêche un accroissement des tensions de polarisation. Lors de l'activation de l'amplificateur de détection 4 basée sur le branchement à l'état passant du transistor MOSFET Q17 servant d'interrupteur d'alimentation, les ten- sions de polarisation des lignes communes de transmission de données CD et CD sont par conséquent fixées à une valeur constante et par conséquent la diminution du signal de sortie VSORTIE devient faible et constante comme cela est illustré par la ligne formée de tirets sur la figure 3. Par conséquent, on peut réaliser un accroissement stable de la vitesse de l'opération de lecture. Sur la figure 1, les transistors MOSFET à enrichisse- 249929 i ment Q5, Q6' Q7 et Q8 constituant les charges des lignes de transmission de données sont disposés respectivement entre les lignes de transmission de données D1,, D Dn et F et la borne d'alimentation en énergie VDD. En outre des résis- tances R5, R6, R7 et R8, constituées par des couches de silicium polycristallin et dont le rôle est similaire à celui des résistances R3 et R4, sont disposées entre les lignes respectives de transmission de données et le point de masse du circuit. Par conséquent les lignes respectives de transmis- sion de données sont alimentées par des tensions dont les niveaux ont été décalés par les transistors MOSFET pour les charges des lignes de transmission de données. Etant donné que les courants de fuite dés transistors MOSFET de charge Q5, Q6 etc. peuvent être absorbés par des résistances possé- dant des valeurs élevées similaires R5, R6, etc., il est possible d'empêcher des accroissements du niveau des lignes de transmission de données D1, D1, etc. Dans la description ci-dessus, Parmi les transistors MOSFET Q1-Q22, les transistors MOSFETaux régions de canal desquels sont associées des flèches dirigées vers les grilles comme par exemple dans le cas du transistor MOSFET Q1, sont des transistors MOSFET à canal n, et des transistors MOSFET, aux régions de canal-desquels sont associées des flèches s'écartant des grilles comme par exemple dans le cas du transistor MOSFET Q15, sont des transistors MOSFET à canal p. Par conséquent le circuit de cette forme de réalisation est formé par un circuit C-MOS (MOS complémentaires). Les gril- les des transistors MOSFET à canal n représentés sont placés c-erdées au potentiel de masse du circuit, tandis que les grilles des transistors MOSFET à canal p sont raccordées à la borne d'alimentation en énergie VDD. Sans toutefois y être particulièrement limitées, les cellules de mémoire possèdent une structure telle que-celle illustrée sur les figures 2A à 2C. La figure 2A montre l'agencement de structures des cellules de mémoire avant que des couches d'aluminium ne soient formées par évaporation, et la figure 2B représente le schéma de l'agencement des couches d'aluminium déposées par évaporation. La figure 2C représente une vue en coupe de la partie d'un substrat semiconducteur, vue suivant la direction des flèches A-A' sur la figure 2A. Le substrat semiconducteur 1l représenté sur la figure 2C est un substrat de silicium monocristallin, pos- sant par exemple une résistivité de 10 ûcm et sa surface est parallèle au plan d'orientation cristalline (100). Cette partie de la surface du substrat semiconducteur 11, qui est destinée à former le réseau de mémoire, est consti- tuée par une région profonde p 12 possédant une épaisseur égale par exemple à 4 vm, qui est formée par implantation d'ions de bore et pénétration ultérieure par diffusion. Les parties de la surface du substrat semiconducteur, il:,qui sont autres que les parties superficielles correspon- dant aux régions actives telles que les régions de formation des transistors MOSFET et les régions de câblage des semi- conducteurssont réalisées avec des pellicules d'oxyde de champ 13 possédant une épaisseur relativement importante égale par exemple à environ 0,95 pm, et réalisées selon une oxydation sélective connue. A la surface de la région pro- fonde de type p 12, on réalise des régions semiconductrices de type n 14b, 14d, etc., qui servent de région de drain et de région de source du transistor MOSFET. Sur la région du canal du transistor MOSFET, on dépose une pellicule d'oxyde de grille 13' possédant une épaisseur relativement faible de par exemple environ 50 nm. La pellicule d'oxyde de champ 13 et la pellicule d'oxyde de grille 13' sont re- couvertes de couches de silicium polycristallin 15b, 15c3, etc., qui possèdent une épaisseur de par exemple environ 0,35 pm et qui servent à constituer le câblage et une-élec- trode de grille. La couche de silicium polycristallin 15c3 est accouplée directement à la région semiconductrice de type n 14d. En outre la couche de silicium polycristallin c3 comporte une partie R1 qui ne contient sensiblement pas d'impuretéSdéterminant un type de conductivité, et une par- tie qui contient une impureté du type n. La partie R1 est utilisée en tant que résistance de valeur élevée. La surface du substrat semiconducteur 11 est recouverte par une pelli- cule isolante 16 qui possède une épaisseur égale par exemple à environ 0,6 pm et est constituée par du verre aux phospho- silicates. Sans toutefois y être particulièrement limiitée, la structure représentée sur la figure 2C. peut être obtenue en utilisant le procédé suivant de fabrication: Tout d'abord on prépare le substrat semiconducteur 11 sur lequel on dépose la région profonde de type p 12, puis la pellicule d'oxyde de champ 13. Les éléments de surface devant constituer des ré- gions-actives, c'est-à-dire les éléments de surface du substrat semiconducteur qui ne sont pas recouverts par la pellicule d'oxyde de champ 13, sont recouverts d'une pellicule d'oxyde mince destinée à constituer les pelli- cules d'oxyde de grille des transistors MOSFET à canal p et des transistors MOSFET à canal n. Ces éléments de la pellicule d'oxyde mince déposée, qui correspondent à des parties de contact direct,telles que représentées par DC2 sur la figure 2C, sont éliminés par attaque chimique sélective. La surface du substrat semiconducteur résultant 11 est recouverte d'une couche de silicium polycristallin grace au procédé connu de dépôt chimique en phase vapeur. Sur la couche de silicium polycristallin formée, on dépose une première pellicule d'oxyde de silicium possédant une épaisseur égale par exemple à environ 0,3 pm en utili- sant le procédé de dépôt chimique en phase vapeur. Cette pellicule d'oxyde de silicium est utilisée comme masque dans le cas de la diffusion d'une impureté de type n à l'intérieur de la couche de silicium polycristallin. La première pellicule d'oxyde de silicium est soumise z 4 99 É9 à une attaque chimique sélective et est éliminée de manière à subsister sur les parties de la couche de silicium poly- cristallin, dans lesquelles les éléments à résistance éle- vée R., etc. doivent être formés. Ultérieurement, on fait pénétrer par diffusion du phosphore en tant qu'impureté du type n dans la couche polycristalline. Dans ce cas, la première pellicule d'oxy- de de silicium agit en tant que masque contre la diffusion de l'impureté et par conséquent le phosphore n'est pas diffusé dans les parties de la couche de silicium polycris- tallin qui correspondent aux éléments à résistance élevée R1, etc. Ensuite, la couche de silicium polycristallin est soumise à une attaque chimique et est éliminée par action chimique sélective aux endroits autres que ses parties qui sont destinées à former les couches de cablage, les éléments à résistance élevée et les électrodes de grille des transis- tors MOSFET à canal p et à canal n. Sur la surface du substrat semiconducteur 11, on dépose à nouveau en utilisant le procédé de dépôt chimique en phase vapeur, une seconde pellicule d'oxyde de silicium destinée à réaliser un masque-de diffusion d'une impureté. Les parties de la seconde pellicule d'oxyde de silicium, qui recouvrent les parties du substrat destinées à former des transistors MOSFET à canal p et les couches de câblage en silicium polycristallin de type p, sont soumises à une attaque chimique sélective et éliminées. Au cours de cette étape d'attaque chimique, la couche de silicium poly- cristallin et les pellicules d'oxyde de champ agissent essen- tiellement en tant que masque contre l'attaque chimique. Il en résulte que les pellicules d'oxyde de grille recouvrant les parties de la surface du substrat semiconducteur, sur lesquelles les régions de drain et les régions de source des transistors MOSFET à canal p doivent être formées, sont soumises à une attaque chimique et sont éliminées. Ultérieurement on fait diffuser du bore dans la couche polycristalline à nu et dans la surface à nu du subs- trat semiconducteur, sous la forme d'une impureté du type p. Ainsi, les régions semiconductrices du type p telles que les régions de drain et les régions de source des transistors MOSFET à canal p, sont utilisées à la surface du substrat semiconducteur. Etant donné que la couche de silicium poly- cristallin et les pellicules d'oxyde de champ agissent en tant que masque contre la diffusion d'une impureté, les régions semiconductrices du type p sont auto-alignées par rapport à la couche de silidium polycristallin et aux pel- licules d'oxyde de champ. La couche de silicium polycris- tallin, qui avait reçu le type de conductivité n lors de la diffusion précédente de l'impureté du type n, reçoit une conductivité de type p sous l'effet de la diffusion du bore. Après élimination de la seconde pellicule d'oxyde de silicium, on dépose une troisième pellicule d'oxyde de silicum, destinée à servir de masque contre la diffusion d'une impureté, au moyen du dépôt chimique en phase vapeur sur la surface du substrat semiconducteur. Les parties de la troisième pellicule d'oxyde de silicium, qui recouvrent les parties du substrat sur les- quelles elles doivent être formés les transistors MISFET à canal n et les couches-de câblage en silicium polycris- tallin de type n, sont soumises à une attaque chimique sélec- -25 tive et sont éliminées. Au cours de cette phase d'attaque chimique, les pellicules d'oxyde de grille recouvrant les parties de la surface de la région profonde de type p, o les régions de drain et les régions de source des tran- sistors MISFET à canal n doivent être formées, sont également soumises à une attaque chimique et éliminées. Ultérieurement, le phosphore servant d'impureté de type n est introduit par diffusion à l'intérieur de la cou- che de silicium polycristallin à nu et dans la surface de la région profonde de type p à nu. Ainsi des régions semi- conductrices de type n-servant de région de drain et de région de source pour les transistors MOSEET à canal n sont formées à la surface de la région profonde de type p. L' impu- reté n'est pas introduite dans les parties de la couche de silicium polycristallin, qui correspondent aux éléments à résistance élevée R1, etc., étant donné que les seconde et troisième pellicules d'oxyde de silicium agissent en tant que masque contre la diffusion d'une impureté. Après attaque chimique et élimination de la troisiè- me pellicule d'oxyde de silicium, on dépose ne pellicule d'oxyde possédant une épaisseur égale par exemple à 40 nm (pellicule d'oxyde léger non représentée) sur la couche de silicium polycristallin à nu, grâce à une oxydation thermique. Ensuite, on dépose la pellicule isolante 16 consti- tuée par du verre aux phosphosilicates à la surface du substrat semiconducteur obtenu. En raison de la présence de la pellicule d'oxyde léger, le phosphore situé dans la pellicule isolante 16 ne pénètre pas par diffusion à l'in- térieur de la couche de silicium polycristallin. Ensuite on aménage par attaque chimique sélective les trous de contact tels que représentés sur la figure 2C, dans la pellicule isolante 16 et dans la pellicule d'oxyde léger sous-jacente (non représentée). On dépose par évaporation une couche d'aluminium possédant une épaisseur égale par exemple à 0,8 vm, à la sur- face du substrat semiconducteur et on lui fait subir ensuite une attaque chimique sélective l'éliminant. Sur la figure 2A, les régions semiconductrices de type n sont repérées par les zones entourées de lignes for- mées de tirets 14a-14d, étant donné que les couches de sili- cium polycristallin terminées sont repérées par des zones entourées de lignes en trait plein. Les parties comportant des hachures montantes vers la droite, comme par exemple dans les zones CH1 et CH2, repèrent les régions de canal des transistors MOSFET, tandis que les parties comportant des hachures croisées, telles que les zones DC1 et DC2, re- pèrent les parties de contact direct, o les couches de 24 929.1 silicium polycristallin et les régions semiconductrices de type n sont couplées directement. Les zones comportant des- hachures montantes vers la gauche, comme par exemple les zones R1 et R2, repèrent les parties des couches de silicium polycristallin, dans lesquelles essentiellement aucune impu- reté n'est-introduite, c'est-a-dire les parties de ces cou- ches qui servent à former les éléments à résistance élevée. La couche de silicium polycristallin 15b constitue la ligne de transmission de mots W2 ainsi que les'électro- des de grille du transistor MOSFET à grille de transfert situées dans la cellule de mémoire. Le transistor MOSFET à grille de transfert Q3, tel que représenté sur la figure 1, est constitué par la région semiconductrice de type n 14a, la région de canal CH3, la couche de silicium polycristallin 15b s'étendant sur la région de canal CH3, et la région semiconductrice du canal n 14c. De façon analogue le tran- sistor MOSFET à grille de transfert Q4 est constitué par les régions semiconductrices de type n 14b et 14d, la région de canal CH4 et la couche de silicium polycristallin 15b. Le transistor MOSFET d'attaque Q1 est constitué par les.régions semiconductrices de type n 14c et 14e, la ré- gion de canal CH et la couche de silicium polycristallin c3, tandis que le transis-tor IMOSFET d'attaque Q2 est cors- titué par les régions semiconductrices de type n 14d et 14e, la région de canal CH2 et la couche de silicium polycris- tallin 15c *2 La couche de silicium polycristallin 15c est cou- plée directement à la région semiconductrice de type n 14c servant de région de source et de région de'drain des tran- sistors MOSFET Q3 et Q1 dans la partie de contact DC1, tandis que la couche de silicium polycristallin 15c3 est couplée directement à la région semiconductrice de type n servant de région de source ou de région de drain des transistors MOS- FET Q4 et Q2 dans la partie de contact DC2. Une cellule de mémoire est constituée de la manière ainsi décrite. La couche de silicium polycristallin 15c forme la 649929* couche du câblage de i' alimentation en énergie VDD et est continue d'un seul tenant avec les couches de silicium poly- cristallin 15c2 et 15c3 de la cellule de mémoire. Les régions semiconductrices de type n 14a, 14b, 14e, etc. sont munies des parties de contact C1, C2, C3, etc. Sur la pellicule isolante 16 représentée sur la figu- re 2C, s'étendent des couches d'aluminium 17à à 17f déposées par évaporation selon une structure d'agencement telle que représentée sur la figure 2B. La couche d'aluminium 17a déposée par évaporation est accouplée à la région semiconduc- trice de type n 14a dans la partie du contact C1 et constitue la ligne de transmission de données D1 dans une colonne de cellules de mémoire. De façon analogue la -couche d'aluminium 17c déposée par évaporation est accouplée à la région semi- conductrice de type n 14b dans la partie de contact C2 et constitue la ligne de transmission de données D1 dans une colonne de cellules de mémoire. La couche d'aluminium 17b déposée par évaporation est accouplée à la région semiconduc- trice du type n 14e servant de région de source commune des transistors MOSFET Q1 et Q2 dans la partie de contact C3 et constitue le cablage de masse MASSE. La couche d'aluminium 17e déposée par évaporation constitue la ligne de transmission de données D2 dans la colonne suivante de celluThI de mémoire. Sans toutefois y, -e spécialement limité, le réseau des cellules de mémoire sit6usdans une ligne de cellules de mémoire et le rnseau des cellules de mémoire situées dans une autre ligne de cellules de mémoire voisine de la précé- dente sont réalisés essentiellement de façon symétrique comme cela est représenté sur la figure 2A. La figure 4A représente le schéma d'agencement des éléments respectifs constituant le circuit de polarisation 7 représenté sur la figure 1, tandis que la figure 4B repré- sente la coupe d'une partie du substrat semiconducteur, pri- se suivant ladirection des flèches A-A' sur la figure 4A. 2. 9291 Sur cette figure 4A, les zones des régions semiconductrices telles que la région profonde de type p 12a et les régions de drain et de source d'un transistor MOSFET à canal p et d'un transistor MOSPET à canal n sont repérées par des li- gnes formées de tirets et les zones des couches de silicium polycristallin sont repérées par des lignes en trait. plein. En outre les zones des couches d'aluminium déposées par évaporation sont repérées par des lignes. en trait mix- te. Ces régions sont réalisées en même temps que-les régions respectives constituant le réseau de mémoire. Le transistor MOSFET à canal n Q20 est constitué par les régions de drain de type n 14f et 14h et par une région de source de type n 14g, qui sont formées à la surface de la région profonde de type p 12a et par une couche de sili- cium polycristallin de type n 15d qui sert d'électrode de grille. Le transistor MOSFET à canal p Q21 est constitué par une région de drain de type p 14i et par une région de source de type p 14j, qui sont réalisées à la surface du substrat semiconducteur 11, et par une couche de silicium polycristallin de type p 15e qui sert d'électrode de grille, tandis que le transistor MOSFET à canal p Q22 est constitué par une région de drain du type p 14k, par la région de source de type p 14j et par la couche de silicium polycris- tallin 15e. Les régions 14f et 14h du transistor MOSFET Q20 sont accouplées à une couche d'aluminium 17g déposée par évaporation et servant de câblage d'alimentation en énergie VDD, par l'intermédiaire de parties de contact C61 à C64 et C81 à C84. De façon analogue, la couche de siliciumpoly- cristallin 15d est accouplée à la couche d'aluminium 17g déposée par évaporation au moyen d'une partie de contact de C10 La région de drain 14g du transistor MOSFET Q20 est accouplée à une couche d'aluminium 17h déposée par évapora- tion par l'intermédiaire de parties de contact C71 à C73. La couche d'aluminium 17h déposée par évaporation est z 4 9 9 29 accouplée à la région de source commune 14j des transistors MOSFET Q21 et Q22' par l'intermédiaire des parties de con- tact Cg,, etc. La couche de silicium polycristailin 15e est accouplée par l'intermédiaire d'une partie.de contact C01 à une couche d'aluminium 17i déposée par évaporation et qui est alimentée par le signal de commande CS. Les régions de drain 14i et 14k du transistor MOSFET Q21 et Q22 sont accouplées respectivement aux couches d'aluminium 17j et 17k déposées par évaporation et servant de lignes communes de transmission de données, par l'intermé- diaire de parties de contact C011, etc. et Cll,, etc. Les couches de silicium polycristallin 15f et 15g sont déposées sur la pellicule d'oxyde de champ 13. Une extrémité de la couche de silicium polycristallin 15f est accouplée à la couche d'aluminium 17j déposée par évapora- tion, par l'intermédiaire d'une partie de contact C tandis qu'une extrémité de la couche de silicium polycris- tallin 15g est accouplée de façon similaire à la couche d'aluminium 17k déposée par évaporation, par l'intermédiai- re d'une partie de contact C122. Les autres extrémités res- pectives des couches de silicium polycristallin 15f et 15g sont accouplées à une couche d'aluminium 17Lt déposée par évaporation et servant de câblage de masse MASSE, par l'intermédiaire de parties de contact Cin et C132. Tout comme les couches de silicium polycristallin représentées sur les figures 2A à 2C, les couches de sili- cium polycristallin 15f et 15g comportent des parties R3 et R4, dans lesquelles essentiellement aucune impureté n'est introduite. Les parties subsistantes des couches de silicium polycristallin 15f et 15g sont réalisées avec le type de conductivité n. En ce qui concerne le transistor MOSFET à canal n Q20 de polarisation, le courant résiduel présent entre la * source et le drain est proportionnel à la surface des ré- gions de drain. Dans le cas o la longueur et la largeur de la région de drain 14f et 14h et de la région de source 14g sont respectivement 50 vm et 9 pm, le courant résiduel prend une valeur d'environ 1011 ampères à 100 C. A ce sujet, le courant résiduel est relativement bien absorbé lorsque l'on donne une résistance relativement élevée de l'ordre de 1011 Q à chacune des couches de silicium polycristallin f et 15g. Dans ce cas la longueur et la largeur des par- ties R3 et R4 située dans les couches de silicium polycris- tallin 15f et 15g possède comme valeurs respectives par exemple 5 pm et 3 m. - La figure 5 représente un circuit d'une autre forme de réalisation préférée de la présente invention. Dans cette forme de réalisation, au lieu d'utiliser les résistances en silicium polycristallin à valeur élevée R3 et R4 comme dans le cas de la forme de réalisation précé- dente pour l'absorption du courant de fuite du transistor MOSFET Q20 dans le circuit de polarisation 7, des transis- tors MOSFET Q23 et Q24' dont les grilles et les sources sont raccordées, sont montés entre les lignes communes de trans- mission de données CD et CD et le potentiel de référence. Les transistors MOSFET Q23 et Q24 engendrent des courants de fuite de drain, qui absorbent le courant-de fuite du transistor MOSFET Q20. C'est pourquoi, en dépit du courant de fuite du transistor MOSFET Q20' les potentiels des lignes communes de transmission de données CD et CD sont réglés à des valeurs souhaitables comme dans le cas de la forme de réalisation précédente. Les transistors MOSFET Q23 et Q24 devraient de préférence posséder une structure dans laquelle le courant combiné de fuite de drain de ces transis- tors deviennne supérieur au courant de fuite du transistor Q20 En d'autres termes il est préférable que la taille des régions de drain des transistors MOSFET Q23 et Q24 soit égale ou supérieure à la taille de la région de drain du transistor MOSFET Q20. Les transistors MOSFET Q23 et Q24 peuvent comporter un canal d'un type opposé à celui du transistor MOSFET Q20. Cependant il est souhaitable que les transistors MOSFET Q23 et Q24 aient un canal de type identique à celui du transis- tor MOSPET Q20 et qu'il soit fabriqué en même temps que ce dernier. Dans ces conditions, les niveaux des courants de fuite des transistors MOSFET Q23 et Q24 correspondent favo- rablement au niveau du courant de fuite du transistor MOSFET Q20' indépendamment de leurs variations et de leur dépendance vis-à-vis de la température. Il en résulte que les accroissements indésirables de potentiel dans les lignes communes de transmission de données peuvent être avantageusement empêchés. Bien qu'el- les né soient pas représentées, les résistances R5, R6, R7, R8, etc. de la figure 1 peuvent être également remplacées par des transistors MOSFET semblables aux transistors MOSFET Q23 et Q24 de la figure 5. La figure 6 montre un circuit d'une autre forme de réalisation de la présente invention. Dans cette forme de réalisation, les transistors MOSFET Q18 et Q19 destinés à transmettre des signaux d'enre- gistrement sont maintenus dans leurs états"bloqués' par le signal de commande WE pendant la non sélection de micro- plaquette, et leurs courants de fuite sont utilisés pour empêcher des accroissements excessifs des potentiels dans les legnes communes de transmission de données CD et CD. Le circuit d'enregistrement 6 est par conséquent constitué par un circuit de porte NON-ET (ou NON-OU) compor- tant deux entrées, de sorte que les deux bornes de- sortie peuvent être maintenues au niveau bas pendant la non sélec- tion de microplaquette. De façon plus spécifique, le circuit d'enregistre- ment 6 est constitué, comme cela est représenté sur la figure, par un premier circuit de porte à deux entrées cons- titué par les transistors MOSFET Q25-Q28, un second circuit de porte à deux entrées constitué par les transistors MOSFET Q29-032' et par un circuit inverseur IV. Le signal de sélection de microplaquette CS est appliqué en commun aux grilles des transistors MOSFET Q26' Q28 et Q30 et Q32, qui constituent d'un côté, les entrées des premier et second circuits de porte. Le signal d'entrée d'enregistrement DENTREE est appliqué aux grilles des transistors MOSFET Q29 et Q31' qui constituent, de l'autre côté, les entrées du second circuit de porte. Un signal d'entrée d'enregistrement D ENTREE in- versé par le circuit inverseur IV, est appliqué aux grilles des transistors MOSFET Q25 et Q27, qui constituent, de l'autre côté, les entrées du premier circuit de po7rte. Dans le circuit de cette forme de réalisation, le signal de sélection de microplaquette CS est maintenu au niveau haut pendant la non sélection de microplaquette, de sorte que les transistors MOSFET Q28 et Q32 sont maintenus dans leurs états conducteurs, tandis que les transistors MOS- FET Q26 et Q30 sont maintenus dans leurs états bloqués. Par conséquent les deux sorties des premier et second circuits de porte sont placés respectivement aux niveaux bas indépen- damment du signal d'enregistrement DENTREE. C'est pourquoi pendant la non sélection de micropla- quette, le courant de fuite délivré par le transistor MOSFET Q20 aux lignes communes de transmission de données CD et CD par l'intermédiaire des transistors MOSFET Q21 et Q22 est envoyé au côté du potentiel de référence par l'intermédiaire des transistors MOSFET Q18 et Q19 maintenus dans leurs états bloqués et par l'intermédiaire des transistors MOSFET Q32 et Q28 maintenus dans leurs états conducteurs à cet instant. Il en résulte que ceci empêche tout accroissement des ten- sions de polarisation dans les lignes communes de transmis- sion de données. Pendant la sélection de microplaquette, les transis- tors Q26 et Q30 sont maintenus dans leurs états conducteurs et les transistors MOSFET Q28 et Q32 sont maintenus dans leurs états bloqués par le niveau bas du signal de sélection de microplaquette CS, de sorte que les niveaux de sortie du circuit d'enregistrement 6 sont déterminés conformément au signal d'enregistrement DENTREE. Le circuit de cette forme de réalisation peut avan- tageusement empêcher les accroissements indésirables du potentiel des lignes communes de transmission de données, de façon analogue à la forme de réalisation représentée sur la figure 5. En outre conformément à la présente forme de -réalisation les éléments, qui augmentent les capacités para- sites comme dans le cas de la forme de réalisation précé- dente, ne sont pas accouplés aux lignes communes de transmis- sion de données CD et CD. C'est pourquoi on peut accroître à un niveau élevé la vitesse de lecture des données. La présente invention n'est pas limitée aux exemples de réalisationprécédents. La cellule de mémoire peut avoir n'importe quelle longueur étant donné qu'elle utilise un circuit à bascule bistable statique Chaque circuit incluant la cellule de mémoire peut être constitué uniquement par des transistors MOSFET a canal p ou à canal n, en dehors du circuit C-MOS. En outre, dans le cas o les accroissements de ni- veau dans les lignes de transmission de données, tels qu'indiqués précédemment, ne sont pas un problème important, comme dans le cas o la valeur de la capacité des lignes communes de transmission de données est élevée par rapport à celle des lignes de transmission de données, on peut par- faitement supprimer les résistances R5-R8' etc. prévues pour réaliser l'absorption du courant de fuite et dont les lignes de transmission de données sont munies. Les désignations et les niveaux des signaux CS et CS, WE, etc., dans les formes de réalisation peuvent être modifiés de diverses façons. 2A99291 REVENDICATIONS 1. Mémoire statique, caractérisée en ce qu'elle comporte une cellule de mémoire statique (la-ld) possédant une borne de sélection et une borne de transmission de données, une ligne de transmission de signaux (D1, Dil-Dn Dn), qui est alimentée par un signal de données délivré par la cellule de mémoire statique, un amplificateur de détec- tion (4) alimenté par ledit signal de données par l'intermé- diaire de la ligne-de transmission de signaux, un circuit de polarisation (7) qui comporte un transistor MOSFET (Q20) destiné à appliquer à la ligne de transmission-de signaux - une tension de polarisation possédant une valeur réduite par rapport à la tension d'une source d'alimentation (9), envoyée dans une ligne d'alimentation en énergie, et des résistances (R3, R4) destinées à injecter un courant d'une valeur non inférieure à un courant de fuite susceptible de se développer dans le transistor MOSFET, et montée entre ce transistor et un point de potentiel de référence (MASSE) du circuit. 2. Mémoire statique selon la revendication 1, carac- térisée en ce que les résistances (R3, R4) sont constituées par une couche de silicium polycristallin déposée sur un substrat semiconducteur (11), dans lequel sont réalisés ladite cellule de mémoire statique (la-ld), ledit ampli-fica- teur de détection (4) et ledit circuit de polarisation (7). 3. Mémoire statique selon la revendication i, carac- térisée en ce que les résistances (R3, R4) sont constituées par des transistors MOSFET (Q23' Q24) réalisés dans un substrat semiconducteur dans lequel la cellule de mémoire statique, l'amplificateur de détection et le circuit de polarisation sont formés. 4. Mémoire statique selon la revendication 3, carac- térisée en ce que les transistoxsMOSFET (Q23' Q24) servant de résistances possèdent le même type de conductivité de canal que celui du transistor MOSFET (Q20) situé dans le circuit de polarisation (7). 5. Mémoire statique selon la revendication 4, carac- à!: 929 i térisée en ce que la grille du transistor MOSFET (Q23' Q24) servant de résistance est raccordée à la source de ce transistor. 6. Mémoire statique, caractérisée en ce qu'elle com- porte plusieurs cellules de mémoire statique (la-ld) qui sont disposées sous la forme d'une matrice et qui comportent chacune une borne de sélection et un couple de bornes de transmission de données, plusieurs lignes de transmission de mots (W1-W1)igrâceàchacune desquelles les bornes de sélec- tion des cellules de mémoire statique sont raccordées en commun, plusieurs lignes appariées de transmission de données (D1, Dit DnI Dn) itrAce chacune desquelles les bornes appariées de transmission de données des cellules de mémoire statique sont raccordées en commun, deux lignes communes de transmis- sion de données (CD, CD), un circuit de commutation (10) qui accouple les lignes appariées de transmission de données devant être sélectionnées parmi ledit ensemble de lignes appariées de transmission de données, au couple des lignes communes de transmission de données, un amplificateur de détection (4) qui possède deux bornes d'entrée accouplées aux deux lignes communes de transmission de données, un cir- cuit de polarisation (7) qui comporte un transistor MOSFET (Q20) destiné à appliquer aux deux lignes communes de transmission de données des tensions de polarisation possé- dant des valeurs réduites par rapport à la tension d'une source d'alimentation en énergie (9), envoyée dans une ligne d'alimentation en énergie, et des résistances (R3, R4) desti- nées à délivrer un courant possédant une valeur non inférieu- re à un courant de fuite devant se développer dans le tran- sistor MOSFET (Q20), et montés entre ce transistor MOSFET et un point de potentiel de référence (MASSE) du circuit. 7. Mémoire statique selon la revendication 6, carac- térisé en ce que chaque cellule de mémoire statique (la-lb) comporte deux transistors MOSFET (Q1, Q2) dont les grilles et les drains sont accouplés réciproquement selon un coupla- ge croisé, et deux résistances (R1, R2) qui sont constituées 24 919 i par des couches de silicium polycristallin et qui sont rac- cordées respectivement aux drains des deux transistors MOS- FET, et que lesdites résistances (R3, R4) sont formées par une couche de silicium polycristallin. 8. Mémoire statique selon la revendication 6, carac- térisée en ce que les résistances (R3, R4) sont réalisées par les transistors MOSFET (Q23' Q24). 9. Mémoire statique selon la revendication 8. carac- térisée en ce que les transistors MOSFET {Q23 Q24) consti- tuant les résistances possedent le même type de conductivité de canal que celui du transistor MOSFET JQ2.) situé dans le circuit de polarisation. 10. Mémoire statique selon la revendication 6, carac- térisée en ce que le circuit de polarisation (7) comporte en outre deux transistors MOSFET (Q21' Q22 qui sont camman- dés en commutation par un signal de sélection de micropla- quette, et que les deux lignes communes de transmission de données (CD, CD) sont placées à des potenties identiques entre eux, de telle manière que les deux transistors PRSFET (Q21' Q22) situés dans le circuit de polarisation (7) sont placés dans leurs états conducteurs. 11. Mémoire statique selon la revendication 6, carac- térisée en ce qu'elle comporte en outre plusieurs transis- tors MOSFET (Q21' Q22) destinés à appliquer aux lignes res- pectives appariées de transmission de données (D1, D1-Da Dn), des tensions de polarisation dont les valeurs sont réduites par rapport à la tension de la source d'alimenta- tion en énergie (9), envoyée dans une ligne d'alimentation en énergie, et plusieurs résistances (R5-R8>. qui sont bran- chées entre les lignes respectives appariées de transmis- sion de données et le point de potentiel de référence (NSSE) du circuit. 12. Mémoire statique, caractérisée en ce qu'elle com- porte plusieurs cellules de mémoire statique (la-ld), qui sont disposées sous la forme d'une matrice et dont chacune comporte une borne de sélection et un couple de bornes de transmission de données, plusieurs lignes de transmission de mots (W1-Wn) grace à chacune desquelles les bornes de sé- lection des cellules de mémoire statique sont raccordées en commun, plusieurs lignes appariées de transmission de données (D1, Di-Dn, Dn) grâce à chacune desquelles les bornes appa- riées de transmission de données des cellules de mémoire sta- tique sont raccordées en commun, de lignes communes de transmission de données (CD, CD), un circuitde commutation (10) qui accouple les lignes appariées de transmission de données devant être sélectionnées parmi ledit ensemble de lignes appariées.de transmission de données, aux deux lignes communes de transmission de données, un détecteur d'amplifi- cation (4) qui possède deux bornes d'entrée accouplées aux deux lignes communes de transmission de données, un circuit 15. de polarisation (7) qui applique aux deux lignes communes de transmission de données, de tension de polarisation possé- dant des valeurs abaissées par rapport à la tension envoyée par une source d'alimentation en énergie (9) dans une ligne d'alimentation en énergie, et une première et une seconde résistances (R3, R4), branchées entre les lignes respectives communes de transmission de données et un point de potentiel de référence (MASSE) du circuit. 13. Mémoire statique selon la revendication 12, ca- ractérisée en ce que les première et seconde résistances (R3, R4) sont formées par des couches de silicium polycris- tallin. 14. Mémoire statique selon la revendication 12, ca- ractérisée en ce que les première et seconde résistances (R3, R4) sont formées par des transistors MOSFET (Q23' Q24). 15. Mémoire statique selon la revendication 12, ca- ractérisée en ce que l'amplificateur de détection (4) est constitué par deux transistors MOSFET différentiels (Q13' Q14), par un élément (Q17) délivrant un courant constant aux sources des transistors MOSFET différentiels, raccordées en commun, et par des éléments de charge (Q15' Q16) qui sont raccordés aux drains des transistors MOSFET différentiels. 16. Mémoire statique selon la revendication 15, ca- ractérisée en ce que l'amplificateur de détection (4) est formé par un circuit CMOS.- 17. Mémoire statique selon la revendication 12, ca- ractérisée en ce qu'elle comporte en outre plusieurs transis- tors MOSFET (Q21' Q22) destinés à appliquer aux lignes res- pectives appariées de transmission de données, des tensions de polarisation possédant des valeurs réduites par rapport à la tension de la source d'alimentation -(9), envodVée dans une ligne d'alimentation en énergie, et plusieurs résistances (R5-R8) qui sont branchées entre les lignes respectives appariées de transmission de données et le point de potentiel de référence du circuit. 18. Mémoire statique, caractérisée en ce qu'elle comporte plusieurs cellules de mémoire statique (1-a-lc), qui sont disposées sous la forme d'une matrice et dont chacune possède une borne de sélection et deux bornes de transmis- sion de données, plusieurs lignes de transmission de mots (Wi-Wm)oece à chacune desquelles les bornes de sélection des cellules de mémoire statique sont raccordées en commun, plu- sieurs couples de lignes de transmission de données (D1, D1- Dn, Wn)grâce àchaque couple desquelles les bornes de trans- n mission de donnaées des cellules de mémoire statique-sont raccordées en commun, deux lignes communes de transmission de données (CD, CD), un circuit de commutation (10) qui relie un couple de lignes de transmission de données devant être s&- lectionnr parmi plusieurs couples de lignes de transmission de données, aux deux lignes communes de transmission de données, un amplificateur de détection (4) qui comporte deux bornes d'entrée accouplées aux deux lignes communes de transmission de données, plusieurs transistors MOSFET (Q21' Q22) destinés à appliquer aux lignes respectives de-trans- mission de données, des tensions de polarisation possédant des valeurs réduites par rapport à la tension d'une source d'alimentation en énergie (9) envoyée dans une ligne d'ali- mentation en énergie, et plusieurs résistances (R5-R8), qui sont branchées entre les lignes respectives de trans- mission de données et un point de potentiel de référence du circuit.