FR 2502357 A1 19820924 FR 8204423 A 19820316 SEQUENCEUR COMPORTANT UNE UNITE DE MEMOIRE AMOVIBLE La présente invention concerne un séquenceur et elle porte plus particulièrement sur un séquenceur destiné à fournir des signaux de sortie de définition de séquence à une charge telle qu'un électro-aimant ou un moteur, en accom- plissant une opération logique sur des signaux d'entrée qui proviennent d'un capteur ou d'un élément analogue. L'appareil dit séquenceur à relais est un type connu de séquenceur ancien. Dans le séquenceur à relais, on doit changer le câblage pour changer un programme, et il est donc difficile d'obtenir un séquenceur universel. On a réalisé ensuite des séquenceurs de grande taille qui utilisent un gros ordinateur pour commander une installation ou quelque chose d'analogue. Bien qu'un tel type de séquenceur utilisant un gros ordinateur résolve le problème de l'universalité qui se pose dans un séquenceur ancien, il ne convient pas pour un séquenceur de petite taille. Avec les progrès récents de la technologie des semiconducteurs, il a été proposé d'utiliser dans un séquen- ceur une petite unité centrale telle qu'un microprocesseur ou un microordinateur ayant un fonctionnement relativement complexe. Cependant, un séquenceur utilisant un micro- ordinateur (unité centrale) présente une structure de cir- cuits complexe et coûteuse et, de plus, il existe un problè- me de mauvaise immunité au bruit. En outre, dans le cas o le séquenceur comporte une fonction de temporisateur, on ne peut pas voir de l'extérieur l'état d'utilisation de cette fonction de temporisateur, et il n'est pas très commode de changer la durée de temporisation, du fait que dans le séquenceur utilisant une unité centrale, la fonction de tem- porisateur est obtenue par programme. Un séquenceur conforme à l'invention comprend une unité de commande comportant des bornes d'entrée connectées de façon à recevoir des signaux d'entrée, un circuit d'entrée connecté aux bornes d'entrée, un circuit de sortie, des bor- nés de sortie connectées au circuit de sortie pour transférer des signaux de sortie, et des connecteurs connectés au cir- cuit de sortie et au circuit d'entrée; et une unité de mémoire qui comprend un connecteur qui est connecté au con- necteur de l'unité de commande, avec possibilité de décon- nexion, et un dispositif de mémoire qui est connecté au cir- cuit d'entrée et au circuit de sortie par lesdits connecteurs, de façon à accomplir une opération logique sur les signaux d'entrée pour appliquer des signaux de séquence au circuit de sortie.- L'invention permet d'obtenir un séquenceur de peti- te taille, économique et ayant une bonne immunité au bruit, du fait que ce séquenceur peut effectuer une opération logi- que au moyen d'un dispositif de mémoire, sans utiliser un micro-ordinateur (unité centrale). Un séquenceur conforme à un mode de réalisation préféré de l'invention est caractérisé en ce qu'un module électronique comprenant un circuit d'entrée, un circuit de sortie et un circuit d'alimentation est logé dans un bloc de forme générale rectangulaire; des bornes d'entrée et des bornes de sortie sont placées dans des positions mutuellement opposées de part et d'autre du bloc; une cavité entourée par une paroi entourante est formée dans une partie d'extrémité du bloc dans laquelle il n'y a ni bornes d'entrée ni bornes de sortie; une unité de commande est pré- vue, avec.un connecteur mâle connecté au circuit de sortie et au circuit d'entrée; une unité de mémoire, disposée dans la cavité,est logée dans un boîtier qui comporte une connexion parun connecteur femelle au circuit d'entrée et au circuit de sortie, par l'intermédiaire d'un connecteur de l'unité de commande, et une mémoire morte programmable effaçable; un trou est formé dans le bottier de façon à correspondre à une fenêtre utilisée pour l'effacement de la mémoire morte programmable effaçable; la fenêtre d'effacement est fermée, par le fait-qu'elle est dirigée du côté de la cavité lorsque le boîtier est connecté à l'unité de commande et est logé à l'intérieur de la paroi entourante; et il existe entre le bloc et un rebord formé dans le boîtier un espace destiné à être utilisé pour enlever l'unité de mémoire. Conformément à l'invention, du fait qu'une unité de mémoire comprenant un bottier qui loge une mémoire morte programmable effaçable et un connecteur femelle est connec- tée au circuit d'entrée, au circuit de sortie et aux bornes d'entrée et de sortie de l'unité de commande par le connec- teur qui se trouve à l'intérieur de la paroi entourante du bloc de l'unité de commande, on peut obtenir un séquenceur économique et de petite taille, offrant de bonnes possibi- lités opérationnelles, la reprogrammation peut être effec- tuée avec l'unité de mémoire qui est incorporée et le dispo- sitif de mémoire peut être entièrement protégé contre un claquage par effet électrostatique. Une unité de mémoire d'un séquenceur conforme à un autre mode de réalisation de l'invention est caractérisée en ce que la connexion entre une mémoire morte programmable effaçable et un connecteur femelle est établie sur un cir- cuit imprimé et est logéedans un bottier, et une partie à effacer de la mémoire morte programmable effaçable et le connecteur sont placés en correspondance avec des fenêtres formées respectivement dans le bottier. Conformément à l'invention, on peut empêcher un claquage par effet électrostatique et on peut aisément réaliser l'effacement et la réécriture de la mémoire avec la mémoire logée dans le bottier, du fait que la mémoire morte programmable effaçable et le connecteur femelle sont logés dans le bottier de façon que les fenêtres du bottier correspondent à la partie d' effaceme&t etau connecteur. Une unité de commande conforme à un autre mode de réalisation de l'invention consiste en une unité de commande pour un séquenceur dans laquelle un côté d'adresse d'une mémoire telle qu'une mémoire morte est connecté à un circuit d'entrée, un côté de données de cette mémoire est connecté à un circuit de sortie, et une commande de séquence est effec- tuée sur.la base d'un programme contenu dans la mémoire. De plus, la borne OE de la mémoire est connectée à la sortie d'un circuit de détection de tension qui fait passer à l'état bas un signal de détection d'un dispositif de détec- tion de tension pour détecter une tension d'alimentation prédéterminée. Conformément à ce mode de réalisation, on peut empêcher qu'un séquenceur produise dans une zone non définie une séquence de signaux de sortie autre que la séquence pré- déterminée de signaux de sortie, du fait que le séquenceur est conçu de telle manière que la borne 0E passe à un niveau haut au moment de la mise en fonction de l'alimentation, ce qui évite l'apparition d'une séquence erronée de signaux de sortie, et que la borne 0E passe à un niveau bas lorsqu'une tension prédéterminée est atteinte et détectée par un circuit de détection de tension, ce qui indique que le circuit de sortie de la mémoire est placé dans un état de fonctionne- ment. Un dispositif de sortie d'un séquenceur conforme à encore un autre mode de réalisation de l'invention consiste en-un dispositif de sortie de séquenceur dans lequel un - circuit d'entrée et un circuit de sortie sont connectés à un côté d'adresse et à un côté de données de la mémoire morte programmable effaçable, utilisée en tant que mémoire, et dans lequel la commande d'une séquence est basée sur un pro- gramme enregistré dans la mémoire. Ce dispositif de sortie est caractérisé par le fait que les données de sortie d'un niveau bas provenant de la mémoire sont émises par le cir- cuit de sortie, le c8té de données de la mémoire est connec- té à l'alimentation par une résistance et un relais de sor- tie est attaqué par un circuit non inverseur qui comprend au moins deux étages de transistors. Conformément à l'invention, du fait que les bornes du côté de sortie de données sont placées à un niveau bas en -30 présence de données de sortie, ce qui fait que le relais de sortie est attaqué par l'intermédiaire d'un circuit non -inverseur, il n'apparaît pas de signal de sortie erroné, m8me s'il n'y a pas de données écrites dans la mémoire ou si la mémoire n'est pas insérée, ce qui fait que le fonc- tionnement d'une charge actionnée par des opérations séquen- tielles ne peut pas être interrompu et, par conséquent, la sureté du séquenceur est augmentée. - - L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation donnés à titre non limitatif. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est une vue en perspective montrant un mode de réalisation de l'invention; La figure lA est une coupe montrant l'état dans lequel une unité de mémoire est montée dans une unité de commande La figure 2 est un schéma synoptique d'un mode de réalisation de l'invention; La figure 3 est un schéma synoptique montrant en détail une unité de mémoire La figure 4 est une représentation en perspective éclatée d'une unité de mémoire La figure 5 est un schéma électrique d'un mode de réalisation de l'invention La figure 6 est un diagramme séquentiel destiné à l'explication du fonctionnement du mode de réalisation de la figure 5 La figure 7 est un schéma électrique d'un autre mode de réalisation de l'invention; La figure 8 est un schéma électrique d'un autre mode de réalisation de l'invention; La figure 9 est une vue en perspective montrant un exemple d'un dispositif d'écriture destiné à l'écriture d'un programme dans une mémoire morte programmable effaça- ble qui est utilisée dans un mode de réalisation de l'inven- tion La figure 10 est un schéma synoptique du mode de réalisation de la figure 9; La figure 11 est un circuit équivalent d'un cir- cuit de commande de séquence, destiné à l'explication du fonctionnement d'un mode de réalisation; et Les figures 12 à 16 sont des organigrammes desti- nés à l'explication du fonctionnement d'un mode de réalisa- tion. La figure 1 représente l'aspect externe d'un séquenceur conforme à un mode de réalisation de l'invention. Des bornes d'entrée 1 et des bornes de sortie 5 sont alignées le long des deux côtés longitudinaux d'un bloc A constitué par une matière isolante. Un circuit d'entrée 2 et un cir- cuit de sortie 4 (qu'on décrira ultérieurement) sont logés dans une partie centrale du bloc A et ces circuits 2 et 4 sont recouverts par un couvercle. Des diodes électrolumines- centes D indiquant la présence ou l'absence de signaux d'en- trée et de signaux de sortie sont montées de manière à-être visibles par des fenêtres formées dans le couvercle. Un connecteur 3 (côté mâle) est placé à l'intérieur d'une paroi entourante 3a qui est formée d'un seul tenant avec le bloc. La paroi entourante 3a empêche que le connecteur 3 vienne facilement en contact avec l'extérieur et un dispositif de mémoire (qu'on décrira ultérieurement) est ainsi protégé contre un claquage par effet électrostatique. La paroi entourante 3a protège également les broches de connexion du connecteur 3, ce qui permet d'éviter une déformation des broches. D'autre part, l'unité de mémoire 10 contient une mémoire morte programmable effaçable qui est logée dans un boîtier qui comporte un rebord en une matière isolante. L'unité de mémoire 10 comporte une fenêtre d'application de rayons ultraviolets W destinée à l'effaçage, ce qui fait que le programme contenu dans la mémoire morte programmable effaçable peut être effacé avec la mémoire morte programma- ble-'effaçable logée dans le bottier. Un connecteur 3' (côté femelle) est disposé dans le fond de l'unité de mémoi- re 10. Du fait que le connecteur 3' est un connecteur femel- le, il peut difficilement venir en contact avec l'extérieur et-la mémoire morte programmable effaçable est ainsi proté- gée contre un claquage par effet électrostatique. L'unité de mémoire 10 est guidée par la paroi entourante 3a de façon à -être connectée au connecteur 3 par le connecteur 3'. A ce moment, un espace E est établi entre un rebord 106 de l'uni- té de mémoire 10 et le bloc A, comme le montre la figure lA, ce qui fait qu'on peut aisément enlever l'unité de mémoire avec le doigt ou en utilisant un outil (non représenté). On va maintenant décrire ce mode de réalisation en se référant aux figures 2 et 3. L'unité de commande 8 comporte plusieurs bornes d'entrée 1 destinéesà l'application de signaux d'entrée de capteurs (non représentés), tels qu'un interrupteur photo- électrique, un interrupteur de fin de course et un interrup- teur sans contact, de signaux de départ et d'arrêt, de lignes communes, etc. Ces bornes d'entrée 1 sont connectées à un circuit d'entrée 2 (qu'on décrira par la suite en détail) qui comporte des moyens d'isolation pour isoler l'intérieur de l'extérieur, par un photocoupleur ou un dis- positif analogue. Les signaux d'entrée sont appliqués au connecteur mâle 3 en passant par le circuit d'entrée 2. Les signaux de séquence que fournit l'unité de mémoire 10 sont appliqués à un circuit de sortie 4 (qu'on décrira en détail par la suite) par l'intermédiaire du con- necteur 3. Les bornes de sortie 5 reçoivent les signaux de sortie qui proviennent d'un circuit d'attaque de relais et d'un relais qui se trouve dans le circuit de sortie 4, et les bornes de sortie 5 sont connectées à une charge (non représentée) telle qu'un électro-aimant ou un moteur à impulsions devant faire l'objet d'une commande séquentielle. Il existe des bornes d'alimentation 6 et un cir- cuit d'alimentation 7, connecté à ces bornes, qui appliquent une tension d'alimentation au circuit d'entrée 2 et au cir- cuit de sortie 4 et qui constituent, si nécessaire,une source d'alimentation pour l'unité de mémoire qui est con- nectée par l'intermédiaire des connecteurs 3 et 3', comme on le décrira par la suite. L'unité de commande 8 comprend les bornes d'entrée 1, le circuit d'entrée 2, le connecteur 3, le circuit de sortie 4, les bornes de sortie 5, les bornes d'alimentation 6 et le circuit d'alimentation 7. L'unité de mémoire 10 comprend un connecteur femelle 3' et un dispositif de mémoire 9 qui est connecté au circui-t d'entrée 2 et au circuit de sortie 4 faisant par- tie de l'unité de commande 8 décrite ci-dessus, la connexion s'effectuant par l'intermédiaire du connecteur 3'. Comme décrit précédemment, du fait que le connecteur 3' est un connecteur femelle, un ressort à lames destiné à recevoir les broches de connexion du connecteur 3 est logé dans un bot- tier isolant, ce qui permet d'éviter effectivement l'incon- - vénient d'un claquage du dispositif de mémoire 9 par effet électrostatique. Comme le montre la figure 3, on utilise une mémoi- remorte 9 en tant qu'exemple pratique du dispositif de mémoire. Un côté d'entrée d'adresse 12 et un côté de sortie de données 13 sont courtcircuités sur un circuit imprimé pour la mémoire morte 9, au moyen d'un court-circuit 14, de façon à réaliser un circuit à auto-entretien et à permettre d'effectuer. les opérations logiques complexes. On peut utiliser la même unité de mémoire 10 pour effectuer une autre commande de séquence, en employant en tant que dispositif de mémoire, c'est-à-dire en tant que mémoire morte 9, une mémoire morte programmable effaçable (par exemple du type 2716 fabriqué et vendu par la firme Intel Inc., ou d'un type analogue). Plus précisément, une fois qu'on a enregistré le programme dans la mémoire morte programmable effaçable 11, on peut l'effacer par une irra- diation par des rayons ultraviolets et on peut ainsi enre- gistrer un-autre programme dans la mémoire morte programma- ble effaçable Il en utilisant un dispositif d'écriture de - mémoire morte (qu'on décrira ultérieurement). Ainsi, en incorporant une fonction logique com- plexe dans le dispositif de mémoire 9, l'unité de mémoire 10 peut accomplir les mêmes fonctions logiques qu'un séquenceur classique utilisant une unité centrale classique, à l'excep- tion d'une fonction de temporisateur et d'une fonction de comptage. -30 Au lieu de la mémoire morte, on peut utiliser une mémoire vive (équipée d'une batterie de secours). On peut utiliser comme mémoire morte une mémoire morte habituelle autre que la mémoire morte programmable - effaçable.. Dans ce cas, on peut facilement obtenir une autre commande de séquence en remplaçant l'unité de mémoire 10 par une unité enregistrant un autre programme, au moyen des connecteurs 3 et 3'. - - On va maintenant indiquer brièvement le fonction- nement de l'unité de commande 8 et de l'unité de mémoire 10 décrites cidessus. On applique un signal de départ sur une borne de départ, parmi les bornes d'entrée 1, qui est desti- née à recevoir le signal de départ, de façon à déclencher une opération de définition de séquence conformément à un programme qui est enregistré dans l'unité de mémoire 10. Ensuite, le séquenceur fournit des signaux de sortie selon une séquence programmée qui est basée sur des signaux d'en- trée provenant d'un capteur destiné à faire progresser les opérations séquentielles, et une série d'opérations séquen- tielles sont accomplies jusqu'à ce que le programme se ter- mine. S'il est nécessaire d'arrêter une séquence au cours d'une opération séquentielle, on peut arrêter l'opé- ration séquentielle en appliquant un signal d'entrée sur une borne d'arrêt qui fait partie des bornes d'entrée 1. Si nécessaire, on peut effectuer une réaction av-c unrretard désiré en connectant un temporisateur entre les bornes de sortie 5 et les bornes d'entrée 1 de l'unité de commande 8 et en manoeuvrant la partie de réglage de temps du temporisateur. En pratique, on peut utiliser un temporisateur RC connu, un temporisateur numérique capable d'indiquer le temps écoulé, ou un dispositif analogue. De plus, il est possible d'émettre des signaux de séquence sur la base d'un nombre compté et d'un signal d'achèvement de comptage, en connectant un compteur de la même manière que le temporisa- teur. On peut donc obtenir un séquenceur ayant la même fonction de temporisateur et/ou de compteur que le séquen- ceur classique, eh connectant un temporisateur ou des moyens de comptage désirés entre les bornes du circuit d'en- trée 2 et du circuit de sortie 4, dans l'unité de commande. On peut aisément régler le temporisateur ou les moyens de comptage et on peut également aisément afficher l'état de l'opération séquentielle à l'aide d'un dispositif d'afficha- ge faisant partie du temporisateur ou des moyens de compta- ge, tandis que l'opération séquentielle est la même que dans le séquenceur classique utilisant une unité centrale. Par conséquent, le séquenceur de l'invention a une structure simple et il est bon marché du fait qu'il n'utilise pas d'unité centrale. Comme décrit précédemment, conformément à une caractéristique du séquenceur de ce mode de réalisation, l'unité de mémoire comporte des connecteurs de façon à accomplir une opération logique au moyen d'un dispositif de mémoire, et l'unité de commande 8 comporte des bornes d'en- trée, un circuit d'entrée, des bornes de sortie, un circuit de sortie, une borne d'alimentation, un circuit d'alimenta- tion et un connecteur 3. De ce fait, du fait que l'unité de mémoire est connectée au moyen des connecteurs 3 et 3', avec possibilité de déconnexion, on peut obtenir un séquen- ceur économique sans utiliser de micro-ordinateur (unité centrale) et on peut ainsi améliorer les performances - d'immunité au bruit, du fait qu'on n'utilise pas de micro- ordinateur. - D'autre part, comme le montre la figure 1, on donne au bloc A une forme générale rectangulaire, avec les bornes d'entrée 1 et les bornes de sortie 5 alignées dans des positions mutuellement opposées de part et d'autre du bloc. Une cavité est formée par la paroi entourante 3a à une extrémité du bloc A, dans la direction longitudinale, à l'endroit o les bornes d'entrée 1 et les bornes de sortie ne sont pas placées; le connecteur 3 est logé dans la cavité; et l'unité de mémoire 10 est montée dans la cavité. Par conséquent, le dispositif de mémoire qui fait partie de l'unité de mémoire 10 est éloigné autant que possible du circuit d'entrée et du circuit de sortie, ce qui fait que le dispositif de mémoire n'est pas affecté par le circuit d'entrée et le circuit de sortie. De plus, du fait de l'emplacement de chaque composant, on peut obtenir un séquenceur petit et d'encombrement réduit qui soit d'une utilisation aisée. La figure 4 est une représentation en perspective éclatée montrant un exemple de l'unité de mémoire. Un cir- cuit imprimé P destiné à recevoir une mémoire morte program- mable effaçable 9 est logé dans des moitiés 101 et 102 d'un bottier, et les deux demi-boitiers 101 et 102 sont maintenus ensemble par un trou 103 et une pièce en saillie 104. Des fenêtres W et 105 correspondent respectivement à la partie d'ef- facement,9a, du dispositif de mémoire et au connecteur 3'. La fenêtre W peut être couverte par un couvercle en une matière transparente d'un type laissant passer les rayons ultraviolets de façon à éviter toute pénétration de poussiè- re dans le boîtier. Le connecteur 3' peut faire saillie ou non par la fenêtre 105, à condition que les broches de con- nexion du connecteur 3 puissent être connectées au connec- teur 3'. Le bottier comporte un rebord 106, ce qui permet de le manipuler aisément pour l'insertion ou l'extraction du connecteur 3'. Des coins chanfreinés 107 et 108 destinés à indiquer la direction d'insertion du connecteur sont formés dans les demi-bottiers 101 et 102, et des parties chanfrei- nées correspondantes 109 sont également formées dans la paroi entourante 3a (figure 1) du bloc A. L'unité de mémoire 10 est guidée par la paroi entourante 3a (figure 1), de façon que les connecteurs se connectent sans déformation des broches de connexion. Le contenu de la mémoire est ainsi effacé par irradiation avec des rayons ultraviolets et on peut écrire un nouveau programme dans la mémoire, par le connecteur 3', au moyen d'un dispositif d'écriture de mémoire morte (qu'on décrira ultérieurement). Comme décrit précédemment et conformément au mode de réalisation considéré, on peut empêcher un claquage par effet électrostatique et on peut effectuer aisément l'effa- cement et la réécriture de la mémoire avec cette dernière logée dans le bottier, du fait que la mémoire morte program- mable effaçable et le connecteur femelle sont logés dans le bottier divisé, de telle façon que les fenêtres du bottier correspondent respectivement à la partie d'effacement et au connecteur femelle. La figure 5 est un schéma électrique d'un mode de réalisation de l'invention. La figure 6 est un diagramme séquentiel destiné à expliquer le fonctionnement du mode de réalisation de la figure 5. La mémoire 9 est une mémoire telle qu'une mémoire morte, une mémoire vive, une mémoire morte programmable ou une mémoire morte programmable effaçable. Les bornes X1, X2,... du côté d'adresse de la mémoire 9 sont connectées de façon à recevoir des signaux d'entrée provenant d'un capteur (non représenté) pour entretenir un fonctionnement séquentiel, et les bornes Yi, Y2,... du côté de données de la mémoire 9 sont connectées de façon à actionner des relais de sortie RY par l'intermédiaire d'un circuit d'attaque 4a qui comprend des transistors de commutation ou des composants analogues. Une tension d'alimentation de 24 V.est appliquée aux relais de sortie RY par l'intermé- diaire des bornes 6. Un circuit d'alimentation 7 comprend un régulateur à trois bornes, 7', au moyen duquel une ten- sion d'alimentation de 5 V est appliquée à la mémoire 9. Le côté d'adresse et le côté de données de la mémoire 9 sont connectés par l'intermédiaire de résistances pour former un circuit d'auto-entretien. Une borne CE de la mémoire 9 (qui est validée lorsqu'un signal cle niveau bas est appliqué à la borne) est connectée à l'alimentation à 5 V par l'intermédiaire d'une résistance R, ce qui fait que le signal appliqué à cette borne monte à un niveau haut sous l'effet d'un signal d'arrêt. La borne CE est également connectée au collecteur d'un transistor QI, ce qui fait que le transistor QI devieritconducteur lorsqu'un signal de départ est appliqué sur la borne d'entrée de départ la et lorsque le niveau de la borne CE est abaissé à un niveau bas. La borne de départ la est également connectée au collecteur d'un transistor Q2 dont la base est connectée à une borne d'arrêt lb, ce qui fait que lorsque le transistor Q2 devient conducteur sous l'effet du signal d'arrêt, le transistor Qi se bloque et le niveau de la borne CE devient un niveau haut. - Une borne UE (la sortie de la mémoire est validée lorsqu'un signal de niveau bas est appliqué à cette borne) est connectée au collecteur d'un transistor Q3 qui appar- tient à un circuit de détection de tension 15, et à une résistance Rl qui est connectée à l'alimentation. L'émetteur du transistor Q3 est connecté à la masse et sa base est con- nectée à une borne d'un condensateur C, dont l'autre borne est connectée à la masse, ainsi qu'à une borne d'une diode S zener ZD dont l'autre borne est connectée à la source d'ali- mentation à 5 V. On va maintenant décrire le fonctionnement. Lorsqu'une tension de 24 V, représentée en (A) sur la figure 6, est appliquée aux bornes 6, la tension de l'alimentation à 5-V croit avec une courbe correspondant à une constante de temps, comme il est représenté en (B) sur la figure 6. Le transistor Q3 demeure bloqué-du fait que le niveau de sa base est bas, jusqu'à ce que le condensateur C du circuit de détection de tension 15 soit complètement chargé par l'intermédiaire de la diode zener ZD. Par consé- quent, la borne 0E passe à un niveau haut, du fait qu'elle est tirée vers un niveau haut par la résistance Rl, et le circuit de sortie de la mémoire est donc mis hors fonction. - Lorsque, sous l'effet de la charge, la tension de l'alimen- tation à 5 V atteint une valeur prédéterminée Vcc, le tran- sistor Q3 devient conducteur, sous l'effet d'une tension de base suffisante, et le niveau de tension de la borne 0E passe d'un niveau haut à un niveau bas. Il en résulte que le circuit de sortie de la mémoire 9est mis en fonction et il n'apparait donc pas de signal de sortie dans une région non définie de la mémoire, ce qui signifie que la commande de séquence est effectuée correctement. Si un signal de départ est appliqué sur la borne de départ la, le transistor Ql devient conducteur et la borne CE à un niveau bas sélectionne la mémoire, ce qui fait qu'un signal-de sortie de séquence peut être émis. Ensuite, si le signal d'arrêt est appliqué sur la borne d'arrêt lb, le transistor Q2 devient conducteur, le transis- tor Qi se.bloque et la borne CE retourne au niveau haut. Il en résulte que la mémoire 9 passe dans un état d'attente jusqu'à l'arrivée du signal de départ suivant. La figure 7 représente un autre mode de réalisa- : tionr dans lequel on utilise des photocoupleurs la' et lb' pour recevoir le signal de départ et le signal d'arrêt. Un thyristor 16 est placé à l'état conducteur ou bloqué par les signaux qui proviennent des photocoupleurs la' et lb', ce qui fait qu'un transistor Q4 fait passer la borne CE de la mémoire 9 à un niveau bas ou un niveau haut. Un circuit de détection de tension 15' comprend une diode zener ZD' dont une borne est connectée à la borne CE, et un transistor Q3 dont la base est connectée à la diode zener ZD'. Une résis- tance R1 est connectée au collecteur du transistor Q3 qui est également connecté à la borne OE. La résistance R1 élève la borne OE à un niveau haut. L'émetteur du transis- *tor Q3 est connecté à la masse. Ainsi, au moment o la tension d'alimentation à 24 V est appliquée, le photocoupleur la' présente une résis- tance élevée à cause de l'absence de signal d'entrée de départ sur la borne la et le thyristor 16 n'est pas déclen- ohé. Il- en résulte que le transistor Q4 est placé à l'état bloqué. Par conséquent, le niveau de la borne CE est!evé par la résistance R1 jusqu'au niveau de l'alimentation, de façon à correspondre à un niveau haut, et la mémoire 9 n'est pas validée. Comme décrit précédemment, le transistor Q4 se bloque au moment de l'application de la tension d'ali- - mentation, la diode zener ZD' est également bloquée, le transistor Q3 est lui aussi bloqué et, par conséquent, le niveau de la borne OE devient le niveau haut, sous l'action de la résistance R1. Par conséquent, un signal de sortie -différent des signaux de sortie prédéterminés ne peut pas apparaître à ce moment, du fait que le circuit de sortie de la mémoire n'est pas mis en fonction. Si un signal de départ est appliqué lorsque la tension de l'alimentation à 5 V a atteint une valeur prédé- -terminée, le transistor Q4 devient conducteur, ce qui rend conductrice la diode zener ZD'. De ce fait, le transistor Q3 devient conducteur et le niveau de la borne OE devient le'niveau bas, c'est-à-dire l'état dans lequel la mémoire peut produire des signaux de sortie. Dans le cas o la ten- sion de l'alimentation à 5 V n'atteint pas une valeur pré- déterminée, la tension de la borne 0E ne passe jamais au niveau bas et un signal de sortie erroné n'est donc jamais émis, du fait que la diode zener ZD' est bloquée, même si un signal d'entrée de départ est appliqué. Comme décrit ci-dessus, et conformément au mode de réalisation considéré, on peut faire en sorte qu'un séquen- ceur ne produise pas,dans une séquence non définie,des signaux de sortie autres que des signaux de sortie de séquen- ce prédéterminés, du fait que le séquenceur est conçu de telle manière que la borne 0E passe à un niveau haut au moment de la mise sous tension de l'alimentation, ce qui fait qu'aucun signal de sortie de séquence erroné n'est émis, et de telle manière que la borne 0E passe à un niveau bas lorsqu'une tension prédéterminée est atteinte et détectée par un circuit de détection de tension, grâce à quoi le cir- cuit de sortie de la mémoire est placé dans un état de fonc- tionnement. Si on utilise en tant que relais de sortie RY un relais qui peut être excité par exemple par une tension de V, le régulateur à trois bornes 7' n'est pas absolument nécessaire. Plus précisément, dans un tel cas, la tension de 24 V n'est pas nécessaire, du fait que la tension d'ali- mentation de 5 V qui est appliquée aux bornes 6 est utilisée non seulement pour le circuit d'entrée et le circuit de sor- tie, mais également comme tension d'excitation du relais RY. La figure 8 est un schéma électrique d'un mode de réalisation de l'invention. La mémoire 9 est une mémoire telle qu'une mémoire morte programmable effaçable, dans laquelle on peut écrire et effacer des données, et la mémoire 9 comporte également des bornes XO... X7 du côté d'adresse et des bornes YO... Y7 du côté de données, ce qui fait qu'un circuit d'auto-entretien est formé entre la borne Y7 et la borne X10. Les bornes YO... Y7 sont connectées à l'alimen- tation (5 V sur la figure 8) par la résistance R. De plus, les bornes YO... Y7 sont connectées à des circuits de sor- tie 4aO,...4a7. Le circuit de sortie 4aO consiste en un circuit non inverseur formé par des transistors Qil et Q12. Le tran- sistor Q12 est connecté à l'alimentation (24 V sur la figure 8) par un relais de sortie RYQ. - Un circuit d'alimentation comprend un régulateur à trois bornes 7' qui est conçu de façon à fournir 5 V à par- tir de la tension d'entrée de 24 V. La mémoire 9 est telle qu'une tension de niveau haut apparaît sur la borne YO lorsque les données de sortie sont égales à 0 ou sont absentes. Par conséquent, lorsque des données sont écrites dans la mémoire 9, la tension de la borne YO est au niveau bas, le transistor Qil est bloqué et le transistor Q12 est conducteur, ce qui fait que le relais de sortie RYO est excité. Lorsqu'il n'y a pas de données écrites dans la mémoire 9, la tension de la borne YO est au niveau haut, le transistor Qil est conducteur, le transistor Q12 est bloqué et, par conséquent, le relais de sortie RYO n'est pas excité, ce qui fait qu'il n'y a pas de signal de sortie. De plus, même lorsque la mémoire n'est pas intro- duite, la base du transistor Qil est tirée vers un niveau haut par la résistance R, pour provoquer la conduction du transistor Q11 et le blocage du transistor Q12, ce qui fait que le relais de sortie RYO n'est pas excité, ce qui signi- fie qu'aucun signal de sortie n'est émis. Par conséquent, dans ce type de séquenceur dans lequel la mémoire 9 peut être introduite et enlevée au moyen de connecteurs, on peut obtenir l'effet avantageux qui consiste en ce qu'aucun signal-de sortie erroné n'est émis. Comme décrit précédemment et conformément au mode de réalisation considéré, du fait que les bornes qui se trouvent du c8té de-la sortie des données sont placées à un niveau bas en présence de données de sortie, ce qui fait que - le relais de sortie est excité par l'intermédiaire d'un cir- cuit non inverseur, il n'apparaît pas de signal de sortie erroné, même s'il n'y a pas de données écrites dans la mémoi- re ou si la mémoire n'est pas introduite, ce qui fait qu'une charge actionnée par des opérations séquentielles ne peut pas être interrompue et, par conséquent, la sûreté du séquenceur est accrue. La figure 9 est une vue en perspective montrant l'aspect externe d'un exemple de dispositif d'écriture de données pour une mémoire morte programmable. Le dispositif d'écriture de données comprend un bottier qui loge une par- tie arithmétique et une partie de contrôle de séquence (qu'on décrira ultérieurement), et des touches d'entrée 202 qui sont destinées à l'introduction d'un code symbolique. Parmi les touches d'entrée 202, la touche "F" est une touche de fonction (touche de positionnement de clavier) destinée à l'introduction de codes symboliques tels que "X", "Y", "OU", "NON", "DPART" etc, en utilisant les touches d'entrée numé- riques "0",... "9". Le dispositif d'écriture de données comprend en outre un afficheur de caractères destiné à l'in- dication de l'information introduite par les touches ou à l'indication d'un résultat simulé, une partie d'insertion d'unité de mémoire, 204, un connecteur mâle 205 destiné à la connexion d'une unité de mémoire, un connecteur pour l'alimentation, 206, et des interrupteurs de contrôle de séquence 207 destinés à contrôler si les données de séquence calculées par la partie arithmétique sont erronées ou non. Chacun des interrupteurs de contrôle de séquence 207 desti- nés à simuler les états de commande de séquence, correspond à la borne d'entrée respective XO, Xl,... X7. Il existe également une diode électroluminescente 208 destinée à indi- quer le fonctionnement. L'unité de mémoire 10 (figure 1) est insérée dans la partie d'insertion d'unité de mémoire 204 de telle façon que le connecteur femelle 3' soit connecté au connecteur mâle 205, et les données de séquence émises par la partie arithmétique sont écrites dans la mémoire morte programmable 9 (figures 3 et 4). La figure 10 est un schéma synoptique montrant la structure du circuit. La partie arithmétique 30 comprend une unité centrale 31 comportant un micro-ordinateur, une mémoire de contrôle 32 destinée à attaquer l'unité centrale, un circuit d'introduction par les touches, 33, un circuit d'affichage de programme 34 destiné à afficher un programme conformément aux codes symboliques introduits par les tou- ches, une mémoire de programme 35 destinée à enregistrer ce programme, et une mémoire de séquence 36 destinée à enregis- trer le résultat de l'opération, c'est-à-dire les données de - séquence qui sont produites, par simulation du circuit-de commande de séquence dans l'unité centrale 31, sur la base du programme qui se trouve dans la mémoire de programme 36. Un circuit d'écriture 37 écrit dans la mémoire morte pro- grammable 9 les données de séquence qui sont enregistrées dans la mémoire de séquence 36. Une partie de contrôle de séquence 38 comprend une partie d'entrée 39 destinée à introduire des données simulées appliquées par les interrup- teurs de contrôle de séquence 207 et un circuit d'affichage destiné à l'affichage du résultat simulé, ce qui permet d'effectuer un contrôle pour voir si les données de séquence enregistrées dans la mémoire de séquence 36 sont erronées ou non. Il existe également des circuits de commutation 4La et 41b. On va maintenant décrire la relation de correspon- dance entre les codes symboliques et les éléments constitu- tifs du circuit de commande de séquence, et les connexions de ceux-ci. Par exemple, les codes symboliques (XO) et (XI) correspondent aux interrupteurs d'entrée XO et XI, les codes symboliques (YO) et (Yi) correspondent aux relais de sortie YO et Y1, le code symbolique (CRO) correspond à un relais intérieur CRO, le code symbolique OPART) correspond à un code indiquant une information d'entrée de classifica- tion du circuit de commande de séquence, le code symbolique (ET) correspond à un code qui indique que les éléments cons- titutifs sont connectés en série, le code symbolique (OU) correspond à un code indiquant que les éléments constitutifs sont connectés en parallèle, et le code symbolique (SORT) est un code indiquant une sortie. Chaque relais et le con- -tact de relais est représenté par le même code symbolique. Le circuit équivalent représenté sur la figure 11 est intro- duit dans la partie arithmétique 30 en utilisant les codes symboliques. La séquence de codes symboliques introduits est représentée du côté droit sur la figure 11. La relation correspondant aux connexions des élé- ments constitutifs dans le circuit équivalent (figure 11) du circuit de commande de séquence est introduite sous la forme de codes symboliques prédéterminés (DPART), (XO)..., (YO)... et (ET) dans la partie arithmétique 30, par l'intermédiaire des touches d'entrée 207, et le circuit de commande de séquence est simulé en employant dans la partie arithmétique un circuit logique qui correspond aux connexions des élé- ments constitutifs, pour effectuer une opération logique. A ce moment, la partie arithmétique 30 fonctionne de telle manière que tous les états possibles des interrupteurs d'entrée XO, X1... soient générés au moment de la commande de-séquence,, sous la forme de données d'entrée simulées. Dans chaque état, les données de séquence sont émises séquentiellement sous la forme de données de sortie simulées. Les données de sortie simulées sont écrites dans la mémoire de séquence 36 par la réception des données d'entrée simu- lées en tant que données d'adresse. Les données de sortie simulées, c'està-dire les données de séquence qui sont écrites dans la mémoire de séquence 36, sont contrôlées dans une partie de contrôle de séquence 38 pour voir si une erreur est présente ou non. S'il n'y a pas d'erreur dans les données de séquence, le contenu de la mémoire de séquen- ce 36 est écrit par le circuit d'écriture 37 dans la mémoire morte programmable 9. La figure 12 est un organigramme principal repré- sentant une opération arithmétique dans la partie arithméti- que 30. Le fonctionnement de la partie arithmétique 30 est décrit ci-après. A l'étape Si, on efface entièrement le contenu de la mémoire 36. A l'étape S2, on fixe la capacité d'adresse DE (c'est-à-dire le nombre d'états de commande de séquence) de la mémoire de séquence 36. A l'étape S3, on efface les registres tampons CRSORTcorrespondant aux relais internes CR0..., et aux relais de sortie YO, Y1... A l'étape S4, on fixe l'adresse HL, nécessaire pour lire un programme de séquence dans la mémoire de programme 35, à la première adresse à laquelle le programme de séquence est enregistré, on efface le contenu du registre B destiné à mémoriser le résultat de l'opération et on efface également le contenu du registre tampon CRSAM destiné à mémoriser les états des relais internes CRO... A l'étape S5, on lit le contenu du programme de séquence à l'adresse HL. A l'étape S6, on déter- mine si le programme de séquence est une instruction de départ (DPART) ou non et si c'est une instruction de départ, on effectue une opération logique dans le sous-programme d'opération DPART, conformément à l'organigramme qui est représenté sur la figure 13. A l'étape S7, on détermine si le programme de séquence est une instruction ET ou non et, si c'est une instruction ET, on effectue une opération logi- que dans le. sous-programme d'opération ET, conformément à l'organigramme qui est représenté sur la figure 14. La figu- re 15 est un organigramme d'un sous-programme SUBRI. A l'éta- pe S8, on détermine si le programme de séquence est une instruction OU ou non, et si c'est une instruction OU, on effectue une opération logique dans le sous-programme d'opé- ration -OU, conformément à l'organigramme qui est représenté sur la figure 14. A l'étape S9, si le programme de séquence est une instruction SORT, on effectue une opération logique dans le sous-programme d'opération SORT, conformément à l'organigramme qui est représenté sur la figure 16. A l'éta- pe SIO,- on additionne +2 à l'adresse HL à laquelle le pro- gramme de séquence est lu. On introduit à la première adres- se une instruction (un-code symbolique) indiquant la rela- tion de connexion et on introduit à l'adresse suivante le nombre d'entrées ou de sorties (un code symbolique). A l'étape Sll, si l'adresse HL à laquelle le programme de séquence est lu n'est pas la dernière adresse, le programme sauté à l'étape S5 dans le but de lire ce que contient le programme de séquence. A l'étape S12, le programme saute à l'étape S4 dans 1-e cas o CRSAM ou RYSAM est changé. A l'étape S13, dans le cas ou CRSAM ou RYSAM n'est pas changé (CRSAM O, RYSAM,O), DE est diminué de 1 et le programme passe à l'étape suivante. A ce moment, le programme saute vers l'étape S4 dans le cas o la capacité d'adresse DE de la mémoire de séquence 36 n'est pas 0. D'autre part, dans l'organigramme, le registre A est. un-accumulateur, le registre B est un registre destiné à l'introduction du résultat de l'opération (CY), le registre C est un registre destiné à l'introduction du nombre d'en- trées/sorties, D est un registre destiné à l'introduction des données d'entrée simulées Y (les états des relais de sortie YO, Yl...), E est un registre destiné à l'introduc- tion des données d'entrée simulées X (les états des inter- rupteurs d'entrée XO, Xl...), TABLE est la première adres- se dans la mémoire de séquence 36, PRGRM est la première adresse dans la mémoire de programme et LSTPJ et LSTPK désignent la dernière adresse dans la mémoire de programme 35. Conformément à la structure décrite ci-dessus du mode de réalisation considéré, lorsque la relation de con- nexion des éléments constitutifs dans le circuit équivalent du circuit de commande de séquence est introduite par des touches dans une partie arithmétique, sous la forme de codes symboliques prédéterminés, tous les états possibles des interrupteurs d'entrée au moment de la commande de séquence et les données de séquence dans chaque état sont présentés séquentiellement et automatiquement sous forme, respective- ment, de données d'entrée simulées et de données de sortie simulées, en remplaçant par un circuit logique la relation de connexion des éléments constitutifs, dans la partie arithmétique, et en effectuant une opération logique. Il en résulte que l'opération malcommode classique consistant à établir les données de séquence en prenant en considéra- tion le fonctionnement de chaque élément constitutif n'est pas nécessaire et, de plus, du fait que les données de sortie simulées sont chargées dans la mémoire morte programmable en utilisant les données d'entrée simulées comme données d'adresse, on peut obtenir l'avantage qui consiste en ce que l'opération d'écriture des données de séquence dans la mémoi- re morte programmable est simplifiée. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. Dans un mode de réalisation particulier du séquen- ceur selon l'invention: la mémoire morte programmable con- siste en une mémoire morte programmable effaçable qui com- porte une partie (9a) destinée à l'effacement; le bottier comprend une fenêtre (W) qui correspond à la partie desti- née à l'effacement, lorsque la mémoire morte programmable effaçable est logée dans le boîtier; et cette fenêtre est conçue de façon que la lumière qui arrive soit arrêtée par la paroi entourante (3a), lorsque les premier et second connecteurs sont connectés l'un à l'autre, ce qui évite un effacement non désiré de la mémoire morte programmable effaçable. REVENDICATIONS 1. Séquenceur caractérisé en ce qu'il comprend une unité de commande (8) et une unité de mémoire (10) montée de façon amovible sur l'unité de commande; l'unité de com- mande comprend: plusieurs bornes d'entrée (1) qui reçoivent plusieurs signaux d'entrée, un circuit d'entrée (2) qui est connecté aux bornes d'entrée, un circuit de sortie (4), plusieurs bornes de sortie (5) qui sont connectées au cir- cuit de sortie de façon à émettre des signaux de sortie, et un premier connecteur (3) qui est connecté au circuit d'en- trée et au circuit de sortie; et l'unité de mémoire com- prend: un second connecteur (3') qui est connecté au pre- mier connecteur avec possibilité de déconnexion, et un dis- positif de mémoire (9) qui est connecté au circuit d'entrée et au circuit de sortie de l'unité de commande (8) par l'intermédiaire du second connecteur (3') et du premier connecteur (3), pour effectuer une opération logique sous la dépendance des signaux d'entrée, afin d'appliquer des signaux de séquence au circuit de sortie. 2. Séquenceur selon la revendication 1, caracté- risé en ce que l'unité de commande (8) comprend un bloc de forme générale rectangulaire (A) en une matière isolante un module électronique comprenant le circuit d'entrée (2) et le circuit de sortie (4) est contenu dans ce bloc, et les bornes d'entrée (4) et les bornes de sortie (5) sont disposées dans des positions mutuellement opposées de part et d'autre du bloc; une cavité entourée par une paroi entourante (3a) est formée à une extrémité du bloc, en direction longitudinale, à un endroit o il n'y a pas de bornes d'entrée et de bornes de sortie; et le premier con- necteur (3) de type mâle est disposé dans la cavité. 3. Séquenceur selon la revendication 2, caracté- risé en ce que l'unité de mémoire (10) comprend un bottier (101, 102) dont le contour a une forme qui correspond approximativement à celle de la cavité dans le bloc; ce bottier comporte une ouverture (105) qui correspond au second connecteur (3'), de type femelle; le second connec- teur et le dispositif de mémoire (9) sont logés dans le boîtier de façon que l'ouverture corresponde à l'emplacement du second connecteur; et le boîtier est entouré par la paroi entourante (3a), avec le premier connecteur (3) con- necté au second connecteur (3'). 4. Séquenceur selon la revendication 3, caracté- risé en ce que le bottier comprend un rebord (106) qui fait saillie à partir de la paroi entourante, lorsque le premier connecteur (3) et le second connecteur (3') sont connectés l'un à l'autre de façon que le bottier soit entouré par la paroi entourante, grâce à quoi un espace est formé entre ce rebord (106) et le bloc (A). 5. Séquenceur selon l'une quelconque des revendi- cations 1 à 4, caractérisé en ce que le dispositif de mémoire (9) consiste en une mémoire morte programmable. 6. Séquenceur selon la revendication 5, caracté- risé en ce que la mémoire morte programmable consiste en une mémoire morte programmable effaçable qui comporte une partie (9a) destinée à l'effacement; le bottier comprend une fenêtre (W) qui correspond à la partie destinée à l'effacement, lorsque la mémoire morte programmable effa- çable est logée dans le bottier; et cette fenêtre est con- çue de façon que la lumière qui arrive soit arrêtée par la paroi entourante (3a), lorsque les premier et second con- necteurs sont connectés l'un à l'autre, ce qui évite un effacement non désiré de la mémoire morte programmable effaçable. 7. Séquenceur selon la revendication 1, caracté- risé en ce que l'unité de commande (8) comprend des bornes d'alimentation (6) qui sont connectées à une alimentation, et un circuit d'alimentation (7) qui est connecté aux bor- - nes d'alimentation de façon à fournir de l'énergie au cir- -ouit d'entrée (2) et au circuit de sortie (4), à partir de - ces bornes.. 8. Séquenceur selon la revendication 7, caracté- risé en ce que le dispositif de mémoire (10) comprend une mémoire (9) qui comporte une borne 0E, et ce séquenceur com- - prend en outre un circuit de détection de tension (15) qui est destiné à fournir un signal de sortie de niveau bas lorsqu'il détecte une tension d'alimentation prédéterminée provenant du circuit d'alimentation (7), et la sortie du cir- cuit de détection de tension est connectée à la borne 0E du dispositif de mémoire. 9. Séquenceur selon la revendication 7, caractéri- sé en ce que le dispositif de mémoire (10) comprend une mémoire morte, le circuit d'entrée (2) et le circuit de sor- tie (4) sont respectivement connectés au côté d'adresse et au côté de données de la mémoire morte, les données de sor- tie de la mémoire morte sont émises, au niveau bas, par le circuit de sortie (4), et le côté de données de la mémoire morte est connecté à l'alimentation par une résistance (R) tandis qu'un relais de sortie (RY) est attaqué par l'inter- médiaire d'un circuit non inverseur (4a) qui comprend au moins deux étages de transistors.