FR 2501867 A1 19820917 FR 8104868 A 19810311 250 186? La présente invention concerne un système de test de la défaillance ou du bon fonctionnement d'un circuit à composants logiques dans lequel n composants forment un ensemble de composants repérés de 1 à n de manière prédéterminée. Ces composants sont reliés entre eux pour que cet ensemble présen- te, sur une sortie, un état logique qui dépend de l'état de défaillance ou de bon fonctionnement de l'ensemble et qui dépend de l'état de défaillance ou de bon fonctionnement de chacun des n composants de l'ensemble. Chacun des composants de l'ensemble pré- sente au moins une entrée de simulation qui est apte à recevoir un signal de simulation de la défaillance ou du bon fonctionnement de ce composant. Ce système de test peut permettre l'étude de circuits électroniques comprenant une pluralité de composants logiques, mais il peut permettre, par analogie, l'étude de la défaillance ou du bon fonc- tionnement d'un circuit hydraulique par exemple, dont un ou plusieurs composants peuvent être en état de défaillance ou de bon fonctionnement; dans ce cas, le circuit hydraulique est remplacé par un cir- cuit électronique comprenant une pluralité de compo- sants logiques dont le fonctionnement est équiva- lent, par analogie, à celui des composants corres- pondants du circuit hydraulique. Généralement, un circuit constitué de composants logiques présente une sortie dont l'état logique dépend de l'état de défaillance ou de bon fonctionnement de chacun de ses composants. Ce cir- cuit peut être, comme on l'a mentionné plus haut, soit un circuit réel, soit un circuit simulant un circuit à étudier. Chacun des composants présente généralement une entrée qui est reliée à une sortie 250 1867 d'un autre composant du circuit et une autre entrée qui peut recevoir un signal de simulation de la dé- faillance ou du bon fonctionnement de ce composant. Les systèmes qui permettent de tester des circuits de ce type sont généralement compliqués et coûteux, difficiles à mettre en oeuvre; ils sont généralement constitués par un calculateur qui est relié au circuit à tester par l'intermédiaire d'un interface spécifique à chaque circuit. Ce type de système nécessite un programme de traitement parti- culier à chaque circuit et il en résulte que les tests effectués peuvent présenter une durée impor- tante., Dans les tests de circuits constitués de composants logiques, l'homme de l'art a coutume d'utiliser un certain nombre de termes qui sont les suivants: - la coupe d'un circuit est l'ensemble de tous les repères des composants défaillants de ce circuit, -20 tels que si tous ces composants sont défaillants, le circuit est défaillant, les autres composants de ce circuit, qui ne font pas partie de la coupe, étant en bon fonctionnement; - le lien d'un circuit est l'ensemble de tous les repères des composants en bon fonctionnement de ce circuits tels que si tous ces composants sont en bon fonctionnement, le circuit est en bon fonc- tionnement, tous les autres composants du circuit qui.ne font pas partie du lien, étant défaillants. L'ordre d'une coupe ou d'un lien est cons- titué par le nombre de repères des composants res- pectivement défaillants ou en bon fonctionnement qui décrivent la coupe ou le lien; - la coupe minimale est une coupe telle qu'il est impossible de trouver une autre configuration, en supprimant un ou plusieurs éléments défaillants parmi ceux dont les repères décrivent la coupe et qui permettraient de maintenir le circuit en état de défaillance; - un lien minimal est un lien tel qu'il est impossi- ble de trouver une autre configuration, en suppri- mant un ou plusieurs composants en bon fonctionne- ment, parmi ceux dont les repères décrivent le lien et qui permettraient de maintenir le circuit en état de bon fonctionnement; - la coupe minimale par rapport à l'ordre précédent. est une coupe telle qu'il n'est pas possible de trouver une autre configuration de cette coupe, en supprimant un seul composant défaillant, parmi ceux dont les repères décrivent la coupe, tout en maintenant le circuit en état de défaillance; - de la même manière, un lien minimal par rapport à l'ordre précédent est un lien tel qu'il n'est pas possible de trouver une autre configuration de ce lien en supprimant un seul composant en bon fonc- tionnement parmi ceux dont les repères décrivent le lien, tout en maintenant le circuit en état de bon fonctionnement. En plus des inconvénients mentionnés plus haut, les systèmes de test connus ne permettent pas, de façon simple, de déterminer si une coupe ou un lien est minimal par rapport à l'ordre précédent. Dans la suite de la description, le terme 'minimal' devra être compris comme "minimal par rapport à l'ordre précédent". L'invention a pour but de réaliser un sys- tème de test de la défaillance ou du bon fonctionne- ment d'un circuit à n composants, qui permet de re- médier aux inconvénients mentionnés plus haut et no- tamment d'effectuer des tests de manière rapide, simple, peu coûteuse et efficace, sur des circuits dont on a déterminé une coupe ou un lien; elle per- met également de rechercher de manière simple et ra- pide si cette coupe ou ce lien est minimal. L'invention a pour objet un système de test de la défaillance ou du bon fonctionnement d'un circuit à composants logiques dans lequel n compo- sants forment un ensemble de composants repérés de 1 à n de manière prédéterminée et reliés entre eux pour que cet ensemble présente sur une sortie, un état logique qui correspond à l'état de défaillance ou au bon fonctionnement de l'ensemble, et qui dé- pend de l'état de défaillance ou de bon fonctionne- ment de chacun des n composants de l'ensemble, cha- cun des n composants de l'ensemble présentant au moins une entrée de simulation apte à recevoir un signal de simulation de la défaillance ou du bon fonctionnement de ce composant, caractérisé en ce qu'il comprend: - des moyens de test dont les sorties sont respecti- vement reliées aux entrées de simulation des com- posants, ces moyens de test permettant de mettre un ou plusieurs composants, respectivement en état de défaillance ou de bon fonctionnement, puis de 2S remettre inversement et réciproquement ce ou ces composants, en état de bon fonctionnement ou de défaillance, pour une ou plusieurs combinaisons parmi les n çomposants de l'ensemble, ces moyens de test présentant une sortie caractéristique qui, lorsque la sortie de l'ensemble présente un état de-défaillance ou de bon fonctionnement correspon- -dant à un état de défaillance ou de bon fonction- nement des composants de l'ensemble, fournit un signal qui présente: - - un premier état logique, si la sortie de 250 1867 l'ensemble présente un état de bon fonc- tionnement ou un 4ftat de défaillance, à chaque fois qu'Un ou plusieurs compo- sants respectivement défaillant ou en bon fonctionnement sont remis par les moyens de test respectivement en bon fonctionnement ou en défaillance et ce- ci pour une ou plusieurs combinaisons des composants de l'ensemble, pris sé- parément. - un second état logique, si la sortie de l'ensemble présente un état de bon fonc- tionnement ou de défaillance, à chaque fois qu'un ou plusieurs composants res- pectivement en bon fonctionnement ou en défaillance sont remis par les moyens de test, respectivement en état de défail- lance ou de bon fonctionnement et ceci pour une ou plusieurs combinaisons des composants de l'ensemble, puis séparé- ment. - des moyens pour arrêter les moyens de test. Selon une autre caractéristique, l'ensem- ble des repères des composants défaillants définis- sant une coupe si le circuit est défaillant et l'en- semble des repères des composants en bon fonctionne- ment définissant un lien si le circuit est en bon fonctionnement, l'ordre de la coupe ou du lien est défini comme étant respectivement le nombre de repè- res des composants défaillants ou en bon fonctionne- ment, les moyens de test comprennent des moyens de mémorisation comportant une bascule de mémorisation des résultats de simulation présentant une entrée de commande d'initialisation apte à recevoir un signal de commande d'initialisation pour que cette bascule présente, à l'initialisation, un état logique prédé- terminé initial, correspondant respectivement à une coupe minimale ou un lien minimal si cet état est restitué à la fin du test, ces moyens de mémorisa- tion comportant en outre un circuit logique dont une entrée est reliée à la sortie du circuit à tester et dont une sortie commande le changement d'état de la bascule, de façon à obtenir sur la sortie de celle- ci, l'état logique complémentaire de l'état prédé- terminé initial dans le cas o la sortie du circuit à tester ne change pas de niveau lorsqu'on simule l'état complémentaire d'un composant décrivant res- pectivement la coupe ou le lien étudié et ceci pour chacun des composants décrivant la coupe ou le lien, pris séparément, la bascule restant dans son état initial dans le cas o la sortie du circuit change d'état. Selon une autre caractéristique, les moyens de test comprennent un ensemble d'au moins n bascules de mémorisation d'états logiques de simula- tion, les sorties de ces bascules étant reliées res- pectivement aux entrées de simulation des compo- sants, les états logiques de simulation de défail- lance ou de bon fonctionnement des composants du circuit étant chargés dans ces bascules à l'initia- lisation du système des moyens de commande dont des sorties de commande sont reliées à des entrées d'un ensemble logique de sélection et de commande des bascules, pour que la sortie de chaque bascule de mémorisation d'état de simulation, sélectionnée présente successivement et respectivement l'état logique de la bascule à l'initialisation, l'état lo- gique inverse, puis à nouveau l'état logique de la bascule-à l'initialisation. Selon une autre caractéristique, les moyens de commande comprennent un registre à décala- ge comportant au moins n bascules de commande re- liées en série et présentant chacune une sortie de commande, ce registre présentant en outre une entrée générale de remise à zéro, une entrée de mémorisa- tion et une entrée de commande de décalage de ce signal, les entrées de commande de l'ensemble logi- que de sélection étant reliées aux sorties de com- mande des bascules du registre à décalage, les sor- ties de cet ensemble logique étant reliées à des entrées de commande des bascules de l'ensemble de mémorisation P, l'ensemble logique étant constitué de manière que chaque bascule sélectionnée pour ap- pliquer un signal de simulation sur l'entrée de si- mulation de chaque composant prédéterminé, corres- ponde à la présence d'un niveau logique prédéterminé sur la sortie de commande de la bascule correspon- dante du registre à décalage, cet ensemble logique comprenant en outre deux entrées supplémentaires de commande aptes à recevoir respectivement des signaux de commande de test pour que la sortie de chaque bascule sélectionnée présente successivement l'état logique de la bascule à l'initialisation, l'état lo- gique inverse de l'état initial, puis à nouveau l'état logique initial de cette bascule. Selon une autre caractéristique, les moyens de commande de test comprennent en outre des moyens logiques de synchronisation pour produire sur des sorties les signaux de commande de mémorisation des résultats de simulation des signaux de remise à zéro du registre à décalage, de signaux de mémorisa- tion et de commande de décalage appliqués aux en- trées correspondantes de la première bascule du re- gistre et un signal de commande d'initialisation ap- pliqué à l'entrée correspondante de la bascule de mémorisation des résultats de simulation. Selon une autre caractéristique, le sys- tème comprend en outre un compteur chargé initiale- 250 1867 ment à la valeur de l'ordre de la coupe ou du lien, ce compteur présentant une entrée reliée à la sortie des moyens logiques de synchronisation qui produit les signaux de commande de mémorisation des résul- tats de simulation, le contenu de ce compteur décré- mentant d'une unité à chaque signal de commande de mémorisation des résultats de simulation, une sortie de ce compteur étant reliée à une entrée de commande d'arrêt des moyens de synchronisation pour arrêter le système lorsque tous les composants ont été tes- tés. Selon une autre caractéristique, une sor- tie de la bascule de mémorisation des résultats de simulation est reliée d'une part à des moyens pour indiquer que la coupe ou le lien n'est pas minimale et d'autre part, à l'entrée de commande d'arrêt des moyens de synchronisation pour arrêter le système lorsque la coupe ou le lien n'est pas minimal. Selon une autre caractéristique, l'ensem- ble logique de commande comprend deux ensembles de portes ET comprenant chacun un nombre de portes égal au nombre n de bascules Pi et au nombre n de bascu- les Li, chacune de ces portes correspondant à une -bascule Li et à une bascule Pi, chaque porte ET du premier ensemble présentant une entrée reliée à une sortie de commande de la bascule correspondante du registre à décalage et une autre entrée reliée à la sortie des moyens de synchronisation pour recevoir l'un des signaux de commande de test, la sortie de cette bascule étant reliée à l'une des entrées de commande de la bascule P1 de l'ensemble P pour la faire passer dans l'état inverse de son état ini- tial, chaque porte ET du deuxième ensemble présen- tant une entrée reliée à une sortie de commande de la bascule Li correspondante du registre à décalage 250 1867 et une autre entrée reliée à la sortie des moyens de synchronisation pour recevoir un autre des signaux de commande de test, la sortie de cette porte ET étant reliée à une autre des entrées de commande de la bascule P1 correspondante de l'ensemble pour ra- mener cette bascule dans son état initial. Selon une autre caractéristique, l'ensem- ble logique de commande et de sélection comprend en outre un troisième ensemble logique de portes ET, chaque porte ET présentant une entrée reliée à la sortie de commande de la bascule Li correspondante du registre à décalage et une autre entrée reliée à la sortie de la bascule Pi correspondante de l'en- semble de mémorisation, les sorties de ces portes ET étant reliées aux entrées d'une porte OU dont la sortie est reliée à une autre entrée de commande des moyens de synchronisation pour indiquer la présence d'un état logique de simulation sur une sortie d'une bascule Pi sélectionnée dans l'ensemble de mémorisa- tion. Selon une autre caractéristique, les bas- cules Pi de mémorisation d'états logiques de simula- tion sont groupées par ensembles identiques sur des modules identiques reliés en série, chacun de ces modules comprenant un registre à décalage de sorte que les registres à décalage soient reliés en série, la sortie de la dernière bascule de mémorisation d'états logiques de simulation d'un module étant re- liée à l'entrée de chargement de la première bascule du module suivant, la première bascule Li du premier registre à décalage présentant les entrées de mémo- risation, de remise à zéro et de commande de décala- ge, tandis que la sortie de commande de la dernière bascule d'un registre à décalage, est reliée à l'en- trée de mémorisation du registre à décalage suivant, l'ensemble logique de commande et de sélection com- prenant en outre, pour chaque module, un troisième ensemble de portes ET, chaque porte ET présentant une entrée reliée à la sortie de commande de la bas- cule Li correspondante du registre à décalage de ce module, et une autre entrée reliée à la sortie de la bascule Pi correspondante de l'ensemble P correspon- dant, les sorties de ces portes ET pour chaque modu- le étant reliées aux entrées d'une porte OU dont la sortie est reliée à une autre entrée de commande des moyens de synchronisation, par l'intermédiaire d'un transistor monté en collecteur ouvert, pour indiquer la présence d'un état logique de simulation sur une sortie d'une bascule Pi sélectionnée dans un ensem- ble de mémorisation de l'un des modules. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnés en référence aux dessins annexés dans lesquels: - la figure lA représente schématiquement un circuit hydraulique dont on veut étudier l'état de défaillance ou de bon fonctionnement en cas de défaillance ou de bon fonctionnement d'un ou de plu- sieurs de ses composants; - la figure lB représente schématiquement le circuit de la figure lA dans lequel ont été ra- joutés sur chacun des composants du circuit, des moyens permettant de simuler la défaillance ou le bon fonctionnement de chacun des composants; - la figure 2A est un circuit logique équivalent au circuit hydraulique de la figure lB et permettant d'étudier les coupes de ce circuit; - la figure 2B est un circuit logique équivalent au circuit hydraulique de la figure lB et permettant d'étudier les liens dece circuit; - la figure 3 représente schématiquement le système conforme à l'invention; - la figure 4 représente schématiquement le système de l'invention, réalisé sous forme modu- laire. - la figure 5 est un schéma simplifié du système de la figure 3, pour l'étude d'une coupe à 3 composants, dans un circuit C. La figure IA représente schématiquement un circuit hydraulique qui permet d'établir par exemple, la circulation entre un conduit amont 4 et un conduit aval 5, grâce à trois vannes pneumati- ques, 1, 2, 3 dont l'ouverture ou la fermeture peut être commandée par la présence ou l'absence d'air comprimé dans les conduits de commande 6, 7, 8. Dans ce circuit, les vannes constituent les seuls compo- sants qui peuvent être, soit en état de défaillance, soit en état de bon fonctionnement. Le circuit hy- draulique considéré est défaillant si le fluide n'est pas transmis dans le conduit aval 5. Lorsque seules les vannes 1 et 2 sont défaillantes, le flui- de ne passe plus du conduit amont 4 vers le conduit aval 5; il en est de même lorsque les vannes 1 et 3 sont défaillantes.Il en résulte que l'ensemble des repères 1 et 2 constitue une coupe et que de la même façon, l'ensemble des repères 1 et 3 constitue aussi une coupe. Dans ce circuit, conformément aux défini- tions qui ont été données plus haut, la coupe cons- tituée par les repères 1 et 2 (portes ET1, ET2) est une coupe d'ordre 2; il en est de même pour la coupe 1,3. La coupe 1,2 est minimale car si on remet le composant 1 en bon fonctionnement, le système re- devient en bon fonctionnement; il en est de même pour le composant 2. Par contre la coupe 1,3 n'est pas minimale car si l'on remet en bon fonctionnement le composant 1, le système reste défaillant. 250 1867 Lorsque seules les vannes 1 et 3 sont en bon fonctionnement, le fluide passe d'amont en aval, si bien que l'ensemble des repères 1 et 3 constitue un lien. Ce lien est d'ailleurs un lien minimal d'ordre 2 puisqu'il est impossible de trouver une autre configuration, en supprimant le bon fonction- nement d'une de ces deux vannes, qui permette de maintenir le circuit en état de bon fonctionnement. La figure lB représente schématiquement le circuit de la figure précédente dans lequel ont été rajoutés, pour chacune des vannes 1, 2, 3, sur les conduits de commande 6, 7, 8, de celles-ci, des moyens 9, 10, ll qui permettent de simuler l'état de défaillance ou de bon fonctionnement de ces vannes. Un détecteur 12 de passage fluide peut être disposé sur le conduit aval 5 pour indiquer par exemple, par un état logique 0, sur sa sortie 16, la défaillance du circuit hydraulique, lorsqu'un fluide fourni au conduit amont 4, ne se retrouve pas dans le conduit aval 5. Les moyens 9, 10, l1, qui permettent de si- muler la défaillance des vannes qui leur correspon- dent, présentent respectivement des entrées de com- mande 13, 14,15. Ces moyens sont respectivement constitués, par exemple, par une vanne à commande électrique qui intervient sur la commande pneumati- que de chacune des vannes 1, 2, 3 du circuit. L'en- trée de commande de chacune des vannes à commande électrique agit de manière que si une tension est appliquée sur cette entrée, cette vanne se ferme et- coupe l'air comprimé qui arrive dans le conduit de commande de la vanne correspondante du circuit hy- - draulique. Cet arrêt d'arrivée de l'air comprimé si- mule la défaillance de la vanne correspondante dans le circuit. Cette défaillance étant simulée, il suf- fit alors d'observer le signal de sortie du détec- teur de passage de fluide 12 pour savoir si cette défaillance interrompt ou non le passage du fluide vers la sortie des circuits hydrauliques. La figure 2A représente un circuit logique équivalent au circuit hydraulique de la figure 1B; ce circuit équivalent permet d'étudier les coupes du circuit hydraulique, c'est-à-dire sa réponse aux dé- faillances simulées. Dans ce circuit équivalent, la vanne 1 ainsi que la vanne 9 à commande électrique, qui permet de simuler la défaillance de la vanne 1, sont remplacées par la porte ET1, une entrée directe de cette porte est portée à un niveau logique 1, pour simuler l'arrivée du fluide dans le conduit amont du circuit hydraulique et une entrée inversée 17 est portée à un état logique de niveau 1, pour simuler la défaillance de ce circuit. De la même manière, la porte ET2 est équivalente à la vanne 2 associée à la vanne de simulation 10, à commande électrique. Un état logique de niveau 1 sur l'entrée 18 de cette porte simule le passage du fluide, tan- dis qu'un état logique de niveau 1, sur l'entrée inverse 19, simule la défaillance de cette porte. Enfin, la porte ET3 est équivalente à la vanne 3 et à la vanne de simulation 11, à commande électrique. L'entrée directe 20 de cette porte, portée à un état logique 1, simule le passage du fluide, tandis que l'entrée inverse 21, portée à un état logique 1, simule la défaillance de cette porte. La porte OU1 est équivalente à la jonction entre les sorties des vannes 1 et 2. Ce circuit équivalent au circuit hy- * draulique de la figure 1B, est considéré en état de défaillance lorsque la sortie 22 de la porte ET3 est à un niveau logique 0. On voit que grâce à ce cir- cuit équivalent, il est possible d'étudier les cou- pes du circuit hydraulique représenté sur la figure 1B, de manière beaucoup plus simple. Le circuit de la figure 2B est un circuit logique équivalent au circuit hydraulique de la fi- gure Ib et il permet d'étudier lesliensde ce cir- cuit. De la même manière que précédemment, les van- nes 1, 2, 3 ainsi que leurs vannes de commande de simulation 9, 10, 11, à commande électrique sont respectivement remplacées par les portes ET4, ET5 et ET.. La porte OU2 représente la jonction entre les sorties des vannes 1 et 2O C.mme précédemment, les portes ET4, ET5 et ET6 présentent des entrées 23, , 27 qui, lorsqu'elles sont portées à un niveau logique 1, simulent le passage du fluide dans le circuit hydraulique. Les entrées 24, 26, 28 de ces portes permettent de simuler le bon fonctionnement de chacune des vannes, lorsqu'elles sont portées à un niveau logique 1. Lorsque le circuit est en état de bon fonctionnement, la sortie 29 de la porte ET6 est à un niveau logique 1. Ainsi, ce circuit logique équivalent au circuit hydraulique de la figure 1B permet d'étudier les liens de ce circuit hydrauli- que, c'est-à-dire son état de bon fonctionnement, en fonction de l'état de bon fonctionnement de chacun de ses composants. Comme on le verra plus loin en détail, le -système de test conforme à l'invention permet d'ap- pliquer par exemple à chacune des entrées de simula- tion de défaillance ou de bon fonctionnement des portes ET des figures 2A et 2B, des signaux permet- tant de simuler le bon fonctionnement ou la défail- lance de chacune de ces portes et de mémoriser en sortie, l'état de défaillance ou de bon fonctionne- - ment du circuit, au cours de la simulation de chaque composant du circuit correspondant à la coupe ou au lien que l'on veut étudier. 250 1867 La figure 3 représente de manière schéma- tique un système de test de la défaillance ou du bon fonctionnement d'un circuit C à n composants logi- ques, repérés de 1 à n, de manière prédéterminée. Le circuit C représenté en exemple sur cette figure est le même que celui de la figure 2A. Ce circuit est équivalent au circuit de la figure 1B et permet d'étudier les coupes de ce circuit. Les composants qu'il permet de simuler sont constitués par les por- tes ET,, ET2 et ET3. Comme indiqué plus haut, l'en- trée 30 de ce circuit est portée à un niveau logique 1 pour simuler le passage du fluide dans le circuit hydraulique correspondant. La sortie de ce circuit est représentée en 22, tandis que les entrées de simulation des différents composants sont référen- cées 17, 19, 21. La présence d'un niveau logique O sur la sortie 22 de ce circuit indique la défaillan- ce de celui-ci. Il est bien évident que dans l'exemple du circuit C représenté sur cette figure, le système de l'invention permet de tester une coupe sur un cir- cuit constituée de trois composants, mais qu'il pourrait permettre de tester une coupe sur un cir- cuit comportant un nombre n de composants, bien su- périeur à 3. Il est bien évident aussi que d'autres composants supposés non défaillants dans l'étude, peuvent être simulés dans le circuit C; c'est par exemple le cas de la porte OUi. Avec le circuit C, tel qu'il est décrit, plusieurs coupes peuvent être étudiées: par exemple la coupe simulant une défail- lance sur les entrées 17, 19, 21, ou encore la coupe simulant une défaillance sur les entrées 17, 19, ou encore la coupe simulant une défaillance sur l'entrée 21, ou encore la coupe simulant une dé- faillance sur les entrées 17, 21 etc.... Enfin, le système qui va être décrit dans son application au test des composants d'une coupe dans un circuit, tel que le circuit de la figure 2A, peut etre appliqué de la même manière au test des composants d'un lien dans un circuit tel que le cir-cuit de la figure 2B. Dans l'exemple représenté sur la figure, les sorties QP1, QP2, QP3 des moyens de test MT sont reliées respectivement aux entrées de simulation 17, 19, 21 des portes ET1, ET2, ET3 du circuit C. Ces moyens de test, qui seront décrits plus loin en dé- tail, Permettent d'appliquer à l'ensemble des compo- sants, décrivant une coupe, des signaux logiques de niveau 1 simulant leur défaillance et des niveaux logiques 0 simulant le bon fonctionnement des autres composants, puis successivement à chaque composant décrivant la coupe un signal logique de niveau O simulant l'état de bon fonctionnement de ce compo- sant suivi d'une remise au niveau logique 1, afin d'observer si en sortie du circuit, la remise en état de bon fonctionnement de l'un des composants maintient ou non le circuit en état de défaillance. Si à la fin de ces tests, le circuit a été remis à chaque test, en état de bon fonctionnement, c'est que la coupe étudiée est minimale. Le système de test comprend aussi des moyens de mémorisation M, reliés à la sortie 22 du circuit pour mémoriser l'état de défaillance ou de -bon fonctionnement de ce circuit, au cours de la simulation des divers compo- sants d'une coupe de celui-ci. Ces moyens de mémori- s- ation comprennent une bascule 31 qui permet de mé- moriser les résultats de simulation des divers com- posants de la coupe étudiée. Cette bascule bien con- nue dans l'état de la technique, comprend notamment des entrées de commande PR et CLEAR. L'entrée PR 250 1867 permet de mettre cette bascule au niveau logique lp à l'initialisation du système, par application sur cette entrée d'un signal logique de niveau logique 0. L'entrée CLEAR permet de mettre cette bascule au niveau logique O, en appliquant un signal de niveau logique O sur cette entrée. Comme on le verra plus loin en détail, le signal appliqué à l'entrée PR de la bascule 31, à l'initialisation du système est fourni par des moyens logiques de synchronisation SYN. L'entrée CLEAR de la bascule 31 est reliée à la sortie 22 du circuit C, par l'intermédiaire d'un circuit logique constitué par une porte ET8 à sortie inversée, dont une entrée 32 inverse le niveau du signal logique provenant de la sortie 22 du circuit C. L'autre entrée 33, de la porte ET8 est reliée à une sortie de moyens de test MT et plus précisément à une sortie 34 des moyens de synchronisation SYN qui permettent d'appliquer à cette porte un signal impulsionnel de synchronisation SYNC, de niveau lo- gique 1, à chaque fois qu'un signal de simulation est appliqué à un composant. L'entrée CLEAR de la bascule 31 est une entrée de commande de mémorisa- tion des résultats de simulation. Si l'on procède à l'étude d'une coupe mi- nimale la bascule 31 reste à un niveau logique 1 initial au cours de la simulation des divers compo- sants. Comme on l'a indiqué plus haut, les 3 compo- sants ET,, ET2, ET3 du circuit C des figures 2A et 3, ne constituent pas une coupe minimale. Le circuit C représenté sur ces figures est équivalent au cir- cuit hydraulique de la figure 1B; l'arrivée du fluide à l'entrée du circuit hydraulique est simulée par un signal de niveau logique 1, appliqué à l'en- trée 30 du circuit C. Si on étudie une coupe sur le circuit C, ou un circuit analogue la défaillance de 250 1867 ce circuit se traduit par un signal de niveau logi- que O sur la sortie 22 de celui-ci. Il en résulte qu'une coupe étudiée sur le circuit C est minimale si la sortie inversée de la porte ET8 est toujours remise à un niveau logique 1 lorsque les composants qui décrivent la coupe sont remis successivement et séparément en état de bon fonctionnement, puis en état de défaillance. (C'est le cas par exemple de la coupe constituée par les composants ET1, ET2 du cir- cuit C). Si la coupe est m3in7jealer la sortie 35 de la bascule 31 reste à un niveau logique 1. Si par contrer lors de la simulation de l'un des composants du circuit C, qui traduit le bon fonctionnement de ce composant, la sortie 22 du circuit C reste à un niveau logique Ci, la sortie de la porte ET8 passe à un niveau O au moment de l'application du signal SYNC et la sortie 35 de la bascule 31, passe à un niveau logique O; ce niveau logique O sur la sortie de la bascule 31 indique qu'au cours de la simu- lation des différents composants, le passage d'un état de défaillance à un état de bon fonctionnement de l'un des composants a gardé le circuit C en état de défaillance e.t qu'ainsi, la coupe n'est pas mini- male. Au cours des tests, les moyens de test MT per- mettent d'appliquer à l'ensemble des entrées de si- mulation des composants correspondant à la coupe, un niveau logique 1 simulant une défaillance, puis suc- cessivement, l'entrée de simulation de chaque compo- sant est portée à un niveau logique 0 simulant l'état de bon fonctionnement de ce composant, puis à un niveau logique 1 simulant à nouveau un état de défaillance; les entrées de simulation des autres composants correspondant à la coupe sont, pendant la durée de la simulation d'un composant, à un niveau logique 1 simulant la défaillance de ceux-ci. 250 1867 Il est bien évident que le même agencement de signaux peut permettre d'étudier les liens sur le circuit représenté sur la figure IIb. Les moyens de test MT comprennent un en- semble P dont au moins n bascules P1, P2, P3, Pi..*Pn qui permettent de mémoriser les états logi- ques de simulation des composants de la coupe à étu- dier. Les sorties QP1, QP2 QPi.. de ces bas- cules sont, comme on l'a mentionné plus haut, res- pectivement reliées aux entrées de simulation des composants des circuits C. C'est ainsi que dans l'exemple considéré, les sorties QP1, QP2, QP3 sont respectivement reliées aux entrées de simulation 17, 19, 21 des composants du circuit C. Dans ce cas, la coupe étudiée est d'ordre 3. Comme on le verra plus loin en détail, les états logiques de simulation de défaillance ou de bon fonctionnement des composants du circuit C qui constituent une coupe, sont chargés dans ces bascu- les, à l'initialisation du système. Les moyens de test MT comprennent aussi des moyens de commande MC dont des sorties QL1, QL2, QL3...QLi... QL sont re- liées à des entrées d'un ensemble logique EL,, EL2 de sélection et de commande des bascules Pi, pour que les sorties de ces bascules de mémorisation Pi, sélectionnées pour simuler les composants détermi- nés du circuit présentent tout d'abord l'état logi- que 1 pour simuler une défaillance dans le cas d'une coupe, puis pour que chaque sortie présente succes- sivement l'état logique inverse (zéro), (simulant le bon fonctionnement du composant correspondant) puis à nouveau l'état logique 1 initial de la bascule. Comme on le verra plus loin en détail, ces changements d'état logique sur les sorties des bas- cules Pi sélectionnées, sont commandés par des si- gnaux MA., MA1, provenant des moyens de synchronisa- tion SYN; ces signaux sont appliqués respectivement aux ensembles logiques EL1 et EL2. Les moyens de commande MC comprennent un registre à décalage L ainsi que les moyens de sychronisation SYN mention- nés plus haut. Le registre à décalage L comporte au moins n bascules de commande L1, L2...Li...Ln qui sont reliées en série. Les sorties QL...QLi...QLn, de ces bascules constituent des sorties de commande de l'ensemble P de mémorisation d'états logiques de simulation. La première bascule L1 du registre à dé- calage L présente trois entrées reliées respective- ment aux sorties R, Q, C, des moyens de synchronisa- tion SYN; cette bascule reçoit ainsi un signal RAZL de remise à zéro du contenu du registre à décalage, un signal QL, présentant un état logique prédétermi- né qui est mémorisé, avant décalage, dans la bascule L1du registre, et un signal CL d'horloge qui permet de commander les décalages dans le registre L du signal QL0 mémorisé initialement dans la bascule L1. Les entrées de commande de l'ensemble logique EL1, EL2 de sélection sont respectivement reliées aux sorties de commande QL,...QLi...Q des bascules Lîe..Li..*Ln. Les sorties de cet ensemble logique sont reliées à des entrées de commande PRî.O.PRil" PRn, CLîl**CLi.00CLLn, des bascules de l'ensemble P. L'ensemble logique EL1, EL2 est cons- titué de manière que chaque bascule P. sélectionnée dans l'ensemble de mémorisation P, pour appliquer un signal de simulation sur l'entrée de simulation d'un composant prédéterminé d'une coupe du circuit C, corresponde à la présence d'un niveau logique prédé- terminé (niveau 1) sur la sortie de commande QLi de la bascule LI correspondante. Cet ensemble logique présente en outre deux entrées supplémentaires de commande, aptes à recevoir respectivement les si- gnaux MA., MA,, de commande de test, pour que la sortie de chaque bascule Pi sélectionnée présente successivement l'état logique de la bascule à l'ini- tialisation (état logique 1), l'état logique inver- se (état logique 0) de l'état initial, puis à nou- veau l'état logique initial 1 de cette bascule. (Dans le cas de l'étude d'une coupe). Les moyens logiques de synchronisation SYN produisent sur leurs sorties des signaux SYNC de commande de mémorisation des résultats de simula- tion, les signaux RAZL de remise à zéro du registre à décalage L, ainsi que les signaux QL0 et CL de mémorisation et de commande de décalage, appliqués à la première bascule du registre L. Ces moyens de synchronisation produisent également sur une sor- tie, un signal INIT qui permet d'initialiser l'état logique de la bascule 31 de mémorisation des résul- tats de simulation. Dans l'exemple décrit, le signal 0, à l'initialisation du système, pour charger la bascule 31 au niveau 1. Le système comprend aussi un compteur CPRE qui est chargé par une entrée CP, à l'initialisa- tion, par une valeur correspondant à l'ordre de la coupe ou du lien (valeur égale à 3, si l'on considè- re la coupe constituée par les composants ET1, ET2, ET3). Ce compteur présente une entrée qui est reliée à la sortie 34 des moyens de synchronisation SYN pour recevoir le signal de commande de mémorisation SYNC des résultats de simulation. Le contenu de ce compteur décroît ainsi d'une unité pour chaque si- gnal SYNC de commande de mémorisation, reçu sur son entrée. Une sortie de ce compteur est reliée, comme on le verra plus loin en détail, à une entrée BL de commande d'arrêt des moyens de synchronisation SYN, pour arrêter le système lorsque tous les composants de la coupe ont été simulés. Enfin, la sortie 35 de la bascule 31 de mémorisation des résultats de simulation, est reliée d'une part à des moyens 36 pour indiquer que la cou- pe ou le lien n'est pas minimale, et d'autre part, à l'entrée de commande d'arrêt BL des moyens de syn- chronisation, par l'intermédiaire d'une porte OU 37, pour arrêter le système lorsque la coupe ou le lien n'est pas minimal. Les moyens 36 peuvent être cons- titués par exemple par un indicateur lumineux. La coupe ou le lien n'est pas minimal lorsque la sortie qui était au niveau 1, passe au niveau 0. L'ensemble logique de sélection et de com- mande comprend deux ensembles EL,, EL2, de porte ET présentant chacune une sortie inversée. Ces deux en- sembles comprennent chacun respectivement un nombre de portes égal au nombre n de bascules Pi de l'en- semble P ainsi qu'au nombre n de bascules Li du re- gistre à décalage L. Chaque porte ET à sortie inver- sée du premier ensemble logique EL1, présente une entrée qui est reliée à une sortie de commande de la bascule Li correspondante et une autre entrée qui est reliée à la sortie M des moyens de synchronisa- tion pour recevoir le signal de commande de test M 0. C'est ainsi, par exemple sur la figure, que l'entrée 38 de la première porte 39 de l'ensem- ble EL, est reliée à la sortie QL1 du registre L, tandis que l'autre entrée 40 de cette porte reçoit le signal MA de commande de test, provenant des moyens de synchronisation SYN. Les sorties des por- tes de ce premier ensemble logique sont respective- ment reliées, après inversion, à l'une des entrées de commande CL...CLi...CLn des bascules Pi de l'en- semble P. Les bascules de l'ensemble P sont chargées à l'initialisation du système. Le signal MA0 de ni- veau logique 1 qui, après passage dans chaque porte de l'ensemble EL1 devient un signal de niveau logi- que 0, est appliqué successivement sur les entrées de commande CL1, CL2, CL3 des bascules de l'ensemble P et fait passer ces bascules à l'état logique 0, si leur état initial était au niveau 1. De même manière, chaque porte ET à sortie inversée du deuxième ensemble logique EL2, présente une entrée qui est reliée à une sortie de commande de la bascule Li correspondante du registre à déca- lage L, et une autre entrée qui est reliée à la sortie M1 des moyens de synchronisation SYN, pour recevoir les signaux MA de commande de test. Les sorties inversées de ces portes ET du deuxième en- semble logique, sont respectivement reliées aux au- tres entrées de commande PRl...PR il *PRn des bascu- les de l'ensemble P pour ramener ces bascules dans leur état initial (niveau logique 1) au cours des tests, grâce aux signaux MA1. C'est ainsi par exemple que la première porte ET 41 de ce deuxième ensemble logique présente une entrée 42 qui est reliée à la première sortie QL1 de commande du registre à décalage L, et une autre entrée 43, qui reçoit un signal MA1 de niveau logique 1 quand la bascule doit être ramenée dans son état logique initial, c'est-à-dire l'état logi- que 1. Les bascules de mémorisation Pi de l'en- semble de mémorisation P d'état logique de simula- tion peuvent être par exemple les bascules de l'en- semble P du générateur de signaux logiques combinés décrits dans la demande de brevet n0 8 101 392 dépo- sée le 26 Janvier 1981 au nom du même demandeur. Dans ce cas, les bascules ont été initia- lement chargées grâce à ce générateur de combinaison de manière qu'un agencement prédéterminé de certai- nes d'entre elles correspondant à la coupe ou au lien étudié, présente sur ses sorties, des signaux logiques de niveau 1. Dans le système de test qui vient d'être décrit, des bascules successives de l'ensemble P correspondent à chacun des composants qui décrit la coupe ou le lien. Il est bien évident que d'autres bascules Pk peuvent être insérées entre les bascules Pi pour agir sur d'autres composants, non représen- tés, dont les repères ne correspondent pas à ceux de la coupe ou du lien étudié. Il'est ainsi possible d'obtenir un ensem- ble P de bascules, ordonnées de 1 à n. dans lequel n représente le nombre total des composants d'un cir- cuit. - Lors des simulations des différents com- posants du circuit C dont on veut étudier une coupe, la sortie 22 de ce circuit est au niveau logique 0, si celui-ci est en défaillance. Au cours des simulations des divers compo- sants d'une coupe de circuit C, s'il apparait que la mise en état de bon fonctionnement de l'un des com- posants, par l'application d'un signal de niveau lo- gique 0 sur l'entrée de défaillance de ce composant, conserve la défaillance du circuit C, la sortie de ce circuit reste au niveau logique 0. Au moment de l'application de l'impulsion SYNC, sur la porte ET8, il apparait à la sortie de cette porte, un signal de niveau logique 0 qui provoque le passage de la bas- cule de mémorisation 31 à l'état logique 0. Ce chan- gement indique alors que la coupe étudiée n'était pas une coupe minimale. Le système fonctionne de manière diffé- 250 1867 rente dans la recherche d'une coupe minimale, selon que les repères de composants en panne et donc les positions des niveaux logiques 1 sur les sorties de l'ensemble de mémorisation P, sont connus ou selon que ces repères ainsi que les positions de niveaux logiques 1 sur les sorties de l'ensemble de mémori- sation P, sont inconnus. A l'initialisation du sys- tème et dans les deux cas, les sorties du registre P de mémorisation de l'état logique de simulation, qui sont reliées aux entrées de simulation des compo- sants du circuit C, sont à un niveau logique 1 pour tous les composants correspondant à la coupe et à un niveau logique 0 pour tous les autres composants. Si l'étude est celle d'une coupe, un état logique 0 est présent sur la sortie 22 de ce circuit. Si cette coupe est minimale, les simulations successives d'états de bon fonctionnement, sur chacune des en- trées de simulation des trois composants de la coupe doivent toutes provoquer l'apparition d'un signal de niveau logique 1 sur la sortie 22 de ce circuit. Les composants ET1, ET2, ET3 du circuit C ne constituent pas une coupe minimale. En effet, la remise en état de bon fonc- tionnement d'un seul des composants du circuit (ET3 par exemple), conserve le circuit lui-même en état de défaillance, et la coupe n'est pas minimale. Il en résulte que le système de test de l'invention va opérer de la manière suivante, dans le cas du circuit C représenté en exemple sur la figure et dans le cas ou on étudie la coupe ET1, ET2, ET3, d'ordre 3: Les entrées de simulation 17, 19, 21 des portes ET1, ET2, ET3 étant initialement à un niveau logique 1 simulant la défaillance de ces composants, l'entrée 17 de la porte ET1 va être por- tée à un niveau logique 0, simulant l'état de bon fonctionnement de cette porte, les autres entrées de simulation des deux autres portes restant à un ni- veau logique 1. La simulation de l'état de bon fonc- tionnement de la porte ET1 ne change rien sur la sortie 22 du circuit C, qui reste à l'état logique 0 et change donc sur la sortie 35 de la bascule 31 de mémorisation, qui passe à l'état logique 0, au -mo- *ment de l'impulsion SYNC. il résulte de ces tests que la coupe cons- tituée par les composants ET,, ET2, ET3 du circuit C, n'est pas une coupe minimale, puisque la remise en état de toon fonctionnement de l'un des composants décrivant la coupe, ne change rien à l'état de dé- faillance de ce circuit. Les mêmes opérations pour- raient &tre bien entendu effectuées sur un circuit représentant un lien, analogue par exemple à celui de la figure 2B ou sur une coupe quelconque du cir- cuit C. Cést ainsi que la coupe d'ordre 2, consti- tuée par les composants ET1, ET2, est une coupe mi- nimale. En effet, si ET3 est en bon fonctionnement, ET1 et ET2 en défaillance le circuit C est en dé- faillance; si on simule alors le bon fonctionnement de ET1, la sortie du circuit C passe en état de bon fonctionnement (niveau logique 1) ce qui ne provoque pas de changement sur la sortie 35 de la bascule 31 de mémorisation, au moment de l'impulsion SYNC. Le composant ET1 est alors remis en état de défaillan- ce. Si on simule alors le bon fonctionnement du com- posant ET2, le-circuit C passe en état de bon fonc- tionnement, ce qui ne provoque pas de changement sur la sortie 35 de la bascule 31. Le composant ET2 est alors remis en état de défaillance. Les deux compo- sants décrivant la coupe ayant été testés en remet- tant en bon fonctionnement le circuit, la coupe est donc minimale, ce qui se traduit par un niveau I à la sortie 35 de la bascule 31. Dans le mode de réalisation du système de l'invention, représenté sur cette figure, on a sup- posé que les repères et donc les positions des bas- cules de l'ensemble P qui sont à un niveau 1, sont connus. Dans ce cas, à l'initialisation, la bascu- le de mémorisation 31 est mise à 1, et le registre L est remis à zéro par un signal de remise à zéro appliqué sur l'entrée RAZL du registre L, commandant ainsi la remise à zéro de toutes les bascules Li. Un signal de mémorisation de niveau logique 1 est alors appliqué sur l'entrée de mémorisation QL, du regis- tre à décalage L, en même temps qu'une impulsion CL provoquant une mise à l'état logique 1 de la premiè- re bascule L1, toutes les autres bascules du regis- tre à décalage L étant au niveau logique 0. Cette opération est celle qui permet d'insérer un niveau logique 1 unique dans le registre L, dans la bascule L1. Cette opération permet, par l'intermédiaire de la première bascule de l'ensemble logique EL1 et de la première bascule de l'ensemble logique EL2, de simuler le premier composant du circuit C en appli- quant le signal MA, sur l'entrée 40 de la porte 39 qui fait passer la sortie QP1 de la bascule P1 de l'ensemble P au niveau logique O, simulant ainsi le bon fonctionnement du premier composant ET1. Si cet- te simulation de bon fonctionnement laisse apparaî- tre sur la sortie 22 du circuit C, un niveau logique 0 représentant la défaillance de ce circuit, c'est que la coupe n'était pas minimale et il n'est pas nécessaire alors d'effectuer d'autres simulations. Au contraire, si cette simulation du bon fonctionnement du composant ET1 remet en état de bon fonctionnement la sortie du circuit C, une autre im- pulsion de décalage est appliquée à l'entrée CL du registre à décalage L, tandis que l'entrée QL, est portée au niveau logique O. Cette nouvelle impulsion appliquée à l'entrée CL du registre à décalage pro- page le niveau 1 qui était contenu dans la bascule Ll, dans la bascule L2 pour permettre la simulation du composant ET2 par l'intermédiaire de la bascu- le P2. Il est bien évident que ce niveau est pro- pagé jusqu'à la bascule Li du registre à décalage L, pour permettre la simulation du composant de rang i, par l'intermédiaire de la bascule Pi. Il est bien évident que si les composants de rang i décrivant la coupe ne correspondent pas à des bascules Pi successives, il faut propager le ni- veau 1 dans le registre L en face de chacune des bascules P correspondant aux composants décrivant la coupe. Bien entendu aussi, après la simulation de bon fonctionnement du composant ET1, la bascule Pl de l'ensemble P est remise à l'état initial de ni- veau 1 grâce à l'application du signal MA1 sur la première porte de l'ensemble logique EL2, la bascule P1 ayant été mise à 0 par application du signal MA0 sur la première porte de l'ensemble logique EL1. L'application des signaux MA et MA1 est répétée un nombre de fois égal à celui des composants qui cons- tituent la coupe. Si à la fin de toutes ces opéra- tions, la bascule de mémorisation 31 est restée à l'état logique 1, c'est que la coupe était minimale, comme on l'a indiqué plus haut. La figure 4 représente schématiquement deux autres modes de réalisation d'un système con- forme à l'invention. L'un de ces modes de réalisa- tion concerne le cas o la position des bascules de l'ensemble de mémorisation P, qui sont à un niveau logique 1, est inconnue. Un autre mode de réalisa- tion, qui est représenté sur la même figure, concer- ne le cas o la position des bascules de l'ensemble P, qui sont au niveau 1, étant inconnue, le système est construit sous forme modulaire. Les mêmes élé- ments portent les mêmes références sur cette figure et sur la figure précédente. Dans le mode de réalisation qui est repré- senté sur la partie gauche de la figure, le système de l'invention comprend comme précédemment, les bas- cules P1, P2...Pn de l'ensemble de mémorisation P qui délivrent sur leurs sorties les signaux QP1, QP2...QP il-QPn. Il comprend également l'ensemble logique EL1 et EL2 qui reçoit les signaux MAO et MA1 qui permettent de commander les changements d'états logiques des sorties prédéterminées des bascules de l'ensemble P; il comprend également le registre à décalage L, formé des bascules L1, L2...Li...Ln qui reçoit respectivement sur ses entrées, un signal de mémorisation QLV, des signaux de commande de décala- ge CL, et un signal de remise à zéro RAZL. On a aussi représenté sur cette figure les moyens de synchronisation SYN qui commandent le re- gistre à décalage L, qui fournissent les signaux MA0 et MA1 ainsi que les signaux SYNC et INIT qui com- mandant le compteur CPRE. On a aussi représenté les moyens de mémorisation M des résultats de simulation du circuit C; ce circuit reçoit sur ses entrées E les signaux de sorties prédéterminées provenant des bascules de l'ensemble P. La porte OU 37, reliée au compteur CPRE ainsi qu'à la sortie des moyens de mémorisation des résultats de simulation M, fournit, comme on l'a mentionné plus haut, le signal de blo- cage BL des moyens de synchronisation SYN. Enfin, les moyens indiquant que la coupe ou le lien n'est pas minimal, sont représentés en 36. Dans ce mode de réalisation, le système fonctionne de la même manière que précédemment, sauf en ce qui concerne la sélection des bascules de l'ensemble P de mémorisation; cette sélection per- met de simuler le circuit C, sur ses entrées E. En effet, si les bascules Pi correspondant aux compo- sants décrivant la coupe sont à un niveau 1 permet- tant de simuler les entrées du circuit C, et sont mélangées à des bascules P k a un niveau 0, et si la position des bascules Pi de l'ensemble P, est incon- nue, il est nécessaire de gérer ce registre à déca- lage L d'une manière différente de celle qui a été décrite plus haut. Dans ce cas, lensemble logique de comman- de comprend en oitre un troisième ensemble logique EL3 de porte ET; chacune de ces portes présente une entrée qui est reliée à la sortie de commande de la bascule Li correspondante dans le registre à décala- ge L, et une autre entrée qui est reliée à la sortie de la bascule Pi correspondante, dans l'ensemble de mémorisation P. C'est ainsi par exemple que la porte ET 45, de l'ensemble logique EL3 présente une entrée 46 qui est reliée à la sortie QL1 de la bascule Li du registre à décalage L, et une entrée 47 qui est re- liée à la sortie QP1 de la bascule P1 de l'ensemble P. Les sorties des portes de l'ensemble logique EL3 sont reliées aux entrées d'une porte OU 48, dont la sortie est reliée à une entrée 49 des moyens de syn- chronisation SYN, par l'intjermédiaire d'un amplifi- cateur inverseur 50. La sortie de cet amplificateur applique à l'entrée 49 des moyens de synchronisation SYN, dans des conditions que l'on définira par la suite, un signal LECT. Dans ce mode de réalisation, le système fonctionne de la manière suivante: on propage tou- jours un niveau logique 1 unique dans le registre L. Pour rechercher par exemple, si l'état logique de la bascule P. de rang m compris entre 1 et n, est 1, on propage dans le registre L un niveau logique 1 jus- qu'à la bascule Lm. La porte ET correspondante de l'ensemble logique EL3, dont les entrées sont re- liées respectivement à la sortie QPM de la bascule P et à la sortie QLm de la bascule Lm du registre à décalage L, valide la transmission du niveau logique 1 de sortie de la bascule Pm, vers le circuit SYN, grâce à un signal LECT apparaissant alors sur la sortie de l'amplificateur-inverseur 50 qui est re- liée à l'entrée 49 des moyens de synchronisation SYN. Ces moyens de synchronisation déclenchent sur la réception du signal LECT la validation du signal MA, puis celle du signal MA1, ces signaux sont ap- pliqués successivement sur les portes ET à sortie inversée, qui correspondent à la bascule Pm' dans l'ensemble logique EL1 et EL2V Initialement, les bascules Pi dont les sorties correspondent à la coupe ou au lien à étu- dier, sont portées au niveau logique 1, par exemple à l'aide du générateur de signaux logiques combinés, décrit dans la demande de brevet précitée. La bascu- le des moyens M de mémorisation des résultats de simulation est chargée par un niveau logique 1, tan- dis que le compteur CPRE est chargé avec l'ordre de la coupe, c'est-àdire 3, dans l'exemple de coupe d'ordre 3 décrit plus haut, comprenant les portes ET1, ET2, ET3. Un niveau logique 1 est alors injecté sur l'entrée QL0 de la bascule L1 après que le re- gistre à décalage L ait été remis à zéro par un signal de remise à zéro appliqué sur son entrée RAZL. Si le signal LECT est au niveau logique 0, c'est que la bascule P1 correspondant à la bascule L1du registre à décalage, présente sur sa sortie QP1 un niveau logique 1. Dans le cas contraire, des impulsions CL sont appliquées sur l'entrée de commande de décala- ge, du registre à décalage L; chacune de ces impul- sions est suivie d'un test du signal LECT. Si à la suite d'un test, ce signal est au niveau 1, une nou- velle impulsion est envoyée sur l'entrée CL du re- gistre à décalage, jusqu'à ce que le signal LECT soit au niveau logique 0, indiquant ainsi la présen- ce d'un niveau logique 1 sur une sortie d'une bascu- le de l'ensemble de mémorisation P qui correspond à la bascule qui est au niveau 1 dans le registre L. A chaque fois qu'un niveau logique 1 est trouvé sur une sortie QPi de l'ensemble de mémorisation P, les signaux MA% et MA1 sont appliqués successivement sur les entrées des ensembles logiques EL1 et EL2* Tou- tes ces opérations sont répétées jusqu'à ce que le compteur CPRE, qui a été chargé initialement à la valeur de l'ordre de la coupe soit à zéro. En effet, lorsque ce compteur est a zéro, c'est que tous les composants de la coupe ou du lien ont été simulés. La coupe est alors minimale si la bascule de mémorisation de l'ensemble M est restée à l'état logique l.Les mêmes opérations seraient ef- fectuées dans le cas d'un lien tel que celui qui est représenté en exemple sur la figure 2B. Sur la figure 4, on a aussi représenté un autre mode de. réalisation du système de l'inven- tion; dans ce mode de réalisation, le système fonc- tionne de la même manière. Le système est ici réali- se sous forme modulaire et on n'a représenté sur cette figure que deux modules m1 et m2, mais il est évident qu'il serait possible d'associer un nombre plus important de modules. Les bascules de mémorisa- tion Pi sont groupées en ensembles identiques P. P'... reliés en série, de sorte que la dernière bas- cule Pn du premier module mi soit reliée à l'entrée de la première bascule de l'ensemble P' du deuxième module m2. Les modules comprennent des registres à décalage L, L'... identiques. Le registre à décalage du premier module m1 comprend notamment les entrées de mémorisation, de remise à zéro, et de commande de décalage QL., RAZL et CL, tandis que la sortie de commande QLn de la dernière bascule du registre à décalage L du premier module mi, est reliée à l'en- trée de mémorisation Q'L0 du registre à décalage L' du module suivant. Les modules mi et m2 comprennent respectivement les premier, deuxième et troisième ensembles logiques EL,, des bascules de l'ensemble de mémorisation P' du second module m2 sont repre- sentées en Q'P1, Q'P2...Q'P...Q'Pn. Les sorties de commande du registre à décalage L' de ce second mo- dule, sont représentées en Q'L1...Q'Lî...Q'Ln; elles sont reliées aux entrées des ensembles logi- ques E'L1, E'L2, E'L3. Les sorties du troisième en- semble logique E'L3 du deuxième module m2 sont re- liées aux entrées d'une porte OU 51, dont la sortie est reliée à l'entrée de commande 49 des moyens de synchronisation SYN par l'intermédiaire de l'ampli- ficateur-inverseur 52, comparable à l'amplifica- teur-inverseur 50 et par l'intermédiaire de la li- gne BUS. Comme précédemment aussi, la sortie de l'amplificateur 52 fournit un signal LECT à chaque fois qu'un niveau 1 est trouvé sur une sortie Q'Pi d'une bascule Pi de l'ensemble P', grâce à la pré- sence d'un niveau 1 sur la sortie correspondante Q'L. d'une bascule L! du registre à décalage L'. i i En fait, cette construction modulaire permet de disposer d'un nombre important de signaux de simulation, lorsqu'une coupe C comportant un très grand nombre de composants, est à étudier. Chacun des amplificateurs 50 et 52 est constitué par un transistor monté en collecteur ouvert (connu dans l'état de la technique et décrit dans la demande de brevet précitée). La figure 5 représente schématiquement, de manière simplifiée, le système de test de la fi- gure _3. Sur cette figure, on a représenté le circuit C pour lequel on veut étudier une coupe constituée de trois composants, Les entrées de simulation de ces composants sont reliées respectivement aux sor- ties des bascules P, P"2t P3 de l'ensemble de mémo- risation P. Toutes ces bascules sont mises au niveau logique 1, pour simuler une panne des trois compo- sants simultanément. Comme il s'agit d'une coupe, la sortie 22 du circuit C est dans un état logique in- diquant la défaillance, c'est-à-dire dans l'état lo- gique 0, comme indiqué plus haut efigure 3). Pour savoir si cette coupe est minimale par rapport à l'ordre précédent, le système fonc- tionne de la manière suivante: Le registre à décalage L est chargé par un seul niveau logique 1, en première position, par les moyens de synchronisation SYN. La sortie 35 des moyens de mémorisation M est initialisée au niveau logique 1. Les moyens de synchronisation SYN, grâce au signal MA., mettent à zéro la bascule P1 qui est située en face de la première bascule du registre L qui est à un niveau logique 1. Si la sortie 22 du circuit C passe à un niveau logique qui indique le bon fonctionnement de ce circuit, c'est-à-dire au niveau logique 1, la sortie 35 des moyens de mémori- sation M reste au niveau logique 1. Dans le cas con- traire, la sortie 35 des moyens de mémorisation M passe au niveau logique O et le test peut être arré- 250 1867 té par les moyens d'arrêt A, car la coupe n'est pas minimale. Les moyens A qui ne sont pas décrits ici en détail, comprennent notamment le compteur CPRE et la porte OU37 (figure 3). Si le test n'est pas ter- miné, les moyens de synchronisation SYN remettent au niveau logique 1 la bascule Pl, par le signal MA,. Le même processus est alors répété en décalant le niveau logique 1 dans le registre L et le même test est effectué à partir de la bascule de mémorisation P21 puis de la même manière, à partir de la bascule de mémorisation P3. Lorsque tous les composants décrivant la coupe sont testés, sans arrêt par passage au niveau logique 0 de la sortie 35 des moyens de mémorisation M, les moyens d'arrêt A arrêtent le test. La sortie des moyens de mémorisation M présente alors un niveau logique 1 qui indique que la coupe est mini- male. Le fonctionnement qui vient d'être décrit peut être repris de la même manière, en remplaçant le mot "coupe' par le mot 'lien' et le mot "défaillance' par le mot "bon focntionnement". Si l'on veut étudier sur le même circuit C, une coupe ne comprenant que deux composants (les composants 1 et 3 par exemple), il y a deux solu- tions: il est possible de relier la sortie de la bascule Pl au composant 1 et la sortie de la bascule P2 au composant 3, puis d'opérer de la manière dé- crite plus haut. Il est également possible de laisser les entrées de simulation des composants 1, 2, 3 reliées respectivement aux sorties des bascules Pl# P2, P3, et de maintenir la sortie de la bascule P2 au niveau logique 0, en permanence, pour simuler le bon fonc- tionnement du composant 2. Lors du fonctionnement du système, au lieu de procéder à un seul décalage du 25018-67 niveau 1 dans le registre L, on réalise des décala- ges jusqu'à la bascule Pi de rang i correspondant aux composants suivants décrits par la coupe. Dans l'exemple considéré, le niveau l contenu dans le re- gistre L serait positionné successivement en regard des bascuLes Plf puis P3. Il est bien évident que dans le système qui vient d'être décrit, les moyens utilisés auraient pu être remplacés par des moyens équiva- lents, sans sortir du cadre de l'invention. 250 1867 REVENDICATIONS 1. Système de test de la défaillance ou de bon fonctionnement d'un circuit (C) à composants lo- giques, dans lequel n composants forment un ensemble de composants repérés de 1 à n de manière prédéter- minée et reliés entre eux pour que cet ensemble pré- sente sur une sortie, un état logique qui correspond à l'état de défaillance ou au bon fonctionnement de l'ensemble, et qui dépend de l'état de défaillance ou de bon fonctionnement de chacun des n composants de l'ensemble, chacun des n composants de l'ensemble présentant au moins une entrée de simulation apte à recevoir un signal de simulation de la défaillance ou du bon fonctionnement de ce composant, caractéri- sé en ce qu'il comprend: - des moyens de test (MT dont les sorties sont res- pectivement reliées aux entrées de simulation des composants, ces moyens de test permettant de met- tre un ou plusieurs composants, respectivement en état de défaillance ou de bon fonctionnement, puis de remettre inversement et réciproquement ce ou ces composants, en état de bon fonctionnement ou de défaillance, pour une ou plusieurs combinaisons parmi les n composants de l'ensemble, ces moyens de test présentant une sortie (35) caractéristique qui, lorsque la sortie de l'ensemble présente un état de défaillance ou de bon fonctionnement cor- respondant à un état de défaillance ou de bon fonctionnement des composants de l'ensemble, fournit un signal qui présente: - un premier état logique, si la sortie de l'ensemble présente un état de bon fonc- tionnement ou un état de défaillance, à chaque fois qu'un ou plusieurs compo- sants respectivement défaillant ou en bon fonctionnement sont remis par les moyens de test respectivement en bon fonctionnement ou en défaillance et ce- ci pour une ou plusieurs combinaisons des composants de l'ensemble pris sépa- rément. - un second état logique, si la sortie de l'ensemble présente un état de défail- lance ou de bon fonctionnement à chaque fois qu'un ou plusieurs composants res- pectivement en défaillance ou en bon fonctionnement sont remis par les moyens de test, respectivement en état de bon fonctionnement ou de défaillance et ceci pour une ou plusieurs combinai- sons des composants de l'ensemble, pris séparément t - des moyens (CPRE, BL) pour arrêter les moyens de test. 2. Système de test, selon la revendica- tion 1, caractérisé en ce que l'ensemble des repères des composants défaillants définissant une coupe si le circuit est défaillant et l'ensemble. des repères des composants en bon fonctionnement définissant un lien si le circuit est en bon fonctionnement, l'or- dre de la coupe ou du lien est défini comme étant respectivement le nombre de repères des composants défaillants ou en bon fonctionnement, les moyens de test (MT) comprennent des moyens de mémorisation (M) comportant une bascule (31) de mémorisation des ré- sultats de simulation présentant une entrée (PR) de commande d'initialisation apte à recevoir un signal de commande d'initialisation pour que cette bascule (31) présente, à l'initialisation, ledit premier état logique prédéterminé initial, correspondant respectivement à une coupe minimale ou un lien mini- mal si cet état est restitué à la fin du test, ces moyens de mémorisation comportant en outre un cir- cuit logique (ET8) dont une entrée est reliée à la sortie du circuit (C) à tester et dont une sortie commande le changement d'état de la bascule, de fa- çon à obtenir sur la sortie (35) de celle-ci, ledit second état logique complémentaire dudit premier état logique initial, dans le cas o la sortie du circuit (C) à tester ne change pas de niveau lors- qu'on simule l'état complémentaire d'un composant décrivant respectivement la coupe ou le lien étudié et ceci pour chacun des composants décrivant la cou- pe ou le lien, pris séparément, la bascule restant dans son état initial dans le cas o la sortie du circuit (C) change d'état. 3. Système selon la revendication 2, ca- ractérisé en ce que les moyens de test (MT) compren- nent en outre un ensemble d'au moins n bascules (P1, P2...Pi...Pn) de mémorisation d'états logiques de simulation, les sorties (QP1, QP2...QPi.. .QPn) de ces bascules étant reliées respectivement aux en- trées de simulation (17 ou 19 ou 21...) des compo- sants décrivant la coupe ou le lien, les états logi- ques de simulation de défaillance ou de bon fonc- tionnement des composants du circuit (C) étant char- gés dans ces bascules (P1, P2- il n) à l'initia- lisation du système des moyens de commande (MC) dont des sorties de commande (QL1, QL2...QLi...QL, M1, M2, Q, C, R) sont reliées à des entrées d'un ensem- ble logique (EL1, EL2) de sélection et de commande des bascules (P.) pour que la sortie (QPi) de chaque bascule (Pi) de mémorisation d'état de simulation, sélectionnée présente successivement et respecti- vement l'état logique de la bascule à l'initialisa- tion, l'état logique inverse, puis à nouveau l'état logique de la bascule à l'initialisation. 01 86 67 4., Système selon la revendication 3, ca- ractérisé en ce que les moyens de commande (MC) com- prennent un registre à décalage (L) comportant au moins n bascules de commande (L1, L2...Li...Ln) re- liées en série et présentant chacune une sortie de commande (QLi), ce registre présentant en outre une entrée générale de remise à zéro (RAZL), une entrée de mémorisation d'un signal (QLO) présentant un état logique prédéterminé et une entrée (CL) de commande de décalage de ce signal, les entrées de commande de l'ensemble logique de sélection (EL1, EL2) étant re- liées aux sorties de commande (QL1... QL ... QLn) des bascules (L1.. Li "*Ln) du registre à décalage, (L) les sorties de cet ensemble logique étant re- liées à des entrées de commande (PR1... PRi -^PR nt CL1...CLi **.CLn) des bascules (Pi) de l'ensemble (P), l'ensemble logique (EL1, ELn) étant constitué de manière que chaque bascule (Pi) sélectionnée pour appliquer un signal de simulation sur l'entrée de simulation de chaque composant prédéterminé, cor- responde à la présence d'un niveau logique prédéter- miné sur la sortie de commande (QLi) de la bascule (Li) correspondante, cet ensemble logique compre- nant en outre deux entrées supplémentaires de com- mande aptes à recevoir respectivement des signaux (MAO, MA,) de commande de test, pour que la sortie de chaque bascule (Pi) sélectionnée présente succes- sivement l'état logique de la bascule à l'initiali- sation, l'état logique inverse de l'état initial, puis à nouveau l'état logique initial de cette bas- cule. 5. Système selon la revendication 4, ca- ractérisé en ce que les moyens de commande (MC) com- prennent en outre des moyens logiques (SYU) de syn- chronisation pour produire sur des sorties les si- gnaux (SYNC) de commande de mémorisation des résul- tats de simulation, des signaux (RAZL, QL0, CL) de remise à zéro du registre à décalage (L), de mémori- sation et de commande de décalage (L), appliqués aux entrées correspondantes de la première bascule du registre (L) et un signal (INIT) de commande d'ini- tialisation, appliqué à l'entrée correspondante de la bascule de mémorisation (31) des résultats de si- mulation. 6. Système selon la revendication 5, ca- ractérisé en ce qu'il comprend en outre un compteur (CPRE) chargé initialement à la valeur de l'ordre de la coupe ou du lien, ce compteur présentant une en- trée (CP) reliée à la sortie (34) des moyens logi- ques de synchronisation qui produit les signaux de commande (SYNC) de mémorisation des résultats de si- mulation, le contenu de ce compteur décrémentant d'une unité à chaque signal de commande de mémorisa- tion des résultats de simulation, une sortie de ce compteur étant reliée à une entrée (BL) de commande d'arrêt des moyens de synchronisation (SYN) pour ar- rêter le système lorsque tous les composants ont été testés. 7. Système selon la revendication 6, ca- ractérisé en ce qu'une sortie (35) de la bascule de mémorisation (31) des résultats de simulation est reliée d'une part à des moyens (36) pour indiquer que la coupe ou le lien n'est pas minimal et d'autre part, à l'entrée de commande d'arrêt (BL) des moyens de synchronisation (SYN) pour arrêter le système lorsque la coupe ou le lien n'est pas minimal. 8. Système selon la revendication 5, ca- ractérisé en te que l'ensemble logique de sélection et de commande comprend deux ensembles (EL1, EL2) de portes ET comprenant chacun un nombre de portes égal au nombre n de bascules (Pi) et au nomnre n de bas- cules (Li), chacune de ces portes correspondant à une bascule (Li) et à une bascule (Pi), chaque porte ET (39) du premier ensemble (EL1) présentant une en- trée (38) reliée à une sortie (QL1) de commande de la bascule (L1) correspondante du registre (L) à dé- calage et une autre entrée (403 reliée à la sortie (M.) des moyens de synchronisation pour recevoir l'un des signaux (MA.) de commande de test, la sor- tie de cette bascule étant reliée à l'une des en- trées (CLl d.) commande de la bascule (P1) de l'en- semble (P) pour la faire passer dans l'état inverse de son état initial, chaque porte ET (41) du deuxiè- me ensemble (EL2) présentant une entrée (42) reliée à une sortie (QL 1 de commande de la bascule (L1) correspondante du registre à décalage (L) et une au- tre entreve (43) reliée à la sortie (m,) des moyens de synchronisation (SYN) pour recevoir un autre {MA1) des signnux de commande de test, la sortie de cette porte iET étant reliée à une autre des entrées (PR1) de co.mande de la bascule &P1) correspondante de l'ensemble (P) pour ramener jette bascule 'dans son état initial. 9. Système selon la revendication 8, ca- ractérisé en ce que l'ensemble logique de commande et de sélection comprend en outre un troisième en- semble logique (EL3) de portes ET, chaque porte ET présentant une entrée reliée à la sortie de commande (QLi) de la bascule (Li) correspondante du registre à décalage (L) et une autre entrée reliée à la sor- tie de la bascule (Pi) correspondante de l'ensemble de mémorisation (P), les sorties de ces portes ET étant reliées aux entrées d'une porte OU (48) dont la sortie est reliée à une autre entrée de commande (49) des moyens de synchronisation (SYN) pour indi- quer la présence d'un état logique de simulation sur une sortie d'une bascule (Pi) sélectionnée dans l'ensemble de mémorisation (P). 10. Système selon la revendication 8, ca- ractérisé en ce que les bascules (Pi) de mémorisa- tion d'états logiques de simulation sont groupées par ensembles (P, P'...) identiques sur des modules identiques (ml, m2) reliés en série, chacun de ces modules comprenant un registre à décalage (L, L'...) de sorte que les registres à décalage soient reliés en série, la sortie de la dernière bascule de mémo- risation d'états logiques de simulation d'un module (mi) étant reliée à l'entrée de chargement de la première bascule du module (m2) suivant, la première bascule (L1) du premier registre à décalage présen- tant les entrées de mémorisation, de remise à zéro et de commande de décalage (QL,, RAZL, CL), tandis que la sortie de commande de la dernière bascule d'un registre à décalage, est reliée à l'entrée de mémorisation du registre à décalage suivant, l'en- semble logique de commande et de sélection compre- nant en outre, pour chaque module, un troisième en- semble de portes ET (EL3, E'L3), chaque porte ET présentant une entrée reliée à la sortie de commande de la bascule (Li) correspondante du registre à dé- calage de ce module, et une autre entrée reliée à la sortie de la bascule (Pi) correspondante de l'ensem- ble (P) correspondant, les sorties de ces portes ET pour chaque module étant reliées aux entrées d'une porte OU (48, 51) dont la sortie est reliée à une autre entrée de commande (49) par des moyens de syn- chronisation (SYN), par l'intermédiaire d'un tran- sistor monté en collecteur ouvert, pour indiquer la présence d'un état logique de simulation sur une sortie d'une bascule (Pi) sélectionnée dans un en- semble de mémorisation (P ou P') de l'un des modules (mi, m2).