FR 2511214 A1 19830211 FR 8213731 A 19820805 La présente invention se rapporte à des circuits de filtrage numérique et en particulier, à des circuits de filtrage numérique pouvant avantageusement être utilisés pour le traitement de signaux de télévision sous forme numérique, sans erreur de dépassement sous forme positive ou négative. Dans le traitement numérié e de signaux vidéo dans un téléviseur, le signal vidéo analogique détecté est converti en un signal vidéo numérique par un convertisseur analogique-numérique Le convertisseur analogiquenumérique ou A/D produira typiquement un signal de sortie quantifié sur une gamme dynamique sensiblement égale à la gamme dynamique du signal analogique Par exemple, si le signal analogique a une gamme dynamique de 1 volt, un convertisseur analogique-numérique de 8 bits quantifiera le signal en 256 niveaux possibles avec une résolution de l'ordre de 4 millivolts Ainsi, un incrément de 1 bit est égal à 4 millivolts En préservant la gamme dynamique du signal d'entrée dans le processus de conversion, on conserve une quantité maximale de résolution de l'image pendant le traitement du signal numérique. Quand le signal vidéo a été converti à une forme numérique, il peut être séparé, par un filtrage en peigne, en ses composantes de luminance (Y) et de chrominance (I et Q), pour un plus ample traitement Le traitement subséquent comprend un filtrage numérique, tel qu'un filtrage par un filtre passe-bas conventionnellement utilisé pour séparer l'information de détail vertical du signal de chrominance filtré en peigne L'information de détail vertical peut être alors être recombinée au signal de luminance filtré en peigne pour développer un signal de luminance totalement restauré De plus, une mesure supplé- mentaire de l'information de détail peut être réajoutée au signal de luminance filtré en peigne pour reproduire un signal de luminance "accentué" L'information de détail supplémentaire peut être contrôlée en quantité, par un spectateur pour produire une image qui est plus "tranchante" 1 '1214 qu'une image ayant une quantité normale d'information de détail Cependant, le fait d'ajouter la composante supplé- mentaire de l'information de détail au signal restauré de luminance peut surcharger les circuits de traitement numé- rique du téléviseur Même en l'absence d'une accentuation volontaire, l'impulsion ou réponse échelonnée d'un filtre numérique peut avoir des dépassements représentés par des nombres numériques en dehors de la gamme de quantification d'origine Par exemple, on suppose que le signal vidéo est au 250 ème niveau de quantification Si un signal d'accen- tuation à un niveau de quantification de 7 ou plus est ajouté au signal, un registre à 8 bits contenant le signal débordera, et "s'enroulera" à un niveau à l'autre extrémité de la gamme du signal Par exemple, le signal au 250 ème niveau, accru d'un signal au niveau 7 forcera le registre à contenir un signal au premier niveau de la gamme En effet, un signal ayant une valeur de 111110012 ( 24910), ajouté à un signal d'une valeur de 1112 ( 710), forcera le registre à prendre une valeur de 0000000002 ( O ), le premier niveau de la gamme de 256 niveaux Le débordement ou dépassement se manifeste dans l'image reproduite par une transition aiguë du noir ou blanc ou inversement, et est visible sous forme d'un spot ou point perturbateur sur l'écran de télévision Des erreurs de dépassement négatif se présentent d'une façon semblable lorsqu'un registre saute d'un niveau minimum à un niveau maximum. Les dépassements peuvent également se produire dans des filtres numériques, o les signaux vidéo retardés sont pondérés et combinés pour produire une caractéristique de réponse souhaitée Il est possible, que des combi- naisons de signaux intermédiaires (dans la structure d'échelle qui y est utilisée pour combiner les signaux) provoquent les mêmes types de dépassement positif et négatif ci-dessus décrits Les registres dans le filtre peuvent momentanément s'enrouler jusqu'à l'autre extrémité de la gamme dynamique du signal. Ce dépassement positif ou négatif d'un registre peut être empêché par exemple, en étendant le registre d'un autre bit, afin que le dépassement positif décrit ci-dessus force la valeur de 0111110012 ( 24910) à passer à 1000000002 ( 2561 o) Cependant, cela ajoute un prix supplémentaire et une complexité au système, car il est généralement nécessaire d'étendre également la longueur des registres subséquents. Une autre technique pour empêcher les dépassements positif et négatif consiste à quantifier le signal sur une plus petite gamme dynamique que la gamme complète du convertisseur analogique-numérique Par exemple, les trente niveaux supérieurs et les trente niveaux inférieurs du convertisseur analogique-numérique peuvent normalement ne pas être utilisés pour permettre des dépassements positif et négatif subséquents dans ces niveaux Cette technique cependant limite la gamme dynamique du signal au début de son traitement, rendant la-technique non souhaitable. Enfin, des détecteurs de surcharge peuvent être utilisés pour détecter la présence de conditions de dépassement positif et négatif Cesdétecteurs répondent usuellement aux dépassements positif et négatif en bloquant le signal numérique à un niveau nominal Le signal bloqué sera usuellement à un niveau correspondant à une teinte du gris, qui est alors visible sous forme d'un spot ou d'une tache dans une image blanche ou noire. Selon les principes de l'invention, un dispositif est prévu pour accomplir une soustraction binaire d'un premier et d'un second nombre binaire par un filtre numérique comprenant: un premier moyen pour prendre le complément à deux, par décalage, du premier nombre binaire; un second moyen pour prendre le complément à deux par décalage et prendre le complément à deux du second nombre binaire; et un troisième moyen pour ajouter le premier nombre binaire dont le complément à deux est pris par décalage et le second nombre binaire dont le complément à deux est pris par décalage et le second nombre binaire dont le complément. à deux est pris. Selon un autre mode de réalisation, un filtre numérique est révélé qui offre une protection contre les dépassemaÉ positif et négatif, en centrant les signaux au milieu de la gamme dynamique du filtre Cela est accompli en convertissant les mots de donnée en forme de complément à deux par décalage en inversant le bit le plus important des mots qui sont traités Les mots de donnée peuvent être reconvertis en forme binaire droite en ré- inversant le bit le plus important de chaque mot de donnée. Les mots de donnée sous forme de complément à deux par décalage peuvent être réduits en valeur (afin de pondérer les mots) en décalant les bits de donnée à travers la position du bit le moins important et en reproduisant le bit le plus important dans la position vide du bit le plus important d'un registre de donnée Quand deux mots de donnée sous la forme de complément à deux par décalage dans le filtre sont combinés par addition, les bits de retenue peuvent être ignorés sans provoquer de dépassement positif ou négatif. Dans un autre mode de réalisation de l'invention, des mots de donnée dans le filtre numérique sont combinés par addition dans un sous-cricuit tel que les mots soient ajoutés sous forme binaire ou sous forme de complément à deux par décalage, et les mots sont combinés par sous- traction dans un sous-circuit tel que les mots soient soustraits sous forme de complément à deux par décalage. Selon un autre aspect de l'invention, les mots positivement pondérés sont combinés dans un sens positif dans un premier réseau d'échelonnage d'additionneurs binaires et les mots négativement pondérés sont combinés dans un sens positif dans un second réseau d'échelonnage d'additionneurs binaires Les sorties de deux réseaux d'échelonnage sont alors converties sous forme de complément à deux par décalage et sont combinées par soustraction dans un autre additionneur en prenant le complément à deux de la sortie convertie du second réseau d'échelonnage. L'agencement de filtrage ne nécessite avantageusement qu'une seule étape de soustraction aux sorties des deux réseaux d'échelonnage. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparattront plus clairement au cours de là description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels la figure 1 montre, sous forme de schéma-bloc, un filtre numérique utilisé pour illustrer les principes de la présente invention; les figures 2 et 3 montrent des formes d'onde du fonctionnement du filtre de la figure 1 en utilisant des mots de donnée sous forme binaire droite, les cycles d'horloge étant indiqués sur l'axe des abscisses et l'amplitude sur l'axe des ordonnées; les figures 4 et 5 montrent des formes d'onde illustrant le fonctionnement du filtre de la figure 1 en utilisant des mots de donnée o le bit le plus important a été inversé (forme de complément à deux décalé); les figures 6 et 7 montrent des formes d'onde sinusoïdales illustrant le problème du dépassement négatif et de sa prévention selon les principes de l'invention; la figure 8 montre, sous forme de schéma- bloc, un filtre à réponse impulsionnelle cosinusoidale limitée (FIR); la figure 9 montre, sous forme de schéma-bloc, une partie du filtre FIR cosinusoidal de la figure 8 construit selon les principes de la présente invention; les figures 10 a et 10 b montrent, sous forme schématique, la partie de filtre FIR cosinusoldal de la figure 9; la figure 11 illustre sous forme de schéma-bloc, un autre agencement d'une partie du filtre FIR cosinusoldal de la figure 8 construit selon les principes de l'invention; les figures 12 a, 12 b et 12 c illustrent sous forme schématique, la partie de filtre FIR cosinusoidal de la figure 11; et la figure 13 illustre la caractéristique de réponse du filtre FIR cosinusoldal des figures 8 à 12; la fréquence étant indiquée sur l'axe des abscisses et l'amplitude normalisée sur l'axe des ordonnées. En se référant à la figure 1, un filtre numérique est illustré sous forme de schéma-bloc Des signaux d'entrée sont appliqués à une borne d'entrée 10 et ils passent par une série d'étages retardateurs dont les étages 12, 14, 16 et 18 sont illustrés Une prise à la sortie de l'étage 12 est couplée à une entrée d'un multiplicateur à coefficient 22, qui multiplie le signal à la prise par un coefficient C 1 i La sortie de l'étage retardateur 18 est couplée à une entrée d'un second multiplicateur à coeffi- cient 24, qui multiplie le signal appliqué par un coeffi- cient C 2 Les sorties des multiplicateurs 22 et 24 sont couplées aux entrées d'un circuit de combinaison 20, qui combine, par soustraction, les signaux qui lui sont appliqués. Pour illustrer les principes de la présente invention, on supposera qu'un signal 8 de forme d'onde triangulaire est mis sous forme numérique, appliqué à la borne d'entrée 10 du filtre et est traité Une version retardée du signal, A, est produite à la sortie de l'étage 12 et elle est multipliée par le coefficient de pondération C 1 qui, dans cet exemple, a une valeur de un demi Un autre signal retardé, B, est produit à la sortie de l'étage 18 et il est multiplié par le coefficient de pondération C 2, qui a une valeur de un quart, dans cet exemple Le signal à la sortie du circuit de combinaison aura la forme de (A/2-B/4) par rapport aux signaux retardés A et B aux sorties des étages 12 et 18. En se référant à la figure 2, on peut y voir les formes d'onde A et B sous forme numérique Les formes d'onde de la figure 2 qui sont données à titre d'exemple seront obtenues en réponse à la forme d'onde d'entrée 8 de la figure 1 quand le retard entre la sortie de l'étage 12 et la sortie de l'étage 11 sera égal à la moitié de la période de la forme d'onde d'entrée Ainsi, la forme d'onde A déclinera de sa valeur maximum de 11112 à sa valeur minimum de 00002 en même temps que la forme d'onde B croîtra de 00002 à 11112 Dans cet exemple, les formes d'onde A et B sont quantifiées sur toute la gamme dynamique d'un système de mots de 4 bits, et elles sont augmentées ou diminuées d'une unité sur toute la gamme de seize cycles d'horloge Il faut noter que le système quantifiant est un système de mots binaires droits à quatre bits, allant de la valeur minimum de 00002 au maximum de 11112. En se référant maintenant concurremment à la figure 3, on peut y voir les formes d'onde représentant le fonctionnement du filtre de la figure 1 sur les formes d'onde A et B de la figure 2 La forme d'onde A est multipliée par un demi en décalant les mots binaires représentant les valeurs des niveaux de la forme d'onde A d'une position de 1 bit vers la droite et en remplaçant le bit le plus important par un zéro Afin de maintenir les valeurs dans les confins d'un système à quatre bits, les bits décalés vers la droite de la gamme des mots à 4 bits, qui ont des valeurs binaires fractionnées, sont rejetés. Ce processus a pour résultat la forme d'onde A/2 représentée sur la figure 3, qui début à un niveau de 01112 (qui est 11112 décalé vers la droite de un bit) et décline jusqu'à une valeur de 00002 au quinzième cycle d'horloge L'erreur d'arrondi provoquée en rejetant les bits décalés vers l'extérieur force le signal A/2 à décliner d'un niveau incrémentiel tous les deux cycles d'horloge En effet, le décalage de 11112 et 11102 vers la droite de un bit a pour résultat une valeur de 01112 pour les deux mots. Les mots de la forme d'onde B sont multipliés par un quart en décalant chaque mot de donnée vers la droite de deux places d'une façon semblable Dans ce cas, la forme d'onde B/4 résultante change de niveau uniquement tous les quatre cycles d'horloge du fait de l'erreur d'arrondi. En effet, les mots 0000 2 00012, 00102 et 00112, quand ils sont décalés vers la droite de deux places, donnent une valeur de 00002 dans chaque cas. Les formes d'onde A/2 et B/4 sont alors combinées par soustraction pour produire les résultats souhaités (A/2-B/4) La soustraction de B/4 par rapport à A/2 est accomplie en prenant le complément à deux des mots de donnée de B/4 puis en ajoutant les mots de complément à deux aux mots de A/2 correspondants Un nombre binaire de complément deux (soit en complément à deux décalé ou binaire droit) est une méthode de production d'un nombre binaire ayant la valeur négative de la valeur du nombre binaire d'origine En binaire, comme en décimal, la soustraction d'un premier nombre d'un second nombre est la même opération arithmétique que l'addition du négatif du premier nombre au second nombre; les deux méthodes donnent le même résultat Le complément à deux est obtenu en inversant tous les bits d'un mot de donnée (également connu comme le complément à un d'un mot de donnée), puis en augmentant par incrément ou unité, le mot inversé de un. Par exemple, la valeur de B/4 sur les quatre premiers cycles d'horloge est de 0000 2 Pour compléter cette valeur à deux, le mot est d'abord inversé pour produire 11112. Ce mot inversé est alors augmenté de un pour produire 100002 On peut voir que ce mot dont le complément à deux est pris, est un mot de 5 bits o le cinquième bit, le bit le plus important 1, est un bit de débordement ou de dépassement positif Cette valeur est alors ajoutée aux valeurs de A/2 pour les quatre premiers cycles d'horloge, 01112 et 01102 pour produire des valeurs de 101112 et 101102 pour (A/2-B/4) sur les intervalles de cycle d'horloge 1-2 et 3-4, respectivement. Les valeurs calculées de A/2, B/4 et de la sortie de (A/2-B/4) sont illustrées sur le tableau 1 (ci-après) ainsi que graphiquement sur la figure 3 Les-valeurs de sortie pour (A/2-B/4) sont représentées par la forme d'onde 32 (la ligne mince en trait plein) et on peut voir qu'elles descendent d'une valeur de 01112 pendant des intervalles de cycle d'horloge 1 et 2 jusqu'à une valeur de 00002 dans les intervalles de cycle d'horloge 11 et 12. On arrive à ces valeurs en ignorant le bit le plus important des mots de sortie à 5 bits du tableau 1, qui sont les bits de débordement au-delà de la gamme souhaitée à 4 bits Au début de l'intervalle de cycle d'horloge 13, on peut voir que la forme d'onde de sortie 32 saute à travers presque toute la gamme des 4 bits tandis qu'elle subit une transi- tion de 0000 à 1110 La forued'onde continue alors comme précédemment jusqu'à une valeur finale de 1101 au cycle d'horloge 16. La discontinuité présentée par le signal 32 au début de l'intervalle 13 du cycle d'horloge est due à la restriction de la gamme dynamique du système à 4 bits, en ignorant le bit de débordement pendant lescycles d'horloge 1-12 Quand la gamme dynamique est accrue à 5 bits, comme cela est montré au-dessus de la ligne en pointillé 30 de la figure 3, les valeurs de sortie peuvent être représentées comme le montre la forme d'onde 34 (la ligne épaisse en trait plein) o le bit de débordement est considéré Dans ce système à gamme étendue, on peut voir que (A/2-B/4) EXT varie régulièrement de 101112 à 011012 C'est la forme d'onde de sortie souhaitée mais on ne peut la produire qu'en doublant la gamme dynamique du système étendant le système à 5 bits Dans la forme 32 de la figure 3 o un signal vidéoestfiltré, avec une extrémité de la gamme à 4 bits représentatifs des signaux allant vers le blanc et l'autre extrémité allant vers le noir, la forme d'onde 32 produira une discontinuité forte - et non souhaitée du noir au blanc, ou inversement. La discontinuité non souhaitée de la forme d'onde 32 de la figure 3 peut être empêchée sans étendre la gamme dynamique d'un système à 4 bits en utilisant un système de quantification pour le filtre de la figure 1 connu comme un système de complément à deux à décalage. Le système binaire droit représenté le long de l'axe des ordonnées sur la figure 2 est converti en un système à complément à deux à décalage en inversant le bit le plus important de chaque mot binaire pour arriver au système de quantification représenté le long de l'axe des ordonnées de la figure 4 Le résultat de cette conversion est un système de quantification avec une valeur de zéro au point médian du système binaire d'origine et une distribution symétrique de valeurs positives et négatives au-dessus et en dessous de ce point médian La valeur DOTC d'un mot de donnée de complément à deux à décalage est exprimée par N-2 DOTC = ( 2 r Tr) 2 N-1 TN r=O o N est le nombre de bits dans le mot et le rème bit, Tr, est soit O ou 1. Quand les formes d'onde A et B de la figure 4 sont quantifiées dans le système de complément à deux à décalage et appliquées au filtre de la figure 1, on obtient les formes d'onde de la figure 5 La forme d'onde A/2 est produite en décalant les mots de donnée de la forme d'onde A de la figure 4 d'une position de 1 bit vers la droite et en reproduisant le bit le plus important dans la position vide du bit le plus important ( comme on l'a décrit ci-dessus) La forme d'onde B/4 est produite en décalant les mots de donnée de la forme d'onde B de deux positions vers la droite d'une façon semblable Par exemple, quand le mot 11002 de la forme d'onde B du cycle d'horloge 5 de la figure 4 est décalé vers la droite de deux positions de bit, les deux positions des bits les plus importants qui sont vidées par le décalage sont remplies de un, le bit le plus important du mot de donnée d'origine 11002 Par suite du décalage et de la reproduction du bit le plus important, le mot de donnée de B/4 dans ce cas est 11112 Ce processus il est suivi,que le bit le plus important soit un zéro ou un un. Comme dans le cas de la forme d'onde de la figure 5 la forme d'onde A/2 de la figure 5 change de niveau tous les deux cycles d'horloge et la forme d'onde B/4 change de niveau tous les quatre cycles d'horloge du fait de l'erreur d'arrondi. La forme d'onde de sortie résultante de (A/2- B/4) est produite sur la figure 5 en utilisant le même processus observé à la figure 3 En effet, les compléments à deux des mots de donnée de B/4 sont pris et sont ajoutés aux mots de donnée de A/2 Les valeurs pour A/2, B/4, B/4 (B/41 TC) dont le complément à deux est pris et les valeurs de sortie de (A/2-B/4) sont montrées au tableau 2 On peut voir que les valeurs de sortie de la fonction (A/2-B/4) descendent régulièrement d'une valeur de 01012 pendant les deux premiers intervalles de cycle d'horloge jusqu'à une valeur de 10112 pendant les deux derniers intervalles de cycle d'horloge La forme d'onde de (A/2-B/4) de la figure 5 a la même forme que la forme d'onde 34 de la figure 3, mais elle ne s'étend pas au- delà des limites de la gamme dynamique du système à complément à deux à décalage à 4 bits. Le tableau 2 et la figure 5 montrent également un autre aspect à complément à deux à décalage: les bits de débordement ou de dépassement positif dans le filtre, qui semblent nécessiter une extension du système de quantifi- cation de un bit, peuvent être ignorés en toute sécurité. Par exemple, les mots de sortie produits des intervalles de cycle d'horloge 9-16 du tableau 2 sont tous des mots à bits Cependant, les bits les plus importants (bits de débordement) de ces mots sont ignorés Les quatre bits restants de chaque mot sont représentés sur la figure 5 sous forme de mots à 4 bits valables pour produire la forme d'onde souhaitée de (A/2-B/4). La figure 5 montre une caractéristique importante d'un filtre à complément à deux à décalage On peut voir que les trois formes d'onde qui y sont représentées sont placées symétriquement au-dessus et en dessous du point médian de valeur nulle du système de quantification pour la condition d'un signal d'entrée symétrique Ainsi, les signaux en moyenne peuvent varier sur la moitié de la gamme dynamique du système de quantification au-dessus et en dessous de la valeur du point médian avant que ne se produise une condition de dépassement positif ou négatif. Les figures 6 et 7 montrent le principe de cette caractéristique Sur ces figures, des formes d'onde analogiques et filtrées sont illustrées pour la facilité. Sur la figure 6, les formes d'onde sont quantifiées en neuf niveaux binaires disponibles que l'on peut voir le long de l'axe des ordonnées du dessin On peut voir que le signal d'entrée binaire A 3 varie sur toute la gamme dynamique du système de quantification binaire, de 100002 à 0002 Un signal d'entrée BB n'est pas représenté, mais il a la même amplitude que le signal d'entrée A, et il est déphasé de 1800 Ces deux signaux d'entrée, quand ils sont pondérés par les coefficients de 1/2 et 1/4, produisent les formes d'ondes illustrées de AB/2 et BB/4. Quand ces deux signaux sont combinés par soustraction, on obtient un signal de forme (A/2-B/4) On peut voir que ce signal dépasse négativement le système de quantification entre les points t 1 et t 2, et t 3 et t 4 Pendant ces intervalles le signal résultant s'enroule autour du régistre et apparatt au sommet de la figure comme cela est indiqué en 40 et 42 Cela est dû au fait que les signaux d'entrée AB et BB et les formes d'ondes intermédiaires AB/2 et BB/4 sont tous référencés à 000 à une extrémité de la gamme dynamique du système de quantification Les signaux qui tentent de passer en dessous du niveau-de référence de 0002, s'enroulent ainsi et rentrent de nouveau dans le système de quantification à partir de l'autre extrémité de la gamme dynamique. Des formes d'onde semblables sont représentées sur la figure 7, quantifiées dans le système à complément à deux à décalage Les signaux d'entrée AOT et BOT (non représentés) occupent de nouveau toute la gamme dynamique du système et ils sont déphasés de 180 l'un par rapport à l'autre On peut voir que les formes d'ondes intermédiaires AOT/2 et BOT/4 varient symétriquement autour de la valeur du point médian à 0002 La forme d'onde résultante de (Ao T/2-Bo T/4) varie également autour du point médian de 0002 mais, contrairement à la figure 6, cette forme d'onde résultante ne s'étend pas au-delà des limites de la gamme dynamique du système de quantification La forme d'onde résultante ne présente ainsi pas de discontinuité, et on peut voir que toutes les formes d'onde sont référencées à la valeur du point médian de 0002 aux points TABLEAU 1 Intervalles d'horloge 1-2 Binaire A A/2 B B/4 B/4 TC A/2 + B/41 TC Sortie Intervalles d'horloge + 1 ======= 9-10 t 1, t 2, t 3 et 3-4 + 1 11-12 -6 + 1 t 4 7-8 + 1 13-14 15-16 Binaire A A/2 B B/4 B/4 TC A/2 + B/4 ITC Sortie + 1 + 1 + 1 ======= + 1 =_= == Intervalles d'horloge TABLEAU 2 1-2 Complément à deux A à décalage A/2 B B/4 B/4 ITC A/2 + B/45 TC Sortie Intervalles d'horloge + 1 9-10 + 1 11-12 0011 0001 + 1 + 1 13-14 15-16 Complément à deux A 1111 à décalage A/2 1111 B 0000 B/4 0000 B/4 IC 1111 + 1 A/2 1111 + B/4 k C 10000 Sortie 11111 ===== En se référant à la figure 8, un soldal numérique à phase linéaire est il: filtre cosinu- lustré sous forme de schéma-bloc Le filtre comprend huit registres à décalage 50 en parallèle qui ont tous vingt-et-un étages de long, avec des prises symétriquement pondérées qui sont placées autour d'une prise centrale La caractéristique de réponse en fréquence du filtre est une somme de fonctions cosinusoidales qui sont dérivées des prises de sortie symétriquement pondérées, dont les signaux sont combinés pour représenter les termes d'une série cosinusoidale. Les prises centrales aux étages 11 des registres à décalage 3-4 -6 7-8 + 1 ===== + 1 ===== + 1 ===== donnent un terme dans la série qui correspond à une constante dans le domaine des fréquences qui produit un décalage d'amplitude pour la caractéristique de réponse. Un signal à 8 bits x(n) est appliqué aux entrées des registres à décalage 50, avec des bits respectifs bo-b 7 appliqués à des registres respectifs parmi les registres à décalage en parallèle Les huit premiers étagesl comprennent des prises de sortie (E) qui sont couplées en parallèle à l'entrée d'un circuit à fonction de pondération 61 (sur la figure 8, une flèche large représente un certain nombre de signaux en parallèle) De même, les étages 5 (C), 9 (A), 11 (K), 13 (B), 17 (D) et 21 (F) sont appliqués aux entrées de circuits à fonction de pondération 62, 63, 52, 64, 65 et 66 respectivement Les signaux pondérés aux sorties des circuits 63 et 64 sont appliqués aux entrées d'un additionneur 70 dont la sortie est couplée à une entrée d'un additionneur 56 Les sorties des circuits 62 et 65 sont couplées aux entrées d'un additionneur 72 dont la sortie est couplée à une entrée d'un additionneur 58. Les sorties des circuits 61 et 66 sont couplées aux entrées d'un additionneur 74, dont la sortie est couplée à une seconde entrée de l'additionneur 58 La sortie de l'addi- tionneur 58 est couplée à une seconde entrée de l'addition- neur 56 dont la sortie est couplée à une entrée d'un additionneur 54 Lasortie du circuit de fonction de pondération à prise centrale 52 est couplée à une seconde entrée de l'additionneur 54 Un signal filtré de sortie est produit à la sortie de l'additionneur final 54. En fonctionnement, des mots de donnée progressive- ment retardés sont pris aux étages retardés respectivement, pondérés et appliqués à un réseau d'échelonnage d'addition- neurs, qui combine les signaux pondérés aux prises Les prises placées symétriquement par rapport aux étages centraux 11 ont des poids égaux et s'appliquent au même additionneur dans le réseau d'échelonnage Par exemple, les signaux aux emplacements d'étage 9 et 13, appelés A et B sont tous deux pondérés d'un facteur de 5/16 Les signaux pondérés ( 5/16) A et ( 5/16)B sont t 6 us deux appliqués à l'additionneur 70 qui produit un signal additionné ( 5/16) (A+B) Une pondération semblable est appliquée au signaux C, D, E, F et K Tous les signaux pondérés aux prises autour de la prise centrale 11 sont éventuellement additionnés àla sortie de l'additionneur 56, qui présente une caractéris- tique de réponse de filtre normalisé dépendant des emplace- ments de prise et des poids Cette réponse normalisée est alors décalée par la valeur de pondération de la prise centrale dans l'additionneur 54 pour produire la caracté- ristique de réponse de sortie souhaitée. Il est possible de réduire le nombre de circuits de fonction de pondération 61-66 de la figure 8 du fait de la nature symétrique de l'espacement des prises et des valeurs des poids aux prises En effet, comme les deux trajets de signaux aux prises qui sont connectés à chacun des additionneurs 70, 72 et 74 de la figure 8 sont pondérés de la même valeur (comme 5/16, -7/64 ou 3/64) respective- ment, les signaux aux prises peuvent être combinés et la somme pondérée Par exemple, les signaux aux prises A et B peuvent être appliqués, directement à l'additionneur 70 comme le montre la figure 9, qui produit le signal de somme (A+B) Ce signal de somme est alors pondéré pour produire la fonction souhaitée 5/16 (A+B), la même que celle obtenue dans l'agencement de la figure 8 De même, les signaux C et D, et les signaux E et F sont combinés sur la figure 9 par les additionneurs 72 et 74, et les signaux de somme (C+D) et (E+F) sont alors pondérés. Dans le filtre FIR de la figure 8, on peut voir que toutes les valeurs de fonction de pondération sont des multiples de puissances négatives de deux Cela permet aux circuits de fonction de pondération d'être construits sous forme de multiplicateurs à décalage et addition, o les signaux de somme sont d'abord décalés pour les diviser par les puissances appropriées de deux, puis additionnés ou soustraits pour former la fonction de pondération souhaitée. Par exemple, la valeur de 5/16 des circuits de fonction de pondération 63 et 64 peut être produite en divisant le signal (A+B) par quatre et par seize puis en ajoutant les signaux décalés, ce qui produit ( 1/4) (A+B)+( 1/16)(A+B) = ( 1/4 + 1/16)(A+B), ce qui est égal à ( 5/16)(A+B), le résultat souhaité. Le réseau d'échelonnage de la figure 8 est illustré sous forme de schéma-bloc dans le mode de réali- sation de la figure 9, en utilisant des multiplicateurs à décalage et addition Les signaux A et B sont appliqués à l'additionneur 70 pour produire le signal de somme (A+B). Le signal(A+B) est appliqué à un circuit diviseur par quatre 81 et à un circuit diviseur par seize 82 Les sorties des diviseurs 81 et 82 sont couplées aux entrées d'un additionneur 83, qui produit un signal de sortie de la forme ( 5/16)(A+B) La sortie de l'additionneur 83 est couplée à une entrée de l'additionneur 56 par un circuit de transformation à complément à deux à décalage (OTC) 89. Les signaux C et D sont additionnés dans l'addi- tionneur 72, dont la sortie est couplée à l'entrée d'un circuit 80, qui transforme le signal (C+D) en notation à complément à deux à décalage La sortie du circuit de transformation OTC 80 est relié aux entrées d'un circuit diviseur par huit 84 et d'un circuit diviseur par soixante- quatre 85 La sortie du diviseur 85 est couplée à l'entrée d'un circuit à complément à un 86 Les sorties du diviseur 84 et du circuit à complément à un 86 sont reliées aux entrées de l'additionneur 87 La sortie de l'additionneur 87 est couplée à l'entrée d'un second circuit à complément à un 88 dont la sortie est couplée à une entrée d'un additionneur 58. Les signaux E et F sont additionnés par l'addi- tionneur 74 et le signal de somme est appliqué à l'entrée d'un troisième circuit à complément à deux à décalage 90. La sortie du circuit 90 est couplée aux entrées d'un circuit diviseur par seize 91 et d'un circuit diviseur par soixante-quatre 92 La sortie du circuit diviseur par soixante-quatre est couplée à l'entrée d'un circuit à complément à un 93 Les sorties du diviseur 91 et du circuit à complément à un 93 sont couplées aux entrées d'un additionneur 94 La sortie de l'additionneur 94 e couplée à la seconde entrée de l'additionneur 58. La sortie de l'additionneur 58 est couplée à une seconde entrée de l'additionneur 56, dont la sortie est couplée à une entrée de l'additionneur 54 par un circuit 96, qui convertit la sortie OTC de l'additionneur 56 en une notation binaire Le signal K est couplé à une seconde entrée de l'additionneur 54 par un circuit diviseur par deux 52 Un signal de sortie y(n) est produit à la sortie de l'additionneur 54. La fonction pondérée (-7/64)(C+D) est développée à partir du signal de somme (C+D) en un processus en deux étapes D'abord, on produit ( 1/8) (C+ D) par le diviseur 84 et on l'additionne à (-1/64) (C+D) dans l'additionneur 87 Ce dernier terme est produit en divisant le signal de somme (C+D) par soixante-quatre dans le diviseur 85, puis en complétant à deux le résultat par le circuit de complément à un 86 et le bit de retenue de l'additionneur 87 Si un un est appliqué, pour le bit de retenue d'un additionneur, alors la somme du cumulateur et du cumulande est encore augmentée de un La combinaison d'une opération de complément à un et d'un autre incrément de un est une opération de complément à deux comme on l'a décrit ci-dessus Comme le montre la figure 9, l'entrée de retenue (CI) de l'additionneur 87 est égale à 1 Il faut noter qu'à moins que cela ne soit particulièrement indiqué autrement, l'entrée de retenue est égale à zéro pour tous les additionneurs Le signal à la sortie de l'additionneur 87 est alors sous la forme de ( 7/64)(C+D) Ce signal de sortie est alors soustrait de la sortie de l'additionneur 94 dans l'additionneur 58, en utilisant le circuit de complément à un 88 et le bit de retenue de l'additionneur 58, forçant le signal de sortie dd l'additionneur 58 à comprendre un terme sous la forme de (-7/64)(C+D) De même, la fonction ( 3/64)(E+F) est produite en combinant ( 1/16)(E+F) (qui est produit par le diviseur 91) à (-1/64)(E+F) (qui est produit par le diviseur 92, le circuit de complément à un 93 et le bit de retenue de l'additionneur 94) dans l'additionneur 94 Ce signal est alors appliqué à l'additionneur 58. L'additionneur 58 produira un signal de sortie pouvant être soit positif ou négatif, selon les grandeurs relatives des sommes (C+D) et (E+F) Par exemple, si la somme (C+D) est égale à la somme (E+F), alors la sortie de l'additionneur 58 est: (-7/64) (C+D) + ( 3/64) (E+F) = (-4/64) (C-D) = (-4/64) (E+F) car (-7/64) (C+D) a une valeur négative plus importante que la valeur positive de ( 3/64)(E+F). Comme second exemple, on suppose que (E+F) représente trois fois la grandeur de (C+D) La sortie de l'additionneur 58 est alors égale à (-7/64) (C+D)+ 3 ( 3/64) (C+D) ( 2/64) (C+D) ce qui est une valeur positive. Comme le signe du signal à la sortie de l'addi- tionneur 58 dépend de la grandeur de la donnée d'entrée et par conséquent est indéterminé, l'additionneur 58 fonctionne en utilisant des nombres de complément à deux à décalage pour garantir contre des dépassements négatifs et des enroulements résultantsdu système, pouvant se produire avec des nombres binaires Les circuits de transformation de complément à deux à décalage 80 et 90 sont par conséquent couplés en avant de l'additionneur 58 dans les deux trajets de signaux conduisant à cette addi- tionneur Les circuits de transformation 80 et 90 sont illustrés comme étant couplés en avant des additionneurs 87 et 94, qui accomplissent également une soustraction, mais ils ne sont pas nécessaires pour ces additionneurs, parce que les signes des signaux de sortie sont déterminés. Cela est dû au fait que les deux trajets de signaux vers les additionneurs proviennent d'un mot de donnée commlnn, et qu'une valeur de moindre grandeur est toujours soustraite d'une valeur de plus forte grandeur L'additionneur 87, par exemple, accomplit toujours la fonction ( 1/8) (c+D) ( 1/64) (c+D) o le diminuande ( 1/8)(C+D) est toujours supérieur au diminuteur ( 1/64)(C+D) De même, l'additionneur 94 produit toujours un terme égal à ( 1/16) (E+F) ( 1/64) (E+F) o le diminuande ( 1/16)(E+F) est toujours supérieur au diminuteur ( 1/64) (E+F) Un complément à deux à décalage est par conséquent inutile pour ces additionneurs, mais on peut l'utiliser si on le souhaite pour placer les mots de donnée à la forme requise pour un fonctionnement correct de l'additionneur 58. Il n'est pas souhaitable d'utiliser des nombres de complément à deux à décalage dans tout le filtre de la figure 9, cependant Par exemple, chacun des additionneurs , 72 et 74 ajoute deux nombres à 8 bits La somme résul- tante doit être un nombre à 9 bits, pour empêcher un dépassement positif quand les deux mots additionnés sont à leur valeur maximum ou près de celle-ci Cela est vrai que les mots soient des mots à complément à deux à décalage ou des mots binaires Quand les mots sont sous forme de complément à deux à décalage, les mots d'entrée de l'additionneur peuvent être étendus par reproduction du bit le plus important (MSB) à 9 bits, car l'addition d'un complément à deux à décalage nécessite que les longueurs des mots d'entrée soient égales ou supérieures à la longueur du mot de sortie Cela nécessitera que les additionneurs 70, 72 et 74 soient capables d'accepter des mots d'entrée de 9 bits Cependant, les additionneurs sont conventionnellement disponibles à des multiples de 4 bits. Un additionneur typique, tel que ceux utilisés dans cet exemple, acceptera deux mots d'entrée de 8 bits et produira 9 bits de sortie, comprenant un bit de retenue comme MSB Ainsi, les additionneurs 70, 72 et 74 peuvent être des additionneurs à 8 bits conventionnels fonctionnant avec des nombres binaires droits, et ajouteront deux mots d'entrée de 8 bits pour produire un mot de sortie de 9 bits. Le neuvième bit est dérivé de la sortie de "retenue" couramment disponible de chaque additionneur L'utilisation de mots de donnée binaires droits au lieu des mots à complément à deux à décalage donne par conséquent une économie de matériel dans les additionneurs 70, 72 et 74. Une économie semblable de matériel peut être obtenue en faisant fonctionner l'additionneur 54 avec des nombres binaires droits au lieu des nombres à complément à deux à décalage La sortie de l'additionneur 56 est par conséquent reconvertie en notation binaire par le conver- tisseur binaire 96, et l'additionneur 56 additionne par conséquent deux mots binaires pour produire un mot de sortie à 8 bits Quand ce mot de sortie à 8 bits est ajouté au mot K/2 à 7 bits dans l'additionneur 54, un mot de sortie à 9 bits est nécessaire pour empêcher des débordements de cet additionneur L'utilisation de données binaires dans l'additionneur 54 supprime par conséquent la nécessité d'étendre l'additionneur 54 pour accepter des mots d'entrée de 9 bits, ce qui serait nécessaire si l'additionneur 54 fonctionnait avec des mots à complément à deux à décalage. L'additionneur 56 de ce mode de réalisation doit fonctionner en utilisant des nombres de complément à deux à décalage pour empêcher des débordements de sa sortie à 9 bits Cela est dû au fait que la sortie de l'additionneur 58 est sous forme OTC, avec des mots de donnée centrés sur le milieu d'un système de mot à 7 bits Si la sortie de l'additionneur 58 est convertie en une forme binaire, la valeur minimum de tout mot de sortie sera supérieure au niveau de référence zéro du système de numérotation binaire, ce qui force les mots à avoir des grandeurs absolues plus grande que ce qui est nécessaire Quand on l'ajoute à la sortie binaire de l'additionneur 83, le mot de sortie est soumis à un débordement dans un système de numérotation à 9 bits, ce qui peut provoquer des enroulementb dans un système à 8 bits Ces débordements sont empldiés en convertissant la sortie de l'additionneur 83 en forme de complément à deux à décalage, garantissant que la sortie de l'additionneur 56 ne dépassera pas des mots de 8 bits de long. L'agencement de la figure 9 est représenté schématiquement sur les figures 10 a et 10 b Sur la figure a, les mots de donnée à 8 bits C et D sont appliqués à l'additionneur 72, qui produit un mot de somme à 9 bits (C+D) aux sorties O, o t co est le bit de sortie ou de retenue Le mot de somme est divisé par huit en appliquant seulement les six bits les plus importants 23 zco aux entrées les moins importantes a -a 5 de l'additionneur 87 Le MSB co est inversé par l'inverseur Co pour convertir le mot en notation de complément à deux à décalage. Le mot de somme (C+D) est divisé par soixante-quatre en n'appliquant que les trois bits les plus importants ú 6 co à l'entrée des bits les moins importants b 0-b 2 de l'additionneur 87 Le mot d'entrée bo-b 2 à l'addi- tionneur 87 est converti en forme de complément à deux à décalage et son complément à un est pris pour soustraction en inversant les bits 6 et 27 par les inverseurs 86 et 86 ' et en n'inversantpas le MSB Z co ' Le MSB, co ' est reproduit dans les entrées b 3, b 4 et b 5 de l'additionneur 87 pour une addition appropriée à complément à deux à décalage Un " 1 " logique est appliqué à l'entrée de retenue CI de l'additionneur pour convertir le mot complété à un en un mot complété à deux L'additionneur 87 accomplit ainsi la fonction de ( 1/8)(C+D)-( 1/64)(C+D) qui produit un mot de sortie sous la forme de ( 7/64)(C+D). Ce mot de sortie est confiné aux six bits de sortie les plus bas Z O 5 de l'additionneur 87 parce que 7/64 représente moins que unhuitième du mot de 9 bits (C+D). L'additionneur 74 fonctionne comme l'additionneur- 72 pour additionner des mots de 8 bits E et F ce qui produit un mot de somme à 9 bits (E+F) Les cinq bits les plus importants du mot de somme (E+ F) sont appliqués aux entrées a 0-a 4 de l'additionneur 94, avec le MSB inversé par l'inverseur 90, pour produire ( 1/16)(E/F) sous forme de complément à deux à décalage Les trois bits les plus importants du mot (E+ F) sont également appliqués à l'additionneur 94 pour produire un mot ayant la forme de ( 1/64)(E+F) Ce mot est soustrait de ( 1/16)(E+F) dans l'additionneur 94 en le complêmeta$tà deux par inversion des bits Z 6 et Z 7 par les inverseurs 93 et 93 ' et introduction d'un " 1 " logique à l'entrée CI de l'addi- tionneur 94 Le MSB Z 10 n'est pas inversé, donc le mot complété à deux est sous forme de complément à deux à décalage Le MSB appliqué à l'entrée b 2 de l'additionneur 94 est reproduit dans les entrées d'ordre supérieur b 3 et b 4 pour un bon décalage de l'addition de complément à deux L'additionneur 94 accomplit la fonction de ( 1/16)(E+F)-( 1/64)(E+F), ce qui produit un mot de sortie sous la forme ( 3/64)(E+F) Ce mot de sortie est contenu dans les cinq bits de sortie les plus bas ZO 14 de l'additionneur 94, car 3/64 représente moins que un seizième du mot de 9 bits (E+F). L'additionneur 58 est alors utilisé pour soustraire ( 7/64)(C+D) de ( 3/64)(E+F), ce qui produit le signe moins pour le terme de fonction de pondération (-7/64) Le complément à deux du mot à la sortie de l'additionneur 87 est pris par les inverseurs 88 et le bit d'entrée logique " 1 " est appliqué à l'entrée CI de l'additionneur 58 Le MSB est reproduit dans l'entrée a 6 de l'additionneur 58. Le mot de sortie de l'additionneur 94 est appliqué aux entrées "b" de l'additionneur 58, avec le MSB reproduit dans les entrées b 5 et b 6 L'additionneur 58 produit un mot de sortie ayant la forme (-7/64)(C+D) + ( 3/64)(E+F). Ce mot de sortie est contenu dans sept bits de sortie Z O 6 parce que c'est la somme de 1 7/64 + 1 3/64 d'un mot à 9 bits, ce qui est égal à 10/64 d'un mot à 9 bits Comme | 10/64 | représente moins d'un quart, le mot ne dépassera jamais 7 bits Ce mot de sortie est appliqué aux entrées "b" de l'additionneur 56, que l'on peut voir sur la figure 1 Ob. Sur la figure 10 b, l'additionneur 70 additionne les mots A et B pour produire le mot de somme (A+B) Les sept bits les plus importants de ce mot de somme sont appliqués aux entrées a 0-a 6 de l'additionneur 83, pour former ( 1/4)(A+B) à ces entrées De même, les cinq bits les plus importants du mot de somme (A+B) sont appliqués aux entrées bo 0-b 4 de l'additionneur 83, pour former ( 1/16)(A+B) aux entrées "b" Comme cette addition est sous forme binaire droite et non pas sous forme de complé- ment à deux à décalage, les zéros sont insérés dans les bits les plus importants (a 7; b 5, b 6, b 7) Ces deux mots binaires sont ajoutés pour produire un mot de sortie à 8 bits de forme( 5/16)(A+B) Ce mot de sortie est converti à une forme à complément à deux à décalage en inversant le MSB ' 7 par l'inverseur 89 Le mot converti est alors ajouté au mot binaire à la sortie de l'additionneur 58 dans l'additionneur 56 pour produire un mot de sortie à 8 bits dénoté "somme cosinusoidale" Ce mot est contenu en huit bits car c'est la somme de 15/161 + 1 7/64 1 + 13/64 | = 130/641 d'un mot à 9 bits Comme 30/64 représente moins que un demi, le mot de somme cosinusoldale est contenu dans huit bits, ce qui est la moitié d'un mot à 9 bits. Le mot de somme cosinusoldale à 8 bits est converti en forme binaire en inversant le MSB 7 de l'additionneur 56 par l'inverseur 96 Le mot binaire est alors ajouté à ( 1/2)K dans l'additionneur 54 en appliquant le mot de somme cosinusoldale aux entrées a a 7 de l'additionneur puis les sept bits les plus importants du mot K aux entrées bo-b 7 de l'additionneur Le mot de sortie résultant y(n) est contenu dans les neuf bits parce que le mot de somme cosinusoldale peut avoir une grandeur maximum d'un quart d'un système de mot de 9 bits, ce qui est le point médian d'un mot de 8 bits (et le centre d'un mot de 8 bits à complément à deux à décalage), plus la moitié de sa grandeur maximum de l 30/64 |, ou 116/64 1 + ( 1/2) 30/641 = 131/64 1 Le mot K à 8 bits est divisé par deux et ainsi peut avoir une grandeur maximum de 1/4 d'une gamme de nombres à 9 bits La grandeur maximum du mot de sortie y(n) est ainsi égale à 31/64 l + 16/64 1 = 1 47/641 d'une gamme de nombres à 9 bits Comme 47/64 représente plus qu'un demi, il faut neuf bits pour le mot de sortie y(n). La figure 11 montre, sous forme de schéma-bloc, un autre mode de réalisation du filtre FIR de la figure 8. Dans ce mode de réalisation, les valeurs de fonction de pondération se composent d'une addition de puissances inverses de deux ( 1/2, 1/4, 1/8; 1/16, 1/32; 1/64), comme on l'a fait dans l'agencement de la figure 9 Les valeurs des fonctions de pondération sont alors groupées en un ensemble de valeurs positives et un ensemble de valeurs négatives Les valeurs positives sont toutes additionnées ensemble et les valeurs négatives sont toutes additionnées ensemble, les deux additions pouvant être faites en notation binaire Les deux sommes sont alors converties en forme de complément à deux à décalage, et la somme des valeurs négatives est soustraite de la somme des valeurs positives pour produire le signal à la sortie du filtre. Sur la figure 11, comme dans l'agencement de la figure 9, les additionneurs 70, 72 et 74 reçoivent les signaux A et B, les signaux C et D et les signaux E et F respectivement, sous forme binaire Le signal de sortie y(n) a de nouveau la forme y(n) = K + 5 (A+B) i(C+D) + i(E+F) Cette expression peut,encore être décomposée en puissance inverse de deux fonctions * y(n) = + (A+B) + 1 (A+B) l(C+D) +;(C+D) + 1 (E+F) - 1-(E+F) En réarrangeant ces termes en groupes de valeurs positives et négatives, on obtient y(n) = L K + (A(A+B) + (A+B) + ^(C+D) + (E+F) l - l(C+D) + 1 (E+F)l ce qui est la soustraction produite par l'additionneur final dans le filtre En configurant le filtre de cette façon, une conversion en complément à deux à décalage est nécessaire uniquement aux entrées de l'additionneur final, qui accomplit la seule soustraction dans le filtre. Dans le mode de réalisation de la figure 11, les diviseurs 81 et 82 et l'additionneur 83 reçoivent le mot de somme (A+B) pour produire un signal de sortie de forme ( 5/16)(A+B), comme cela a été fait dans l'agencement de la figure 9 Le mot de somme (C+D) est de nouveau divisé par huit et soixante-quatre par les diviseurs 84 et 85 respectivement et le mot de somme (E+F) est de nouveau divisé par seize et soixante-quatre par le diviseurs 91 et 92 respectivement. Comme les diviseurs 84 et 92 produisent des termes négatifs dans le signal final de sortie, leurs sorties sont ajoutées par tout additionneur 116 afin de produire une sortie ayant la forme ( 1/8)(C+D) + ( 1/64)(E+F) Les termes positifs produits par les diviseurs 85 et 81 sont additionnés par un additionneur 114 pour produire une sortie de la forme ( 1/64)(C+D) + ( 1/16)(E+F) La sortie de l'additionneur 114 est couplée à une entrée d'un additionneur 112, o le terme positif ( 5/16)(A+B) est ajouté au mot de sortie de l'additionneur 114 La sortie de l'additionneur 112 est couplée à une entrée d'un additionneur 110, o le mot de somme est combiné au terme K/2 La sortie de l'additionneur contient tous les termes positifs du filtre, et elle est égale à K + I 1 (A+B) + ^-(C+D) +1-(E+F) La sortie de l'additionneur 116, contenant la somme des termes négatifs du filtre, est alors soustraite de la somme des termes positifs dans l'additionneur 100. Les sorties des additionneurs 110 et 116 sont converties en forme de complément à deux à décalage par les circuits 102 et 104, respectivement Le complément à un de la sortie du circuit 104 est alors pris par l'inverseur 106 et est appliqué à l'additionneur 100 en même temps qu'un " 1 " de retenue pour prendre le complément à deux de la sortie du circuit 104 La sortie du circuit 102 est également couplée à une entrée de l'additionneur 100, qui produit le signal de sortie y(n) en forme de complément à deux à décalage n'utilisant qu'une seule étape finale de soustraction. Les figures 12 a, 12 b et 12 c montrent schématiquement l'agencement de la figure 11 Sur la figure 12 a, des mots de 8 bits C et D sont ajoutés dans l'additionneur 72 pour produire un mot de somme à 9 bits (C+D) Les six bits les plus importants du mot de somme (C+D) sont appliqués aux entrées des six bits les moins importants "a" de l'addi- tionneur 116 pour effectivement appliquer ( 1/8)(C+D) à l'additionneur 116 Les trois bits les plus importants du mot de somme (C+D) sont appliqués aux trois entrées des bits les moins importants "a" de l'additionneur 114, appliquant effectivement ( 1/64)(C+D) à l'additionneur 114. L'additionneur 74 additionne les mots de 8 bits E et F pour produire un mot de somme à 9 bits (E+F) Les trois bits les plus importants du mot de somme (E+F) sont appliqués aux trois entrées des bits les moins importants ",b" de l'additionneur 116, qui produit un mot d'entrée de la forme ( 1/64)(E+F) L'additionneur 116 produit ainsi un mot de sortie à 7 bits de forme t ( 1/8)(C+D) + ( 1/64)(E+F)3 Les cinq bits les plus importants du mot de somme (E+F) sont appliqués aux cinq entrées des bits les moins importants "b" de l'additionneur 114 L'additionneur 114 produit un mot de sortie à 6 bits de forme ( 1/64)(C+D) + ( 1/16)(E+F). Sur la figure 12 b, les additionneurs 70 et 83 sont couplés de la même façon que cela est représenté sur la figure 10 b pour produire un mot de sortie à 8 bits aux sorties de l'additionneur 83 de forme ( 5/16)(A+B) Les sorties de l'additionneur 83 sont couplées aux entrées "a" de l'additionneur 112 et les sorties de l'addtionneur 114 sont couplées aux six entrées des bits les moins importants "b" de l'additionneur 112 L'additionneur 112 produit un mot de sortie à 8 bits de la forme ( 5/16) (A+B) + ( 1/64)(C+D) + ( 1/16)(E+F). Sur la figure 12 c, l'additionneur 110 reçoit le mot de sortie à 8 bits de l'additionneur 112 à ses entrées "a", et les sept bits les plus importants du mot K aux entrées bo-b 7 L'additionneur 110 produit un mot de sortie à 9 bits qui est la somme des fonctions positives du filtre et qui a la forme K/2 + ( 5/16)(A+B) + ( 1/64)(C+D) + ( 1/16)(E+F) Le bit le plus-important de ce mot à 9 bits, L co de l'additionneur 110, est inversé par l'inverseur 102 pour convertir le mot en forme de complément à deux à décalage La sortie de l'inverseur 102 est couplée à l'entrée a 8 de l'additionneur à 9 bits 100, et les sorties 2 O z 7 de l'additionneur 110 sont couplées aux entrées ao-a de l'additionneur 100, respectivement. Les sorties Z 0-E 5 de l'additionneur 116 sont couplées aux entrées des inverseurs indiqués en 106, dont les sorties sont couplées aux entrées b 0-b 5 de l'addi- tionneur 100 Le bit le plus important ú 6 de la sortie de l'additionneur 116 est appliqué directement à l'entrée b 6 de l'additionneur 100 de façon que les entrées "b" de l'additionneur 100 reçoivent une forme de complément à un de la sortie de l'additionneur 116 en notation de complément à deux à décalage Le MSB 6 est également reproduit dans les entrées b 7 et b 8 de l'additionneur 100 car l'addition est accomplie dans le système de complément à deux à décalage Un " 1 " logique est appliqué à l'entrée de retenue de l'additionneur 100 pour prendre le complément à deux de la sortie complétée à un de l'additionneur 116 pour une soustraction L'additionneur 100 produira alors un mot de sortie, y(n) ayant la forme souhaitée qui suit K/2 + ( 5/16)(A+B) + ( 1/64)(C+D) + ( 1/16)(E+F) l - L ( 1/8)(c+D) + ( 1/64)(E+F) l = K/2 + ( 5/16)(A+B) + ( 7/64)(C+D) + ( 3/64)(E+F) L'agencement des figures 12 a, 12 b et 12 c o les termes positifs et négatifs sont additionnés séparément dans le sens positif et o les deux sommes résultantes sont soustraites, utilise neuf additionneurs et sept inverseurs, en comparaison à l'utilisation des neuf additionneurs et des quatorze inverseurs de l'agencement des figures 10 a et lob. Si on le souhaite, l'additionneur à 9 bits 100 de la figure 12 c peut être remplacé par un additionneur conventionnel à 8 bits en tronquant ou en arrondissant ses deux mots d'entrée à 8 bits. Les agencements de filtrage FIR des figures 8 à 12 produiront une caractéristique de réponse représentée sur la figure 13 avec un registre à décalage 50 ordonné à environ 14,3 M Hz La réponse caractéristique présente des points à six d B à environ 1,8 et 5,3 M Hz, ce qui est unecaractéristique souhaitable pour un filtre passe-bas de luminance ou de détail vertical dans un téléviseur dans le système NTSC La réponse caractéristique peut être simple- ment inversée pour produire une réponse souhaitable pour un filtre à bande passante de chrominance NTSC, en combinant, par soustraction, le terme de la somme cosinusoidale au terme K/2 Cela est accompli en soustrayant la sortie de l'additionneur 56 du terme K/2 dans l'additionneur 54 des figures 8, 9 ou l Ob en utilisant le complément à deux du terme de la somme cosinusoidale à la forme de complément à deux à décalage comme on l'a décrit ci-dessus. R E V E N D-I C A T I 0 N S 1. Dispositif pour accomplir une soustraction binaire d'un premier et d'un second nombre binaire, caractérisé par un filtre numérique ayant: un premier moyen ( 90) pour prendre le complément à deux à décalage dudit premier nombre binaire; un second moyen ( 80, 88, CI= 1) pour prendre le complément à deux à décalage et le complément à deux dudit second nombre binaire; et un troisième moyen ( 58) pour ajouter ledit premier nombre binaire dont le complément à deux à décalage est pris et ledit second nombre binaire dont le complément à deux à décalage est pris et dont le complément à deux est pris. 2. Dispositif selon la revendication 1, caractérisé en ce que le second moyen précité comprend: un moyen ( 80) pour prendre le complément à deux à décalage du second nombre binaire; et un moyen ( 88, CI= 1) pour prendre le complément à deux du second nombre binaire dont le complément à deux à décalage est pris. 3. Dispositif selon la revendication 1, caractérisé en ce que le second moyen précité comprend un moyen pour prendre le complément à deux du second nombre binaire; et un moyen pour prendre le complément à deux à décalage du second nombre binaire dont le complément à deux est pris. 4. Dispositif selon la revendication 1, caractérisé en ce que le second moyen précité comprend un moyen d'inversion ( 88) pour inverser tous les bits du second nombre binaire à l'exception du bit le plus important; et un moyen (CI= 1) pour ajouter un à la sortie du moyen d'inversion. 5. Dispositif selon la revendication 1, caractérisé en ce que le filtre numérique précité traite un signal binaire (x(n)) et représente des nombres négatifs sous format de complément à deux, les premier et second nombres binaires sont dérivés du signal binaire; le filtre numérique comprend un moyen ( 50) pour produire des répliques retardées du signal binaire en un certain nombre (E,C,A,K,B, D,F) de prise de sortie et un réseau d'échelonnage ( 52, 54, 56, 58, 61, 62, 63, 64, 65, 66, 70, 72, 74) relié auxdites prises de sortie pour pondérer et combiner lesdits signaux binaires retardés, ledit réseau d'échelonnage comprenant au moins un sous-cricuit ( 58, 72, 74, 80, 84, 85, 86, 87, 88, , 91, 92, 93, 94) connecté entre deux (C, D; E, F) desdites prises de sortie et une borne de sortie, ledit premier ( 90) et/ou second ( 80, 88, CI= 1) moyen comprenant un moyen de pondération de signaux ( 91, 92, 93, 94; 84; , 86, 87), et en ce que le sous-circuit comprend: lesdits premier, second et troisième ( 58) moyens reliés pour traiter les signaux appliqués audit sous-circuit, afin de produire à ladite borne de sortie, une manifestation dont le complément à deux à décalage est pris, additionnée et pondérée des signaux disponibles auxdites prises de sortie. 6. Dispositif selon la revendication 5, caractérisé en ce que le sous- circuit précité comprend un certain nombre de circuits de fonction de pondération ( 81, 82, 83; 84, 85, 86,87; 91, 92, 93, 94) ayant des entrées couplées à des prises de sortie respectives (A,B; C,D; E,F) pour produire des signaux binaires pondérés; le troisième moyen comprenant un certain nombre d'additionneurs ( 54, 56, 70, 83, 72, 74, 58, 87, 94) reliés pour combiner par addition et par soustraction les signaux pondérés afin de produire un signal numérique filtré de sortie (y(n)), lesdits additionneurs combinant par addition ( 54, 70, 72, 74, 83) étant chacun sensible à deux desdits signaux pondérés sous forme binaire pour produire des signaux de somme numérique sous forme binaire, et lesdits additionneurs combinant en soustraction ( 87, 94, 58) étant chacun sensible à deux desdits signaux pondérés, dont un est sous forme de complément à deux, pour produire des signaux numériques de différence et les premiers moyens ( 90, 91, 92, 93, 94) sont couplés dans les trajets de signaux en série avec les entrées de chacun des additionneurs combinant par sous- traction, pour convertir les signaux pondérés qui sont appliqués en forme de complément à deux à décalage; ainsi les additions numériques sont accomplies en sous forme binaire et les soustractions numériques sont accomplies sous forme de complément à deux à décalage. 7. Dispositif selon la revendication 5, caractérisé en ce que le souscircuit comprend un premier additionneur ( 72) ayant des première et seconde entrées reliées à des prises de sortie différentes (C, D), et une sortie o est produit un premier signal de somme binaire; un premier moyen de pondération ( 84, 85, 86, 87) ayant une entrée et une sortie, et couplé à la sortie du premier additionneur pour pondérer le premier signal de somme binaire par un facteur donné de pondération; le second moyen ( 80, 88, CI= 1) étant relié au premier moyen de pondération pour convertir le premier signal de somme binaire pondéré en forme de complément à deux à décalage et pour prendre le complément à deux dudit premier signal de somme pondéré dont le complément à deux à décalage est pris; un second additionneur ( 74) ayant des première et seconde entrées reliées à des prises différentes (E,F) parmi les prises de sortie, et une sortie o est produit un second signal de somme binaire; un second moyen de pondération ( 91, 92, 93, 94) relié à la sortie du second additionneur pour pondérer le second signal de somme binaire par un facteur donné de pondération, le premier moyen ( 90) étant relié au second moyen de pondération pour convertir le second signal de somme binaire pondéré en forme de complément à deux à décalage, et le troisième moyen comprenant un troisième additionneur ( 58) ayant des entrées couplées pour recevoir le premier signal pondéré de somme dont le complément à deux à décalage est pris et dont le complément à deux est pris, et le second signal pondéré de somme dont le complément à deux à décalage est pris, et une sortie o est produit un signal de différence. 8. Dispositif selon la revendication 5, caractérisé en ce que le réseau d'échelonnage comprend un premier trajet de signaux ayant une entrée couplée à une première (A) des prises de sortie et une sortie o est produit un premier signal numérique pondéré sous forme binaire, comprenant un premier circuit de fonction de- pondération ( 81) pour pondérer les signaux numériques appliqués, un second trajet de signaux ayant une entrée couplée à une seconde (B) des prises de sortie et une sortie o est produit un second signal numérique pondéré sous forme binaire, comprenant un second circuit de fonction de pondération ( 82) pour pondérer les signaux numériques appliqués, et un premier additionneur ( 83) ayant une première entrée couplée à la sortie du premier trajet de signaux, une seconde entrée couplée à la sortie du second trajet de signaux et une sortie o est produit un signal numérique sous forme binaire représentant la somme des premier et second signaux numériques pondérés; et le sous-circuit comprend un troisième trajet de signaux ayant une entrée couplée à une troisième (C) des prises de sortie et une sortie o est produit un troisième signal numérique pondéré sous forme de complément à deux à décalage, comprenant un troisième circuit de fonction de pondération ( 84) pour pondérer les signaux numériques appliqués, ledit premier moyen ( 80) comprenant un moyen 11214 pour convertir les signaux numériques dans ledit troisième trajet en forme de complément à deux à décalage, un quatrième trajet de signaux ayant une entrée couplée à une quatrième (D) des prises de sortie et une sortie o est produit un quatrième signal numérique pondéré sous forme de complément à deux à décalage, comprenant un quatrième circuit de fonction de pondération ( 85) pour pondérer les signaux numériques appliqués, et le second moyen ( 80) comprend un moyen pour convertir les signaux numériques dans le quatrième trajet en forme de complément à deux à décalage et ( 86, CI= 1) produisant une version complétée à deux du quatrième signal numérique pondéré, ledit troisième moyen comprenant un additionneur ( 87) ayant une première entrée reliée à la sortie du troisième trajet de signaux, une seconde entrée couplée pour recevoir la version complétée à deux du quatrième signal numérique pondéré et une sortie o est produit un signal numérique représentant la différence entre les troisième et quatrième signaux numériques pondérés. 9 Dispositif selon la revendication 5, caractérisé en ce que: le souscircuit comprend un certain nombre de trajets de signaux respectivement couplés à des prises de sortie pour produire des signaux binaires retardés pondérés, un premier réseau d'échelonnage d Vadditionneurs ( 70, 72, 74, 83, 110, 112) relié à une première quantité de trajets de signaux et ayant une sortie o est produite une première somme de signaux binaires retardés pondérés, un second réseau d'échelonnage d'additionneurs ( 116) relié à une seconde quantité de trajets de signaux, et ayant une sortie o est produite une seconde somme de signaux binaires retardés et pondérés, le premier moyen ( 102) comprenant un moyen pour convertir la première somme en forme de complément à deux à décalage, le second moyen ( 104, 106, CI= 1) comprenant un moyen pour convertir la seconde somme en forme de complément à deux à décalage et produire une réplique o le complément à deux est pris de la seconde sous forme de complément à deux à décalage, et le troisième moyen ( 100) comprenant un additionneur ayant une première entrée couplée pour recevoir la première somme sous forme de complément à deux à décalage et une seconde entrée couplée pour recevoir la seconde somme dont le complément à deux est pris, sous forme de complément à deux à décalage, et une sortie o est produit uin signal numérique filtré (y(n)). 10. Dispositif selon la revendication 7, caractérisé en ce que le réseau d'échelonnage comprend un troisième moyen de pondération ( 52) ayant une sortie et une entrée couplées à l'une des prises de sortie (K) pour pondérer le signal binaire qui y est produit; un moyen ( 96) couplé à la sortie du troisième additionneur ( 58) pour convertir les signaux numériques reçus en forme binaire; et un quatrième additionneur ( 54) ayant deux entrées couplées à la sortie du troisième moyen de pondération et le moyen couplé à la sortie du troisième additionneur pour produire un signal de somme de sortie (y(n)). 11. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que les circuits de fonction de pondération ( 52; 81, 82, 83; 84, 85, 86, 87; 91, 92, 93, 94) pondèrent les signaux numériques appliqués par des fonctions de pondération égales à des multiples de puissances négatives de deux. 12. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen pour prendre le complément à deux ( 86, 87, CI= 1; 93, 94, CI= 1; 58, 88, CI= 1) comprend un moyen (CI= 1) pour appliquer un "un" logique comme bit de retenue à un additionneur ( 87, 94, 58) relié à la sortie dudit moyen prenant le complément à deux 13. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen pour prendre le complément à deux à décalage ( 80, 90, 89) comprend un inverseur couplé pour inverser le bit le plus important d'un signal numérique dont le complément à deux à décalage doit être pris. 14. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen pour prendre le complément à deux à décalagee et le moyen pour prendre le complément à deux ( 80, 86, 87, CI= 1; 90, 93, 94, CI= 1) couplés en série comprennent un certain nombre d'inverseurs ( 86, 93) couplés pour inverser tous les bits à l'exception du bit le plus important d'un signal numérique dont le complément à deux à décalage doit être pris et dont le complément à deux doit être pris et un moyen (CI= 1) pour appliquer un "un" logique comme bit de retenue à un additionneur couplé à la sortie des inverseurs et le bit le plus important.