FR 2502429 A1 19820924 FR 8204743 A 19820319 TECHNIQUE DE CORRECTION D'ERREURS A PROBABILITE MAXIMALE La présente invention concerne une méthode ou technique de corec- tion d'erreurs pour réduire les bits erronés dans un système de communica- tion numérique. Elle concerne, en particulier, un système utilisant une distribution de probabilité maximale de correction d'erreurs. Dans les systèmes de communication numérique récents, une méthode ou technique de correction d'erreurs est généralement introduite pour améliorer la qualité de la communication. On connaît plusieurs techniques de correction d'erreurs et, parmi celles-ci, la technique de correction d'erreurs qui comporte un codage convolutionnel et un décodage à distri- bution de probabilité maximale est tout-à-fait prometteuse. Conformément à la technique de décodage à probabilité maximale, le côté récepteur d'une ligne de communication calcule une probabilité (qui correspond à la possibilité que chaque symbole ait été envoyé du côté émetteur) et ceci pour tous les symboles possibles transmis à l'extrémité émettrice en fonction des symboles actuellement reçus à l'extrémité ré- ceptrice. Ainsi, l'extrémité réceptrice détermine ou présume quel est le symbole qui a la probabilité maximale en tant que code qu'il est possible de transmettre de l'extrémité émettrice. En particulier, le décodage à probabilité maximale à décision douce et progressive dans lequel le côté récepteur attribue une probabilité précise à chaque symbole O ou I puis attribue une probabilité globale pour une série de symboles décodés est très efficace pour corriger les erreurs de transmission. Cependant, quand la longueur de la séquence de signaux binaires à transmettre est grande, le nombre de configurations de données possibles dont le côté récepteur doit calculer la probabilité s'accroit rapidement, en fait exponentiellement,et la capacité de la circuiterie de l'ensemble décodeur dépasse toute limite pratique. La technique de décodage de Viterbi est connue et est utilisée en vue de résoudre le problème précédent. Conformément au circuit de décodage de Viterbi, les calculs non nécessaires pour obtenir la proba- bilité sont évités et on utilise un algorithme pour obtenir effectivement le décodage à probabilité maximale. La circuiterie pour la technique de décodage de Viterbi a été réalisée en vue du codage convolutionnel -2- et du décodage à probabilité maximale pour un code avec un rapport de codage faible et pour une longueur de contrainte faible. Le rapport de codage est défini comme le rapport du nombre de bits d'entrée par le nombre de bits de sortie du codeur. Par exemple, le rapport de codage est 1/2 quand le nombre de bits de sortie est 2 pour chaque bit d'entrée. La différence entre le nombre de bits de sortie et le nombre de bits d'entrée correspond aux bits de redondance de la sé- quence de signaux codés. Quand le rapport de codage est grand ou est voisin de l'unité (par exemple 7/8) la redondance du signal codé est faible et la capacité de correction d'erreurs est faible. Le rapport de codage est défini dans l'ouvrage "Principles of Digital Commuftication and Coding" par Andrew J. VITERBI et Jim K. OMURA, MacGraw HillBook Company, page 229. La longueur de contrainte d'un code est définie comme étant la longueur du signal d'entrée pour l'élaboration de chaque bit codé de sortie. Elle est définie à la même page du même ouvrage. Il est connu que la quantité d'éléments de circuiterie nécessaire pour un décodeur de Viterbi pour décoder une séquence de signaux codés avec le rapport de codage k0/n0 et la longueur de contrainte de code K est proportionnelle à la valeur S qui est définie par l'équation suivante (voir VITERBI "Decoding for Satellite and Space Communications" par J.A. HELLER and I.M. JACOBS dans IEEE Trans. Commun. Technol., Vol. COM-19, pages 835-847, Octobre 1971). k0 (K-1) S = 2 (1) L'équation (1) montre que la quantité d'éléments de circuiterie croît en fonction exponentielle de la cadence de codage k0/n. et de la longueur de contrainte de code K. La principale raison de ceci réside dans le fait que le nombre d'états internes et le nombre de calculs né- cessaires croissent quand le rapport de codage et/ou la longueur de contrainte de code augmente. Ainsi, une circuiterie de décodage pour un code ayant un rapport de codage plus grand que 3/4 s'est révélée de réalisation impossible. - 3- Par ailleurs, une technique de correction d'erreurs améliorée avec faible redondance et grande capacité de correction d'erreurs est fort désirable pour l'utilisation effective d'une ligne de communication limitée en bande passante. L'objet de la présente invention est de surmonter les désavantages et les limitations des techniques antérieures de correction d'erreurs en procurant une technique de correction d'erreurs nouvelle et améliorée. Un autre objet de la présente invention est de mettre au point une technique de correction d'erreurs ayant une forte capacité de correction d'erreurs avec une petite quantité d'éléments de circuiterie. Les objets qui précèdent et d'autres encore sont atteints grâce à une technique de correction d'erreurs ayant un circuit codeur convo- lutionnel afin de réaliser un codage à convolution des données entrantes avec une certaine redondance, des moyens pour effacer certains symboles à la sortie du circuit codeur à convolution pour accroître le rapport de codage aux alentours de l'unité, des moyens pour insérer des symboles muets ou factices à chaque position de bit de la séquence de données reçues o un symbole a été effacé à l'extrémité émettrice, des moyens d'attribuer une valeur fixe prédéterminée de probabilité au symbole factice inséré et un circuit décodeur à probabilité maximale pour décoder la séquence des données reçues comprenant lesdits symboles. Dans une technique de décodage à probabilité maximale, une valeur de probabilité pour les symboles transmis de l'extrémité émettrice est calculée dans la méthode de décodage elle- même et la valeur de probabilité des symboles factices insérés du côté récepteur est une valeur fixe et prédéterminée. Les objets qui précèdent ainsi que d'autres, les caractéristiques et les avantages de la présente invention seront mieux compris et appréciés à la lecture de la description qui suit et à l'examen des dessins annexés dans lesquels: - la Fig. I présente un diagramme de conception d'un système de communication utilisant la méthode de correction d'erreurs à probabilité maximale de la présente invention; -4- - la Fig. 2 représente la courbe (a) du gain de codage pour les codes convolutionnels (n-1)/n dans le cas d'un pourcentage de bits erronés de 10-6 et d'une décision de décodage progressive à huit niveaux basée sur la technique de correction d'erreurs de l'invention, dans lesquels codes, le rapport de codage est 1/2 et la longueur de contrainte de code est 7; la Fig. 2 représente aussi -la courbe (b) du gain de codage des codes auto-orthogonaux à double correction d'erreurs; - la Fig. 3 est un diagramme de blocs d'un codeur conforme à la présente invention; - la Fig. 4 est un diagramme des temps des signaux d'horloge pour commander le dispositif de la Fig. 3 dans le cas d'un rapport de codage de 7/8; et - la Fig. 5 est un diagramme de blocs du décodeur conforme à l'in- vention. La Fig. 1 est un diagramme expliquant la conception d'un syst;me de communication utilisant une technique de correction d'erreurs pra- bilité maximale conforee à la présente invention. La squ3nce de:inos d'entrée 1 est convertie en des données cod&s 3 par le circuit de cage convolutionnel 2 et ces donmées codées 3 sont appl qucés au circuit d'effa- cement de symboles 4. Les dontées codées 3 sort r eprdsens le tableau de la Fig. 1 dans le cas o le rapport de codage du code original est 112 sous forme parallèle. Le circuit d'effacement de svorles 4 efface cetairs symboles conformément au contenu de la mémoire de coriiguration d'effacement 6 que conserve la configuration d'effacement 5 et ledit circuit 4 fournit la séquence de données d'émission 5 qui a une cadence de tradmnission pré- déterminée. Dans la configuration d'effacement 5, le symbole "!" 7eut dire que la donnée d'entrée correspondante n'est pas effacée et le symbole "0" veut dire que la donnée d'entrée correspondante est effacée. Le codeur 10 de la Fig. I effectue cette opération et fournit les données de transmission 7 à partir de la séquence de données d'entrée I. Les données 7 sont transmises à l'extrémité réceptrice à travers la ligne de communication 12 dans laquelle la qualité du signal se trouve dégradée par le bruit 11. A l'extrémité réceptrice, les données reçues 13 correspondant aux données transmises 7 sont obtenues soit par un schéma de décision nette, - soit par un schéma de décision douce à multi-niveaux. Le schéma de décision douce fournit non seulement le symbole décodé conventionnel (I ou 0) mais aussi une probabilité d'exactitude de chaque symbole décodé qui, dans le cas d'une décision douce à huit niveaux, est représentée par un symbole décodé de 3 bits. Comme décrit précédemment, le schéma de décision douce et la technique de décodage à probabilité maximale améliorent remarquablement la capacité de correction d'erreurs. Les données reçues 13 sont introduites dans le circuit d'insertion de symboles factices à chacune des positions de bit o un symbole a été 1o effacé à l'extrémité émettrice conformément au contenu de la mémoire de configuration d'insertion 16. Ainsi, la cadence de transmission des données 17 qui est celle de sortie du circuit d'insertion de symboles factices 14 est la même que celle de la séquence de données codées 3. Un symbole fac- tice peut être soit 0 soit 1. Dans le cas d'un schéma de décision pro- gressive, chaque symbole factice a, bien entendu, une pluralité de bits. Le symbole "x" dans les données 17 de la Fig. I représente un symbole factice que l'on a inséré. Les données 17 sont appliquées à un décodeur à probabilité maximale 19 qui est réalisé sous la forme d'un circuit décodeur de Viterbi dans la présente réalisation. Dans ce cas, un symbole factice doit avoir une valeur fixe de probabilité que l'on appellera "métrique" afin que les calculs de correction d'erreurs soient plus faciles dans la suite. Ainsi, le circuit d'insertion de symboles factices 14 produit une impulsion supplémentaire 20 qui empêche le calcul de la probabilité maximale relative à un symbole factice dans le décodeur 19. Le décodeur à probabilité maximale 19 peut être un décodeur de Viterbi classique correspondant à un circuit de convolution à l'extrémité émettrice à cette exception près que le calcul de probabilité n'est pas effectué pour chaque symbole factice inséré mais qu'une valeur de pro- babilité fixe est attribuée quand une impulsion 20 qui empêche le calcul de la probabilité est reçue du circuit d'insertion de symboles factices 14. Ainsi, l'opération de décodage à probabilité maximale (Viterbi) est effectuée en assignant une valeur de probabilité fixe déterminée à un symbole factice et ensuite la séquence de données décodées 8 est obtenue à la sortie du décodeur à probabilité 19. -6- Le décodeur 21 effectue l'opération ci-dessus mentionnée pour fournir les données décodées à partir des données reçues 13. Maintenant, on va expliquer le rapport de codage de la présente invention. Supposons que le rapport de codage du circuit de codage convolu- tionnel 2 est k0/n0 et que la configuration d'effacement 5 efface m symboles dans chaque bloc L ayant chacun n. symboles. Ainsi, la cadence de codage de données entrantes 1 par rapport aux données transmises est donnée par l'expression suivante: ko/nô, = (k0 L) / (n. L - m) (2) Ainsi, le rapport de codage du code résultant selon l'invention est soit égal à k0/n0 dans le cas o m - O ou plus grand que cette valeur. Et en choisissant convenablement la valeur de L et/ou celle de m dans l'équation (2), toute cadence de codage désirée plus grande que k0/n0 et voisine de l'unité peut être obtenue en vue d'effectuer une correction d'erreurs à probabilité maximale. La capacité de correction d'erreurs ou le rapport de bits d'erreurs dans les données décodées dépend selon la présente invention du rapport des symboles effacés [m / (n0 LÉ] réalisée par la configuration d'effacement de symboles 5 et de la position du nombre m de symboles effacés. On suppose ici que le circuit de codage convolutionnel 2 situé dans le codeur 10 de la Fig. I traite un code convolutionnel avec un rapport de codage de 1/2 et que la longueur de contrainte de code est 7 par exemple. Il y a lieu de noter qu'un décodeur de Viterbi pour un tel code a été déjà effectivement réalisé. La configuration d'effacement optimal désirée pour obtenir un code avec un rapport de codage plus grand que 1/2 pour correction d'erreurs à probabilité maximale est obtenue en calculant la distance de Hamming entre chaque mot de code pour toutes les configura- tions d'effacement possibles 5 en utilisant un calculateur et en choisissant une configuration d'effacement qui donne la meilleure correction d'erreurs pour chaque rapport de codage donné. Le tableau I ciaprès montre la meilleure configuration d'effacement pour un code d'origine ayant un rapport de codage de 1/2 et une longueur de contrainte de code de 7, et un rapport de codage résultant de 2/3 à 7/8. Dans ce tableau, la configu- - 7 - ration d'effacement est représentée sous forme parallèle après une 1/2 opération de codage. Ainsi, quand une configuration est représentée sous forme série, il est écrit "111001". TABLEAU I Rapport de codage (n-1) 7 n 1/2 2/3 3/4 4/5 /6 6/7 7/8 Configuration d'effa- L m cement optimale 1 1 (code d'origine) 2 I 11 3 2 110 4 3 1111 4 11010 6 5 111010 7 6 1111010 d C k 36 6 3 42 4 12 4 92 3 5 3 9 -8- Dans le tableau qui précède les valeurs de m et L indiquent que m bits dans un nombre L de blocs (2L symboles) sont après le codage de rapport 1/2 pour lequel m = 0, effacés périodiquement. Le tableau montre également que la distance d pour chaque code et le nombre total Ck de bits d'erreur dans tous les chemins incorrects qui ont une distance d par rapport au chemin correct. Il est connu d'une façon générale que la performance en ce qui concerne les bits d'erreur décodeur de Viterbi est meilleure quand d est grand et que, quand d est donné, le pourcentage en bits d'erreur est d'autant meilleure que Ck est petit. En conséquence, il apparaît que, plus le rapport de codage est grand (c'est-à-dire plus le rapport d'effacement m/no L est grand), plus la performance en ce qui concerne le pourcentage de bits d'erreur est mauvaise. La Fig. 2 montre une courbe calculée (courbe a) du gain de codage pour un pourcentage de bits d'erreur de 10-6 dans un décodeur de Viterbi à critère de décision douce par signal à huit niveaux. En même temps que cette courbe a, on a tracé la courbe b du gain d'un code auto- orthogonal conventionnel à double correction d'erreur. Dans la Fig. 2, l'axe horizontal présente la valeur en décibels (dB) du rapport d'ex- tension de bande passante de chacun des codes (qui est le nombre inverse du rapport de codage (n-l)/n: le gain de codage est défini comncm la différence entre Eb/NO (Eb est une énergie par chaque bit d'information et N est une densité de puissance de bruit à bande latérale unique) o sans aucun codage et cette même valeur (Eb/No) avec codage, en conservant constante la cadence de transmission de l'information. Il est apparent sur la Fig. 2 que le gain de codage de la présente invention est plus élevé que celui d'un code auto-orthogonal conventionnel à double correc- tion d'erreur, quand la présente technique de correction d'erreur est combinée avec le schéma de décision douce à huit niveaux. Par exemple, dans le cas d'un code de rapport 7/8 le gain de codage de la présente -6 invention est 1,3 dB au pourcentage d'erreurs de 10. Ainsi, il est tout-à-fait clair que la présente invention produit une excellente per- formance en pourcentage d'erreurs de bits, mame pour les hauts rapports de codage. Quand une circuiterie pour un circuit de codage convolutionnel et un circuit de codage de Viterbi pour un code avec un rapport de codage su- périeur à 1/2 et une longueur de contrainte de code supérieure à 7 sera réalisée dans le futur, on peut escompter, considérant le développement 9- des circuits intégrés à large échelle (L.S.I.) que la capacité de correc- tion d'erreurs de cette circuiterie sera encore perfectionnée par rapport à la capacité apparaissant sur la Fig. 2. La Fig. 3 montre, sous la forme d'un diagramme de blocs, un circuit de codage 10 dans lequel un circuit de codage convolutionnel 2 traite un code ayant un rapport de codage 1/2 et une longueur de contrainte de code 7. Le circuit de codage convolutionnel 2 est composé d'un registre à décalage 22 ayant sept étages de bits et d'un circuit OU exclusif 23. L'hor- loge 24 de progression du registre a une cadence R et est appliquée au re- gistre qui reçoit des données d'entrée série ayant une cadence de trans- mission de R. Un convertisseur série parallèle 25 convertit les données parallèles 3 en données série 26 qui sont introduites dans la mémoire premier entré- - premier sorti (FIFO) 27. La mémoire de configuration d'effacement 28, qui emmagasine la configuration d'effacement 5 provenant d'un circuit externe non représenté, envoie son contenu bit par bit d'après des impulsions d'indication venant du compteur d'adresses 30 qui opère sous la commande d'impulsions d'horloge 29 ayant la cadence 2R. Le compteur d'adresses 30 désigne périodiquement l'adresse des emplacements de la mémoire de configuration d'effacement qui contiennent les symboles de cette configuration d'effacement 5 sur la longueur de L blocs (ce qui correspond à 2L symboles au rapport de codage 1/2). La porte ET 32 fournit le produit logique du signal 31 de sortie de la mémoire de configuration d'effacement 28 et du signal d'horloge 29 à la cadence 2R et le signal d'horloge 33 de sortie de la porte ET 32, dans lequel certaines impulsions d'horloge sont effacées, est appliqué à la mémoire FIFO 27 comme impulsions d'horloge d'écriture. Ainsi, la mémoire FIFO 27 mémorise les données de codage 26 seulement quand l'impulsion d'horloge d'écriture 33 est appliquée à la mémoire FIFO 27. Quand la confi- guration d'effacement 5 vérifie que la période d'effacement correspond à L blocs et que le nombre de symboles effacés est m, l'horloge de lecture 34 lit les données dans la mémoire FIFO 27 avec une cadence de [(2L-m)/L] R. Les données de sortie de la mémoire FIFO 27 sont appliquées au transmetteur de données 7. - 10 - La Fig. 4 montre le diagramme des temps formé par les impulsions d'horloge utilisées dans la Fig. 3 pour un code de rapport 7/8 ( L - 7 m = 6 et par suite (2L - m)/L = 8/7), cas qui est visé dans le tableau I. Dans la Fig. 4, le signal (A) représente les impulsions d'horloge 24 à la cadence R, le signal (B), les impulsions d'horloge 29 à la cadence 2R, le signal (C), le signal de sortie 31 de la mémoire de configuration d'effacement 28 quand la configuration d'effacement (5) est lue en régime série, le signal (D), les impulsions de commande d'écriture 33 partielle- ment tronquées qui ne sont autres que le produit logique des signaux (B) et (C) et le signal (E), les signaux de commande de lecture 34 qui ont la cadence (8/7) R. La Fig. 5 montre,sous la forme d'un diagramme de blocs le décodeur 21 qui correspond au codeur 10 de la Fig. 3. Ce décodeur 21 opère d'une façon inverse au fonctionnement de l'extrémité émettrice. Ainsi, le dé- codeur insère un symbole factice à la position o un symbole de code a été effacé du côté émetteur, afin de produire des données ayant une cadence 2R qui soit la même que la cadence des données sortant du circuit de codage 2. Ainsi, le décodage à probabilité maximale est exécuté par le décodeur de Viterbi 19 pour un code convolutionnel de rapport 1/2 (la longueur de contrainte de code étant 7). On suppose que la séquence des données reçues 13 est faite de données à schéma de décision douce et que le décodeur de Viterbi est capable de calculer les probabilités ou une valeur métrique pour les données d'entrée à schéma de décision douce. Les données reçues 13 sont stockées dans une mémoire FIFO 36 grâce aux impulsions de commande d'écriture 35 ayant une cadence de récurrence EM2L - m)/L] R. Une mémoire de configuration d'insertion 37 mémorise la configuration d'insertion 15 correspondant à la configuration d'effa- cement 5 située du côté émetteur. La configuration d'insertion constitue le contenu de la mémoire 37 dont les adresses des bits d'insertion sont désignées par le compteur d'adresses 39 commandé par des impulsions d'horloge 38 à la cadence de récurrence 2R. Le compteur d'adresses 39 fonctionne pour désigner périodiquement des adresses dans la mémoire de configuration d'insertion 37 qui stocke les configurations d'insertion 15, chacune ayant une longueur de bloc L. La partie ET 41 fournit le produit logique du signal de sortie 40 de la mémoire de configuration d'insertion 37 et du signal d'horloge 38 ayant une cadence de récurrence 2R et produit des trains d'impulsions d'horloge de sortie partiellement tronquées 42 qui sont démunis d'impulsions actives à certaines positions de bits. Ces trains d'impulsions d'horloge de sortie 42 sont appliqués à la mémoire FIFO 36 en tant qu'impulsions de commande de lecture et une donnée est lue dans la mémoire FIFO 36 en synchronisme avec l'im- pulsion d'horloge 42. Le signal de sortie 40 de la mémoire de configuration d'insertion 37 est utilisé en outre pour aiguiller un commutateur 43 qui couple la ligne de sortie 17 soit avec la sortie de la mémoire FIFO 36, soit avec la sortie de la mémoire de données factices 44. Le commutateur 43 couple la ligne de sortie 17 avec la mémoire FIFO 36 quand une donnée est lue hors de la mémoire FIFO 36 et il couple la ligne de sortie 17 avec la mémoire de données factices 44 quand une donnée factice doit être insérée dans les données reçues. La sortie 17 qui fournit le signal d'entrée à décoder est appliquée au décodeur de Viterbi 19. La sortie 40 de la mémoire de configuration d'insertion 37 est ainsi reliée au décodeur de Viterbi 19 à travers l'inverseur de signe 45 et la ligne 20 pour fournir l'impulsion d'inhibition des moyens de calcul métrique pour le symbole factice inséré. Le décodeur de Viterbi 19 a un circuit de calcul métrique (ainsi qu'il est connu; Cf. l'ouvrage de Viterby, page 229) qui reçoit les données d'entrée 17 à travers un premier convertisseur série-parallèle 47 et l'impulsion d'inhibition par le fil 20 à travers un second convertisseur série-parallèle 47' pour effectuer les calculs métriques pour retrouver les données d'entrée. Le circuit de calcul métrique 48 opère en fournissant une valeur métrique prédéterminée et fixe au symbole factice inséré et ce circuit de calcul est alimenté simultanément par les impulsions d'inhibition de calcul métrique par le fil 20. Quand le calcul métrique est inhibé, le circuit de calcul 48 peut donner la même valeur métrique à la fois aux données "1" et "0" pour réduire l'influence sur la fonction de sélection du chemin à probabilité maximale dans un décodeur de Viterbi. D'une facon alternative, le circuit de calcul métrique 48 peut fournir la valeur intermédiaire entre la valeur métrique maximale du symbole et la valeur métrique minimale du symble en vue de minimiser l'influence sur la fonction d'auto-synchronisa- tion qui est décrite plus loin. - 12 - La valeur métrique 49 calcul1e dans le circuit de calcul 48 est transféree dans le s6lecteur de chemin subsistant 51 (Cf. Ouvrage cité page 236 pour la définition d'un chemin subsistant) grâce aux impulsions d'horloge 50 ayant la cadence de récurrence R. Le sélecteur de chemin subsistant 51 choisit le chemin subsistant pour chacun des dtats internes conform6ment au contenu de la mémoire métrique de chemins 52 qui stocke la valeur métrique du chemin subsistant jusqu'à ce moment. Pour chaque état interne de code, le contenu de la mémoire de chemin subsistant stocke la séquence de bits d'un chemin subsistant ainsi que la valeur métrique 49 a ce moment. Ainsi, le sélecteur de chemBn subetant 51 consulte la mémoire métrique de chemins 52 et la mémoire de chemins subsistants 53. La mémoire de chemins subsistants 53 fournit les dcmnes décodées 8 avec un certain dlai qui est déterminé par la longueur du chemin de troncature. La procédure de dêcodage dans le circuit 19 est décrite en détail dans l'article "The Viterbi Algorithm" par G.D. 'ORNEY Jr. dans "Proceedings of the IEEE, Vol. 61, N' 3, Mars 1973, pages 268276. La longueur de chemin de troncature dans la meroire de ch-amos subsistants 53 du d4codeur 19 augmente quand le rapport de crdage augmente; par exezmple, dans le cas d'un rapport- de cde de 3/ -l au tableau I, cette Iongueur est d'environ 60 bits et ans le ca O'an rapport de code de 7/8 galement visé dans le tableau 1, cette longueur est d'environ 100 bits. Quand le décodeur de l'invention traite des donrnas en continu, en vue d'être sûr de la position correcte à laquelle un symbole factice doit être ins6ré dans la séquence des donnges reçues 13, une fonctior d'autosynchronisation à chaque période de la configuration d'effacement est n6cessaire. L'auto-synchronisation du côté récepteur est réalisée par exemple comme suit: D'une façon g6n6rale, dans une condition de synchronisation, quand le rapport du signal au bruit excède une valeur de seuil prédétermine, la valeur métrique dans le processus de décodage de Viterbi est suffi- samment grande pour le chemin particulier mais cette valeur métrique est considérablement faible pour les autres chemins. Par ailleurs, dans une condition asynchrone,-la valeur m9trique de tous tes chemins prend une valeur moyenne presque constante. En conséquence, l'information métrique qui représente le degré de synchronisation d'un code peut être - 13 - produite dans un décodeur de Viterbi en fonction des valeurs métriques de chaque chemin. Dans ce but, l'information métrique 54 produite dans la mémoire métrique de chemins 52 est transférée dans le moniteur de synchronisation 55 qui produit des impulsions de commande d'adresses 56 vers le compteur d'adresses 39 quand la valeur métrique 54 est hors de portée de la synchronisation. Le compteur d'adresses 39 décale l'adresse de la mémoire de configuration d'insertion 37 d'un symbole quand il reçoit ladite impulsion de commande d'adresse 56. Le moniteur de syn- chronisation 55 répète cette opération de commande à chaque intervalle de temps prédéterminé jusqu'à ce que la valeur métrique 54 atteigne le domaine de la synchronisation. Ainsi, le côté récepteur de la communi- cation peut surveiller automatiquement l'état d'asynchronisme et re- couvrer l'état de synchronisation. Le diagramme des temps des impulsions d'horloge utilisées dans l'appareil de la Fig. 5 est similaire à celui de la Fig. 4. Bien que l'exemple décrit ci-dessus ait traité seulement le cas de données série en flux continu, des données parallèles ou des données en rafales avec une cadence prédéterminée peuvent aussi être traitées par l'appareillage de l'invention. Comme indiqué ci-dessus et conformément à la présente invention, un système de correction d'erreurs à probabilité maximale pour un code de rapport élevé peut être réalisé avec une quantité de circuiterie rai- sonnable. De plus, la capacité de correction d'erreurs est améliorée en utilisant une technique de décodage à décision douce. Ainsi, la qualité du signal dans une communication numérique est améliorée. La technique de correction d'erreurs qui vient d'être décrite a l'avantage que le rapport de codage du code résultant peut être déter- miné seulement par la configuration d'effacement. Ainsi, en système de correction d'erreurs adaptatif,qui sélectionne un rapport de codage en fonction de la condition instantanée du canal de transmission,peut être réalisé; et, par suite, la conception d'un système de communication numérique est rendue plus praticable. De ce qui précède, il apparaît qu'une technique de correction d'erreurs nouvelle et améliorée a été découverte. Il faut bien comprendre naturellement que la réalisation décrite sert simplement d'illustration et ne doit pas être interprétée comme visant à limiter le domaine de - 14 - l'invention. Il y a lieu de se reférer aux revendications en appendice plutôt qu'à la description pour délimiter le domaine de l'invention. - 15 - R e v e n d i c a t i o n s I - Procédé de correction d'erreurs dans un système de communication numériques dans lequel une extrémité émettrice code des données d'origine au moyen d'un codage convolutionnel comportant une certaine redondance et une extrémité réceptrice décode les données reçues de l'extrémité émettrice au moyen d'un décodage à distribution de probabilité maximale, ledit procédé étant caractérisé en ce qu'il comprend: à l'extrémité émettrice, l'effacement dans le flux de données codées par codage convolutionnel de certains symboles de ce flux confor- mément à une configuration d'effacement prédéterminée afin d'augmenter le rapport de codage et de le rapprocher de l'unité; et à l'extrémité réceptrice, l'insertion de symboles factices aux emplacements o des symboles ont été effacés à l'extrémité émettrice et attribution d'une valeur de probabilité prédéterminée aux symboles factices insérés. 2 - Codeur pour procédé de correction d'erreurs à probabilité maximale conforme à la revendication 1 comprenant: un circuit de codage convolutionnel (2) pour effectuer un codage convolutionnel sur des données d'entrée (1) et produire des données codées (3); un circuit de transmission de données à transmettre (7) caractérisé en ce qu'il comprend en outre: une mémoire de configuration d'effacement (6) mémorisant une telle configuration qui désigne des symboles à effacer dans les données de sortie (3) dudit circuit de codage convolutionnel; un circuit d'effacement de symboles de code (4) pour effacer, dans les données de sortie (3) du circuit de codage convolutionnel, cer- tains symboles conformément à la configuration contenue dans la mémoire de configuration d'effacement pour produire des données à transmettre à une cadence prédéterminée. 3 - Décodeur pour procédé de correction d'erreurs à probabilité maximale conforme à la revendication I comprenant: un décodeur à probabilité maximale qui décode des données reçues préalablement traitées, au moyen du calcul d'une probabilité métrique dans lequel le calcul métrique n'est effectué que pour certains symboles, - 16 - caractérisé en ce qu'il comprend en outre une mémoire de configuration d'insertion (16), ladite confi- guration correspondant à la configuration d'effacement de l'extrémité émettrice de la communication; des moyens (14) pour insérer des symboles factices dans les données reçues aux emplacements de bits o un symbole a été effacé à l'extrémité émettrice; et des moyens pour assigner une valeur de probabilité fixe pré- déterminée aux symboles factices qui ont été insérés à l'extrémité réceptrice, les données reçues comportant ces symboles factices consti- tuant les données reçues préalablement traitées. 4 - Procédé de correction d'erreurs dans un système de communications numériques conforme à la revendication 1, caractérisé en ce que les symboles factices sont choisis parmi les chiffres binaires 0 et 1. 5 - Procédé de correction d'erreurs dans un système de communications numériques conforme à la revendication 1, caractérise en ce que la valeur de probabilité pour un symbole factice est la même à la fois pour un symbole factice 0 et pour un symbole factice 1. 6 - Procédé de correction d'erreurs dans un système de communications numériques conforme à la revendication 1, caractérisé en ce que la valeur de probabilité pour un symbole factice est dans une gamm; comprise entre la valeur maximale métrique pour un symbole pour des données à d6cision douce et la valeur métrique minimale pour un symbole pour des données à décision douce. 7 - Proctéd de correction d'erreurs dans un systàme de communications numériques conforme à la revendication 1, caractérise en ce que le rapport de codage des données d'origine est égal à 1/2 et le rapport de codage pour les données à transmettre après effacement de certains symboles est compris entre 2/3 et 7/8.