FR 2487150 A1 19820122 FR 8112466 A 19810625 La présente invention est relative à une unité d'inter- face entre un système MIC (Modulation par Impulsion Codée) et - une disposition de circuit à division de temps que l'on indi- quera par la suite avec le nom générique de terminal. Dans le cadre des systèmes de télécommunications une importance et une diffusion de plus en plus grandes est prise actuellement par ceux qui prévoient l'utilisation de moyens de transmission de type numérique quel que soit le type d'infor- mation, analogique ou numérique à transmettre. Entre le terminal et les appareillages du système de transmission proprement dit (par exemple un système 11IC) sont normalement interposés quelques circuits, dits globalement unités d'interface, qui rendent les données émises par le terminal conformes aux normes en vigueur pour le système de transmission adopté et qui, vice versa, opèrent sur des données reçues du système de transmission de façon à permettre au terminal de les recevoir correctement. On connaît dans la technique des unités d'interface associées à un système MIC qui reçoivent de la ligne le signal synchronisé par l'horloge de transmission et qui le retransmet- tent au terminal, synchronisé par le terminal même, avec les adresses des canaux; dans la direction opposée elles reçoi- vent du terminal un flux de bits avec lesquels elles forment un signal MIC normalisé. L'objet de la présente invention est constitué par une unité d'interface pourvue de fonctions qui normalement ne sont pas présentes dans les unités d'interface de type connu: elle "dialogue" avec le terminal dans le canal O de chaque trame MIC. Plus exactement le terminal peut envoyer à la disposition du circuit suivant l'invention des instructions de transmettre en ligne des messages présentant les caractéris- tiques requises par les circuits de télésurveillance dont est équipé le système MIC, ainsi que des instructions de se refermer en boucle tout de suite avant l'interface de ligne; par ailleurs la disposition du circuit suivant l'invention relève et signale au terminal des alarmes relatives à des conditions de mauvais fonctionnement de la connexion MIC (perte du synchronisme, taux d'erreur excessif, etc.) ainsi que des messages envoyés par le terminal éloigné pour communiquer qu'il a relevé une alarme ou qu'il a commandé l'exécution de la boucle ou le début de la procédure de télésurveillance. L'invention peut être utilisée avantageusement en combinaison avec n'importe quel terminal; elle a toutefois été étudiée spécifiquement pour remplir les fonctions d'inter- face entre un système MIC et un central à division de temps pour la commutation de canaux MIeC, en particulier un central de transit d'un réseau pour la commutation intégrée de signaux téléphoniques et de signaux de données. Un central de transit de ce genre est décrit, par exemple, dans le brevet italien n' 1.037.256. L'invention consiste en une unité d'interface entre un système MIC et une disposition de circuit à division de temps, que l'on appellera par la suite terminal, caractérisée par le fait qu'elle comprend en combinaison entre eux: - un circuit de transmission qui, une fois qu'il a reçu du terminal les données à transmettre et l'horloge de transmis- sion, forme et introduit dans le canal 0 de chaque trame les paroles A ou B requises par les normes internationales, code les données ainsi modifiées avant de les envoyer en ligne, reconnaît dans le canal 0 des données à transmettre l'instruction de se refermer en boucle, produisant un signal de boucle, ou de former et d'envoyer en ligne des messages de télésurveillance - un premier multiplexeur piloté par le signal de boucle et dont une entrée est connectée à la sortie du circuit de transmission tandis que l'autre est connectée à l'interface de ligne; - un décodeur connecté à la sortie du premier multiplexeur - un circuit apte à extraire l'horloge de ligne des données provenant de la ligne MIC; - un circuit de synchronisation qui.reçoit l'horloge de ligne et les données décodées et qui associe à chaque canal de la trame MIC son adresse, qui engendre le signal d'écriture pour une mémoire élastique, qui reconnaît la perte du synchro- nisme de trame, engendrant un signal d'alarme qui parvient au circuit de transmission et au terminal, qui relève et signale au terminal, engendrant une pluralité de signaux d'alarme, des conditions de mauvais fonctionnement de la connexion et de l'unité d'interface et le signal d'alarme envoyé par le terminal éloigné; - un circuit formateur de canal, synchronisé par le circuit synchroniseur, qui engendre et introduit dans le canal 0 de chaque trame des données décodées des messages à envoyer au terminal; - la mémoire élastique qui, en réponse au signal d'écriture, charge les données émises par le circuit formateur et les adresses qui leur sont associées, les envoie au terminal en réponse à un signal de lecture émis par le terminal même et, en présence d'un "slip", engendre un signal pour en informer le terminal. L'invention sera mieux décrite avec référence à un exemple non limitatif de réalisation illustré dans les figures ci-jointes dans lesquelles: - la figure 1 illustre un diagramme à blocs suivant l'invention; - la figure 2 illustre schématiquement le bloc ITO de la figure 1; - la figure 3 illustre les variantes, apportées au diagramme de la figure 1, qui permettent à l'invention d'opérer conjoin- tement avec deux terminaux (T1, T2) qui opèrent suivant la procédure maître-asservi; - la figure 4 illustre un exemple de réalisation d'un circuit pour relever la différence de phase entre l'horloge de ligne et l'horloge du terminal. Dans la figure 1 on a illustré le diagramme à blocs d'un circuit d'interface UL suivant l'invention. Sa section émettrice se compose d'un circuit de trans- mission CT qui reçoit du terminal T les données à transmettre DE et l'horloge de transmission CKT, qui attribue au canal 0 de chaque trame la configuration requise par les normes (parole A ou B) avant de coder les données et qui envoie le signal sortant SU ainsi obtenu à l'interface de ligne IL du systèmeMIC. Le circuit de transmission CT est en mesure de recon- naître dans le canal 0 des données à transmettre DE l'éventuel- le commande de boucle, engendrant un signal L, ou l'éventuelle commande d'envoyer en ligne des messages de télésurveillance, modifiant opportunément le code adopté pour engendrer le signal sortant; le terminal éloigné est informé des deux événements (boucle ou télésurveillance) au moyen de la parole B. Dans une forme préférée de réalisation, le terminal T détermine au moyen d'une commande S le code adopté normalement par le circuit de transmission CT; en outre sur commande du terminal T l'état de boucle peut être signalé par le circuit de transmission CT au terminal éloigné imposant une valeur logique constante à tous les bits envoyés en ligne. Un circuit de transmission CT qui soit en mesure de remplir les fonctions indiquées ci-dessus a été décrit, par exemple, dans la demande italienne n' 23105 A/80 du 30/6/1980. La partie réceptrice de l'unité d'interface UL reçoit de la ligne MIC, au moyen de l'interface de ligne IL, le signal MIC SE qui est appliqué à une entrée d'un premier multiplexeur 11, contrôlé par le signal de boucle L, dont la deuxième entrée est connectée à la sortie SU du circuit de transmission CT. Le signal SE (SU en cas de boucle) est décodé et le signal DD ainsi obtenu est élaboré avec l'horloge de ligne CKL par le circuit de synchronisation TR. Dans la figure le circuit d'extraction d'horloge EC, qui obtient l'horloge de ligne CKL, est introduit avant le décodage DEC: sans sortir des limites de l'invention il est possible de tirer l'horloge de ligne CKL des données décodées DD. Le circuit de synchronisation TR remplit fondamen- talement les fonctions suivantes: - il tire de l'horloge de ligne CKL la synchronisation de faisceau, associant à chaque canal de la tramé MIC son adresse I et engendrant le signal d'écriture W d'une mémoire élastique ME; - il relève la perte du synchronisme de trame et il en informe, au moyen du signal FAT, le terminal T et le circuit de trans- mission CT, qui en informe à son tour le terminal éloigné; - il relève et signale au terminal T, au moyen d'une-pluralité de signaux indiqués globalement par ALL dans la figure, des conditions de mauvais fonctionnement de la connexion MIC ou de l'unité d'interface UL (par exemple le taux d'erreur excessif, la non reconnaissance de la parole de synchronisme A, etc.) ainsi que le signal d'alarme ATL envoyé par le -10 terminal éloigné. Un exemple de réalisation d'un circuit de synchroni- sation TR apte à remplir lesdites fonctions est décrit dans la demande de brevet italienne n0 23104 A/80 du 30/6/1980 o les adresses I et le signal d'écriture W ne sont pas indiqués d'une manière explicite mais font partie des signaux de synchroni- sation CK. Comme on l'a déjà dit précédemment, le canal 0 de chaque trame est utilisé par le circuit d'interface UL comme canal de service pour signaler au terminal T les alarmes relevées par le circuit de synchronisation TR ainsi que le "slip" éventuel dans la mémoire élastique ME. L'unité d'interface UL comprend donc un circuit forma- teur de canal ITO qui introduit dans le canal 0 de chaque trame des données décodées DD les messages destinés au terminal T avant d'envoyer à la mémoire élastique ME les trames ainsi modifiées, indiquées dans la figure par DL. Suivant le diagramme de la figure 1 le circuit forma- teur ITO (décrit dans la figure 2) est synchronisé par le circuit de synchronisation TR, dont il reçoit aussi les alarmes ALL et FAT, et il engendre alternativement deux messages ayant, par exemple, les formats suivants: TRAME A X 0 O Y1 Y2 Y3 Y4 Y5 -y6 TRAME B X 1 FAT SL X X X X _... ._ __ o les bits X sont transparentes (ils maintiennent les valeurs logiques qu'ils ont dans les données DD), Y1 + Y6 contiennent les informations relatives aux alarmes ALL, SL informe le terminal T que dans la trame ou bitrame (trame A + trame B) des données aura lieu un "slip". Sans sortir des limites de l'invention il est toute- fois possible d'envoyer les alarmes ALL directement au terminal T, en utilisant les bits Y1 + Yp Pour transmettre d'autres informations ou en adoptant dans toutes les trames pour le canal 0 un seul format, semblable par exemple à celui qui a été décrit pour la trame B; il est en outre possible de faire engendrer par le circuit formateur plus de deux messages. Les données DL, présentes à la sortie du circuit formateur ITO, sont envoyées avec les adresses correspondantesI à la mémoire élastique ME (constituée par une mémoire pour les données MED et par une mémoire pour les adresses MEI) o elles sont écrites par un signal d'écriture W, engendré par le synchroniseur TR et lié à l'horloge de ligne, et lues par une commande de lecture R que le terminal T tire de sa synchroni- sation intérieure; les données DT et les adresses IT sortent de la mémoire élastique ME sont donc synchrones avec la synchro- nisation du terminal T. Les mémoires élastiques ont été et sont largement employées dans des systèmes synchrones de transmission des données: elles sont donc bien connues dans la technique, de même que l'on connaît la procédure, dite "slip", utilisée pour compenser l'effet des différences entre les horloges d'écriture et de lecture. Dans le brevet italien n0 1.043.981 on a décrit une mémoire élastique dans laquelle les données sont écrites et lues, en parallèle, alternativement dans deux registres iden- tiques: un circuit logique commande le "slip" OS c'est-à-dire l'échange des signaux d'écriture lorsqu'il relève la coinci- dence entre les impulsions de lecture relatives à un registre et une des deux séquences d'impulsions de contrôle qui précè- dent, respectivement suivent, les impulsions de lecture relatives à ce registre d'un temps suffissant pour permettre la lecture de tout le contenu du registre avant la nouvelle écriture, respectivement 1' écriture avant la nouvelle lecture. Ln487150 Dans une forme préférée de réalisation, les mémoires élastiques des données MED et des adresses MEI prennent une forme analogue à celle qui a été illustrée dans ledit brevet, étant constituées par quatre registres, écrits et lus cyclique- ment, dont chacun a la capacité d'un canal, respectivement- d'une adresse. Les deux mémoires sont pilotées par les mêmes circuits de synchronisation et contrôlées par le même circuit logique qui commande le "slip" lorsque la synchronisation de lecture s'est déplacée par rapport à la synchronisation de lecture de 16 bits environ: la récupération du rapport correct lecture- écriture est obtenue en supprimant (ou en lisant une deuxième fois après le canal 3) le canal 0 au cours de deux trames consécutives. Sur commande du terminal T, l'ampleur des marges présentées par le circuit logique peut être réduite de moitié et le canal 0 peut être supprimé ou répété une seule fois. Dans la figure 2 on a illustré une forme possible de réalisation du circuit formateur ITO. Il comprend un convertis- seur série-parallèle SP sur lequel les données décodées DD sont chargées par l'horloge de ligne CKL (ou par une horloge en étroite corrélation avec cette dernière) envoyée par le circuit de synchronisation TR avec les signaux TO, qui identifie le canal o, et ST, qui identifie la trame (A ou B), et un multiplexeur M2, piloté par T0 et ST, qui, dans le canal 0, forme les messages indiqués précédemment tandis que dans les autres canaux elle laisse passer les données sortant du conver- tisseur série-narallèle SP. Les entrées du multiplexeur sont connectées au conver- tisseur SP, au synchroniseur TR (FAT, ALL) et au circuit de contrôle "slip" de la mémoire élastique (SL); la sortie DL est connectée à la mémoire élastique ME, à laquelle elle fournit les bits de chaque canal en parallèle. Si l'on veut que le circuit formateur ITO engendre séquentiellement trois ou plu- sieurs messages, la trame est identifiée par les deux bits ou plus du signal ST. Très souvent les unités d'élaboration et/ou de gestion sont doublées et elles opèrent suivant la procédure 8. maître-asservi pour améliorer la fiabilité du système et garantir la continuité du service avec de moindres variantes, indiquées dans la figure 3, l'unité UL est en mesure de consti- tuer l'interface entre un système MIC et les deux terminaux T et T2. Dans ce but il suffit d'ajouter en parallèle au circuit formateur ITO et aux mémoires ME (MED, IMEI) de la figure 1, un deuxième circuit formateur et une deuxième mémoire ME2, identiques aux premiers: les données (DL1, DL2) et les adresses I sont chargées par le même signal (ou groupe de signaux) d'écriture W sur les deux mémoires ME, ME2. Chaque mémoire, munie de son propre circuit de contrôle "slip", est associée à un terminal dont elle reçoit les commandes de lecture R1, R2 et auquel elle envoie les données DT et les adresses correspondantes IT; les données en entrée et les horloges de transmission (DE1, CKT1; DE2, CKT2) sont connec- tées aux entrées d'un troisième multiplexeur M3, piloté par le critère maître-esclave M/S, qui fournit au circuit de transmis- sion CT le signal des données DE et le signal de synchroni- sation CKT. Les messages introduits dans le canal o par les deux circuits formateurs ITO ne diffèrent que par l'information de "slip" que chaque circuit formateur reçoit de la mémoire à laquelle il est associé; si cette information SL n'est pas requise, DL1 = DL2 = DL et la présence du deuxième circuit formateur n'est pas nécessaire. Suivant une forme possible de réalisation de l'inven- tion l'unité d'interface est en mesure de communiquer au terminal T l'importance du déphasage entre l'horloge de ligne CL et l'horloge de transmission CKT, indépendamment du "slip": dans ce but on peut utiliser par exemple, du moins en partie, les bits Y1 + Y6 du message introduit par le circuit ITO dans la trame A. Dans la figure 4 on a illustré une forme de réalisa- tion particulièrement simple d'un circuit apte à mesurer ce déphasage Acp. Il s'agit d'un compteur C qui est rendu apte au comptage par un signal IIT (émis par le circuit de transmission CT ou par le terminal T et lié à l'horloge de transmissionCKT) Z487150 et arrête par un signal ML, émis par le synchroniseur T et lié à l'horloge de ligne CKL. Si l'on choisit opportunément la fréquence du signal F qui fait avancer le compteur C et les signaux ML et M1T, les bits représentant le déphasage AC? peuvent être extraits en parallèle des cellules du compteur même. A pur titre d'exemple on examinera brièvement le cas dans lequel comme signal d'aptitude MT on emploie le signal de lecture d'un des quatre registres qui constituent la mémoire des données MED, comme signal d'arrêt ML le signal d'écriture relatif au même registre et dans lequel la fréquence du signalF soit le double de la fréquence de bit. Si les deux horloges CKL et CKT sont en phase, le signal d'écriture tombe au centre de l'intervalle (32 bits) entre deux signaux de lecture consécutifs et le compteur C compte 32 impulsions. Il faut remarquer qu'avec cette solution le compteur C compte en tout cas un certain nombre d'impulsions: le - terminal T considère l'horloge de ligne CKL en avance ou en retard par rapport à son horloge intérieure CKT suivant que les impulsions comptées soient plus ou moins 32. Sans sortir des limites de l'invention, les signaux MT et ML peuvent échanger entre eux leurs fonctions. - REVENDICATIONS - ______________ 1. Unité d'interface entre un système MIC et une dispo- sition de circuit à division de temps, que l'on appellera par la suite terminal, caractérisée par le fait qu'elle com- prend en combinaison entre eux: - un circuit de transmission (CT) qui, une fois qu'il a reçu du terminal (T) les données à transmettre (DE) et l'horloge de transmission (CKT), forme et introduit dans le canal 0 de chaque trame les paroles A ou B requises par les normes internationales, code les données ainsi modifiées avant de les envoyer en ligne, reconnaît dans le canal 0 des données à transmettre (DE) l'instruction de se refermer en boucle, engendrant un signal de boucle (L), ou de former et d'envoyer en ligne des messages de télésurveillance; un premier multi- plexeur (M1) piloté par le signal de boucle (L) et dont une entrée est connectée à la sortie (SU) du circuit de transmis- sion (CT) tandis que l'autre (SE) est connectée à l'interface de ligne (IL); un décodeur (DEC) connecté à la sortie du premier multiplexeur (M1); un circuit (EC) apte à extraire des données provenant de la ligne MIC l'horloge de ligne (CKL) un circuit de synchronisation (TR) qui reçoit l'horloge de ligne (CKL) et les données décodées (DD) et qui associe à chaque canal de la trame MIC son adresse (I), qui engendre le signal d'écriture (W) pour une mémoire élastique (ME), qui reconnaît la perte du synchronisme de trame, engendrant un signal d'alarme (FAT) qui parvient au circuit de transmission (CT) et au terminal (T), qui relève et signale au terminal (T), engendrant une pluralité de signaux d'alarme (ALL), des condi- tions de mauvais fonctionnement de la connexion MIC et de il l'unité d'interface (UL) et le signal d'alarme (ATL) envoyé par le terminal éloigné; un circuit formateur de canal (ITO), synchronisé par le circuit synchroniseur (TR), qui engendre et introduit dans le canal 0 de chaque trame des données décodées (DD) des messages à envoyer au terminal (T); la mémoire élastique (ME) qui, en réponse au signal d'écriture (W) charge les données (DL) émises parle circuit formateur (ITO) et les adresses (I) qui leur sont associées, les envoie (DT, IT) au terminal (T) en réponse à un signal de lecture (R) émis par le terminal même et, en présence d'un "slip", engendre un signal (SL) pour en informer le terminal (T). 2. Unité d'interface suivant la revendication 1, carac- térisée par le fait que les signaux d'alarme (FAT, ALL) engendrés par le circuit synchroniseur (TR) et le signal (SL) engendré par la mémoire élastique sont envoyés directement au terminal (T). 3. Unité d'interface suivant la revendication 1, carac- térisée par le fait que les signaux d'alarme (FAT, ALL) engendrés par le circuit synchroniseur (TR) et le signal (SL) engendré par la mémoire élastique (ME) sont envoyés au circuit formateur (ITO) qui les transmet au terminal (T) au moyen des messages introduits dans le canal 0 de chaque trame. 4. Unité d'interface suivant la revendication 1, carac- térisée par le fait que le circuit formateur (ITO) comprend un convertisseur série-parallèle (SP) connecté à la sortie du décodeur (DEC) et synchronisé par l'horloge de ligne (CKL), et un deuxième multiplexeur (M2) dont une partie des entrées est connectée au convertisseur sérieparallèle (SP) qui, en réponse à un signal (T0O) engendré par le circuit synchroniseur (TR) pendant le canal 0 de chaque trame, engendre les messages à envoyer au terminal (T), les sorties du deuxième multiplexeur (M2) étant connectées à la mémoire élastique (ME). 5. Unité d'interface suivant la revendication 4, carac- térisée par le fait que le circuit formateur (ITO) est apte à engendrer séquentiellement au moins deux types de messages en réponse à un signal (ST), engendré par le circuit synchro- niseur (TR), qui pilote le deuxième multiplexeur (M2). Z487150 6. Unité d'interface suivant la revendication 1, carac- térisée par le fait qu'elle comprend des moyens (A q) aptes à relever et à signaler au terminal (T), au moyen du circuit formateur (ITO) l'importance du déphasage entre l'horloge de ligne (CKL) et l'horloge de transmission (CKT). 7. Unité d'interface suivant les revendications 4 et 6, caractérisée par le fait que lesdits moyens (ACP) compren- nent un compteur (C) rendu apte au comptage (respectivement arrêté) par un premier signal lié à l'horloge de ligne (CKL) et arrêté (respectivement rendu apte au comptage) par un deuxième signal lié à l'horloge de transmission (CKT), -la sortie du compteur (C) étant connectée au deuxième multi- plexeur (M2) 8. Unité d'interface suivant la revendication 7, carac- térisée par le fait que, si les deux horloges sont en phase, le compteur (C) compte un nombre préétabli d'impulsions (F) et qu'il y a une correspondance biunivoque entre le nombre, plus ou moins grand que le nombre préétabli, des impulsions comptées et celle des deux horloges (CKL, CKT) qui est en avance par rapport à l'autre. 9. Unité d'interface suivant les revendications précé- dentes, caractérisée par le fait qu'elle est connectée à deux terminaux (T1, T2) qui opèrent suivant la procédure maître- asservi, et par le fait qu'elle comprend, en parallèle avec le circuit formateur (ITO) et avec la mémoire élastique (ME1) pilotée par le signal de lecture (R1) émis par le premier terminal (T1), un deuxième circuit formateur et une deuxième mémoire élastique (ME2) pilotée par un signal de lecture (R2) émis par le deuxième terminal (T2) ainsi qu'un troisième multi- plexeur (M3) piloté par un signal (M/S) indiquant quel est le terminal qui remplit la fonction de maître, aux entrées duquel sont appliquées les données et l'horloge de transmission (DE1, CKT1; DE2, CKT2) émises par les deux terminaux et dont la sortie (DE, CKT) est connectée au circuit de transmission (CT).