FR 2497036 A1 19820625 FR 8123713 A 19811218 "Circuit convertisseur analogique-numérique." La présente invention concerne un circuit convertisseur analogiquenumérique comportant un convertisseur grossier couplé à une entrée destinée à un signal à convertir et, cou- plés à cette entrée, un premier et un deuxième circuits limi- teurs à une entrée desquels sont respectivement couplés un premier et un deuxième convertisseur fin. Un tel convertisseur analogique-numérique est décrit dans IEEE Transactions on Nuclear Science de février 1975, pages 446 à 451, en particulier avec référence à la figure 12, et convient pour convertir des signaux à grande largeur de bande comme, par exemple, des signaux vidéo dans des sys- tèmes de transmission de télévision. Dans la réalisation pra- tique d'un tel circuit, il semble difficile d'éviter ou de compenser les erreurs qui sont occasionnées par un retard entre des signaux de sortie à information de bit grossière et à information de bit fine. L'invention a pour but de remédier à cette difficulté. Un circuit convertisseur analogique-numérique du type mentionné plus haut est par conséquent caractérisé suivant l'invention en ce qu'à une sortie du convertisseur grossier et aux sorties des convertisseurs fins est couplé un circuit de remplissage destiné à remplacer une information de bit grossière variable par une information de bit fine variable. Grâce à l'invention, une information de bit grossière est maintenant remplacée par une information de bit fine, de sorte que plus aucune erreur n'apparait entre l'information de bit grossière en question et l'information de bit fine. Ceci s'avère possible dans ce type de convertisseurs à cir- cuits limiteurs et convertisseurs fins fonctionnant en paral- lèle, parce qu'un des convertisseurs fins accuse une varia- tion d'un de ses signaux de sortie pour le même niveau de signal d'entrée que celui auquel une variation apparait dans un signal de sortie du convertisseur grossier. L'invention sera expliquée ci-après avec référence aux dessins annexés dans lesquels: - la figure 1 est un schéma synoptique d'un circuit con- vertisseur analogique-numérique conforme à l'invention; - la figure 2 illustre par un certain nombre de formes d'onde la variation des signaux en différents endroits dans le circuit de la figure 1 en fonction de l'amplitude du signal d'entrée du circuit convertisseur; - la figure 3 est un tableau des informations de bit gros- sière et fine en différents endroits dans le circuit de la figure 1 et correspondant aux formes d'onde de la figure 2, et - la figure 4 est un schéma plus détaillé d'une forme d'exécution d'un circuit de remplissage destiné à un circuit convertisseur conforme à celui de la figure 1. Sur la figure 1, un signal analogique V à convertir est amené à une entrée 1. Cette entrée 1 est connectée à une en- trée 3 d'un convertisseur grossier 5, à une entrée 7 d'un premier circuit limiteur 9 et à une entrée 11 d'un deuxième circuit limiteur 13. Le premier circuit limiteur 9 donne à une entrée 15 un signal dont la forme d'onde est indiquée en A sur la figure 2 en fonction de l'amplitude du signal d'entrée V. Ce signal A est amené à une entrée 17 d'un premier convertisseur fin 19. Le deuxième circuit limiteur 13 donne à une sortie 21 un signal dont la forme d'onde est indiquée en B sur la figure 2 en fonction de l'amplitude du signal d'entrée V. Ce signal B est amené à une entrée 23 d'un deuxième convertisseur fin 25. Trois sorties 27, 29, 31 du premier convertisseur fin 19 sont connectées à un circuit de mémoire 33 qui est commandé par un générateur d'impulsions d'horloge 35 et qui donne entre deux impulsions d'horloge successives à trois sorties , 37, 39 un niveau de signal logique constant correspondant à un niveau de signal logique aux sorties-27, 29, 31 du pre- mier convertisseur fin 19 pendant l'apparition d'une impul- sion d'horloge. Ces niveaux de signaux logiques aux sorties 35, 37-, 39 sont indiqués sur la figure 2, respectivement par les formes d'onde ai, a2, a3. Trois sorties 47, 49, 51 du circuit de mémoire 33 sont couplées d'une manière analogue respectivement à trois sor- ties 41, 43, 45 du deuxième convertisseur fin 25 et cinq sorties 63, 65; 67, 69, 71 du circuit de mémoire 33 sont couplées respecthement- à cinq sorties 53, 55, 57, 59, 61 du convertisseur grossier 5. Aux sorties 35, 37, 39, 47, 49, 51, 63, 65, 67, 69, 71 du circuit de mémoire 33 apparaissent des formes de signaux logiques qui sont indiquées sur la figure 2 respectivement par a1, a2, a3, b1, b2, b3, g,0 gl, g2, g3, g4 Les sorties 35, 37, 39, 47, 49, 51 du circuit de mémoire 33 fournissent de l'information de bit fine a1, a2, a3, b1, b2, b3 à un circuit décodeur 73, les sorties 65, 67, 69 du circuit de mémoire 33 fournissant de l'information de bit grossière g1, g2, g3 à trois circuits de remplissage 75, 77, 79. Le circuit de remplissage 75 reçoit encore de l'informa- tion de bit grossière gO de la sortie 63, de l'information de bit grossiere g2 de la sortie 67 et de l'information de bit fine a2, b2 des sorties 37 et 49 du circuit de mémoire 33. Le circuit de remplissage 77 reçoit en outre encore de l'information de bit grossière g1, g3 des sorties 65 et 69 et de l'information de bit fine a2, b2 des sorties 37 et 49 du circuit de mémoire 33. Le circuit de remplissage 79 reçoit en outre encore de l'information de bit grossière g2 de la sortie 67, de l'in- formation de bit grossière supplémentaire g4 de la sortie 71 et de l'information de bit fine a2, b2 des sorties 37 et 49 du circuit de mémoire 33. Les circuits de remplissage 75, 77, 79 comportent chacun une sortie 81, 83, 85, ces sorties fournissant des informa- tions de bit grossières corrigées g1corr' c g 3corr respectives au circuit décodeur 73. Le circuit décodeur 73 présente une combinaison de sortie 87 destinée à un code binaire à quatre bits. Ce cir- cuit décodeur peut être conçu d'une manière simple par le spécialiste pour le code souhaité et ne sera pas décrit plus en détail. Le circuit de remplissage 77 est représenté de manière détaillée sur la figure 4. Les parties correspondantes de ce circuit portent les memes chiffres de référence que dans les figures précédentes. Il ressort de la figure 2 et du tableau de la figure 3 que l'information de bit grossière g2 qui doit êt re corrigée par le circuit de remplissage 77 présente, pour la demi- valeur d'entrée convertible maximale V,l une transition - 2 max du zéro logique vers le un logique. Cette transition en g2 peut être quelque peu décalée dans le temps par rapport aux fraisrmLns de bit fines.* Ceci introduirait wmài-eA urt dans la onvergiin qui -est àxbique par x pou g2 daf le tbleau de la figur'e3 cette trmausi L g2 est dès lors détectée par un circuit-porte ET 89 qui reçoit les si- gnaux g1, b et gi, les accents indiquant une inversion. La transition en g2 se produit lors du passage de la valeur du signal d'entrée-de 8 i6Vers 9 16- Il ressort du tableau de la figure 3 que pour ces valeurs g1 = 1, g3 = O et b2 = O Cette combinaison de valeurs pour g1, g3 et b2 ne se présente plus, de sorte que le circuit-porte ET 89 peut être utilisé pour la détection du domaine de transition pour l'information de bit grossière g2. L'information de bit fine a 2 est remplie pour g2 dans le domaine de transition de g2 par un autre circuit-porte comportant deux circuitsportes ET 91, 93 et un circuit-porte OU 95 connecté aux sorties de ces circuits-portes ET. A cet effet, le signal de sortie du circuit porte ET 89 est amené au circuit-porte ET 93 auquel l'information de bit fine a2 est également amenée. En dehors du domaine de transition, le circuitporte ET 91 transmet l'information de bit grossière g2 au circuit-porte OU 95. Le signal de sortie g2 corr du cir- cuit-porte OU 95 est donc formé dans le domaine de transition par une transition de bit fine, de sorte qu'entre ce signal de sortie et l'information de bit fine présente aux sorties , 37, 39, 47, 49 et 51 du circuit de mémoire 33, aucune erreur résultant de différences de temps n'apparait pour les transit-ions en question. Pour la détection et le remplacement de la transition de bit grossière à corriger, les informations de bit grossiè-. res voisines et les informations de bit fines médianes parais- sent toujours suffisantes pour exécuter la correction. Ceci semble être également le cas pour des convertisseurs pour plus de quatre bits. Pour les informations de bit grossières g1 et g3, on peut concevoir un circuit-porte analogue, pour lequel, par l'absence d'information de bit grossière voisine pour des convertisseurs classiques une information de bit grossière supplémentaire g ou g4 est produite des façons indiquées sur les figures 2 et 3. Un circuit-porte ET b g2 g' ou b2 92 g4 peut servir pour la détection des transitions de bit grossières à remplacer en g1 ou en g3 et pour l'information de bit fine de remplacement, dans les deux cas a'. Il est clair que les circuits de remplissage 75, 77, 79 peuvent aussi faire partie du circuit décodeur 73 ou peuvent même être placés après ce circuit décodeur, à condition que leurs signaux d'entrée soient adaptés. En remplacement des circuits de remplissage indiqués, on peut, le cas échéant, par exemple, utiliser une mémoire morte programmable (prom) qui, si on le souhaite, peut aussi être programmée comme circuit décodeur. Dans la forme d'exécution donnée, pour diverses transi- tions de bit à plusieurs sorties de convertisseurs fins appa- rait simultanément une information de bit. Ceci donne une double information qui si on le souhaite peut être évitée par suppression des éléments de convertisseurs fins qui fournis- sent les informations de bit fines a1 et a3 ou b1 et b3 ou a et b3 ou a3 et b1. Quoique dans l'exemple de réalisation donné, le nombre d'informations de bit grossières ainsi que le nombre d'infor- mations de bit fines soient de deux, il est clair que ces nombres peuvent être choisis différents et que si on le souhaite, par exemple, les convertisseurs fins peuvent aussi fournir des nombes d' information de bit fines différents en- tre eux. Il est clair en outre que l'invention peut aussi être d'application lors de l'utilisation de plusieurs circuits limiteurs connectés les uns à la suite des autres et d'une division du convertisseur analogique-numérique en plus de deux groupes de bits, par exemple grossier, moyen et fin en lieu et place de grossier et fin comme dans la forme d'exécution décrite plus haut. Le groupe de bits moyen peut par exemple être considéré comme fin par rapport au groupe de bits gros- sier ou comme grossier par rapport au groupe de bits fin. Des convertisseurs présentant les différences que l'on vient de mentionner par rapport à la forme d'exécution décri- te plus haut rentrent bien entendu également-dans le cadre de l'invention. REVENDICATION Circuit convertisseur analogique-numérique comportant un convertisseur grossier couplé à une entrée destinée à un signal à convertir et, couplés à cette entrée, un premier et un deuxième circuit limiteur, à une entrée desquels sont respectivement couplés un premier et un deuxième convertisseur fin, caractérisé en ce qu'à une sortie (57, 67) du convertis- seur grossier (5, 33) et à des sorties (29, 37, 43, 49) des convertisseurs fins (19, 25, 33) est connecté un circuit de remplissage (77) destiné à remplacer une information de bit grossière variable (g2) par une information de bit fine variable (a2).