FR 2487546 A1 19820129 FR 8114671 A 19810728 1 248?546 La présente invention concerne un circuit de traitement numérique et notamment un circuit permettant de trai- ter des données correspondant à au moins deux formats différents avec des mots ayant un nombre différent de bits. Lors de l'enregistrement et de la reproduction d'un signal audio par exemple un signal musical selon le système PCM (modulation par impulsions codées) lorsqu'on utilise un magnétoscope domestique, il faut convertir ce signal PCM en un signal dont le format des données correspond à celui du système standard de télévision par exemple NTSC. A titre d'exemple pour la modulation PCM, il est connu d'échantillonner par exemple un signal audio stéréo- phonique à deux canaux suivant une fréquence d'échantillonnage de l'ordre de 44 kHz respectivement pour le canal gauche et pour le canal droit; on convertit les données échantillonnées en des données numériques PCM, l'une des données échantillonnées c'est-à-dire un mot se composant par exemple de 16 ou de 14 bits; puis, on met cette donnée numérique PCM en place dans le signal vidéo de signal de télévision normal. Comme on peut concevoir un mot formé de 16 bits et un format dont le mot ne comporte que 14 bits, il est souhai- table que le circuit de traitement soit compatible pour les deux formats et puisse coder le signal audio analogique échantillonné selon un format dans lequel un mot (une donnée d'échantillonnage) se compose de 16 bits et à traiter les mots à 16 bits tels quels ou après conversion en un mot à 14 bits. La présente invention a pour but de créer un circuit de traitement de signaux numériques permettant de traiter des données de différents formats, dont le mot se compose d'un nombre différent de bits, l'un des formats de données se compo- sant par exemple de mots de 14 bits avec deux mots de correc- tion d'erreur P et Q et le second format de données ayant des mots se composant par exemple de 16 bits avec un seul mot de correction d'erreur P. A cet effet, l'invention concerne un circuit de traitement de signaux numériques permettant de traiter des données d'au moins deux types de formats différents, l'un des mots se composant respectivement de m et de n bits (m et n étant des nombres positifs entiers tels que m > n), les données série du format de données avec un mot comprenant m bits étant réarrangées sous une forme correspondant au format de données dans lequel un mot se compose de n bits, et les données réarran gées étant traitées selon une cadence de bit correspondant à la différence du nombre de bits entre m et n, de façon à obtenir des données correspondant au format de données dont un mot se compose de n bits. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: - les figures 1 et 2 sont des schémas de formats de données pour l'enregistrement et la reproduction de signaux audio en codage PCM, ces schémas constituant des chronogrammes montrant des exemples de formats de données dont un mot se compose respectivement d'un nombre différent de bits. - la figure 3 est une représentation schématique d'un mode de réalisation de l'invention. - les figures 4A-4I constituent un chronogramme montrant les signaux de sortie ou les données en différents points A... I du circuit de la figure 3. - les figures 5A-5C sont des schémas-blocs montrant le calcul du mot de correction d'erreur Q. DESCRIPTION DETAILLEE D'UN MODE DE REALISATION PREFERENTIEL Avant de décrire un mode de réalisation préfé- rentiel proprement dit de l'invention, on décrira le format de données d'un signal audio de type PCM ayant un schéma de signal ressemblant à un signal de télévision normal et que l'on peut enregistrer et reproduire à l'aide d'un magnétoscope habituel. La figure 1 montre un exemple de format de données pour une période de balayage horizontal (période 1-H) dans le cas d'un mot formé de 14 bits. Dans le bloc de données de la période 1-H représentée à la figure 1, six mots du signal PCM du canal gauche et du canal droit, répartis en alternance, deux mots de correction P, Q et un mot de détection d'erreur CRC à 16 bits forment un bloc de données de 9 mots et de 128 bits. Dans la donnée PCM représentée à la figure 1, les symboles L et R repré- sentent respectivement les données échantillonnées du canal gauche et du canal droit; les suffixes représentent l'ordre de l'échantillonnage. Dans le format de la figure 1, on a une imbrication telle que six mots et deux mots de correction d'erreur P. Q c'est-à-dire un total de huit mots dans chaque donnée échantillonnée sont respectivement décalés de 16 blocs (c'est-à- dire pour une période de 16-H) pour chaque mot; la lettre D dans les symboles mis en suffixe indiqués ci-dessus représente le nombre de blocs (D = 16) de l'imbrication. Dans ces condi- tions, l'imbrication de D = 16 blocs est équivalente à une imbrication de mots correspondant à 3 D = 48 mots. En outre à la figure 1, la période 1H se compos de 168 bits. Dans cet intervalle de 168 bits, le signal de syn- chronisation horizontale HS ayant une largeur impulsionnelle de 16 bits est mis à l'extrémité avant, puis on a un signal de cadence à 4 bits CK pour la synchronisation des données, puis le bloc de données à 128 bits comme indiqué. Le signal de syn- chronisation de données CK a un code correspondant par exemple à 1010". Après le bloc de données de 128 bits, on a un bit d'état '"0", puis un signal de référence de blanc W ayant une largeur d'impulsion de quatre bits. La figure 2 donne un exemple de bloc de données dont un mot du signal audio PCM mentionné ci-dessus se compose de 16 bits. Ainsi le bloc de données de 8 mots et de 128 bits se compose de six mots de 16 bits du signal audio du canal gauche et de celui du canal droit L, R, d'un mot de correction d'erreur à 16 bits P et d'un mot de détection d'erreur CRC à 16 bits, ce qui correspond à un total de huit mots. Dans ce format, le mot de correction d'erreur Q a été omis; uh seul mot de correction d'erreur P est prévu. Dans ces conditions, -pour avoir la compatibilité par rapport au format de données à 14 bits mentionné ci-dessus, il est souhaitable de subdiviser la donnée à 16 bits d'un mot par exemple en une partie à 14 bits et à une partie à 2 bits en retenant un schéma dont l'unité correspond à 14 bits. Dans la format de la figure 2, par exemple les parties à 14 bits des sept mots respectifs, c'est-à-dire les six mots de données du signal audio L et R et un mot de correction d'erreur P sont mis dans la m9me position que les mots distincts correspondant à la figure 1 et les parties res- tantes à 2 bits de ces sept mots sont arrangées dans le même ordre que la donnée à 14 bits dans la position du mot de correc- tion d'erreur Q de la figure 1. Les autres composants du signal de la période 1-H tels que le signal de synchronisation horizon- tale HS et le signal de référence de blanc W sont dans la m8me répartition que dans le format de la figure 1. Pour avoir la compatibilité de format pour un mot composé de 14 bits et d'un mot de 16 bits, il est souhaita- ble que le circuit soit compatible et qu'il permette de coder une donnée échantillonnée du signal audio analogique suivant 16 bits et de le convertir en un mot de 14 bits à l'aide du circuit de traitement. Pour satisfaire aux conditions ci-dessus, l'in- vention donne un circuit de traitement de signal numérique qui permet de traiter des données d'un premier format dont un mot se compose de 14 bits et de deux mots de correction d'erreur P, Q et d'un second format de données dont le mot se compose de 16 bits et d'un seul mot de correction d'erreur P avec une structure commune de circuit. Un mode de réalisation préférentiel de l'inven- tion sera décrit ci-après à l'aide des dessins suivants. La figure 3 est un schéma-bloc d'un mode de réalisation de l'invention. A cette figure, les données du signal audio en code PCM, ci-dessus dont un mot se compose de 16 bits sont appliquées sous la forme d'une donnée série com- posée d'une alternance de données du canal gauche et du canal droit à la borne d'entrée de données 1. A la figure 4A, une partie de mot de données (c'est-à-dire 16 bits) d'une donnée série, d'entrée est représentée en trait plein alors que le reste est représenté en pointillés. Cette donnée d'entrée est retardée par un circuit de retard à un bit 2 en utilisant deux flip-flop (bascules bistables) de type D, pour avoir ainsi une chronologie comme celle représentée à la figure 4B. Aux figures 4, les références des différents 16 bits d'un mot représentent le numéro d'ordre de chaque bit. Un signal de cadence WBC représenté à la figure 3 est un signal de cadence de bit de mot dont une impulsion correspond à un bit. Les données d'entrée (figure 4A) et les données retardées d'un bit (figure 4B) sont appliquées aux bornes de sélection a et b respectives d'un commutateur de sélection 3. Le commutateur de sélection 3 est commandé par un signal de com- mutation par exemple celui représenté à la figure 4C; ce com- mutateur commute du c8té de la borne a au moment correspondant à la position comprise entre le quinzième et le seizième bits de la donnée d'entrée (figure 4A); il commute sur la borne b au moment correspondant à la position comprise entre le huitième et le neuvième bits. Comme représenté à la figure 4D, les données de sortie du commutateur 3 contiennent les données de la figure 4A pour les bits n0 1 à 8, les données de la figure 4B pour les bits no 9 à 15 et les données de la figure 4A pour le 16ème bit. Ainsi, le contenu du mot à 16 bits comme sortie du commutateur 3 est donné en termes de numéros d'ordre de bits par rapport à la donnée d'entrée d'origine comme "1, 2, 3, 4, 5, 6, 7, 8, 9, , 11, 12, 13, 14, 16". Les données de la figure 4C dans lesquelles celles des 9ème à 15ème bits sont retardées d'une période de un bit, sont appliquées par un circuit de retard 4 à 16 bits formé de deux séries de registres à décalage à 8 bits et d'un flip-flop 5 de type D pour obtenir une donnée de 16 bits comme celle représentée à la figure 4E et qui est couplée à la borne de sélection a du commutateur de sélection 6. Pour choisir la borne b, le commutateur de sélection 6 reçoit le signal de sortie Q du verrou 7 en utilisant un flip-flop de type D. Le verrou 7 verrouille la donnée du 15ème bit dans la donnée retardée d'un bit mentionné ci-dessus ( figure 4B) sous la com- mande d'une impulsion de verrouillage représentée à la figure 4F et la donnée verrouillée est appliquée à la borne de sélec- tion du commutateur de sélection 6. La commutation du commuta- teur 6 est commandée par un signal de commutation comme celui représenté à la figure 4G c'est-à-dire un signal qui commute le commutateur 6 du c8té de la borne b seulement pour le 8ème bit de la donnée de 16 bits, retardée (figure 4E). Ainsi, la donnée de sortie du commutateur de sélection 6 correspond à la figure 4H dans laquelle le 8ème bit est remplacé par le 15ème bit de la donnée d'entrée mentionnée ci-dessus c'est-à-dire que le contenu d'un mot de la donnée d'entrée d'origine est réparti comme suit "1, 2, 3, 4, 5, 6, 7, 15, 8, 9, 10, 11, 12, 13, 14, 16" suivant les numéros d'ordre des bits. Pour cette donnée de 16 bits d'un mot ainsi réarrangée, si l'on extrait seulement la partie de 7 bits de chaque moitié à 8 bits de la donnée d'un mot de 16 bits, on obtient facilement une donnée de 14 bits c'est-à-dire qu'une donnée d'un mot de 16 bits, réarrangée peut facilement être convertie en une donnée de 14 bits. Cette donnée réarrangée de la figure 4H est appliquée à la section 10 du circuit de génération Q, à la section 20 du circuit de génération P et à la section 30 du circuit de retard de 16 bits. La génération du mot de correction d'erreur P dans la section 20 du circuit de génération P se fait par addi- tion numérique d'une donnée de 6 mots du canal gauche et du canal droit pour chaque numéro d'ordre de bit avec un module égal à 2. Par exemple, le mot de correction d'erreur Pn est donné par la formule suivante: Pn = Ln @ Rn 0 Ln+l Rn+l G Ln+2G R... (j) Dans l'équation (1), n représente l'ordre d'échantillonnage comme mentionné; n est égal à 0 ou à un multiple entier de 3. Le symbole i représente une addition modulo 2 (c'est-à-dire une addition numérique avec un module égal à 2) pour chaque bit de chaque mot. Ainsi la section 20 du circuit de génération P peut avoir une construction aussi simple que celle représentée à la figure 3 avec une porte OU-EXCLUSIF (appelée ci-après "porte OU-EX") pour effectuer l'addition modulo 2 et un circuit de retard à 16 bits, 22 formé de deux registres à décalage à 8 bits. De façon plus particulière, la donnée de sortie du com- mutateur de sélection 6 (figure 4H) est appliquée à la porte OU-EX 21 dont le signal de sortie est retardé par le circuit de retard à 16 bits, 22; le signal de sortie du circuit 22 est appliqué en retour par la porte ET 23 à la porte OU-EX 21. La porte ET 23 reçoit un signal de commutation pour commuter les sorties P et Q du commutateur de sélection 41 décrit ultérieure- ment. La sortie de la porte OU-EX 21 est également appliquée à la borne de sélection p du commutateur de sélection 41. La section 30 du circuit de retard de 16 bits peut se réaliser en montant en série deux registres à décalage à 8 bits; la donnée de sortie du commutateur de sélection 6 (figure 4H) est en outre retardée de 16 bits avant d09tre appli- quée à l'inverseur 33. La sortie de l'inverseur 33 est appliquée par un registre à décalage 34 à 8 bits du type entrée série/ sortie parallèle et est fournie comme donnée parallèle à 8 bits par le verrou d'entrée 35 au bus de données. La génération du mot de correction d'erreur Qn dans la section 10 du circuit de génération Q se fait par calcul selon l'équation: Qn = T6Ln 0 T5Rn G T4Lb+l G T3Ln+l G T 2Ln+2 G TRn+2..(2) 7 2487546 Dans l'équation (2) T représente la matrice suivant: 0 0 0 0 0 0 0 0 0 0 0 0 0 1 OOOOOOOOOOOOO1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0001 0000000000 0 0 0 0 1 0 0 0 0 0 0 0 0 0 T = 0 0 0 0 0 1 0 0 0 0 0 0 0 0......(3) 0000 00 1 0 000 000 0000000 1 00000 1 O O O O O O O O 0 1 0 0 0 0 0= O O O O O 0 0 0 100000000 0 O10 OOO 0O0000000 OOOOOOOOO01OO00 00 0 0 0 0 100 Cette matrice T est une matrice auxiliaire du polynome: 1 + x8 + X14...... ... (4) Le calcul matriciel selon l'équation (2) peut se faire en utilisant des registres à décalage montés comme..DTD: indiqué par l'équation (4). La figure 5 montre un montage pour effectuer le calcul matriciel ci-dessus. Dans ce cas, on a en série un regis- tre à décalage 11 à 8 bits et un registre à décalage 12 à 6 bits, le montage se faisant par l'intermédiaire d'un additiohneur numérique 13 qui effectue une addition modulo 2, par exemple une porte OU-EX. La donnée dont un mot se compose de 14 bits est couplée en série, à une borne d'entrée lOa et est appliquée par l'additionneur numérique 14 ayant une porte OU-EX ou analogue à la borne d'entrée du registre à décalage 11 à 8 bits. La sortie du registre à décalage 12 à 6 bits est appliquée à l'addition- neur numérique 14, d'entrée pour effectuer successivement des additions modulo 2 avec la donnée d'entrée série mentionnée ci- dessus. La sortie du registre à décalage 12 à 6 bits est appli- quée par un circuit de porte 15 à un additionneur numérique in- termédiaire 13 qui effectuer les additions modulo 2, successives avec la sortie du registre à décalage 11 à 8 bits. Pour calculer Qn selon l'équation (2), on couple successivement Ln, Rn a la borne d'entrée 1Oa. A ce moment, il faut ouvrir la porte 15 pour un décalage chaque fois que la donnée d'un mot est fournie. A cet effet, on efface les registres à décalage 11, 12 pour fournir la donnée de 14 bits correspondant à L du premier mot (ces données sont appelées successivement al, a2 a14) à la borne d'entrée lOa. A ce moment, la porte 15 reste fermée et l'additionneur numérique 13 fournit la donnée de sor- tie du registre à décalage 11 à 8 bits directement au registre à décalage 12 à 6 bits. Ainsi, à la fin du couplage de la donnée de 14 bits de L' d'un mot, les registres à décalage 11 et 12 n sont dans l'état représenté à la figure 5A. Puis, la porte 15 s'ouvre pour assurer le déca- lage d'un bit dans les registres à décalage 11 et 12. Le contenu Tân des registres à décalage 11 et 12 correspond ainsi à ce qui est représenté à la figure 5B. Puis on ferme de nouveau la porte 15 et la donnée de 14 bits de Rn du second mot (ces données sont réfé- rencées successivement b1; b2... b14) est fournie. Le contenu des registres à décalage 11, 12 (figure 5B) et le contenu de la donnée d'entrée sont additionnés numériquement suivant une addi- tion modulo 2 dans l'additionneur numérique 14 et le contenu Rn c TRn des registres à décalage 11, 12 s'obtient comme cela est représenté à la figure 5C. Puis, la porte 15 s'ouvre et assure le décalage d'un bit, le calcul sur la matrice T se faisant par rapport aux contenusdes registres à décalage 11, 12 pour donner T(R CD TL) = TRn ( T2L, comme contenu du registre à déca- lage. De cette façon, on calcule successivement T, chaque fois qu'un mot de données est couplé à Rn + 2* On obtient ainsi le mot de correction d'erreur Qn dans l'équation (2) comme contenu des registres à décalage 11, 12. Dans le traitement ci-dessus, il faut un déca- lage d'un bit après le couplage successif des données de 14 bits d'un mot sur la borne d'entrée 1Oa. Au cas contraire, on ne peut traiter le signal d'entrée série, continu à cause d'un point de discontinuité. Selon l'invention, on utilise un bit correspondant à la différence qui existe entre 16 bits et 14 bits et le calcul sur la matrice T se fait avec un décalage d'un bit comme mentionné, suivant la chronologie du bit n0 16 (dont le contenu est égal à "16") dans la donnée réarrangée selon la figure 4H. De façon plus particulière, la section 10 du circuit de génération Q (figure 3) dont les parties analogues à a 9 2487546 celles de la figure 5 portent les mames références numériques, se compose d'un registre à décalage 11 à 8 bits, d'un registre à décalage 12 à 6 bits, de portes OU-EX 13, 14, pour l'addition modulo 2 et de la porte ET 15 pour la commande de la porte. De plus, la porte ET 16 qui supprime les bits n0 8 et 16 de la donnée de sortie (figure 4H) du commutateur de sélection est reliée à une borne d'entrée de la porte OU 14; un signal de commande de porte (voir figure 4I) qui est à l'état "L' pour les bits no 8 et 16 est appliqué à la porte ET 16. Le signal WBC est appliqué par la porte ET 17 à la borne de cadence des registres à décalages 11, 12 tout en fournissant un signal de commande de porte qui est à l'état "L" seulement pour le bit n0 8 (figure 4G) pour l'autre borne d'entrée de la porte ET 17; cela interdit le décalage pour le bit no 8. La porte ET 15 qui constitue un circuit de porte comme indiqué reçoit le signal de sortie du registre à décalage 12 à 6 bits et le signal de commande de porte qui est égal à "H" seulement pour le bit n0 16 (figure 4F). Le signal de sortie du registre à décalage 12 à 6 bits est appliqué par la porte ET 18 à l'entrée de la porte OU-EX 14. L'autre borne d'entrée de la porte ET 18 reçoit le signal obtenu par une combinaison logique OU du signal de commande de la porte (figure 4F) et du signal P/Q destiné au commutateur de sélection 41 par l'intermédiaire de la porte OU 19. Dans la section 10 du circuit de génération Q correspondant à la structure ci- dessus, lorsque la donnée représentée à la figure 4H est appliquée par la porte ET, 16, cela supprime le contenu "15" du bit n0 8 et le contenu "16" du bit n0 16, si bien qu'une donnée continue de 14 bits "1, 2 14" est appliquée aux registres à décalage 11, 12. Pour le bit n0 16, il n'y a aucune donnée et seule l'impulsion de cadence de la porte 17 est alors fournie. Ainsi les portes ET, 15 et 18 qui servent à ce moment de portes sont ouvertes pour permettre le calcul sur la matrice T. Lorsque la donnée du mot suivant est fournie, la partie de 14 bits est appliquée par la porte ET 16 à la porte OU-EX, 14 pour une addition modulo 2 pour chacun des 14 bits; les résultats sont appliqués aux registres à décalage 11, 12. On effectue ainsi successivement une addition modulo 2 sur 14 bits et le calcul sur la matrice T, pour chaque mot WBC de 16 bits; cela permet de coupler et de traiter en 2487546 continu un signal de donnée série de 16 bits. Après un calcul fait selon l'équation (2) sur les données de six mots, la sortie des registres à décalage 11, 12 pour le mot de correction d'erreur Q est fournie à la borne de sélection q du commutateur de sélection 41. A ce moment, le commutateur 41 est mis du c8té de la borne q et la sortie du commutateur 41 est inversée par l'inverseur 42 sur le registre à décalage 43 à 8 bits du type entrée série/sortie parallèle. La donnée à 8 bits parallèle du registre à décalage 43 à 8 bits est appliquée par le verrou d'entrée 44 au bus de données. Le commutateur de sélection 41 est mis du c8té de la borne p à tout instant autre que lôrs de l'envoi du mot de correction d'erreur Q; la sortie de la section 20 du circuit de génération P est appliquée après l'inversion par l'inverseur 42 au registre à décalage 43 à 8 bits. La donnée parallèle de 8 bits des verrous d'en- trée 34, 43 est couplée par le bus de données à une mémoire ou analogue pour y être inscrite; cette donnée est ultérieurement extraite seulement pour la partie qui correspond aux sept bits supérieurs, deux fois successivement pour obtenir une donnée de 14 bits; on obtient une donnée de 16 bits par une double extrac- tion successive des huit bits. La description ci-dessus concerne la caractéris- tique du circuit de traitement de signaux numérique selon l'in- vention qui permet de traiter des données numériques d'au moins deux formats de données différents, un mot se composant de m bits et l'autre n bits (m et n étant des nombres positifs entiers avec m> n) par exemple 16 et 14 bits; cette caractéristique réside dans le fait que la donnée série d'un format de données dont le mot se compose de m bits (par exemple 16 bits) est réarrangée suivant une forme adaptée au format de données dont le mot se compose de n bits (par exemple 14 bits); le traite- ment (par exemple le calcul sur la matrice T) se fait suivant une cadence de bits correspondant à la différence du nombre de bits entre les nombres m et n; on obtient ainsi une donnée adaptée au format dont le mot se compose de n bits. Le réarrangement des données mentionnées se fait en mettant les 14 bits supérieurs des données dont un mot se compose de 16 bits dans les sept bits supérieurs des moitiés de 8 bits des données de 16 bits. Par ce réarrangement, on assure la conversion de données à mots de 16 bits en des données à mots de 14 bits. De plus jusqu'à présent il a été impossible de traiter un signal d'entrée continu à cause du calcul matriciel utilisant un registre à décalage tel que celui destiné au mot de correction d'erreur Q nécessaire pour le format de données du signal audio PCM mentionné, dont les mots se composent cha- cun de 14 bits; cela nécessite une opération discontinue telle qu'un décalage de données d'un bit sans introduction d'aucune donnée alors que selon l'invention la différence entre les 16 bits d'un mot et les 14 bits de l'autre mot est utilisée pour éviter le fonctionnement discontinu et permettre un couplag et un traitement en continu de données série dont un mot compren 16 bits. On peut ainsi traiter à l'aide du meme circuit à la fois des données dont le format se compose de mots à 16 bits et des données dont le format se compose de mots de 14 bits. il 12 2487546 R E V E N D I C A T I O N Circuit de traitement de signaux numériques per- mettant de traiter des données dont les formats sont différents, l'un des mots se composant de m bits et l'autre de n bits, m et n étant des nombres positifs entiers avec m> n, procédé caracté- risé en ce que les données série d'un format dont les mots se com- posent de m bits sont réarrangés suivant une forme correspondant au format de données dont les mots se composent de n bits et le traitement des données se fait suivant une cadence de bits correspondant à la différence des nombres de bits entre m et n en fournissant des données adaptées au format pour lequel les mots se composent de n bits.