FR 2494887 A1 19820528 FR 8119927 A 19811023 La présente invention concerne de façon générale les circuits de mémoire morte programmable et elle porte plus particulièrement sur les circuits de mémoire morte programmable ayant une capacité de mémoire relativement élevée. On sait que les circuits de mémoire morte programmable ont de nombreuses applications dans les dispositifs numériques de calcul et de traitement. On sait également que ces circuits de mémoire morte programmable sont formés de façon caractéristique sous la forme d'une seule puce de circuit intégré à semiconducteur. Dans les circuits de mémoire morte programmable de type bipolaire, une matrice de lignes et de colonnes de conducteurs comporte des éléments de mémoire connectés entre des combinaisons particulières de conducteur de ligne et de conducteur de colonne. Chaque élément de mémoire comprend de façon caractéristique une diode et une liaison fusible connectée en série. Au cours de la programmation, on fait sauter ou on détruit des liaisonsfusibles sélectionnées, ce qui crée un circuit ouvert entre le conducteur de ligne et le conducteur de *colonne qui étaient connectés précédemment au point de vue électrique à cette liaison fusible détruite. La configurnim résultante de liaisons fusibles détruites et intactes représente les données enregistrées dans la mémoire morte programmable. Plus précisément, une liaison fusible détruite à une "position" définie par la combinaison particulière conducteur de ligne - conducteur de colonne connectée précédemment à cette liaison fusible détruite peut représenter un signal logique O enregistré à cette position, tandis qu'une liaison fusible intacte à une seconde adresse définie par une combinaison différente conducteur de ligne - conducteur de colonne peut représenter un signal logique 1 enregistré à cette seconde adresse. Plus précisément, dans le circuit de mémoire morte programmable bipolaire envisagé ci-dessus, chacun des conducteurs de ligne est couplé à un circuit d'attaque de ligne correspondant. Chacun de ces circuits d'attaque de ligne comprend un transistor de sortie ayant une électrode de collecteur connectée au conducteur de ligne couplé au circuit d'attaque de ligne considéré et une électrode d'émetteur connectée à un potentiel fixe qui correspond de façon caractéristique à la masse. Lorsqu'on désire faire fondre l'une des liaisons fusibles branchées à un conducteur de ligne particulier, on applique un courant de base à l'un des transistors de sortie dont l'électrode de collecteur est connectée au conducteur de ligne considéré, pour amener ce transistor en saturation0 On applique du courant à l'un des conducteurs de colonne qui est connecté à la liaison fusible qu'on désire détruire. Ce courant circule alors par la liaison fusible sélectionnée et est dirigé vers la masse par les électrodes collecteur - émetteur du transistor de sortie saturé. La valeur du courant nécessaire pour détruire la liaison fusible est de façon caractéristique de l'ordre de 25 mA. On notera que pendant la sélection de l'une des liaisons fusibles, les diodes connectées en série avec les liaisons fusibles qui sont branchées aux conducteurs de ligne non sélectionnés sont Polarisées en sens inverse par une tension relativement élevée produite sur les électrodes de collecteur des transistors de sortie des circuits d'attaque de ligne non sélectionnés. AlOr= qu'une telle tension polarise ces diodes en sens inverse, un courant de fuite (de façon caractéristique de 1,5 pA par diode) traverse effectivement ces diodes et le transistor de sortie saturé qui est sélectionné, en se dirigeant vers le potentiel de la masse. Dans les circuits de mémoire morte programmable ayant un nombre d'éléments de mémoire relativement faible, soit de façon caractéristique moins de 8 K, ce courant de fuite est négligeable, mais dans les circuits de mémoire morte programmable ayant par exemple 16 K éléments de mémoires le courant de fuite total qui traverse le transistor de sortie saturé est du même ordre de grandeur que le courant nécessaire pour faire fondre ou détruire la liaison fusible sélectionnée. Par conséquent, la valeur du courant que ce transistor de sortie doit absorber augmente considérablement lorsque la capacité de la mémoire morte programmable augmente. Une manière de procéder pour avoir un transistor de sortie qui soit capable d'absorber ce courant supplémentaire consiste à augmenter l'aire employée pour former un tel transistor. Cependantu cette technique a pour conséquence de réduire l'aire disponible sur la surface de la puce de semiconducteur. L'invention porte sur un circuit de mémoire morte programmable dans lequel chaque liaison fusible parmi un ensemble de telles liaisons est branchée entre un conducteur de ligne et un conducteur de colonne particulier d'une matrice de conducteurs de ligne et de colonne, et dans lequel chaque conducteur de ligne est branché à un circuit correspondant parmi un ensemble de circuitsd'attaque de lignes chacun d'eux comportant un transistor de sortie qui est connecté au conducteur de ligne correspondant. Des moyens de commutation appliquent un premier niveau de courant de base aux transistors de sortie pendant le mode de programmation et ils appliquent un second niveau de courant de base, inférieuw à ces transistors de sortie pendant le mode de lecture. Avec une telle configuration, les transistors de sortie ont un bêta forcé de valeur réduite et ils sont ainsi caphbles d'absorber à la fois le courant nécessaire pour détruire une liaison fusible et le courant de fuite supplémentaire qui traverse les diodes connectées en série -avec les liaisons fusibles non sélectionnées, dans le mode de programmation. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant au dessin annexé qui représente un schéma d'un circuit de mémoire morte programmable correspondant à l'invention. On va maintenant considérer la figure unique qui représente un circuit de mémoire morte programmable 10, qui est ici une mémoire morte programmable de 16 K, - comprenant un réseau de mémoire 12 qui est conçu ici de façon à enregistrer 16 384 bits d'information arrangés en 2048 mots numériques à 8 bits. Le réseau de mémoire 12 comporte ainsi huit sections 13a - 13h et chacune de ces sections 13a - 13 h est conçue de façon à enregistrer un bit différent parmi les 8 bits des 2048 mots numériques. Ainsi, alors que chacune des sections 13a - 13h comporte des conducteurs de ligne 141 - 14128, les sections 13a à 13h comprennent des conducteurs de colonne respectifs 16la - 1616a à 16i6h - 1616ht comme il est indiqué. Chaque élément d'un ensemble d'éléments de mémoire 18, qui sont ici au nombre-de 16 384, est branché entre l'un particulier des conducteurs de ligne 141 - 14128 et l'un particulier des conducteurs de colonne 16 1616h8 comme il est indiqué, l'élément de mémoire désigné par 18a étant représenté branché entre le conducteur de ligne 141 et le conducteur de colonne 16. Chacun des éléments de mémoire 18 comprend une diode 20, ici une diode Schottky, et une liaison fusible 22, connectée en série, comme il est représenté. Une section de décodeur X 24 est connectée aux conducteurs de ligne 141 14128, comme représenté, et chaque section de décodeur X 24 est branchées des bornes "O - A6 par l'intermédiaire d'une section d'inverseur d'adresse X, , de type classique. Comme on le décrira en détail par la suite, les bornes A. - A6 reçoivent 7 bits d'un mot d'adresse à 1i bits, tandis que les quatre bits restants de ce mot d'adresse sont appliqués aux bornes A7 - A10. Il suffit cependant de dire pour l'instant que les signaux logiques appliqués aux bornes A0 - A6 définissent 7 bits des 11 bits utilisés pour adresser les 2048 mots enregistrés dans la mémoire morte programmable 10. Comme mentionné, la section d'inverseur d'adresse X correspond à n'importe quelle conception classique et, sous l'effet des signaux logiques Ao - A6 qui sont appliqués respectivement aux bornes A0 - A6, cette section produit des signaux directs A ' - AÀ6 et des signaux complémentaires XO' A6' apparaissant respectivement sur les lignes Ao' - A6' et àot - A6t. Les signaux présents sur les lignes A0' - A6' et A ' - A6' sont appliqués à la section de décodeur X, 24, comme représenté. La section de-décodeur X 24 comprend un ensemble de circuits d'attaque de ligne 32 1 -.32128, qui sont ici au nombre de 128, comme représenté. Chacun de ces circuits d'attaque de ligne 321 - 32128 comporte un transistor d'entrée -331 33128 dont l'électrode de base est branchée à une l alimentation + Vcc, soit ici + 5 volts, par l'intermédiaire de résistances respectives 341 - 34128' comme il est indiqué. Les sept électrodes d'émetteur de chacun des transistors d'entrée Schottky 331 - 33128 sont branchées à des lignes sélectionnées parmi les lignes Ao' - A6' et AO' - ' 61, d'une manière classique. Les lignes AO' - '6t sont ici branchées aux sept électrodes d'émetteur du transistor 31 et les lignes i AO'- A6' sont branchées aux sept électrodes d'émetteur du transistor 33 128' comme représenté. Les électrodes de - collecteur 33- 33 sont branchées aux électrodes de base de transistors Schottky de couplage respectifs 35-1 35128 comme il est indiqué. Les électrodes de collecteur des transistors 351 - 35128 sont connectées à une borne de source d'alimentation 36 par des résistances respectives 37, - 37128' comme il est indiqué. Comme on le décrira par la suite, en mode de progranmation, la tension sur la borne de source d'alimentation 36 est relativement élevée, soit ici + 10 volts, tandis que pendant le mode de lecture, la tension sur la borne de source d'alimentation 36 a une valeur inférieure, soit ici environ V ( c'est-à-dire 5 volts). Avec une telle configuration, pendant le mode de programmation, c'est-à-dire lorsque la tension supérieure est appliquée à la borne de source d'alimentation 36, un courant élevé circule à partir de cette borne de source d'alimentation 36 et passe par les électrodes collecteur - émetteur d'un transistor sélectionné parmi les transistors de couplage 351 - 35128 pour se diriger vers l'électrode de base de l'un des transistors de sortie 38 1 - 38128 qui est branché à l'électrode d'émetteur du transistor de couplage sélectionné parmi les transistors 351 - 35128e De cette manière, celui des transistor de sortie 381 - 381 qui est branché au transistor de couplage sélectionné parmi les transistors 351 - 35128 fonctionne avec un bêta forcé relativement bas pendant le mode de programmation et il est capable d'absorber, lorsqu'il est en saturation, à la fois le courant nécessaire pour faire fondre une liaison fusible sélectionnée parmi les liaisons fusibles 22, et le courant total de fuite ou de polarisation inverse qui circule dans les diodes 20 connectées en série aux liaisons fusibles nonrt sélectionnées. Pour achever la description des circuits d'attaque de ligne 321 - 32128, on peut dire que les électrodes de base des transistors de sortie 381 - 38128 sont connectées à la masse par des résistances respectives 391 - 39128 comme représenté; et les électrodes de collecteur des transistors de couplage 35I - 35128 sont respectivement connectées aux électrodes de collecteur des transistors de sortie 381 38128 comme représenté, par l'intermédiaire de résistances 401 -4 128 et de diodes Schottky respectives 411 - 41128 connectées en séries, comme indiqué. Les électrodes de collecteur des transistors de sortie 381 - 3812 sont respectivement connectées de la manièere indiquée aux conducteurs de ligne 141 - 14128; et les électrodes d'émetteur des transistors de sortie 381 - 38128 sont respectivement connectées à la masse, comme représenté. Les conducteurs de colonne 161 1616a 161h - 1616h sont respectivement connectés à des décodeurs Y 50a - 50h comme représenté. Ainsi, en considérant la section 13a du réseau de mémoire 12, on voit que les conducteurs de colonne 161a - 1616a sont connectés au décodeur Y 50a par les électrodes d'émetteur des tranMstors respectifs 521a - 5216a, comme indiqué. De façon plus générale, les conducteurs de colonne des sections 13a - 13h sont connectés aux décodeurs Y respectifs 50a - 50h par des jeux de transistors respectifs 521a - 5216a à 521h - 5216ht comme indiqué. Tous les décodeurs Y 50a - 50h ont une structure identique et ils consistent ici en une matrice de diodesclassique qui est attaquée par des signaux de commande fournis par une section d'inverseur d'adresse Y, 54p et par une alimentation + Vcc comme indiqué. Les signaux de commande produits par la section d'inverseur d'adresse Y 54 (qui est équivalente à la section d'inverseur d'adresse X 30 envisagée ci-dessus) sont des versions directes et inversées des signaux logiques appliqués aux bornes A7 - A10. Ainsi, les signaux logiques A7 - A10 qui sont appliqués aux bornes A7 A10 fournissent quatre des signaux d'adresse à 11 bits pour les 2048 mots enregistrés dans la mémoire morte programmable (les 7 bits restants sont appliqués aux bornes A, - A6, comme décrit ci-dessus. Ainsi, la section d'inverseur d'adresse Y 54 produit des signaux directs A 7 - A 10 et des signaux complémentaires A ' 7 A10'f ces signaux constituant les signaux de commande pour chacun des décodeurs Y 50a - 50h. Par conséquent, sous l'effet des signaux logiques appliqués aux bornes A7 - A10, un courant de base circule à partir de la source + Vcç vers un transistor sélectionné parmi les transistors 52la - 5216a branchés au décodeur Y 50ag ce qui sélectionne celui des conducteurs de colonne 16la 1616a qui est connecté à l'électrode d'émetteur du transistor sélectionné parmi les transistors 52la - 5216a Plus généralement les signaux de commande que produit la section d'inverseur d'adresse Y 54, sélectionnent l'un des conducteurs de colonne dans chacune des sections 13a - 13h du réseau de mémoire 12. Les électrodes de collecteur des transistors 52la - 5216a à 521h - 5216h sont connectées ensemble aux bornes respectives 57a - 57h, comme représenté. Les bornes 57a - 57h sont connectées aux amplificateurs séparateurs de sortie respectifs 58a - 58h, comme représenté. Ainsi, sous l'effet des signaux de commande que produit la section d'inverseur d'adresse Y 54, un conducteur de colonne sélectionné de chacune des sections 13a - 13h du réseau de mémoire 12 est connecté à un amplificateur - séparateur de sortie correspondant 58a - 58h, comme indiqué. Chacun des amplificateurs - séparateuri de sortie 58a - 58h est branché à une borne correspondante parmi les bornes de sortie 00 - 07, comme représenté. Comme on le décrira, au cours du mode de programmation, le courant qui est appliqué à l'une des bornes de sortie 00 - 07 traverse l'une des liaisons fusibles 22 dans la section considérée parmi les sections 13a - 13h du réseau de mémoire 12, cette liaison fusible étant sélectionnée par les signaux d'adresse A0 - A10; tandis qu'au cours du mode de lecture,chacune des bornes de sortie 00 - 07 produit un signal logique représentatif des 8 bits de celui des 2048 mots enregistrés dans la mémoire morte programmable 10 qui est sélectionné par les signaux d'adresse A -- A10- La mémoire morte programmable 10 comporte une section de validation de programmation de mémoire morte programmable, 60. Cette section 60 est branchée à une borne E, comme représente Plus précisément, la borne E est branchée à l'électrode de base d'un transistor P - N - P 61 et à l'anode d'une diode zener 73, comme représenté. La diode zener 73 a ici une tension de claquage de 7 volts. La cathode de la diode zener 73 est connectée à une borne 75, comme représenté. Le transistor 61 est un transistor à émetteurs multiples qui comporte un émetteur connecté à l'alimentation + V par l'intermédiaire ce d'une résistance 63, comme représenté,età labase du transistor Schottky 64, par l'intermédiaire d'une diode Schottky 62, comme représenté. L'autre émetteur du transistor 61 est directement connecté à l'électrode de base du transistor 64, comme représenté. L'émetteur du transistor 64 est relié à la base du transistor 65 et à la masse par une résistance 66, comme représenté. L'émetteur du-transistor 65 est connecté à la masse et son collecteur est connecté par une résistance 68 au collecteur du transistor 64 et à la base du transistor 67, et ensuite à l'alimentation + Vcc par une résistance 69,comme représenté. L'émetteur du transistor 67 est connecté à la ligne E par une diode 107 et à son collecteur par une résistance 71, comme représenté. Lorsque le signal qui est appliqué sur la borne:. E consiste en une tension positive relativement élevée, soit ici + 33 volts, la mémoire morte programmable 10 est placée dans le mode de programmation, et lorsque le signal appliqué sur la borne E est a un niveau relativement bas, soit ici environ + 0,3 volt, la mémoire morte programmable qui est alors programmée est placée dans le mode de lecture. Plus précisément, lorsque la tension + 33 volts est appliquée sur la borne Es le transistor 61 est bloqué, ce qui provoque la conduction des transistors 64, 65 et 67, si bien que la tension sur la ligne E passe au niveau bas. De plus, cette tension de + 33 volts provoque le claquage de la diode zener 73, ce qui fait appara1tre un potentiel de + 25 volts sur la borne 75. La borne 75 est connectée à un circuit de commutation d'alimentation pour le décodeur X, 70. Ce circuit de commutation comprend un réseau diviseur de tension constitué par des résistances 74, 76, une diode zener 78, des transistors 80, 82 et une-résistance 84, connectés de la manière représentée 24940 3 pour produire, sous l'effet du potentiel de + 25 volts sur la borne 75, une tension supérieure à + V sur la borne cc de source d'alimentation 36. Ce circuit de commutation 70 produit ici une tension de + 10 volts sur la borne 36 sous l'effet de la tension de + 26 volte sur la borne 75 (c'està- dire que le circuit de comimutation 70 produit + 10 volts sur la borne de source d'alimentation 36 lorsque le signal de validation de programmation (c'est-à-dire + 33 volts) est appliqué sur la borne E). Inversement, dans le mode de lecture (c'est-à-dire lorsque la tension sur la borne E est au niveau bas), la diode zéner 73 ne manifeste pas de claquage et la borne 75 est à l'état ouvert, si bien que la source + V est connectée à la borne de source ce d'alimentation 36 par la diode Schottky 83, comme représenté. Par conséquent, pendant le mode de programmation, les transistors de sortie 381 - 38128 de la section de décodeur X 2 reçoivent sous l'effet de la tension + 10 volts sur la borne 36 un courant de base plus élevé qu'au cours du mode de lecture, lorsque la borne 36 reçoit approximativement 5 volte. On envisagera ultérieuremEnt de façon plus détaillée la raison pour laquelle on change la tension sur la borne 36, et donc le courant de base dirigé vers les transistors de sortie 381 - 38128, selon que la mémoire morte programmable est en mode de lecture ou de programmation. Cependant, il suffit de dire pour l'instant qu'en appliquant la tension supérieure aux circuits d'attaque X, ou de ligne, 32. - 32128 pendant le mode de programmation, on diminue le bêta forcé des transistors de sortie 381 38128 ce qui permet à ces transistors de sortie 381 - 38128 d'absorber non seulement le courant nécessaire pour détruire une liaison sélectionnée parmi les liaisons fusibles 22, mais également le courant de fuite qui traverse les transistors de sortie à partir des diodes 20 qui sont connectées aux liaisons fusibles non sélectionnées. Tous les amplificateurs - séparateurs de sortie 58a - 58h ont une structure identique et l'amplificateur - séparateur 58a est représenté en détail, ce qui montre qu'il comporte des transistors 96, 98, 99, 100 et 102, comme représenté. L'électrode de base du transistor 96 est branchée à la ligne E par une diode Schottky 90 et une diode 92, et à la borne 57a par une résistance 104 et une diode Schottky 106. Le point de connexion 105 de la résistance 104 et de la diode Schottky 106 est connecté à l'alimentation + Vcc par une résistance 108 et au collecteur du transistor 96 par une diode Schottky 110, comme représenté. Le collecteur du transistor 96 est connecté à + Vcc par une résistance 112 et à la base du transistor 98 par une résistance 114 et une diode Schottky 116. La base du transistor 98 est connectée à son émetteur par une résistance 118 et son émetteur est connecté: à la masse par la résistance 120; au collecteur du transistor 99 par une résistance 134; à la base du transistor 99 par une résistance 122; et à la base du transistor 107, comme représenté. Le collecteur du transistor 98 est connecté à la ligne E par une diode Schottky 94, à + V par une résistance 124, et à la base du transistor 102, comme représenté. Le collecteur du transistor 102 est connecté à + Vcc par une résistance 126 et son émetteur est connecté à la borne 00 et aux collecteurs des transistors 128, 130 par une diode Schottkzy 132, comme représenté. La borne O0 est connectée au collecteur du transistor 107. L'émetteur du transistor 107 est connecté à la masse et sa base est connectée à l'émetteur du transistor 98. L'émetteur du transistor 99 est connecté à la masse, comme représenté. La borne 75 de la section de validation de programmation de la mémoire morte programmable, 60, est connectée à l'électrode de base du transistor 130 par une résistance 136. L'électrode de base du transistor 130 est connectée à la base du transistor 138. L'émetteur du transistor 138 est connecté à l'émetteur du transistor 130 et à la base du transistor 128, comme représenté. Le collecteur du transistor 138 est connecté à la masse. Les transistors 128, 130 forment une paire Darlington et l'émetteur du transistor 128 est connecté à la borne 57a, comme représenté. Ch va maenEtr lUnwer à l'explioetin du fur nnt i la mémoire morte programmable 10. Pendant le mode de programmation, la ligne E est au niveau bas pour les raisons indiquées ci-dessus. Sous l'effet de la tension basse sur la ligne E, les diodes 90, 92, 94 sont polarisées en sens direct, ce qui place les transistors 96, 98, 99, 100 et 102 dans un état bloqué ou non conducteur. En outre, la diode 106 est polarisée en sens inverse. Ainsi, lorsqu'on désire programmer les éléments de mémoire 18 dans la section 13a du réseau de mémoire 12, on connecte une alimentation (non représentée) à la borne de sortie 00 et un courant circule à partir de -- cette alimentation en passant par les électrodes de collecteur des transistors 130, 128, en montage Darlington (ces transistors sont polarisés à l'état conducteur par la tension élevée de + 25 volts sur la borne 75), pour se diriger vers l'électrode de collecteur et l'électrode d'émetteur de celui des transistori 521a -5216a qui est sélectionné par les signaux présents sur les lignes A7 - A10,en empruntant celui des conducteurs de colonne 161 - 1616a qui est connecté au transistor sélectionné parmi les transistors 52la - 5216a' celle des liaisons fusibles 22 qui est connectée entre ce conducteur de colonne sélectionné parmi les conducteurs 16la - 1616a' et l'un des conducteurs de ligne 141 - 14128 qui est sélectionné par les signaux présents sur les bornes À - AÀ. Ainsi, un courant circule dans la liaison fusible sélectionnée parmi les liaisons fusibles 22, connectée au conducteur de ligne sélectionné parmi les conducteurs 141 - 14128, et ce courant se dirige vers la masse en passant par les électrodes collecteur - émetteur de l'un des transistors de sortie 381 - 38128 qui est connecté à ce conducteur de ligne sélectionné parmi les conducteurs 141 - 14 128 On va par exemple considérer que les signaux sur les lignes A0 - A6 sont les suivants:0000000. Des signaux au niveau haut apparaissent sur chacune des sept électrodes d'émetteur du transistor 331 ce qui fait circuler un courant par la résistance 341 et le collecteur du transistor 331' pour débloquer les transistors 351 et 381, tandis que l'un au moins des émetteurs des transistors 332 -.33128 est à une tension basse, si bien que les transistors 382 - 38128 sont bloqués ou non conducteurs. Il en résulte que la tension sur la ligne 141 est au niveau bas et la tension sur les 12 2494087 lignes 142 - 14128 est au niveau haut (c'est-à-dire 10 volts). On considère également que les signaux présents sur les lignes A7 - A10 valident le décodeur Y 50a, de façon à débloquer le transistor 52lau ce qui sélectionne l'élément de mémoire 18a (c'est-à-dire l'élément de mémoire connecté entre le conducteur de ligne 141 et le conducteur de colonne 16la). Le courant circule à partir d'une source (non représentée) connectéeà la borne 00, en passant par la liaison fusible 22 de l'élément de mémoire i8a avec un niveau suffisant pour détruire cette liaison 22. Le chemin qu'emprunte ce courant est représenté par les flèches en trait continu 150. On notera que le transistor 381 doit non seulement absorber ce courant, d'une valeur caractéristique de 25 mA# mais également absorber le courant de fuite, indiqué par les flèches en pointillés 152, qui traverse les diodes polarisées en sens inverse, 20, des éléments de mémoire 18 non sélectionnés. Bien que chaque diode niait qu'un courant de polarisation inverse d'environ 1,5 pA, il y a ici plus de 15 000 telles diodes, si bien que le courant de fuite total qui doit traverser le transistor 38 est.de 24 mA. On notera que ce transistor 381 est capable d'absorber ce courant d'intensité élevée du fait qu'il a un b9ta forcé inférieur à cause d'un courant de base relativement élevé qu'il reçoità partir d'une tension d'alimentation de niveau supérieur, soit ici + 10 vol Is.-que le circuit de commutation d'alimentation du décodeur X, 70, fait apparaître sur la borne 36. Une fois que la section 13a du réseau de mémoire 12 est programmée, on programme successivement de façon similaire les sections 13b - 13h en connectant séquentiellement aux bornes respectives 1 7 l'alimentation (non représentée) qui était connectée précédemment à la borne 00. Pendant le mode de lecture, une tension basse, soit ici + 0,3 volt, est appliquée à la borne E. Sous l'effet d'un tel signal de tension basse, le circuit de commutation d'alimentation du décodeur X, 70, connecte l'alimentation + Vce à la borne 36, et cette alimentation + Vcc constitue maintenant la source pour les circuits 2494s8i d'attaque X, ou de ligne, 321 - 32128. Des signaux d'adresse de mot sont appliqués aux bornes AO A,1' ce qui sélectionne l'un des conducteurs de ligne 141 - 14128, de la manière décrite pour le mode de programmation, et l'un des conducteurs de colonne dans chacune des sections respectives 13a - 13h. On notera que sous l'effet de la tension basse présente sur la borne E, le transistor 61 devient conducteur et les transistors 64 et 65 se bloquent, ce qui applique une tension de niveau haut (c'est-à-dire V) sur la ligne E et polarise en sens inverse les diodes 90, 92 et 94. Ainsi, par exemple, si la liaison fusible 22 de l'élément de mémoire 18a n'a pas été détruite et si cet élément de mémoire 18a est sélectionné au cours du mode de lecture suivant, la tension basse présente sur la ligne 1419 résultant du déblocage du transistor 381, est transmise au conducteur de colonne 16la et au collecteur du transistor 521a, ainsi qu'à la borne 57a et à la base du transistor 96 par la diode 106 polarisée en sens direct. Cette tension basse sur la base du transistor 96 place le transistor 100 dans un état bloqué, si bien que la tension sur la borne 0 est au niveau haut ou Vcc, ce qui indique qu'un élément de mémoire 18a (intact) représente ou enregistre un signal logique 1. (On notera qu'au cours du mode de lecture, la tension sur la borne 75 correspond à un état "ouvert", ce qui fait que les transistors 128, 130 sont bloqués.). Si au contraire la liaison fusible 22 de l'élément de mémoire 18a a été détruite (c'est-àdire que cette liaison est en circuit ouvert), au cours du mode de lecture suivant, la tension sur la base du transistor 96 est au niveau haute par l'intermédiaire de VCo des résistances 108, de la diode 1169 de la résistance 114, de la résistance 118 et de la résistance 120, ce qui provoque la conduction du transistor 96 et des transistors 98, 99 et 100, si bien que la tension sur la borne 0 est au niveau bas, indiquant ainsi que l'èément de mémoire 18a (détruit) représente ou enregistre un signal logique 0. Lesamplificateurs - séparateurf de sortie 58b - 58h fonctionnent simultanément d'une manière semblable, ce qui permet à la mémoire morte programmable de lire les 8 bits du mot enregistré à la position qui est 1 4 adressée par les signaux présents sur les lignes A. A11 Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. l REVENDICATIONS 1. Circuit de mémoire morte programmable (10), caractérisé en ce qu'il comprend:(a) un réseau de mémoire (12) comprenant un ensemble d'éléments de mémoire programmables et adressables (18); (b) des circuits d'adresse (30, 321 - 32128) destinés à adresser les éléments de mémoire programmable du réseau de mémoire, ces circuits d'adresse comportant un ensemble de transistors de sortie (381 - 38128) branchés à - des éléments de mémoire programmables respectifs; et (c) des moyens comprenant un circuit de validation de J (6C qui réagissent à un signal de validation de programmation et à un signal de mode de lecture en appliquail un. premier niveau de courant aux transistors de sortie pendant le mode de programmation et un second niveau de courant, différent du premier, à ces transistors de sortie pendant le mode de lecture. 2. Circuit selon la revendication 1, caractérisé en ce que chaque élément de mémoire programmable adressable comprend une diode (20) et une liaison fusible (22) connectée en série. 3. Circuit selon la revendication 2, caractérisé en ce que les électrodes d'émetteur et de collecteur de chaque transistor de sortie (381 - 38128) sont connectées en série à une ligne correspondante des liaisons fusibles. 4. Circuit de mémoire morte programmable (10), caractérisé en ce qu'il comprend: (a) un réseau de mémoire (12) comprenant un ensemble d'éléments de mémoire adressables (18) arrangés en unematrice de lignes et de colonnes, chacun de ces éléments comprenant une liaison fusible (22) et une diode connectée en série (20); (b) un circuit d'adresse (30, 24) destiné à adresser les éléments de mémoire et - -- comportant un ensemble de transistors de sortie (381 - 38128), chacun d'eux ayant une électrode de collecteur branchée à l'une particulière des lignes (141 - 14128) d'éléments de mémoire programmable; et (c) des moyens comprenant un circuit de validation de programmation (60) qui réagimt à un signal 1 de validation de programmation et à un signal de mode de lecture en appliquant un premier niveau de courant aux transistors de sortie pendant le mode de programmation et un second niveau de courant,inférieur,à ces transistors de sortie pendant le mode de lecture.