FR 2491419 A1 19820409 FR 8118532 A 19811001 La présente invention concerne un appareil de commande automatique de train, l'expression " commande automatique de train " pouvant être également désignée dans la suite par l'abréviation CAT. Un appareil de commande automatique de train fonctionne de façon à commander la vitesse de roulement d'un train en dessous d'une limite prédéterminée de vitesse qui est variable en fonction de la condition de marche programmée du train et également de la condition des voies. Du fait de sa nature, l'appareil de commande automatique de train doit être d'une grande fiabilité. Un appareil CAT de type connu est généralement composé d'une partie de réception de signal destinée à recevoir un signal CAT modulé en fréquence qui provient d'un émetteur disposé le long de la voie et qui identifie la limite de vitesse de train indiquée par le signal CAT, ainsi qu'une partie de comparaison de vitesse qui assure la comparaison de la limite de vitesse précitée avec la vitesse réelle du train détectée par un tachygénérateur et qui engendre un signal d'instruction de freinage de train quand le résultat de la comparaison prouve que la vitesse détectée du train dépasse la limite prédéterminée. La partie récep- trice de signal de l'appareil CAT doit être d'un fonctionne- ment parfaitement sûr de façon qu'elle puisse démoduler d'une manière satisfaisante le signal CAT modulé en fréquence reçu pour éliminer la fréquence porteuse et pour qu'elle puisse ensuite identifier avec précision la limite prédéterminée de vitesse par la fonction de discrimination de fréquence. Pour que cette fonction de discrimination de fréquence ne puisse pas devenir anormale, il est prévu généralement trois parties réceptrices de signal pour recevoir le signal CAT modulé en fréquence, et la fréquence du signal CAT démodulé est définie en prenant la majorité des sorties des parties réceptrices de signal, c'est-à-dire en opérant conformément à la règle de deux-parmi-trois. Le résultat de la discrimination de fréquence est tel qu'une des sorties des parties réceptrices de signal est définie comme représentant la limite de vitesse à la condition que toutes les sorties des parties réceptrices de signal soient inférieures à celles qui sont apparues. Par exemple, la limite de vitesse est définie comme étant égale à 45 km/h lorsque les sorties des parties réceptrices de signal représentant 30 km/h et 45 km/h sont simultanément apparues. La limite de vitesse est définie comme étant égale à 60 km/h seulement quand les sorties des parties réceptrices de signal indiquant des valeurs de 30 km/h, km/h et 60 km/h sont simultanément apparues. En outre, le fait que la limite de vitesse est décalée obligatoirement vers une valeur inférieure en cas de panne d'un des compo- sants de circuits analogiques constituant la partie récep- trice de signal est confirmé de façon à assurer la sécurité de marche de la partie réceptrice de signal. Egalement, pour assurer la sécurité de marche de la partie de comparaison de vitesse de l'appareil CAT, cette partie de comparaison de vitesse a été agencée de façon que non seulement une fonction de détection de panne soit simplement additionnellement prévue mais également que l'aptitude d'application correcte de cette fonction de détection de panne puisse être vérifiée. En conséquence, comme le montre la description faite ci-dessus, on a établi jusqu'à maintenant un haut degré de fiabilité pour l'appareil de commande automatique de train. Cependant, il existe certainement une limite à la fiabilité et on ne peut pas affirmer catégoriquement que l'appareil CAT fonctionne d'une manière sure dans n'importe quelle condition. Cela s'explique par le fait que, lors de l'étude des conditions de fiabilité de l'appareil CAT, on a au préalable fait une hypothèse sur le mode de panne de ses composants et qu'on a également supposé que le lieu d'apparition simultanée de pannes était unique. Par exemple dans le cas d'un circuit imprimé numérique, on suppose seulement qu'il peut se produire une panne de dégénération dans laquelle les bornes d'entrée et de sortie du circuit sont fixées au niveau logique "0" ou "1" mais on ne tient aucune considération de la panne incertaine o le niveau de la sortie du circuit imprimé change accidentellement en prenant la valeur "0" ou "l", et on ne prend également pas en considération le fait qu'une telle panne se produisant lors d'un accident causé au circuit imprimé provoque le changement de la fonction pour laquelle ce circuit imprimé a été conçu. En outre, des incidents se produisant dans plusieurs éléments sous l'effet par exemple d'une saute de tension externe ne sont pas pris en considération, et un court-circuit entre les conducteurs sous l'effet d'une intrusion de matières étrangères entre eux n'est également pas pris en considéra- tion. Généralement un tel incident ne peut pas se produire, ou se produit très rarement. Cependant d'autre part il est bien connu qu'un accident important se produit lorsqu'une situation considérée comme rare s'est produite ou bien quand un incident s'est accidentellement superposé à un autre incident. Comme décrit ci-dessus, la fonction de la partie réceptrice de signal de l'appareil CAT est de discriminer la fréquence du signal CAT reçu et, du fait que le signal CAT a une fréquence prédéterminée, cette fonction peut être remplie par une comparaison de la fréquence du signal CAT avec celles de plusieurs signaux de fréquence de référence. D'autre part, la comparaison de fréquence proprement dite constitue la seule fonction de la partie de comparaison de vitesse de l'appareil CAT. En dépit du fait que la partie réceptrice de signal et la partie de comparaison de vitesse de l'appareil CAT remplissent ainsi des fonctions semblables lesdites parties ont été réali- sées sous la forme d'unités indépendantes dans lesquelles non seulement les éléments matériels mais également les composants comprenant les sources de courant et les carters sont prévus séparément. L'augmentation résultante du nombre de pièces, du volume, du poids, de la consommation de courant, etc. de l'appareil CAT de type connu s'est traduite par la dégradation de la fiabilité, qui constitue la propriété la plus importante pour ce type d'appareil. En conséquence l'invention a pour but de fournir un appareil de commande automatique de train pouvant fonctionner avec une fiabilité et des performances qui sont améliorées par rapport à celles des appareils de types connus. Selon une première caractéristique de la présente invention, l'appareil de commande automatique de train comprend essentiellement une mémoire fixe ( qui pourra également être désignée en abrégé dans la suite par l'expression " mémoire ROM ") destinée à mémoriser différents paramètres et un circuit intégré de grande puissance ( qui pourra être désigné dans la suite en abrégé par l'expression " circuit LSI "l) fonctionnant comme une partie opérationnelle logique comportant un circuit d'entrée de signal de fréquence recevant un signal de fréquence, un circuit de comparaison du signal de fréquence provenant du circuit d'entrée de fréquence avec un paramètre lu dans la mémoire ROM après établissement d'une corres- pondance entre les modes desdits signaux, et un circuit logique de sortie assurant l'édition logique du résultat de la comparaison faite par le circuit de comparaison. La présente invention a pour second objet un appareil de commande automatique de train d'une structure simplifiée qui peut fonctionner avec une fiabilité améliorée. Selon une seconde caractéristique de la présen- te invention, la fonction de discrimination de la]imite de vitesse indiquée par un signal CAT reçu par un récepteur placé sur le train et la fonction de comparaison de la limite de vitesse avec un signal représentant la vitesse détectée du train sont remplies par un seul moyen de compa- raison fonctionnant dans un mode de partage de temps. D'autres avantages et caractéristiques de l'invention|serônt mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels la fig. 1 est un schéma synoptique montrant la structure générale d'un premier mode préféré de réalisation de l'appareil de commande automatique de train conforme à la présente invention, la fig. 2A est un schéma synoptique montrant la structure du circuit de génération de signal de fréquence de référen- ce ou de modèle de fréquence qui est utilisé dans le premier mode préféré de réalisation de la présente invention, la fig. 2B est un schéma synoptique montrant la structure du circuit de comparaison de fréquence qui est utilisé dans le premier mode préféré de réalisation de l'invention, la fig. 3 montre la table de vérité du circuit de la fig. 2A, la fig. 4 montre le principe de l'anneau arithmétique utilisé dans la présente invention, la fig. 5 est une vue de détail du circuit représenté sur les figures 2A ou 2B, la fig. 6 est un chronogramme montrant le fonctionnement du circuit des figures 2A ou 2B, la fig. 7A est un schéma synoptique montrant la structure détaillée du premier mode de réalisation de l'invention, la fig. 7B représente en détail la connexion entre la mémoire ROM et le circuit arithmétique LSI représenté sur la fig. 7A, la fig. 8 met en évidence, à titre d'exemple, les positions des paramètres mémorisés dans la mémoire ROM de la fig. 7A, la fig. 8B montre les régions de la mémoire ROM o sont mémorisés les paramètres, la fig. 9 est un chronogramme montrant le fonctionnement du mode de réalisation de la fig. 7A, la fig. 10 est une représentation graphique indiquant, à titre d'exemple, un groupe de signaux de fréquence de référence à comparer avec le signal de vitesse de train, la fig. 11 est un schéma synoptique montrant en détail la structure d'un second mode préféré de réalisation de l'invention, et la fig. 12 montre à titre d'exemple les positions des paramètres mémorisés dans la mémoire ROM de la fig. 11. On va maintenant décrire en détail dans la suite des modes préférés de réalisation de la présente invention en référence aux dessins. La fig. 1 est un schéma synoptique de principe montrant la structure générale d'un premier mode préféré de réalisation de l'appareil de commande automatique de train conforme à la présente invention. En référence à la fig. le un récepteur 1 et un tachy-générateur 3 sont reliés à l'appareil de commande automatique de train, désigné dans son ensemble par la référence 100 et comprenant un circuit de démodulation de signal CAT 2, un circuit de profilage d'ondes 4, un circuit arithmétique LSI 5 effectuant des opérations logiques, une mémoire fixe ROM 6 mémorisant différents paramètres et un circuit d'amplification de sortie 7. Un signal CAT modulé en fréquence qui est émis par un circuit de voie est reçu par le récepteur 1 et il est ensuite démodulé par le circuit démodulateur 2 de manière à sortir de celui-ci sous la forme d'un signal de fréquence représentant une limite de vitesse prédéter- minée. Le signal de fréquence est appliqué par le circuit 2 au circuit arithmétique LSI 5 qui identifie la limite de vitesse. D'autre part, un signal de vitesse représentant la vitesse détectée du train est transmis par le tachy- générateur 3 au circuit de profilage d'onde 4 dans lequel le circuit est soumis à un profilage d'onde et à une conversion de niveau de façon à sortir dudit circuit sous la forme d'un signal pulsatoire représentant la vitesse de train. Ce signal pulsatoire est appliqué également au circuit arithmétique LSI 5. Dans le circuit arithmétique LSI 5, le signal CAT est comparé séquentiellement avec les paramètres mémorisés dans la mémoire ROM 6 de façon à discriminer la limite de vitesse qui est spécifiée parmi plusieurs limites de vitesse. Ensuite, un autre paramètre mémorisé dans la mémoire ROM 6 est utilisé pour établir un modèle de référence proportionnel à la limite de vitesse spécifiée et ce modèle de référence est comparé avec le signal pulsatoire représentant la-vitesse du train pour déterminer si la vitesse détectée dépasse ou non la limite spécifiée. Lorsque le résultat de la comparaison prouve que la vitesse du train dépasse la limite spécifiée, un signal de freinage est transmis par l'intermédiaire du circuit d'amplification de sortie 7. Pour faciliter la compréhension du mode de réalisation de l'invention qui a été représenté sur la fig. 1, on va décrire le principe fondamental de la commande automatique de train conforme à la présente invention. Le signal de limite de vitesse qui est appliqué par un équipement fixe i à l'appareil de commande automa- tique de train CAT 100 est un signal de fréquence, et le signal de sortie du tachy-générateur 3, qui représente la vitesse détectée du train et qui est appliqué à l'appareil CAT 100 est également un signal de fréquence. La fréquence du signal CAT n'est pas dans une relation 1: 1 avec la valeur de la limite de vitesse correspondante. Il est nécessaire d'identifier la limite de vitesse indiquée par le signal CAT par une comparaison de ce signal CAT avec plusieurs signaux de fréquence de référence prédéterminés. Cependant, une méthode consistant par exemple à enregistrer directement de nombreux modèles de référence dans la mémoire ROM 6 et à extraire successi- vement les modèles de référence de cette mémoire ne peut pas être appliquée en pratique à cause de la capacité des mémoires disponibles. En conséquence, conformément à la présente invention, des valeurs numériques des fréquences de référen- ce sont mémorisées dans la mémoire ROM 6 et, après conver- sion des valeurs numériques en signaux de fréquence dans un convertisseur, les signaux de fréquence sont comparés dans un comparateur avec le signal CAT et avec le signal pulsa- toire d'indication de vitesse de train qui sont tous deux des signaux de fréquence. En premier lieu, on va décrire le principe fondamental du circuit de génération de modèle de fréquence ( signal de fréquence de référence) qui est placé dans l'étage précédant le circuit de comparaison de fréquence. En référence à la fig. 2A, un additionneur complet de 1 bit 902 effectue une addition binaire de A + B + C en réponse à l'application d'une entrée de donnée de 1 bit à chacune de ses bornes d'entrée A, B et C. Le résultat de l'addition binaire effectuée dans l'additionneur complet 902 consiste en un nombre binaire de deux bits au maximum. Le bit le moins significatif apparaît à une borne i tandis que le bit le plus significatif apparaît à une borne de report Cr sous la forme d'un signal de report. La table de vérité de l'addition binaire effectuée dans l'additionneur complet 902 a été représentée sur la fig. 3. On va supposer maintenant, pour simplifier l'explication, que la donnée mémorisée dans la mémoire ROM O 6 a une longueur de quatre bits et qu'un registre à décalage 903 est un registre de quatre bits. On va supposer en outre qu'une donnée (0011)2 est mémorisée dans la mémoire ROM 6 dans l'ordre allant du bit le plus significatif (MSB) jusqu'au bit le moins significatif (LSB). Il est à noter que (a)n exprime généralement que a est un nombre de code-n. Une telle donnée (0011)2 est transmise de la mémoire ROM 6 à l'additionneur complet 902, dans l'ordre allant du bit LSB jusqu'au bit MSB, en réponse à l'applica- tion d'un signal d'horloge 905. On va supposer que le contenu initial du registre à décalage 903 est (0000)2. Ensuite, à la suite de l'appli- cation en série des bits successifs de la donnée de quatre bits (0011)2 de la mémoire ROM 6 à l'add ionneur complet 902 dans l'ordre allant de LSB à MSB, le nombre binaire enregistré dans le registre à décalage 903 augmente jusqu'à: (0000)2 + (0011)2 = (0011)2 par la première addition et son contenu est maintenant conforme à ce qui est indiqué sur la fig. 2A. Le contenu du registre à décalage 903 augmente progressivement à chaque application du signal d'horloge 905, de la façon suivante: (0011)2 + (0011)2 = (0110)2 (0110)2 + (0011)2 = (1001)2 35... À À m Le report de chaque bit est temporairement emmagasiné dans un circuit de retenue de report 904 et il apparaît à la sortie du circuit de retenue de report 904 pendant l'addition d'un bit plus significatif en relation de phase avec le signal d'horloge 905. Le contenu du registre à décalage 903 augmente encore jusqu'à ce qu'il atteigne la valeur de (1111) 2 à la fin de la cinquième addition. Enfin, lorsque le résultat de la sixième addition atteint la valeur (1111)2 + (0011)2 = (10010)2, le signal de report Cr apparaît pour la première fois de manière à indiquer qu'un "1" apparaît dans la cinquième position de bit, comptée à partir du bit LSB, après l'addition du bit MSB. Un circuit diviseur de fréquence 909 divise la fréquence du signal d'horloge 905 par le facteur 4 de façon à produire un signal de sélection 907 qui est appliqué à un circuit sélecteur 906, de telle sorte que le signal de report Cr appliqué en provenance de l'additionneur complet 902 en résultat de l'addition du bit MSB dans la sixième addition, puisse seulement être sélectionné en réponse à l'application de la dernière impulsion d'horloge sélectionnée parmi les quatre. En conséquence, un signal de sortie 908 de niveau "l" apparaît à la sortie du circuit sélecteur 906 en réponse à l'application de la 24ième impulsion d'horloge comptée à partir de la première impulsion d'horloge, c'est-à-dire après la sixième addition de (0011)2 au contenu du registre à décalage 903. Le contenu du registre à décalage 903 est maintenant représenté par (0010)2, et le registre à décalage 903 se prépare à effectuer l'addition binaire suivante. Il ressort de la description faite ci-dessus que, lorsqu'un paramètre mémorisé dans la mémoire ROM 6 a une valeur élevée, la fréquence d'apparition d'un report pendant l'addition des bits MSB, et par conséquent la fréquence d'apparition du signal 908 à la sortie du circuit sélecteur 906, sont élevées alors que, lorsque le paramètre a une faible valeur, la fréquence d'apparition du signal 908 à la sortie du circuit sélecteur 906 est faible. Il est par conséquent possible de modifier la fréquence du modèle de référence en fonction de la valeur du paramètre mémorisé dans la mémoire ROM 6. Pour que la fonction de commande automatique de train CAT soit remplie, il est nécessaire de produire successivement plusieurs signaux de fréquence de référence ( modèles de fréquences) et de les comparer séquentielle- ment avec le signal CAT, conformément au principe décrit ci-dessus. On va maintenant décrire le principe fondamental du circuit de comparaison de fréquence qui est prévu dans l'étage succédant au circuit de génération de modèle de fréquence décrit ci-dessus. Le circuit de comparaison de fréquence peut avoir une structure qui est essentiellement identique à celle du circuit de génération de modèle de fréquence, comme indiqué sur la fig. 2B. Sur cette fig. 2B, des références numériques identiques ont été utilisées pour désigner des parties identiques apparaissant sur la fig. 2A. En référence à la fig. 2B, un additionneur-soustracteur 902 comprend une borne d'entrée positive B(+ ) et une borne d'entrée négative BC-). Le signal d'entrée appliqué à la borne d'entrée posi- tive B(+) de l'additionneur-soustracteur (902) est par exemple le signal pulsatoire d'indication de vitesse de train alors que le signal d'entrée appliqué à la borne d'entrée négative B(-) est par exemple le signal pulsatoire d'indication de limite de vitesse, ces deux signaux d'entrée étant appliqués en synchronisme. Aucun changement ne se produit dans une donnée enregistrée dans un registre à décalage de quatre bits 903 quand les deux signaux pulsa- toires d'entrée sont simultanément appliqués, ou ne sont pas appliqués, aux bornes d'entrée respectives B(+) et B(-) de l'additionneursoustracteur 902. Un "1" est additionné lorsque le signal pulsatoire d'entrée est appliqué à la borne d'entrée positive B(+) seulement et le résultat est enregistré dans le registre à décalage 903. D'autre part, un "1" est soustrait ( et par conséquent une valeur "-1" est additionnée) lorsque le signal pulsatoire d'entrée est appliqué à la borne d'entrée négative B(-) seulement, et le résultat est enregistré dans le registre à décalage 903. En conséquence, quand la fréquence du signal pulsatoire d'indication de vitesse de train est un peu supérieure à celle du signal pulsatoire d'indication de limite de vitesse dans l'exemple décrit ci-dessus, la valeur de la donnée enregistrée dans le registre à décalage 903 augmente progressivement jusqu'à ce qu'elle atteigne la valeur (1111)2 représentée sur la fig. 2B. Ensuite, quand le signal pulsatoire d'indication de vitesse de train est seul appliqué à la borne d'entrée positive B(+) de l'additionneur-soustracteur 902, le signal de report Cr indiquant un report à partir du bit le plus significatif (MSB) apparaît à la sortie de l'additionneur-soustracteur 902. Comme dans le cas de la fig. 2A, le signal de report Cr indiquant un report à partir du bit MSB peut seulement être sélectionné par un circuit sélecteur 906 de façon que le signal d'instruction de freinage CAT puisse être engendré d'une manière semblable. On se rend compte que le circuit représenté sur la fig. 2B fonctionne comme un comparateur de fréquence du type intégrateur et que la constante de temps d'intégration peut être librement sélectionnée en changeant le nombre de bits du registre à décalage 903 ou bien en modifiant les réglages des poids d'addition et de soustraction pour les bits individuels. Bien que la description faite ci-dessus se rapporte seulement à la fonction de comparaison de vitesse, le circuit représenté sur la fig. 2B peut aussi être utilisé pour effectuer une comparaison entre le signal CAT et les fréquences de référence. Le circuit proprement dit fonction- ne d'une façon semblable au circuit représenté sur la fig. 2A et il est par conséquent facile de comprendre ce fonctionnement. La fréquence du signal CAT ( le signal d'ins- truction de limite supérieure de vitesse) est en pratique d'environ 10 Hz à 100 Hz. En conséquence, quand le signal CAT d'une fréquence de 10 Hz par exemple est comparé avec un modèle de référence de 9 Hz par exemple, il faut un intervalle de temps d'une durée supérieure à une seconde jusqu'à ce qu'on obtienne le résultat final de la comparaison. Il en résulte -que, lors de l'exécution de l'opération de conversion d'une donnée mémorisée dans la mémoire ROM 6 en la fréquence de référence correspondante, de comparaison du signal CAT avec la fréquence de référence et d'extraction de la donnée suivante après obtention du résultat de la comparaison précitée, il est nécessaire d'attendre un temps supérieur à plusieurs secondes jusqu'à l'obtention du résultat final de la comparaison. Ce processus présente un danger du fait que, dans le cas le plus défavorable, le train a parcouru une distance de plusieurs centaines de mètres sans aucune décélération à partir du point o la limite supérieure de la vitesse a été dépassée. Généralement, le signal CAT comporte quatre à dix niveaux de fréquence et en conséquence l'intervalle de temps de plusieurs secondes et nécessaire lorsqu'on applique la méthode consistant à comparer successivement le signal CAT avec les modèles de fréquence allant de niveaux supérieurs à des niveaux inférieurs. Il est nécessaire de classer tous les signaux en parallèle et d'une manière continue pour éviter le risque précité et pour obtenir aussi rapidement que possible le résultat final de la comparaison. Cependant, lorsqu'on utilise une méthode consistant à disposer en parallèle plusieurs convertisseurs en vue d'établir simultanément toutes les fréquences d e référence à comparer avec le signal CAT, les dimensions du circuit deviennent très grandes et on rencontre une difficul- té à détecter une ou plusieurs pannes se produisant dans un ou plusieurs des convertisseurs individuels de sorte qu'on ne peut pas être assuré de la fiabilité de l'appareil de commande automatique de train, qui constitue la propriété la plus importante pour tenir compte de pannes des compo- sants de l'appareil. Comme décri-t ci-dessus, la fonction d'identifi- cation rapide de la fréquence du signal CAT, la fonction de comparaison rapide du signal de vitesse de train avec le signal CAT identifié et la fonction de détection rapide de panne sont essentiellement nécessaires pour l'appareil de commande automatique de train CAT. Conformément à la présente invention, on utilise le procédé dit " de l'anneau arithmétique " pour remplir les impératifs imposés à ces fonctions. On va expliquer le principe de cet anneau arithmétique en référence à la fig. 4. Dans ce cas, le processus de génération de chaque modèle de fréquence comme décrit en référence à la fig. 2A et le processus de comparai- son de la fréquence de chacun des modèles avec celle du signal CAT ou du signal indicatif de vitesse de train comme décrit ci-dessus en référence à la fig. 2B sont chacun appelés un étage opérationnel. Dans le cas des figures 2A et 2B, un étage opérationnel est composé d'opé- rations arithmétiques effectuées sur quatre bits. L'appellation Il anneau arithmétique " est dérivée du fait que plusieurs étages opérationnels Io>..., Ik'.... In correspondant à une génération de modèles de fréquence ou à une comparaison de fréquences sont agencés sous la forme d'un anneau, comme indiqué sur la fig. 4. Le procédé est effectué de manière que, en faisant tourner l'anneau des étages opérationnels d'un bit après l'autre en synchronisme avec le signal d'horloge, un train de données d'entrée sont séquentiellement additionnées bit par bit avec les bits correspondants de l'anneau dans un convertisseur 910, et un signal de sortie 908 indiquant la présence ou l'absence d'un report dû à l'addition du bit MSB de la donnée d'entrée au bit MSB de chaque étage opérationnel apparaît à la sortie du convertisseur 910. Ce procédé est appliqué à la fois au circuit de génération de modèle de fréquence 507 et au circuit de comparaison de fréquence 513. On va maintenant décrire en référence à la fig. 5 la structure pratique du circuit de génération de modèle de fréquence 507 par exemple. En référence à la fig. 5, le registre à décalage 903 décrit en référence à la fig. 2A est agencé de manière que son nombre de bits soit égal au nombre de bits en série intervenant dans tous les étages opérationnels et le train de données mémorisées dans la mémoire ROM 6 est également agencé de façon à satisfaire à l'ordre de rotation des étages opérationnels. Les signaux d'adresse permettant d'accéder aux données mémorisées dans la mémoire ROM 6 sont également appliqués cycliquement en synchronisme avec la rotation de l'anneau. La fig. 6 représente différentes formes d'ondes du signal de sortie 908 qui est engendré par le circuit de génération de modèle de fréquence 507 quand les étages opérationnels sont numérotés séquentiellement I, Il, I2,.... Ik'...' In, et quand le temps nécessaire pour l'exécution d'un cycle dans tous les étages opérationnels est représenté par la période T. Dans le cas du circuit de génération de modèle de fréquence 507 représenté sur la fig. 2A, un seul signal de modèle de fréquence de référence 908 apparaît dans une période opérationnelle. D'autre part, dans le cas de l'anneau arithmétique, le signal de sortie 908 a diffé- rentes formes d'ondes, comme indiqué dans la partie infé- rieure de la fig. 6, du fait que plusieurs modèles de fréquence de référence engendrés par plusieurs étages opérationnels apparaissent dans une période opérationnelle T. La fig. 6 montre que des signaux de sortie de plusieurs étages opérationnels qui sont traités dans une période opé- rationnelle T produisent un train d'impulsions établissant les modèles de fréquence de référence nécessaires. En conséquence, les modèles de fréquence de référence inclus dans le signal de sortie 908 du circuit de génération de modèle de fréquence 507 sont séparés en relation avec les étages opérationnels individuels inter- venant dans le circuit de comparaison de fréquence 513 en vue d'une comparaison avec le signal de fréquence d'entrée de la manière décrite ci-dessus. Ainsi le circuit de compa- raison de fréquence 513 remplit, lorsque ce circuit unique est utilisé en partage de temps sur la base du principe de l'anneau arithmétique, à la fois la fonction d'identifi- cation de la vitesse limite de train CAT par comparaison de la fréquence du signal;CAT avec plusieurs fréquences de référence, et la fonction de comparaison de vitesse par comparaison de la fréquence du signal indiquant la vitesse de train avec la fréquence correspondant à la limite de vitesse identifiée, en engendrant alors le signal d'instruc- tion de freinage de train quand la vitesse du train dépasse la limite précitée. En conséquence, lorsqu'un seul circuit est agencé pour exécuter toutes les opérations arithmétiques nécessaires, une panne se produisant dans une partie quelconque du circuit provoque immédiatement l'apparition d'une condition anormale dans l'un quelconque des résultats des opérations arithmétiques. Cependant lorsqu'un circuit de détection de panne est disposé indépendamment de l'acheminement des données à traiter arithmétiquement, l'apparition d'une panne dans le circuit de détection de panne proprement dit ne peut pas être détectée et il en résulte une réduction de la fiabilité désirée pour l'appareil de commande automatique de train CAT. Un procédé qui va être décrit dans la suite est utilisé conformément à la présente invention pour résoudre le problème précité. Selon l'invention, un des étages opé- rationnels agencés sous la forme de l'anneau est sélectionné dans le but d'une détection de panne afin qu'un modèle engendré à partir de cet étage opérationnel dans une condi- tion anormale diffère de celui engendré dans une condition normale ou exempte de panne. Le modèle apparaissant dans la condition normale est choisi comme un signal de courant alternatif spécifique tandis que le modèle apparaissant dans la condition anormale est choisi comme un signal de courant continu. Par amplification d'un tel signal de modèle à l'aide d'un amplificateur et par excitation d'un relais électromagnétique par l'intermédiaire d'un couplage à transformateur, on peut indiquer d'une manière sûre l'apparition de la condition anormale ou de la panne. En outre, en faisant en sorte que toutes les parties du circuit contribuent à la formation du modèle précité, une panne peut être nécessairement indiquée en cas d'apparition d'une condition anormale dans l'une quelconque des parties du circuit, ce qui confère ainsi à l'appareil de commande automatique de train la fiabilité désirée. La description faite ci-dessus a permis d'expli- quer le principe fondamental de fonctionnement du mode de réalisation conforme à l'invention qui va être décrit de façon plus détaillée dans la suite. Le circuit de génération de signal de fréquence 507 et le circuit de comparaison de fréquence 513 qui vont être décrits dans la suite peuvent tous deux avoir une structure conforme à celle indiquée sur la fig. 5. Il est inutile de mentionner que la structure de circuitreprésentée sur la fig. 5 peut être appliquée à l'un de ces deux circuits, au lieu d'être appliquée aux deux, et qu'une autre structure peut être appliquée à l'autre circuit. La fig. 7A représente de façon plus détaillée la structure du circuit arithmétique LSI 5et de la mémoire ROM 6 qui interviennent dans le mode de réalisation repré- senté sur la fig. 1 tandis que la fige SA indique, à titre d'exemple, les positions des données ou paramètres mémo- risés dans la mémoire ROM 6. En référence à la fig. 7A, la mémoire ROM 6 mémorisant les paramètres est reliée au circuit arithmétique LSI 5 qui comprend un circuit de génération de signaux.d'horloge 501, un circuit de généra- tion d'adresses 502 produisant les signaux d'adresse servant à accéder aux paramètres mémorisés -dans la mémoire ROM 6, un circuit de commande de synchronisation 503 qui commande la synchronisation de fonctionnement des éléments internes du circuit arithmétique LSI 5, un premier circuittampon de données d'entrée 504 et un second circuit-tampon de données d'entrée 505 pour retarder les paramètres appliqués en provenance de la mémoire ROM 6, un circuit de commande 506 pour permettre sélectivement l'application des données provenant de la mémoire ROM.6 au circuit de génération de modèle de fréquence 507 qui convertit les paramètres lus dans la mémoire ROM 6 en signaux de fréquence correspon- dants, un circuit de contrôle de parité 508 pour le contrôle de parité des paramètres appliqués au circuit de génération des signaux de fréquences 507, un premier circuit de synchronisation de signal de vitesse 509 et un second circuit de synchronisation de signal de vitesse 510 rece- vant le signal pulsatoire d'indication de vitesse de train en synchronisme avec le fonctionnement des éléments internes du circuit arithmétique LSI 5, un circuit de synchronisation de signal CAT 511 recevant de façon semblable le signal CAT en synchronisme avec le fonctionne- ment des éléments internes du circuit arithmétique LSI 5, un circuit de commande d'entrée de signaux 512 pour appli- quer sélectivement les signaux d'entrée au circuit de comparaison de fréquence 513 qui effectue la comparaison de fréquence de la manière déjà décrite, un circuit logique de sortie 514 assurant l'édition logique du résultat de la comparaison effectuée dans le circuit de comparaison de fréquence 513 en produisant ainsi le signal d'instruction de freinage de train en fonction du résultat de la compa- raison, un circuit de sortie de signal de fréquence 515 fournissant le signal de sortie FS du circuit de génération de signal de fréquence 507 à l'extérieur sous la forme d'un signal d'indication de vitesse fv' des bornes d'entrée de paramètres ROM 516 à 519 pour appliquer les paramètres lus dans la mémoire ROM 6 au circuit arithmétique LSI 5, un circuit de contrôle de surabondance cyclique 520 pour effectuer le contrôle de surabondance cyclique des paramè- tres appliqués par l'intermédiaire de la borne d'entrée 518 ( le code ajouté à la donnée en vue d'un contrôle de surabondance cyclique étant appelé le code CRC), et un circuit de commande d'horloge 521 assurant la commande de la synchronisation desdits premier et second circuits-tampons de données 504 et 505. Sur la fig. 7A, on a désigné par 8 un oscillateur à cristal qui assure la régulation de la fréquence du signal d'horloge engendré par le circuit générateur 501. La fig. 7B représente de façon détaillée la liaison entre la mémoire ROM 6 et les circuits arithmétiques LSI 5. On voit sur la fig. 7B que la donnée emmagasinée dans la mémoire ROM 6 et extraite d'une borne sélectionnée parmi les différentes bornes en parallèles D0 à D7 est appliquée à la borne d'entrée de données 517 en mémoire ROM par l'intermédiaire d'un commutateur tournant 9 de réglage de diamètre de roue. La fig. 8A montre à titre d'exemple les posi- tions des paramètres mémorisés dans la mémoire ROM 6. En référence à la fig. 8A, I0 à 15 désignent des adresses ROM correspondant aux étages opérationnels respectifs, et les paramètres mémorisés dans la mémoire ROM 6 sont disposés dans la direction d'adressage de façon qu'ils puissent être lus dans un mode avec bits en série. Les symboles RSDo à RSD9 désignent des modèles de signal CAT servant à identifier les fréquences de signal CAT correspondantes tandis que les symboles VPDo à VPD9 désignent des modèles i5 de vitesse spécifiant les limites de vitesse correspondant aux fréquences respectives du signal CAT. Les symboles RSC à RSC9 désignent des modèles correspondant à des compléments des modèles de fréquences spécifiques du signal CAT. Les symboles 5KP et TGF désignent un modèle de 5 km/h et un modèle de détection de déconnexion de conducteur. Les symboles WDC1 à WDC8 désignent des paramètres de compensa- -ion de diamètre de roue, le symbole CRC désigne le code de contrôle de surabondance cyclique CRC tandis que le symbole FDD désigne le modèle de détection de panne. Chacun des étages opérationnels I à 115 est composé de 16 bits bo à b15 et les paramètres de signaux sont mémorisés sous la forme d'un nombre binaire. Ces paramètres sont lus dans un mode à bits en série dans l'ordre allant du bit le moins significatif bo, par l'intermédiaire de bl, b2... jusqu'au bit le plus significatif b15, et également dans l'ordre des étages opérationnels I, Ile I2e..., I15. Une telle opéra- tion de lecture est répétée à vitesse élevée. Comme le montre également la fig. 7B, les données ( paramètres) associées à la borne de bit Do, faisant partie des bornes de bits en parallèle Do à D79 sont appliquées au circuit arithmétique LSI 5 par l'intermédiaire de la porte d'entrée 516. De même les données ( paramètres) associées aux bornes de bits D1 et D2 sont appliquées au circuit arithmétique LSI 5 par l'intermédiaire des portes d'entrée 518 et 519. Dans l'étage opérationnel i14 prévu pour la compensation de diamètre de roue, la donnée WDCi associée à une borne de bit sélectionnée Do à D est appliquée au circuit arithmé- tique LSI 5 par l'intermédiaire de la porte d'entrée 517 en fonction de la position de réglage du commutateur rotatif 9. La fig. 7B montre que le commutateur rotatif 9 est placé dans la position reliée à la borne de bit Di. Dans ce cas, le paramètre de compensation de diamètre de roue WDC2 représenté sur la fig. 8A est appliqué au circuit arithmétique LSI 5 dans l'étage opérationnel I14' La fig. 8B montre comment tous les paramètres sont mémorisés dans la mémoire ROM 6. Dans la zone associée au signal FB qui sera décrit dans la suite, les données (paramètres) mises en évidence sur la fig. 8A sont direc- tement mémorisées alors que, dans la zone associée au signal FB, le modèle de détection de panne FDD et le code de contrôle de surabondance cyclique CRC sont mémorisés sous une forme qui contient intentionnellement une indica- tion d'apparition d'une panne. Dans la dernière zone, les données ( paramètres) qui sont entièrement identiques à ceux mémorisés dans la première zone peuvent également être introduits en mémoire. Conformément à la présente invention, un tel double agencement de paramètres en mémoire ROM est utilisé puisqu'en fait les modèles de signal CAT désignés par RSDo à RSD9 et mémorisés dans la zone associée au signal FB sont modifiés par rapport à ceux qui sont mémorisés dans la zone associée au signal FB, et d'autres modifications sont également apportées. Cependant le détail du processus réel ne sera pas décrit dans la suite du fait qu'il ne concerne pas le principe essentiel de la présente invention. On va maintenant décrire en référence au chronogramme de la fig. 9 le fonctionnement du circuit ayant la structure indiquée sur la fig. 7A. En référence à la fig. 9, I0 à I15 désignent les seize étages opérationnels intervenant dans le fonctionnement du circuit de génération de modèle de fréquence 507 et du circuit de comparaison de 2 4 9 1 4 1 9 fréquence 513 dans un mode à partage de temps. Comme indi- qué en (s) de la fig. 9, les dix étages I à I9, faisant partie des seize étages opérationnels I à Il5, sont affectés à la fonction d'identification du signal CAT tandis que les six étages opérationnels restants I10 à I15 sont affectés aux autres fonctions. L'étage Ilo0 est affecté à la fonction (TFS) de détection d'une panne de déconnexion de conducteur dans le tachygénérateur 3 tandis que l'étage Ill est affecté à la fonction (5KS) de détection d'une vitesse de 5 km/h. L'étage I12 est affecté à la fonction (VDS) de comparaison de vitesse avec la limite correspondante tandis que l'étage I13 est affecté à la fonction (RCS) de vérification si le signal CAT a ou non été identifié avec précision. L'étage I14 est affecté à la 1.5 fonction (WCS) de compensation de diamètre de roue tandis que l'étage I15 est affecté à la fonction (FDS) de diagnostic de panne. Parmi les données mémorisées dans la mémoire ROM 6 et indiquées sur la fig. 8A, celles qui sont effec- tivement utilisées dans le circuit de génération de signal de fréquence 507 ( les données effectivement appliquées au circuit de génération de signal de fréquence 507) sont indiquées en (d) sur la fig. 9. Les trois données VPDi, RSCi et WDCi présentant un suffixe i représentent une des données existant dans chacun des groupes de données corres- pondants. Le circuit de génération de signal de fréquence 507 engendre les modèles de référence décrits dans la suite en réponse à l'application de ces paramètres. Trois signaux de fréquence sont comparés avec les modèles de référence dans le circuit de comparaison de fréquence 513. Ce sont le signal CAT fa' le signal d'indication de vitesse de train f et le signal de détection de panne f qui sont v c apDliqués au circuit de compraison de fréquence 513, en correspondance au réglage chronométrique mis en éviden:e respectivement en (a), (v) et (c) sur la fig. 9. Le signal de sortie FS du circuit de génération de signal de fréquence 507 apparaît avec un retard d'un étage opérationnel, comme cela sera décrit dans la suite et par conséquence les signaux de fréquence fa' fv et fc sont appliqués au circuit de comparaison de fréquence 513 dans une relation de décalage d'un étage opérationnel par rapport aux étages opérationnels associés pour le circuit de génération de signal de fréquence 507. La fig. 9 met en évidence en (b) le signal de sortie de comparateur FB(qui sera décrit dans la suite), indiquant le résultat de la comparaison faite dans le circuit de comparaison de fréquence 51.3. Sur la fig. 9, le signal FB a un niveau "1" quand la fréquence du modèle de référence est supérieure à celle des signaux fa fv et fc. La fig. 9 indique en (p) et en (r) les données emmagasinées dans les premier et second circuits-tampons de données d'entrée 504 et 505 représentés sur la fig. 7A. Les données lues par l'intermédiaire de la borne de bit Do de la fig. 8A sont appliquées suivant un mode à bits en série par l'intermédiaire de la porte d'entrée de données 516 de mémoire ROM représentée sur la fig. 7A afin d'être transmises sans aucun retard au circuit de commande 506. Les données lues par l'intermédiaire des bornes des bits D1 et D2 de la fig. 8A sont appliquées par l'intermédiaire des portes d'entrée de données 518 et 519 de façon à être retardées respectivement par les premier et second circuits-tampons de données d'entrée 504 et 505. Dans les étages opérationnels Io a I9, les modèles de fréquences RSDo à RSD9 utilisés pour identifier le signal CAT sont séquentiellement appliqués au circuit de génération de signal de fréquence 507 de manière à être convertis dans les signaux de fréquence de référence respectifs. D'autre part, le signal CAT est appliqué au circuit de synchronisa- tion 511 puis, par l'intermédiaire du circuit de commande d'entrée de signaux 512, au circuit de comparaison de fréquence 513 dans lequel la fréquence du signal CAT est comparée avec celle de chacun des signaux de fréquence de référence. Dans un des étages opérationnels I à I10, la fréquence d'un des modèles de référence utilisés pour iden- tifier le signal CAT devient inférieure à celle du signal CAT puisque ce signal CAT est comparé séquentiellement avec le modèle de référence de fréquence plus élevée que celle du modèle de fréquence inférieure. Ainsi le signal de sortie FB apparaissant à la sortie du circuit du comparai- son de fréquence 513 est inversé de son niveau "1" jusqu'à son niveau "O" dans un des étages opérationnels IO à I10. La fig. 9 montre que l'inversion de niveau se produit dans l'étage opérationnel 15. Le signal résultant FB sortant du circuit de comparaison de fréquence 513 O10 empêche l'application de données provenant des portes d'entrée 518 et 519 aux premier et second circuits-tampons de données d'entrée 504 et 505 de sorte que les données contenues dans les circuits 504 et 505, c'est-àdire les données VPD4 et RSC4 dans le cas de la fig. 9, sont tempo- rairement verrouillées. Il en résulte que des modèles de référence fplO à fp13 destinés à être comparés avec le signal d'indication de vitesse de train fv, sont séquen- tiellement engendrés par le circuit de génération de fréquence 507 dans les étages opérationnels I à I13. *13 La fig. 10 montre la relation entre le signal d'indication de vitesse de train fv et ces modèles de v référence f àplO à pl3 Le signal d'indication de vitesse de train fv de fréquence constante est engendré même quand la vitesse du train est nulle, à condition que le tachy- générateur 3 soit exempt d'incidents provoqués par une déconnexion du conducteur et que le modèle de détection de déconnexion fplO soit engendré dans l'étage opérationnel Il, pour détecter un tel incidente Le modèle de détection de vitesse de 5 km/h, désigné par fpll et engendré dans l'étage opérationnel 1il, a une fréquence correspon- dant à la vitesse de 5 km/h. Le modèle de limite de vitesse fp!2 apparaît dans l'étage opérationnel I12 et le modèle de signal de vérification f013 apparaît dans l'étage opéra- tionnel I13. Ces modèles fp12 et fp13 ont des fréquences variables en fonction du résultat de l'identification du signal CAT spécifiquement reçue En d'autres termes, ils sont fonction du signal CAT. De cette manière, les données individuelles servant à engendrer les modèles 2 4 9 1 4 1 9 individuels correspondant au signal CAT spécifique sont temporairement verrouillées dans les premier et second circuits-tampons de données d'entrée 504 et 505 par appli- cation du signal de sortie de comparateur FB représentant l'identification du signal CAT, et ces données sont ensuite appliquées au circuit de génération de signal de fréquence 507 des étages opérationnels I12 et I13 de manière à établir les modèles fp12 et fp13 correspondant au signal CAT spécifique. En particulier, le modèle de limite de vitesse fp12 engendré dans l'étage opérationnel 112 représente la limite de vitesse définie par le signal CAT et il est utilisé pour une comparaison avec la vitesse réelle du train. On voit par conséquent que, dans le mode de réalisation de l'invention qui a été décrit ci-dessus, l'opération de génération du signal de limite de vitesse correspondant au signal CAT et l'opération de comparaison de cette limite de vitesse avec la vitesse réelle sont effectuées dans le même circuit LSI et en utilisant le même programme arithmétique. Cependant, l'appareil peut être agencé de façon que le circuit LSI fonctionne simple- ment comme la partie réceptrice engendrant finalement le signal de limite de vitesse et la partie de comparaison de vitesse est pourvue d'un dispositif séparé ou bien inverse- ment le circuit LSI fonctionne simplement comme la partie de comparaison de vitesse tandis que la partie réceptrice est constituée par un dispositif séparé. La compensation de diamètre de roue est effectuée dans l'étage opérationnel I14' Dans cet étage opérationnel Iî4e un paramètre de compensation de diamètre de roue WDCi, appliqué par l'intermédiaire de la porte d'entrée de données 517 en mémoire ROM, est converti en un modèle de fréquence correspondant à chaque fois que le signal représentant la vitesse de train fv est appliqué en provenance du premier circuit de synchronisation de signal de vitesse 509. Le signal pulsatoire de vitesse compensée fv' apparaissant à la suite de la compensation de diamètre de roue est appliqué à partir du circuit de sortie de signal de fréquence 515 à l'extérieur du circuit LSI 5 de manière à être utilisé par exemple dans le but d'un affichage de vitesse. En même temps, ce signal fv' est appliqué au second circuit de synchronisation de signal de vitesse 510 de manière que différents modèles de référence puissent être à nouveau comparés avec le signal de vitesse compensée par diamètre de roue. Le circuit de contrôle de parité 508 vérifie si une erreur s'est produite ou non dans un des paramètres, lO cette vérification étant faite d'une manière semblable à ce qui a été décrit ci-dessus. Le circuit de vérification de surabondance cyclique 520 remplit sa fonction de manière à détecter si un paramètre est remplacé ou non par un autre paramètre du fait d'une panne produite dans les lignes d'adressage. Ce circuit de contrôle de surabondance cyc'l.e 520 est également vérifié périodiquement en vue de la détection d'un fonctionnement anormal, d'une mrnaniere sembla- ble à ce qui a été décrit pour le circuit de contrôle de parité 508. Cette opération de détection de pannes sera décrite en détail dans la suite. La fonction de commande du circuit de contrôle de parité 508 est telle que, lorsqu'il détecte une erreur de parité dans un paramètre, il applique un signal d'entrée (1111)2 au circuit de génération de signal de fréquence 507 dans l'étage de diagnostic de panne (FDS) alors que, lorsqu'il ne détecte pas d'erreur de parité, il applique un signal d'entrée (0000)2 au circuit 507. En conséquence, le signal de sortie appliqué par le circuit de génération de signal de fréquence 507 au circuit de comparaison de fréquence 5C3 atteint sa fréquence la plus élevée en la présence d'une erreur de parité et sa fréquence nulle en l'absence d'une telle erreur. D'autre part, le circuit de contrôle de surabondance cyclique CRC 520 vérifie la validité du code cyclique CRC pour les modèles appliqués suivant le mode à bits en série à partir de la borne de bit D1 des étages opérationnels I0 à I14 en faisant intervenir les paramètres ROM indiqués sur la fig. 8A. La fonction de commande du circuit de contrôle de surabondance cyclique CRC 520 est telle que, lorsqu'il détecte une erreur, le circuit de commande d'entrée de signal 512 applique un signal d'entrée de fréquence nulle au circuit de comparaison de fréquence 513 dans l'étage de diagnostic de panne (FDS) tandis que, lorsqu'il détecte que le code cyclique CRC est valable, le circuit 512 applique un signal d'entrée de fréquence maximale au circuit 513. En conséquence, le signal FB sortant du circuit de comparaison de fréquence 513 est positif en présence à la fois d'une erreur de parité et d'une erreur CRC dans l'un quelconque des paramètres extraits de la mémoire ROM O tandis qu'il est négatif en l'absence des deux erreurs précitées. Lorsqu'une des deux erreurs constituées par l'erreur de parité et l'erreur CRC est présente, les deux signaux d'entrée appliqués au circuit de comparaison de fréquence 513 sont égaux et le signal FB sortant du circuit 513 est maintenu à sa valeur précédente. On va maintenant supposer que les valeurs des paramètres FDD et CRC, faisant partie des paramètres extraits de la mémoire ROM 6, sont valables quand FB -"1", et que ces valeurs ne sont pas valables lorsque FB = "O". Alors une oscillation ou une inversion alternée et répétée du niveau après chaque changement de niveau se produit dans le signal FB dans l'étage de diagnostic de panne (FDS). Un tel signal de tension alternative FB appa- raissant dans l'étage de diagnostic de panne (FDS) peut être sélectivement fourni à la sortie du circuit logique 514. En cas de manifestation d'une panne dans une partie des circuits qui. est disposée dans les trajets partant de la mémoire ROM 6 et dans les circuits périphériques passant par le circuit de contrôle de parité 508 et le circuit de contrôle de surabondance cyclique CRC 520 pour aboutir au circuit logique de sortie 514, ledit signal de tension alternative FB disparaît de sorte qu'il est possible d'effectuer d'une manière sûre une détection de panne. La description de l'appareil CAT faite ci-dessus montre qu'il suffit de faire intervenir une mémoire fixe ROM de mémorisation de paramètres, un circuit arithmétique LSI et des circuits de démodulation, de profilage d'ondes et d'amplification de signaux d'entrée et de sortie pour constituer l'appareil de commande automatique de train CAT. En d'autres termes, les deux fonctions d'identification de signal CAT et de comparaison de vitesse effectuées par l'appareil CAT connu peuvent être remplies à l'aide d'un seul dispositif, notamment d'un seul circuit LSI. Cela signifie que les circuits imprimés, les résistances, les condensateurs et d'autres composants, correspondant au total à environ une centaines les parties de brasage qui interviennent en plusieurs centaines, les connecteurs entre les plaquettes à circuits imprimés, les relais, etc. des appareils CAT connus sont remplacés par une mémoire fixe ROM et un circuit LSI. Si l'on suppose que le taux de pannes par pièce est égal à 10 et que celui du circuit LSI est énal à 200 en tenant compte des différents facteurs 2-0 numérés ci-dessus, on voit que le taux de pannes de ces composants peut être amélioré par le facteur O10. Cela signifie que la probabilité de manifestation d'une panne incertaine décrite ci-dessus, c'esth-adire une panne intro- duisant le risque de coupure, peut être réduite et que la probabilité de manifestation d'une panne telle qu'un court-circuit entre conducteurs peut également être réduite. En conséquence la présente invention permet d'obtenir un appareil de commande automatique de train CAT qui ait un dimensionnement réduit, qui puisse fonctionner avec une grande fiabilité et qui présente une grande sécurité de marche. La fig. 11 représente un autre mode de réalisa- tion de la présente invention o les mêmes références numériques ont étéutilisées pour désigner les mêmes parties que sur la fig. 7A. En référence à la fig. 11, le circuit arithmétique LSI 5 comprend, en dehors des circuits 501, 502, 503, 508, 514 et 520, un premier circuit- tampon de paramètres 531 convertissant un premier paramètre qui est appliqué suivant un mode à bits en série, par l'intermédiaire d'une première porte d'entrée 522, en des données en parallèle, un second circuit-tampon de paramètres 523 convertissant un second paramètre appliqué suivant un mode à bits en série, par l'intermédiaire d'une seconde porte d'entrée 524, en des données en parallèle, un premier circuit d'entrée de signal 525 recevant le signal CAT, un second circuit d'entrée de signal 526 recevant le signal d'indication de vitesse de train, un compteur de période 527 convertissant le signal CAT en des données en parallèle, un compteur de fréquence 528 convertissant le signal d'indication de vitesse de train en des données en parallèle et un circuit de comparaison en parallèle 529. La fig. 12 montre des paramètres mémorisés dans la mémoire fixe ROM 6 représentée sur la fig. 11, les symboles ayant des significations semblables à --elles définies en référence à la fig. 8A. Les paramètres de la première rangée de la fig. 12 sont appliqués au circuit arithmétique LSI 5 par l'intermédiaire de la première porte d'entrée de paramètres 522 représentée sur la fig. ll et de la même façon lesparamètres de la seconde rangée sont appliqués au circuit arithmétique LSI 5 par l'intermédiaire de la seconde porte d'entrée de paramètres 524. En référence aux figures Il et 12, les paramètres RSD0 à RSD7 et VPD0 à VPD correspondant au signal CAT et à la limite de vitesse sont appliqués respectivement aux premier et second circuits-tampons de paramètres 531 et 523 dans les étages opérationnels 10 à I7, la synchronisa- tion étant déterminée par le circuit de commande de minutage 503. D'autre part, le signal CAT est appliqué par l'intermédiaire du premier circuit d'entrée de signal 525 au compteur de période 527 de manière que la période du signal CAT soit comptée par le compteur 527 en réponse à l'application d'impulsions d'horloge à cadence rapide provenant du circuit de commande de minutage 503. La période du signal CAT ainsi comptée est comparée séquentiellement, dans le circuit de comparaison en parallèle 529, avec les paramètres RSDo à RSD7 appliqués par l'intermédiaire du premier circuit-tampon de paramètres 531. Lorsque par exemple le paramètre RSD5 appliqué dans l'étage opérationnel I5 coïncide avec la période du signal CAT, le second paramètre VPD5 appliqué dans cet étagé opérationnel I5 est maintenu dans le second circuit-tampon de paramètres 523 sous la commande du signal de commande fourni par le circuit de commande de minutage 503. Le compteur de fréquence 528 compte le nombre d'impulsions de vitesse qui sont appliquées par l'inter- médiaire du second circuit d'entrée de signaux 526 dans une période d'échantillonnage prédéterminée pour les impulsions d'échantillonnage appliquées par le circuit de commande de minutage 503, en comptant ainsi la fréquence du signal pulsatoire de représentation de vitesse de train. La lecture est faite suivant un mode à bits en parallèle de façon à obtenir une adaptation entre le mode de transmission du signal pulsatoire d'indication de vitesse de train et celui du signal de paramètre. Dans les étages opérationnels 18 et I9, le compte représentant la fréquence du signal pulsatoire d'indication de vitesse de train est comparé dans le circuit de comparaison en parallèle 529 avec les paramètres TGF et 5KP qui sont appliqués par l'intermédiaire du premier circuit-tampon de paramètres 531. Dans l'étage opérationnel Ilo le compteur indiquant la fréquence du signal pulsatoire représentant la vitesse du train est comparé de façon semblable dans le circuit de comparaison en parallèle 529 avec le modèle de limite de vitesse VPD5 qui est retenu dans le second circuit-tampon de paramètres 523 en vue d'une comparaison de vitesse. Dans l'étage opérationnel 1Il, le circuit de contrôle CRC 520 effectue le contrôle de surabondance cyclique CRC sur les paramètres se trouvant dans la première rangée de la fig. 12 afin d'établir un diagnostic d'existence éventuelle d'une panne dans le système d'adressage de la mémoire ROM 6. La description faite ci-dessus pour le second mode de réalisation de la présente invention montre que 29 2491419 le circuit de génération de signal de fréquence est inutile puisque le signal de fréquence, tel que le signal CAT ou le signal indiquant la vitesse du train, est converti en un signal parallèle qui est comparé avec le paramètre dans un mode à bits en parallèle. En outre, par la prévision de plusieurs portes d'entrée, l'identification du signal CAT est facilitée et on peut réunir la partie de réception de signaux et la partie de comparaison de signaux, ce qui contribue grandement à améliorer la fiabilité de l'ensemble de l'appareil de commande automatique de train CAT. En outre, du fait que la fréquence du signal CAT est faible ou d'environ 10 Hz à 100 Hz, la technique de la mesure de période peut être adoptée pendant la conversion du signal CAT dans le mode en parallèle en vue d'assurer la conversion avec une grande précision. REVENDICATIONS 1. Appareil de commande automatique de train, comportant des moyens pour recevoir un signal de commande automatique de train (CAT) modulé en fréquence qui est émis par un émetteur disposé le long de la voie, pour comparer la limite de vitesse indiquée par le signal CAT reçu avec la vitesse réelle du train qui est détectée par un détecteur de vitesse, et pour fournir un signal de freinage quand la vitesse détectée du train dépasse la limite de façon à faire rouler le train à une vitesse non supérieure à ladite limite, appareil caractérisé en ce qu'il comprend une mémoire fixe (6) contenant des paramètres inclus dans ledit signal CAT et un circuit intégré de grande puissance (5), ledit circuit intégré de grande puissance (5) comprenant des circuits d'entrée de signaux (509, 511; 525, 526) recevant un signal de fréquence, des portes d'entrée de paramètres (516 à 519; 522, 524) destinées à recevoir un paramètre lu dans la mémoire (6), un ensemble de circuits de comparaison (513; 529) comparant ledit signal de fréquence avec ledit paramètre après établissement d'une correspondance entre le mode de transmission du premier signal et celui du second signal, et un circuit logique de sortie (514) qui assure une édition logique du résultat de la comparaison faite par ledit circuit de comparaison (513; 529) en vue de produire à la sortie le signal résultant. 2. Appareil de commande automatique de train selon la revendication 1, caractérisé en ce que ladite mémoire fixe (6) mémorise des paramètres de plusieurs fréquences de référence à comparer avec la fréquence dudit signal CAT, en ce que ledit circuit d'entrée de signaux (511; 525) reçoit ledit signal CAT et en ce que ledit circuit logique de sortie (514) fournit le signal CAT identifié. 3. Appareil de commande automatique de train selon la revendication 1, caractérisé en ce que ladite mémoire fixe (6) mémorise des paramètres de ladite limite de vitesse, en ce que ledit circuit d'entrée de signaux (509; 526) reçoit un signal de fréquence représentant la vitesse du train et en ce que ledit circuit logique de sortie (514) fournit un signal d'instruction de freinage de train. 4. Appareil de commande automatique de train selon la revendication 1, caractérisé en ce que ledit circuit d'entrée de signaux comprend un premier circuit d'entrée de signaux (511; 525) recevant ledit signal CAT et un second circuit d'entrée de signaux (509; 526) recevant le signal pulsatoire d'indication de vitesse de train qui provient du détecteur de vitesse, en ce que lesdites portes d'entrée comprennent une première porte (516; 522) recevant un paramètre d'identification de signal CAT provenant de la mémoire (6) et une seconde porte d'entrée (518; 524) recevant un paramètre de limite de vitesse provenant de ladite mémoire (6) , et en ce que ledit ensemble de circuits de comparaison comprend un premier circuit de comparaison assurant la comparaison du signal CAT appliqué par l'intermédiaire du premier circuit d'entrée de signaux (511; 525) avec le paramètre d'iden- tification de signal CAT appliqué par l'intermédiaire de la première porte d'entrée (516; 522), ainsi qu'un second circuit de comparaison assurant la comparaison du signal pulsatoire d'indication de vitesse de train qui est appliqué par l'intermédiaire du second circuit d'entrée de signaux (509; 526) avec le paramètre de limite de vitesse qui est appliqué par l'intermédiaire de la seconde porte d'entrée 518; 524). 5. Appareil de commande automatique de train selon la revendication 4, caractérisé en ce que lesdits premier et second circuits de comparaison sont constitués par un seul circuit de comparaison (513; 529) qui remplit les fonctions desdits premier et second circuits de comparaison dans un mode à partage de temps. 6. Appareil de commande automatique de train selon la revendication 1, caractérisé en ce que ledit ensemble de circuits de comparaison est associé à un circuit de génération de signal de fréquence (507) assurant la conversion du paramètre lu dans la mémoire (6) en un signal de fréquence et en ce qu'il comprend un circuit de comparai- son de fréquence (513) assurant la comparaison du signal de sortie du circuit de génération de signal de fréquence (507) avec le signal de fréquence appliqué par l'intermédiaire desdits circuits d'entrée de signaux. 7. Appareil de commande automatique de train selon la revendication 1, caractérisé en ce que ledit ensemble de circuits de comparaison est associé à un circuit de conver- sion (527, 528) assurant la conversion du signal de fréquence qui est appliqué par l'intermédiaire desdits circuits d'entrée de signaux ( 525, 526) en un nombre binaire et en ce qu'il comprend un circuit de comparaison en parallèle (529) assurant la comparaison du signal de sortie du circuit de conversion (527, 528) avec un paramètre codé en binaire qui est lu dans la mémoire (6). 8. Appareil de commande automatique de train selon la revendication 1, caractérisé en ce que lesdits paramr-tres mémorisés dans ladite mémoire fixe (6) comprennent un code de contrôle d'erreur et en ce que ledit circuit intégré de grande puissance (5) comprend un circuit de génération d'adresse (502) pour ladite mémoire (6) et un circuit de détection d'erreur (520) servant à détecter une erreur contenue dans les paramètres lus dans la mémoire fixe (6). 9. Appareil de commande automatique de train selon la revendication 1, caractérisé en ce que ledit circuit intégré de grande puissance (5) comprend un circuit de génération d'adresses(502) pour ladite mémoire (6) et en que lesdits paramètres mémorisés dans ladite mémoire fixe (6) et ledit circuit de génération d'adresses(502) sont agencés de manière que les paramètres codés en binaire qui sont contenus dans la mémoire (6) puissent être lus dans un mode à bits en série. 10. Appareil de commande automatique de train selon la revendication 8, caractérisé en ce que ledit code de contrôle d'erreur comprend un code de surabondance cyclique (CRC) qui est ajouté audits paramètres et en ce que ledit circuit de détection d'erreur est un circuit de contrôle d'erreur CRC (520). il. Appareil de commande automatique de train comprenant des moyens pour recevoir un signal CAT modulé en fréquence qui est émis par un émetteur disposé le long de la voie, pour comparer la limite de vitesse indiquée par le signal CAT reçu avec la vitesse réelle du train qui est détectée par un détecteur de vitesse, et pour fournir un signal de freinage quand la vitesse détectée du train dépasse la vitesse limite afin de faire rouler le train à une vitesse qui n'est pas supérieure à la vitesse limite, appareil caractérisé en ce qu'il comprend un moyen (507) pour engendrer plusieurs signaux de référence utilisés pour identifier ledit signal CAT, un premier moyen de comparaison pour comparer le signal CAT avec les différents signaux de référence, un moyen (507) pour produire l'un de plusieurs signaux de limite de vitesse correspondant à la limite de vitesse indiquée par le signal CAT en réponse au signal de sortle du premier moyen de comparaison, et un second moyen de comparaison pour comparer le signal d'indication de vitesse de train avec ledit signal de limite de vitesse, lesdits premier et second moyens de comparaison étant constitués par un seul dispositif de comparaison (513) qui remplit les fonctions desdits premier et second moyens de comparaison dans le mode à partage de temps. 12. Appareil de commande automatique de train selon la revendication 11, caractérisé en ce que la totalité des signaux de référence, la totalité des signaux de limite de vitesse et le signal d'indication de vitesse de train sont des signaux de fréquence et en ce que ledit dispositif unique de comparaison (523) est un dispositif de comparaison de fréquence. - 13. Appareil de commande automatique de train selon la revendication 11, caractérisé en ce que ledit moyen de génération de signal de référence et ledit moyen de généra- tion de signal de limite de vitesse sont constitués par un seul dispositif de génération de signaux (507) qui remplit les-fonctions dudit moyen de génération de signal de réfé- rence et dudit moyen de génération de signal de limite de vitesse dans un mode à partage de temps. 14. Appareil de commande automatique de train, comprenant des moyens pour recevoir un signal CAT modulé en fréquence qui est émis par un émetteur disposé le long de la voie, pour comparer la limite de vitesse indiquée par le signal CAT reçu avec la vitesse réelle du train qui est détectée par un détecteur de vitesse, et pour fournir un signal de freinage quand la vitesse détectée du train dépasse la vitesse limite afin de faire rouler le train à 1.0 une vitesse qui n'est pas supérieure à la vitesse limite, appareil caractérisé en ce qu'il comprend un moyen pour produire plusieurs signaux de référence qui sont utilisés pour lidentification dudit signal C-AT, un premier moyen de comparaison servant à comparer ledit signal CAT avec 1-esdits signaux de référence, un moyen pour produire plusieurs signaux de limite de vitesse correspondant à la limite de vitesse indiquée par ledit signal CAT en réponse au signal de sortie du premier moyen de comparaison, et un second moyen de comparaison servant à comparer un signal indiquant la vitesse du train avec ledit signal de limite de vitesse, ledit moyen de génération de signal de référen- ce et ledit moyen de génération de signal de limite de vitesse comprenant un moyen (6) servant à mémoriser des paramètres correspondant à plusieurs signaux de limite de vitesse et signaux de référence prédéterminés, ainsi que des moyens (504, 505; 531, 523) pour effectuer la lecture desdits paramètres lors de l'établissement d'une correspondance entre le mode de transmission des paramètres lus et celui du signal CAT et du signal d'indication de vitesse de train. 15. Appareil de commande automatique de train selon la revendication 14, caractérisé en ce que les premier et second moyens de comparaison sont constitués par un seul dispositif de comparaison (513; 529) qui remplit les fonctions desdits premier et second moyens de compa- raison dans un mode à partage de temps. 16. Appareil de commande automatique de train selon la revendication 14, caractérisé en ce que tous les 2 4 9 1 4 1 9 signaux de référence, les signaux de limite de vitesse et le signal d'indication de vitesse de train sont des signaux de fréquence et en ce que lesdits premier et second moyens de comparaison sont des moyens de comparaison de fréquence. 17. Appareil de commande automatique de train selon la revendication 14, caractérisé en ce que ledit moyen de génération de signal de référence et ledit moyen de gén4ra- tion de signal de limite de vitesse sont constitués par un seul dispositif de génération de signaux (507) qui remplit les fonctions dudit moyen de génération de signal de référence et dudit moyen de génération de signal de limite de vitesse dans un mode à partage de temps.