FR 2494040 A1 19820514 FR 8119535 A 19811016 La présente invention concerne un dispositif à cir- cuits intégrés à semiconducteurs comportant des transistors MOSFET (transistors à effet de champ à grille isolée). Il arrive souvent qu'une tension anormalement élevée (impulsion de tension) due par exemple à de l'électricité statique créée par frottement est appliquée de façon indési- rable à une borne extérieure d'un dispositif à circuits inté- grés à semiconducteurs pendant le transport ou la manipula- tion du dispositif: Afin d'empêcher une destruction du film isolant de grille d'un transistor MOSFET sous l'effet d'un signal d'en- trée dû à une telle tension anormalement élevée, un circuit protecteur d'entrée est en général disposé dans un circuit intégr& à semiconducteurs constitué par des transistors MOSFET. Dans de cas, on a cru que seul un niveau de tension impliqué entre la grille et la source eu entre la grille et le drain du transistor MOSFET détermine effectivement si la pellicule isolante de grille du transistor MOSFET est dé- truite ou non. C'est pour cette raison que le circuit ordi- naire de protection d'entrée possède une constitution limi- tant la tension appliquée aux bornes de la grille et de la source ou aux bornes de la grille et du drain du transistor MOSFET V'entrée des signaux afin d'abaisser la tension de claquage de la pellicule isolante de grille. Cependant, comme cela sera décrit de façon détail- lée ci-après, on a trouvé que dans un dispositif à circuits intégrés à semiconducteurs comportant un circuit d'entrée du tupe dans lequel un signal devant être appliqué à la borne extérieure est directement appliqué à un transistor MOSFET à grille de transmission (désigné ci- après sous le terme de "type à entrée de drain"), la pellicule isolante de grille est détruite même lorsque la valeur maximale de l'impulsion de tension appliquée à l'électrode d'entrée du transistor MOSFET à grille de transmission, ou à l'électrode de drain ou à l'électrode de source, est limitée par un circuit pro- tecteur d'entrée à.un-niveau inférieur à la tension de claquage de la pellicule isolante de grille. C'est pourquoi un objet de la présente invention est de fournir un dispositif à circuits intégrés à semiconduc- teurs comportant un circuit d'entrée du type à entrée par le drain, dont la résistance au claquage électrostatique est améliorée. Un autre objet de la présente invention est de four- nir un dispositif à circuits intégrés à semiconducteurs com- portant un circuit protecteur d'entrée apte à minimiser la chute de la vitesse de variation des signaux. Un autre objet de la présente invention est de four- nir un dispositif à circuits intégrés à semiconducteurs com- portant un circuit protecteur d'entrée convenant pour une mémoire à semiconducteurs. Un autre objet de la présente invention est de four- nir un dispositif à circuits intégrés à semiconducteurs, qui soit relativement aisé à fabriquer. Ces objets ainsi que d'autres objets de la présente invention ressortiront à l'évidence de la description qui - va suivre prise en référence aux dessins annexés à la pré- sente demande. La présente invention est basée sur les considéra- tions et les observations suivantes. En effet grâce à une mise en oeuvre expérimentale, il s'est avéré que dans un dispositif à circuits intégrés à semiconducteurs, même s'il est prévu un circuit protecteur d'entrée, constitué par une résistance à semiconducteurs insérée entre une borne extérieure d'entrée des signaux et une électrode d'entrée d'un transistor MOSFET à grille de transmission, et par un transistor MOSFET de verrouillage de tension inséré entre la borne d'entrée et un point du circuit situé au potentiel de la masse, la pellicule d'isola- tion de grille du transistor MOSFET à grille de transmission est détruite par une tension anormalement élevée appliquée- à la borne extérieure. Par suite du claquage de la pellicule d'isolation de film, l'électrode de grille et l'électrode d'entrée (électrode de drain) sont court-circuitées. Even- tuellement la caractéristique courant-tension de la jonc- tion du drain reste sensiblement inchangée. Le claquage se produit d'une façon particulièrement facile si la taille du transistor MOSFET à grille de transmission est inférieure à celle du transistor MOSFET de verrouillage ou bien si la longueur du canal du transistor MOSFET à grille de trans- mission est plus courte que celle du transistor MOSFET de verrouillage en vue d'améliorer des caractéristiques du transistor MOSFET à grille de transmission, telles que la vitesse de transmission d'un signal d'entrée. La pellicule d'isolation de grille du transistor MOSFET de verrouillage possède une tension de régime de claquage, égale à celle de la pellicule d'isolation de grille du transistor MOSFET à grille de transmission, le drain du transistor MOSFET de verrouillage étant habituellement raccordé à celui du tran- sistor MOSFET à grille de transmission. C'est pourquoi une- impulsion de tension identique est appliquée aux drains à la fois du transistor MOSFET de verrouillage et du transistor MOSFET à grille de transmission. Néanmoins la pellicule d'isolation de grille du transistor MOSFET de verrouillage fait plus difficilement l'objet d'un claquage. Le mécanisme montrant pourquoi et comment la pellicu- le d'isolation de grille du transistor MOSFET à grille de transmission fait l'objet d'un claquage même à une tension inférieure à sa tension de claquage, n'a pas été suffisam- ment vérifié, mais on peut faire l'hypothèse suivante à par- tir de facteurs concernant la taille du transistor'MOSFET à grille de transmission et de facteurs associés à la consti- tution du circuit et à partir du fait que la pellicule d'iso- lation de grille du transistor MOSFET de verrouillage subit plus difficilement un claquage. En effet la tension de claquage au niveau de la jonction p-n entre le drain ou la source du transistor MOSFET et d'un substrat semiconducteur est essentiellement déterminée par une tension de claquage de surface étant donné que la couche d'appauvrissement qui s'étend depuis la source ou le drain du transistor MOSFET jusqu'au substrat semiconducteur est limitée par la présence de l'électrode de grille du transistor. Pour cette raison la densité du cou- rant de claquage au niveau de la jonction de la source ou du drain devient maximale à proximité de la partie de la jonction de la pellicule d'isolation de grille. C'est pour- quoi la pellicule d'isolation de grille est localement chauf- fée par effet Joule à partir de la partie de jonction men- tionnée ci-dessus. Si le transistor MOSFET à grille de transmission possède un canal court, sa tension de claquage drain-source est relativement faible. L'électrode de grille du transis- tor MOSFET à grille de transmission n'est pas raccordée au point de mise à la masse du circuit, mais est raccordée à une borne de sortie d'un circuit tel qu'un circuit de pro- duction d'impulsions d'horloge. Lorsque l'impulsion de ten- sion est appliquée à la borne extérieure du dispositif à circuits intégrés, un potentiel indésirable est appliqué à l'électrode de grille du transistor MOSFET à grille de transmission par l'intermédiaire d'une capacité parasite entre l'électrode de grille et l'électrode d'entrée (élec- trode de drain). Il en résulte que, lorsque l'impulsion de tension est appliquée à la borne extérieure du dispositif à cir- cuits intégrés, non seulement un courant de claquage de surface, mais également un courant de claquage drain-source et un courant de canal circulent à travers le transistor MOSFET à grille de transmission. En d'autres termes, la den- sité du courant circulant à.travers le transistor MOSFET à grille de transmission devient supérieure à la densité du courant traversant le transistor MOSFET de verrouillage. La pellicule d'isolation de grille du transistor MOSFET à grille de transmission est chauffée à une température rela- tivement élevée par suite du chauffage de la partie de jonc- tion. Il en résulte que la pellicule d'isolation de grille du transistor MOSFET à grille de transmission est détruite par suite d'une montée rapide de la température, d'une contrainte thermique, d'un choc thermique et autres, qui sont produits par le chauffage. On peut aussi supposer que le claquage de la pelli- cule d'isolation de grille du transistor MOSFET à grille de transmission suit le mécanisme suivant. D'une manière générale, lorsque la jonction de drain de transistors MOSFET fait l'objet d''un claquage, une zone de résistance négative apparait dans les caractéristi- ques de tension et de courant source-drain. Le phénomène de la résistance négative peut s'expliquer de la manière sui- vante. La région de drain, la région de source et une partie du substrat semiconducteur enserrée par les régions de drain et de source du transistor MOSFET possède la môme constitu- tion que celle d'un transistor latéral bipolaire. Si la jonction de drain du transistor MOSFET est dé- truite par claquage par une tension relativement élevée, un courant d'avalanche produit par une multiplication par ava- lanche des porteurs peut s'écouler à travers le substrat semiconducteur. Etant donné que la résistance du substrat semiconducteur ne peut pas être négligée, un potentiel indé- sirable est appliqué à cette résistance par le courant d'avalanche. Lorsque le potentiel est appliqué au substrat semiconducteur, la jonction de source du transistor MOSFET est polarisée dans le sens direct de sorte que les porteurs minoritaires sont injectés depuis la région de source dans le substrat semiconducteur. Par conséquent la région de drain, le substrat semiconducteur et la région de source fonctionnent en tant que région de collecteur, région de base et région d'émetteur respectivement d'un transistor latéral bipolaire parasite. Les porteurs minoritaires injec- tés dans le substrat semiconducteur agissent de manière à produire à nouveau une multiplication par avalanche au ni- veau de la partie de la jonction de drain, qui est soumise à un champ intense. La jonction de source est de nouveau polarisée dans le sens direct par le courant d'avalanche produit par ces porteurs minoritaires. Par conséquent le claquage du transistor MOSFET se poursuit même si la tension de drain est abaissée après le commencement du claquage de surface. Lorsque l'impulsion de tension anormalement élevée due à l'électricité statique créée par frottement est appliquée à la borne extérieure, la tension de drain du transistor MOSFET de verrouillage commence à croître à par- tir d'une valeur telle que zéro volt. Lorsque la tension de drain atteint la tension de claquage de surface, le courant de claquage commence à s'écouler à travers la jonction de drain du transistor MOSFET de verrouillage. Lorsque le cou- rant de claquage commence a s'écouler, le transistor MOSFET de verrouillage fonctionne dans la zone de résistance néga- tive mentionnée précédemment. Il en résulte que le courant de claquage s'écoulant entre le drain et la source du transistor MOSFET de verrouillage est relativement forte- ment accru. Dans la région de drain du transistor MOSFET de verrouillage et dans la partie du substrat semiconducteur enserrée par les régions de drain et de source du transis- tor MOSFET, il existe une résistance qui produit une tension sous l'effet du courant de claquage. Par conséquent, si le niveau de l'impulsion de tension appliquée à la borne exter- ne est élevé, la tension drain-source du transistor MOSFET de verrouillage est accrue au point de dépasser la tension de claquage de surface en dépit du fait que le courant de claquage est accru par le phénomène de résistance négative mentionné précédemment. Mais dans ce cas, il apparaît une chute de tension relativement élevée dans la région de drain et dans la partie du substrat semiconducteur par suite du courant relativement intense produit par le phéno- mène de résistance négative, de sorte que la tension appli- quée à la partie de jonction de drain, qui est située au voisinage de l'électrode de grille et produit le claquage de surface, est limitée à une valeur relativement faible. Par conséquent le courant de claquage de surface s'écoulant à travers le transistor MOSFET de verrouillage est réduit à un niveau réellement négligeable lorsque débute le fonctionnement provoqué par le phénomène de résis- tance négative. Lorsque la tension de drain du transistor MOSFET de verrouillage augmente au point de dépasser la tension de claquage de surface, la jonction de drain du transistor MOSFET à grille de transmission fait également l'objet d'un claquage. Par suite du claquage de la jonction de drain, un potentiel est également appliqué à la partie du substrat semiconducteur située à proximité de la région de source du transistor.MOSFET à grille de transmission. Dans ce cas cepen- dant l'électrode de source du transistor MOSEET à grille de transmission n'est pas raccordée au point de mise à la masse du circuit, à l'opposé du transistor MOSFET de verrouillage, mais est raccordée à une électrode telle que l'électrode de grille d'un transistor MOSFET prévu pour l'entrée des si- gnaux. Il faut prendre ce point soigneusement en considéra- tion. L'électrode de source du transistor MOSFET à grille de transmission est essentiellement raccordée au point de mise à la masse du circuit selon une liaison à courant alter- natif, simplement par l'intermédiaire d'un élément parasite tel qu'une capacité parasite. L'électrode de source du transistor MOSFET à grille de transmission est placée à un potentiel supérieur au potentiel de mise à la masse du circuit à partir de la par- tie du substrat semiconducteur par l'intermédiaire de la jonction de source ainsi que par l'intermédiaire de la capacité de la jonction de source. Le potentiel de l'élec- trode de source, c'est-à-dire le potentiel de la région de source, limite un courant direct qui circulerait à travers la jonction de source. C'est pourquoi, lorsque le claquage de la jonction de source commence à se produire, même s'il apparaît un courant de charge par rapport à la capacité pa- rasite sous l'effet du phénomène de résistance négative, le courant est essentiellement annulé en un intervalle de temps relativement court, si la capacité est extrêmement faible. Si l'intervalle de temps, pendant lequel le phénomè- ne de résistance négative est induit, est relativement court ou bien si le phénomène n'existe pas de façon substantielle, le courant de claquage du transistor MOSFET à grille de transmission se comgpose en fait du courant de claquage de surface. Les indications données ci-après peuvent être com- prises sur la base de la différence existant dans le mécanis- me de claquage entre le transistor MOSFET de'verrouillage et le transistor MOSFET à grille de transmission. Le courant produit par le phénomène de résistance négative est tenu de s'écouler à travers une surface relati- vement étendue de la surface de la jonction de drain et peut réellement être considéré comme un courant circulant dans la masse. Un tel courant circulant dans la masse possède une faible concentration locale. Par suite du chauffage provoqué par le courant circulant dans la masse, la pellicule d'iso- lation de grille du transistor MOSFET de verrouillage est chauffée d'une façon essentiellement uniforme sur une zone relativement étendue. Etant donné que la chaleur est diffu- sée, la pellicule d'isolation de grille n'est pas chauffée localement. Au contraire le courant de claquage de surface circu-- le en étant concentré dans la partie de surface de la jonc- tion de drain, située immédiatement au-dessous de l'électro- de de grille. Par conséquent la pellicule d'isolation de grille du transistor MOSFET à grille de transmission est localement chauffée sous l'effet du chauffage au niveau de la partie de surface de la jonction de drain. Dans ce cas la pellicule d'isolation de grille est affectée de façon nuisi- ble par la température, la contrainte thermique, le choc thermique et analogue dus à un échauffement local. Il en résulte que la pellicule d'isolation de grille du transistor MOSFET à grille de transmission fait l'objet d'un claquage, bien que la pellicule d'isolation de grille du transistor MOSFET de verrouillage n'y soit pas soumise. Une impulsion de tension anormale telle que celle provoquée par de l'électricité statique créée par frottement équivaut réellement à une tension produite à partir d'un élément de capacité variable. Par conséquent la tension de drain du transistor MOSFET de verrouillage est réduite lors- que le courant de claquage peut circuler. Eventuellement la largeur de base effective du tran- sistor latéral bipolaire parasite formée par le transistor MOSFET correspond à la longueur de canal du transistor MOSFET. Par conséquent la tension de claquage dans la zone de résistance négative d'un transistor MOSFET à canal court devient inférieure à celle d'un transistor MOSFET, dont la longueur de canal est relativement plus importante. C'est pourquoi, lorsque le canal du transistor MOS- FET à grille de transmission est réduit par rapport à celui du transistor MOSFET de verrouillage, on estime que le transistor MOSFET à grille de transmission doit fournir tem- porairement le fonctionnement à résistance négative avant le transistor PrOSFET de verrouillage. En d'autres termes si le transistor MOSFET à grille de transmission est à canal court, on estime que le transistor est chauffé préalablement par le courant de charge en rapport avec la capacité parasite men- tionnée précédemment, avant qu'il soit chauffé par le courant de claquagede surface permanent. Ainsi on estime que la pellicule d'isolation de grille du transistor MOSFET à gril- le de transmission devient particulièrement apte à subir un claquage s'il s'agit d'un transistor à canal court. Conformément à la présente invention, le courant de claquage du transistor MOSFET à grille de transmission raccor- dé à une borne extérieure est limité par les résistances branchées en série avec le transistor. A titre d'exemple on a décrit ci-dessous et illustré schématiquement aux dessins annexés plusieurs formes de réa- lisation de l'objet de l'invention. La figure 1 représente le schéma de circuit montrant une forme de réalisation de l'invention. La figure 2 est un chronogramme du circuit représen- té sur la figure 1. La figure 3 est un diagramme montrant l'agencement de chaque élément constituant le circuit de la forme de réalisation de la présente invention. La figure 4 est une vue en coupe prise suivant la ligne A-A' de la figure 3. La figure 5 est un schéma de circuit montrant une autre forme de réalisation de l'invention. On va décrire ci-après la présente invention d'une manière détaillée en référence à ces formes de réalisation. La figure 1 est un schéma du circuit des parties principales d'une forme de réalisation de la présente inven- tion, lorsque cette dernière est appliquée à une mémoire RAM dynamique. Sur la figure 1, les éléments de circuit à l'inté- rieur de la partie entourée par la ligne formée de traits interrompus sont formés sur une puce ou microplaquette en silicium à l'aide de techniques connues pour les circuits intégrés MOS. Les bornes extérieures désignées par les références P1 à P5 sont disposées sur le dispositif à circuits intégrés. A côté des éléments de circuit formant chaque circuit repré- senté sur le dessin, des éléments de circuit sont également formés sur la microplaquette en silicium et constituent un réseau de mémoire comportant plusieurs cellules de mémoire telles que 1 MOSFET/CELLULE, un circuit préamplificateur, un circuit de commutation de colonnes, un amplificateur principal, un circuit formant tampon de sortie des données et un circuit formant tampon d'entrée des données et autres (non représentés). Bien que ceci ne soit pas restrictif de façon particulière, un générateur 50 de tension polarisée en in- verse et constituée de transistors MOSFET est disposé sur la microplaquette en silicium. Le dispositif à circuits intégrés-est finalement monté sur une plaquette à circuit imprimé et lorsqu'une tension d'une source d'alimentation est appliquée entre les bornes extérieures P4 et P5 à partir d'un dispositif formant source d'alimentation en énergie, le dispositif à circuits intégrés devient opérationnel. Le générateur. 50 de tension polarisée en inverse reçoit une tension positive Vcc de la source d'alimentation en énergie par l'intermédiaire de la borne extérieure P4 et produit une tension de polarisation inverse de grille qui doit être appliquée à la puce en silicium. - Des signaux A0-A6 d'adresses X et Y, comportant cha- cun un profil à 7 bits, sont multiplexés et appliqués à une mémoire RAM dynamique à 16 Kbits d'un système de multiplexa- ge d'adresses. Un signal d'entrée d'adresse. Ai, qui est l'un des signaux d'adresses à 7 bits, est appliqué à la borne extérieure P3. Une extrémité d'une résistance R1 est raccordée à cette borne extérieure P3. Un transistor MOSFET Q,, dont la grille est raccordée à une borne de potentiel de référence, est interposé entre l'autre extrémité de la résistance R1 et une borne P5 de potentiel de référence (OV). La résistance R1 et le transistor MOSFET Q1 forment ensemble un circuit protecteur d'entrée. Etant donné que la grille du transistor MOSFET Q1 est raccordée à la borne à potentiel de référence, à laquelle le potentiel de la masse du circuit est appliqué, la jonction de drain du transistor MOSFET Q1 possède une tension de claquage de surface relati- vement faible. Par conséquent, même lorsqu'une impulsion de tension dépassant la tension de claquage de la pellicule d'isolation de grille est appliquée à la borne extérieure P3V la tension de drain du transistor MOSFET Q1 est limitée à une valeur inférieure à la tension de claquage. Eventuellement la grille et la source du transistor MOSFET Q1 peuvent être raccordées à la pastille en silicium à laquelle la tension de polarisation inverse de grille doit être appliquée. Conformément à cette disposition, le transis- tor MOSFET Q1 est soumis à un claquage pour une tension pré- déterminée, étant donné'que la puce de silicium et la ligne de masse du circuit sont maintenues essentiellement au même potentiel pendant le transport ou la manipulation du dispo- sitif à circuits intégrés. En d'autres termes le circuit protecteur d'entrée fonctionne d'une manière suffisante. Il est cependant préférable que la grille et la sour- ce du transistor MOSFET Q1 soient raccordées au point de mise à la masse, comme cela est représenté sur le dessin, et ce pour la raison suivante. En effet dans la constitution du circuit dans la- quelle la tension de polarisation inverse de grille est appliquée à la puce en silicium, la tension de polarisation inverse de grille est maintenue par une capacité telle qu'une capacité parasite existant entre la puce en silicium et différents noeuds du circuit. Par conséquent la puce en silicium est amenée essentiellement dans l'état flottant, selon un mode à courant continu. Lorsque la source d'alimen- tation en énergie est branchée, un potentiel positif est appliqué quelquefois à la puce en silicium par l'intermédiai- re d'une capacité parasite présente entre la puce en silicium 25. et le câblage de la source d'alimentation en énergie. Si la grille et la source du transistor MOSFET Q1 sont raccordées à la puce en silicium, le transistor MOSFET Q1 serait bran- ché si la puce en silicium était maintenue à un potentiel positif. C'est pourquoi un courant indésirable circulerait à travers un circuit de production de signaux (non représen- té) lors du branchement de la source d'alimentation en éner- gie par l'intermédiaire du transistor MOSFET Qj, de la * résistance R1 et de la borne extérieure P3. Conformément à l'agencement des connexions du cir- cuit représenté sur la figure 1, la grille et la source du transistor MOSFET Q1 sont maintenues au potentiel de masse du circuit même lorsque la source d'alimentation en énergie est branchée de sorte que le courant indésirable mentionné ci-dessus n'apparaît pas. Une extrémité d'une résistance R2 est raccordée à la jonction entre la résistance R1 et le transistor MOSFET QI sur la figure 1. L'autre extrémité de la résistance R2 est raccordée au drain E1 du transistor MOSFET Q2 à grille de transmission. Bien que l'électrode E1 du transistor MOSFET Q2 fonctionne soit en tant qu'électrode de drain, soit en tant qu'électrode de source conformément à la montée ou la baisse du signal appliqué à la borne extérieure P3, l'élec- trode sera désignée comme étant le "drain" dans la descrip- tion qui va suivre, afin de faciliter la description. Le transistor MOSFET Q à grille de transmission et un autre transistor MOSFET Q3 à grille de transmission, branché en série avec le premier, constituent une ligne de transmis- sion des signaux. Un signal de cadencement Xi est habituel- lement appliqué aux portes de ces transistors MOSFET Q2 et Q3. Le signal d'adresse Ai appliqué à la borne extérieu- re P3 est ensuite appliqué à un circuit tampon d'adresses par l'intermédiaire de ces transistors MOSFET Q2, Q3 à grille de transmission. Le niveau du signal d'adresse Ai est apprécié par le circuit tampon d'adresses. Le circuit tampon d'adresses produit des signaux d'adresses ai et ai des niveaux de non inversion et d'inversion, qui sont réglés à des valeurs ap- propriées conformément au signal d'adresse Ai envoyé par l'intermédiaire des transistors MOSFET Q2' Q3 respective- ment. Comme cela est représenté sur la figure 1, le cir- cuit tampon d'adresses se compose d'un transistor MOSFET Q4 et de transistors MOSFET Q7 à Q16. Ci-après on va décrire la constitution et le fonc- tionnement du circuit tampon d'adresses. Le signal d'adresse A. est appliqué à la grille du i transistor MOSFET Q4 par l'intermédiaire des transistors MOSFET Q2' Q3 à grille de transmission, lorsque le signal de cadencement 01 est placé au niveau haut. Une capacité, telle que la capacité de grille (non représentée) est pré- sente entre la grille du transistor MOSFET Q4 et le point de mise à la masse du circuit. Par conséquent la grille du transistor MOSFET Q4 maintient le signal d'adresse même si les transistors MOSFET Q2, Q3 à grille de transmission sont débranchés lorsque le signal de cadencement 01 est commuté sur le niveau bas. La tension de référence Vref pour l'appréciation du niveau est appliquée à la grille du transistor MOSFET Q7 par l'intermédiaire des transistors MOSFET Q5 et Q6 à grille de transmission. Cette tension de référence Vref est réglée de manière à être égale approximativement à la moitié de la valeur du niveau de l'amplitude du signal d'adresse Ai appliqué à la borne extérieure P3, c'est-à-dire à un niveau de tension qui possède une valeur réellement intermédiaire entre le niveau haut et le niveau bas du signal d'adresse Ai. La capacité parasite, qui ne peut pas être négligée, est formée entre l'électrode de grille et l'électrode de source et entre l'électrode de grille et l'électrode de drain de chacun des transistors MOSFET Q2 et Q3 à grille de transmission. Par conséquent une modification indésirable du potentiel, qui peut être considérée comme un parasitage, est appliquée à l'électrode de grille du transistor MOSFET Q4 en synchronisme avec la montée et la diminution du signal de cadencement. Les transistors MOSFET Q5 et Q6 à grilles de transmission sont disposés de manière à appliquer une variation de potentiel à la. grille du transistor MOSFET Q avec essentiellement la. même variation de potentiel que celle. appliquée à la grille du transistor MOSFET Q4. Etant donné qu'une telle variation de potentiel est appli- quée à la grille du transistor MOSFET Q7, le niveau du si- gnal d'adresse Ai peut être apprécié de façon appropriée même si le potentiel de grille du transistor MOSFET Q4 est tenu de changer. Les transistors MOSFET Q8 et Q9 sont raccordés en parallèle avec les transistors MOSFET Q4 et Q7 respective- ment. Les drains et les grilles de ces transistors MOSFET Q8 et Q9 sont raccordés selon des connexions croisées afin de former un circuit de bascule bistable. Les drains des transistors MOSFET Q12 et Q13 en tant que charge sont raccordés aux drains raccordés en commun des transistors MOSFET Q4 et Q8 et aux drains rac- cordés en commun des transistors MOSFET Q7' Q9 respective- ment. Un signal de cadencement 0PA est appliqué aux drains des transistors MOSFET Q12 et Q13' Les sources des transistors MOSFET Q14 et Q15' qui sont soumis à la commande de commutation par le signal de cadencement 01 sont raccordées aux grilles des transistors MOSFET Q12 et Q13 respectivement. Un transistor MOSFET Q16' qui est soumis à la commande de commutation de la part du signal de cadencement 01' est interposé entre les drains raccordés en commun des transistors MOSFET Q14 et Q15 et la ' borne Vcc de la source d'alimentation en énergie. Lorsque le signal de cadencement 01 est commuté sur le niveau haut, des tensions de précharge sont de ce fait envoyées aux grilles de3 transistors MOSFET Q12 et Q13 par l'intermédiaire des transistors MOSFET Q16 Q14 et Q15 respectivement. Les transistors MOSFET Q10 et Qll sont insérés entre les grilles des transistors MOSFET Q12 et Q13 et la borne du potentiel de référence respectivement. Un signal de réac- tion positif est appliqué à la grille du transistor MOSFET Q12 étant donné que la grille du transistor MOSFET Q10 est habituellement raccordée à celle du transistor MOSFET Q8. De façon similaire un signal de réaction positif est appli- qué à la grille du transistor MOSFET Q13' étant donné que la grille du transistor MOSFET Q11 est raccordée en commun à celle du transistor MOSFET Q9. Les signaux ai et a de sortie du tampon d'adresses, possédant les niveaux de non inversion et d'inversion, sont produits à partir des drains des transistors MOSFET respec- tifs Q11 et Q10. Les signaux a. et ai de sortie du tampon d'adresses i i sont appliqués au circuit amplificateur 2. Les signaux des niveaux de non inversion et d'inversion, amplifiés par le circuit amplificateur 2, sont envoyés à un décodeur d'adresses 3 par l'intermédiaire des transistors MOSFET Q17 et Q18-à grilles de transmission, qui sont soumis à la commande de commutation par le signal de cadencement 0 respectivement, et d'autre part, ces signaux sont directe- ment envoyés à un décodeur d'adresses Y 4. Un transistor MOSFET Q19 servant d'interrupteur d'alimentation, qui est soumis à la commande de commutation de la part du signal de cadencement 0', eût disposé dans le décodeur d'adresses y Y 4. Comme cela a déjà été décrit, le signal d'adresse X et le signal d'adresse Y sont multiplexés et sont appli- qués à la borne extérieure P3* Lorsque le signal d'adresse X est appliqué à la borne extérieure P3, les signaux de ca- dencement 0x et 0y sont modifiés et passent aux niveaux haut et bas respectivement, en synchronisme avec l'applica- tion du signal d'adresse X, de sorte que les transistors MOSFET Q171 Q18 à grilles de transmission sont rendus pas- sants et que le signal d'adresse est envoyé au décodeur d'adresses X. Lorsque le signal d'adresse Y est envoyé à la borne extérieure P3, les transistors MOSFET Q17 et Q18 à grilles de transmission sont bloqués par les signaux de cadencement 0x et 0, tandis que le transistor MOSFET Q19 formant interrupteur d'alimentation est rendu passant. Il en résulte que le décodeur d'adresses Y est placé à l'état de fonctionnement. Le circuit 1 de production des impulsions de caden- cement, représenté sur la figure 1, produit les signaux de cadencement 0 0PA et autres lors de la réception d'un signal RAS de sélection d'adresse X (adresse de ligne) et d'un signal CAS de sélection d'adresse Y (adresse de colon-. ne) par l'intermédiaire des bornes extérieures respectives P et P On va décrire le fonctionnement du circuit tampon d'adresses en se référant au schéma des formes d'ondes de la figure 2. Le signal d'adresse Ai appliqué en synchronisme avec le signal RAS de sélection d'adresses X est transmis à la grille du transistor MOSFET Q4 par l'intermédiaire des transistors MOSFET Q2' Q3 à grilles de transmission, qui sont placés à l'état passant lorsque le signal de cadence- ment 01 passe au niveau haut. Le signal de cadencement 01 est modifié en étant amené au niveau bas après l'écoulement d'un intervalle de temps prédéterminé à partir de l'instant o le signal RAS de sélection d'adresse X est amené au niveau bas. Les transistors MOSFET Q2 et Q3 sont bloqués lorsque le signal de cadencement 01 passe au niveau bas. Le signal d'adresse Ai est maintenu par la capacité de grille du transistor MOSFET Q4. Etant donné que les transistors MOSFET Q2 et Q3 à grilles de transmission sont maintenus bloqués, le signal d'adresse maintenu par la grille du transistor MOSFET Q4 reste inchangé même si le signal d'adresses Ai est modifié. Pendant l'intervalle de temps durant lequel le signal de cadencement 01 est.maintenu au niveau haut, les transistors MOSFET Q14, Q15 et Q16 sont maintenus à l'état passant. Pour cette raison, les grilles des transistors MOSFET Q et Q13sont préchargées par l'intermédiaire des transistors MOSFET Q14, Q15 et Q16. Le signal de cadencement 0PA est amené au niveau haut après l'écoulement d'un intervalle de temps de retard prédéterminé à partir de l'instant o le signal RAS de sélection d'adresse X est amené au niveau de sélection (niveau bas). Si le signal d'adresse A. appliqué à la grille du transistor MOSFET Q4 est réglé par avance à un niveau supérieur à la tension de référence Vref appliquée à la grille du transistor MOSFET QV la conduction du transistor MOSFET Q4 devient plus importante que celle du transistor MOSFET Q7* Par conséquent les potentiels de grille des transistorsMOSFET Q8 et Q9 passent à un niveau supérieur à ceux des transistors MOSFET Q9 et Qil en réponse à la montée du signal de cadencement 0PA au niveau haut. Les transistors MOSFET Q8 et Q9 sont commandés de manière à être rendus passants conformémént à la différence des potentiels de grille, alors que les transistors MOSFET Q9 et Qil sont bloqués. Lorsque le transistor MOSPET Q10 est rendu passant, la charge, qui est appliquéepar avance à la capacité de grille du transistor MOSFET Q12 est déchargée. En effet le transistor-MOSFET Q12 est bloqué. Par suite du fonctionnement à réaction positive mentionné ci-dessus, les signaux de sortie a. et a. sont rapidement modifiés pour être amenés aux niveaux haut et bas respectivement. Les signaux de sortie ai et a. sont appliqués au circuit 3 de décodage d'adresses X par l'intermédiaire du circuit amplificateur 2 et des transistors MOSFET Q17 et Q18 à grilles de transmission. Ensuite le signal de cadence- ment 0 est à nouveau amené au niveau haut. L'action d'entrée du signal d'adresse Y Ai commence lorsque le signal CAS de sélection d'adresse Y est modifié pour être amené au niveau de sélection (niveau bas). En effet le signal d'adresse. Ai, qui est appliqué en synchro- nisme avec le signal CAS de sélection d'adresse, Y, est in- troduit de façon analogue dans le circuit 4 de décodage d'adresses Y. Conformément à cette forme de réalisation, étant donné que le signal d'adresse Ai est appliqué à et mainte- nu par la capacité de grille du transistor MOSFET Q4 d'en- trée et par l'intermédiaire des transistors MOSFET Q2 et Q3, il est possible d'appliquer un signal d'adresse devant être ensuite envoyé à la borne extérieure P3, même avant que le fonctionnement du circuit tampon d'adresses soit terminé. Il en résulte que la vitesse du fonctionnement du circuit peut être accrue. Dans le circuit représenté sur la figure 1, il est prévu deux transistors MOSFET Q2 et Q3 branchés en série. Ces transistors MOSFeT Q2 et Q3 fonctionnent de manière à empêcher une extinction du signal à niveau haut, maintenu par la capacité de grille du transistor MOSFET Q4, par suite d'une baisseou d'une sus-modulation ou analogues du signal d'adresse appliqué à la borne extérieure P3. En effet dans le cas o seul un transistor MOSFET est utilisé, si la borne extérieure P3 est amenée à un potentiel négatif par suite d'une sous-modulation du signal d'adresse Ai, l'électrode de drain (qui fonctionne en tant qu'électrode de source dans ce cas) du transistor MOSFET à grille de transmission est également placée à un potentiel négatif, en réponse à cette sous-modulation. Par conséquent le tran- sistor MOSFET à grille de transmission'est branché à l'état passant en dépit du fait que son électrode de grille est maintenue au niveau bas sensiblement égal au potentiel de masse par le signal de cadencement 01. Il en résulte que la charge maintenue par la grille du transistor MOSFET Q4 d'entrée est déchargée à travers le transistor MOSFET à grille de transmission. Dans la forme de réalisation mentionnée ci-dessus, qui utilise les deux transistors MOSFET Q2 et Q3 à grilles de transmission, même s'il se produit une sous-modulation du signal d'adresses A. appliquée à la borne extérieure P i P3,J le transistor MOSFET Q3 est branché à l'état passant unique- ment après que le potentiel à niveau haut maintenu par la capacité parasite (non représenté) de la jonction commune entre les transistors MOSFET Q2 et Q3 soit déchargé à tra- vers le transistor MOSFET Q2. Par conséquent il est possi- ble d'empêcher une extinction du signal d'adresse à niveau' *haut, maintenue par la capacité de grille du transistor MOSFET Q4. Etant donné que les transistors MOSFET Q2 et Q3 à grilles de transmission forment la ligne de transmission des signaux, ils sont réalisés avec un canal court et leur taille est relativement réduite en vue d'accroître la vites- se de transmission des signaux. En d'autres termes, la capa- cité parasite dans la ligne de transmission des signaux est réduite. La vitesse de montée et de chute du signal de caden- cement 01 peut être également accrue grâce à une réduction de la capacité parasite des transistors MOSFET à grilles de transmission. En outre ces transistors MOSFET sont réalisés avec un canal court de manière à fournir une caractéristique de résistance à l'état passant relativement faible lorsque la taille est réduite comme décrit ci-dessus. Le transistor MOSFET Q à grille de transmission de ce type ne peut-âtre protégé de l'impulsion de tension, qui est appliquée inévitablement à la borne extérieure P3, que par l'intermédiaire d'un circuit constitué en enlevant la résistance R du circuit de protection d'entrée représenté. sur la figure 1, c'est-à-dire un circuit constitué par la résistance R1 et le transistor MOSFET Q1 raccordé par diode. En effet étant donné que le transistor MOSFET Q2 est à canal court, la tension de claquage entre son drain et sa source est relativement abaissée. Lorsque l'impulsion de tension est appliquée au drain du transistor MOSFET Q2, son potentiel de grille est modifié par l'intermédiaire de la capacité parasite. Le claquage du transistor MOSFET à grille de transmission s'effectue selon le mécanisme mentionné ci- dessus. Par conséquent la densité de courant devien't loca- lement importante au niveau de la partie, soumise au cla- quage, du transistor MOSFET.Q2 à grille de transmission, et il existe une possibilité extrêmement importante que la pellicule d'isolation de grille du transistor soit détruite thermiquement. Contrairement à cela, étant donné que le transistor MOSFET Q1 n'est pas dans la ligne de transmission, sa taille, comme par exemple la longueur de son canal (lon- gueur de grille) peut être accrue de sorte que le transistor possède une tension de claquage drain-source relativement élevée et son mécanisme de claquage est différent de celu.i du transistor MOSFET Q2 à grille de transmission. Par consé- quent, même si le transistor MOSFET Q de verrouillage est soumis à un claquage de la part d'une tension anormalement élevée appliquée accidentellement à la borne extérieure PV sa pellicule d'isolation de grille n'est pas détruite ther- miquement étant donné que la densité de courant est réduite. Dans cette forme de réalisation, la résistance R2 est insérée entre le drain du transistor MOSFET Q1 de verrouillage et celui du transistor MOSFET Q2 à grille de transmission. Etant donné l'insertion de la résistance R2, le niveau de la haute tension, qui est appliquée acciden- tellement au drain du transistor MOSFET Q2 à grille de transmission, est réduit, de sorte que le claquage de la surface au niveau de l'interface entre la partie de grille du transistor MOSFET Q2 à grille de transmission et le substrat devient difficile. Même s'il se produit un claquage dans le transistor MOSFET Q2 à grille de transmission, le courant de claquage est limité par la résistance R2. Ainsi le claquage de la pellicule isolante de grille du transistor MOSFET Q2 à grille de transmission peut être empêché par ces deux actions protectrices. Dans un dispositif à circuits intégrés, si un tran- sistor MOSFET raccordé à l'une quelconque de plusieurs bornes extérieures destinées à recevoir le signal d'entrée est sou- mis à un claquage, le dispositif à circuits intégrés dans son ensemble ne peut plus être utilisé. Afin de supprimer ce problème, un circuit de protection d'entrée contenant la résistance R2 mentionnée ci-dessus est raccordé à chacun des transistors MOSFET à grilles de transmission raccordés à l'ensemble des bornes extérieures destinées à recevoir le signal d'entrée. De façon similaire un circuit de protec- tion d'entrée constitué par la résistance R1 et le transis- tor MOSFET Q1 est raccordé à chacun des transistors MOSFET d'entrée des signaux, aux grilles desquels les signaux envoyés aux bornes extérieures sont appliqués directement, sans passer par les transistors MOSFET à grilles de trans- mission. La figure 3 montre l'agencement de chacun des élé- ments que forment les résistances R1i R2 et les transistors MOSFET Q1 à Q3 constituant le circuit représenté sur la figu- re 1. Sur le dessin, une couche de polysilicium électro- + conducteur, une région semiconductrice du type n et une couche d'aluminium,déposée sous vide sont représentées res- pectivement au moyen d'un trait continu, d'un trait interrom- pu et d'un trait mixte. La figure 4 montre la coupe du substrat semiconduc- teur, prise suivant la ligne A-A' de la figure 3. Le subs- trat semiconducteur 23 possède une résistivité égale à envi- ron 10 ohm.cm bien que cette valeur ne soit pas limitative en particulier, et est fermé par un monocristal de siliciumde type p agencé de manière que la surface principale soit parallèle au plan (100). Une pellicule d'oxyde de champ re- lativement épaisse 2, possédant une épaisseur d'environ 0,8 micron à titre d'exemple, est formée moyennant l'utili- sation d'une technique connue d'oxydation sélective sur la surface principale du substrat semiconducteur 20 en des zones autres que celles Du des régions actives telles que les régions de source et de drain du transistor MOSFET, les régions constituant les canaux, les régions de câblage des semiconducteurs et les régions des résistances à semiconduc- teurs doivent être formées. Une pellicule d'oxyde de sili- O cium relativement mince 22 d'une épaisseur d'environ 500 A par exemple, devant être utilisée en tant que pellicule d'isolation de grille du transistor MOSFET, est formée sur la surface principale du substrat semiconducteur 20 en des zones qui doivent servir de régions actives. Des couches de polysilicium 8, 10 d'une épaisseur d'environ 3500 A sont formées sur les surfaces de la pellicule d'oxyde 22 et de la pellicule d'oxyde de champ 21. Des régions semiconduc- +trices n 6, 7, 11, 12 et 13, possédant chacune une trices n 6', 7, 11, 12 et 13, possédant chacune une épaisseur d'environ 0,4 micron, sont formées sur la surface principale du substrat semiconducteur 20 au moyen de la technique d'auto-alignement connue utilisant les couches de polysilicium 8, 10 et la pellicule d'oxyde de champ 21 en tant que masques d'implantation d'impuretés. Des ions d'arsenic possédant une énergie de 80 KeV par exemple sont implantés dans la surface principale du substrat semi- conducteur 20 avec une concentration d'impuretés de 1.1016/cm2 au moyen de techniques connues d'implantation. d'ions afin de former une région semiconductrice du type n, puis le substrat semiconducteur 20 est ensuite recuit à une température de 10000C. Une pellicule isolante 23 possédant une épaisseur d'environ 6000 A et constituée par du verre auxphosphosilicates est formée sur les surfaces de la pellicule d'oxyde de champ 21 et des couches de poly- silicium 7, 7'. Des couches d'aluminium 9, 16 déposées sous vide et possédant une épaisseur d'environ 8000 A sont for- mées sur la surface de la pellicule isolante 23. Sur la figure 3 la couche d'aluminium 5 formée sur la pellicule d'oxyde de champ 21 par l'intermédiaire de la pellicule isolante 23 est utilisée en tant que plot de liaison. Ce plot de liaison est re.ccordé à des conducteurs (non représentés) du dispositif à circuits intégrés par l'in- termédiaire de conducteurs de contact réalisés en or ou ana- logue. La couche d'aluminium 5 est placée en contact non redresseur avec une extrémité dé la région semiconductrice de type ni 6 au niveau d'une partie de contact C1 constituée par un trou traversant formé au moyen de la pellicule isolan- te 23 et de la pellicule d'oxyde 22 au-desous de la pellicu- le isolante 23. La région semiconductrice de type n+ 6 reçoit une forme allongée de manière à former l'élément résistant R1. + L'autre extrémité de région semiconductrice du type n 6 est raccordée à la région semiconductrice de type n+ 6' qui peut servir de région de drain du transistor MOSFET Q1 de verrouillage. La région de source du transistor MOSFET Q1 de verrouillage est formée par une région semiconductrice du + type n 7 en vis-à-vis de la région semiconductrice de type + n 6'. Sur la surface du substrat semiconducteur 20 + ces régions semiconductrices de type n 6' et 7 se trouve formée une électrode de grille constituée par une couche 8 de polysilicium électriquement conductrice, par l'intermé- diaire de la pellicule d'oxyde 22. + La région sémiconductrice de type n 7 servant de région de source et la couche de polysilicium électroconduc- trice 8 servant d'électrode de grille sont raccordées à la couche de câblage en aluminium 16 par l'intermédiaire de parties de contact C2 et C3 respectivement. La couche de câblage en aluminium 16 est interconnectée au plot de liaison (non représenté) et auquel le potentiel de base du circuit est appliqué. - Sur la figure 3, la couche de polysilicium électro- conducteur 10 forme réellement un élément de résistance. - Sans y être limitée de façon particulière, l'autre extrémité de la région semiconductrice de type n 6 servant de résis- tance R1 et une extrémité de la couche de polysilicium électroconducteur 10 servantde résistance R2 sont raccor- dées l'une à l'autre par l'intermédiaire de la couche d'aluminium. L'autre extrémité de la couche de polysilicium électroconducteur 10 est raccordée à une région semiconduc- trice n 11il au niveau d'une partie de contact C6, la région semiconductrice 11 constituant la région de drain du tran- sistor MOSFET Q2 à-grille de transmission. + Une région semiconductrice de type n 12 constitue la région de source et la région de drain des transistors MOSFET Q2 et Q3 à grilles de transmission, tandis qu'une région semiconductrice de type n+ 13 constitue la région de source du transistor MOSFET à grille de transmission Q3. La couche de polysilicium électroconducteur 14 forme les électrodes de grilles des transistors MOSFET Q2 et Q3 et est raccordée à la couche d'aluminium 15, à laquelle le signal de cadencement 0 est appliqué, au niveau d'une partie de contact C7. La région semiconductrice 13 servant de région de source du transistor MOSFET Q3 est raccordée à la grille du transistor MOSFET Q4 par l'intermédiaire d'une couche d'aluminium (non représentée). La région semiconductrice de type n+ 6 possède une résistance relativement élevée afin de limiter relativement la valeur maximale d'une tension qui est inévitablement appliquée au transducteur MOSFET Q1 lorsque l'impulsion de tension anormale est appliquée à la borne extérieure Q3 (voir figure 1), et de manière à limiter le courant de claquage s'écoulant à travers le transistor MOSFET Q1 de verrouillage. La région semiconductrice de type n 6 possède une capacité parasite- relativement importante entre elle et le substrat semiconducteur. 20, afin de réduire la valeur maximale de l'impulsion de tension appliquée au transistor MOSFET Q1 de verrouillage. La région semiconductrice de type ni 6 possède une longueur d'environ 100 microns et une largeur L1 d'environ microns par exemple, bien que cette valeur ne soit pas limitative, en particulier. La profondeur de diffusion est égale à environ 0,4 micron, comme cela a déjà été décrit. Par conséquent la région semiconductrice de type n 6 possè- de une résistance d'environ 700 ohms et une capacité para- site de 0,1 à 0,2 pF. Le transistor MOSFET de verrouillage Q1 possède une taille relativement importante afin d'empêcher un claquage thermique de la pellicule d'isolation de grille par suite d'une réduction de la densité du courant de claquage s'écoulant à travers cette pellicule. La longueur L4 du ca- nal de ce transistor Q1 est également d'environ 8 microns tandis que la largeur L3 de ce canal est égale à environ 40 microns par exemple. La couche de polysilicium électroconducteur 10 réduit l'intensité du courant qui est inéluctablement appli- qué au transistor MOSFET Q2 à grille de transmission, lors- que l'impulsion de tension anormale est appliquée à la borne extérieure P3 (voir figure 1). La couche de polysili- cium électroconducteur 10 possède une résistance égale à environ 500 ohms. Afin d'accroître la vitesse de transmission des signaux, les transistors MOSFET Q2 et Q3 à grilles de trans- mission possèdent une taille relativement faible. Ces transistors Q2 et Q3 possèdent un canal d'une longueur N5 égale à environ 3,5 microns et une largeur N6 de canal d'environ 15 microns à titre d'exemple. Ainsi, la taille des transistors MOSFET Q2' Q3 à grilles de transmission est nettement plus faible que celle du transistor MOSFET Q1 de protection. Si le même cou- rant de claquage est supposé s'écouler à travers le transis- tor MOSFET Q2 à la grille de transmission et le transistor MOSFET Q1 de verrouillage, la densité de courant dans le premier de ces deux transistors est nettement supérieure à la densité de courant traversant le second transistor men- tionné. Dans ce cas il est probable qu'il se produise un claquage thermique de la pellicule d'isolation de grille du transistor MOSFET à2 à grille de transmission. Le transistor MOSFET Q1 en tant qu'élément protec- teur pour réaliser l'action de verrouillage dans cette forme de réalisation possède essentiellement la même tension de claquage de surface que celle des transistors MOFSET à grilles de transmission, étant donné qu'il est formé en même temps que ces derniers. Lorsque la tension de grille est égale à O volt, les drains du transistor MOSFET Q1 de verrouillage et du transistor MOSFET Q2 à grille de trans- mission possèdent une tension de claquage de surface d'en- viron 20 V respectivement. La tension de claquage de la jonction p-n, qui ne met pas en jeu le claquage de surface tel que par exemple au niveau de la jonction p-n entre la région semiconductrice et le substrat semiconducteur est comprise entre 37 et 40 V. La pellicule d'oxyde de grille d'une épaisseur de o 500 A possède une tension de résistance de claquage électro- statique comprise entre 30 et 40 V. Etant donné que le transistor MOSFET à grille de transmission est un canal court, il possède seulement une tension de claquage drain-source relativement faible. En effet, lorsque l'on utilise le substrat semiconducteur pos- sédant la résistivité mentionnée ci-dessus, la tension de claquage drainsource du transistor MOSFET à grille de transmission possédant un canal d'une longueur de 3,5 * microns et d'environ 11 V. Cette valeur de tension de cla- quage est la tension de claquage minimale du transistor MOFSET, c'est-àdire la valeur minimale des tensions de claquage mesurées à partir de la courbe de résistances négatives du transistor MOSFET. La tension de claquage drain-source du transistorMOSFET de verrouillage possédant -uncanal d'une longueur de 8 microns est égale à environ 16 V. Conformément à cette forme de réalisation, étant donné que la résistance R2 est insérée, le courant de cla- quage du transistor MOSFET Q2 de la grille de transmission est limité de sorte que l'on peut empêcher le claquage de la pellicule d'isolation de grille du transistor Q2. Conformément à la forme de réalisation représentée sur la figure 3, étant donné que l'élément de résistance R2 est constitué par la couche de polysilicium déposée sur la pellicule d'oxyde de champ 21, il existe seulement une capacité parasite relativement faible entre cet élément et le substrat à semiconducteurs 20. C'est pourquoi l'élément de résistance R2 ne limite pas réellement la vitesse de variation du signal envoyé au transistor MOSFET Q2 à grille de transmission. La figure 5 montre une autre forme de réalisation de la présente invention. Dans cette forme de réalisation, une diode D1 polarisée-en inverse est installée à la pla oe du transistor MOSFET Q1 de verrouillage de la forme de réalisa- tion précédente. La tension de claquage de cette diode D est réglée de manière à être inférieure à celle (environ V) du transistor MOSFET Q2 à grille de transmission, et supérieure à l'amplitude (environ 5 V) du signal d'adresses A.. Conformément à cette forme de réalisation, le tran- sistor MOSFET Q2 à grille de transmission n'est pas soumis à un claquage même si une tension anormalement élevée est appliquée à la borne extérieure. Par conséquent le claquage du transistor MOSFET Q2 peut être évité de façon fiable. Dans cette forme de réalisation, une diode D2 pola- risée en sens direct est interposée entre l'autre extrémité de la résistance R1 et la jonction de la résistance R3 et de la résistance R4, qui divisent la tension Vcc de la sour- ce d'alimentation en énergie et possèdent des valeurs de résistance relativement élevées. La sortie à division de tension de ces résistances R3, R4 est réglée par une valeur proche de la tension Vcc de la source d'alimentation en énergie. Lorsque la tension Vcc de la source d'alimentation en énergie est appliquée, la diode D2 est polarisée en sens inverse par la tension de sortie de division de tension four- nie par les résistances de valeur élevée R 3 R4* La diode D2 est également polarisée en sens inverse par le signal d'entrée Ai.L Par conséquent les diodes D1 et D2 ne pertur- bent pas du tout la transmission du signal d'entrée ordinai- re Ai. D'autre part lorsque la tension Vcc de la source d'alimentation en énergie n'est pas appliquée, l'action de verrouillage est réalisée par l'intermédiaire de la diode D de la résistance R4, si une tension élevée due à une électricité statique est appliquée. Par conséquent, lorsque la diode D2 est rendue passante ainsi que la diode D1, la haute tension due à une électricité statique peut être forte- ment limitée. La présente invention n'est pas limitée aux exemples de réalisation précédents. Par exemple le transistor MOSFET à grille de transmission peut être le seul prévu. Sur les figures 1 à 3, étant donné que l'impulsion de tension est limitée à une valeur inférieure à la tension de claquage de la pellicule d'isolation de grille par le transistor MOSFET Q1 de verrouillage, la résistance R2 est de préféren- ce constituée de manière à ne pas limiter la vitesse de variation du signal. En effet-il est préférable que la résis- tance R2 soit constituée de manière à réduire la capacité parasite entre elle-même et le substrat semiconducteur de la même manière que la couche de polysilicium mentionnée précédemment. Cependant, si cela est nécessaire, la résistan- ce R2 peut être constituée par une couche résistive semi- conductrice telle qu'une résistance réalisée par diffusion. De préférence la résistance R1 est constituée par une région résistive semiconductrice possédant une capacité parasite importante afin de limiter suffisamment la valeur maximum de l'impulsion de tension appliquée au transistor MOSFET Q1. Mais, si cela est nécessaire, cette résistance peut être formée sur la pellicule d'oxyde de champ de la même manière que la résistance RIl Dans ce cas, il peut être avantageux que la tension de régime entre la résistan- ce R et le substrat semiconducteur puisse être accrue à une valeur notable. L'élément protecteur tel que le transistor MOSFET Q1 représenté sur les figures 1 à 3 peut posséder un canal de longueur égale ou inférieure à la longueur du canal du transistor MOSFET à grille de transmission. Dans ce cas, si une impulsion de tension anormale est appliquée à la borne extérieure, le niveau de l'impulsion de tension, qui est appliqué au transistor MOSFET à grille de transmission, est limité à une valeur relativement faible. Pour cette raison, la résistance de l'élément de résistance R2, qui est branché en série avec le transistor MOSFET Q2 à grille de transmis- sion pour limiter le courant de claquage, peut être réduite., çO La couche de polysilicium 10 représentée sur la figure 3 peut être raccordée à la région de drain Il du transistor MOSFET Q2 par l'intermédiaire d'une couche con- ductrice telle qu'une couche d'aluminium déposée sous vide. La couche de polysilicium 10 peut être également raccordée directement à la région de drain 6' du transistor MOSFET Q1 sans traverser la couche d'aluminium déposée sous vide. 9. Lorsque lecircuit protecteur constitué par la résistance R1 et par le transistor MOSFET de verrouilla- ge Q1 est utilisé dans les formes de réalisation précéden- tes, on peut limiter à une valeur relativement faible la résistance R2 destinée à limiter le courant de claquage. Il en résulte que la chute de la vitesse de variation des signaux due à la résistance R2 à l'état de fonctionnement du dispositif à circulation intégrée peut être rendue rela- tivement faible. Cependant lorsque la valeur de la résistance R2 peut être rendue relativement élevée, le circuit de protec- tion constitué par la résistance R1 et le transistor MOSFET Q1 de verrouillage n'est pas toujours nécessaire. Dans ce cas, lorsque l'impulsion de tension anormale est appliquée à la borne extérieure P3, la tension appliquée au drain du transistor MOSFET Q2 à grille de transmission est limitée par la tension de claquage de surface. La présente invention peut être largement utilisée dans un dispositif à circuits intégrés à semiconducteurs possédant le système dit "à entrée par le drain", mention- né précédemment. REVENDI CAT IONS 1. Dispositif à circuits intégrés à semiconducteurs caractérisé en ce qu'il comporte une borne extérieure (P3) à laquelle un signal d'entrée (A. ) est appliqué, un premier noeud de circuit, un transistor à effet de champ à grille isolée (Q2> destiné à transmettre le signal d'entrée (Ai) appliqué à la borne extérieure (P3) par l'intermédiaire de la voie drainsource dudit transistor audit premier noeud de circuit, et une résistance (R2) insérée entre la borne extérieure (P3) et le transistor à effet de champ à grille isolée (Q2), la résistance (R2) possédant une valeur réglée de telle manière que lorsqu'une impulsion de tension anormale est appliquée à la borne extérieure (P3), elle réduit un courant.de claquage traversant une jonction semiconduc- trice du transistor à effet de champ à grille isolée (Q2) pour l'amener à un niveau inférieur à un niveau de courant de claquage qui provoque le claquage de la pellicule d'iso- lation de grille dudit transistor à effet de champ à grille isolée. 2. Dispositif à circuit intégrés à semiconducteurs selon la revendication 1, caractérisé en ce que le premier noeud de circuit est constitué par l'électrode de grille d'un transistor à effet de champ à grille isolée (Q2) prévu pour l'entrée des signaux. 3. Dispositif à circuits intégrés à semiconducteurs caractérisé en ce qu'il comporte une borne extérieure (P3) à laquelle est appliqué un signal d'entrée (Ai), un premier noeud de circuit, un second noeud de circuit, un circuit protecteur (R1RQj,R2)raccordé entre le premier noeud de cir- cuit et la borne extérieure (P3) de manière à transmettre le signal d'entrée (Ai) envoyé à la borne extérieure, au- dit premier noeud de circuit, ledit circuit protecteur fonc- tionnant de manière à limiter la valeur maximale d'une ten- sion appliquée audit premier noeud de circuit à un niveau inférieur à une résistance de régime de claquage de la pellicule d'isolant de grille, une première résistance (R2) dont une extrémité est raccordée au premier noeud de circuit, et un premier transistor à effet de champ à grille isolée ( té de ladite première résistance (R2) par l'intermédiaire de la voie drain-source de ce transistor, audit second noeud de circuit, la première résistance (Rp) possédant une valeur réglée de manière que lorsqu'une impulsion de tension anorma- le est appliquée à la borne extérieure (P3), elle réduit un courant de claquagecirculant à travers une jonction semi- conductrice dudit premier transistor à effet de champ à grille isolée (Q2) à une valeur inférieure à un courant de claquage provoquant le claquage d'une pellicule d'isolation de grille dudit premier transistor à effet de champ à grille isolée (Q2). 4. Dispositif à circuits intégrés à semiconducteurs selon la revendication 3, caractérisé en ce que le second noeud de circuit est constitué par l'électrode de gril- le d'un transistor à effet de champ à grille isolée (Q4) prévu pour l'entrée des signaux. 5. Dispositif à circuits intégrés à semiconducteurs selon la revendication 3, caractérisé en ce que le circuit protecteur (R2, Q1,R2) comprend une seconde résistance (R1) insérée entre la borne extérieure. (P3) et le premier noeud de circuit et un élément protecteur (Q1) essentiellement raccordé entre le premier noeud de circuit et le point de potentiel de référence dudit circuit et possédant une ten- sion de claquage d'une valeur inférieure à la tension de claquage de la pellicule d'isolation de grille dudit premier transistor à effet de champ à grille isolée (Q2). 6. Dispositif à circuits intégrés à semiconducteurs selon la revendication 5, caractérisé en ce que la première résistance (R2) se compose d'une couche résistive(10) formée, par l'intermédiaire d'une pellicule isolante (23), sur un substrat semiconducteur (20) sur la surface duquel sont for- mées les régions de drain et de source dudit premier tran- sistor à effet de champ à grille isolée (Q2) et que la seconde résistance (R2) est constituée par une région semi- conductrice formant une jonction p-n entre elle-même et ledit substrat semiconducteur (20). 7. Dispositif à circuits intogrés-à semiconducteurs selon la revendication 6, caractérisé en ce que l'électrode de grille dudit premier transistor à effet de champ à grille isolée (Q2) ainsi que la première résistance (%) sont constituées par des couches de polysilicium (8, 10). 8. Dispositif à circuits intégrés à semiconducteurs selon la revendication 5, caractérisé en ce que ledit élément protecteur est constitué par un second transistor à effet de champ à grille isolée (Q1) dont le drain est raccor- dé audit premier noeud de circuit et dont la source est raccordée audit point de potentiel de référence. 9. Dispositif à cireuits intégrés à semiconducteurs selon la revendication 8, caractérisé en ce que le premier transistor à effet de champ à grille isolée (Q2) possède une taille inférieure à celle du second transistor à effet de champ à grille isolée (Q1). 10. Dispositif à circuits intégrés à semiconducteurs selon la revendication 8, caractérisé en ce que le premier transistor à effet de champ à grille isolée (Q2) possède un canal d'une longueur inférieure à celle du second transistor à effet de champ à grille isolée (Q1) 11. Dispositif à circuits intégrés à semiconducteurs du type comportant plusieurs bornes extérieures (P1 à P3) auquelles un signal d'entrée (Ai) est envoyé et plusieurs transistors à effet de champ à grille isolée (Q2-Q3) trans- mettant ledit signal d'entrée appliqué à chacun desdits ensembles de bornes extérieures par l'intermédiaire de leurs voies drain-source, caractérisé en ce que ledit signal d'en- trée (Ai) est appliqué àchacun desdites transistors à effet de champ à grille isolée (Q2-Q3) par l'intermédiaire d'un circuit protecteur (Q1) prévu pour limiter la valeur de la tension au-dessous d'un niveau prédéterminé, et d'une résistance (R1). 12. Dispositif à circuits intégrés à semiconducteurs caractérisé en ce qu'il comporte une borne extérieure (P3), un premier et un second noeuds de circuit, une résistance (R1) raccordée entre la borne extérieure (P3) et le premier noeud de circuit, un élément protecteur (Q1) raccordé entre le premier noeud de circuit et un point de potentiel de référence, un transistor à effet de champ à grille isolée (Q2-Q3)' dont la voie drainsource est raccordée entre le premier et le second noeuds de circuit et dont la grille reçoit un signal de commutation, ledit élément protecteur (Qj) possédant une tension de claquâ4 apte à limiter le.ni- veau de tension apparaissant sur le premier noeud de circuit lorsqu'une impulsion de tension anormale est appliquée à la borne extérieure (P3), à-une valeur inférieure à la tension de claquage de la jonction semiconductrice dudit transistor à effet de champ isolé (Q1)