FR 2496955 A1 19820625 FR 8123906 A 19811222 /1 2496955 PORTE D'ADRESSAGE POUR MEMOIRE ET SON PROCEDE D'UTILISATION L'invention concerne des portes d'adressage pour mémoire à accès aléatoire, ainsi que l'adressage d'une telle mémoire. Dans une porte d'adressage classique à deux transistors, on applique une tension constante ou de seuil VTH à la base d'un transistor, un signal d'entrée variable à la base de l'autre transistor et on lit des signaux de sortie complémentaires sur les collecteurs respectifs des transistors. Dans les mémoires à accès aléatoire ayant un montage à émetteurs communs, on utilise habituellement la phase de signaux de cadencement d'entrée pour augmenter la vitesse apparente de la mémoire. En pratique, par exemple dans une mémoire à accès aléatoire, concue pour être adressée à des intervalles de 48 ns, on peut augmenter la vitesse en changeant l'adresse de porte, par exemple toutes les 12 ns. Les sorties complémentaires de la porte, reliées à un décodeur, pourraient alors changer les lectures toutes les 12 ns. On a trouvé que la conception habituelle des portes d'adressage et des décodeurs permet un fonctionnement à une telle vitesse. Cependant, la mémoire concue pour fonctionner à une vitesse plus faible, ne peut pas répondre assez vite, ce qui peut introduire des erreurs de données dans le contenu de la mémoire. L'invention a pour objet un procédé et un dispositif perfectionnés pour adresser une mémoire. Selon un aspect de l'invention, une porte d'adressage pour mémoire à accès aléatoire comprend: un premier transistor ayant un émetteur, une base et un collecteur, la base de ce premier transistor étant adaptée à recevoir un premier signal; un deuxième transistor ayant un émetteur, une base et un collecteur, la base de ce deuxième transistor étant adaptée à recevoir un deuxième signal; un troisième transistor ayant un émetteur, une base et un collecteur, la base de ce troisième transistor étant adaptée à recevoir un troisième signal; les premier, deuxième et troisième transistors étant couplés par leurs émetteurs; les premier et deuxième transistors étant couplés par leurs collecteurs; et les collecteurs dés premier, deuxième et troisième transistors étant adaptés à recevoir une tension d'alimentation. Selon un autre aspect de l'invention, un procédé pour adresser une mémoire à accès aléatoire comprend les étapes successives, consistant à adresser la mémoire à une adresse particulière, puis à une adresse autre que ladite adresse particulière, puis à ladite adresse particulière. Selon encore un autre aspect de l'invention, un dispositif pour adresser séquentiellement une mémoire à accès aléatoire, comprend des moyens pour adresser la mémoire à une adresse particulière; des moyens pour adresser la mémoire à une adresse autre que ladite adresse particulière immédiatement après ledit adressage à l'adresse particulière; et des moyens pour adresser la mémoire uniquement à ladite adresse particulière immédiatement après ledit adressage à l'adresse autre que ladite adresse particulière. La présente invention sera mieux comprise grâce à la description suivante d'un mode de réalisation particulier donné à titre d'exemple non limitatif en référence aux dessins annexés dans lesquels: la figure 1 est un schéma d'un circuit connu de porte d'adressage - la figure 2 est un schéma d'une porte d'adressage suivant l'invention; et la figure 3 est un schéma d'un système utilisant des portes d'adressage du type représenté sur la figure 2. La figure 1 représente une porte d'adressage 10 de type connu. La porte 10 comprend un premier transistor 12 ayant un émetteur 16, une base 18 et un collecteur 20, et un deuxième transistor 14 ayant un émetteur 22, une base 24 et un collecteur 26. Les transistors 12, 14 sont couplés par leurs émetteurs, et des résistances 28, 30 relient respectivement les collecteurs 20, 26 à une tension d'alimentation V. Les émetteurs 16, 22 sont reliés à un autre transistor 32 comportant un émetteur 34, une base 36 et un collecteur 38, l'émetteur 34 étant relié à une résistance 40 elle-même reliée à la masse. Des conducteurs d'adresses 42 et 44 sont respectivement reliés aux collecteurs 20 et 26. En fonctionnement, un signal d'entrée IS (fig. 1) est appliqué sur la base 18 du transistor 12, ce signal changeant de niveau à des intervalles de 12 nanosecondes, puis étant maintenu à son niveau bas pendant une période de 48 ns, durant laquelle la mémoire est adressée de façon conventionnelle. Une tension de seuil constante VTH est appliquée sur la base 24 du transistor 14, et une tension de référence constante VR est appliquée sur la base 36 du transistor 32. Lorsque, par exemple, le signal IS est au niveau bas, le transistor 12 est bloqué, et le transistor 14 est rendu conducteur du fait de la tension VTH appliqué sur sa base 24. Ainsi, la sortie A sur le conducteur 42 est au niveau haut, et la sortie A sur le conducteur 44 est au niveau bas. En supposant ensuite que le signal IS passe au niveau haut, le transistor 12 devient conducteur. L'émetteur 16 du transistor 12 passe au niveau haut, de même que l'émetteur 22 du transistor 14 ce qui bloque le transistor 14. Ainsi, la sortie sur le conducteur 42 passe au niveau bas, tandis que la sortie sur le conducteur 44 passe au niveau haut. Le transistor 32, sur la base 36 duquel est appliquée la tension de référence VRI sert à maintenir constant le courant s'écoulant de Vcc vers la masse, que le signal d'entrée du transistor 12 soit au niveau haut ou au niveau bas, c'est-à-dire que le transistor 12 soit conducteur et le transistor 14 bloqué, ou inversement. Bien qu'une telle porte 10 soit capable de répondre correctement à des changements du signal d'entrée IS toutes les 12 ns, comme décrit ci-dessus, une telle vitesse peut provoquer des erreurs de stockage dans une mémoire à accès aléatoire. La figure 2 représente le circuit de porte 50 suivant l'invention. Ce circuit comprend un premier transistor 52 ayant un émetteur 54, une base 56 et un collecteur 58. Il comprend de plus un deuxième transistor 60, ayant aussi un émetteur 62, une base 64 et un collecteur 66, et un troisième transistor 68 possédant un émetteur 70, une base 72 et un collecteur 74. Les trois transistors 52, 60, 68 sont couplés par leurs émetteurs, et les transistors 52 et 60 sont couplés par leurs collecteurs. Une résistance 76 relie les collecteurs 58 et 66 des transistors 52, 60 à une source de tension d'alimentation Vcc et une résistance 78 relie le collecteur 74 du transistor 68 à cette alimentation. Les émetteurs 54, 62, 70 des transistors 52, 60, 68 sont reliés au collecteur 80 d'un transistor 82, et l'émetteur 84 de ce transistor 82 est relié à une résistance 96 elle-même connectée à la masse. Un conducteur d'adresse 88 est relié aux collecteurs 58 et 66 des transistors 52, 60, et un conducteur d'adresse 90 est relié au collecteur 74 du transistor 68. De nouveau, un signal d'entrée IS, changeant de niveau à des intervalles de 12 ns et restant au niveau bas pendant 48 ns, est appliqué sur la base 56 du transistor 52. Un signal de commande CS est appliqué sur la base 64 du transistor 60, ce signal de commande changeant de niveau à des intervalles de 48 ns. Le passage au niveau haut du signal de commande se produit sensiblement en même temps que le passage au niveau haut du signal d'entrée IS après la période de 48 ns au niveau bas. Le niveau bas du signal de commande est inférieur ou égal au niveau bas du signal d'entrée, et le niveau haut du signal de commande est supérieur ou égal au niveau haut du signal d'entrée. En fonctionnement, lorsque le signal de commande est au niveau bas, le transistor 60 est bloqué et le circuit fonctionne exactement comme celui de la figure 1, la mémoire étant adressée pendant cette période. Cependant lorsque le signal de commande est au niveau haut, le transistor 60 est conducteur pendant une période de 48 ns, indépendamment du signal d'entrée appliqué au transistor 52. Ainsi, pendant cette période de 48 ns, le signal X est au niveau bas, tandis que le signal X est au niveau haut. On voit ainsi que les données stockées dans une mémoire à accès aléatoire sont protégées contre des changements rapides de niveau des conducteurs d'adresses. De nouveau, une tension de seuil constante VTH est appliquée sur la base 72 du transistor 68, et une tension de référence constante VR est appliquée sur la base 86 du transistor 82. La figure 3 représente une utilisation de la porte d'adressage de l'invention dans une mémoire à accès aléatoire. Des portes d'adressage Ai, A2, -et A3 sont reliées à un décodeur "X" 90 lui-même relié, par l'intermédiaire de 8 conducteurs binaires, à une mémoire à accès aléatoire 92. Des portes d'adressage A4, A5, et A6 sont reliées à un décodeur "Ylt 94 lui-même relié à la mémoire 92 par l'intermédiaire de 8 conducteurs binaires. Un circuit de commande 99 est relié au décodeur 4 pour lire et écrire dans la mémoire, l'information d'écriture étant fournie sur un conducteur de données 101 lorsque le signal de commande est dans le mode d'écriture. Chacune des portes d'adressage Al, A2, A3 reçoit son signal d'entrée respectif IS1, IS2 IS3, d'une bascule 95 de passage transparent des adresses du système qui est dans le mode de maintien lorsque le signal d'entrée est au niveau bas pendant 48ns, et dans le mode transparent lorsque le signal d'entrée est en dehors de ces périodes de 48 ns. De même, les portes d'adressage A4, A5, A6 reçoivent des signaux d'entrée individuels IS4à IS5, IS6 à partir d'une bascule 97 de passage transparent des adresses du système. Cependant, le signal de commande CS est appliqué à chaque porte, comme représenté sur la figure 2 (et également au contrôleur 99). Ainsi, lorsque le niveau bas du signal de commande CS est appliqué au transistor approprié de chaque porte Al à A6 les signaux d'entrée IS1, IS2, etc... sont utilisés pour fournir l'adressage de la mémoire 92. Toutefois, lorsque le signal de commande CS passe au niveau haut, la sortie X, X de chaque porte est préétablie et une adresse particulière de la mémoire est adressée, déterminée par le passage au niveau haut du signal CS. On voit que la mémoire 92 peut être adressée de façon avantageuse en vue d'un essai grâce au système de l'invention. La mémoire 92 sera adressée uniquement à une adresse particulière, par exemple l'adresse A, lorsque le -signal de commande CS est au niveau haut. Lorsque le signal de commande CS est au niveau bas, la mémoire 92 est adressée à une adresse autre que l'adresse particulière A (par exemple l'adresse B), par l'intermédiaire des signaux IS1, IS 2 etc provenant des bascules 95, 97 dans le mode de maintien. Cependant, lorsque le signal de commande CS passe de nouveau au niveau haut, la mémoire 92 est de nouveau adressée à ladite adresse particulière A immédiatement après avoir été adressée à l'adresse B. Pour faire un essai de toute la mémoire, le procédé consiste en outre à adresser la mémoire 92 à une adresse non précédemment adressée et autre que l'adresse particulière A, par exemple l'adresse C, puis à adresser la mémoire à l'adresse particulière A, puis répéter les opérations jusqu'à ce que toutes les adresses dans la mémoire 92 aient été adressées. Ainsi, étant donné qu'on revient toujours à une adresse particulière A entre l'adressage de points quelconques autres que l'adresse particulière A, le nombre d'opérations pour l'essai de toute la mémoire est beaucoup plus faible que celui qui serait nécessaire en partant de n'importe quelle adresse possible pour arriver à n'importe laquelle des autres adresses possibles. La technologie décrite ici est applicable pour fabriquer des mémoires à accès aléatoire synchrones. REVENDICATIONS 1. Porte d'adressage pour mémoire à accès aléatoire caractérisée en ce qu'elle comprend - un premier transistor ayant un émetteur, une base et un collecteur, la base de ce premier transistor étant adaptée à recevoir un premier signal; - un deuxième transistor ayant un émetteur, une base et un collecteur, la base de ce deuxième transistor étant adaptée à recevoir un deuxième signal; - un troisième transistor ayant un émetteur, une base et un collecteur, la base de ce troisième transistor étant adaptée à recevoir un troisième signal; les premier, deuxième et troisième transistors étant couplés par leurs émetteurs; les premier et deuxième transistors étant couplés par leurs collecteurs; et les collecteurs des premier, deuxième et troisième transistors étant adaptés à recevoir une tension d'alimentation. 2. Porte d'adressage suivant la revendication 1, caractérisée en ce que lesdits premier et deuxième signaux sont des signaux changeant de niveau, et ledit troisième signal est un signal sensiblement constant. 3. Porte d'adressage suivant la revendication 2, caractérisée en ce que le niveau bas du deuxième signal est inférieur ou égal au niveau bas du premier signal, et que le niveau haut du deuxième signal est supérieur ou égal au niveau haut du premier signal. 4. Porte d'adressage suivant l'une quelconque des revendications 1 à 3, caractérisée en ce qu'une première résistance est reliée au collecteur des premier et deuxième transistors, et une deuxième résistance est reliée au collecteur du troisième transistor. 5. Procédé pour adresser une mémoire à accès sélectif, caractérisé en ce qu'il comprend les étapes successives suivantes - adresser la mémoire à une adresse particulière - adresser la mémoire à une adresse autre que ladite adresse particulière; puis - adresser la mémoire à ladite adresse particulière. 6. Procédé suivant la revendication 5, caractérisé en ce qu'il comprend les étapes successives suivantes: - adresser la mémoire à une adresse non adressée précédemment et autre que ladite adresse particulière; - adresser la mémoire à l'adresse particulière; et - répéter ces deux étapes jusqu'à ce que toutes les adresses de la mémoire aient été adressées. 7. Dispositif pour adresser séquentiellement une mémoire à accès aléatoire, caractérisé en ce qu'il comprend: - des moyens pour adresser la mémoire à une adresse particulière; - des moyens pour adresser la mémoire à une adresse autre que ladite adresse particulière immédiatement après ledit adressage à l'adresse particulière; et - des moyens pour adresser la mémoire uniquement à ladite adresse particulière immédiatement après ledit adressage à l'adresse autre que ladite adresse particulière.