FR 2487545 A1 19820129 FR 8114482 A 19810724 La présente invention concerne un appareil permet- tant de transformer des valeurs exprimées sous forme décimale, dans laquelle chaque chiffre décimal est exprimé en notation codée binaire, en une forme dans laquelle la valeur est entièrement exprimée en notation binaire. Il est bien connu, par exemple en relation avec les appareils de traitement de données, qu'il est nécessaire d'effec- tuer une telle conversion. De façon typique, la donnée à appliquer à un tel appareil est exprimée en notation décimale et, pour faci- liter la manipulation, par exemple pour son introduction dans l'ap- pareil, chaque chiffre décimal est séparément codé en notation binaire. Toutefois, l'appareil de traitement de données est fréquem- ment conçu de façon que ses transactions de calcul internes s'effec- tuent sur des valeurs entièrement exprimées dans le code binaire. Ainsi, il est nécessaire que les valeurs décimales exprimées au moyen de chiffres séparément codés soient mises sous une forme purement binaire. Il a précédemment été proposé d'effectuer cette transformation en résolvant chaque chiffre décimal suivant ses composants binaires, puis en faisant la somme des composants ré- sultants. On admettra que le processus de résolution doit tenir compte de la signification positionnelle décimale de chaque chiffre, de sorte que, par exemple, la valeur 2 apparaissant au rang des unités amène un unique composant binaire 2, tandis que cette méme valeur 2 apparaissant au rang des dizaines s'exprime 4 2 nécessairement par les composants binaires 2 et 2. Les proposi- tions de conversion antérieures utilisant ce processus de résolu- tion comportent des tables dites de "recherche" qui contiennent les différents composants binaires rapportés aux différents chiffres selon leurs positions décimales particulières. Toutefois, avec le développement des techniques de fabrication des dispositifs de mémo- risation de données, la forme de ces dispositifs a changé, et il est souhaitable d'utiliser les dispositifs de mémorisation qui sont disponibles sur le marché en quantités importantes pour des raisons économiques. En particulier, il est souhaitable d'utiliser des éléments de mémorisation dans lesquels la capacité de mémorisa- tion offerte s'exprime par un nombre d'emplacements adressables contenant chacun un nombre prédéterminé de positions de mémori- sation de bits. Les adresses des emplacements sont exprimées en notation binaire et la capacité en bits d'un emplacement est régie par référence A une puissance de 2. Ainsi, en pratique, il est courant qu'un élément de mémorisation ait une capacité de 8 bits par exemple et un total de 512 adresses possibles. On notera donc que l'utilisa- tion des chiffres décimaux codés binaires pour adresser une telle mémoire pose le problème de leur compatibilité avec le système d'adressage, le résultat étant qu'une redondance considérable est inévitable. De plus, la capacité d'un emplacement de mémorisation est telle que moins de positions sont disponibles pour exprimer des composants binaires en n'importe quel emplacement que cela ne serait nécessaire pour exprimer le nombre décimal théoriquement le plus grand que la mémoire peut traiter. L'invention a pour objet de réduire la redondance indiquée ci-dessus de l'élément de mémorisation, et a pour autre objet d'augmenter la capacité effective en bits des emplacements de mémorisation. Selon l'invention, un appareil de conversion de nombres décimaux codés binaires en nombres binaires comporte: un moyen qui applique successivement des représentations de chiffres décimaux codés binaires dans l'ordre de signification positionnel pour adresser un élément de mémoire ayant plusieurs emplacements adressables qui sont chacun destinés à mémoriser les bits d'une représentation binaire de son adresse, la capacité de mémorisation de bits des emplacements étant moindre que le nombre de bits néces- saires pour exprimer tous les rangs binaires qui peuvent apparaître dans la conversion de tous les rangs décimaux appliqués; un moyen qui répond à l'application d'un chiffre décimal d'une signification prédéterminée en produisant séparément les bits d'ordre de signi- fication plus élevé que la capacité de bits des emplacements; un moyen qui lit les bits d'un emplacement adressé en fonction de leur ordre de signification et un moyen qui additionne les bits apparais- sant lorsque les rangs décimaux sont successivement appliqués. La description suivante, conçue à titre d'illus- - tration de l'invention> vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 illustre, sous la forme simplifiée d'un schéma de principe, un montage permettant de transformer une valeur en représentation décimale codée binaire en une valeur équi- valente exprimée en notation binaire; - la figure 2 montre une variante du montage de la figure 1; et - la figure 3 montre une autre variante du montage. Comme on peut le voir sur la figure 1, le montage de conversion utilise deux éléments de décodage 11 et 21. Chacun de ces éléments est un élément de mémorisation fixe de 512 mots x 8 bits qui possède une capacité de 512 emplacements de mémorisation adressables pouvant chacun mémoriser 8 chiffres binaires. L'élément Il possède un groupe de huit lignes de sortie 12 et l'élément 21 possède un groupe analogue de huit lignes de sortie 22, les lignes 12 et 22 transportant les chiffres binaires mémorisés dans un emplacement adressé de l'élément respectif. Les emplacements sont adressés par des signaux appliqués sur des groupes ayant chacun neuf lignes, des lignes d'adresse 13 étant associées à l'élément 11 et des lignes d'adresse 23 à l'élément 21, les adresses étant spécifiées selon un code binaire possédant neuf bits. Le contenu de l'emplacement dont l'adresse est représentée par les signaux de bits empruntant les lignes d'adresse 13 et 23 est présenté aux lignes de sortie 12 et 22 en réponse à un signal LEC empruntant une ligne de commande 4 connectée aux deux éléments. Parmi les lignes d'adresse 13 et 23, qui sont connectées en commun, les lignes res- pectivement associées à l'ordre positionnel binaire le plus grand des deux groupes sont connectées à une ligne de commande 38. Parmi les huit lignes restantes de chaque groupe, les quatre lignes 13, 23 de chaque groupe qui ont l'ordre positionnel immédiatement inférieur sont connectées respectivement à raison d'une à chaque ligne d'un groupe de lignes de sortie 3 venant d'un réseau de sélection 1, tandis que les quatre lignes restantes 13, 23 de moindre significa- tion positionnelle des éléments 11, 21 sont de façon analogue connec- tées à un deuxième groupe de lignes de sortie 2 du réseau 1. Le réseau 1 est commodément un réseau de commutation multiplexe possé- dant des lignes d'entrée 5 disposées par groupes de quatre, chaque groupe étant associé à un chiffre décimal différent parmi les chiffres décimaux constituant la valeur décimale codée binaire à transformer en une valeur binaire équivalente. Comme le montre la figure 1, les valeurs numériques décimales représentent respecti- vement les unités (U), les dizaines (T), les centaines (H), les mifliers (Th) et les dizaines de milliers (TTh) et chaque chiffre est exprimé par des signaux des lignes représentant les valeurs 2, 21 2 3 2, 2 et 23, la convention observée sur les dessins étant que ces valeurs augmentent du point de vue de la signification poaition- nelle, ou rang dans la base, lorsqu'on les lit de haut en bas. Les lignes de sortie 12, 22 des éléments Il et 21 sont connectées.:à un circuit d'addition constitué d'un additionneur 6 et d'un registre de somme 8. Les lignes 12 de l'élément 11 compren- nent huit rangs binaires de moindre signification 2 à 27 et les lignes 22 de l'élément 21 comprennent les huit rangs plus signifi- catifs 28 à 2 5, les deux groupes de lignes 12 et 22 étant connectés en un unique groupe d'entrées appliquées à l'additionneur 6. Des lignes de sortie 7 transportent des signaux de composants de somme représentant les rangs 20 à 215 entre l'additionneur 6 et le registre de somme 8, et un groupe de lignes 10 ramène les composants de somme enregistrés à un deuxième groupe d'entrées de l'additionneur 6 afin de permettre l'évaluation d'un total progressif de la manière clas- sique. Une ligne de sortie supplémentaire 41 part de l'additionneur 6 pour transporter des signaux de l'ordre significatif le plus élevé, représentant le rang 216, qui peuvent apparaître par exemple en résultat du processus d'addition, et la ligne 41 est connectée via une porte OU 42 d'un réseau logique 31 et, ensuite, via une ligne 30, au registre de somme 8. La porte OU 42 permet la production de signaux représentant le rang 216, lorsque cela est nécessaire, directement à partir des sorties 2 du réseau de sélection 1, et, à cet effet, un deuxième signal de sortie appliqué à la porte 42 est produit à par- tir d'une porte ET 32. La porte 32 possède deux entrées: une pre- mière est reliée à une ligne 33 venant d'un circuit de commande 36 et une deuxième vient d'une autre porte ET 34. Trois entrées 35 sont prévues à la porte ET 34, et ces entrées sont respectivement associées aux lignes de sortie 2 du réseau 1 qui transportent des signaux représentant des valeurs positionnelles de 22 21 et 20 Le circuit de commande 36 consiste en un réseau logique conçu pour produire des signaux de synchronisation permet- tant de valider les diverses opérations des parties du circuit de conversion devant être synchronisées. Ainsi, le circuit de commande 36 forme normalement une partie du système de commande de synchronisation prévu dans le processeur de données avec lequel le circuit de conver- sion est associé. Typiquement, le circuit de commande 36 produit des signaux de commande via des lignes de commande 37 afin de commander le fonctionnement du réseau de sélection 1: sur une ligne 38, de manière à fournir le neuvième signal d'adresse, le plus significatif, de rang 28 aux éléments 11 et 21; sur une ligne 39, de manière à fournir les signaux de validation de lecture aux lignes 4 des élé- ments 11 et 21; sur une ligne 40, afin de valider la formation de la somme par l'additionneur 6 et l'écriture du total courant dans le registre de somme 8 (signalECR); et sur la ligne 33, afin de commander la production par la porte ET 32 du signal de rang 216 depuis les sorties 2 du réseau de sélection 1. Avant de considérer en détail le fonctionnement de l'appareil, on va brièvement examiner le mode d'adressage des éléments de décodage 11 et 21. Les systèmes d'adressage et les éléments sont analogues, et on rappelle que chaque élément possède 512 emplacements adressables, les adresses étant précisées selon le code binaire et étant exprimées en neuf bits. Parmi ces adresses, la moitié la moins significative sera représentée au moyen du bit le plus représentatif égal à zéro, et la moitié la plus significa- tive des adresses auracomme bit le plus significatif, un bit égal à un. Ainsi, les huit bits restants d'une adresse spécifient réel- lement deux emplacements de mémorisation, un dans chaque moitié de l'élément de mémorisation qui constitue chacun des éléments de décodage Il et 21, et l'emplacement particulier réellement sêlec- tionné dépendra de la valeur du neuvième bit qui sélectionne effec- tivement la moitié voulue. De plus, puisqu'un unique chiffre décimal, exprimé en code binaire, demande quatre bits (respectivement de rangs 20, 21, 22 et 23), alors huit bits moins significatifs restants d'une adresse dans chacun des éléments Il et 21 sont constitués des bits d'une paire de chiffres décimaux, les composants en code binaire du chiffre décimal de signification positionnelle inférieure occupant les positions les moins significatives, 20 à 23, de l'adresse, tandis que ceux du chiffre décimal le plus significatif occupent les positions de rang binaire immédiatement plus significatif, 4 7 2 à 2. Il est également important de noter que, tandis que les quatre composants binaires d'un unique chiffre décimal sont en mesure de représenter seize valeurs, seules dix, de 0 à 9, sont en fait nécessaires. En particulier, ceci signifiera que la séquence d'adresses de chaque moitié de l'élément ayant leurs bits moins significatifs dans l'intervalle... 1010,0000 à... 1111,1111 ne sera pas nécessaire pour transformer une paire de chiffres décimaux. On va maintenant brièvement examiner le fonction- nement du circuit de conversion. Il s'effectue en six étapes sous commande du circuit 36, chaque étape étant par exemple effectuée en réponse à un cycle d'instruction produit par un processeur de données de manière classique. Avant le début de l'opération, ou suppose que les chiffres de la valeur décimale codée binaire à transformer sont appliqués, comme groupes de signaux binaires empruntant les lignes 5, à l'entrée du réseau de sélection 1, et que le registre de somme 8 est remis à zéro. Au cours de la première étape, un signal d'une ligne 37 venant du circuit de commande 36 est appliqué au réseau de sélection 1 afin de valider la connexion, aux lignes de sortie 2 et 3 du réseau 1, des signaux présents sur les lignes d'entrée 5 des deux rangs décimaux de moindre signification, à savoir les unités (U) et les dizaines (T), si bien que les huit lignes d'adresse de moindre signification 13, 23 des éléments 11 et 21 transportent respectivement des représentations binaires du chiffre des unités et du chiffre des dizaines. Pendant cette étape, un signal est appliqué à la ligne 38 de manière que la neuvième ligne d'adresse des éléments 11 et 21 soit maintenue à un niveau prédéterminé représentant une valeur binaire de un. Ainsi, si ce niveau prédéterminé représente la valeur binaire zéro, tout emplacement adressé par les signaux empruntant les lignes 13 et 23 se situera dans les moitiés des deux éléments 11 et 21 ayant un ordre de signification inférieur et aura une adresse rémanente correspondant à l'ordre de signification binaire des chiffres des unités et des dizaines de la valeur décimale à convertir. Un signal est également produit sur la ligne 39 par le circuit de commande 36 et est envoyé comme signal LEC sur la ligne 4 afin de valider la lecture au circuit d'addition 6 du contenu de l'emplacement particulier de chacun des éléments 11 et 21 adressé par les signaux appliqués. On comprendra que ces emplace- ments contiendront la valeur de codage binaire correspondant aux chiffres décimaux appliqués, le signal de sortie transformé résul- tant s'exprimant au moyen de signaux empruntant les lignes de sortie 8 1 12 et 22 comme composants 2 et 2 5. Enfin, naturellement, à cette étape, puisque les valeurs décimales peuvent seulement se trouver dans l'intervalle 00-99, les valeurs transformées ne peuvent se trouver que dans l'intervalle 2 à 27, si bien que les lignes de sortie 22 de l'élément 21 sont ineffectives pendant cette première étape. Le circuit de commande 36 déclenche alors la deuxième étape, durant laquelle il transmet un signal de commande via la ligne 40 au circuit d'addition 6 et au registre de somme 8 afin d'autoriser le circuit d'addition 6 à former la somme des valeurs représentées sur les lignes 12 et 22 et de la valeur maintenue à cet instant dans le registre de somme 8 (qui est égale à zéro pour cette étape), et de permettre que la somme résul- tante présente sur les sorties 7 soit transmise via les lignes 9 et écrite dans le registre de somme 8. Une fois que la valeur a été écrite dans le re- gistre 8, les lignes 10 autorisent la présentation de la valeur ainsi écrite au circuit d'addition 6 en position d'attente de l'opé- ration d'addition suivante. Dès que la somme a été introduite dans le registre de somme 8, le circuit de commande 36 passe à la troisième étape, durant laquelle le circuit de sélection 6 est conditionne, par un signal empruntant les lignes 37, à déconnecter des lignes 2 et 3 les chiffres décimaux des unités et des dizaines et à connecter à leur place les chiffres des centaines (H) et des milliers (Th). Pour cette étape, le signal présent sur la ligne 38 est aussi modifié de manière à maintenir les neuvièmes lignes d'adresse 13 et 23 des éléments Il et 21 au niveau approprié pour représenter la valeur binaire opposée de sorte que les emplacements des éléments Il et 21 qui sont adressés se trouvent dans les moitiés précédemment inutilisés, par exemple les moitiés des éléments d'ordres plus significatifs. Comme au cours de l'étape 1, un signal LEC est ap- pliqué aux éléments Il et 21 par un signal empruntant la ligne 39 venant du circuit de commande 36, et le contenu de l'emplacement adressé dans chacun des éléments est lu via les lignes 12 et 22 pour être transmis au circuit d'addition 6. Ainsi, les signaux de sortie présents sur les lignes 12 et 22 représentent les composants codés binaires supplé- mentaires égaux aux chiffres décimaux des centaines et des milliers et, dans la quatrième étape suivante, a lieu l'addition de ces composants avec ceux déjà introduits dans le registre de somme 8, la quatrième étape étant analogue à la deuxième étape précédemment décrite. A la fin de la quatrième étape, le registre de sosme 8 contient l'équivalent binaire de la valeur exprimée par les chiffres des milliers, des centaines,des dizaines et des unités de la valeur décimale. La cinquième étape est alors effectuée et, pendant cette étape, le cinquième chiffre décimal (TTh) doit être appliqué de manière à adresser les éléments 11 et 21. On admettra que, dans l'application de ce chiffre décimal, il est nécessaire d'assurer que les emplacements adressés se trouvant à l'intérieur des éléments Il et 21 ne peuvent pas comporter ceux déjà associés à la conversion de l'un quelconque des rangs décimaux précédents. Ainsi, lorsque l'application du chiffre décimal des dizaines de milliers aux lignes de sortie 2 du réseau 1 entraîne l'adressage d'un emplacement d'un groupe d'emplacements dont les rangs de moindre signification se trouvent dans l'intervalle....0000 à.... 1001, les lignes 3 doivent transmettre des signaux tels que ce groupe d'emplacements se trouve dans une partie jusqu'ici non utilisée des éléments de mémorisation que constituent les éléments 11 et 21. A cet effet, les lignes de commande 37 transmettent des signaux qui déconnectent des lignes 2 et 3 les chiffres décimaux des centaines et des milliers et, à leur place, connectent aux lignes 2 le chiffre des dizaines de milliers, tout en connectant les lignes 3 à un niveau de tension approprié, par exemple pour simuler des bits de valeur "ud'. La ligne de com- mande 38 peut également être destinée à maintenir le bit d'adresse le plus significatif à la valeur "un", et, de cette manière, les adresses qui peuvent être sélectionnées pour le chiffre décimal des dizaines de milliers se trouvent dans l'intervalle 1,1111,0000 à 1,1111,1001, qui, comme cela a précédemment été noté, n'est pas demandé pour les paires de chiffres précédentes. Comme dans le cas de la première et de la troisième étape décrites cidessus, le circuit de commande 6 produit en outre le signal LEC sur les lignes 39 et 4 de sorte que la valeur de. conversion en termes binaires est produite sur les lignes de sortie 12 et 22 des éléments 11 et 21. Toutefois, il existe une importante dis- tinction dans la présente étape. On rappelle que les chiffres binaires disponibles dans l'élément 21 ne peuvent occuper que l'intervalle positionnel de 28 à 2 5. Ainsi, le rang 216 ne peut être directement obtenu de cet élément, bien qu'il soit disponible au niveau de l'additionneur 6 s'il est produit du fait d'une opération de report interne à l'intérieur de l'additionneur 6, par exemple dans le cas o le chiffre décimal des dizaines de milliers vaut 6 et o la valeur décimale à convertir dépasse 65 536. Dans ce cas, le bit 216 est transmis sur la ligne 41, via la porte OU 42, et sur la ligne 30 au registre de somme au cours de l'étape suivante. Toutefois, dans le cadre de l'étape actuelle, on voit que, si le chiffre décimal des dizaines de milliers a une valeur de 7 ou plus, le bit 216 est un composant direct de sa conversion. Sur la base de la seule valeur 7, la figure 1 montre un montage permettant la détection directe du bit 2. La porte ET 34 du réseau logique 31 est destinée, par la connexion de ses lignes d'entrée 35 aux lignes 2 ayant des ordres O 1 2 de signification positionnelle 2, 2 et 22, à produire un signal de sortie si le chiffre représenté sur les lignes 2 a la valeur décimale 7. Le signal de sortie de la porte ET 34 est transmis à la porte ET 32, laquelle est conditionnée par un signal empruntant la ligne 33 pour signifier la présence du chiffre décimal des dizaines de milliers sur les lignes d'adresse 2, en provenance du circuit de commande 36 afin d'autoriser la porte 32 à ne laisser passer un signal que pendant cette cinquième étape. Ainsi, si le chiffre desdizainesde milliers a la valeur "7", le signal de sortie de la porte ET 32 est transmis via la porte OU 42 de manière à introduire le bit 2.6 dans le registre de somme 8. On admettra que les autres chiffres décimaux "8" et "9" de l'ordre positionnel décimal des dizaines de milliers peuvent également être amenés à produire le bit 216 via des portes logiques supplémentaires ana- logues aux portes 32 et 34. La sixième et dernière étape de la conversion est une répétition des deuxième et quatrième étapes et vise à permettre que la somme des composants binaires résultants de la cinquième étape soit ajoutée à ceux produits lors des étapes précédentes, de sorte que, à la fin de la sixième étape, le registre de somme 8 contient la valeur convertie voulue, laquelle peut alors être extraite du registre par des connexions de lecture classiques qui ne sont pas représentées sur la figure 1. On notera que, à l'examen de la description pré- cédente, que l'apparqil de l'invention présente deux particularités qu'autorise la conversion de plus de deux paires de chiffres déci- maux par une paire d'éléments de décodage ayant une capacité d'adresse limitée. La première concerne la possibilité de modifier sélective- ment les expressions données en chiffres décimaux pour les transformer en code binaire de manière à valider l'adressage d'emplacements des éléments de décodage qui seraient autrement inutilisés. La deuxième particularité concerne l'existence de moyens permettant de produire les composants en code binaire au-delà de la gamme des éléments de décodage eux-mêmes. Un autre montage permettant de produire le bit 216 sansdevoir faire appel au réseau logique 31 est présenté sur la figure 2, laquelle ne montre que ceux des composants de la figure 1 qui sont nécessaires à la compréhension de la variante. Cette variante repose sur le fait que le bit 20 n'apparaît dans la conversion d'aucun chiffre décimal du rang décimal des dizaines de milliers. Par conséquent, une porte ET 45 est insérée dans la ligne 12 du bit 20 allant de l'élément 11 à l'additionneur 6. La porte ET 45 est commandée par l'apparition d'un bit de valeur bi- naire "un" sur la ligne 12 du bit 20 et par le signal venant sur la ligne 33 en provenance du circuit de commande 36. On rappelle que ce signal est présent sur la ligne 33 au moment o le chiffre décimal des dizaines de milliers est traité, et la connexion de la ligne 33 à la porte ET 45 comporte un inverseur comme le montre la figure 2, si bien que la porte 45 est conditionnée à laisser passer des signaux sur la ligne 12 du bit 20 en vue du traitement des chiffres décimaux précédents de l'ordre inférieur de signification positionnelle. Ainsi, la porte 45 est fermée pendant le traitement du chiffre décimal des dizaines de milliers. Toutefois, à ce moment, une deuxième porte ET 46, dont une des entrées est connectée à la même ligne de sortie de bit de l'élément 11,est ouverte par l'appli- cation du même signal à sa deuxième entrée via la ligne 33. La sortie de la porte 46 est connectée à une ligne 12 du bit 216 à destination de l'additionneur 6. Ainsi, les adresses des éléments 11 et 12 qui sont sélectionnées de la manière décrite ci-dessus ne peuvent se trouver que dans l'intervalle de 1,1111,0000 à 1,1111,1001 et, à ces empla- cements, la position de mémorisation qui, dans le cas du rang déci- mal, était utilisée pour contenir le bit 2 , est, dans le cas du chiffre des dizaines de milliers, utilisée pour maintenir un êven- 16 16 tuel composant de bit 2. Puisque le bit 2 peut être maintenant directement obtenu de l'élément 11, la sortie 216 de l'additionneur est alors connectée directement via une ligne 9 au registre de somme 8, et le réseau logique 31 n'est plus nécessaire. Dans les exemples précédents, le chiffre décimal des dizaines de milliers est appliqué aux lignes 2 (figure 1) lors de la cinquième étape du cycle de conversion, tandis que les lignes 3 transportent un bit de valeur un. On admettra que la valeur repré- sentée sur les lignes 3 est effectivement le complément à un d'un chiffre décimal fictif "O" équivalant à un chiffre des centaines de milliers, et on comprendra alors que l'intervalle de. valeurs décimales qui peut être transformé peut, en fait, être étendu de manière à inclure un chiffre des centaines de milliers (HTh) au moins jusqu'à la valeur décimale cinq, de la manière suivante. Les chiffres O à 5 des centaines de milliers, lorsqu'on lessoumet à une complémentation à l'unité, prennent les valeurs binaires 1111 à 1010; ainsi, ils se trouvent dans l'intervalle 1010 à 1111, qui correspond à la partie de l'intervalle d'adresses...1010,O000 à 1111,1111 précédemment noté comme ne devant pas nécessairement être utilisé dans la conversion des rangs précédents de paires de chiffres décimaux au cours des quatre premières étapes du cycle. De plus, les bits des valeurs positionnelles 20 à 23 ne sont pas nécessaires dans la conversion des rangs décimaux des centaines de milliers et des dizaines de milliers. Une valeur terminale appro- priée pour la conversion de valeurs décimales est 524 287, c'est-à- dire une valeur égale à celle représentée par 219 moins une unité. Ainsi, pour assurer la conversion de valeurs déci- males jusqu'à ce point terminal, le chiffre décimal des centaines de milliers est appliqué à un groupe supplémentaire de lignes 5 (omises sur la figure 1 afin de ne pas surcharger cette dernière) qui sont connectées au réseau de sélection 1. Lors du cinquième cycle de conversion, le chiffre des centaines de milliers est connecté aux lignes de sortie 3 d'ordre plus significatif, mais ces connexions comportent des étages d'inversion si bien que les lignes 3 transportent en fait le complément à undu chiffre décimal. Les lignes 2 du réseau 1 transportent les composants binaires des dizaines de milliers comme précédemment. La figure 3 montre les portes ET supplémentaires nécessaires pour permettre l'utilisation des lignes de sortie 2 à 2 de l'élément Il à la constitution des valeurs positionnelles binaires 2 à 2 de la même manière que cela été décrit en relation avec la figure 2 relativement aux valeurs 20 et 2. Comme dans le cas présenté sur la figure 2, 2 487545 la ligne de sortie de l'élément 11 qui transporte nominalement le bit de sortie 20 est connectée via la porte ET 45 à laquelle la ligne de commande 33 de "cinquième cycle" est connectée par l'inter- médiaire d'une entrée d'inversion si bien que la porte 45 est ouverte tout au long des cycles précédents de manière à laisser passer le signal de sortie 20 à destination de l'additionneur 6. De la même manière, des portes ET 47 et 48 reçoivent également le signal de la ligne 33 via des entrées d'inversion et sont respectivement con- nectées aux sorties nominales 21 et 22 de l'élément Il de manière à transmettre les bits de ces ordres de signification à l'addition- neur 6. Ensuite, lorsque la ligne 33 transporte le signal de "cin- quième cycle", les portes 45, 47 et 48 se ferment et des portes 46, 49 et 50, qui sont respectivement connectées aux sorties nominales 21 et 23 de l'élément 11 ainsi qu'à la ligne 33, s'ouvrent afin d'autoriser la transmission à l'additionneur 6 de bits se trouvant dans ces positions des emplacements adressés, respecti- 16 17 18 vement comme bits d'ordres de signification 2, 2 et 2 On rappelle que le réseau de sélection est commodément un dispositif de commutation multiplexe destiné à sélectionner les chiffres décimaux en paires en vue de la connexion aux lignes 2 et 3 (figure 1) au fur et à mesure de la progression du cycle de conversion. On note que le complément à undu chiffre des centaines de milliers est facilement obtenu par l'inclusion d'inverseurs dans les lignes de bit des chiffres au niveau de leur connexion avec les unités de commutation multiplexe. On note égale- ment que, alors que les chiffres des centaines de milliers de valeurs 6 à 9 inclusivement ne peuvent pas être traités dans les adresses non utilisées des éléments 11 et 21 dans l'intervalle de 1,1010,0000 à 1,1111, 1111, il existe un autre groupe d'adresses non utilisées dans l'intervalle de 0,1010,0000 à 0,1111,1111. On voit donc que, par l'inclusion d'un réseau logique (non représentée connecté aux lignes 5 d'entrée de chiffre des centaines de milliers du réseau de sélection 1 et rendu actif par le signal de "cinquième cycle" de la ligne 33, les valeurs décimales 6 à 9 peuvent être détectées et traduites de manière à produire respectivement des valeurs d'adresse, par exemple de l'intervalle 1010 à 1101. De même, la détection de ces valeurs peut aussi être utilisée pour inverser l'entrée d'adresse de l'ordre le plus significatif appliquée aux éléments 11 et 21 par une simple opération de conditionnement par portes, si bien que toutes les valeurs décimales correspondant au chiffre des centaines de milliers produisent des composants d'adresse jusqu'ici non utilisée. Comme on l'a noté ci-dessus, les valeurs déci- males dépassant 524 287 nécessitent la création d'un bit 2 9. Puisque le bit 23 ne peut pas être produit dans ces cas, la sortie nominale 23 de l'élément 11 peut être utilisée pour produire le bit 2 9 de la même manière que les bits 216 à 218 sont produits. La figure 3 présente, par des lignes en trait interrompu, une paire de portes supplémentaires destinées à cet effet. Ai n si, la description qui vient d'être donnée illustre que les cinquième et sixième chiffres décimaux, de l'ordre de signification positionnelle des dizaines de milliers et des cen- taines de milliers, p eu vent être convertis dans un convertisseur binaire ayant une capacité nominale de seulement quatre chiffres décimaux par un traitement de translation de chiffres décimaux et re-allocation de l'ordre de significatbn binaire d'une ou plu- sieurs positions dans un mot mémorisé ayant une capacité de bits moindre que celle nécessaire pour le traitement de tous les rangs de bits nécessaires pour la conversion de la valeur décimale du rang le plus élevé. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des appareils dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Appareil de conversion de nombres décimaux codés binaires en nombres binaires comportant un moyen qui applique des chiffres décimaux codés binaires à des emplacements de mémorisation d'adresse d'un dispositif de mémorisation de données, caractérisé en ce que la capacité de mémorisation de bits des emplacements du dispositif de mémorisation (11, 21) est inférieure au nombre de bits nécessaires pour exprimer tous les rangs positionnels en code déci- mal code binaire (U, T, H. Th, TTh) qui peuvent demander la conver- sion et en ce qu'il est prévu un moyen (31, 45-50) qui répond à l'application d'un chiffre décimal d'ordre de signification pré- déterminé en produisant séparément ces bits d'ordre de signification plus élevé que la capacité de bits d'un emplacement, l'appareil comportant en outre un moyen (6, 8) permettant d'additionner des bits lus lorsque des chiffres décimaux de différents rangs sont successivement appliqués à des emplacements respectifs d'adresse. 2. Appareil selon la revendication 1, caractérisé en outre en ce que le moyen qui produit séparément des bits d'ordre de signification -plus élevé comporte un moyen (40 à 50) permettant de ré-allouer la signification.positionnelle binaire de positions de mémorisation de bits à l'intérieur d'un emplacement selon l'ordre de signification positionnelle décimal d'un chiffre décimal appliqué. 3. Appareil selon la revendication 1, caractérisé en outre en ce que le moyen qui produit séparément des bits d'un ordre de signification plus élevé comporte un réseau logique (31) qui répond à une représentation en chiffres décimaux d'une valeur pré- déterminée d'un rang positionnel décimal prédéterminé en produisant un signal ayant un ordre de signification positionnelle binaire plus élevé que celui représenté dans les bits lus à l'emplacement adressé. 4. Appareil selon la revendication 1, caractérisé en outre en ce que les représentations de chiffres décimaux sont ap- pliquées en paires d'ordres de signification positionnelle succes- sivement plus élevés, et en ce qu'il comporte un moyen (36, 38) qui est actionné lorsque les rangs décimaux comprennent un nombre impair de manière à produire une valeur prédéterminée à appliquer de façon à présenter un rang décimal fictif de l'ordre de signifi- cation décimal le plus élevé. 5. Appareil selon la revendication 1, caractérisé en outre en ce que les adresses d'emplacements autorisées sont exprimées en notation binaire et en ce qu'il comporte un moyen (36) actionnable à l'application d'au moins un chiffre décimal appliqué consécutive- ment d'un ordre de signification plus grand que l'ordre de moindre signification de manière à modifier la valeur codée binaire appliquée pour adresser des emplacements qui se trouvent dans un intervalle d'adresses qu'il est impossible d'adresser au moyen de rangs déci- maux précédemment appliqués.