FR 2494041 A1 19820514 FR 8023825 A 19801107 "ELEMENT DE CIRCUIT INTEGRE POUR MEMOIRE BIPOLAIRE, SON PROCEDE DE REALISATION ET CELLULE MEMOIRE REALISEE A L'AIDE DUDIT ELEMENT" La présente invention concerne un élément de circuit intégré monolithique créé dans une plaquette semiconductrice présentant une face supérieure ou face active, limité laté- ralement par un cordon diélectrique, dans lequel sont réunis un transistor et une résistance, lequel élément comporte une première région du premier type de conductivité formant le collecteur du transistor, sous- jacente à une deuxième région du deuxième type de conductivité affleurantsur ladite face active et englobant la base du transistor et ladite résis- tance, deuxième région dans laquelle sont disposées au moins une troisième et une quatrième régions du premier type de conductivité, qui affleurent également sur ladite face ac- tive et qui forment des régions d'émetteur du transistor, ladite résistance étant constituée d'une partie de la deu- xième région comprise entre un premier contact qui est le contact de base et un deuxième contact, la troisième région étant située dans ladite partie de la deuxième région, tan- dis que la quatrième région est située dans l'autre partie de cette deuxième région. L'invention concerne plus particulièrement les cellules à bascule bistable équipées de deux transistors bi-émetteurs de matrices mémoires de la technique dite ECL (de l'anglais Emitter Coupled Logic). Les régions de base et de collecteur des deux transistors sont montées en couplage croisé; les régions de collecteur sont connectées à une première ligne d'alimentation par l'intermédiaire de résistances faisant office d'éléments de charge; une région d'émetteur de chaque transistor est reliée à une deuxième ligne d'alimentation; les deux autres régions d'émetteur sont reliées respective- ment à une première et à une deuxième lignes de commande -2- d'écriture et de lecture. Il est connu, dans de telles cellules, que lesdites résistances soient constituées, par exemple, par des pro- longements latéraux des régions de base de chaque transis- tor. La cellule décrite dans la demande française de brevet no 2 413 782 de la Demanderesse illustre ce type de réali- sation. Cette cellule est caractérisée notamment en ce que l'une des régions d'émetteur de chaque transistor est inté- grée dans le prolongement latéral de la région de base qui est utilisé comme résistance. Une pareille disposition est avantageuse en ce qu'elle concourt à une réduction notable des dimensions des cellules par rapport à celles des cel- lules de structure voisine dans lesquelles les régions d'émetteur et les résistances occupent toutes des espaces distinctifs de la région de base. Par contre, cette dispo- sition présente un inconvénient en ce que le volume de l'é- metteur intégré dans celui de la résistance réduit la sec- tion de ladite résistance sur une partie de la longueur de celle-ci. Pour éviter que, sur la partie de longueur consi- dérée, ladite section ne soit réduite à celle du seul espace pincé entre la région d'émetteur et la région de collecteur sous-jacente -espace profond dans lequel la résistivité du matériau semiconducteur est élevée, ce qui entraînerait une valeur trop élevée de la résistance considérée- ladite ré- gion d'émetteur a été scindée en deux zones distinctes; ainsi a-t-on créé entre elles un chenal dans une tranche de matériau semiconducteur incluant des lits superficiels, ma- tériau beaucoup moins résistif que celui dudit espace pincé profond, et a-t-on pu concilier de façon heureuse l'intégra- tiln de l'émetteur dans la résistance et l'obtention d'une valeur ohmique convenable de cette résistance. Adopter une telle disposition cependant, oblige,pour loger le chenal, à élargir le caisson d'intégration, donc à en augmenter la surface ce qui va à l'encontre du but tou- jours poursuivi en matière de circuits intégrés, et notam- ment pour les circuits mémoires, d'une toujours plus grande densité d'intégration. -3- Compte-tenu: -d'une part, de la largeur mnêe du chenal qui, en fabrication de série et en raison des tolérances normalement admissibles, notamment sur les dimensions des ouvertures de masques, ne peut être inférieure à 3 pm, -d'autre part, du fait que les deux zones d'émetteur qui bordent le chenal confinent par ailleurs, l'une à une paroi, l'autre à la paroi en regard du cordon diélectrique limitant latéralement le caisson d'intégration; qu'il faut donc conférer à chaque zone une largeur suffisante selon une direction transversale auxdites parois et paral- lèle à la largeur du chenal, de manière à ce que, en cas de désalignement relatif maximal des masques utilisés pour créer ledit cordon d'abord, lesdites zones ensuite, l'une de celles ci ne devienne trop étroite, noyée en majeure partie dans ledit cordon, ce qui entraînerait une réduction inacceptable de la surface totale dudit émetteur, on est contraint d'augmenter de l'ordre de 30 à 40% la lar- geur du caisson par rapport à ce qu'est cette largeur en l'absence de chenal. L'invention a pour but de pallier les inconvénients mentionnés ci-dessus des cellules mémoires du type décrit précédemment à isolement latéral par cordon diélectrique. L'invention vise, entre autres, à offrir un dispositif semi- conducteur du genre mentionné dans le préambule de la pré- sente demande, qui présente une configuration compacte per- mettant l'intégration d'un nombre aussi élevé que possible de cellules par unit de volume de matériau semiconducteur. Selon l'invention, un élément de circuit intégré monoli- thique tel que défini dans le préambule est notamment remar- quable en ce que la portion de matériau semiconducteur de la deuxième région qui est pincée entre la troisième région. d'émetteur et la première région de collecteur sous-jacente présente, sur une tranche de son épaisseur au moins, une résistivité moindre que celle d'autres tranches de matériau de la deuxième région situées à un niveau de profondeur, mesuré depuis ladite face active de'la plaquette, dépassant celui atteint par la troisième région. -4- Pratiquement, ceci correspond à un surdopage sélectif de la zone de pincement qui fait que la valeur ohmique de la fraction de ladite résistance que constitue cette zone de pincement est abaissée à un chiffre choisi. De ce fait, la valeur ohmique totale de ladite résistance'devient-conve- nable pour assurer un fonctionnement correct de l'élément de circuit formé par le transistor et la résistance. L'adoption d'une disposition conforme à l'invention pré- sente plusieurs avantages. En premier lieu, elle permet de faire que le caisson limité par le cordon diélectrique ait une faible largeur. En effet, la résistivité de la zone de pincement pouvant être abaissée à une valeur nettement plus faible que sa valeur habituelle (c'est-à-dire sa valeur sans dopage addi- tionnel, on peut réduire la section de cette zone de pincement d'une part, il n'est plus besoin de creuser de chenal à tra- vers la troisième région d'émetteur tel qu'il était prévu dans la demande française citée précédemment, d'o il ré- sulte une diminution de largeur de ladite section; d'autre part, on peut abaisser la longueur du pincement dans le sens de la longueur de la résistance en réduisant légèrement la dimension de la troisième région d'émetteur suivant la même direction (ceci, en raison des meilleures conditions offertes pour la photogravure de la fenêtre d'émetteur qui, plus éten- due que chacune des fenêtres nécessaires dans le cas d'un émetteur partagé en deux zones, peut être faite plus étroite). De ces réductions des dimensions de la zone de pincement résulte une diminution générale de la surface occupée par un élément de circuit intégré. Ceci est avantageux à double titre: d'abord, en ce que cette diminution est une contri- bution positive à l'accroissement de la densité d'intégra- tion; ensuite, sur le plan qualité technique, en ce qu'elle permet, par une diminution parallèle des capacités (collec- teur-base et collecteur-substrat sous-jacent, en particulier) d'obtenir un gain sensible en vitesse de réponse. Par ailleurs, diminuer la résistivité de la zone de pin- cement en la surdopant, c'est rendre cette zone de pincement t-5 -et aussi, par suite, la résistance entière- moins sensible à dos variations de valeur ohmique liées à des champs exté- rieurs (engendrés par exemple par des charges de surface). C'est permettre également de réduire efficacement la disper- sion des valeurs entre les résistances d'éléments intégrés d'une même série de fabrication liées aux légères variations des conditions de réalisation. Bien sûr, surdoper la zone de pincement c'est aussi di- minuer le gain de la partie du transistor correspondant à la troisième région d'émetteur, qui devient donc plus faible que celui de la partie du même transistor correspondant à la quatrième région d'émetteur. Mais il y a lieu d'observer que, dans le cas précis d'application à des cellules bis- tables de matrices mémoires et avec les branchements prévus tel qu'il a été indiqué précédemment, c'est-à-dire la liai- son d'une région d'émetteur (troisième région) à une ligne d'alimentation et celle de l'autre région d'émetteur (qua- trième région) à une ligne de commande, ladite diminution de gain n'entraîne pas de trouble de fonctionnement des cel- lules. En effet, les troisièmes régions d'émetteur des deux transistors d'une cellule ne sont pas reliées à des périphé- riques de la mémoire; elles ne font que véhiculer un cou- rant qui permet le maintien de l'information dans la cellule ce qui n'impose pas que la partie de transistor correspon- dante ait un gain élevé. Aux quatrièmes régions par contre, par lesquelles transitent les informations d'écriture et de lecture, doivent correspondre des transistors à-fort gain. Comme il a été indiqué précédemment, l'invention con- cerne, en particulier mais non exclusivement, les cellules bistables de matrices mémoires du type ECL. Une cellule réa- lisée selon les caractéristiques de l'invention est remar- quable en ce qu'elle est formée de deux éléments de circuit intégré tels que celui décrit ci-dessus comportant chacun un transistor et une résistance isolés dans un caisson limité latéralement par un cordon diélectrique, les deux caissons étant adjacents, les régions de base et de collecteur des -6- deux transistors étant montées en couplage croisé, ledit deuxième contact de chaque résistance étant connecté à une première ligne d'alimentation, la troisième région d'émet- teur de chaque transistor étant reliée à une deuxième ligne d'alimentation, les quatrièmes régions d'émetteur étant re- liées à des lignes de commande et d'écriture. Sur le plan de la réalisation d'éléments de circuit in- tégré et de cellules selon l'invention, celle-ci concerne plus particulièrement les éléments et cellules isolés laté- ralement par un cordon diélectrique, qui présentent l'avan- tage d'une plus grande compacité du fait que les régions de base et de résistance peuvent confiner directement audit cor- don, ce qui n'est pas réalisable dans le cas de l'isolement par barrière P.N. usuel. Comme il ressortira de la descrip- tion ultérieure, les fenêtres de contact et les contacts, dans cette forme de réalisation, peuvent chevaucher sur le diélectrique, ce qui offre de grands avantages dans le cas o les régions à relier ont une petite surface. Des éléments de circuit conformes à l'invention peuvent être réalisés suivant les procédés connus ressortant des techniques de fabrication de circuits intégrés et comprenant, en particulier, des opérations de dépôt épitaxique, diffu- sion, implantation ionique, oxydation, décapage, métallisa- tion, photogravure. Ainsi, un tel élément de circuit peut être obtenu par le dépôt d'une couche épitaxiale de silicium de type N par exemple,sur un substrat de type P,après forma- tion d'une couche enterrée N+ de collecteur. On crée ensuite le cordon diélectrique qui limite latéralement l'élément, par gravure localisée du silicium suivie d'une oxydation. On forme alors les régions N+ des émetteurs, puis la couche su- perficiefl.e o se situent la région de base et la résistance; tout ceci, par implantation ionique de préférence. Selon une caractéristique de l'invention qui s'inscrit dans le présent mode de fabrication, il est procédé ensuite à une implantation ionique profonde d'ions P dans la zone de pincement séparant la troisième région d'émetteur du col- -7- lecteur sous-jacent, afin d'augmenter le taux de dopage de cette zone et d'en diminuer en conséquence la résistivité du matériau constitutif. Par un recuit, il est procédé enfin à une redistribution convenable des impuretés dans la struc- ture. Le surdopage sélectif de la zone de pincement située sous la troisième région fait qu'après le recuit, cette por- tion de matériau semiconducteur a une résistivité moindre et une épaisseur sensiblement supérieure comparée à la por- tion correspondante de matériau semiconducteur pincée entre la quatrième région et ladite première région. La description qui va suivre en regard des dessins an- nexés aidera à bien comprendre en quoi consiste l'invention. La figure 1 représente le schéma électrique d'une cel- lule mémoire à bascule bistable telle qu'utilisée par ex- emple dans la technique ECL. La figure 2 est une vue en plan d'un élément de circuit intégré comprenant un transistor à deux émetteurs et une ré- sistance. La figure 3 est une vue en coupe schématique selon la ligne III-III de la figure 2, qui met en évidence la dispo- sition que prévoit l'invention. Sur le schéma de la figure 1, tracé à titre d'aide mé- moire, on reconnaît les deux transistors T équipant une cel- lule mémoire ECL. Dans le cas présent les deux transistors sont sensiblement identiques; leurs régions de base et de collecteur sont montées en couplage croisé; les régions de collecteur sont connectées à une première ligne d'alimenta- tion L1 par l'intermédiaire de résistances R, de valeur sen- siblement égale; une région d'émetteur E1 de chaque tran- sistor est reliée à une deuxième ligne d'alimentation sym- bolisée par la source de courant I2 qui fournit le courant assurant le maintien de l'information dans la cellule; les deux autres régions d'émetteur E2 sont reliées l'une à une première L3, l'autre à une deuxième L4, lignes de commande d'écriture et de lecture. -8- La réalisation concrète, en circuit intégré, d'une cel- lule selon le schéma de la figure 1 impose sa division en deux éléments intégrés disposés dans deux caissons séparés d'une plaquette semiconductrice, ceci pour des raisons de facilité de fabrication. Chacun des deux éléments comprend un transistor et la résistance de charge collecteur de l'autre transistor. Reportons-nous aux figures 2 et 3 qui montrent un des- dits éléments, vu en plan et en coupe. Ledit élément a été créé dans une plaquette semiconductrice 10 composée d'un substrat 101 recouvert d'une couche épitaxiale 102 et pré- sentant une face supérieure 10A qui est la face active de cette plaquette, celle o aboutissent tous les composants et sur laquelle sont effectuées les liaisons. Il est limité latéralement par un cordon diélectrique 11 et, en profon- deur, par une couche enterrée 12. Cet élément comporte -une première région 21 du premier type de conductivité (celui de la couche épitaxiale 102, la couche enterrée 12 étant également du premier type de conductivité,tandis que le substrat 10 est alors du deuxième type de conductivité) qui forme le collecteur du transistor T, -une deuxième région 22 du deuxième type de conductivité élaborée dans la couche 102 et qui affleure sur la face active 10KA; cette région 22 englobe la base 220 du tran- sistor T et la résistance 221 (résistance R) qui est un prolongement latéral de ladite base 220, -une troisième et une quatrième régions, respectivement 23 et 24, du premier type de conductivité, qui sont dispo- sées à l'intérieur de la deuxième région 22, qui affleurent également sur la face active 1OA et qui forment deux ré- gions d'émetteur du transistor T. La résistance 221 s'étale entre un premier contact 30 qui est aussi le contact B de la base 220 et un deuxième contact 35 situé à la périphérie de l'élément. La troisième région 23 qui correspond à l'émetteur E de la figure 1' est située dans la partie 221 de la région 22, c'est-à-dire dans la partie formant la résistance dudit -9- élément. La quatrième région 24, qui correspond à l'émet- teur E de la figure 1, est située dans l'autre partie 220 de la région 12, c'est-à-dire dans la base proprement dite du transistor; les régions 23 et 24 et leurs contacts tes- pectifs 33 et 34 se trouvent à l'opposé l'une de l'autre par rapport au contact de base 30. Un puits collecteur non visible sur la figure 3 permet d'établir la liaison entre la région de collecteur 21 et le contact correspondant de surface 31. -- Les régions 21, 22, 23, 24 confinent aux parois de l'é- lément constituées par le cordon diélectrique 11. Les ré- gions d'émetteur 23 et 24 touchent à deux parois en regard lA et 11B du cordon 11 et coupent donc la région 22 sur toute sa largeur. Des dispositions telles que celles précédemment décrites, concernant notamment l'isolement latéral par cordon diélec- trique, la disposition des deux régions d'émetteurs 23 et 24 à l'opposé du contact de base 30, l'intégration de la région 23 dans la résistance 221 sont connues. Elles visent, de même que celles consistant à situer le deuxième contact 35 de la résistance 221 sur l'alignement défini par les régions 23 et 24 et le contact de base 30, à réduire au mieux la sur- face occupée par un élément sur la plaquette et à obtenir par là une densité d'intégration maximum. Ces dispositions sont d'ailleurs reprises de celles déjà décrites dans la demande précitée n0 2 413 782 de la Demanderesse. La structure mise en oeuvre dans la présente demande est caractérisée notamment en ce que la portion 223 de matériau semiconducteur de la deuxième région 22 qui est pincée entre la troisième région d'émetteur 23 et la première région de collecteur 21 sous-jacente (et qui fait partie donc de la résistance 221) présente, sur une tranche de son épaisseur au moins, une résistivité moindre que celle d'autres tran- ches de matériau de la deuxième région 22 (qui font partie notamment de la base 220) situées à un niveau de profondeur, mesuré depuis la face active 1OA de la plaquette, dépassant celui atteint par la troisième région 23. -10- Ladite portion 223 de-matériau semiconducteur est partie intégrante de la résistance 221 puisqu'elle se trouve sur la bande de couche 22 qui va du contact de base 30 (premier contact de la résistance) au contact 35 (deuxième contact de la résistance). C'est une portion de relativement faible section (épaisseur: 0,10 à 0,15 pm) par rapport à celle du reste de la résistance (épaisseur: 0,30 à 0,45 pm); c'est aussi une partie profonde de la région 22 dans laquelle, en l'absence de traitement spécifique, la résistivité est éle- vée. La valeur ohmique de la résistance 221 dans sa totalité est donc étroitement dépendant de celle de sa portion 223. C'est précisément dans cette portion 223 qu'ont été apportés, selon l'invention,' des aménagements destinés à en fixer la valeur ohmique à une valeur convenable pour un fonctionne- ment correct du transistor associé à ladite résistance 221. Il eût pu être choisi d'augmenter la section de la por- tion 223 en augmentant l'épaisseur du pincement. Mais ceci obligerait à diminuer l'épaisseur de l'émetteur 23 (on ne pourrait toucher à lpaisseur de la région 22 car il en ré- sulterait une modification non souhaitable au niveau de l'autre émetteur 24 du transistor). Ce procédé n'est pas le meilleur car il entraînerait la réalisation séparée de l'é- metteur 23. Selon l'invention, il a été choisi d'agir sur la résis- tivité du matériau de la portion 223, par le jeu d'un do- page sélectif complémentaire dudit matériau, dans le cadre d'un processus opératoire qui est maintenant décrit ci- après. Par exemple, sur un substrat 101 de silicium de type P, on forme des zones destinées aux couches enterrées 12 de type N+ d'une pluralité d'éléments de circuits intégrés à réaliser sur ledit substrat; puis une couche épitaxiale 102 de type N est déposée; après quoi, à travers un masque dont les parties opaques correspondent aux divers éléments à intégrer, on creuse la couche 102 et on procède à une oxy- dation thermiquè profonde afin de former le cordon d'oxyde de silicium 11 qui isole les éléments les uns des autres. -1 1-- L'opération suivante est une diffusion ou une implantation profonde, localisée à travers un masque adéquat, des puits de collecteur 31 de type N. Une implantation de type N, effectuée à travers un autre masque permet de créer les régions d'émetteur 23 et 24. On procède immédiatement après à une implantation de type P afin d'élaborer les régions de base 220 et les résistances 221. Une dernière implantation de type P faite en profondeur à travers un masque perméable aux ions sur la seule surface des régions d'émetteur 23 per- met d'apporter un surcroît d'impuretés dans les régions de pincement 223 et d'en abaisser ainsi la résistivité. Il reste, avant de constituer sur la face 10A le réseau des contacts et connexions intermétalliques, à soumettre la pla- quette à un recuit afin que les impuretés achèvent de se distribuer suivant un plan préétabli. Des techniques permettant d'obtenir un auto-alignement des différents masques au moyen d'un masque principal (d'o- xyde ou/et de nitrure de silicium par exemple), de masques répliques et d'écrans protecteurs (de laque par exemple) et qui conduisent à une définition précise des géométries des zones et régions -techniques connues dans le domaine de la réalisation des circuits intégrés à haute densité d'inté- gration- peuvent être mises en oeuvre dans le cadre du pré- sent procédé pour élaborer des éléments de circuits et des cellules selon l'invention. Les dimensions des différentes régions du dispositif -épaisseur notamment- et les profils de dopage dans ces ré- gions dépendent évidemment des conditions ayant présidé aux différentes implantations. Il est donné ci-dessous quelques chiffres précisant ces conditions et les valeurs des résis- * tivités obtenues pour un cas retenu de réalisation: -la couche épitaxiale 102 a une épaisseur de 0,8 à _ 2,5 pm. Sa résistance est comprise entre 5 et 40 kQ?/o. -la région 22 est créée par implantation d'ions bore à la dose de 1 à 21014 at/cm2 sous une énergie de 25 à 70 keV. Son épaisseur est comprise entre 0,30 et 0,45 pm. Sa résistance moyenne est de 600 S2/n. Sa résis- -12- tance en profondeur, au voisinage de la jonction base- collecteur se situe vers 6000 à 7000 Q/Q. -les régions des émetteurs 23 et 24 sont obtenues par implantation ionique d'ions arsenic à la dose de 5 à 7*1015 at/cm sous une énergie de 25 à.35 keV. Leur épaisseur se situe entre 0,20 et 0,30 lim. -dans la zone de pincement 223, il est procédé à une implantation spéciale d'ions bore, à la dose de 1014 à 1013 at/cm2 sous une énergie de 50 à 150 keV. La résistance initiale dans cette zone, qui était de 6000 à 7000 S?/] tombe entre 1500 et 2000 V/C après ce trai- tement spécifique. Les valeurs de résistance données ci-dessus sont celles relevées après le traitement thermique de recuit final. Ce traitement est effectué sous atmosphère d'azote; il dure trente minutes durant lesquelles la température du four est maintenue entre 900 et 9500 C. En raison du dopage relativement plus élevé de la zone de pincement 223 située sous l'émetteur 23 par comparaison à celui de la zone de pincement 224 située sous l'émetteur 24, les impuretés de ladite zone 223 migrent un peu plus profondément dans la région de collecteur 21 sous-jacente que celles de la zone 224, lors du traitement de recuit final. Aussi, la zone 224 est- elle légèrement plus mince que la zone 223 en même temps qu'elle est plus résistive. Il en résulte, comme on l'a vu précédemment, que le gain de la partie du transistor correspondant à l'émetteur 24 est supérieur à celui de la partie de ce même transistor correspondant à l'émetteur 23, sans toutefois que ce désé- quilibre nuise au fonctionnement de l'élément et de la cellule-mémoire dont il fait partie. Un élément de circuit intégré pour cellule mémoire ECL, structuré et réalisé tel qu'il a été indiqué précédemment, occupe une aire, en surface de la plaquette, voisine de 2000 Pp2 (surface tenant compte de la moitié de la largeur du cordon diélectrique Il séparant des éléments adjacents). -13- A titre comparatif, un élément de circuit intégré analogue mais dont la région d'émetteur 23 est scindée en deux zones séparées par un chenal, occupe une aire de 2700 pm2. Par association de deux éléments intégrés conformes à l'invention suivant le schéma électrique de la figure 1 on constitue une cellule mémoire bistable de faible encombre- ment. L'association est facile à obtenir par la simple mise en oeuvre de lamelles métalliques d'interconnexion cheminant sur la face 10A de la plaquette 10. -14- - REVENDICATIONS - 1.- Elément de circuit intégré monolithique créé dans une plaquette semiconductrice (10) présentant une face supé- rieure ou face active (1iA), limité latéralement par un cor- don diélectrique (11), dans lequel sont réunis un transistor et une résistance, lequel élément comporte une première ré- gion (21) du premier type de conductivité formant le collec- teur du transistor, sous-jacente à une deuxième région (22) du deuxième type de conductivité affleurant sur ladite face active et englobant la base (220) du transistor et ladite résistance (221), deuxième région dans laquelle sont dispo- sées au moins une troisième (23) et une quatrième (24) ré- gions du premier type de conductivité, qui affleurent éga- lement sur ladite face active et qui forment des régions d'émetteur du transistor, ladite résistance étant constituée d'une partie de la deuxième région comprise entre un premier contact (30) qui est le contact de base et un deuxième con- tact (35), la troisième région étant située dans ladite partie de la deuxième région, tandis que la quatrième région est située dans l'autre partie de cette deuxième région, caractérisé en ce que la portion (223) de matériau semicon- ducteur de la deuxième région qui est pincée entre la troi- sième région d'émetteur et la première région de collecteur sous-jacente présente, sur une tranche de son épaisseur au moins, une résistivité moindre que celle d'autres tranches de matériau de la deuxième région situées à un niveau de profondeur mesuré depuis ladite face active de la plaquette, dépassant celui atteint par la troisième région. 2.- Elément de circuit intégré selon la revendication 1, caractérisé en ce que ladite portion (223) de matériau semi- conducteur de la deuxième région a une résistivité moindre et une épaisseur sensiblement supérieure, comparée à la por- tion (224) de matériau semiconducteur pincée entre la qua- trième région (24) et la première région (21). 3.- Cellule bistable caractérisée en ce qu'elle est for- mée de deux éléments de circuit intégré selon l'ensemble des - -15- revendications 1 et 2, comportant chacun un transistor (T) et une résistance (R) isolés dans un caisson limité laté- ralement par un cordon diélectrique, les deux caissons étant adjacents, les régions de base et de collecteur des deux transistors étant montées en couplage croisé, ledit deu- xième contact (35) de chaque résistance étant connecté à une première ligne d'alimentation (L1), la troisième région d'émetteur (EJ, 23) de chaque transistor étant reliée à une deuxième ligne d'alimentation (I2), les quatrièmes régions d'émetteur (E2, 24) étant reliées à des lignes de commande et d'écriture (L3, L4). 4.- Procédé de réalisation d'un élément de circuit inté- gré selon l'ensemble des revendications 1 et 2, élément uti- lisable, en particulier, dans une cellule bistable selon la revendication 3 et dans lequel lesdites troisième (23) et quatrième (24) régions sont créées au cours d'un processus opératoire commun de dopage et la dite deuxième région (22) est créée en une seule opération de dopage, caractérisé en ce qu'il est procédé ensuite à une implantation ionique pro- fonde d'une impureté dopante du deuxième type de conducti- vité dans la zone de pincement (233) séparant ladite troi- sième région de la première région (21) sous-jacente. 5.- Procédé selon la revendication 4, suivant lequel ladite deuxième région (22) est créée par une implantation ionique d'une impureté dopante du deuxième type de conduc- tivité, la même impureté étant utilisée ensuite pour le traitement de dopage complémentaire de ladite zone de pin- cement (223), caractérisé en ce que la première de ces im- plantations a lieu sous relativement une énergie inférieure et une dose supérieure par rapport à la seconde.