FR 2489579 A1 19820305 FR 8116436 A 19810828 -1- L'invention concerne des cellules de mémoire dynamique à accès sélectif, du type à semiconducteur métal-oxyde, plus particulièrement les cellules de fabrication compatible avec celle des semiconducteurs oxydemétal à symétrie complêmentaire. Dans la majorité des cas, les mémoires à accès sélectif (RA") du type semiconducteur métal-oxyde ("CS) sont fabriquées à partir de cellules de memoire se composant d'un seul transistor et d'un condenssteur. On se référera en particulier à la forme de cellule décrite dans le brevet E.U.A.. n 3.387.286. La présente invention concerne une cellule de mémoire dynamique RAM, compatible avec les semiconduc- teurs oxyde-métal à symétrie complémentaire (CMOS), se composant d'un seul transistor et de moyens formant capacité. La cellule conforme à l'invention présente plusieurs avantages par rapport aux cellules antérieu- res, y compris le fait qu'elle est fabriquée avec moins de zones d'oxyde de champ, ce qui conduit à une plus grande densité. L'un des avantages de la cellule considérée est sa forte immunité à l'encontre des particules alpha. Généralement, dans les mémoires dynamiques RAM à canal n, notamment dans les mémoires de forte den- sité (par exemple de 16K, 64K, 256K), les particules alpha incidentes provoquent l'ionisation du substrat. Les porteurs minoritaires migrent alors dans les zones actives (condensateurs de mémorisation et conducteurs de lecture) et provoouent des pannes. La cellule con- ferme à l'invention, qui comporte ur. puits de type n, est fortement protégée de ces porteurs minoritaires, du fait de la couche d'arrêt formée à l'interface entre puits et substrat, ce qui protège tant la charge emmagasine dans le condensateur cue les conducteurs de lecture. i'invention concerne une cellule dyvnamicue de mémoire auée dans un puits de type n sur un substrat en sili- cium de toe p. La cellule comoorte un transistor pour couplage sélectif à un condensateur de mémorisation. Le condensateur de mémorisation comporte une plaque formée au-dessus du puits avec couche isolante inter- 0osée. Une zone de type p est située à l'intérieur du puits sous la plaque. Une zone de contact noyée de type n, située dans la zone de type p, traverse cette zone de tyDe p et raccorde la plaque au puits; les contacts noyés de type n constituent un isolement é- lectrioue entre cellules adjacentes et portent la pla- que au potentiel du puits. Une capacité importante est formée entre la zone de type p et le substrat et la plaque; une capacité est également formée entre la zone de contact noyée et la zone de type D'(paroi latérale). La cellule ainsi formée présente une immu- nité élevée aux particules alpha et peut être fabri- quée avec un minimum de substrat. La suite de la description se réfère aux des- sins annexés qui représentent: Figure 1, le schéma électrioue du circuit équivalent à deux cellules de mémoire conformes à l'invention; À Figure 2, une vue transversale en élévation de deux cellules de mémoire conformes & l'invention; Figure 3, une vue en plan des cellules de la Figure 2, sans conducteurs métalliques de recouvre- ment; Figure 4 une vue transversale en élévation d'un substrat avec puits de type n; Figure 5, le substrat de la Figare 4 après -3- formation, dans ce substrat, de deux zonesde type p; Figure 6, le substrat de la Figure 5 après traitement pour définir des ouvertures dans une couche de photomasquage, dite "photoresist", ces ouvertures étant en contact avec les zone de type p; Figure 7, le substrat de la Figure 6 après formation, sur ce substrat, d'une couche de poly- silicium (silicium polycristallin), et diffusion d'un dopant de type n dans les zones de type p en contact avec le puits; Figure 8, le substrat de la Figure 7 après formation de réseaux dans la couche de polysilidum; Figure 9, le substrat de la Figure 8 après opération de dopage supplémentaire. On décrira maintenant la formation d'une cel- lule de mémoire dynamique RAM, de type MOS, selon un processus CMOS. Dans la description, de nombreux points de détail sont donnés, niveaux de dopage, épaisseurs de couches, pour que l'invention soit bien comprise. Mais, bien entendu, la mise en oeuvre de l'invention n'exige pas ces détails particuliers; et les étapes du traitement et structures connues n'ont pas été décrites en détail pour ne pas compliquer inutilement la description. Selon une version préférée de l'invention, les cellules de mémoire sont fabriquées par paires, chaque paire étant couplée à un conducteur de lecture, le conducteur 13 par exemple de la Figure 1. La cellule se compose d'un transistor 35 à canal p qui couple sélectivement un condensateur de mémorisation au con- ducteur 13 lorsqu'un potentiel est appliqué sur le conducteur de commande 16. De même, en ce qui concerne la cellule 12, le transistor 36 à canal p couple un condensateur de mémorisation au conducteur 13 lorsqu'un -4potentiel est appliqué sur le conducteur 17. Dans le circuit équivalent de la Figure 1, les condensateurs d'emmagasinage sont représentés sous forme de transis- tors 37 et 38 fonctionnant en mode appauvrissement. Comme on le décrira plus en détails par la suite, l'é- lectrode de commande ou plaque 26 du transistor 37 est couplée à un puits de type n par une zone de con- tact noyée, et tant le puits que la plaque sont mainte- nus au potentiel ^CC^ On forme ainsi une capacité entre la plaque 26 et la zone de type p du transistor 37, que l'on a représentée sous la forme d'un conden- sateur 37b. Une capacité importante est obtenue à la jonction entre la zone de type p du transistor 37 et le puits de type n; on a représenté cette capacité sous forme d'un condensateur 37a dans le circuit équi- valent de la Figure 1. Une certaine capacité (de l'or- dre de 20-25 % de la capacité totale de la cellule) est également formée au niveau de la paroi latérale entre la zone de type p et la zone de contact noyée; on l'a représentée sous la forme du condensateur 39. On retrouve pour la cellule 12 les mêmes condensateurs 38b, 38a et 41. Dans le dessin de la Figure 2, le circuit équi- valent de la Figure 1 est formé entre les lignes de coupe AA et BB (la fabrication de cette structure sera décrite en se reportant aux Figures 4 à 9). Le conduc- teur 13 de la Figure 1 est formé par un conducteur métallique 13 en contact avec la zone 22 par l'inter- médiaire du contact 14. La zone 22 constitue la zone commune source-drain pour les transistors 35 et 36. Le transistor 35 est défini entre les zones 32 et 22, le transistor 36, entre les zones 33 et 22. La plaque 26 de la Figure 1 est constituée par un Élament allongé en polysilicium (que l'on voit mieux -5- Figure 3 o l'on a représenté deux rangées de cellules) qui est en contact avec le puits 15 de type n par une zone de contact noyée 24. La capacité de paroi latéra- le (condensateur 39) est formée entre la zone 24 et la zone 29b. De même, pour la cellule 12, le condensateur 41 est formé entre la zone 30a de type p et la zone 25 de type n. Le condensateur 37b de la cellule 10 est formé entre la plaque en polysilicium 26 et la zone 29b. Le condensateur 37a est formé par la jonction entre la zone 29b et le puits 15 de type n. Les zones correspondantes de la cellule 12 forment les condensa- teurs 38a et 38b. Lorsque les cellules conformes à l'invention sont fabriquées sous forme d'un réseau, les plaques 26 et 27 et les zones Z4 et 25 de la Figure 2 font également partie des cellules adjacentes. Une cellule se situe à gauche de la ligne de coupe AA (comportant la plaque 26 et la zone 24) et une cellule se situe à droite de la ligne de coupe BB (comportant la plaque 27 et la zone 25). Ces autres cellules sont également couplées au conducteur 13. Dans la direction en colon- ne du réseau, les éléments 26 et 27 en polysilicium constituent les plaques d'autres cellules comme on peut mieux le voir Figure 3. De même, les conducteurs 16 et 17, formés par des éléments allongés en poly- silicium, constituent les conducteurs d'adresse pour les cellules situées sur la même colonne du réseau. Pour fabriquer la cellule conforme à l'inven- tion, on utilise de préférence un substrat en silicium 12 de type p que l'on a représenté Figure 4. Ce subs- trat est dopé à un niveau de 38 à 63 ohm.cm. Le trai- tement "de l'avant" ("front end" processing) implique la formation de puits 15 de type p. Ces puits sont utilisés comme zones centrales des cellules de mémoire -6- RAM, et d'autres puits de type n sont formés simulta- nément pour les circuits CMOS périphériques. Par diffusion contrôlée, on forme des puits de type n dopés au phosphore sur une profondeur de l'ordre de 5 microns. Au cours de ce traitement, une couche d'oxyde 43 est formée sur les puits 15, cette formation étant suivie par celle d'une couche de nitrure de sili- cium 44. On trouvera la description du procédé parti- culier de formation des puits 15, des zones d'arrêt et des couches d'oxyde de champ dans la demande de brevet des EUA n0 133.580 déposée le 24 mars 1980 par la demanderesse, sous le titre "CMOS Process". Zones d'arrêt et couches d'oxyde sont formées dans les zones du réseau illustré Figure 3. On forme simultanément les zones d'arrêt et les couches d'oxyde pour les cir- cuits périphériques. Un seul puits 15 de type n est représenté dans le substrat sur la Figure 5. Après formation du puits et élimination de la couche de nitrure de silicium 44 de la Figure 4, une couche de matériau Ophotoresiatu 52 est déposée sur la couche d'oxyde 43. Par processus photolithographique classique, on forme alors des ou- vertures 48 et 49 (Figure 5) dans la couche 52, ce qui met à nu les zones sous-jacentes de la couche 43. On soumet alors le substrat à implantation d'ions comme on l'a illustré par les flèches 53, ce qui forme les zones 29 et 30 de type p. Plus précisément, on utilise un implant de bore à un niveau d'énergie de 50 KeV pour obtenir un niveau de concentration de 4. 1013 cm 2, et l'on poursuit par une étape de diffusion contrôlée à environ 10000C pendant 1 heure. On élimine ensuite la partie restante de la couche 52 ainsi que la couche d'oxyde 43. On forme une nouvelle couche d'oxyde (croissance HCl) sur une -7- épaisseur d'environ 350 X (dans une version préférée de l'invention). Cette couche est représentée en 57 Figure 6. Toujours selon une version préférée de l'in- vention, on soumet le réseau à une légère implantation d'ions bore (implant en feuille) pour régler la tension de seuil des dispositifs du réseau. Cette implantation se fait à un niveau d'énergie de 50 KeV pour un niveau de concentration de dopant de 7.1011 cm2. On forme alors une couche de matériau "photo- resist" 58 sur la couche d'oxyde 57, ainsi que les ouvertures 59 et 60 selon le même processus photo- lithographique que précédemment. La couche d'oxyde 57 est éliminée chimiquement au niveau de ces ouvertures afin de mettre à nu les parties sous-jacentes des zones 29 et 30 de type p. Les ouvertures 59 et 60 sont formées au centre des zones 29 et 30. Après élimination de la couche 58 en matériau "photoresistI", on forme une couche de silicium poly- cristallin (polysilicium) 61 sur le substrat. Comme on le voit Figure 7, cette couche vient en contact avec les zones 29 et 30 en raison des ouvertures formées dans la couche d'oxyde 57 lors de l'étape précédente. Dans une version préférée de l'invention, la couche de polysilicium a une épaisseur de l'oi'dre de 5000 A, et est fortement dopée avec un dopant de type n,plus précisément du phosphore. Une couche d'oxyde 63 est formée sur la couche de polysilicium 61, comme on l'a représenté Figure 7. Cette étape et les autres étapes de traitement à haute température qui suivent provo- quent la diffusion du dopant de type n de la couche de polysilicium dans les zones 29 et 30 en contact avec le puits de type n, ce qui forme une zone de con- tact 24 dans la zone 29 et une zone de contact 25 dans la zone 30. La zone 24 divise la zone 29 en deux zones -8- 29a et 29b; de même, la zone 25 divise la zone 30 en deux zones 30a et 30b. Par souci de simplicité, les zones 24 et 25 ont été représentées Figure 7 formées dans le puits 15 bien qu'en fait, ces zones ne sont entièrement formées qu'après diffusion supplémentaire au cours des étapes de traitement à haute température qui suivent. On voit sur la Figure 7 que la couche de poly- silicium 61 est ensuite découpée sous forme d'un réseau d'éléments 26 et 27 (plaques) et de conducteurs 16 et 17, par processus classique photolithographique. A- ce stade du traitement, on utilise un implant lourd d'arsenic pour former les zones de sources et de drain des transistors à canal n des circuits périphéri- ques CMOS. Cet implant n'est pas utilisé sur le réseau. Le réseau et les circuits périphériques sont ensuite soumis à une implantation de bore pour former les zones de source et de drain des dispositifs à canal pl soit les zones ?2, 32 et 33 de la Figure 9. Ces zones sont formées en alignement avec les conducteurs 16 et 17 et les éléments de plaque 26 et 27. On utilise un implant de bore à un niveau d'énergie de 50 KeV pour obtenir une concentration de dopant de 1.1014 cm2 Les étapes suivantes permettant d'achever les cellules sont des étapes connues de formation d'un verre de protection sur le substrat, ainsi que de conducteurs métalliques et contacts pour obtenir la structure de la Figure 2. Les éléments de plaques 26 et 27 et les puits 15 de type n sont couplés à un po- tentiel positif de 5V (par rapport au substrat). On remarquera que les zones 24 et 25 sont des zones dtisolement entre les paires de cellules adja- centes puisqu'elles coupent respectivement les zones 29 et 30 en formant les zones 29a, 29b, 30a, 30b. Ces -9- zones de contact assurent, bien entendu, la fonction importante de coupler les éléments de plaque 26 et 27 au puits de type n. Mais, elles forment aussi une capa- cité de mémorisation supplémentaire au niveau de leur paroi latérale, (représentée par le condensateur 39 de la Figure 1 par exemple). Les procédés connus font souvent appel à la formation de couches d'oxyde de champ dans les parties occupées par les zones 24 et 25. Ces oxydes occupent évidemment une partie importante du substrat sans, pour autour, former capacité supplémentaire pour les cellu- les. Par ailleurs, les éléments de plaque 26 et 27 sont en polysilicium à faible résistance, et le puits de type n bloqué par les éléments de plaque réduit le bruit de couplage entre cellules de mémorisation et conducteurs de lecture, ce qui améliore-le fonctionne- ment du circuit. La cellule qui vient d'Utre décrite est relativement facile à fabriquer puisqu'entre au- tres, elle n'exige qu'une seule couche de polysilicium (pour les cellules de mémoire dynamique RAM antérieu- res, on utilise souvent deux couches de polysilicium). On a donc obtenu, selon un processus de fabri- cation de circuits C-'OS, une cellule de mémoire dyna- mique RAMI de forte intensité. Le processus de fabrica- tion considéré confère à la cellule une grande immunité aux défauts provoqués par les particules alpha. 24E9579 -10- RE'VNDICAT ON3 1 ) Cellule de mémoire dvnamique du type semiconducteur métal-oxyde, formée dans un puits de type n sur un substrat de silicium de type p, carac- térisée en ce qu'elle comprend un transistor et un condensateur couplé à ce transistor pour la mémorisa- tion de charges, ce dernier comportant: un élément de plaque (26) placé au-dessus du puits (15), avec interposition d'une couche isolante (57); - une zone de type p (29) formée dans le puits sous l'élément de plaque; - une zone de contact noyée de type n (24) formée dans la zone de type p, cette zone de contact se prolongeant dans le puits pour-coupler l'élément de plaque à ce puits; de sorte qu'on obtient une cellule de mémoire dynamique à forte densité présentant une forte immunité aux défauts provoqués par les particules alpha. 2 ) Cellule selon la revendication 1, caracté- risée en ce que l'élément de plaque (26) est en poly- silicium. 3 ) Cellule selon la revendication 2, caracté- risée en ce que l'élément de plaque (26) en polysili- cium forme contact avec la zone de contact noyée (24). 4 ) Cellule selon la revendication 3, caracté- risée en ce que la zone de type p (29) est contiguë à la zone source-drain (32, 22) du transistor. ) Cellule selon la revendication 3, caracté- risée en ce que l'élément de plaque en polysilicium (26) et la zone de contact noyée (24) constituent éga- lement des parties d'une cellule adjacente. -11- 6 ) Cellule double de mémoire dynamique CMOS formée dans un puits de type n (15), caractérisée en ce qu'elle comprend: - un premier et un second transistors à canal p, avec: une zone de type p (29) formée dans le puits, À une zone de type n (24) formée dans la zone de type p, en contact avec le puits, séparant la zone de type p en une première zone (29a) et une seconde zone (29b) de type p, ces deux zones étant respective- ment couplées au premier et second tran- sistors, - un élément de plaque (26) placé sur la zone de type p, en contact avec la zone de type n, l'élément de plaque formant capacité de mémo- risation avec les première et seconde zonesde type p, et une capacité supplémentaire étant formée par les Jonctions entre ces dernières zones et la zone de type n. 7 ) Cellule double selon la revendication 6, caractérisée en ce que l'élément de plaque est en polysilicium. 8 ) Cellule double selon la revendication 7, caractérisée en ce que la zone de type p est dopéeau bore. ) Procédé de fabrication de deux condensa- teurs de mémorisation pour cellules de mémoire dyna- mique dans un puits de type n (15), caractérisé en ce qu'il consiste: - à former une zone de type p (29) dans le puits; - à former une couche de polysilicium (26) sur -12- la zone de type p. cette couche étant dopée avec un dopant de type n et venant en contact avec la zone de type p en un emplacement déterminé, - à diffuser le dopant de type n de la couche en polysilicium à l'emplacement déterminé, dans la zone de type p, de manière à former dans cette dernière une première zone (29a) et une second zone (29b) de type p qui sont séparées par une zone de type n (24), ce qui forme les deux condensateurs de mémori- sation. C Procédé selon la revendication 9, caracté- risé en ce qu'on forme la zone de type p par implanta- tion d'ions de bore. 11 ) Procédé selon la revendication 9, carac- térisé en ce qu'on forme un réseau dans la couche de polysilicium pour former des plaques (26, 27) sur les premières (29a, 30a) et secondes (29b, 30b) zones de type p, ainsi que des conducteurs d'électrode de com- mande (16, 17) pour les transistors 120) Procédé selon la revendication 11, carac- térisé en ce qu'il comporte une étape de dopage pour former les zones source et drain de type p (32, 22, 33) des transistors, ces dernières zones étant conti- guës aux premières et secondes zone de type p (29a, 29b, 30a, 30b).