FR 2492618 A1 19820423 FR 8119551 A 19811016 l 2492618 La présente invention concerne un appareil d'affichage d'informationsen couleuisutilisable comme récepteur pour l'émission de signaux ou de caractères tels qu'un télé- texte ou analdgue et en particulier un circuit de lecture d'une mémoire d'affichage. Dans une émission de télévision, on a déjà proposé un multiplexage de caractères permettant d'émettre différentes informations telles que des nouvelles, des journaux météorologiques, des reportages etc en utilisant la période de suppression verticale de l'émission de télévision. Pour l'émission de caractères, on utilise un système de transmission codé, un système de transmission sur schéma ou un système combiné résultant des deux systèmes ci- dessus. Le système de transmission de schéma sera expliqué ci- après à l'aide des figures 1 à 3, à titre d'exemple, chacune des figures représentant un format. Dans cet exemple (figure 1), l'élément image se compose de 248 points par ligne et de 204 lignes par page, une page correspondant à l'écran image. Toutefois dans ce cas, un élément image prend la valeur binaire "1"s ou "0" et les éléments image de 8 points x 12 points (lignes) constituent un sous-bloc. Ainsi une page se compose de 31 x 17 sous-blocs et une couleur est indiquée par sous-bloc unitaire. De plus, le nombre de pages est choisi par exemple égal à 100; les données de 100 pages sont émises de façon répétitive. Selon la figure 2A, le signal de donnée est émis sous la forme d'un signal numérique en série, dans la vingtième période horizontale (dans une période de trame d'ordre impair) et dans la 283ème période horizontale (dans une période de trame d'ordre pair) de la période de suppression verticale et pour la page voulue, le signal de donnée est émis à chaque page comme suit: Selon la figure 3, on émet un paquet de commande de page PP dans la première période de trame. Selon la figure 2B, ce paquet PP se compose dans la partie de tête de 48 bits, d'une cadence CK, d'un code image FC montrant la position de départ du signal suivant ainsi que des autres signaux de commande et enfin dans la zone de données de 248 bits, un signal de commande de page qui indique la page à laquelle appartient le signal de donnée etc. 2 2492618 Dans la seconde période de trame, on fournit un paquet de commande de ligne LP. Selon la figure 2C, ce paquet de commande de ligne LP se compose d'une zone de données dans un code ligne LC indiquant à quelle ligne des sous-blocs se trouvent les 12 paquets suivants et les codes de couleur pointant les couleurs des différents sous-blocs respectifs par unité de sous-bloc. Ces codes de couleur se composent de 4 bits par sous-bloc et désignent la couleur. De plus dans la troisième à la quatorzième périodes de trame, on fournit séquentiellement 12 paquets de données de schéma DP. Selon la figure 2D, les paquets DP se trouvent chacun dans une ligne des3l sous-blocs pour les élé- ments image des 12 premières lignes dans la zone de données. Par exemple, le premier paquet de données de schéma DP fourni dans la troisième période de trame contient les éléments image de la première ligne des sous-blocs respectifs de la première ligne, séquentiellement dans cette zone de données. Ainsi tous les éléments image et leurs couleurs des sous-blocs de la première ligne d'une page sont complétés par les paquets fournis pendant les périodes de trame comprises entre la, seconde et la quatorzième. De même que ci-dessus, le sous-bloc d'une ligne reçoit le paquet LP d'une ligne et les 12 paquets de données de schéma DP suivants. Ainsi lorsque les éléments image correspondant à la douzième ligne pour le dix-septième sous-bloc sont fournis pendant la 222ième période de trame par le paquet DP, cela correspond à l'envoi d'une donnée d'une page. Pendant les trames qui suivent la 223ème période de trame, les données des autres pages sont fournies de nouveau séquentiellement par le paquet de commande de page PP. Ainsi les données d'une page sont four- nies par un paquet de commande de page PP, les 17 paquets de commande de ligne LP et les 204 (17 x 12) paquets de données de modèle DP. Dans ce cas, les 204 paquets de données de modèle DP correspondent à l'élément image de la figure 1. Le récepteur connu pour l'émission de caractères selon le format ci-dessus est par exemple réalisé comme l'indi- que la figure 4. A la figure 4, la référence 10 concerne un système de signal vidéo comprenant un tuner (dispositif d'accord) 11, un amplificateur de fréquence intermédiaire vidéo VIF 12 et 3 2492618 un détecteur vidéo 13. A la réception d'une émission habituelle, le signal vidéo couleur, composé du détecteur vidéo 13 est appli- qué à un circuit de reproduction de signal couleur 14 qui dérive les trois signaux de couleur primaire R, G, B. Ces trois signaux de couleur primaire R, G, B sont fournis par un circuit de com- mutation 15 à un tube cathodique couleur 16 pour être reproduits sous forme d'images en couleurs Selon la figure 4, le système de reproduction 20 de l'émission de caractères utilise un microprocesseur. Le micro- processeur 21 (unité de commande de traitement) correspond par exemple à un traitement de signaux de 8 bits en parallèle; cette unité coopère avec une mémoire morteROM 22 contenant le programme de réception de l'émission de caractères et une mémoire vive RAM 23 comme zone de travail. Les éléments ci-dessus sont réunis par un bus de données 24 et un bus d'adresses 25, bus qui sont eux-mêmes reliés à un interface 26. De plus selon la figure 4, il est prévu une mémoire-tampon 33 d'une capacité d'un paquet et des mémoires d'affichage 34, 35 ayant chacune la capacité d'une page. La mémoire 34 est une mémoire de schéma pour mémoriser les données de schéma; la mémoire 35 est une mémoire de couleur pour met- tre en mémoire le code couleur. Le système comporte également un clavier 41 et un générateur de signal de temps 42. Le clavier 41 comporte une touche pour passer en mode de réception d'une émission normale et en mode de réception d'émission de caractè- res, une touche de sélection des pages etc. Le signal de sortie du clavier 41 est appliqué à l'interface 26 ainsi qu'au généra- teur de signal de temps 42. Ce générateur 42 est formé d'un circuit de séparation synchrone, d'une boucle verrouillée en phase PLL, d'un circuit logique etc; ce circuit reçoit le signal vidéo du détecteur vidéo 13 pour générer différents signaux synchronisés par l'impulsion de synchronisation et de cadence CK, par exemple une impulsion de cadence synchronisée sur la cadence CK et ayant une fréquence égale à 1/8ième de sa fréquence. Le drapeau qui correspond à la période de balayage vertical et à la période verticale de retour de spot est fourni par le générateur 42 à l'unité CPU 21 qui fournit à son tour les drapeaux représentant la fin des diverses opérations au générateur 42. L'installation comporte également des compteurs d'adresses 43, 44, 45. Le compteur d'adresses 43 constitue le compteur d'adresses d'inscription qui pointe l'adresse de la mémoire 33 en mode d'inscription et reçoit les impulsions de cadence du générateur 42 sur l'entrée de comptage ainsi que l'impulsion d'effacement synchronisée sur l'impulsion de syn- chronisation horizontale de façon que l'état de comptage du compteur 43 soit incrémenté pendant la période avant et la période de données du paquet, l'incrémentation se faisant de"l" à'l"pour chaque groupe de 8 bits de la partie avant et de la partie de données. Les compteurs 44, 45 sont les compteurs d'adresses de lecture qui pointent l'adresse des mémoires 34, en mode de lecture. Le compteur d'adresses de lecture 44 reçoit l'impulsion de synchronisation horizontale du générateur 42 comme signal d'entrée de comptage ainsi qu'une impulsion d'effacement synchronisée sur l'impulsion de synchronisation verticale de façon que l'état de comptage du compteur 44 soit incrémenté de 'l' à "1" pour chaque période horizontale à partir de la période horizontale correspondant à l'affichage de la ligne la plus significative de caractères de l'émission de caractères. La mémoire d'adresses de lecture 45 reçoit l'impul- sion de cadence du générateur 42 comme entrée de comptage ainsi qu'une impulsion d'effacement synchronisée sur l'impulsion de synchronisation horizontale, de sorte que l'état de comptage du compteur 45 est incrémenté de "1" à "1" pourdhaque bit de l'im- pulsion de cadence à partir du moment de l'affichage du point à l'extrémité gauche du caractère d'une émission de caractères. Le signal vidéo du détecteur vidéo 13 est égale- ment fourni à un registre à décalage 31 de type sortie série/ sortie parallèle, dans lequel le signal série correspondant au paquet est transformé en un signal parallèle pour chaque groupe de 8 bits pour être fourni à un circuit de porte (circuit-tampon à trois états) 32. Le compteur 44 donne une impulsion P44 qui passe à l'état "1" pendant la période horizontale (période hori- zontale no 20 ou 283) correspondant à l'envoi du paquet; cette impulsion P44 est fournie à la porte 32 comme signal de com- mande. Le signal de paquet est ainsi fourni de 8 bits à 8 bits en parallèle au bus de données 24. A ce moment, l'impulsion P44 est également fournie à l'unité CPU 21 comme signal de maintien pour que l'unité CPU 21 reste à l'état de maintien pendant la période horizontale du -5 2492618 paquet. L'impulsion P44 est également envoyée comme signal de commande à une porte de commutation 46 de façon que le signal de sortie du compteur 43 soit fourni comme signal d'adresse à la mémoire 33 par la porte de commutation 46. Le signal de paquet est ainsi transféré 8 bits après 8 bits en parallèle, du registre 31 par le bus de données 24 mais non par l'unité CPU -21 à la mémoire 33 par adressage direct de la mémoire (procédé DMA). A ce moment, comme l'adresse de la mémoire 33 est incré- mentée par le compteur 43 pour chaque groupe de 8 impulsions de cadence, une adresse après l'autre, le signal de paquet est inscrit dans la mémoire 33, par groupe de 8 bits. Après la fin de la période horizontale du paquet, l'impulsion P44 passe à l'état "O" (P44 = "O") et le registre 31 est coupé du bus de données 24 par la porte 32 qui s'ouvre. A ce moment, l'état de maintien de l'unité CPU 21 disparatt et le bus d'adresses 25 est relié à la mémoire 33 par la porte de commutation 46. En conséquence, les données de la mémoire 33 sont traitées par l'unité CPU 21 en fonction du programme con- tenu dans la mémoire ROM 22; le circuit distingue s'il s'agit de la donnée de la page choisie, introduite par l'intermédiaire du clavier 41 ou s'il s'agit d'un signal de commande de page. Si cela ne correspond pas à la page voulue, le circuit ne tient pas compte du signal. L'opération ci-dessus sera répétée pour chaque trame jusqu'à la réception du paquet PP de la page voulue. Lorsque la donnée de la mémoire 33 estle paquet PP de la page voulue, le circuit exécute l'opération suivante. Bien que les paquets fournis pendant les 221 périodes de trame successives soient des paquets voulus ou nécessaires, lorsque le paquet LP suivant le paquet PP est envoyé, le paquet LP est inscrit dans la mémoire 33 par le procédé DMA. Après que le paquet LP ait été complètement inscrit et que l'état de maintien de l'unité CPU 21 ait disparu, l'unité CPU 21 traite les données de la mémoire 33 et lit le code couleur dans la mémoire 33. Ce code couleur est alors inscrit dans la mémoire 35 par le bus de données 24. Cette inscription se fait pendant la même période verticale de retour de spot. Le bus d'adresses 25 est relié à la mémoire 35 par une porte de commutation 47 qui reçoit le signal de commande du générateur 42 alors que l'adresse de la mémoire 35 est pointée par l'unité 21. Lorsqu'un paquet DP est envoyé après le paquet LP, le paquet DP est également inscrit dans la mémoire 33 par le procédé DMA. Puis, par le traitement de l'unité CPU 21, seules les données de schéma sont transférées de la mémoire 33 à la mémoire 35 pendant la période verticale de retour de spot. L'adresse de la mémoire 34 est également pointée par l'unité CPU 21. Lorsque les paquets LP et DP correspondant à la page choisie sont fournis comme indiqué ci-dessus, ils sont d'abord stockés dans la mémoire 33 par le procédé DMA. Puis, les données nécessaires sont transférées de cette mémoire vers les mémoires 34, 35 par l'unité CPU 21 pour être inscrites dans ces mémoires. Après que les données du dernier paquet DP de la page voulue aient été transférées dans la mémoire 34, l'unité CPU 21 revient à l'état pour attendre de nouveau la page choisie. Pendant la période de balayage vertical, le signal de conmande est fourni par le générateur 42 à la porte de commutation 44 et les sorties des compteurs 44, 45 sont four- nies par la porte de commutation 47 aux mémoires 34, 35 comme signaux d'adresses. Puis, l'adresse dans la direction verticale est pointée par le signal de sortie du compteur 44 a l'adresse dans la direction horizontale est pointée par le signal de sortie du compteur 45, si bien que la lecture du code couleur et des données de schéma des mémoires 34, 35 se font simultané- ment. Les données de schéma lues dans la mémoire 34 sont fournies à un registre à décalage 36 à entrée parallèle et sortie série pour être transformées d'un signal parallèle-en un signal série. Ce signal série est fourni à son tour à un généra- teur de couleur 37 qui reçoit le code couleur lu dans la mémoire , si bien que les données correspondent aux trois signaux de couleur primaire R, G, B fournis au circuit de commutation 15. A ce moment, le signal de commande est fourni par le générateur 42 au commutateur 15 pour commuter ce dernier sur le générateur de couleur 37. Dans ces conditions, la page choisie de l'émis- sion de caractères est affichée sur le récepteur 16 c'est-à- dire que l'émission de caractères est reçue par le récepteur représenté à la figure 4. 7 2492618 Dans le récepteur connu décrit ci-dessus, une zone (adresse) non utilisée existe dans chacune des mémoires 34, 35, or cette zone est sans objet. Cela sera expliqué ci- après à l'aide de la figure 5 qui montre le branchement réalisé en pratique entre les mémoires 34, 35 et les compteurs d'adresses , 46 de l'art antérieur selon la figure 4. Comme les données de schéma sont traitées en parallèle de 8 bits en 8 bits, la mémoire de schéma 34 est une mémoire à une adresse de 8 bits; comme le code couleur correspond à 4 bits, la mémoire couleur 35 est une mémoire d'une adresse à 4 bits. Le compteur 44 se compose des compteurs 441, 442; le compteur 45 se compose des compteurs 451, 452 et 443. Le générateur de couleur 37 est formé d'un verrou 371 et d'un décodeur 372. Le générateur de signal de temps 42 donne une impulsion de cadence Pc en synchronisme avec la cadence CK et de même fréquence que celle de la cadence CK (figure 6A). Cette impulsion Pc est appliquée à un compteur à 8 bits 451 qui reçoit également un signal d'autorisation du générateur 42 seulement pendant la période d'affichage pour fournir un signal de sortie C de 22 bits (figure 6B) et un signal de sortie de report CO (figure 6C). L'impulsion Pc est également appliquée au compteur de 31 bits 452 qui reçoit également le signal de report CO du compteur 451 comme signal d'autorisation. Ainsi l'état de comptage du compteur 452 est incrémenté pendant seulement la période d'affichage de schéma"l" après "1" pour chaque groupe de 8 bits de l'impulsion Pc comme représenté à la figure 6D. Les signaux de sortie A, B, C, D, E du compteur 452 sont fournis à la mémoire 34 aux adresses inférieures Ao0 A1, A2, A3, A4. Ces adresses inférieures AO... A4 de la mémoire 34 sont ainsi incrémentées pendant la période d'affichage de schéma "1" après "1" pour chaque groupe de 8 bits de l'impulsion Pc (figure 6D). En d'autres termes, les adresses inférieures AO... A4 de la mémoire 34 varient périodiquement suivant la période horizontale en fonction du balayage horizontal de l'écran image (page). De plus, le générateur 42 donne une impulsion Ph qui est synchronisée sur l'impulsion de synchronisation hori- zontale et a la même fréquence que celle de la figure 7A et un signal d'autorisation correspondant seulement à la période d'affichage. L'impulsion Ph et le signal d'autorisation sont 8 2492618 fournis au compteur 453 de 204 bits dont les signaux de sortie de comptage A... H sont appliqués aux adresses les plus élevées A5, A6 - A12 de la mémoire 34. L'état de comptage du compteur 453 est ainsi incrémenté de "1" à 'l'y pour chaque impulsion Ph pendant la période d'affichage de schéma (figure 7B). C'est pourquoi les adresses supérieures A.... A12 de la mémoire 34 sont incrémentées en correspondance de "1' à "1" c'est-à- dire que les adresses supérieures A5... A12 de la mémoire 34 sont modifiées périodiquement en réponse au balayage vertical de l'écran image suivant la période verticale. Le signal de sortie C du compteur 451 est appliqué à la-mémoire de schéma 34 comme signal de sélection de chip (plaquette) pour que les données de l'adresse correspondant à la position de balayage de l'écran image soient lues de la mémoire 34. Les signaux de sortie Dot D1... D7 de la mémoire 34 sont appliqués au registre à décalage 36 qui reçoit également la sortie de report CO du compteur 451 comme signal de charge- ment et l'impulsion de cadence Ph du générateur 42. Le registre 36 génère ainsi une série de données de schéma en correspondance avec la position de balayage de l'écran image. Les signaux de sortie A... E du compteur 452 sont appliqués aux adresses inférieures AO, A1... A4 de la mémoire 35. L'impulsion Ph est également appliquée au compteur 442 à 17 bits et au compteur 441 à 12 bits dont le signal de sortie de report CO est appliqué aux précédents comme signal d'autorisation. Les.sorties A, B... E du compteur 442 sont fournies aux adresses supérieures A.... A de la mémoire 35. Le signal de sortie C du compteur 451 est appliqué à la mémoire comme signal de sélection de chip. L'état de comptage du compteur 442 varie ainsi en fonction du balayage horizontal de l'écran image ainsi que pour chacune des 12 périodes horizontales, si bien que l'adres- se de la mémoire 35 varie pour chaque sous-bloc en fonction du balayage de l'écran image et le code couleur de chaque sous- bloc de l'adresse est lu dans la mémoire 35. Les signaux de sortie Do... D3 de la mémoire 35 sont appliqués au verrou 371 qui reçoit également le signal de sortie de report Ca du compteur 451 comme signal de verrouillage et l'impulsion de cadence Pc du générateur 42. Le verrou 371 dérive les codes couleur à 4 bits correspondant aux sous-blocs 9 2492618 pour la position de balayage de l'écran image. Les données de schéma du registre à décalage 36 et les codes couleurs du verrou 371 sont fournies au décodeur 372 qui dérive les trois signaux de couleur primaire R, G, B. Dans le cas ci-dessus, comme le nombre d'éléments image d'une page est égal à 248 x 204 points et qu'un point est représenté par un bit, il faut que la mémoire 34 présente la capacité suivante: 248 x 204 = 50592 (bits) De plus comme la couleur est pointée dans l'unité de sous-bloc et qu'un code couleur correspond à 4 bits, il faut que la mémoire 35 présente la capacité suivante 31 x 17 x 4 = 2108 (bits) Il n'existe pas sur le marché une mémoire ayant la capacité cidessus. C'est pourquoi, on utilise comme mémoire 34 une mémoire de capacité suivante: 65536 bits = 8K octets pour la mémoire 35, on utilise une mémoire de capacité suivante 4096 bits = 4 x lK bits Ainsi dans la mémoire 34, la zone suivante (adres- se) n'est pas utilisée 65536 - 50592 65536 x 100 =23(% et dans la mémoire 35, la zone suivante (adresses) n'est pas utilisée 4096 - 2108 x l0 1 49(% 4096 X10=4 % Il y a ainsi d'importantes surfaces inutiles. Comme indiqué ci-dessus, les mémoires 34, 35 ont une capacité importante et offrent de grandes surfaces non uti- lisées en pratique. Il en résulte un appareil co teux et encom- brant. La présente invention a pour but de remédier aux inconvénients des solutions connues et se propose de créer un appareil d'affichage d'informations en couleur, dans lequel le code couleur est inscrit dans la zone d'une mémoire de schéma non utilisée, et en lecture, les données de schéma et le code de couleur sont lus en temps partagé, et sont mis en forme pour donner les trois signaux de couleur primaire. A cet effet, l'invention concerne un appareil 2492618 d'affichage d'informations couleur comportant un premier moyen pour mettre en mémoire des données de code ou de schéma en vue de leur affichage, un second moyen pour mettre en mémoire les données de couleur décrivant l'attribution des données de schéma au code correspondant, un moyen pour générer les signaux d'adresse pour la première et la seconde mémoire en réponse à la position de balayage, un convertisseur parallèle/série pour convertir les données de schéma et de code, sous forme parallèle dans la première mémoire en des données sous forme série, un premier moyen pour verrouiller la donnée de couleur dans la seconde mémoire, un moyen pour générer un signal de couleur des données série fournies par le convertisseur parallèle/série et le signal de sortie du verrou de données de couleur, appareil caractérisé en ce que la première mémoire et la seconde mémoire font partie d'une mémoire commune sous forme de circuit intégré, une première zone d'adresses des données de schéma ou de code et une seconde zone d'adresses de données de couleur étant choisies différentes l'une de l'autre, cet appareil comportant en outre un sélecteur d'adresses branché entre le générateur de signal d'adresses et la mémoire commune, la première zone d'adresses et la seconde zone d&adresses de la mémoire commune étant adressées en alternance par le sélecteur d'adresses, un second verrou pour verrouiller les données de schéma ou de code ou les données de couleur et qui ont été adressées préalablement, et un moyen pour lire les données de schéma ou de code et le code couleur simultanément. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: - les figures i à 3 représentent des formats respectifs utilisés dans le système de transmission de schéma pour une émission de caractères. - la figure 4 est un schéma-bloc d'un récepteur de télévision selon l'art antérieur pour une émission de carac- tères selon les formats des figures 1 à 3. - la figure 5 est un schéma-bloc d'un exemple pratique de mémoires et de compteurs selon la figure 4 pour le mode lecture. - les figures 6 et 7 sont des chronogrammes servant à expliquer le fonctionnement des schémas de la figure 5. - la figure 8 est un schéma-bloc de principe des il 2492618 parties essentielles d'un exemple d'appareil d'affichage d'in- formations de couleur. - la figure 9 est un chronogramme servant à expliquer le fonctionnement de l'invention. DESCRIPTION D'UN MODE DE REALISATION PREFERENTIEL DE L'INVENTION Un exemple d'un appareil d'affichage d'informa- tions en couleur selon la présente invention sera décrit ci- après en se reportant à la figure 8 qui montre la structure des parties essentielles de l'invention en mode lecture; dans cette figure, les références numériques sont les mêmes que celles utilisées à la figure 5 pour désigner les mêmes éléments. Dans l'exemple de l'invention selon la figure 8, la mémoire 34 se compose d'une adresse de 8 bits et présente une capacité de 8K octets; les adresses de O à 1 BFFH sont utilisées comme zones recevant les données de schéma, les adres- ses 1 COOH à 1FFH sont utilisées comme zones de code de couleur et on accède à un code de couleur par adresse. De plus, l'ins- cription des données de schéma et du code couleur dans la mémoire 34 se fait par l'unité CPU 21 (non représentée à la figure 8) comme cela a été expliqué en relation avec la figure 4. La lettre H à la fin de chaque adresse indique que l'affichage de l'adresse se fait en code Hexadécimal. Dans l'exemple selon la figure 8, en plus des éléments de l'art antérieur de la figure 5, on a un sélecteur 481, un verrou 482 et un compteur octal (compteur à 8 bits) 483. Le sélecteur 481 est utilisé pour choisir l'adresse d'une donnée de schéma et l'adresse d'un code de couleur dans la mé- moire 34. A cet effet, le sélecteur 481 reçoit les signaux de sortie A... H du compteur 451 sur ses entrées lA... 1H pour un canal et avec-les sorties A... E du compteur 442 sur ses entrées 2A... 2E pour les sorties 2A... 2H de l'autre canal. Comme l'adresse du code couleur commence par l'adresse 1 COOH, les entrées 2F... 2H du sélecteur 481 reçoivent chacune un état "1". De même, la sortie C du compteur 451 est appliquée au sélecteur 481 comme signal de sélection de canal, de sorte que le sélecteur 481 choisit les entrées lA... 1H lorsque la sortie C du compteur 451 est à létat "O"; il choisit les entrées 2A... 2H lorsque la sortie C est égale à "1". Les sorties A... H du sélecteur 481 sont appli- quées aux adresses les plus élevées A5-A12 de la mémoire 34, 12 2492618 cette mémoire recevant également les sorties B de 2' bits du compteur 451 comme signal de sélection de chip. Comme la sortie C du compteur 451 est inversée pour chaque groupe de 4 bits de l'impulsion de cadence Pc comme représenté aux figures 9A, 9C (les figures 9A-9C... 9E sont pratiquement les mêmes que les figures 6A... 6D) du sélecteur 481 dérivé correspondant aux adresses supérieures (signaux de sortie du compteur 453) des données de schéma pendant la première période de 4 bits d'une période d'adresses et les adresses supérieures (signaux de sor- tie du compteur 442 et de niveau "1" pour 3 bits) du code cou- leur pendant la dernière période de 4 bits (figure 9G). Les adresses élevées A5... A12 de la mémoire 34 sont pointées par le signal de sortie du sélecteur 481, de sorte que le schéma de données et le code couleur correspondant à la position de balayage sur l'écran image sont dérivés en temps partagé de la mémoire 34 (figure 9H). En d'autres termes pendant la période dans la- quelle les signaux de sortie du compteur 453 sont fournis par le sélecteur 481 à la mémoire 34 comme adresses supérieures A5... A12, le fonctionnement est le mième que celui de la figure , si bien que la mémoire 34 dérive des données de schéma. Pen- dant la période dans laquelle les signaux de sortie du compteur 442 sont fournis par le sélecteur 481 à la mémoire 34 comme adresses supérieures A5... A12, lestrois bits supérieurs A12 25... sont chacun à l'état "1" et les autres bits A9... A5 deviennent les signaux de sortie du compteur 442. Comme les positions A12... Alo sont égales à "1" et que les positions A9... A0 sont égales à "O", correspondant à l'adresse 1 COOH, on obtient après cette adresse la donnée c'est-à-dire les codes couleur pointés par le compteur 442. Comme les codes couleur correspondent en eux- mêmes à 4 bits, les 4 bits supérieurs A4... A7 dérivés de la mémoire 34 sont inutiles (invalidés). Les signaux de sortie D... D7 de la mémoire 34 sont appliqués au verrou 482. L'impulsion de cadence Pc est appliquée au compteur 483 à 8 bits par le générateur 42, si bien que le compteur 483 donne une sortie de report CO qui est décalée d'une période de 4 bits par rapport à la sortie de report CO du compteur 451 (figures 9D, 9F). Le signal de sortie de report CO du compteur 483 est appliqué au circuit de verrouillage 482 13 2492618 comme impulsion de verrouillage; le verrou reçoit également l'impulsion de cadence Pc du générateur 42. Ainsi selon la figure 9I, seules les données de schéma des données de schéma et du code couleur dérivés de la mémoire 34 sont verrouillées par le verrou 482 lors du flanc descendant du signal de sortie de report CO du compteur 483. Les données de schéma, verrouillées, sont alors chargées dans le registre à décalage 36 par le flanc descendant du signal de sortie de report CO du compteur 451, de sorte que le registre 36 dérive des données de schéma en série pour cha- que impulsion de cadence Pc (figure 9J). Les sorties Do... D3 de la mémoire 34 sont fournies au verrou 371 qui reçoit également le signal de sortie de report CO du compteur 451; les sorties Do... D3 sont ainsi verrouillées par le verrou 471, par le flanc descendant de la sortie de report CO du compteur 451 et ainsi le verrou 371 fournit les codes couleur en correspondance avec les données de schéma selon la figure 9K. Comme indiqué, dans l'appareil d'affichage d'in- formation de couleur selon l'invention, les zones non utilisées de la mémoire de données de schéma 34 servent pour mémoriser les codes couleur, si bien que la mémoire de code couleur utili- sée dans l'appareil de l'art antérieur est inutile; en d'autres termes, il n'est pas nécessaire de prévoir une telle mémoire, ce qui diminue le coût de l'appareil. En particulier, dans l'invention, le circuit entourant la mémoire 34 peut être réalisé sous la forme d'un circuit intégré à grande échelle (LSI) si bien que même si l'on ajoute des circuits 481... 483, l'appareil n'est pas coûteux et l'encombrement est réduit. La description ci-dessus a été faite dans le cas d'un appareil d'affichage selon l'invention appliqué à un système de réception d'émission de caractères; toutefois l'in- vention peut également s'appliquer à un appareil d'affichage pour un ordinateur individuel. En outre, il a été expliqué que l'application de l'invention est un système de transmission de schéma dans lequel le schéma est transmis directement; il est également possible d'appliquer l'invention à un système de transmission de code utilisant des caractères ou autres, qui sont transmis sous forme codée, en ayant les mêmes résultats que ci-dessus. REVENDICATIONI Appareil d'affichage d'informations de couleurs comportant un premier moyen pour mettre en mémoire des données de code ou de schéma en vue de leur affichage, un second moyen pour mettre en mémoire les données de couleur décrivant l2at- tribution des données de schéma au code correspondant, un moyen pour générer les signaux d'adresse pour la première et la seconde mémoire en réponse à la position de balayage, un convertisseur parallèle/série pour convertir les données de schéma et de code, sous forme parallèle dans la première mémoire en des données sous forme série, un premier moyen pour verrouiller la donnée de couleur dans la seconde mémoire, un moyen pour géné- rer un signal de couleur des données série fournies par le convertisseur parallèle/série et le signal de sortie du verrou de données de couleur, appareil caractérise en ce que la première mémoire et la seconde mémoire font partie d'une mémoire commune (34) sous forme de circuit intégré, une première zone d'adresses des données de schéma ou de code (O-lBFFH) et une seconde zone d'adresses de données de couleur (lCOOH - 1FFH) étant choisies différentes l'une de l'autre, cet appareil comportant en outre un sélecteur d'adresses (481/483) branché entre le générateur de signal d'adresses (451) et la mémoire commune (34), la première zone d'adresses et la seconde zone d'adresses de la mémoire commune (34) étant adressées en alter- nance par le sélecteur d'adresses (451), un second verrou (482) pour verrouiller les données de schéma ou de code ou les données de couleur et qui ont été adressées préalablement, et un moyen pour-lire les données de schéma ou de code et le code couleur simultanément