FR 2491275 A1 19820402 FR 8117930 A 19810923 249 1 275 La présente invention concerne les codeurs analogique-numérique. Les codeurs utilisés en Modulation par Impulsions et Codage (MIC) convertissent un signal analogique en un mot MIC à plusieurs bits. Le codage fait intervenir la quan- tification ou l'affectation d'un échantillon du signal ana- logique au niveau le plus proche parmi un certain nombre de niveaux ou de paliers de signal. Ces paliers, reliés par des branches verticales, s'étendent à partir d'une origine sur une plage prédéterminée du signal analogique. L'origine est placée soit sur un palier soit sur une branche vertica- le, selon le type de codage. Dans le codage polarisé à mi-palier, comme le codage avec la loi À, l'origine est placée au point milieu d'un palier. Dans le codage polarisé à mi-hauteur d'une branche verticale, comme le codage avec la loi A qui est utilisé dans les systèmes de transmission européens, l'origine se trouve sur une branche verticale. Cette distinction a une importance pour le problème du bruit de la voie au repos et pour la diaphonie, comme on l'examinera ci-après. Les codeurs à approximations successives ou à réaction sont couramment utilisés pour le codage polarisé à mi-palier comme pour le codage polarisé à mi-hauteur d'une branche verticale. Dans ces codeurs, on détermine séquentiellement chaque bit du mot MIC par une comparaison du signal analogique échantillonné et d'un signal de réfé- rence. De façon caractéristique, la première comparaison détermine la polarité du signal analogique échantillonné et elle est faite avec le signal de référence à zéro. Une série de comparaisons successives permet de générer un mot MIC complet qui correspond à un palier de code particulier. On trouvera une étude plus complète des codeurs à approxi- mations successives dans l'ouvrage: Transmission Systems For Communications, publié par WECo Inc., quatrième édi- tion révisée, 1971, pages 583-585. Le bruit de la voie au repos et la diaphonie constituent un problème dans les systèmes dans lesquels on quantifie un signal analogique. Le problème est le plus 249 1 275 grave lorsque le codeur est décalé, par une accumulation de tension continue, jusqu'à une frontière entre paliers de code, ou au voisinage d'une telle frontière. Dans ces con- ditions, une petite perturbation de signal, correspondant par exemple au bruit de la voie au repos et à la diaphonie, est codée sous la forme de deux mots de code. Ceci conduit à un renforcement de la perturbation de signal d'origine au moment du décodage. Dans les systèmes qui transmettent des signaux vocaux, ce renforcement produit un son audible gênant. Dans les codeurs avec l'origine à mi-palier, on introduit une compensation de la tension continue pour pola- riser le codeur à l'origine. Du fait que cette position est à mi-distance entre les frontières-entre des paliers de code, la probabilité de renforcement du bruit de la voie au repos et de la diaphonie est réduite au minimum. Cependant, l'utilisation de cette technique pour les codeurs polarisés à mi-hauteur d'une branche verticale, polarise le codeur à une frontière entre paliers de code et maximise la probabi- lité de renforcement du bruit de la voie au repos et de la diaphonie. Par conséquent, le problème du bruit de la voie au repos et de la diaphonie demeure toujours présent dans les codeurs polarisés à mi-hauteur d'une branche verticale. L'invention consiste essentiellement en un codeur analogique-numérique dans lequel la caractéristique de codage coupe à la fois l'axe des ordonnées et l'axe des abscisses à des valeurs différentes de zéro. Dans une forme préférée, un codeur à approxima- tionssuccessives dutype polarisé à mi-hauteur d'une branche verticale est polarisé en position médiane entre des fron- tières de paliers de code. On réalise cette polarisation par l'utilisation de deux décisions de polarité dont une seule est transmise. Comme dans tous les codeurs à approximations successives, un signal analogique est converti en un mot numérique à plusieurs bits. La conversion est effectuée par des comparaisons successives d'un échantillon du signal analogique avec une série de signaux de référence. Chaque comparaison produit un bit qui apparaît à la sortie du codeur. Comme dans les codeurs MIC polarisés à mi-hauteur d'une branche verticale de l'art antérieur, la première com- paraison correspond à la décision de polarité. Cependant, dans le codeur préféré considéré, le résultat de la première comparaison n'est pas transmis mais est appliqué à un cir- cuit de réaction. Le circuit de réaction génère un décalage de compensation destiné à réduire pratiquement à zéro la tension continue moyenne dans le signal analogique, ce qui polarise le codeur à l'origine. Immédiatement après la pre- mière décision de polarité, le codeur prend une seconde décision de polarité en utilisant un second signal de réfé- rence qui correspond à une position intermédiaire prédéter- minée sur un palier de code. La position intermédiaire est choisie, sur la base des caractéristiques de bruit et de diaphonie, de façon à minimiser la probabilité que des per- turbations de bruit et de diaphonie traversent un palier de code ou une frontière de quantification. Cette seconde déci- sion de polarité prise avec la polarisation décalée jusqu'à une position intermédiaire est transmise. La position inter- médiaire est de façon caractéristique le point milieu d'un palier de code. Dans un tel cas, il est préférable que le second signal de référence corresponde au point milieu du premier palier de code, c'est-à-dire l'un ou l'autre des paliers immédiatement adjacents à l'origine. Après la secon- de décision de polarité, une séquence de comparaisons génè- re une série de bits qui représentent le palier de code le plus proche du signal analogique échantillonné. Cette série est également transmise à la suite de la seconde décision de polarité. Un codeur à approximations successives comprend un comparateur, un générateur de signaux de référence et - un dispositif logique. Le dispositif logique commande la série de signaux de référence qui sont générés et appliqués au comparateur, et il commande la transmission des signaux de sortie du comparateur vers d'autres circuits, au moyen de signaux d'horloge. Conformément à l'invention, on ajoute un circuit de réaction pour générer, à partir de la première décision de polarité, un décalage de compensation appliqué 249 1275 au chemin de signal analogique d'entrée. On ajoute au géné- rateur de signaux de référence un dispositif destiné à générer un signal de référence de décalage différent de zéro, correspondant à la position intermédiaire sur un palier de code. Ce signal de référence de décalage est appliqué au comparateur après la première décision de polarité, jusqu'à ce qu'un échantillon soit complètement codé. Le dispositif logique est modifié de façon à transmettre au circuit de réaction le bit qui est généré par la première décision de polarité, et de façon à remplacer ce bit par la seconde décision de polarité, à la sortie du codeur. Les codeurs existants polarisés à mi-hauteur d'une branche verticale, à approximations successives et du type monovoie ou multivoie, peuvent 8tre adaptés à l'invention. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un codeur polarisé à mi-hauteur d'une branche verticale, du type à approximations successives, de l'art antérieur; La figure 2 représente, à titre d'exemple, une caractéristique de codage MIC polarisées mi-palier, autour de l'origine La figure 3 représente, à titre d'exemple, une caractéristique de codage MIC polarisée à mi-hauteur d'une branche verticale, autour de l'origine; La figure 4 est un schéma synoptique d'un codeur correspondant à l'invention; La figure 5 est un schéma du réseau en échelle double qui apparatt sur la figure 4; La figure 6 représente le diagramme d'états des interrupteurs qui régit le fonctionnement du réseau en échelle double de la figure 5; et La figure 7 est un schéma de l'unité logique 403 représentée sur la figure 4. Le codeur 101 de la figure 1 reçoit sur le con- ducteur d'entrée 102 un signal analogique qui provient d'une ou plusieurs voies d'entrée (non représentées). Lorsqu'une seule voie est connectée au conducteur d'entrée 102, le codeur 101 est appelé codeur monovoie. Dans le cas contraire, le codeur 101 peut être partagé par plus d'une voie et il reçoit sur le conducteur 102 un train multiplexé de signaux analogiques en modulation d'impulsions en ampli- tude (MIA). A titre d'exemple, on supposera que le codeur 101 est un codeur monovoie. Le signal analogique présent sur le conducteur 102 est échantillonné à une cadence pré- déterminée et il est codé en un mot MIC à plusieurs bits qui apparaît sur le conducteur de sortie 103. Le codage consiste à affecter chaque échantillon analogique au niveau de signal le plus proche parmi un certain nombre de niveaux ou de paliers de signal discrets. On réalise cette affecta- tion en comparant chaque échantillon analogique à une série de signaux de référence. Le signal analogique présent sur le conducteur 102 est échantillonné initialement par le circuit échantillon- neur-bloqueur 105 et une tension représentative de l'échan- tillon est maintenue sur la sortie 104 pendant le codage. Naturellement, si la vitesse de codage est élevée par rapport à la fréquence du signal analogique d'entrée, le circuit échantillonneur-bloqueur 105 peut ne pas être nécessaire. La sortie 104 est isolée par l'amplificateur-séparateur 106. L'amplificateur-séparateur 106 convertit également la ten- sion dissymétrique présente sur la sortie 104 en un signal équilibré ou symétrique sur les conducteurs 107 et 108 qui sont les conducteurs d'entrée du comparateur 109. On peut également supprimer l'utilisation de l'amplificateur- séparateur 106 si le comparateur 109 n'exige pas un signal symétrique. La représentation symétrique de l'échantillon analogique est comparée séquentiellement par le comparateur 109 avec une série de tensions de référence différentielles que génère le réseau en échelle double 110. Ces tensions de référence sont respectivement appliquées aux conducteurs 107 et 108 par les conducteurs 113 et 114. Le comparateur 109 produit pour chaque comparai- son un signal de sortie binaire qui est appliqué par le con- ducteur 111 à l'unité logique 112. Du fait que le temps de réponse du comparateur 109 varie en fonction de la différen- ce entre les signaux d'entrée et de référence, l'unité logi- que 112 enregistre les signaux de sortie binaires du compa- rateur 109 et elle les transmet sur le conducteur de sortie 103 au rythme défini par un signal d'horloge. L'unité logi- que 112 commmode également, par l'intermédiaire de la ligne de commande 115 et de la ligne de polarité 116, les ten- sions de référence différentielles qui sont générées et appliquées aux conducteurs 107 et 108. La première tension de référence appliquée au comparateur 109 est O volt, et la comparaison faite est appelée décision de polarité. Les tensions de référence successives dépendent généralement du signal de sortie binaire précédent du comparateur 109. Par exemple, si la tension de signal analogique échantillon- née est supérieure à la tension de référence, le compara- teur produit un signal logique "1" sous l'effet duquel l'unité logique 112 attaque le réseau en échelle double 110 de façon à produire une tension de référence plus élevée pour la comparaison suivante. Au contraire, si la tension de signal analogique échantillonnée est inférieure à la tension de référence, le comparateur 109 produit un signal logique "0" pour que l'unité logique 112 attaque le réseau en échelle double 110 de façon à produire une tension de référence inférieure pour la comparaison suivante. On effectue de façon caractéristique un total de huit compa- raisons, ce qui donne un mot MIC à huit bits sur la sortie 103. On va maintenant considérer les figures 2 et 3 qui représentent respectivement des caractéristiques de codage typiques polarisées à mi-palier et à mihauteur d'une branche verticale. Une différence essentielle entre ces caractéristiques réside dans le traitement des signaux à bas niveau autour de l'origine. Dans le codage à mi- palier, tel que le codage classique avec la loi p qui est utilisé aux E.U. A., l'origine est centrée entre deux paliers. Ainsi, la caractéristique coupe l'axe des ordon- nées (signal MIA de sortie) à zéro et l'axe des abscisses 249 1 275 (signal MIA d'entrée) à + 1/2. Ces paliers,désignés par les références 201 et 202, sont représentés par des mots MIC qui sont identiques, à l'exception du premier bit ou bit de polarité. Au contraire, dans le codage polarisé à mi-hauteur d'une branche verticale, comme le codage avec la loi A largement utilisé en Europe, l'origine est placée sur une branche verticale entre deux paliers distincts. Ainsi, la caractéristique coupe l'axe des abscisses (signal MIA d'entrée) à zéro et l'axe des ordonnées (signal MIA de sortie) à + 1/2. Comme le montre la figure 3, l'origine passe par une branche verticale à la frontière entre paliers 303, centrée entre les paliers 301 et 302. Cette distinction est particulièrement importante dans le traite- ment du bruit de la voie au repos et de la diaphonie. Lorsqu'un codeur polarisé à mi-palier est pola- risé par une accumulation de tension continue à une fron- tière entre paliers de code, comme par exemple plus 1/2 mV sur la figure 2, le plus faible bruit ou la plus faible perturbation de diaphonie est codé sous la forme de deux mots MIC distincts. Ces mots correspondent aux paliers 202 et 203. Au décodage, il apparaîtra deux signaux MIA de sortie, renforçant ainsi les petites perturbations. On minimise la probabilité de ce renforcement en polarisant le codeur au point milieu d'un palier de code. Le point milieu choisi est généralement l'origine elle-même, qui est centrée entre les paliers 201 et 202. Cette technique de polarisation est souvent appelée "mise à zéro". Avec la "mise à zéro", il n'y a pas de renforcement du bruit ou de la diaphonie à moins que l'amplitude de la perturbation dépasse plus ou moins un palier de code. Cette technique donne satisfaction pour les codeurs polarisés à mi-palier ou à loi p, mais elle n'est pas applicable aux codeurs polarisés à mi-hauteur d'une branche verticale, ou à loi A. On considérera à ce titre la figure 3 sur laquelle on note que la "mise à zéro" d'un codeur à loi A polarise le codeur à l'origine qui se trouve à la frontière entre paliers de code 303. Par conséquent, la mise à zéro maximi- se le renforcement du bruit ou de la diaphonie. En outre, 249 1275 ce renforcement est plus grand dans les codeurs à loi A du fait que les paliers 301 et 302 ont une taile double de celle des paliers correspondants 202 et 203 de la loi À1 Pour résoudre le problème du renforcement du bruit de la voie au repos et de la diaphonie qui existe dans l'art antérieur, on modifie le codeur 101 de manière que la caractéristique de codage coupe à la fois l'axe des abscisses et l'axe des ordonnées à des valeurs différentes de zéro. Dans le mode de réalisation préféré, on parvient à ceci par l'utilisation de, deux décisions de polarité. La première décision de polarité, c'est-à-dire la première décision du comparateur, est faite avec un signal de réfé- rence égal à zéro. Cependant, contrairement au cas des codeurs existants, cette décision n'est pas transmise à la sortie 103. On l'utilise à la place pour polariser le -codeur 101 sur une branche verticale. On utilise de préfé- rence la branche verticale 303. A la suite de la première décision de polarité, on prend une seconde décision de polarité en utilisant un signal de référence qui correspond à une position intermédiaire prédéterminée sur un palier de code. On choisit la position intermédiaire de façon à minimiser la probabilité que les perturbations de bruit et de diaphonie, compte tenu de leur nature statistique, tra- versent un palier de code ou une frontière de quantifica- tion. La position intermédiaire correspond de façon carac- téristique au point milieu d'un palier de code, par exem- ple 304, 305, 306 ou 307. On transmet cette seconde déci- sion de polarité à la sortie 103. Il est également préfé- rable que dans le cas caractéristique, le signal de réfé- rence pour la seconde décision de polarité corresponde au point milieu du premier palier de code positif ou néga- tif adjacent à l'origine (c'est-à-dire respectivement 301 ou 302). On applique le signal de référence pour la secon- de décision de polarité ainsi que les signaux de référence suivants jusqu'à ce que l'échantillon analogique soit com- plètement codé. Cette utilisation de deux décisions de polarité polarise le codeur 101 à une position intermédiai- re prédéterminée de façon à réduire notablement le renfor- 249 1 275 cement du bruit de la voie au repos et de la diaphonie. Après le second signal de référence, la partie restante du processus de codage génère, comme dans l'art antérieur, une série de bits qui représente le palier de code le plus pro- che de l'échantillon analogique. On va maintenant considérer la figure 4 qui représente le codeur 400. Le codeur 400 est similaire au codeur 101 de la figure 1, sauf en ce qui concerne plusieurs modifications nécessaires à l'incorporation des première et seconde décisions de polarité décrites ci-dessus. Ces modi- fications comprennent l'adjonction d'un circuit de mise à zéro 401, d'un circuit de polarisation à décalage d'un demi- palier, 402, et d'une unité logique modifiée 403. L'unité logique 403 est identique à l'unité logique 112 de la figure 1, à l'exception de plusieurs modifications décrites ci-après. On emploie une réaction négative pour polariser initialement le codeur 400 à l'origine. La première décision de polarité résultant de chaque échantillon analogique est transmise sur le conducteur 404 par l'unité logique 403. Le conducteur 404 applique le bit "0" ou "1" au circuit de mise à zéro 401. Le circuit 401 comprend une bascule 405, un élément de commutation de courant 406, un condensateur 407 et une résistance 408. Le condensateur 407 et la résis- tance 408 constituent un circuit RC. Le condensateur 407 est disposé dans le chemin du signal analogique entre le circuit échantillonneur-bloqueur 105 et l'amplificateur- séparateur 106. La résistance 408 forme un shunt entre une borne du condensateur 407 et la masse. La bascule 405 mémo- rise chaque première décision de polarité jusqu'à ce que le codage d'un échantillon analogique soit terminé. Cette décision est prise une fois au cours du codage de chaque échantillon analogique. Le bit qui est mémorisé dans la bascule 405 est appliqué à l'élément de commutation de cou- rant 406. L'élément de commutation de courant 406 fait cir- culer un courant de valeur prédéterminée pendant la durée de chaque bit. Si le bit présent dans la bascule 405 est "0", l'élément de commutation de courant 406 fait circuler du courant vers le condensateur 407 pour augmenter la charge qu'il contient. Au contraire, si un "1" est mémorisé dans la bascule 405, l'élément de commutation de courant 406 fait circuler un courant à partir du condensateur 407 afin de réduire la charge qu'il contient. On choisit la résistance 408 et le condensateur 407 de façon qu'ils aient une cons- tante de temps longue, afin que le circuit de mise à zéro 401 ne soit pas affecté par des changements brusques du signal d'entrée. Cependant, le circuit de mise à zéro 401 intègre les signaux présents sur le conducteur 404 et il produit un décalage de compensation qui polarise le codeur 400 sur la branche verticale 303. On notera évidemment que le décalage de compensation peut être introduit à d'autres points dans le codeur 400. Le circuit de mise à zéro 401, pourrait par exemple être connecté au conducteur d'entrée 102. En outre, cette technique de fixation du zéro est également adaptable à des codeurs multivoies qui reçoivent sur le conducteur d'entrée 102 des signaux provenant de plusieurs voies d'entrée. La modification de la technique de mise à zéro qui est représentée nécessiterait simple- ment d'appliquer à chaque voie d'entrée les signaux présents sur le conducteur 404. Ensuite, en utilisant des circuits de synchronisation classiques, on peut démultiplexer les signaux présents sur le conducteur 404 et les appliquer au circuit de mise à zéro 401 dans chaque voie d'entrée pour générer un décalage de compensation. Une fois que la première décision de polarité est prise, l'unité logique 403 actionne le circuit de-polarisa- tion à décalage d'un demi-palier, 402, par le conducteur 409. Le circuit de polarisation à décalage d'un demi-palier 402 comprend un transistor 410 et une résistance 411. Lorsque le transistor 410 est mis en fonction, il conduit un courant de valeur choisie à l'avance qui circuleudu réseau en échelle double 110 vers la masse, en passant par la résistance 411. La résistance 411 commande la valeur du courant qui est absorbé à partir du réseau en échelle double pour produire entre les conducteurs 113 et 114 une ten- sion correspondant au point milieu d'un palier de code. Bien 249 1 275 qu'on puisse choisir d'autres points milieu de paliers de code, on utilise de préférence le point milieu 304 ou 306. La tension de "point milieu" qui est générée entre les con- ducteurs 113 et 114 est appliquée au comparateur 109 qui compare la tension de "point milieu" avec l'échantillon ana- logique. Le comparateur 109 génère un état logique "1" ou "0", selon que l'échantillon analogique est respectivement supérieur ou inférieur à la tension de "point milieu". Ce signal de sortie du comparateur constitue ce qu'on appelle une seconde décision de polarité et il apparait sur le con- ducteur de sortie 103 en tant que premier bit du mot MIC. Le reste du mot MIC apparaissant sur le conducteur de sortie 103 est généré par une série de comparaisons utilisant des signaux de référence produits par le réseau en échelle dou- ble 110. Après la décision de polarité, chacune de ces com- paraisons produit des bits qui apparaissent séquentielle- ment sur le conducteur 103. Le circuit de décalage d'un demi-palier 402 demeure à l'état actif après la première décision de polarité, jusqu'à ce que l'échantillon analogi- que soit complètement codé. La description faite ci-dessus du circuit de polarisation à décalage d'un demi-palier 402 s'applique au cas le plus caractéristique dans lequel les perturbations de bruit et de diaphonie ont des amplitudes positives et négatives égales. Par conséquent, il est souhaitable de polariser le codeur 400 au point milieu d'un palier de code. Il faut cependant noter qu'on peut décaler le point de pola- risation vers n'importe quelle position intermédiaire sur un palier de code en réglant simplement la valeur de la résis- tance 411, jusqu'à ce que le courant qui est issu du réseau en échelle double 110 génère la tension de décalage désirée entre les conducteurs 113 et 114. La figure 5 montre un exemple de réseau en échelle double qui génère des tensions de référence pour le codage d'un échantillon analogique avec la loi A. Le réseau en échelle double 110 comprend deux échelles R-2R, qu'on appelle échelle négative 501 et échelle positive 502, ainsi que cinq sources de courant commutables Cl à C16. Chaque source de courant reçoit la même tension de référence de ligne de base VREF' La tension différentielle, VO, qui appa- rait entre les conducteurs 113 et 114 est générée par l'action d'interrupteurs d'échelle Si à S7, d'interrupteurs de polarité S+ ou S- et de sources de, courant commutables Cl à C16. Le fonctionnement de ces interrupteurs est placé sous la commande de l'unité logique 403, par l'intermédiaire des lignes de commande 115 et de polarité 116. On notera à cet égard que tous les interrupteurs sont en réalité des dispositifs électroniques, bien qu'ils soient représentés sous la forme d'interrupteurs mécaniques sur la figure 5. Dans le codage avec la loi A, il y a un total de 13 segments ou 14 cordes du fait que le segment qui est à l'origine contient deux cordes colinéaires. Le premier segment comporte 32 paliers égaux au-dessus et audessous de l'origine. Chaque segment suivant comporte 16 paliers égaux et ils ont un niveau double de celui des paliers appartenant au segment précédent. Pour obtenir la caracté- ristique de codage nécessaire, le processus de codage est décomposé en deux séquences. Premièrement, on détermine la corde dans laquelle tombe le niveau de l'échantillon analo- gique. Secondement, on détermine le palier à l'intérieur dé la corde. On va considérer le chemin du courant dans le réseau en échelle double 110. Le courant qui circule dans l'échelle génère une tension différentielle, VO, entre les conducteurs de sortie 113 et 114. Le courant circule tout d'abord dans l'échelle en passant par l'interrupteur de polarité S+ ou S-, puis ensuite par une combinaison des sources de courant représentées. Un courant "I" passant par l'un ou l'autre des interrupteurs Si produit une tension de sortie différentielle "V" en sortie de l'échelle. Le même courant "I" passant par l'un ou l'autre des interrupteurs S2 produit une tension de sortie 2 "V". Le même courant "I" passant par l'un ou l'autre des interrupteurs S3 produit une tension de sortie 4 "V", etc. Ainsi, chaque interrupteur d'échelle double la tension de sortie produite par le même courant circulant dans l'interrupteur précédent. Un seul 249 1 275 interrupteur d'échelle peut être sélectionné à un instant donné. Les cinq sources de courant commutables Ci à C16 ont une pondération binaire et n'importe quelle combinaison des sources de courant peut être en fonction à un instant donné. Cependant, la source de courant C16 est toujours hors fonction lorsque le signal de sortie du codeur doit être compris dans la moitié inférieure du premier segment. La commutation de C16 pendant le premier segment seulement donne au codeur la possibilité de produire 32 paliers égaux dans le premier segment. Le codeur produit 16 paliers égaux pour chacun des six segments restants. Par conséquent, le fonctionnement de chaque échelle R-2R dans le réseau en échelle double 110 permet de produire un total de 128 ten- sions de précision entre les conducteurs 113 et 114. La figure 6 montre le diagramme d'étatsdes interrupteurs qui est utilisé pour la génération séquen- tielle des tensions de référence. Les décisions 2 à 5 déterminent la corde, tandis que les décisions 6 à 9 déterminent le palier à l'intérieur de la corde sélection- née. La séquence de codage pour déterminer les trois pre- miers bits est toujours la même. La séquence commence par la fermeture de l'interrupteur Si pour générer 0 volt entre les conducteurs 113 et 114. Par raison d'homogénéité, cet interrupteur est actionné dans l'échelle "positive" 502 en même temps que l'interrupteur de polarité S+. Le signal de sortie du comparateur pour cette première décision de polarité est "0" ou "1" et il est appliqué par l'unité logique 403 au circuit de mise à zéro 401. Une seconde décision de comparateur est ensuite prise en actionnant le circuit de polarisation à décalage d'un demi-palier 402, ainsi que l'interrupteur S1. Le second signal de sortie du comparateur est le bit de polarité qui est transmis sur la sortie 103 et qui est désigné par "P". Si le bit de polarité est "1", les manoeuvres suivantes des interrupteurs se poursuivront dansl'échelle "positive" 502. Cependant, si le bit de polarité est "0", les interrupteurs suivants seront actionnés dansl'échelle négative 501. Pour la troisième décision, l'interrupteur S4 est fermé et la source de cou- rant commutable C16 est mise en fonction. Les manoeuvres des interrupteurs d'échelle qui se produisent maintenant dépen- dent du signal de sortie du comparateur. Si le troisième signal de sortie du comparateur est "1", par exemple, l'interrupteur S4 est ouvert et l'interrupteur S6 est fermé. Si au contraire le troisième signal de sortie est "0", l'interrupteur S4 est ouvert et l'interrupteur S2 est fermé. On peut déterminer la séquence appropriée de manoeuvresdes interrupteurs en se référant à la figure 6 et en suivant le vecteur "1" ou "0" approprié qui part de la désignation d'interrupteur encerclée. Les désignations d'interrupteur portées dans chaque cercle indiquent les interrupteurs qui sont fermés. Une fois que la cinquième décision est prise, les derniers interrupteurs qui ont été positionnés sont maintenus sans changement de position pour la partie restan-- te du processus de codage. On a maintenant déterminé huit combinaisons possibles de quatre bits. Ces combinaisons sont indiquées sur la figure 6 à la suite de la cinquième déci- sion. On doit maintenant déterminer le palier de corde le plus proche du signal analogique. On détermine le palier de corde le plus proche par les décisions 6 à 9. Pour les décisions 6 à 9, on pro- duit les tensions de référence nécessaires en actionnant les sources de courant commutables Cl à C8 par la fermeture de leurs interrupteurs respectifs. La source de courant C8 est toujours sélectionnée au point de départ. Les sources de courant suivantes qui sont sélectionnées sont détermi- nées par le signal de sortie immédiatement précédent du comparateur. Après la neuvième décision, on a déterminé le palier de corde le plus proche du signal analogique. Ce palier est représenté par une série de quatre chiffres binaires et il est- transmis sur la sortie 103 à la suite des chiffres provenant des décisions 2 à 5. La figure 7 montre un schéma de l'unité logique - 403. L'unité logique 403 est identique à l'unité logique 112 à l'exception de l'adjonction d'une bascule Fl, d'une bas- cule de type RS, 711 et d'un accès sur le démultiplexeur 249 12 75 702. Les chiffres binaires que génère le comparateur 109 sont appliqués à l'unité logique 403 par le conducteur 111. Le conducteur 111 est connecté aux entrées D des bascules Fl à F8, qui sont des bascules à déclenchement sur les fronts négatifs, et à une entrée de la porte ET 710. Le démultiplexeur 702, connecté à l'horloge d'écriture 701, distribue des impulsions d'horloge d'écriture successives sur les accès 1 à 9. Les entrées d'horloge CLK des bascules Fl à F8 sont respectivement connectées aux accès 1 à 8. L'accès 9 est directement connecté au conducteur de restau- ration R de la bascule RS 711 et à l'unité de commande d'interrupteurs 715. Au moment de la transition négative des impulsions d'horloge provenant des accès 1 à 8, les chiffres binaires générés par les huit premières décisions du comparateur sont respectivement chargés dans les bascules Fi à F8 et ils apparaissent sur les sorties Q. La neuvième * décision du comparateur n'est pas enregistrée dans une bas- cule mais est directement transmise sur une première entrée de la porte ET 710. Les sorties Q des bascules F2 à F8 sont respecti- vement connectées à une première entrée de portes ET 703 à 709. On notera que la sortie Q de la bascule Fl n'est pas connectée à une porte ET et sonsignal n'apparaît donc pas sur la sortie 103. La bascule Fi enregistre la première décision du comparateur au cours de chaque codage d'un échantillon analogique et elle est connectée par le conduc- teur 404 au circuit de mise à zéro 401. 'L'horloge de lectu- re 713 présente un retard de phase sur l'horloge d'écriture 701. Le démultiplexeur 712 est connecté à l'horloge de lecture 713 pour distribuer des impulsions d'horloge de lecture successives sur les conducteurs 1 à 8. Ces impul- sions d'horloge sont appliquées séquentiellement à la secon- de entrée des portes ET 703 à 710, afin de transmettre vers la porte OU 714 les chiffres binaires provenant des déci- sions 2 à 9 du comparateur. Chaque fois qu'un chiffre binai- re apparaît sur une entrée de la porte OU 714, il est trans- mis à la sortie 103. La bascule RS 711 commande le fonctionnement du circuit de décalage d'un demi-palier 402. L'entrée de posi- tionnement S et la sortie "1" de la bascule 711 sont respec- tivement connectées à l'accès 1 du démultiplexeur 702 et au circuit de décalage d'un demi-palier 402. Le conducteur de restauration R est connecté à l'accès 9 du démultiplexeur 702. Par conséquent, le circuit de décalage d'un demi- palier 402 est mis en fonction par l'apparition de l'impul- sion d'horloge d'écriture sur l'accès 2 et il est mis hors fonction après l'impulsion d'horloge d'écriture sur l'accès 9. L'unité de commande d'interrupteurs 715 reçoit les signaux des sorties Q des bascules F3 à F8 afin d'actionner les interrupteurs d'échelle et de source de courant, dans le réseau en échelle double 110, conformément au diagramme d'étatsdes interrupteurs de la figure 6. Les impulsions d'horloge présentes sur l'accès 9 du démulti- plexeur 702 sont également appliquées à l'unité de commande d'interrupteurs 715 pour initialiser ses circuits logiques une fois que la neuvième décision du comparateur a été prise. Cette initialisation ferme les interrupteurs d'échelle Si et l'interrupteur de polarité S+ et ouvre tous les autres interrupteurs d'échelle et de source de courant. La ligne de commande 115 transmet au réseau en échelle double 110 les signaux que génère l'unité de commande d'interrupteurs 715. La commande des interrupteurs de polarité S+ et S- dans le réseau en échelle double 110 est assurée par les inverseurs 716, 717 et la porte ET 718. La porte ET 718 est ouverte en l'absence d'un signal d'horloge sur la bascule F2. Lorsque la porte 718 est ouverte, elle trans- met à l'interrupteur S+ le signal de la sortie Q de la bascule F2, qui constitue la seconde décision de polarité. L'inverseur 717 inverse le signal de sortie de la porte ET 718 et le transmet à l'interrupteur de polarité S-. Un "1" et un "0" appliqués aux interrupteurs de polarité S+ et S- les maintiennent respectivement dans une position fermée et une position ouverte. On notera bien entendu que l'utilisation de 249 1 275 l'invention dans un système de transmission numérique ne nécessite aucune modification du matériel existant pour le décodage dans le terminal récepteur. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. 249 1275 REVENDICATIONS 1. Codeur analogique-numérique caractérisé en ce qu'il présente une caractéristique de codage qui coupe l'axe des ordonnées comme l'axe des abscisses à des valeurs différentes de zéro. 2. Codeur à approximations successives (400) polarisé à mi-hauteur d'une branche verticale, destiné à convertir un échantillon de signal analogique en un mot de code MIC à plusieurs bits, comprenant un comparateur (109) destiné à comparer séquentiellement l'échantillon de signal analogique avec une série de signaux de référence et à générer un signal de sortie à partir de chaque comparaison, la première comparaison étant une décision de polarité, des moyens de génération de signaux de référence (110) destinés à produire la série de signaux de référence, et des moyens logiques (715) qui réagissent au signal de sortie du compa- rateur en commandant l'application séquentielle des signaux de référence au comparateur et-en convertissant le signal de sortie du comparateur en un bit du mot de code MIC, caractérisé en ce qu'il comporte des moyens de réaction (401) destinés à recevoir la décision de polarité provenant du comparateur et à générer à partir d'elle un signal destiné à réduire pratiquement à zéro toute composante con- tinue dans le signal d'échantillon analogique, des seconds moyens de génération de signaux de référence (402,-110) destinés à produire un signal de référence de décalage différent de zéro correspondant à une position intermédiai- re prédéterminée entre deux frontières de quantification, et des moyens de commande (701, 702, 711, Fi) destinés à appliquer le signal de référence de décalage au compara- teur, immédiatement après la décision de polarité, pour générer une seconde décision de polarité à partir du signal de sortie du comparateur, ce signal de référence de décala- ge étant appliqué avec la série de signaux de référence jusqu'à ce que l'échantillon de signal analogique soit codé, ces moyens de commande empêchant également les moyens logiques de convertir la décision de polarité en un bit du - mot de code MIC et la remplaçant par la seconde décision de polarité. 3. Codeur selon la revendication 2, caractérisé en ce que le signal de référence de décalage différent de zéro correspond au point milieu entre deux frontières de quantification. 4. Codeur selon la revendication 2, caractérisé en ce que le signal de référence de décalage différent de zéro correspond au point milieu du premier palier de code positif immédiatement adjacent à l'origine. 5. Codeur selon la revendication 3, caractérisé en ce que le signal de référence de décalage différent' de zéro correspond pratiquement au point milieu du premier palier de code négatif immédiatement adjacent à l'origine. 6. Codeur selon la revendication 4, caractérisé en ce que l'échantillon de signal analogique est un échan- tillon en modulation d'impulsions en amplitude. 7. Codeur selon la revendication 5, caractérisé en ce que l'échantillon de signal analogique est un échan- tillon en modulation d'impulsions en amplitude. 8. Codeur selon l'une quelconque des revendica- t.ions 6 ou 7, caractérisé en ce que la conversion d'un signal en modulation d'impulsions en amplitude s'effectue conformément à une caractéristique de codage à loi A. 9. Procédé de réduction du bruit de la voie au repos et de la diaphonie dans le codage d'un échantillon de signal analogique en un mot de code MIC à plusieurs bits, conformément à une caractéristique de codage polari- sée à mi-hauteur d'une branche verticale, ayant plusieurs paliers de code disposés entre des frontières de quantifi- cation, ce procédé comprenant les opérations consistant à comparer l'échantillon de signal analogique à un premier signal de référence et à générer un premier chiffre binai- re du mot de code MIC à plusieurs bits qui représente la polarité du signal analogique, à comparer l'échantillon de signal analogique à une série de signaux de référence (110) et à générer une série de chiffres binaires du mot de code MIC à plusieurs bits qui représentent le palier de code qui correspond le plus étroitement à l'amplitude de l'échantillon de signal analogique, caractérisé en ce que on applique le premier chiffre binaire à un circuit de réaction (401) pour réduire pratiquement à zéro toute com- posante continue dans l'échantillon de signal analogique on génère un signal de référence de décalage différent de zéro (402, 110) correspondant à une position intermédiaire prédéterminée sur un palier de code; on compare (711) le signal analogique avec le signal de référence de décalage différent de zéro et on génère à partir de cette comparai- son un second chiffre binaire, après la comparaison utili- sant le premier signal de référence et avant les comparai- sons utilisant la série de signaux de référence; on applique (711) le signal de référence différent de zéro à la série de signaux de référence pendant la génération de la série de chiffres binaires; et on remplace le premier -chiffre binaire par le second chiffre binaire dans le mot de code MIC à plusieurs bits. 10. Procédé selon la revendication 9, caractérisé en ce que le signal de référence différent de zéro corres- pond au point milieu d'un palier de code. 11. Procédé=_selon la revendication 10, caractéri- sé en ce que le signal de référence différent de zéro correspond au point milieu du premier palier de code posi- tif immédiatement adjacent à l'origine. 12. Procédé selon la revendication 10, caractéri- sé en ce que le signal de référence différent de zéro correspond au point milieu du premier palier de code néga- tif immédiatement adjacent à l'origine. 13. Procédé selon la revendication 11, caractéri- sé en ce que l'échantillon de signal analogique est un échantillon en modulation d'impulsions en amplitude. 14. Procédé selon la revendication 12, caractéri- sé en ce que l'échantillon de signal analogique est un échantillon en modulation d'impulsions en amplitude. 15. Procédé selon l'une quelconque des revendica- tions 13 ou 14, caractérisé en ce que la caractéristique de codage polarisée à mi-hauteur d'une branche verticale est une caractéristique correspondant à la loi A.