FR 2498031 A1 19820716 FR 8100570 A 19810114 Convertisseur de p-codes en grandeur analopigue. La présente invention concerne le matériel électronique de calcul et de mesure et plus particulièrement les convertisseurs de p-codes en grandeur analogique. On désigne, dans ce texte, par p-codes, les p-codes Fibonacci et les codes de p-proportion "d'or", comme précisé ci-après. L'invention peut être utilisée particulièrement dans les dispositifs de mesure numérique, par exemple pour la mesure de grandeurs électriques. Elle est en outre utilisable en automatique et en télémécanique pour transformer les signaux de sortie d'un organe de commande en actions de commande à appliquer aux organes d'exécution ; elle est applicable également dans le domaine de la radiodétection et dans des appareils à rayons cathodiques pour commander le balayage du faisceau cathodique. Tout convertisseur numérique analogique doit etre soumis à un contrôle métrologique, car on doit s'assurer que ses caractéristiques métrologiques correspondent aux valeurs de consigne. Pour effectuer un tel contrôle, on doit disposer d'un jeu étendu d'étalons dont la réalisation technique est relativement compliquée. D'autre part, le processus lui-même de contrôle métrologique demande un temps considérable. On connatt par exemple un convertisseur de p-codes en grandeur analogique qui comporte des éléments de commutation en nombre égal à celui des bits du code. La sortie de chacun des éléments de commutation est reliée à l'entrée correspondante d'un additionneur de grandeurs analogiques étalons (de référence), celles-ci étant proportionnelles aux poids des bits de codes. Le convertisseur connu a pour entrée celles des éléments de commutation, sa sortie étant celle de l'additionneur des grandeurs de référence. Le convertisseur connu fonctionne comme suit. On applique, aux entrées des éléments de commutation, les signaux correspondant aux bits du code à traduire. A leur tour, les éléments de commutation, dont les entrées ont reçu les signaux correspondant aux unités dans le code à traduire, mettent en jeu les grandeurs de référence correspondantes, dont la somme représente une grandeur analogique de sortie. Le contrôle métrologique d'un tel convertisseur revêt un caractère compliqué. Pour réaliser ce controle, on doit avoir un grand nombre de grandeurs de référence, difficiles à réaliser au point de vue technique. D'autre part, le convert isseur connu a une fiabilité réduite, car, en cas de défaillance métrologique, ne serait-ce que d'un seul bit, il ne satisfait plus aux caractéristiques métrologiques requises (précision de la conversion, linéarité de la caractéristique de sortie, etc.). L'invention vise à réaliser un convertisseur de p-cod-es en grandeur analogique qui, grâce à l'exploita- tion du caractère non-uniforme de la notation codée d'un meme nombre, permette de simplifier le contrôle métrologique et d'accrottre la fiabilité. Le problème posé est résolu à l'aide d'un convertisseur de p-codes en grandeur analogique, comportant des éléments de commutation en nombre égal à celui des bits d'un code, la sortie de chacun desdits éléments de commutation étant couplée à ltentrée correspondante d'un additionneur de grandeur analogiques de référence, proportionnelles au poids des bits de code1 la sortie dudit additionneur étant aussi celle du convertisseur et la sortie multiple dudit additionneur étant reliée à la première entrée multiple des éléments de commutation, ledit convertisseur étant caractérisé, selon l'invention, en ce qu'il est doté d'une unité de développement de code, dont la première entrée multiple sert d'entrée multiple au convertisseur et dont la sortie multiple est couplée à la seconde entrée multiple des éléments de commutation, la seconde entrée multiple de l'unité de développement deode étant connectée à la seconde sortie multiple d'un organe de stockage de numéros des bits défaillants, la première sortie multiple dudit organe étant couplée à l'entrée multiple d'une unité de commande et à la première entrée multiple d'un organe de détermination du type de développement, la seconde entrée multiple de ce dernier étant connectée à la sortie multiple de l'unité de développement de code, la sortie de l'organe de détermination du type de développement étant connectée à la première entrée de l'unité de commande munie d'une entrée de commande et ayant sa première sortie couplée à l'entrée de commande de l'unité de développement de code, sa deuxième sortie couplée à l'entrée de commande de l'organe de stockage des numéros des bits défaillants et sa troisième sortie couplée à l'entrée de commande d'une unité de séparation de la différence des niveaux du signal de sortie, l'entrée de cette dernière étant reliée à la sortie de l'additionneur et la sortie couplée à l'entrée de l'organe de stockage des numéros des bits défaillants et à la seconde entrée de l'unité de commande. Un tel mode de réalisation du convertisseur selon l'invention permet de simplifier son contrôle métrologique et d'accroStre sa fiabilité. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre et en se référant aux dessins annexés sur lesquels - la figure 1 représente le schéma synoptique général du convertisseur de p-codes en grandeur analogique selon l'invention - la figure 2 représente un exemple de réalisation de l'organe de détermination du type de développement, selon l'invention. Le convertisseur de p-codes en grandeurs analogiques contient des éléments de commutation 1 en nombre égal à celui des bits de code. La sortie de chacun des éléments 1 est reliée à l'entrée correspondante d'un additionneur 2 de grandeurs de référence proportionnelles aux poids des bits du p-code. L'additionneur 2 peut être réalisé par exemple sous forme de sources de courants pondérés. Une sortie 3 de l'additionneur 2 sert de sortie au convertisseur selon l'invention, tandis qu'une sortie multiple 4 dudit additionneur 2 est couplée à une première entrée multiple des éléments 1. Selon l'invention, le convertisseur est muni d'une unité 5 de développement de code, d'une unité 6 de séparation de la différence des niveaux du signal de sortie de l'additionneur 2, d'un organe 7 de stockage des numéros des bits défaillants, d'un organe 8 de détermination du type de développement et d'une unité de commande 9. L'unité 5 de développement de code est destinéeau stockage et au développement des codes d'entrée au régime de conversion directe ainsi qu'au stockage et au développement des codes correspondants aux poids des bits à contrôler au régime de contrôle métrologique. Selon le mode préféré de réalisation, l'unité 5 est un dispositif de réduction de p-codes Fibonacci à la forme minimale (voir brevet britannique n" 1 543 302). Une première entrée multiple 10 de l'unité 5 sert d'entrée multiple au convertisseur selon l'invention. Une seconde entrée multiple Il de l'unité 5 est connectée à la seconde sortie multiple de l'organe 7. Selon un mode d'exécution, l'organe 7 est un registre assurant le stockage des numéros des bits défaillants. Il convient de noter que la défaillance d'un bit peut être de deux sortes. Premièrement, lorsque la grandeur de référence ne peut pas être utilisée complètement pour former la grandeur analogique de sortie, il y a défaillance du type de "non mise en jeu" (défaillance cataleptique). Deuxièmement, lorsque la grandeur de référence qui forme le signal analogique de sortie n'est pas proportionnelle au poids du bit de code, il y a défaillance du type de "déréglage" (défaillance paramétrique). La première sortie multiple de l'organe 7 est connectée à une entrée multiple 12 de l'unité 9 et à une première entrée multiple 13 de l'organe 8, une seconde entrée multiple 14 de cet organe étant couplée à la sortie multiple de l'unité 5, celle-ci étant en outre reliée à une seconde entrée multiple 15 des éléments 1. La sortie de l'organe 8 est connectée à une première entrée 16 de l'unité 9. L'unité 9 possède en outre une entrée de commande 17 à laquelle un organe de commande extérieur (non représenté) envoie des signaux de changement du régime du travail du convertisseur, objet de l'invention. La première sortie de l'unité 9 est couplée à une entrée de commande 18 de l'unité 5, sa seconde sortie est connectée à une entrée de commande 19 de l'organe 7, sa troisième sortie est couplée à une entrée de commande 20 de l'unité 6, cette dernière ayant son entrée réunie à la sortie 3 et sa sortie reliée à une entrée 21 de l'organe 7 et à une seconde entrée 22 de l'unité 9. De cette manière, l'unité de commande 9 dont les entrées sont attaquées par des signaux de changement du régime du travail du convertisseur et par des signaux annonçant la présence de bits défaillants au régime de conversion directe, de même qu'au régime de contrôle métrologique, permet d'obtenir l'interaction voulue des unités 5, 6 et 7 au régime désiré de travail. L'unité 6, dont le signal de sortie annonce la présence de bits défaillants, peut être constituée par un amplificateur différentiel. L'organe 8, qui permet de déterminer le type de développement réalisé par l'unité 5 sur un signal venant de l'organe 7, peut avoir la forme d'un circuit logique combinatoire, par exemple pareil à celui représenté à la figure 2. A titre d'exemple, l'organe 8 comprend des circuits logiques "ET" 23 en nombre égal à celui des bits de code ("n"), une sortie 24 de chacun des circuits 23 étant couplée à l'entrée correspondante d'un circuit "OU" 25 dont la sortie est celle de l'organe b. Les premières entrées des circuits 23 conctLtuent la première entrée muitiple 13 de l'organe 8, tandis que les secondes entrées constituent la seconde entrée multiple 14 dudit organe 8. Le convertisseur, objet de l'invention, fonctionne à deux régimes, à savoir : le régime de contrôle métrologique et le régime de conversion directe du p-code en grandeur analogique, le premier devant précéder le second et le changement de régime s'opérant sur l'instruction appliquée à l'entrée de commande 16. Comme on l'a déjà dit, on entend par p-codes les p-codes Fibonacci et les codes de p-proportion "d'or". On appelle p-code Fibonacci la notation de tout nombre naturel N sous forme de pour : ai # Lfp(i) - poids de l'i-ème bit ou l'i-ème p-nombre Fibonacci à calculer comme suit ## (#) O avec i O (2) On appelle code de p-proportion "d'or" la notation de tout nombre réel D sous forme de pour ai # {0,1} &alpha;pi - poids de e'i-ème bit &alpha;pi = &alpha;pi-1 + &alpha;pi-p-1 a p se présente en relation suivante &alpha;@i = &alpha;@i-1 + &alpha;;@i-p-1 (4) p p p Il existe beaucoup de notations d'un même nombre sous forme (1) et (3), parmi lesquelles il yen aune dans laquelle, à droite de chaque unité, on a au moins p zéros.Une telle forme de notation s'appelle minimale. Le passage de la forme minimale à toute autre forme de représentation du p-code est effectué en accomplissant l'opération de développement du code basée sur les relations (2) et (4). L'opération de développement consiste à remplacer l'unité de l'i-ème bit par les unités dans les bits (i-1) et (i-p-1) si ces derniers contiennent des zéros. L'opération en question a ceci de particulier qu'elle ne modifie pas la valeur du nombre présenté par le code mais seulement la forme du code.L'opération d'analyse est désignée : / Le contrôle métrologique du convertisseur de p-codes en grandeur analogique est effectué en se basant sur la vérification des rapports principaux entre les poids des bits de ce convertisseur qui seront les suivants par exemple pour pli : x3 - x1-1 + x1-2 (5) pour x' - bit supplémentaire égal en poids au bit o inférieur. x1 = x1-1 + x1-3 + x1-4 (7) En vertu des relations (5, 6, 7) on fait subir aux bits du convertisseur selon l'invention les opérations de développement respectivement des types I, II et III consistant à remplacer l'unité du l-ème bit par les unités dans les bits de la partie droite des égalités (5), (6), (7). Dans le cas où p=1, le contrôle métrologique se fait comme suit. Sur ordre de l'unité de commande 9 une unité est inscrite au bit supérieur de l'unité de développement de code 5. Un signal venant de l'unité 9 déclenche l'opéra- tion de développement du type I à faire subir à cette unité. Au cas où il y aurait des bits défaillants, la relation (5) pour ces bits n'est pas remplie et l'unité 6 produit un signal qui est envoyé à l'organe 7 et à l'unité 9. L'unité 7 inscrit chaque fois les unités aux deux bits supérieurs qui participent au développement durant lequel a eu lieu la mise en Jeu de l'unité 6 de séparation de la différence des niveaux des signaux de sortie du convertisseur. Après chaque cas de fonctionnement déclenché par le signal provenant de l'unité 9, l'unité 6 est remise à sa position de départ.- Si, au cours de l'exécution du développement, l'unité 6 n'a pas fonctionné une seule fois, l'unité de commande 9, se basant sur les signaux arrivant à l'entrée 12, produit un signal annonçant la fin du contrôle métrologique. Le développement du type I terminé, l'unité 9 délivre un signal en réponse duquel l'organe 7 transfère à l'unité 5 l'inscription de l'unité au k-ème bit, à savoir le bit inférieur des bits supposés défaillants. Sur l'ordre fourni par l'unité 9, on fait subir à cette unité l'opération de développement du type I. S'il y a une réponse de l'unité 6, l'organe 7 enregistre le numéro de ce bit comme un cas de défaillance sous forme de l'unité au k-ème bit. L'unité 5 inscrit l'unité au (k+1)-ème bit et l'organe 8 délivre un signal qui autorise le développement du type II. Si, au cours du développement de la k-ème unité, l'unité 6 n'a pas répondu, l'organe 7 n'enregistre pas le numéro de ce bit. Ensuite, sur ordre de l'unité 9, il se produit le développement de l'unité inscrite au (k+1)-ème bit de l'unité 5. Le type du développement à entreprendre est déterminé par l'organe 8. Si, au cours du développement de l'unité inscrite au (k+1)ème bit de l'unité 5, l'unité 6 a répondu, le numéro de ce bit est enregistré par l'organe 7 en tant que numéro du bit défaillant. Le choix du type de développement que l'organe 8 de détermination du type de développement réalise tout au long du contrôle métrologique est déterminé par l'état de l'organe 7. Le contrôle métrologique des bits supposés défaillants qui restent se fait de manière analogue. Le contrôle du convertisseur proposé se fait avec la "précision" de un bit si chaque groupe constitué de m(1 / m \ Ci-après est donné un exemple de contrôle métrologique du convertisseur propose à sept bits, les poids des bits étant proportionnels à p=1 (nombre Fibonacci), avec les premier et quatrième bits défaillants (voir tableau 1). T a b l e a u 1 Etat de l'organe 7 Etat de l'organe 7 Signal Signal Etat de Type de fin de fin numéros des bits l'unité d'ana- numéros des bits de dé- de Temps 1 2 3 4 5 6 7 étalon 6 lyse 1 2 3 4 5 6 7 poids des bits velop- contrô13 8 5 3 2 1 1 1 pement le 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 2 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 3 0 1 1 0 0 0 0 0 I 0 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 4 0 1 0 1 1 0 0 0 I 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 0 5 0 1 0 1 0 1 1 0 I 0 1 0 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 6 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 7 0 0 0 1 0 0 0 0 I 0 0 0 0 1 1 0 0 1 1 1 1 1 0 0 0 1 0 8 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 9 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 II 0 0 0 0 1 1 1 1 0 1 1 0 1 0 0 0 1 0 10 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 11 0 1 0 0 0 0 0 0 III 0 0 1 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 12 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 13 1 0 0 0 0 0 0 0 I 0 1 1 0 0 0 0 0 1 1 0 0 1 0 0 0 1 0 14 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 Le contrôle métrologique d'un tel convertisseur se fait avec la "précision" de un bit. Le convertisseur selon l'invention mis au régime de conversion directe du p-code en grandeur analogique fonctionne comme suit. L'unité de commande 9 interdit le fonctionnement de l'unité 6 et autorise le travail de l'organe 7, de l'organe 8 et de l'unité 5. Le convertisseur n'ayant pas de bits défaillants, l'unité 9 interdit l'opération de développement dans l'unité 5 ce qui fait que le code numérique de départ, consigné sous la forme minimale, une fois appliqué à l'entrée 10, est traduit en équivalent analogique par une méthode connue. Si le contrôle métrologique a révélé des bits défaillants, l'organe 7 envoie des signaux à l'organe 8, ce dernier formant un signal qui autorise le développ- ment des unités du code de départ dans les bits dont les numéros coïncident avec ceux des bits défaillants enregistrés dans l'organe 7. Le convertisseur selon l'invention réalise une conversion correcte d'une grandeur numérique en équivalent analogique si chaque groupe constitué de m(1 ( m ( p) bits défaillants qui se succèdent est suivi d'au moins m+1 bits inférieurs en bon état ou bien s'il n'y a pas plus d'un seul groupe constitué de m(m=p) rangs défaillants. Dans le cas général, la condition suivante est à satisfaire 5n sn X Sp pour 5n - somme de tous les poids du convertisseur à n bits n - somme de tous les poids de la combinaison de code maximale S - somme des poids de tous les bits défaillants. p Le tableau 2 ci-après donne un exemple de conversion du code de départ p=1 Fibonacci en équivalent analogique à l'aide d'un convertisseur à huit bits, avec le 1-er bit défaillant. Tableau 2 Code de départ ~~ Equivalent Etat de Signal Numéros des bits ~~ analogique l'unité 6 de fin 1 2 3 4 5 6 7 8 du code de Numéros Poids desbits ~ ~ départ des bits ~~ analyse 21 13 8 5 3 2 1 1 1 2 3 4 5 6 7 1 0 1 0 1 0 1 0 33 1 0 0 0 0 0 0 0 c 1 0 1 0 1 0 0 1 33 1 0 0 0 0 0 0 0 f 1 0 1 0 O 1 1 1 33 1 0 0 0 0 0 0 0 1 0 O 1 i 1 1 1 33 1 0 0 0 0 0 O 0 ~t t O 1 1 1 1 1 1 1 33 1 0 0 0 0 0 0 1 Dans un tel convertisseur, la défaillance d'un bit n'affecte pas la conversion correcte du code de départ en équivalent analogique. Le fait d'introduire de nouvelles unités et liaisons accroît le pouvoir discriminateur du contrôle métrologique à un bit près, sans parler de l'augmentation de la fiabilité qui consiste en conversion correcte du code de départ en équivalent analogique en cas de défaillance (du type "non-mise en jeu") de pas plus de q bits.. On y parvient en substituant à la combinaison codée minimale de départ une combinaison équivalente au moyen de dcviloppements. La combinaison codée équivalente ne contient pas d'unités dans les bits défaillants, ce qui permet d'obtenir une grandeur analogique correcte à partir du code de départ. Cette dernière circonstance permet d'accrottre le pourcentage de production dans la fabrication en série d'appareils convertisseurs numériquesfanalogiques sous forme de grands circuits intégrés en faisant figurer dans la quantité des produits finis les convertisseurs n'ayant pas plus de q bits défaillants. Le convertisseur qui vient d'être décrit peut être utilisé en particulier pour les dispositifs de mesure numérique. Il est, d'autre part, applicable en automatique et en télémécanique pour transformer les signaux délivrés par des organes de commande en actions de commande à appliquer aux organes asservis, ainsi que dans la radiodétection pour commander le balayage du faisceau électronique. Bien entendu, l'invention n'est nullement limitée aux modes de réalisation décrits et représentés qui n'ont été donnés qu'à titre d'exemple. En particulier, elle comprend tous les moyens constituant des équivalents techniques des moyens décrits, ainsi que leurs combinaisons, si celles-ci sont exécutées suivant son esprit et mises en oeuvre dans le cadre de la revendication ci-après. REVENDICATION Convertisseur de p-codes en grandeur analogique, comportant des éléments de commutation en nombre égal à celui des bits de code, la sortie de chacun desdits élément éléments couplée à l'entrée correspondante d'un additionneur de grandeurs analogiques de référence, proportionnelles aux poids des bits de code, la sortie dudit additionneur étant aussi celle du convertisseur et la sortie multiple dudit additionneur étant reliée à la première entrée multiple desdits éléments de commutation, caractérisé en ce qu'il est doté d'une unité de développement de code, dont la première entrée multiple sert d'entrée multiple audit convertisseur et dont la sortie multiple est couplée à la seconde entrée multiple des éléments de commutation, la seconde entrée multiple de l'unité de développement code étant connectée à la seconde sortie multiple d'un organe de stockage des numéros des bits défaillants, la première sortie multiple dudit organe étant couplée à l'entrée multiple d'une unité de commande et à la première entrée multiple d'un organe de détermination du type de développement, la seconde entrée multiple de ce dernier étant connectée à la sortie multiple de l'unité de développement de code, la sortie de l'organe de détermination du type de développement étant connectée à la première entrée de l'unité de commande munie d'une entrée de commande et ayant sa première sortie couplée à l'entrée de commande de l'unité de développement de code, sa deuxième sortie couplée à l'entrée de commande de l'organe de stockage des numéros des bits défaillants et sa troisième sortie couplée à l'entrée de commande d'une unité de séparation de la différence des niveaux du signal de sortie, l'entrée de cette dernière étant reliée à la sortie de l'additionneur et la sortie couplée à l'entrée de l'organe de stockage des numéros des bits défaillants et à la seconde entrée de l'unité de commande.