FR 2487506 A1 19820129 FR 8114560 A 19810727 L'invention concerne un système permettant de contrô- ler la position angulaire d'un dispositif au moyen de pistes de code concentriques qui sont détectées électro-optiquement et décodées électroniquement. La figure 1 représente un système codeur optique ty- pique. Un disque de code 20 est monté sur un arbre de codeur 22 dont il s'agit de contrôler la position angulaire. Le dis- que est généralement en verre et une série de pistes de code annulaires concentriques y sont tracées. Chaque piste com- prend des segments transparents et opaques alternés définis- sant des parties égales autour de l'arbre 22. Le nombre de cy- cles de code par piste peut varier d'un seul sur la piste la plus grossière 23 à plusieurs milliers de cycles sur la piste fine extérieure 25. La position angulaire effective du disque de code peut être déterminée d'après les états binaires ins- tantanés de plusieurs pistes de code. Sur la figure 1, le système de lecture de code optique est représenté pour la piste fine, étant entendu que chaque pswe _st lue de façca similaire. La piste est éclairée par une diode à émission de lumière (LED) 26. Les segments trans- parents et opaques de la piste, ainsi éclairés, sont vus par des photodétecteurs 28 à travers des fentes optiques de préci- sion 30. La sortie instantanée des photodétecteurs dépend du fait que des segments transparents ou des segments opaques soient alignés sur les photodétecteurs et les fentes associées. Les détecteurs associés à des pistes autres que la plus fine fournissent des sorties d'onde carrée à mesure que le disque tourne et les sorties provenant de plusieurs pistes représen- tent ensemble un code binaire. Les segments de la piste fine sont si peu espacés qu'ils forment un réseau de diffraction qui fait en sorte que les pho- todétecteurs donnent des sorties sinusoïdales de haute fidéli- té à mesure que le disque de code tourne. Les sorties sinusol- dales provenant de la piste fine sont traitées dans un circuit multiplicateur de code de manière à fournir une indication de position à résolution élevée. Cette résolution ne serait pas possible avec une simple lecture binaire de la piste fine 25. A cet effet, Sidney Wingate a démontré que deux ondes carrées de même fréquence spatiale mais déphasées peuvent être combi- nées logiquement, par exemple dans une porte OU exclusif, pour donner une nouvelle onde carrée ayant deux fois la fréquence d'entrée. Si l'on combine alors logiquement ce signal ayant deux fois la fréquence avec un signal similaire mais déphasé, on peut obtenir un signal ayant quatre fois la fréquence spa- tiale des signaux primitifs. On obtient le déphasage multiple nécessaire dans un tel procédé et additionnant et en pondérant des signaux de sinus et de cosinus. On convertit alors en on- des carrées les sinusoides déphasées obtenues, pour la combi- naison logique mentionnée plus haut. Voir les brevets US 3 310 798 et 3 312 828. La fonction d'un circuit multiplicateur X32 classique est illustrée par les figures 2 et 3. Un cycle de la piste fi- ne est indiqué en haut de la figure 2 et les deux sorties si- nusoidales tirées de cette piste de code, portées en fonction de l'angle du disque de code, sont indiquées juste en dessous de la piste. Le bit le plus significatif tiré de la piste fi- ne, le bit X2, est tiré directement de l'onde sinusoïdale, par équarrissage de cette onde. L'indication X2 est basée sur deux transitions conduisant à ce bit pour chaque cycle de code de la piste fine. Des bits supplémentaires à tirer de la piste fine en vue d'une résolution accrue sont les bits X4, X8, X16 et X32 indiqués en bas de la figure. On peut voir que les cinq bits tirés de la piste fine forment un code binaire naturel qui compte de zéro à 31, un cycle de code comportant 32 tran- sitions. Pour former les bits les moins significatifs tirés de la piste fine, on synthétise une famille de formes d'onde com- me le montre la figure 2. Cette famille de formes d'onde com- prend l'onde sinuso!dale et la phase de l'onde sinusoïdale, décalées successivement de 11 1/40. Ces formes d'onde sont synthétisées dans des circuits parallèles de la façon indiquée par la figure 3. On forme chaque forme d'onde en pondérant convenablement les signaux de sinus et de cosinus et en les 2487504f additionnant. Le vecteur résultat est une sinusoïde de m9me amplitude et de même fréquence que les sinusoïdes primitives mais déphasée relativement au sinus dans les mesures indiquées. Pour un multiplicateur X16, il faudrait seulement deux fois moins de sinuso!des et on les augmenterait d'angles de 22 1/20. De façon similaire, un multiplicateur X64 nécessiterait deux fois plus de sinusoïdes, accrues de 5 5/80. La famille de sinusoïdes est équarrie dans des circuits parallèles pour donner les ondes carrées indiquées en dessous de la forme d'onde X2. Puis, pour obtenir chacun des bits moins significatifs, on combine dans un circuit logique OU exclusif des ondes carrées choisies parmi celles-ci. Par exem- ple, l'onde de sinus équarrie et l'onde de cosinus équarrie sont appliquées à une porte OU exclusif pour obtenir le bit X4. On utilise alors le bit X4 pour obtenir le bit X8 en l'ap- pliquant à une porte OU exclusif en même temps qu'un signal X4 déphasé de 450. Ce dernier signal est à son tour tiré des signaux de 450 et de 135 appliqués à une porte OU exclusif. Pour obtenir le bit X16 de la même façon, il faut deux fois plus de circuits en parallèle pour former des ondes carrées déphasées et pour combiner celles-ci au bit immédiatement plus significatif. A chaque bit supplémentaire tiré de la piste fine, le nombre de circuits de pondération, d'addition et dté- quarrissage nécessaires est doublé. Un but de l'invention est de réduire notablement le nombre de circuits de pondération et d'addition en parallèle qui sont nécessaires pour synthétiser de multiples bits en partant d'une piste fine. Les pistes de code autres que la piste fine sont appe- lées bits de comptage de cycles. Ensemble, ces bits détermi- nent l'adresse absolue du cycle de piste fine o le disque est positionné. Dans un type de système, chacune de ces pis- tes donne une sortie binaire naturelle directe. La fréquence spatiale des pistes diminue vers le centre du disque pour arriver à un code d'un seul cycle par tour à la Piste la plus intérieure. Chaque signal provenant d'une piste binaire na- turel doit être synchronisé avec la piste précédente. A cet 24875O6 effet, les systèmes classiques utilisent deux détecteurs pour chaque piste binaire naturelle, un détecteur d'avance et un détecteur de retard. Il est garanti que les signaux venant de ces détecteurs soient en avance ou en retard sur des transi- tions du bit immédiatement moins significatif comme le montre la figure 4. Selon la valeur du bit précédent, on utilise soit le signal du détecteur d'avance soit celui du détecteur de re- tard pour former le bit immédiatement moins significatif. Plus précisément, si le bit d'ordre inférieur est un uzéro" logi- que, le système choisit le signal d'avance et si le bit d'or- dre inférieur est un "un" logique, le système choisit le si- gnal de retard. Le résultat est le bit binaire naturel synchro- nisé indiqué en bas de la figure 4. Une variante du système d'exploration en V décrit ci- dessus est le système d'exploration en U. Dans ce système, on peut éliminer une piste et on peut tirer des pistes précéden- te et suivante le bit correspondant. Dans ce cas, il faut qua- tre détecteurs, deux avances et deux retards, sur la piste suivante. Un avantage du codage binaire naturel des pistes est que l'on peut utiliser des réseaux à multiples fentes, chaque réseau franchissant plusieurs cycles de code. De multiples fentes sont désirables pour chaque piste afin d'augmenter le niveau de signal au photodétecteur et de compenser des imper- fections photographiques minimes (rayures, impuretés etc.) qui peuvent se présenter sur le disque de code, particulière- ment sur les pistes les plus fines. Un inconvénient du sys- tème de code binaire naturel est qu'il faut des détecteurs d'avance et de retard. Un code qui ne nécessite pas de détecteurs d'avance et de retard est le code Gray. Avec le code Gray, un seul bit est en transition à tout moment donné. Ainsi, la synchroni- sation entre pistes au moyen de détecteurs d'avance et de re- tard n'est pas nécessaire. Toutefois, un inconvénient du code Gray est qu'on ne peut pas prévoir, pour toutes les pistes, de multiples fentes qui augmentent le niveau du signal du dé- tecteur. Etant donné que, dans un code Gray, chaque piste in- 248?SOd flue sur la résolution la plus fine, la performance du codeur est donc limitée. Un autre but de l'invention est de fournir un système qui permette aux pistes de comptage de cycles de fournir des niveaux élevés de signal et qui, pourtant, nécessite moins de moyens optiques que les systèmes binaires naturels. Le système binaire naturel aussi bien que le code Gray nécessitent au moins un conducteur de sortie par piste de co- de. Ainsi, huit pistes de code Gray nécessitent huit conduc- teurs de sortie et huit pistes de code binaire naturel néces- sitent seize conducteurs de sortie. Un autre but de l'invention est de réduire le nombre de conducteurs de sortie qui doivent partir des détecteurs du système. Selon un aspect principal de l'inventions des groupes distincts de pistes de code sont éclairés par des organes d'é- clairage individuels. Les organes d'éclairage sont habilités successivement pour multiplexer optiquement des signaux de pis- te de code. Les signaux ainsi multiplexés sont reçus par le circuit de décodage en passant par des sorties communes de dé- tecteur. La, les signaux multiplexés sont démultiplexés et dé- codés. Cette disposition réduit notablement le nombre de con- ducteurs de sortie partant de la disposition de détecteurs. Selon un autre aspect de l'invention, les pistes de co- de du disque de code comprennent une piste de code fine, au moins une piste plus significative codée pour une sortie bi- naire naturelle à exploration en V et au moins deux pistes grossières les plus significatives codées pour une sortie en code Gray. Les moyens de détection associés aux pistes plus significatives comprennent au moins un détecteur d'avance et un détecteur de retard et le circuit de décodage associé à ces pistes comprend des moyens permettant de choisir la sortie du détecteur d'avance ou celle du détecteur de retard pour syn- chroniser chaque piste avec la piste précédente. Le circuit de décodage associé aux pistes les plus significatives de co- de Gray comprennent des moyens permettant de synchroniser ces pistes avec les pistes d'exploration en V plus significatives. 2487506. Les moyens préférentiels de synchronisation des pistes plus significatives comprennent des moyens permettant de décoder la sortie en code Gray en une sortie binaire naturelle, un bit chevauchant la sortie binaire naturelle provenant des pistes plus significatives. On compare les sorties chevauchantes et on-modifie la sortie binaire naturelle tirée des pistes de co- de les plus significatives selon les valeurs des bits chevau- chants. Lorsqu'on utilise des pistes de code binaire naturel comme pistes plus significatives, celles-ci peuvent être dé- tectées à travers de multiples fentes de détecteur qui fran- chissent plus d'un cycle. Cela augmente la capacité de trans- mission du système aux détecteurs. Avec la piste la plus si- gnificative, des fentes larges permettent de se passer de mul- tiples fentes et le nombre de détecteurs nécessaires pour ces pistes est minimisé par l'utilisation d'un code Gray. Dans le circuit multiplicateur de piste fine de ltinven- tion, le nombre de circuits sinusoïdaux de pondération et d'ad- dition et la complexité des circuits logiques sont réduits re- lativement à un multiplicateur classique, grâce à une commuta- tion de quadrans ou autres secteurs angulaires. Les entrées sinusoïdales du circuit multiplicateur sont les mêmes pour tous les segments du cycle de piste fine et le circuit multiplica- teur fonctionne de façon identique sur chaque segment du cycle de piste fine. Les buts, particularités et avantages de l'invention, mentionnés ci-dessus, ainsi que d'autres, appara tront ci- après dans la description plus détaillée de modes d'exécution préférentiels de l'invention, représentés par les dessins an- nexés sur lesquels les mêmes références désignent partout les mêmes parties. Les dessins ne sont pas nécessairement à l'é- chelle mais visent surtout à illustrer les principes de l'in- vention. - la figure 1 est une perspective d'un disque codeur typique et de l'optique de détection de code adjointe à la piste fine de ce disque; la figure 2 montre la famille de sinusoïdes déphasées et ces signaux équarris ainsi que cinq bits formés en partant 248 7506 de la piste fine dans un système codeur classique - la figure 3 illustre la formation de vecteurs de si- nuso des déphasées dans un multiplicateur X32 commercial; - la figure 4 montre des formes d'onde typiques illu-s- trant une détection classique d'avance/retard d'une piste de code pour synchroniser le signal de sortie avec une piste de code précédente; - la figure 5 est un schéma électrique par blocs d'un système codeur réalisant l'invention; - la figure 6 illustre la sélection de quadrants et les formes d'onde d'entrée du circuit multiplicateur de la figu- re 5; - la figure 7 est une vue schématique de l'optique de détection de piste fine; - la figure 8 montre des graphiques de plusieurs formes d'onde du circuit de la figure 7, en fonction de la position ciulaire du disque de code; - la figure 9 est-un schéma électrique d'un préampliúi- cateur et d'un inverseur utilisés dans le circuit multiplica- teur de la figure 5; - la figure 10 est un schéma électrique du circuit mul- tiplicateur de la figure 5, comprenant la commutation de qua- drants des entrées du multiplicateur; - la figure 11 illustre les positions de cinq diodes à émission de lumière sur neuf pistes de code et les vingt pho- todétecteurs associés; - la figure 12 est un schéma électrique de l'optique de détection de code de la figure 11; - la figure 13 est un diagramme d'échelonnement de l'in- terrogation pour la commande du circuit de la figure 5; - la figure 14 est un schéma électrique du synchroni- seur séquentiel de la figure 5; - la figure 15 est un schéma électrique du circuit "données prêtes" de la figure 5; - la figure 16 montre un convertisseur analogique-numé- rique destiné à servir dans l'un des canaux de comptage de cy- cles de la figure 5; - la figure 17 est un schéma électrique du circuit de décodage de comptage de cycles faisant partie du circuit de la figure 5; - la figure 18 est un diagramme d'échelonnement illus- trant la synchronisation entre les bits tirés de la piste bi- naire naturelle et de la piste à code Gray; - la figure 19 illustre les avantages de l'utilisation d'un mélange de pistes de comptage de cycles de type binaire naturel et à code Gray; - la figure 20 est un schéma électrique d'un autre mode d'exécution de l'invention comportant un microprocesseur; - la figure 21 est un schéma électrique du circuit d'excitation de LED de la figure 20; - la figure 22 est un schéma électrique du circuit de formation de vecteur et d'équarrissage de la figure 20. La figure 5 montre un schéma par blocs du circuit de détection de code et de décodage du système préférentiel se- lon l'invention. Comme on l'expliquera plus loin, l'optique de détection de code 32 comprend un certain noïbre de diodes à émission de lumière (LED) qui éclairent les pistes de code du disque codeur et un certain nombre de photodétecteurs qui sont éclairés selon la position angulaire du disque codeur. Des sorties sinusoïdales classiques sont tirées de la piste fine sur les lignes 34 et 36. Ces signaux sont déphasés de 90 du cycle de piste fine et sont appelés signaux de sinus et de cosinus. Les signaux de sinus et de cosinus sont appliqués à un circuit multiplicateur 38. D'une nouvelle manière expliquée- ci-après, ce circuit multiplicateur tire des signaux de sinus et de cosinus plusieurs bits d'information pour assurer une sortie à grande résolution. Un multiplicateur X32 est indiqué mais d'autres configurations sont possibles aussi. Comme on l'expliquera ci-après, les signaux tirés des douze pistes de code supplémentaires sont multiplexés optique- ment. Un total de seize signaux multiplexés sont fournis sur quatre conducteurs de sortie indiqués par les canaux 1 à 4 (CH1 à CH4). Ces conducteurs sont reliés à un circuit démulti- plexeur et décodeur 40. Dans le cas présent, ce circuit four- nit onze bits d'information en code binaire naturel. D'autres configurations sont possibles. Un circuit synchroniseur séquentiel 53 fournit les si- gnaux de synchronisation à l'optique de détection de code, au multiplicateur 38 et au démultiplexeur-décodeur 40. L'opéra- tion de décodage s'amorce par un signal d'interrogation trans- mis au décodeur 42. Pendant l'opération de décodage, un signal est fourni par le circuit "données prêtes" 44 sur la ligne DR. Avant de décrire en détail le circuit multiplicateur 38, on peut expliquer à propos des figures 2 et 6 la logique du multiplicateur de commutation de quadrants. Comme on peut le voir en bas de la figure 2, les séquences de code des bits X8 et moins significatifs se répètent à travers chaque qua- drant du cycle de code de piste fine. Les quatre quadrants de ce cycle sont indiqués par les tiretés verticaux traversant les séquences de bits et les signaux déphasés et équarris. Etant donné que chacune de ces séquences de code se ré- pète à travers chaque quadrant, il suffit qu'un circuit multi- plicateur soit conçu pour décoder les entrées sinusoïdales du multiplicateur dans l'un de ces quadrants, du moment que les entrées du multiplicateur sont maintenues semblables à tra- vers chaque quadrant. A cet effet, on peut voir, en comparant par exemple les signaux déphasés équarris de la figure 2 et le bit X32, que les transitions de signal pour ce bit se produi- sent lors des transitions des ondes équarries individuelles. Par exemple, dans le premier quadrant du cycle de code, les transitions des ondes carrées avancées entre 90 et 1800 com- mandent les transitions du premier quadrant du cycle de code. De façon similaire, les transitions des ondes carrées ayant des angles de phase de 0 à 90 commandent les transitions dans le deuxième quadrant du cycle de code. Les bords descendants de ces deux groupes d'ondes carrées commandent les transitions dans les troisième et quatrième quadrants du cycle de code. Bien que seize ondes soient nécessaires pour assurer les transitions nécessaires dans le bit X32, on peut voir que le nombre nécessaire d'ondes carrées est réduit de près de moitié lorsqu'on fait fonctionner le multiplicateur dans un seul quadrant; par exemple, le groupe d'ondes carrées ayant des angles de phase de O à 90 fournit le nombre de transi- tions voulu dans le deuxième quadrant de la séquence du bit X32. Toutefois, il reste le problème concernant la conception des portes logiques du multiplicateur qui assurent la séquence de bit au sein d'un quadrant en partant des signaux d'onde car- rée de ce quadrant. En outre, si l'on utilise le même multi- plicateur pour chaque quadrant, il faut faire varier les en- trées du multiplicateur selon le quadrant de façon que la for- mation d'ondes carrées soit celle que nécessitent les portes logiques. On considérera le deuxième quadrant du cycle de piste fine représenté par la figure 2; la forme d'onde du bit X8 dans le deuxième quadrant est identique à l'onde carrée à 450 au sein de ce quadrant. Ainsi, pour fournir le bit X8, il est seulement nécessaire d'équarrir une sinusoïde à phase avancée de 450 en partant de l'entrée de sinus et de l'amener direc- tement à une sortie X8. Pour obtenir la séquence du bit X16 dans le deuxième quadrant du cycle de code au moyen d'une porte OU exclusif, il faut un signal ayant la forme d'onde indiquée en tireté en dessous de la séquence X8. Cette forme d'onde peut à son tour être obtenue, au moyen d'une porte OU exclusif, en partant des signaux à 22 1/20 et 67 1/20 du deuxième quadrant. De façon similaire, la séquence de bit X32 dans le deuxième quadrant peut être obtenue, au moyen d'une porte OU exclusif, en partant de la séquence de bit X16 et de la forme d'onde indiquée en tireté en dessous de la séquence X16. Cette dernière forme d'onde peut, à son tour, être obtenue au moyen d'une porte OU exclusif en partant des signaux à 56 1/40 et 78 3/40. Le multiplicateur étant conçu pour accomplir les fonc- tions de porte décrites plus haut quand la piste fine est po- sitionnée pour une lecture du deuxième quadrant, on peut utili- ser le même multiplicateur pour obtenir la même sortie dans chacun des trois autres quadrants du cycle de piste fine en commutant les entrées sinusoïdales du circuit. Dans ces autres quadrants, les entrées doivent être commutées pour imiter les entrées normalement trouvées dans le deuxième quadrant. Les signaux à commuter dans les circuits de pondération et d'addi- tion de chaque quadrant du cycle de code peuvent être détermi- nés d'après la figure 6. Sur cette figure, les signaux classi- ques de cosinus et de sinus sont représentés ainsi que ces si- gnaux inversés. En choisissant le signal de sinus inversé et le signal de cosinus pour remplacer les signaux de cosinus et de sinus, les formes d'onde dans le premier quadrant reprodui- sent celles du deuxième quadrant pour lesquelles le multipli- cateur est conçu. Cela est indiqué par les traits gras pour ces signaux. De même, dans le troisième quadrant, on choisit les signaux de sinus et de cosinus inversé et dans le quatriè- me quadrant, les signaux de cosinus inversé et de sinus in- versé. Le quadrant du cycle de code au sein duquel le codeur est positionné est indiqué par les bits X2 et X4. Ces bits sont indiqués en code Gray sur la figure 6 (signaux A et B). Le circuit particulier de l'optique de détection de co- de de piste fine et du circuit multiplicateur 38 sont repré- sentés par les figures 7 à 10. * Le circuit photodétecteur fournissant la sortie sinusol- dale est représenté par la figure 7. Des signaux choisis sont portés en fonction de la position angulaire sur la figure 8. Pour fournir une première sortie sinusoïdale, appelée signal de sinus, deux groupes de fentes 52 et 54 sont alignées avec précision relativement à la piste fine 25 de sorte que chacune est espacée de l'autre d'un certain nombre de cycles plus 1800 de cycle. Les détecteurs associés aux fentes 52 et 54 sont des phototransistors 56 et 58 branchés en opposition. Comme on l'a représenté, les fentes 52 sont alignées sur des segments transparents de la piste fine 25; ainsi, le transistor 56 est éclairé par la LED 57 et il conduit. Par contre, les fentes 54 sont déphasées de 1800 relativement aux fentes 52 et sont alignées sur des segments opaques de sorte que le transistor 58 ne conduit pas. A mesure que le disque de code tourne, les deux transistors 56 et 58 sont éclairés alternativement de manière à fournir des sorties comme indiqué sur les figures 8a et 8b. La sortie résultante sur la ligne 60 est une sinu- solde comme le montre la figure 8c. Pour fournir un signal de cosinus, deux groupes de fen- tes 62 et 64 sont positionnés à une distance d'un certain nom- bre de cycles plus 90' des groupes de fentes respectifs 52 et 54. Par suite, les transistors de détecteur de cosinus 66 et 68 sont éclairés, fournissant la sortie combinée sur la ligne 70 indiquée sur la figure 8f. On peut voir que le signal de cosinus sur la ligne 8f est avancé de 900 de cycle relative- ment au signal de sinus de la figure 8c. L'onde de sinus de la ligne 34 est amplifiée dans un préamplificateur inverseur 72 pour former l'onde de sinus in- versée s. Le signal s est alors appliqué par l'intermédiaire d'un inverseur analogique 74 pour fournir le sinus amplifié s. Le préamplificateur 72 et l'inverseur 74 sont représentés en détail sur la figure 9. Le signal de cosinus sur la ligne 36 est préamplifié et inversé de façon similaire dans l'amplifi- cateur 76 et l'inverseur 78. Pour tirer les bits les plus significatifs de la piste fine, les bits X2 et X4, les signaux de sinus et de cosinus sont appliqués au multiplicateur X4, 80. Le circuit 80 fournit aussi les bits de sélection de quadrant A et B indiqués sur la figure 6. Plus précisément dans le circuit 80, les signaux de sinus et de cosinus sont appliqués aux comparateurs 82 et 84 qui fournissent les formes d'onde équarries A et B. Quand le signal 01 est reçu du synchroniseur séquentiel 42, les si- gnaux A et B sont aussi mémorisés dans des verrous 86 et 88. Ce code Gray à deux bits est décodé en binaire naturel au moyen de la porte OU exclusif 90 qui fournit la sortie de bit X4. Comme expliqué plus haut, les signaux A et B indiquent le quadrant du cycle de piste fine o le disque codeur est positionné à tout moment donné. Ces signaux sont appliqués à une série de commutateurs analogiques 92 qui sélectionnent les signaux particuliers s, c, g ouZ qui doivent être appli- qués au circuit de pondération et d'addition sur les lignes X COM et Y COM. Les entrées sinusoïdales appliquées aux lignes X COM et Y COM sont appliquées à un multiplicateur de quadrant 94. Ce multiplicateur de quadrant est conçu selon la théorie exposée plus haut. Autrement dit, pour fournir le bit X8, les entrées sinusoïdales sont pondérées dans une mesure égale par des résistances R14 et R15 et additionnées à la jonction 96, à l'entrée sans inversion d'un comparateur 98. La sortie du comparateur 98 est une onde carrée avancée de 450 relativement à l'onde X COM. La valeur de cette onde carrée au bord descen- dant du signal de synchronisation 01 appliqué au multiplica- teur 94 est mémorisée dans un verrou 100 qui retient le signal de bit X8. Comme on l'a dit plus haut, le signal de bit X16 est obtenu au moyen d'une porte OU exclusif en partant des ondes carrées déphasées de 22 1/2 et 671/20 relativement au signal X COM et au moyen d'une combinaison OU exclusif entre lTonde carrée obtenue et le signal X8. A cet effet, on forme le si- gnal avancé de 22 1/20 en pondérant et en additionnant les si- gnaux résultants, à la jonction 102, à l'entrée du compara- teur 104. La sortie à onde carrée du comparateur 104 est mé- morisée dans le verrou 106 quand ce verrou est interrogé par le signal 01. De même, l'onde carrée à 67 1/20 est fournie en passant par le comparateur 108 et ce signal est mémorisé dans un verrou 110. Les signaux numériques retenus par les verrous 106 et 110 passent par une porte OU exclusif 112 pour donner le signal indiqué en tireté en dessous du bit X8 sur la figu- re 2. Ce signal est mis à son tour en combinaison OU exclusif avec le bit X8 dans la porte 1-14 pour donner le bit X16. De façon similaire, les ondes carrées déphasées de 11 1/40, 33 1/4 , 56 1/40 et 78 3/40 sont obtenus en pondérant et en additionnant les sinusoïdes aux entrées des comparateurs 116, 118, 120 et 122. Ces signaux numériques sont mémorisés dans des verrous 124, 126, 128 et 130 lorsqu'ils sont rythmés par le signal de synchronisation 01. Les signaux à 11 1/40 et 33 3/40 sont appliqués à la porte OU exclusif 132 tandis que les signaux à 56 1/4 et 78 3/40 sont mis en combinaison OU ex- 24875O6 clusif dans la porte 134. Les signaux obtenus passent par la porte OU exclusif 136 pour donner le signal indiqué en tire- té en dessous du bit X16 sur la figure 2. Enfin, ce signal est mis en combinaison OU exclusif avec la sortie X16 pour donner la sortie X32. On peut donc voir que, selon le quadrant du cycle de piste fine indiqué par le circuit multiplicateur X4, les si- nusordes nécessaires pour fournir les entrées indiquées par les traits gras sur la figure 6 sont appliqués aux circuits de pondération, d'addition et d'équarrissage en parallèle du multiplicateur de quadrants. Ces signaux sont à leur tout me- morisés dans des verrous et sont appliqués aux portes logi- ques qui décodent les ondes carrées déphasées pour donner les bits X8, X16 et X32. On a décrit une disposition de commutation de quadrants pour ce multiplicateur X32. On pourrait préférer une commuta- tion d'octants pour des multiplicateurs à plus grande résolu- tion tels que le multiplicateur X64. Dans ce cas, les trois premiers bits, c'est-à-dire les bits X2, X4 et X8 seraient en- gendrés dans un sélecteur d'octants. Il faut aussi que huit sinusoïdes, dont les angles de phase définissent les huit seg- ments angulaires du cycle total de piste fine de 360 soient engendrées avant la commutation d'octants. Plus précisément, les sinusoïdes à 450 et à 1350 seraient munies d'un circuit de pondération et d'addition et seraient inversées. Les nou- velles sinusoïdes seraient appliquées par l'intermédiaire de la série de commutateurs analogiques 92, en même temps que les signaux de sinus, de cosinus et de sinus et de cosinus inversés. La figure 11 montre une disposition simplifiée des dio- des à émission de lumière et des photodétecteurs relativement à treize pistes de code de l'optique de détection de code 32. Un schéma électrique de l'optique de détection de code est re- présenté par la figure 12. Comme on l'a déjà dit, le diode à émission de lumière 57 éclaire continuellement une piste fine pour fournir les signaux de sinus et de cosinus venant des détecteurs 56, 58, 66 et 68. Les douze pistes de code restan- tes sont éclairées par quatre diodes à émission de lumière , 168, 178 et 196. Quand le système codeur est interrogé pour une sortie angulaire, les quatre LED éclairent succes- sivement les pistes de code pour multiplexer optiquement les signaux venant des photodétecteurs. A cet effet, pendant la phase initiale de la séquence d'interrogation, la première piste à code binaire naturel 152 est vue à travers des fentes de précision par le photodétec- teur d'avance 156 et le photodétecteur de retard 158. En même temps, la deuxième piste à code binaire naturel est détectée par le phototransistor d'avance 160 et le phototransistor de retard 162. Les autres photodétecteurs sont isolés optiquement de la LED 150 par leur séparation physique et par les fentes de précision. Les pistes pourraient aussi être éclairées sé- lectivement par l'intermédiaire d'une optique à fibres. A la deuxième phase de la séquence d'interrogation, la LED 168 éclaire la troisième piste de code binaire naturel 164 et la quatrième piste de code binaire naturel 166. Les troisièmes signaux binaires naturels d'avance et de retard sont fournis par des photodétecteurs 170 et 172 et les quatrièmes signaux binaires naturels d'avance et de retard sont fournis par des photodétecteurs 174 et 176. Pendant la troisième phase de la séquence d'interroga- tion, quatre pistes de code Gray 180, 182, 184 et 186 sont détectées par des photodétecteurs respectifs 188, 190, 192 et 194. Enfin, pendant la quatrième phase de la séquence, des pistes de code Gray 198, 200, 202 et 204 sont détectés par des photodétecteurs respectifs 206, 208, 210 et 212. Il faut noter que, bien que l'on ait indiqué seize dé- tecteurs individuels, il n'en faut que quatre pour fournir une sortie à quatre canaux. Chaque groupe de quatre photodé- tecteurs réunis par un conducteur commun de sortie de détec- teurs pourrait être remplacé par un seul photodétecteur éclai- ré à travers quatre groupes de fentes. Comme on peut le voir par les figures 11 et 12, une seule des quatre LED 150, 168, 178 et 196 étant allumée à la fois, les signaux des seize photodétecteurs sont multiplexés dans le temps sur les quatre canaux de sortie CHi à CH4. Les signaux de synchronisation d'interrogation indiqués sur la fi- gure 13 sont formés dans le synchroniseur séquentiel 42 repré- senté en détail par la figure 14. L'impulsion d'interrogation déclenche un multivibrateur monostable de 25 es, 214, du syn- chroniseur séquentiel. Ce signal rythme les verrous des cir- cuits multiplicateurs 80 et 94 de manière à mettre à jour im- médiatement les signaux retenus par ces verrous et ainsi, à mettre à jour les bits tirés de la piste fine. 01 allume aussi la LED 150. Le premier circuit de décodage binaire naturel néces- site un signal de report venant du multiplicateur comme on l'expliquera plus loin. Pour être certain que le signal de re- port soit absolument stable avant que le premier décodage bi- naire naturel ne s'amorce, le signal 01 est retardé par des inverseurs 216 et 218. Le deuxième bit binaire naturel est aussi décodé pendant la période de phase 1 retardée. Le bord descendant de l'impulsion de 25 lus déclenche un multivibrateur monostable dd 25 ps, 220, qui fournit à son tour le signal 02 qui excite la LED 168 et amorce le décodage des troisième et quatrième bits binaires naturels des signaux d'avance et de retard passant par les lignes CHI à CH4. Alors, un troisième multivibrateur monostable 222 est déclenché de manière à don- ner un signal 03. Celui-ci allume la LED 178 et commande le verrouillage des quatre bits de code Gray les moins significa- tifs. Enfin, un multivibrateur monostable 224 fournit l'impul- sion de synchronisation finale 04 pour allumer la LED 196 et verrouiller les quatre entrées de code Gray les plus signifi- catives. Le circuit "données prites" 44, représenté par la fi- gure 15, est une porte OU que l'on obtient en reliant les qua- tre signaux de phase à une entrée commune d'un comparateur 226. Il faut noter que la diode à émission de lumière 150 placée sur les première et deuxième pistes de code binaire na- turel est commandée par le signal de synchronisation 01. La 24875Od piste fine et les verrous multiplicateurs 1-2 NB sont mis à jour à la fin de la période de phase 1. Les périodes de phase restantes 02 à 04 ont aussi une longueur de 25 Ps. Les bits binaires naturels et de code Gray sont verrouillés à la fin de chaque phase pour donner une sortie appropriée. Chaque signal analogique de chacun des quatre canaux CH1 à CH4, provenant de l'optique de détection de code, est amplifié dans un amplificateur respectif 230, 232, 234 ou 236. Ces amplificateurs sont identiques et l'amplificateur 230 est représenté en détail par la figure 16. Le signal du photodé- tecteur est appliqué à l'entrée à inversion d'un amplifica- teur 238 et la sortie de l'amplificateur est appliquée à l'en- trée à inversion d'un comparateur 240. Ce signal est alors appliqué au décodeur binaire naturel et aux verrous 242 et aux verrous à code Gray 244. Ces circuits sont représentés plus en détail par la figure 17. Le code binaire naturel est caractérisé par de multiples transitions de bits lors des changements de code et, dans l'e- x5emple le pius e xtrtme, par le remplacement du "0" partout par "1" partout ou vice versa. Si l'on utilisait un seul détec- teur pour chaque piste et si le disque de code et les fentes n'étaient pas parfaitement alignés, certains bits pourraient apparaître ou disparaître légèrement trop tôt ou trop tard de sorte que le mot de sortie serait grossièrement inexact. On utilise un système d'exploration en V dans les systèmes binai- res naturels classiques pour éviter l'ambiguité des signaux de lecture et on utilise un tel système ici pour lire les bits binaires naturels. L'exploration en V est caractérisée par le fait que tous les bits de comptage de cycles sont tirés de deux emplacements. Ces emplacements sont en phase relative- ment au signal de sinus provenant de la piste fine de telle sorte qu'aucun signal d'exploration en V détecté n'est jamais en transition lorsque la piste fine change. Comme le montre la figure 4, un signal détecté est en avance sur le signal du bit précédent et un autre signal est en retard sur le signal du bit précédent. Si le bit d'ordre inférieur est un "0"u logique, le signal du photodétecteur d'avance est choisi et si le bit d'ordre inférieur est un "1l", le signal du détecteur de retard est choisi. On obtient ainsi le bit indiqué en bas de la figu- re 4, qui est synchronisé avec le bit binaire naturel précédent. En synchronisant ainsi chaque bit binaire naturel avec le bit binaire naturel précédent, on synchronise tous ces bits avec la piste fine. Le décodeur binaire naturel de la figure 17 comprend un circuit logique sélecteur de report 246 et un circuit logique avance/retard 248. Pendant la première phase de la séquence de synchronisation, le fonctionnement du circuit 242 est le suivant. Le signal report venant du multiplicateur 80 est trans- mis par l'inverseur 250 si le signal 01 DEL est haut. Les si- gnaux C et C sont appliqués aux portes ET respectives 252 et 254 du sélecteur d'avance/retard 248. Selon les règles de la logique d'exploration en V, le signal d'avance Dl est transmis par l'inverseur 256 si le bit X2 est "O", c'est-à-dire si le signal C est haut. Par contre, un bit X2 de "l", donnant un signal C haut, fait passer le signal de retard de la ligne D2 par l'inverseur 256. A la fin de l'impulsion 01 DEL, le premier signal binaire naturel à la sortie de l'inverseur 256 est mé- morisé dans le verrou 258. Le deuxième bit binaire naturel est aussi déterminé pen- dans cette première phase de synchronisation. A cet effet, les signaux NB1 et NB1 sont utilisés comme signaux C et C arrivant au circuit sélecteur avance/retard 260. Si le signal NB1 est un "O", un signal C fait passer le signal d'avance de la ligne D3 par l'inverseur 262. De façon similaire, un signal NB1 haut fait passer le signal de retard de la ligne D4 par l'inverseur 262. A la transition de la période de synchronisation 01 à la période 02, les premier et deuxième bits binaires naturels sont mémorisés dans les verrous respectifs 258 et 264 et un signal C2 est appliqué en retour, du verrou 264, au sélecteur de report 246. Le signal 02 haut fait passer le signal C2 par l'inverseur 250. Ce nouveau signal de report étant appliqué au circuit sélecteur avance/retard 248, un signal d'avance ou de retard est choisi entre les entrées Dl et D2 pour fournir le troisième bit binaire naturel à la sortie de l'inverseur 256. D'autre part, comme précédemment, les signaux C et C sont appliqués au circuit sélecteur 260 de manière à choisir les signaux d'avance ou de retard venant des lignes D3 et D4 pour le quatrième bit naturel. A la fin de la deuxième phase, ces deux derniers bits binaires naturels sont mémorisés dans les verrous 266 et 268. A ce stade, les quatre premiers bits bi- naires naturels, synchronisés chacun par une logique d'explo- ration en V avec le bit binaire naturel précédent, sont rete- nus aux bornes de sortie 1NB à 4NB. Pendant chacune des troisième et quatrième phases de synchronisation, quatre pistes de code Gray sont éclairées et, à la fin de chacune de ces phases, quatre bits de code Gray détectés sont mémorisés dans des verrous respectifs du circuit de verrouillage 244. Un seul des huit bits de code Gray obte- nus dans 03 et 04 change à la fois. Les bits de code Gray retenus dans les verrous 244 sont do^o n _Avé _èd r -t - el par décodeur 270. Ce décodeur est formé d'une série de portes OU exclusif. Chaque bit autre que le bit le plus significatif est formé au moyen d'une porte OU exclusif en partant du bit de code Gray et du bit binaire naturel immédiatement plus significatif. Le bit binaire naturel le plus significatif est semblable au bit de code Gray le plus significatif. Bien que les bits binaires naturels décodés du code Gray soient synchronisés entre eux par nature, il faut encore synchroniser ces bits avec le quatrième bit binaire naturel tiré de la logique avance/retard. A cet effet, les pistes de code sont conçues de telle sorte que les bits binaires natu- rels tirés du code Gray comprennent un, bit qui chevauche le quatrième bit binaire naturel mais qui est en retard sur ce dernier de 900 de cycle. Cela est indiqué par la figure 18 o le bit binaire naturel tiré de la logique avance/retard est indiqué en haut, les trois bits binaires naturels les moins significatifs tirés du code Gray étant indiqués en dessous et les trois bits de code Gray les moins significatifs d'o sont tirés les bits binaires naturels étant indiqués à la suite. Le bit binaire naturel le moins significatif tiré du code Gray est comparé au bit binaire naturel le plus signifi-. catif qui est déjà lié à la piste fine. La comparaison est faite par une porte ET 272 qui reçoit à une entrée le bit 4 NB inversé et à une autre entrée le bit binaire naturel chevau- chant tiré du code Gray. Si le dernier bit binaire naturel est un "0" et si le bit binaire naturel chevauchant tiré du code Gray est un "1", on admet que le premier a subi une tran- sition tandis que la séquence de code Gray est encore- en re- tard. Dans ce cas, un "1" est ajouté à toute la séquence de bit de code Gray décodée, dans l'additionneur 274, de façon que le bit chevauchant devienne égal au bit synchronisé. Par suite, toute la séquence de bits tirés du code Gray est syn- chronisée avec la piste fine. Le bit chevauchant redondant dis- paraitde la sortie. L'utilisation à la fois de pistes codées en binaire na- turel et de pistes de code Gray est une originalité du système selon l'invention0 Comme indiqué plus haut, le système d'ex- ploration en V nécessite deux détecteurs par piste de code tandis que le code Gray ne nécessite qu'un détecteur. Pour cet- te raison, certains systèmes antérieurs utilisent le code Gray pour engendrer tous les bits de comptage de cycles. D'autre part, d'autres systèmes utilisent l'exploration en V pour te- nir compte de multiples fentes par piste de code et pour aug- menter les signaux de détecteur. La figure 19 illustre l'amélioration de l'aire de fentes et donc du niveau du détecteur, rendue possible par l'usage combiné de l'exploration en V et du code Gray. Lorsqu'on res- treint le code Gray aux pistes relativement grossières, l'ai- re de fentes est plusieurs fois supérieure à ce qu'elle serait si l'on utilisait un code Gray pour toutes les pistes. Le code Gray se décode en binaire naturel par un processus qui se pro- page du bit le plus significatif au bit le moins significatif. Dans le décodage de signaux de code Gray, une transition pro- venant de chaque piste, y compris la plus grossière, se propa- ge jusqu'aux bits de la résolution la plus fine et est conte- nue dans ceux-ci. Ainsi, la largeur de la fente pour chaque piste est déterminée par la piste de code la plus fine. Etant donné que le bit de code Gray le plus significatif d'un co- deur comporte habituellement un cycle par tour, il n'est pas possible de faire une moyenne sur de multiples cycles de cette piste grossière. Cette impossibilité de faire la moyenne de la piste de code la plus grossière limite la précision de cha- que séquence de bit, y compris celui de la résolution maximale. Le système binaire naturel d'exploration en V est ca- ractérisé par une piste fine qui détermine complètement la pré- cision, au prix de deux détecteurs par bit. La séquence de comptage se propage des bits plus fins aux bits plus grossiers et les transitions des bits grossiers ne déterminent pas la limite de précision comme c'est le cas dans le code Gray. Un avantage de l'invention est que la précision inhérente de l'exploration en V détermine la précision de tout le système. La complexité supplémentaire de l'exploration en V a seulement besoin d'é- tre maintenue pour un petit nombre de pistes de code. Quand la fréquence de code devient relativement grossière, la lar- geur possible de la fente de code Gray devient suffisamment grande pour permettre de plus forts courants de détecteur. E- tant donné que le code Gray est maintenant couplé à un systè- me d'exploration en V, il ne limite pas la précision comme c'est le cas dans les séquences classiques de code Gray. Comme le montre la figure 19A, les réseaux à multiples fentes assurent une largeur effective de fentes de 0,38 mm à chaque détecteur binaire naturel. Le nombre de fentes de quart de cycle de code à chaque détecteur va de 3 sur la piste 4NB à 48 sur la piste fine. Chaque fente de code Gray a une lar- geur de 0,0635 mm, un huitième de la largeur de cycle 4NB. Bien au contraire, dans un système de disque codeur de 50,8 mm de diamètre à 16 384 états et 14 bits, en code Gray pur et simple, chaque fente de quart de bit a une largeur d'environ 2,03 ym. Ainsi, avec la configuration mixte binaire naturelle et de co- de Gray du présent système, la plus petite largeur effective de fentes est seulement trente fois supérieure à celle qui est possible avec un système comparable à code Gray pur et simple. Le circuit de décodage de code Gray, comprenant le dé- codeur de Gray en binaire naturel 270, la porte ET 272 et l'additionneur 274, peut être facilement remplacé par une puce de mémoire morte. L'entrée de la mémoire comprendrait les huit bits retenus par les verrous de code Gray 244 ainsi que le bit chevauchant venant des verrous binaires naturels 242. Cela nécessiterait 29 adresses dans la mémoire, soit 512 adresses. Les sept bits binaires naturels nécessaires plus le bit che- vauchant peuvent être fournis par la sortie à huit bits d'une puce de mémoire 512 x 8. Les utilisateurs de codeurs optiques utilisent souvent par ailleurs des microprocesseurs dans leur système. Lorsqu'un tel microprocesseur possède des capacités inutilisées, la con- ception du multiplexage optique se prête facilement à un déco- dage dans le microprocesseur avec une grande économie de com- posants. Un exemple d'un tel système est représenté par la fi- gure 20. Ce système est un système à deux axes dans lequel on utilise deux codeurs optiques pour contr8ler aussi bien l'é- lévation que l'azimut d'un système mécanique. Comme le montre la figure 20, l'optique de détection de code d'azimut 280 et l'optique de détection de code d'éléva- tion 282 sont commandées chacune par une excitation de diodes à émission de lumière 284, commandée à son tour par le micro- processeur 286. Pendant des phases séparées de la séquence de temps, les signaux de sinus et de cosinus venant de l'optique respective de détection de code sont appliqués, par l'intermé- diaire d'amplificateurs 288 et 290, à un circuit formateur de vecteur et équarrisseur 292. Dans ce cas, on a seulement be- soin de tirer trois bits de la piste fine; il ne faut donc que quatre vecteurs pour former les bits X2, X4 et X8. Ces quatre vecteurs sont appliqués au microprocesseur. Le micro- processeur accomplit la fonction des portes OU exclusif dans un multiplicateur X8 classique. Quatre canaux supplémentaires sont multiplexés dans le temps depuis les optiques de détec- tion de code 280 et 282, en passant par des circuits amplifi- cateurs et convertisseurs analogiques-numériques 294, 296, 298 et 300. Les signaux mis sous forme numérique Dl à D4 sont ap- pliqués au microprocesseur qui décode les bits binaires natu- rels et de code Gray. La séquence de synchronisation pour la commande de dio- des à émission de lumière dans l'optique de détection de code est obtenue dans un circuit d'excitation de LED 284 sous la commande de cinq signaux de synchronisation 01, 02, 03 et 04 et sélection azimut/élévation. L'excitation de LED 284 fournit huit signaux de commande en phase de temps, quatre pour exci- ter l'optique de détection-de code d'azimut et quatre pour exciter l'optique de détection de code d'élévation. Pendant la première phase, des LED sur la piste fine d'azimut et sur les première et deuxième pistes binaires natu- relles s'allument. Cela a pour effet d'exciter les facteurs 0, , 45 et 1350 et les premier et deuxième chiffres binaires naturels d'avance/retard, Dl, D4. Les huit bits ainsi formés sont mémorisés dans la mémoire bloc-notes du microprocesseur. A la phase suivante, la troisième piste binaire naturelle est éclairée et des signaux d'avance et de retard destinés à cette piste sont appliqués au microprocesseur sur les lignes Dl et D2. A la troisième phase, quatre pistes de code Gray sont é- clairées et quatre bits de code Gray sont introduits dans le microprocesseur sur les lignes Dl à D4. Enfin, en ce qui con- cerne la détection de code d'azimut, à la quatrième phase, des bits de code Gray 5 à 8 sont appliqués au microprocesseur sur les lignes Dl à D4. Cette séquence d'acquisition de données * se répète aux phases 5 à 8 pour le codeur d'élévation. Le microprocesseur met alors les données sous forme nu- mérique et forme deux séquences de code binaire naturel de treize bits, une pour chaque axe. Pour une application, la don- née est alors multipliée par 6400/8192 et convertie en décimal codé en binaire pour créer un code 6400 "Artilery mil", déci- mal codé en binaire. Les autres convertisseurs de code ou for- mats sont illimités. Au bout d'environ 6 ms de calcul, le mi- croprocesseur charge des registres à décalage de sortie 302, 304, 306 et 308. Les registres à décalage peuvent être ryth- més en vue d'une sortie de données en série. Bien que l'on ait particulièrement représenté et décrit l'invention à propos de modes d'exécution particuliers, l'hom- me de l'art comprendra que l'on peut y apporter diverses modi- fications de forme et de détails sans sortir du cadre de l'in- vention. R E V E N D I C A T IO N S 1 - Système codeur angulaire optique comprenant un dis- que de code portant de multiples pistes de code optique con- centriques, des moyens d'éclairage des pistes de code, des moyens de détection de l'éclairage qui passe à travers les pistes de code et un circuit de décodage servant à donner une sortie angulaire en réponse à la sortie des moyens de détec- tion, système caractérisé par des moyens permettant d'habili- ter successivement de multiples organes d'éclairage pour mul- tiplexer optiquement les signaux de piste de code. 2 - Système selon la revendication 1, caractérisé par le fait qu'il comporte de multiples organes d'éclairage as- sociés à des groupes respectifs cie pistes de code, chaque or- gane d'éclairage étant isolé optiquement des pistes de code auxquelles il n'est pas associé, des moyens permettant d'ha- biliter successivement les organes d'éclairage pour multiple- xer optiquement des signaux de piste de code, des sorties communes de détecteur dont chacune est associée à une seule piste de code dans chacun de plusieurs groupes de pistes de code, et un circuit décodeur servant à démultiplexer les sor- ties communes de détecteur pour donner une sortie angulaire basée sur une information provenant de chacune des pistes de code. 3 - Système selon l'une des revendications 1 et 2, ca- ractérisé par un photodétecteur individuel associé à chaque piste de code, plusieurs photodétecteurs étant reliés à cha- que sortie commune de détecteurs. 4 - Système selon l'une des revendications 1 et 2, ca- ractérisé par le fait que les pistes de code comprennent une piste fine, au moins une piste plus significative codée pour une sortie binaire naturelle et au moins deux pistes grossiè- res les plus significatives codées pour une sortie en code Gray, que les moyens de détection associés aux pistes binai- res naturelles plus significatives comprennent au moins un dé- tecteur d'avance et un détecteur de retard et que le circuit décodeur associé à ces pistes comprend des moyens permettant de choisir la sortie du détecteur d'avance ou celle du détec- teur de retard pour synchroniser chaque piste avec la piste précédente, et que le circuit décodeur associé aux pistes de code Gray les plus significatives comprend des moyens permet- tant de synchroniser ces pistes avec les pistes plus signifi- catives. Système selon la revendication 4, caractérisé par le fait que les moyens de synchronisation des pistes les plus significatives avec les pistes plus significatives compren- nent des moyens permettant de décoder la sortie en code Gray en une sortie binaire naturelle comportant un bit qui che- vauche la sortie binaire naturelle provenant des pistes plus significatives, des moyens de comparaison des bits chevau- chants et des moyens de modification de la sortie binaire na- turelle provenant des pistes de code les plus significatives selon la valeur des bits chevauchants. 6 - Système selon les revendications 4 et 5, caracté- risé par le fait que chaque détecteur associé aux pistes de code plus significatives est éclairé à travers de multiples fentes qui s'étendent sur plusieurs cycles de code. 7 - Système selon l'une ds revendications 1à6,caract4- risé par le fait que le disque de code porte une piste de code fine, que les moyens de détection servent à engendrer des sorties sinusoïdales de détecteur en fonction de la po- sition angulaire du disque de code, qu'un circuit multipli- cateur est prévu pour fournir une sortie numérique à multi- ples bits en partant des sorties sinusoïdales, en en tirant une famille de sinusoïdes déphasées dans des circuits paral- lèles, en convertissant la famille de sinusoïdes en ondes car- rées et en combinant logiquement les ondes carrées provenant de circuits parallèles, le circuit multiplicateur étant conçu pour fournir une sortie numérique à multiples bits en partant directement des sorties sinusoïdales des détecteurs, à tra- vers un seul de plusieurs segments du cycle de piste fine, et qu'un circuit est prévu pour modifier sélectivement les entrées sinusoïdales du circuit multiplicateur de façon que ces entrées soient identiques à travers chacun des segments du cycle de piste fine. 8 - Système selon la revendication 7, caractérisé par le fait que les moyens de détection fournissent deux sorties sinusoïdales de détecteur en fonction de la position angulai- re du disque-de code, le circuit multiplicateur fournissant une sortie numérique à multiples bits en partant des sorties sinusoïdales en pondérant et en additionnant les sorties si- nusoidales dans des circuits parallèles, en convertissant les signaux additionnés en ondes carrées et en combinant logique- ment les ondes carrées provenant de circuits parallèles, que des moyens sont prévus pour engendrer de multiples sinusoïdes dont les angles de phase définissent des segments angulaires égaux du cycle total de piste fine de 360 , qu'un circuit de sélection de segments est prévu pour engendrer les bits les plus significatifs tirés de la piste fine, ces bits indiquant un segment du cycle de piste fine, et qu'un circuit de commu- tation est prévu pour commuter une paire des sinusoïdes dans un circuit multiplicateur selon le segment angulaire du cycle de piste fine qui est indiqué par les bits les plus signifi- catifs. 9 - Système selon la revendication 7, caractérisé par le fait que les moyens de détection fournissent deux sorties sinusoïdales de détecteur en fonction de la position angulaire du disque de code, que le circuit multiplicateur fournit une sortie numérique à multiples bits en partant des sorties si- nuso3dales, en pondérant et en additionnant les sorties sinu- sordales dans des circuits parallèles, en convertissant les signaux additionnés en ondes carrées et en combinant logique- ment les ondes carrées provenant de circuits parallèles,- que des moyens sont prévus pour engendrer 2n sinusoides, n étant un nombre entier quelconque plus grand que 1, les angles de phase des 2 sinusoïdes définissant 2 segments angulaires é- gaux du cycle total-de piste fine de 360', qu'un circuit sé- lecteur de segments est prévu pour engendrer les n bits les plus significatifs tirés de la piste fine, ces bits indiquant un segment du cycle de piste fine, et qu'un circuit de commu- tation est prévu pour commuter une paire des 2 sinusoïdes dans un circuit multiplicateur, selon le segment angulaire du cy- cle de piste fine qui est indiqué par les n bits les plus si- gnificatiús. - Système selon les revendications 8 et 9, caracté- rise par le fait que les sorties sinusoïdales ont un déphasa- ge de 90 , que des moyens sont prévus pour engendrer, en par- tant des deux sorties sinusoïdales de détecteur, deux bits binaires naturels en tant que bits de position les plus signi- ficatifs tirés de la piste fine, que des moyens sont prévus pour inverser les sorties sinusoïdales de détecteur, que des moyens sont prévus pour commuter des paires de sorties sinu- soldales et leurs inversions dans un circuit multiplicateur dépendant du quadrant situé dans le cycle de piste fine indi- qué par les bits les plus significatifs, et que le circuit multiplicateur pondère et additionne la paire de sinusoïdes commutée dans des circuits parallèle, convertit les signaux additionnés en ondes carrées et combine logiquement les si- gnaux d'onde carrée provenant de circuits parallèles pour four- nir les bits binaires les moins significatifs tirés de la pis- te fine. ll - Système selon la revendication 10, caractérisé par le fait que les angles de phase des signaux additionnés divi- sent également une étendue angulaire de 900. 12 - Système selon l'une des revendications 2à 11, caracté- risé par le fait qu'il comporte des sorties communes de dé- tecteur associées à des groupes de piste de code multiplexées, un circuit décodeur servant à démultiplexer les sorties com- munes de détecteur, un circuit multiplicateur servant à fournir une sortie numérique à multiples bits en partant de sorties sinusoïdales de la piste fine, en en tirant une famille de si- nusoides déphasées dans des circuits parallèles, en convertis- sant la famille de sinusoïdes en ondes carrées et en combinant logiquement les ondes carrées provenant de circuits parallèles, que le circuit multiplicateur est conçu pour fournir directe- ment la sortie numérique à multiples bits en partant des sor- ties sinusoïdales de détecteur, uniquement à travers l'un de plusieurs segments du cycle de piste fine, que des moyens sont prévus pour modifier sélectivement les entrées sinusoïdales du circuit multiplicateur de façon que ces entrées soient i- dentiques à travers chacun des segments du cycle de piste fine, que les moyens de détection associés aux pistes plus significatives comprennent au moins un détecteur d'avance et un détecteur de retard et que le circuit décodeur associé à ces pistes comprend ces moyens permettant de choisir la sor- tie du détecteur d'avance ou celle du détecteur de retard pour synchroniser chaque piste avec la piste précédente, et que le circuit décodeur associé aux pistes de code Gray les plus significatives comprend des moyens permettant de synchro- niser ces pistes avec les pistes binaires naturelles.