FR 2487561 A1 19820129 FR 8114175 A 19810721 La présente invention concerne les systèmes de mémoires dynamiques et, en particulier, l'améliora- tion de la fiabilité de ces systèmes. Récemment, les fabricants de pastilles de mémoires vives dynamiques ont remarqué que les pastilles de mémoire à haute densité n'étaient pas à l'abri des erreurs passagères dues à des particules alpha d'ioni- sation. Pour surmonter ce problème, certains fabricants ont perfectionné les structures des pastilles afin d'obtenir un haut degré d'immunité contre les erreurs passagères. Bien que ce perfectionnement réduise la probabilité de ces erreurs passagères, celles-ci peuvent encore se produire et donner lièu à des conditions d'erreurs incorrigibles. D'autres fabricants ont proposé d'autres solutions pour ces systèmes de mémoires. Celles-ci comprennent des fonctions de correction d'erreur, de réécriture du mot corrigé pour empêcher l'accumulation d'erreurs, pour éviter un vidage de mémoire périodique et la redondance du système. Les problèmes d'erreurs passagères et les solutions proposées sont décrits dans la publication de Intel Corporation, intitulée "Memory System Design Seminar", de 1979. On notera que bien que les solutions mention- nées plus haut ont été suggérées, il apparaît qu'il n'existe pas de systèmes de mémoires ayant des moyens de protection contre les erreurs passagères. Un objet principal de la présente invention est un système de mémoire comportant des moyens de protection contre les erreurs passagères. Un autre objet de la présente invention est un moyen de protection contre les erreurs passagères qui constitue un minimum de dispositif supplémentaire ajouté au système de mémoire. Selon la présente invention, un dispositif supplémentaire inclus dans un système de mémoire dyna- mique est conçu, en association avec les circuits de régénération et d'initialisation et les circuits de détection et de correction d'erreur (EDAC) du système de mémoire dynamique, pour lancer des cycles d'opéra- tions de réécriture à une vitesse prédéterminée- pour l'écriture de versions corrigées des informations lues dans chaque emplacement de mémoire. Le dispositif sup- plémentaire comprend des circuits de commande de compteur qui sont synchronisés à partir de la même source de synchronisation qui synchronise le fonction- nement des circuits compteurs d'adresse, de régénéra- tion, et d'initialisation. Les circuits de commande de compteur comptent avec un coefficient inférieur de un jusqu'à un compte maximal engendré par ces circuits, ce qui permet la génération d'une suite de comptes qui sélectionnent différentes combinaisons d'adresses de ligne et de colonne pour la réécriture d'informations dépourvues' d'erreur dans l'ensemble des emplacements pendant un nombre correspondant de cycles d'opérations à la vitesse prédéterminée. La vitesse prédéterminée est sélectionnée pour être inférieure à la vitesse de régénération de manière à réduire au minimum l'interférence avec des opérations de mémoire normales. En utilisant les circuits de régénération et d'initialisation et les chemins de données existants, la quantité de circuits supplémen- taires est maintenue à un minimum. D'autres caractéristiques et avantages de la présente invention seront mis en évidence dans la description suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: 2487561' - la figure 1 est un schénma fonctionnel d'un système de mémoire dynamique qui incorpore le dispo- sitif selon la présente invention; - les figures 2a à 2c sont des schémas plus détaillés des circuits du bloc 207 de la figure 1; - la figure 3 est un schéma plus détaillé des circuits de synchronisation du bloc 204 de la figure 1; - la figure 4 est un schéma plus détaillé des circuits du bloc 214 de le figure 1, selon la présente invention; - la figure 5 est un schéma plus détaillé des circuits de commande de lecture/écriture du bloc 208 de la figure 1; - la figure 6 est un schéma plus détaillé des circuits du bloc 212 de la figure 1; - la figure 7 est un schéma plus détaillé des pastilles des blocs 210-20 et 210-40 de la figure 1; - les figures Ba à Bc sont des chronogrammes utilisés pour expliquer le fonctionnement du dispositif selon la présente invention; - la figure 9 représente le format des adres- ses de mémoire envoyées à l'unité de contrôle 200 de la figure 1 qui font partie de chaque demande de lecture ou d'écriture de mémoire. Avant de décrire l'unité de contr6le 200 de la figure 1, on va d'abord considérer les différentes lignes qui constituent l'interface de soussystème de mémoire située entre l'unité de contr6le et un bus. Ainsi qu'il est indiqué, les lignes d'interface com- prennent un certain nombre de lignes d'adresse (BSADOO-23, BSAPOO), deux groupes de lignes de données (BSDTOO-15, BSDP00, BSDPO8) et (BSDT16-31, BSDP16, BSDP24), un certain nombre de lignes de commande (BSMREF-BSMCLR), un certain nombre de lignes de synchronisation (BSREQT- 2487561 I BSNAKR), et un certain nombre de lignes privées d'in- terruption de réseau (BSAUOK-BSIUOK, BSMYOK). On va maintenant décrire en détail les dif- férentes lignes de cette interface. Les lignes d'adresse. BSADOO-BSAD23 Les lignes d'adresse de bus consti- tuent un chemin d'une largeur de vingt-quatre éléments binaires ou bits utilisé en association avec la ligne d'indication de bus de mémoire BSMREF pour transférer une adresse à 24 bits à l'unité de contrôle 200 ou un iden- tificateur à 16 bits de l'unité de contrôle 200 au bus (pour sa réception par une unité esclave). Quand elles sont utilisées pour un adressage de mémoire, les signaux envoyés aux lignes B5ADOO0-BSAD03 sélectionnent un module particulier de 512 Kmots, les signaux envoyés aux lignes - BSAD04-BSAD22 sélectionnent un des 512 Kmots dans le module, tandis que le signal envoyé à la ligne BSAB23 sélectionne un des multiplets du mot sélectionné (c'est-à-dire, BSAD23=t= multiplet de poids faible; BSAD23=0= multiplet de poids fort). Quand les lignes sont utilisées pour une identification, les lignes BSADOO- BSAD07 ne sont pas utilisées. Les lignes BSAD08-BSAD23 transmettent l'identificateur de l'unité réceptrice comme il a été transmis à l'unité de contrôle 200 pendant la demande de lecture de mémoire précédente. BSAPOC La ligne de parité d'adresse de bus est une ligne bidirectionnelle qui transmet un signal de parité impaire pour les signaux d'adresse envoyés aux lignes BSADOO-EBSADO7. Les liones de données. BSDTOO-BSDT15, Les groupes de lignes de données de BSDT16- BSDT31 bus constituent un chemin bidirec- tionnel d'une largeur de 32 bits ou de deux mots pour transférer des informations de données ou d'iden- tification entre l'unité de contr6- le 200 et le bus en fonction du cycle d'opération exécutée. Pendant un cycle d'opération d'écriture, les lignes de données de bus transfèrent des informations à écrire en mémoire à l'emplacement spécifié par les signaux d'adresse envoyés aux lignes BSADOO-BSAD23. Pendant la première moitié d'un cycle de lecture, les lignes de données BSDTOO-BSDT15 transfèrent des informations d'iden- tification (numéro de canal) à l'unité de contrôle 200. Pendant la seconde moitié du cycle de lecture, les lignes de données transfèrent les informations lues en mémoire. BSDPOO, BSDP08 Les lignes de parité de données de ESDP16, ESDP24 bus sont deux groupes de lignes bidirectionnelles qui transmettent des signaux de parité impaire codés de la façon suivante: BSDPCO0= parité impaire pour des signaux envoyés aux lignes BSDTO0- 2487561. BSDT07 (multiplet de poids fort); BSDPO8= parité impaire pour des signaux envoyés aux lignes BSfTOB- BSDT15 (multiplet de poids faible); BSDP16= parité impaire pour des signaux envoyés aux lignes BSDT16- BSDT23; et, BSDP24=parité impaire pour des signaux envoyés au lignes BSDT24- BSDT31. Les lignes de commande. BSMREF Les lignes d'indication de bus de mémoire relient le bus à l'unité de contrôle de mémoire 200. Quand cette ligne est mise à l'état vrai, elle signale à l'unité de contrôle 200 que les lignes BSADOO-BSAD23 contiennent une adresse complète d'unité de con- tr8le de mémoire et qu'une opération d'écriture ou de lecture est exécutée à l'emplacement spécifié. Quand cette ligne est mise à l'état faux, elle signale à l'unité de contrôle 200 que les lignes BSADOO-BSAD23 contiennent des informations- destinées à une autre unité que l'unité de contrôle 200. BSWRIT La ligne d'écriture de bus relie le bus à l'unité de contrôle 200. Cette ligne signale à l'unité de contrôle , quand elle est mise à l'état vrai et en association avec la ligne BSMREF à l'état vrai, que cette unité doit exécuter un cycle d'opé- ration d'écriture. Quand elle est 1 0 2487561 I ? à l'état faux tandis que la ligne ESMREF est à l'état vrai, la ligne signale à l'unité de contrôle 200 qu'elle doit exécuter un cycle d'opération de lecture. BSBYTE La ligne de multiplet de bus relie le bus à l'unité de contrôle 200. Quant cette ligne est à l'état vrai, elle signale à l'unité de contrôle 200 qu'elle doit exécuter une opç- ration de multiplet au lieu d'une opération de mot. - BSLOCK La ligne de verrouillage de bus relie le bus à l'unité de contrôle 200. Quand cette ligne est mise à l'état vrai, elle signale à l'unité de contrôle 200 une demande d'exécution d'un test ou de changement d'état d'une bescule de verrouillage de mémoire incluse dans l'unité de contrôle 200. BSSHBC La ligne de bus de seconde moitié de cycle de bus est utilisÉ pour signaler à une unité que les infor- mations présentes envoyées par l'unité de contrôle 200 au bus sont les informations demandées par une précédente demande de lecture. Dans ce cas, l'unité de contrôle 200 et l'unité réceptrice des informations sont toutes les deux occupées pour toutes les unités à partir du début du cycle de lancement jusqu'à ce que l'unité de contrôle 200 termine le transfert. 2487561 i Cette ligne est utilisée en associa- tion avec la ligne BSLOCK pour mettre à un ou remettre à zéro sa bascule de verrouillage de mémoire. Quand une unité est en train de faire une demande de lecture ou d'écriture et que la ligne BSLOCK est à l'état vrai, la ligne BSSHBC à l'état vrai signale à l'unité de contrôle 200 qu'elle doit remettre à zéro sa bascule de verrouillage de mémoire. Quand cette ligne est à l'état faux, elle signale à l'unité de contrôle 200 qu'elle doit effectuer un test et mettre à un sa bascule de verrouillage. BSMCLR La ligne de remise à zéro de bus principal relie le bus à l'unité de contrôle 200. Quand cette ligne est à l'état vrai, elle signale à l'unité de contrôle 200 qu'elle doit remettre à zéro certains circuits de bus à l'intérieur de cette unité. BSYELO La ligne de bus jaune est une ligne bidirectionnelle qui indique une condition d'erreur passagère. Quand elle est à l'état vrai pendant la seconde moitié d'un cycle de bus en réponse à une commande de lecture, elle indique que les informations transférées en même temps ont été corrigées de façon satisfaisante. Quand cette ligne est à ltétat vrai pendant une demande de lecture de mémoire, celle-ci indique que la demande de lecture doit être inter- 2487561 I prétée comme une commande de diag- nostic. Les lianes d'établissement de liaison/de synchronisation de bus. BSREQT BSDCNN La ligne de demande de bus est une ligne bidirectionnelle qui relie le bus et l'unité-de contrôle 200. Quand elle est à l'état vrai, elle signale à l'unité de contrôle 200 qu'une autre unité fait une demande de cycle de bus. Quand elle est remise à l'état faux, ella signals à l'unité de contrôle 200 qu'il n'y a pas de demande de bus en attente sur le bus. Cette ligne est forcée à l'état vrai par l'unité de contrôle 200 pour demander une seconde moitié de cycle de bus de lecture. La ligne de cycle de données est une ligne bidirectionnelle qui relie le bus et l'unité de contrôle 200. Quand elle est fordée à l'état vrai, la ligne signale à l'unité de con- trôle 200 qu'une unité a accepté un cycle de bus demandé et placé des informations sur le bus qui sont destinées à une autre unité. L'unité de contrôle 200 force la ligne à un état vrai pour signaler qu'elle est en train d'émettre des données demandées en retour vers une unité. Avant cette opération, l'unité de contrôle 200 avait demandé et obtenu un cycle de bus. 1 0 BSACKR La ligne d'accusé de réception de bus est une ligne bidirectionnelle qui relie le bus et l'unité de contrô- le 200. Quand elle est mise à UN binaire par l'unité de contrôle 200, la ligne signale qu'elle accepte un transfert par le bus pendant une première moitié de cycle de bus de lecture ou un cycle d'écriture. Pendant une seconde moitié de cycle de bus de lecture, cette ligne mise à l'état UN par l'unité qui a émis la demande, signale à l'unité de contrôle 200 que cette unité accepte - un transfert. BSWAIT La ligne d'attente de bus est une ligne bidirectionnelle qui relie le bus et l'unité de contrôle 200. Quand elle est mise à l'état vrai ou à l'état UN binaire par l'unité de contrôle 200, elle signale à une unité demanderesse que l'unité de contrôle ne peut accepter un transfert à ce moment. Ensuite, l'unité fait des tentatives successives de re- lance jusqu'à ce que l'unité de contrôle 200 fasse un accusé de réception du transfert. L'unité de contrôle 200 met la ligne BSWAIT à l'état vrai dans les conditions suivantes: 1. Elle est occupée par l'exécution d'un cycle d'opération interne de lecture ou d'écriture. 1 1 2. Elle fait une demande de seconde moitié de cycle de bus de lecture. 3. Elle anticipe une opération de régénération. 4. Elle exécute une opération de régénéxation. 5. Elle est occupée quand elle est mise dans un mode d'initialisation. 6. Elle est occupée par l'exécution d'un cycle de réécriture par erreur passagère. Quand la ligne BSWAIT est mise à un état vrai ou UN binaire par une unité, elle signale à l'unité de contrôle 200 que les données ne sont pas acceptées par l'unité demande- resse et qu'elle doit terminer son cycle d'opération de bus en cours. BSNAKR La ligne d'accusé de réception néga- tif de bus est une ligne bidirection- nelle qui relie le bus et l'unité de contrôle 200. Quand cette ligne est mise à l'état vrai ou UN binaire par l'unité de contreli 200, elle signale qu'elle refuse un transfert spécifié. L'unité de contrôle 200 met la ligne BSNAKR à l'état vrai de la manière suivante: 1. La bascule de verrouillage de mémoire est mise à UN binaire; et, 2. La demande est d'effectuer un test et de mettre la bascule de ver- rouillage à un (la ligne BSLOCK à l'état vrai et la ligne BSSHBC à l'état faux). Dans tous les autres cas, quand la bascule de verrouillage de mémoire est à un, l'unité de contrôle 200 engendre une réponse par l'intermé- - diaire de la ligne BSACKR ou de la ligne BSWAIT ou ne fait pas de réponse. Quand la ligne BSNAKR est forcée à l'état vrai par une unité, elle signale à l'unité de contrôle 200 que les données ne sont pas acceptées par l'unité et qu'elle doit terminer son cycle d'opération. Les lignes privées de commande d'interruption. BSAUOK-BSIUOK Les lignes privées d'interruption de réseau relient le bus à l'un-te de contrôle 200. Ces lignes signalent à l'unité de contrôle 200 si des unités de niveau de priorité plus élevé ont fait des demandes. Quand tous les signaux sur ces lignes sont à UN binaire, ils signalent à l'unité de contrôle 200 qu'un cycle de bus a été accepté au moment o elle peut forcer la ligne BSDCNN à UN. Quand un des signaux sur les lignes est à ZERO binaire, il signale à l'unité de contrôle 200 qu'un cycle de bus n'a pas été accepté et qu'elle ne peut pas forcer la ligne BSDCNN à UN. BSMYOK La ligne privée d'interruption de réseau relie l'unité de contrôle 200 au bus. L'unité de contrôle 200 force cette ligne à un état faux ou ZERO binaire pour signaler une demande 2487561l de bus à d'autres unités de niveau de priorité plus bas. La figure 1 représente un exemple de réalisa- tion préféré d'une unité de contrôle de mémoire 200 selon la présente invention. Sur la figure 1, on voit que l'unité de contrôle de mémoire 200 commande les deux unités modulaires de mémoire de 256 Kmots 210-2 et 210-4 d'une section de mémoire 210. Les unités mo- dulaires, représentées par les blocs 210-2 et 210-4 comprennent des circuits intégrés de mémoire vive rapide de type métal-oxydesemiconducteur MOS correspondant aux blocs 210-20 et 210-40 de la figure 1, et des circuits tampons d'adresse correspondant aux blocs 210-22 à 21026 et 210-42 à 210-46. Chaque unité de mémoire de 256 Kmots est construite avec des pastilles de mémoire vive RAM dynamique de type MOS de 64 Kmots par 1 bit, représentées de façon plus détaillée sur la figure 7. De façon.plus spécifique, si l'on se réfère à la figure 7, on voit que chaque module de mémoire de 256 Kmots par 22 bits comprend 88 pastilles de 65534 (64K) mots par 1 bit. Dans chaque pastille sont prévues un certain nombre de rangées de mémoire organisées en une matrice de 256 lignes par 256 colonnes de cellules de mémoire. L'unité de contrôle 200 comprend les circuits nécessaires pour engendrer des signaux de synchronisa- tion de mémoire, pour exécuter des opérations de régé- nération, des opérations de commande de réécriture, des opérations de transfert de données, desopérations de distribution et de décodage d'adresse et des opéra- tions d'interface de bus. Ces circuits font partie des différentes sections de la figure 1. Les différentes sections de la figure 1 comprennent une section de synchronisation 204, une section de commande de régénération 205, une section de commande de réécriture d'erreur passagère 214, une 2487561! section de commande de données 206, une section d'adresse 207, une section de commande de lecture/écriture 208, une section de données d'entrée 209, une section de circuit de commande de bus 211, une section de circuit d'initialisation de mémoire 212, et une section de circuit émetteur/récepteur de bus 213. La section de commande de bus 211 comprend les circuits logiques qui engendrent des signaux poux la génération et l'acceptation de demandes de cycle de bus pour des opérations à mot simple et à mot double. Sur la figure 1, ces circuits ainsi que les circuit s des autres sections sont connectés à un bus par l'intermé- diaire des circuits émetteur /récepteur de la section 213 qui sont de conception classique. La section 211 comprend les circuits d'interruption de liaison de réseau qui détermine la priorité des demandes en fonction de la position physique d'une unité sur le bus. L'unité de contrôle de mémoire, située à l'extrême gauche ou en bas du bus, a le niveau de priorité le plus élevé tandis qu'une unité centrale de traitement (CPU), située tout en haut du bus a le niveau de priorité le plus bas. D'autres informations concernant le fonctionnement du bus sont données dans le brevet des Etats-Unis d'Amérique n0 4 000 485, accordé le 28 décembre 1976. La section de synchronisation 204, représentée en détail sur la figure 3, comprend des circuits qui engendrent la séquence nécessaire de signaux de syn- chronisation à partir des cycles d'opérations de lecture et d'écriture-. Sur la figure 1, cette section émet et reçcit des signaux en direction et en provenance des sections 205, 206, 207, 208, 211 et 214. La section d'adresse 207, représentée plus en détail sur les figures 2a à 2c, comprend des circuits -'qui décodent, engendrent et distribuent des signaux d'adresse nécessaires pour des opérations de régénération, 2487561 1 d'initialisation et de sélection de lecture/écriture. La section 207 reçoit des signaux d'adresse des lignes BSADOB-BSAD23 et des lignes d'adresse BSADOO-B5AD07 et BSAPOO en plus du signal de commande d'indication de mémoire provenant de la ligne BSMREF. En outre, la section 207 reçoit des signaux de commande et de synchronisation des sections 204, 212 et 205. La section d'initialisation de mémoire 212 comprend des circuits de conception classique pour remettre les circuits de sous-système de mémoire à leur état initial ou à un état prédéterminé. La section de commande de lecture/écriture 208 comprend des registres et des circuits logiques de commande de conception classique. Les registres reçoivent et mémorisent des signaux correspondant aux états des lignes BSWRIT, ESBYTE et de la ligne d'adresse BSAD23. Les circuits logiques de commande décodent les signaux provenant des registres et engendrent des signaux qui sont envoyés aux sections 204, 207 et 210 pour établir si le sous-système doit exécuter un cycle d'opération de lecture et d'écriture, ou de lecture suivie d'un cycle d'opération d'écriture (c'est-à-dire, pour une commande de multiplet). La section de régénération 205 comprend les circuits pour régénérer périodiquement le contenu de la mémoire. La section 205 reçoit des signaux de syn- chronisation et de commande de la section 204 et engendre des signaux de commande pour la commande de régénération qui sont envoyés aux sections 204, 207, 208 et 212. Pour plus de détails, on pourra se référer au brevet des Etats-Unis d'Amérique n0 4 185 323 qui décrit des circuits de génération de signaux de commande de régénération (REFCOM). Les circuits du bloc 209-4 de la section de données d'entrée 209 comprennent deux circuits multi- plexeurs et un registre d'adresse qui est connecté pouz recevoir des signaux de la section 206. Les circuits muitiplexeurs, de conception classique, reçoivent des mots de données des deux groupes de lignes de bus BSDTOO-BSDT15 et BSDT16- BSDT31 et envoient les mots appropriés aux modules de mémoire convenables par l'intermédiaire des groupes de lignes de sortie MDIEOOO-015 et MDIOOO- 015 pendant un cycle d'opération d'écriture. C'est ainsi que les circuits mutliplexeurs sont validés de façon sélective par le. signal MOWTESOOO engendré par une porte ET 209-10 quand le signal d'initialisation INITTM310 provenant du bloc 212 est à ZERO binaire (c'est-à-dire, pas dans un mode d'initialisation). La porte ET 209-10 engendre le signal MOWTESOO0 en fonction du bit d'adresse de bus 22 (c'est-à-dire, le signal BSAD22) et si le sous- système de mémoire exécute une opération d'écriture (c'est-à-dire, le signal BSWRIT). Pendant une opération d'écriture, le signal MOWTESOOO sélectionne le mot de données convenable (c'est-à-dire, le mot envoyé aux lignes de bus BSDTO-15 ou BSDT16-31) à envoyer à l'unité de mémoire convenable. Cela permet de commencer une opération d'écriture à une limite de mot. Pendant une opération de lecture, les circuits multiplexeurs sont conditionnés pour renvoyer les informations d'identification de module reçues par les lignes de bus BSDTO0-15 aux lignes de bus d'adresse BSADo08-23. Cela est réalisé par le chargement des signaux envoyés aux lignes BSDTOO-15 dans les registres de données paires 206-8 de la section 206. Ce chargement provoque à son tour la transmission des verrous de registre d'adresse du bloc 209-4 avec les informations d'identification de module par les lignes de bus BSDTO-15. La description de ces opérations n'étant pas nécessaire à la compréhension de la présente invention, celles-ci ne sont pas décrites en détail dans la suite. La section de commande de données 206 comprend trois registres de données à trois états de fonction- nements 206-8 et 206-10 et des circuits multiplexeurs 206-16 et 206-18 avec des circuits de commande associés qui permettent l'écriture et/ou la lecture de données dans les unités de mémoire paire ou impaire 210-20 et 210-40 de la section 210. Par exemple, pendant un cycle d'opération de lecture de largeur double, des signaux d'opérande ou d'instruction sont lus dans les unités 210-20 et 210-40 et transférés dans les.registres de sortie de données paires et impaires 206-8 et 206-10. Pendant un cycle d'opération d'écriture, les signaux d'opérande de multiplet sont chargés dans la section la plus à gauche des deux registres 206-8 et 206-10 à partir du bus et par l'intermédiaire de la section 209-4, et ils sont écrits dans l'unité paire ou dans l'unité impaire de la section 210. L'unité de contrôle 200 comprend un dispositif de détection et de correction d'erreur (EDAC) dans lequel chaque mot contient 16 bits de données et 6 bits de contrôle utilisés pour détecter et corriger des erreurs de bits simples dans les mots de données et pour détecter et signaler sans correction des erreurs de bits doubles dans le mot de données. Le dispositif EDAC comprend deux groupes de circuits codeurs/décodeurs de EDAC 206-12 et 206-14. Ces circuits peuvent prendre la forme des circuits décrits dans le brevet des Etats-Unis d'Amérique no 4 072 853, accordé le 7 février 1978. De plus, la section 206 permet un retour des informations d'identification reçues des lignes de données BSDTOO-15 et mémorisées dans le registre 209-4 par l'intermédiaire des lignes d'adresse BSAD08-23. Selon la présente invention, la section de commande de réécriture d'erreur ?assagère 214 comprend des circuits pour avoir accàs p- ricd!quemrent à chacun des emplacements de la section de.-çmoiIe 210 afin de lire et de réécrire dans ces em:lacenents des infor- mations corrigées de manière à rendre la mémoire 210 moins sensible à des erreurs passagzères produites par des particules alpha ou d'autres dérangements de système. Comme l'indique la figure 1, la section 214 reçoit des signaux de commande des sections 205, 212 et 213. La section fournit des signaux de commande aux sections 204, 206 et 207 comme la figure I l'indique. Des parties pertinentes des sections men- tionnées plus haut vont maintenant être décrites plus en détail en référence aux figures 2a à 7. Seules les sections qui sont considérées comme nécessaires à la compréhension de la présente invention vont être décrites dans la suite. Pour plus de détails sur les autres sections, on pourra se référer à la demande de brevet des Etats-lUnis d'Amérique n' 4 185 323. Section 204 et section 206. * La figure 3 représente plus en détail les circuits de synchronisation de la section 204. Les circuits reçoivent des signaux d'impulsions de syn- chronisation d'entrée TTAPOI010O et TTAP02010 provenant de circuits générateurs de signaux de synchronisation à ligne à retard, non représentés, de conception clas- sique. Ces circuits peuvent prendre la forme des circuits générateurs de signaux de synchronisation décrits dans le brevet des Etats-Unis d'Amérique n 4 185 323. Les circuits générateurs de signaux de synchronisation engendrent une série d'imoulsions de synchronisation par l'intermédiaire de deux lignes à retard de 200 nanosecondes connectées en série en réponse au signal MYACKR10 passant à UN binaire. Ces impulsions en 2487561 1 association avec les circuits du bloc 204 établissent la synchronisation des autres sections pendant un cycle d'opération de mémoire. De plus, les circuits du bloc 204 reçoivent un signal de limite MYENDYBOO, des signaux d'adresse LSAD22200 et LSAD22210 provenant de la section 207 et un signal de commande de réécriture d'erreur passagère ALPCNT010 provenant de la section 214. La section 212 envoie aussi un signal d'initialisation INITMM100 à la section 204. Les signaux MYBNDY010 et ALPCNT010 sont envoyés à une porte NI 204-5, chacun de ces signaux forçant le signal RASINH010 à ZERO binaire quand il est forcé à UN binaire. La porte ET 204-7 connectée en série combine de façon logique le signal d'initia- lisation INITMM100, le signal de commande de régéné- ration REFCOM100 engendré par les circuits contenus dans la section 204, non représentés, pour produire un signal RASINHOO. Une porte NON-ET 204-8 combine le signal RASINHOO0 et le signal d'adresse LSAD22210 pour produire un signal d'invalidation d'échantillon- nage de ligne paire ERASIHOOO. Le signal est envoyé à une porte ET 204-10 pour être combiné avec un signal de synchronisation MRASTT010 déduit du signal TTAP01010 par l'intermédiaire d'une porte ET 204-1. Le signal de sortie résultant MRASTE010 est envoyé à l'entrée de synchronisation RAS des unités de piles paires 210-20. Une porte NON-ET 204-14 combine les signaux RASINH010 et LSAD22200 pour produire un signal d'in- validation de ligne impaire ORASIHOOO. Ce signal est combiné dans une porte ET 204-17 avec le signal de synchronisation MRASTT010 pour engendrer le signal de synchronisation de ligne MRASTOO10. Ce signal est envoyé à l'entrée de synchronisation RAS des unités de piles impaires 210-40. Sur la figure 3, une porte ET 204-11 envoie 2487561! un signal de synchronisation MDECT0010 à une borne d'entrée G de la section centrale du registre de données paires 206-8 (figure 1) en l'absence d'une commande de régénération (c'est-à-dire, le signal REFCOMOO=1). Pareillement, une porte ET 204-15 envoie un signal de synchronisation MDOCT0E1a à une borne d'entrée G de la section centrale du registre de données impaires 206-10 (figure 1). Le réseau de retard 204-19 qui est relié en série aux portes ET 204-3, 204-1B et 204-20 engendre un signal de synchronisation MCASTSOIO. Le signal MCASTS010 est envoyé à l'entrée de synchronisa- tion CAS des unités de piles paires et impaires 210-20 et 210-40. Les.registres de données paires et impaires 206-8 et 206-10 ont un fonctionnement à trois états. Plus spécifiquement, les registres sont construits avec des circuits à verrouillage transparents de type D tels que ceux de type SN745373 fabriqués par Texas Instruments. Les circuits de registre sont transparents, ce qui signifie que, tandis que le signal envoyé à- la borne d'entrée G est à UN, les signaux aux bornes de sortie Q suivent les signaux envoyés aux bornes d'en- trée D. C'est ainsi que, lorsque le signal envoyé à la borne d'entrée G passe à un niveau bas, le signal est verrouillé à la borne de sortie Q. Les bornes de sortie des registres 206-8 et 206-10 sont connectées en commun dans une disposifion câblée selon la fonction logique OU pour permettre le multiplexage des deux signaux de mot-de données. Ce multiplexage est réalisé par la commande des états des signaux MDOTSCOOO, MDOTSC010 et MDRELBOOO envoyés aux bornes d'entrée de commande de sortie (OC) des diffé- rentes sections des registres 206-B et 206-10 repré- sentés sur la figure 1. Cette opération est indépendante de l'action de verrouillage des bascules de registre qui se produit en réponse aux signaux envoyés aux bornes d'entrée G. Le groupe de portes 204-22 à 204-28 connec- tées en série commande les états des signaux MDOTSCIOO et MDOTSCOI. La porte ET 204-22 reçoit des signaux de synchronisation DLYININ010 et DLY020100 au commencement d'un cycle de lecture ou d'écriture pour valider la mémorisation des informations d'identification provenant du bus. Comme une description du signal PULS20210 n'est pas nécessaire à la compréhension de la présente in- vention, on considérera que ce signal est à l'état binaire ZERO. Pendant, une opération de lecture, le signal de commande de lecture READCMOO0 est forcé à ZERO, ce qui permet à la porte ET 204-26 de forcer le i5 signal MDOTSC100D à ZERO et à la porte NON-ET 204-28 de forcer le signal MDOTSC01O à UN. Le signal MDOTSC100 à ZERO valide les sections centrales des registres 206-a et 206-10 pour que leur contenu soit envoyé à leurs bornes de sortie. Le signal MDOTSC010 à UN interdit aux sections à droite des registres 206-8 et 206-10 d'envoyer leur contenu à leurs bornes de sortie. Pendant un cycle d'écriture, quand le signal de commande de lecture READCMOOO est forcé à UN, la porte ET 204-26 force le signal MDOTSC100 à UN tandis que la porte NON-ET 204-28 force le signal MDOTSC010 à ZERO quand le signal ALPCNTOOO est à UN. Celui-ci produit le résultat opposé à celui qui a'été décrit. C'est ainsi que le signal MDOTSC100 interdit aux sections centrales des registres 2068 et 206-10 d'envoyer leur contenu à leurs bornes de sortie. En même temps, le signal MDOTSCO10 valide la section à droite des registres 206-E et 206-10 pour que leur contenu soit envoyé à leurs bornes de sortie. Si le signal ALPCNTOOO est à ZERO, il interdit à la porte NON-ET 204-28 de forcer le signal MDOTSC010 à ZERO en réponse au signal READCMOCO. En conséquence, les sections à droite des registres 206-8 et 206-10 sont aussi invalidées pour l'envoi de leur contenu à leurs bornes de sortie. Enfin, la section 204 comprend en outre une porte ET 204-30. Cette porte engendre, en réponse aux signaux de synchronisation DLY400010 et DLY220010 engendrés par les circuits de synchronisation à ligne à retard, un signal de remise à zéro RESET010 qui est utilisé pour remettre à zéro les circuits de commande de réécriture d'erreur passagère de la section 214. Section 207 Les figures 2a à 2c représentent les dif- férentes sections de la section d'adresse 207. Comme l'indiquent ces figures, la section 207 comprend une section d'adresse d'entrée 207-1 et une section de décodage d'adresse 207-2 sur la figure 2a, une section de registre d'adresse 207-4 sur la figure 2b et une section d'entrée de registre d'adresse de régénération et d'initialisation 207-6 sur la figure 2c. Sections 207-1 et 207-2 La section d'adresse d'entrée 207-1 comprend un groupe de commutateurs, pouvant être sélectionnés manuellement, du bloc 207-10 qui reçoit des signaux d'adresse de bus BSAD04110 et LSAD06110. Ces commu- tateurs sélectionnent le bit d'adresse de bus de poids fort qui sélectionne les 256 Kmots supérieurs/inférieurs de mémoire quand le système comprend le complément complet de modules de mémoire à 128 Kmots. Quand les modules de mémoire sont construits avec des pastilles à 64 Kmots, le commutateur du haut est mis en position fermée. Celui-ci sélectionne le bit d'adresse 4 ( le signal BSAD04110) comme le bit d'adresse de bus de poids fort. Pour des pastilles à 16 Kmots, l'autre commutateur est mis en position fermée qui sélectionne 2487561 1 le bit d'adresse 6. Puisqu'on suppose que les modules de mémoire sont construits avec des pastilles à 64 Kmots, le commutateur du haut est fermé, tandis que l'autre com- mutateur est ouvert. Le signal de bit de poids fort résultant BSADX6010 avec son complément, de même que les bits d'adresse de bus de poids faible 22 et 21 sont mémorisés dans un registre 207-12. Les trois signaux sont chargés dans le registre 207-12 quand le signal d'échantillonnage d'adresse ADDSTR000 est forcé à ZERO. Cela se produit quand la mémoire devient occupée (c'est-à-dire, qu'elle accepte un cycle de bus/une demande de mémoire). Les sorties du registre 207-12 envoient des signaux aux entrées d'un multiplexeur de 2 à 1 de type SN74S157, 207-14, de conception classique. Le signal ZPLCNT000 provenant de la section 214 Est inversé par un inverseur 207-1-6 et envoyé comme signal ALPCNTOIO à la borne d'entrée de sélection (GO/Gl) du circuit 207-14. Quand le signal ALPCNTOIO est à ZERO, les signaux BSAD22210 à BSADX6210 du registre 207-12 sont sélectionnés pour être envoyés aux bornes de sortie Y du circuit 207-14. Quand le signal ALPCNT010 est à UN, les signaux ARAD21010 et ARADX6010 provenant de la section 207-6 sont sélectionnés pour être envoyés aux bornes de sortie Y2 et Y3 tandis que la borne de sortie Y1 est forcée à ZERO. Comme l'indique la figure. 2a, les signaux de bit d'adresse de poids faible LSAD22210 et LSAD21210 sont envoyés aux bornes d'entrée d'un circuit décodeur binaire 207-20. Le signal d'adresse de bit de poids faible LSAD22210 et le signal de son complément LSAD22200 engendré par un inverseur 207-22 sont envoyés aux sections 204 et 206.-Le sional de bit de poids fort LSADX6210 est envoyé à la borne d'entrée de validation 2487561t de porte G du circuit décodeur 207-20. Le signal de complément LSADX6200 engendré par un inverseur 207-15 est envoyé à la borne d'entrée de validation de porte G d'un circuit décodeur 207-31, de mnme que les signaux d'adresse LSAD22210 et LSAD21210. Quand le signal d'adresse de poids fort LSADX6210 est à ZERO, le circuit décodeur 207-20 est validé pour fonctionner. Pareille- ment, quand le signal LSADX6210 est à UN, le circuit décodeur 207-31 est validé pour fonctionner. O10 Chacune des quatre sorties de décodeur DECODOOO0 à DECOD3000 est connectée à une paire dif- férente des portes NON-ET 207-24 à 207-30. On notera que le signal de décodage de zéro DECODOOO est envoyé aux entrées des portes NON-ET 207-24 et 207-26 qui engendrent les signaux d'échantillonnage d'adresse de lignes O et 1. Pareillement, le signal de décodage de 1 DECOD1000 est envoyé aux entrées des portes NON-ET 207-26 et 207-28 qui engendrent les signaux d'échan- tillonnage d'adresse de lignes 1 et 2. Le signal de décodage séquentiel suivant DECOD2000 est envoyé aux deux portes NON-ET qui engendrent la paire suivante de signaux d'échantillonnage d'adresse de lignes en séquence. Enfin, le dernier signal de décodage DECOD3000 est envoyé aux portes NON-ET 207-30 et 207-24 qui engendrent les signaux d'échantillonnage d'adresse de lignes 3 et O. Pareillement, chacune des quatre sorties de décodeur DECOD4000 à DECOD7000 est reliée à une/paire différente des portes NON-ET 207-32 à 207-38. La figure 2a montre que l'ensemble des portes NON-ET 207-24 à 207-30 et 207-32 à 207-38 reçoivent un autre signal d'entrée OVRDECOOO engendré par une porte NON-ET 207-39. Quand le signal d'initialisation INITMM100 ou le signal de commande de régénération REFCOM100 est forcé à ZERO par les circuits de la section 212 ou de la section 204, la porte NON-ET 207-39 force le signal OVRDECOOO à ZERO. Celui-ci fait à son tour passer à UN tous les signaux de décodage, crest-à- dire, les signaux DRAST0010 à DRAST7010, ce qui permet de valider l'écriture simultanée dans huit emplacements de mémoire pendant une opération d'initialisation, ou la régénération de ces emplacements pendant une opé- ration de régénération. Les signaux d'échantillonnage d'adresse de lignes de paires DRAST0010 et DRAST2010 sont envoyés aux pastilles de mémoire vive RAM des unité de piles paires 210-20. Les signaux d'échantillon- nage d'adresse de lignes impaires DRAST1010 et DRAST3010 sont envoyés aux pastilles de mémoire RAM Des unités de piles impaires 210-40. Section 207-4 La section de registre d'adresse 207-4 représentée sur la figure 2b reçoit les signaux d'adresse de bus BSADO5210 à BSAD20210 envoyés par l'intermédiaire des circuits récepteurs de bus du bloc 213 de la figure 1, aux entrées des différents étages d'un registre d'adresse de ligne 207-40 et d'un registre d'adresse de colonne 207-41. On voit également sur la figure 2b que cette section reçoit des signaux d'entrée provenant des circuits du bloc 207-6 qui sont envoyés aux dif- férents étages d'un registre d'adresse de régénération 207-42 et d'un registre d'adresse de colonne 207-43. Les bornes d'entrée de porte de validation G des registres 207-40 et 20741 sont connectées pour recevoir un signal de mémoire occupée MEMBUZOlO de la section 204. Les bornes d'entrée de porte de validation G des registres 207-42 et 20743 sont connectées à une source de tension de + 5 volts. La borne d'entrée OC du registre d'adresse de ligne 207-40 est connectée pour recevoir un signal de synchronisation MRASCTOOO engendré par une porte ET 207-44, un inverseur 207-46 et une porte NON-ET 207-47 en réponse aux signaux INITMMOOO, REFCOMOOO et MCASTTO10. La borne d'entrée OC du registre d'adresse de colonne 207-41 est connectée pour recevoir un signal de synchronisation MCASTOOO engendré par une porte NON-ET 207-48 et une porte NON-ET 207-50 en réponse à des signaux INTREFOO0 et MCASTT010. L? signal INTREFODO est engendré par les portes ET 207-44 et 207-48 connectées en série qui reçoivent les signaux INITMMOOO, REFCOMOO0 et ALPCNTOOO. La borne d'entrée OC du registre d'adresse de régénération 207-42 est connectée pour recevoir un signal de commande MREFCTOOO engendré par une porte NON-ET 207-49, une porte NON-ET 207-51 et un inverseur 207-45, en réponse aux signaux INTREFOOO, MCASTTOIO, MCASTT010 et INITAL110. Chacun des registres d'adresse 207-40 -à 207-43 est construit avec des circuits à verrouillage transparents de type D tels que ceux du type SN745373 mentionnés plus haut. On voit sur la figure 2b que les différentes bornes de sortie d'adresse des registres de chaque groupe sont connectées en commun dans une disposition câblée selon la fonction logique OU pour valider le multiplexage de ces signaux d'adresse. Comme on l'a décrit plus haut, ce multiplexage est réalisé par la commande de l'état des signaux envoyés aux bornes d'entrée de commande de sortie (OC) des registres 207-40 à 207-43. Plus spécifiquement, les bornes de commande de sortie (OC) valident un fonctionnement dit à trois états en étant commandées par les circuits 20744 à 207-51. Quand chacun des signaux MRASCTOOO, MCASCTOOO, MREFCTOOO et MWRTCTOO est à l'état UN, cela empêche tout signal d'adresse d'être envoyé aux bornes de sortie Q du registre. Comme on l'a vu, ce fonctionnement est indépendant de l'action de verrouillage des bas- cules de registre. De plus, la section 207-4 comprend un circuit additionneur complet de 4 bits 207-54, de conception classique. L'additionneur 207-54 est connecté pour faire progresser de un les bits d'adresse de poids faible 20 à 17. Plus précisément, les bornes d'entrée A1-A8 reçoivent des signaux MADDOOOIO à MADD03010. Les signaux à ZERO sont envoyés aux bornes d'entrée B1-B8. Une porte ET 207-56 engendre un signal de report d'entrée MADDUC010 en fonction des états des signaux d'adresse de poids faible LSAD22210 et LSAD21210; du signal INTREFOOO et du signal de synchronisation DLY060010. Les signaux de sortie incrémentée MADD00111 à MADDD3111 apparaissant aux bornes de somme d'addition- neur 51-S8 sont envoyés par l'intermédiaire de circuits tampons d'adresse 210-26 aux pastilles de mémoire RAM de piles paires de la figure 7. Il en est de même pour les signaux MADO410 à MADDO7010. Les pastilles de mémoire RAM de piles impaires de la figure 7 sont connectées pour recevoir les signaux d'adresse MADD0010 2G à MADD07010 par l'intermédiaire des circuits tampons d'adresse 210-46. Section 207-6 La section d'entrée de registre d'adresse de régénération et d'initialisation 207-6 de la figure 2c comprend les circuits compteurs d'adresse de régénération et d'écriture qui engendrent les valeurs d'adresse envoyées aux registres d'adresse de régénération et d'écriture de la section 207-4 de la figure 2b. Sur la figure 2c, les circuits conpe, .L, d'adresse de régénération comprennent deux compteurs binairesconnectés en série, 207-60 et 207-61, chacun construit avec des pastilles de circuit du type 74LS393. Le compteur 207-60 est connecté pour recevoir un signal d'horloge RADDUCOOO qui est engendré par un inverseur 207-67, une porte NI 207-66 et des portes ET 207-65 et 207-68 en réponse aux signaux ALPHUCO10, INITMM1no, REFCOMOOO et MCASTT01O. Les deux compteurs reçoivent un signal de remise à zéro MYCLRR01D de la section 212. Les circuits compteurs d'adresse d'écriture comprennent également deux compteurs binaires connectés en série 207-62 et 207-63 qui sont commandés par un signal REFAD801.0 provenant des circuits compteurs d'adresse de régénération. Les deux compteurs reçoivent un signal de remise à zéro MYCLRR110 engendré par une porte NON-ET 207-69 en réponse aux signaux MYCLRROOO et PWONLLOIO. Les circuits comprennent en outre une bascule de type D 207-71 qui sert d'étage supplémentaire du compteur 207-63. La bascule 207-71 est connectée pour recevoir le signal de complément WRITA7100 du signal de bit d'adresse d'écriture de poids fort WRITAI010 provenant d'un inverseur 207-72. Initialement, quand le signal WRITA7010 est à ZERO, le signal WRITA7100 est à UN. A la mise sous tension, la bascule de type B 207-71 est remise à zéro par le signal MYCLRR1OE. Qu-and le signal WRITA7010 passe à UN à la fin d'un premier passage, le signal WRITA7100 passe de UN à ZERO, ce qui n'a aucun effet sur l'état de la bascule 207-71. A la fin du second passage, le signal WRITA7010 repasse à ZERO, ce qui permet au signal WRITA7100 de faire passer la bascule 207-71 de ZERO à UN. A ce moment, le signal MADEOLOOO passe de UN à ZERO. Le signal MADROLOOO est envoyé à la section 212 et il est utilisé pour signaler la fin de l'opération d'initia- lisation. La bascule 207-71 est validée pour fonctionner par le signal PWONLL0O10 et un signal de'+ 5 vaits qui sont envoyés aux bornes d'entrée d'initialisation PR et D, respectivement. Une porte NON-ET 207-70 envoie également un signal MYCLRR100 à -a borne d'entrée dr remise à zéro CLR qui est engendré en réponse au signal 2487561 i PWONLL300 et au signal PWONLLCO1 provenant de la sec- tion 212. Sur la figure 2c, la section 207-6 comprend un autre compteur binaire 20764. Ce compteur reçoit également le signal WRITA7010 du compteur d'adresse d'écriture 207-63. Il reçoit le signal de remise à zéro MYCLRR110 de la porte NON-ET 207-69. Comme on va l'expliquer, ce compteur s'ajoute aux circuits de régénération et d'initialisation existants et forme une partie des circuits de commande de réécriture d'erreur passagère de la présente invention qui seront décrits dans la suite. Section de commande de lecture/écriture 208 Une partie des circuits de la section 208 sont représentés en détail sur la figure 5. La section 208 comprend un registre 208-10 et des circuits 208-12 à 208-45. Le registre 208-10 est un registre à bascules de type D à deux étages pour mémoriser le signal BSWRIT110 qui représente une commande de lecture/écriture et le signal BSYELO110 qui représente une condition drerreur de bit simple de bus. Ces signaux sont verrouillés quand le signal MYACKRO10 provenant de la section 211 passe à UN. Quand un des signaux REFCOMOOD, INITMMOO et BSMCLROOO passe à ZERO, une porte ET 208-12 force le signal CLRMODOOD à UN, ce qui remet le registre 208-10 à l'état ZERO. Le signal de mode d'écriture LSWRIT01O et le signal de condition d'erreur LSYEL0010 sont envoyés à la section 211. Le signal de mode de lecture READMM010 est envoyé à une porte ET 208-14 qui reçoit également un signal d'initialisation INITALO-O de la section 214. La porte ET 208-14 force le signal READMIOIO à UN en réponse à une commande de lecture (c'est-à-dire, quand le signal READMM010 est à UN) et quand le système n'est pas initialisé ou qu'il exécute une 2487561; opération de cycle de réécriture d'erreur passagère (c'est-à-dire, quand le signal INITALOO0 est à UN). Quand le signal READMI010 est à UN, il permet à une porte NI 208-40 de forcer un signal de commande de lecture READCMOOO à ZERO. Une porte ET 208-42 force le signal READCM100 à ZERO en réponse au signal READCMOO0. Deux portes ET 208-23 et 208-25 forcent les signaux MEREADD010 et MOREADO10 à ZERO. Ces signaux sont envoyés aux lignes de commande de lecture/écriture des unités de piles paires et impaires 210-20 et 210-40. Cependant, les signaux sont inversés par des circuits inclus dans les unités 210-20 et 210-40 de la figure 7 avant d'être envoyés aux pastilles qui constituent ces unités. Un autre des signaux d'entrée de la porte NI 208-40 est le signal d'écriture partielle PARTWT010. Comme il est précisé dans le brevet des Etats-Unis d'Amérique n 4 185 323, il existe certains types d'opérations de mémoire telles que les opérations d'écriture de multiplet et d'initialisation qui néces- sitent deux cycles d'opération. Il en est de même pour les cybles d'opération de réécriture. Comme on l'a mentionné, dans le cas d'une opération d'initialisation ou d'une opération de réécriture, le signal INITALOOO est forcé à ZERO. Celui-ci a pour effet d'annuler la commande envoyée au bus. Les signaux de commande de lecture/écriture MEREADO10 et MOREADOO10 envoyés aux unités de piles 210-20 et 210-40 sont engendrés en fonction du signal PARTWT010. Le signal PARTWT010 une fois forcé à UN reste à UN jusqu'à la fin du premier cycle et déclenche un second cycle d'opération pendant lequel un autre groupe de signaux de synchronisation identiques à ceux du premier sont engendrés par les circuits de la section 204. Pendant le premier cycle, les signaux de commande de lecture/écriture sont 2487561; forcés à ZERO et pendant le second cycle, les signaux sont forcés à UN. Le signal PARTWT010 est engendré par une bascule de type D. 208-16 avec les circuits d'entrée associés 208-17 à 208-26. Ls bascule 206-16 est validée pour changer l'état quand le signal PWTSETOO0 envoyé à la borne d'entrée d'initialisation PR est forcé à ZERO par les portes ET 208-17, 208-26, 208-27 et 208-28, en plus des portes NON-ET 208-18, 208-19 et 20820, en réponse au signal de commande de régénération REFCOM110, au signal d'initialisation INITMM010, au signal de synchronisation MPULSE010, aux signaux d'é- criture de multiplet BYWRIT100 et BYWRIT200 et au signal de phase 2 de réécriture ALPHA2000. Cela permet à la bascule 208-16 de passer à UN. La bascule 208-16 passe à ZERO en réponse au signal DLYW02000 envoyé à la borne d'entrée d'horloge C par l'intermédiaire d'un inverseur 208-21. Le signal de + 5 volts envoyé à la borne d'entrée de remise à zéro CLR de la bascule 206-18 invalide la remise à zéro. De la mâme manière, comme on l'a vu plus haut, le signal d'técriture partiel- le PARTWTOO10 forcé à UN déclenche un cycle d'opération de lecture avant de déclencher le cycle d'opération d'écriture nécessaire pour l'exécution des opérations mentionnées plus haut en plus de chaque opération de commande de réécriture d'erreur passagère selon la présente invention qui sera décrite dans la suite. Comme l'indique la figure 1, le signal d'écriture partielle PARTWTO1O est envoyé aux bornes d'entrée G des parties les plus à droite des registres 206-8 et 206-10. Le signal PARTWT010 à UN valide la mémorisation des signaux de sortie des circuits EDAC 206-12 et 206-14. Les autres signaux MEMBUZOO et REFCOM110 envoyés à la porte NI 208-40 sont forcés à UN respecti- vement avant le début d'un cycle d'opération de mémoire et pendant un cycle de régénératicn. On notera d'après la figure 5 que pendant un cycle d'opération d'écriture o le signal WRITCTOO est forcé à ZERO par les circuits de la section 204, le signal WRITCT110 engendré par un inverseur 208-15 permet à la porte ET 208-42 de faire passer le signal READCM100 à UN. Celui-ci permet à son tour aux portes ET 208-23 et 208-24 de forcer les signaux MEREADOO1 et MOREADO10 à UN, ce qui indique que les unités de piles 210-20 et 210-40 doivent exécuter un cycle d'opération d'écriture. A ce moment, un signal d'alimentation PW5ASDO00 provenant de la section 212 est normalement à UN tandis que les signaux d'arrêt d'écriture EWRITAOO0 et OWRITAOO sont à UN en l'absence de conditions d'erreur. Sur la figure 5,'les signaux EWRITAOO0 et OWRITAOOO proviennent des bascules 208-44 et 208-45. Ces bascules reçoivent les signaux d'entrée MDIEWE010 et MDIOWE010 des circuits EDAC 206-12 et 206-14. Les états de ces signaux sont mémorisés dans les bas- cules 208-44 et 208-45 quand le signal PARTWT010 passe de UN à ZERO. Les bascules 208-44 et 208-45 sont remises à ZERO par l'intermédiaire d'une porte NI 208-46 quand la mémoire n'est pas occupée (c'est-à-dire, quand le signal MEMBUZOOO est à UN) ou qu'elle est effacée (c'est-à-dire,'quand le signal BSMCLR210 est à UN). Unités de mémoire 210-20 et 210-40 Comme on l'a décrit plus haut, les piles de mots pairs et de mots impairs des blocs 210-20 et 210-40 sont représentées plus en détail sur la figure 7. Ces piles comprennent quatre lignes de 22 pastilles de memoire vive RAM de 64 K x 1 bit. Chaque pastille de 64 K comprend deux rangées de mémoire de 32 768 bits. Chaque rangée est organisée en une matrice de 128 lignes par 256 colonnes et connectée à un groupe de 256 ampli- ficateurs de détection. On remarquera que d'autres dispositions de pastilles de 64 K peuvent également être utilisées. Les pastilles et les circuits à portes associés sont montés sur une plaquette-fille. Chaque plaquette-fille comprend deux inverseurs (par exemple 210-203, 210-207) qui sont connectés pour recevoir un signal correspondant des signaux de commande de lecture/écriture de la section 208 et quatre portes NON-ET à deux entrées (par exemple, 210-200 à 210-206 et 210-400 à 210-406) qui sont connectées pour recevoir les signaux de synchronisation de lignes et de colonnes de la section 204 et les signaux de décodage de ligne de la section 207. Seules les bornes de pastilles concernant la compréhension de la présente invention sont représentées sur la figure 7. Les autres bornes, non représentées, sont connectées d'une manière clas- sique. Pour plus d'informations, on pourra se référer à la demande de brevet des Etats-Unis d'Amérique n0 921 292, intitulée "Rotating Chip Selection Technique and Apparatus", déposée le 3 juillet 1978 par la Demanderesse. Section d'initialisation 212 La figure 6 représente de façon plus détaillée les circuits logiques d'initialisation de la section 212. Sur cette figure, les circuits comprennent une bascule de mise sous tension 212-1, une bascule de registre de mise sous tension 212-1.2, unebascule de mode d'initialisation 212-14 et une bascule de remise à zéro 212-16. L'ensemble des bascules sont de type D. La bascule de mise sous tension 212-1 reçoit-un signal de mise sous tension de bus BSPWONO0O à sa borne d'entrée d'horloge C par l'intermédiaire d'une résis- tance connectée en série 212-2. Un signal de + 5 volts PWONRC010 est envoyé aux bornes d'entrée de remise à zéro CLR des bascules 212-1 et 21212 par l'intermédiaire 2487561i d'une résistance connectée en série 212-4 quand une alimentation électrique est appliquée. Un réseau à filtre résistance-condensateur comprenant une résistance 212-6 et un condensateur 212-a est connecté en parallèle à la borne d'entrée de remise à zéro CLR. Le signal de sortie UN PWONLLO1O est envoyé à l'entrée d'un circuit à retard 212-10 constitué de 6 circuits inverseurs connectés en série. Le signal de sortie PWONLL610 engendré par le circuit à retard 212-10 est envoyé à la borne d'entrée D de la bascule 212-12. Quand le signal PWONLL610 est forcé à UN à la suite du passage du signal PWONLL010 à UN, la bascule 212-12 passe à UN sur le front positif du signal REFCOM210. La bascule de remise à zéro 212-16 fait 1-5 passer le signal MYCLRR010 à UN en réponse aux signaux MYPWON010 et REFCOM210. Le signal de sortie UN MYPWON010 de la bascule 212-12 est envoyé aux bornes d'entrée d'horloge C de la bascule de mode d'initialisation 212-14 et de la bascule de remise à zéro 212-16. Le changement d'état du signal MYPWON01a fait passer les bascules 212-14 et 212-16 à UN. Le signal REFCOM210 remet la bascule 212-16 à ZERO. Les signaux de sortie UN et. ZERO de ces bascules sont envoyés aux circuits des sections 205, 207 et 209 par l'intermédiaire d'inverseurs 212-18, 212-20 et 212-22 de même que le signal PWONLL300 engen- dré par le circuit à retard 212-10. La bascule de mode d'initialisation 212-16 passe à ZERO quand les circuits de la section 207 forcent le signal MADROLOOO à ZERO. Section de commande de réécriture d'erreur passagère 214 La figure 4 représente de façon plus détaillée les circuits de commande de réécriture d'erreur passa- gère de l'exemple de réalisation préféré de la présente invention. La section 214 comprend une section de compteur 214-1 et une section de circuit de commande de phase de cycle 214-2. La section 214-1 établit la synchronisation de cycle pour l'exécution d'un cycle d'opération de réécriture d'erreur passagère permet- tant d'adresser chaque emplacement de mémoire. La section 214-2 engendre les signaux de commande nécessaires pour définir les différentes phases d'opération. Plus précisément, la section 214-1 comprend trois compteurs binaires connectés en série 214-10 à 214-14, une porte NON-ET 214-16 et un inverseur 214-18. Les compteurs 214-10 à 214-14 qui sont cons- truits avec des pastilles de type 74LS393 progressent de un à la fin de chaque cycle de régénération en réponse au signal REFCOM100. Celui-ci synchronise les opérations de compteur avec celles des circuits compteurs de régénération. Les 1 sorties des étages de compteur sont reliées à la porte NON-ET 214-16. - Cette porte contr8le les comptes engendres par les compteurs et force un signal de commande ALPCOMOOO à ZERO chaque fois que les compteurs atteignent un compte prédéterminé. Ce compte-prédéterminé est sélec- tionné pour avoir une valeur qui élimine les erreurs passagères de mémoire à une vitesse qui crée un minimum d'interférence avec les opérations de mémoire normales. La vitesse est telle qu'après 2 047 cycles de régé- nération ou comptes, un cycle de réécriture est exécuté. Les 512 milles emplacements de mémoire peuvent donc être débarrassés des effets de contamination par des particules alpha ou d'autres perturbations dues à des signaux parasites pendant une période de temps de deux heures. Comme l'indique la figure 4, l'inverseur 214-18 inverse le signal de commande ALPCOMOOO pour engendrer un signal de positionnement ALPSET110. Ce signal est envoyé aux bornes d'entrée de remise à zéro CLR des compteurs binaires 214-10 à 214-14 et à une porte NON-ET d'entrée 214-21 de la section 214-2. Quand le signal ALPSET110 est forcé à un, il remet les compteurs 214-10 à 214-14 à ZERO pour commencer un nouveau compte. On voit sur la figure 4 que la section 214-2 comprend trois bascules de type D de commande de phase 214-24 à 214-26 qui sont connectées en série, une bascule de type D d'arrêt de cycle 214-27 et des portes d'entrée et de sortie associées et des inverseurs 214-30 à 214-36. Chacune des bascules 214-24 à 214-26 est remise à ZERO en réponse à un signal d'alimentation PWONLLO10 engendré par les circuits de la section 212 (c'est-à-dire, quand le signal PWONLLOIO est à ZERO). La bascule d'arrêt de cycle 214-27 est remise à ZERO quand un signal de remise à zéro de bus BSMCLR200 est forcé à ZERO. Quand une opération d'initialisation n'est pas exécutée (c'est-à-dire, quand le signal INITMMNOO est à UN), la porte NON-ET 214-21 fait passer la bascule de phase 1 214-24 à UN en réponse au signal ALPSETIIO forcé à UN. La bascule 214-24 définit la portion de régénération du cycle de réécriture quand elle est à l'état UN. Le signal de sortie ZERO ALPHA1000 est envoyé à la borne d'initialisation PR de la bascule d'arrêt de cycle 214-27 qui passe ainsi à l'état UN. Le signal de mémoire occupée MEMBUZOOO passe à ZERO en réponse à une commande de régénération (c'est-à-dire, quand le signal REFCOM110 passe Z UN). A la fin du cycle de régénération o le signal de mémoire occupée passe de ZERO à UN, le signal ALPHAIO10 fait passer la bascule de phase 2 214- 25 à UN. Celle-ci force le signal ALPHA2000 à ZERO qui remet à son tour la bascule de phase 1 214-24 à ZERO par l'intermédiaire d'une porte ET 214-30. La bascule 214-25 à l'état UN définit la portion de lecture de la séquence de cycle de réécriture. Le signal de sortie UN ALPHA2010 est envoyé à la borne d'entrée D de la bascule de phase 3 214-26. Quand le signal d'impulsion RRESET010 est engendré par les circuits de la section 204 à la fin du cycle de lecture, le front arrière du signal d'impulsion fait passer la bascule 214-26 à UN. Le signal de sortie ZERO ALPHA3000 à ZERO remet la bascule de phase 2 214-25 à ZERO par l'intermédiaire d'une porte ET 214-31. L'état UN de la bascule de phase 3 214-26 définit la portion d'écriture du cycle de réécriture. A la fin du cycle d'opération d'écriture, le signal d'impulsion RRESET010 fait passer la bascule de phase 3 214-26 à ZERO puisque le signal ALPHA2010 est à l'état ZERO à ce moment là. Quand l'une des bascules de phase 2 et de phase 3 21-4-25 et 214-26 est à UN, le signal ALPHA2000 ou le signal ALPHA3000 envoyés à une porte ET 21432 force le signal ALPCNTOOO à ZERO. Le signal ALPCNTOOO à ZERO conditionne les circuits de la section 207 pour sélectionner les signaux d'adresse provenant du compteur de réécriture pour un décodage pendant ces portions de la séquence de cycle de réécriture. De plus, le signal ALPCNTOOO permet à une porte ET 214-33 de forcer le signal INITALOOO à ZERO, celui-ci condi- tionnant les circuits de la section 208 de manière à éliminer les commandes de bus pendant les portions de lecture et d'écriture d'un cycle de réécriture. En outre, les signaux INITMM100 et READCMOOO à UN permettent à une porte ET 214-38 de forcer le signal INITOROOO à UN. Ce signal avec le signal de complément ALPCNTOtO engendré par un inverseur 214-35 étant forcés à UN conditionnent une porte NON-ET 214-39 pour forcer le signal MDRELEOOJ à ZERO. On voit sur la figure 1 que la signal MDRELBOOO est envoyé aux bornes OC des sections à droite des registres 206-8 et 206-10. Quand le signal MDRELBOOO est à ZERO, il permet d'en- voyer le contenu de ces registres à leurs bornes de sortie. On notera également que lorsque la bascule de phase 3 214-26 est remise à ZERO, le passage du signal ALPHA3000 de ZERO à UN remet la bascule d'arrêt de cycle 214-27 à ZERO. Cela provoque le changement d'état du signal de compte progressif ALPHUCOI engendré par une porte OU 214-34 qui fait progresser à son tour de un les compteurs de la section 207. La porte OU 214-34 engendre également un signal de progression à la fin d'un cycle de régénération en réponse au signal REFCOM110. On va maintenant décrire le fonctionnement de l'exemple de réalisation préféré de la présente invention en référence aux figures 1 à 7, et en.se référant en particulier aux chronogrammes des figures Sa à 8c. Pour mieux comprendre le fonctionnement de la présente invention, on va d'abord décrire comment les circuits de régénération et d'initialisation exécutent les opérations de régénération et d'initia- lisation. Avant de décrire un exemple de fonctionnement, on va d'abord se référer à la figure 9. La figure 9 représente le format des adresses de mémoire envoyées au sous-système de mémoire comme une partie de chaque demande de lecture ou d'écriture de mémoire. Les bits de positions de poids fort sont codés pour identifier le module de mémoire/unité de contrôle qui doit traiter la demande. Le bit d'adresse 4 est utilisé pour sélec- tionner la moitié de 256 K (c'est-à-dire, la moitié supérieure ou inférieure) de mémoire d'unité de contrôle qui doit être adressée. Ces bits d'adresse sont traités par les circuits de l'unité de contrûle et ne sont pas fournis aux pastilles de mémoire RAM. Les bits d'adresse 5-20 spécifient l'adresse de l'emplacement de mémoire à 22 bits dans les pastilles de mémoire RAM adressées. Comme on l'expliquera plus en détail dans la suite, ces 16 bits d'adresse sont multiplexés en 8 signaux d'entrée d'adresse et sont envoyés par l'intermédiaire des circuits tampons lU d'adresse des blocs 210-26 et 210- 46 aux bornes d'entrée d'adresse AD-AT des pastilles de mémoire RAM de la figure 7. Les bits d'adresse de poids faible 21-22 sont codés pour sélectionner la ligne de pastilles de mémoire RAM à adresser. Comme on le verra dans la suite, ces bits sont décodés et utilisés pour engendrer deux signaux d'échantillonnage d'adresse de ligne (RAS) qui verrouillent les adresses de ligne à 8-bits dans la ligne de pastilles de mémoire RAM voulue dans chaque pile de mémoire. La figure 8a représente sous forme de chrono- gramme les différents signaux de synchronisation mis en oeuvre pendant l'exécution d'un cycle d'opération de régénération par les circuits de régénération de la section 205 de la figure 1. Comme on l'a vu, ces circuits ont la forme des circuits décrits dans le brevet des Etats-Unis d'Amérique n0 4 185 323. Les circuits de la section 205 fournissent un moyen de remplacement d'un cycle d'opération de régénération. Cela se produit quand l'unité de contrôle 200 n'est pas en train d'exécuter un cycle de mémoire, qu'elle n'anticipe pas un cycle de mémoire ou qu'elle ne demande pas de cycle. On remarquera que les cycles de régénération sont distribués sur un intervalle de temps de quatre millisecondes spécifié pour régénérer le nombre total de lignes/colonnes du système de mémoire. Dans le cas d'une pastille de mémoire MOS de 64 K, 256 cycles sont nécessaires pour régénérer l'ensemble des cellules de toute la pastille de mémoire. Dans le système décrit, un cycle de régénération est lancé toutes les 15 microsecondes par le signal d'impulsion de 30 nanosecondes de large CORREFOO0. Ce signal provoque à son tour la génération d'un signal d'impulsion de synchronisation de régénération fine de 150 nanosecondes FINREFOOO. Le signal FINREFOOO fait passer une bascule de commande de régénération à UN. On voit d'après la figure 8a qu'il en résulte que le signal REFCOM010 est forcé à UN. Ainsi, le complément du signal de commande de régénération REFCOMOOO passe à ZERO. En se référant à la figure 2b, on voit que le signal REFCOMGOO permet à la porte NON-ET 207-49 de forcer le signal de régénération MREFCTOOO à ZERO. Quand le signal a-ZERO est envoyé à la borne de com- mande de sortie (OC) du registre d'adresse de régé- nération 207-42, il permet au registre 207-42 d'envoyer le contenu d'adresse de régénération aux unités de piles paires et impaires 210-20 et 210-40 de la figure 7. Simultanément, le signal de commande de régénération REFCOM100 conditionne les circuits de synchronisation 204 de la figure 3 pour engendrer les signaux de synchronisation d'adresse de ligne MRASTE010 et MRASTO010. A ce moment, le signal REFCOMIOO annule effectivement l'effet de l'état du bit d'adresse de poids faible LSAD22. On voit aussi sur la figure 2a que le signal REFCOM100 à ZERO permet à la porte ET 207-39 de forcer le signal OVRDECOOO à ZERO. Cela annule l'effet de tous les signaux d'échantillonnage de ligne décodés de sorte que tous les signaux d'é- chantillonnage d'adresse de ligne DRAST0010 à DRAST70t1 sont forcés à UN. Le contenu d'adresse de régénération est ainsi chargé dans chacune des lignes de pastilles de mémoire RAM de la figure 7. Il en résulte qu'une ligne dans chaque pastille de mémoire RAM contenue dans les unités 210-20 et 210-40 de la figure 7, est régénérée comme consé- quence dtune opération de lecture exécutée sur les 3 lignes adressées des emplacements de pastille de mémoire RAM. C'est ainsi que les signaux MEREADOIO et MOREADO10 provenant de la section 208 sont à ZERO, ce qui permet aux pastilles de mémoire RAM de la figure 7 d'exécuter un cycle d'opération de lecture. * Le signal de commande de régénération REFCOM110 permet ainsi aux circuits de la figure 5 de maintenir les signaux MEREADO10 et MOREADO10 à ZERO. Avant cela, le signal MEMBUZOOO était à UN, ce qui avait forcé les signaux MEREADO10 et MOREADOIO à ZERO. On notera d'après la figure 3 que le signal de commande de régénération REFCOM100 interdit la génération du signal de synchronisation CAS et des signaux MDOECTOOO et MDOOCTOOO. Cela empêche l'écriture d'informations dans des emplacements des unités de piles. 210-20 et 210-40 de même que la lecture d'in- formations par les registres de sortie 206-8 et 206-10 de la figure 1. La fin du cycle d'opération de régénération est signalé par le front avant du signal d'impulsions REFRESODO qui remet la bascule de commande de régé- nération à ZERO. Celle-ci force à son tour le signal REFCOMOIO à ZERO. Avec le front arrière du signal REFC0M010, la porte ET 207-68 de la figure 2c force le signal RADDUCOOO de ZERO à UN qui, à son tour, fait progresser de un le contenu d'adresse du compteur de régénération 207-60. Cette adresse modifiée est transférée au registre d'adresse de régénération 207-42 ainsi que la figure 8a l'indique par le changement du signal MADDXX. Le contenu du compteur à 8 bits 207-62 est ajouté au contenu du compteur de régénération 207-60, ce qui permet à l'unité de contrôle 200 de fonctionner dans un mode d'initialisation. Le compteur 207-62 fournit les adresses de CAS nécessaires pour écrire des ZEROS dans les emplacements de mémoire adressés quand l'unité de contr8le 200 est dans un mode d'initialisation (c'est-à-dire que le signal INITMM010 est à UN). La figure 8b représente les différents signaux mis en oeuvre pendant l'exécution d'un cycle d'opé- ration d'initialisation par les circuits de la section 212 et les circuits compteurs d'adresse d'écriture des figures 2a à 2c. Sur cette figure, quand la mise sous tension est faite, elle produit une transition d'alimentation de bus qui fait passer le signal BSPWON010 à UN. On voit d'après la figure 6 que ce changement d'état est verrouillé dans la bascule 212-1. Ainsi, la bascule 212-1 fait passer le signal PWONLL010 à UN. Le signal PWONLL010 est retardé par le circuit 212-10 et fait passer ensuite la bascule 212-12 à UN. Comme l'indique la figure 8b, la bascule de mode d'initialisation 212-14 passe à UN en réponse au signal de commande de régénération REFCOM110. Avant cela, le signal MADROLOOO provenant de la bascule 207-71 de la figure 2c est passé à UN par le signal PWONLL300. La bascule de mode d'initialisation 212-14 est ainsi passée à ZERO. Le signal de commande de régénération REFCOM110 est engendré de la manière décrite précédemment. On notera également que les circuits de la section 208 de la figure 5 font passer le signal d'écriture partielle PARTWT010 à UN. Ainsi, la porte ET 208-18 jk ft 6Ci est conditionnée par les signaux REFCOM110O et INt,;[!l10 pour forcer le signal PWT5ET200 à UN. Cela priimut à la bascule 208-16 de passer à UN en présence du signal de synchronisation DLYW02000. Le signal PARTWT010 à UN permet à la pnrte ET 208-42 de maintenir les signaux MEREAD010 et MOREAD010 à ZERO, ce qui valide l'exécution d'une operation de régénération sur les huit lignes d'empla- cements de mémoire pendant le premier (1) des deux cycles, représentés sur la figure 8b, engendrés par les circuits générateurs de signaux de synchronisation (non représentés) de la section 204. C'est ainsi que lorsque le signal de commande de régénération REFCOMtO10 est mis à UN, il permet aux circuits générateurs de si- gnaux de synchrcnisation d'sngEndrax une série diai. ns de synchronisation d'un premier cycle. Il en résulte que le signal DLYINNO010O est mis à UN. Le signal PARTWTO10 reste à UN et, à la fin du premier cycle, le signal DLYINNB10 est mis à UN. Cela entraîne la génération d'un autre groupe de signaux de synchroni- sation identiques à ceux du premier groupe. Avant le passage du signal PARTWTO10 à UN, les signaux MEREADO10 et MOREADO10 étaient à ZERO en conséquence des signaux MEMBUZOOO et REFCOM010 forcés à UN. Comme on l'a décit plus haut, pendant le cycle d'opération de régénération, le signal de commande de régénération permet au registre d'adresse de régénération 207-42 d'envoyer le contenu d'adresse de régénération aux unités de piles impaires et paires 210-20 et 210-40, aux circuits générateurs de signaux de synchronisation de la section 204 d'en- gendrer les signaux de synchronisation d'adresse de ligne MRASTE010 et MRASTOO10 et de forcer tous les signaux d'échantillonnage de ligne décodés à UN. Comme on l'a vu plus haut, cela a pour effet de BR 7312 US/DC régénérer huit lignes d'emplacements de mémoire dans les pastilles de mémoire RAM de la figure 7. Puisque l'unité de contrôle 200 est dans un mode d'initialisation, le signal INITMM100 empêche la porte ET 207-68 de la figure 2c de forcer le signal de progression de régénération RADDUCOOO à UN à la fin du cycle de régénération. En conséquence, le contenu du compteur d'adresse de régénération 207-60 et du compteur 207-61 reste inchangé. Comme le montre la figure 8b, un cycle suivant est lancé pendant lequel -les deux signaux de synchro- nisation RAS et CAS sont engendrés, ce qui permet d'écrire des informations à ZERO dans un emplacement de mémoire de chacune des huit lignes de pastilles de mémoire RAM de la figure 7. On voit donc d'après la figure 3 que lorsque le signal d'initialisation INITMM10O est forcé à ZERO, il valide la génération des signaux de synchronisation MRASTE010 et MRASTOO10. Les figures 8a et 3 montrent vue les circuits de génération de signaux de synchronisation de la section 204 les suivent en engendrant le signal MCASTSO1D puisque à ce moment le signal REFCOM100 est à UN. De la manière qui a été décrite plus haut, le contenu d'adresse de régénération du registre d'adresse de régénération 207-42 est envoyé aux unités de piles impaires et paires 210-20 et 210-40 en conséquence du signal INITMMOOO forçant le signal MREFCTOOO à ZERO. Les signaux d'adresse de ligne sont mémorisés dans chacune des lignes de pastilles de mémoire RAM de la figure 7 en réponse aux signaux MRASTEO1Q et MRAST0O10. La figure 2c indique que le signal-de mise sous tension PWONLLO10 forcé à UN permet de remettre les compteurs d'écriture 207-62 et 207-63 à ZERO. Le contenu du compteur d'écriture est à son tour chargé dans le registre d'adresse d'écriture 207-43. La porte NON-ET 207-51 de la figure 2b force le signal MWRTCTOOO à ZERO en réponse aux signaux MCASTT010 et INITAL110. Le registre d'adresse d'écriture 207-43 peut ainsi envoyer son contenu d'adresse de colonne aux unités de piles 210-20 et 210-40. Puisque le signal INTREFOOD a été forcé à ZERO par le signal INITMMOOO, l'additionneur 207-54 envoie le contenu d'adresse de colonne sans modification à l'uni-té de piles paires 210-20. La figure 8b montre que lorsque le signal d'écriture partielle PARTWTO10 passe à ZERO, il fait passer le signal de commande de lecture READCMOOO à UN. Sur la figure 5, la bascule 208-16 passe à ZERO en réponse au signal de synchronisation DLY400010 à la suite du passage du signal de commande de lecture REFCOMM110 à ZERO. Le signal READEMOOO conditionne la porte ET 208-42 pour forcer le signal READCM100 à ZERO en réponse au signal de synchronisation d'é- criture WRITCTO00 provenant des circuits générateurs de signaux de synchronisation de la section 204. Ce signal permet à son tour aux portes ET 208-23 et 208-25 de forcer les signaux MEREADOIO et MOREADO10 à ZERO. En conséquence, les pastilles de mémoire RAM de la figure 7 sont conditionnées pour exécuter un cycle d'opération d'écriture sur les huit emplacements de pastille sélectionnés simultanément pendant que les ZEROS, chargés dans les registres de données paires et impaires 206-8 et 206-10, sont écrits dans ces emplacements. C'est ainsi que lorsque le signal d'ini- tialisation INITMM310 provenant de la section 212 est forcé à UN à la mise à un de la bascule de mode d'initialisation 212-14 de la figure 6, ce signal empêche la validation des multiplexeurs de données d'entrée 209- 4. Il en résulte que les ZER0S, chargés dans les sections à gauche des registres 206-8 et 206-10, sont envoyés aux entrées des unités de piles 210-20 et 210-40 en réponse au signal MDOTSC010. A ce moment, les signaux MDOTSCOOO et MDRELB000 sont à UN et empochent les sections centrales et à droite des registres 206-8 et 206-10 d'envoyer des signaux à leurs bornes de sortie. A la fin du cycle d'écriture, le signal MCASTT010 passe à ZERO comme l'indique la figure Sb. La porte ET 207-68 de la figure 2c force ainsi le signal WTCAST010 à ZERO, ce qui force le signal RADDUCOOO de UN à ZERO. Les compteurs de régénération et d'écriture connectés en série 207-60 à 207-63 ont ainsi leur compte qui progresse de un. Au début de l'intervalle de 15 nanosecondes suivant signalé par l'impulsion CORREFOOO, la séquence d'opérations représentées sur la figure 6b est répétée en utilisant les signaux d'adresse suivants spécifiés par le contenu des compteurs de régénération et d'écriture de la figure 2c. En répétant les opérations ci-dessus, chaque emplacement décodé des unités 210-20 et 210-40 est initialisé à ZERO. Puisque les décodages sont annulés, des ZEROS sont écrits dans un emplacement adressé dans chacune des huit lignes des pastilles de mémoire RAM de 64 K de façon simultanée, ce qui réduit le temps nécessaire pour initialiser le sous-système de mémoire. L'achévement de l'opération d'initialisation est signalé par le passage de la bascule 207-71 de la figure 2c à UN. Le signal MADROLOOO est ainsi forcé à ZERO, ce qui remet la bascule de mode d'initialisation 212-14 à ZERO. Comme l'indique la figure 2c, la bascule 207-71 passe à UN quand le signal de bit d'adresse d'écriture WRITAT100 passe de ZERO à UN (c'est-àdire, pour une transition positive). Cela se produit quand le signal de bit WRITA7010 passe de UN à ZERO, ce qui indique que l'emplacement de dernière adresse a été écrit. On a décrit comment chaque emplacement décodé est adressé et initialisé à ZERO. Afin de pouvoir adresser chaque emplacement, au lieu d'annuler les signaux de décodage déduits des signaux d'adresse envoyés là, le compteur 207-64 est connecté en série avec les compteurs d'adresse de régénération et d'écriture 207-60 à 207-63 de la figure 2c. Ce compteur engendre les bits d'adresse LSAD21 et LSADX6 qui sont utilisés pour adresser le même emplacement dans les deux unités 210-20 et 210-40 selon la présente invention. La figure 8c est utilisée pour expliquer le fonctionnement de la présente invention pour exécuter un cycle d'opération de réécriture d'erreur passagère. Cette opération est réalisée par l'allongement des cycles d'opération de régénération et d'initialisation de manière à réduire au minimum la quantité de circuits logiques ajoutés 'à l'unité de contrôle 200. Alors que le mode d'initialisation ne se - produit que pendant la mise sous tension de l'unité de contrCle, un cycle de réécriture d'erreur passagère se produit en synchronisme avec un cycle d'opération de régénération. La fréquence de production du cycle est établie par le signal ALPCOMOOO. Quand ce signal est forcé à ZERO par des signaux d'entrée tous à UN provenant des compteurs 214-10, 214-12 et 21414, il se produit deux choses. L'une d'elles est que les compteurs 214-10, 214-12 et 214-14 sont remis à zéro pour commencer un comptage à partir de ZERO quand le signal ALPSET110 est forcé à UN. L'autre chose est que la bascule de phase 1 214-24 est mise à UN. Comme l'indique la figure 8c, la mise à UN de la bascule de phase 1 21424 fait passer la bascule d'arrêt de cycle 214-27 à UN. Selon la présente invention, ce signal indique la présence d'un cycle de réécriture d'erreur passagère et sa durée. La bascule de phase 1 214-24 définit la période ou intervalle de temps pendant lequel se produit un cycle de régénération normal. Ce cycle se produit conformément à la figure 8a. Quand ce cycle de régénération est terminé, le signal de mémoire occupée MEMBUZOOO est forcé à UN. Celui-ci fait passer la bascule de phase 2 214-25 à UN. Le signal ALPHA2000 remet ainsi la bascule de phase 1 214-24 à ZERO. Normalement, comme l'indique la figure Bc, les compteurs de régénération et d'écriture progressent de un à la fin d'un cycle de régénération. Cependant, puisqu'un cycle de réécriture d'erreur passagère est exécuté à ce moment, la mise à un de la bascule d'arrêt de cycle 214-27 force le signal de compte progressif ALPHUC010 à UN. Celui-ci permet à son tour à la porte ET 207-65 de la figure 2c de forcer le signal INITUCOOO à UN, ce qui force-le signal RADDUCOOO à UN. Ce signal empêche à ce moment les compteurs de régénération et d'écriture de progresser. On voit sur la figure Bc que la mise à un de la bascule de phase 2 214-24 fait passer la bascule d'écriture partie'le 208-16 de la figure 5 à UN. C'est ainsi que le signal ALPHA2000 force le signal BYWRIT010 à UN quand il est à -ZERO. La porte NON-ET 208-19 force le signal PWTSET100 à ZERO en présence du signal MPULSE010. Celui-ci force le signal PWTSETOOO à ZERO qui fait passer la bascule 208-16 à UN. La mise à UN de la bascule d'écriture partielle 208-16 signifie que les circuits générateurs de signaux de synchroni- sation de la section 204 engendrent deux suites de signaux de synchronisation, dont une pour un cycle de lecture suivi d'un cycle d'écriture. Quand la bascule 208-16 passe à UN, elle force les signaux de commande de lecture MEREADOIO et MOREADO1EJ à ZERO. Sur la figure 4, le signal ALFCNTOOG est remis à ZERO quand la bascule de phase 2 214-25 passe à UN. Ce signal permet au multiplexeur 207-14 de la figure 2a de sélectionner comme source de signaux d'adresse, les signaux ARAD2kIkI et ARADX6010 provenant du compteur 207-64. Comme l'indique la figure 2a, le bit d'adresse de poids faible LSAD22 est forcé à ZERO. Le bit LSAD22 est ainsi éliminé effectivement, une opération de mot double commençant avec les unités de piles paires 210-20 de manière à tirer un avantagé de la disposition de décodage d'adresse de la figure 2a. Les bits 21 et X6 spécifient le contenu qui doit être lu dans les emplacements de mot des unités de piles 210-20 et 210-40 par les registres de données 206-8 et 206-10. Ces bits et le bit 22 sont décodés par les circuits décodeurs 207-20 et 207-31 qui forcent les signaux d'échantillonnage d'adresse de ligne décodés appropriés à UN. De plus, le signal ALPCNT010 passe à UN quand la bascule de phase 2 21425 passe à UN. Ce signal conditionne les circuits générateurs de signaux dé synchronisation de la section 204 de la figure 3 de manière à valider la génération de signaux de syn- chronisation pour le fonctionnement des deux unités de piles 210-20 et 210-40 pendant un cycle d'opération de lecture. C'est ainsi que le signal ALPCNT010 force le signal RASINHO10 à ZERO. Celui-ci permet à son tour aux portes NON-ET-204-8 et 204-14 de forcer les signaux ERASIHOOO et ORASIHOOO à UN, ce qui permet d'envoyer les signaux de synchronisation MRASTE010 et MRAST0010 aux unités de piles paires et impaires 210-20 et 210-40. Les portes ET 204-il et 204-15 sont aussi conditionnées pour envoyer ensuite les signaux de synchronisation MDOECT010 et MDOOCT010 aux registres de données paires et impaires 206-8 et 206-10. L'opération de lecture est exécutée sur les deux emplacements spécifiés par les compteurs d'adresse de régénération et d'écriture, en plus du compteur 207-64. C'est ainsi que, de la manière décrite plus haut, les contenus d'adresse des compteurs d'adresse de régénération et d'écriture 207-60 à 207-63 sont envoyés respectivement dans les registres d'adresse de régénération et d'adresse d'écriture 207-42 et 207-43. Comme l'indique la figure 2b, le signal ALPCNTOOO permet la mémorisation des signaux d'adresse de ligne en permettant à la porte ET 207-48 de forcer le signal INTREF200 à ZERO. Celui-ci permet à son tour à la porte NON-ET 207-49 de forcer le signal MREFCTOOO à ZERO qui permet d'envoyer le contenu d'adresse *du registre d'adresse de régénération 207-42 aux unités de piles paires et impaires 210-20 et 210-40. Les signaux d'adresse de ligne sont mémorisés dans les pastilles de mémoire RAM de la figure 7 dans les deux lignes spécifiées par leE signaux de sortie des circuits décodeurs 207-2û et 207-31. Comme on l'a décrit plus haut, les signaux d'adresse sont mémorisés en réponse aux signaux d'échantillonnage d'adresse de lignes paires et impaires MRASTEOIO et MRAST0010 engendrés en réponse au signal de synchronisation d'adresse de ligne MRASTTO10. D'une manière semblable, les signaux d'adresse de colonne qui correspondent au contenu d'adresse du registre d'adresse d'écriture 20743 sont mémorisés dans l'ensemble des pastilles de mémoire RAM. Plus spécifiquement, le signal MCASTT010 provenant des circuits générateurs de signaux de synchronisation de la section 204 et le signal INITAL110 permettent à la porte NON-ET 207-51 de la figure 2b de forcer le signal MWRTCTOOO à ZERO. Celui-ci conditionne le registre d'adresse d'écriture 207-43 pour envoyer son contenu d'adresse aux unités de piles 210-20 et 210-40. Ces signaux sont mémorisés dans les pastilles de mémoire RAM de la figure 7 en réponse au signal d'adresse de colonne MCASTS010. Le changement d'état de la bascule de phase 2 214-25 fait passer la bascule d'écriture partielle 208-16 à UN. Celle-ci définit l'opération de lecture du cycle en forçant le signal READCMOOO à ZERO. Le signal READCMOOG qui est à ZERO permet de remettre les signaux MEREAD10O et MOREADO10 à ZERO. Les pastilles de mémoire RAM des deux lignes sélectionnées sont donc conditionnées pour exécuter une opération de lecture pendant laquelle leurs contenus sont lus par les registres de données paires et impaires 206-8 et 206-10 qui sont respectivement validés par les signaux MDOECTOOIO et MDOOCTOO10. A ce moment, le signal de commande de lecture READCMOOO maintient le signal MDRELBOOO à UN. Celui-ci empêche que les contenus de la section à droite des registres 206-8 et 206-10 soient envoyés aux sorties de ceux-ci. Le signal de commande de lecture READCMOOO permet aussi aux circuits de la section 204 de forcer le signal MDOTSC100 à ZERO 25. et le signal MDOTSC010 à UN. Cela empêche que les contenus de la section à gauche des registres 206-8 et 206-10 soient envoyés aux entrées de ceuix-ci. En même temps, les contenus de mot lu, mémorisés dans les sections centrales des registres 206-8 et 206-10, sont envoyés aux circuits EDAC 206-12 et 206-14. Pendant le cycle d'opération de lecture, les mots lus dans les deux emplacements sont contrôlés pour la détection d'erreurs par les circuits de détec- tion d'erreur inclus dans les circuits EDAC 210-12 et 210-14. Toutes les erreurs de bit simple présentes dans les mots sont corrigées par les circuits de correction d'erreur contenus dans les circuits EDAC 210-12 et 210-14. Puisque le signal PARTWTO1O est à UN, les mots corrigés sont chargés dans les sections à droite des registres 206-8 et 206-10 et réécrits dans les unités de piles 210-20 et 210-40 pendant l'inter- valle de temps défini par l'apparition suivante du signal MCASTT010 de la figure 8c. Quand plus d'une erreur est détectée dans un mot, cela entraîne qu'un des circuits EDAC 206-12 et 206-14 force la signal MDIEWE010 ou le signal MDIOEWE01 n à UN. Celui-ci met à son tour la bascule de suspension d'écriture paire 208-44 ou la bascule de suspension d'écriture impaire 208-45 de la figure 5 à UN quand le signal d'écriture partielle passe de ZERO à UN. Comme on l'expliquera dans la suite, cela suspend l'opérationd'écriture, ce qui constitue une précaution contre l'état erroné des informations ori- ginales. Quand les circuits générateurs de signaux de synchronisation de la section 204 engendrent le signal RESET010, la bascule de phase 3 21426 est conditionnée par l'état UN du signal ALPHA2010 pour passer à l'état UN. Comme l'indique la figure Oc, la bascule de phase 2 214-25 est remise à ZERO au moyen de la porte ET 214-31 de la figure 4. Le passage de la bascule de phase 3 214-26 à UN déclenche une seconde suite de signaux de synchronisation nécessaires pour exécuter un cycle d'opération d'écriture. Puisque le signal ALPUCOID est toujours à UN (c'est-à-dire, que la bascule d'arrêt de cycle 214-2.7 est toujours à UN), il empêche la progression des compteurs d'adresse de régénération, d'écriture et de décodage 207-60 à 207-64 par le signal RADDUCOO0. Il s'ensuit que l'opération d'écriture est exécutée sur les deux mêmes emplacements des unités de piles 210-20 et 210-40. De la même manière qui vient d'être décrite, les mêmes signaux d'adresse de ligne et de colonne sont mémorisés en conséquence dans les pastilles de mémoire RAM des deux lignes spécifiées par les signaux de bit d'adresse ARAD21010 et ARADX601n. En résumé, comme la figure 4 l'indique, les états des signaux ALPCNTOOO et ALPCNT01D restent les mêmes comme conséquence de la mise à UN de la bascule de phase 3 214-26. En conséquence, le contenu d'adresse de ligne du registre d'adresse de régénération 207-42 est envoyé aux unités de piles 210-20 et 210-40. et mémorisé dans les pastilles de mémoire RAM des deux mêmes lignes adressées pendant le cycle d'opération de lecture précédent en réponse au signal MRASTTO10. D'une manière semblable, le contenu d'adresse de colonne du registre d'adresse d'écriture 207-43 est envoyé aux unités de piles 210-20 et 21040 et mémorisé dans les pastilles de mémoire RAM de la figure 7 en réponse au signal MCASTTO10. Comme le montre la figure 8c, pendant le cycle d'écriture, les circuits générateurs de signaux de synchronisation de la section 204 répètent la génération de la même suite de signaux de synchronisa- tion qui permettent aux registres 206-8 et 206-10 de lire les contenus des deux emplacements de mémoire adressés. A ce moment, le signal d'écriture partielle PARTWT010 est à ZERO. C'est ainsi que la bascule d'écriture partielle 208-16 est remise à ZERO en réponse au signal de synchronisation DLYW0200 puisqu'à ce moment le signal ALPHA2000 est à UN. Puisque le signal de commande de lecture READCMOOO et le signal ALPCNT010 sont à UN, cela permet à la porte NON-ET 214-39 de la figure 4 de forcer le signal MDRELBOO à ZERO. Celui-ci permet aux sections à droite des registres 206-E et 206-10 contenant les deux mots corrigés d'envoyer leur contenu à leurs sorties. En même temps, les signaux READCMOOO et ALPCNTOOO forcent les signaux MDOTSCIOD et MDOTSC010 à UN. Ceux-ci empêchent les sections à gauche et centrale des registres 206-8 et 206-10 d'envoyer des signaux à leurs sorties pendant cet intervalle de temps. En conséquence, les contenus des deux empla- cements de mémoire adressés,lus précédemment dans les sections à droite des registres 206-8. et 206-10 sont écrits dans les emplacements de mémoire adressés. En conséquence, les erreurs de bit simple se produisant dans un ou deux des mots lus ssront ccnZ-éà-s en utilisant les circuits de détection et de correction d'erreur EDAC contenus dans le système. Ainsi, les erreurs passagères sont éliminées des deux mots adres- sés, ce qui permet alors d'empêcher que ces erreurs se transforment &n erreurs doubles qui ne sont pas corrigibles. Cependant, quand une condition d'erreur double est détectée, cette condition est mémorisée et provoque la suspension de l'opération d'écriture en cours. C'est ainsi que dans ce cas, le signal EWRITAOOO ou le signal OWRITAOOO ou les deux signaux sont forcés à ZERO. La porte ET 208-23 ou la porte ET 208-25 force ainsi le signal correspondant des signaux MEREADO10 et MOREADO10 à ZERO. Ce signal à ZERO interdit à son tour l'écriture des mots incorrigibles dans l'emplacement correspondant des deux emplacements de mémoire adressés. Comme on l'a mentionné, cela empêche d'avoir la condition d'erreur dans le mot incorrigible. Comme l'indique la figure Bc, la remise à ZERO de la bascule de phase 3 214-26 permet de remettre la bascule d'arrêt de cycle 214-27 à ZERO. Cela signifie que le cycle d'opération de réécriture d'erreur passagère est terminée. Comme on l'a mentionné plus haut, la bascule de phase 3 21426 est remise à ZERO en réponse au signal RRESET010 provenant des circuits de génération de signaux de synchronisation de la section 204. Quand la bascule d'arrgt de cycle 214-27 est remise à ZERO, elle permet à la porte OU 214-34 de faire passer le signal de compte progressif ALPHUC01Q de UN à-ZERO. Comme l'indique la figure 8c, cela permet de faire progresser de un les compteurs d'adresse de lecture et d'adresse d'écriture 207-60 à 207-63 en plus du compteur d'adresse de décodage 20764. C'est ainsi que le signal ALPHUCOI0 fait passer le signal de progression RADDUCOOO de UN à ZERO. Les compteurs sont ainsi remis à jour à la fin du cycle de réécriture d'erreur passagère. Selon la présente invention, les compteurs 214-10, 214-12 et'214-14 continuent à fonctionner en synchronisme avec les cycles de régénération. A la suite de l'apparition d'un autre groupe de 2 047 cycles de régénération, la porte NON-ET 214-16 force à nouveau le signal de commande de réécriture ALPCOMOO à ZERO, ce qui signale le commencement d'un autre cycle de réécriture d'erreur passagère. En synchronisant les compteurs sur un compte impair, qui est inférieur de un au compte maximal de 2 048 (c'est--à-dire, 2 -1), une suite de valeurs d'adresse mémorisées dans les compteurs d'adresse de régénération, d'écriture et de décodage 207-60 à 207-63 est ainsi sélectionnée et chaque emplacement dans les unités de piles 210-20 et 210-40 est sélectionné. Ce qui vient d'être décrit apparaît plus clairement en considérant une disposition dans laquelle un compteur binaire à 4 bits est utilisé à la place des compteurs 214-10, 214-12 et 214-14. Dans cette disposition, le signal de commande de réécriture est forcé à ZERO tous les 15 comptes (24 - 1) plutôt que tous les 16 comptes qui correspondent au compte maximal (24). A titre d'exemple, on suppose que la longueur de mot de la mémoire est de 32 bits et que tous les compteurs sont à ZERO. Pour obtenir une capacité d'adressage de 32 bits, le compteur d'adresse de régénération est un compteur binaire à 5 bits. Ce compteur peut engendrer la suite de valeurs d'adresse suivante: O, 1, 2,...............12, 13, 14,.......28, 29, 30, 31, 0,1,2,............10,11,12,13,14,......25, 26,27,28,29, 15.....etc. -.. La suite de comptes définissant les adresses des emplacements définis par le compteur binaire à 4 bits o les cycles de réécriture d'erreur passagère sont lancés est la- suivante: 0,15,30,13,28,11,26,9,24,7,22,5,20,3,18, 1,16,31,14,29,12,27,8,23,6,21,4,19,2,17,0. Les valeurs précédentes montrent que pendant un premier passage d'adresses de compteur de régéné- ration, un cycle de réécriture d'erreur passagère se produit à l'emplacement ayant la valeur d'adresse 15. Dans un second passage (c'est-à-dire, après les 15 comptes suivants), un cycle de réécriture d'erreur passagère se produit à l'emplacement ayant la valeur d'adresse 30. Les cycles suivants se produisent aux emplacements ayant les valeurs d'adresse indiquées à la suite. En laissant les compteurs libres de fonctionner et en détectant chaque compte de 15 effectué, un cycle de réécriture d'erreur passagère est exécuté sur chaque emplacement d'une manière non-séquentielle. Selon la présente invention, la capacité effective des compteurs de réécriture 214-10, 214-12 et 214-14 a été choisie de façon à réduire au minimum l'interférence avec les opérations de mémoire normales tout en assurant la protection nécessaire contre les erreurs. De la description qui précède, on voit que la disposition selon la présente invention assure une protection du système de mémoire contre une contamination due à des particules alpha et contre d'autres perturbations de système. Cela est réalisé avec la présente invention en prévoyant une quantité minimale de circuits supplémentaires.- On notera que beaucoup de modifications peuvent être apportées au dispositif de la présente invention sans sortir du cadre de celle-ci. Par exemple, le nombre d'étages du compteur de section de commande de réécriture peut âtre augmenté ou diminué selon les besoins pour réduire au minimum l'interférence avec les opérations de mémoire normales. Si c'est nécessaire on peut connecter le compteur de façon à ce qu'il reçoive des comptes programmés par l'intermédiaire du bus 10. C'est ainsi que le compteur peut être chargé avec un compte prédéterminé qui est diminué de un en réponse à chaque signal de commande de régénération jusqu'à ce qu'un compte soit atteint au moment o un cycle de réécriture est lancé, le compteur étant remis au compte prédéterminé. D'autres modifications peuvent également être apportées à la section de commande de réécriture comme de négliger la performance d'un cycle de régé- nération pendant chaque cycle de réécriture..-Cependant, pour des raisons de simplicité, le cycle de régénéra- tion a été introduit. Il est également évident pour l'homme de l'art que le dispositif selon la présente invention peut être utilisé avec différents types E d'organisations de mémoire et de pastilles de type MOS de même qu'avec différents types de circuits de régénération et de circuits de détection et de cor- rection d'erreurs. REVENDICATIONS 1. Système de mémoire dynamique à semicon- ducteurs, caractérisé en ce qu'il comprend: - une mémoire dynamique (210) comprenant un certain nombre de rangées adressables de cellules de mémoire disposées en un certain nombre de lignes et de colonnes; - des moyens de détection et de correction d'erreur (206-12, 206-14) relié à la mémoire pour détecter et corriger des erreurs dans le contenu des cellules de mémoires lues pendant un cycle d'opération de mémoire; - des moyens de synchronisation (204> pour engendrer des suites de signaux de synchronisation pour l'exécution du cycle d'opération de mémoire; - des moyens de commande de régénération et d'écriture 205, 207) reliés aux moyens de synchro- nisation et à la mémoire, les moyens de commande de régénération engendrant périodiquement des signaux de commande de régénération en réponse à des signaux provenant des moyens de synchronisation, et inçluant des compteurs (207-40, 207-41) d'adresse de ligne et de colonne; 'et, des moyens de commande de réécriture (2141 reliés aux moyens de commande de régénération et d'écriture et aux moyens de synchronisation, lesdits moyens de commande de réécriture incluant un compteur (214-1) conçu pour fonctionner après chaque génération d'un nombre prédéterminé de signaux de commande de régénération pour conditionner les moyens de syn- chronisation pour qu'ils engendrent une suite de signaux pendant un cycle d'opération de réécriture afin d'exécuter des cycles d'opérations de lecture et d'écriture sur les cellules dans les lignes et les colonnes spécifiées par les compteurs d'adresse de -60 ligne et de colonne en validant la détection et la correction d'erreurs de bit simple dans la mémoire par les moyens de détection et de correction d'erreur à une vitesse prédéterminée telle qu'elle rende le système de mémoire insensible aux erreurs passagères. 2. Système de mémoire selon la revendication 1, caractérisé en ce que les moyens de commande de ré- - écriture comprennent un circuit de décodage relié au compteur, le circuit de décodage étant conçu pour fonctionner en réponse à des signaux provenant du compteur indiquant la génération du nombre prédéter- miné de signaux de commande de régénération pour en- gendrer un signal de commande de réécriture pour la remise à zéro du compteur et pour le lancement du cycle d'opération de réécriture. 3. Système de mémoire selon la revendica- tion 2, caractérisé en ce que le circuit de décodage est relié au compteur pour provoquer la génération du signal de commande de réécriture conformément à -un coefficient qui est inférieur de un à la valeur de compte maximale engendrée par le compteur. 4. Système de mémoire selon la revendica- tion 3,.caractérisé en ce que ledit compteur comprend un certain nombre d'étages, ledit coefficient étant égal à 2n - I o n correspond audit nombre dtétages. 5. Système de mémoire salon la revendica- tion 4, caractérisé en ce que n est sélectionné pour avoir une valeur pour détecter et corriger les erreurs d'élément binaire ou bit simple dans l'ensemble des cellules de mémoire et ladite vitesse prédéterminée est sélectionnée pour réduire au minimum l'interférence avec les opérations de mémoire normales. 6. Système de mémoire selon la revendica- tion 5, caractérisé en ce que n est égal à 11, le coefficient est égal à 2 047 et la vitesse prédéterminée correspond à un intervalle de temps de 0,03 seconde 7. Système de mémoire-selon la revendica- tion 3, caractérisé en ce que ledit coefficient est sélectionné pour engendrer le signal de commande de réécriture quand le compteur d'adresse de régénération et le compteur d'adresse d'écriture contiennent respectivement une adresse de ligne et une adresee de colonne différentes permettant d'engendrer toutes les combinaisons possibles d'adresses de ligne et 1E de colonne. 8. Système de mémoire selon la revendica- tion 7, caractérisé en ce que toutes les combinaisons d'adresses de ligne et de colonne sont engendrées dans un ordre prédéterminé. 9. Système de mémoire selon la revendica- tion 8, caractérisé en ce que ledit ordre prédéterminé est non-consécutif. 10. Système de mémoire selon la revendica- tion 2, caractérisé en ce que les moyens de commande de réécriture comprennent en outre des moyens de commande de phase de cycle pour engendrer des signaux définissant les différents cycles dudit cycle d'o- pération de réécriture et, le système de mémoire comprenant en outre des moyens de commande de lecture/ écriture reliés aux moyens de synchronisation, aux moyens de commande de régénération et d'écriture et à la mémoire, lesdits moyens de commande de phase de cycle comprennent un ensemble de moyens bistables connectés en série pour engendrer les signaux dans une séquence prédéterminée pour conditionner les moyens de synchronisation et les moyens de commande de commandes de lecture/écriture afin d'exécuter en séquence des cycles d'opération de lecture et d'écriture sur une cellule différente des cellules dans les lignes et les colonnes spécifiées par les moyens de commande de régénération et d'écriture. 11. Système de mémoire selon la revendica- tion 10, caractérisé en ce que lesdits cycles dnp&- ration de lecture et d'écriture comprennent n cycle d'opération de régénération. 12. Système de mémoire selon la revendira- tion 10, caractérisé en ce que lesdits moyens de commande de commandes de lecture/écriture cRmpxennenit en outre des moyens de commande de suspension d'écriture reliés aux moyens de détection et de correction d'erreur, lesdits moyens de commande de suspension d'écriture étant conditionnés par un signal provenant des moyens de détection et de correction d'erreur qui indique une erreur non corrigible pour interdire l'exécution du cycle d'opération d'écriture pour emp-cher l'écriture d'erreurs non corrigibles dans les cellules des lignes et des colonnes spécifiées par les moyens de commande de régénération et d'écriture et se garantir contre les conditions d'érreurs non corrigibles originales dans les cellules. 13. Système de mémoire selon la revendica- tion 10, caractérisé en ce que, le système comprenant en outre des moyens d'adressage et ledit nDmbre de rangées étant organisé en au moins deux unités de modules de mémoire dont chacune comprend un ensemble d'emplacements de mémoire de mot, lesdits moyens de commande de régénération et d'écriture comprennent deux moyens bistables, connectés en série, reliés aux moyens d'adressage, les deux moyens bistables connectés en série engendrant des signaux pour conditionner les moyens d'adressage afin d'avoir accès à tutés les cellules de mémoire de deux emplacements de ménoixe dans les deux unités de modules de mémoire pendant chaque cycle d'opération de réécriture. 14. Système de mémoire selon la revendica- Z487561 tion 10, caractérisé en ce qu'il comprend en outre des moyens de commande d'initialisation reliés aux moyens de synchronisation et de commande, au compteur d'adresse de régénération, aux moyens d'adressage et au compteur d'adresse d'écriture, lesdits moyens de commande d'initialisation étant conçus poux fonctionner en réponse à un signal indiquant qu'une tension est appli- quée à la mémoire pour conditionner les moyens de synchronisation en réponse à chaque signal de commande de régénération afin d'engendrer les signaux à envoyer audit nombre de rangées pour exécuter un cycle de régénération suivi d'un cycle d'écriture sur lesdites cellules ayant les adresses de ligne et de colonne spécifiées par les moyens de commande de régénération et d'écriture jusqu'à ce que toutes les cellules de l'ensemble des rangées contiennent des données pré- déterminées. 15. Système de mémoire dynamique à semi- conducteurs, caractérisé en ce qu'il comprend: - un certain nombre de rangées adressables de cellules de mémoire dont le contenu doit être régénéré pendant un intervalle de temps prédétermifié, chaque rangée étant divisée en un certain nombre de lignes et de colonnes; - des moyens de détection et de correction d'erreur reliés auxdites rangées pour détecter et corriger des erreurs dans le contenu des cellules lues pendant un cycle d'opération de mémoire; - des moyens d'adressage pour envoyer des adresses audit nombre de rangées.pendant le cycle d'opération de mémoire; - des moyens de commande et de synchronisa- tion pour engendrer des suites prédéterminées de signaux de synchronisation afin d'exécuter le cycle d'opération de mémoire sur des rangées sélectionnées du nombre de rangées; - des moyens de commande de régénération pour engendrer périodiquement un signal de commande de régénération afin de régénérer les cellules de mémoire d'une ligne différente des lignes dans le nombre de rangées pendant un intervalle d'un ensemble d'inter- valles de temps de régénération uniformément distribués dans ledit intervalle de temps prédéterminé, les moyens de commande de régénération étant reliés aux moyens d'adressage et aux moyens de synchronisation et de commande, les moyens de commande de régénération comprenant un compteur d'adresse de régénération pour compter séquentiellement l'ensemble des adresses de ligne nécessaires pour régénérer ledit nombre de rangées adressables; - un compteur d'adresse d'écriture relié en série au compteur d'adresse de-régénération et aux moyens d'adressage, ledit compteur d'adresse d'écriture étant conçu pour fonctionner en réponse au signal de commande de régénération pour engendrer des signaux. d'adresse de colonne; et, - des moyens de commande de réécriture d'erreur passagère reliés aux moyens de commande de régénération, aux moyens de synchronisation et de commande et aux moyens d'adressage, les moyens de commande de réécriture d'erreur passagère comprenant un compteur conçu pour fonctionner en réponse au signal de commande de régénération pour engendrer une suite de comptes pour conditionner les moyens de synchroni- sation et de commande afin de lancer un cycle d'opé- ration de réécriture après chaque génération d'un nombre prédéterminé de signaux de commande de régéné- ration en engendrant des signaux pendant le cycle d'opération de réécriture pour exécuter des opérations de lecture et d'écriture sur une cellule différente des cellules des lignes et des colonnes spécifiées par les contenus du compteur d'adresse de régénéra- tion et du compteur d'adresse d'écriture respectivement envoyés aux moyens d'adressage poui la détection et la correction d'erreurs de bit simple dans le contenu de l'ensemble des cellules des rangées par les moyens de détection et de correction d'erreur à une vitesse prédéterminée qui permette de rendre le système de mémoire moins sensible aux erreurs passagères. 16. Système de mémoire selon la revendica- tion 15, caractérisé en ce que les moyens de commande de réécriture comprennent des portes connectées pour recevoir des signaux dudit compteur représentant ladite suite de comptes, les portes étant conçues pour fonc- tionner en réponse à des signaux qui représentent un compte prédéterminé correspondant à la présence d'un nombre prédéterminé d'intervalles de temps de régéné- ration pour engendrer un signal de commande de réécri- ture de sortie pour la remise à zéro du compteur et le lancement du cycle d'opération de réécriture. 17. Système de mémoire selon la revendica- tion 16, caractérisé en ce que lesdites portes sont connectées au compteur pour provoquer la génération du signal de commande de réécriture de sortie confor- mément à un coefficient qui est inférieur de un au compte maximal engendré par le compteur. 18. Système de mémoire selon la revendica- tion 16, caractérisé en ce que, le compteur comprenant un certain nombre d'étages, ledit coefficient est égal à 2n - 1 o n correspond audit nombre d'étages. 19. Système de mémoire selon la revendica- tion 17, caractérisé en ce que n est sélectionné pour avoir une valeur pour la détection et la correction des erreurs de bit simple dans l'ensemble des cellules du nombre de rangées et la vitesse prédéterminée est sélectionnée pour réduire au minimun l'interférence avec les opérations de mémoire ncrmales. 20. Système de mémoire selon la revendica- tion 18, caractérisé en ce que n est égal à 11, le coefficient est égal à 2 047 et la vitesse prédéterminée correspond à un intervalle de temps de 0,03 seconde 21. Système de mémoire selon la revendica- tion 16, caractérisé en ce que le coefficient de compteur est sélectionné pour provoquer la génération de chaque signal de commande de réécriture quand une adresse ligne et une adresse de colonne différentes sont respectivement mémorisées dans le compteur d'adres- se de régénération et dans le compteur d'adresse d'écriture permettant d'engendrer toutes les combinaisons possibles des adresses de ligne et de colonne. 22. Système de mémoire selon la revendica- tion 21, caractérisé en ce que toutes les combinaisons des adresses de ligne et de colonne sont engendrées dans un ordre prédéterminé. 23. Système de mémoire selon la revendica- tion 22, caractérisé en ce que ledit ordre prédéter- miné est non-consécutif. 24. Système de mémoire selon la revendica- tion 16, caractérisé en ce que les moyens de commande de réécriture comprennent en outre des moyens de commande de phase de cycle pour engendrer des signaux définissant les différents cycles du cycle d'opération de réécriture et en ce que ledit système de mémoire comprend des moyens de commande de commandes de lecture/écriture reliés aux moyens de synchronisation et de commande, aux moyens de commande de régénération, aux moyens de commande de réécriture et au nombre de rangées, les moyens de commande de phase de cycle comprenant un ensemble de moyens bistables connectés en série pour engendrer les signaux dans une séquence prédéterminée afin de conditionner les moyens de synchronisation et de commande et les moyens de commande de commande de lecture/écriture pour exécuter en séquence des cycles d'opération de lecture et d'écriture sur la cellule différente des cellules des lignes et des colonnes spécifiées par lesdits contenus du compteur d'adresse de régénération et du compteur d'adresse d'écriture. 25. Système de mémoire selon la revendica- tion 24, caractérisé en ce que lesdits cycles d'opé- ration de lecture et d'écriture comprennent un cycle d'opération de régénération. 26. Système de mémoire selon la revendica- tion 24, caractérisé en ce que les moyens de commande de commandes de lecture/écriture comprennent en outre des moyens de commande de suspension d'écriture reliés aux moyens de détection et de correction d'erreur, les moyens de commande de suspension d'écriture étant conditionnés par n signal provenant des moyens de détection et de correction d'erreur qui indique une erreur non-corrigible pour interdire la génération de signaux pendant le cycle d'écriture empêchant - l'écriture d'erreurs non-corrigibles dans les cellules des lignes et des colonnes spécifiées par le compteur d'adresse de régénération et le compteur d'adresse d'écriture et garantissant contre les conditions d'erreur non corrigibles dans les cellules, 27. Système de mémoire selon la revendica- tion 24, caractérisé en ce que ledit nombre de rangées étant organisées en au moins deux unités de modules de mémoire comprenant chacune un ensemble d'emplacements de mémoire de mot, le compteur d'adresse d'écriture comprend deux moyens bistables, connectés en série, reliés aux moyens d'adressage, les deux moyens bistables étant conçus pour engendrer des signaux afin de BR 7312 US/DC conditionner les moyens d'adressage pour avoir accès à l'ensemble des cellules de mémoire de deux empla- cements de mémoire dans les deux unités de modules de mémoire pendant chaque cycle d'opération de réécriture. 28. Système de mémoire selon la revendica- tion 24, caractérisé en ce qu'il comprend en outre des moyens de commande d'initialisation reliés aux moyens de synchronisation et de commande, au compteur d'adresse de régénération, aux moyens d'adressage et au compteur d'adresse d'écriture, les moyens de com- mande d'initialisation étant conçus pour fonctionner' en réponse à un signal indiquant une tension appliquée au système de mémoire pour conditionner les moyens de synchronisation et de commande en réponse à chaque signal de commande de régénération pour engendrer des signaux à envoyer au nombre de rangées afin d'exécuter un cycle de régénération suivi d'un cycle d'écriture sur les cellules ayant les adresses de ligne et de colonne spécifiées par les contenus du compteur d'adresse de régénération et du compteur d'adresse d'écriture jusqu'à ce que l'ensemble des cellules du nombre de rangées contiennent des données prédéterminées. 29. Système de mémoire dynamique à semi- conducteurs, caractérisé en ce qu'il comprend: - au moins deux unités de modules de mémoire comprenant chacune un ensemble de lignes de pastilles de mémoire de type métal-oxyde-semiconducteur -(MOS), -chaque pastilee comprenant un certain nombre de rangées de cellules de mémoire organisées en un certain nombre de lignes et de colonnes; - des moyens de détection et de correction d'erreur reliés aux deux unités de modules de mémoire pour. détecter et corriger des erreurs de bit simple dans le contenu des cellules lues dans les unités de modules de mémoire pendant un cycle d'opération de mémoire; - des moyens d'adressage pour envoyer des adresses à l'ensemble des lignes de pastilles pendant le cycle d'opération de mémoire; - des moyens de synchronisation et de commande pour engendrer des suites de signaux de synchronisation afin d'exécuter le cycle d'opération de mémoire; - des moyens de commande de régénération pour engendrer un signal de commande de régénération afin de régénérer les cellules de mémoire dars une ligne des rangées de l'ensemble des lignes de pastilles de chaque unité de module de mémoire pendant un cycle différent d'un ensemble de cycles d'opération de régéné- ration uniformément distribués, les moyens de commande de régénération étant reliés aux moyens d'adressage et aux moyens de synchronisation et de commande, les moyens de commande de régénération comprenant un compteur d'adresse de régénération pour compter séquen- tiellement l'ensemble des adresses de ligne nécessaires pour régénérer l'ensemble des cellules des unités de modules de mémoire - un compteur d'adresse d'écriture connecté en série avec le compteur d'adresse de régénération et aux moyens d'adressage, le compteur d'adresse d'écriture étant conçu pour compter séquentiellement l'ensemble des adresses de colonne nécessaires pour écrire des données dans l'ensemble des cellules des unités de modules de mémoire; et, - des moyens de commande de réécriture reliés aux moyens de commande de régénération, aux moyens d'adressage et aux moyens de synchronisation et de commande, les moyens de commande de réécriture comprenant un compteur ayant un nombre prédéterminé d'étages pour engendrer un ccmpte m;aximal prédéternmirné, le compteur 4t87561 étant conçu pour engendrer un compte correspondant a un nombre prédéterminé de signaux de commande de régénération pour conditionner les moyens de synchro- nisation et de commande afin de lancer un cycle d'opération de réécriture pendant lequel les moyens de synchronisation et de commande engendrent une suite de signaux pour exécuter des cycles d'opérations de lecture et d'écriture sur les cellules dans une ligne de pastilles de chacune des unités de modules de mémoire dans les lignes et les colonnes spécifiées respectivement par le compteur d'adresse de régénéra- tion et le compteur d'adresse d'écriture pour permettre la détection et la correction d'erreurs de bit simple dans les deux unités de modules de mémoire par les moyens de détection et de correction d'erreur à une vitesse prédéterminée suffisante pour rendre le système de mémoire insensible à des erreurs passagères. 30. Système de mémoire selon la revendica- tion 29, caractérisé en ce que 'Les moyens de commande de réécriture comprennent un circuit de décodage relié au compteur qui est conçu pour fonctionner en réponse à des signaux provenant du compteur et indiquant la génération du nombre prédéterminé de signaux de commande de régénération pour engendrer un signal de commande de réécriture afin de remettre à zéro le compteur et lancer le cycle d'opération de réécriture. 31. Système de mémoire selon la revendica- tion 30, caractérisé en ce que le circuit de décodage est connecté au compteur pour provoquer la génération du signal de commande de réécriture conformément à un coefficient qui est inférieur de un à la valeur de compte maximale engendrée par le compteur. 32. Système de mémoire selon la revendica- tion 31, caractérisé en ce que le compteur comprenant un certain nombre d'étages, ledit coefficient est égal à 2 - 1 o n correspond audit nombre d'étages. 33. Système de mémoire selon la revendica- tion 32, caractérisé en ce que n est sélectionné pour avoir une valeur pour détecter et corriger les erreurs de bit simple dans l'ensemble des cellules des unités de modules de mémoire et la vitesse prédéterminée est sélectionnée pour réduire au minimum l'interférence avec les opérations de mémoire normales. 34. Système de mémoire selon la revendica- tion 33, caractérisé en ce que n est égal à 11, le coefficient est égal à 2 047 et la vitesse prédéterminée correspond à un intervalle de temps de 0,03 seconde 35. Système de mémoire selon la revendica- tion 31, caractérisé en ce que le coefficient est sélectionné pour engendrer le signal de commande de réécriture quand le compteur d'adresse de régénération et le compteur d'adresse d'écriture contiennent res- pectivement une adresse de ligne et une adresse de colon-ne différentes permettant d'engendrer toutes les combinaisons possibles des adresses de ligne et de colonne. 36. Système de mémoire selon la revendica- tion 35, caractérisé en ce que l'ensemble des combi- naisons des adresses de ligne et de colonne sont engendrées dans un ordre non-consécutif prédéterminé. 37. Système de mémoire selon la revendica- tion 30, caractérisé en ce que les moyens de commande de réécriture comprennent en outre des moyens de commande de phase de cycle pour engendrer des signaux définissant les différents cycles du cycle d'opération de réécriture et en ce que le système comprend en outre des moyens de commande de commandes de lecture/ écriture reliés aux moyens de synchronisation et de commande, aux moyens de commande de régénération, aux moyens de commande de réécriture et aux deux unités de modules de mémoire, les moyens de commande de phase de cycle comprenant un ensemble de moyens bistables, connectés en série, pour engendrer les signaux dans une séquence prédéterminée pour conditionner les moyens de synchronisation et de commande et les moyens de commande de commandes de lecture/écriture afin d'exécuter en séquence des cycles d'opérations de lecture et d'écriture sur une cellule différente des cellules des lignes et des colonnes spécifiées par les contenus du compteur d'adresse de régénération et du compteur d'adresse d'écriture respectivement. 38. Système de mémoire selon la revendica- tion 37, caractérisé en ce que les cycles d'opérations de lecture et d'écriture comprennent un cycle d'opéra- tion de régénération. 39. Système de mémoire selon la revendica- tion 37, caractérisé en ce que les moyens de commande de commandes de lecture/écriture comprennent en outre des moyens de commande de suspension d'écriture reliés aux moyens de détection et de correction d'erreur,. les moyens de commande-de suspension d'écriture étant conditionnés par des signaux provenant des moyens de détection et de correction d'erreur indiquant une erreur non corrigible dans le contenu lu dans les unités de modules de mémoire pendant le cycle d'opé- ration de lecture pour empêcher, en interdisant le cycle d'écriture d'écrire des erreurs non corrigibles dans les cellules des lignes et des colonnes spécifiées par les compteurs d'adresse de régénération et d'adresse d'écriture et se garantir contre des conditions d'erreurs non corrigibles originales dans les unités de modules de mémoire. 40. Système de mémoire selon la revendica- tion 37, caractérisé en ce qu'il comprend en outre des moyens de commande d'initialisation reliés aux 24875.61 moyens de synchronisation et de commande, au compteur d'adresse de régénération, aux moyens d'adressage et au compteur d'adresse d'écriture, les moyens de commande d'initialisation étant conçus pour fonctionner en réponse à un signal indiquant une tension appliquée au système de mémoire pour conditionner les moyens de synchronisation et de commande en réponse à chaque signal de commande de régénération pour engendrer des signaux à envoyer à l'ensemble des lignes de pastilles afin d'exécuter un cycle de régénération suivi d'un cycle d'écriture sur les cellules dans l'ensemble des lignes de pastilles ayant des adresses de ligne et de colonne spécifiées par les contenus du compteur d'adresse de régénération et du compteur d'adresse d'écriture jusqu'à ce que l'ensemble des cellules dudit nombre de rangées contiennent des données prédéterminées.