FR 2475307 A1 19810807 FR 8102332 A 19810206 I La présente invention se rapporte d'une façon géné- rale aux circuits intégrés de mémoires à semi-conducteurs utilisant des transistors à effet de champ, et concerne plus particulièrement un circuit de commutation automati- que sur une source d'alimentation de secours à la dispa- rition de la source d'alimentation principale, de manière à préserver le profil binaire mémorisé dans la matrice de mémoire. Jusqu'à présent, les mémoires de masse destinées à des calculateurs mettaient fréquemment en oeuvre la tech- nologie des tores magnétiques, selon laquelle un grand nombre de perles magnétiques sont utilisées, chaque perle servant d'élément de mémoire. L'état de la donnée d'une perle dépend du sens de son aimantation. Un avantage es- sentiel d'une mémoire de ce genre est que les informa- tions qui y sont mémorisées ne sont pas perdues quand l'a- limentation disparaît. Les perles restent magnétisées dans les états sélectionnés même si aucune alimentation n'est fournie à l'unité de mémoire. Une mémoire à tores magnétiques peut être remise immédiatement en fonctionne- ment au retour de l'alimentation électrique. Il n'est pas nécessaire de recharger les programmes et les données dans la mémoire chaque fois que l'alimentation est décon- nectée. Dans de grands ordinateurs, des programmes et des données sont fréquemment mémorisés sur des mémoires à dis- ques afin que le dispositif puisse être initialisé à par- tir d'un disque, même après une panne d'alimentation. Mais, dans les plus petits calculateurs, les programmes et les données sont fréquemment introduits manuellement et ne sont pas mémorisés d'une manière permettant un accès facile. Par conséquent, une perte d'alimentation qui en- traine une perte du profil binaire mémorisé est un déran- gement sérieux auquel il ne peut être remédié simplement en rétablissant l'alimentation. Des mémoires à accès direct à semi-conducteurs se sont récemment répandues largement et elles offrent des avantages marqués sur les anciennes mémoires à tores. En particulier, les nouvelles mémoires sont plus rapides, leur consommation d'énergie est plus faible et elles oc- cupent moins de place. Mais un inconvénient sérieux de l'utilisation des mémoires à semi-conducteurs est que les circuits des éléments de mémoire ne sont pas rémanents, c'est-à-dire que les informations mémorisées dans les élé- ments de mémoire sont perdues quand l'alimentation du cir- cuit est coupée. Avec une mémoire de ce genre, les pro- grammes et les données mémorisées sont perdues lorsque l'alimentation est coupée de l'unité de mémoire. Bien que la perte d'alimentation n'entraîne pas de dommages au cir- cuit, la perte des informations mémorisées peut imposer que l'ensemble soit rechargé avec des programmes et des don- nées avant que le traitement puisse se poursuivre. La re- charge des programmes est une opération longue qui réduit le coefficient d'utilisation d'un calculateur. Dans cer- tains types de systèmes, des dispositions sont prises pour transférer le contenu de la mémoire vers un disque, lorsqu'une coupure d'alimentation est d'abord indiquée. Mais dans de nombreux calculateurs, une panne d'alimenta- tion apparaît très rapidement de sorte que le contenu de la mémoire ne peut être transféré sur disque. Cela est particulièrement vrai pour les dispositifs de commande de processus. Il a été proposé de résoudre le problème de la perte des données en utilisant une borne supplémentaire dans les circuits de mémoire à semi-conducteur, cette borne rece- vant une tension d'alimentation de secours pour maintenir les données dans les cellules de mémoire. Mais la simple adjonction d'une autre broche ne résout pas entièrement le problème. La source d'alimentation de secours consiste généralement en une batterie et cette dernière ne peut répondre aux impératifs d'intensité de courant des mé- moires à semi-conducteurs pendant une certaine période. En outre, des configuration standardisées des broches sont maintenant établies pour la plupart des mémoires en circuits intégrés et l'adjonction d'une autre broche af- fectée à l'alimentation de secours n'est pas conforme à ces standards et impose une modification substantielle des circuits existants. Le besoin existe donc d'un circuit d'alimentation de secours pour des mémoires à semi-conducteurs permettant de ne pas modifier la configuration standard des bro- ches, et grâce auquel le profil binaire est préservé mal- gré une disparition de l'alimentation principale, le cir- cuit étant intérieurement désalimenté de manière que la consommation de courant nécessaire pour préserver la mé- moire soit suffisamment réduite pour être transférée sur une batterie de secours de capacité raisonnable, même pour une longue période. L'invention concerne donc un circuit destiné à pré- server un profil binaire mémorisé dans une matrice de mé- moire d'un circuit de mémoire à semi-conducteur pendant un mode d'alimentation réduite. Le circuit de mémoire courant comporte des circuits périphériques pour l'accès à la mémoire et sa commande, la matrice de mémoire, une borne d'alimentation principale et une borne de commande. La borne de commande est connectée pour recevoir une ali- mentation secondaire lors d'une défaillance d'une source d'alimentation principale qui est connectée de manière à alimenter le circuit par la borne d'alimentation princi- pale. La matrice de mémoire qui comprend les cellules de mémoire comporte un point d'alimentation affecté. Le circuit selon l'invention comporte un compara- teur de tension qui compare les tensions reçues par le circuit de mémoire à semi-conducteur à la borne d'ali- mentation principale et à la borne de commande de manière à produire un premier état d'un point de sortie du com- parateur quand la tension à la borne d'alimentation prin- cipale dépasse la tension à la borne de commande.,Le comparateur de tension produit un second état à la borne de sortie quand la tension à la borne de commande dépasse la tension à la borne d'alimentation principale. Un circuit est prévu pour connecter la borne d'alimenta- tion principale au point d'alimentation de la matrice de mémoire par un circuit à faible impédance quand le point 2475307- de sortie du comparateur de tension se trouve dans le premier état. La borne d'alimentation principale est re- liée par un circuit à haute impédance au point d'alimen- tation de la matrice de mémoire quand le point de sortie du comparateur se trouve dans le second état. D'autres circuits sont prévus pour relier la borne de commande au point d'alimentation de la matrice de mé- moire par un circuit à haute impédance quand le point de sortie du comparateur de tension se trouve dans le pre- mier état et par un circuit à basse impédance quand le point de sortie du comparateur de tension se trouve dans le second état. Un générateur de polarisation de substrat polarise le substrat du circuit de mémoire à semi-conducteur, à un potentiel négatif. La tension de polarisation du substrat est contrôlée par un circuit qui établit un premier état à un point de contr8le quand la tension de polarisation du substrat est supérieure à une valeur prédéterminée, et établit un second état au point de contr8le quand la tension de polarisation du substrat est inférieure à la valeur prédéterminée. Des circuits sont prévus pour inhiber les circuits périphériques quand le point de sortie du comparateur de tension se trouve dans le second état ou lorsque le point de contrôle se trouve dans le second état, pour éviter que les circuits périphériques n'accèdent aux cellules de mémoire et modifient des bits qui y sont mémorisés après la disparition de l'alimentation principale. D'autres caractéristiques et avantages de l'inven- tion apparattront au cours de la description qui va sui- vre. Au dessin annexé donné uniquement à titre d'exemple nullement limitatif: La fig. 1 est un schéma d'un circuit d'alimentation de secours de mémoire selon l'invention, La fig. 2 est un schéma d'un générateur auxiliaire avec un circuit de sélection de source d'alimentation. La plupart des ordinateurs comportent des sources d'alimentation qui, non seulement, assurent la transfor- mation et le redressement du courant alternatif du sec- teur, mais qui comportent en outre des circuits de con- tr8le du courant pour détecter une panne. Les filtres dans ces sources d'alimentation ont une capacité suffi- sante d'emmagasinage d'énergie pour qu'une panne du sec- teur puisse être détectée et qu'une alarme soit donnée au calculateur pour que ce dernier dispose d'un temps suffi- sant pour prendre des mesures afin d'éviter la perte de données et éviter tout dommage à des systèmes périphéri- ques, par exemple d'entraînement de disque. Quand la tension du secteur alternatif disparaît, la source peut maintenir l'alimentation pendant une période de quelques millisecondes. A la réception d'une alarme indiquant que le courant du secteur est disparu, le calculateur peut passer sur une source d'alimentation de secours afin que les données mémorisées dans la mémoire soit préservée. Selon l'invention, une source d'alimentation de se- cours est connectée à une borne multiplexée pour chaque circuit de mémoire, afin que la matrice de mémoire dans le circuit puisse rester alimentée afin de préserver les données qui y sont mémorisées jusqu'à ce que l'alimenta- tion complète soit rétablie. Le circuit selon l'invention assure une transition d'alimentation de la matrice de mé- moire, de la borne d'alimentation normale à une borne choisie à la perte de l'alimentation principale. La bor- ne choisie est normalement utilisée pour recevoir un si- gnal de commande de la mémoire. Le circuit interdit toute autre lecture ou écriture dans la matrice de mémoire en mode de secours. Le circuit assure également une transi- tion progressive du mode de secours au fonctionnement nor- mal quand l'alimentation principale est rétablie. L'ali- mentation secondaire n'est fournie qu'à la matrice de mé- moire et non aux circuits supports périphériques qui ne peuvent être utilisés en aucun cas dans le mode de se- cours. Si des charges à haute impédance sont utilisées dans les cellules de mémoire de la matrice, une consom- mation de courant extrêmement faible peut être obtenue dans le mode de secours. La fig. 1 est donc un schéma d'un circuit d'alimen- tation de secours selon l'invention. L'alimentation prin- cipale VC est fournie au circuit par une broche exté- rieure déterminée aboutissant à une borne d'alimentation principale du circuit de mémoire. L'alimentation de se- cours est fournie au circuit par multiplexage d'une broche particulière qui, dans le présent mode de réalisation, est la broche d'autorisation d'écriture. Pendant une opéra- tion de routine du circuit de mémoire, un signal A d'au- torisation d'écriture détermine si le circuit fonctionne en mode de lecture ou en mode d'écriture. Mais, à la dis- parition de l'alimentation principale, un circuit exté- rieur déconnecte le signal d'autorisation d'écriture et le remplace sur la broche A par une source d'alimenta- tion de secours ou secondaire, généralement une batterie de piles ou d'accumulateurs. Un comparateur de tension 10 est connecté à la borne d'alimentation principale qui reçoit Vcc et à la borne WE qui reçoit le signal W-. Le comparateur de tension 10 délivre un niveau haut au point 12, sortie de ce compa- rateur, si Vcc est supérieure à la tension à la borne E. Le point 12 passe au niveau bas quand Vcc est infé- rieure à la tension à la borne WE. Le comparateur de tension 10 peut en outre fonctionner de manière qu'une tension haute soit produite au point 12 quand la tension à la borne WU n'est pas supérieure à la tension d'alimen- tation Vcc d'un décalage de tension prédéterminé et une tension basse lorsque la tension à la borne W est supé- rieure à la tension d'alimentation Vcc d'un décalage de tension prédéterminé. Ainsi, si V- est maintenue au ni- veau haut, le point de sortie 12 du comparateur de ten- sion 10 passe du niveau haut au niveau bas lorsque Vcc passe au-dessous de sa plage normale. Le point 12 est connecté à la grille d'un transis- tor 14 qui est débloqué quand la tension en ce point 12 est au niveau haut mais qui est bloqué quand la tension est au niveau bas. Le transistor 14 est donc bloqué quand la tension Vc passe au-dessous de la tension à la borne de la valeur de décalage prédéterminée. Le drain du transistor 14 est connecté à un point 16 qui est au ni- veau haut quand le transistor 14 est bloqué. Mais lorsque le transistor 14 est conducteur, le point 16 passe à tension basse. Le point 16 est connecté à la grille et à la source d'un transistor 18 à effet de champ en mode appauvri. Le drain du transistor 18 est connecté à Vcc. Le transistor 18 constitue une charge résistive qui limite l'intensité du-courant dans le transistor 14. Le point 16 est en outre connecté à la grille d'un transistor 20 dont le drain est connecté à Vcc. Quand le point 16 passe du niveau bas au niveau haut, le transis- tor 20 est débloqué, faisant passer un point 22 au ni- veau haut, égal à Vcc diminué de la tension seuil Vt du transistor 20. Le point 22 est connecté à la source du transistor 20 et au drain d'un transistor 24. La source du transistor 24 est connectée à la masse commune. Le point 22 est un point d'état d'alimentation et il est con- necté à une borne de sortie désignée par POK. Le signal représenté par POK est un signal d'état qui indique que l'alimentation principale du circuit se trouve dans la plage correcte de fonctionnement. Ce signal est au ni- veau bas actif, ce qui signifie que l'état acceptable est indiqué par un niveau bas tandis qu'un état inacceptable est indiqué par un niveau haut. Le niveau du signal au point 22 dépend de connexions à plusieurs points dans le circuit. Le point 12 de sortie du comparateur de tension 10 est en outre connecté à la grille d'un transistor 26 qui est débloquée quand le point 12 est au niveau haut. Le drain du transistor 26 est connecté à un point 28, con- necté lui-même à la grille du transistor 30. Une résis- tance 32 est connectée entre la borne iE et la grille du transistor 30. Le drain de ce dernier est également con- necté à la borne WE tandis que sa source est connectée au point 22. Une résistance 34 est connectée entre la borne E et le point 22. La grille d'un transistor 36 est connec- tée au point 22 tandis que son drain est connecté à la borne E et sa source est connectée au point 40, Vcc, de la matrice de mémoire. Cette tension Vcc est la tension d'alimentation des cellules de mémoire dans le circuit de mémoire. Comme cela a été indiqué ci-dessus, l'alimentation principale de l'ensemble du circuit est fournie par Vcc. Cette source d'alimentation principale est en outre con- nectée à la grille et au drain d'un transistor 38 dont la source est connectée pour alimenter la matrice en Vcc, au point 40. La borne E est connectée à un commutateur 42 com- mandé par un conducteur de sortie 43 d'une source d'ali- mentation 44. La tension du secteur 45, généralement 220 volts à 50 Hz, est appliquée à la source d'alimenta- tion 44 pour produire la tension Vcc qui alimente le circuit de mémoire. Le commutateur 42 connecte la borne W à un circuit de commande 46 qui produit le signal d'autorisation d'écriture, ou à une source d'alimentation secondaire 48, par exemple une batterie. Le signal d'au- torisation d'écriture est transmis par le circuit de commande 46 sur une ligne de commande 47 connectée à une borne d'entrée du commutateur 42. La source d'alimentation 44 comporte un circuit qui contrôle la tension entrante du secteur et qui déter- mine si elle disparaît. Une source d'alimentation qui remplit cette fonction est un modèle H7100 fabriqué par Digital Equipment Corporation. A la détection d'une panne d'alimentation, la source d'alimentation 44 par la li- gne 43 déplace le commutateur 42 de sa connexion norma- le avec le circuit de commande 46 à la connexion avec la source secondaire 48. Les condensateurs de filtrage de la source d'alimentation 44 ont une capacité suffi- sante pour permettre à la source de fournir un courant suffisant à son propre fonctionnement et également pour maintenir Vcc pendant une période de quelques millise- condes. Le commutateur 42 multiplexe donc le fonctionne- ment de la borne V de manière que, en cas de disparition de l'alimentation principale, cette borne soit connectée pour recevoir l'alimentation de secours pour le circuit de mémoire. Dans le présent mode de réalisation, la source secondaire 48 est une batterie ou une source d'alimenta- tion alimentée par batterie. Le commutateur 42 est de préférence un commutateur logique ou à semi-conducteur plut8t qu'un commutateur mécanique. La tension de matrice Vcc au point 40 est connectée aux cellules 50 de mémoire pour l'alimenter normalement et pour la protection des données dans le mode de secours. Le circuit des cellules de mémoires 50 est décrit et illustré dans le brevet des Etats-Unis d'Amérique n0 3 967 252. Les cellules de mémoire 50 comprennent plusieurs lignes binaires 52 dont chacune est connectée à plusieurs cellules individuelles dans le circuit 50. Chacune des lignes binaires est connectée à la source d'un transistor correspondant 54a, 54b,... Les drains des transistors 54 sont connectés en commun à la tension Vcc au point 40. Les grilles des transistors 54 sont connectées en commun au point 22 qui indique l'état de l'alimentation fournie au circuit de mémoire. Selon la partie inférieure de la fig. 1, la tension principale d'alimentation Vcc est appliquée à plusieurs transistors qui sont utilisés pour produire un signal d'inhibition au point 68 qui, lorsqu'il est marqué, in- terdit l'écriture de données dans la matrice des cellu- les de mémoire après que l'alimentation du secteur a disparu et que la mémoire fonctionne en mode de secours. Le point 68 est connecté pour délivrer le signal d'in- hibition aux circuits périphériques 70 qui commandent la matrice de cellulesde mémoire 50 et la commande par un circuit de communication 72. Quand les circuits 70 *35 sont inhibés, aucune action ne peut être entreprise pour lire ou écrire des données dans les cellules de mémoire , préservant ainsi le profil binaire qui y est mémo- risé. Une tension VBB de polarisation de substrat est trans- mise par un point 78 à la grille d'un transistor 80 en mode appauvri. La source du transistor 80 est connectée à la masse et son drain est connecté à un point 82 qui constitue un point de contr8le de polarisation de substrat. Le drain d'un transistor 84 en mode appauvri est connecté à Vcc tandis que sa grille et sa source sont connectées au point 82. Le transistor 84 constitue es- sentiellement une impédance de charge pour le transis- tor 80. Le point 82 est en outre connecté à la grille d'un transistor 86 dont la source est à la masse. Le drain du transistor 86 est connecté à un point 88, éga- lement connecté à la source d'un transistor 90 en mode appauvri. La grille et le drain du transistor 90 sont connectés à Vcc de sorte que le transistor 90 fonc- tionne comme une impédance de charge pour le transistor 86. Le point 88 est en outre connecté à la grille d'un transistor 92 dont la source est à la masse. Le drain du transistor 92 est connecté à un point 94 qui, à son tour, est connecté à la grille et à la source d'un transistor 96 en mode appauvri. Le drain du transistor 96 est éga- lement connecté à Vcc. Le transistor 96 constitue une im- pédance de charge pour le transistor 92. Le point 94 est en outre connecté à la grille d'un transistor 98 dont la source est à la masse. Le drain du transistor 98 est connecté à un point 100. La grille et la source d'un transistor 102 en mode appauvri sont connectées au point 100 tandis que son drain est connec- té à Vcc. Le transistor 102 fonctionne en impédance de charge pour le transistor 98. Le point 100 est connecté à la grille d'un transis- tor 104 dont le drain est connecté au point 12. La source du transistor 104 est à la masse. Quand le point 100 passe au niveau haut, le transistor 104 est débloqué, faisant passer le point 12 au niveau bas. Le point 100 est en outre connecté à la grille d'un 1 1 transistor 106 dont la source est à la masse. Le drain du transistor est connecté à un point 108 lui-même relié à la grille et à la source d'un transistor 110 en mode ap- pauvri. Le drain du transistor 110 est connecté à Vcc. Le point 108 est en outre connecté à la grille d'un tran- sistor 112 dont la source est à la masse. Le drain du transistor 112 est connecté au point 68. Le point 108 est en outre connecté au drain d'un transistor 114 dont la grille est connectée au point 22 et dont la source est à la masse. Le point 68 qui transmet le signal d'inhibition aux circuits 70 est en outre relié à la grille et à la source d'un transistor 116 dont le drain est connecté au point 40. Le transistor 116 limite l'intensité du courant dans le transistor 112. En se reportant à la fig. 1 pour une description du fonctionnement du circuit d'alimentation de secours de mémoire selon l'invention, le but de ce circuit est de fournir une alimentation de secours suffisante aux cel- lules 50 du circuit de mémoire pour que le profil de don- * nées résidant dans les cellules soit préservé malgré la disparition de l'alimentation principale. Le circuit doit en outre inhiber les circuits périphériques 70 pour in- terdire l'écriture de données éventuellement erronées dans les cellules de mémoire 50 après une disparition de l'alimentation principale. Le circuit délivr en outre un signal indiquant l'état de l'alimentation principale, à savoir le signal POK sur le point 22. Dans des conditions normales de fonctionnement, le signal PoK est au niveau bas de sorte que le transistor 36 est bloqué. La tension Vcc est normalement à 5 volts, ! 10 %. Le transistor 38 fonctionne comme une diode et il est débloqué de manière que la tension de matrice Vcc au point 40 se trouve au niveau Vcc moins une tension seuil Vt. Quand la source principale fournissant Vcc est dé- faillante, la tension au point 22 augmente par une série de pas. Quand le comparateur de tension 10 détecte que 2475307- la tension à la borne WE dépasse Vcc, ou en option dé- passe cette tension de plus d'un décalage de tension pré- déterminé, le point 12 est placé au niveau bas de sorte que les transistors 14, 24 et 26 sont bloqués. Quand Vcc diminue à partir de 5 volts, le point 16 s'élève rapi- dement à la tension Vce qui peut être de l'ordre de 4 volts. Etant donné que le point 16 est connecté à la grille du transistor 20, la tension au point 16 débloque ce transistor, élevant-la tension au point 22 à une va- leur qui se trouve à une tension seuil V t au-dessous de Vcc. Dans ce mode de réalisation, Vt est généralement de l'ordre de I volt. Ainsi, quand Vcc commence à diminuer, le point 22 est élevé rapidement jusqu'à environ 3 volts. Mais, quand Vcc continue à diminuer, le transistor 20 n'entraîne plus la tension au point 22 vers zéro. Quand Vce passe dans la plage de 1 à 2 volts, la polarisation à la grille du transistor 20 est insuffisante pour qu'il soit débloqué. Il est donc bloqué et isole le point 22 de la borne Vcc. Quand la sortie 12 du comparateur 10 passe du niveau haut au niveau bas, le point 22 est maintenu à Vcc-Vt. Cette tension au point 22 est suffisante pour débloquer le transistor 114 qui, à son tour, bloque le transistor 112, appliquant ainsi le signal d'inhibition aux circuits 70 pour protéger les données dans les cellules de mémoire 50. La phase suivante de charge du point 22 est assurée par le transistor 30 dont la grille est chargée rapide- ment jusqu'au potentiel de la borne WE quand le transistor 26 est bloqué. Cela fait passer le point 22 à la tension de la borne WZ, diminuée de la tension seuil Vt, du tran- sistor 30. La phase finale de charge du point 22 est as- surée par la résistance 34. Cette résistance charge le point 22 jusqu'au potentiel total de la borne WE. Ainsi, le point 22 qui correspond au signal POK passe du niveau bas au niveau haut quand Vcc devient inférieure à-la ten- sion à la borne W ou d'un décalage de tension spéci- fique. Quand Vcc passe du niveau haut au niveau bas, le transistor 38 est bloqué pendant que la transition du point 22 du niveau bas au niveau haut débloque le transis- tor 36, connectant la borne WE au point 40 d'alimentation Vcc de la matrice de mémoire. Ainsi, dans le mode de se- cours, la tension de matrice Vcc est égale à la tension à la borne WE diminuée d'une chute de tension seuil aux bornes du transistor 36. Dans le mode d'alimentation normale, la borne A est connectée à un circuit de très haute impédance qui pré- lève peu de courant, et permet au signal de commande à cette borne de fonctionner de la manière normale en four- nissant un signal d'écriture au circuit de mémoire. Mais, dans le mode de secours, le signal d'écriture n'est pas utilisé et la borne W est connectée de manière à four- nir l'alimentation de secours aux cellules de mémoire par le 0oint 40 d'alimentation Vcc de la matrice. Le signal d'inhibition au point 68 est produit pour inhiber les circuits périphériques 70 afin d'éviter que des doresne soient décrites dans les cellules de mémoire. Quand le point 22 passe du niveau bas à un niveau de quelZues volts, le transistor 114 est débloqué, diminuant la tension au point 108. La faible tension au point 108 bloque le transistor 112, élevant le point 68 au poten- fiel du point 40 d'alimentation V de la matrice. cc Il faut noter que, quand Vcc disparaît, les circuits périphériques ne prélèvent aucun courant à la source d'a- limentation secondaire 48 car ils sont alimentés seule- ment par Vcc. Chaque cellule de mémoire 50 est connectée à l'une des lignes binaires 52. Ces lignes binaires sont utili- sées pour transférer des informations d'état de données vers et depuis les cellules individuelles. Les transis- tors 54 sont connectés de manière que chaque ligne bi- naire reçoive la tension Vcc de matrice diminuée d'une tension seuil Vt. Il importe que cette tension soit main- tenue sur les lignes binaires car, pendant une période, les points internes des cellules peuvent se décharger en raison de faites au-dessous du seuil dans les tran- sistors d'accès correspondants. En outre, les lignes bi- naires 56 doivent être maintenues à un potentiel relati- vement élevé afin que, au rétablissement de l'alimenta- tion principale, il ne se produise aucune surintensité par Vcc. La fig. 2 illustre une autre caractéristique de l'invention, faisant intervenir une tension VBB de polari- sation de substrat. Dans les circuits MOS (métal-oxyde- semi-conducteur), il est souhaitable de maintenir le substrat à une tension de polarisation négative. Dans des conditions normales, un pompage principal du substrat produit une tension régulée de -4 volts sur ce dernier afin d'obtenir les performances optimales du circuit. Ce pompage est inhibé quand Vcc disparaît. La tension de polarisation du substrat est également importante en ce qui concerne le passage du mode de se- cours au mode principal d'alimentation. La borne d'ali- mentation principale est couplée par capacité avec le substrat et elle tend à le rendre positif quand Vcc est rétabli. Si le substrat passe d'une tension négative à une tension nulle ou une tension positive, il existe une forte probabilité pour que des données soient perdues. Par conséquent, la tension de polarisation VBB doit être suffisamment négative pour éviter que le substrat passe à une tension positive par son couplage capacitif avec la borne d'alimentation principale. Le circuit de la fig. 2 est un circuit de pompage auxiliaire du substrat qui fournit une polarisation néga- tive suffisante au substrat pour maintenir le profil bi- naire dans les cellules de mémoire. Le circuit de pompage auxiliaire 122 est connecté à la source d'alimentation principale Vcc et à la borne W pour l'alimentation de secours. Les bornes Vcc et W sont connectées pour ali- menter le circuit de pompage 122 du substrat par un cir- cuit à portes constitué par des transistors 124, 126, 128 et 130. La grille de chacun de ces quatre transistors est connectée à son drain de sorte que le transistor fonctionne essentiellement comme une diode. Quand Vcc dé- passe la tension à la borne W, diminuée de VT, les tran- sistors 128 et 130 sont débloqués, connectant Vcc à un point 132 avec une chute de tension seuil. Dans ces con- ditions, les transistors 124 et 126 sont bloqués isolant ainsi par une forte impédance la borne WZ de Vcc et du circuit 122. Quand la tension à la borne WE dépasse Vcc augmentée de Vt, les transistors 124 et 126 sont débloqués tandis que les transistors 128 et 130 sont bloqués. Cela con- necte la borne W au point 132 tout en isolant Vcc de la borne E-et du point 132. Le point 132 est donc connecté à la plus haute parmi Vcc et la tension à la borne W. Le point 132 est connecté pour alimenter un oscil- lateur 134 à faible puissance et un transistor 136. L'os- cillateur 134 délivre un signal en phase désigné par e et son inverse désigné par 7. Le signal 0 est appliqué à la grille du transistor 136 tandis que le signal e est appliqué à la grille du transistor 138. La source du transistor 136 est connectée à un point 140, connecté à son tour au drain du transistor 138. La source du transis- tor 138 est à la masse. Les signaux déphasés appliqués aux transistors 136 et 138 produisent un signal rectangu- laire au point 140. Le signal au point 140 est transmis à la grille d'un transistor 142 qui est connecté pour fonctionner en condensateur. La source et le drain du transistor 142 sont interconnectés au point 144. Le drain et la grille d'un transistor 146 sont connectés au point 144 tandis que sa source est à la masse, de sorte que le transistor 146 fonctionne comme une diode polarisée vers la masse. De point 144 est en outre connecté à la source d'un transistor 148 dont la grille et le drain sont in- terconnectés, de sorte que le transistor 148 fonctionne comme une diode polarisée vers le point 144. Toujours en regard de la fig. 2, l'oscillateur 134 produit des signaux qui sont déphasés et qui produisent par conséquent un signal rectangulaire au point 140. Ce signal rectangulaire est transmis du point 140 au point 144 par le transistor 142 qui fonctionne comme un con- densateur et qui bloque la composante continue. Quand le point 144 passe au niveau haut, le transistor 146 est dé- bloqué de sorte que le point 144 est déchargé par le tran- sistor 146. Quand le point 144 devient négatif, le tran- sistor 146 est bloqué et le point 144 passe à une tension négative. Une tension positive au point 144 est bloquée par le transistor 148 tandis qu'une tension négative à ce point est transmise par le transistor 148 vers le point 78 (apparaissant aussi sur la fig. 1). Le point 78 four- nit la polarisation VBB au substrat 150 du circuit intégré qui porte les circuits des fig. 1 et 2. Pour en revenir à la fig. 1, le circuit représenté contrôle également la tension VBB de polarisation du substrat de sorte que le signal P0-' passe au niveau haut quand la polarisation du substrat est insuffisante. Quand VBB est suffisamment négative, à peu près -2 à -3 volts, le transistor 80 en mode appauvri est bloqué. Cela fait passer au niveau haut le point 82 qui débloque le tran- sistor 86, abaissant le potentiel du point 88. La tension basse au point 88 bloque le transistor 92, faisant passer le point 94 au niveau haut. Le niveau haut au point 94 débloque le transistor 98 faisant passer le point 100 au niveau bas et bloquant le transistor 104. Quand le tran- sistor 104 est bloqué, le point 12 passe au niveau haut, indiquant que Vcc dépassé la tension à la borne WB. Quand le point 12 est au niveau haut, le point 22 est au ni- veau bas indiquant par le signal >KE que la tension prin- cipale Vcc et la tension de polarisation VBB sont satis- faisantes. Si VBB n'est pas suffisamment négative, par consé- quent de l'ordre de 0 volt, le transistor 80 est débloqué faisant passer le point 82 au niveau bas. Cela bloque le transistor 86 et élève le point 88 au niveau haut. Un ni- veau haut au point 88 débloque le transistor 92, faisant passer le point 94 au niveau bas. Le niveau bas au point 94 bloque le transistor 98, faisant passer le point 100 au niveau haut et débloquant le transistor 104 qui fait passer le point 12 au niveau bas; cela déclenche la même séquence d'événements qu'après le passage de Vcc au-dessous de la tension à la borne W. Sous l'effet d'une tension négative VBB insuffisante, un signal POK de niveau haut est produit indiquant une perte d'alimentation et l'émis- sion d'un signal d'inhibition interdisant aux circuits périphériques d'écrire des données dans les cellules de mémoire. Cela maintient également l'inhibition des cir- cuits périphériques pour réduire la consommation d'éner- gie et éviter des problèmes de conflit sur les lignes om- nibus. En résumé, le circuit selon l'invention permet de fournir une tension de secours à des cellules de mémoire par le multiplexage d'une broche extérieure de manière que, à la disparition de l'alimentation principale, le profil binaire mémorisé dans les cellules de mémoire soit préservé et protégé contre des opérations d'écriture er- ronées. Le circuit de mémoire fonctionne dans un mode de faible alimentation quand la matrice de mémoire est ali- mentée par la source de secours. Le circuit protège les données mémorisées en contrôlant la tension de polarisa- tion du substrat produite par un générateur de pompage de substrat intégré. Dans le mode de secours, seules les cellules de mémoire et des parties du circuit de commande sont alimentées tandis que les circuits périphériques ne reçoivent plus aucune alimentation. Dans le mode de se- cours, les cellules de mémoire prélèvent très peu de courant permettant ainsi à une mémoire de grande capacité, de l'ordre de millions de multiplets, de maintenir les données mémorisées malgré la disparition de l'alimentation principale, tout en utilisant des batteries de très fai- ble capacité. De nombreuses modifications peuvent être apportées au mode de réalisation décrit et illustré sans sortir du cadre de l'invention. REVENDICATIONS 1 - Circuit destiné à maintenir un profil binaire mémo- risé dans une matrice de mémoire (50) d'un circuit intégré de mémoire à semi-conducteur pendant un mode d'alimenta- tion basse, ledit circuit de mémoire comportant des cir- cuits périphériques (70) accédant à la mémoire pour lire et écrire des données dans ladite matrice de mémoire, une borne d'alimentation principale (Vcc) et une borne de commande (WE) qui reçoit une alimentation secondaire à la défaillance d'une source d'alimentation principale (44) connectée pour alimenter ledit circuit de mémoire par ladite borne d'alimentation principale, ladite matri- ce de mémoire comportant un point d'alimentation affecté, circuit caractérisé en ce qu'il comporte un dispositif (10) destiné à comparer les tensions reçues par ledit circuit de mémoire à ladite borne d'alimentation princi- pale et à ladite borne de commande de manière à produire un premier état à un point de sortie (12), ledit dispo- sitif (10) comparant si la tension à ladite borne de com- mande ne dépasse pas la tension à ladite borne dtalimen- tation principale de plus d'une tension de décalage pré- déterminée et produisant un second état audit point de sortie (12) quand la tension à ladite borne de commande dépasse la tension à ladite borne d'alimentation princi- pale de plus de ladite tension de décalage prédéterminée, le circuit comportant également-un dispositif (36) de connexion de ladite borne d'alimentation principale au- dit point dtalimentatiOn de la matrice de mémoire par un circuit à basse impédance quand ledit point de sortie du comparateur de tension se trouve dans ledit premier état et par un circuit à haute impédance quand ledit point de sortie du comparateur de tension se trouve dans ledit second état, un dispositif (36) de connexion de ladite borne de commande audit point d'alimentation de la matri- ce de mémoire par un circuit à haute impédance quand le- dit point de sortie du comparateur de tension se trouve dans ledit premier état et par un circuit à basse impédan- ce quand le point de sortie du comparateur de tension se trouve dans ledit second état, un dispositif (92) produi- sant une tension de polarisation de substrat pour ledit cir- cuit intéeré de mémoire, un dispositif (44) qui contrble la- dite tension de polarisation de substrat en produisant un premier état à un point de contrble quand ladite tension de polarisation du substrat est supérieure à une valeur pré- déterminée et un second état quand ladite tension de polari- sation de substrat est inférieure à ladite valeur prédéter- minée, et un dispositif (112) d'inhibition desdits circuits périphériques (70) quand ledit point de sortie (12) dudit comparateur de tension se trouve dans ledit second état ou lorsque ledit point de contrôle se trouve dans ledit second état pour interdire aux circuits périphériques d'accéder à ladite matrice de mémoire. 2 - Circuit selon la revendication 1, caractérisé en ce que le dispositif de connexion de ladite borne d'alimenta- tion principale audit point d'alimentation de la matrice de mémoire consiste en un transistor (38) à effet de champ en mode enrichi avec une grille, une source et un drain, la grille et le drain étant connectés entre eux et à ladite borne d'alimentation principale et ladite source étant con- nectée audit point d'alimentation de la matrice de mémoire. 3 - Circuit selon la revendication 1, caractérisé en ce que ledit dispositif de connexion de ladite borne de com- mande (WE) audit point d'alimentation de la matrice de mé- moire consiste en plusieurs transistors à effet de champ avec chacun une grille, une source et un drain, et compre- nant un premier transistor (36) dont le drain est connecté à ladite borne de commande, dont la source est connectée au- dit point d'alimentation de la matrice de mémoire et dont la grille est connectée au drain d'un second transistor (26) dont la source est connectée à un point commun et dont la prille est connectée audit point de sortie (12) du compa- rateur de tension, un troisième transistor (14) dont le drain est connecté à ladite borne d'alimentation principale dont la source est connectée audit point commun et dont la grille est connectée audit point de sortie (12) du com- parateur de tension, et un quatrième transistor (24) dont le drain est connecté à ladite borne d'alimentation princi- pale, dont la source est connectée à la grille dudit pre- mier transistor et dont la grille est connectée au drain du dit troisième transistor. 4 - Circuit selon la revendication 3, caractérisé en ce que chaque ligne binaire (52) de ladite matrice de mémoire est connectée à la source d'un transistor (54) correspon- dant, dont le drain est connecté audit point d'alimenta- tion de la matrice de mémoire et dont la grille est conne-- lotée au drain dudit second transistor. - Circuit selon la revendication 1, caractérisé en ce qu'il comporte un circuit d'aiguillage (126,130) pour ali- menter ledit dispositif produisant une tension de polarisa- tion de substrat avec la plus élevée des tensions à la bor- ne d'alimentation principale et à la borne de commande. 6 - Circuit selon la revendication 1 caractérisé en ce que ladite tension prédéterminée de décalage est établie à environ zéro volt quand ledit point de sortie (12) est amené dans un premier état lorsque la tension à ladite bor- ne d'alimentation principale dépasse la tension à ladite borne de commande, ledit point de sortie passant dans un second état quand la tension à ladite borne de commande dé- passe la tension à ladite borne d'alimentation principale. 7 - Circuit destiné à maintenir un profil binaire dans une matrice de mémoire (50) d'un circuit intégré de mémoi- re a semi-conducteur désalimenté dans lequel la commande et l'accès de la matrice de mémoire sont assurés par des circuits périphériques (70), ledit circuit de mémoire com- portant une borne d'alimentation principale (Vcc) connectée pour alimenter lesdits circuits périphériques et une borne (VOE) de commande du circuit de mémoire qui reçoit une ali- mentation de secours (48) dans le cas d'une défaillance d'une source d'alimentation principale (44) connectée à la- dite borne d'alimentation principale, circuit caractérisé en ce qu'il comporte un comparateur de tension (10) connec- té à ladite borne d'alimentation principale et à ladite borne de commande et faisant passer un point de sortie (12) dans un premier état lorsque la tension à ladite borne de commande ne dépasse pas la tension à ladite borne d'alimen- tation principale de plus d'une tension de décalage prédé- terminée et dans un second état lorsque la tension à ladite borne de commande dépasse la tension à ladite borne d'ali- nentation principale de plus de ladite tension de décalage prédéterminé, un dispositif (24) connecté audit point de sortie du comparateur pour faire passer un point d'état d'alimentation dans un premier état lorsque le-dit point de Sortie du comparateur se trouve dans ledit second état, et faisant passer le point d'état d'alimentation dans un se- cond état quand ledit point de sortie du comparateur se trouve dans ledit premier état, un dispositif (38) de con- nexion de ladite borne d'alimentation principale à un point d'alimentation de ladite matrice de mémoire par un circuit de basse impédance quand ledit point d'état d'ali- mentation se trouve dans ledit second état et par un cir- cuit à haute impédance quand ledit point d'état d'alimen- tation se trouve dans ledit premier état, un dispositif (36) de connexion de ladite borne de commande (ZSE) audit point d'alimentation de la matrice de mémoire par un cir- cuit à basse impédance quand ledit point d'état d'alimen- tation se trouve dans ledit premier état et par un cir- cuit à haute impédance quand ledit point d'état d'alimenta- tion se trouve dans ledit second état, un dispositif (92) produisant une tension de polarisation de substrat qui est appliquée pour polariser le substrat dudit circuit inté- gré de mémoire à semi-conducteur, un dispositif (44) connec- té pour recevoir ladite tension de polarisation et faire passer un point contrôle dans un premier état lorsque la- dite tension de polarisation dépasse une valeur prédéter- minée, et faire passer ledit point de contrôle dans un se- cond état quand ladite tension de polarisation ne dépasse pas ladite valeur prédéterminée, un dispositif connecté en- tre ledit point de contrble et ledit point d'état d'ali- mentation et destiné à faire passer ledit point d'état d'alimentation dans le second état quand ledit point de 2o 475307 - contrôle se trouve dans son second état, et un dispositif (112) connecté audit point d'état d'alimentation et des- tiné à produire un signal d'inhibition qui est transféré auxdits circuits périphériques (70) pour inhiber leur fonctionnement quand ledit point d'état d'alimentation se trouve dans le premier état. 8 - Circuit selon la revendication 7, caractérisé en ce que ladite tension de décalage prédéterminée est établie à environ zéro volt de manière que ledit point de sortie (12) passe dans un premier état quand la tension à ladite borne d8alimentation principale dépasse la tension à la- dite borne de commande et dans un second état quand la ten- sion à ladite borne de commande dépasse la tension à ladite borne d'alimentation principale. 9 - Circuit destiné à maintenir un profil binaire dans une matrice de mémoire (50) d'un circuit intégré de mémoire à semi-conducteur désalimentée dans lequel la commande et l'accès à la matrice de mémoire se font par des circuits périphériques, ledit circuit de mémoire comportant une bor- ne d'alimentation principale (Vcc) connectée pour alimenter lesdits circuits périphériques (70) et une borne (WE) de commande du circuit de mémoire qui reçoit une alimentation secours dans le cas d'une défaillance d'une source d'alimen- tation principale (44) connectée à ladite borne d'alimenta- tion principale, circuit caractérisé en ce qu'il comporte un comparateur de tension (10) connecté à ladite borne d'alimentation principale et à ladite borne de commande et faisant passer un point de sortie (10) du comparateur dans un premier état quand la tension à ladite borne de commande ne dépasse pas la tension à ladite borne d'ali- mentation principale de plus d'une tension de décalage prédéterminée et dans un second état quand la tension à ladite borne de commande dépasse la tension à ladite borne cd'Lalimentation principale de plus de ladite tension de décalage prédéterminée, un dispositif (24) connecté audit point de sortie du comparateur, à ladite borne d'alimenta- tion principaleet à un point d'état d'alimentation pour 2,475307 faire passer ce point d'état d'alimentation à moins d'une tension seuil de transistor de la tension à ladite borne d'alimentation principale quand ledit point de sortie du comparateur passe du premier état au second état, un dis- positif (26) connecté audit point de sortie du comparateur à ladite borne de commande et audit point d'état d'alimen- tation pour faire passer ce point d'état d'alimentation à moins d'une tension seuil de transistor de la tension à ladite borne de commande après la transition du point de sortie du comparateur du premier état au second état, une résistance (34) connectée entre ladite borne de commande et ledit point d'état d'alimentation pour faire passer la tension audit point d'alimentation jusqu'à la tension à ladite borne de commande quand ledit point de sortie du comparateur se trouve dans son second état, un dispositif (38) de connexion de ladite borne d'alimentation principale à un point d'alimentation de ladite matrice de mémoire par un circuit à basse impédance quand ledit point d'alimenta- tion se trouve dans ledit second état et par un circuit à haute impédance quand ledit point d'état d'alimentation se trouve dans ledit premier état, un dispositif (36) de connexion de ladite borne de commande (WE) audit point d'alimentation de matrice de mémoire par un circuit à basse impédance quand ledit point d'état d'alimentation se trouve dans ledit premier état et par un circuit à haute impédance quand ledit point d'état d'alimentation se trou- ve dans ledit second état, un dispositif (92) produisant une tension de polarisation de substrat qui est appliquée pour polariser le substrat dudit circuit intégré de mémoire à semi-conducteur, un dispositif connecté pour recevoir ladite tension de polarisation et faire passer un point de contrÈle dans un premier état quand ladite tension de polarisation dépasse une tension prédéterminée et dans un second état quand ladite tension de polarisation ne dé- passe pas ladite tension prédéterminée, un dispositif connecté entre ledit point de contrble et ledit point d'état d'alimentation pour faire passer ce dernier dans le second état quand ledit point de contr6le se trouve -475301 dans son second état, et un dispositif (112) connecté audit point d'état d'alimentation et destiné à produire un si- gnal d'inhibition qui est transféré.-auxdits circuits péri- phériques.(70) pour inhiber leur fonctionnement quand le- dit point d'état d'alimentation se trouve dans son premier état. - Circuit selon la revendication 9, caractérisé en ce que ladite tension de décalage prédéterminée est établie à environ zéro volt de manière que ledit point de sortie. passe dans un premier état quand la tension à ladite borne d'alimentation principale dépasse la tension à ladite borne de commande et passe dans un second état quand la tension à ladite borne de commande dépasse la tension à ladite borne d'alimentation principale. il - Circuit destiné à maintenir un profil binaire dans une matrice de mémoire (50) d'un circuit intégré de mémoire à semi-conducteur désalimenté dans lequel la com- mande et l'accès à la matrice de mémoire se font par des circuits périphériques (70), ledit circuit de mémoire com- portant une borne d'alimentation principale (V.) connectée pour alimenterlesdits circuits périphériques et une borne de commande (WE) du circuit de mémoire qui reçoit une ali- mentation de secours dans le cas d'une défaillance d'une source d'alimentation principale (44) connectée à ladite borne d'alimentation principale, circuit caractérisé en ce qu'il comporte un comparateur de tension (10) connecté à ladite borne d'alimentation principale et à ladite borne de commande et faisant passer son point de sortie (12) dans un premier état quand la tension à ladite borne de commande ne dépasse pas la tension à ladite borne d'alimentation prin- cipale de plus d'une tension de décalage prédéterminée et dans un second état quand la tension à ladite borne de com- mande dépasse la tension à ladite borne d'alimentation prin- cipale de plus de ladite tension de décalage prédéterminé, un dispositif (24) connecté auxdits points de sortie (12) du comparateur et faisant passer un point d'état d'alimen- tation dans un premier état quand ledit point du comparateur) se trouve dans ledit second état et faisant passer ledit point d'état d'alimentation dans un second état quand le- dit point de sortie du comparateur se trouve dans ledit premier état, un dispositif (38) de connexion de ladite borne d'alimentation principale à un point d'alimentation de ladite matrice de mémoire par un circuit de basse im- pédance quand ledit point d'état d'alimentation se trouve dans ledit second état et par un circuit de haute impédance quand ledit point d'état d'alimentation se trouve dans le- dit premier état, un dispositif (36) de connexion de la- dite borne de commande audit point d'alimentation de la matrice de mémoire par un circuit à basse impédance quand ledit point d'état d'alimentation se trouve dans ledit pre- mier état et par un circuit à haute impédance quand ledit point d'état d'alimentation se trouve dans ledit second état, un dispositif (92) produisant une tension de polari- sation de substrat appliquée pour polariser le substrat dudit circuit intégré de matrice à semi-conducteur, un dis- positif connecté pour recevoir ladite tension de polarisa- tion et pour faire passer un point de contrôle dans un premier état quand ladite tension de polarisation dépasse une tension prédéterminée, et faisant passer ledit point de contrôle dans un second état quand ladite tension de polarisation ne dépasse pas ladite tension prédéterminée, un dispositif connecté entre ledit point de contrôle et ledit point d'état d'alimentation et-destiné à le faire pas- ser dans le second état quand leditpoint de contrôle se trouve dans son premier état, un dispositif (112) connecté auxdits points d'état d'alimentation et destiné à produire un signal d'inhibition qui est transféré auxdits circuits d'accès à la mémoire (70) pour en inuiber le fonctionne- ment quand ledit point d'état d'alimentation se trouve dans son premier état et plusieurs transistors avec cha- cun une grille, une source et un drain, les grilles étant connectées en commun audit point d'état d'alimentation, les drains étant connectés en commun audit point d'alimen- tation de matrice de mémoire et la source de chaque tran- sistor étant connectée à une ligne binaire (52) respective 2; 475307 de ladite matrice de mémoire pour polariser lesdites lignes binaires à une tension prédéterminée quand ledit circuit de mémoire oet désalimenté. 12 - Circuit selon la revendication 11 caractérisé en ce que ladite tension de décalage prédéterminée est établie à environ zéro volt de manière que ledit point de sortie passe dans un premier état-quand la tension à ladite borne d'alimentation principale dépasse la tension à ladite borne de commande et passe dans un second état quand la tension à ladite borne de commande dépasse la tension à ladite borne d'alimentation principale.