FR 2474742 A1 19810731 FR 8100045 A 19810105 La présente invention concerne le domaine des mémoires à semiconducteur et elle porte plus particulière- ment sur des cellules de mémoire qui utilisent un conden- sateur MOS en tant qu'élément de mémorisation de la mémoire. Les cellules de mémoire à condensateur du type métal-isolant-semiconducteur (MIS), et plus particulière- ment du type métal-oxyde-semiconducteur (MOS), sont des formes de cellules de mémoire dynamiques. Dans une cellule de mémoire dynamique à condensateur MIS, l'information est mémorisée sous la forme de la présence ou de l'absence d'une charge dans un condensateur, permettant ainsi la représentation d'un état numérique binaire ou bit d'infor- mation. On entend par "dynamique" le fait que l'informa- tion de l'un ou l'autre des états possibles (ou des deux) tend à se dégrader et à disparaître au fur et à mesure que le temps passe, ce qui nécessite donc de la régénérer périodiquement. Une cellule de mémoire à condensateur MOS en technologie MOS-P peut par exemple se présenter sous la forme d'une partie de la surface d'un corps semiconducteur ("substrat") de type N, recouvert d'une couche isolante de dioxyde de silicium sur laquelle se trouve une armature conductrice de l'électricité en métal ou en une substance analogue. Cette armature conductrice de la structure résul- tante de condensateur de mémorisation MOS est maintenue à une tension de référence négative fixe pendant que des impul- sions électriques d'écriture et de lecture sont appliquées à la partie de la surface du substrat semiconducteur du condensateur qui se trouve sous l'armature. Une impulsion de tension (ou de courant) d'écriture, de sens positif, appliquée à la partie de surface du semiconducteur du condensateur de mémorisation MOS injecte des charges posi- tives (porteurs minoritaires constitués par des "trous") dans cette partie de surface du substrat semiconducteur, ce qui amène le condensateur MOS (en technologie MOS-P) dans son état de mémoire correspondant à un état binaire "1" (le condensateur contient une charge positive qui fait qu'il est "plein"). Au contraire, une impulsion de tension (ou de courant) d'écriture de sens négatif appliquée à la partie de surface du semiconducteur fait disparaître ces charges positives de la partie de surface du substrat semi- conducteur, ce qui réduit brutalement la valeur de la charge positive à la partie de surface du semiconducteur et amène le condensateur MOS (en technologie MOS-P) à son état de mémoire correspondant à l'état binaire "O" (le condensateur ne contient pas de charge positive, c'est-à-dire qu'il est "vide"). Cependant, cet état binaire "O" tend à se dégrader au cours du temps, à cause de la régénération thermique de porteurs minoritaires parasites (trous chargés positivement) dans le substrat semiconducteur de type N. Cette dégrada- tion se produit en une durée de l'ordre du temps de régé- nération thermique du semiconducteur, soit de façon carac- téristique de l'ordre de quelques millisecondes, ou moins. Cependant, même en présence de cette dégradation de l'état "O", une impulsion de tension d'écriture de sens négatif peut faire disparaître ces charges positives de la partie de surface du substrat de la structure MOS, et peut donc produire l'information à l'état binaire "O" destinée à être enregistrée dans le condensateur MOS, au moins pendant une courte durée. D'autre part, la présence de charges positives dans la partie de surface du substrat, du fait de l'application au substrat d'une impulsion d'écriture de sens positif, peut produire l'état binaire 1 plus sta- ble pour mémoriser cet état dans le condensateur MOS. Le brevet U.S. 4 030 083 décrit des réseaux de régénération destinés à maintenir l'état binaire (1 ou 0) d'une cellule de mémoire à condensateur de mémorisation MOS (métal-oxyde-semiconducteur). De tels réseaux de régénéra- tion assurent la régénération de l'information mémorisée sans qu'il soit nécessaire d'interrompre la possibilité d'accès électrique pour la lecture ou l'écriture. Les réseaux de régénération utilisent fondamentalement une source de pompe auxiliaire à courant alternatif qui est connectée au condensateur de mémorisation par l'intermé- diaire du réseau de régénération. La source alternative fait ainsi disparaître les charges parasites qui sont générées à l'état vide (état O) du condensateur. Bien que les réseaux particuliers qui sont décrits dans le brevet précité puis- sent être réalisés avec la technologie MOS actuelle, il peut être quelquefois souhaitable de modifier ces réseaux. Un dispositif à semiconducteur correspondant à l'invention comprend un réseau destiné à régénérer l'état de mémoire d'une cellule de mémoire à condensateur à semiconducteur (C s) qui comprend un premier transistor (T2) dont une première borne à courant élevé est en cou- plage continu avec une borne du condensateur et dont une seconde borne à courant élevé est en couplage continu avec une borne de ligne de régénération (13.1). Ce dispositif est caractérisé en ce qu'une borne à courant faible du premier transistor (T2) est en couplage continu avec une borne d'un élément résistif à seuil à deux bornes (T3 ou R) dont l'autre borne est en couplage continu avec la première borne à courant élevé du premier transistor (T2). On entend par exemple par "borne à courant élevé" la source ou le drain d'un transistor à effet de champ du type métal-oxyde-semiconducteur, ou l'émetteur ou le collecteur d'un transistor bipolaire. On entend par exemple par "borne à courant faible" la borne d'électrode de grille d'un transistor MOS ou la borne de base d'un transistor bipolaire. L'élément résistif précité peut se présenter sous la forme d'un transistor MOS, soumis avantageusement à une polarisation de "grille arrière", dont l'une des bornes à courant élevé est en couplage ohmique avec sa borne à courant faible, formant ainsi un élément résistif à seuil, c'est-à-dire un élément qui présente une résis- tance très élevée lorsqu'une tension supérieure à un seuil prédéterminé est appliquée sur l'une de ses bornes à cou- rant élevé. Selon une variante, l'électrode de grille de ce transistor MOS peut être complètement supprimée, le dispositif résultant (transistor MOS moins l'électrode de grille) formant ainsi l'élément résistif à seuil à deux bornes désiré. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels La figure 1 représente un circuit de cellule de mémoire correspondant à un mode de réalisation de l'inven- tion; et La figure 2 représente un circuit de cellule de mémoire correspondant à un autre mode de réalisation de l'invention. Comme le montre la figure 1, une cellule de mémoire vive à accès sélectif et à auto-régénération, 100, comprend une cellule de condensateur MOS, C., ainsi que des transistors MOS T1, T2, T3, et un condensateur auxi- liaire CL (qui peut être formé entièrement-par des capa- cités parasites). Le condensateur de mémorisation CS est formé de façon caractéristique par une armature 11, en métal (ou en une substance analogue à un métal), séparée par une couche d'oxyde 12 d'une partie semiconductrice correspondante 10 d'une surface plane principale d'un corps semiconducteur, tel qu'un monocristal de silicium de type P (en technologie à canal N ou de type MOS-N). Les transistors T1, T2, T3 et lecondensateur auxiliaire C peuvent avantageusement être tous intégrés sur la même surface principale de ce corps, comme il est connu dans la technique des circuits intégrés MOS. Pendant le fonc- tionnement, le corps semiconducteur est avantageusement maintenu à une tension de polarisation V constante, dite BG de "grille arrière", qui est de façon caractéristique d'environ -5 volts. L'armature de métal 11 est en couplage ohmique avec une borne VDD qui est avantageusement mainte- nue pendant le fonctionnement à une tension positive cons- tante d'environ +12 volts. La combinaison de cette tension VDD, appliquée à l'armature 11, et de la polarisation de grille arrière VBG, appliquée au corps semiconducteur, produit dans le condensateur CS une région d'appauvrisse- ment localisée, dans la partie semiconductrice 10 qui se trouve audessous de l'armature 11. Comme il est expliqué ci-après de façon plus complète, alors que le transistor T1 commande l'accès sélectif à partir de l'extérieur pour les opérations d'écriture et de lecture portant sur la charge k474742 emmagasinée dans cette région d'appauvrissement du conden- sateur CS, les transistors T2 et T3 et le condensateur auxiliaire CL assurent la régénération automatique de la charge qui est emmagasinée dans le condensateur Cs, au moyen de charges de régénération qui sont fournies par la ligne de régénération L. Cette ligne L est capable de fournir ces charges de régénération du fait qu'elle est connectée à une borne de ligne de régénération 13.1 qui est elle-même connectée à une source de pompe fournissant une tension alternative. L'écriture de la charge négative, c'est-à-dire d'un 1 binaire (en technologie MOS-N) dans le condensa- teur CS est réalisée au moyen d'une impulsion de sens négatif, présente sur la ligne de bit B, qui est appli- 'quée à la source du transistor T1 (borne de gauche de T1),accompagnée d'une impulsion de sens positif (passage à l'état conducteur), présente sur la ligne de mot W, qui est appliquée à la grille du transistor T1. De cette manière, la partie semiconductrice 10 qui se trouve sous l'armature métallique 11 est emplie de porteurs de charge négatifs (électrons). La terminaison de l'impulsion appli- quée à la grille de T1 avant la terminaison de l'impul- sion négative qui est appliquée à la source de T1 a pour effet d'emprisonner ces charges négatives dans cette par- tie 10 du condensateur Cs, en bloquant le transistor T1. Cette condition de blocage se prolonge même après la fin de l'impulsion qui est appliquée à la source de T1 par le retour de la ligne de bit B à sa condition de polari- sation de repos qui correspond à une tension positive. On assure ainsi un emprisonnement à long terme de la charge, de manière non volatile, et donc la mémorisation de cet état binaire 1 dans le condensateur Cs. L'écriture d'un O binaire, ce qui correspond pra- tiquement à l'absence de charge dans le condensateur MOS Cs (en technologie MOS-N) est effectuée au moyen d'une impulsion de sens positif sur la ligne de mot W (pour dé- bloquer T1), tandis que la ligne de bit B demeure à sa tension positive de repos. Le condensateur CS est ainsi vidé a _474742 de toutes les charges négatives se trouvant dans la partie semiconductrice 10 qui est associée à ce condensateur. La lecture de l'état de charge 1 ou 0 de Cs s'effectue au moyen d'une impulsion de déblocage positive qui est appliquée à la ligne de mot W, alors que la ligne de bit B est toujours dans sa condition de polari- sation positive de repos, ce qui transfère la charge négative (éventuelle) de CS vers la ligne de bit B, pour effectuer une lecture classique, qui peut être suivie si on le désire par une réécriture, de manière connue. Cepen- dant, au fur et à mesure que le temps passe, en l'absence de moyens de régénération, la génération thermique de porteurs minoritaires (électrons) tendrait à emplir un condensateur Cs vide (O binaire) avec une charge négative parasite, faisant ainsi passer l'état de mémoire de façon erronée à un état dans lequel le condensateur Cs est plein (1 binaire), et détruisant donc-complètement l'état de mémoire. On supprime cette dégradation de l'état de mémoire du condensateur CS au moyen d'un réseau d'éléments de régénération comprenant: les transistors T2 et T3 asso- ciés au condensateur auxiliaire CL, et la ligne de régé- nération L, commandée par une source de pompe alternative 13 qui est connectée à la borne 13.1 de cette ligne de régénération. Plus précisément, ce réseau de régénération maintient dans le condensateur CS la charge appropriée correspondant respectivement à l'état O vide ou à l'état 1 plein, jusqu'à ce que de nouvelles impulsions de tension d'écriture soient appliquées sur la ligne de mot ou la ligne de bit. Ce réseau empêche ainsi la dégradation de l'état de mémoire entre les opérations d'écriture ou de lecture, sans qu'il soit nécessaire d'intervenir de la moindre manière, pour la régénération, sur les lignes de bit ou de mot qui sont par ailleurss -ncessaires. Dans ce but de régénération, la source de tension alternative 13 applique avantageusement à la ligne de régénération une tension alternative permanente ininterrompue (sauf de la manière décrite ci-après), à une fréquence qui est de façon caractéristique comprise entre environ 10 kHz et 1 MHz. L'amplitude instantanée de cette tension alterna- tive varie entre les limites +V et +(V+A). Par commodité, +V peut être la même tension VDD qui est appliquée sur la borne 14 et la tension à est comprise de façon caracté- ristique dans la plage d'environ 5 à 10 volts, et elle est avantageusement d'environ 8 à 10 volts. La valeur carac- téristique de la tension +V est habituellement dans la plage d'environ +5 à +12 volts. Dans tous les cas, l'ex- cursion crête à crête a sur la ligne de régénération L est avantageusement au moins égale au double environ de la tension de seuil de T2. Il est souhaitable que la tension de seuil de T3 soit plus positive que celle du condensateur MOS C8. Dans le cas contraire, la source alternative 13 devrait fournir sfréquences un peu plus élevées, de l'ordre de 100 à 1000 kHz, ou davantage. On a défini par +V et +(V+t) les limites de la tension de la source alternative 13, mais il faut néan- moins remarquer qu'on peut avantageusement fixer ces limi- tes à +(V-VT) et +(V-VT+ A), en désignant par VT (> 0) la somme des tensiorsde seuil de T2 et T3 (le transistor T2 étant habituellement prédominant). On peut mettre en oeuvre ces dernières limites au moyen d'un oscillateur libre attaquant un circuit d'attaque intégré du type à réaction, correspondant par exemple à la description qui est faite dans un article de R. E. Joynson et col., IEEE Journal of Solid State Circuits, Vol. SC-7, NO 3, pages 217-224 (juin 1972), intitulé "Eliminating Threshold Losses in MOS Circuits by Bootstrapping Using Varactor Coupling". On peut abaisser simultanément les limites de tension supérieure et inférieure de la source alternative pour une excursion alternative à (crête à crête) donnée. De toute manière, il n'est pas nécessaire que le signal de sortie de la source alternative 13 soit en phase ou en synchronisme avec n'importe quelles autres sources de ten- sion. On va maintenant décrire en détail le réseau de régénération. La borne de drain (borne de droite) du transis- tor T2 est en couplage ohmique avec la ligne de régénéra- tion L, au moyen d'un chemin ohmique fortement conducteur. L'électrode de grille de T est en couplage ohmique avec la borne de drain de T3. L'électrode de grille de T3 est en couplage ohmique avec la source de T3 (noeud 14) et avec la source de T2. Le noeud F -(à l'électrode de grille de T2) est en couplage alternatif avec la ligne de régé- nération L par l'intermédiaire du condensateur de déri- vation auxiliaire CL. Le condensateur CL a avantageuse- ment une capacité supérieure à la somme des capacités parasites du noeud F par rapport au corps semiconducteur, à la grille de T3 et à la source de T3. On peut cepen- dant utiliser des valeurs de capacité de CL un peu infé- rieures à cette valeur, en association avec- des excur- sions de tension de régénération & plus élevées. D'autre part, la capacité de CL est avantageusement inférieure à celle du condensateur MOS CS, avantageusement dans un rapport d'environ 5 ou davantage, afin de réduire au minimum la valeur nécessaire pour l'excursion de ten- sion de régénération 4. Ainsi, une fraction très faible de la chute de tension alternative entre la borne de régénération 13.1 et la borne VDD apparaît aux bornes du condensateur auxiliaire CL. De cette manière, la tension au noeud F, lorsque T3 est bloqué, suit de très près la tension d'oscillation sur la ligne de régénération L. Du fait que pendant le fonctionnement, comme on l'expliquera ultérieurement de façon plus détaillée, T3 est en fait toujours bloqué lorsque l'état de mémoire du condensateur de mémorisation CS est O (cellule vide) et est toujours conducteur lorsque cet état de mémoire est 1 (cellule pleine), le transistor T2 ne peut devenir conducteur que lorsque la cellule de mémoire est dans son état O (vide). Ainsi, lorsque l'excursion alternative de la ligne de régénération est dans sa partie la plus positive (avec le transistor T3 bloqué), on peut régénérer une cellule vide par migration de porteurs de charge négatifs dans T2, depuis la partie semiconductrice 10 du condensateur Cs* De cette manière, l'état de mémoire de Cs est préservé, dans k474742 le cas d'un état 1 comme dans le cas d'un état 0, comme il ressort plus clairement de l'explication un peu plus détaillée qui suit (technologie MOS-N). Lorsque le condensateur de mémorisation CS est vide, le transistor T3 est toujours bloqué, indépendam- ment des excursions de tension sur la ligne de régénéra- tion L, simplement du fait qu'un condensateur CS vide signi- fie que le potentiel de surface dans la partie semiconduc- trice 10 (du même corps semiconducteur dans lequel sont intégrés T3 et T2) est alors égal à la tension de polari- sation de grille arrière VBG, si bien que cette polarisa- tion de grille arrière est appliquée à l'électrode de grille du transistor T3 par le couplage ohmique qui est établi avec ce transistor depuis la partie semiconduc- trice 10. De ce fait, le noeud F est alors déconnecté au point de vue électrique ("flottant"), et la tension alter- native présente sur ce noeud est alors entraînée par la tension alternative présente sur la ligne de régénéra- tion, par l'intermédiaire du condensateur CL. Le tran- sistor T2 est ainsi débloqué périodiquement lorsque la tension de la ligne de régénération atteint périodique- ment ses phases les plus positives. De ce fait, la ligne de régénération est périodiquement connectée à la partie semiconductrice 10 du condensateur de mémorisation Cs, par l'intermédiaire du chemin sourcedrain, à courant élevé, de T2. De cette manière, tous les porteurs de charge néga- tifs excédentaires qui se trouvent dans cette partie semiconductrice sont périodiquement évacués par la ligne de régénération. L'état vide de la cellule de mémoire est donc maintenu comme on le désire. Lorsque le condensateur de mémorisation CS est plein (charge négative dans la partie semiconductrice 10), le transistor T3 est toujours conducteur du fait que son électrode de grille est alors à un potentiel suffisamment négatif (presque -VDD), à cause du couplage ohmique entre cette électrode et la partie semiconductrice 10 qui pré- sente alors une inversion. De ce fait, le noeud F est alors en couplage conducteur, par le chemin à courant élevé de T3. avec la partie de surface de Cs qui est ainsi soumise à inversion, indépendamment de la tension instantanée sur la ligne de régénération L, ce qui fait que le noeud F est alors à un potentiel suffisamment négatif pour maintenir le transistor T2 dans son état bloqué. De ce fait, la par- tie semiconductrice 10 est déconnectée de la ligne de régénération L, indépendamment des excursions de tension périodiques de la ligne de régénération L, et la charge contenue dans la cellule de mémorisation pleine n'est donc pas affectée par la ligne de régénération, par l'in- termédiaire de T2, dans ce cas d'une cellule pleine. Pour assurer un bon fonctionnement, on règle la tension de seuil de T3, en dopant par exemple de façon appropriée la région de grille avec des impuretés pour obtenir une concentration telle que T3 soit bloqué chaque fois que le condensateur de mémorisation Cs est dans son état vide (O binaire), et que T3 soit conducteur chaque fois que le condensateur de stockage CS est dans son état plein (1 binaire). La tension de seuil de T3 est ainsi avantageusement réglée de façon à avoir une valeur approximativement médiane entre les potentiels de sur- face dans CS qui correspondent à une cellule pleine et à une cellule vide. D'autre part, le seuil de T2 est avan- tageusement réglé dans tous les cas de façon à être infé- rieur à celui de T3, c'est-à-dire entre le seuil de T3 et la polarisation de grille arrière VBG. Comme le montre la figure 2, le transistor T3 peut être remplacé par un élément résistif à seuil R. On peut réaliser cet élément R d'une manière pratique en supprimant l'électrode de grille de T3 et en formant ainsi une résistance à seuil à deux bornes, c'est-à-dire une résistance qui présente une valeur extrêmement élevée chaque fois que la tension sur l'une quelconque de ses bornes est plus négative qu'un certain seuil. Ce seuil est déterminé, entre autres, par la tension de polarisa- tion de grille arrière VBG, c'est-à-dire que la résis- tance R est caractérisée par une valeur extrêmement éle- vée lorsque la tension sur l'une de ses bornes est plus -474742 négative que la tension de polarisation de grille arrière, environ. On entend par résistance "extrêmement élevée" une caractéristique de résistance pratiquement identique à celle du transistor T3 correspondant (figure 1) lorsqu'il est dans son état bloqué. On peut de cette manière obtenir dans le réseau de régénération 200 un fonctionnement simi- laire à celui décrit ci-dessus pour le réseau 100. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. Par exemple, on peut utiliser la technologie MOS-P (ou à canal P), au lieu de la technologie MOS-N. De plus, pendant l'accès pour la lecture ou l'écriture (T1 est conducteur), on peut modi- fier la source de tension 13 de façon qu'elle ne consti- tue plus une source alternative pure, comme il est indiqué dans le brevet U.S. 4 030 083 précité (figure 4 de ce brevet). On peut en outre employer des transistors bipo- laires ou des transistors à effet de champ à jonction au lieu de transistors MOS; et on peut utiliser des conden- sateurs à jonction P-N ou d'autres types de condensateurs en tant que cellule de mémorisation, à la place du conden- sateur MOS. k474742 REVENDICATIONS 1. Dispositif à semiconducteur comprenant un réseau destiné à régénérer l'état de mémoire d'une cellule de mémoire à condensateur à semiconducteur (CS) comprenant un premier transistor (T2) dont une première borne à courant élevé est branchée en couplage continu à une borne du condensateur et dont une seconde borne à courant élevé est branchée en couplage continu à une borne de ligne de régé- nération (13.1), caractérisé en ce qu'une borne à courant faible du premier transistor (T2) est branchée en couplage continu à une borne d'un élément résistif à seuil à deux bornes (T3 ou R) dont l'autre borne est branchée en cou- plage continu à la première borne à courant élevé du pre- mier transistor (T2). 2. Dispositif selon la revendication 1, carac- térisé en ce que tous les couplages sont ohmiques. 3. Dispositif selon l'une quelconque des reven-- dications 1 ou 2, caractérisé en ce qu'il comporte un condensateur de dérivation (CL) qui est branché de façon à établir un couplage alternatif entre la borne à courant faible du premier transistor (T2) et la borne de ligne de régénération (13.1). 4. Dispositif selon la revendication 3, carac- térisé en ce que le pre-mier transistor est un transistor MOS, le condensateur de mémorisation est un transistor MOS, et une borne de ce condensateur est branchée en couplage. ohmique à une source de tension (VDD). 5. Dispositif selon la revendication 4, carac- térisé en ce qu'il comporte un second transistor MOS (T1) qui comporte une borne à courant élevé connectée à une ligne de bit (B), une borne à courant élevé connectée au condensateur et une borne de grille connectée à une ligne de mot (W).