FR 2479626 A1 19811002 FR 8106478 A 19810331 1 2479626 La présente invention concerne un circuit de sup- pression d'une image vidéo fantôme et en particulier un circuit permettant de supprimer le signal fantôme dans l'étage vidéo. Selon l'art antérieur, on connaît un système qui supprime le signal fantôme dans l'étage vidéo (figure 1). Dans ce système connu (figure 1), le signal reçu par l'antenne 1 est appliqué par un disnositif d'accord (tuner) 2 et un amplifica- teur de fréquence intermédiaire vidéo VIF 3 à un détecteur vidéo 4 détectant le signal vidéo. Le signal vidéo est appli- qué à un additionneur 5 fonctionnant en soustracteur qui reçoit également le signal de suppression de l'image fantôme formé par imitation du signal fantôme d'entrée à partir d'un filtre transversal comme cela sera décrit. Le signal vidéo dans lequel on a supprimé le signal fantôme est dérivé de l'additionneur 5 pour être appliqué à la borne de sortie 6. Le signal vidéo fourni par l'additionneur 5 est appliqué par un contact 36a d'un commutateur de sélection de mode 36 à un circuit de retard 7 qui constitue une partie du filtre transversal. Ce circuit de retard 7 est formé de plu- sieurs unités de retard dont chacune donne un retard correspon- dant à une période d'échantillonnage de signal (par exemple nanosecondes); ces unités de retard sont regroupées sur plusieurs étages et les n prises sortent respectivement des divers étages. Les sorties respectives sur les prises sont appliquées à des circuits de pondération 101, 102,... 10n à multiplication. Le signal vidéo de 1ladditionneur 5 est également appliqué à un différentiateur 11 qui détecte le niveau du signal fantôme. Dans ces conditions, la période de détection du niveau de l'image fantôme est choisie de façon qu'une période contenue dans le signal de télévision standard et qui n'est pas affectée par le signal vidéo, aussi longtemps que possible, par exemple la période du signal de synchronisation verticale constitue la période de détection de l'image fantôme. En général selon la figure 2, on choisit la période H à partir du flanc avant VE du signal de synchronisation verticale jus- qu'à une impulsion d'égalisation HE pour former la période de détection. Le niveau du signal pendant la période de détection est différentié et les signaux de sortie des prises des unités de retard sont pondérés proportionnellement au niveau de dif- férentiation. 2 2479626 A titre d'exemple, lorsqu'on a un signal fantôme ayant une différence de phase * ( ' W étant la vitesse angulaire de la porteuse vidéo de l'étage haute fré- quence) à partir du signal vidéo égal à 450 et pour un retard 't au niveau de l'étage RF de 45 , on un signal vidéo dont la forme correspond à la figure 3A dans la période de détection du signal fantôme. On différentie ce signal et on en inverse la polarité. On obtient ainsi un signal dont la courbe corres- pond à la différentielle selon la figure 3B. Cette courbe différentielle peut être considérée comme une approximation de la réponse impulsionnelle du signal fantôme. La courbe différentiée qui correspond au signal de détection du niveau fantôme, fourni par le circuit de diffé- rentiation 11 est appliquée par un amplificateur 37 à un démul- tiplexeur 12. Le démultiplexeur 12 est composé de plusieurs unités de retard qui donnent chacune un retard correspondant à la période d'échantillonnage du signal, appliqué à plusieurs étages et les n prises sortant des étages respectifs analogues aux circuits de retard 7. Les différents signaux de sortie sur les prises sont appliqués aux circuitsde commutation 151, 152 n Le signal vidéo du détecteur vidéo 4 est également appliqué à un séparateur synchrone 16 qui fournit son signal de sortie à un générateur d'impulsions de porte 38. Ce généra- teur d'impulsions de porte 38 donne des impulsions de porte qui correspondent chacune à la période H prise à partir du flanc avant VE du signal de synchronisation verticale et appli- que ces signaux aux circuits de commutation 15î' 15n pour fer- mer ces circuits. Les signaux des circuits de commutation 151 n sont appliqués respectivement à des additionneurs à accu- mulateurs analogiques formés par des résistances 171, 172 17n et des condensateurs 181, 182... 18n. Les signaux des condensateurs 181... 18n sont appliqués aux circuits de pon- dération 101... 10n. Les sorties des circuits de pondération lbO1... 10 sont appliquées à un additionneur 20 pour être ajoutées et donner le signal de suppression d'image fantôme qui est alors appliqué à l'additionneur soustracteur 5. Le circuit de retard 7 ci-dessus, les circuits de pondération 101 *** 10n et l'additionneur 20 forment un filtre 3 2479626 transversal. Ce filtre transversal est inversé dans la bou- cle de réaction de façon à former un filtre dit inverse; ainsi la composante du signal fantôme contenu dans le signal vidéo d'entrée peut s'éliminer. Dans ces conditions, la dé- formation de la courbe dans la période H à partir du flanc avant d'un certain signal de synchronisation verticale est détectée et on détermine les fonctions de pondération. Puis, si la composante du signal fantôme reste sans être supprimée dans le signal vidéo de sortie, on détecte en outre la défor- mation à l'aide du circuit de différentiation 11 pour réduire la composante fantôme qui reste non supprimée dans le signal vidéo de sortie; l'additionneur accumulateur fonctionne pour cela. Lorsqu'on commute le commutateur de sélection de mode 36 sur sa borne 35b, le circuit de suppression de l'image fantôme commute en mode d'alimentation directe à partir du mode de réaction. Même en mode d'alimentation directe, on a une opération de suppression du signal fantôme analogue à celle décrite ci-dessus. La figure 4 montre un autre type de système de sup -pression de signal fantôme selon l'art antérieur. Dans l'exemple de la figure 1, on utilise le filtre transversal du type additionneur de sortie dans lequel les signaux de sortie sur les prises du circuit de retard 7 sont pondérés, puis sont additionnés dans l'additionneur 20 pour donner le signal de suppression de l'image fantôme. Dans l'exemple de la figure 4, on utilise un filtre transversal du type additionneur de signaux d'entrée dans lequel les signaux d'entrée qui sont pon- dérés sont appliqués respectivement aux prises du circuit de retard 7. La suppression du signal fantôme selon l'exemple de la figure 4 est exactement la même que celle de l'exemple de la figure 1. Dans chacun des exemples connus représentés aux figures 1 et 4, on a deux circuits de retard respectivement indépendants tels que le démultiplexeur 12 pour l'échAnttl% lonnage de la courbe du signal vidéo d'entrée pendant la période de détection du signal fantôme et qui génère le signal de pondération nécessaire pour imiter - la composante gan-' tôme ainsi qu'un circuit de retard 7 qui génère le signal de suppression du signal fantôme. C'est pourquoi, les installa- 4 2479626 tions connues sont encombrantes et de structure complexe. De plus lorsque les caractéristiques de retard des deux cir- cuits de retard 7 et 12 ne sont pas égales, la suppression du signal fantôme n'est pas totale. En outre, lorsque l'ensemble des circuits de suppression des signaux fantômes sont réali- sés sous la forme de circuits intégrés, comme le nombre de bornes externes de sortie est important, les divers circuits de retard occupent une surface importante de la plaquette semi-conductrice. Il est ainsi difficile d'avoir deux circuits de retard réalisés sous la forme d'un circuit intégré unique, si bien qu'il faut diviser le circuit intégré en deux circuits. La présente invention a pour but de remédier aux inconvénients des circuits de suppression de signaux fantômes vidéo, connus et se propose de créer un circuit utilisant un filtre transversal de type à addition de signaux d'entrée, dans lequel la direction de transfert du signal de niveau du signal fantôme détecté dans le circuit de retard soit la même que dans le démultiploceur, le fonctionnement des deux circuits de retard étant assuré par un seul circuit de retard. A cet effet, l'invention concerne un circuit de suppression du signal vidéo fantôme comportant une borne d'en- trée recevant le signal vidéo contenant une composante de signal fantôme, un circuit de suppression du signal fantôme étant relié à la borne d'entrée, ce circuit comportant un filtretransversal ainsi qu'une borne de sortie reliée au- circuit de suppression du signal fantôme pour dériver un si- gnal vidéo de sortie ne comportant plus de composante de signal fantôme, circuit caractérisé en ce que le filtre transversale- se compose de la combinaison de 1) un circuit de retard commun utilisé comme circuit de retard de signal et comme circuit démultiplexeur travaillant en temps divisé, 2) une mémoire reliée au circuit de retard commun et qui est activée lorsque le circuit de retard commun est utilisé comme démultiplexeur, et 3) un circuit de pondération branché entre la mémoire et le circuit de retard commun. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels - la figure 1 est un schéma-bloc d'un exemple de circuit de suppression du signal vidéo fantôme selon l'art antérieur, utilisant un filtre transversal de type addition- neur de signaux de sortie. - les figures 2 et 3 sont des schémas de courbe servant à expliquer le fonctionnement du circuit de suppres- sion du signal d'image fantôme selon la figure 1. - la figure 4 est un schéma-bloc d'un autre exem- ple de circuit connu utilisant un filtre transversal du type à addition de signaux d'entrée. - la figure 5 est un schéma-bbloc d'un exemple de circuit de suppression du signal d'image fantôme selon l'in- vention. - les figures 6A, 6B, 6C sont des courbes res- pectives servant à expliquer le fonctionnement de l'exemple de la figure 5. - la figure 7 est un schéma-bloc d'un autre exem- ple de l'invention. - la figure 8 est un schéma d'un exemple de bran- chement pratique d'une partie du schéma de la figure 7. - les figures 9, 10, 11 sont des schémas respectifs des courbes caractéristiques de fréquence servant à expliquer le fonctionnement du circuit de retard de l'exemple de la figure 8. - la figure 12 est un schéma d'un autre exemple de circuit de retard selon l'invention. DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFERENTIELS Un exemple de circuit de suppression du signal vidéo fantôme selon l'invention sera décrit ci-après à l'aide de la figure 5; dans cette figure et dans la description on utilisera les mêmes références qu'aux figures 1 et 4 pour dé- signer les mêmes éléments et composants. Selon la figure 5, un circuit de retard 39 se compose de n unités de retard D1... Dn dont chacune donne un temps de retard égal à la période d'échantillonnage du signal; ce retard est par exemple égal à 100 ns (nano- secondes); les unités de retard sont branchées en cascade. Les signaux de sortie des circuits de pondération 101... n sont appliqués respectivement aux unités de retard Di D du circuit de retard 39; les signaux de sortie des dif- n férents étages des unités de retard Di. D n sont appliqués 6 2479626 par l'intermédiaire des circuits de pondération 151... 15n et des résistances 17î... 17n aux condensateurs 18 18n qui contiennent en mémoire les fonctions de pondération res- pectives. Le circuit comporte un commutateur 40 à l'entrée de l'unité de retard D1 du premier étage du circuit de retard 39; un additionneur soustracteur 5 est prévu à la sortie de l'unité de retard Dn dans le dernier étage du circuit de retard 39. Le signal vidéo dont la composante fantôme a été supprimée est fourni par l'additionneur 5 et est appliqué à la borne de sortie 6. Ce signal vidéo est appliqué par le différentiateur 11 et l'amplificateur 37 à l'une des bornes d'entrée 40a du commutateur 40 dont l'autre entrée 40b est reliée à la source de tension de polarisation 41 donnant une polarisation fixe. Un générateur d'impulsions 42 est alimenté par le signal de sortie du séparateur synchrone 16 pour générer une impulsion de commande Pl qui est appliquée au commutateur 40. Lorsque l'impulsion de commande P1 est de niveau haut, cela correspond au choix de la borne d'entrée 40a; lorsque l'impulsion de commande P1 est au niveau bas, cela correspond au choix de la borne d'entrée 40b. A titre d'exemple pour un signal fantôme ayant un retard t et un déphasage de 1800 ( impulsion de porte P2 passant au niveau haut au cours de cha- que court période immédiatement après la période de détection du signal fantôme T0 (figure 6C). Cette impulsion de porte P2 est appliquée aux circuits de commutation 151 e.. 15n pour fermer ces circuits seulement pendant la durée de niveau haut de l'impulsion de porte P2. Le signal vidéo qui apparait à la borne de sortie 6 est appliqué par le commutateur de sélection de mode 36 aux circuits de pondération respectifs lo... lOn. En mode d'alimentation directe, le signal vidéo du détecteur vidéo 4 7 2479626 est appliqué aux circuits de pondération 101.., 10n par le commutateur de sélection de mode 36. Lorsque l'impulsion de commande P1 est au niveau haut dans la période de détection du signal fantôme TO, cela correspond au choix de la borne d'entrée 40a du commutateur selon la figure 5. Ainsi la courbe dans la période de détection du signal fantôme T0 traverse les circuits de pondé- ration 101 0e- 10n et les unités de retard Dn... Dn, puis est différentiée, puis amplifiée et appliquée par le commuta- teur 40 au premier étage du circuit de retard 39. Au moment lorsque la période de détection du signal fantôme T0 se ter- mine, les signaux de sortie fournis par l'échantillonnage du signal de détection fantôme sont donnés par les unités de retard respectives D1 e.. Dn. Les circuits de commutation 151... 15n sont respectivement fermés (état conducteur) par l'impulsion de porte P2, puis les signaux de sortie sur les prises des unités de retard D1... Dn du circuit de retard 39 sont respectivement enregistrés en mémoire dans les con- densateurs 181... 18n Dans la période autre que la période T de détec- tion du signal fantôme, le commutateur 40 est modifié de façon à choisir sa borne d'entrée 40b. Les signaux de pondé- ration mis en mémoire dans les condensateurs 181.'. 18 et le signal vidéo sont appliqués respectivement aux circuits de pondération 101... 10n dont les signaux de sortie attaquent respectivement les unités de retard D1... Dn du circuit de retard 39. On a ainsi un signal de suppression du signal fan- tOme qui est appliqué à l'additionneur 15 de façon à suppri- mer la composante fantôme contenue dans le signal vidéo d'en- trée. Dans l'exemple de l'invention selon la figure 5, la source de tension de polarisation 41 fournit la tension de fonctionnement nécessaire au circuit de retard 39 lorsque celui-ci est réalisé sur une plaquette semiconductrice sous la forme d'un circuit intégré. Comme l'indique la description ci-dessus d'un exemple de l'invention, le démultiplexeur génère le signal de pondération à partir du niveau du signal fantôme détecté et le retard génère le signal de suppression du signal fantôme; ces deux opérations se font en utilisant en temps partagé 8 2479626 ou en temps divisé un seul circuit de retard 39. C'est pourquoi par comparaison avec l'art antérieur utilisant deux circuits de retard indépendants, l'invention aboutit à un circuit de construction simple, réalisable comme circuit intégré. De plus comme l'invention utilise seulement un cir- cuit de retard, elle permet d'éviter la détérioration de la suppression du signal fantôme provoquée par la non uniformité des caractéristiquesdes deux circuits de retard de l'art antérieur. La figure 7 montre un autre exemple de l'invention; selon cet exemple, pour détecter le niveau du signal fantôme, on utilise un circuit de différence au lieu du circuit de différentiation 11 de l'exemple de la figure 5. Comme moyen de retard pour le circuit de différence, on utilise les unités de retard du circuit de retard 39. A cet effet, selon la figure 7, la sortie de l'unité de retard Dn du dernier étage des n unités de retard D1... Dn, il est prévu un circuit de commutation 15n+î' une résistance 17n+l et un condensateur 18 n+l Les signaux enregistrés dans les condensateurs 181 et 182 sont appliqués tous deux à un additionneur soustracteur 451 qui dérive la différence des deux signaux. La différence ainsi fournie est appliquée au circuit de pondération 101 comme signal de pondération. De même-les signaux enregistrés - respectivement dans les condensateurs 18. et 18 + sont appli- i i+l qués à un additionneur-soustracteur 45i dont la sortie est appliquée au circuit de pondération lOi. La structure de ce mode de réalisation de la figure 7 est pratiquement la même que celle de l'exemple de la figure 5 sauf que les signaux de sortie de différence de deux additionneurs-soustracteurs adjacents 451 *** 45n sont appliqués respectivement aux circuits de pondération 101 - 10n et que l'on n'utilise pas de circuit de différentiation 11. La figure 8 montre un exemple d'un schéma pratique d'une partie de l'exemple de la figure 7. Dans ce circuit, les condensateurs 181... 18n qui enregistrent en mémoire les signaux de pondération sont des composants externes aux circuits alors que les autres éléments du circuit sont réalis- sés sur la même plaquette semi-conductrice sous la forme d'un circuit intégré. Le circuit de retard 39 se compose des unités de retard D1... D; chacune de ces unités de retard a la même réalisation (à la figure 8, on a seulement représenté 9 2479626 l'unité de retard D1 et une partie de l'unité de retard D2)> L'unité de retard D1 est formée de deux étages de déphaseurs de type R-C branchés en cascade. Un transistor 51 dont le collecteur est relié à la ligne d'alimentation 45 par la résistance 49 et dont l'émetteur est relié à la ligne de masse 48 par la résistance 50 constitue un diviseur de phase. Le diviseur de phase de type R-C s'obtient en reliant le collecteur et l'émetteur du transistor 51 par un condensateur C et une résistance R. Les résistances 49 et 50 sont choisies égales et le gain en tension du transistor 51 est choisi approximativement égal à 1. Le signal de sortie du collecteur et le signal de sortie de l'émetteur du transistor 51 sont des signes opposés mais d'amplitude égale. De plus, un transistor 52 forme un diviseur de phase; un diviseur de phase de type R-C, analogue s'obtient en branchant le collec- teur sur l'émetteur du transistor 52 par l'intermédiaire d'un condensateur C et d'une résistance R. On réalise un amplifi- cateur différentiel formé des transistors 53a, 53b sur l'en- trée du déphaseur constitué par le transistor 51, Une source de courant constant formée des transistors 54a, 54b est bran- chée entre les émetteurs respectifs des transistors 53a, 53b et la ligne de masse 48. Les émetteurs des transistors 53a, 53b sont couplés par une résistance 55. Un circuit miroir de courant formé d'une diode 56, d'un transistor 57 et des résis- tances 58, 59 ayant chacune la même valeur est branché entre les collecteurs respectifs des transistors 53a, 53b et la ligne d'alimentation 47. Le collecteur du transistor 53b est relié à la base du transistor 51. Entre les deux étages du déphaseur de type R-C, il est prévu un amplificateur différen- tiel formé des transistors 60a, 60b; entre les collecteurs des transistors 60a, 60b et la ligne d'alimentation 47, il est prévu un miroir de courant formé d'une diode 61 et d'un transistor 62. Le collecteur du transistor 60b est relié à la base du transistor 52. Comme décrit ci-dessus, en branchant en cascade deux déphaseurs de type RC, on obtient une unité de retard quadratique. De plus, on branche un circuit d'alimentation direct, positif et un circuit de réaction négatig entre l'entrée et la sortie de l'unité de retard quadratique de façon à compenser la chute du temps de retard de la plage 2479626 haute fréquence de la bande vidéo. Selon la figure 8, le chemin de signal formé de la résistance Rf couplant l'émet- teur du transistor 53a de l'entrée de l'amplificateur diffé- rentiel à l'émetteur du transistor 53b d'une autre entrée de l'amplificateur différentiel sur l'unité de retard de l'étage suivant D2 est utilisé en commun à la fois pour le circuit d'alimentation en direct et pour le circuit de réaction. Selon les figures 9 à 11, on décrit ci-après une unité de retard. La structure de base de cette unité de retard est constituée par l'unité de retard quadratique formée par la réunion de deux déphaseurs c'est-à-dire deux circuits de retard qui additionnent les signaux en opposition de phase par des condensateurs et des résistances en cascade. Selon la figure 9, les déphaseurs 78, 79 sont branchés en cascade pour former l'unité de retard quadratique Di. Sur le collecteur et sur l'émetteur du transistor 51 du déphaseur 78 on obtient des signaux de même niveau mais en opposition de phase. Le collecteur et l'émetteur du transis- tor 51 sont réunis par un condensateur C1 et une résistance R1; le point de jonction du condensateur Cl et de la résis- tance R1 est relié à la borne de sortie du déphaseur 78. Le déphaseur 79 de l'étage suivant est formé de la même manière d'un transistor 52 pour la division de la phase, une résis- tance R2 et d'un condensateur C2. Pour S1 = jC C1Rl, la rela- tion-entre la tension d'entrée e1 du déphaseur 78 et sa ten- sion de sortie e2 est donnée par la formule suivante: e2 = (1 +S el Ainsi pour S2 = jàJC2R2, la relation entre l'entrée e1 et la sortie e3 de l'unité de retard Di dans laquelle les déphaseurs 78 et 79 sont branchés en cascade donne la valeur suivante: 1-S1 1-S2 e3 = i 2 = +S1s2+ (S1+S2) I4 e) Si S2 = S1S2, l'équation (1) peut s'écrire comme suit: 1 _+ 2S-m e3 = S2 S e1 (2) 1 + S2+m avec m =)2 +2 Ainsi pour M 2, si R1=R2=R et C1=C2=C, la valeur minimale de m est égale à 2. De plus, la différence de phase t entre l'entrée et la sortie de l'unité de retard Di est donnée par la formule suivante: e =T 2 tg-12mS i @=2tg î+ s2 La chute du temps de retard Td( = dû) l'unité de retard Di augmente dans la plage des fréquences élevées. Dans le circuit de retard selon l'invention, le circuit d'alimentation direct positif et le circuit d'ali- mentation hégatif sont branchés entre la borne d'entrée et la borne de sortie de l'unité de retard Di (figure 9) pour que m soit inférieur à 2 et pour compenser la caractéristique de fréquence du temps de retard dans la plage des fréquences élevées. Le numérateur de l'équation (2) est ainsi modifié par l'alimentation positive et le dénominateur est modifié par la réaction négative. Selon la figure 10, les additionneurs 8o, 81 sont respectivement prévus à l'entrée et à la sortie de l'unité de retard Di. La relation entre l'entrée et la sortie est donnée par l'équation (1); la tension obtenue par multiplication de la tension de sortie e3 selon la fonction k est appliquée en retour de façon négative à l'additionneur 80; la tension obtenue en multipliant la tension d'entrée e avec la fonction k est appliquée à l'entrée positive de l'additionneur 81. Si l'on suppose que la tension de sortie de l'addi- tionneur 80 soit égale à e4 et que la tension de sortie de l'unité de retard D1 soit égale à e5, on obtient les équations suivantes: 12 2479626 e4 = el - ke3 (3) e5 = ( 1 + S2 e4 (4) e3 e5 +ke 3 5 1 1-S.2 =1-+S) e4 + ke1 (5) Les équations (3) et (5) donnent l'équation (6) suivante: 3 (+1-S)2 (e - ke3) + ke1 = {(1+S) +k) el - (1+S) ke3 (6) L'équation (6) ci-dessus peut s'écrire comme suit: 1-s.222 (-+) +k (1-S)2 + k(l+S)2 e3 e=e2 = (1-S 2k +1 1 k(I-S)2 + (l+S) (iv)k +1 = (1+k) - 2(1-k) S + (l+k)S2 e (l+k) + 2(1-k)S + (1+k)S2 l 1 -k S2 1-2 1-k S + S 1+k (7) 1+ 2 1-k S+S2 Il découle de l'équation (7) ci-dessus que les coefficients correspondant au numérateur et du dénominateur 1-k sont choisis égaux pour avoir m = 2 1i Si l'on choisit la fonction k, on peut commander la grandeur de m, En d'autres 2-m termes, comme k = 2-m, si m = 1,653, on a k ô 0,095; pour m = 1,706 on obtient k 0,079. Le numérateur et le dénomina- teur de l'équation (7) peuvent ainsi se corriger en même temps. La différence de phase & entre l'entrée et la sortie du circuit de retard selon l'invention représenté à la figure 10 devient la suivante: 13 2479626 2 +k "I 6 = 2 tg -1 | l+k | 1 + S2 Dans le cas de l'unité de retard Di ne comportant pas d'alimentation ni de réaction (k=0) selon la figure 9, la caractéristique de fréquence pour le retard Td correspond à la courbe 82a dans le graphique de la figure 11 alors que la caractéristique de fréquence pour le retard Td de l'unité de retard Di selon la figure 10 correspond à ce qui est indiqué par la courbe 82b dans le graphique de la figure 11. Il ré- sulte clairement du graphique de la figure 11 que dans l'unité de retard selon l'invention, bien que la valeur du temps de retard Td soit valeur, la limite supérieure de la fréquence donnant un retard prédéterminé peut être rendue élevée par une forte compensation de la fréquence. Selon la figure 8, on a un circuit d'alimentation et un circuit de réaction formés par le chemin du signal comportant la résistance Rf. A titre d'exemple dans ce cas, un courant d'intensité if (composante variable) traverse la résistance Rf dans le sens indiqué du fait que la tension d'entrée varie de façon à augmenter. Dans l'unité de retard D2 de l'étage suivant, les émetteurs des transistors 54a, 53b sont reliés à la source de courant constant formée des transis- tors 54a, 54b et les courants qui traversent les transistors 53a, 53b sont rendus égaux par le circuit miroir de courant formé de la diode 56 et du transistor 57. Le courant if traverse chacun des transistors 53a, 53b dans l'unité 2 de retard D2 de l'étage suivant. Comme le potentiel de l'émetteur du transistor 53a estfixe, celuiide l'émetteur du transistor 53b augmente suivant le courant f; de même, le potentiel de base augmente. On effectue ainsi l'alimentation positive. La réaction négative se fait de façon analogue. Ainsi, pour un courant if (figure 8) obtenu en modifiant la tension de sortie (qui est la tension de l'émetteur du transistor 53b de l'unité de retard D2 de l'éta- ge suivant) dans le sens de la diminution, le courant f traverse les transistors 53a, 53b de l'unité de retard DI. Comme le potentiel de base et le potentiel de l'émetteur du transistor 53a de l'unité de retard D1 sont fixés en fonction de la tension d'entrée, le potentiel d'émetteur et le potentiel de base du transistor 53b augmente, ce qui entra ne la réaction négative. Les circuits de commutation 151... 15n sont formés chacun de deux transistors 63a et 63b bidirectionnels branchés entre le collecteur du transistor 53b et l'entrée de l'amplifi- cateur différentiel ainsi que chacun des condensateurs 181 - I8n. L'impulsion de porte P2 est appliquée par la borne 64 à la base de chacun des transistors 63a et 63b. Dans la période lorsque l'impulsion de porte P4 est au niveau haut, les transistors 63a et 63b sont tous deux débloqués et lescondensateurs 181... 18n se déchargent à travers ces transistors. Les tensions des bornes des condensateurs 181... 18n sont dérivées comme signaux de pondération par un circuit en émetteur commun (formé des tran- sistors 65a et 65b) à forte impédance d'entrée. Les circuits de pondération 101... 10n sont chacun réalisés sous la forme d'un multiplicateur à double équilibrage servant également de circuit de différence 451... 45n. Un amplificateur différentiel est formé par les transistors 66a et 66b et un autre amplificateur différentiel est formé par les transistors 67a et 67b. Les points de jonction respectifs des émetteurs des amplificateurs différentiels sont reliés aux bornes de sortie d'un amplificateur différentiel formé des transistors 68a et 68b dont les émetteurs sont réunis aux transistors 69a et 69b formant à leur tour une source de courant constant. Entre le point de jonction de la base des transistors 66a et 67a et celui des transistors 66b et 67b on a le signal vidéo. Le signal de pondération dérivé de l'entrée de chacune des unités de retard et qui est enregistré en mémoire dans le condensateur 181 est appliqué à la base du transistor 68a; le signal de pondération dérivé de la sortie de chaque unité de retard et qui est enre- gistré dans le condensateur 182 est appliqué à la base du transistor 68b. Les signaux de sortie des collecteurs des tran- sistors 68a, 68b deviennent ainsi la composante de différence entre les deux signaux de pondération si bien que les transistors 68a et 68b correspondent à l'additionneur 451 de la figure 7. Lesproduitsde la multiplication de la composante de différence et des signaux vidéo, et qui sont en opposition de phase appa- raissent sur le point de jonction des collecteurs des transistors 66a, 67b et sur celui des transistors 66b, 67a. Le point de jonction des collecteurs destransistors 66a, 67b est relié au point de jonction de la résistance 58 et de la diode 56 à l'entrée de l'amplificateur différentiel, et le point de jonction des collecteurs des transistors 66b, 67a est relié au point de jonction de la résistance 59 et de l'émetteur du transistor 57 à l'entrée de l'amplificateur différentiel. Comme le courant d'émetteur des transistors 53a, 53b à l'entrée de l'amplificateur différentiel correspond à une grandeur fixe du fait de la source de courant constant (transistors 54a, 54b), le signal pondéré dfintensitétraverse la boucle formée par la résistance d'émetteur 55 pour générer aux bornes de cette résis- tance 55 le signal de tension qu'elle applique à la base du transistor 51. * Le signal vidéo est appliqué aux circuits de pondération 101.o. 10n par l'amplificateur différentiel formé des transistors 70a et 70be Le signal vidéo traversant le commutateur de sélection de mode 36 (voir figure 7) est appliqué à la borne 44c reliée à la base du transistor 70a. Les transistors 71a, 71b forment un amplificateur différentiel. Le signal vidéo de l'amplificateur 37 (voir figure 7) est appliqué à la borne 46 reliée à la base du tran- sistor 71a. Les collecteurs des transistors 71a, 71b sont reliés respectivement à la base de chacun des transistors 72a, 72b. Les résistances 73a, 73b sont branchées respectivement entre les émetteurs des transistors 72a, 72b et la ligne d'alimentation 47. Les émetteurs des deux transistors 72a, 72b sont couplés par un commutateur 40'. Entre les collecteurs des transistors 72a, 72b et la ligne de masse 48 est prévu un circuit miroir de courant formé dfune diode 73, d'un transistor 74 et des résistances 75a, b ayant chacune la même valeur. Le point de jonction des collecteurs des transistors 72b, 74 est relié à la base du transistor 53a de l'unité de retard D du premier étage du 16 2479626 circuit de retard 39 ainsi qu'au point de jonction des résis- tances 76, 77 branchées entre la ligne d'alimentation 47 et la ligne de masse 48. Les transistors 72a, 72b et le commutateur 40' forment un exemple de réalisation pratique du commutateur 40 selon la figure 7. Dans ces conditions le commutateur 40' est commandé de façon qu'il soit fermé pendant la période de détec- tion du signal fant8me T0 lorsque l'impulsion de commande P1 est au niveau haut. Lorsque le commutateur 40' se ferme, les tran- sistors 72a et 72b fonctionnent comme un amplificateur diffé- rentiel si bien que le signal vidéo d'intensité est appliqué à la base du transistor 53a. Cet état correspond à l'état de la figure 7, c'est-à-dire au choix -de la borne d'entrée 40a du commutateur 40. Dans la période autre que la période de détec- tion du signal fant8me T0, le commutateur 40' est ouvert. Comme les résistances 73a, 73b constituent approximativement une source de courant constant, il n'y a pas de boucle de signal d'intensité. Une tension continue fixe (tension de la source de tension de polarisation 41, figure 7) est ainsi appliquée à la base du transistor 53a. Comme décrit ci-dessus, dans la période autre que la période de détection du signal fantôme T0, les sorties des circuits de pondération 10,... 10n sont appliquées au circuit de retard 39. L'exemple de l'invention selon les figures 7 et 8, comme l'exemple de l'invention selon la figure 5, offrent l'avantage de ne demander qu'un seul circuit de retard. De plus, si une structure telle que des déphaseurs de type R-C branchés en cascade est utilisée comme circuit de retard 39, on peut réaliser cette structure sous la forme d'un circuit intégré sur la m9me plaquette semiconductrice que les éléments du circuit correspondant. La figure 12 montre un autre exemple de circuit de retard semiconducteur utilisant un circuit BBD (composant à éléments en chapelet). Dans cet exemple, une unité de retard D. est formée des transistors 83 et 84 et des condensateurs 85, 86. La base du transistor 83 est reliée à la ligne d'alimentation de cadence 87. Le chemin collecteur-émetteur du transistor 84 est branché en série sur celui du transistor 83 et la base est reliée à la ligne d'alimentation de cadence 88. Le condensateur 17 - 2479626 est branché entre le point de jonction du collecteur du transistor 83 et l'émetteur du transistor 84 et la ligne d'ali- mentation de cadence 87; le condensateur 86 est branché entre le point de jonction de l'émetteur du transistor 83 et l'unité de retard Di+l de l'étage suivant et le collecteur du transistor 84 ainsi que la ligne d'alimentation de cadence 88, Les transistors 83 et 84 sont alternativement rendus conducteurs par les trains d'impulsions de cadence bi-phase appliqués par les lignes respectives 87, 88. Lorsque le tran- sistor 83 est conducteur, sa charge est transférée du conden- sateur 85 au condensateur 86, alors' que lorsque le transistor 84 est conducteur, la charge est transférée du condensateur 86 au condensateur 85. Le signal vidéo est ainsi transmis séquentielle- ment dans la direction allant de l'unité de retard D. à l'unité de retard suivante Dil La présente invention peut s'appliquer de façon analogue au cas d'un circuit de retard 39 formé de composants BBD comme indiqué ci-dessus. Si le composant BBD est formé de transistors bipolaires comme indiqué à la figure 12, ce composant peut être réalisé sur la m9me plaquette semiconductrice que le circuit intégré correspondant aux éléments associés. 18 2479626 REVENDICATIONS 1) Circuit de suppression du signal vidéo fant8me, circuit comportant une borne d'entrée recevant un signal vidéo contenant une composante de signal fantôme, un circuit de suppression de la composante fantôme étant relié à cette borne d'entrée, ce circuit comportant un filtre transversal, le circuit de suppression ayant une borne de sortie dérivant un signal vidéo dont la composante de signal fant8me a été supprimée, circuit caractérisé en ce que le filtre transversal se compose de la combinaison d'un circuit de retard commun (39, D1... Dn) utilisé comme circuit de retard de signal et comme circuit démultiplexeur en temps partagé, une mémoire (181 - 18n) étant reliée au circuit de retard commun (39) en étant activéelorsque le circuit de retard commun (39) est utilisé comme circuit démul- tiplexeur, ainsi qu'un circuit de pondération (10... IO-) branché entre la mémoire (18 1 18n) et le circuit de retard commun (39). 2) Circuit selon la revendication 1, caractérisé en ce que le filtre transversal est un filtre de type additionneur de signaux d'entrée. 3) Circuit selon la revendication 1, caractérisé en ce que le circuit de retard commun (39) est formé sur une plaquette semi-conductrice sous la forme d'un circuit intégré. 4) Circuit selon la revendication 3, caractérisé en ce que le circuit de pondération (101... 1On) est également réalisé sur la plaquette semiconductrice sous la forme d'un circuit intégré. ) Circuit selon la revendication 4, caractérisé en ce que le circuit de retard commun (39) comporte plusieurs unités de retard (D1... Dn) formées chacune par un déphaseur de type R-C. 6) Circuit selon la revendication 4, caractérisé en ce que la ligne de retard commune (39) est un composant à éléments en chapelet (composant BBD).