FR 2485296 A1 19811224 FR 8111922 A 19810617 L'invention concerne, d'une manière générale, des filtres numériques et a, plus particulièrement trait à des filtres numériques utilisés pour le codage et la détection des sons dans des systèmes de communication. Plus précisé- -5 ment l'invention concerne l'emploi d'un convertisseur numé- rique et d'un multiplicateur programmables dans les circuits ou filtres de la demande de brevet français n' 79 29 726. Les circuits ou filtres analyseurs de fréquence de type numérique sont de plus en plus largement utilisés en raison de leur encombrement relativement faible, de leur stabilité à température élevée et de leur reproductibilité lorsqu'ils sont fabriqués en grand nombre. Ce sont là des caractéristiques nécessaires et souhaitables, notamment lors- qu'il s'agit d'analyser ou de filtrer des fréquences relati- vement basses, par exemple des fréquences acoustiques. Les circuits analogiques destinés à l'analyse de fréquences acoustiques exigent l'emploi de composants relativement encombrants comme des inducteurs et condensateurs. Par ailleurs, ces composants analogiques encombrants sont sensibles aux va- riations de température, et requièrent notamment des toléran- ces de fabrication très larges à moins d'être vérifiés et réglés individuellement. Le coût d'une telle vérification et d'un tel réglage est alors élevé. De plus, ces composants analogiques encombrants sont sujets à un niveau inacceptable de dérive thermique. En conséquence, l'invention a pour but de fournir un circuit numérique analyseur de fréquence nouveau et perfec- tionné ayant une configuration plus simple que les circuits numériques analyseurs de fréquence connus. On peut faire fonctionner le circuit de la présente invention comme un filtre passe-bande, et on peut le pro- grammer aisément pour détecter toute fréquence centrale vou- lue. Le circuit fonctionne de la manière suivante: Les signaux à filtrer sont échantillonnés en ampli- tude. Cet échantillonnage apparaît à une fréquence qui est N fois plus élevée que la fréquence à analyser, N étant un entier égal ou supérieur à deux. Les échantillons d'amplitude sont quantifiés ou codés par un convertisseur en mots codés numériques EW ayant une échelle et un niveau de réso- lution souhaités. Les mots numériques EW sont transférés sur une première entrée d'un additionneur numérique qui reçoit, sur une seconde entrée, des mots numériques de retour d'information. Les mots de sortie AW de l'addition- neur sont appliqués à un circuit à retard dans lequel le signal de sortie numérique est retardé d'un temps égal à un multiple entier de la demi-période de la fréquence à analy- ser. Les mots numériques retardés DW sont multipliés par une constante K dont la valeur est inférieure à un pour former des mots retardés et multipliés Mfi. La valeur de K détermine la largeur de bande du circuit (liée à "Q"). Les mots retar- dés et multipliés MW sont appliqués sous forme de mots de retour d'information à la seconde entrée de l'additionneur. Les signaux numériques de sortie sont recueillis en sortie de l'additionneur ou en sortie du circuit à retard, leur amplitude étant maximum lorsque la fréquence des signaux d'entrée est N-fois celle des signaux d'échantillonnage. La constante K du multiplicateur est programmable en réponse à un signal de programmation (donnée de program- mation). Ce signal de programmation a des composantes manP et expP, ou P = K+1 et P = manP x 2ep. Les signaux manP et expP sont également appliqués au convertisseur de sorte que l'échelle des mots codés couplés à la première entrée de l'additionneur soit automatiquement réglée pour compenser des variations d'échelle qui autrement apparaîtraient lors- que la largeur de bande du circuit analyseur de fréquence change quand K est changé. La suite de la description se réfère aux dessins annexés qui représentent: figure 1, un bloc-diagramme schématique d'une réa- lisation recommandée de circuit analyseur de fréquence con- forme à l'invention; 35. figures 2, 3 et 4, des formes d'onde et graphiques illustrant des signaux en divers points du circuit et illus- trant la manipulation de la donnée et des signaux dans le circuit; figure 5, un schéma du multiplicateur 26 de la figure 1; et figure 6, un schéma du convertisseur de la figure 1. Pour mettre en évidence les modalités d'application du circuit analyseur de fréquence, on supposera que sont reçus un ou plusieurs signaux acoustiques, ou sinusoïdaux, par des circuits "en avant" du circuit analyseur de fréquence et couplés à son entrée et que l'on souhaite analyser ou dé- tecter un signal de fréquence particulière Fo. Les signaux acoustiques sont reçus sur la borne d'entrée 10 qui est cou- plée à l'entrée d'un amplificateur-limiteur 12. L'amplifica- teur-limiteur 12 transforme les signaux d'entrée analogiques reçus en signaux d'onde rectangulaire de même fréquence. Les signaux amplifiés et limités sont transférés à l'entrée d'un échantillonneur d'amplitude 14 qui fournit donc des échan- tillons d'amplitude des signaux amplifiés et limités. La lon- gueur (durée) des échantillons et l'intervalle de temps entre échantillons sont définis par une horloge 16 dont la fréquence Fc est réglée par un signal de commande reçu sur la borne 18. L'horloge 16 fournit donc des signaux d'horloge ou signaux de commande de fréquence F, cette fréquence F étant N fois c c plus élevée que la fréquence F à analyser. N peut être tout o entier égal ou supérieur à deux. Par exemple, si la fréquence FO à analyser est de 300 Hz, l'horloge peut fournir des im- pulsions de commande à une fréquence F d'au moins 600 Hz. c Pour un bon fonctionnement, N est de préférence égal à quatre, si bien que, pour une fréquence Fo égale à-300 Hz, les impul- sions de commande auront une fréquence F de 100 Hz. Par c suite, l'échantillonneur 14 fournira des échantillons d'am- plitude à un rythme de 1 200 Hz. L'horloge 16 est raccordée à d'autres éléments du circuit pour synchroniser et commander les opérations de traitement numérique. Les échantillons d'amplitude de l'échantillonneur 14 sont transférés à un convertisseur numérique 20 qui les con- vertit en mots EW numériquement codés. Du fait que les signaux ont été initialement traités dans l'amplificateur-limiteur-12, les échantillons d'amplitude ne sont qu'à deux niveaux de sorte qu'il n'est besoin que d'un seul chiffre significatif pour caractériser chaque échantillon. En l'absence d'un amplificateur-limiteur, les mots EW pourraient représenter plusieurs niveaux de quantification significatifs (par exemple, sous forme binaire 4, 8, 16,...) selon la résolution voulue dans le reste du circuit. Par exemple, si un mot numé- rique se compose de seize chiffres binaires, il peut exprimer 216 soit 65 536 valeurs différentes ou niveaux de-quantifi- cation sous forme binaire. L'un des chiffres formant chaque mot est affecté au signe de l'échantillon. A titre explica- tif, on supposera que les chiffres sont fournis en parallèle, de sorte qu'il n'est pas besoin de signaux d'horloge formés en série à vitesse élevée pour le convertisseur numérique et certains autres éléments du circuit. Cependant, on pourrait en variante, utiliser des lignes de données en série et une horloge à vitesse élevée. L'échelle des mots codés EW est réglée par une donnée de programmation appliquée à une entrée 32 de réglage d'é- chelle du convertisseur numérique 20. Cette donnée de pro- grammation comprend un signal manP et un signalexp comme on l'expliquera plus en détail ci-après. Les mots numériques EW fournis par le convertisseur sont transférés sur une première entrée de l'additionneur numérique 22. Les signaux de sortie AW de cet additionneur sont transférés à un circuit de retour d'information composé uniquement d'un circuit à retard 24 et d'un circuit multipli- cateur 26 en-série (l'ordre de ces circuits peut-être inversé) entre la sortie de l'additionneur 22 et une deuxième entrée de cet additionneur. Le retard imposé par le circuit 24 aux mots additionnés AW est égal à un multiple entier de la moitié de la période To correspondant à la fréquence F à analyser. On sait que T est égal à 1/F.. Exprimé mathémati- quement, le retard est égal à MTo/2,-M étant un nombre entier. Si, comme il est préférable, le circuit à retard 24 est cons- titué par un quelconque registre numérique à décalage, il sera commandé par des signaux d'horloge fournis par l'horloge 16. Et, dans ce cas, le retard imposé est de MN/2 mots numériques, avec M et N ayant les valeurs précédemment défi- nies. Si, par contre, le circuit à retard est d'un autre type, les signaux d'horloge peuvent ne pas être nécessaires pour son fonctionnement. Les mots retardés DW fournis par le circuit à retard 24 sont renvoyés sur la deuxième entrée de l'additionneur 22, par l'intermédiaire d'un multiplica- teur numérique 26. Dans ce dernier circuit, les mots numéri- ques retardés DW sont multipliés par une constante K (infé- rieur à un, mais supérieur à zéro) pour produire des mots multipliés MW, la valeur de K dépendant de la largeur de bande voulue du circuit (liée à "Q"). La valeur de la cons- tante K définit le coefficient Q du circuit d'analyse par la relation 900 Qarc tg l-K/+!K Une entrée de donnée de programmation 30 du multipli- cateur 26 est prévue pour régler la valeur de K. La donnée de programme appliquée à l'entrée 30 du multiplicateur 26 comprend des signaux manP et expP, comme on l'expliquera ci- après. Lorsqu'on fait varier K pour modifier la largeur de bande du circuit, l'échelle du convertisseur 20 doit être changée pour compenser le niveau de signal des mots codés EW. Ceci s'effectue par donnée de programmation couplée à- l'entrée de réglage d'échelle 32. Dans le circuit de retour d'information, le-signe des mots retardés et multipliés MW qui sont transférés sur la deuxième entrée du circuit additionneur 22 est déterminé par le nombre entier M utilisé dans le circuit à retard 24. Si M est impair, le signe des mots en retour doit être le signe moins; si M est pair, le signe des mots en retour doit être le signe plus. Autrement dit, la phase de chaque mot retardé et multiplié MW, qui est transféré au circuit addi- tionneur 22, doit être identique à la-phase du mot codé EW transféré à ce circuit additionneur au même moment à la fré- quence de résonance F. Le circuit additionneur 22 additionne les mots codés EW et les mots en retour (les mots retardés et multipliés MW) fournis par le multiplicateur 26, et fournit donc la somme de ces mots sous forme de mots additionnés AW. Le circuit additionneur 22, le circuit à retard 24 et le multiplicateur 26 doivent pouvoir traiter le nombre de chiffres significatifs nécessaire à la précision souhaitée pour le circuit. Les signaux de sortie de ce circuit analy- seur de fréquence peuvent être recueillis en sortie du cir- cuit additionneur 22 ou en sortie du circuit à retard 24. Pour donner un exemple de fonctionnement du circuit de la figure 1, on a représenté figures 2, 3 et 4 des for- mes d'onde et des graphiques utilisant le même axe des temps. On suppose, dans cet exemple, que l'horloge 16 four- nit des signaux d'horloge ou impulsions à une fréquence F quatre fois plus élevée que la fréquence F à analyser. Donc, N est égal à 4. Les signaux de fréquence F sont re- présentés figure 2(A) après avoir été amplifiés et limités, et le signal d'horloge FC est représenté figure 2(B). On voit donc que, pour chaque cycle du signal de fréquence Fo, on recueille quatre échantillons d'amplitude. On a-supposé, dans cet exemple, que l'échantillonnage se fait sur le flanc arrière des impulsions d'horloge, et, sur la figure 2(A) , on a représenté les moments d'échantillonnage par des points référencés par la lettre S suivie d'un numéro d'échantillon. Lorsque la fréquence d'horloge F -est quatre fois plus éle- c vée que la fréquence F on recueille généralement deux échantillons au cours d'une alternance positive du signal, et deux échantillons au cours d'une alternance négative de la fréquence F. Ces échantillons sont illustrés figure 2(C). o En raison de la présence de l'amplificateur-limiteur-, ces échantillons d'amplitude n'auront que deux valeurs que l'on a supposées égales à +1,00 et -1,00. Ces valeurs d'amplitude sont transformées, dans le convertisseur 20, en mots numéri- ques codés EW que l'on a représentés figure 2(D). On a égale- ment indiqué sur cette figure-le numéro et le signe des échantillons convertis en mots. On notera que, sur la figure 2(D), quatre mots codés EW sont formés àu cours dechaque période T0 de la fréquence F à analyser. Autrement dit, N détermine le nombre de mots codés EW formés au-cours d'une période To. Les mots codés EW sont transférés sur une pre- mière entrée du circuit additionneur 22. On a représenté figure 2(G) les mots de sortie AW formés en sortie du cir- cuit additionneur. Les mots AW sont transférés au circuit à retard 24, et on supposera que, pour établir ce retard, on a choisi M égal à un, de sorte que le retard est égal à To/2. Les mots retardés DW fournis en sortie du circuit à retard sont représentés figure 2(E), et on notera qu'ils sont bien retardés dans le temps de la valeur Tj/2. Par exemple, le premier échantillon S1, codé en mot EW1 au temps T1, est aussi additionné au temps T1. Mais le mot retardé DW1 correspondant n'apparaîtra qu'au temps T3, puisque Ti+To/2 est égal à T3. Le même retard (égal à To/2, soit à la durée de deux mots) apparaît pour chaque mot lorsqu'on compare les figures 2(D) et 2(E). Les mots retardés DW sont transférés au circuit multiplicateur 26 qui fournit les mots multipliés MW représentés figure 2(F). On a supposé que le circuit multiplicateur 26 fournit l'inversion de signe-néces- saire pour M égal-à 1. Ainsi, le mot retardé DW1+ devient le mot multiplié MW1-; le mot retardé DW3- devient le mot multi- plié DW3+, etc. Les mots multipliés MW et les mots codés EW sont additionnés en temps réel, comme on-l'a schématisé par les mots additionnés AW représentés figure 2(G). On notera que les signes ou phases des mots additionnés sont toujours les mêmes, car la fréquence-à- analyser F -est correcte pour la fréquence d'horloge Fc de l'horloge 16. Ainsi, les mots EW et MW transférés au circuit additionneur 22 sont en phase, et le signal en sortie de l'additionneur, qui a au départ des valeurs relativement faibles, se rapproche de valeurs positive et négative maximales à mesure que les mots sont additionnés. Les valeurs maximales sont déterminées par la relation 1/1-1KI, K étant le nombre multiplicateur du circuit multiplicateur 26. Lorsque IKI se rapproche de l'unité, la valeur maximale s'ac- croit. Ce fait est illustré figure 3 qui est un relevé en fonction du temps des valeurs numériques en sortie de-l'ad- ditionneur 22, dans le cas o la fréquence d'entrée est égale à la fréquence que l'on souhaite avoir à analyser, et o le nombre multiplicateur est égal à 0,95. La valeur maximale se rapproche de 1/1-0, 95, soit de 20. Vingt cycles seulement ont été représentés de sorte que la valeur maximale ne se situe qu'aux environs de 17. Pratiquement, la valeur maxi- male de 20 sera atteinte en cinquante cycles. On atteindra - ainsi une indication précise pour la fréquence considérée si le seuil de fonctionnement du circuit est établi à une valeur d'environ 15. Pour un nombre multiplicateur de 0,95, le coefficient Q du circuit est égal 9 9Q05 soit arc tg 0,05/1,95 environ 61. Mais, si la fréquence des signaux analysés n'est pas celle que l'on souhaite analyser, et qui est déterminée par le signal de commande fourni à l'horloge 16, le signal en sortie du circuit additionneur 22 ne se rapprochera pas des valeurs maximales; ce sera un signal qui fluctuera en fonction de la relation existant entre la fréquence du signal d'horloge et la fréquence du signal d'entrée. Dans ces con- ditions, le signal de sortie du circuit additionneur 22 n'approchera jamais la valeur maximale signifiant que le signal d'entrée a la fréquence souhaitée. On a représenté figure 4 le signal de sortie obtenu lorsque la fréquence d'entrée diffère d'environ 5%-de la fréquence choisie, le nombre multiplicateur K étant de 0,95. Le signal de sortie varie de manière aléatoire et atteint occasionnellement une amplitude de 10, de sorte qu'aucune indication n'est donnée si le seuil du circuit est établi à 15 comme précédemment mentionné. Le signal de sortie de l'additionneur 22 peut, - dans le cas considéré, être transféré à tout type de circuit à seuil, ou peut être converti en signal analogique, puis transféré à un.circuit à seuil. Quelle que soit la solution adoptée, on obtiendra une indication pour la fréquence choisie. Pour cet exemple, comme pour tout exemple o N=4, les équations suivantes caractérisent le fonctionnement du circuit: F F s o BW 1-IKI. BW= s cotg T 1+IKI Q =w cotg l-KI 4 1+!KI A B o - IKj o F = Fréquence d'échantillonnage en Hz S Fo = Fréquence de résonance en Hz BW = Largeur de bande de 3dB en Hz A = Gain à la fréquence de résonance o B = Echelle réelle du convertisseur 20 K = Constante multiplicatrice du multiplicateur 26 Comme mentionné précédemment, la valeur K peut être réglée ou programmée pour changer la largeur de bande (Q) du circuit. La figure 5 est un schéma détaillé du multiplicateur 26 montrant comment peut s'effectuer une telle programmation. Pour faciliter la programmation et l'économie du circuit K est exprimé comme étant une fonction d'un autre nombre P, o K = P-1. La raison de cette substitution est mentionnée ci-après. Les filtres numériques de l'art antérieur présentent deux inconvénients majeurs: 1) une saturation des registres, et 2) un nombre trop grand de chiffres dans les coefficients de programmation. En transformant K en un nombre P qui est plus proche de zéro, moins de chiffres sont nécessaires pour transporter la même information. Le nombre P est effective- ment utilisé pour commander le multiplicateur 26. Kestgénérale- ment cacmpris entre -0,79023438 et -0,99511719. Afin de repré- senter précisément le nombre K dans ce domaine, un grand nombre de chiffres logiques de programmation serait néces- saire. A la place, on transforme le coefficient K en lui ajoutant 1 pour former le coefficient P = 1+K. En utilisant cette transformation, P est une frac-- tion positive qui est proche de zéro pour le domaine de K indiqué ci-dessus. Pour conserver la précision, P est repré- senté avec une virgule flottante. Cette représentation avec virgule flottante est utile pour commander la logique du-mul- tiplicateur 26. Afin de multiplier par K (ce qui est la fonc- tion du multiplicateur 26) il est seulement nécessaire de multiplier par P puis de soustraire la valeur originale pour former le produit. Cette soustraction a lieu dans le sous- tracteur 50 représenté figure 5. Pour effectuer la multiplication par P, le coeffi- cient à virgule flottante est séparé entre sa partie mantisse et sa partie exponentielle. Ainsi P est mathématiquement représenté par: P = manP x 2-expP o manP est une fraction binaire à m chiffres normalisée (le chiffre le plus significatif est toujours 1) etexpP est un entier binaire à n chiffres supérieur ou égal à zéro. Le signal de sortie série du circuit à retard 24 est appliqué à l'étage d'entrée d'un registre à décalage à n chiffres 52 dont les sorties sont couplées à un multiplexeur à n chiffres 54. Une commande d'entrée 56 du multiplexeur 54 choisit comme signal de sortie du multiplexeur le nième étage du registre à décalage lorsque expP= 0. Le signal de sortie du multiplexeur 54 est appliqué à un registre à déca- lage à n chiffres 58. Le signal d'entrée et chacun des si- gnaux de sortie du registre à décalage 58 sont appliqués comme signaux d'entrée des multiplexeurs à deux entrées 60-1 à 60-m. L'autre entrée de chaque multiplexeur 60 est le signe du signal d'entrée série (issu du circuit à retard 24). Les lignes de commande des multiplexeurs issues du registre à décalage 66 choisissent les signaux de sortie du registre à décalage 58 excepté lorsque la logique de masquage 62 provoque le choix du signe. Le signe sera choisi lorsque le chiffre de signe issu du registre à décalage à n chiffres58 traverse la logique du multiplexeur à deux entrées 60. On utilise une logique classique basée sur une temporisation dérivée d'un compteur pour fournir des signaux de temporisa- tion de masquage dans ce cas. Le-signal convenable dépend de l'entrée choisie du multiplexeur de sorte qu'un multiplexeur semblable 67 choisisse le signal de temporisation de masquage correct, qui est alors appliqué au registre à décalage à n chiffres 66. Les signaux de sortie des multiplexeurs 60 sont transmis par des portes 64 au sommateur 68- La sortie du sommateur 68 est couplée à l'entrée (+) du soustracteur (50). La sortie du soustracteur -50 sert d'entrée série au multiplexeur 26 couplé à l'additionneur 22. A titre d'exemples de la commande fonctionnelle du multiplicateur 26, on supposera que son entrée série est 0,40234375 (base 10). La valeur voulue de de K est -0,6875 (base 10) qui est équivalent à 1,010100 en base 2. P = 1+K = 0,3125 (base 10) qui est équivalent à 0,01010000 -expP en base 2. P est défini par P = manP X 2 expainsi manP= 0,625 (base 10) qui est équivalent à 0,101 en base 2, et expP= 2 (base 10) qui est équivalent à 010 en base 2. (P = 0,62510x2- 2= 0,3125) On a représenté figure 6 un schéma du convertisseur 20. Comme indiqué précédemment, lorsque la valeur K du multi- plicateur 26 est réglée pour modifier la largeur de bande du circuit, il est nécessaire de régler l'échelle du convertis- seur 20. Ce réglage d'échelle s'effectue par l'entrée 32 qui fournit les valeurs de expP et manP (qui sont liées à K comme indiqué ci-dessus). - La grandeur des mots dans le circuit à retard 24 atteint un maximum à la fréquence centrale envisagée. La valeur maximale est liée à la grandeur des mots codés: Valeur max. dans Grandeur Grandeur Valeur max. dans le circuit à retard 24 =des mots codés de codage 1- IKI P En rendant la grandeur du mot codé également égale à P, le niveau maximum dans le circuit à retard est égale- ment égal à 1 indépendamment du coefficient Q du circuit (programme par K) . Les impulsions d'horloge de 2 SFc appliquées à un compteur S-chiffres 80 ayant un signal de sortie de 1 chiffre pour chaque 25 impulsions comptées. Puisque le convertisseur est série-l'horloge doit être 2Sfois plus élevée en fréquence, 2s étant le nombre de chiffres binaires dans un mot. Le signal de sortie du compteur 80 est appliqué à un additionneur binaire à S chiffres 84 auquel est égale- ment appliqué le mot expP. Si expP est inférieur aux S chif- fres les chiffres d'ordre le plus haut sont zéro. Le signal de sortie de l'additionneur est appliqué à la porte d'adhé- rence d'un multiplexeur à 25 chiffres 86-. La donnée d'entrée du multiplexeur est commandée par le mot manP. Le chiffre le plus significatif manP est appliqué au chiffre adressé le plus bas du multiplexeur 86. Les signaux d'entrée non utili- sés sont mis à zéro. Le signal de sortie série du multiplexeur est appliqué à une porte OU exclusive 80 avec le signal de sortie d'un échantillon f/f 90 couplé avec le signal de sor- tie de l'échantillonneur 14 pour provoquer le changement de signe. On a donc réalisé un circuit numérique analyseur de fréquence, nouveau et perfectionné, qui est relativement sim- ple et qui fait appel à un agencement original de composants connus. Les circuits numériques analyseurs de fréquence con- nus nécessitent au moins deux circuits de retour d'informa- tion qui les rendent complexes et font qu'il est relative-- ment difficile de commander ou programmer l'horloge 16 et 30. les multiplicateurs fractionnels nécessaires. On n'a décrit qu'un exemple de ce nouveau circuit analyseur de fréquence, mais il est entendu qu'il est possible d'en-faire un circuit analyseur ou un filtre passe-bande pour pratiquement toutes les fréquences. Les mots numériques peuvent être formés en série ou en parallèle selon le cas considéré, et on peut utiliser différents codes numériques. On peut choisir le nombre de chiffres significatifs de chaque mot en fonction de la précision souhaitée. La fréquence de l'horloge 16 peut être égale à tout multiple entier de deux ou-plusieurs fois la fréquence F0. Le circuit à retard 24 peut fonctionner à tout multiple entier d'une demi-période T de la fréquence à analyser; et le multiplicateur 26 peut utiliser tout nom- bre fractionnel ou décimal de multiplication selon le coef- ficient Q et la valeur maximale de sortie que l'on souhaite donner au circuit. On peut, en conséquence, envisager un certain nombre de variantes sans pour cela sortir du cadre de l'invention. REVENDICATIONS 1. Circuit analyseur de fréquence comportant des moyens (14) pour échantillonner un signal d'entrée; des moyens (20) couplés aux moyens d'échantillonnage, pour coder numériquement la grandeur de chaque échantillon; des moyens d'addition (-22) comportant une première entrée couplée aux moyens de codage et une deuxième entrée et une sortie; des moyens retardateurs (24) comportant une entrée raccordée à la sortie des moyens d'addition, réglés pour retarder les signaux qui leur sont transférés d'un temps égal à un multi- ple entier de la demi-période de la fréquence choisie pour être analysée; un multiplicateur (26) ayant une constante de multiplicateur -K et dont une entrée est raccordée à la sor- tie des moyens retardateurs et dont une sortie est raccordée à la deuxième entrée des moyens d'addition, ce multiplicateur recevant des signaux d'horloge à une fréquence de N fois la fréquence à analyser, o N est un entier supérieur à un; et des moyens raccordés au circuit analyseur de fréquence pour recueillir un signal de sortie dont l'amplitude est repré- sentative de la fréquence analysée, circuit caractérisé en ce que la constante K du multiplicateur est programmable et détermine la largeur de bande du circuit. 2. Circuit selon la revendication 1, caractérisé en ce que la constante K du multiplicateur est fonction des signaux de commande appliqués au multiplicateur (26). 3. Circuit selon la. revendication 2, caractérisé en ce que les signaux de commande comprennent des signaux repré- sentant expP et manP, ou P = K+1, et P = manP X 2expP 4. Circuit selon la revendication 3, caractérisé en ce que le multiplicateur comprend: un premier registre à décalage (52) ayant une entrée couplée à la sortie des moyens retardateurs (24); un premier multiplexeur (54) couplé à chaque étage du premier registre à décalage, ce premier multiplexeur étant commandé par le signal expP; À un second registre à décalage (58) couplé à la sortie du premier multiplexeur; - un second multiplexeur (60.1...60m) couplé à chaque étage du second registre à décalage; des moyens logiques (64), commandés par le signal manP, pour appliquer les signaux de sortie des seconds multi- pexeurs; un sommateur (68) couplé aux sorties des moyens logiques; et 10. un soustracteur (50) pour soustraire le signal d'entrée du multiplicateur (26) du signal de sortie du som- mateur (68). 5. Circuit selon la revendication 3, caractérisé-en ce que les moyens de codage (20) fournissent un facteur d'é- chelle aux échantillons codés EW, ce facteur d'échelle étant réglable au moyen des signaux manP et expP.