FR 2483708 A1 19811204 FR 8110979 A 19810603 La présente invention concerne un procédé de conversion numé- rique-analogique de signaux PCM selon un principe d'interpolation généralisée. Les convertisseurs numérique-analogique actuellement disponibles avec une résolution en amplitude élevée, atteignant n = 18 bits par valeur échantillonnée, fonctionnent selon le principe des sources de courant pondérées /1/ Seitzer, D.: "Elektronische Analog-Digital- Umsetzer", Springer Verlag 1977. La partie numérique simple du conver- tisseur est essentiellement constituée par des registres pour la mémorisation du mot-code valide à l'entrée du convertisseur. La partie analogique complexe d'un convertisseur numérique-analogique ayant une résolution en amplitude de n bits par valeur échantillonée comprend - n sources de courant commutées de précision, dont les courants pondé- rés sont réunis à la sortie du convertisseur. La pondération des courants s'effectue en fonction de la valence des bits de commutation à l'entrée. La réalisation d'un convertisseur numérique-analogique avec des sources de courant pondérées exige, pour une résolution en amplitude de n bits par valeur échantillonnée, l'emploi de composants présen- n tant une tolérance de 1 parmi 2. Dans le cas d'un convertisseur numérique-analogique à 16 bits par exemple, cette tolérance est de 1 parmi 65536. Lors de la construction des convertisseurs, des condi- tions de précision de cet ordre ne peuvent être respectées que par l'emploi de composants de précision d'un prix élevé et à l'aide de coûteuses opérations d'équilibrage. Une résolution en amplitude éle- vée et constante, de 16 bits par valeur échantillonnée par exemple, ne peut être garantie après une durée de service prolongée que par un nouveau rééquilibrage. Lors du changement des mots-code PCM appliqués à l'entrée, toutes les sources de courant pondérées ne commutent pas exactement au même instant, de sorte que de brèves pointes de courant non définies cir- culent à la sortie du convertisseur numérique-analogique. Ces pointes de commutation, également appelées transitoires, doivent être suppri- mées par des circuits séquentiels coûteux, sous peine de produire des perturbations perceptibles, par exemple lors de l'emploi des con- vertisseurs dans des systèmes audio PCM de haute qualité. Un procédé d'interpolation pour la conversion numérique-analo- gique de signaux PCM a été proposé par /2/ Ritchie, G.R., Candy, J.C., Ninke, W.H.: "Interpolative Digital-to-Analog Converters" dans IEEE Transactions on Communications, nov. 1974. Tout mot-code PCM d'une longueur de n bits, appliqué à l'entrée, est divisé-en deux composan- tes. Le mot-code partiel de plus fort poids, d'une longueur de k bits, est appliqué à un additionneur, dont les sorties sont reliées à un convertisseur numérique-analogique à 2 + 1 valeurs représentatives analogiques. Le mot-code de plus faible poids, d'une longueur de m bits, est appliqué à un accumulateur, qui fonctionne avec une fré- quence d'horloge égale à N = 2 fois la fréquence d'échantillonnage PCM. Les reports de 1 bit résultant de l'accumulation sont addition- nés au mot-code partiel de plus fort poids, d'une longueur de k bits, et pris ainsi en considération dans le convertisseur numérique- analogique en aval. Le principe de fonctionnement est illustré par la figure 1, qui représente le principe du convertisseur numérique-analogique par interpolation selon /2/. Dans l'exemple représenté, n = 8 et k = m = 4. Une valeur représentative du convertisseur numérique-analogique est d'abord préselectée à l'aide du mot-code partiel de plus fort poids à 4 bits. Le signal de report de l'accumulateur commande la commuta- tion entre la valeur représentative présélectée et celle de rang immédiatement supérieur, de sorte que l'information du mot-code partiel de plus faible poids à 4 bits est également transposée dans le plan analogique, par la moyenne temporelle sur une période d'échantillon- nage de 1/fA. La moyenne temporelle est produite par le filtre passe- bas monté à la sortie du convertisseur numérique-analogique. Ce filtre passe-bas est par ailleurs nécessaire pour supprimer les pro- longements périodiques du spectre du signal utile transpose, au-delà de la demi-fréquence d'échantillonnage W = fA/2. A L'avantage du procédé selon /2/ pour la conversion numérique- analogique par interpolation de mots-code PCM d'une longueur de n bits réside dans la réduction de 2 à 2 + 1 du nombre requis de valeurs représentatives analogiques du convertisseur. Les conditions de linéarité du convertisseur demeurent par contre sévères. Compte tenu de l'accroissement de la fréquence de commutation du convertis- m seur, qui est multipliée par N = 2, le procédé selon /2/ n'offre aucun avantage notable par rapport à la conversion numérique-analo- gique avec sources de courant pondérées, tout au moins dans le cas de résolutions en amplitude élevées, de 16 bits par valeur échan- tillonnée par exemple. Les fréquences d'échantillonnage requises pour des systèmes audio PCM étant fixées entre 32 et 50 kHz, le rapport N = 2 des fréquences d'horloge pour un convertisseur à 16 bits conduit à des fréquences d'horloge de l'accumulateur dans la gamme des GHz. Aux fréquences d'échantillonnage précitées, le procédé décrit pour la conversion numérique-analogique par interpolation ne convient pas pour des résolutions en amplitude élevées, ce qui est d'ailleurs signalé dans /2/. L'invention a pour objet un procédé de conversion numérique- analogique de signaux PCM du type précité, l'appareillage de la partie analogique du convertisseur numérique-analogique devant être réduit à un minimum, afin de permettre la réalisation du convertisseur sans composants de précision ni équilibrage, et par suite l'intégration du montage. Selon une caractéristique essentielle de l'invention, le signal d'entrée numérique est mémorisé temporairement mot-code par mot-code dans un registre d'entrée et appliqué à un additionneur dont le mot-code de sortie- est divisé en un mot-code partiel de plus fort poids et un motcode partiel de plus faible poids, le mot-code partiel de plus fort poids ayant une longueur inférieure a celle du mot-code d'entrée PCM; la suite produite de mots-code partiels de plus fort poids est transmise à la sortie du convertisseur par une fréquence d'horloge égale à un multiple de la fréquence d'échantil- lonnage PCM, et la suite de mots-code partiels de plus faible poids est filtrée dans une boucle de réaction, à la même fréquence d'hor- loge, par un filtre de réaction d'erreur, numérique, non-récursif et de degré quelconque supérieur à l'unité, puis additionnée mot-code par motcode au mot-code d'entrée mémorisé temporairement; le degré et la réponse impulsionnelle du filtre de réaction d'erreur sont ajustés de façon que l'erreur de quantification résultant du rac- courcissement du mot-code et contenue dans la suite des mots-code partiels de plus fort poids soit minimisée dans la bande de fré- quence du signal utile PCM, afin que la puissance de cette erreur de quantification supplémentaire soit négligeable, dans ladite bande- par rapport à la puissance de l'erreur de quantification déjà conte- nue dans le sianal d'entrée PCM; la suite des mots-code partiels de plus fort poids est, à la sortie, transposée dans le plan analogique par un convertisseur numérique-analogique à faible nombre de valeurs représentatives analogiques; et le signal transposé traverse un filtre passe-bas analogique qui supprime d'une part les prolongements périodiques de la bande de fréquence du signal utile, produits par l'échantillonnage, et d'autre part atténue suffisamment les distor- sions de l'erreur de quantification supplémentaire, concentrées à l'extérieur de la bande de fréquence du signal utile et produites par le raccourcissement des mots-code. Selon une autre caractéristique de l'invention, plusieurs réseaux d'interpolation sont montés en cascade pour le raccourcisse- ment de mots-code successifs, de façon que le filtre de réaction d'erreur présentant le degré maximal requis se trouve toujours dans le premier étage; le degré du filtre de réaction d'erreur et par suite la longueur des mots-code de la suite transmise de mots-code partiels de plus fort poids diminuent d'un étage au suivant, la fréquence d'horloge de boucle augmentant d'un étage au suivant; le dernier étage de raccourcissement des mots-code est réalisé sous forme d'un accumu- lateur numérique simple, constitué par un additionneur et un registre, de façon que le signal de sortie à 1 bit de l'accumulateur ne soit plus accumulé, mais transmis à la sortie du convertisseur numérique- analogique par interpolation à plusieurs étages, puis transposé dans le plan analogique par un convertisseur numérique-analogique à deux valeurs représentatives analogiques seulement, tel qu'une source de courant commutée, et traverse ensuite le filtre passe-bas analogique. Selon une autre caractéristique de l'invention, l'accumulateur numérique simple est remplacé dans le dernier étage de raccourcisse- ment des mots-code par la combinaison d'une mémoire morte et d'un registre à décalage, tous les profils binaires à bits sériels du signal de sortie à i bit étant rangés dans la mémoire morte; et le profil binaire valide du signal d'entrée dudit étage est sélecté par l'adresse d'entrée de la mémoire morte, puis transféré au registre à décalage, dans lequel le profil binaire est ensuite lu en série. Selon une autre caractéristique de l'invention, pour la réali- sation des filtres de réaction d'erreur numériques, non-récursifs et de degré supérieur à l'unité, on utilise un circuit fonctionnant selon le principe de l'arithmétique distribuée", le filtrage numé- rique par le filtre de réaction d'erreur étant réalisé par la convo- lution de sa réponse impulsionnelle et de la suite des mots-code partiels de plus faible poids faisant l'objet de la réaction, et tous les ensembles de coefficients des sommes partielles admissibles, produites par la convolution, étant rangés dans une mémoire morte; la suite de mots- code partiels de plus faible poids faisant l'objet de la réaction traverse en série une chaîne de registres à décalage munis de prises, reliées aux entrées d'adresse de la mémoire morte et sélectées de façon que chacun des mots-code partiels soumis à la convolution fasse apparaître sur elles un bit de même valence; la somme partielle de convolution correspondante, de valence instantanée, est extraite de la mémoire morte par le profil binaire-apparaissant sur les prises; ces sommes partielles sont sommées en fonction de leur valence, dans l'accumulateur relié à la sortie de la mémoire morte, de façon qu'après un nombre d'impulsions d'horloge correspon- dant à la longueur des mots-code partiels de plus faible poids, un nouveau mot-code du signal de sortie du filtre apparait à la sortie de l'accumulateur, puis est additionné au mot-code d'entrée mémorisé temporairement. Un procédé selon l'invention conduit à des réalisations parti- culièrement économiques de convertisseurs numérique-analogiq-e à résolution élevée-, car les circuits nécessaires peuvent-être produits sans composants de précision ni équilibrage, et sont par suite intégrables. Aucune erreur de linéarité ne peut par principe se produire dans le convertisseur numérique-analogique selon l'invention à deux valeurs représentatives seulement. D'autres caractéristiques et avantages de l'invention seront mieux compris à l'aide de la description détaillée ci-dessous d'exemples de réalisation et des dessins annexés sur lesquels la figure 1 représente le schéma de principe du convertisseur numé- rique-analogique par interpolation selon /2/; la figure 2 représente la conversion numérique-analogique par inter- polation selon /2/, avec un convertisseur numérique-analogique à 1 bit; la figure 3 représente un quantifieur avec réaction de l'erreur de quantification, sous forme de structure équivalente du convertis- seur numérique-analogique par interpolation selon /2/; la figure 4 représente l'influence du filtre de réaction de l'erreur de quantification sur la distribution spectrale de l'erreur de quan- tification; la figure 5 représente les paramètres de la structure généralisée du procédé de conversion numérique-analogique par interpolation, pour divers degrés du filtre de réaction de l'erreur de quantification; la figure 6 représente une structure du convertisseur numérique- analogique par interpolation, améliorée pour réduire la fréquence d'horloge de boucle fs requise pour une résolution donnée de n bits par valeur échantillonnée; la figure 7 représente un convertisseur numériqueanalogique par interpolation à deux étages; et la figure 8 représente unconvertisseur numérique-analogique par interpolation avec filtre de 4ème degré pour réaction de l'erreur de quantification. La fonction de ce convertisseur numérique-analogique selon l'invention repose sur un principe d'interpolation généralisée. Par suite du montage en cascade de plusieurs réseaux d'interpolation, une seule source de courant commutée à deux valeurs représentatives suffit à la sortie du convertisseur; ces valeurs suffisent, en liai- son avec un filtre passe-bas en aval, pour la représentation du signal PCM converti dans le plan analogique. Contrairement à la solution faisant intervenir des sources de courant pondérées et le principe selon /2/, il est ainsi possible de réaliser, sans compo- sants de précision ni équilibrage, un convertisseur numérique- analogique à résolution élevée, pour une longueur de mot-code de 16 bits au maximum et une fréquence d'échantillonnage de 50 kHz max. Un autre avantage de la solution selon l'invention réside dans l'im- possibilité de production de pointes de commutation. La différence par rapport au procédé à sources de courant pon- dérées selon /1/ réside dans le fait que la partie analogique du convertisseur selon l'invention ne comporte qu'une seule source de courant commutée, dont les deux valeurs représentatives ne doivent satisfaire à aucune condition sévère de précision. Des variations faibles et lentes des valeurs représentatives se traduisent simplement par de faibles fluctuations du gain, tolérables par exemple dans des systèmes audio PCM de haute qualité. La différence par rapport au procédé par interpolation selon /2/ réside dans le fait que le convertisseur selon l'invention est constitué par plusieurs réseaux d'interpolation montés en cascade. Le premier réseau au moins, situé à l'entrée du convertisseur selon l'invention, comprend un filtre numérique de degré supérieur à l'unité. Le fonctionnement de la conversion numérique analogique par interpola- tion selon l'invention est décrit ci-après. Le principe de l'interpo- lation généralisée est d'abord dérivé du cas particulier de la struc- ture d'interpolation selon /2/, représenté à la figure 2. Ce cas particulier est caractérisé par la transmission à l'accumulateur des motscode appliqués à l'entrée, sans modification de leur longueur de n bits. Seul le bit de plus fort poids du signal de sortie est trans- mis à la sortie du montage, ce qui peut être considéré comme une quantification. Le reste du mot-code d'une longueur de n bits, demeu- rant dans la boucle de l'accumulateur, représente alors l'erreur de quantification q, à compter négativement selon les conventions habi- tuelles. Une légère modification du schéma synoptique de la figure 2 selon cette interprétation conduit au schéma synoptique de la struc- ture équivalente selon figure 3. Le registre situé dans la boucle de réaction de l'erreur de quantification q représente-le cas le plus simple d'un filtre de réaction d'erreur du premier degré. Le diagramme de la figure 4 illustre qualitativement l'effet de cette réaction de l'erreur de quantification sur le spectre de densité de puissance de l'erreur de quantification à la sortie du quantifieur. Par raison de simplicité, ce diagramme est établi en admettant que l'erreur de quantification présente un spectre de densité de puissance constant en l'absence de réaction d'erreur. L'effet de la réaction de l'erreur de quantification selon figure 3 est le suivant: la puissance de l'erreur de quantification diminue aux basses fréquences, mais augmente aux fréquences élevées. Comme l'indique en outre la figure 4, l'emploi de filtres de réaction d'erreur de degré supérieur permet de réduire encore la puissance de l'erreur de quantification dans la bande de fréquence 0; f du convertisseur numérique-analogique permet toutefois une atténua- tion suffisante de ces composantes de la puissance de l'erreur de quantification. Pour la réaction d'erreur, il convient d'utiliser des filtres transversaux présentant la fonction de transfert complexe R- -r G(z)= grz r=1 R représentant le degré et gr les coefficients du filtre. Le problème consiste à déterminer, pour un degré R donné, les coefficients gr minimisant la puissance de l'erreur de quantification dans la bande de fréquence utile. Afin de pouvoir résoudre ce problème d'optimisation, on admet en simplifiant que l'erreur de quantification n'est pas corrélée avec le signal PCM à l'entrée du convertisseur. Dans l'hypothèse précitée, le spectre de la densité de puissance de l'erreur de quantification est alors blanc en l'absence de réaction d'erreur Sq" I1_- G(f)12. S q e- j2ifrfT et 1 avec G(f) = gr.e et T 2NW r=l La condition de puissance minimale de l'erreur de quantification dans la bande de fréquence 0 les coefficients g, puis l'annulation de toutes les différentielles. Dans le cas o N " 1, les coefficients optimaux du filtre sont représentés avec une bonne approximation par les coefficients bino- miaux à signe alternant, tels que le tableau de la figure 5 les repré- sente pour divers degrés du filtre. Le filtre passe-bas analogique monté à la sortie d'un convertis- seur numérique-analogique supprime les prolongements périodiques de la bande de fréquence du signal, produits par l'échantillonnage. Dans le cas de convertisseurs par interpolation, il atténue simultanément les composantes spectrales de la forte puissance du bruit de quanti- fication dans la bande de coupure f > W. Pour une atténuation de coupure suffisamment élevée, ces composantes sont négligeables par rapport à la puissance de l'erreur de quantification P* dans la bande q de fréquence du signal 0 dans le cas de la conversion numérique-analogique par interpolation. La puissance de l'erreur de quantification du quantifieur fonc- tionnant à la fréquence d'horloge N.fA = 2.N.W, sans réaction d'erreur, est par contre dans l'hypothèse précitée d'une densité de puissance S constante de cette erreur q P =2. NW. S q q Le rapport des puissances P /P* est appelé gain du procédé de con- q q version par interpolation. Ce gain est une mesure de la résolution en amplitude du convertisseur numérique-analogique par interpolation. Pour une résolution spécifiée du convertisseur numérique- analogique par interpolation correspondant à n bits par valeur échan- tillonnée, le gain P /P* doit être suffisamment grand par rapport au q q rapport maximal de la puissance du signal à la puissance de l'erreur de quantification d'un quantifieur régulier à 2n étages. Dans cette hypothèse, le signal de sortie du décodeur PCM par interpolation ne contient pour l'essentiel que la puissance de l'erreur résultant de la quantification pendant la conversion analogique-numérique. Le gain de la conversion numérique-analogique par interpolation dépend du rapport N de la fréquence d'horloge de la boucle de réac- tion d'erreur à la fréquence d'échantillonnage PCM. Le tableau de la figure 5 présente avec une bonne approximation le gain P /P* pour q q divers degrés des filtres optimisés de réaction d'erreur et pour N " 1. Ces expressions sont obtenues en portant-la fonction de trans- fert G(f) de chacun des filtres optimisés de réaction d'erreur dans l'équation précitée de P*. q Un gain minimal d'environ 105 dB est par exemple nécessaire pour le projet d'un convertisseur numérique-analogique par interpolation à 16 bits, car le rapport de la puissance maximale du signal à la puis- sance de l'erreur de quantification à la sortie d'un quantifieur régulier à 216 étages est d'environ 98 dB /1/. Pour une fréquence d'échantillonnage prédéterminée fA = 50 kHz, les relations indiquées sur le tableau de la figure 5 permettent de calculer, à partir du gain minimal, la fréquence d'horloge N.fA requise pour la boucle de réaction d'erreur, en fonction du degré R du filtre optimisé de réaction d'erreur. Une fréquence d'horloge de 32.fA, particulièrement favorable pour la réalisation du montage convertisseur, est obtenue dans le cas R = 4. La figure 6 représente la structure généralisée du convertis- seur numérique-analogique par interpolation avec un filtre optimisé de réaction d'erreur G(z). Comme le montrent les sommes de valeurs il absolues des coefficients du filtre optimisé, présentées sur le tableau de la figure 5, la longueur du mot-code du signal à la- sortie du filtre de réaction d'erreur croit avec le degré R du filtre par rapport à la longueur du mot-code de l'erreur de quantification q à l'entrée du filtre. Compte tenu du signal PCM à l'entrée du convertisseur, le nombre requis d'étages du quantifieur est de 2 +1 dans la mesure o le degré du filtre est R > 1. Cette propriété de la structure généralisée du convertisseur numériqueanalogique par interpolation impose le montage en cascade de plusieurs réseaux d'interpolation pour permettre de réduire suc- cessivement à 2 le nombre des étages de quantification requis, afin qủune seule source de courant commutée soit nécessaire à la sortie de l'ensemble du convertisseur. Le premier étage de ce convertisseur à plusieurs étages par interpolation contient toujours le filtre de réaction d'erreur présentant le degré maximal requis, et le dernier étage un filtre de degré R = 1. La condition précitée de gain minimal s'applique à chaque étage. La figure 7 représente l'exemple d'un convertisseur numérique- analogique par interpolation à deux étages et 16 bits. La figure 8 représente le détail de la structure du premier étage, schématisée sur la figure 7. Il convient de souligner qu'une dérivation des lignes de signal conformément à la représentation de la figure 2 suffit pour séparer l'erreur de quantification négative du signal de sortie du quantifieur. Pour une fréquence d'échantillonnage fA = 50 kHz, les fréquences d'horloge sont les suivantes pour l'exemple de réalisation d'un con- vertisseur numérique-analogique par interpolation à 16 bits selon figures 7 et 8 étage 1: fsi = 1,6 MHz étage 2: fS2 = 25,6 MHz La fréquence d'horloge f relativement faible du premier étage permet un traitement sériel des bits du signal d'entrée et de l'erreur de quantification, même dans le cas de l'intégration du montage. Par suite des coefficients simples du filtre, il en résulte une possibilité de réalisations particulièrement économique du filtre de réaction d'erreur selon le principe de l'arithmétique distribuée, décrit dans /3/ Kammeyer, K.D.: "Analyse des Quantisierungsfehlers bei der Ver- teilten Arithmetik", Université d'Erlangen-Nuremberg, 1977. Le multi- plicateur de coefficients est supprimé dans cette réalisation. Par suite de sa structure simple, l'étage 2 du convertisseur numériqueanalogique à 16 bits selon figure 2 peut aussi être réalisé économiquement à l'aide d'une petite mémoire morte. Cet étage délivre à sa sortie un des 17 profils binaires sériels différents possibles, ayant chacun une longueur de 16 bits, en fonction du signal de sortie de l'étage 1 appliqué à son entrée. Les 17 profils binaires sont stockés dans la mémoire morte. Celui à utiliser est adressé par ledit signal, transféré en parallèle, à la fréquence d'horloge f, dans un registre à décalage, puis lu en série dans ce dernier à la fréquence d'horloge fS2- Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art au principe et aux dispositifs qui viennent d'être décrits uniquement à titre d'exemples non limitatifs, sans sortir du cadre de l'invention. 248370a Revendications 1. Procédé de conversion numérique-analogique de signaux PCM selon un principe d'interpolation généralisée, caractérisé en ce que le signal d'entrée numérique est mémorisé temporairement, mot-code par mot-code, dans un registre d'entrée et appliqué à un additionneur dont le mot-code de sortie est divisé en un mot-code partiel de plus fort poids et un motcode partiel de plus faible poids, le mot-code partiel de plus fort poids ayant une longueur inférieure à celle du mot-code d'entrée PCM; la suite produite de mots-code partiels de plus fort poids est transmise à la sortie du convertisseur par une fréquence d'horloge égale à un multiple de la fréquence d'échantil- lonnage PCM, et la suite de mots-code partiels de plus faible poids est filtrée dans une boucle de réaction, à la même fréquence d'hor- loge, par un filtre de réaction d'erreur numérique, non-récursif et de degré quelconque supérieur à l'unité, puis additionnée mot-code par motcode au mot-code d'entrée mémorisé temporairement; le degré et la réponse impulsionnelle du filtre de réaction d'erreur sont ajustés de façon que l'erreur de quantification résultant du raccourcissement du mot-code et contenue dans la suite des mots-code partiels de plus fort poids soit minimisé dans la bande de fréquence du signal utile PCM, afin que la puissance de cette erreur de quantification supplé- mentaire soit négligeable, dans ladite bande, par rapport à la puissance de l'erreur de quantification déjà contenue dans le signal d'entrée PCM; la suite des mots-code partiels de plus fort poids est, à la sortie, transposée dans le plan analogique par un convertisseur numé- rique-analoqique à faible nombre de valeurs représentatives analo- giques; et le signal transposé traverse un filtre passe-bas analogique qui supprime d'une part les prolongements périodiques de la bande de fréquence du signal utile, produits par l'échantillonnage, et atténue d'autre part suffisamment les distorsions de l'erreur de quantifica- tion supplémentaire, concentrées à l'extérieur de la bande de fréquence du signal utile et produites par le raccourcissement des mots-code. 2. Procédé de conversion numérique-analogique de signaux PCM selon revendication 1, caractérisé en ce que plusieurs réseaux d'interpola- tion sont montés en cascade pour le raccourcissement des mots-code successifs, de façon que le filtre de réaction d'erreur présentant le degré maximal requis se trouve toujours dans le premier étage; le degré du filtre de réaction d'erreur et par suite la longueur des mots-code de la suite transmise de mots-code partiels de plus fort poids diminuent d'un étage au suivant, la fréquence d'horloge de boucle augmentant d'un étage au suivant; le dernier étage de raccourcissement des mots-code réalisés sous forme d'un accumula- teur numérique simple, constitué par un additionneur et un registre, de façon que le signal de sortie à 1 bit de l'accumulateur ne soit plus accumulé, mais transmis à la sortie du convertisseur numérique- analogique par interpolation à plusieurs étages, puis transposé dans le plan analogique par un convertisseur numérique-analogique à deux valeurs représentatives analogiques seulement, tel qu'une source de courant commutée, et traverse ensuite le filtre passe-bas analogique. 3. Procédé selon revendication 1, caractérisé en ce que l'accumu- lateur numérique simple est remplacé dans le dernier étage de rac- courcissement des mots-code par la combinaison d'une mémoire morte et d'un registre à décalage, tous les profils binaires à bits sériels du signal de sortie à un bit étant rangés dans la mémoire morte; et le profil binaire valide du signal d'entrée dudit étage est sélecté par l'adresse d'entrée de la mémoire morte, puis transféré au registre à décalage, dans lequel le profil binaire est ensuite lu en série. 4. Procédé selon une quelconque des revendications 1 à 3, caracté- risé en ce que pour la réalisation des filtres de réaction d'erreur numériques, non-récursifs et de degré supérieur à l'unité, on utilise un circuit fonctionnant selon le principe de l'arithmétique distri- buée", le filtrage numérique par le filtre de réaction d'erreur étant réalisé par la convolution de sa réponse impulsionnelle et de la suite des mots-code partiels de plus faible poids faisant l'objet de la réaction, et tous les ensembles de coefficients des sommes partielles admissibles, produites par la convolution, étant rangés dans une mémoire morte; la suite de mots-code partiels de plus faible poids faisant l'objet de la réaction traverse en série une chaîne de registres à décalage munis de prises, reliées aux entrées d'adresse de la mémoire morte et sélectées de façon que chacun des mots-code partiels soumis à la convolution fasse apparaître sur elles un bit de même valence; la somme partielle de convolution correspondante, de valence instantanée, est extraite de la mémoire morte par le profil binaire apparaissant sur les prises; ces sommes partielles sont sommées en fonction de leur valence, dans l'accumulateur relié à la sortie de la mémoire morte, de façon qu'après un nombre d'impul- sions d'horloge correspondant à la longueur des mots-code partiels de plus faible poids, un nouveau mot-code du signal de sortie du filtre apparaît à la sortie de l'accumulateur, puis est additionné au mot-code d'entrée mémorisé temporairement.