FR 2485843 A1 19811231 FR 8014090 A 19800625 Récepteur numérique de fréquences L'invention concerne un récepteur numérique de fréquences permettant notamment l'identification des signaux à fréquences vocales des codes de signalisation pour les télécommunications. Elle est utilisable en particulier dans les centraux téléphoniques à commutation temporelle, pour la réception de la signalisation entre centraux et de la signa- lisation émise par les postes à clavier des abonnés. Dans les centraux téléphoniques temporels, les récepteurs numériques sont souvent reliés aux circuits et lignes par le réseau de connexion et par une liaison à multiplex temporel telle qu'une liaison MIC 32 voies aux normes européennes. Le récepteur analyse en temps partagé les signaux qu'il reçoit sur ces 32 voies et dialogue avec une logique de décision. Un grand nombre de récepteurs connus sont basés sur la théorie des filtres linéaires, définis par des équations aux différences finies. Un récepteur de ce type est décrit dans le brevet français n0 1.603.175. Un tel récepteur a l'inconvénient de nécessiter un filtre passe-bande par fréquence à reconnaître, et il est difficilement adaptable à des codes multiples. Un autre type de récepteur, décrit par exemple dans le brevet français n0 2.269.261 consiste à effectuer une translation en fréquence du signal reçu et à détecter un signal basse fréquence. Ce principe est retenu dans la présente invention, o la trans- lation effectuée est égale à la fréquence à-détecter. Un filtre passe- bas permet de déterminer l'amplitude de la composante continue du signal modulé. En effet, pour un signal reçu X(t) quelconque, un filtrage passe-bas portant sur le signal complexe XI (t) = X(t) e jwt fournit un signal dont l'amplitude est proportionnelle à l'énergie contenue dans le spectre de X(t) au voisinage de la fréquence corres- pondant à la pulsation En pratique on utilise 2 circuits de modulation et de filtrage en parallèle réalisant: - La multiplication par CosWt et le filtrage passe-bas, - la multiplication par SinWt et le filtrage passebas, -2- et on effectue la moyenne quadratique des 2 réponses. Le but de l'invention est de réaliser sous un faible volume un récepteur piloté par un processeur et capable de prendre en compte un grand nombre de codes multifréquences. L'objet de l'invention est un récepteur numérique de fréquences relié à un processeur pour la reconnaissance de signaux de codes multifréquences reçus sur des voies de signalisation et transmis au récepteur sous forme numérique par au moins une liaison à multiplexage temporel, le récepteur comportant des moyens de modulation des signaux reçus par les signaux de fréquence du code utilisé et fournis par un générateur numérique, des moyens de filtrage passe-bas des signaux modulés, et des moyens d'analyse de l'énergie contenue dans le spectre des signaux reçus au voisinage de chacune des fréquences du code. Suivant une caractéristique de l'invention le récepteur est formé: - D'un dispositif de modulation comportant un générateur numérique réalisant pour chaque voie de la liaison multiplex la modulation du signal par les composantes sinus et cosinus de chaque fréquence du code. - De 2 groupes de cellules de filtres passe-bas affectés chacun à l'une des composantes, chaque cellule étant constituée d'un circuit de calcul de récurrence basé sur une équation aux différences finies et d'un circuit de mémoire pour stocker les valeurs intermédiaires correspondant à chaque voie et à chaque fréquence. - D'un dispositif d'analyse programmable piloté par le processeur pour l'analyse des énergies et la validation des signaux suivant les spécifications propres à chaque code de signalisation. Suivant une autre caractéristique, chaque cellule comporte un additionneur, un soustracteur et un moyen de décalage permettant de faire progresser la variable Y (nt) conformément à l'équation particulière Y t(n+1)T] = X [nt] + (1 - 21(FcT) Y Etg dans le cas o l'on se limite à des valeurs Fc de la fréquence de coupure à 3dB telles que: 2 -I'Fct = 2 ni avec ni entier Un mode d'application préférentiel de l'invention décrit ci- -3 - après à titre d'exemple permettra de bien en faire comprendre les caractéristiques, en relation avec les dessins annexés: - La figure 1 est un schéma d'ensemble de l'invention et du processeur associé. - La figure 2 montre le diagramme de temps des principaux signaux d'horloge utilisés. - La figure 3 représente un circuit de modulation comportant un générateur numérique. - La figure 4 représente un schéma du filtre numérique passe-bas utilisé. - La figure 5 montre un circuit réalisant la moyenne quadratique de 2 signaux et le classement des résultats obtenus pour les différentes fréquences d'un même code. - La figure 6 est un circuit de décision programmé en fonction des spécifications des différents codes pris en compte. Le récepteur que l'on va décrire est applicable à un central téléphonique piloté par des calculateurs centraux ou par des organes de commande répartie, par exemple des microprocesseurs. Le gestion des échanges d'informations entre organes de commande et auxiliaires de signalisation multifréquence est faite par un micro- processeur qui pourra gérer par exemple un émetteur et un récepteur. Dans cette application le microprocesseur effectue les tâches suivantes concernant le récepteur: - Affectation des voies et des codes sur ordres de la commande du central. - Confirmation des signaux détectés et préconfirmés par le récepteur. - Prétraitement: reconnaissance des signaux du code par exemple des chiffres de numérotation. - Essais: systématiques ou sur ordre de la commande. Le récepteur, piloté par le microprocesseur mP (figure 1) comporte les éléments suivants - Un circuit de modulation MO relié à une liaison MIC et comportant un générateur de fréquence programmable. La liaison MIC est de type européen: 32 voies de 8 eb échantillonnées à une fréquence de 8 KHz, et transportant des signaux compressés suivant la loi A définie par le CCITT (avis G.711). Le générateur qui sera décrit plus loin est -4 - du type de celui qui est décrit dans le brevet français n0 8003572 et il fournit pour chaque voie et chaque fréquence des codes utilisés les deux signaux CosWt et SinWt. - Un ensemble de circuits Fl à F4 réalisant des filtres passe-bas FPB. - Un circuit CL réalisant pour chaque fréquence la moyenne quadratique des 2 composantes, le classement des valeurs obtenues pour toutes les fréquences d'un code en ne retenant que les 3 valeurs les plus fortes. Un circuit de décision DE qui analyse les changements d'état et en effectue une préconfirmation avant de les communiquer au micropro- cesseur, ce qui allège la tâche de ce dernier. - Une base de temps BT qui crée, à partir des signaux de signalisation reçus sur la liaison MIC, les signaux nécessaires au fonctionnement des cartes du récepteur. La structure des filtres passe-bas utilisés est basée sur la théorie des équations aux différences. Une équation simple pour une cellule de filtre s'écrit y [(n+1)Ti = X [nTj + CY EnT] o X est le signal d'entrée de la cellule Y est le signal de sortie T la période d'échantillonnage C = 1 - 2 I FcT Fe = fréquence de coupure à 3dB. Le gain de la cellule est 1/2 1' Fct. Dans cette application on posera 2 1% FcT = 2-n on obtient, avec T = 125/P s les cas particuliers suivants n = 5 Fe N 40 Hz n = 6 FC i 20 Hz (à moins de 1% près) n = 7 FC I 10 Hz Pour les valeurs entières *de n la réalisation de la cellule ne nécessite donc que les opérations logiques simples:décalage, addition, soustraction. D'autre part on peut, également par décalage, se ramener à des cellules de gain unitaire puisque le gain a dans ce cas pour valeur 2n. - 5 - Le filtre décrit plus loin, représenté figure 4, comporte 4 cellules de ce type en série, dans le but d'avoir un bon compromis entre sélectivité, temps de réponse et volume de matériel. Ces cellules réalisent les opérations suivantes sur le signal d'entrée X(nT) pour aboutir au signal de sortie YS: Y [ln+l)T] X(nT) + Y1(nT) [1 2] Y2 (n+1)T] = 2-nl Y1 [(n+1)T + Y2 (nT) 1 - 2-n2 Y3 n+1)T = 2-n2 Y2 [(n1+l)T] + Y3 (nT) [ - 2n3] Y4 Én+1)Tj 4-n3 Y3 (n+1)T3 + Y4 (nT) - 2n4J YS = 2 n4 y4 1(n+ 1)T| En pratique on obtient un bon résultat pour nl = n2 = n3 = 5 et n4 = 6, mais la structure de la cellule utilisée permet de eommander les valeurs de nl à n4 en fonction du code analysé. On va maintenant décrire en détail le récepteur. Le circuit de modulation MO, comportant le générateur de fréquence du type décrit dans le brevet n 8003572 est représenté figure 3. Ce circuit comporte également des moyens permettant le test par le microprocesseur. La liaison d'entrée MIC est reliée à un registre à décalage de 8 eb, RD1, par un multiplexeur MX1 dont l'autre entrée ET provient du microprocesseur et sert au test. Pour chaque voie de la liaison MIC, le registre RD1 permet d'enregistrer l'échantillon de signal multifréquences de 8 eb wl à w8. La procédure générale est la suivante: chaque code peut comporter jusqu'à 8 fréquences, et pour chaque voie on utilise les 8 temps élémentaires, correspondant à la période d'arrivée des eb sur le MIC, pour faire les opérations correspondant à ces 8 fréquences: modulation (composantes sinus et cosinus), filtrage, analyse des énergies. La base de temps fournit les signaux suivants (figure 2) - Chaque temps élémentaire wl à w8 de 488 ns est divisé en 4 périodes ha, hb, hc, hd de 122 ns. - Un signal A, à l'état 1 depuis le front montant de ha jusqu'au -6- front montant de ho, est utilisé pour le traitement successif des composantes sinus, et cosinus, et d'autres opérations en temps partagé. - Un signal Wr permet la synchronisation du récepteur en fin de trame. Ce signal apparait en w8 x ho de la voie 31 et dure 1 temps élémentaire (488 ns). La synchronisation du circuit de modulation est réalisée par un compteur CR1 de 8 eb piloté par le signal ha: 5 eb indiquent le numéro de voie NV et 3 eb l'instant élémentaire (Wl à W8). Le compteur est initialisé à chaque trame à une valeur adéquate K chargée par une porte P0 à l'instant Wr x hb. Le numéro de code CO affecté à chaque voie est stocké dans une mémoire MC1 de 32 mots de 6 eb (possibilité d'avoir 64 codes). La mémoire MC1 est chargée par le microprocesseur par un registre à décalage RD2 et une porte Pi. Les liaisons du circuit de modulation avec le processeur sont les suivantes: - Chargement des numéros de code: liaison série EK reliée à l'entrée du registre RD2, et fil de commande AK autorisant le pilotage du registre (porte P2) par l'horloge ho. - Lecture de la mémoire: liaison série SK en sortie d'un registre à décalage RD3 relié à la sortie de MC1 par une porte P3, contrôlée par le signal hb et par la sortie d'une porte P4 qui autorise la lecture. La porte P4 est validée d'une part lorsqu'un eb E du registre RD2 qui indique un ordre d'écriture est à zéro (inverseur Il), et d'autre part par une bascule BI pilotée par le signal AK à travers un inverseur I2 et remise à zéro par le signal ho. L'émission sur la liaison SK est pilotée par le signal ha (porte P5, signal d'autorisation VK). - Test de simulation: liaison série ET. Le multiplexeur MX1 est adressé par un signal AT du processeur. La sortie du registre RD1 est reliée à la sortie série ST par une bascule B2 pilotée par le signal ha. Le chargement du registre RD1 est commandé par le signal ho à travers une porte P6 contrôlée par une porte "OU" P7. La porte P7 est validée par un signal VT, ou par l'état zéro du signal AT (inverseur I3). Des moyens de contrôle et de test analogues sont utilisés dans les autres circuits du récepteur, et on ne les décrira pas en détail. -7 - La mémoire MC1 est adressée par le numéro de voie NV à travers un multiplexeur MX2 donnant accès par le registre RD2 ou par le compteur CR1. Le multiplexeur est adressé par le signal A délivré en sortie d'une porte P8 validée en sortie de l'inverseur I2. La porte Pi d'entrée de la mémoire est ouverte pour hb 1 et sous contrôle d'une porte P9 validée par l'eb E du registre RD2 et par la sortie Q de la bascule Bl. Le générateur comporte une table TSC en mémoire PROM contenant 1024 valeurs des fonctions sinus et cosinus sous forme logarithmique. L'eb de poids faible de l'adresse reçoit le signal A. à chaque pas du compteur CR1, la table fournit donc successivement les 2 composantes. La fréquence des signaux émis est déterminée par le pas d'explo- ration stocké dans une mémoire Ml de 1024 mots (un mot par fréquence, pour chaque code). Le numéro d'identification de la fréquence NF est ici égal au numéro NW: Le contenu du compteur CR1 est stocké au temps hd (porte P10) dans un registre Rl. L'information NF fournit une partie de l'adressage de la mémoire Ml, complété par le numéro de code CO stocké dans un registre R2 en sortie de la mémoire MC1 (porte Pli validée au temps hd). L'adresse de la table est contenue dans une mémoire MA adressée par le registre Rl, et cette adresse est stockée à chaque pas dans un registre R3 (porte P12, validée au temps ha). à chaque trame chaque mot de la mémoire MA est incrémenté par l'inter- médiaire d'un additionneur ADi et d'une porte Pl 3 ouverte à chaque temps hb. Pour obtenir la précision voulue dans le choix des fréquences l'incrément est déterminé avec une partie entière de 10 eb et une partie fractionnaire de 6 eb, et seule la partie entière de l'adresse est transmise à la table TSC. Pour effectuer la modulation du signal reçu sur les voies MIC, le contenu du registre RD1 est stocké à chaque changement de voie dans un registre R4 (porte P14 ouverte au temps wl x ha). La modulation est effectuée par un additionneur AD2 relié à la sortie du registre R4 et de la table TSC. En effet, la loi A de compression sur les voies MIC est très proche d'une loi logarithmique, et il est connu (voir en particulier les brevets déjà cités) d'effectuer une amplification ou une modulation par addition de signaux compressés ou d'un signal compressé et d'un signal logarithmique. -8- Le signal est ensuite décompressé à l'aide d'une mémoire de conversion MCL, par exemple de type PROM de 512 mots de 12 eb (un mot par voie et par fréquence pour les 2 composantes). Les 9 eb d'adre- ssage sont fournis: en sortie de l'additionneur (7 eb), par une sortie C de l'additionneur indiquant une retenue, et en sortie d'un circuit de sélection (portes ou exclusif Xl et X2, multiplexeur MX3 adressé par le signal A) permettant de tenir compte du signe du signal, la table TSC ne comportant que les valeurs correspondant à l'intervalle O à Il de la variable. En sortie de la mémoire MCL, la composante sinus est stockée dans un registre intermédiaire R5 au temps hc (porte P15). Au temps ha suivant les 2 composantes sont stockées dans les registres de sorties R6 et R7 (porte P16 - P17). Les filtres utilisés pour les 2 composantes sont identiques. Les 4 circuits (Fl à F4) représentés figure 1 correspondent chacun à une carte de circuit imprimé. Chaque carte comporte 2 cellules CF1 et CF2 identiques (figure 4), un registre d'adressage R8 et un registre d'entrée R9 relié à l'entrée E du circuit par une porte P18 ouverte au temps ho. Chaque cellule comporte une mémoire MY de 256 mots de 17 eb pour le stockage des variables intermédiaires Y (nt), avec un registre de sortie R11 contrôlé au temps hb par une porte P19. L'entrée de la mémoire MY est validée au temps hb par une porte P20. L'écriture en mémoire (entrée e) est légèrement retardée par rapport à la lecture par un circuit à retard RE -qui contrôle également la porte P19 (inver- seur I4). Les opérations sur la variable sont réalisées à l'aide des circuits complémentaires suivants: - l'opération Yi (nt) [1 - n] est réalisée par un additionneur AD4 opérant une addition en "complément à 2" (l'inverseur I5) des 17 eb du registre Rll et des 17 eb de poids forts complétés à gauche par ni "O". Dans cette réalisation la valeur de ni peut être commandée par le processeur: le décalage est réalisé à travers un multiplexeur MX4 à k entrées permettant le choix entre k valeurs de ni par une commande d'adressage Y. - L'addition du signal d'entrée de la cellule est réalisée par un additionneur AD3. Le résultat est stocké (porte P21) au temps ha suivant dans un registre R10 dont la sortie est reliée à la porte P20 -9- et à la sortie ST de la cellule. - L'affaiblissement du signal (décalage de ni - 1 eb) pour obtenir des cellules de gain unité est réalisé soit par cablage si ni est fixe, soit à l'aide d'un multiplexeur ou d'un décaleur (non représenté sur la figure) si la valeur de ni est programmable. La mémoire MY est adressée au fil de l'eau par le registre R8, sans référence au signal analysé. Le circuit CL effectuant la moyenne quadratique des 2 composantes du signal modulé et le classement des réponses pour les 8 fréquences par ordre d'énergie décroissante est représenté figure 5. Les composantes sont reçues au temps ho dans 2 registres d'entrée R12 et R13 (portes P22, P23). La sortie de chaque registre est utilisée pour l'adressage d'une mémoire morte (MP1, MP2) de 1024 mots de 5 eb rélisant la compression du signal. En sortie de ces mémoires, une méoire morte MQ réalise l'opération Log 9 2 + t2 Log r Le résultat est sorti au temps hb dans un registre R14. Le classement est effectué à l'aide de 3 comparateurs CP1 à PC3, de trois registres de classements R15, R16, R17 dont les entrées sont contrôlées par des portes P25, P26, P27 ouvertes au temps hd lorsque le contenu du registre R14 est supérieur à celui du registre contrôlé, et de 2 multiplexeurs intermédiaires MX5, MX6 pilotés par les 2 premiers comparateurs. L'identification des fréquences est faite par un compteur binaire à 3 eb CR2 qui progresse au temps hd. Le compteur est initialisé à chaque changement de voie (temps W8 x hd, porte P28) à une valeur K' (porte P29) qui tient compte du nombre d'instants wi écoulés depuis l'identification faite dans le circuit de modulation. L'identification n'est nécessaire que pour les 2 signaux dominants, dans le cas de code n'utilisant pas de combinaisons de plus de 2 fréquences. Le contenu du compteur CR2 est chargé dans la partie NF des registres R15 et R16 en même temps que l'énergie E. Les registres R15 à R17 sont remis à zéro (entrée R) à chaque changement de voie, par décodage de la sortie 7 du compteur (décodeur DC1 inverseur I6, bascule B3, porte P30). - 10 - Enfin, au temps ha contrôlant des portes P31, P32, P33, le contenu des registres R15 à R17 est transféré dans des registres de sortie R18 à R20. Le circuit de détection DE (figure 6) réalise, à partir des 3 énergies les plus élevées pour chaque voie, et à partir de spécifications propres à chaque code, une identification et une préconfirmation des signaux reçus. D'une manière classique dans le cas d'un code bifréquence, les spécifications sont les suivantes: E1 - E2.Kl (1) E2 _ K2 (2) K1 à K3 et TE étant propres à chaque code E2 -E3 K3 (3) Durée de préconfirmation 7,TE Pour permettre une grande diversité d'utilisations, on réalise également dans cette application la comparaison de E1 à une constante K1, utilisée par exemple dans le cas o l'énergie doit être comprise dans une fourchette déterminée par K4 et K2 E1 K4 (4) La synchronisation pour le circuit DE est réalisée par un compteur CR3, initialisé à une valeur K appropriée, à un instant I déterminé en fin de trame (porte P34). Le compteur fournit les infor- mations NW et NV déjà définies. Les instants W1 à W8 obtenus en sortie d'un décodeur DC2 sont utilisés ici pour commander la succession des opérations à faire pour chaque voie, comme indiqué plus loin. Un registre d'entrée RG reçoit à l'instant W8 x hc les signaux de sortie S1, S2, S3 du circuit CL (porte P35). Le test des conditions (1), (2), (3), (4) définies plus haut est réalisé en sortie du registre RG à l'aide d'un groupe de 3 multi- plexeurs MX7, d'un soustracteur SR, d'un multiplexeur MX8 et d'un comparateur CP4. Les résultats de comparaisons sont stockés succes- sivement dans un registre à décalage RD3 et dans une bascule B4. Les constantes K1 à K4 et TE de chaque code sont stockées dans une mémoire MK adressée par le numéro de code, contenu dans une mémoire MC2 chargée par le processeur et par le numéro NW. La mémoire MC2 est analogue à MC1 et lue et écrite dans les mêmes conditions (registre à décalage d'entrée RD4 portes P36, P37, P38, multiplexeur d'adressage MX9). Le test des conditions est détaillé ci-dessous, compte tenu de la commande des multiplexeurs et du registre RD3 - MX7: adressage par les eb 1 et 2 de NW (porte "OU" P39) - MX8: adressage par les eb 0 et 2 de NW (porte "OU" P40), - RD3: pilotage par ho quand l'eb 2 de NW est à l'état "0" (inverseur 17, porte P39), - la bascule B4 est commandée en W5 x ho (porte P40). Séquence de test et de préconfirmation: NW Opérations effectuées 000 (Wl) Test (1) résultat dans RD 000 (W2), Test (2) résultat dans RD (W3) Test (3) résultat dans RD 011 (WA) ' Test E1.K2 résultat dans RD 100 (W5) Test (4) résultat dans B4 W6 - W7 - W8 Préconfirmation, entrées/sorties La confirmation complète est une opération qui aboutit à une décision, au niveau des organes de commande du central téléphonique, d'accepter comme bons ou de déclarer non valables les signaux détectés. Un système de confirmation est décrit en particulier dans le brevet francais n0 80-07074. Dans la présente application la confirmation est préparée par le circuit DE et achevée par le microprocesseur mP, qui reçoit de ce circuit, pour tout signal préconfirmé, un mot d'état de 16 eb eb 0 à 4: NV (numéro de voie concernée), eb 5: résultat du test (4) (bascule B4), eb 6- 7: code CP indiquant un état qui a déjà été confirmé, eb 8 - 9: code CC correspondant à un signal en cours de confirmation, eb 10-15: NF numéros de fréquences NF1 et NF2 lus dans le registre d'entrée RE. La préconfirmation est réalisée par une logique comportant une mémoire morte de commande MM, une mémoire vive MS de mise à jour - 12- des codes CP, CC, et une mémoire vive MT de mise à jour des tempo- risations. La mémoire MM délivre des microcommandes V, CH, T définies plus loin, et la nouvelle valeur des codes CP, CC. Elle est adressée par les informations qui définissent l'état de la voie en cours de traitement: - 4 eb indiquant la valeur actuelle de CP et CC lus dans un registre R21 en sortie de la mémoire MS (Porte P41). - 4 eb de sortie du registre RD3 (test de conditions). - 2 eb en sortie d'un compteur de temporisation CR4 et d'une bascule B5 définis plus loin. La mémoire MS reçoit les nouvelles valeurs CP, CC au temps W5 x ho (porte P42). Les informations de temporisation sont stockées dans la mémoire M et mises à jour par un compteur/décompteur CR4 relié à la sortie de la mémoire (porte P43 commandée en W1 hc). Le compteur est incrémenté à chaque traitement (entrée el commandée en W2 x hc par une porte P44) et décrémenté sur ordre de la mémoire MM (entrée e2 recevant 1 eb de microcommande T, porte P45 validée en h2 x W5. La mémoire MT est adressée par le numéro de voie NV. L'accès à la mémoire est réalisé par un multiplexeur MX10 relié à la sortie du compteur CR4 et à la sortie de la mémoire MK. La sortie du multiplexeur MX10 est reliée à l'entrée de la mémoire MT par une porte P46 ouverte en W6 x hc. Le multiplexeur est adressé par un eb de la microcommande T. On va maintenant décrire la procédure de préconfirmation, en détaillant en même temps les moyens d'échanges avec le microproces- seur mP. Pendant le traitement d'une voie l'information NV permet la lecture des constantes K1 à K5,.TE. En W1 les. codes CP et CC sont chargés dans le registre R21. La temporisation TE chargée au cours d'une trame précédente (en W6) dans la mémoire MT, est chargée dans CR4 en W1 x hc, puis incrémentée. Les tests sont effectués en W1 à W5 et chargés dans RD3 et B4 comme indiqué précédemment. - 13 - En W5 x ho sont délivrés les microcommandes à usage interne commande éventuelle T de décomptage, et chargement V des nouveaux codes CP, CC. Lorsque la voie arrive en fin de période de préconfirmation (sortie C du compteur CR4 à l'état 7), la microcommande CH est utilisée pour appeler le microprocesseur par une procédure d'interruption (sortie IT de la bascule B5). Le signal CH est pris en compte en W6 x hc (porte P47) par une bascule B6, puis la bascule B5 au temps W4 x ho suivant (porte P48). La bascule B6 est remise à zéro par une commande RZ venant du microprocesseur (porte P49 ouverte en hc). Les informations sont transmises au microprocesseur sur une liaison série S reliée à la sortie d'un registre à décalage RD5 par l'intermédiaire d'une bascule B7 pilotée par le signal ha. Les informations transmises sont les suivantes (16 eb) - Numéro de voie NV (5 eb), - numéro de fréquences NF (6 eb) provenant du registre RG, sortie de la bascule B4, - code CC en sortie de R21 (2 eb), - code CP en sortie de MM (2 eb). Le registre RD5 est chargé par une porte P50 contrôlée par les signaux CH, W6, ho (porte P51). L'émission sur la liaison S est pilotée par le signal ho (porte P52 validée par une autorisation VS du microprocesseur), et relayée par le signal ha (bascule B7). Comme le montre l'application décrite, le récepteur suivant l'invention n'utilise que des circuits très courants, et il est adaptable à des applications très diverses, et simultanément à un grand nombre de codes, de spécifications et de procédures de confirmation, toutes ces variables pouvant être introduites dans des mémoires vives ou mortes. Bien entendu l'invention n'est pas limitée à l'application décrite, dans laquelle la plupart des moyens utilisés peuvent être remplacés par des moyens techniques équivalents. - 14 - REVENDICATIONS 1/ Récepteur numérique de fréquences relié à un processeur pour la reconnaissance de signaux de codes multifréquences reçus sur des voies de signalisation et transmises au récepteur sous forme numérique par au moins une liaison à multiplexage temporel (MIC), le récepteur comportant des moyens de modulation des signaux reçus par les signaux de fréquence correspondant au code utilisé, fournis par un générateur numérique, des moyens de filtrage passe-bas des signaux modulés et des moyens d'analyse de l'énergie contenue dans le spectre des signaux reçus au voisinage de chacune des fréquences du code, caractérisé par le fait qu'il comporte: un dispositif de modulation comportant un générateur numérique réalisant pour chaque voie de la liaison multiplex la modulation du signal par les composantes sinus et cosinus de chaque fréquence du code, - deux groupes de cellules de filtres passe-bas (Fl, F2 et F3, F4) affectés chacun à l'une des composantes, chaque cellule (CF1, CF2) étant constituée d'un circuit de calcul de récurrence basé sur une équation aux différences finies et d'un circuit de mémoire (R8, MY, R11) pour stocker les valeurs intermédiaires [Y (nt)J correspondant à chaque voie et à chaque fréquence, - un dispositif d'analyse programmable (CL, DE) piloté par le proces- seur (mP) pour l'analyse des énergies et la validation des signaux reçus suivant les spécifications propres à chaque code de signalisation. 2/ Récepteur suivant la revendication 1 dans lequel les signaux reçus sur la liaison (MIC) sont compressés suivant une loi (loi A) proche d'une loi logarithmique, et dans lequel le générateur est du type à exploration d'une table suivant un pas proportionnel à la fréquence, caractérisé par le fait que le générateur comporte une table des fonctions sinus et cosinus sous forme logarithmique (TSC), une mémoire de code (MC1) dans laquelle est incrite par le processeur le numéro de code affecté à chaque voie, et par le fait que le générateur est synchronisé avec ladite liaison (MIC) par un compteur (CR1) progressant à la fréquence binaire de la liaison MIC (ha). 3/ Récepteur suivant la revendiation 2, caractérisé par le fait qu'à chaque temps élémentaire (W) le générateur fournit successivement - 15 - les composantes sinus et cosinus d' une des fréquences du code (C0) affecté à la voie (NV) en cours de traitement. V/ Récepteur suivant la revendication 1 dans lequel ladite équation aux différences finies utilisée dans les cellules est du type Y [n+1> TJ = X fH + (1 - 2 FcT) Y [nTS caractérisé par le fait que chaque cellule comporte un additionneur, un soustracteur et un moyen de décalage permettant de faire progresser la variable Y [ni conformément à l'équation ci-dessus dans le cas o l'on se limite à des valeurs de Fe telles que 2 I FcT = 2 ni avec ni entier. 5/ Récepteur suivant la revendication 4, caractérisé par le fait que chaque groupe de cellules, correspondant au filtrage de l'une des composantes du signal modulé, est formé de 4 cellules en série dont les fréquences Fol, Fc2, Fc3 = 40Hz, Fc4 = 20Hz. 6/ Récepteur suivant la revendication 4, caractérisé par le fait que le moyen de décalage est à pas variable et permet de modifier la fréquence de coupure à chaque opération de la cellule. 7/ Récepteur suivant la revendication 4, caractérisé par le fait que, en sortie de chaque cellule, un décalage du signal de ni eb est effectué vers la droite pour obtenir un gain unité. 8/ Récepteur suivant la revendication 1, caractérisé par le fait que le dispositif d'analyse programmable comporte un circuit de clas- sement (CL) des énergies des signaux modulés par les fréquences d'un même code formé d'un opérateur à mémoire morte (MP1, MP2, MQ) effectuant la moyenne quadratique des 2 composantes, et un circuit de comparaison (CP1 à CP3, R15 à R17, MK5, MX6, CR2) permettant de séparer les 3 énergies les plus fortes (El à E3) et d'identifier les fréquences (NF1, NF2) pour au moins les 2 plus fortes de ces énergies (El, E2). 9/ Récepteur suivant la revendication 8, caractérisé par le fait que le dispositif d'analyse comporte des moyens de mémorisation (MK) de constantes (Kl à K5, TE) correspondant aux spécifications des codes utilisés, ces moyens étant adressés par une mémoire (MC2) chargée par le processeur pour affecter à chaque voie un code de signalisation, et un dispositif de test (MX7, SR, MX8, CP4, ED3) des 3 énergies les plus fortes (El à E3) par comparaison aux dites constantes. 10/ Récepteur suivant la revendication 9, caractérisé par le fait qu'il comporte un dispositif de préconfirmation programmé, la préconfir- mation consistant en une analyse répétée sur plusieurs trames, des - 16 - informations fournies par le dispositif de test et d'informations d'état (CP, CC) relatives à l'état de la voie au cours des trames précédentes, et à l'appel du processeur par une procédure d'interruption en fin de préconfirmation déterminée par une temporisation. 11/ Récepteur suivant la revendication 10, caractérisé par le fait que le dispositif de préconfirmation comporte une mémoire de commande (MM) adressée par les dites informations provenant du dispositif de test et par les informations d'état (CP, CC), un circuit de mise à jour des informations d'état (MS, R21), un circuit de mise à jour des temporisations (MT, CR1), et un circuit d'échange d'informations avec le processeur (B5, B6, B7, RD5).