FR 2475330 A1 19810807 FR 8002088 A 19800131 La présente invention concerne un dispositif d'aiguillage de données numériques émises par "'" circuits d'entrée vers un circuit de sortie. Un tel dispositif s'applique tout particulièrement dans un réseau de commutation de données numériques par paquets, dans lequel l'interface entre opérateurs (situés aux noeuds du réseau) et l'intérieur du réseau est constitué par "n" circuits d'entrée et par "'" circuits de sortie, chaque circuit d'entrée pouvant émettre des données numériques vers n'importe lequel des circuits de sortie. Il est alors nécessaire de prévoir un dispositif d'aiguillage de données numériques entre les "n" circuits d'entrée et chacun des "n" circuits de sortie. Un objet de la présente invention est un dispositif d'aiguillage de données numériques permettant de restituer ces données dans leur ordre d'arrivée à l'entrée de ce dispositif. Un autre objet de la présente invention est un dispositif d'aiguillage de données numériques permettant d'éviter tout conflit en cas d'émission simultanée de données numériques par plusieurs circuits d'entrée. Selon une caractéristique de l'invention, le dispositif d'aiguillage de données numériques émises par "n" circuits d'entrée vers un circuit de sortie comporte d'une part "n" mémoires vives, dites mémoires d'attente, destinées à mémoriser chacune les données numériques émises par l'un des "n' circuits d'entrée, à des adresses d'écriture fournies par ce circuit d'entrée, et munies de sorties reliées à une ligne "omnibus" de sortie reliée elle-même au circuit de sortie, d'autre part un circuit de gestion de la lecture des mémoires d'attente, comportant lui-même: - "n" mémoires vives, dites mémoires de gestion, destinées à mémoriser chacune les adresses d'écriture de la mémoire d'attente qui lui est associée, et munies chacune de sorties reliées aux entrées d'adresse de lecture de la mémoire d'attente qui lui est associée, - un circuit d'adressage séquentiel en écriture et en lecture, commun aux "n" mémoires de gestion, incrémenté en écriture lors de chaque écriture par les circuits d'entrée dans les mémoires d'attente, et en lecture lors de chaque lecture des mémoires d'attente par le circuit de sortie, - un circuit d'établissement de priorité de lecture des mémoires d'attente, et de blocage du circuit d'adressage séquentiel en lecture, en cas d'émission simultanée par plusieurs circuits d'entrée, - un circuit de validation d'une mémoire de gestion parmi "n", la validation étant effectuée lors de l'écriture des mémoires de gestion par le circuit d'entrée associé à la mémoire de gestion, et lors de la lecture des mémoires de gestion par le circuit d'établissement de priorité et de blocage. Les objets et caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels: - la figure 1 représente le schéma d'un dispositif d'aiguillage de données numériques conforme à l'invention, lorsque ces données sont des messages quelconques, de longueur fixe, - la figure 2 représente un diagramme des temps de signaux apparaissant sur la figure 1, - la figure 3 représente le schéma d'un dispositif d'aiguillage de données numériques conforme à l'invention, lorsque ces données sont des paquets de longueur variable. A titre d'exemple, la figure I représente le schéma d'un dispo- sitif d'aiguillage de données numériques correspondant au cas o "n" est égal à quatre. Ce dispositif a donc pour but d'aiguiller les données numériques émises par quatre circuits d'entrée El, E2, E3 et E4 vers un circuit de sortie S (non représentés). Le dispositif d'aiguillage comporte quatre mémoires vives 1, 2, 3 et 4, dites mémoires d'attente, munies chacune d'entrées de données reliées à des premières sorties de données de l'un des circuits d'entrée et de sorties de données reliées à une ligne "omnibus" 5 dite ligne "omnibus" de sortie. La ligne "omnibus" de sortie 5 est reliée à l'entrée du circuit de sortie S. Les entrées d'adresse des mémoires vives 1, 2, 3 et 4 sont respectivement reliées aux sorties de quatre multiplexeurs 6, 7, 8 et 9, dits multiplexeurs d'adressage des mémoires d'attente. Chacun des multiplexeurs 6, 7, 8 et 9 est muni-de premières entrées de données reliées à des secondes sorties de l'un des circuits d'entrée, de secondes entrées de données, et d'une entrée de commande qui reçoit un signal E/L, dit signal de rythme local, fourni par une première sortie d'un circuit d'horloge locale 9'. Le signal E/L est également reçu sur l'entrée de sélection de lectureécriture des mémoires vives 1 à 4. Les mémoires vives 1, 2, 3 et 4 sont respectivement destinées à mémoriser les données numé- riques DNV, DN2, DN3 et DN4 émises par les circuits d'entrée El, E2, E3 et E4, et disponibles sur les premières sorties de ces circuits. Les données numériques ADE1, ADE2, ADE3 et ADE4 dispo- nibles sur les secondes sorties de chaque circuit d'entrée repré- sentent l'adresse d'écriture, dans la mémoire d'attente associée à ce circuit d'entrée, des données numériques disponibles sur les premières sorties de ce circuit. On suppose donc que la gestion de l'écriture des mémoires d'attente est assurée par les circuits d'entrée. Le dispositif d'aiguillage de données numériques comporte également un circuit de gestion de la lecture des mémoires d'attente. Le circuit de gestion de la lecture des mémoires d'attente comporte quatre mémoires vives 10, 11, 12 et 13, dites mémoires de gestion, munies chacune d'entrées de données reliées aux secondes sorties de l'un des circuits d'entrée, et de sorties reliées aux secondes entrées de données de l'un des multiplexeurs 6 à 9. Les sorties des mémoires de gestion 10 à 13 fournissent des données ADL à ADL4 représentant l'adresse de lecture des mémoires d'attente 1 à 4. Les entrées d'adresse des mémoires 10 à 13 sont reliées aux sorties d'un circuit d'adressage séquentiel en lecture et en écriture qui est commun aux mémoires 10 à 13. Ce circuit d'adressage séquentiel comporte un compteur 14, dit compteur d'adressage écriture, un compteur 15, dit compteur d'adres- sage lecture et un multiplexeur 16, dit multiplexeur d'adressage des mémoires de gestion. Le compteur 14 est muni d'une entrée d'horloge qui est reliée à la sortie d'une porte "ET" 17, à deux entrées. Une première entrée de la porte "ET" 17 reçoit un signal fE' dit signal de commande d'incrémentation du compteur, fourni par une deuxième sortie du circuit 9'. Une deuxième entrée de la porte "ET" 17 reçoit le signal de sortie CEA-d'une porte "OU" 18 munie de quatre entrées reliées chacune à une troisième sortie de l'un des circuits d'entrée et fournissant respectivement les signaux CEAI, CEA2, CEA3 et CEA4, dits signaux de commande d'écri- ture dans les mémoires d'attente. Le compteur 15 est muni d'une entrée d'horloge qui est reliée à la sortie d'une porte "ET" 19 à trois entrées. Une première entrée de la porte "ET" 19 reçoit un signal 4L' dit signal de com- mande d'incrémentation du compteur 15, fourni par une troisième sortie du circuit 9'. Une deuxième entrée de la porte "ET" 19 reçoit un signal CLA, dit signal de commande de lecture des mémoires d'attente, fourni par le circuit de sortie. Le multiplexeur 16 est muni de premières entrées de données reliées aux sorties du compteur 14, de secondes entrées de données reliées aux sorties du compteur 15, et d'une entrée de commande qui reçoit le signal E/L. Les sorties du compteur 14 fournissent des données adE repré- sentant l'adresse d'écriture des mémoires de gestion, les sorties du compteur 15 fournissent des données ad représentant l'adresse L de lecture des mémoires de gestion, et les sorties du multiplexeur 16 fournissent des données ad représentant l'adresse des mémoires de gestion à un instant donné. Les mémoires de gestion ayant un circuit d'adressage commun, chacune des mémoires de gestion 10 à 13 est par ailleurs munie d'une entrée de validation reliée à la sortie de l'un des multiplexeurs 20 à 23, qui forment un circuit de validation d'une mémoire de gestion parmi "n". Chacun des multi- plexeurs 20 à 23 est muni d'une première entrée de données reliées à la troisième sortie de l'un des circuits d'entrée, d'une seconde entrée de données, et d'une entrée de commande qui reçoit le signal E/L. Le dispositif de gestion de-la lecture des mémoires d'attente comporte également un circuit d'établissement de priorité de lecture des mémoires d'attente et de blocage de l'adressage en lecture des mémoires de gestion en cas d'émission simultanée par les n circuits d'entrée, appelé par la suite circuit d'établisse- ment de priorité et de blocage. Le circuit d'établissement de priorité et de blocage comporte une mémoire vive 24, dite mémoire d'état des circuits d'entrée (ou mémoire d'état), une mémoire morte 25, dite mémoire de priorité, un multiplexeur 26, dit multiplexeur d'écriture de la mémoire d'état, un multiplexeur 27, dit multiplexeur de sélection de lecture-écriture de la mémoire d'état, et un décodeur 28. La mémoire d'état 24 est munie d'entrées d'adresse reliées aux sorties du multiplexeur 16, d'entrées de données reliées aux sorties du multiplexeur 26 et de sorties reliées aux entrées d'adresse de la mémoire morte 25. La mémoire morte 25 est munie de sorties que l'on répartit en premières, deuxièmes et troisième sorties, fournissant trois types de données différentes: REC, DEC et BL. Le multiplexeur 26 est muni de premières entrées de données reliées aux premières sorties de la mémoire morte 25, de secondes entrées de données qui reçoivent les signaux CEA1 à CEA4, et d'une entrée de commande qui reçoit le signal E/L. La mémoire vive 24 est également munie d'une entrée de sélection de lecture-écriture, qui est reliée à la sortie du multiplexeur 27. Le multiplexeur 27 est quant à lui muni d'une première entrée de données qui reçoit le signal CEA, d'une seconde entrée de données qui reçoit le signal CLA, et d'une entrée de commande qui reçoit le signal E/L. Le décodeur 28 est muni d'entrées de données reliées aux deuxièmes sorties de la mémoire 25, d'une première, d'une deuxième, d'une troisième et d'une quatrième sorties reliées respectivement à la seconde entrée de données des multiplexeurs 20 à 23, et four- nissant respectivement les signaux V1, V2, V3 et V4, dits signaux de validation en lecture des mémoires de gestion. La troisième sortie de la mémoire 25 est reliée à la troisième entrée de la porte "ET" 19, cette troisième entrée constituant l'entrée de blocage du circuit d'adresse séquentiel en lecture. Le fonctionnement du dispositif d'aiguillage de données numé- riques représenté à la figure 1 est maintenant décrit en relation avec la figure 2 et à l'aide de l'exemple suivant. On suppose une première émission des circuits d'entrée au cours de laquelle les circuits d'entrée E1, E E3 et E4 émettent simultanément des données numériques vers le circuit de sortie, suivie d'une deuxième émission au cours de laquelle seul le circuit d'entrée E2 émet des données numériques vers le circuit de sortie. Lors de la première émission des circuits d'entrée, les signaux CEA1, CEA2, CEA3 et CEA4, et par conséquent le signal CEA, sont actifs, c'est-à-dire ici sont portés au niveau logique "1". L'émission des circuits d'entrée doit se situer à l'intérieur de la phase d'écriture e du signal E/L, représentée ici par le niveau logique "1". De même le signal CLA, par lequel le circuit de sortie commande la lecture des mémoires d'attente, doit être actif (c'est-à-dire ici présenter un niveau logique "O") à l'intérieur de la phase de lecture 1 du signal E/L, représentée par un niveau logique "O". Contrairement au signal CEA, le signal CLA est périodique. Au cours de la phase d'écriture e,, les données numériques DN1 à DN sontinscrites dans les mémoires d'attente 1 à 4, les adresses d'écriture ADE à ADE4 de ces données numériques sont inscrites dans les mémoires de gestion 1 à 4, à une adresse adE, (ces mémoires étant toutes validées en écriture par les signaux CEA à CEA4). En même temps les valeurs des signaux CEA1 à CEA4 (c'est-à-dire ici le mot binaire, dit mot d'état, "1111") sont inscrites dans la mémoire d'état 24 (le multiplexeur 26 sélection- nant ces données puisque l'on est dans la phase d'écriture). A la fin de la phase d'écriture e le compteur 14 est incrémenté grâce au signal E qui présente alors une impulsion et son contenu passe alors à la valeur "ad E+1". Au cours de la phase de lecture 1P le mot d'état "1111" est tout d'abord lu dans la mémoire d'état (la mémoire d'état 24 étant validée en lecture par le signal CLA qui présente un niveau logique "0"). Le mot d'état "1111" est utilisé pour adresser la mémoire morte 25 qui fournit alors au décodeur 28 des données, par exemple les données "oo" indiquant que la priorité de lecture est donnée à la première mémoire d'attente. Alors seul le signal V fourni par la sortie du décodeur 28 sera actif, par conséquent seule la mémoire de gestion 10 sera validée, et seule la mémoire d'attente I sera lue, (le circuit de sortie recevant alors dans un premier temps les données émises par le circuit d'entrée E 1). La mémoire morte 25 fournit également au multiplexeur 26 le mot d'état à réécrire à la place du mot "1111", qui sera ici le mot "0111". Ce mot, sélectionné par le multiplexeur 26 au cours de la phase 11 est écrit dans la mémoire d'état entre la fin de la phase 1 et le début de la phase e2, c'est-à-dire lorsque le signal CLA présente un niveau logique "1". Et ce mot est écrit à la même adresse que le mot d'état précédent "1111" car l'incrémen- tation du compteur 15 est inhibée par l'intermédiaire du signal BL (de valeur binaire "O") fourni par la mémoire morte 25. Lors de la phase d'écriture e2 aucune opération d'écriture n'est effectuée dans la mémoire d'état puisque le signal CEA reste au niveau logique "0". Puis lors de la phase de lecture 12 le mot "0111" est à son tour utilisé pour adresser la mémoire morte 25 qui fournit alors au décodeur 28 des données "01" permettant dans un deuxième temps d'aiguiller les données émises par le circuit d'entrée E2 vers le circuit de sortie S. La mémoire morte 25 fournit également à la mémoire d'état le mot de réécriture "0011". La mémoire morte 25 fournit également un signal BL qui est toujours au niveau logique "0", ce qui permet de lire toutes les mémoires de gestion à la même adresse, c'est-à-dire de lire dans les mémoires d'attente des informations qui ont bien été émises simultanément par les circuits d'entrée. Le mot d'état "0011" est écrit dans la mémoire d'état entre la fin de la phase 12 et le début de la phase e3 (le signal CLA présentant alors un niveau logique "1"). Lors de la phase e3 aucune opération d'écriture n'est effectuée dans la mémoire d'état puisque le signal CEA reste au niveau logique "0". Puis lors de la phase de lecture 13 le mot "0011" est à son tour utilisé pour adresser la mémoire morte 25 qui fournit alors au décodeur 28 des données "10" permettant dans un troisième temps, d'aiguiller les données émises par le circuit d'entrée E vers le circuit de sortie 5. La mémoire morte 25 fournit également à la mémoire d'état le mot de réécriture "0001", et à la porte "ET" 19 un signal BL qui est toujours au niveau logique "O". Le mot d'état "0001" est écrit dans la mémoire d'état entre la fin de la phase 13 et le début de la phase e4. Lors de la phase e4V aucune opé- ration d'écriture n'est effectuée dans la mémoire d'état puisque le signal CEA reste au niveau logique "I". Puis lors de la phase de lecture 1 le mot "0001" est à son tour utilisé pour adresser la mémoire morte 25 qui fournit alors au décodeur 28 des données "Il" permettant, dans un quatrième temps, d'aiguiller les données numériques émises par le circuit d'entrée E4 vers le circuit de sortie 5. La mémoire morte 25 fournit également à la mémoire d'état le mot de réécriture "0000" et à la porte "ET" 19 un signal BL qui est cette fois au niveau logique "I". Ainsi, lorsque la phase de lecture 1 se termine, le compteur 15 peut être incrémenté, grâce au signal X de sortie de la porte "ET" 19 qui présente alors une impulsion. Lors de la prochaine phase de lecture, les données stockées dans la mémoire d'état et dans les mémoires de gestion seront lues à l'adresse "ad +1". On voit donc sur cet exemple que grâce au circuit d'établissement de priorité et de blocage, le dispositif d'aiguil- lage restitue successivement, dans un ordre établi arbitrairement par l'utilisateur, les données numériques émises simultanément par plusieurs circuits d'entrée. Ceci permet donc d'éviter tout conflit en cas d'émission simultanée par plusieurs circuits d'entrée.-On peut faire le même raisonnement lorsque le nombre de circuits d'entrée émettant simultanément est, non plus égal mais inférieur à n. On-arrive ainsi à établir la programmation de la mémoire morte 25, qui est donnée dans le tableau ci-dessous, également à titre d'exemple puisqu'elle correspond au cas o 'n" est égal à quatre et o l'on suppose que le circuit d'entrée Ei+1 est prioritaire par rapport au circuit d'entrée E.i. Z475330 DEC BL X X 0000 1 1 0000 10 0001 10 0000 01 0001 01 01 0011 01 0000 00 0001 00 00 0011 00 00 0101 00 00 0111 00 symbole X signifie qu'aucune donnée n'est X o I O o stockée à cette adresse. Lors de la phase d'écriture e5 correspondant à la deuxième émission, les données numériques émises par le circuit d'entrée E2 sont stockées dans la mémoire d'attente 2, l'adresse d'écriture dans la mémoire d'attente 2 est stockée dans la mémoire de gestion Il (à l'adresse "adE+1"), et le mot d'état "0100" est stocké dans la mémoire d'état 24, également à l'adresse "adE+l". A la fin de la phase d'écriture es, le compteur 14 est incrémenté et fournit alors l'adresse "adE+2", qui sera utilisée lors de la phase d'écriture correspondant à la prochaine émission. Lors de la phase de lecture 15 correspondant à la deuxième émission, le mot "0100" est tout d'abord lu dans la mémoire d'état, et est utilisé pour adresser la mémoire morte 25. La mémoire morte 25 fournit au décodeur 28 des données "01" permettant de valider la mémoire de gestion 11, et donc d'aiguiller vers le circuit de sortie les données numériques émises par le circuit d'entrée E2. La mémoire morte 25 fournit également à la mémoire d'état 24 le mot de réécri- ADRESSE REC 0010 - 0111 1100 Le ture "0000" et à la porte "ET" un signal BL de niveau logique "1". Ainsi, à la fin de la phase de lecture 15, le compteur 15 est in- crémenté et fournit alors l'adresse "ad E+2 qui sera utilisée lors de la prochaine phase de lecture., L'incrémentation des compteurs 14 et 15, respectivement à la fin des phases d"écriture et de lecture, fait que le dispositif d'aiguillage restitue les données numériques dans leur ordre d'arrivée à l'entrée de ce dispositif. Sur la figure 3, qui correspond au cas o les données numé- riques à aiguiller sont des paquets de longueur variable, on retrouve les mêmes éléments que sur la figure 1 (portant les mêmes références), avec les ajouts et modifications suivants. Les sorties des mémoires de gestion 10, 11, 12 et 13 ne sont plus respectivement reliées aux secondes entrées des multiplexeurs 6, 7, 8 et 9, mais à une ligne "omnibus" 29, reliée elle-même aux entrées de chargement d'un compteur 30. Les sorties du compteur 30 sont reliées à une ligne "omnibus" 31 reliée elle-même aux secondes entrées de données des multiplexeurs 6, 7, 8 et 9. L'entrée de commande de chargement du compteur 30 reçoit le signal CLA. L'entrée d'horloge du compteur 30 est reliée à la sortie d'une porte "ET" 32 à deux entrées. Une première entrée de la porte "ET" 32 reçoit un signal ELS de rythme de lecture, par le circuit de sortie, des paquets stockés dans les mémoires d'attente. Une deuxième entrée de la porte "ET" 32 reçoit un signal ARI d'arrêt d'incrémentation du compteur 30, fourni par le circuit de sortie (par exemple à la détection d'un élément binaire indiquant la fin du paquet). Les mémoires d'attente 1, 2, 3 et 4 étant maintenant adressées en lecture par la même adresse (fournie par la ligne "omnibus" 30) il est nécessaire de les valider séparément. Pour cela il est prévu un registre 33 muni d'entrées reliées aux secondes sorties de la mémoire morte 25, et un décodeur 34 muni d'entrées reliées aux sorties du registre 33 et de quatre sorties fournissant respecti- vement les signaux V'1, VI2, V'3 et V'4. Les signaux V'1, V'2, V'3 et V'4 sont appliqués respectivement aux entrées de validation de sortie des mémoires 1, 2, 3 et 4. Par ailleurs, les paquets émis par les circuits d'entrée ayant Il des longueurs variables, les compteurs 14 et 15 peuvent être incré- mentés à des rythmes différents. Pour éviter alors des recouvre- ments de lecture ou d'écriture des mémoires d'attente, il est prévu un compteur 35 muni d'une entrée d'horloge reliée à la sortie d'un multiplexeur 36, muni lui-même d'une première entrée de donnée qui est reliée à la sortie de la porte "ET" 17, d'une seconde entrée de données qui est reliée à la sortie de la porte "ET" 19, et d'une entrée de commande qui reçoit le signal E/L. L'entrée de commande de sens de comptage du compteur 35 reçoit le signal E/L, de sorte que le compteur 35 est incrémenté par l'horloge du compteur 14 et décrémenté par l'horloge du compteur 15. Les sorties du compteur 35 sont reliées à un décodeur 37 qui détecte la valeur "O" des sorties du compteur 37 et qui fournit un élément binaire supplémentaire d'adressage Y à la mémoire morte 25. La mémoire 25 est munie d'une sortie supplémentaire qui fournit un signal OR au circuit de sortie. Ce signal OR indique au circuit de sortie si des données sont disponibles en lecture dans les mémoires d'attente. La sortie de retenue du compteur 35 fournit également un signal IR aux circuits d'entrée, indiquant si des emplacements des mémoires d'attente sont disponibles pour accueillir des données en écriture. Le dispositif d'aiguillage de paquets de longueurs variables décrit à la figure 3 fonctionne de la manière suivante. Les circuits d'entrée fournissent uniquement les adresses de début de paquets (ADEP, ADE2, ADE3 et ADE4), ce qui permet de réduire assez considérablement la taille des mémoires de gestion. C'est le compteur 30 qui permet, connaissant l'adresse de début de paquet, de générer les adresses des données qui constituent la suite du paquet, aussi longtemps que le circuit de sortie n'a pas détecté dans les mémoires d'attente un message indiquant la fin du paquet (le signal ARI d'arrêt d'incrémentation étant actif lorsque le circuit de sortie détecte ce message). Si, au cours d'une durée déterminée les paquets écrits dans les mémoires d'attente sont plus courts que les paquets lus dans les mémoires d'attente (c'est-à-dire plus courts que les paquets écrits pendant la durée précédente), le compteur 14 est incrémenté plus vite que le compteur 15. Il se peut alors que le compteur 35 atteigne sa valeur maximale qui est égale à la capacité des mémoires de gestion (débordement du compteur). Dans ce cas, le signal IR indique par exemple aux circuits d'entrée que l'on donne priorité à la lecture des mémoires d'attente. Par contre, si au cours d'une durée déterminée, les paquets lus dans les mémoires d'attente sont plus courts que les paquets écrits dans les mémoires d'attente, le compteur 15 est incrémenté plus vite que le compteur 14. Il se peut alors que le compteur 35 reprenne la valeur "0" (retour à zéro du compteur). Dans ce cas, le signal Y, en combinaison avec l'adresse de la mémoire morte 25 fournie par la mémoire 24, fournit le signal OR. Si l'adresse fournie par la mémoire 24 est constituée par le mot d'état "0000", le signal OR indique au circuit de sortie que les mémoires d'attente sont vides. En revanche, si l'adresse fournie par la mémoire 24, n'est pas constituée par le mot d'état "00O0", cela signifie que certaines mémoires d'attente ne sont pas encore vides car un cycle de lecture de paquets ayant été émis simultanément par plusieurs circuits d'entrée est en cours. REVENDICATIONS 1. Dispositif d'aiguillage de données numériques émises par "n" circuits d'entrée vers un circuit de sortie, caractérisé en ce qu'il comporte d'une part, "n" mémoires vives, dites mémoires d'attente, destinées à mémoriser chacune les données numériques émises par l'un des "n" circuits d'entrée, à des adresses d'écriture fournies par ce circuit d'entrée, et munies de sorties reliées à une ligne 'omnibus" de sortie reliée elle- même au circuit de sortie, d'autre part un circuit de gestion de la lecture des mémoires d'attente comportant lui-même: - fn" mémoires vives, dites mémoires de gestion, destinées à mémoriser chacune les adresses d'écriture de la mémoire d'attente, qui lui est associée et munies chacune de sorties reliées aux entrées d'adresse de lecture de la mémoire d'attente qui lui est associée, - un circuit d'adressage séquentiel en écriture et en lecture, commun aux "nn" mémoires de gestion, incrémenté en écriture lors de chaque écriture par un circuit d'entrée dans les mémoires d'attente, et en lecture, lors de chaque lecture des mémoires d'attente par le circuit de sortie, - un circuit d'établissement de priorité de lecture des mémoires d'attente, et de blocage du circuit d'adressage séquentiel en lecture, en cas d'émission simultanée par plusieurs circuits d'entrée, un circuit de validation d'une mémoire de gestion parmi "n", la validation étant effectuée lors de l'écriture des mémoires de gestion par le circuit d'entrée associé à la mémoire de gestion, et lors de la lecture des mémoires de gestion par le circuit d'établissement de priorité et de blocage. 2. Dispositif selon la revendication 1, dans lequel chaque circuit d'entrée fournit un signal de commande d'écriture dans les mémoires d'attente, et dans lequel le circuit de sortie fournit un signal de commande de lecture des mémoires d'attente, caractérisé en ce que le circuit d'adressage séquentiel en écriture et en lecture comporte un compteur d'adressage-écriture incrémenté par le signal de sortie d'une porte "OU" qui reçoit les signaux de 2475330' commande d'écriture provenant des "n" circuits d'entrée, un compteur d'adressage-lecture, incrémenté par le signal de commande de lecture provenant du circuit de sortie, et un multiplexeur d'adres- sage des mémoires de gestion muni de premières entrées de données reliées aux sorties du compteur d'adressage-écriture, de secondes entrées de données reliées aux sorties du compteur d'adressage- lecture, de sorties reliées aux entrées d'adresse des "n" mémoires de gestion, et d'une entrée de commande qui reçoit un signal de rythme local. 3. Dispositif selon les revendications I et 2, caractérisé en ce que le circuit d'établissement de priorité et de blocage comporte: une mémoire vive, dite mémoire d'état des circuits d'entrée, munie d'entrées d'adresses reliées aux sorties du circuit d'adressage séquentiel, d'une entrée de sélection de lecture- écriture reliée à la sortie d'un multiplexeur de sélection de lectureécriture de la mémoire d'état, muni lui-même d'une première entrée de données qui reçoit le signal de sortie de la porte "OU" qui reçoit les signaux de commande d'écriture prove- nant des "n" circuits d'entrée, d'une seconde entrée de données qui reçoit le signal de commande de lecture provenant du circuit de sortie et d'une entrée de commande qui reçoit le signal- de rythme local, les entrées de données de la mémoire d'état étant reliées aux sorties d'un multiplexeur d'écriture de la mémoire d'état muni lui-même de premières entrées de données qui reçoivent les signaux de commande d'écriture provenant des "n" circuits d'entrée, de secondes entrées de données, et d'une entrée de commande qui reçoit le signal de rythme local, - une mémoire morte, dite mémoire de priorité, munie d'entrées d'adresse reliées aux sorties de la mémoire d'état, de premières sorties reliées aux secondes entrées de données du multiplexeur d'écriture de la mémoire d'état, de deuxièmes sorties, et d'une troisième sortie reliée à l'entrée de blocage du circuit d'adres- sage séquentiel en lecture, - un décodeur muni d'entrées reliées aux deuxièmes sorties de la mémoire de priorité et de n sorties reliées au circuit de vali- 2475330' dation d'une mémoire de gestion parmi "n". 4. Dispositif selon les revendications 1, 2 et 3, caractérisé en ce que le circuit de validation d'une mémoire de gestion parmi "n" est constitué par "n" multiplexeurs munis chacun d'une entrée de données qui reçoit le signal de commande d'écriture provenant de l'un des circuits d'entrée, d'une deuxième entrée de données reliée à l'une des sorties du décodeur, d'une entrée de commande qui reçoit le signal de rythme local et d'une sortie reliée à l'entrée de validation de l'une des mémoires de gestion. 5. Dispositif selon la revendication I dans lequel les données numériques à aiguiller sont constituées par des paquets, et dans lequel les circuits d'entrée fournissent uniquement les adresses de début de paquet, caractérisé en ce que les sorties des "n" mémoires de gestion sont reliées aux entrées d'adresse de lecture des "n" mémoires d'attente via un compteur commandé et incrémenté par le circuit de sortie. 6. Dispositif selon les revendications I et 2, dans lequel les données numériques à aiguiller sont constituées par des paquets de longueur variable, caractérisé en ce qu'il est prévu un circuit d'interdiction de recouvrement de lecture et d'écriture dans les mémoires d'attente, comportant un compteur incrémenté à chaque fois que le compteur d'adressage-écriture des mémoires de gestion est incrémenté, et décrémenté à chaque fois que le compteur d'adressage-lecture des mémoires de gestion est incré- menté, le débordement de ce compteur étant indiqué aux circuits d'entrée et son retour à zéro au circuit de sortie.