FR 2481024 A1 19811023 FR 8008883 A 19800421 i La présente invention a pour objet un circuit prédicteur adaptatif utilisant un filtre en treillis et un dispositif de codage ou de décodage MIC différentiel correspondant. ELle trouve une application en télécommu- nications et notamment en téléphonie. La technique "MIC" (modulation par impulsion et codage) est largement utilisée dans le domaine des télé- communications et, en particulier, dans les transmissions téléphoniques. Cette technique consiste, schématique- ment, en ceci: - à l'émission, on échantillonne le signal à transmettre, on quantifie les échantillons obtenus, on code sous forme numérique les signaux quantifiés, et on transmet les signaux codés; - à la réception, on décode les signaux reçus et on re- constitue le signal d'origine. Un perfectionnement à cette technique est obte- nu si, au lieu de quantifier le signal d'entrée, on quan- tifie la différence entre ce signal et un signal de pré- diction obtenu à partir de l'évolution de cette différen- ce. Le signal prédit est fourni par un circuit de prédic- tion dit encore "prédicteur". C'est le système "MIC dif- férentiel". Un autre perfectionnement est obtenu en multi- pliant le signal de différence par un facteur de gain afin d'utiliser au mieux les niveaux disponibles du quan- tificateur. Le signal quantifié est ensuite divisé par le même facteur pour restituer l'échantillon quantifié pri- mitif. Dans un système MIC différentiel, le circuit de prédiction est en général constitué par un filtre linéai- re qui, à partir d'une suite d'échantillons antérieurs à l'échantillon à traiter est capable de donner une prédic- tion de ce dernier échantillon. Un filtre prédicteur peut être déterminé une fois pour toutes et, dans ce cas, ses caractéristiques sont choisies pour qu'il soit adapté au spectre moyen à long terme du signal à transmettre. Mais un tel filtre ne permet pas d'obtenir une très bonne qualité de transmis- sion. Celle-ci peut être améliorée si l'on adapte le fil- tre prédicteur aux évolutions du signal dans le temps et cela grâce à une remise à jour périodique de ses caracté- ristiques. Cette adaptation peut être effectuée séquen- tiellement (ou récursivement) en corrigeant à chaque ins- tant d'échantillonnage les caractéristiques du filtre en fonction de la valeur prise par le signal de différence à cet instant. Le critère d'adaptation est que la puissance moyenne du signal de différence (qui est en quelque sorte un signal d'erreur) soit aussi faible que possible. Cette technique dite "MIC différentiel à pré- diction adaptative" (en abrégé "MICDA", ou "ADPCM" en an- glais), appliquée au signal téléphonique de parole, a dé- jà fait l'objet de nombreuses études. On trouvera, dans les articles suivants, un aperçu de ces études ainsi qu'une présentation des techniques de codage MIC diffé- rentiel: - "Digital Coding of Speech Waveforms: PCM, DPCM, and DM quantizers" par N.S. JAYANT, paru dans la revue améri- caine "Proceedings of IEEE", Mai 1974; - "Adaptive predictive coding of Speech signals" par B.S. ATAL et M.R. SCHROEDER, paru dans la revue améri- caine "B.S.T.J.", vol. 49, octobre 1970; - "Speech Coding" par J.L. FLANAGAN, M. SCHROEDER, B. ATAL, R. CROCHIERE, N.S. JAYANT, J.M. TRIBOLET, pa- ru dans la revue américaine IEEE-COM 27, n 4, avril 1979. Les systèmes mettant en oeuvre ces principes généraux sont décrits brièvement à l'aide des figures 1 et 2. Le circuit de la figure 1 est un circuit de codage et celui de la figure 2 un circuit de décodage. Le codeur MICDA de la figure 1 comprend un soustracteur algébrique 1 à deux entrées, la première re- cevant le signal à coder, noté y(t) et la seconde un signal de prédiction noté p(t). La sortie de ce soustrac- teur délivre un signal de différence ou d'erreur noté e(t) qui est appliqué à l'entrée d'une unité arithmétique 2, commandée par un signal e(t-1); la sortie de l'unité arithmétique 2 délivre un signal noté en(t) qui est ap- pliqué à l'entrée d'un circuit codeur 3, dont la sortie délivre un signal codé c(t) qui est appliqué, d'une part à un canal de transmission, et d'autre part, à l'entrée d'un circuit décodeur-quantificateur 4; celui-ci déli- vre un signal noté en(t) qui est appliqué à l'entrée d'une unité arithmétique 5, commandée par le signal e(t-1); la sortie de cette unité délivre un signal e(t) qui est un signal d'erreur reconstitué, lequel est appli- qué à une première entrée d'un circuit prédicteur adapta- tif 8, à la première entrée d'un additionneur algébrique 7, et enfin à l'entrée d'un registre 6 commandé en lectu- re par des impulsions provenant d'une horloge H; ce re- gistre délivre un signal retardé e(t-l) qui est appliqué aux entrées de commande des circuits 2 et 5. La sortie du circuit prédicteur adaptatif 8 délivre le signal noté p(t) appliqué d'une part à la seconde entrée du circuit soustracteur 1, et d'autre part, à la seconde entrée du circuit additionneur 7, dont la sortie délivre un signal reconstitué noté y(t) qui est appliqué à une seconde en- trée du circuit 8. Dans l'exemple de réalisation illustré, le si- gnal y(t) de parole est supposé être appliqué à l'entrée sous forme numérique, par exemple dans un code linéarisé à 12 éléments binaires fourni par la décompression du code classique MIC (le codeur MIC et le linéariseur ne sont pas représentés). L'ensemble des circuits 2, 3, 4, 5, 6 constitue un mode de, réalisation d'un quantificateur adaptatif classique, les circuits 2 et 5 ayant respectivement pour fonction de normaliser à une valeur fixe la puissance du signal d'erreur e(t) et de restituer au signal normalisé quantifié ein(t) sa puissance réelle, pour obtenir le si- gnal d'erreur quantifié e(t). Le registre 6 a pour fonction de rendre dispo- nible à l'instant désiré la valeur du signal e(t-l) uti- lisé en commande. Le décodeur MICDA de la figure 2 comprend un circuit décodeurquantificateur 4, dont l'entrée reçoit le signal c(t) provenant du canal de transmission, et dont la sortie délivre un signal, noté en(t), qui est appliqué à l'entrée d'une unité arithmétique 5, coimmiandée par un signal e(t-l); la sortie de cette unité délivre un signal ê(t) qui est appliqué à une première entrée d'un circuit prédicteur adaptatif 8, à une première en- trée d'un additionneur algébrique 7, et enfin à l'entrée d'un registre 6 commandé en lecture par une horloge H, registre dont la sortie est reliée à une entrée de com- mande du circuit 5. La sortie du circuit prédicteur adap- tatif 8 délivre un signal de prédiction, noté p(t) qui est appliqué à une seconde entrée de l'additionneur algé- brique 7, dont la sortie délivre un signal noté y(t). Ce- signal est appliqué à une deuxième entrée du circuit 8 et il constitue en même temps le signal de sortie du déco- deur, c'est-à-dire, en définitive le signal transmis cor- respondant à y(t). Les circuits 4, 5, 6, 7, 8 de ce décodeur sont identiques aux circuits de même référence de la figure 1. La présente invention porte uniquement sur le circuit prédicteur 8, utilisé dans le codeur ou dans le décodeur, les autres organes pouvant être de tout type connu. Dans l'art antérieur, ce circuit se présente sous la forme d'un filtre transversal, en général de type "tout-zéros", en raison de ce que la fonction de trans- fert correspondante ne présente que des "zéros" et pas de pôle. Un tel filtre effectue une multiplication d'échan- tillons successifs par des coefficients, ces derniers étant calculés au moyen d'algorithmes du type "gradient stochastique" ou par la méthode de KALMAN. Ce type de prédicteur à filtre transversal pré- sente deux inconvénients: - il rend très difficile le contr8le de la stabilité de la boucle de rétroaction formée dans le codeur (voir figure 1), particulièrement lorsque le nombre de coef- ficients est supérieur à 2, - il utilise des coefficients dont les ordres de grandeur peuvent être très disparates suivant la nature des si- gnaux codés alors que les fluctuations des valeurs des coefficients produites par l'adaptation sont du même ordre de grandeur pour tous les coefficients; il en résulte que ceux d'entre eux qui sont faibles en valeur absolue sont peu significatifs, alors que leur connais-* sance précise affinerait la modélisation du spectre du signal, et par conséquent renforcerait l'efficacité de la prédiction. La présente invention porte sur un moyen d'amé- lioration de l'efficacité des circuits de prédiction vi- sant à faire disparaître la difficulté de contrôle de la stabilité et à réduire l'imprécision de la modélisation. A cet effet, l'invention fait appel à une structure particulière de filtre dite structure en treil- lis, à laquelle sont associés des moyens adéquats de ré- ajustement des coefficients. Le filtre en treillis n'est pas nouveau en soi. Il s'agit d'un circuit formé d'une pluralité de cellules à quatre accès mises bout à bout, deux accès d'une cellu- le étant réunis à deux accès de la cellule qui précède. Pour l'application à la prédiction, un signal est extrait de chacune des cellules et un additionneur effectue la somme des signaux extraits pour constituer le signal de prédiction recherché. Dans la structure en treillis la plus proche de celle qui est retenue dans l'invention, chaque cellule comprend en particulier un circuit à retard et deux mul- tiplieurs à deux entrées, l'une recevant un signal et l'autre un coefficient de multiplication dit encore coef- ficient de corrélation partielle ou encore coefficient de réflexion. Un filtre en treillis à N cellules nécessite donc la formation d'un ensemble de N coefficients, cet ensemble étant réajusté en fonction du signal d'entrée, ce qui confère justement au dispositif son caractère adaptatif. En ce qui concerne le principe du filtre en treillis et les moyens de calcul des coefficients de ré- flexion, on pourra se reporter aux articles suivants: - "Stable and efficient lattice methods for linear pre- dictor" par J. MAKHOUL, paru dans la revue américaine IEEE, Transactions on Acoustics, Speech and Signal Pro- cessing, octobre 1977; - "Adaptive lattice methods for linear prediction" par J. MAKHOUL et R. VISWANATHAN, communication au Congrès du Groupe A.S.S.P. (Acoustics, Speech and Signal Pro- cessing) de l'IEEE, Tulsa, 1978. On peut rappeler, pour mieux comprendre l'in- vention, quelques propriétés des filtres en treillis, qui seront utilisées d'ailleurs dans la description qui va suivre. Dans une structure en treillis, on forme deux ensembles de signaux S0(t), Sl(t),..., SNl(t) et-S0(t), S1(t),..., SN (t) différents des signaux y(t) précédem- ment codés. Les coefficients kl(t), k2(t),..., kN(t) du filtre en treillis sont ajustés de telle sorte que la formule suivante soit vérifiée: Smi(t) = y(t-m-1) - E [y(t-m- -1) / y(t-1)m] pour m = 1,..., N, et o la notation E [. /.] désigne une estimée au sens des moindres carrés et la barre obli- que: "conditionnellement à la connaissance de". Les si- gnaux So(t), Sl(t),...,S _l(t) sont, d'une part, décorrélés en- tre eux et, d'autre part, suffisants pour reconstituer les signaux y(t-l), ., y(t-N): on dit que le filtre en treillis est orthogonaliseur en ce sens qu'on y forme une..DTD: base orthogonale des signaux précédemment observés. - La prédiction p(t) est calculée par la formu- le: p(t) = kl(t)S0(t) + k2(t)Sl(t) +... + kN(t)SNl(t) Il résulte de l'application du principe d'or- thogonalité les formules dites du filtre en treillis: (1) Sm(t+l) = S _l(t) + km(t)S _i(t) pour m = 1,..., N. (2) S+(t) = S (t) + k (t)S_(t), pour m m m-l m 1 (3) Sm+(t) = Sm (t) - km(t)S (t), pour m = 1,..., N. (3) ++ (tmm m-= La formule (2) correspond à la structure dite d'analyse, car on effectue dans le filtre la décorrélation progres- sive ou analyse du signal y(t); la formule (3), qui est simplement la formule (2) retournée, correspond à la structure dite de synthèse car on effectue dans le filtre la reconstruction progressive, ou synthèse, du signal y(t) à partir du signal e(t). Le filtre à structure "ana- lyse" est non récursif (il ne possède que des zéros); le filtre à structure "synthèse" est purement récursif (il ne possède que des p8les). Les coefficients k m(t), m = 1,..., N sont sans dimension et ont une valeur théoriquement comprise entre -1 et +1: les zéros ou les pôles du filtre restent alors à l'intérieur du cercle unité, ce qui garantit la stabi- lité de la boucle du codeur dans laquelle le filtre est disposé. Il suffit donc en pratique de borner en valeur absolue chaque coefficient par 1 pour être assuré de pré- server cette stabilité. Suivant le critère d'optimisation choisi, plu- sieurs possibilités existent pour le calcul des coeffi- cients k (t). Dans une première, on cherche à minimiser M + la somme des puissances des signaux S (t) et S(t+l); km(t) est alors calculé par la formule-suivante (t) -2 m la notation représentant une moyenne statistique. En pratique, la moyenne statistique est remplacée par une moyenne temporelle, réalisée par une estimation récursive des grandeurs correspondantes. On obtient ainsi une mé- thode classique d'adaptation des coefficients, dont une utilisation dans l'invention sera décrite plus loin. Une simplification de cette méthode consiste à estimer le terme de corrélation faisant une hypothèse sur la nature statistique des si- gnaux. On pourra consulter à ce propos l'article intitulé "Reflection coefficient estimates based on a Markov Chain. model" publié par B. DICKINSON et J. TURNER, dans une communication au Congrès de groupe A.S.S. P. de 1'IEEE en 1979. Une autre méthode suivant le même critère con- siste à transformer les formules de telle sorte que les coefficients sont calculés par un algorithme du gradient de la forme: km(t+l) = k (t) Tg(t) [s l(t)S+(t) + Sm-_(t)Sm(t+l] O T est une constante et g(t) un gain ajusté simultané- ment comme l'inverse d'une estimation récursive de la somme des puissances des signaux Sml-1(t) et Sml(t), de sorte que le coefficient reste sans dimension. Cette mé- thode est dite du produit p r. Suivant un autre critère, on cherche à minimi- ser la moyenne de la somme des valeurs absolues des si- gnaux S (t) et Sm(t+l); une méthode pratique pour adap- ter les coefficients met en oeuvre un algorithme du gra- dient de la forme: km(t+l) = km(t) -Tg(t) [Sml(t).signe S+(t) + S _l(t). signe Sm(t+l) m- m le gain g(t) étant ajusté simultanément comme l'inverse d'une estimation récursive de la moyenne de la somme des valeurs absolues des signaux S l(t) et S (t), de sorte que le coefficient reste sans dimension. Cette méthode sera dite du produit hybride. Des mises en oeuvre de ces algorithmes seront décrites concrètement par la suite. Toutes ces méthodes d'adaptation de coeffi- cients dont la liste n'est naturellement pas exhaustive ont été éprouvées expérimentalement au moyen de mesures et de tests d'écoute. Elles conduisent à des performances comparables. Le filtre en treillis a déjà été utilisé dans les dispositifs de type MICDA, mais dans des conditions différentes de celles de l'invention. En effet, dans l'art antérieur, les moyens d'évaluation des coefficients étaient basés sur une analyse de blocs d'échantillons et le réajustement s'opérait dans un organe extérieur au filtre. L'ensemble des N coefficients était calculé dans cet organe et il était délivré au filtre à la fin de chaque-bloc analysé, autrement dit une fois par bloc. Un tel organe était donc de caractère unique, non séquentiel et externe (par rapport au filtre). Selon l'invention, au contraire, c'est chaque cellule du filtre qui comprend un circuit spécifique apte à calculer le coefficient affecté -à* cette cellule. -De plus, ce circuit travaille à partir des signaux qui sont présents dans la cellule. De ce fait, il est capable de réajuster le coefficient qu'il délivre à chaque instant d'échantillonnage et au fur et à- mesure que les signaux progressent dans le filtre. Enfin, ce circuit est apte à fournir le coefficient dès qu'il se trouve disponible, c'est-àdire à 'chaque instant d'échantillonnage et non après écoulement d'un laps de temps couvrant plusieurs échantillons. Les moyens de réajustement des coefficients de réflexion sont donc, selon'l'invention, et contraire- ment a ceux de l'art antérieur de caractère multiple, séquentiel et interne (par rapport au filtre). De façon plus précise, l'invention a pour objet un circuit prédicteur adaptatif comprenant: A) - un filtre en treillis à N cellules identiques com- portant chacune un premier accès, un second accès, un troisième accès, et un quatrième accès, les pre- mier et second accès d'une cellule de rang m étant reliés respectivement aux troisième et quatrième ac- cès de la cellule qui précède de rang m-l, chaque cellule comprenant un circuit à retard d'un instant -d'échantillonnage relié au second accès et des cir- cuits de combinaisons linéaires des signaux appa- raissant aux accès de la cellule et notamment deux multiplieurs possédant chacun deux entrées l'une re- cevant un signal et l'autre un coefficient multipli- cateur km(t) dépendant de l'instant t d'échantillon- nage, des moyens étant prévus pour fournir aux mul- tiplicateurs ledit coefficient km(t) - B) - un additionneur à N entrées reliées respectivement aux N cellules, et à une sortie délivrant un signal de prédiction; caractérisé en ce que les moyens pour fournir lesdits coefficients km(t) comprennent, dans chaque cellule, un circuit d'adaptation séquentielle du coefficient km(t) propre à cette cellule, ce circuit possédant une première entrée, une seconde entrée, une troisième entrée et une quatrième entrée, ces entrées étant respectivement re- liées au premier accès de la cellule, à la sortie du circuit à retard au troisième et au quatrième accès de la cellule, ce circuit possédant encore une sortie qui déli- vre ledit coefficient km(t), les N coefficients du filtre en treillis étant ainsi réajustés par ces N circuits d'adaptation à chaque instant d'échantillonnage à partir des signaux présents à bet instant dans le filtre et uti- lisés sitôt après réajustement. Selon l'invention, deux modes particuliers de réalisation sont prévus, l'un faisant appel à une struc- ture de type synthèse et l'autre à une structure de type analyse. La présente invention a également pour objet un dispositif de codage ou de décodage MIC différentiel uti- lisant le prédicteur qui vient d'être défini. De toute manière, les caractéristiques et avan- tages de l'invention apparaîtront mieux après la descrip- tion qui suit, d'exemples de réalisation donnés à titre explicatif et nullement limitatif. Cette description se réfère à des dessins sur lesquels: - les figures 3 et 4 sont des schémasblocs respectivement des deux variantes du circuit de prédic- 248 1024 tion adaptative avec filtre en treillis suivant l'inven- tion, la première utilisant un filtre d'analyse, la se- conde un filtre-de synthèse, - les figures 5 et 6 sont des schémas-blocs de deux variantes d'un circuit d'adaptation séquentielle des coefficients d'un filtre en treillis conformément à la méthode dite eu produit des signes, - la figure 7 est un schéma-bloc d'un circuit d'adaptation séquentielle des coefficients d'un filtre en treillis conformément à la méthode du gradient avec pro- duit hybride, suivant l'invention, - la figure 8 est un schéma-bloc d'un circuit d'adaptation séquentielle des coefficients d'un filtre en treillis conformément à la méthode dite du gradient avec produit pur, - la figure 9 est un schéma d'un circuit d'adaptation séquentielle d'un coefficient du filtre en treillis conformément à une méthode classique. La réalisation pratique des dispositifs qui vont être décrits peut être faite, soit par des circuits et composants analogiques ou hybrides (c'est-à-dire fai- sant intervenir à la fois des signaux analogiques et nu- mériques), soit par des circuits et composants intégrale- ment numériques; dans ce cas, le nombre d'éléments bi- naires significatifs (mantisse) peut être par exemple de 12 ou 10 pour les coefficients et de 16 pour les signaux proprement dits; certaines opérations nécessitent l'utilisation d'un exposant qui peut être de l'ordre de 210. La compréhension des schémas-blocs qui vont être décrits, fait appel à des conventions habituelles en logique. La synchronisation et le séquencement de l'en- semble des opérations requièrent des signaux de commande et des registres de prise en compte non représentés, sauf s'ils sont explicitement nécessaires à la compréhension des moyens illustrés. Par exemple, le signal d'horloge d'échantillonnage, noté B, devra être correctement retar- dé là o cela est nécessaire. La numérotation sous la forme n/l, n/2,..., n/N d'une pluralité de N circuits dans un même schéma fait référence à des circuits identiques de référence générale n et remplissant la même fonction. Les figures 3 et 4 tout d'abord, représentent la structure générale d'un prédicteur adaptatif utilisant un filtre en treillis selon l'invention. Ce filtre est constitué de N cellules identiques C/l, C/2,..., C/mr,..., C/N. On ne décrira donc que la cellule de rang m, m étant quelconque et compris entre 1 et N. Les 'références numé- riques indiquées sur les figures 3 et 4 portent un indice (1, m,..., N) qui est celui de la cellule correspondante. Les éléments du filtre prédicteur représenté qui sont conformes à l'art antérieur sont les suivants: Chaque cellule comporte un premier accès A, /m, un second accès A2/m, un troisième accès A3/m et un qua- trième accès A4/m. Les premier et second accès d'une cel- lule sont reliés respectivement aux troisième et quatriè- * me accès de la cellule qui précède. Dans le cas de la figure, chaque cellule est constituée par: a) - un premier additionneur 10/m (dans le cas de la fi- gure 3) possédant une entrée reliée au premier accès Al/m de la cellule, une seconde entrée et à une sor- tie reliée au troisième accès (A3/m) de la cellule. Dans le cas de la figure 4, ce premier circuit est un soustracteur 17/m possédant une première entrée reliée à l'accès A3/m, une seconde entrée et une sortie reliée à l'accès Al/m de la cellule; b) - un premier multiplieur ll/m possédant une première entrée reliée au premier accès Al/m de la cellule, une seconde entrée recevant un signal correspondant au coefficient km(t) et une sortie; c) - un second additionneur 12/m possédant une première entrée reliée à la sortie du premier multiplieur, une seconde entrée et une sortie reliée au troisième accès A3/m de la cellule; d) - un second multiplieur 13/m possédant une première entrée, une seconde entrée recevant un signal cor- respondant audit coefficient km(t) et une sortie re- liée à la seconde entrée du premier additionneur /m (dans le cas de la variante de la figure 3) ou du soustracteur 17/m (dans le cas de la variante de la figure 4); e) - un circuit à retard 14/m possédant une entrée reliée au second accès A2/m de la cellule et une sortie reliée à la seconde entrée du second additionneur 12/m et à la seconde entrée du second multi- plieur 13/m. Par ailleurs, le prédicteur représenté com- prend de manière connue, un additionneur 16 à N entrées 16/1,...,16/N reliées respectivement aux sorties des se- conds multiplieurs 13/m des cellules, et à une sortie délivrant un signal de prédiction p(t). L'élément original du circuit représenté est constitué par la présence, dans chaque cellule, d'un cir- cuit 15/m d'adaptation séquentielle du coefficient km(t) propre à cette cellule; ce circuit possède une première entrée 151/m, une seconde entrée 152/m, une troisième en- trée 153/m et une quatrième entrée 154/m, ces entrées étant respectivement reliées au premier accès A1/m de la cellule, à la sortie du circuit à retard 14/m au troisiè- me et au quatrième accès A3/m, A4/m de la cellule. Ce circuit possède une sortie 155/m qui délivre ledit coef- ficient km(t), et qui est reliée à la seconde entrée du premier multiplieur ll/m et à la première entrée du se- cond multiplieur 13/m. Grâce à ces N circuits d'ajustement, les N coefficients du filtre en treillis peuvent être réajustés 248102 4 à chaque instant d'échantillonnage et cela à partir des signaux qui sont présents à cet instant dans le filtre. Sitôt après réajustement, ces coefficients peuvent être utilisés dans les deux multiplieurs 11/m et 13/m. La différence entre les deux variantes repré- sentées sur les figures 3 et 4 est que le filtre de la figure 3 est du type analyse alors que celui de la figure 4 est du type synthèse. De façon plus precise, dans le filtre de la figure 3, les premier et second accès A1/m et A2/m de chaque cellule sont des entrées et les troisième et qua- trième accès A3/m et A4/m des sorties. Le signal d'entrée du circuit est le signal y(t) reconstitué et il est ap- pliqué sur les deu-z premières entrées A1/1 et A2/1 de la première cellule C l. Dans le filtre de la figure 4, le premier accès zA1/ de chaque cellule est une sortie, le second A2/m une entrée ainsi que le 'roisième A3/m, le Quatreième A4/ étant une sortie. Le premier accès A1/1 de la première 27 cellule C1 est relié au second accès A2/! de cette même cellule. Le signal d'entrée est le signal d'erreur re- constitué =(t) qui est appliqué sur le troisième accès de la cellule de rang M, lequel est une entrée du filtre. Le fonctionnement de ces circuits est- le sui- vant. Dans le circuit de la flgure 3, les signaux appliqués aux deux entrées A1/1 et A2/1 seront notés res- + 2 pecLivement So(t) et S0(t+l) en conformité avec les ex- pressions données plus haut. Le signal S (t) est appliqué à la première entrée du circuit additionneur 10/1,8 à la première entrée du circuitmultiplieur 11/1, ainsi qu'à la première entrée 151/1 du circuit 15/1 d'adaptation sé- quentielle des coefficients du filtre. Le signal S0(t±>l) est appliqué à l'entrée du circuit retard 14/1 actionné en lecture par le signal d'horloge H e la sortie du cir- cuit 14/1, délivre un signal noté SO(t) qui est appliqué à la première entrée du circuit additionneur 12/1, à la première entrée du circuit multiplieur 13/1, ainsi qu'à la deuxième entrée 152/1 du circuit 15/1. La sortie du circuit 11/1 délivre un signal, noté S+ (t) qui est ap- pliqué à la seconde entrée du circuit 12/1; la sortie du circuit 13/1 délivre un signal S (t), qui est appliqué à la seconde entrée du circuit 10/1 ainsi qu'à la première entrée 16/1 du circuit sommateur 16. La sortie du circuit 10/1 délivre un signal noté Sl(t) qui est appliqué à la troisième entrée 153/1 du circuit 15/1. Cette sortie cons- titue la sortie A3/1 de la première cellule; la sortie du circuit 12/1 délivre un signal Sl(t+l) qui est appli- qué à la quatrième entrée 154/1 du circuit 15/1, cette sortie constituant d'autre part la seconde sortie A4/1 de la première cellule. La sortie 155/1 du circuit 15/1 dé- livre un signal noté kl(t) qui est appliqué à la seconde entrée du circuit 11/1 ainsi qu'à la seconde entrée du circuit 13/1. Les mêmes connexions valent, avec les indices correspondants, pour les cellules suivantes de rang m > 1 jusqu'aux sorties inclusivement des circuits relatifs à la dernière cellule, de rang N, les sorties A3/m, A4/m de la cellule de rang m étant reliées aux entrées A1/m+l, A2/m+l correspondant à la cellule suivante de rang m+l. Finalement, la sortie du circuit 16, qui est la sortie du circuit 8, délivre le signal de prédic- tion p(t). Les cellules, constituées des circuits notés 10/m, 11/m, 12/m, 13/m et 15/m (mais non le circuit à retard 14/m) peuvent être réalisées soit à partir de cir- cuits différents, soit à partir d'une seule cellule mul- tiplexée dans le temps, ce qui est bien adapté à la natu- re du filtre en treillis, o les cellules doivent tra- vailler les unes après les autres (la gestion du multi- plexage mis en oeuvre dans ce dernier cas n'est pas re- présentée sur le schéma). Dans l'application présentée, le fonctionne- ment du filtre en treillis de type analyse s'insère dans le fonctionnement général du codeur différentiel de la figure 1 (ou du décodeur de la figure 2) de la façon suivante: 1) - avant l'instant d'échantillonnage courant (c'est-à- dire à l'instant légèrement antérieur à (t) on a calculé les produits Sm -+(t) pour m = O,...,N-l, les-- quels peuvent être mémorisés dans des registres mé- moire (qui ne sont pas représentés), et p(t) a été calculé dans le circuit 16 qui effectue la somme: p(t) = - [S (t) +.. + Sm_l(t) +... + SNl(t 2) à l'instant d'échantillonnage t, on forme dans le circuit 1 du codeur (cf. figure 1) la différence e(t) = y(t) - p(t), laquelle est ensuite quantifiée dans le circuit 2 qui délivre e(t). Cette différence quantifiée est ajoutée dans le circuit 7 du codeur à la prédiction p(t) pour donner l'échantillon recons- titué y(t), lequel est introduit dans le prédicteur 8 (les opérations similaires se produisent au déco- deur avec les signaux correspondants); 3) - on forme alors dans le circuit 10/1: S+(t) = S+ (t)+ S+ (t), dans le circuit 11/1: S0 (t) = k1(t) S (t), et dans le circuit 12/1: S (t+l) = So(t) + S (t). Le circuit 15/1 peut alors fonctionner pour actuali- ser la valeur du coefficient kl(t) qui devient kl(t+l). La même séquence d'opérations est effectuée cellule après cellule jusqu'à la cellule de rang N inclusivement; 4) - l'horloge H est actionnée, faisant passer la sortie des circuits retard 14/m de Sml(t) à Sml(t+l) pour m = 1,2,..., N; les produits Sm (t+l) = km+l(t+l)Sm(t+l) sont alors calculés, ainsi que la prédiction p(t+1); le système est alors prêt pour l'instant d'échantillonnage suivant, t+l. Dans une variante de fonctionnement concernant l'étape 3, dans le cas o les signaux Sl(t) et S1(t+l) ne sont pas utilisés explicitement dans le circuit 15/1, on actualise le coefficient k1(t) qui devient kl(t+l) dès que les signaux S (t) et So(t) sont disponibles; on cal- cule alors le produit S0 (t) avec ce nouveau coefficient, ainsi qu'une nouvelle valeur du produit S (t); puis on effectue les sommes dans les circuits 10/1 et 12/1; la même séquence d'opérations est effectuée cellule après cellule jusqu'à la cellule n N inclusivement. Les étapes 1, 2 et 4 du fonctionnement sont inchangées. Dans la variante illustrée sur la figure 4, le signal d'entrée du filtre en treillis est le signal d'er- reur reconstitué e(t). Ce signal est appliqué à l'accès A3/N de la dernière cellule. Les accès A1/l et A2/1 de la première cellule sont reliés entre eux. Le fonctionnement de ce circuit est le suivant. Le signal d'entrée est noté S (t) en conformité avec les notations déjà employées. Ce signal est appliqué à la première entrée du circuit soustracteur 17/N ainsi qu'à la troisième entrée du circuit 15/N d'adaptation séquen- tielle des coefficients du filtre. La seconde entrée de la cellule n N véhicule un signal noté SNI(t+l) qui est appliqué à l'entrée du circuit retard 14/N, commandé en lecture par l'horloge H; la sortie du circuit 14/N déli- vre un signal SN l(t) qui est appliqué à la première en- trée du circuit additionneur 12/N, à la première entrée du circuit multiplieur 13/N ainsi qu'à la deuxième en- trée 152/N du circuit 15/N. La sortie du circuit 17/N délivre un signal SN l(t) qui est appliqué à la première entrée du circuit multiplieur 11/N ainsi qu'à la première entrée 151/N du circuit 15/N; c'est d'autre part une sortie A1/N de la cellule de rang N; la sortie du cir- cuit 12/N délivre un signal SN(t+l) qui est appliqué à la quatrième entrée du circuit 154/N; c'est d'autre part une sortie A4/N de la cellule n0 N, laquelle n'est d'ail- leurs pas utilisée. La sortie du circuit ll/N délivre un signal S ± circuit 12/N î la sortie du circuit 13/N délivre un si- gnal noté SNî (t) qui est appliqué à la seconde entrée (-) du circuit 17/N ainsi qu'à la dernière entrée 16/N du circuit sommateur 16. La sortie 155/N du circuit 15/N délivre un signal k Nt) qui est appliqué à la seconde entrée du circuit ll/N ainsi qu'à la seconde entrée du circuit 13/N. Les mêmes connexions valent, avec les indices correspontants, pour toutes les cellules de rang m faites à la suite de la description de la figure 3, con- cernant la réalisation de la variante correspondante du circuit 8, valent ici pour la réalisation de chaque cel- lule constituée par les circuits 17/m, l1/m, 12/m, 13/m et 15/m (mis à part le circuit retard 14/m). Dans l'application présentée, le fonctionne- ment du filtre en treillis de type synthèse s'insère dans le fonctionnement général du codeur différentiel de la figure 1 ou du décodeur de la figure 2 de la façon sui- vante: 1) -avant l'instant d'échantillonnage courant t, on a calculé, comme dans le cas précédent, les produits Sm+ (t), lesquels sont mémorisés dans des registres mémoire (non représentés), et p(t) a été calculé dans le circuit 16 qui effectue la somme: p(t) = - [S(t) + S (t) + . + SN_(t 2) - la différence quantifiée e(t) obtenue au codeur après l'instant d'échantillonnage est introduite..DTD: dans le prédicteur 8 (au décodeur, le signal corres- pondant ê est introduit dans un prédicteur 8 identi- que). 3) - on forme alors dans le circuit 17/N: SNl(t) = e(t) - SNl(t), dans le circuit 11/N: SNl(t) = kN(t) SN_(t), et dans le circuit 12/N: SN (t+l) = SN_ (t) + S_1(t)-. Le circuit 15/N peut alors fonctionner pour actuali- ser la valeur du coefficient kN(t), qui devient kN(t+l). La même séquence d'opérations est effectuée cellule après cellule jusqu'à la cellule de rang 1 inclusivement; 4) - l'horloge H est actionnée, faisant passer la sortie des circuits retard 14/m de Sml(t) à Sml(t+l), pour m = 1,2,...,N; les produits Sm (t+l) = km+l(t+l)Sm(t+l) sont alors calculés, ainsi que la prédiction p(t+l);le système est alors prêt pour l'instant d'échantillonnage suivant, t+l. Les figures 5 à 9 illustrent des modes particu- liers de réalisation -des circuits 15/1 à 15/N d'adapta- tion séquentielle des coefficients du filtre en treillis de l'invention. Comme les structures représentées valent pour n'importe quel rang m, ce dernier a été omis en in- dice des références numériques utilisées. Le circuit représenté sur la figure 5 com- prend: - un premier circuit 24 détecteur de signe possédant une entrée reliée à la première entrée 151 du circuit d'adaptation et une sortie, un second circuit 25 détecteur de signe, possédant une -entrée reliée à la deuxième entrée 152 du circuit d'adpatation et une sortie, - un circuit OU-exclusif 26 à deux entrées reliées res- pectivement aux sorties des premier et second circuits détecteurs de signe 24 et 25 et à une sortie, - un registre à décalage 27 à plusieurs étages comportant à une entrée reliée à la sortie de la porte OU-exclu- sif, à deux sorties, la première correspondant au pre- mier étage et la seconde au dernier, - une première porte ET 28 à deux entrées, l'une recevant une impulsion d'horloge H 3 et l'autre reliée à la pre- mière sortie du registre à décalage, et à une sortie, - une seconde porte ET 29 à deux entrées, l'une recevant une impulsion d'horloge E1 et l'autre reliée à la deuxième sortie du registre à décalage et à une sortie, - un compteur-décompteur 30 à une entrée de comptage re- liée à la sortie de la première porte ET 28 et une entrée de décomptage reliée à la sortie de la deuxième porte ET 29 et à une sortie, - une mémoire morte 31 possédant une entrée d'adressage reliée à la sortie du compteur-décompteur et une sortie délivrant le coefficient k(t) recherché. Ce circuit met en oeuvre le procédé dit du pro- duit des signes et fonctionne de la manière suivante. Les entrées 153 et 154 du circuit 15 ne sont pas utilisées. Le signal Sm (t) qui est appliqué à l'une des entrées du circuit 151 est désigné par S signal Sm-(t) qui est appliqué à l'autre entrée du cir- cuit 152 est désigné par S (t). Le signal S (t) est appliqué à l'entrée du cir- cuit 24 fournissant à sa sortie le signe de S +(t) sous la forme d'un élément binaire; le signal S (t) est appliqué à l'entrée du circuit 25, identique au circuit 24. La sortie du circuit 24 délivre un signal b (t) qui est ap- pliqué à la première entrée du circuit 26, réalisant la fonction logique "OU-exclusif'; la sortie du circuit 25 délivre un signal b (t) qui est appliqué à la seconde entrée du circuit 26.. La sortie dudit circuit délivre un signal noté 1L(t) qui est appliqué à l'entrée du registre à décalage 27, dont l'ordre de décalage d'un pas vers la droite est donné par l'horloge H2. La sortie du premier étage du registre 27 délivre le signal 7(t) qui est relié à la première entrée de la porte logique "ET" 28 dont la seconde entrée reçoit l'horloge H3; la sortie du dernier étage du registre 27 délivre un signal noté mt(t-L+l) o L est le nombre d'étages du registre 27. Cette sortie est reliée à la première entrée de la porte logique "ET" 29, dont la seconde entrée reçoit l'horloge H1. La sortie du circuit 28, notée C, est reliée à l'entrée "comptage" (+) du circuit compteur-décompteur binaire 30; la sortie du circuit 29, notée D, est reliée à l'entrée "décomptage" (-) de ce même circuit 30. La sortie dudit circuit déli- vre un nombre binaire X(t) compris entre O et L qui est appliqué à l'entrée de la mémoire morte 31. Dans l'exemple de réalisation illustré, les si- gnaux successifs Tc(t) issus du circuit 26 sont mémorisés dans le registre 27 sur une durée égale à L périodes d'échantillonnage, après quoi ils sont perdus. Cette du- rée est de l'ordre de grandeur de la constante de temps d'évolution des caractéristiques spectrales de la parole, soit 10 ms environ: pour une période d'échantillonnage de 125gs, on prendra par exemple L = 128. Au cours de chaqlue période d'échantillonnage, l'horloge EH est d'abord actionnée g si l'élément binaire -t(t--L) présent dans le dernier étage de 27 est à l1 le contenu du comp- teur 30 est diminué d'une unité; puis l'horloge H est act.ionnée et provoque le décalage d'un pas vers la droite du contrenu du registre 27, dont le premier étage contient maintenant eélément binaire n(t) e enfin, l'horloge EI3 est ac'tionne g si 1o'îleent binamre n(t) est à 1l le contenu du ccmpteur 30 est augmenté d'une unitéo De cette fa çn7 le nombre biziaire mémorisé dans le compteur 30 repr-sente exactement le nombre de non=coincidences des signes de S (t) et S (t) observées à la période d'échan- tillonnage actuelle et au cours des L-1 périodes d' echan tili_ nnage précédentes. Ce nombre binaire est alors uti- lisg commue l'adresse d'un nombre binaire représentant un nombre algébrique compris entre -1 et +l, inscrit à l'avance dans le circuit mémoire 31 qui sert de table, et dont la sortie fournit le coefficient k(t) A titre d'e:emplee la correspondance établie entre (t) et k(t) par le circuit 31 peut ëtre k(t) = Arc sin (1 - XM)] o la notation o symbolise une représentation binaire compatible avec les circuits du filtre en treillis o k(t) est utiliséo La figure 6 représente un autre mode de reali sation du circuit de réajustement des coefficients. Le circuit représenté comprend - un premier circuit 32 détecteur de signe possédant une entree reliée à la première entrée 151 du circuit d'adaptation, et une sortie, - un second circuit 33 détecteur de signe possédant une entrée reliée à la deuxième entrée 152 du circuit d'adaptation et une sortie, - un circuit OU-exclusif 34 à deux entrées reliées res- pectivement aux sorties des premier et second circuits détecteurs de signe 24 et 25 et à une sortie, - un circuit de calcul algébrique 35 possédant une pre- mière entrée reliée à la sortie de la porte OU-exclu- sif, une seconde entrée, et une sortie, - un additionneur 36 possédant une première et une secon- de entrées, la première étant réunie à la sortie du circuit de calcul algébrique, et une sortie, - un circuit à retard 37 possédant une entrée reliée à la sortie de l'additionneur et une sortie reliée aux deuxièmes entrées du circuit de calcul algébrique et de l'additionneur, - une mémoire morte 38 à une entrée reliée à la sortie de l'additionneur et à une sortie délivrant le coeffi- cient k(t). Comme dans la variante précédente, ce circuit met en oeuvre la méthode du produit des signes. Son fonc- tionnement est le suivant. Les entrées 152 et 154 ne sont toujours pas utilisées. Le signal Sm l(t) qui est appli- M-1 +_ qué à l'entrée 151 du circuit est désigné par S (t) et est appliqué à l'entrée du circuit 32 identique au cir- cuit 24 de la figure 5; le signal SM1l(t) qui est appli- qué à l'autre entrée du circuit est désigné par È (t) et est appliqué à l'entrée du circuit 33 identique au cir- cuit 25. La sortie du circuit 32 délivre un signal b (t) qui est appliqué à la première entrée du circuit 34, réa- lisant la fonction logique "OU-exculsif" et la symétrisa- tion; la sortie du circuit 33 délivre un signal b (t) qui est appliqué à la seconde entrée du circuit 34. La sortie de ce circuit délivre un signal r(t) qui est ap- pliqué à la seconde entrée du circuit de calcul algébri- que 35, dont la première entrée reçoit un signal constant T, et dont la troisième entrée reçoit un signal L(t-1) provenant de la sortie du circuit retard 37 actionné par l'horloge H. La sortie du circuit 35 délivre un signal L(t) qui est appliqué à la première entrée du circuit additionneur 36, dont la seconde entrée reçoit le signal L(t-l); la sortie du circuit 36 délivre un signal L(t) qui est appliqué à l'entrée du circuit 37 ainsi qu'à l'entrée de la mémoire morte 38, laquelle délivre le coefficient k(t). Dans l'exemple de réalisation illustré, l'élé- ment binaire résultant de la fonction "OU-exclusif" ap- pliquée à b+(t) et b-(t) est transformé par symétrisation en un nombre binaire représentant les valeurs +1 ou -l suivant que cet élément binaire est égal à 0 ou à 1. Le circuit 35 effectue le calcul: dL(t) = T [r(t) L(t-1)], d'o il vient que le signal L(t) est un estimateur récur- sif à mémoire exponentiellement décroissante (filtrage passe-bas du premier ordre) de l'intercorrélation entre les signes des signaux S+(t) et S (t). La constante T peut être choisie égale à 2-k o k est un entier posi- tif; la multiplication par T correspond alors à un sim- ple décalage binaire. La mémoire 38, qui joue le r8ôle d'une table, réalise la correspondance non-linéaire entre L(t) et k(t), par exemple de la forme: k(t) = - Arc sin L(t)], o la notation [.] symbolise une représentation binaire compatible avec les circuits du filtre en treillis o k(t) est utilisé. Dans une réalisation pratique, on prendra T = 2-6, par exemple. La figure 7 illustre un autre mode de réalisa- tion d'un circuit d'adaptation séquentielle d'un coeffi- cient. Le circuit représenté comprend: - un premier multiplieur 39 possédant une première entrée reliée à la première entrée 151 dudit circuit d'adapta- tion, une seconde entrée et une sortie, - un premier circuit 40 de mise en valeur absolue à une entrée reliée également à ladite première entrée 151 et à une sortie, - un premier circuit d'extraction de signe 41 à une en- trée reliée à la quatrième entrée 154 dudit circuit d'adaptation et à une sortie reliée à la seconde entrée du premier multiplieur 39, - un second multiplieur 42 possédant une première entrée reliée à la deuxième entrée dudit circuit d'adapta- tion, une seconde entrée et une sortie, - un second circuit 43 de mise en valeur absolue, à une entrée reliée également à ladite deuxième entrée et à une sortie, - un second circuit d'extraction de signe 44 possédant une entrée reliée à la troisième entrée 153 dudit circuit d'adaptation et une sortie reliée à la seconde entrée du second multiplieur 42, - un premier additionneur 45 à deux entrées reliées res- pectivement aux sorties desdits premier et second mul- tiplieurs 39, 42 et à une sortie, - un multiplieur-diviseur 46 à trois entrées, une premiè- re recevant un signal constant, une seconde reliée à la sortie du premier additionneur, et une troisième en- trée, - un circuit de calcul algébrique 47 à quatre entrées, une première recevant un signal continu, une seconde reliée à la sortie du premier circuit 40 de mise en valeur absolue, une troisième reliée à la sortie du deuxième circuit 43 de mise en valeur absolue et une quatrième entrée, et à une sortie, - un second additionneur 48 possédant une première entrée reliée à la sortie du circuit de calcul algébrique, une seconde entrée et une sortie, - un circuit à retard 49 possédant une entrée reliée à la sortie du second additionneur 48 et une sortie reliée à la seconde entrée du second additionneur et à la qua- trième entrée du circuit de calcul algébrique, - un circuit de conversion 50 à une entrée reliée à la sortie du second additionneur 48 et à une sortie reliée à la troisième entrée du multiplieur-diviseur 46, - un soustracteur 51 possédant une première entree reliée à la sortie du multiplieur-diviseur 46, une seconde en- trée et une sortie délivrant le coefficient k(t)c - un circuit à retard 52 à une entrée reliée à la sortie du soustracteur 51 et à une sortie reliée à la seconde entrée dudit soustracteuro Le circuit représenté met en oeuvre un procédé original faisant intervenir un produit hybrideo Son fonce tionnement est le suivant. L'entrée 151 du circuit reçoit un signal Sl (t} qui est appliqué au circuit multiplieur 39 ainsi qu'à l'entrée du circuit 40 de mise en valeur absolue une autre entrée 154 du circuit reçoit un signal S (t+l) qui est appliqué à l'entrée du circuit 41 d'extraction du signe; la sortie de ce circuit 41 délivre un signal 0-(t+l) qui est appliqué à la seconde entrée du circuit 39. L'entrée 152 du circuit reçoit un signal S_ l (t) qui est appliqué au circuit multiplieur 42 ainsi qu'au cir- cuit 43 de mise en valeur absolue. L'entrée 153 du cir- cuit reçoit un signal S +(t) qui est appliquée à l'entrée du circuit 44 d'extraction du signe; la sortie de ce circuit délivre un signal "+(t) qui est appliqué à la seconde entrée du circuit 42. Les circuits 39 et 42, 40 et 43, 41 et 44 sont respectivement identiques deux à deux. La sortie du circuit 39 délivre un signal nl(t) appliqué à la première entrée du circuit additionneur ; la sortie du circuit 42 délivre un signal r2(t) ap- pliqué à la seconde entrée du circuit 45; la sortie du circuit 45 délivre un signal:(t) appliqué à la deuxième entrée du circuit multiplieurdiviseur 46. La sortie du circuit 40 délivre un signal Sa+(t) appliqué à la troi- sième entrée du circuit de calcul algébrique 47; la sor- tie du circuit 43 délivre un signal Sa-(t) appliqué à la deuxième entrée du circuit 47; la première entrée de ce circuit reçoit un signal constant T. La sortie du circuit 47 délivre un signal bd(t) qui est appliqué à la première entrée du circuit additionneur 48; la sortie du circuit 48 délivre un signal d(t) qui est appliqué à l'entrée du circuit retard 49 ainsi qu'à l'entrée du circuit de con- version 50. Le circuit 49 actionné en lecture par l'hor- loge délivre un signal d(t-l) qui est appliqué à la qua- trième entrée du circuit 47 ainsi qu'à la deuxième entrée du circuit 48. La sortie du circuit 50 délivre un signal g(t) appliqué à la troisième entrée du circuit 46, dont la première entrée reçoit le signal constant T. La sortie du circuit 46 délivre un signal ôk(t) appliqué à la pre- mière entrée du circuit soustracteur 51, dont la sortie délivre le coefficient k(t) qui est appliqué d'autre part à l'entrée du circuit retard 52, commandé en lecture par l'horloge H'.La sortie du circuit 52 délivre le coeffi- cient retardé k(t-l) qui est appliqué à la deuxième en- trée du circuit 51. Dans l'exemple de réalisation illustré, le si- * gnal a(t) présent à la sortie du circuit 45, vaut: + I- Is:1 v(t) = S+ l(t). signe Sm(t+l) + Sml(t). signe [m(t)] Ce signal est traité par le circuit 46 de sorte que le signal de sortie de ce circuit vaut: Èk(t) = Ta(t)/g(t). De même le signal de sortie du circuit 47 vaut: ôd (t) = T l[ (t) + Sm_(t) | d-t-î)] d'o il vient que d(t) est un estimateur récursif à mié- moire exponentiellement décroissante de la moyenne de la somme des valeurs absolues des signaux Sl+ (t) et Sml(t). Dans le circuit 51, le signal ôk(t) est retran- ché à k(t-l): compte tenu de la forme de cy(t), il résul- te que le coefficient k(t) est ajusté par un algorithme du gradient à gain variable, avec pour critère la minimi- sation de l'espérance de la somme des valeurs absolues des signaux Sm(t+l) et S+(t). m Dans une variante donnée à titre indicatif, le circuit 50 réalise la conversion du signal d(t) en un signal g(t) égal à la puissance de 2 la plus voisine de la valeur de d(t); la division dans le circuit 46 se trouve donc réduite à un décalage logique. Dans une autre va- riante, le circuit 50 laisse passer directement le signal d(t) de sorte que g(t) = d(t); il faut alors effectuer dans 46 une véritable division. Dans une autre variante, le circuit 50 consti- tue une mémoire morte o sont tabulées les valeurs de 1gt)' notées g -l(t) afin de remplacer la division dans le circuit 46 par une multiplication; le circuit 46 ef- fectue alors le calcul: ôk(t) = Ta(t). gl(t) 8 à 10 éléments binaires suffisent pour définir les va- leurs tabulées g -l(t). La constante T peut être choisie égale à une puissance négative de 2, par exemple 2-6, en vue de sim- plifier les opérations arithmétiques dans les cir- cuits 46 et 47. La figure 8 illustre un autre mode de réalisa- tion d'un circuit d'adaptation séquentielle d'un coeffi- cient. Le circuit représenté comprend: - un premier multiplieur 53 possédant une première entrée reliée à la première entrée 151 du circuit d'adapta- tion, une seconde entrée reliée à la quatrième entrée 154 de ce circuit et une sortie, - un premier circuit 54 d'élévation au carré, à une en- trée reliée également à ladite première entrée 151 et à une sortie, - un second multiplieur 55 possédant une première entrée reliée à la deuxième entrée 152 dudit circuit, une seconde entrée reliée à la troisième entrée 153 et une sortie, - un second circuit 56 d'élévation au carré à une entrée reliée également à ladite deuxième entrée 152 et à une sortie, - un premier additionneur 57 à deux entrées reliées res- pectivement aux sorties desdits premier et second mul- tiplieurs 53, 55 et à une sortie, - un multiplieur-diviseur 58 à trois entrées, une premiè- re recevant un signal constant, une seconde reliée à la sortie du premier additionneur, et une troisième en- trée, et à une sortie, - un circuit de calcul algébrique 59 à quatre entrées, une première recevant un signal continu, une seconde reliée à la sortie du premier circuit 54 d'élévation au carré, une troisième reliée à la sortie du second cir- cuit 56 d'élévation au carré et une quatrième, et à une sortie, - un second additionneur 60 possédant une première entrée reliée à la sortie du circuit de calcul algébrique, une seconde entrée et une sortie, - un circuit à retard 61 ayant une entrée reliée à la sortie du second additionneur 60 et une sortie reliée à la seconde entrée dudit second additionneur et à la quatrième entrée du circuit de calcul algébrique 59, - un circuit de conversion 62 à une entrée reliée à la sortie du second additionneur 60 et à une sortie reliée à la troisième entrée du multiplieur-diviseur 58, - un soustracteur 63 possédant une première entrée reliée à la sortie du multiplieur-diviseur 58, une seconde en- trée et une sortie délivrant le coefficient k(t), - un circuit à retard 64 à une entrée reliée à la sortie du soustracteur 63 et à une sortie reliée à la seconde entrée dudit soustracteur. Le fonctionnement de ce circuit, qui est basé sur la méthode du gradient avec produit pur, est le sui- vant. L'entrée 151 du circuit reçoit un signal S+ l(t) qui est appliquée à une entrée du circuit multi- plieur 53 ainsi qu'à l'entrée du circuit élévateur au carré 54; une autre entrée du circuit 154 reçoit un si- gnal Sm(t+l), qui est appliqué à la seconde entrée du circuit 53. Une autre entrée 152 du circuit reçoit un signal Sml(t) qui est appliqué à une entrée du circuit multiplieur 55 ainsi qu'à l'entrée du circuit élévateur au carré 56; une autre entrée 153 du circuit reçoit un signal S+(t) appliqué à la seconde entrée du circuit mul- tiplieur 55. La sortie du circuit 53 délivre un signal 11(t) appliqué à la première entrée du circuit addition- neur 57; la sortie du circuit 55 délivre un signal =2(t) appliqué à la seconde entrée du circuit 57; la sortie du circuit 57 délivre un signal a(t) appliqué à la deuxième entrée du circuit multiplieur-diviseur 58. La sortie du circuit 54 délivre un signal S2(t) appliqué à la troisiè- me entrée du circuit de calcul algébrique 59; la sortie du circuit 56 délivre un signal S2-(t) appliqué à la se- conde entrée du circuit 59; la première entrée de ce circuit reçoit un signal T constant. La sortie du circuit 59 délivre un signal 5d(t) qui est appliqué à la première entrée du circuit additionneur 60; la sortie de ce cir- cuit délivre un signal d(t) qui est appliqué à l'entrée du circuit retard 61 ainsi qu'à l'entrée du circuit de conversion 62. Le signal de sortie retardé d(t-l) issu du circuit 61 actionné en lecture par l'horloge H, est ap- pliqué à la quatrième entrée du circuit 59 ainsi qu'à la deuxième entrée du circuit 60. La sortie du circuit 62, délivre un signal g(t) appliqué à la troisième entrée du circuit 58 dont la première entrée reçoit le signal cons- tantT. La sortie du circuit 58 délivre un signal bk(t) appliqué à la première entrée du circuit additionneur 63, dont la sortie délivre le coefficient k(t) appliqué d'au- tre part à l'entrée du circuit retard 64, actionné en lecture par une horloge H'. La sortie du circuit 64 déli- vre un coefficient k(t-l) appliqué à la deuxième entrée du circuit 63. Dans l'exemple de réalisation illustré, le si- gnal c(t) issu du circuit 57 vaut: a(t) = S+ml(t) - Sm(t+l) + Sm l(t). S+ (t) et il est traité par le circuit 58 de telle sorte que la sortie de ce circuit délivre un signal: k (t) = Ta(t)/g(t). De même, le signal de sortie du circuit 59 vaut: T +) + (Sm (t)) 2-d(t-l) l d'o il vient que d(t) est un estimateur récursif à mé- moire exponentiellement décroissante de la somme des puis- sances des signaux S + (t) et S (t). Dans le circuit m--1 Sm--1 63, le signal 8k(t) est retranché à k(t-l): compte tenu de la forme de a(t), il en résulte que le coefficient k(t) est ajusté par un algorithme du gradient à gain va- riable, avec pour critère la minimalisation de la somme des puissances des signaux Sm(t+l) et S;(t). Ce qui a été signalé à propos des variantes du circuit 50 de la figure précédente vaut ici pour le cir- cuit 62; la remarque quant à la forme de la constante T vaut également ici. Le circuit représenté sur la figure 9 met en oeuvre une méthode classique. Il comprend: - un premier circuit de calcul algébrique 65 à deux en- trées reliées aux accès 151 et 152 de la cellule en cause, et à une sortie, - un deuxième circuit de calcul algébrique 66 à deux en- trées reliées aux mêmes accès 151 et 152, et à une sortie, - un soustracteur 67 à deux entrées, la première reliée à la sortie du circuit 65 et la seconde à la sortie du circuit 66, - un additionneur' 68 à deux entrées, la première reliée à la sortie du circuit 65 et la seconde à la sortie du circuit 66, - un premier circuit de calcul algébrique 69 à trois en- trées, la première recevant un signal constant T et la seconde reliée à la sortie du soustracteur 67, - un deuxième circuit de calcul algébrique 73 à trois entrées, la première recevant ledit signal constant T et la seconde reliée à la sortie de l'additionneur 68, - un premier additionneur 70 à deux entrées, l'une reliée à la sortie du circuit 69, - un circuit à retard 72 ayant une entrée reliée à la sortie de l'additionneur 70 et une entrée reliée à la deuxième entrée de ce même additionneur et à la troi- sième entrée du circuit 69, - un deuxième additionneur 74 à deux entrées dont l'une est reliée à la sortie du circuit 73, - un deuxième circuit à retard 75 ayant une entrée reliée à la sortie de l'additionneur 74 et une sortie reliée à la deuxième entrée de ce même additionneur ainsi qu'à la troisième entrée du circuit 73, - enfin, un diviseur avec changement de signe 71, à deux entrées reliées aux sorties des additionneurs 70 et 74 et dont la sortie délivre le coefficient k(t). Le fonctionnement de ce circuit est le suivant. L'entrée 151 reçoit un signal S + (t) noté ici + m--l de manière simplifiée S (t); ce signal est appliqué à la première entrée du circuit de calcul algébrique 65, ainsi qu'à la première entrée du circuit de calcul algébrique 66. L'entrée 152 reçoit un signal Sm_1(t), noté ici de manière simplifiée S (t), qui est appliqué à la seconde entrée du circuit 65, ainsi qu'à la seconde entrée du circuit 66. La sortie du circuit 65 délivre un signal c2+ (t) appliqué à la première entrée du circuit soustrac- teur 67 ainsi qu'à la première entrée du circuit addi- tionneur 68; la sortie du circuit 66 délivre un signal o2 (t) appliqué à la deuxième entrée du circuit 67 ainsi qu'à la deuxième entrée du circuit 68. La sortie du cir- cuit 67 délivre un signal T(t) appliqué à la deuxième entrée du circuit de calcul algébrique 69, dont la pre- mière entrée reçoit-un signal constant T; la sortie du circuit 69 délivre un signal 8N(t) appliqué à la première entrée du circuit additionneur 70, dont la sortie délivre un signal N(t) appliqué à la première entrée du circuit diviseur avec changement de signe 71 ainsi qu'à l'entrée du circuit retard 72 actionné en lecture par l'horloge H; la sortie du circuit 72 délivre un signal N(t-l) qui est appliqué à la troisième entrée du circuit 69 ainsi qu'à la seconde entrée du circuit 70. La sortie du cir- cuit 68 délivre un signal v(t) appliqué à la deuxième entrée du circuit de calcul algébrique 73, dont la pre- mière entrée reçoit un signal constant T; la sortie du circuit 73 délivre un signal ÈD(t) appliqué à la première entrée du circuit additionneur 74, dont la sortie délivre un signal D(t) appliqué à la deuxième entrée du circuit 71 ainsi qu'à l'entrée du circuit retard 75 actionné en lecture par l'horloge H; la sortie du circuit 75 délivre un signal D(t-1) appliqué à la troisième entrée du cir- cuit 73 ainsi qu'à la seconde entrée du circuit 74. La sortie du circuit 71 délivre le coefficient k(t) recher- ché. Dans l'exemple de réalisation illustré, le cir- cuit 65 effectue le calcul C2+(t) = [S+ (t) + S-(t)]2 le circuit 66 le calcul = a2-(t) = [s+(t) - St)], et par conséquent il vient O E(t) = 45+ (t)S-(t), et a(t) = 2 [(s+(t))2 + (S -(t))2]. Le circuit 69 effectue le calcul: 8N(t) = T [T(t) - N(t-l)], d'o il vient que le signal N(t) est un estimateur récur- sif à mémoire exponentiellement décroissante de quatre fois l'intercorrélation des signaux S +(t) et S-(t). De même, le circuit 73 effectue le calcul: 8D(t) = T [a(t) - D(t-1) d'o il vient que le signal D(t) est un estimateur récur- sif de deux fois la somme des puissances respectives des + N(t)es signaux S (t) et S (t). Par conséquent, k(t) =-D( filtre en treillis. En vue de simplifier les calculs, la constante T peut être prise égale à une puissance négative de 2. Dans une variante, le signal D(t) est l'entrée d'une mémoire morte servant de table o l'on peut lire la valeur D-l(t) de son inverse; le circuit 71 effectue alors la multiplication k(t) = -N(t).D l(t). REVENDICATIONS 1. Circuit prédicteur adaptatif comprenant: A) - un filtre en treillis à N cellules identiques com- portant chacune un premier accès (A1), un second ac- cès (A2), un troisième accès (A3), et un quatrième accès (A4), les premier et second accès (A1/m, A2/m) d'une cellule C/m de rang m étant reliés respective- ment aux troisième et quatrième accès (A3/m-1, A4/m-1) de la cellule qui précède de rang m-l, cha- que cellule comprenant un circuit à retard (14/m) d'un instant d'échantillonnage relié au second accès et des circuits de combinaisons linéaires des si- gnaux apparaissant aux accès de la cellule et notam- ment deux multiplieurs possédant chacun deux entrées l'une recevant un signal et l'autre un coefficient multiplicateur km(t) dépendant de l'instant t d'échantillonnage, des moyens étant prévus pour fournir aux multiplicateurs ledit coeffi- cient km(t); B) - un additionneur (16) à N entrées reliées respective- ment aux N cellules, et à une sortie délivrant un signal de prédiction, caractérisé en ce que les moyens pour fournir lesdits coefficients km(t) comprennent dans chaque cellule, un circuit (15/m) d'adaptation séquentielle du coefficient km(t) propre à cette cellule, ce circuit possédant une première entrée (151/m), une seconde entrée (152/m), une troisième entrée (153/m) et une quatrième entrée (154/m), ces entrées étant respectivement reliées au premier accès (A1/m) de la cellule, à la sortie du circuit à retard (14/m) aux troisième et quatrième accès de la cellule (A3/m, A4/m), ce circuit possédant encore une sortie (155/m) qui délivre ledit coefficient km(t), les N coef- ficients du filtre en treillis étant ainsi réajustés par ces N circuits d'adaptation à chaque instant d'échantil- lonnage à partir des signaux présents à cet instant dans le filtre, et utilisés sitôt après réajustement. 2. Dispositif selon la revendication 1, carac- térisé en ce que le filtre en treillis est du type analy- se, les premier et second accès (A1/m, A2/m) de chaque cellule étant des entrées et les troisième et quatrième accès (A3/m, A4/m) des sorties, le signal d'entrée du filtre étant appliqué sur les deux premiers accès (A1/1, A2/1) de la première cellule C/l, chaque cellule compre- nant: a) - un premier additionneur (10/m) à une première entrée reliée à la première entrée (A1/m) de la cel- lule, à une seconde entrée et à une sortie reliée à la sortie (A3/m) de la cellule; b) - un premier multiplieur (11/m) possédant une première entrée reliée à l'entrée (A1/m) de la cellule, une seconde entrée reliée à la sortie du circuit (15/m) et recevant ledit coefficient km(t) et une sortie; c) - un second additionneur (12/m) possédant une première entrée reliée à la sortie du premier multiplieur, une seconde entrée et une sortie reliée à la sortie (A4/m) de la cellule; d) - un second multiplieur (13/m) possédant une première entrée reliée à la sortie du circuit à retard (14/m), une seconde entrée reliée à la sortie du circuit (15/m) et recevant ledit coefficient km(t) et une sortie reliée à la seconde entrée du premier additionneur et à l'une des entrées (16/m) de l'ad- ditionneur (16). 3. Dispositif selon la revendication 1, carac- térisé en ce que le filtre en treillis est du type syn- thèse, le premier accès (A1/m) de chaque cellule étant une sortie, le second (A2/m) une entrée ainsi que le troisième (A3/m), le quatrième (A4/m) étant une sortie, le premier accès (AI/l1) de la première cellule (C1) étant relié au second accès (A2/l) de cette même cellule, la cellule de rang N recevant un signal d'entrée sur son troisième accès (A3/N), chaque cellule comprenant: a) - un premier soustracteur (17/m) à une première entrée reliée à l'entrée (A3/m) de la cellule, à une secon- de entrée et à une sortie reliée à la sortie (A1/m) de la cellule; b) - un premier multiplieur (11/m) possédant une premiere entrée reliée à la sortie du soustracteurt une se- conde entrée reliée à la sortie du circuit (15/m) délivrant le coefficient km(t) et une sortie; c) - un additionneur (12/m) possédant une première entree reliée à la sortie du premier multiplieur, une se- conde entrée reliée à la sortie du circuit à retard (14/m) et une sortie reliée à la sortie (A4/m) de la cellule; d) un second multiplieur (13/m) possédant une premiere entrée reliée à la sortie du circuit à retard (14/m), une seconde entrée reliée ' la sortie du circuit (15/m) délivrant ledit coefficient km(t) et une sortie reliée à la seconde entrée du soustrac- teur et à l'une des entrées (16/m) de l'addition- neur (16). 4o Circuit prédicteur selon la revendica- tion 1, caractérisé en ce que chaque circuit (15/m) d'adaptation séquentielle d'un coefficient comprend: - un premier circuit (24) détecteur de signe possédant une entrée reliée à la première entrée (151) du circuit d'adaptation et une sortie, - un second circuit (25) détecteur de signe possédant une entrée reliée à la deuxième entrée (152) du circuit d'adaptation et une sortie, - un circuit OU-exclusif (26) à deux entrées reliées res- pectivement aux sorties des premier et second circuits détecteurs de signe (24 et 25) et à une sortie, - un registre à décalage-(27) à plusieurs étages et com- portant une entrée reliée à la sortie de la porte OU- exclusif, deux sorties, la première correspondant au premier étage et la seconde au dernier, - une première porte ET (28) à deux entrées, l'une rece- vant une impulsion d'horloge (H3) et l'autre reliée à la première sortie du registre à décalage, et à une sortie, - une seconde porte ET (29) à deux entrées, l'une rece- vant une impulsion d'horloge (H1) et l'autre reliée à la deuxième sortie du registre à décalage, et à une sortie, - un compteur-décompteur (30) à une entrée de comptage reliée à la sortie de la première porte ET (28) et une entrée de décomptage reliée à la sortie de la deuxième porte ET (29) et à une sortie, - une mémoire morte (31) possédant une entrée d'adressage reliée à la sortie du compteur-décompteur et une sortie délivrant un coefficient k(t). 5. Dispositif selon la revendication 1, caràc- térisé en ce que chaque circuit d'adaptation séquentielle d'un coefficient comprend. - un premier circuit (32) détecteur de signe possédant une entrée reliée à la première entrée (151) du circuit d'adaptation et une sortie, - un second circuit (33) détecteur de signe possédant une entrée reliée à la deuxième entrée (152) du circuit d'adaptation et une sortie, - un circuit OU-exclusif (34) à deux entrées reliées res- pectivement aux sorties des premier et second circuits détecteurs de signe (24 et 25) et à une sortie, - un circuit de calcul algébrique (35) possédant une pre- mière entrée reliée à la sortie de la porte OU-exclu- sif, une seconde entrée, et une sortie, - un additionneur (36) possédant une première et une se- conde entrées, la première étant réunie à la sortie du circuit de calcul algébrique, et une sortie, - un circuit à retard (37) possédant une entrée reliée à la sortie de l'additionneur et une sortie reliée aux deuxièmes entrées du circuit de calcul algébrique et de l'additionneur, - une mémoire morte (38) à une entrée reliée à la sortie de l'additionneur et à une sortie délivrant un coeffi- cient k(t). 6. Dispositif selon la revendication 1, carac- térisé en ce que chaque circuit d'adaptation séquentielle d'un coefficient comprend: - un premier multiplieur (39) possédant une première en- trée reliée à la première entrée (151) dudit circuit d'adaptation, une seconde entrée et une sortie, - un premier circuit (40) de mise en valeur absolue à une entrée reliée également à ladite première entrée (151) et à une sortie, - un premier circuit d'extraction de signe (41) à une entrée reliée à la quatrième entrée (154) dudit.circuit d'adaptation et à une sortie reliée à la seconde entrée du premier multiplieur (39, - un second multiplieur (42) possédant une première en- trée reliée à la deuxième entrée dudit circuit d'adap- tation,une seconde entrée et une sortie, - un second circuit (43) de mise en valeur absolue, à une entrée reliée également à ladite deuxième entrée et à une sortie, - un second circuit d'extraction de signe (44) possédant une entrée reliée à la troisième entrée (153) dudit cir- cuit d'adaptation et une sortie reliée à la seconde entrée du second multiplieur (42), - un premier additionneur (45) à deux entrées reliées respectivement aux sorties desdits premier et second multiplieurs (39, 42) et à une sortie, - un multiplieur-diviseur (46) à trois entrées, une pre- mière recevant un signal constant,une seconde reliée à la sortie du premier additionneur, et une troisième en- trée, - un circuit de calcul algébrique (47) à quatre entrées, une première recevant un signal continu, une seconde reliée à la sortie du premier circuit (40) de mise en valeur absolue, une troisième reliée à la sorite du deuxième circuit (43) de mise en valeur absolue et une quatrième entrée, et à une sortie, - un second additionneur (48) possédant une première en- trée reliée à la sortie du circuit de calcul algébri- que, une seconde entrée et une sortie, - un circuit à retard (49) possédant une entrée reliée à la sortie du second additionneur (48) et une sortie reliée à la seconde entrée du second additionneur et à la quatrième entrée du circuit de calcul algébrique, - un circuit de conversion (50) à une entrée reliée à la sortie du second additionneur (48) et à une sortie re- liée à la troisième entrée du multiplieur-divi- seur (46), - un soustracteur (51) possédant une première entrée re- liée à la sortie du multiplieur-diviseur (46), une se- conde entrée et une sortie délivrant un coeffi- cient k(t), - un circuit à retard (52) à une entrée reliée à la sor- tie du soustracteur (51) et à une sortie reliée à la seconde entrée dudit soustracteur. 7. Dispositif selon la revendication 1, carac- térisé en ce que chaque circuit d'adaptation séquentielle d'un coefficient comprend: - un premier multiplieur (53) possédant une première en- trée reliée à la première entrée (151) du circuit d'adaptation, une seconde entrée reliée à la quatrième entrée (154) de ce circuit et une sortie, - un premier circuit (54) d'élévation au carré à une en- trée reliée également à ladite première entrée (151) et à une sortie, - un second multiplieur (55) possédant une première en- trée reliée à la deuxième entrée (152) dudit circuit, une seconde entrée reliée à la troisieme entrée (153) et une sortie, - un second circuit (56) d'élévation au carré à une en- trée reliée également à ladite deuxième entrée (152} et à une sortie, - un premier additionneur (57) à deux entrées reliées respectivement aux sorties desdits premier et second multiplieurs (53, 55) et à une sortie, - un multiplieur-diviseur (58) à trois entrées, une pre- mière recevant un signal constante une seconde reliée à la sortie du premier additionneur, et une troisième en- trée, - un circuit de calcul algébrique (59) à quatre entrées, Ine première recevant un signal continu, une seconde reliée à la sortie du premier circuit (54) d'élévation au carré, une troisième reliée à la sortie du second circuit (56) d'élévation au carré et une quatrième, et à une sortie, un second additionneur (60) possédant une premiere en- tréee reliée à la sortie du circuit de calcul algébri- que, une seconde entree et une sortie, - un circuit à retard (61) ayant une entree reliée à la sortie du second additionneur (60) et une sortie reliée à la seconde entree dudit second additionneur et à la quatrième entrée du circuit de calcul algébrique (59), - un circuit de conversion (62) à une entrée reliée à la sortie du second additionneur (60) et à une sortie re- liée a la troisième entree du multiplieur-divi- seur (58), - un soustracteur (63) possédant une première entrée re- liée à la sortie du multiplieur-diviseur (58) une se- conde entrée et une sortie delivrant le coeffi- cient k(t), - un circuit à retard (64) à une entrée reliée à la sor- tie du soustracteur (63) et à une sortie reliée à la seconde entrée dudit soustracteuro 8. Dispositif de codage ou de décodage de type MIC différentiel comprenant un circuit prédicteur, carac- térisé en ce que ledit circuit est le circuit prédicteur selon l'une quelconque des revendications 1 à 7.