FR 2475779 A1 19810814 FR 8102331 A 19810206 La présente invention se rapporte d'une façon géné- rale aux circuits intégrés de mémoires à semi-conducteurs comportant des transistors à effet de champ et concerne, plus particulièrement, un circuit de polarisation automa- tique des lignes binaires des cellules de mémoire stati- que à la disparition de la source d'alimentation princi- pale pour préserver le profil binaire mémorisé dans la ma- trice de mémoire. Jusqu'à présent, les mémoires de masse des ordina- teurs mettaient fréquemment en oeuvre la technologie des tores magnétiques, selon laquelle un grand nombre de perles sont utilisées, chaque perle servant d'élément de mémorisation. L'état de la donnée de la perle dépend de la direction d'aimantation de cette dernière. Un avantage principal des mémoires de ce genre est que les informa- tions qui y sont mémorisées ne sont pas perdues quand l'alimentation est coupée. Les perles restent magnéti- sées dans les états sélectionnés même si l'unité de mé- moire ne reçoit aucun courant d'alimentation. Une mémoire à tores magnétiques peut 8tre remise en marche immédia- tement au retour de l'alimentation électrique. Il n'est pas nécessaire de recharger les programmes et les données dans la mémoire chaque fois que l'alimentation est cou- pée. Dans les grands ordinateurs, des programmes et des données sont fréquemment mémorisés sur des mémoires à disques, de sorte que le dispositif peut être ini-ialisé à partir d'un disque, même après une panne d'alimentation. Mais, dans les plus petits calculateurs, les programmes et les données sont souvent introduits manuellement et ne sont pas mémorisés d'une manière facilement accessible. Par conséquent, une perte d'alimentation qui entraîne une perte du profil binaire en mémoire est un dérangement sé- rieux du dispositif, auquel il ne peut être remédié sim- plement en rétablissant l'alimentation. Des mémoires à accès direct à semi-conducteurs ont été récemment de plus en plus utilisées et elles ont des avantages notables sur les mémoires à tores plus anciennes. En particulier, les nouvelles mémoires sont plus rapides, consomment moins de courant et occupent moins de place. biais un sérieux inconvénient de l'utilisation des mémoi- res à semi-conducteurs est que les éléments de mémoire ne sont pas rémanents, c'est-à-dire que les informations qui y sont mémorisées sont perdues quand l'alimentation du circuit de mémoire est coupée. Avec un dispositif de ce genre, les programmes et les données mémorisés dans la mémoire sont perdus lorsque l'alimentation est coupée de l'unité de mémoire. La coupure d'alimentation ne pro- duit aucun dommage des circuits mais la perte des infor- mations mémorisées peut imposer que le système soit re- chargé avec des programmes et des données avant que le traitement puisse reprendre. La recharge des programmes est une opération longue qui réduit l'utilisation effica- ce d'un ordinateur. Dans certains types de systèmes, des dispositions sont prises pour transférer le contenu de la mémoire sur un disque lorsqu'une panne est d'abord indi- quée. Mais dans de nombreux calculateurs, une panne d'a- limentation apparait si rapidement que l'ensemble du con- tenu de la mémoire ne peut être transféré sur disque. Cela est particulièrement vrai pour les systèmes de contr8le de processus. Il a été proposé pour l'utilisation des mémoires statiques à semi-conducteurs qu'une alimentation de se- cours soit fournie automatiquement au circuit de mémoire à la détection d'une panne de l'alimentation principale. Quand le circuit de mémoire reçoit l'alimentation de se- cours, les lignes binaires qui transfèrent des données vers et depuis les cellules de mémoire peuvent passer à un niveau bas. A ce niveau bas, il est très possible que des cellules individuelles de mémoire puissent être dé- chargées en raison de la conduction au-dessous du seuil si la mémoire reste en mode de secours pendant une pério- de prolongée. En outre, quand l'alimentation est éven- tuellement rétablie, un couplage capacitif substantiel est présent avec le substrat de la mémoire en raison de la capacité entre les lignes binaires, d'autres points intérieurs et le substrat. Il est probable qu'une tension transitoire importante appliquée au substrat entraîne une modification des données dans les cellules de mémoire. Le besoin existe donc d'un circuit de protection du profil binaire mémorisé dans les cellules d'une mémoire statique quand la mémoire ellemême est connectée pour fonctionner avec une source d'alimentation de secours a- près la disparition de la source d'alimentation principale. L'invention concerne donc un circuit destiné à évi- ter la perte du profil binaire mémorisé dans des cellules d'une mémoire statique à semi-conducteur à la dispari- tion de l'alimentation principale fournie à la mémoire, tandis qu'une source d'alimentation de secours est connec- tée aux cellules. Les cellules de la mémoire comportent des lignes binaires pour le transfert d'informations sous forme d'états de tension vers et depuis les cellules. Le circuit selon l'invention comporte un circuit de détec- tion d'une disparition de l'alimentation principale de la mémoire et un autre circuit qui applique une tension prédéterminée à chacune des lignes binaires à la détec- tion de la disparition de l'alimentation principale. D'autres caractéristiques et avantages de l'inven- tion apparaîtront au cours de la description qui va sui- vre. Au dessin annexé, donné uniquement à titre d'exemple nullement limitatif: La fig. 1 est un schéma d'un circuit de secours de mémoire selon l'invention, La fig. 2 est un schéma d'un générateur auxiliaire de pompage avec un circuit de sélection de source d'ali- mentation, et La fig. 3 est un schéma d'une cellule de mémoire statique utilisée selon l'invention. La plupart des ordinateurs comportent des sources d'alimentation qui assurent non seulement la transforma- tion et le redressement du courant alternatif du secteur, mais comportent également des circuits pour contrôler le courant du secteur et détecter une panne. Dans ces sour- ces d'alimentation, les filtres ont une capacité suffi- sante d'emmagasinage d'énergie pour qu'une panne de sec- teur puisse être détectée et une alarme donnée au calcu- lateur, en laissant un temps suffisant à ce dernier pour entreprendre des actions évitant la perte des données et évitant les dommages à des systèmes périphériques, par exemple des lecteurs de disques. Quand le courant alter- natif du secteur disparaît, la source d'alimentation peut continuer à fournir du courant pendant une période de quelques millisecondes. A la réception d'une alarme indi- quant que le courant du secteur disparaît, le commutateur peut passer sur une source d'alimentation de secours afin que les données en mémoire puissent être préservées. Selon l'invention, une source d'alimentation de se- cours est connectée à une borne multiplexée pour chaque circuit de mémoire, de sorte que la matrice de mémoire dans le circuit puisse rester alimentée pour préserver les données qui y sont mémorisées jusqu'au retour de l'ali- mentation totale. Un circuit est prévu pour faire passer l'alimentation de la matrice de mémoire de la borne d'a- limentation normale à une broche sélectionnée à la perte de l'alimentation principale. La broche sélectionnée est normalement utilisée pour recevoir un signal de commande du circuit de mémoire. Le circuit interdit en outre tou- te lecture ou écriture dans la matrice de mémoire dans le mode de secours et assure également un passage progres- sif du mode de secours au mode normal de fonctionnement quand l'alimentation principale est rétablie. L'alimen- tation secondaire n'est fournie qu'à la matrice de mé- moire et non aux circuits supports périphériques qui ne peuvent en aucun cas être utilisés en mode de secours. Si des charges à haute impédance sont utilisées dans les cellules de la matrice, une consommation de courant extrêmement faible peut être obtenue dans le mode de se- cours. La fig. 1 est donc un schéma du circuit d'alimenta- tion de secours comprenant le circuit selon l'invention. L'alimentation principale Vcc est fournie à une borne cc d'alimentation principale du circuit de mémoire par l'in- termédiaire d'une broche extérieure déterminée. L'alimen- tation de secours est fournie au circuit par le multi- plexage d'une broche particulière qui, dans ce mode de réalisation, est la broche d'autorisation d'écriture. Pen- dant des opérations de routine du circuit de mémoire, un signal d'autorisation d'écriture -X détermine si le cir- cuit fonctionne en mode de lecture ou d'écriture. MFais, à la disparition de l'alimentation principale, un circuit extérieur déconnecte le signal d'autorisation d'écriture et le remplace sur la broche W par une source d'alimen- tation secondaire ou de secours, généralement une batte- rie. Un comparateur de tension 10 est connecté à la borne d'alimentation principale qui reçoit Vcc et à la borne WE recevant le signal XE. Le comparateur de tension 10 déli- vre un niveau haut au point 12, c'est-à-dire la sortie du comparateur de tension, lorsque Vcc est supérieure à la tension à la borne W. Le point 12 passe au niveau bas lorsque Vcc est inférieure à la tension à la borne WE. Le comparateur de tension 10 peut en outre fonctionner de manière qu'une tension haute soit produite au point 12 quand la tension à la borne WE n'est pas supérieure à la tension d'alimentation Vcc d'un décalage de tension pré- déterminé, et une tension basse à ce point 12 quand la tension à la borne WE est supérieure à la tension d'ali- mentation Vcc d'un décalage de tension prédéterminé. Ain- si, si VE est maintenue au niveau haut, le point de sor- tie 12 du comparateur de tension 10 passe du niveau haut au niveau bas quand Vcc passe au-dessous de sa plage nor- male de fonctionnement. Le point 12 est connecté à la grille d'un transistor 14 qui est débloqué quand la tension à ce point 12 est élevée, mais qui est bloqué quand la tension au point 12 est basse. Le transistor 14 est donc bloqué quand Vcc est inférieure à la tension à la borne WE diminuée du déca- lage prédéterminé. Le drain du transistor 14 est connecté à un point 16 qui est au niveau haut quand le transistor 14 est bloqué. Quand le transistor 14 est débloqué, le point 16 passe au niveau bas. Le point 16 est connecté à la grille et à la source d'un transistor à effet de champ 18 en mode appauvri. Le drain du transistor 18 est connecté à Vcc. Le transistor 18 constitue une charge résistive qui limite l'intensité du courant dans le transistor 14. Le point 16 est en outre connecté à la grille d'un transistor 20 dont le drain est connecté à Vcc. Quand le point 16 passe du niveau bas au niveau haut, le transistor est débloqué faisant passer le point 22 au niveau haut, c'est-à-dire Vcc diminuée de la tension seuil Vt du tran- sistor 20. Le point 22 est connecté à la source du tran- sistor 20 et au drain du transistor 24. La source du tran- sistor 24 est connectée à une masse commune. Le point 22 est un point d'état d'alimentation et il est connecté à une borne de sortie désignée par POK. Le signal représenté par POK est un signal d'état qui indique que l'alimenta- tion principale du circuit se trouve dans la plage nor- male. Ce signal est un niveau bas actif, ce qui veut dire que l'état acceptable est indiqué par un niveau bas tandis qu'un niveau inacceptable est indiqué par un niveau haut. Le niveau du signal au point 22 dépend des connexions de plusieurs points dans le circuit. Le point 12 à la sortie du comparateur de tension 10 est en outre connecté à la grille d'un transistor 26 qui est débloqué quand le point 12 est au niveau haut. Le drain du transistor 26 est connecté à un point 28, connec- té en outre à la grille d'un transistor 30. Une résistance 32 est connectée entre la borne WE et la grille du tran- sistor 30. Le drain de ce dernier est également connecté à la borne WE tandis que sa source est connectée au point 22. Une résistance 34 est connectée entre la borne r et le point 22. La grille d'un transistor 36 est connectée au point 22 tandis que son drain est connecté à la borne M et sa source au point 40 d'alimentation Vcc de la mé- moire. La tension de matrice Vcc est la tension d'alimen- tation des cellules du circuit de mémoire. Comme cela a été indiqué ci-dessus, l'alimentation principale de l'ensemble du circuit est fournie par Vcc. Cette source d'alimentation principale est en outre con- nectée à la grille et au drain d'un transistor 38 dont la source est connectée pour fournir la tension de matrice Vec, au point 40. La borne TE est connectée à un commutateur 42 qui est commandé par une ligne de sortie 43 de la source d'alimen- tation 44. L'alimentation du secteur 45, généralement volts à 60 Hz, est appliquée à la source d'alimenta- tion 44 pour fournir la tension Vcc qui alimente le cir- cuit de mémoire. Le commutateur 42 connecte la borne WE à un circuit de commande 46 qui produit un signal d'auto- risation d'écriture ou à une source 48 d'alimentation se- condaire, par exemple une batterie. Le signal d'autorisa- tion d'écriture est transmis du circuit de commande 46 sur une ligne de commande 47 qui est connectée à une borne d'entrée du commutateur 42. La source d'alimentation 44 comporte des circuits qui contrôlent la tension entrante du secteur et qui dé- termine si cette tension disparatt. Une source d'alimen- tation qui remplit cette fonction est le modèle H7100 fa- briqué par Digital Equipment Corporation. A la détection de cette disparition, la source d'alimentation 44 par la ligne 43 fait passer le commutateur 42 de sa connexion normale avec le circuit de commande 46 à la connexion a- vec la source d'alimentation secondaire 48. Les condensa- teurs de filtrage de la source d'alimentation 44 ont une capacité suffisante pour permettre à la source d'alimen- tation de fournir un courant suffisant pour son propre fonctionnement et un courant suffisant pour maintenir Vcc pendant une période de quelques millisecondes. Ainsi, le commutateur 42 sert à multiplexer le fonctionnement de la borne WE de manière que, dans le cas d'une panne d'alimentation principale, cette borne WE soit connectée pour recevoir l'alimentation de secours et alimenter le circuit de mémoire. Dans le présent mode de réalisation, la source d'alimentation secondaire 48 est une batterie ou une source alimentée par batterie. Le commutateur 42 est de préférence un commutateur logique ou à semi-conducteur plutôt qu'un commutateur mécanique. La tension de matrice Vcc au point 40 est connectée pour alimenter les cellules de mémoire 50 en fonctionnement normal et pour la protection des données dans le mode de secours. Le circuit des cellules de mémoire 50 est décrit et illustré dans le brevet des Etats-Unis d'Amérique nO 3 967 252. Les cellules de mémoire 50 comportent plu- sieurs lignes binaires 52 connectées chacune a plusieurs cellules individuelles dans le circuit 50. Chacune des lignes binaires est connectée à la source d'un transistor correspondant 54a, 54b,... Les drains des transistors 54 sont connectés en commun à la tension de matrice Vcc au point 40. Les grilles des transistors 54 sont connectées en commun au point 22 qui indique l'état de l'alimentation fournie au circuit de mémoire. La partie inférieure de la fig. 1 montre que la ten- sion d'alimentation principale Vcc est fournie à plusieurs transistors qui sont utilisés pour produire un signal d'inhibition au point 68 qui, lorsqu'il est marqué, inter- dit l'écriture de données dans la matrice de mémoire après que le courant du secteur ait disparu et lorsque la mé- moire fonctionne dans le mode de secours. Le point 68 est connecté pour fournir le signal d'inhibition aux circuits périphériques 70 qui commandent et accèdent à la matrice de mémoire 50 par un circuit de communication 72. Quand les circuits 70 sont inhibés, aucune opération ne peut être exécutée pour lire ou écrire des données dans la ma- trice de mémoire 50, préservant ainsi le profil binaire qui y est mémorisé. - Une tension VBB de polarisation de substrat est transmise par un point 78 à la grille d'un transistor 80 en mode appauvri. La source du transistor 80 est à la masse et son drain est connecté à un point 82 qui sert de point de contr8le de polarisation de substrat. Le drain d'un transistor 84 en mode appauvri est connecté à Vcc tandis que sa grille et sa source sont con- nectées au point 82. Le transistor 84 constitue essentiel- lement une impédance de charge du transistor 80. Le point 82 est en outre connecté à la grille d'un transistor 86 dont la source est à la masse. Le drain du transistor 86 est connecté à un point 88, également connecté à la source d'un transistor 90 en mode appauvri. La grille et le drain du transistor 90 sont connectés à Vcc de sorte que le transistor 90 fonctionne comme une impédance de charge du transistor 86. Le point 88 est en outre connecté à la grille d'un transistor 92 dont la source est à la masse. Le drain du transistor 92 est connecté à un point 94 qui, à son tour, est connecté à la grille et à la source d'un transistor 96 en mode appauvri. Le drain du transistor 96 est égale- ment connecté à Vcc. Le transistor 96 est une impédance de charge du transistor 92. Le point 94 est en outre relié à la grille d'un tran- sistor 98 dont la source est à la masse. Le drain du transistor 98 est connecté à un point 100. La grille et la source d'un transistor 102 en mode appauvri sont con- nectées au point 100 tandis que le drain du transistor 102 est connecté à Vcc. Le transistor 102 fonctionne en impé- dance de charge du transistor 98. Le point 100 est connecté à la grille d'un transistor 104 dont le drain est connecté au point 12. La source du transistor 104 est à la masse. Quand le point 100 passe au niveau haut, le transistor 104 est débloqué et fait pas- ser le point 12 au niveau bas. Le point 100 est en outre connecté à la grille d'un transistor 106 dont la source est à la masse. Le drain du transistor 106 est connecté à un point 108 relié à la grille et à la source d'un transistor 110 en mode appau- vri. Le drain du transistor 110 est connecté à Vcc. Le point 108 est connecté en outre à la grille d'un transis- tor 112 dont la source est à la masse. Le drain du tran- sistor 112 est connecté au point 68. Le point 108 est en outre connecté au drain d'un transistor 114 dont la grille est connectée au point 22 et dont la source est à la masse. Le point 68 qui transmet le signal d'inhibition aux circuits 70 est en outre relié à la grille et la source d'un transistor 116 dont le drain est connecté au point 30. Le transistor 116 limite l'intensité du courant dans le transistor 112. La fig. 3 représente un exemple de cellule de mémoire faisant partie de la matrice de mémoire 50. Une cellule de mémoire statique 150 est constituée par plusieurs transistors à effet de champ avec des résistances de char- ge. La cellule comporte des transistors 152 et 154 dont les sources sont à la masse. Le drain du transistor 152 est connecté à un point 156 connecté lui-même à la grille du transistor 154. Le drain du transistor 154 est connecté à un point 158, connecté à la grille du transistor 152. Une résistance de charge 160 est connectée entre le point d'alimentation 40 de la matrice de mémoire et le point 156. Une résistance de charge 162 est connectée entre le point 40 et le point 158. La cellule 50 comporte en outre un premier transistor d'accès 164 dont le drain et la source sont connectés entre une ligne binaire 168 et le point 156. Le drain et la source d'un second transistor d'accès 168 sont connectés entre une ligne binaire 170 et le point 158. Les grilles des transistors 164 et 168 sont connectées à une ligne de mots 1 qui reçoit un signal de ligne de mots pour connecter le point 156 à la ligne binaire 166 et le point 158 à la ligne binaire 170. Les lignes binaires 166 et 170 sont deux exemples des lignes binaires du groupe 52 de la fig. 1. En ce qui concerne maintenant la description du fonc- tionnement du dispositif selon l'invention, faite en re- gard de la fig. 1, la fonction de ce circuit est de four- nir une alimentation de secours suffisante aux cellules 50 du circuit de mémoire pour que le profil de données qui y réside soit préservé malgré la disparition de l'a- limentation principale. Le circuit doit en outre inhiber les circuits périphériques 70 pour les empêcher d'écrire 1 1 des données éventuellement erronées dans les cellules de mémoire 50 après une disparition de l'alimentation prin- cipale. Le circuit délivre en outre un signal indiquant l'état de l'alimentation du secteur, à savoir le signal UP0au point 22. Dans des conditions normales de fonctionnement, POK est au niveau bas de sorte que le transistor 36 est blo- qué. Vcc est normalement à 5 volts, +10 %. Le transistor 38 fonctionne comme une diode et il est débloqué de ma- nière que la tension de matrice Vcc au point 40 soit à la tension Vcc diminuée d'une tension seuil Vt. Quand la source principale fournissant Vcc est dé- faillante, la tension au point 22 augmente pas à pas. Quand le comparateur de tension 10 détecte que la ten- sion à la borne E dépasse Vcc, ou en option dépasse Vcc de plus d'un décalage prédéterminé de tension, le point 12 passe au niveau bas de sorte que les transistors 14, 24 et 26 sont bloqués. Quand Vce passe au- dessous de volts, le point 16 s'élève rapidement au potentiel Vcc qui peut alors être de l'ordre de 4 volts. Etant donné que le point 16 est connecté à la grille du transistor , la tension au point 16 le débloque, élevant ainsi la tension au point 22 à une valeur inférieure d'un seuil Vt à Vcc. Dans ce mode de réalisation, Vt est de l'ordre de 1 volt. Ainsi, quand Vcc commence à diminuer, le point 22 s'élève rapidement jusqu'à environ 3 volts. Mais quand Vcc continue à diminuer, le transistor 20 n'amène plus à zéro la tension au point 22. Quand Vc0 descend dans la plage de 1 à 2 volts, la polarisation de grille du tran- sistor 20 est insuffisante pour le maintenir débloqué. Il * se bloque donc et isole le point 22 de la borne Vcc. Quand le point de sortie 12 du comparateur 10 passe du niveau haut au niveau bas, le point 22 est bloqué à Vcc-Vt. Cette tension au point 22 est suffisante pour dé- bloquer le transistor 114 qui, à son tour, bloque le transistor 112, appliquant ainsi le signal d'inhibition aux circuits 70 pour protéger les données dans les cel- lules de mémoire 50. La phase suivante de charge du point 22 est assurée par le transistor 30 dont la grille est chargée rapide- ment jusqu'au potentiel à la borne VE quand le transistor 26 est bloqué. Cela élève le point 22 à la tension de la borne ME diminuée d'une tension seuil Vt, celle du tran- sistor 30. La phase finale de charge du point 22 est assu-o rée par la résistance 34. Cette résistance charge le point 22 jusqu'au potentiel total à la borne W. Ainsi, le point 22 qui correspond au signal P0K passe du niveau bas au niveau haut quand Vcc devient inférieure d'un déca- lage spécifique à la tension à la borne WE. Quand Vcc passe du niveau haut au niveau bas, le transistor 38 est bloqué tandis que le passage du point 22 du niveau bas au niveau haut débloque le transistor 36, connectant ainsi la borne -E au point 40 d'alimentation de matrice Vcc. Ainsi, dans le mode de secours, la tension de matrice Vcc est égale à la tension à la borne V-E di- minuée d'une tension seuil aux bornes du transistor 36. Dans le mode d'alimentation normale, la borne VE est connectée à un circuit de très haute impédance qui pré- lève peu de courant et qui permet au signal de commande à cette borne de fonctionner de sa manière normale en fournissant un signal d'écriture au circuit de mémoire. Mais, dans le mode de secours, le signal d'écriture n'est pas utilisé et la borne WE est connectée pour fournir l'alimentation de secours aux cellules de mémoire par le point 40 d'alimentation Vcc de matrice. Le signal d'inhibition au point 68 est produit pour interdire aux circuits périphériques 70 d'écrire des don- nées dans les cellules de mémoire. Quand le point 22 passe du niveau bas à un niveau de quelques volts, le transistor 114 est débloqué, abaissant la tension au point 108. La tension basse au point 108 bloque le transistor 112, fai- sant passer le point 68 au potentiel du point 40, Vcc de matrice. Il faut noter que, lorsque Vcc disparaît, les cir- cuits périphériques ne prélèvent aucun courant à la source d'alimentation secondaire 48 car ils ne sont alimentés que par Vce. Chacune des cellules de mémoire 50 est connectée à deux lignes binaires 52 comme les lignes 166 et 170. Les lignes binaires sont utilisées pour transférer des in- formations d'état de données vers et depuis les cellules individuelles comme le montre la fig. 3. Les transistors 54 sont connectés de manière que chaque ligne binaire re- çoive la tension de matrice Vcc moins une tension seuil Vt. Il importe que cette tension soit maintenue sur les lignes binaires car, pendant une période, les tensions aux points 156 et 158 peuvent se décharger par les tran- sistors d'accès 164 et 168, sous l'effet d'une conduction au-dessous du seuil. Les lignes binaires d'une mémoire à semi-conducteur aboutissent à toutes les cellules de mé- moire et forment ainsi un réseau conducteur très dévelop- pé sur le circuit intégré. Un effet substantiel de capa- cité est développé entre les lignes binaires et le subs- trat en raison de la géométrie et des capacités de jonc- tion PN. Pendant le mode de secours, aucun signal n'est appli- qué par l'extérieur aux lignes binaires de la mémoire à semi-conducteur. En l'absence de signaux appliqués par l'extérieur, ces lignes passent à peu près au niveau de la masse. Quand l'alimentation principale est rétablie sur le calculateur, toutes les lignes binaires reçoivent immédiatement des niveaux hauts. En raison du couplage capacitif de ces lignes avec le substrat, la tension sur le substrat est élevée brusquement par ce couplage capa- citif. Si la tension du substrat est amenée au-dessus de 0 volt, il est probable que le fonctionnement de nombreuses cellules individuelles de mémoire est modifié et que les données qui y sont mémorisées sont perdues. La fonction - du générateur de pompage interne décrit ici est de main- tenir le substrat à une tension négative pour éviter ce problème. Mais pendant le fonctionnement de secours, le pompage auxiliaire du substrat peut fournir seulement une faible tension négative à ce dernier. Le circuit selon l'invention offre un moyen d'éviter la perte de données par les fuites au-dessous du seuil dans les transistors d'accès et la perte de données par le couplage capacitif avec le substrat sous l'effet d'une tension positive excessive. Ce résultat est obtenu en po- larisant les lignes binaires de chacune des cellules in- dividuelles de mémoire à une tension élevée. Cette ten- sion élevée est fournie aux lignes binaires 52 par les transistors 54. La fig. 3 montre que la tension élevée est appliquée aux lignes individuelles 166 et 170. Une ten- sion haute est présente sur l'un des points 156, 158 et c'est cette tension haute qui doit être protégée des fui- tes au-dessous du seuil. Si les deux lignes binaires sont maintenues à la tension haute, il n'y a aucune faite par le transistor d'accès connecté au point de niveau haut car il n'y a aucune différence de tension aux bornes de ce transistor. En ce qui concerne le transistor connecté au point de niveau bas, les faites peuvent être évitées par les transistors d'abaissement 152, 154. En outre, la polarisation de niveau haut sur les lignes binaires ré- duit l'amplitude de la transition brusque de tension au niveau haut sur le substrat quand l'alimentation princi- pale est rétablie au circuit de mémoire. Selon la fig. 2, une autre caractéristique de l'in- vention concerne une tension de polarisation de substrat VBB. Dans les circuits MOS (métal-oxyde-semi-conducteur), il est souhaitable de maintenir le substrat à une ten- sion de polarisation négative. En fonctionnement normal, un pompage principal du substrat lui fournit une tension régalée de -4 volts pour obtenir des performances opti- males du circuit. Ce pompage est inhibé quand Vcc dispa- raît. La tension de polarisation du substrat est également importante en ce qui concerne le passage du mode de se- cours au mode d'alimentation principale. La borne d'ali- mentation principale est couplée par capacité avec le substrat et tend à le rendre négatif quand Vcc est réta- blie. Si le substrat passe d'une tension négative à 0 volt ou à une tension positive, comme décrit ci-dessus, il y une forte probabilité pour que des données soient perdues. Par conséquent, la tension de polarisation VBB doit être suffisamment négative pour éviter que le substrat passe à un potentiel positif par le couplage capacitif avec la borne d'alimentation principale. Le circuit de la fig. 2 est un circuit de pompage auxiliaire du substrat qui fournit une polarisation néga- tive suffisante à ce dernier pour maintenir le profil de données dans les cellules de mémoire. Le circuit de pom- page auxiliaire 122 est connecté à la source d'alimenta- tion principale Vcc et à la borne We d'alimentation de secours. Les bornes Vcc et Et sont connectées pour ali- menter le circuit 122 de pompage du substrat par un cir- cuit de porte constitué par les transistors 124, 126, 128 et 130. La grille de chacun de ces transistors est con- nectée à son drain de sorte qu'il fonctionne essentielle- ment comme une diode. Quand Vcc dépasse la tension à la borne W diminuée de VT, les transistors 128 et 130 sont débloqués, connectant Vcc à un point 132 avec une chute de tension seuil. Dans ces conditions, les transistors 124 et 126 sont bloqués, isolant la borne WM de Vcc et du circuit 122 par une forte impédance. Quand la tension à la borne W dépasse Vcc augmentée de VT, les transistors 124 et 126 sont débloqués tandis que les transistors 128 et 130 sont bloqués. Cela connec- te la borne I au point 132 tout en isolant Vcc de la borne E et du point 132. Le point 132 est ainsi connecté à la borne de tension la plus haute, soit Vcc, soit E. Le point 132 est connecté pour alimenter un oscilla- teur 134 à basse puissance et un transistor 136. L'os- cillateur 134 produit un signal en phase désigné par 0 et l'inverse de A, désigné par 7. Le signal " est appli- qué à la grille du transistor 136 tandis que le signal e est appliqué à l'entrée d'un transistor 138. La source du transistor 136 est connectée à un point 140 connecté à son tour au drain du transistor 138. La source du transistor 138 est à la masse. Les signaux d'entrée dé- phasés des transistors 136 et 138 produisent un signal rectangulaire au point 140. Le signal au point 140 est transmis à la grille d'un transistor 142 connecté pour fonctionner en condensateur. La source et le drain du transistor 142 sont interconnectés à un point 144. Le drain et la grille d'un transistor 146 sont connectés au point 144 tandis que sa source est à la masse de sorte que ce transistor 146 fonctionne comme une diode polari- sée vers la masse. Le point 144 est en outre connecté à la source d'un transistor 148 dont la grille et le drain sont interconnectés de sorte que ce transistor 148 fonc- tionne comme une diode polarisée vers le point 144. - Toujours en regard de la fig. 2, l'oscillateur 134 fournit des signaux qui sont déphasés et produit un si- gnal rectangulaire au point 140. Le signal rectangulaire est transmis du point 140 au point 144 par le transistor 142 qui fonctionne comme un condensateur et bloque la composante continue. Quand le point 144 passe au niveau haut, le transistor 146 est débloqué de sorte que le point 144 est déchargé par le transistor 146. Quand le point 144 devient négatif, le transistor 146 est bloqué et le point 144 est amené à une tension négative. Une tension positive au point 144 est bloquée par le transis- tor 148 tandis qu'une tension négative à ce point est transmise par ce transistor vers le point 78 (voir éga- lement fig. 1). Le point 78 fournit la polarisation de substrat VBB au substrat 150 du circuit intégré faisant partie des circuits des fig. 1 et 2. Pour en revenir à la fig. 1, le circuit contrôle é- galement la tension VBB de polarisation de substrat de sorte que le signal POK passe au niveau haut quand la polarisation du substrat est insuffisante. Si VBB est suffisamment négative, environ -2 à -3 volts, le transis- tor 80 en mode appauvri est bloqué. Cela fait passer au niveau haut le point 82 qui débloque le transistor 86, abaissant le point 88. La tension basse au point 88 blo- que le transistor 92, faisant passer le point 94 au ni- veau haut. Le niveau haut au point 94 débloque le tran- sistor 98, faisant passer le point 100 au niveau bas et bloquant le transistor 104. Quand le transistor 104 est bloquéA, le point 112 passe au niveau haut pour indiquer que Vcc dépasse la tension à la borne V-E. Quand le point 12 est au niveau haut, le point 22 est au niveau bas in- diquant par le signal P-K que la tension principale Vcc et la tension de polarisation VBB sont satisfaisantes. Si VBB n'est pas suffisamment négative, et par con- séquent de l'ordre de O volt, le transistor 80 est dé- bloqué, faisant passer le point 82 au niveau bas. Cela bloque le transistor 86 en élevant au niveau haut la tension au point 88. Un niveau haut au point 88 débloque le transistor 92, faisant passer le point 94 au niveau bas. Le niveau bas au point 94 bloque le transistor 98, faisant passer le point 100 au niveau haut et débloquant le transistor 104 qui fait passer le point 12 au niveau bas, en déclenchant ainsi la même séquence d'événements que lorsque Vcc est inférieure à la tension à la borne WE. Il résulte d'une tension VBB insuffisamment négative la production du signal P0K au niveau haut indiquant la perte d'alimentation, et la production d'un signal d'in- hibition qui interdit aux circuits périphériques d'écrire des données dans les cellules de mémoire. Cela maintient également les circuits périphériques inhibés quant à la consommation de courant et évite les problèmes de conflit sur ligne omnibus. En résumé, le circuit selon l'invention offre un moyen de polariser les lignes binaires des cellules d'une mémoire statique à semi-conducteur. Cela évite la perte du profil binaire dans les cellules quand ces dernières reçoivent une alimentation de secours. Une perte de don- nées pourrait être due à une décharge d'un point de ni- veau haut par conduction au-dessous du seuil ou par le passage à une tension positive du substrat par suite du couplage capacitif entre les lignes binaires et le subs- trat. Il est bien entendu que de nombreuses modifications peuvent être apportées au mode de réalisation décrit et illustré à titre d'exemple nullement limitatif sans sor- tir du cadre de l'invention. REVENDICATIONS 1 - Circuit d'utilisation d'une source d'alimentation de secours pour éviter la perte d'un profil binaire mémo- risé dans des cellules de mémoire statique à semi-conduc- teur à la disparition de l'alimentation principale qui lui est fournie, le circuit de mémoire comportant plusieurs bornes de commande pour recevoir des signaux de commande et les cellules de mémoire comportant des lignes binaires (52) destinées à transférer des informations sous forme d'états de tension vers et depuis les cellules de mémoire (50), circuit caractéri s é en ce qu'il comporte un dis- positif (44) de détection d'une disparition de l'alimen- tation principale du circuit de mémoire, un dispositif (42) de connexion de la source d'alimentation de secours (48) aux cellules de mémoire par l'une sélectionnée E des bornes de commande à la détection de la disparition de l'alimentation principale, et un dispositif (54) d'ap- plication d'une tension prédéterminée à chacune des li- gnes binaires à la détection de la disparition de l'ali- mentation principale, ladite tension prédéterminée étant produite par ladite source d'alimentation de secours par l'intermédiaire de ladite borne de commande sélectionnée. 2 - Circuit selon la revendication 1, caractérisé en ce que ledit dispositif d'application d'une tension pré- déterminée à chacune des lignes binaires (52) consiste en un transistor à effet de champ (54) pour chacune des lignes binaires, les drains de cestransistors étant con- nectés en commun à ladite borne de commande sélectionnée WE, les sources desdits transistors étant connectées aux lignes binaires respectives (52) et les grilles étant connectées pour recevoir une tension qui rend les tran- sistors conducteurs à la détection de la disparition de l'alimentation principale. 3 - Procédé d'utilisation d'une source d'alimenta- tion de secours pour éviter la perte du profil binaire mémorisé dans les cellules de mémoire statique à semi- conducteur à la disparition de l'alimentation principale qui lui est fournie, le circuit de mémoire comportant des bornes de commande destinées à recevoir des signaux de commande et les cellules de mémoire comportant des lignes binaires (52) pour transférer des informations sous forme d'états de tension vers et depuis les cellules de mémoire (50), procédé caractérisé en ce qu'il consiste essentiel- lement à détecter (44) une disparition de l'alimentation principale du circuit de mémoire, à connecter (42) la source d'alimentation de secours (48) aux cellules de mé- moire par l'une sélectionnée 5E desdites bornes de com- mande à la détection de la disparition de l'alimentation principale, et à appliquer (54) une tension prédéterminée à chacune des lignes binaires à la détection de la dispa- rition de l'alimentation principale, ladite tension pré- déterminée étant produite par la source d'alimentation de secours par ladite borne de commande sélectionnée.