FR 2480018 A1 19811009 FR 8106671 A 19810402 248 001 8 La présente invention concerne les appareils d'adressage de mémoire. Dans un appareil de calcul numérique, il se révèle utile d'utiliser des adresses de mémorisation dont la dimension excède l'étendue d'adressage réelle de la mémoire dans laquelle le programme est stocké pendant l'exécution. Le matériel équipant la machine transforme ces adresses de mémorisation virtuelles en adresses de mémorisation réelles pendant l'exécution du programme. L'ouvrage "Introduction to Virtual Storage in System/370", édité par IBM en 1972, décrit un schéma de transformation d'adresses de mémorisation virtuelles d'un usage courant. Pour résumer brièvement son contenu, on peut dire que l'expression "mémoire virtuelle" se rapporte à un schéma d'adressage dans lequel chacun des programmes est autorisé à avoir des adresses formelles valides dépassant de beaucoup la plus grande adresse de la mémoire réelle du calculateur. La structure des instructions du calculateur est conçue de manière que les zones d'adresses soient suffisamment grandes pour contenir la plus grande adresse de mémorisation virtuelle possible. Le maté- riel équipant le calculateur est conçu pour transformer une adresse virtuelle en adresse réelle au moyen d'un ensemble de tables ou tableaux. Chaque programme est décomposé en un ou plusieurs segments d'une même taille prédéterminée. Chaque segment est décomposé en pages, d'égales longueurs pour tous les segments. Une page particu- lière de mémoire virtuelle peut ou non à un instant donné se trouver dans la mémoire réelle, dans laquelle elle doit être placée pour l'exécution. Si elle se trouve dans la mémoire réelle, elle peut être placée dans l'un quelconque des emplacements- de page disponibles. Les emplacements, ou cadres, de page possèdent, dans la mémoire réelle, qui contient des pages distinctes, des adresses 4e mémorisation réelles n'entretenant aucune relation avec les adresses de mémorisation virtuelles des diverses pages qui les occupent à un instant donné. De fait, un cadre de page de la mémoire réelle contiendra ordinai- rement, pendant l'exécution d'un programme, de nombreuses pages différentes à différents instants, chaque page ayant une adresse virtuelle différente. L'adresse de mémorisation virtuelle d'une page est reliée à l'adresse d'une page de la mémoire réelle par la table des pages. Chaque segment possède une table de pages distincte pour ses pages. Lorsqu'une adresse de mémorisation virtuelle est transformée en une adresse de mémorisation réelle, la table des pages relative à ce segment est examinée. L'élément de table associé à la page voulue.contient l'adresse de mémorisation réelle de cette page si cette dernière se trouve dans la mémoire réelle. Si tel n'est pas le cas, alors l'absence de cette page est indiquée par un bit de non-validité, et le calculateur lit la page dans une mémoire extérieure pour l'écrire dans un cadre de page disponible de la mémoire réelle. Pour transformer une adresse virtuelle en l'adresse de mémorisation réelle voulue, le calculateur utilise le numéro de segment se trouvant à l'adresse pour l'introduire dans une table de segments associée au programme considéré et à partir de laquelle est déterminé l'emplacement de la table des pages. La table des pages est consultée au moyen du numéro de page comme indice, et l'adresse de départ réelle de la page en mémoire réelle est ainsi déterminée. A cette adresse est ajouté le déplacement interne à la page, la fonction d'adressage étant ainsi achevée. Comme cela est expliqué dans "Introduction to Virtual Storage in System/370", de nombreuses autres améliorations du schéma de base ont été imaginées pour amé- liorer sa vitesse et sa facilité d'utilisation. Une autre partie de la technique antérieure concernant l'invention est la technique dite de mélange qui est utilisée pour l'organisation d'une table et sa consultation. La technique de mélange implique de mémoriser des éléments de table dans une table à des emplacements indexés qui sont plus petits que la valeur numérique de l'élément lui-mtme, mais lui sont fonctionnement associés, ceci se révélant utile lorsqu'il s'agit de maintenir une grande table remplie de manière éparse. Ainsi, cette grande table peut etre mémorisée dans un-espace de mémorisation sensiblement plus petit. Les indices relatifs à une telle grande table peuvent prendre n'importe quelle valeur dans les limites de la taille de la table, et la technique de mélange permet de les transposer dans la table plus petite. Il vaut mieux choisir la dimension de la table d'éléments mélangés de façon qu'elle ne soit jamais remplie plus qu'à moitié, un remplissage d'un quart ou d'un tiers convenant encore mieux, en particulier si l'algorithme de mélange ne produit pas de valeurs complètement aléatoires. Si la table non mélangée est remplie à 1% au maximum par exemple, alors la taille de la table mélangée doit être choisie de manière à ne pas être plus que 50 fois plus petite. La fonction mathématique utilisée pour passer de l'indice de la table non mélangée à l'indice de la table mélangée doit être telle que les indices de la table mélangée présentent une distribution aussi aléatoire que possible. De nombreuses fonctions mathématiques peuvent être utilisées, par exemple une fonction OU exclusif présé- lectionnée qui combine des parties choisies de l'indice non mélangé connues pour être aléatoires, ou bien un générateur de fonctions mathématiques pseudo-aléatoires utilisant l'indice non mélangé comme argument. Il n'est pas rare qu'un algorithme quelconque transfor- mant un certain nombre d'indices en un nombre plus petit produise des indices plus petits identiques. La règle préférée, qui est en même temps la plus simple, est simplement, pour la construction de la table mélangée, d'utiliser l'emplacement inoccupé de la table mélangée possédant l'indice supérieur qui est le plus petit. D'autres algorithmes permettant de sélectionner un élément suivant dans une série de tels éléments en concurrence sont possibles, mais ils ne sont pas souhaitables, car ils sont plus lents, plus embrouillés ou plus compliqués que l'algorithme préféré. Celui-ci demande que chaque emplacement occupé présente une indication d'occupation. Dès qu'il est trouvé dans la table mélangée un emplacement non occupé, le nouvel élément est inséré à cet emplacement avec son indice non mélangé, et son indication d'occupation, qui peut être l'élément lui-même, est établie. Ainsi, chaque indice initial produit par l'algorithme de mélange peut être considéré comme définissant une série continue d'emplacements dans une table, chaque emplacement contenant un élément de table qui peut être l'élément voulu (à partir duquel l'indice initial a été produit). Le début de cette série est défini par l'indice initial. Le dernier élément introduit est indiqué par un emplacement non occupé suivant ou un drapeau. En relation avec une telle table, l'algorithme de création de table utilisant 2 480018 l'indice non mélangé comme argument sert à préciser la série continue par calcul de l'indice initial, à partir duquel la.table mélangée est inspectée. Une découverte est signalée lorsque l'indice non mélangé mémorisé dans la table mélangée est égal à l'indice non mélangé dont l'élément recherché est voulu. L'algorithme qui gouverne l'édification de la table garantit que, si l'élément voulu n'est pas dans la série continue spécifiée, c'est qu'il ne se trouve pas dans la table. Si la table n'est que partiellement remplie, l'élément de table voulu peut ordinairement être trouvé rapidement. Par-exemple, une table mélangée remplie au tiers de façon aléatoire fournit l'élément voulu en 99% du temps maximum pendant lequel deux éléments seulement de la table sont examinés. Il faut laisser pratiquement vide la table mélangée pour réduire le temps de recherche. Un espace de mémorisation important peut être économisé dans certains cas au prix d'une augmentation seulement minime du temps de calcul grace à la technique du mélange. Dans un système à mémoire virtuelle, tel, que celui décrit ci-dessus, il existe un grand nombre de segments, chacun associé à une table de pages qui peut avoir 16 ou 32 places, ou plus. Ainsi, une partie considérable de la place de mémorisation est occupée par ces tables. En général, seules quelques pages de tables sont jamais utilisées et, parmi celles qui sont utilisées, seules quelques places sont jamais occupées. Néanmoins, il est nécessaire de maintenir ces tables en permanence afin de donner au système d'adressage de mémorisation virtuel les capacités attendues. Selon l'invention, il est proposé un appareil d'adressage de mémoire qui transforme, en réponse à un signal de départ, un identificateur de page dans le système, lequel indique une page de mémorisation virtuelle, en une adresse de mémorisation réelle indiquant l'emplacement de mémorisation réel de la page, cet appareil comprenant: un moyen générateur d'indices qui reçoit l'identificateur de page dans le système et qui produit, en réponse- à celui-ci, un signal de sortie indiquant un indice initial sur la base d'une fonction mathématique prédéterminée de la valeur numé- rique de l'identificateur de page dans le système; une mémoire pos- sédant une ligne de données de sortie qui mémorise une table de pages dans le système comportant plusieurs emplacements séquentiel- lement indexés, chaque emplacement qui peut mémoriser un élément de table comprenant un identificateur de page dans le système et une adresse de mémorisation réelle, ladite mémoire fournissant, via la ligne de données de sortie, en réponse à la réception d'un indice de la table de pages dans le système, le contenu de l'emplacement de table spécifié par l'indice, ladite table mémorisant, en utili- sation, plusieurs éléments en nombre sensiblement plus petit que le nombre total d'emplacements de la table, chaque dit élément étant mémorisé dans un emplacement d'un bloc formé d'un nombre prédéter- miné d'emplacements contigus et partant de l'indice initial de l'identificateur de page dans le système tel qu'il a été calculé d'après la fonction mathématique prédéterminée; un moyen d'extraction d'élément de page qui reçoit le signal de sortie du moyen générateur d'indices précisant un indice initial afin de délivrer séquentielle- ment, en réponse au signal de départ, les éléments se trouvant à l'intérieur du bloc d'emplacements à partir de l'indice initial reçu du moyen générateur d'indices, chaque dit élément étant délivré en réponse à un signal d'une série de signaux d'extraction; et un moyen de comparaison qui reçoit l'identificateur de page dans le système à transformer en une adresse de mémorisation réelle, qui délivre un premier signal d'extraction au moyen d'extraction d'élé- ment en réponse au signal de départ et reçoit l'élément extrait en réponse, et qui compare l'identificateur de page dans le système à transformer avec l'identificateur de page dans le système que contient l'élément qui vient juste d'être reçu, le moyen de compa- raison répondant au cas d'égalité entre ces deux identificateurs en délivrant l'adresse de mémorisation réelle contenue dans l'élé- ment qui vient d'être reçu afin qu'elle serve d'adresse de mémori- sation réelle voulue, et répondant au cas d'inégalité en délivrant un autre signal d'extraction à destination du moyen d'extraction d'élément. Pour éviter le gaspillage dans l'utilisation de la mémoire, l'invention propose une unique table de pages dans le système (table SPT) de grande dimension. La structure segment/page est retenue, mais il n'existe pas de table de pages particulière pour chaque segment. Le système des numéros segment/page permettant d'identifier chaque page est conservé et est utilisé comme élément non mélangé destiné à être fourni à la table SPT plus grande (qu'une table de pages pour chaque segment). La table SPT est conçule pour posséder des places de mémorisation d'un nombre de deux à quatre fois plus grand que le nombre de cadres de pages de la mémoire réelle. La table SPT peut commodément être contenue dans la mémoire réelle du calculateur (ceci constituant le cas préféré), ou bien il peut ètre utilisé à cet effet une section de mémoire spécialement allouée. Le format d'adressage de base qui est utilisé dans tous les programmes et par tous les programmeurs dans ce système d'adressage est appelé "adresse virtuelle de processus", soit adresse PVA, et comprend, pour le présent cas, un numéro de segment et un numéro de byte. Le terme "processus" est donné à chaque groupe d'instructions et, ou bien, de données qui possède une existence indépendante à l'intérieur du calculateur, d'o le nom d'adresse virtuelle de processus. La fonction précise que cette invention vise à accomplir est de corréler la page indiquée par l'adresse PVA avec un cadre de page de la mémoire réelle. Lorsqu'un accès en mémoire est effectué, une adresse PVA est présentée au matériel d'adressage, o l'adresse PVA est d'abord stockée dans un registre d'adresse PVA. Le numéro de segment de l'adresse PVA est utilisé pour indexer la table de segments du processus (laquelle est assignée de manière unique au processus par le système d'exploitation et est créée par ce dernier) afin de retrouver un identificateur de segment actif (ou identificateur ASID). Le numéro de byte de l'adresse PVA comprend un numéro de page et un décalage, ou adresse, dans la page. Le numéro de page (PN) est chalné avec l'identificateur ASID, c'est-à- dire est placé à côté de ce dernier. La combinaison identificateur ASID numéro de page FN (à savoir l'identificateur segment/page, ou identificateur SPID) subit l'opération de mélange en ce qu'elle est utilisée comme argument d'une fonction mathématique désignant un indice auquel doit commencer la recherche dans la table SPT en vue de l'obtention de l'identificateur SPID voulu. En effet, le matériel d'équipement relatif à la fonction de mélange fournit l'indice de démarrage d'une série continue d'emplacements dans la table SPT (d'au moins un emplacement de table SPT) dans laquelle l'identificateur SPID voulu se trouve s'il est dans la table SPT. Des drapeaux définissent dans la table SPT la fin de chaque série. Le matériel affecté à cette recherche vérifie le contenu des emplacements de la série par rapport à la valeur de l'identificateur SPID et, s'il est trouvé une concordance, la zone d'adresse de mémoire réelle mémorisée à l'emplacement de la table SPT auquel la concor- dance a été trouvée est chaînée au décalage dans la page afin de former l'adresse de mémorisation réelle voulue. Si le matériel affecté à la recherche dans la table ne trouve pas l'identificateur SPID dans la série indiquée d'emplacements de table SPT, ceci implique que la page contenant l'adresse de mémorisation virtuelle de processus cherchée ne réside pas couramment dans la mémoire réelle. Il est prévu un mécanisme qui insère de manière appropriée la page conte- nant cette adresse dans la mémoire réelle et remet à jour la table SPT. L'adresse-du cadre de page à laquelle cette page est mémorisée est insérée dans la série continue qui est indexée par l'algorithme de mélange, en même temps que la valeur non mélangée de l'identifi- cateur SPID. Si une adresse de cette page est de nouveau citée, l'identificateur SPID sera alors détecté et l'adresse de mémorisation réelle de cette page pourra être fournie. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels - la figure 1 est un schéma de principe montrant de façon générale le fonctionnement d'un appareil d'adressage de mémoire selon l'invention; et - la figure 2, qui se décompose en deux parties, appelées figure 2a et figure 2b présentées sur des feuilles différentes, est un schéma de principe détaillé d'un mode de réalisation préféré d'un appareil d'adressage de mémoire selon l'invention. On notera que, sur les dessins, les parties identiques sont désignées par les mêmes numéros de référence. Sur la figure 1, est présenté un schéma de principe simplifié d'un mode de réalisation d'appareil d'adressage de mémoire selon l'invention, associé à d'autres parties d'un dispositif de conversion d'adresses virtuelles en adresses réelles d'un calcula- teur. Lorsqu'il est utilisé avec ce type d'appareil, un programme identifiable, se suffisant à lui-même quant à sa liste d'instructions, est appelé un processus, La structure d'adressage de base utilisée par un processus pour adresser une mémoire est appelée une adresse virtuelle de processus et peut se rapporter à l'emplacement d'ins- tructions ou à l'emplacement de données. Lorsqu'une adresse virtuelle de processus (adresse PVA) est rencontrée au cours d'un traitement d'instructions, le matériel de commande (non représenté) la mémorise dans le registre 10 d'adresse PVA. Le registre 10 d'adresse PVA comprend deux parties, une partie lOa pour numéro de segment de processus et une partie lOb pour numéro de byte. La partie lOb du numéro de byte se subdivise elle-même en une sous-partie lObl de numéro de page et une-sous-partie lOb2 de décalage à l'intérieur d'une page. Chaque valeur de numéro de segment de processus doit être unique dans les limites de son processus associé, mais n'est pas nécessairement unique (et ordinairement n'est effectivement pas unique) dans les limites du système lui-même. Un numéro de segment de processus peut avoir n'importe quelle valeur maximale appropriée. Les dimensions préférées sont Il ou 12 bits, ce qui correspond à une valeur maximale de 2 047 ou 4 095. Les numéros de segment de processus sont fixés par le logiciel de commande pendant l'étape de préparation au traitement, de manière consécutive à partir de 0. La dimension maximale d'un numéro de segment de processus est ordinairement fixée pour un matériel de conception donnée. Ainsi que cela a été établi ci-dessus, le numéro de byte se subdivise en un numéro de page d'ordre supérieur et un décalage de page, ou adresse à l'intérieur d'une page. Pendant que s'effectue une conversion d'adresse selon ce mode de réalisation simplifié, le décalage de page peut être négligé, puisqu'il est transporté sans modification et est simplement chaîné au résultat final. (Dans le mode de réalisation de la figure 2, concernant un décalage de page de longueur variable, ceci ne sera pas le cas.) Comme pour le numéro de segment, le numéro de byte peut avoir n'importe quelle taille maximale appropriée, la taille étant choisie à 31 bits dans ce mode de réalisation préféré. Dans les limites du numéro de byte, le numéro de page peut encore avoir n'importe quelle taille maximale appropriée. Dans le mode de réalisation préféré, le numéro de page a une taille variable allant de 15 bits pour la taille minimale à 22 bits pour la taille maximale. Le problème d'un numéro de page à taille variable sera discuté plus en détail en relation avec le mode de réalisation préféré de la figure 2. L'adresse virtuelle dans le processus, ou adressa PVA, que contient le registre 10 est transformée en une adresse de mémo- risation réelle en deux étapes principales. D'abord, l'adresse PVA considérée, qui n'est unique que dans le processus, est transformée en une adresse virtuelle dans le système (ou adresse SVA), qui est unique dans le système. Le numéro de segment associé à l'adresse PVA est transmis via une ligne 30 à une entrée d'un module d'addition 29. Chaque processus est associé à une unique table de segments dans le processus (ou table PST) 11. La table PST mémorise l'unique partie de l'adresse SVA, à savoir l'identificateur de segment actif, ou identificateur ASID, comme argument du numéro de segment de - processus. Le même identificateur ASID peut avoir un numéro de segment de processus différent dans chaque table PST, puisque chaque processus est totalement indépendant des autres. L'identi- ficateur ASID de valeur "0" est réservé à l'indication d'un empla- cement vide de la table de pages dans le système, ou table SPT, ainsi que cela sera exposé ci-après. En plus de l'identificateur ASID, chaque table PST 11 mémorise d'autres informations associées à la protection et aux droits d'accès du processus au segment. La table PST 11 associée à chaque processus est de préférence mémorisée en mémoire centrale en des emplacements consécutifs qui commencent à une adresse unique pour le processus considéré. Pendant l'étape de préparation de l'exécution d'un processus, le logiciel de commande charge cette adresse dans un registre 27 d'adresse de départ de table PST. La longueur de chaque table PST Il varie en fonction du nombre de segments dans le processus. Puisqu'un utilisateur peut désigner de façon erronée un numéro de segment dans le processus, il est utile d'enregistrer la longueur de chaque table PST et de refuser d'honorer une adresse PVA désignant un segment qui n'existe pas. Pendant la conversion de l'adresse PVA en adresse SVA, le contenu du registre 27 d'adresse de départ de table PST est transmis via une ligne de données 28 à une deuxième entrée du module d'addition 29. Le numéro de segment venant du registre 10 d'adresse PVA est ajouté à l'adresse de départ de la table PST par le module d'additidn 29. La somme ainsi obtenue est délivrée.,via une ligne 31, à un module 32 d'indexation et d'extraction, lequel produit effec- tivement,via une ligne 33,la référence de mémorisation afin d'ali- menter la table PST 11 et d'extraire l'identificateur ASID assigné au numéro de segment contenu dans le registre 10 d'adresse PVA. Cet appareil de conversion d'adresse PVA en adresse SVA peut être mis en oeuvre par voie matérielle ou par voie logicielle. Puisque la vitesse de travailprésente dans ce domaine une importance cruciale, l'approche par voie matérielle sera préférée, mais, pour des raisons d'économie, des systèmes de taille réduite utilisant l'invention pourront préférer une microprogrammation dans un but d'économie. L'identificateur ASID est transmis,via une ligne de données 26,à la partie 12a pour bits d'ordre supérieur d'un registre 12 d'adresse virtuelle dans le système, ou registre d'adresse SVA. Le numéro de page venant du registre 10 d'adresse PVA est transmis, via une ligne de données 14, à la partie 12b pour bits d'ordre inférieur du registre 12 d'adresse SVA. A l'intérieur du registre 12 d'adresse SVA, l'identificateur ASID et le numéro de page sont chaînés de manière à former un identificateur segment-page, ou identificateur SPID, dans une partie 12ab, o l'identificateur ASID forme les bits d'ordre supérieur et le numéro de page les bits d'ordre inférieur. Chaque identificateur SPID forme un identificateur de page large dans le système d'exploitation qui ressemble quelque peu au numéro de page décrit dans l'ouvrage cité cidessus publié par IBM. L'identificateur SPID et le décalage de page (partie 12c) introduit via une ligne 15 forment l'adresse SVA. En raison de l'existence de numéros de page de longueur variable dans ce mode de réalisation, le numéro de page et le décalage de page doivent être transmis ensemble jusqu'à leur séparation, ainsi que cela sera expliqué en relation avec la figure 2. On comprendra que plusieurs segments (ayant chacun un numéro de segment différent et appartenant à un processus différent) peuvent se partager le même identificateur ASID. Ceci implique seulement que chacun des processus exécute le même jeu d'instructions. Un tel fait est cohérent avec l'opinion générale selon laquelle les instructions ne doivent pas être modifiées à l'intérieur du système et que tout jeu particulier d'instructions doit pouvorr être disponible à l'utilisation par n'importe quel processus. Par exemple, si le calculateur considéré est une unité centrale de traitement associée à un grand nombre de terminaux d'affichage en interaction, il sera très vraisemblable qu'on trouvera un nombre important de parties communes entre les programmes ou processus nécessaires pour répondre à l'action d'opérateurs via ces terminaux. Il serait naturellement absurde de demander des programmes ou des instructions particuliers pour chacun de ces terminaux. Il est au contraire préférable que des programmes communs existent, mais seulement à l'intérieur de la mémoire centrale, pour être disponibles dans tous les processus intéressant des utilisateurs. L'invention offre un moyen de séparer ou d'isoler des processus particuliers les uns des autres, tout en les autorisant à partager un même code objet. Des systèmes plus simples peuvent utiliser directement l'adresse SVA comme adresse virtuelle, dans la mesure o le mécanisme d'adressage n'effectue pas de conversion d'adresse PVA en adresse SVA. Un grand nombre des avantages indiqués ci-dessus ne sont pas obtenus avec une telle mise en oeuvre, mais, pour ces systèmes plus simples, ceci ne constitue pas une grande perte et apporte une simplification notable. L'identificateur SPID se trouvant dans le registre 12 d'adresse SVA, après passage sur une ligne 16, est transformé en un indice initial d'une table de pages dans le système, ou table SPT, 19 par un module de mélange, ou générateur d'indices, 17 utili- sant l'un des algorithmes de mélange précédemment décrits.L'algorithme de mélange préféré pour le module de mélange 17 consiste à appliquer une fonction OU exclusif sur l'identificateur ASID et sur un nombre choisi de bits de numéro de page d'ordre inférieur. En raison de la possibilité que les bits de numéro de page d'ordre inférieur aient un caractère moins qu'aléatoire> plus d'un identificateur ASID et les numéros de page qui leur sont associés pourront atre mélangés à la même séquence d'éléments de la table SPT. L'algorithme de mélange proposé est modifié par multiplication de l'indice initial par un entier petit supérieur à 1, de préférence 2 ou 4, afin que soit évitée une longue chatne d'éléments de table consécutifs. Selon un mode de réalisation préféré, le résultat de l'application de la fonction OU exclusif subit un décalage à gauche d'une unité (multi- pliée par 2) pour tenir compte de ce problème. Le signal de sortie du module de mélange 17 est délivré via une ligne 25 à un module 18 de recherche dans la table SPT qui est connecté à la table SPT 19 par une ligne 20. Le-module 18 de recherche dans la table SPT reçoit également via la ligne 16 l'identificateur SPID venant du registre 12 d'adresse SVA. La table SPT 19 est mémorisée en mémoire centrale et est de préférence créée et maintenue par le logiciel du système d'exploitation. Chaque élément valable de la table SPT 19 contient une partie l9a associée à l'identificateur SPID et une partie l9b associée à une adresse de cadre de page correspondante (ou adresse PFA) indiquant l'adresse de mémorisationréelle du cadre de page contenant la pqge identifiée par l'identificateur SPID. Chaque élément valable de la table SPT 19 est mémorisé dans cette table à l'empla- cement indexé qui représente la valeur mélangée de l'identificateur SPID dans l'élément ou à un emplacement étroitement suivant. L'algo-. rithme de mélange utilisé pour initialement insérer ces identifica- teurs SPID à leurs emplacements appropriés dans la table SPT 19 est naturellement le même algorithme de mélange que celui- utilisé par le module de mélange 17. Le module 18 de recherche dans la table SPT examine séquentiellement les articles, ou éléments,de la table SPT à partir de l'indice initial fourni par le module de mélange 17 via la ligne de données 25. Chaque indice séquentiel utilisé en relation avec la mémoire réelle produit l'élément correspondant de la table SPT qui est délivré au module 18 de recherche dans la table SPT via une ligne de données 21. L'identificateur SPID de l'élément de la--table SPT ainsi fourni est comparé à l'identificateur SPID mémorisé dans la partie 12a du registre 12 d'adresse SVA. En cas d'inégalité, les éléments suivants de la table SPT sont examinés en séquence. En cas d'égalité, alors l'adresse de cadre de page, ou adresse PFA, mémori- sée dans cet article de la table SPT est l'adresse PFA voulue et est délivrée, via une ligne de données 22, à la partie 23a d'un registre 23 d'adresse de mémorisation réelle, ou registre d'adresse M.A. Le décalage de page, fourni via la ligne de données 15 par le registre 10 d'adresse PVA, est chaîné à l'adresse PPA (partie 23b) afin de former l'adresse de mémorisation réelle, ou adresse RNA, décrite. Avec la création de l'adresse de mémorisation réelle, laquelle est alors fournie à la mémoire centrale via une ligne de données 24, l'algorithme de conversion d'adresse PVA en adresse RMA est alors achevé. Alors que ce qui précède explique le procédé de conversion d'adresse, il existe aussi plusieurs autres éléments à prendre en considération. L'un d'eux est la situation o la page voulue n'est pas mémorisée en mémoire réelle. Une telle situation est signalée lorsqu'un bloc d'emplacements de la table SPT d'un nombre prédéterminé, partant de l'indice initial, a été examiné, ou bien lorsqu'a été détecté pendant la recherche un drapeau de la table SPT 19 indiquant le dernier élément possible. Ce drapeau peut etre simplement un bit se trouvant dans chaque élément de la table SPT, qui a été positionné par le logiciel d'exploitation qui maintient la table SPT. Le module 18 de recherche dans la table SPT produit un signal d'erreur de page via une ligne de données 71 en réponse à l'examen du bloc entier ou à la détection d'un tel drapeau. Le logiciel du système de commande (non représenté) reçoit l'indication de l'erreur de page. Ce logiciel va chercher une mémoire externe contenant une image de la page voulue, identifiée par le contenu du registre 12 d'adresse SVA et charge la page voulue dans un cadre de page vide dans la mémoire réelle. Le contenu du registre 12 d'adresse SVA et l'adresse initiale de la mémoire réelle correspondant au cadre de page qui vient d'être rempli sont ensuite chargés dans le premier élément vide de la table SPT 19 de la série d'éléments qui partent de l'indice initial. Le drapeau indiquant la fin de la série d'éléments mélangés se déplace si la réalisation de l'élément de table modifie la fin de la série. Mais cette opération comporte elle-même des ramifica- tions supplémentaires. Si la mémoire réelle est déjà complètement remplie, alors il est nécessaire de retirer une page de la mémoire réelle. Une telle situation est discutée de façon détaillée dans l'ouvrage cité cidessus publié par IBM, mais il faut en dire quelques mots dans cette description. Tout d'abord, cela n'a pas de sens de retirer de la mémoire une page fréquemment utilisée, si bien qu'il est utile que la table SPT 19 contienne une indication d'usage de chaque page. Ceci peut Etre obtenu par un bit unique placé dans chaque élément de la table SPT et automatiquement effacé à intervalles réguliers, puis replacé à chaque fois qu'il est fait référence à cette page. Via un examen occasionnel de chacun de ces bits, il est possible de détecter gréce aux bits de référence effacés les candidats probables à l'expulsion de la table SPT 19 et de la mémoire réelle. Lorsqu'une page a été retirée de la mémoire réelle pour #tre mémorisée dans une mémoire de réserve si elle n'a pas été altérée, l'élément correspondant de la table SPT 19 doit également être expulsé. Ceci peut être effectué sous commande du matériel ou du logiciel. Le procédé impliqué ne fait pas partie de l'invention. Pendant l'édification ou le maintien de la table SPT, il est important qu'un petit nombre seulement de valeurs d'identifi- cateurs SPID de cette table forme un indice particulier quelconque après mélange. Si l'on n'impose pas une telle condition, la consul- tation de la table SPT se ralentit excessivement lorsqu'il est fait référence à celles des pages qui ont été insérées en mémoire réelle en dernier. Une solution à ce problème consiste à retarder le traitement de travaux possédant de tels identificateurs SPID jusqu'à ce que certains d'entre eux aient été achevés. Des techniques per- mettant d'assurer le caractère aléatoire des identificateurs SPID existent et seront discutées ci-après; elles empêchent un tassement des éléments de la table SPT. Pour empêcher que les recherches dans la table SPT 19 soient longues, il est nécessaire, ainsi que cela a été expliqué ci- dessus, de disposer d'un nombre d'emplacements dans la table SPT 19 qui soit sensiblement plus grand qu'il n'y a de cadres de pages à l'intérieur de la mémoire réelle. De préférence, il ne faut pas que plus d'un tiers de la table SPT soit occupé par des éléments valables. Puisque le nombre de cadres de pages disponible à l'inté- rieur de la mémoire réelle est connu à l'instant de la sélection de la taille des pages et des mémoires, on peut aisément déterminer la longueur de la table SPT, en tenant compte de l'aire de la mémoire réelle qui est allouée aux fonctions du système d'exploitation et qui n'est donc pas disponible pour le stockage de processus. Le mode de réalisation préféré présenté sur la figure 2, laquelle est décomposée en deux parties appelées respectivement figure 2a et figure 2b, se rapporte aux manipulations de l'identi- ficateur ASID (voir figure 1) via la ligne 26 et du numéro de byte venant du registre 10 d'adresse PVA via la ligne 14 (numéro de page) et la ligne 15. La conversion de l'adresse PVA en adresse SVA est relativement simple et a été traitée de manière appropriée en rela- tion avec la figure 1. L'homme de l'art comprendra à un simple examen de la figure 2 que d'importants dispositifs de commande de séquence n'ont pas été représentés. Il va de soi que l'homme de l'art pourra suppléer aux dispositifs logiques de synchronisation manquants, en particulier avec l'aide de la description qui, dans ce qui suit, fait allusion aux fonctions de synchronisation impor- tantes. La demanderesse a en effet pensé que le fait d'ajouter d'autres dispositifs logiques de synchronisation ne ferait que compliquer la compréhension du mode de réalisation. En ce qui concerne la table PST 11, on notera encore que son élaboration s'effectue pendant la phase préliminaire à l'exécution d'un processus. Les informations nécessaires à sa création peuvent venir de données délivrées en mgme temps que le processus lui-même, ou bien du système luimême en ce qui concerne les segments qui sont maintenus pendant l'usage de tout le système. Les segments correspondants peuvent être mémorisés n'importe o, mais leurs adresses de base sont mémorisées dans le registre 27 d'adresse de départ de la table PST pendant l'exécution du processus associé. Pour économiser le temps de traitement, un certain nombre de numéros de segment sont stockés en fonction de leur identificateur ASID correspondant dans des registres de mise en regard ou d'asso- ciation à grande vitesse qui-sont chargés à la première référence à un segment désigné dans une adresse PVA. Il ne manque pas de dispositifs de la technique antérieure pouvant servir à la manipu- lation et à la création de telles tables, si bien qu'aucune expli- cation supplémentaire de cet aspect de la machine ne sera donnée dans la description. Dans le mode de réalisation préféré, un grand effort est consacré à la réduction du temps de traitement nécessaire pour réaliser chaque conversion d'adresse virtuelle en adresse réelle. Un registre 40 d'adresse virtuelle dans le système,-ou registre d'adresse SVA, est sensiblement équivalent au registre 12 d'adresse SVA de la figure 1, mais il possède en outre la capacité de traiter le cas d'une dimension variable des numéros de page. Selon le mode de réalisation préféré, il existe une partie 40a destinée à l'iden- tificateur ASID, et la partie 40b destinée au numéro de byte de l'adresse PVA et de l'adresse SVA a une longueur de 31 bits. Dans cette partie, le numéro de page (partie 40b1 occupe au minimum les bits d'ordre supérieur, et au maximum les 22 bits d'ordre supérieur, du numéro de byte. Le décalage dans la page (partie 40b2) occupe les parties du numéro de byte qui n'appartiennent pas au numéro de page, et il peut donc avoir une longueur de 9 à 16 bits. Pour effectuer l'opération de mélange, il est néces- saire de séparer le numéro de page du décalage dans la page. On réalise cette opération en transmettant à une unité de décalage 41, via une ligne de données 16b, tous les bits du numéro de byte qui peuvent contenir un numéro de page, soit, dans le mode de réalisa- tion préféré, les 22 bits d'ordre supérieur du numéro de byte. L'unité de décalage 41 déplace vers la droite son contenu sur la base du nombre de bits, en fonction de la donnée représentant la taille de la page qui est fourniepar une ligne de données 82, ceci étant nécessaire pour justifier à droite le numéro de page. Il est possible de ne fixer la. taille de la page, via la ligne de données 82, qu'au moment de l'initialisation du système. Ainsi, si elle est maintenue sous commande du logiciel, elle doit être fixée au démar- rage du système et ne pas être changée ultérieurement. Une autre possibilité consiste à concevoir un matériel relatif à ce domaine pour permettre une fixation manuelle de la taille de la page avant le démarrage du système. On peut mémoriser ou exprimer plus commodément la taille de la page sous forme d'un indice précisant le nombre de décalages à droite que la donnée de numéro de page transmise,via la ligne 16b,doit subir pour justifier à droite le numéro de page, dans l'unité de décalage 41. Par exemple, pour un nombre maximal de bits de numéro de page égal à 22 dans le numéro de byte, et pour un nombre de page réel de 18 bits, le signal de taille de page transmis via la ligne 82 doit produire un signal de décalage à droite de 4 bits à destination de l'unité de décalage 41. Le signal de sortie de l'unité de décalage 41, à savoir le numéro de page justifié à droite, est fourni via une ligne 16c a l'élément logique OU exclusif du module de mélange 17 et à un comparateur 78 d'identificateur SPID (figure 2b). La partie identificateur ASID du registre 40 d'adresse SVA est délivrée via une ligne de données 16a à la fois au module de mélange 17 et au comparateur 78 d'identificateur SPID. L'identificateur ASID forme la partie gauche et le numéro de page justifié à droite forme la partie droite de l'identificateur SPID en fonction duquel la table SPT est examinée. L'algorithme de mélange préféré applique la fonction OU exclusif sur l'identificateur ASID venant via la ligne 16a et sur le numéro de page justifié à droite venant via la ligne 16c, il multiplie par 2, puis utilise un nombre aussi élevé que cela est nécessaire de bits d'ordre inférieur du résultat pour former l'indice initial de recherche dans la table SPT. Dans le mode de réalisation préféré, la longueur de la table SPT est une puissance de 2; ainsi, en choisissant le nombre correspondant de bits d'ordre inférieur dans le signal de sortie du module de mdlange 17, on forme un indice permettant de repérer n'importe quel emplacement pair dans une table SPT de n'importe quelle dimension. Cette fonction est en fait réalisée par une porte de sélection 50 et ses signaux d'entrée. Un registre 84 d'adresse de base de la table SPT mémorise l'adresse de base de la table SPT dans une mémoire centrale 66 (figure 2b). Au lieu de mémoriser la table SPT dans une mémoire distincte spécialement allouée à cette opération, on maintient la table SPT dans la mémoire centrale 66,ce qui constitue un moyen plus simple, moins onéreux et plus souple. Le registre 84 d'adresse de base de la table SPT est chargé au moyen de l'adresse de base de la table SPT par l'inter- médiaire d'une ligne 45 pendant la phase de démarrage du système; l'indice initial est en effet ajouté à celui-ci par la porte de sélec- tion 50 afin de.former chacune des adresses initiales de recherche dans la table SPT. Il n'existe aucune raison de ne pas changer l'emplacement de la table SPT après la phase de démarrage du système, mais, en pratique, il apparaît très peu d'avantagEs dans cette possibilité et, par conséquent, on peut également considérer comme fixe ce paramètre, de même que la dimension de la page. La longueur de la table SPT est fournie de la même façon, via une ligne de données 52, à un registre 51 de longueur de table SPT. Dans le mode de réalisation préféré, plusieurs conven- tions sont utilisées dans ce domaine. Le registre 51 de longueur de la table SPT contient de préférence une quantité égale à la longueur de la table SPT ou indiquant de quelque autre manière cette longueur sous forme d'une puissance de 2. En deuxième lieu, on choisit l'adresse de base de la table SPT de façon qu'elle soit un multiple de la longueur de la table SPT; ainsi, le nombre de ses bits zéro d'ordre inférieur contigus est égal à la puissance de 2 se trouvant dans le registre 51 de longueur de la table SPT défi- nissant la longueur de la table SPT. Par l'adoption de ces conven- tions, la porte de sélection 50 peut former l'adresse initiale de recherche dans la table SPT par simple chaînage de l'indice de la table SPT relatif à ses positions de bit d'ordre inférieur avec les bits d'adresse de base d'ordre supérieur. L'adresse initiale de recherche dans la table SPT, ou indice initial, est une fonction de l'identificateur ASID transmis via la ligne 16a et du numéro de page transmis via la ligne 16c. Le module de mélange 17 reçoit ces deux signaux d'entrée et leur applique la fonction OU exclusif-bit par bit. Le module de mélange 17 possède deux sorties. Celles-ci sont raccordées à leurs destina- tions de manière que se produise un décalage à gauche d'une unité sur les données ainsi transportées, ainsi que cela est indiqué sur la figure 2a par les symboles 98. Une ligne de données 55 transporte les bits qui forment toujours la partie d'ordre infé- rieur de l'adresse initiale de recherche dans la table SPT, indé- pendamment dela longueur de la table SPT. Une ligne 49 délivre aux entrées de bits d'ordre inférieur de la porte de sélection 50 les bits venant du module de mélange 17 qui peuvent ou non former une partie de l'adresse initiale de recherche dans la table SPT, en fonction du contenu du registre 51 de longueur de la table SPT. Le registre 84 d'adresse de base de la table SPT possède également deux sorties, une sortie utilisant une ligne de données 47 et formant toujours-la partie d'ordre supérieur de l'adresse initiale de recherche dans la table SPT, et une adresse utilisant une ligne de données 48, qui conduit aux entrées de bits d'ordre supérieur de la porte de sélection 50, et formant éventuellement une partie de l'adresse initiale de recherche dans la table SPT, de nouveau en fonction du contenu du registre 51 de longueur de la table SPT. Du fait de la convention précédemment adoptée selon laquelle la lon- gueur de la table SPT est une puissance de 2, il est simplement nécessaire que la porte de sélection 50 sélectionne des nombres suffisants de bits d'ordre inférieur de la ligne de données 49 et de bits d'ordre supérieur de la ligne de données 48 pour que le nombre total des bits ainsi sélectionnés> plus ceux transportés par la ligne de données 55, plus une unité lage à gauche) soit égal à la puissance de 2 définissant la lon- gueur de la table SPT. La porte de sélection 50 délivre ces bits avec la valeur résultant du mélange (la ligne de données 49) comme bits d'ordre inférieur et les bits d'adresse de base de la table SPT (la ligne de données 48) comme bits d'ordre supérieur par l'intermédiaire d'une ligne de données 56. En raison de ce schéma de sélection, tous les bits venant du module de mélange 17 qui se trouvent au-dessus de la position de bit supérieure indiquée par le contenu du registre 51 de longueur de la table SPT sont ignorés. De même, tous les bits du registre 84 d'adresse de la table SPT qui coïncident avec des bits choisis de la ligne de données 49 sont ignorés. Ainsi, les bits transportés par la ligne de données 56 peuvent Etre tous des bits venant du module de mélange 17, ou bien ils peuvent tous provenir du registre 84 d'adresse de base de la table SPT. Toutefois, de façon plus typique, un certain nombre des bits d'ordre inférieur venant de la porte de sélection 50 pro- viennent du module de mélange 17, et les bits restants d'ordre supérieur proviennent du registre 84 d'adresse de base de la table SPT. Les bits d'ordre supérieur venant, via la ligne 47, du registre 84 d'adresse de base de la table SPT qui ne sont pas envoyés à la porte de sélection 50 forment les bits d'ordre supérieur d'une ligne de données 57 (figure 2b). Les bits venant du module de mélange 17 qui ne sont pas appliqués à la porte de sélection 50 forment les bits d'ordre inférieur de la ligne de données 57. Les bits qui sont passés dans la porte de sélection 50, comprenant les bits restants du signal de sortie du module de mélange 17 et du signal de sortie du registre 84 d'adresse de base de la table SPT, selon la longueur de la table SPT, forment les bits d'ordre moyen de la ligne de données 57. Un "0" est délivré via une ligne 99 afin de former le bit d'ordre inférieur de la ligne 57 et ainsi remplir la position de bit rendue vaquante par le décalage à gauche d'une unité qui est effectuée sur le signal de sortie du module de mélange 17. Les symboles des lignes de données 47, 55, 99 et 56 se fondant pour former l'unique ligne de données 57 visent simplement à indiquer les diverses sources des différents bits de la ligne de données 57. La ligne de données 57 est connectée au point d'entrée 1 d'un sélecteur d'adresse 60. Dans ce mode de réalisation préféré, les points d'entrée 2 et 3 servent de références de données pour la mémoire réelle via les lignes 58, et ne concernent pas l'invention. La donnée appliquée au point d'entrée 1 du sélecteur d'adresse 60 est transmise à une ligne de données 61 sous condition d'application d'une impulsion à une entrée de validation, lorsque l'entrée de sélection SEL 1 du point d'entrée 1 est activée. De même, la donnée d'adresse appliquée via une ligne 59 au point d'entrée 4 du sélec- teur d'adresse 60 est transmise à la ligne 61 sous condition d'une impulsion de validation lorsque l'entrée de sélection SEL 4 du point d'entrée 4 est activée. Le sélecteur d'adresse 60 fait partie d'une boucle de commande, qui est réalisée sur une base matérielle dans le mode de réalisation préféré, pour effectuer la recherche dans la table SPT. 24800 18 Le fonctionnement de la boucle de commande est lancé par délivrance d'un signal de départ par le dispositif de commande principal du calculateur via une ligne 67. Ce signal efface un compteur de recherche 68 via une entrée CLR et positionne une bascule 72. La bascule 72 est positionnée pendant toute l'opération de recherche de la boucle de commande et n'est effacée qu'une fois la recherche terminée lorsque l'une de plusieurs conditions décrites ci-après se produit. Un signal de sortie "1" de la bascule 72 est appliqué à l'entrée de validation d'un dispositif de cadencement 103. Lorsque la bascule 72 est positionnée, la borne de sortie "1" produit via une ligne 76 un signal de sortie constitué d'un "1" binaire. Par l'intermédiaire de la ligne 76, un signal "l" binaire fait démarrer le dispositif de cadencement 103, lequel fournit séquen- tiellement des impulsions de phase d'horloge, CLK 1 et CLK 2, aussi longtemps que son entrée de validation reçoit le signal "1". Via la ligne 104, la phase CLK 1 valide le sélecteur d'adresse 60. Via une ligne 105, la phase CLK 2 fait avancer d'une unité le compteur de recherche 68. On choisit l'intervalle séparant ces deux impulsions suffisamment long pour que les fonctions de la boucle de commande qui sont nécessaires à chaque intervalle puissent être complètement effectuées dans les conditions les plus défavorables. Le dispositif de cadencement 103 peut être un générateur d'impulsions du type horloge spécialisé. Toutefois, plus fréquemment, il sera constitué de l'horloge de commande principale du calculateur, et de portes permettant de délivrer des impulsions au sélecteur d'adresse 60 et au compteur de recherche 68. Avec un registre 63 d'adresse courante de la table SPT et un additionneur 64, le sélecteur d'adresse 60 forme un sous- système d'extraction d'élément de table dans cette boucle de com- mande. Un comparateur 70 de valeur de comptage de recherche, qui est connecté au compteur de recherche 68 par une ligne 69, commande le point d'entrée actif du sélecteur d'adresse 60 sur la base du contenu K du compteur de recherche 68. Le comparateur 70 active le point d'entrée 1 au moyen d'un signal d'extraction de sélection via une ligne de données 85 si K est égal à 0. Si K est compris entre O et 31 inclusivement, un signal d'extraction de sélection du point d'entrée 4, analogue au précédent, est-appliqué via une ligne de données 86. Si K est supérieur ou égal à 32, un signal d'erreur de page est appliqué sur une ligne de données 87, Dans ce mode de réalisation préféré, le bloc d'emplacements de la table SPT dans lequel l'identificateur SPID recherché sera trouvé, si cela est possiblesa une longueur de 32 éléments, ou articles. La présence du signal CLK 1 sur la ligne 104 en relation avec l'application simul- * tanée d'un signal sur l'entrée SEL 1 ou sur l'entrée SEL 4 du sélecteur d'adresse 60 fait fonction de signal d'extraction et autorise la délivrance respective des données présentes sur le point d'entrée 1 ou le point d'entrée 4 via la ligne de données 61. Le signal de sortie du sélecteur d'adresse 60 est appliqué via la ligne de données 61 à l'entrée d'adresse de la mémoire centrale 66, ce qui entraïne que des zones particulières de l'article de la table SPT se trouvant à l'emplacement ainsi indiqué sont chacune présentées à l'une des lignes de données de sortie 74, 75, 90 et 91. Ces lignes, avec la ligne 16 transportant l'identificateur SPID, forment les entrées d'un sous-système de comparaison d'identificateur SPID. L'identificateur SPID présent à l'adresse indiquée en mémoire centrale est présenté via la ligne de données 75 à une entrée du comparateur 78 d'identificateur SPID. L'identificateur ASID venant du registre 40 d'adresse SVA via la ligne de données 16a et le numéro de page non justifié venant d'un registre de masquage 106 (voir figure la) via une ligne de données 16d sont combinés dans la ligne de données 16 et délivrés au compa- rateur d'identificateur SPID 78 sous forme de l'identificateur SPID de l'adresse SVA courante qui subit la conversion. Le registre de masquage 106 utilise la dimension de page qui lui est communiquée via une ligne 82 pour effacer tous les bits de décalage dans la page qui se trouvent à droite du numéro de page. Si l'identificateur SPID venant de l'unité de décalage 41 et du registre 40 d'adresse SVA n'est pas égal à l'identificateur SPID de la table SPT délivré via la ligne de données 75, un signal "1" binaire est produit sur la borne de sortie du comparateur 78 d'identificateur SPID et est placé sur une ligne de données 94. Le dispositif de cadencement 103 produit son impulsion de phase CLK 2 un instant suffisamment long 24800 18 après l'impulsion CLK 1 pour permettre que l'identificateur SPID venant de la table SPT soit délivré au comparateur 78 d'identifica- teur SPID et subisse l'opération de comparaison. Les impulsions de phase CLK 1 du dispositif de cadencement 103 se produisent un laps de temps suffisant après que le signal de validation ait initialement apparu sur la ligne 76 et après chaque impulsion de phase CLK 2 pour permettre que les valeurs appropriées qui se trouvent aux sorties du comparateur 70 de valeur de comptage de recherche soient présentes avant que le sélecteur d'adresse 60 ne reçoive son signal de validation via la ligne 104. Le signal de sortie CLX 2 du dispositif de cadencement 103 est appliqué via la-ligne 105 à l'entrée 41'1 du compteur de recherche 68. Chaque impulsion CLX 2 fait que le compteur de recherche 68 est incrémenté d'une unité, d'o l'indication "+1" sur cette entrée. Si les deux identificateurs SPID reçlus par le comparateur 78 d'identificateur SPID sont égaux, le signal de sortie du compa- rateur 78 d'identificateur SPID appliqué à la ligne 94 passe de "'1" a "0" pour indiquer que l'identificateur SPID de page venant de l'adresse du registre 40 d'adresse SVA est égal à l'identificateur SPID de la table SPT extrait de la mémoire centrale 66 pendant l'opération d'extraction de données la plus récente. Chaque fois que le sélecteur d'adresse 60 délivre une nouvelle adresse à la mémoire centrale 66, il est nécessaire de faire avancer le contenu du registre 63 d'adresse courante de la table SPT afin de préparer une référence suivante possible. Par conséquent, lorsque le contenu du compteur de recherche 68 est égal à "0", le signal de la ligne de données 85 excite l'entrée SEL 1 du sélecteur d'adresse 60, validant ainsi le point d'entrée 1. L'adresse initiale appliquée au point d'entrée 1 est formée, ainsi que cela a été précédemment mentionnée, à partir des bits d'ordre inférieur du signal de sortie du module de mélange 17, des bits d'ordre supérieur du contenu du registre 84 d'adresse de la table SPT, et du signal de sortie de la porte de sélection 50 qui a été envoyé à l'entrée d'adresse de la mémoire centrale 66. L'adresse ainsi produite arrive sur la ligne 61 et est stockée dans le registre 63 d'adresse courante de la table SPT. Le contenu du registre 63 est délivré via une ligne de données 87 à l'additionneur 64. Ce dernier additionne à l'adresse appliquée via la ligne 87 le nombre de mots de la mémoire centrale 66 occupés par chaque élément de la table SPT. L'additionneur 64 reçoitégalement le contenu du registre 51 de longueur de la table SPT via une ligne de données 53, ce qui permet à l'additionneur 64 d'effectuer son opération d'addition d'une manière spéciale. Pour permettre que des emplacements consé- cutifs de la table SPT soient des supports potentiels de l'élément de table voulu pour toute adresse initiale, y compris celles se trouvant dans les limites des 32 emplacements de la fin de la table SPT, l'additionneur 64 ajoute son incrément à l'adresse du dernier article de la table SPT et produit l'adresse de l'élément de table approprié se trouvant au début de la table SPT. Par'conséquent, l'additionneur 64 effectue une addition modulaire ne concernant que les bits d'ordre inférieur indiqués par le registre 51 de longueur de la table SPT. On considère le cas o le registre 51 de longueur de la table SPT indique une table SPT à 4 096 éléments (soit 10 000 en notation octale) et o les lignes de données 55 et 56 transpor- tent un indice initial de 12 bits. On suppose qu'il y a un mot par élément. Si +1 est ajouté à une adresse courante de la table SPT ayant 7777 (en notation octale) pour ses 12 bits d'ordre inférieur, l'additionneur 64 avance ces bits d'ordre inférieur jusqu'à 0000, sans modifier la valeur du 13e bit et de tout bit d'ordre supérieur de l'adresse courante de la table SPT se trouvant dans le registre 63. Le signal de sortie de l'additionneur 64 est placé sur la ligne de données 59 et est maintenu au point d'entrée 4 du sélecteur d'adresse 60. Lorsqu'une impulsion suivante est appliquée via la ligne 105 a l'entrée "+ 1" du compteur de recherche 68, faisant ainsi avancer K d'une unité, alors si une valeur de K comprise entre O et 31 excite le point d'entrée 4, 1'adresserde l'article suivant de la table SPT est autorisé à passer de l'addi- tionneur 64 à la mémoire centrale 66 via la ligne de données 59. Le nouvel élément d'adresse 0000 est alors produit via les lignes , 74, 90 et 91. Dans le cas o K est supérieur ou égal.à 32, alors un signal d'erreur de page est produit sur la ligne 87. L'additionneur 64 reçoit également un décalage interne à la page via une ligne 44 en provenance du registre 40 d'adresse SVA. Comme cela a précédemment été expliqué, pendant l'exécution de divers processus se chevauchant dans le temps, ou bien lorsqu'un processus très grand (spatialement) est exécuté, des pages en mémoire réelle doivent être recouvertes et "écrasées" par d'autres pages. Naturellement, il faut que l'article correspondant dans la table SPT à ces pages annulées soit élimine. Le mécanisme préféré permettant d'accomplir cette opération consiste à faire que le système d'exploitation efface ce qui sera appelé un drapeau d"'article valable" dans l'article concerné de la table SPT. Lors- qu'une page de la mémoire réelle n'a pas été utilisée pendant un certain temps, un logiciel de gestion de pages efface son drapeau d'entrée valable et mémorise son emplacement dans la table SPT sur une file d'attente de pages libres qui enregistre l'identité des pages qu'il est possible de recouvrir. Lorsqu'une nouvelle page doit ensuite être placée en mémoire réelle, l'une des pages de la file d'attente de pages libres est expulsée de la mémoire réelle et son cadre de page est utilisé pour la nouvelle page. Dans-l'inter- valle, c'est-à-dire entre le placement d'une page dans la file d'attente des pages libres et son expulsion véritable, la page reste disponible en mémoire réelle. Lorsque le comparateur 78 d'identificateur SPID détecte une égalité entre l'identificateur SPID de la table SPT et l'identificateur SPID de l'adresse SVA3 le signal appliqué à sa ligne de sortie 94 passe de "1" à '0' pour indiquer cet état. Le signal "0" binaire correspondant à des identificateurs SPID égaux est appliqué à l'entrée d'addition d'une porte ET 93 et à l'entrée opposée d'une porte ET 97. Le signal correspondant a un drapeau d'article valable est appliqué via la ligne 90 à l'entrée d'addition de la porte ET 97. Le positionnement-d'un drapeau d'article valable dans un article de la table SPT contenant un identificateur SPID égal à l'identificateur SPID d'adresse-SVA satisfait les deux entrées de la porte ET 97, entraînant la délivrance d'un drapeau d'adresse RMA valable via une ligne 96. L'adresse de mémorisation réelle présente sur la ligne 81 et formée dans un registre 79 d'adresse de mémorisation réelle, ou adresse RMA, à partir de l'adresse de cadre de page appliqudapar la ligne 74 et du décalage interne de la page délivrée via une ligne 80 par une porte 73 de décalage interne de page peut être considérée comme correcte pour le dispositif logique de commande principal du fait du drapeau d'adresse RNA valable délivré par la porte ET 97 via une ligne 96. Du fait de la taille variable du décalage interne à la page, la porte 73 de décalage interne de page sélectionne les bits d'ordre inférieur du registre 40 d'adresse SVA qui forment le décalage interne de page sous commande du signal d'entrée indiquant la taille de la page que délivre la ligne 82 (le m&me signal que celui appliqué à l'unité de décalage 41). Le signal de sortie de la porte 73 de décalage interne de page délivre alors les bits d'ordre inférieur corrects via la ligne 80 au registre 79 d'adresse RNA, ce qui achève la formation de l'adresse RMA. Le signal de sortie de la porte ET 97 est également appliqué à une entrée d'une porte OU 92. La porte OU 92 fournit un signal d'effacement via une ligne 107 à l'entrée C de la bascule 72 à chaque fois que l'une quelconque de ses trois entrées est satis- faite. Ainsi, le signal "1" produit par la porte ET 97-entratne l'application d'un signal "1", via la ligne 107, à l'entrée C de la bascule 72, ce qui a pour effet de l'effacer. Ceci entraîne que le signal "l" présent sur la ligne 76 est changé en un signal "0", ce qui a pour effet d'invalider le dispositif de cadencement 103. Cette invalidation se produit entre l'impulsion CLX 1 qui produit l'iden- tificateur SPID égal en provenance de la table SPT et l'impulsion CLK 2 prévue pour survenir juste après. Ainsi, cette impulsion CLK 2 ne se produit pas, non plus que d'autres impulsions CLK 1 et CLK2, ce qui arrête l'opération de recherche jusqu'à ce qu'un autre signal de départ soit produit via la ligne 67. Lorsque le comparateur d'identificateur SPID 78 détecte l'égalité entre les identificateurs SPID, mais que le drapeau d'article valable de la ligne 90 est positionné à "0", la recherche s'arrête. Une porte ET 108 reçoit le signal de sortie du comparateur 78 via la ligne 94 et le drapeau d'article valable via la ligne 90 et les inverse tous deux à ses entrées. Puisque chaque signal d'entrée est "0", le signal de sortie produit sur une ligne 109 est un signal "1" qui indique une erreur de page. Cette situation résulte de la manière dont la pagination a été traitée intérieurement. A certains moments, il est indiqué que des pages, du fait qu'elles n'ont pas été récemment utilisées, peuvent être recouvertes et, ainsi, être ajoutées à une file d'attente de pages libres, tandis que leur bit d'article valable est effacé. Elles restent toutefois en mémoire, attendant un tel recouvrement par une autre page, et peuvent être remises en activité si elles sont citées une autre fois avant ce recouvrement. Le logiciel interne qui manipule la pagination retire cette page de la file d'attente des pages libres et repositionne le drapeau d'article valable dans la table SPT. Ce logiciel produit alors une autre référence à destination du matériel d'adressage virtuel, après quoi l'adresse PVA est convenablement transformée en l'adresse RMA. En l'absence d'un drapeau d'article valable pour chaque page active, il est impossible de déterminer quelles sont les pages qui se trouvent dans la file d'attente des pages libres sans devoir inspecter cette file d'attente pendant chaque conversion d'adresse PIVA en adresse RN44. En l'absence de drapeaux d'article valable, une décision d'expulsion de la mémoire réelle prise à l'encontre d'une page particulière serait irrévocable, même s'il était fait une autre référence à cette page avant son enlèvement effectif de la mémoire réelle et de la table SPT, à moins que la file d'attente des pages libres ne soit inspectée pendant chaque conversion. Il laut éq ili- brer ces gains relativement au matériel et à la mémoire nécessaire en supplément pour décider de la réalisation du mécanisme de produc- tion de drapeaux d'article valable. Lors de la recherche d'un identificateur SPID dans la table SPT, il est trop lent de consulter de manière aveugle 32 articles successifs pendant chaque conversion pour déterminer si la page désignée par l'identificateur SPID se trouve ou non dans la mémoire réelle. Il est préférable de maintenir un deuxième bit de commande appelé "drapeau continu" dans chaque article de la table SPT. L'effacement d'un drapeau continu détermine le dernier article qui a subi l'opération de mélange avec un indice précédent quelconque de la table SPT. En termes plus formels, le drapeau continu est positionné à chaque emplacement comportant un indice j de table SPT qui est égal ou supérieur à tout indice initial relatif à un article mémorisé dans un-emplacement ayant un indice supérieur à ij. Tous les autres drapeaux continus sont effacés. Ces conditions d'inégalité doivent comporter le caractère modulaire existant dans la formation du bloc d'emplacements associé à chaque indice initial. Ainsi, à chaque fois que, pendant une opération de recherche, est examiné un article comportant un drapeau continu positionné, l'article séquentiel immédiatement suivant peut contenir l'identificateur SPID voulu. S'il est effacé, l'article suivant ne peut contenir un identificateur SPID dont l'indice initial est l'article courant ou un article séquentiel précédent. Lorsque, pendant la recherche, est rencontré un. drapeau continu effacé dans un article ne contenant pas l'identificateur SPID voulu, une erreur de page est indiquée, ainsi que la nécessité de charger la page considérée en mémoire réelle. Dans une situation de pagination dynamique, on ne peut prédire le nombre d'articles consécutifs de la table SPT qui doivent Etre examinés pour déterminer si une page se trouve en mémoire réelle. L'existence d'articles non valables, due à l'envoi de pages dans la file d'attente de pages libres ou, plus couramment, à leur recouvrement véritable, a deux raisons. En deuxième lieu, un groupe de deux identificateurs SPID ou plus qui sont mélangés aux articles voisins peuvent Etre mélangés entre eux dans n'importe quel ordre selon le moment o ils ont été introduits dans la table SPT. De plus, le nombre d'articles valables séquentiels qui sont mélangés à chaque emplacement indexé est en variation constante lorsque des pages sont introduites dans la mémoire réelle et en sont retirées. Il existe de nombreux moyens d'enregistrer une interruption dans une séquence d'articles éventuellement corrects. Les critères pris en compte pour le choix de l'approche par drapeaux continus comprennent la vitesse de la recherche, la vitesse de maintien de la table, et l'aptitude à fonctionner avec de multiples processeurs. Le drapeau continu est maintenu dans chaque article de la table SPT par le logiciel d'exploitation qui maintient la table SPT, et un bit "1" indique le positionnement, tandis qu'un bit "0" indique l'état d'effacement. Pendant une conversion d'adresse, -2480018 puisque chaque article est transmis en provenance de la mémoire centrale 66, le drapeau continu est placé sur la ligne de données 91. La porte ET 93 reçoit le drapeau continu via la ligne 91 et le signal de sortie du comparateur d'identificateur SPID 78 via la ligne 94. Puisque l'entrée 93 de la porte ET qui reçoit le drapeau continu via la ligne 91 est une entrée d'inversion, la combinaison d'un bit "1" sur la ligne 94 avec un bit "0" sur la ligne 91 produit sur la ligne 95 un bit "1". Ceci constitue un signal d'erreur de page pour le logiciel du système d'exploitation, en réponse auquel le logiciel d'exploitation transfère la page citée dans la mémoire centrale 66 a partir d'une mémoire externe. De plus, le drapeau continu est appliqué à une entrée d'inversion de la porte OU 92. Un drapeau continu effacé produit un bit '1" a la sortie de la porte OU 92, ce qui efface la bascule 72 et met fin à la poursuite de la recherche dans la table SPT. La porte OU 92 reçoit également le signal d'erreur de page correspondant a K supérieur ou égal à 32 à l'une de ses entrées. Ceci produit également un signal de sortie "1" sur la ligne 107 et provoque l'effacement de la bascule 72. Alors que les conditions représentées par les signaux d'entrée présents sur les lignes 87, 91 et 96 menant à la porte OU 92 arrêtent le fonctionnement de la boucle de recherche dans la table SPT, chacune doit encore être traitée plus complètement pour que soit achevée la conversion d'adresse qui est arrivée dans l'impasse décrite. Ces autres opérations ne font pas spécialement partie de l'invention, mais leur compréhension peut clarifier certains aspects de l'invention. Si le caractère aléatoire adéquat de l'indice initial existe, ceci invalide presque certainement les articles se trouvant dans les limites des 32 positions de la table SPT qui commencent avec l'indice initial relatif à l'identificateur SPID. Un système d'exploitation peut modifier la table SPT en dotant d'un drapeau d'article valable effacé un article pris parmi ces 32. Si aucun drapeau d'article valable effacé n'existe parmi les 32 articles, alors un article de la table SPT comportant un drapeau d'article valable positionné, situé dans les limites des 32 empla- cements de la table SPT relatifs à l'identificateur SPID, peut être paginé. Une telle situation doit se présenter très rarement si le rapport préféré de 3 ou 4 à 1 des emplacements de table SPT au nombre de cadres de pagesen mémoire réelle et un caractère aléatoire sensible dans les identificateurs SPID sont maintenus. Ceci est presque certainement le résultat d'un choix non approprié pour les numéros de page dans l'adresse PVA. L'utilisateur doit en être informé, afin de pouvoir sélectionner ces valeurs de manière plus avisée. L'erreur de page appliquée via la ligne 95 signifie simplement que la page demandée ne se trouve pas dans la mémoire réelle. Ainsi que cela sera expliqué ci-dessous, il est possible d'y remédier par le simple chargement de la page voulue dans la mémoire centrale 66 et la remise à jour de la table SPT visant à rendre compte de ce fait. Alors que le maintien de la table SPT et des pages ne se trouve pas dans le domaine de l'invention, la compréhension de ce que cela signifie permettra de comprendre plus clairement l'invention. L'introduction d'une page doit s'accompagner d'une remise à jour de la table SPT. Dans le mode de réalisation préféré, le logiciel effectue cette opération. Le procédé consiste à pour- suivre séquentiellement l'exploration de la table SPT à partir de l'article initial correspondant à l'identificateur SPID considéré, en vérifiant chaque article jusqu'à ce que soit découvert celui qui contient un identificateur SPID effacé. Le nouvel article de la table SPT correspondant à la page à charger en mémoire réelle est inséré à cet emplacement, Ce procédé doit faire appel à un compteur d'articles pour assurer que l'emplacement choisi pour le nouvel article se trouve bien dans les limites des 32 emplacements de l'indice initial et pour déclencher une correction si tel n'est pas le cas. La sélection d'un nouveau cadre de page s'effectue par examen de la file d'attente des pages libres. La préparation du cadre de page à une nouvelle page consiste à copier la page présen- tement associée au cadre dans l'emplacement de réserve pour vieilles pages en cas de modification. La nouvelle page est alors chargée dans ce cadre de page, et son identificateur SPID et son adresse de cadre de page sont insérés dans l'article choisi de la table SPT. La table SPT doit être remise à jour par effacement de la zone identificateur SPID de l'emplacement occupé par l'article corres- pondant à la page recouverte. L'existence de drapeaux continus dans la table SPT peut nécessiter une modification du fait de ces mani- pulations. Il existe des algorithmes conçus pour réaliser ces opéra- tions, mais ils ne seront pas décrits. Il est possible de diminuer le temps d'exploration de la table SPT en assurant un caractère aléatoire aux indices ini- tiaux produits par l'algorithme de mélange. Si des signaux d'entrée analogues produisent des indices analogues ou identiques, ou bien si des signaux d'entrée aléatoires tendent à produire des indices tassés, des chaînes relativement longues d'articles valables seront produites, ce qui augmentera le temps d'exploration. L'application de la fonction OU exclusif à l'identificateur ASID et au numéro de page se révèle tout à fait appropriée à la production d'indices aléatoires dans la mesure o il existe un caractère aléatoire dans au moins l'un des deux bits de chaque position de bit. Bien que ceci ne puisse être facilement garanti en permanence, on peut en obtenir une bonne approximation par un choix approprié des identificateurs ASID et des numéros de page utilisés, Les utilisateurs prévoient d'utiliser des numéros de page à l'intérieur d'un segment de façon plus ou moins séquentielle. Si cela est nécessaire ou commode pour séparer des parties d'un espace adresse de l'utilisateur, il faut effectuer la séparation en utilisant des segments supplémentaires au lieu de sauter des blocs de numéros de page. Ceci garantit un caractère aléatoire d'ordre inférieur pour l'indice initial de la table SPT formé à partir d'un identificateur SPID pendant le mélange. Le logiciel qui assigne les identificateurs ASID aux numéros de segment est conçu pour faire du chiffre le plus à gauche de l'iden- tificateur ASID qui forme la partie de l'indice initial de recherche dans la table SPT la place des unités, les exposants de base augmentant positivement vers la droite, en une image inversée des exposants de base des numéros de page. Ceci assure la présence d'un caractère aléatoire sensible dans les bits d'ordre supérieur de l'indice initial de la table SPT. Le logiciel peut faire référence au registre 84 de longueur de la table SPT pour déterminer lequel des chiffres des identificateurs ASID se juxtapose à l'adresse de base de la table SPT. Il est également possible de placer sur la ligne de données 16a un équipement de transposition de bits si les identificateurs ASID sont maintenus dans la structure classique impliquant que le chiffre placé à droite est d'ordre inférieur à celui placé à gauche. Toutefois, le moyen utilisant un logiciel pour maintenir la table des segments de processus avec des entrées ayant des chiffres unités à gauche est moins cher et réduit les exigences portant sur l'équipement matériel. Une autre approche consisterait à produire les identificateurs ASID au moyen d'un algorithme de nombre pseudo-aléatoire du type ne produisant pas de nombres en double. Il est possible d'affiner de façon importante le mode de réalisation qui vient d'être décrit. Tout d'abord, il'est évident qu'un schéma d'adressage nécessitant au moins deux références de mémorisation pour chaque accès en mémoire ne fonctionnera pas avec la vitesse voulue. L'expérience montre que presque toute séquence donnée de quelques dizaines ou quelques centaines d'accès en mémoire n'implique que quelques pages de système. Le matériel de commande est conçu pour préserver les adresses des cadres de pages relatives aux pages les plus récemment citées dans un groupe de registres d'association. Ceci permet de se reporter très rapidement à ces adresses. Ce moyen est bien.connu dans la technique et est examiné dans l'ouvrage cité publié par IBM. Tandis que les registres d'association sont explorés, la phase préparatoire à l'exploration de la table SPT peut également être effectuée et elle se termine si l'adresse voulue est trouvée dans les registres d'association. L'ouvrage cité décrit également un algorithme utilisé pour sélec- tionner des articles de la table SPT destinés à être introduits dans les registres d'association. Un algorithme très semblable peut Etre utilisé dans le processeur faisant appel à l'invention. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir de l'appareil dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. R E V E N D I C A T I O N S 1. Appareil d'adressage de mémoire permettant de trans- former, en réponse à un signal de départ, un identificateur de page dans le système indiquant une page de mémorisation virtuelle en une adresse de mémorisation réelle indiquant l'emplacement de mémorisa- tion réelle de la page, l'appareil étant caractérisé en ce qu'il comprend: un moyen (17) générateur d'indices qui reçoit l'identi- ficateur de page dans le système de manière à produire, en réponse à celui-ci,' un signal de sortie indiquant un indice initial d'après une fonction mathématique prédéterminée de la valeur numérique de l'identificateur de page dans le système; une mémoire possédant une ligne de données de sortie, qui mémorise une table (19) de pages dans le système possédant plusieurs emplacements séquentiellement indexés, chaque emplacement pouvant mémoriser un article comprenant un identificateur de page dans le système et une adresse de mémori- sation réelle, ladite mémoire fournissant, via la ligne de données de sortie, en réponse à la réception d'un indice relatif à la table de pagesdans le système, le contenu de l'emplacement de table spécifié par l'indice, l'indice de table, en utilisation, mémorisant plusieurs articles en nombre sensiblement plus petit que le nombre total d'emplacements de table, chaque article étant mémorisé dans un emplacement d'un bloc d'un nombre prédéterminé d'emplacements conti- gus à partir de l'indice initial relatif à l'identificateur de page dans le système qui a été calculé d'après la fonction mathématique prédéterminée; un moyen (18) d'extraction d'article qui reçoit le signal de sortie du moyen générateur d'indices indiquant un indice initial afin de fournir, en réponse au signal de départ, séquentiel- lement les articles se trouvant à l'intérieur du bloc d'emplacements qui part de l'indice initial reçu du moyen générateur d'indices, chacun de ces articles étant délivré en réponse à un signal d'une série de signaux d'extraction; et un moyen de comparaison (12) qui reçoit l'identificateur de page dans le système à convertir en une adresse de mémorisation réelle afin de délivrer un premier signal d'extraction à destination du moyen d'extraction d'article en réponse 2 480018 au signal de départ et de recevoir en réponse à ce premier signal l'article extrait, et qui compare l'identificateur de page dans le système à transformer avec l'identificateur de page dans le système qui est contenu dans l'article qui vient juste d'être reçu, le moyen de comparaison répondant au cas d'égalité entre les identificateurs en délivrant l'gdresse de mémorisation réelle qui est stockée dans l'article qui vient juste d'être reçu sous forme de l'adresse de mémorisation réelle voulue, et répondant au cas d'inégalité en délivrant un autre signal d'extraction à destination du moyen d'extraction d'article. 2. Appareil selon la revendication 1, caractérisé en ce qu'il comporte un appareil de conversion qui transforme l'une quel- conque de plusieurs adresses virtuelles de processus, contenant chacune un numéro de segment et un numéro de page, en un identifica- teur de page dans le système associé, o la mémoire comporte une section mémorisant une table de segments de processus associée à la série d'adresses virtuelles de processus, la table de segments de processus mémorisant, en relation avec chaque numéro de segment formant une partie des différentes adresses virtuelles de processus, un identificateur de segment actif identifiant uniquement un segment de mémoire virtuelle comprenant plusieurs pages,.ledit appareil de conversion comprenant: un registre (10) d'adresse virtuelle dans le processus; un moyen permettant de charger une adresse virtuelle dans le processus dans le registre d'adresse virtuelle dans le processus; un moyen (29) qui reçoit chaque numéro de segment en provenance du registre d'adresse virtuelle dans le processus afin d'extraire l'identificateur de segment actif qui est associé au numéro de segment dans la table de segments de processus; et un moyen de formation (12) qui reçoit chaque numéro de page en provenance du registre d'adresse virtuelle dans le processus et l'identificateur de segment actif afin de former un unique identificateur de page dans le système selon un algorithme prédéterminé. 3. Appareil selon la revendication 2, caractérisé en ce que le moyen de formation (12) comporte un moyen permettant de chainer l'identificateur de segment actif et le numéro de page. 4. Appareil selon la revendication 2 ou 3, caractérisé en ce que le moyen (17) générateur d'indices comprend en outre un moyen qui applique la fonction OU exclusif sur l'identificateur de segment actif et le numéro de page d'après la fonction mathdma- tique prédéterminée. 5. Appareil selon la revendication 4, caractérisé en ce que le moyen (17) générateur d'indices comprend en outre un moyen qui multiplie le signal de sortie du moyen d'application de la fonction OU exclusif par une puissance de 2 afin de former la fonc- tion mathématique prédéterminée. 6. Appareil selon la revendication 4 ou 5, caractérisé en ce qu'il est conçu pour que, en fonctionnement, des identificateurs de segment actif dont les exposants de base augmentent positivement suivant une image renversée par rapport aux exposants de base des numéros de page soient assignés. 7. Appareil selon la revendication 2, caractérisé en ce que la mémoire comporte encore un moyen (66) qui m6morilse un drapeau continu de manière qu'il fasse partie de chaque emplacement de la table de pages du système et qu'il soit extrait avec lui, le drapeau continu étant positionné dans chaque emplacement qui présente un indice i égal ou supérieur à tout indice initial relatif à un article mdmorisé dans un emplacement dont l'indice est supérieur a j, tous les autres drapeaux continus étant effacés, en ce que le moyen de comparaison (78) comprend en outre un moyen qui délivre un signal d'inégalité en réponse à l'inégalité entre l'identificateur de page du système a convertir et l'identificateur de page du système que contient l'article qui vient juste d'être reçu; et en ce que l'appareil comprend en outre une porte ET (93) recevant le signal d'inégalité et le drapeau continu se trouvant dans l'article qui vient juste d'être reçu afin de délivrer un signal d'erreur de page en réponse au signal d'inégalité et à un drapeau continu effaceé. 8. Appareil selon la revendication 7, caractérisé en ce que la mémoire comporte en outre un moyen qui mémorise un drapeau d'article valable de façon qu'il fasse partie de chaque emplacement de la table de pages du système et qu'il soit extrait avec lui, plusieurs drapeaux d'article valable étant positionnés et plusieurs drapeaux d'article valable étant effacés, et en ce que l'appareil comprend en outre: un moyen (78) qui répond à l'égalité entre l'identificateur de page du système et un article reçu du moyen d'extraction d'article en produisant un signal d'égalité; et une porte ET (108) qui reçoit le drapeau d'article valable venant du moyen (66) d'extraction d'article et le signal d'égalité et qui produit un signal d'adresse de mémorisation réelle valable en réponse au drapeau d'article valable et au signal d'égalité. 9. Appareil selon l'une quelconque des revendications 2 à 8, caractérisé en ce que l'appareil produit en outre un signal d'erreur de page indiquant l'absence> dans la table de pages du système, d'un article contenant l'identificateur de page du système à trans- former> et en ce qu'il comprend:'un dispositif de cadencement (103) produisant un signal d'horloge avec un intervalle prédéterminé après chaque signal d'extraction; un compteur (68) qui reçoit le signal de départ et le signal d'horloge, répondant au signal de départ en positionnant un état effacé, incrémentant d'une unité en réponse à chaque signal d'horloge, et produisant un signal de.comptage qui indique le contenu du compteur; et un moyen de comparaison (70) qui reçoit le signal de comptage et qui, en réponse au fait que le contenu du compteur est égal à un nombre prédéterminé, délivre le signal d'erreur de page.