FR 2485237 A1 19811224 FR 8013597 A 19800619 TUR/MOA L'invention se rapporte à un dispositif de correc- tion, en temps réel, d'erreurs sur des données enregis- trées sur un support magnétique, et à un système de traitement de données comportant un tel dispositif. Les enregistreurs-lecteurs de données numériques à haut débit peuvent tre utilisés, en particulier, pour enregistrer sur des supports magnétiques des images transmises en numérique et les restituer aux fins de traitement d'images par ordinateur. Pour de tels traite- ments, il est absolument nécessaire que l'imagée resti- tuée par l'enregistreur-lecteur soit totalement exempte d'erreurs. En effet, les techniques dites "de dissimu- lation" consistant, dans un premier temps, à détecter les erreurs, et dans un deuxième temps, a les masquer en recopiant, à la place des éléments erronés, des élé- ments adjacents sont utilisables pour la visualisation d'images, l'oeil étant tolérant, mais ne le sont pas pour une restitution en vue d'un traitement informatif que. Des dispositifs de correction. d'erreurs sont connus pour corriger des erreurs détectées dans des suites de données restituées par des enregistreurs ma- gnétiques multipistes lents. Ces dispositifs de correc- tion fonctionnent par double contrôle de parité: un contrôle transversal, une piste de parité longitudinale étant prévue à cet effet, et un contr8le de parité lon- gitudinal, une piste de parité-transversale étant pré- vue à cet effet. Un double contrôle croisé permet la correction d'erreurs simples car isolées. Il existe également des dispositifs dans lesquels, lors de l'enregistrement, des éléments binaires codés suivant le contenu des données selon un code correcteur d'erreur sont inscrits en plus des données, piste par piste. De tels dispositifs permettent de corriger des ereeurs isolées ou en petits paquets. Le nombre d'er- reurs susceptibles d'etre corrigées est bien sar fonc- tion de la redondance introduite par les éléments bi- naires supplémentaires. La majorité des applications utilisent des codes de blocs raccourcis susceptibles de corriger de 4 à 10 erreurs avec une redondance comprise entre 9,5 et 15%. A partir de cela, pour arriver à une capacité de correction suffisante, des techniques d'en- trelaçage nécessitant des mémoires de changement de format sont mises en oeuvre. Pour un enregistreur magnétique rapide utilisé dans un système de traitement de données en temps réel, ces différentes techniques de correction ne sont pas suffisantes. L'invention a pour objet un dispositif de correc- tion, en temps réel, d'erreurs sur des données enregis- trées par un enregistreur rapide sur un support magné- tique multipiste en parallèle, la redondance dans les données enregistrées étant assez faible, mais le dispo- sitif ayant une capacité de correction grande. Dans le cadre des applications en traitement de données, lors- que la capac4té de correction est dépassée, le système indique que le support magnétique présente un défaut et il est alors rejeté. Selon l'invention, un dispositif de correction, en temps réel, d'erreurs sur des données enregistrées. sur un support magnétique multipiste, comportant un dispo- sitif de traitement des données numériques avant leur enregistrement en parallèle sur un enregistreur-lec- teur multipistes et un dispositif de traitement des données numériques restituées après leur lecture en parallèle sur l'enregistreur-lecteur, est principale- ment caractérisé en ce que ce dispositif de correction met en oeuvre deux modes de correction associés ne consommant qu'une redondance totale faible, un mode de correction d'erreurs courtes à partir d'éléments binai- res de redondance introduits par le dispositif de trai- tement de données avant leur enregistrement par un codage détecteur correcteur d'erreurs du type code de Fire raccourci introduisant pour un bloc de N éléments binaires en série à enregistrer sur une piste de l'en- registreur 20 éléments binaires de redondance, et un mode de correction d'erreurs longues mettant en oeuvre des éléments binaires de parité, à enregistrer sur au moins une piste à réserver à cet effet, résultant du codage des éléments binaires parallèles à enregistrer simultanément. L'invention a également pour objet un système de traitement de données numériques comportant un tel dis- positif de correction. L'invention sera mieux comprise et d'autres carac- téristiques apparaîtront à l'aide de la description qui suit en référence aux figures annexées. - la figure 1 est un schéma d'un circuit de trai- tement des données-reçues avant enregistrement sur le support magnétique, qui est une partie du dispositif de correction selon l'invention; - la figure 2 est un schéma détaillé d'un circuit codeur utilisé dans le circuit de traitement des don- nées avant enregistrement; - la figure 3 est un schéma général du circuit de détection et de correction des erreurs sur les données restituées par l'enregistreur qui est l'autre partie du dispositif de correction selon l'invention; - la figure 4 est un schéma détaillé d'un circuit décodeur utilisé dans le circuit de détection des er- reurs sur les données restituées. L'invention s'applique particulièrement aux sys- tèmes de traitement de données numériques utilisant des enregistreurs magnétiques multipistes, les données étant enregistrées en parallèle sur plusieurs pistes. Sur ces pistes, deux types d'erreurs sont susceptibles de se produire: - des erreurs courtes, soit 1 à 7 erreurs groupées; - des erreurs longues de 8 à 512 erreurs groupées. Le dispositif de correction permet de corriger ces deux-types d'erreurs en temps réel. Pour cela deux niveaux de correction sont mis en oeuvre, ces deux niveaux se traduisant chacun, lors de l'enregistrement par l'enregistrement d'éléments binai- res supplémentaires. Pour un premier niveau de correction, un code dé- tecteur correcteur d'erreur particulier est utilisé: les données entrant sur chacune des pistes sont décou- pées en blocs de 180 éléments binaires. A chacun de ces blocs sont associés des éléments binaires supplé- mentaires, dits de redondance, résultant d'un codage de ces blocs suivant un code détecteur correcteur d'erreur du type code-de Fire raccourci. Ce code permet la cor- rection de 7 erreurs consécutives au maximum lors de la restitution du bloc correspondant de 180 éléments bi- naires, à partir de 20 éléments binaires de-redondance et la détection des erreurs non corrigées avec un taux -7 d'erreur dans cette détection au plus égal à 10 Pour un deuxième niveau de correction, deux pistes sont réservées à l'enregistrement d'éléments binaires de parité calculés à partir des éléments binaires de même rang enregistrés en parallèle sur les autres pis- tes disponibles, pour l'enregistrement des données; le calcul de parité est effectué en associant les pistes en deux groupes, par exemple les pistes paires et les pistes impaires, ce qui donnera une piste de parité correspondant aux pistes paires et une piste de parité correspondant aux pistes impaires. Ce dispositif de correction et son fonctionnement sont décrits ci-après en référence aux figures. La figure 1 représente la partie "enregistrement" du dispositif de correction suivant -l'invention, c'est- à-dire le dispositif de traitement des données numéri- ques reçues avant leur enregistrement sur le support magnétique multipiste. Pour un enregistrement de données. à grand débit l'enregistreur multipiste enregistre les données en parallèle sur toutes ses pistes. En général les données numériques arrivent par octets à un rythme F. L'entrée E du dispositif comporte une ligne d'en- trée. permettant de transmettre les huit éléments bi- naires (dits "e.b" dans la suite de la description) en parallèle et une entrée d'horloge H. Avec un enregis- treur multipiste utilisant des bandes magnétiques com- portant 26 pistes, il est possible d'enregistrer des e.b en parallèle sur ces 26 pistes. Ces pistes peuvent 9tre utilisées de la manière suivante: - enregistre- ment simultané de trois octets arrivant successivement - sur l'entrée E - les deux pistes supplémentaires peu- vent alors être utilisées pour la correction des er- reurs détectées lors de la restitution. Dans un mode de réalisation de l'invention, ces deux pistes sont utilisées pour enregistrer des éléments binaires de contrôle de parité, une piste correspondant au groupe des pistes paires et l'autre correspondant au groupe des pistes impaires. La partie correspondante du dispo- sitif comporte les éléments suivants * un diviseur 1 connecté à l'entrée d'horloge H, divisant par 3 le rythme F de l'horloge H et fournissant sur ses trois sorties des signaux de rythme f = F décalés l'un par rapport au suivant d'une période du signal de rythme F. La ligne d'entrée est connectée à trois registres de 8 e.b, il, 12 et 13 dont le chargement est commandé respectivement par les trois signaux de sortie du divi- seur appliqués à leurs entrées d'horloge. Les sorties parallèles de ces trois registres 11, 12 et 13 sont reliées d'une part aux entrées multiples de trois mé- moires tampon 21, 22 et 23 correspondantes,et d'autre part à un double circuit de calcul de parité 2. Les entrées de ce circuit 2 étant numérotées t à 24, les données correspondantes sont destinées à 9tre inscrites en parallèle sur les pistes correspon- dantes 1 à 24 de l'enregistreur. Le double circuit de contr8le calcule, toutes les trois périodes de l'horlo- ge d'entrée, c'est-a-dire au rythme f, deux e.b de parité, l'un correspondant aux e.b présents sur les en- trées impaires 1, 3, 5... 23 et l'autre correspondant aux e.b présents sur les entrées paires 2, 4... 24. Le premier est destiné à 9tre enregistré en même temps que les données sur l'une des deux pistes res- tantes, par exemple au bord de la bande, soit la piste n0 25 par exemple, et l'autre sur la piste située sur l'autre bord, numérotée 0 par exemple. Les mémoires tampon 21, 22, 23 sont telles que, lorsque les e.b de contrôle de parité sont disponibles sur les sorties du double circuit de càlcul 2, les données présentes sur les sorties de ces registres sont celles qui ont servi au calcul. Le rythme-de sortie des e.b du circuit de calcul de parité et des mémoires tampon 21, 22 et 23 est f'. Un ensemble de 26 codeurs C..., 3 , permet de coder les données délivrées en série sur chacune des sorties du circuit 2 et des registres 21, 22, 23. Ce codage destiné à déterminer les e.b de redondance à ajouter à un bloc d'e.b série est réalisé de la manière suivante: le code choisi est un code dérivé du code de Fire raccourci en (200, 180). Cette écriture signi- fie - que les e.b série sont groupés en blocs de 180 e.b & partir desquels sont déterminés 20 e.b de redon- dance écrits à la suite du bloc de 180 e.b, ce qui conduit à l'inscription de 200 e.b pour 180 e.b de données. 5. En effet, afin de réaliser un dispositif dont l'organisation matérielle soit aussi.aisée que possi- ble, en particulier en vue du décodage et de la res- titution, il est souhaitable que le nombre d'eob dans les blocs soit un nombre simple, comme le nombre d'e.b de redondance. Il est de plus souhaitable que la capa- cité de correction soit aussi grande que. possible avec une redondance aussi'faible que possible pour des blocs de longueur donnée. Or un code issu du code de Fire (1662, 1643) raccourci en (200, 180) permet de corriger des erreurs courtes (1 à 7 erreurs en paquet) la redondance in- troduite, égale à 10/0, étant faible. La redondance to- tale tenant compte de la périodicité des blocs et des e.b donnés 180x24 e.b de parité est alors: e.b enregistrés-2026 0,8 soit 17% de redondance. Le taux d'erreur indétectable par le code de Fire raccourci (200, 180) est de 9 x 10-7. Les codeurs Co à C25 découpent donc les données transmises sur leurs entrées en blocs de 180 e.b; chaque bloc ils ajoutent les 20 e.b correspondants. Pour cela, un circuit de gestion des codeurs, 4, reçoit les signaux d'horloge issus du diviseur 1 et élabore les signaux de commande destinés aux codeurs. La struc- ture et le fonctionnement des codeurs sont décrits en détails ci-après en référence à la figure 2. Les sorties des 26 codeurs et la sortie d'horloge d'écriture He, qui transmet un signal d'horloge corres- pondant au rythme des données binaires issues des co- deurs, sont à relier aux entrées correspondantes de l'enregistreur magnétique multipiste utilisé pour l'en- registrement, puis la lecture des données. Sur la figure 2 représentant plus précisément l'un des codeurs, les données à coder se présentent en série sur l'entrée EC du codeur. Elles sont transmises d'une part & la sortie SC de données de ce codeur par un cir- cuit 35, et à un circuit de division 30 par le polynCme générateur du code de Fire, d'autre part. Ce polyn8me est: g(x) = (x3 + 1) (x7 + x3 + 1) X20 + X16 + x13 + x7 + x3 Ce code est normalement utilisé pour le codage de blocs de données longs, 1643 e.b en série donnant 20e.b de redondance. Dans le dispositif suivant l'invention le codage est réalisé comme indiqué ci-dessus sur des blocs courts de 180S e.b. Le circuit de division 30, dans chaque codeur Ci, effectue la division du poly- nôme formé par la suite des e.b d'entrée par le poly- n8me g(x) et donne donc les 20 e.b de redondance qui sont transmis à la suite des 180 e.b d'information. Pour cela l'horloge d'appel des données dans les re- gistres tampon est une horloge de période T' plus cour- te que la période T de l'horloge d'entrée et telle que T = 200T', 180 tops de l'horloge de période T' per- mettent de faire sortir les e.b d'un bloc puis pendant périodes du signal de période T', aucune informa- tion n'est sortie de la mémoire d'image formée par les mémoires tampon (21, 22, 23). Un signal de commande de tops d'horloge permet alors de transmettre, à la sui- te de ces 180 e.b, les 20 e.b formant le résultat de la division. Le circuit de division comporte 20 bascules en cascade, B1 a B20, (les bascules B9 a B et B8 et B9 1 20 ' 9 12 18 19 n'ont pas été représentées pour alléger le dessin), la sortie de l'une étant reliée soit directement, soit par l'intermédiaire d'une porte OU exclusif respecti- vement 03 07, 013, 016 pour les bascules de rangs 3, 7, 13, 16, à l'entrée de la suivante. La sortie de la dernière, de rang 20, est reliée à l'entrée du cireuit par l'intermédiaire d'une porte OU exclusif d'entrée, P0. Les secondes entrées des portes P3 P7 P13 P16 soflit reliées à l'entrée de B$. Une porte ET, Pl insérée entre la sortie de la porte. P0 et l'entrée de la bascule B1 reçoit sur sa seconde entree un signal de commande de division CD, fourni par le circuit de gestion des codeurs (4 sur la figure 1). Le circuit de codage Ci comporte également une i entrée d'horloge de décalage HD reliée aux entrées de décalage des bascules et une entrée de remise à zéro- RAZ reliée aux entrées de RAZ de ces bascules. L'en- trée du circuit de division reçoit la suite des 180 e.b sortis de la mémoire d'image. Cette suite est éga- lement appliquée, eomme indiqué ci-dessus, a une pre- mière entrée d'un circuit 35 qui les transmet directe- ment à la sortie du codeur C. par l'intermédiaire de deux portes NON ET PO et Pf, la première recevant sur il sa seconde entrée le signal de commande de division in- versé par un inverseur I o La suite des 20 e.obformant le résultat de la division, fournie par le circuit 30 est appliquée à l'entrée d'une troisième porte NON ET P12 du circuit 35, dont la seconde entrée reçoit directement le signal de commande de division.La sortie de cette porte P12 est reliée à la seconde entrée de la porte P1 dont la sortie est la sortie du circuit codeur Ci, SC Le circuit associé-de détection et de correction des erreurs sur les données restituées par l'enregis- treur est représenté sur la figure 3. La lecture des données, comme leur enregistrement, peut être faite en parallèle sur toutes les pistes de l'enregistreur. Pour un enregistreur tel que celui décrit ci-dessus compor- tant 26 pistes, 26 sorties de lecture de données corres- pondant à ces 26 pistes sont prévues. Une sortie d'hor- loge de lecture est également prévue sur l'enregistreur. Cette sortie d'horloge délivre un signal d'horloge HL synchrone des données binaires délivrées en parallèle sur les 26 pistes. Les 26 sorties de l'enregistreur sont à relier aux entrées de 26 décodeurs Do à D25 formant un ensemble 5 permettant de détecter les erreurs à partir du code détecteur correcteur d'erreurs ayant donné les 20 e.b de redondance ajoutés à chacun des blocs de 180 e.b de données. Le fonctionnement de ces codeurs D A. D25 est com- mandé par un circuit de gestion des décodeurs, 6, dont l'entrée est à relier à la sortie d'horloge de lecture de l'enregistreur. La structure et le fonctionnement des décodeurs correcteurs d'erreurs sont précisés ci-après en réfé- rence à la figure 4. Les décodeurs fournissent la suite des e.b de correction au même rythme que les données lues. En m'me temps que les données lues sont traitées par les déco- deurs correcteurs d'erreurs, ces données sont également transmises à une mémoire 7, de capacité 192 x 26 orga- nisée en 26 lignes de 192 e.b. Dans cette mémoire sont mis en mémoire seulement les 180 e.b de données utiles formant les blocs. La détection des erreurs et leur correction est telle que, à la fin de la lecture d'un bloc et des e.b de redondance correspondants,les détec- teurs correcteurs D0 à D25 délivrent une suite de 180 e.b dans laquelle les "1" indiquent la présence d'une erreur. Un circuit logique, 8, formé de portes OU exclu- sif reçoit les données lues sur les 26 lignes de la mé- moire 7 et simultanément les 26 e.b de sortie des dé- tecteurs d'erreurs, 5, Do à D25. Ainsi, lorsqu'un t indique la présence d'une erreur, l'e.b 0 ou 1 présent dans la mémoire est corrigé, la sortie de la porte OU étant alors 1 ou 0 respectivement. Lorsqu'un 0 indique qu'il n'y a pas d'erreurs, la sortie de la porte OU reproduit l'e.b présent sur sa seconde entrée, soit 0 ou '. Les sorties des 26 portes OU formant ce circuit logique 8 sont reliées à 26 entrées d'une seconde mé- moire 9 formée de 26 lignes dans laquelle sont enre- gistrés les blocs de 180 e.b ainsi traités. En effet, ce n'est qu'à la fin de la correction d'un bloc de données qu'il est possible de savoir si le bloc est réellement corrigé ou si la configuration des erreurs dans ce bloc était telle que la capacité de correction du code correcteur d'erreurs a été insuffisante pour que ces erreurs soient corrigées. Un circuit logique de controle 10 reçoit les sui- tes d'e.b délivrées par l'ensemble 5 des détecteurs correcteurs d'erreurs, Do à D2 Ce circuit logique est commandé par un signal de commande délivré par le cir- cuit, 6, de gestion des décodeurs. Lorsque le nombre d'erreurs détectées est supérieur à la capacité de correction du dispositif, le circuit logique Io fournit un signal CI, indiquant que la configuration des er- reurs détectées est telle qu'elle excède la capacité de correction du dispositif. Lorsque la configuration des erreurs détectées peut être corrigée, c'està-dire qu'une erreur longue est détectée sur une seule des pistes paires ou impai- res (ou éventuellement une erreur longue sur une seule piste paire et également une erreur longue sur une seule piste impaire, (qui peuvent être deux pistes ad- jacentes) la correction consiste dans un premier temps à remplacer la piste présentant des erreurs par la piste de parité associée, P0 ou P25 selon que la piste à remplacer est une piste paire ou impaire, puis à calculer les données de départ en effectuant un calcul de parité du groupe de pistes concerné (pistes paires ou pistes impaires). Une dernière étape de la correction consiste alors à remplacer les données fausses de la piste à corriger par les e.b obtenus par le calcul de parité. La partie du circuit de détection et de correc- tion correspondant à cette correction comporte à cet effet deux multiplexeurs 14 et 15 reliés aux sorties de la mémoire 9, cette mémoire 9ayant 26 sorties correspon- dant à ses 26 lignes qui correspondent elles-mêmes aux. 26 pistes lues de l'enregistreur. Le multiplexeur 14 a 13 entrées de signal reliées aux sorties de la mémoire 9 correspondant aux lignes impaires et une entrée de com- mande reliée à la sortie S1 du circuit logique de con- tr8le 10 indiquant le numéro de la piste impaire à corriger. De même, le multiplexeur 15 a 13 entrées de signal reliées aux sorties de la mémoire 9 correspondant aux lignes paires et une entrée de commande reliée à la sor- tie S2 du circuit logique de contr8le 10 indiquant le numéro de la piste paire à corriger. Les multiplexeurs 14 et 15 sont tels que les données présentes sur leurs entrées, respectivement de rangs 25 et 0, remplacent les données sur l'entrée de rang 2n+1 ou de rang 2n, 2n+1 et 2n étant les numéros des pistes à corriger donnés par les entrées de commande. Les multiplexeurs 14 et 15 ont 12 sorties respectivement reliées aux 12 entrées de deux calculateurs de parité 16 et 17 et également aux 12 premières entrées de-deux autres multiplexeurs, res- pectivement 18 et 19. Les sorties des calculateurs de parité 16 et 17 sont reliées à une 13e entrée des mul- tiplexeurs, respectivement 18 et 19. Ces multiplexeurs fonctionnent de la meme manière que les précédents, leurs entrées de commande étant également reliées aux sorties S 1 et S2 du circuit logi- que de contrôle pour sélectionner, parmi les 12 pre- 13' mières entrées du multiplexeur, celle qui doit etre rem- placée par la 13e entrée. Les sorties de ces multiplexeurs 18 et 19 délivrent alors les suites d'éléments binaires corrigées. La dernière étape pour parvenir à la reconstruction de la suite d'octets ayant donné lieu à l'enregistrement consiste alors à regrouper convenablement les sorties de ces multiplexeurs pour reconstituer les trois octets enregistrés simultanément et les restituer séquentielle- ment dans leur ordre d'arrivée. Pour cela, trois registres à 8 entrées, respective- ment 31, 32 et 33 sont reliés aux sorties des multiple- * xeurs et regroupent les e.b pour reconstituer les octets d'entrée. Un multiplexeur 20 à 24 entrées, transmet successivement les 8 e.b présents sur les sorties des registres 31, 32 et 33 à ses 8 sorties. A cette finle signal d'horloge HL de lecture reçu de l'enregistreur est appliqué a un circuit multiplica- teur de rythme 34 qui multiplie par 3 le rythme du si- gnal d'horloge qu'il reçoit. Les 8 sorties du multi- plexeur 20 sont reliées aux 8 entrées d'un registre de sortie 35 qui délivre la suite des octets a un rythme égal à 3 fois le rythme del'horloge de lecture de l'enregistreur. Bien sur, l'horloge de lecture HL commande le cir- cuit de contr8le 10 mais également la mise en mémoire dans les mémoires 7 et 9 et également la sortie des in- formations des mémoires (ces mémoires étant en fait constituées de 26 registres à décalage); HL commande aussi le transfert des données des registres 31, 32 et 33 au multiplexeur 20. La-figure 4 qui décrit un circuit décodeur D. permet d'illustrer plus précisément le fonctionnement du décodeur correcteur selon l'invention. Comme il a été indiqué ci-dessus, les circuits co- deurs C. utilisent un code de Fire raccourci, c'est-à- i dire qu'au lieu de coder des blocs de 1643 e.b, ils codent des blocs courts de 180 e.b. A la réception pour réaliser un décodage correct, il faut tenir compte de ce raccourcissement des blocs. Pour cela, avant d'effec- tuer la division des blocs de données binaires restitués par le polyn8me générateur g(x), ces données sont multi- pliées par le reste de la division en base 2 de x1471 par le polyn8me générateur g(x), ce reste étant le poly- n8me h(x) = x18 + x15 + x5 [x1471 = x(1643-192)+20, 1643 e.b étant la longueur des blocs dans le code de Pire non raccourci, 192 étant la longueur majorée à l'octet supérieur des blocs dans le code choisi et 20 étant le nombre d'e.b de redondance. En pratique la multiplication par h(x) et la division par g(x) peuvent être simultanées. Le décodeur D. comporte donc un circuit 50 de mul- tiplication par h(x) et de division par g(x). Un exemple de réalisation de ce circuit est représenté sur la fi- gure 4. Il comporte, comme le codeur correspondant, 20 bascules en série, la sortie de l'une étant reliée à l'entrée de la suivante soit directement, soit par l'in- termédiaire d'une porte OU exclusif pour les bascules de rangs 3, 7, 13, 16 d'une part, et 5, 15 et 18 d'au- tre part. Les secondes entrées des portes correspondant à la première série (polynôme g(x))sont reliées à la sortie de la bascule de rang 20. Les secondes entrées des por- tes correspondant à la seconde série, (polynôme h(x)) sont reliées à l'entrée ec de signal codé. Ce circuit permet donc de multiplier le polyn8me formé par la suite des données restituées par l'enregistreur par h(x) = x5 + x15 + x18 et de diviser simultanément par g(x) = x20 + 16 + x13 + x7 + x3 + 1. Ce traitement est effectué sur chaque bloc de 200 e.b restitués; le ré- sultat, formé de 20 e.b est obtenu sur les sorties des bascules à la fin de chaque bloc. Lorsque les e.b de données n'ont pas été affectés par les erreurs, cerésultat est nul, c'est-à-dire que 20 "0' sont présents sur les sorties des bascules. Dans ce cas, les 180 e.b du bloc recopiés dans la mémoire 7 (figure 2) sortent un à un de cette mémoire et sont re- copiés sans être corrigés dans la mémoire 9 (figure 2). Par contre, si le résultat est différent de 0, une ou plusieurs erreurs ont été introduites. Il est alors nécessaire de détecter l'emplacement des erreurs dans la suite des données afin de les corriger, tout en commençant le traitement du bloc sui- vant. Pour cela, les 20 e.b formant le résultat du traitement sont transférés dans un second circuit, 51, de division par le polynôme g(x). Ce second circuit de division reçoit des e.b en parallèle et non des e.b en série; mais comme le premier, il comporte un circuit de rebouclage, de la vingtième sortie sur l'entrée, re- présenté à l'extérieur du diviseur sur la figure car un circuit d'interruption 53 de cette boucle est prévu. En cours de division, lorsque les 13 premiers e.b du résultat sont "0", alors les 7 e.b qui suivent indiquent l'emplacement de l'erreur dans la suite des données. Cette combinaison est détectée par un circuit, 52, à portes ET; lorsqu'elle est détectée, un signal de com- mande d'ouverture est envoyé au circuit à portes 53 qui ouvre le rebouclage de la chaine de division du circuit 51. Ce circuit à portes 53 commande également lors- qu'il y a lieu, la correction, le signal "1" corres- pondant(indiquant la présence d'une erreur) étant fourni au circuit à portes OU, 8v de la figure 3 pour inverser l'e.b erroné fourni simultanément par la mémoire 7 (figure 2). Si au cours de la division (et le résultat du pre- mier traitement par le circuit étant différent de 0), ces 13 premières sorties du circuit 51 ne sont jamais simultanément à 0, les erreurs détectées excèdent la ca- pacité de correction du code. Cette configuration est détectée au moyen d'une porte ET, 54 dont les deux en- trées sont respectivement reliées à la sortie du cir- cuit à portes OU, 52 et à la sortie d'un second circuit a portes OU, 55 dont les entrées sont reliées aux sor- ties 14 à 20 du circuit de division 51. La sortie'de cet- te porte est reliée à l'entrée d'un circuit de détection 56 dont la sortie fournit un signal CI adapté à l'ordi- nateur de gestion du système indiquant que la configura- tion d'erreurs détectées ne peut être corrigée par le code correcteur mis en oeuvre. La porte 54 et ce circuit de détection 56 sont inclus sur le schéma de la figure 2 dans le circuit logique de contrôle 10. Ainsi, comme indiqué ci-dessus lorsqu'une seule piste (ou deux pistes de parités différentes) ne peut pas être corrigée, un signal S1 ou S2 indique la parité de cette piste (éventuellemnt les deux), et la correc- tion est alors effectuée à partir de la piste (ou des pistes) de parité correspondante. En pratique il est a remarquer que, le code détec- teur permettant de corriger des paquets courts de 7 erreurs sur chacune des pistes, il n'est que rarement observé plus de deux configurations d'erreurs non cor- rectibles par ce code qui nécessitent de faire appel aux pistes de parité. Il est donc rare que le système soit en défaut. L'invention n'est évidemment pas limitée au mode de réalisation précisément décrit et réalisé, donné à titre d'exemple. En particulier, pour fixer les idées, un certain nombre de chiffres ont été indiqués tant en ce qui concerne le nombre des pistes enregistrées et lues simul- tanément qu'en ce qui concerne le nombre d'e.b en série dans les blocs de données. En pratique ces indications. peuvent être modifiées pour tenir compte de lgenregis-- treur utilisé. Néanmoins en ce qui concerne le code correcteur proprement dit, le code de Pire raccourci en (200, 180) est pratique du fait de la simplicité des nombres d'élé- ments utilisés. REVENDICATIONS 1. Dispositif de correction,-en temps réel, d'er- reurs sur des données enregistrées sur un support magné- tique multipiste, comportant un dispositif de traitement des données numériques avant leur enregistrement en pa- rallèle sur un enregistreur-lecteur multipistes et un dispositif de traitement des données numériques resti- tuées après leur lecture en parallèle sur l'enregistreur lecteur, caractérisé en ce que ce dispositif de correc- tion met en oeuvre deux modes de correction associés ne consommant qu'une redondance totale faible, un mode de correction d'erreurs courtes à partir d'éléments binai- res de redondance introduits par le dispositif de trai- tement de données avant leur enregistrement par un co- dage détecteur correcteur d'erreurs du type code de iire raccourci introduisant pour un bloc de N éléments bdnai- res en série à enregistrer sur une piste de l'enregis- treur n éléments binaires de redondance, et n.mode de correction d'erreurs longues mettant en oeuvre des 414- ments binaires de parité, à enregistrer sur au mois urne piste à réserver à cet effet, résultant du codage des éléments binaires parallèles à enregistrer simaUltanément. 2. Dispositif selon la revendication 1 carazct4- risé en ce que les dispositifs de traitement des données avant leur enregistrement et après leur lecture mettent en oeuvre, pour le mode de correction des erreurs lon- gues, deux suites d'éléments binaires de parité, à enre- gistrer sur deux pistes-réservées à cet effet, l'une correspondant à un premier groupe d'éléments binaires en parallèle et l'autre aux éléments binaires parallèles restantsformant un second groupe. 3. Dispositif selon la revendication 2, caracté- risé en ce que le premier groupe d'éléments binaires correspond aux données à enregistrer sur les deux pistes paires et l'autre groupe aux données à enregistrer sur les pistes impaires, le dispositif permettant alors de corriger des erreurs longues sur deux pistes consécu- tives. 4. Dispositif selon l'une quelconque des revendi- cations précédentes, caractérisé en ce que les disposi- tifs de traitement des données mettent en oeuvre, pour la correction des erreurs courtesun code de Fire rac- courci en (200, 18Q) N étant égal à- 180 et n à 20. 5. Dispositif selon la revendication 4e caracté- risé en ce que le dispositif de traitement des données avant leur enregistrement comporte un dispositif de multiplexage (11, 12, 13) des données à enregistrer pour former autant de suites d'éléments binaires serie en parallèle que de pistes disponibles sur l'enregis- treur pour l'enregistrement de ces données, soit k le nombre de ces pistes, un dispositif de calcul des élé- ments binaires de parité (2), et un dispositif de coda- ge (3) pour le calcul des éléments binaires de redon- dance pour chaque bloc d'une suite d'éléments binaires en série, ce dispositif de codage comportant un ensem- blé (3) de kcodeurs élémentaires. 6. Dispositif selon la revendication 5, caracté- - risé en ce que, pour un codage suivant un code de Fire, chaque codeur élémentaire comporte un circuit de divi- sion (30) par le polyn8me générateur du code de Fire g(x) = X20 + X16 + x13 + x7 + x3 + 1 recevant sur son entrée une suite d'éléments binaires et fournissant sur sa sortie les 20 éléments binaires de redondance trans- mis à la suite de chaque bloc de données série. 7. Dispositif selon l'une quelconque des revendi- cations 5 et 6, caractérisé en ce que le dispositif de traitement des données restituées, après leur lecture en parallèle sur l'enregistreur lecteur, comporte un circuit de décodage (5) comportant k décodeurs élé- mentaires et un circuit à mémoire (7), ces deux cir- cuits recevant les données restituées, un circuit de correction (8) recevant les données présentes sur les sorties du circuit de décodage (5) et celles présentes sur les sorties du circuit à mémoire (7) pour corriger les erreurs courtes, un circuit logique (10) de détec- tion des erreurs longues, un circuit de correction des erreurs longues comportant des calculateurs de parité (16 et 17) et des multiplexeurs (14, 15, 18 et 19), les sorties de ce circuit de correction étant reliées aux entrées d'un circuit de multiplexage comportant des registres (31, 32 et 33) et un multiplexeur (20) pour fournir à un registre de sortie les données corrigées. 8. Système de traitement de données, caractérisé en ce qu'il comporte un dispositif de correction selon l'une quelconque des revendications précédentes.