FR 2485300 A1 19811224 FR 8111827 A 19810616 -1- CIRCUIT LOGIQUE MOS DYNAMIQUE MUNI D'UN DISPOSITIF DE COMPENSATION DE COURANT DE FUITE La présente invention concerne un circuit logique constitué par un réseau logique connecté entre un certain nombre d'entrées et une sortie, et comportant un certain nombre de transistors à effet de champ à électrode de com- mande isolée et qui, pour l'exécution d'une opération logi- que sur des signaux amenés aux entrées, est piloté par au moins un signal d'horloge, réseau dans lequel une perte de charge indésirable peut se produire à la sortie, pendant l'exécution de l'opération lôgique, à Ja suite de caMeiticn et les courant de fuite passagers, qui en résultent. Les circuits logiques MOS dynamiques sont caractéri- sés par le fait qu'aucune circulation de courant continu ne se produit dans un tel circuit entre les connexions d'ali- mentation. Ceci offre l'avantage d'une dissipation de puis- sance faible. Le fonctionnement des circuits de ce type est basé sur un transport de charges synchronisé entre les différents points du circuit et sur le fait que chaque point interve- nant dans le transfert de l'information possède une capacité parasite par laquelle une charge amenée à un tel point y reste maintenue pendant un certain temps pourvu que ce point, après l'arrivée de la charge, soit isolé le mieux possible de son environnement. L'exécution d'une opération logique sur un certain nombre de signaux d'entrée s'effectue dans ce type de cir- cuit au moyen d'un réseau logique qui comporte des transis- tors MOS et dont la sortie est chargée tout d'abord au moyen d'un transistor de "charge" jusqu'à un premier potentiel -2- correspondant à un "1" logique. La sortie est, par la suite, déchargée par l'intermédiaire du réseau logique lorsque le. résultat du traitement fournit un "0" logique, tandis que le premier potentiel ("1" logique) reste conservé lorsque le résultat de l'opération fournit un "1" logique. C'est principalement lors d'opérations logiques un puplus amTbqiée qu'apparalt la difficulté que des trajets de signaux différents dans le réseau sont la cause de temps de retard différents pour les signaux, à la suite de quoi il peut arriver que certains transistors connectés à la sortie soient conducteurs à des moments indésirables; il en résulte que la sortie est malgré tout partiellement dé- chargée par l'intermédiaire du réseau logique, bien que le résultat final de l'opération logique devrait être un "1" logique. Cette décharge indésirable de la sortie sera tou- jours qualifiée ci-après d'effet de courant de fuite. Un exemple d'un tel circuit est donné aux pages 175 et 176 du livre "MOS/LSI Design and Application" de "Texas Instruments Electronics series" de Mc. Graw Hill publishing Corp. Le circuit qui y est représenté et décrit est un cir- cuit "full adder" réalisé en logique MOS dynamique à deux phases qui, dans certaines circonstances, est affecté par l'effet de courant de fuite. Pour éviter l'effet de courant de fuite, ledit circuit peut, comme indiqué dans le livre précité, être réalisé en logique MOS à quatre phases, à la suite de quoi le traitement dans le "full adder" est exécuté en deux étapes successives par deux réseaux logiques séparés exempts de courant de fuite. L'inconvénient est que l'on a besoin de quatre signaux d'horloge séparés, ce qui rend le circuit intégré notablement plus compliqué. L'invention vise à procurer un circuit logique qui, sans augmentation du nombre de signaux d'horloge, puisse être activé sans risque de perte de charge par effet de cou- rant de fuite. -3- L'invention est caractér$see à cet effet en ce que des moyens sont prévus pour fournir une charge de compen- sation à la sortie du réseau logique pendant l'exécution de l'opération logique au moins pendant les périodes durant lesquelles des courants de fuite peuvent apparaître. Cette mesure, conforme à l'invention, offre la pos- sibilité d'éliminer, à l'aide de moyens très simples, l'in- fluence perturbatrice de l'effet de courant de fuite pré- cité. En particulier, le nombre de signaux d'horloge ne nécessite pas d'être augmenté grâce à quoi le circuit inté- gré peut rester aussi simple que possible. Une forme d'exécution préférée du circuit conforme à l'invention est caractérisée en ce que lesdits moyens com- portent une capacité dont la première électrode est couplée à la sortie et l'autre électrodepeutêtreexcitéeparun signal de commande dérivé du ou des signaux d'horloge. Cette forme d'exécution est basée sur le principe que lesdits courants de fuite apparaissent pendant un très court laps de temps, de sorte qu'une charge de compensation n'a pas besoin d'être fournie de manière continue, ce qui est avantageux pour la consommation de courant du circuit. Ladite capacité remplit la fonction d'un condensateur auto-élévateur qui fournit au moment souhaité (à savoir le moment o des courants de fuite peuvent apparaître) une charge de compensation à la sortie par le fait qu'à ce mo- ment, un saut de tension est appliqué à l'autre électrode. L'utilisation de condensateurs auto-élévateurs est en elle- même connue et est décrite, par exemple, par de Man, J.H. et Collaborateurs: "NMOS Circuits for Digital Filters", IEEE Journal of Solid State Circuits Volume SC-13 no 5, octobre 1978, un condensateur auto-élévateur étant utilisé dans ce cas pour compenser la perte de signaux par réparti- tion de charges entre les points de part et d'autre d'une porte de passage. Jusqu'à présent, on n'a cependant pas eu connaissance du fait qu'il est possible d'effectuer une com- -4- pensation du courant de fuite au moyen d'un condensateur auto-élévateur connecté & la sortie d'un réseau logique. Il peut, en outre, s'avérer avantageux que ladite capacité soit constituée entièrement ou partiellement par la capacité prévue entre l'électrode de commande et le canal d'un transistor à effet de champ à électrode de com- mande isolée, l'électrode de commande étant couplée à la sortie et au moins une des électrodes principales étant pilotée par un signal de commande dérivé du ou des signaux d'horloge. L'invention sera décrite ci-après avec référence aux dessins annexés dans lesquels: la figure la illustre le schéma d'un circuit logique simple, réalisé en grande partie en logique MOS à deux pha- ses, dans lequel des courants de fuite peuvent apparaître dans certaines circonstances; la figure lb illustre l'allure des signaux d'horloge correspondant au circuit de la figure la; la figure 2a illustre le schéma d'un circuit logique simple dérivé du circuit de la figure 1, mais réalisé en logique MOS à quatre phases en vue d'éviter des courants de fuite; la figure 2b illustre l'allure des signaux d'horloge correspondant au circuit de la figure 2a; la figure 3a illustre une forme d'exécution du cir- cuit conforme à l'invention, basée sur le circuit logique de la figure la; la figure 3b illustre l'allure des signaux d'horloge correspondant au circuit de la figure 3a; la figure 4 illustre le schéma d'un circuit "full adder" conforme à l'invention. - La figure la illustre le schéma d'un circuit logique simple, réalisé en grande partie en logique MOS à deux pha- ses avec comme fonction de commutation F = A.B. -5- Les signaux d'entrée A et B sont amenés respective- ment aux électrodes de commande des transistors Ti et T2; le signal d'horloge 01 est amené à l'électrode de commande du transistor T4 et le signal d'horloge 02 aux électrodes de commande des transistors T6 et T7. La figure lb illustre l'allure des signaux d'horloge 01 et 02 dans le temps. Le transistor T2 forme avec le transistor de charge T4 un circuit inverseur dynamique qui, au point P, donne l'inverse du signal B qui est amené à l'électrode de com- mande du transistor T3. Les transistors T1, T3 et T5 forment un circuit- porte NON ET qui réalise la fonction Y = A.U. Le résultat de l'opération selon cette fonction est acheminé durant le temps pendant lequel le signal d'horloge 02 est "haut" par l'intermédiaire du transistor T7 à l'en- trée du circuit inverseur statique constitué par les tran- sistors T8 et T9 qui fournit en dernier lieu la fonction F = A.B. Durant le temps pendant lequel le signal d'horloge 01 est "haut", les points P et Q sont chargés respectivement par l'intermédiaire du transistor T4 et du transistor T5. Lorsque le signal d'horloge 01 redevient bas, les points P et Q se trouvent donc à un potentiel "haut". Aussitôt que le signal d'horloge 02 devient "haut", une décharge indési- rable peut se produire au point Q en fonction des niveaux logiques des signaux A et B, alors que le potentiel audit point Q doit rester "haut". En supposant, par exemple, que les signaux A et B et les points P et Q sont tous "haut", lorsque le signal d'horloge 02 devient "haut", le point P devra être déchargé par l'intermédiaire des transistors T2 et T6. Bien que brève, cette décharge n'est pas instantanée. Le transistor T3 recevra donc encore pendant ce court laps de temps un potentiel d'électrode de commande élevé, à la suite de quoi le transistor T3 reste conducteur tandis -6- que simultanément les transistors T1 et T6 passent en conduction, ce qui fait que le point Q est déchargé d'une manière plus ou moins complète. Il est clair que ceci a des conséquences défavorables pour la fiabilité du circuit. Une solution connue pour le problème signalé est indiquée sur la figure 2a et est basé sur une condition mentionnée aux pages 247 et 248 du livre "Switching and finite automata theory" de Zvi Kohavi (Mc. Graw Hill). Cette condition stipule que pour qu'un circuit synchrone (dans ce cas, donc un circuit MOS dynamique) puisse fonctionner cor- rectement, il est nécessaire que les retards de signaux qui apparaissent dans une partie élémentaire déterminée de ce circuit ne puissent pas être pris en compte comme tels en dehors de cette partie. Cette condition sert à garantir que les signaux d'en- trée d'une autre partie du circuit, dont la ou les entrées est ou sont couplées à la ou aux sorties de ladite première partie élémentaire, ne varient pas pendant le temps o cette autre partie est occupée à traiter les signaux. On peut satisfaire à la condition précitée en munis- sant, comme indiqué à la figure 2a, le circuit inverseur formé des transistors T2 et T4 et le circuit-porte NON ET, formé des transistors T1, T3 et T5, de transistors "sample" séparés T10 et T6 respectivement, qui reçoivent chacun un signal d'horloge 02 t 03 distinct à leur électrode de com- mande. L'inversion de B et la fonction NON ET sont alors réalisés successivement. (L'allure des signaux d'horloge est indiquée à la figure 2b). Ceci exige donc un transistor sup- plémentaire, tandis que la logique d'horloge et l'agencement du circuit deviennent plus compliqués. Le circuit fonctionne de la manière suivante: lorsque le signal d'horloge 01 est "haut", le point P est chargé. Lorsqu'ensuite, le signal d'horloge 02 devient "haut", l'inverse du signal d'entrée B parvient sur le point P, et cette information est maintenue sur l'électrode de commande du transistor T3 par le passage -7- sur bas niveau du signal d'horloge 02. Aussitôt que le signal d'horloge 03 devient "haut", la valeur logique de la fonction F = A.B. devient disponible sur le point Q. A l'aide du signal d'horloge 04 qui, dans ce cas, peut être égal au signal d'horloge 03, cette information est trans- mise par l'intermédiaire du transistor T7 au circuit inver- seur statique formé des transistors T8 et T9. La figure 3a illustre une forme d'exécution du cir- cuit logique conforme à l'invention et la figure 3b les signaux d'horloge correspondants. Le circuit de la figure 3a, qui est essentiellement identique à celui de la figure la, est pourvu d'un condensateur qui est constitué, de pré- férence, par la capacité prévue entre l'électrode de comman- de et le canal d'un transistor MOS, dans ce cas Tll, con- necté entre le point Q et la ligne de signal d'horloge 02. Ce condensateur auto-élévateur fonctionne de la manière suivante: On suppose que lorsque le signal d'horloge 02 devient "haut", une décharge indésirable du point Q se produit à la suite d'un courant de courtcircuit passager passant par les transistors T3, T1 et T6, comme décrit plus haut dans le présent mémoire. Pendant le flanc montant du signal d'hor- loge 02, le point Q est chargé par l'intermédiaire du con- densateur auto-élévateur grâce à quoi la décharge du point Q à la suite dudit courant de fuite passager est compensée. Lorsqu'aucun courant de fuite n'apparaît et qu'un "1" se présente sur le point Q à la suite de l'opération logique, le condensateur auto-élévateur de tension assurera également la fourniture d'une charge supplémentaire au point Q, mais ceci n'introduit aucun risque parce que seul le potentiel du point Q est ainsi augmenté sans conséquence pour l'interprétation du niveau logique audit point Q. Lors- que le résultat de l'opération logique fournit un "0" sur le point Q, la charge supplémentaire fournie par le condensa- teur auto-élévateur est évacuée par l'intermédiaire des -8 - transistors T1, T3 et T6 qui sont alors conducteurs, de sorte que ceci n'a pas non plus de conséquence pour l'in- terprétation dudit niveau logique. Comme le diagramme de temps des signaux d'horloge de la figure 3b le montre, ces signaux peuvent ici être les inverses l'un de l'autre, ce qui est avantageux pour la logique d'horloge. - La figure 4 illustre le schéma d'un circuit dit "full adder' à compensation de courants de fuite conforme à l'invention. Dans ce circuit, les transistors T1 et T4, T2 et T6, T3 et T7 constituent respectivement des circuits inverseurs pour les signaux logiques A, D, B. Les transistors T8 à T15 inclus forment quatre cir- cuits-portes NON ET dont les sorties sont interconnectées au point 2. Au départ des signaux d'entrée A, B et D et des inverses A, B et D, ils réalisent la fonction logique: S = ABD + ABD + ABD + ABD Le circuit fonctionne de la manière suivante: durant le temps pendant lequel le signal d'horloge 0 est "haut", les points 1, 2, 3 et 4 sont chargés respectivement par l'intermédiaire des transistors de charge T4, T5, T6 et T7. Lorsque le signal d'horloge 7 devient "haut", les inverses des signaux d'entrée A, U et D sont fournis par les circuits inverseurs et, simultanément, les circuits-portes NON ET fournissent à partir des signaux d'entrée et de leurs inver- ses la fonction logique dont le résultat S apparalt au point 2. Le fait que des courants de fuite passagers peuvent ici apparaître dans les circuits-portes NON ET sera décrit dans l'exemple suivant. On suppose, par exemple, que le signal d'entrée A est "bas", que les signaux d'entrée B et D sont "hauts" et que les points 1, 2, 3 et 4 sont chargés ("hauts"). Lorsque le signal d'horloge e est "haut", un "1" logique devra fina- lement parvenir sur le point 2. -9- Pendant la réalisation de ladite fonction logique, le point 1 restera "haut". Les points 3 et 4 devront être déchargés respectivement par l'intermédiaire des transis- tors T2 et T3. Ceci prend du temps et il est très probable qu'un des deux points 3 et 4 se décharge plus rapidement que l'autre, à la suite d'une différence de capacité et/ou d'une différence de caractéristiques entre les transistors T2 et T3. Lorsque, par exemple, le point 4 se décharge plus rapidement que le point 3, le transistor T15 pourra passer en conduction pendant un très court laps de temps. Le tran- sistor T14 est conducteur parce que, dans ce cas, le signal d'entrée A est "bas" et donc le point 1 est "haut"' Le point 2 pourrait donc se décharger partiellement parce qu'un cou- rant de fuite passager y passe par l'intermédiaire des transistors T14, T15 et T2. Le condensateur auto-élévateur formé par T16 permet cependant que le point 2 reçoive une charge supplémentaire au moment oa ce courant de fuite pas- sager peut apparaître, grâce à quoi le niveau logique sur ce point fournit quand même avec certitude un "l"' logiqueo Finalement, le signal sur le point 2 est transmis durant le temps pendant lequel le signal d'horloge 02 est "haut"., par l'intermédiaire du transistor T17 à l'étage in- verseur statique constitué par les transistors T18 et T19 et qui fonctionne comme circuit tampon. -10 - REVMNDfICAT.IONS - 1. Circuit logique constitué par un réseau logique connecté entre un certain nombre d'entrées (A-.B) et une sortie S, et comportant un certain nombre de transistors à effet de champ à électrode de commande isolée et qui, pour l'exécution d'une opération logique sur des signaux amenés aux entrées, est piloté par au moins un signal d'horloge (01), réseau dans lequel une perte de charge-indésirable peut se produire à la sortie, pendant l'exécution de l'opé- ration logique, à la suite de durées de commutation finies et les courants de fuite passagers, caractérisé en ce que des moyens (Til) sont prévus pour fournir une charge de compensation à la sortie du réseau logique pendant l'exé- cution de l'opération logique au moins pendant les périodes dans lesquelles des courants de fuite peuvent apparaître. 2. Circuit logique suivant la revendication 1, carac- térisé en ce que lesdits moyens comportent une capacité dont la première électrode est couplée à la sortie et l'autre électrode peut être excitée par un signal de commande déri- vé du ou des signaux d'horloge. 3. Circuit logique suivant la revendication 2, carac- térisé en ce que ladite capacité est formée entièrement ou partiellement par la capacité prévue entre l'électrode de commande et le canal d'un transistor (Tl) à effet de champ à électrode de commande isolée, l'électrode de commande étant couplée à la sortie et au moins une des électrodes principales étant pilotée par un signal de commande (02) dérivé du ou des signaux d'horloge.