FR 2478415 A1 19810918 FR 8005417 A 19800311 L'invention concerne un système de commutation de signalisa- tion dans un réseau-de commutation temporelle utilisé notamment dans les centraux téléphoniques. Un réseau de commutation temporelle permet l'échange de commu- nications entre des jonctions entrantes et des jonctions sortantes sur lesquelles les informations sont transmises en modulation par impulsions codées ou MIC. Selon les normes internationales du CCITT (avis G 732) une jonction de type MIC comporte des trames constituées par trente- deux intervalles de temps dont le premier ITO et le dix-septième IT16 sont affectés à la signalisation et sont appelés voies de signalisation, et, dont les intervalles de temps ITI à IT15 et IT17 à IT32 sont affectés à trente communications simultanées multiplexées et sont appelées voies de parole; chacun des inter- valles de temps comprend un échantillon de huit éléments binaires. Les trames sont regroupées en multitrames qui comprennent chacune seize trames numérotées de 0 à 15 et l'ITO de chaque trame comporte la signalisation de verrouillage de trame (avis G 732 2.3 et 2.4). Les intervalles de temps IT16 sont affectés à la signalisation voie par voie relative aux communications selon le tableau suivant dans lequel les quatre premiers éléments de l'échantillon sont désignés par IT16 A et les quatre derniers par IT16 B. .o x étant un élément de réserve fixé à 1 s'il n'est pas employé, y indiquant une perte de verrouillage de multitrame, a, b, c, d étant des éléments binaires de signalisation correspondant à chaque voie de parole (avis G 732 S 4). L'IT16 de la trame TRO contient la signalisation de verrouillage de multitrame (0000 xyxx). Dans les réseaux de commutation temporelle connus, la commu- tation des voies de parole est assurée par un réseau de connexion sous la commande d'une unité de commande centrale comportant au moins un calculateur et la commutation de la signalisation est assurée par une unité de signalisation ou signaleur qui comporte un microprocesseur travaillant sous la commande de l'unité centrale et qui est reliée au réseau de connexion par au moins une jonction de signalisation entrante JSe et une jonction de signalisation sortante JSs qui comportent toutes les voies-de signalisation IT16 relatives aux voies de parole commutées dans le réseau de connexion. Supposons que le contenu de lI'T2 de la jonction entrante Je4 soit commutée dans l'IT30 de la jonction sortante Js28 par le réseau de connexion, si l'on désire également commuter la signa- lisation il faut que le contenu de la voie de signalisation associée voie de parole numéro de la voie voie de signalisa- contenu de parole en code tion associée de la binaire voie de signali- sation IT 0 0 0000 IT16 A trame 0 0000 IT 1 0 0001 IT16 A trame 1 abcd IT 2 0 0010 IT16 A trame 2 abcd IT 15 0 1111 IT16 A trame 15 abcd IT 16 I 0000 IT16 B trame O xyxx IT 17 1 0001 IT16 B trame 1 abcd IT 30 I 1110 IT16 B trame 14 abcd IT 31 I 111I1 IT16 B trame 15 abcd à l'IT2 et située dans l'IT16 A de la trame 2 de la jonction Je4 (voir tableau ci-dessus) soit transféré dans la voie de signali- sation associée à l'IT30 et située dans l'IT16 B de la trame 14 de la jonction Js28. Le système selon l'invention permet de décharger le micro- processeur de l'unité de signalisation de la commutation des voies de signalisation au moyen d'une logique câblée, sans blocage au sens strict pour des capacités usuelles, avec un retard très faible et constant (sans distorsion de phase) et, sans recherche de chemin. Selon une caractéristique de l'invention, dans un réseau de commutation temporelle qui est pourvu d'au moins un calculateur central qui fournit par l'intermédiaire d'un périphérique de marquage des informations de correspondance déterminant chacune la mise en relation d'une voie d'une jonction entrante avec une voie d'une jonction sortante, qui est également pourvu d'un réseau de connexion qui permet l'échange de communications entre N jonctions entrantes et N jonctions sortantes et qui fournit et reçoit sous forme de n jonctions entrantes et n jonctions sortantes de signalisation (n étant le nombre entier immédiatement supérieur ou égal àN) les informations de signalisation contenues respec- r tivement dans les trames des N jonctions entrantes et des N jonctions sortantes du réseau à raison de r par jonction et qui est enfin pourvu d'une unité de signalisation comportant un micro- calculateur relié au calculateur centralb le système de commutation de signalisation, qui fait partie de l'unité de signalisation, est constitué par une logique câblée qui d'une part reçoit et fournit les jonctions de signalisation et d'autre part a deux entrées reliées à deux sorties du périphérique de marquage qui lui fournit sur la première entrée l'adresse ITxJe d'une voie d'une jonction entrante et sur la seconde entrée l'adresse ITyJs de la voie de la jonction sortante avec laquelle la voie ITxJe est en relation. Les objets et caractéristiques de la présente invention appa- raîtront plus clairement à la lecture de la description suivante d'exemples de réalisation, la description étant faite en relation avec les dessins ci-annexés dans lesquels: La figure 1 représente schématiquement un réseau de commuta- tion temporelle comportant un système de commutation de signali- sation conforme à l'invention, la figure 2 représente un exemple de réalisation de système de commutation de signalisation dans un réseau comportant au plus 32 jonctions entrantes et 32 jonctions sortantes, avec une jonction de signalisation entrante et une jonction de signalisation sortante, la figure 3 représente l'organigramme de la logique de perte et reprise de verrouillage de multitrame, la figure 4 représente un exemple de réalisation de système de commutation de signalisation dans un réseau comportant au plus 256 jonctions entrantes et 256 jonctions sortantes, avec huit jonctions de signalisation entrantes et huit jonctions de signali- sation sortantes, la figure 5 représente un convertisseur série-parallèle qui est un exemple de réalisation du circuit d'entrée du système repré- senté à la figure 4, la figure 6 représente un convertisseur sérieparallèle qui est un exemple de réalisation du circuit de sortie du système représenté à la figure 4. Tout d'abord, le réseau de commutation temporelle schématisé à la figure I comprend essentiellement un réseau de connexion I comportant au moins un étage de commutation temporelle et éventuel- lement un ou des étages de commutation spatiale, réseau auquel sont reliées N jonction JO à J(N.1) qui comportent chacune une jonction entrante Je et une jonction sortante Js, une unité de commande 2 qui comporte au moins un calculateur qui est relié à un bus 3 d'accès aux périphériques, une horloge, et un périphérique programmé de marquage 5 qui est relié d'une part au bus 3 et d'autre part au réseau de connexion I auquel il fournit les adres- ses de deux voies en relation, premièrement celle d'une voie entrante ITxJe qui désigne la xime voie de la eieme jonction entrante et deuxièmement celle d'une voie sortante ITyJs qui désigne la yième voie de la sième jonction sortante, x et y étant compris entre 0 et 31 et e et s étant compris entre 0 et N-1. D'autre part, ce réseau de commutation temporelle comporte une unité de signalisation 6 qui est reliée au bus 3 via un périphérique programmé de signalisation 7 et qui est reliée au réseau de connexion via au moins une jonction de signalisation qui comprend une jonction entrante JSe et une jonction sortante JSs, le réseau de connexion lui fournissant un signal de synchronisation Si relatif à JSe et un signal de synchronisation S2 relatif à JSs. Cette unité de signalisation est constituée par un microcal- culateur 8 qui assure les fonctions de signaleur, récepteur et envoyeur sous la commande de l'unité 2, et, conformément à l'in- vention, par un système 9 de commutation de signalisation réalisé au moyen d'une logique câblée qui reçoit les signaux JSe, SI et S2 du réseau de connexion 1, qui lui fournit le signal JSs et qui reçoit les adresses ITxJe et ITyJs de deux voies en relation en provenance du périphérique programmé de marquage 5. Le système de commutation de signalisation représenté à la figure 2 correspond au cas o le nombre N de jonctions reliées au réseau est inférieur ou égal à 32, dans ce cas, une seule jonction de signalisation est suffisante pour contenir toutes les informations de signalisation. Pour cela, on fait correspondre au rang de la voie de la trame de la jonction de signalisation JSe (respectivement JSs) le rang de la jonction entrante (respecti- vement sortante). Ainsi, la jonction de signalisation JSe (respec- tivement JSs) contient toutes les informations de signalisation contenues dans les IT16 des jonctions entrantes (respectivement sortantes). Par exemple, dans le cas de JSe, la première voie ITO de la première trame TRO de 35e contient l'échantillon de l'IT16 de la trame TRO de la jonction entrante JeO, la seconde ou ITI contient l'IT16 de TRO de Jel, etc, 12IT31 contient l'IT16 de TRO de Je3I. Puis la seconde trame TRI de JSe contient de même les IT16 des trames TRI des jonctions JeO à Je3I et ainsi de suite, jusqu'à la trente-deuxième trame TR3] de JSe qui contient les IT16 des trames TR31 des jonctions JeO à Je31. On procède de m9me avec JSs. Par ce procédé, les seize trames d'une jonction de signalisation, qui comprend 32 x 32 voies soit 512 voies, peuvent contenir jusqu'à 1024 informations de signalisation puisque chaque information de signalisation comporte quatre éléments binaires et que chaque voie comprend donc deux informations de signalisation. Le système représenté à la figure 2 comprend un registre 10 de huit éléments binaires à entrée série et sorties parallèles-dont l'entrée reçoit le signal JSe de la jonction de signalisation entrante et dont l'entrée d'horloge reçoit le signal d'horloge Ho qui correspond au rythme de transmission des.-éléments binaires sur les jonctions et qui est égal à 2 MHz dans notre exemple. Il comprend également un registre Il de quatre éléments binaires à entrées parallèles et sorties parallèles dont les entrées sont reliées aux quatre premières sorties du registre 10 et dont l'entrée d'horloge reçoit un signal d'horloge HI dont la fréquence est le quart de celle du signal d'horloge HO, c'est-à-dire 500 KHz dans notre exemple. Ce registre Il constitue le registre d'entrée de données d'une mémoire de signalisation 12 qui est une mémoire vive de 1024 mots de quatre éléments binaires, ce qui correspond à la capacité maxi- male de la jonction de signalisation. Les sorties de cette mémoire 12 sont reliées aux entrées d'un registre 13 de quatre éléments binaires à entrées parallèles et sortie série dont l'entrée d'horloge reçoit le signal HO et dont la sortie fournit le signal JSs de la jonction de signalisation sortante. D'autre part, le système comporte un multiplexeur d'adressage 14 de la mémoire de signalisation dont les sorties sont reliées aux entrées AD d'adressage dé la mémoire 12, ces entrées AD étant au nombre de dix puisque la mémoire comprend 1024 mots. Les entrées du multiplexeur 14 qui correspondent à l'écriture de la mémoire de signalisation 12 sont reliées aux sorties d'un registre d'adresse d'écriture 15 et celles qui correspondent à la lecture aux sorties d'un registre d'adresse de lecture 16. Les registres et 16 sont des registres de dix éléments binaires à entrées parallèles et sorties parallèles et l'entrée d'horloge de chacun d'eux reçoit le signal d'horloge H1. Les entrées du registre 15 sont reliées aux sorties d'un circuit d'adressage en écriture 17 et celles du registre 16 aux sorties d'un circuit d'adressage en lecture 18. Le circuit d'adressage en écriture 17 comporte tout d'abord un circuit logique 19 de détection de perte et reprise de verrouillage de multitrame dont huit entrées sont reliées aux sorties du registre 10. D'autre part, il comporte une mémoire de rang de trame qui est une mémoire vive de 32 mots de huit éléments binaires, chaque mot correspondant à l'une des 32 jonctions entrantes et étant subdivisé en"deux parties, une première partie comprenant les quatre premiers éléments binaires qui correspond au rang de trame parmi les seize trames de la multitrame de chacune de ces jonctions, et une seconde partie comprenant les quatre derniers éléments binaires qui correspond à des indications concernant le verrouillage de multitrame, c'est-à-dire la synchronisation de Tnultitrame. Les quatre premières entrées de la mémoire de rang de trame 20 sont reliées aux sorties d'un multiplexeur 21 dont quatre parmi les huit entrées sont reliées à quatre sorties du circuit logique 19 et dont l'entrée de commande est reliée à une autre sortie du circuit logique 19. Les quatre premières sorties de la mémoire 20 sont reliées d'une part aux quatre entrées de plus fort poids du registre d'adresse d'écriture 15 et d'autre part aux entrées d'un circuit d'incrémentation 22 qui incrémente d'une unité le rang de trame codé sur quatre éléments binaires qu'il reçoit, et, dont les sorties sont reliées aux quatre autres entrées du multiplexeur 21. Les quatre dernières entrées de la mémoire de rang de trame 20 sont reliées à quatre sorties du circuit logique 19 et les quatre dernières sorties sont reliées à quatre entrées de ce circuit logique 19. Enfin le circuit d'adressage en écriture 17 comporte un compteur 23 à six éléments binaires numérotés de 0 à 5; d'une part, les six sorties du compteur 23 sont reliées aux six premières entrées du registre d'adresse d'écriture, d'autre part les sorties n0 I à 5 sont reliées aux entrées AD d'adressage de la mémoire 20. Enfin l'entrée d'horloge du compteur 23 reçoit le signal HI et l'entrée de remise à zéro le signal SI de synchro- nisme avec la jonction entrante. Le circuit d'adressage en lecture 18 comprend, tout d'abord, une mémoire d'adresse 24 qui est une mémoire vive de 1024 mots de dix éléments binaires et dont les sorties sont reliées aux entrées du registre d'adresse de lecture 16. Un registre de mémorisation 25 de dix éléments binaires numé- rotés de 0 à 9 reçoit en provenance du périphérique programmé de marquage l'adresse ITxJe d'une voie entrante, les cinq éléments binaires de plus faible poids n' 0 à 4 donnant l'adresse d'une jonction entrante Je parmi trente deux et les cinq éléments binaires de plus fort poids n0 5 à 9 donnant l'adresse d'une voie ITx parmi trente-deux sur cette jonction Je. La i sortie de ce registre 25 (avec 0 [(i+l) modulo 101ième entrée de la mémoire d'adresse 24. De meme un registre de mémorisation 26 de dix éléments binaires numérotés de 0 à 9 reçoit en provenance du périphérique programmé de marquage l'adresse d'une voie sortante ITyJs en relation avec la voie entrante dont l'adresse est contenue dans le registre 25, les éléments binaires n' 0 à 4 donnant l'adresse d'une jonction sortante Js parmi trente deux et les éléments binaires n0 5 à 9 donnant l'adresse d'une voie ITy parmi trente-deux sur cette jonction Js. Les dix entrées AD d'adressage de la mémoire 24 sont reliées aux sorties d'un multiplexeur d'adressage 27. Les entrées du multiplexeur 27 qui correspondent à l'adressage en écriture de la mémoire 24 sont reliées aux sorties du registre 26 de telle sorte que la iième sortie de ce registre soit connectée à la [(i+I) modulo 10]ième entrée d'adressage. Les entrées du multiplexeur 27 qui correspondent à l'adressage en lecture de la mémoire 24 sont reliées aux sorties d'un compteur 28 de dix éléments binaires dont l'entrée d'horloge reçoit le signal HI, dont l'entrée de remise à zéro reçoit le signal S2 de synchronisme avec la jonction sortante, ce signal S2 provenant du réseau de connexion, et dont les sorties sont reliées aux entrées du multiplexeur 27 qui correspondent à l'adressage en lecture de la mémoire 24 de telle sorte que la i sortie du 24784 15 compteur (0 Enfin, les mémoires 12 et 24 ainsi que les multiplexeurs d'adressage associés 14 et 27 reçoivent chacun à leur entrée de commande d'écriturelecture E/L le signal d'horloge HI ce qui permet de partager chaque période de 2 us en une demi-période de 1 us pour l'écriture et une demi-période de 1 us pour la lecture. De même, la mémoire de rang de trame 20 reçoit à son entrée de commande d'écriture-lecture E/L un signal H2 dont la fréquence est la moitié de celle du signal HI que reçoit le compteur d'adres- sage 23, c'est-à-dire que la fréquence de-H2 est 250 KHz dans notre exemple, de telle sorte que pour chaque adressage de la mémoire 20, on ait une demi-période de 2 us pour l'écriture et une demi-période de 2 us pour la lecture. Le système représenté à la figure 2 étant décrit on expose son fonctionnement. Le système de commutation de signalisation conforme à l'inven- tion consiste, tout d'abord, à écrire chaque information de signa- lisation dans une mémoire de signalisation à une adresse qui est constituée premièrement par quatre éléments binaires qui donnent le rang de la trame à laquelle appartient l'information de signa- lisation sur JSe, deuxièmement par cinq éléments binaires qui donnent le numéro de l'intervalle de temps (ou voie) auquel appar- tient l'information de signalisation sur JSe, et, troisièmement par un élément binaire qui indique si l'information appartient à la partie A ou à la partie B de l'intervalle de temps. Ensuite, on lit les informations de signalisation contenues dans la mémoire de signalisation de façon à reconstituer une jonction de signalisa- tion sortante JEs en se conformant aux indications du tableau de la page 2 et aux informations de correspondance fournies par le périphérique programmé de marquage. Pour obtenir l'adresse de lecture adéquate par une simple logique câblée. on remarque dans le tableau de la page 2 que le numéro de voie de parole en code binaire donne à lui seul le numéro de la demi-partie et de la trame de IT16 associée. En effet, le premier élément binaire du numéro de la voie de parole en code binaire est égal à 0 ou 1 suivant que l'on associe la partie A ou la partie B de l'IT16 et les quatre derniers éléments binaires donnent en code binaire le numéro de la trame à laquelle appar- tient l'IT16 associée; en outre, étant donnée la structure d'une jonction de signalisation (voir page 5, lignes 16 à 34), les informations de signalisation qui se rapportent à la iième jonction entrante (respectivement sortante) sont situées dans les iièmes intervalles de temps de la jonction de signalisation entrante (respectivement sortante). Par conséquent, lors de la constitution de la jonction de signalisation sortante, pour obtenir l'information de signalisa- tion qui doit être placée dans la trame n0 pqrs dans l'intervalle de temps n' tuvwx dans la partie n0 y de JSs (les numéros étant donnés en code binaire et les lettres p à y prenant les valeurs O ou 1), sachant que la voie sortante ITyJs d'adresse ypqrstuvwx est en relation avec la voie entrante d'adresse jabcdefghi, il faut et il suffit de fournir abcdefghij comme adresse de lecture de la mémoire de signalisation. Le principe de fonctionnement du système de commutation de -- signalisation étant exposé, on décrit le fonctionnement des moyens d'application de ce principe. Sur la jonction de signalisation entrante JSe les éléments binaires sont transmis au rythme de 2 MHz, le registre 10 effectue une conversion sérieparallèle et il fournit à la fréquence HI de 500 KHz (500 KHz est égale à 2 MHz divisé par quatre), c'est-à-dire toutes les deux microsecondes, des informations de signalisation comportant quatre éléments binaires en entrée de la mémoire de signalisation 12 via le registre Il. Ces informations sont inscrites dans la mémoire de signalisa- tion 12 sous la commande du signal d'écriture-lecture qui est le signal HI, ainsi au cours de chaque période de deux microsecondes, une microseconde est consacrée à l'écriture et l'autre à la lecture. Ces informations sont inscrites à l'adresse d'écriture définie dans l'exposé du principe ci-dessus, cette adresse étant élaborée par le circuit d'écriture 17 et parvenant aux entrées AD d'adressage de 12 par l'intermédiaire du multiplexeur 14 et du registre 15 toutes les deux microsecondes, car 14 et 15 reçoivent 2 478 415 Ill le signal d'horloge HI à 500 KHz. Pour élaborer l'adresse d'écriture, le circuit d'écriture doit tout d'abord établir le rang de la trame concernée pour chaque jonction entrante, c'est pourquoi il comporte un circuit 19 de détection de perte et reprise de verrouillage de multitrame qui permet de détecter le début de multitrame grâce à lVIT16 de la trame TRO, qui contient le code de verrouillage de multitrame, et de constater les passages de l'état désynchronisé à l'état synchronisé. La perte et la reprise du verrouillage de multitrame sont définies dans l'avis G 732 4.2.3 du CCITT et sont indiquées dans l'algorithme représenté à la figure 3 dans lequel l'état I est l'état synchronisé et l'état Il l'état désynchronisé. Etent dans l'état synchronisé 1, on pose la question A ",les éléments binaires des IT16 d'une multitrame sont-ils tous égaux à zéro ?": si la réponse est négative (-) on est toujours synchro- nisé, par contre si la réponse est positive (+) on est passé de l'état synchronisé à l'état désynchronisé II. Etant dans l'état synchronisé I, on pose la question B "l'IT16 d'une trame TRO est-il différent de zéro ?": si la réponse est négative (-) on est toujours synchronisé, par contre si la réponse est positive (+) on pose la question C "l'IT16 de la trame TRO suivante est-il différent de zéro ?": si la réponse est cette fois négative (-), on est toujours synchronisé, par contre si la réponse est à nouveau positive (+), on est passé de l'état synchronisé I à l'état désynchronisé II. Etant dans l'état désynchronisé II, on pose la question D "'l'IT16 d'une trame est-il différent de zéro ?": si la réponse est négative (-) on est toujours désynchronisé, si la réponse est positive (+) on pose la question E:"l1IT16 A de la trame suivante est-il égal à zéro ?": si la réponse est négative (-) on est toujours désynchronisé, si la réponse est positive (+3 on est passé de l'état désynchronisé Il à l'état synchronisé I. Cet algorithme est réalisé par le circuit 19 associé à la deuxième partie de la mémoire 20, dont chaque mot correspond à une jonction entrante. Les quatre derniers éléments binaires des mots contenus dans la mémoire 20 ont les significations suivantes le cinquième signifie "jonction synchronisée ou non", le sixième signifie "l'IT16 d'une trame TRO est différent de zéro ou non", le septième signifie "l'IT16 d'une trame est différent de zéro ou non", et le huitième donne la somme logique partielle des IT16 de la multitrame en cours. La mémoire de rang de trame 20 est lue toutes les quatre micro- secondes, puisque l'entrée de commande d'écriture-lecture reçoit le signal H2 de fréquence 250 KHz; d'autre part, étant donné l'adressage de cette mémoire 20, une même adresse est présente aux entrées AD de 20 pendant chaque période de quatre microsecondes qui se décompose en deux microsecondes consacrées à la lecture et deux microsecondes à l'écriture. Chaque fois qu'u"ne jonction entrante passe de l'état désynchro- nisé à l'état synchronisé la logique 19 procède, via le multiplexeur 21, à l'inscription du rang de trame dans la première partie de la mémoire 20 à l'adresse correspondant à cette jonction entrante. En état synchronisé d'une jonction, après chaque lecture du rang de trame correspondant, on écrit à la même adresse le rang de trame qui vient d'être lu augmenté d'une unité par le circuit 22, le multiplexeur 21 étant positionné par la logique 19 de façon à présenter en entrée de la première partie de la mémoire 20 les signaux issus du circuit 22. On établit donc ainsi la première partie de l'adresse d'écri- ture qui indique le rang de trame à l'aide de quatre éléments binaires. Les six autres éléments binaires de l'adresse d'écri- ture sont fournis par les sorties du compteur 23; d'une part, les sorties no 1 à 5 donnent le rang de l'intervalle de temps présent en entrée sur JSe (le synchronisme étant assuré par le signal SI), c'est-à-dire étant donné la constitution de la voie de signalisation le rang de la jonction entrante, d'autre part la sortie n0 0 indique s'il s'agit de la première partie A ou de la seconde partie B de l'intervalle de temps. Les informations de signalisation sont lues dans la mémoire de signalisation 12 pendant chaque demi-période d'une microseconde consacrée à la lecture. Ces informations sont lues à l'adresse de lecture définie dans l'exposé du principe ci-dessus, cette adresse étant élaborée par le circuit de lecture 18 et parvenant aux entrées AD d'adressage de 12 par l'intermédiaire du multiplexeur 14 et du registre 16, toutes les deux microsecondes, car 14 et 16 reçoivent le signal d'horloge H1 à 500 KHz. Les moyens d'élaboration de l'adresse de lecture conforme au principe exposé ci-dessus, consistent à inscrire, dans la mémoire d'adresse 24, le mot abcdefghij correspondant à la voie entrante ITxJe d'adresse jabcdefghi et obtenu grâce au câblage particulier décrit page 8, lignes 6 à 14 entre les sorties du registre 25 contenant l'adresse de ITxJe et les entrées de la mémoire 24, à l'adresse pqrstuvwxy correspondant à la voie de jonction sortante ITyJs d'adresse ypqrstuvwx et obtenue grâce au câblage particulier décrit page 8, lignes 23 à 28 entre les sorties du registre 26 contenant l'adresse de ITyJs et les entrées du multiplexeur d'adressage qui correspondent à l'écriture. Lorsque les informations de correspondance entre voies entrantes et voies sortantes sont ainsi inscrites dans la mémoire d'adresse 24, on constitue la voie de signalisation sortante en adressant en lecture la mémoire 24 par les signaux de sortie du compteur 28, en synchronisme avec le réseau de connexion grâce au signal S2. La figure 4 représente un exemple de réalisation ayant le même principe que l'exemple de réalisation précédent, mais qui est adapté à un nombre N de jonctions entrantes et de jonctions sortantes supérieur à 32 et au plus égal à 256. Les jonctions entrantes pouvant contenir jusqu'à huit fois plus (256 est égal à 8 x 32) d'informations de signalisation que dans l'exemple précédent, on utilise dans ce cas huit jonctions de signalisation, soit huit jonctions entrantes JSeO à JSe7 et huit jonctions sprtantes JSsO à JSs7. Ces jonctions sont constituées de façon analogue à la jonction JSe, la jonction JSei (i = O à 7) contenant les informations de signalisation des jonctions entrantes Je [32i] à Je [32i+31j et la jonction JSsi (i = 0 à 7) contenant celles des jonctions sortantes Js [32i] à Js [32i+31]. Lafigure 4 montre les adaptations qui permettent de passer de 32 jonctions à 1 4 256 jonctions. Le système comporte un circuit d'entrée qui est un convertisseur sérieparallèle 30 dont les entrées sont reliées aux jonctions de signalisation entrantes JSeO à JSe7 et qui reçoit le signal d'horloge H0, un registre 31 identique au registre 21 de la figure 2 dont les quatre entrées sont reliées à quatre sorties du conver- tisseur 30 et qui reçoit en entrées d'horloge un signal d'horloge H3 de fréquence 4 MHz huit fois plus grande que celle que reçoit le registre 21 puisque l'on a huit fois plus d'informations pendant un temps donné. D'autre part, le système comporte une mémoire de signalisation de 8192 (8 x 1024) mots de quatre éléments binaires dont les entrées sont reliées aux sorties du registre 21, dont l'entrée de commande d'écriture-lecture E/L reçoit le signal H3, et, àont les sorties sont reliées aux entrées d'un convertisseur série-parallèle 33 dont les sorties fournissent les jonctions de signalisation sortantes JSsO à JSs7 et qui reçoit le signal d'horloge H0. Les treize entrées AD d'adressage de la mémoire de signalisa- tion 32 sont reliées aux sorties d'un multiplexeur 34 dont l'entrée de commande reçoit le signal H3, dont les entrées qui correspondent à l'écriture sont reliées aux sorties d'un registre d'adresse d'écriture 35 de treize éléments binaires et dont les entrées qui correspondent à la lecture sont reliées aux sorties d'un registre d'adresse de lecture 36 de treize éléments binaires. Les entrées du registre 35 sont reliées aux sorties d'un circuit d'adressage en écriture 37, celles du registre 36 sont reliées aux sorties d'un circuit d'adressage en lecture 38 et l'entrée d'horloge de chacun de ces registres reçoit le signal d'horloge H3. Le circuit d'adressage en écriture 37 comporte un circuit logique 39 de détection de perte et reprise de verrouillage de multitrame, identique au circuit logique 19, dont huit entrées sont reliées aux sorties du registre 30. D'autre part, il comporte une mémoire de rang de trame 40 qui est une mémoire vive de 256 (8 x 32) mots de huit éléments binaires dont chaque mot correspond à l'une des 256 jonctions entrantes dont l'entrée de commande d'écriture-lecture E/L reçoit le signal d'horloge H0, un multi- plexeur 41, identique au multiplexeur 21, et un circuit d'incré- mentation 42, identique au circuit 22, les liaisons entre les éléments 39, 40, 41 et 42 étant identiques à celles entre les éléments 19, 20, 21 et 22. Le circuit 37 comporte, enfin, un compteur 43 à neuf éléments binaires numérotés de 0 à 8; d'une part, les neuf sorties du compteur 43 sont reliées aux neuf entrées de plus faible poids du registre d'adresse d'écriture, d'autre part, les sorties n' 1 à 8 sont reliées aux entrées AD d'adressage de la mémoire 40. L'entrée d'horloge du compteur 43 reçoit le signal H3 et l'entrée de remise à zéro le signal SI de synchronisme avec les jonctions entrantes. Le circuit d'adressage en lecture 38 comprend, tout d'abord, une mémoire d'adresse 44 qui est une mémoire vive de 8192 (8 x 1024) mauLs de LieeLS élginLs biciaires et dont les sortiez sont reliues aux entrées du registre d'adresse de lecture 36. Un registre de mémorisation 45 de treize éléments binaires numérotés de 0 à 12 reçoit en provenance du périphérique programmé de marquage l'adresse d'une voie entrante ITxJe les huit éléments binaires de plus faible poids n0 0 à 7 donnant l'adresse d'une jonction entrante Je parmi deux cent cinquante-six et les cinq éléments binaires de plus fort poids donnent l'adresse d'une voie ITx parmi trente-deux sur cette jonction Je. La iième sortie de ce registre 45 (avec 0 [(i+1) modulo 13]ième entrée de la mémoire d'adresse 44. De même un registre de mémorisation 46 de treize éléments binaires numérotés de 0 à 12 reçoit en provenance du périphérique programmé de marquage l'adresse d'une voie sortante ITyJs en relation avec la voie entrante dont l'adresse est contenue dans le registre 45, les huit éléments binaires de plus faible poids n0 O -30 à 7 donnant l'adresse d'une jonction sortante Js parmi deux cent cinquante-six et les cinq éléments binaires de plus fort poids n' 8 à 12 donnant l'adresse d'une voie ITy parmi trente-deux sur cette jonction Js. Les treize entrées AD d'adressage de la mémoire 44 sont reliées aux sorties d'un multiplexeur d'adressage 47. Les entrées du multi- plexeur d'adressage 47 qui correspondent à l'adressage en écriture sont reliées aux sorties du registre 26 de telle sorte que la i. sortie de ce registre 46 (avec O [(i+l) modulo 13]ième entrée d'adressage. Les entrées du multiplexeur 47 qui correspondent à l'adressage en lecture de la mémoire 44 sont reliées aux sorties d'un compteur 48 de treize éléments binaires dont l'entrée d'horloge reçoit le signal H3, dont l'entrée de remise à zéro reçoit le signal S2 de synchronisme avec les jonctions sortantes et dont les sorties sont reliées aux entrées du multiplexeur 47 qui correspondent à l'adressage en lecture de telle sorte que la i sortie du compteur soit reliée,à la iième entrée d'adressage (avec 0 Enfin, l'entrée de commande d'écriture-lecture E/L de la mémoire 44 et l'entrée de commande du multiplexeur 47 reçoivent le signal d'horloge H3. Le fonctionnement de l'exemple de réalisation représenté à la figure 4 étant identique à celui de l'exemple de réalisation repré- senté à la figure 2, on se contente de décrire les convertisseurs et 33 qui seuls nécessitent des explications supplémentaires. Les problèmes posés par la conversion série-parallèle et parallèle-série dans les conditions du système sont résolus, par exemple, par les convertisseurs représentés schématiquement aux figures 5 et 6. La figure 5 représente un convertisseur série-parallèle 30 qui comporte un ensemble de huit registres à décalage 50 à 57 à entrée série et huit sorties parallèles,-dont les entrées sont reliées respectivement aux jonctions JSeO à JSe7 et dont les entrées d'horloge reçoivent le signal HO. Les registres 50 et 51 comportent huit éléments binaires, les registres 52 et 53 neuf, les registres 54 et 55 dix et les registres 56 et 57 onze, les huit éléments binaires de plus fort-poids de chaque registre étant ceux disponibles sur les huit sorties. Les sorties de chaque registre sont connectées respectivement aux portes logiques "ET" 60 à 67 qui sont chacune la représenta- tion symbolique d'un ensemble de huit portes logiques "ET" et dont les autres entrées sont reliées aux sorties d'un décodeur 58. Ce décodeur 58 a trois entrées reliées respectivement aux sorties no 0, 1 et 2 du compteur 43 du circuit d'écriture, et, huit sorties no 0 à 7 reliées respectivement aux portes logiques "ET" 60 à 67, qu'il "ouvre" à tour de rôle cycliquement toutes les 250 ns puisque le compteur 43 reçoit pour signal d'horloge H3 (4 MHz). Une porte logique "OU" 59, représentée symboliquement, a huit fois huit entrées reliées aux huit sorties de chacune des huit portes "ET" à 67 et a huit sorties qui sont reliées à la logique 39 et dont les quatre premières sont également reliées aux entrées du registre 31. Les informations sont décalées dans les registres 50 à 57 au rythme HO (2 MHz) de leur arrivée sur les jonctions, Tous les quatre temps élémentaires soit 4 x 500 ns, un demi-intervalle de temps, c'est-à-dire une information de signalisation est disponible en sortie de chaque registre. Pendant une première période de 500 ns, le décodeur 58 "ouvre" successivement les portes 60 et 61. A la fin de cette première période un nouveau décalage se produit et les demi-intervalles de temps progressent d'un élément binaire dans chaque registre, des demi-intervalles de temps sont alors disponibles sur les sorties des registres 52 et 53. Pendant une deuxième période de 500 ns, le décodeur 58 "ouvre" successivement les portes 62 et 63. A la fin de cette deuxième période un nouveau décalage se produit et les demi-intervalles de temps progressent à nouveau d'un élément binaire dans chaque registre, des demi-intervalles de temps sont alors disponibles sur les sorties des registres 54 et 55. Pendant une troisième période de 500 ns, le décodeur 58 "ouvre" successivement les portes 64 et 65. A la fin de cette troisième période un nouveau décalage se produit et les demi-intervalles de temps progressent à nouveau d'un élément binaire dans chaque registre, des demi- intervalles de temps sont disponibles sur les sorties des registres 56 et 57. Pendant une quatrième période de 500 ns, le décodeur 58 "ouvre" successivement les portes 66 et 67. A la fin de cette quatrième période un nouveau décalage se produit et les demi-intervalles de temps progressent à nouveau d'un élément binaire dans chaque registre. A la fin de cette quatrième période, on est en présence de nouveaux demi-intervalles de temps dans les quatre premiers élé- ments binaires de chaque registre, et on se trouve dans une situa- tion analogue à celle qui précède la première période; et ainsi de suite. D'autre part, en sortie de chaque porte "ET", on a un demi-intervalle de temps disponible toutes les 4 x 500 us à desti- nation de la mémoire de signalisation 32 via le registre 31 et en sortie de la porte "OU" 59, on a un demi-intervalle de temps 4 x 500 ns disponible toutes les 250 nanosecondes 8) à destination de la mémoire 32, ce qui correspond bien à un rythme de 4 MHz, c'est-à-dire la fréquence de H3. La figure 6 représente un convertisseur parallèle-série 33 qui comporte un ensemble de huit registres à décalage 70 à 77 à quatre entrées parallèles et sortie série, dont les sorties sont reliées respectivement aux jonctions JSs0 à JSs7 et dont les entrées d'horloge reçoivent le signal HO. Les registres 70 et 71 comportent sept éléments binaires, les registres 72 et 73 six, les registres 74 et 75 cinq et les registres 76 et 77 quatre, les quatre éléments de plus faible poids n' O à 3 de chaque registre étant ceux qui reçoivent les signaux d'entrée. Les entrées de chaque registre sont reliées respectivement aux sorties de portes logiques "ET" 80 à 87, qui sont chacune la repré- sentation symbolique de quatre portes logiques "ET" et dont les entrées sont reliées d'une part aux sorties de la mémoire de signa- lisation 32 qui fournit un demi-intervalle toutes les 250 nano- secondes (ns) et d'autre part aux sorties d'un décodeur 78. Ce décodeur 78 a trois entrées reliées aux sorties n' O à 2 du compteur 48 du circuit de lecture 38, et, a huit sorties n' O à 7 reliées respectivement aux portes logiques "ET" 80 à 87, qu'il "ouvre" à tour de rôle cycliquement toutes les 250 ns puisque le compteur 48 reçoit pour signal d'horloge le signal H3 de fréquence 4 MHz. Pendant une première période de 500 ns rythme HO d'émission sur JSsO à JSs7, le décodeur 78 "ouvre" successivement la porte 80 et la porte 81 ce qui a pour conséquence de mémoriser deux demi- 2 478 415 intervalles de temps issus de la mémoire 32 respectivement dans les quatre éléments binaires de plus faible poids n0 0 à 4 des registres 70 et 71. A la fin de cette première période un déca- lage se produit et les demi-intervalles de temps progressent d'un élément binaire dans chaque registre. Pendant une deuxième période de 500 ns, le décodeur 78 "ouvre" successivement la porte 82 et la porte 83 ce qui a pour conséquence de mémoriser deux demi-intervalles de temps issus de la mémoire 32 respectivement dans les quatre éléments binaires de plus faible poids n0 0 à 4 des registres 72 et 73. A la fin de cette deuxième période, un décalage se produit et les demi-intervalles de temps progressent à nouveau d'un élément binaire dans chaque registre. Pendant une troisième période de 500 ns, le décodeur 78 "ouvre" successivement la porte 84 et la-porte 85 ce qui a pour conséquence de mémoriser deux demi-intervalles de temps issus de la mémoire 32 respectivement dans les quatre éléments binaires de plus faible poids n 0 aà 4 des registres 74 et 75. A la fin de cette troisième période, un décalage se produit et les demi-intervalles de temps progressent à nouveau d'un élément binaire dans chaque registre. Pendant une quatrième période de 500 ns, le décodeur 78 "ouvre" successivement la porte 86 et la porte 87 ce qui a pour conséquence de mémoriser deux demi-intervalles de temps respectivement dans les registres 76 et 77. A la fin de cette quatrième période, un décalage se produit et les demiintervalles de temps progressent à nouveau d'un élément binaire dans chaque registre, ce qui a pour conséquence d'une part d'obtenir, simultanément sur toutes les jonctions JSsO à JSs7, le premier élément binaire d'un demi-intervalle de temps disponible en série, d'autre part de libérer les quatre premiers éléments binaires des registres 70 et 71 et de permettre le commencement d'un nouveau cycle puisque l'on est dans une situation analogue à celle qui précède la première période; et ainsi de suite. REVENDICATIONS 1. Système de commutation de signalisation dans un réseau de commutation temporelle, ce réseau étant pourvu d'au moins un calculateur central (2) qui fournit par l'intermédiaire d'un périphérique de marquage (5) des informations de correspondance déterminant chacune la mise en relation d'une voie de parole d'une jonction entrante avec une voie de parole d'une jonction sortante, étant pourvu d'un réseau de connexion (1) qui permet l'échange de communications entre N jonctions entrantes et N jonctions sortantes (JO à J(N-1" et qui fournit et reçoit, sous forme de n jonctions entrantes (JSe) et n jonctions sortantes (JSs) de signalisation, les informations de signalisation contenues respectivement dans les trames des jonctions entrantes et sortantes du réseau à raison de r par jonction (n étant le nombre entier immédiatement supérieur ou égal à -), et étant également pourvu d'une unité de signalisa- r tion (6) qui comporte un microcalculateur (8) relié au calculateur central (2), caractérisé en ce qu'il est constitué par une logique câblée (9) incluse dans l'unité de signalisation (6), cette logique ayant d'une part n entrées reliées aux jonctions de signalisation entrantes (JSe) et n sorties reliées aux jonctions de signalisa- tion sortantes (JSs), et d'autre part deux entrées reliées à deux sorties du périphérique de marquage (5) qui lui fournit sur la première entrée l'adresse d'une voie d'une jonction entrante (ITxJe) et sur la seconde entrée l'adresse de la voie de la jonction sortante (ITyJs) avec laquelle la voie de la jonction entrante (ITxJe) est en relation. 2. Système selon la revendication 1, les informations de signa- lisation comportant chacune z éléments binaires, caractérisé en ce que la logique câblée (9) est constituée par: 3f - un circuit d'entrée dont les n entrées sont reliées aux n jonctions entrantes de signalisation sur lesquelles les infor- mations de signalisation sont transmises en mode série à un rythme HO et qui fournit les informations de signalisation sur z sorties en parallèle au rythme z, - un registre de mémorisation de z éléments binaires dont les z entrées sont reliées aux z sorties du circuit d'entrée, et dont 2478415. l'entrée d'horloge reçoit un signal d'horloge de fréquence n.H, - une mémoire vive de signalisation de Nxr mots de z éléments binaires dont les z entrées sont reliées aux z sorties du registre de mémorisation et qui reçoit les informations de signalisation, un circuit de sortie dont les z entrées sont reliées aux z sorties de la mémoire de signalisation et reçoivent des infor- mations de signalisation en parallèle au rythme n-, et dont les n sorties fournissent les n jonctions sortantes de signali- sation sur lesquelles les informations sont transmises en série au rythme HO, - un multiplexeur d'adressage dont les sorties sont reliées aux m entrées d'adressage de la mémoire de signalisation avec m égal à log2(Nxr) , - un registre d'adresse d'écriture dont les m sorties sont reliées aux entrées du multiplexeur d'adressage qui correspondent à l'écriture, - un circuit d'adressage en écriture dont les entrées sont reliées aux sorties du circuit d'entrée et dont les m sorties sont reliées au registre d'adresse d'écriture, - un registre d'adresse de lecture dont les m sorties sont reliées aux entrées du multiplexeur d'adressage qui correspondent à la lecture, - un circuit d'adressage en lecture dont les entrées sont reliées aux périphériques de marquage et dont les m sorties sont reliées aux entrées du registre d'adresse de lecture. 3. Système selon la revendication 2, les jonctions entrantes et sortantes du réseau des Jonctions de type MIC comportant une multitrame de 16 trames, chaque trame comportant 32 voies ou intervalles de temps de huit éléments binaires chacune, la fré- quence HO de transmission étant 2 MHz, r étant égal à 32 et z étant égal à quatre car chaque voie de signalisation comporte deux infor- mations de signalisation, caractérisé en ce que le circuit d'adres- sage en écriture comporte: - des moyens de détection de perte et reprisé de verrouillage de multitrame constitués d'une part par un circuit logique dont huit entrées sont reliées aux sorties du circuit d'entrée, dont quatre sorties sont reliées à une première partie des entrées d'un multiplexeur d'entrée de rang de trame et dont une cinquième sortie est reliée à l'entrée de commande de ce multiplexeur, d'autre part par une mémoire vive de N mots de quatre éléments binaires dont les quatre entrées et les quatre sorties sont reliées respectivement à quatre sorties et quatre entrées du circuit logique, - des moyens de mémorisation du rang de trame sur chaque jonction de signalisation entrante, constitués par une mémoire vive de N mots de quatre éléments binaires dont les entrées sont reliées aux sorties du multiplexeur d'entrée de rang de trame et dont les quatre sorties sont reliées aux quatre entrées du registre d'adresse d'écriture qui correspondent aux quatre éléments binaires de plus fort poids, - des moyens d'incrémentation du rang dont les entrées sont reliées aux sorties des moyens de mémorisation et dont les sorties sont reliées à la seconde partie des entrées du multiplexeur d'entrée de rang de trame, des moyens de comptage de demi-voies entrantes, constitués par compteur à (m- 4) éléments binaires qui reçoit un signal de synchronisation avec les jonctions entrantes de signalisation provenant du réseau de connexion, dont l'entrée d'horloge reçoit n.RO un signal d'horloge de fréquence -H, c'est-à-dire n.500 KHz, et dont les (mr4) sorties sont reliées aux (m-4) entrées de plus faible poids du registre d'adresse d'écriture, les (m-5) sorties de plus fort poids étant également reliées d'une part aux entrées d'adressage de la mémoire des moyens de détection de perte et reprise de verrouillage de multitrame, d'autre part aux entrées d'adressage des moyens de mémorisation de rang de trame. 4. Système selon la revendication 3, caractérisé en ce qu'une mémoire vive de N mots de huit éléments binaires contient la mémoire des moyens de détection de perte et reprise de verrouillage de trame et la mémoire de rang de trame. 5. Système selon l'une quelconque des revendications 3 et 4, caractérisé en ce que le circuit d'adressage en lecture comporte - des moyens de mémorisation de l'adresse d'une voie d'une jonction entrante (ITxJe), constitués par un registre de mémorisation de m éléments binaires dont les m entrées sont reliées au périphé- rique de marquage les cinq entrées de plus fort poids recevant l'adresse de la voie (ITx), les (m-5) entrées de plus faible poids recevant l'adresse de la jonction (Je), - des moyens de mémorisation de l'adresse de la voie de la jonction sortante (ITyJs) avec laquelle la voie de la jonction entrante (ITxJe) est en relation, ces moyens étant constitués par un registre de mémorisation de m éléments binaires dont les m entrées sont reliées au périphérique de marquage les cinq entrées de plus fort poids recevant l'adresse de la voie (ITy), les (m-5) entrées de plus faible poids recevant l'adresse de la jonction (Js), - des moyens de mémorisation d'adresse constitués par une mémoire vive de Nxr mots de m éléments binaires dont les sorties sont reliées aux m entrées du registre d'adresse de lecture et dont les entrées sont reliées aux sorties du registre de mémorisation d'adresse de la voie (ITxJe), la iième sortie de ce registre étant reliée à la [(i+) modulo mlième entrée de la mémoire, les entrées et respectivement les sorties étant numérotées de 0 à (m-O) en partant de celle de poids le plus faible jusqu'à celle de poids le plus fort, - un multiplexeur d'adressage des moyens de mémorisation d'adresse dont les m sorties sont reliées aux m entrées d'adressage des moyens de mémorisation d'adresse et dont une première partie des entrées est reliée aux m sorties des registres de mémorisation (ITyJs), la i sortie de ce registre étant reliée à l'entrée correspondant à la [(i+1) modulo mlième entrée d'adressage, les entrées et respectivement les sorties étant numérotées de 0 à (m-1) en partant de celle de poids le plus faible jusqu'à celle de poids le plus fort, - des moyens de comptage des demi-voies sortantes, constitués par un compteur à m éléments binaires qui reçoit un signal de synchro- nisation des jonctions sortantes provenant du réseau de connexion, dont l'entrée d'horloge reçoit un signal d'horloge de fréquence n.H, c'est-àdire nx500 KHz, et dont les m sorties sont reliées z à la seconde partie des entrées du multiplexeur d'adressage des moyens de mémorisation d'adresse, la iième sortie étant reliée àl.ième (i à la i. entrée avec i variant de O à (m-l). 6. Système selon la revendication 5, dans lequel N est égal à 32 et n à I et, par conséquent, Nxr est égal à 1024 et m à 10, caractérisé en ce que le circuit d'entrée est un registre à décalage (10) de huit éléments binaires à entrée série et huit sorties parallèles dont l'entrée d'horloge reçoit un signal d'horloge à 2 MHz, dont l'entrée est reliée à la jonction de signalisation entrante (JSe) et, dont'les sorties sont reliées aux moyens de détection de perte et reprise de verrouillage de multitrame, les quatre premières d'entre elles étant également reliées aux entrées du registre (11) de mémorisation d'entrée de la mémoire de signalisation (12) et en ce que le circuit de sortie est un registre à décalage (13) de quatre éléments binaires à entrées parallèles reliées aux sorties de la mémoire de signali- sation et à sortie série reliée à la jonction de signalisation sortante (JSs), l'entrée d'horloge recevant le signal d'horloge à 2 MHz. 7. Système selon la revendication 5, dans lequel N est égal à 256 et n à 8 et, par conséquent, Nxr est égal à 4096 et m à 13, caractérisé en ce que le circuit d'entrée est un convertisseur série-parallèle constitué par: un ensemble de huit registres à décalage (50 à 57) à entrée série et sorties parallèles qui reçoivent un signal d'horloge à 2 MHz et dont les entrées sont reliées respectivement aux jonctions de signalisation entrantes (JSeO à JSe7), les deux premiers registres (50, 51) comportant huit éléments binaires, le troisième et le quatrième (52, 53) neuf, le cinquième et le sixième (54, 55) dix, le septième et le huitième (56, 57) onze, - un décodeur (58) dont les trois entrées sont reliées aux trois sorties de plus faible poids du compteur (43) du circuit d'adres- sage en écriture, - huit ensembles (60 à 67) de huit portes logiques "ET", chacun d'eux étant reliés d'une part aux huit sorties, c'est-à-dire aux huit éléments binaires de plus fort poids, de l'un des huit 2478$415 registres à décalage et d'autre part à la sortie correspondante du décodeur, - une logique "OU" (59) dont les huit fois huit entrées sont reliées aux huit sorties de chacun des huit ensembles de portes "ET" et dont les huit sorties sont reliées d'une part au circuit d'adressage en écriture (37), d'autre part à la mémoire de signalisation (32) pour quatre d'entre elles, et en ce que le circuit de sortie est un convertisseur parallèle- série constitué par: - un décodeur (78) dont les trois entrées sont reliées aux trois sorties de plus faible poids du compteur du circuit d'adressage en lecture, - huit ensembles (80 à 87) de quatre portes logiques "ET" chacun d'eux étant reliés d'une part aux quatre sorties de la mémoire de signalisation, d'autre part à l'une des huit sorties du décodeur, - un ensemble de huit registres à décalage (70 à 77) numérotés de 0 à 7 à entrées parallèles et sortie série, qui reçoivent un signal d'horloge à 2 MHz, les deux premiers registres n' 0 et 1 comportant sept éléments binaires, le troisième et le quatrième n' 2 et 3 six, le cinquième et le sixième n' 4 et 5 cinq, le septième et le huitième n0 6 et 7 quatre, les quatre entrées, c'est-à-dire les quatre éléments binaires de plus faible poids, du registre n0 i (i = 0 à 7) étant reliées aux quatre sorties de l'ensemble de porte "ET" qui est relié à la sortie du décodeur qui correspond au décodage de i en code binaire et la sortie du registre n0 i étant reliée à la iième jonction de signalisation sortante (JSsi). 8. Réseau de commutation temporelle, caractérisé en ce qu'il comporte un système selon l'une quelconque des revendications I à 7.