FR 2466920 A1 19810410 FR 7930579 A 19791213 Dans les modems classiques, le réseau de réta- blissement d'horloge est conçu pour fonctionner à haute fréquence, par exemple au-dessus de 10 MHz, ou à basse fréquence. Les réseaux de rétablissement d'horloge à haute fréquence se sont avérés tout à fait acceptables mais uti- lisent typiquement des éléments à retard. Pour faire fonc- tionner ces circuits de rétablissement d'horloge haute fré- quence, à des fréquences inférieures, il est nécessaire d'utiliser des éléments à retard assez grands, et en-dessous d'environ 10 MHz, la dimension nécessaire de l'élément à retard devient inacceptable. Pour cette raison, des réseaux de rétablissement d'horloge indépendants ont été réalisés pour les systèmes basse fréquence, ces réseaux de rétablis- sement d'horloge à basse fréquence incorporant typiquement des boucles d'accrochaae de phase (PLL: phase lock loop) avec des éléments de commande multiples dont les réglages répétés deviennent fastidieux et sont souvent mal commodes. Afin de surmonter cette difficulté, la demande- resse a inventé un réseau de rétablissement d'horloge qui est effectivement utile tant à basse qu'à haute fréquence, et a décrit un tel réseau de rétablissement d'horloge dans le brevet demandé le 10 décembre 1979 sous le n 79 30189, "Réseau de rétablissement d'horloge pour modems QPSK". La description de ce brevet est incorporée dans la présente demande à titre de référence comme si elle était réellement répétée ici totalement et complètement. La présente invention est un perfectionnement du réseau de rétablissement d'horloge décrit dans le brevet mentionné ci-dessus et concerne l'utilisation d'un tel réseau dans un modem universel. Dans les modems actuels, le réseau de rétablissement d'horloge est conçu pour fonc- tionner uniquemnt à une seule fréquence, et pour l'adapter à différentes cadences de bit, le réseau de rétablissement d'horloae doit 2tre remplacéo M me dans le réseau de réta- blissement d'horloge décrit dans le brevet ci-dessus, l'os- cillateur à réculation de tension synchronisée (ORTS) est accordé sur une fréquence centrale voisine de la fréquence d'horloge à rétablir, et le courant de signaux entrant est alors utilisé pour synchroniser positivement l'oscillateur avec le signal entrant. Si l'on désire utiliser une cadence de bit différente, l'oscillateur doit être remplacé par un oscillateur différent accordé sur une fréquence centrale différente. Cette nécessité de remplacer le réseau de réta- blissement d'horloge afin de s'adapter à des cadences de bit différentes, peut être très gênante dans un modem uni- versel qui doit être utilisé fréquemment à des cadences de bit différentes. La présente invention a pour objet un réseau de rétablissement d'horloge qui est adapté à un larae spectre de cadence de bit sans nécessiter aucun remplacement ou réajustement des circuits du réseau. Ce résultat est obtenu conformément à la présente invention en utilisant des résistances à régulation de ten- sion pour déterminer la fréquence centrale accordée de l'os- cillateur et en appliquant à ces résistances de réaulation de tension une tension proportionnelle à la cadence de bit arrivant. Cette tension sert de sianal d'accord brut pour amener la fréquence de l'ORTS dans le domaine de fréquence voisin de la fréquence à laquelle il doit fonctionner, et l'oscillateur est alors synchronisé sur le signal entrant en synchronisant les impulsions engendrées par le sicnal arrivant. Le signal d'accord brut peut être engendré par un convertisseur fréquence/tension, et les résistances à régulation de tension peuvent comporter des transistors à effet de champ (FET). De cette façon, un seul réseau de rétablissement d'horloge peut être utilisé à la fois à basse et haute fréquence et peut s'adapter à différentes cadences de bit arrivant sans nécessiter aucun réajustement ou remplacement des composants du circuit. La description qui va suivre, en reaard des dessins annexés, donnée à titre d'exemple non limitatif, fera comprendre comment l'invention peut être réalisée. La fiaure 1 est un schéma-bloc d'un réseau uni- versel de rétablissement d'horloge selon la présente inven- tion; la figure 2 est un schéma d'un oscillateur à régulation de tension synchronisée indiqué sur la figure 1; la figure 3 est un graphique donnant RDS en fonction de VGS pour les transistors à effet de champ du circuit de la figure 2; la figure 4 est un graphique donnant la fréquence centrale accordée en fonction de VGS pour l'oscillateur à régulation de tension du circuit de la figure 2; la figure 5 est un graphique d'une relation typique entrée-sortie pour un convertisseur fréquence/tension; et la figure 6 est un schéma de circut d'un conver- tisseur fréquence/tension classique qui peut être utilisé dans le réseau de rétablissement d'horloge de la figure 1. La figure 1 est un schéma-bloc des constituants essentiels d'un réseau de rétablissement d'horloge univer- sel selon la présente invention. Le signal rétabli, des canaux P ou Q, avec une cadence de répétition fl' est appliqué simultanément à l'entrée de l'ORTS 10 et à l'en- trée du convertisseur fréquence/tension 12. Le convertis- seur 12 engendre une tension proportionnelle à la fréquence du signal externe appliqué et délivre ce signal à travers un intégrateur 14 à une entrée de commande brute de l'ORTS 10. Ce signal de commande brute détermine le domaine de fréquence approximatif dans lequel l'oscillateur 10 doit fonctionner et l'oscillateur est alors entraîné à la fréquence fl par le signal entrant, de la façon décrite dans le brevet mentionné cidessus. Dû aux non-linéarités dans le convertisseur et aux constituants dans l'oscillateur , la tension établie par le convertisseur 12 ne peut pas amener la fréquence normale de marche de l'oscillateur précisément à f1. Cependant, la tension de sortie du conver- tisseur 12 doit amener l'oscillateur 10 dans le domaine d'enclenchement de la fréquence extérieure fl. La figure 2 est un schéma d un circuit ORTS, con- venant pour l'emploi dans le réseau de rétablissement d'hor- loge selon la présnte invention. L'oscillateur représenté sur la figure 2 est un oscillateur à décalage de phase RC qui, bien que différent en structure du circuit oscillateur décrit dans le brevet mentionné cidessus, utilise le même principe de synchronisation au moyen du signal entrant. Le réseau 16 de formation d'impulsion représenté sur la figure 2 peut être identique à celui qui-est décrit dans le brevet mentionné cidessus. L'oscillateur de la figure 2 est moins sensible aux variations de largeur et d'amplitude d'impul- sions que les oscillateurs du brevet ci-dessus, et par con- séquent, aucun circuit de détermination d'amplitude et de largeur d'impulsion n'est nécessaire pour un fonctionnement correct. Cependant, à haute fréquence, il peut être opportun d'utiliser un tel circuit entre le réseau de formation d'im- pulsion et l'entrée de l'oscillateur. Le signal d'horloge rétabli est introduit en réaction depuis l'émetteur du tran- sistor Q3 à la sortie du réseau de formation d'impulsion o il est combiné avec les impulsions de synchronisation dérivées du courant de signal entrant et injectées à la base du transistor Q1 pour commander sa fréquence d'os- cillation. Pour obtenir l'horloge de cadence de bit, 1'ORTS est accordé au double de la fréquence de cadence d'horloge de symbole, ou en variante le réseau de formation d'impul- sion peut incorporer un réseau doubleur d'impulsion, auquel cas l'ORTS est accordé sur la cadence d'horloge de symbole. La fréquence normale de marche de PORTS représentée sur la figure 2, en absence de toute impulsion de synchronisation appliquée extérieurement, est donnée par fo (1) 2ir/6R-C x dans laquelle Rx est la résistance de canal des transis- tors à effet de champ 18 et C est la capacité du réseau de déphasage R xC déterminée principalement par les capaci- tés 19. Rx est déterminé par la tension de commande appli- quée aux portes des transistors à effet de champ 18, cette tension de commande étant dérivée de la sortie du convertis- seur fréquence/tension 12 et étant proportionnelle à la fréquence d'entrée fl. L'intégrateur 14 de la figure 1 est prévu dans le but d'ajouter de la mémoire à l'ORTS de façon que l'os- cillateur continue à fonctionner dans le domaine de fréquence correcte même en présence de un ou de zéro répétés continuel- lement dans le courant de signal entrant. Cet intégrateur peut n'être pas nécessaire dans tous les cas, puisque le convertisseur 12 comporte déjà de la mémoire. Un transistor d'étage tampon Q3 est ajouté à lORTS pour lin6ariser l'équation (1). L'équation (1) indique que la fréquence en fonction de R varie asymptotiquement et x la nature non linéaire de la courbe est évidente. Les résis- tances 20 sont ajoutées au réseau de déphasaae RXC de façon que les transistors à effet de champ aient un trajet de retour continuet une tension positive est appliquée aux résistances 20 de façon que les transistors à effet de champ ne soient pas polarisés en avant par le signal dans la résistance 23. La figure 3 représente globalement les caracté- ristiques de RDS en fonction de VGS d'un transistor à effet de champ à jonction (JFET) avec RDS entre la source et le drain. Les résistances 22 sont ajoutées entre la source et le drain des transistors 18 afin de linéariser les carac- téristiques RDS en fonction de VGS. La figure 4 représente globalement la fréquence centrale en fonction de VGS pour le circuit oscillateur représenté sur la figure 2. Quand VGS croit, la fréquence centrale accordée décroît et par conséquent le convertis- seur 12 doit engendrer une tension de sortie qui est inver- sement proportionnelle à la fréquence. Ainsi, la tension de sortie en fonction de la caractéristique de fréquence d'entrée du convertisseur 12 doit étre comme représenté globalement sur la figure 5. On remarquera que la linéarité de la figure 5 tient aux entrées sinusoïdales et que toute autre forme d'onde introduira une certaine non-linéarité. Cependant, cette non-linéarite n'a pas une grande sianifi- cation puisque le ORTS est seulement accordé grossièrement sur la tension de sortie du convertisseur 12 et est effec- tivement synchronisé par la fréquence extérieure f. Un exemple typique de convertisseur fréquence/ tension utilisable dans la présente invention est représenté sur la fiqure 6 et est décrit par Vasil Uzunoglu dans le livre "Analysis Desicrn of Digital Systems", Gordon and Breach Book Company, 1974, page 106. Bien qu'un JFET ait été utilisé dans les expériences, il est facile à comprendre que ce transistor peut être remplacé aisément par un MOSFET. (transistor à effet de champ à semi-conducteur métal oxyde). Il ressort de l'équation (1) que le changement de fréquence centrale accordée de l'oscillateur est inversement proportionnel à Rx qui est la résistance source/drain du transistor à effet de champ à jonction. Une variation d'en- viron 4 octaves dans R est faisable dans un JFET sans aucune x limitation pratique et ce nombre peut même être supérieur pour des MOSFET. Les composants R xC de l'ORTS comprenant les JFET peuvent être intéQrés sur une seule microplaquette, tandis que les transistors peuvent être intégrés sur une seconde microplaquette. Les convertisseurs fréquence/tension sont déjà disponibles comme éléments intégrés. Ainsi, la struc- ture entière peut-être réalisée comme élément à bit élevé consistant de trois à quatre microplaquettes. Il est évident que la présente invention va simplifier le fonc- tionnement d'un modem universel, de même qu'elle réduira son coût et sa dimension par une adaptation effective à une variété de cadence de bit entrant. Avec le réseau de rétablissement d'horloae universel selon la présente inven- tion, il est possible de réaliser des modems universels qui peuvent fonctionner dans un domaine de cadence de bit de plusieurs octaves sans remplacer le réseau de rétablissement d'horloge et sans qu'aucun ajustement mécanique soit nécessaire Il va de soi que le mode de réalisation décrit n'est qu'un exemple et qu'il serait possible de le modifier, notamment par substitution d'équivalents techniques, sans sortir pour cela du cadre de l'invention. REVENDICATION Réseau de rétablissement d'horloge pour recevoir un courant de signal d'entrée et dériver de ce courant un signal d'horloge synchronisé avec le courant de signal d'entrée, caractérisé en ce qu'il comprend: - des moyens d'oscillateur pour recevoir le courant de signal d'entrée et délivrer à sa sortie un signal d'horloge syn- chronisé avec le courant de signal d'entrée, l'oscillateur étant synchronisé sur le courant de signal d'entrée au moyen d'impulsions de synchronisation engendrées par le courant de signal d'entrée, la fréquence de marche normale de l'oscillateur en absence des impulsions de synchronisa- tion étant déterminée par une tension de commande brute, et - des moyens pour engendrer une tension de commande brute pour engendrer et délivrer à l'oscillateur une tension de commande brute correspondant à la fréquence du courant de signal d'entrée.