FR 2461330 A1 19810130 FR 8014992 A 19800704 La présente invention se rapporte à des circuits semi- conducteurs de mémoire qui ont la capacité de retenir une informa- tion mémorisée même après coupure du courant électrique fourni au circuit. On peut classifier les mémoires semiconductrices en mé- moires non rémanentes (o les informations mémorisées sont perdues lors de la suppression du courant) et des mémoires rémanentes (o les informations mémorisées sont conservées après coupure du courant et peuvent être lues avec précision lors d'un rétablisse- ment ultérieur du courant). On connait plusieurs types de mémoires semiconductrices rémanentes,notamment des mémoires à base de transistors MNOSde transistors FAMOS ou de transistors FATMOS. On a donné dans le brevet des Etats-Unis d'Amérique n04.132 904 une description de circuits de mémoires MNOS et FAMOS. Dans ce dernier brevetde même que dans le brevet du Royaume Uni n02.000.407,on décrit et on revendique des circuits de mémoire rémanente FATMOS. Le transistor FATMOS est fondamentalement un transistor MOS à grille de commande plus grille flottante,une partie de la grille flottante étant placée à proximité du substrat semiconduc- teur. Lorsque les connexions de source et de drain sont soumises à un potentiel approprié (un potentiel positif par rapport à l'autre) et lorsqu'un potentiel approprié d'une première grandeur est appli- qué à la grille de commande,le transistor devient conducteur. Lors de la suppression du potentiel à la grille de commande,la conduction du transistor/cesse. Si un potentiel d'une seconde grandeur supérieure est appliqué à la grille de commande alors que le drain se trouve à une tension nulle,le transistor devient à nouveau conducteur mais en outre des charges électriques sont trans- férées par effet de tunnel entre la grille flottante et le substrat du transistor par l'intermédiaire de la partie de la grille flottante qui est la plus rapprochée du substrat. Cette charge reste sur la grille flottante même après la suppression du poten- tiel à la grille de commande et elle augmente le seuil de commutation du dispositif. Cette charge à la grille flottante per- met d'utiliser le transistor dans une mémoire rémanente,comme cela a été décrit dans le brevet du Royaume Unis n02 000 407. La rémanen- ce est supprimée par application,entre la grille de commande et le drain, d'un potentiel ayant approximativement une valeur égale ou supérieure au second potentiel précité,mais d'un signe opposé. Dans un exemple typique de transistor FATMOS du type à enrichissement de canal N,la zone de la grille flottante qui est la plus rapprochée du substrat est placée au-dessus du drain du transistor. Dans une condition normale de rémanence,une tension qui est typiquement de +5 à + 10 volts est appliquée à la grille de commande. Pour faire fonctionner le dispositif comme un transistor rémanent,il faut appliquer à la grille de commande une tension comprise typiquement entre + 15 et + 25 volts. Bien que des transistors FATMOS fonctionnent correctement lorsqu'ils sont utilisés dans des cellules de mémoire rémanentes (se référer au brevet du Royaume Uni n02 000 407),ils peuvent parfois avoir un fonctionnement imprévisible pendant la phase d'application de courant,après que les transistors FATMOS ont été commutés dans leur mode rémanent. Cette imprévisibilité de fonc- tionnement se manifeste par une commutation du ou des transistors FATMOS dans leur condition incorrecte (c'est-à-dire un transistor FATMOS comportant une charge retenue sur sa grille flottante et qui est maintenu "bloqué" au lieu d'être "conducteur",et inversement). On peut expliquer ce phénomène en fonction des conditions de traite- ment qui sont utilisées pour produire les zones de diffusion N+. Ces zones ont une capacité par unité de surface qui est supérieure à celle d'autres zones semicnductrices et il en résulte que le dispo- sitif a une plus grande capacité nodale pour la ligne d'alimentation négative que pour la ligne d'alimentation positive. Par exemple, en examinant la cellule de mémoire rémanente CMOS qui est représen- tée sur la figure 2a du brevet américain 4 132 904 (qui utilise deux transistors FATMOS dans une configuration de verrouillage à couplage en croix),la capacité qui est établie entre Nl et N2 par rapport à la ligne d'alimentation plus négative (V s)est supérieure à la capacité correspondante par rapport à la ligne d'alimentation plus positive V DDEn conséquence,quand la cellule est rendue conductrice après que les transistors FATMOS (Q2 et Q4)ont été placés dans leur mode de rémanence, les transistors de charge ou d'activation complémentaire de canal P (Q1 et %,)sont rendus conducteurs plus rapidement que les dispositifs FATMOS. Ils effectuent par conséquent une décision en ce qui concerne les états de conduction avant les dispositifs FATMOS.Ces derniers transistors peuvent par conse- quent être éventuellement commutés dans des états incorrects et ils sont ainsi incapables d'assurer au verrou son état correct de mémoi- re rémanente. En outreon a également constaté que,lorsque des transis- tors FATMOS sont excités par des tensions de seuil élevées (grille de commande),ils prennent un état imprévisible par suite de leur plus faible capacité d'activation. L'invention a pour but d'améliorer des cellules de mémoire rémanente contenant des éléments FATMOS en augmentant leur fiabili- té d'action dans leurs modes de rémanence. La présente invention a pour but de réduire ladite impré- visibilité définie ci-dessus en utilisant des transistors-tampons dans chaque circuit de mémoire,afin d'ajouter une capacité entre les noeuds de cellules et la ligne d'alimentation positive. Cpla permet aux transistors FATMOS de passer en premier lieu dans la condition de conduction et de leur permettre ainsi d'imposer - correctement l'état dans lequel le circuit doit passer. Les transistors %tampons éliminent également les problèmes du fonc- tionnement imprévisible des transistors FATMOS pour de hauts ni- veaux de seuil par augmentation de la capacité d'activation des li- gnes de sortie de DONNEES du circuit. Conformément à la présente invention,il est prévu un verrou semiconducteur bistable rémanent comportant deux branches couplées en croix et pouvant être reliées aux bornes d'une source commune de tension d'alimentation,chaque branche comprenant une charge ou élément d'activation complémentaire ainsi qu'un élément d'activation relié en série à un noeud correspondant,au moins une desdites charges ou éléments d'activation complémentaire comprenant un transistor à effet de champ à grille isolée (IGFET)présentant une tension de seuil variable de manière que,lorsque ladite tension de seuil est augmentée au-delà d'un niveau prédéterminé,ledit transis- tor soit rendu rémanent en vue de restituer une information emmagasi- née par le verrou rémanent,ledit verrou comportant en outre un ou plusieurs transistors-tampons qui sont connectés entre un ou bien deux noeuds et une ligne de sortie du verrou. D'autres avantages et caractéristiques de l'invention seront mis en évidence dans la suite de la description,donnée à titre d'exemple non limitatif,en référence aux dessins annexés dans lesquels: Figs.l et 2 sont des schémas de circuits électriques d'un premier mode de réalisation de l'invention; Figs. 3 et 4 sont des schémas de circuits d 'un second et d'un troisième mode de réalisation de l'invention,et Fig.5 est un schéma du circuit d'un quatrième mode de réalisation de l'invention. On a représenté sur les figures 1 et 2 un premier mode de réalisation de l'invention. Sur la figure lon a représenté un verrou CMOS NOVRAM, comportant des éléments d'activation complémentaire à canal P (ou charges) Q1, Q2 et des éléments d'activation à canal N constitués par des transistors FATMOS Q3, Q4 et des transistors MOS % 'Q6 Les grilles de commande des transistors sont couplées en croix avec les noeuds de chaque branche opposée de la cellule,lesdits 246 1330 noeuds étant désignés par X et Y. Les capacités équivalentes entre les noeuds et les lignes d'alimentation VDDVSS ont été représen- tées par des lignes en trait interrompu et par des condensateurs C1 à C4. Pour ce qui a été décrit ci-dessus,la cellule (lorsqu'elle est connectée à des transistors de LECTURE et d'ECRITURE de canal N) est identique à ce qui a été représenté sur la figure 6 du brevet du Royaume Uni n02 000 4071et en conséquence on ne donnera pas une description détaillée de ces états de fonctionnement avec rémanence et non-rémanence. Avant de décrire les caractéristiques de l'invention mises en évidence sur les figures 1 et 2,on va d'abord expliquer l'imprévisibilité du circuit,en se référant à la partie du verrou qui est comprise dans le rectangle entouré par des lignes en trait mixte sur la figure 1. Lors de l'établissement du courant,dans un mode de fonctionnement avec rémanence, un des transistors FATMOS Q3,Q4 est bloqué tandis que l'autre est conducteur,par suite de la charge emmagasinée sur la grille flottante de celui des transistors qui est conducteur. Cette caractéristique fait par conséquent passer le verrou dans un état de mémoire non ambigu,qui a été établi précédemment en plaçant le transistor FATMOS dans les conditions de rémanence décrites. Cependant,comme cela a déjà été expliqué,ces zones de diffusion N ont une grande capacité par unité de surface et en conséquence C2 > C1 et C4 > C3.Lorsque du courant est appliqué à la cellule,les transistors P, Q1 et Q2,deviennent conducteurs plus rapi- dement que les transistors Q3 à Q6 et ils peuvent établir par eux- mêmes l'état du verrou avant la conduction par les transistors FATMOS. L'état de mémoire du verrou est par conséquent imposé par les états (imprévisibles)dans lesquels passent les transistors Q1 et Q2 et non par les états prédéfinis par les charges rémanentes se trouvant sur les transistors FATMOS. En revenant maintenant à l'illustration de la figure 1, cette imprévisibilité est supprimée en interposant des transistors- tampons à canal P, Q7 et Q8,entre la ligne de LECTURE DE DONNEES et les noeuds X et Y. De cette manièrela grille de commande du transistor Q7 augmente essentiellement la capacité C1 tandis que la grille de commande du transistor %8 augmente la capacité C3.De façon idéale,on choisit les dimensions et caractéristiques des transistors Q7 et Q8 de manière que C1 " C2 et C3" C4.Dans de telles conditions,les transistors d'activation de canal N, Qà àQ6,sont rendus conducteurs avant les transistors à canal P Q1 et Q2,pendant l'établissement du courant et il en résulte que l'état de mémoire de la cellule est défini correctement et de façon prévisible par les états rémanents des transistors FATMOS 03 et Q4. L'adjonction des transistors-tampons augmente également la capacité d'activation du verrou et diminue le risque d'action imprévisible quand les transistors FATMOS sont soumis à des tensions de seuil très élevées. Les transistors d'ECKITURE et de LECTURE (respectivement Q9 et Q1&), qui relient le verrou à une ligne de DONNEES,sont égale- ment des transistors à canal P et sont activés par des potentiels négatifs (ECRITURE et LECTURE) qui sont appliqués à leurs grilles. En agençant ces derniers transistors sous la forme de transistors à canal Pils servent à augmenter encore les capacités C1 et C3 et à faire en sorte que C 1" C2 163" C4. Le circuit de la figure 1 a été représenté sous une forme simplifiée sur la figure 2,o les composants du verrou ont été supprimés mais o les points de couplage avec les noeuds du verrou, X, Y,ont été indiqués. Le mode de réalisation représenté sur les figures 1 et 2 reçoit ses signaux d'entrée,et fournit ses signaux de sortie,par l'intermédiaire d'une seule ligne de DONNEES, mais cela n'est pas essentiel. D'autres modes de réalisation ont été mis en évidence sur les figures 3 et 4. Sur la figure 3,on a représenté une entrée d'ECRITUKE push-pull provenant des lignes de DO"NEES et DONNEES. Un transistor à canal P supplémentaire Qil applique les signaux d'entrée au noeud Y à partir d'une ligne de DONNEES. Sur la figure 4,on a représenté un verrou complètement symétrique. Il comporte une entrée d'ECRITURE push-pull et une sor- tie de LECTURE qui sont reliées aux deux noeuds correspondants.Un transistor à canal P supplémentaire Q12 fournit la sortie LECTURE à la ligne de DONNEES. Les transistors-tampons Q7 et Q des figu- res 1 à 3 sont agencés d'une manière légèrement différente et ils ont été désignés par Q13 et Q14,ces transistors ayant pour fonction de relier les noeuds X et Y respectivement aux transistors de LECTURE Q10 et Q12.Pour permettre un fonctionnement approprié de ce circuit,les lignes de DONNEES et DONNEES sont préchargées avant que s'effectue la LECTURE du verrou. La technique de préchargement des lignes de DONNEES de cellules à accès sélectif RAM est bien connue. On a représenté sur la figure 5 un autre mode de réalisa- tion de l'invention.Ce mode de réalisation correspond à un verrou CMOSNOVRAMsemblable à celui des figures 1 et 2,excepté qu'on utilise des transistors FATMOS à canal P, 3 et Q4,à la place de transistors FATMOS à canal N. Les tunnels des transistors Q3 et Q4 s'étendent entre leurs grilles flottantes et les régions N+ des drains des transistors adjacents Q5 et Q6.Les grilles des transistors -tampons Q7 et %(transistors à canal N) sont connectées aux noeuds opposés (X, Y)de la figure l,et également les transistors de LECTURE et d'ECRITURE Q9 et Q10 sont des transistors à canal N. Il est à noter que le mode de réalisation de la figure 5 peut encore être modifié de façon à exécuter une opération d'ECRITU- RE push-pull(semblable à ce qui a été mis en évidence sur la figure 3)ou bien une opération complètement symétrique (semblable à ce qui a été indiqué sur la figure 4),aSec remplacement approprié de transistors de lecture et d'écriture à canal N par des transistors de lecture et d'écriture à canal P et par une inversion des conne- xion:sdes noeuds avec les transistors-tampons lorsque cela est nécessaire. Il est possible d'envisager d'autres variantes des circuits conformément à la présente invention.Par exemple,les' transistors-tampons peuvent être utilisés avantageusement dans le verrou complet MOS type N qui est représenté sur les figures 8 ou 9 du brevet du Royaume Uni n 2 000 407. Les transistors MOS type N, Q5 et Q6, connectés en série avec les transistors d'activation FATMOS, peuvent être supprimés le cas échéant(se référer par exemple au circuit de la figure lg du brevet du Royaume Uni n 2 000 407). En outre,on peut supprimer l'un ou l'autre des transis- tors FATMOS ou bien les agencer de façon qu'ils forment le ou les éléments d'activation complémentaires,à la place des éléments d'acti- vation proprement dits (se référer aux figures lb, 7 ou 15 à 21 du brevet du Royaume Uni n 2.000 407). On peut remplacer le cas échéant les transistors d'activation complémentaires Q1,Q2 par des charges résistives (se référer à la figure 10 du brevet du Royaume Uni n 2 000 407). REVENDICATIONS 1. Verrou semiconducteur bistable rémanent comportant deux branches couplées en croix et pouvant être reliées aux bornes d'une source commune de tension d'alimentation,chaque branche comprenant une charge ou élément d'activation complémentaire (Q1, Q2 ainsi qu'un élément d'activation (Q3, Q) et ( Qua Q) reliés en série à un noeud correspondant,au moins une desdites charges ou éléments d'activation complémentaires comprenant un transistor à effet de champ à grille isolée (IGFET)présentant une tension de seuil variable de manière quelorsque ladite tension de seuil est augmentée au-delà d'un niveau prédéterminé,ledit transistor soit rendu rémanent en vue de restituer une information emmagasinée par le verrou rémanentledit verrou comportant en outre un ou plusieurs transistorstampons (,Q7)qui sont connectés entre un ou bien deux noeuds et une ligne de sortie du verrou. 2. Verrou selon la revendication l,caractérisé en ce que lesdits éléments d'activation complémentaire ou charge et lesdits éléments d'activation sont des transistors IGFET. 3. Verrou selon la revendication 2,caractérisé en ce que chacune des charges complémentaires ou bien chacun desdits éléments d'activation comprend un transistor IGFET correspondant présentant ladite tension de seuil variable. 4. Verrou selon l'une quelconque des revendications 1 à 3, caractérisé en ce que chaque noeud est relié à la grille de commande d'un transistor-tampon à canal P(IGFET)correspondant dont le circuit source-drain est relié en série à une ligne de sortie du verrou. 5. Verrou selon la revendication 4,caractérisé en ce qu'il comprend une paire de transistors-tampons à canal P IGFET dont les circuits sourcedrain sont reliés en série aux bornes d'une source commune de tension d'alimentation,la jonction entre lesdits transistors tampons étant connectée à une ligne de sortie de données du verrou. 6.Verrou selon la revendication 4,caractérisé en ce qu'il comprend une paire de transistors-tampons à canal P (IGFET)dont l'un comporte un circuit source-drain qui est connecté en série avec une ligne de sortie de DONNEES du verrou tandis que l'autre comporte un circuit de source- drain qui est connecté en série avec une ligne de sortie de DONNEES du verrou. 7.Verrou selon l'une quelconque des revendications i à 6, caractérisé en ce que les éléments d'activation ou charge complémen- taire et lesdits éléments d'activation sont connectés dans un circuit CMOS. 8. Verrou selon l'une quelconque des revendications 1 à 7, caractérisé en ce que lesdits éléments d'activation complémentaire ou charge et lesdits éléments d'activation sont tous connectés dans un circuit MOS à canal N.