FR 2471654 A1 19810619 FR 8026195 A 19801210 24?71654 -1- "ELEMENT DE REGISTRE A DECALAGE BIPHASE INSENSIBLE A LA GEOMETRIE DES TRANSISTORS MOS UTILISES" La présente invention concerne un élément de registre à décalage biphasé dit "sans rapport" et un registre à décalage comprenant plusieurs éléments de registre à déca- lage et fabriqué sous la forme d'un circuit intégré. De tels registres à décalage peuvent être largement utilisés pour le stockage de données séquentielles. Un élément de registre à décalage biphasé "sans rap- port" construit suivant la technologie MOS est exposé dans des manuels se rapportant à ce domaine et sera décrit ci- après avec référence à la figure 1 des dessins annexés. Par le terme "sans rapport" utilisé dans le présent mémoire, on entend le fait que les niveaux de tension des signaux logiques ne dépendent pas des rapports de longueur à lar- geur des transistors MOS utilisés. Le circuit représenté sur la figure 1 comprend deux jeux de barreaux de transistors MOS à canal n à effet d'enrichissement en série T1 à T3 et T4 à T6, connectés entre les lignes d'alimentation VDD et VSS respectivement à 5V et OV. Une jonction 10 des transistors Tl et T2 est connectée à la grille du transistor T5 par l'intermédiaire du trajet source-drain d'un autre transistor à canal n par effet d'enrichissement T7 qui sert de porte de transfert et de stockage (TAS). Une jonction 12 des transistors T4 et T5 est connectée à une sortie Q par le trajet source- drain d'encore un autre transistor MOS à canal n à effet d'enrichissement T8 qui sert aussi de porte TAS. Des si- gnaux d'horloge Ki sont appliqués aux grilles ou électrodes de commande des transistors T3, T4 et T7. Des signaux d'horloge K2 sont appliqués aux grilles ou électrodes de commande des transistors Tl, T6 et T8. Les signaux d'hor- 247 1654- -2- loge comme représenté sur le diagramme joint sont en oppo- sition de phase de sorte qu'ils n'ont pas leur valeur haute simultanément. Une entrée de bit ou de signal de données D est connectée à la grille du transistor T2. Lors du fonctionnement de ce circuit, la jonction 10 est préchargée par le passage du signal d'horloge K2 à sa valeur haute. En supposant que le signal d'entrée bi- naire en D soit haut, lorsque le signal d'horloge Kl passe à sa valeur haute la jonction 10, et ainsi la connexion A, passent à VSS. Comme le transistor T7 est également conduc- teur, la connexion B passe aussi à VSS, c'est-à-dire qu' elle se trouve à un niveau bas. Comme le transistor T5 est alors bloqué, la jonction 12 est préchargée à VDD moins la tension de seuil de T4. Lorsque K2 passe ensuite à sa va- leur haute, la charge à la jonction 12 est communiquée en partie à la borne de sortie Q qui passe également à la valeur haute. Dans le cas ou D est à sa valeur basse après la charge préalable de la jonction 10, lorsque Kl passe à sa valeur haute, par suite du fait que le transistor T7 est rendu conducteur, la charge en 10 se partage entre les conne- xions A et B. Comme B est à sa valeur haute, la jonction 12 passe à sa valeur basse lorsque K2 passe ensuite à sa valeur haute et le signal de valeur basse à la jonction 12 est transmis en partie à la sortie Q qui à ce moment est également à sa valeur basse. Bien qu'en théorie, ce circuit doit fonctionner, on a constaté qu'en raison du partage de la charge entre A et B. la tension sur 'la connexion B correspond à un "1" logique est insuffisante pour assurer un fonctionnement fiable aux hautes fréquences. Par conséquent, pour autant que le circuit fonctionne, son fonctionnement est très lent. Une façon de fournir une charge supplémentaire à la jonction 10, pendant la période de charge préalable lors- que K2 est à sa valeur haute, consiste à connecter un con- densateur d'équilibrage 14, représenté en traits pointillés, entre la connexion A et la ligne VSS. Par conséquent, lorsque la jonction 10 et ainsi la connexion A sont pré- chargées, le condensateur 14 est également chargé. Cela étant, lorsque le transistor T7 est rendu conducteur et qu'un partage de charge se produit entre les connexions A et B, la tension à la connexion B est suffisante pour permettre au transistor T5 de devenir fortement conducteur. En pratique, le condensateur 14 comprend un transistor MOS à canal n par effet d'appauvrissement connecté en tant que condensateur. Les rapports de longueur à largeur des transistors Tl à T6 peuvent être 6/6 en micromètres tandis que le rapport de largeur à longueur du condensateur 14 peut être de l'ordre de 20/20 ou de 30/30 en micromètres. Un transistor formant le condensateur 14 occupe par consé- quent une surface de puce relativement importante comparée à celle occupée par les autres transistors Tl à T8 et ceci est indésirable en particulier si l'élément de registre à décalage à fabriquer fait partie d'un ensemble de plusieurs centaines sinon de plusieurs milliers d'éléments formant un grand registre à décalage. Une autre manière de pallier les difficultés suscitées par le partage de charge est suggérée dans le brevet des Etats-Unis d'Amérique no 3.935.474. La cellule logique décrite comprend des systèmes logiques avec rapport et sans rapport disposés en alternance, chacun des systèmes logiques sans rapport étant dépourvu de portes TAS et évi- tant ainsi le partage de charge et le bruit qui affectent en particulier la stabilité d'un signal de bas niveau lo- gique près de la ligne VSS. Cependant, les étages avec rapport consomment beaucoup d'énergie. L'invention a pour but de réaliser des éléments de registre biphasés sans rapport à grande vitesse de fonction- nement, occupant une moindre surface de puce, et consom- mant moins de courant. Suivant l'invention, il est prévu un élément de regis- tre à décalage biphasé sans rapport comprenant un premier, un deuxième et un troisième transistor MOS d'un premier 247 1654 -4- type de conductivité dont les trajets de source-drain sont connectés en série entre une première et une deuxième ligne d'alimentation, un quatrième, un cinquième et un sixième transistor MOS du premier type de conductivité dont les trajets de source-drain sont connectés en série entre la première et la deuxième ligne d'alimentation, un septième transistor MOS du premier type de conductivité dont le trajet de sourcedrain est connecté à une jonction entre le premier et le deuxième transistor et la grille- du cinquième (ou du sixième) transistor, un huitième tran- sistor MOS du premier type de conductivité dont le trajet de source-drain est connecté à une jonction entre le qua- trième et le cinquième transistor et une sortie, une en- trée de signaux de données étant connectée à la grille du deuxième (ou du troisième.) transistor, les grilles du troi- sième (ou du deuxième), du quatrième et du septième tran- sistor étant connectées à une source de premiers signaux d'horloge et les grilles du premier, du sixième (ou du cin- quième) et du huitième transistor,étant connectées à une source de seconds signaux d'horloge en opposition de phase avec les premiers signaux d'horloge, et une première et une deuxième capacité d'appoint connectées respectivement, d'une part entre la grille du septième transistor et la jonction entre le premier et le deuxième transistor, et d'autre part entre la grille du huitième transistor et la jonction entre le quatrième et le cinquième transistor. Tous les transistors peuvent être des transistors à enrichissement, ou bien le premier et le quatrième tran- sistor peuvent être des transistors à appauvrissement et les autres transistors peuvent être des transistors à en- richissement. Dans ce dernier cas, l'amplitude des premiers et seconds signaux d'horloge est t-elle que le premier et le quatrième transistor peuvent être bloqués. Un registre à décalage dynamique à haute densité est décrit dans le brevet des Etats-Unis d'Amérique no 3.621.279. Ce registre à décalage comprend plusieurs 247 1654 -5- cellules, chaque cellule comportant n sous-cellules à même de stocker n-l bits de données. Les cellules sont faites de transistor à effet de champ (fet) dans une pastille semiconductrice ou monolithique. Chaque sous-cellule com- prend un premier transistor à effet de champ dont le tra- jet de source-drain est connecté entre une source de ten- sion de référence et une extrémité du trajet de source- drain d'un autre transistor à effet de champ servant de porte TAS pour commander le transfert de l'information à la sortie de la sous-cellule suivante. Un signal d'entrée est appliqué à la grille du premier transistor à effet de champ et un signal de synchronisation est appliqué à la grille du transistor à effet de champ TAS. Un condensateur d'appoint est connecté entre la jonction des trajets de source-drain des transistors à effet de champ dans une sous-cellule et la grille du tran- sistor à effet de champ TAS. En fonctionnement, les sous- cellules d'une cellule sont rythmées ou synchronisées de manière à transférer successivement un bit présent sur l'entrée de la cellule vers la sortie de celle-ci. Un in- convénient de ce registre à décalage connu est que le con- densateur connecté au transistor à effet de champ TAS doit charger la capacité des deux jonctions situées de part et d'autre du transistor à effet de champ TAS connecté à sa propre phase d'horloge. Par conséquent, le condensateur doit être relativement important et la charge imposée sur le générateur d'implusions d'horloge est élevée. Dans l'é- lément de registre à décalage conforme à l'invention, les deux transistors supplémentaires par étage ou barreau per- mettent de précharger un côté de la porte TAS à partir de la ligne d'alimentation VDD avant que la porte TAS ne soit ouverte. Par conséquent, la charge imposée sur le généra- teur de signaux d'horloge est fortement réduite. Lorsque l'élément de registre à décalage conforme à l'invention est fabriqué sous la forme d'un circuit intégré, la première et la deuxième capacité peuvent être faites 24? 1654 d'un neuvième et d'un dixième transistor MOS du même type de conductivité que les autres transistors. Le neuvième et le dixième transistor peuvent être du type à appauvrisse- ment ou à enrichissement. Dans une première forme d'exécution, la grille du neu- vième transistor est connectée à la jonction entre le pre- mier et le deuxième transistor et sa source ainsi que son drain sont connectés à la grille du septième transistor. Le dixième transistor est connecté d'une manière analogue mais, dans ce cas, sa grille est connectée à la jonction entre le quatrième et le cinquième transistor et sa source ainsi que son drain sont connectés à la grille du huitième transistor. Une telle forme d'exécution implique une double inter- ruption de diffusion dans le polysilicium ce qui occupe un supplément de surface sur -la puce. Dans le cas o le neu- vième et le dixième transistor sont des transistors à appau- vrissement, cette double interruption de diffusion dans le polysilicium peut être évitée dans une deuxième forme d'exé- cution dans laquelle le neuvième et le dixième transistor sont connectés de la manière opposée à celle des transistors correspondants de la première forme d'exécution ou d'une troisième forme d'exécution dans laquelle les connexions entre les premier et deuxième et les quatrième et cinquième transistor comprennent respectivement les trajets de source- drain du neuvième et du dixième transistor, leur grille étant connectée respectivement aux grilles du septième et du huitième transistor. En variante, la première et la deuxième capacité peuvent être des condensateurs réalisés au moyen d'un procédé de mé- tallisation à deux niveaux;soit: polysilicium-polysilicium, aluminium-aluminium ou polysilicium-aluminium. Avec ces con- densateurs une seule diffusion vers un contact en polysili- cium est nécessaire. L'invention sera décrite ci-après., à titre d'exemple, avec référence aux figures 2 à 5 des dessins annexés dans lesquels: -7 271 la figure 2 est un schéma électrique d'un élément de registre à décalaqe biphasé sans rapport conforme à l'in- vention la figure 3 est un diagramme de forme d'onde permettant de décrire le fonctionnement du condensateur d'appoint de la figure 2 les figures 4 et 5 illustrent des modifications qui peuvent être apportées au circuit représenté à la figure 2, et la figure 6 est un schéma électrique d'une variante du circuit représenté à la figure 2. Sur les dessins, les mêmes chiffres de référence ont été utilisés pour désigner les dispositifs et les éléments correspondants du circuit. De plus, pour plus de concision, seules les parties de l'élément de registre à décalage re- présentées sur la figure 2 qui diffèrent de celles du cir- cuit de la figure 1 sont décrites. Les inconvénients mentionnés en référence à l'élément de registre à décalage représenté sur la figure i sont évi- tés par le circuit représenté sur la figure 2 dans lequel des condensateurs d'appoint 14,16-(représentés schématique- ment en traits pointillés) sont branchés entre la. connexion A et la grille du transistor T7 et une connexion C et la grille du transistor T8. Sur la figure 2, ces condensateurs 14,16 sont des transistors MOS à canal n par effet d'appau- vrissement T9, T10 ayant chacun un rapport de largeur à longueur de 8/8. En fonctionnement, lorsque le signal K2 a sa valeur haute, la connexion A est préchargée à la ten- sion de VDD moins la tension de seuil du transistor Tl de sorte que la jonction 10 est à environ 3 volts pour une tension VDD de 5 volts. La connexion B peut être pratique- ment à zéro volt comme le montre la figure 3. Le condensa- teur d'appoint 14 représenté par le transistor T9 est aussi préchargé. Si le signal D est à sa valeur basse, comme le montre la figure 3, lorsque le signal Kl passe à sa valeur haute, la tension à la connexion A augmente jusqu'à à peu près 5 volts mais lorsque le transistor T7 devient conduc- teur, la tension à la connexion A diminue au fur et à mesure que la tension à la connexion B augmente jusqu'à ce que le partage de charge soit-finalement achevé et que les deux connexions soient environ à 3 volts. La dimension du tran- sistor T9 doit de préférence être choisie de manière que, dès que le partage est achevé, le transistor T7 formant la porte TAS soit en passe d'être, ou complètement bloqué. Ensuite lors du front descendant du signal Ki, la tension de la connexion A est abaissée par le transistor T9 mais, étant donné que le transistor est presque ou complètement bloqué, la tension de la connexion B n'est abaissée que par la capacité de chevauchement de la grille du transistor T7. Comme cette capacité est faible, la connexion B reste flottante, en substance vers 3 volts, de sorte que, lorsque le signal K2 est à sa valeur haute, le transistor T5 est saturé. Si, d'autre part, le signal d'entrée D a sa valeur haute, lorsque Ki devient haut, les deux connexions A et B se dé- chargent presque jusqu'à zéro volt. Ensuite, lorsque la valeur de Ki diminue, le transistor T9 abaisse la tension des deux connexions A et B à une faible valeur négative assurant à coup sûr le blocage du transistor T5. La présence du condensateur d'appoint 14 comprenant le transistor T9 assure donc que les valeurs logiques hautes et basses de la connexion B soient respectivement bien supérieures et bien inférieures à la tension de seuil, normalement-de 1 volt, du transistor T5, ce qui garantit au circuit une bonne immunité au bruit. Un partage de charge de ce type se produit également dans le transistor T8 de sorte que le bit qui était initia- lement présent à l'entrée D apparaît sur la sortie Q. En connectant le transistor T9 comme sur la figure 4 de telle façon que sa source et son-drain soient connectés res- pectivement à la source du transistor Tl et au drain du transistor T2, et de telle sorte que sa grille soit connec- 247 165 4 -9- tée aux grilles des transistors T3 et-T7, on peut rendre le circuit plus compact car comparée à la disposition repré- sentée sur la figure 2, on évite deux interruptions de dif- fusion dans le polysilicium. La figure 5 illustre une autre variante du transistor à appauvrissement T9 formant le condensateur 14 selon la- quelle la source et le drain du transistor T9 ne sont pas en courtcircuit. Selon cette variante, le circuit devient encore plus compact et le transistor T9 est encore à même de fournir la charge d'appoint nécessaire. Le transistor T10 peut aussi être connecté comme sur les figures 4 et 5 pour gagner de l'espace sur la puce. Les condensateurs d'appoint 14,16 des figures 2 et 6 peuvent être des transistors à enrichissement au lieu des transistors à appauvrissement représentés. De plus, les condensateurs peuvent être fabriqués au moyen d'un procédé de métallisation à deux niveaux (soit polysilicium-polysi- licium, aluminium-aluminium, ou polysilicium-aluminium) qui convient pour fabriquer des condensateurs de bonne qualité. La figure 6 est un schéma électrique d'une variante du circuit représenté sur la figure 2. Les différences entre les deux circuits représentés résident respectivement en ce que l'entrée de données de chaque barreau de transistors Tl à T3 et T4 à T6 est connectée à la grille du transistor T3, T6, en ce que le signal d'horloge Kl est appliqué à la grille du transistor T2, et en ce que le signal d'horloge K2 est appliqué à la grille du transistor T5. Bien que le fonctionnement de base de ces circuits soit- le même, le choix d'un circuit de préférence à l'autre dé- pend du fait que, dans l'application prévue du circuit, un "un" ou haut niveau est plus critique qu'un "zéro" ou bas niveau. Si un "zéro" est le plus critique, la figure 2 doit être préférée parce que dans des conditions extrêmes, la capacité canal-grille du transistor T2 dégrade un "un" sur l'entrée D connectée à sa grille lorsque la connexion A se décharge jusqu'à VSS. En variante, si un "un" est le plus 2 47 165.4 critique, la figure 6 doit être préférée parce que dans des ectditionsextrêmes, un "zéro" sur l'entrée D du transistor T3 est dégradé par la capacité parasite drain-grille. Les variantes décrites avec référence aux figures 4 et 5 et la réalisation des condensateurs 14 et 16 par un pro- cessus de métallisation à deux niveauKs'appliquent aussi au circuit de la figure 6. Comme chaque demi-bit est ra- fraîchi lors de son passage d'un barreau au suivant, la dé- gradation d'une valeur haute ou d'une valeur basse n'est pas cumulative dans tout le registre à décalage. Dans une autre forme d'exécution non représentée, l'élé- ment de registre à décalage peut comprendre un barreau dans lequel le signal d'entrée de données D est appliqué au tran- sistor médian, à savoir T2, et un barreau dans lequel le signal d'entrée de données est appliqué au transistor le plus bas, à savoir T6. Dans une autre forme d'exécution non représentée de l'in- vention, les transistors de charge préalable Ti et T4 sont des transistors à appauvrissement au lieu de transistors à enrichissement et les signaux d'horloge KI, K2 ont une ampli- tude de 5V. L'élément de circuit à décalage peut être fabriqué en tant qu'élément d'un registre de 2000 bits pouvant être logé sur une puce de circuit intégré de dimension standard. Le circuit décrit de la figure 2 ou de la figure 6 n'a au- cune capacité d'activation au-delà de celle de l'élément suivant l'élément voisin dans le registre à décalage et par conséquent un élément terminal est nécessaire pour pro- duire l'activation nécessaire. Si on le souhaite, le trajet de source-drain du transis- tor T8 peut être connecté à la grille du transistor T2 (fi- gure 2) ou T3 (figure 6) et la sortie de l'élément de re- gistre à décalage peut être prise à la jonction 12. Un tel agencement n'affecte pas le fonctionnement du circuit re- présenté sur la figure 2 ou sur la figure 6. - 11- 247 1654 Quoique les transistors Tl à T10 aient été décrits comme étant du type à canal n, ils peuvent également être du type à canal p moyennant des modifications appropriées des lignes d'alimentation et d'autres particularités du circuit. La référence à un transistor MOS dans le présent mémoire doit être interprétée dans un sens large comme comprenant des dispositifs dans lesquels la grille est faite d'une ma- tière autre qu'un métal, par exemple du silicium polycris- tallin, et dans lesquels la couche isolant la grille est faite d'une composition autre que de l'oxyde de silicium pur. -12- - REVENDICATIONS - 1.- Elément de registre à décalage biphasé dit "sans rapport" caractérisé en ce qu'il comprend un premier (Tl), un deuxième (T2) et un troisième (T3)transistor MOS d'un premier type de conductivité dont les trajets de source- drain sont connectés en série entre une première (VDD) et une deuxième ligne d'alimentation (VSS), un quatrième (T4), un cinquième (T5) et un sixième lumnsieto (T) MOS du premier type de conductivité dont les trajets de source-drain sont connectés en série entre la première et la deuxième ligne d'alimentation, un septième transistor (T7) MOS du premier type de conductivité dont le trajet de source-drain est connecté à une jonction entre le premier et le deuxième transistor et la grille du cinquième (ou du sixième) tran- sistor, un huitième transistor (T8) MOS du premier type de conductivité dont le trajet de source-drain est connecté à une jonction entre le quatrième et le cinquième transistor et une sortie (Q), une entrée (D) de signaux de données étant connectée à la grille du deuxième (ou du troisième) transistor, les grilles du troisième (ou du deuxième), du quatrième et du septième transistor étant connectées à une source (Kl) de premiers signaux d'horloge et les grilles du premier, du sixième (ou du cinquième) et du huitième tran- sistor étant connectées à une source (K2) de seconds signaux d'horloge en opposition de phase avec les premiers signaux d'horloge et une première (14) et une deuxième (16) capacité d'appoint connectées respectivement d'une part entre la grille du septième transistor et la jonction entre le pre- mier et le deuxième transistor et d'autre part entre la grille du huitième transistor et la jonction entre le qua- trième et le cinquième transistor. 2.- Elément de registre à décalage suivant la revendica- tion 1, caractérisé en ce que du premier au huitième, les transistors sont des transistors à enrichissement. -13- 3.- Elément de registre à décalage suivant la revendi- cation 1, caractérisé en ce que le premier (TI) et le qua- trième (T4) transistor sont des transistors à appauvrisse- ment et les autres sont des transistors à enrichissement, l'amplitude des premiers et seconds signaux d'horloge étant telle que le premier et le quatrième transistor peuvent être bloqués. 4.- tlément de registre à décalage suivant l'une des re- vendications 1, 2 ou 3, caractérisé en ce que la première et la seconde capacité sont un neuvième (T9) et un dixième (T10) transistor MOS du premier type de conductivité. 5.- Elément de registre à décalage suivant la revendi- cation 4, caractérisé en ce que la grille du neuvième tran- sistor est connectée à la jonction entre le premier et le second transistor et sa source et son drain sont connectés à la grille du septième transistor, la grille du dixième transistor étant connectée à la jonction entre le quatrième et le cinquième transistor et sa source et son drain étant connectés à la grille du huitième transistor. 6.- Elément de registre à décalage suivant la revendi- cation 4, caractérisé en ce que la grille du neuvième tran- sistor est connectée à la grille du septième transistor et sa source et son drain sont connectés à la jonction entre le premier et le second transistor, la grille du dixième transistor étant connectée à la grille du huitième transis- tor et sa source et son drain étant connectés à la jonction entre le quatrième et le cinquième transistor. 7.- Elément de registre à décalage suivant la revendi- cation 4, caractérisé en ce que le trajet de source-drain du neuvième transistor comprend la jonction entre le premier et le deuxième transistor, une jonction des trajets de source- drain du neuvième transistor et du deuxième transistor étant connectée au trajet de source-drain du septième transistor dont la grille est connectée à la grille du neuvième tran- sistor et le trajet de source-drain du dixième transistor comprenant la jonction entre le quatrième et le cinquième 247 1654 - 14- transistor, une jonction des trajets de source-drain du di- xième et du cinquième transistor étant connectée au trajet de sourcedrain du huitième transistor dont la grille est connectée à la grille du dixième transistor. 8.- Elément de registre à décalage suivant l'une quel- conque des -revendications 4 à 7, caractérisé en ce que le neuvième et le dixième transistor sont des transistors à appauvrissement. 9.- Elément de registre à décalage suivant la revendi- cation 4 ou 5, caractérisé en ce que le neuvième et le di- xième transistor sont des transistors à enrichissement. 10.- Elément de registre à décalage suivant la revendi- cation 1, 2 ou 3, caractérisé en ce que le premier (14) et le second (16) condensateurs sont fabriqués par un procédé de métallisation double. 11.- Registre à décalage de circuit intégré, caractérisé en ce qu'il comprend plusieurs éléments de registre à dé- calage biphasé sans apport suivant l'une quelconque des revendications 1 à 10.