FR 2462064 A1 19810206 FR 8016133 A 19800722 1. La présente invention concerne de façon générale le domaine des liaisons pour l'acheminement des données en- tre des unités centrales de traitement et des périphériques et, en particulier, le transfert en série de données en pa- rallèle par multiplexage de division de temps par l'intermé- diaire de fibres conductrices de la lumière. Jusqu'à mainte- nant, les liaisons pour le transfert de données entre une u- nité centrale de traitement CPU et des périphériques se fai- saient selon une organisation en série ou en parallèle. Ce- pendant, dans la plupart de ces liaisons, des câbles conduc- teurs en cuivre étaient utilisés. On utilisait de préférence des liaisons en parallèle en raison de la vitesse accrue, même si ces liaisons étaient plus coûteuses du point de vue conception et fabrication. Les vitesses et les longueurs auxquelles ces liai- sons en parallèle par câbles en cuivre pouvaient fonctionner étaient limitées par les caractéristiques physiques du câble et la structure physique de transmission électrique des don- nées. Par exemple, de la géométrie et de la composition des câbles résultaient des pertes dues à l'impédance. des câbles. De plus, la capacité parasite inhérente de ces câbles dimi- nuait les temps de montée, ce qui abaissait la vitesse. Le changement de la structure physique du câble électrique pour réduire au minimum les caractéristiques est coûteux. D'autre part, les propriétés physiques et matériel- les des fibres optiques ont pour effet de diminuer les pertes en cours de transmission. En outre, ces pertes sont uniformes jusqu'à quelques centaines de mégahertz en donnant une grande largeur de bande. Cette grande largeur de bande permet d'obte- nir des débits plus élevés avec une faible perte de perfor- mance. Par exemple, une installation de TV avec câble op- tique définie par la Société Harris de London, dans l'Ontario, fonctionnait à 322 mégabits par seconde dans le milieu de 1'- année 1979 pour des espacements de récepteurs de 2,6 kilomè- tres. La Société Harris a également défini une liaison télé- phonique et optique de débit de 274 mégabits pour une distan- ce de 51 kilomètres dont l'achèvement était prévu pour la fin de l'année 1979. Il est prévu que la durée de vie de ces li- 2. aisons optiques soit de vingt à trente ans alors que celle d'une liaison électrique n'est que de cinq à sept ans. En outre, les performances des dispositifs à fibre optique sont continuellement améliorées et, comme on peut s'- en rendre compte dans l'industrie des circuits intégrés des années 1970, les prix des composants optiques continuent à baisser tandis que les techniques de production de masse sont conçues et perfectionnées. Dans l'industrie des calculateurs, il existe beau- coup d'applications qui sont adaptées aux fibres optiques. Le grand nombre de fils qui relient les unités CPU à des péri- phériques peut être réduit considérablement ainsi que leur dimension. De plus, des liaisons plus longues sont réalisa- bles pour obtenir des systèmes de traitement répartis dont les unités CPU sont espacées de plusieurs kilomètres alors qu'on n'avait obtenu jusque là que des espacements de quel- ques dizaines de centimètres. La distance d'un périphérique à son unité CPU n'est donc plus un paramètre de limitation d'un système de traitement de données. Des périphériques mécani- ques bruyants tels que des lecteurs de cartes, des perfora- teurs et des imprimantes peuvent ainsi être placés dans une pièce différente de celle o se trouve l'unité CPU. De plus, une immunité au bruit électrique est également obtenue par l'emploi de fibres optiques puisqu'il ne peut y avoir d'in- terférence en radiofréquence et de diaphonie par couplage in- ductif. Les autres avantages des liaisons optiques compren- nent: l'élimination de boucle de retour par la masse, la ré- duction de dimension et de poids, l'absence de risque d'étin- celle ou de feu, une sécurité de transmission plus grande, l'absence de charge en court-circuit, 1' absence de bruit de fond ou d'échos, et la possibilité d'opérer à des températu- res jusqu'à 100G0C. Un appareil selon la présente invention sert à recevoir des données numériques d'un autre système de trai- tement de données ou de communication dans lequel les don- nées sont transmises en direction du dispositif qui est dé- crit ici par un signal lumineux transmis par une fibre opti- que. Dans l'exemple de réalisation préféré de la présente in- 3. vention, les données provenant de l'autre système de traite- ment de données sont codées dans le code de Manchester. L'- appareil récepteur décrit ici utilise une photodiode pour convertir le signal lumineux en un signal électrique. Ce si- gnal électrique est amplifié et converti en niveaux de si- gnal numérique de logique TTL à transistor-transistor par une pastille d'amplificateur. La sortie de cet amplificateur émet un signal qui traverse un circuit générateur de signaux d'hor- loge pour engendrer un signal d'horloge à partir des données dans le code de Manchester et donner en sortie un signal d'Horloge Rétabli. Le générateur de signaux d'horloge engen- dre également un signal de Données de SR et un signal Retardé de Données de Manchester. Ces deux signaux représentent le même signal présent à la sortie de l'amplificateur mais re- tardé dans le temps. Un circuit détecteur de signal en-tête contrôle un signal en-tête codé dans le signal Retardé de Données de Manchester qui indique le début de la transmission d'un paquet de données par la fibre optique. Le détecteur de signal en-tête transfère également le signal d'Horloge Rétabli par sa sortie d'horloge de Données à la réception du signal en-tête. Le détecteur de signal en-tête commence aussi à comp- ter le nombre de périodes dans le signal d'Horloge Rétabli à la réception du signal en-tête, et engendre un signal de Ver- rouillage de Données après un nombre prédéterminé de périodes du signal d'Horloge Rétabli. Chaque période d'horloge corres- pond à la période d'un bit dans le signal de données d'entrée. Le nombre de bits de données dans un paquet de données dépend des besoins d'un dispositif externe à l'usage d'un utilisa- teur connecté à la sortie de l'appareil récepteur selon la présente invention. Un registre à décalage et un circuit de verrouillage de données sont reliés pour recevoir le signal de Données de SR, le signal de Verrouillage de Données et le signal d'Horloge de Données. A la réception du signal en-tête, l'apparition du signal d'Horloge de Données provoque le déca- lage des bits de données du signal de Données de SR dans le registre à décalage au rythme d'un bit de données par période d'horloge du signal d'Horloge de Données. A la réception du signal de Verrouillage de Données en provenance du détecteur de signal en-tête, le registre à décalage transfère les don- 246i064 4. nées décalées dans un ensemble de tampons de verrouillage de données ayant des lignes d'accès en sortie en parallèle. Les données dans ces tampons de verrouillage de données restent présentes sur les lignes de sortie d'accès aux données en pa- rallèle pour leur utilisation par un dispositif externe d'u- tilisateur jusqu'à ce qu'un nouveau paquet i données soit dé- calé dans le registre à décalage et qu'un nouveau signal de Verrouillage de Données soit reçu. L'appareil récepteur, objet de l'invention, est u- ne sous-combinaison d'une combinaison d'ensemble plus vaste qui est décrite dans la suite. La combinaison d'ensemble est décrite de façon à ce que l'homme de l'art puisse mieux com- prendre le principe de fonctionnement de l'appareil récepteur de la présente invention. D'autres caractéristiques et avantages de la pré- sente invention seront mis en évidence dans la description suivante, donnée à titre d'exemple non limitatif, en référen- ce aux dessins annexés dans lesquels Fig. 1 est un schéma simplifié d'une interface ty- pique de transfert en parallèle de données unidirectionnelle entre une unité centrale de traitement CPU et un périphérique Fig. 2 est un chronogramme d'établissement d'une liaison pour l'exemple d'interface de la figure 1. Fig. 3 est un schéma de principe d'une liaison op- tique unidirectionnelle pour des transferts de données selon un format en série entre l'unité CPU et un périphérique. Fig. 4 est une représentation des connexions méca- niques constituant la liaison optique unidirectionnelle. Fig. 5 est une représentation plus détaillée des lignes de commande présentes dans une liaison typique unité CPU-périphérique. Fig. 6 est un schéma fonctionnel du circuit logi- que d'interface émetteur. Fig. 7A et 7B sont des schémas logiques du GENERA- TEUR DE DECLENCHEMENT. Fig. 8 est un chronogramme montrant la relation des différentes formes d'onde en fonction du temps dans le circuit logique d'interface émetteur. Fig. 9 est un schéma logique du DETECTEUR DE DE- 5. CLENCHEMENT. Fig. 10 est un schéma logique du GENERATEUR DE SIGNAL EN-TETE dans le circuit logique d'interface émetteur. Fig. Il est un schéma logique du CODEUR DE MAN- CHESTER 42 de la figure 6. Fig. 12 est une représentation du format du signal EN-TETE suivi d'un paquet de données comprenant un nombre de bits de données sélectionnés arbitrairement dans la prise en instantané des lignes de commande et de données. Fig. 13 est un schéma comparatif de la forme d'on- de du signal EN-TETE et de toutes les autres combinaisons des trois bits dans le code de Manchester. Fig. 13A est un schéma logique du REGISTRE A DECA- LAGE 44 de la figure 6. Fig. 14 est un schéma de circuit du CIRCUIT DE COMMANDE DE SOURCE 19 de la figure 6. Fig. 15 est un schéma fonctionnel du circuit logi- que d'interface récepteur 27 de la figure 3. Fig. 16 est un schéma logique du GENERATEUR DE SI- GNAUX D'HORLOGE du système. Fig. 17 est un chronogramme des signaux mis en oeuvre dans le rétablissement du signal d'horloge. Fig. 18 est un schéma logique du DETECTEUR DE SI- GNAL EN-TETE. Fig. 19A et 19B sont des chronogrammes pour le DE- TECTEUR DE SIGNAL EN-TETE et le REGISTRE A DECALAGE du cir- cuit logique d'interface récepteur. Sur la figure 1, on a représenté sous la forme d'- un schéma simplifié un transfert de données en parallèle ty- pique effectué le long d'un BUS DE DONNEES 10 entre une unité centrale de traitement CPU Il et un appareil PERIPHERIQUE 12. La liaison optique peut également être utilisée pour les transferts entre d'autres unités dans un système de traite- ment de données ou autre système numérique. Des lignes de commande 13 et 14 transmettent des signaux d'établissement d'une liaison de verrouillage pour reconnaître un transfert sur de données. Par exemple, le PERIPHERIQUE 12 est un lec- teur de cartes, un perforateur de cartes ou une imprimante, mais il peut être aussi un microprocesseur ou une autre unité. 6. La figure 2 représente un exemple de synchronisation dese- xemples d'établissement d'une liaison sur les lignes de com- mande 13 et 14 pendant un transfert de données. Un transfert de données de l'unité CPU Il au PERIPHERIQUE 12 par le BUS DE DONNEES 10 est effectué de la façon suivante. Au temps T1, l'unité CPU 11 place les don- nées sur le BUS DE DOh'IEES 10 et met la ligne de commande 13 à un niveau haut (le signal Cl de la figure 2). Le signal Cl se propage dans la ligne 13 et les données se propagent dans le BUS DE DONNEES 10 et atteignent au même temps T2 le PERIPHERIQUE 12. En réponse à la montée du signal C1, le PERIPHERIQUE 12 met la ligne de commande 14 à un niveau haut (le signal C2 de la figure 2) pour indiquer qu'il est prêt à accepter les données. Le signal C2 se propage en sens in- verse dans la ligne de commande 14 en direction de l'unité CPJ 1l en entrainant la descente du signal Cl au temps T3 qui accuse réception du signal C2. La transition vers le bas du signal Cl se propage à son tour en direction du PERIPHERIQUE 12 pour lui indiquer qu'il peut prendre les données sur le BUS DE DONNEES l(. Pendant ce temps les don- nées ont eu deux intervalles de propagation pour être stabi- lisées au niveau du PERIPIERIQUE 12. Le PERIPHERIQUE 12 prend les données sur le BUS DE DOI;NEES lC au temps T4 et met le signal C2 sur la ligne de commande 14 A un niveau bas pour indiquer que le transfert est terminé. L'opération terminée est appelée "dialogue". De tels dialogues peuvent être plus simples que celui qui vient d'être décrit. Danslts systèmes de traitement de don- nées actuels, les transferts utilisant des signaux d'éta- blissement de liaison de verrouillage peuvent être plus com- pliqués puisque davantage de lignes de commande sont habi- tuellement utilisées. Néanmoins, la séquence des évènements reste généralement la même. La liaison optique décrite est définie pour conserver cette technique originale d'établis- sement d'une liaison mais pour changer le format des données transférées de bits en parallèle en un paquet de données en série composé d'un signal en-tête de plusieurs bits suivi d'un paquet constitué d'un nombre de données sélectionnées a- 7, bitrairement et de bits de commande. Le schéma fonctionnel des éléments de la fi- gure 3 comprend une liaison optique unidirectionnelle re- liant l'unité CPU 11 au PERIPHIERIQUE 12. L'unité CPU Il envoie des données en parallèle par l'intermédiaire du BUS DE DONNEES 1C à un CIRCUIT LCOGIQUE D'INTERFACE EMETTEUR 16. Un BUS DE COIMMANDE 15 permet la propagation de signaux de commande de l'unité CPU au CIRCUIT LOGIOUE J)'INTERFACE EMETTEUR 16. Cette unité sera décrite plus en détail dans la suite, mats on notera dès maintenant que sa fonction est de convertir les données d'un format en parallèle en un for- mat en sdrie et de coder les données pour une transmission optique. Le signal de DONNEES DE,MANC1HESTE:! présent sur une ligne 18 commande un CIRCUIT DE COM.'.ANDE DE SOURCE 19 qui excite i son tour électriquement une SCURCE OIPTIQUE 20. Le CIRCUIT DE COMMANDE DE SOURCE 19 peut être un circuit de com- mriande à porte Ot-positif du type 75453B de Texas Instruments comprenant une porte OU commrandant un transistor de sortie. Le CIRCUIT DE COMMANDE DE SOURCE 19 et la SOURCE OPTIQUE 20 pourraient être combinés selon une technologie nouvelle. Le transistor de sortie du CIRCUIT DE COMMANDE DE SOURCE 19 commande une diode à émission de lumière du type 30133 de RCA qui constitue la SOURCE OPIIQUE 20. La SOURCE OPTIQUE 20 sert A convertir le signal électrique provenant du ( OPTIQUE 20 comporte une certaine longueur de câble de fi- bre optique appelé CABLE D'ARlRITVEE qui est désigné par la référence 21 sur la figure 3, celui-ci servant de fenêtre de sortie à la SOURCE OPTIQUE 20. Ce CABLE D'ARRIVEE 21 est optiquement couplé à la zone émettrice do -la diode LED et s'étend sur 127 millimètres à partir de la surface du bot- tier de 1l diode. Une représentation plus détaillée de la struc- ture mécanique de la liaison optique unidirectionnelle est donnée sur la figure 4. Cette figure donne un exemple de dis- position mais d'autres dispositions peuvent être utilisdes. 8. Le CABLE D'ARRIVES 21 relie la SCURCE OPTIQUE 20 à un COCNIECT]EUR DE CABLE DE FIBRE (G'OIQUE 22 qui peut etre un connecteur de AMP. La fonction du COiNEN(ECTUJR DE CABLE DE FIBRE OPTIQUE est de fixer un CîBLE DE FIBRE OPy'IQUE 23 en liaison dtroite avec le CABLE] D'ARRIVEEr 21. Le CABLE DE FIBRE OPT IOUE 23 sert de chemin de la lumière dans l'exemple de réalisation préféré de la présente invention et peut etre un câble optique du type Canstar n D2P-125/250 fabriqué par la Section des Produits 1C de Fibres optiques de la Société Canstar. Ce câble optique sert à recevoir le signal lumineux de la S(.URCE OPTIQUE 20 et à le transmettre sur la longueur du câble jusqu'à une extrémitd distale éloignée dtune certaine distance de la po- sition de la SCURCE OPIúIQUE. Le CAELL DE FIBRE OPTIQUE 23 se termine dans un second CON1:EEúEUR DE CABLE D,' FI3BRE OPTIQUE 24 qui sert à relier le CABLE DE FIBR! C-PTIQUE 23 à une PHOTODIODE 25. La PHOTODIODE 25 neut être une diode PIN à un seul élément de Silicium du type 3C$08 de RCA qui sert à con- vertir le signal lumineux provenant du CABLE DE FIBRE OPTI- QUE 23 en signaux électriques utilisables par un AIPLIFICA- TEUR RECEPTEUR 26. L'AMPLIFICATEUR T BCEPúEJR 26 qui peut ê- tre un récepteur de fibre optique du type SPX 3620 de Spec- tronics exécute les fonctions d'amplification du signal pro- venant de la PHOTODIODE 25, de commande d'amplification li- néaire automatique et de conversion en piveaux de signaux numériques. L1M' APLIFICATEUR RECEPTE1,Ci% 26 peut engendrer un signal Logique de niveau TTL envoyé à un CIRCUIT LOGIQUE D)'INTFRFACE RE'CEE-4,:U 27 dans lequel le signal d'horloge est rétabli. Les données sOnt ensuite converties à nouveau dans le format en parallèle, elles sont décodées et transférées dans le PERIPUHERIQUE 12. Sur la figure 5, on a représenté de façon plus détaillée les lignes de commande présentes dans une liaison typique CPU-périphérique. Le signal de VALIDATION DE SORTIE (ENO) sur la ligne 28 sert à préparer le périphérique à re- 9. cevoir les données de l'unité CPU. Le signal de VALIDATION D'ENTREE (ENI) sur la ligne 29 sert à préparer l'unité CPU à recevoir les données du périphérique et remet le signal ENOà zéro. Le signal d'ECIHANTILLOENAGE DE DONNEES DE SORTIE (DSO) sur la ligne 30 indique que les données sont transfé- rées sur le BUS DE DONIEES 10 et il est mis à un quand l'u- nité CPU a placé des données sur le BUS DE DONNEES. Le signal d'ECHANTILLONNAGE DE DONNEES D'ITRIEE (DSI) sur la ligne 31 indique que les données sont transférées sur le BUS DE DOîNEES 10 A partir du PERIPHERIQUE en direction de l'unité CPU et il est mis à un quand le PERIPHERIQUE place des données valides sur le BUS DE DONNEES. Pour des transferts de données de l'unité CPU au PERIPHERIQUE, le signal DSI est mis à un, ce qui indique que le PERIPHERIQUE est prêt A accepter les don- nées de l'unité CPU. Le signal d'ECHANTILLONNAGE DE COMMANDE DE SORTIE (CSO) sur la ligne 32 indique qu'une information de commande ou d'erreur est transférée sur le BUS DE DONNEES 10. Le signal CSO est mis à un quand la commande est placée sur le BUS par l'unité CPU. Quand les commandes sont envoyées du PERIPHERIQUE à l'unité CPU, le signal CSO est mis à un quand l'unité CPU est prête Aaccepter la commande. Le signal d'ECHANTILLONNAGE DE COMMANDE D'ENTREE (CSI) sur la ligne 33 indique qu'une information de commande ou d'erreur est en- voyde sur le BUS DE DONNEES 10. Le signal CSI est mis à un quand le PERIPIIERIQUE détecte une montée du signal CSO. Le signal CSI mis à un indique que le PERIPHERIQUE est prêt à accepter la commande provenant de l'unité CPU. De même, quand une information de commande ou de erreur est transférée du PEÂIPHERIQUE à l'unité CPU, le signal CSI est mis à un quand le PERIPHERIQUE place l'information sur le BUS DE DOiNNEES 10. Le signal d'ERREUR DE PARITE (PER) sur la ligne 36 indique qu'une erreur de parité s'est produite dans la transmission d'un mot de comman de ou de données. Le signal PER est mis à un après la remise à zéro du signal ENO dans le dialogue uti- lisé pour signaler l'erreur de parité. Le signal de remise à zéro (RSO) sur la ligne 34 indique que le PERIPHERIQUE 12 est 10. en train d'gtre initialisé. Ce signal est mis à un quand rout le système est alimenté. Le signal d'interruption (INI) sur la ligne 35 indique que le PERIPHERIQUE nécessite d'a- tre desservi par l'unité CPU 11. L'unité CPU 11 réagit au signal en interrompant le dialogue en cours et en interro- geant le PERIPHERIQUE par une instruction de lecture afin de déterminer quelle est la cause de l'interruption. Les signaux d'OPERATION DE SORTIE (CPO) et d'OPERATION D'ENTREE (OPI) sur les lignes 118 et 119 indiquent respectivement que l'unité CPU est présente et en cours de fonctionnement (OPO) ou que le PERIPHERIQUE est présent et en cours de fonctionne- ment (OPI). La figure 6 est un schéma fonctionnel du CIRCUIT LOGIQUE D'INTERFACE EMETTEUR 16. Ce circuit émetteur est placé à l'extrémité de départ de chaque liaison optique unidirectionnelle. Le GENERATEUR DE DECLENCHEMENT 37 contr8- le les lignes de commande à partir de l'unité CPU ou du PERIPHERIQUE et engendre un-signal de DECLENCHEMENT DE SYSTEME sur la ligne 38 chaque fois que l'une des lignes de commande contrôlées change d'état. Le CIRCUIT LOGIQUE D'INTERFACE E- METTEUR 16 fonctionne pour prendre une "image" des lignes de données et de commande chaque fois qu'il se produit un tel changement d'état. Les données ainsi échantillonnées sont ensuite converties d'un format en série en un format en pa- rallèle et codées dans le code de Manchester par le CIRCUIT LOGIQUE D'INTERFACE EMETTEUR 16. La fonction du GENERATEUR DE DECLENCHEMENT 37 est de contrôler les lignes de commande , 32, 28 et 34 pour détecter des changements d'état sur ces lignes de côté de l'unité CPU. Un autre GENERATEUR DE DECLENCHEMENT du côté du PERIPHERIQUE pour le CIRCUIT LOGIQUE D'INTERFACE EMETTEUR de la liaison optique servant aux trans- ferts de données du PERIPHERIQUE 12 A l'unité CPU 11 contrô- le les lignes de commande 29, 31, 33 et 35. Le signal de DECLENCHEMENT DE SYSTEME est engendré chaque fois qu'une de ces lignes subit une transition positive ou négative ou qu'un signal d'entrée de déclenchement de test est reçu sur 246Z064 11. la ligne 39 à partir d'un GENERATEUR DE DECLFENCIHEMi+JNT DE TEST 40. Le GE;N.EfRATAUR DE DECLENCH].,DiENT 37 attend suffisaa- ment longtemps pour que les lignes de commande deviennent stables et envole ensuite un signal de DECLE/CHE1EISET DE SYSTEI E à un DETECúEUR DE DECLENC}IEMENT 41. Le DETECTEUR DE DECLFECHPfENT 41 sert à recevoir ce signal de DECLENCTIERMwNT DE SYSTELME et à, charger les don- nées dans un format en parallèle sur le BUS DE DONNEES 10 * et les lignes de commande 30, 32, 28, 34 du côté de l'uni- IC té CP'. Ce chargement se produit quand le DETECTFUR DE DECLENCIIEMIW'N 41 produit un changement prédéterminé du si- gnal DECAIAGE/CIIARGEMUNT en un signal à l'état logique zéro sur la ligne 43 suivi de la transition positive suivante du signal d'HORLOGE DE SRl. Le DETECTEUR DE D!VCLENC1HE1,}MENT 41 va- lide également un signal en-tête engerdré par un changement d'état prédéterminé d'un signal de VALI1DATION DE SIGNAL EN- TETE sur la ligne 45. Le signal en-tête est transmis par la liaison optique avant le paquet de données dans un format en série pour indiquer au PERIPlIERIQUE ou à l'unité CPU à l'ex- trémité d'arrivée que ce sont les données qui suivent le si- gnal en-tête. Le GENERATEUR DE SIGN.AL EN-TETE 46 de la figure 6 provoque la transmission du signal en-tête en faisant chan- ger l'état d'un signal d'INVALIDATION DE SIGNAL D'HORLOGE DE M.IANCHESTER surs la ligne 47 de façon prédéterminée par la détection du changement prédéterminé du signal de VALIDA- TION DE SIGNAL EN-TETE sur la ligne 45, Le GEîNilATIltR DE SIGNAL EN-TETE S46 engendre également un signal d'HilORLOGE 1DE SYSTE.ME sur la ligne 48 qui est le signal de sortie in- versé de l'horloge 49 de la figure 6.L'horloge 49 pourrait être également placée dans l'unité CUU 11 ou dans le PERIPHIERIQUE 12. La fonction du signal d'UILCGE DEr, SYSTEILIE est de coordonner les fonctions logiques dans les circuits logiques d'interface émetteur et récepteur. Le CODEUR DE 5D\NCIRESTER 42 sert i convertir les données du format en parallèle dans le format en série et à -Ued PpTlsAUT %sa 8P eUTI sl *n ans aaaoo J X)tP ICu2 -TS oI pugnb 9apuo2ue %uU% ILS;E;3t5V * a 0X)3OH. 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Quand les don- nées sont décalées à l'extérieur du REGISTRE A DECALAGE 44, celui-ci est chargé avec une suite continue de niveaux un logiques. Après décalage à l'extérieur du paquet de don- nées, la liaison retarde l'envoi des niveaux un de Manches- ter en produisant un temps de mise sous tension de 5CG%. Les figures 7A et 71B sont des schémas logiques plus détaillés duGENERATEUR DE DECLENCHEMENT 37, et la figure 8 est un chronogramnie indiquant la relation des différents signaux dans le CIRCUIT LOGIQUE D'INTERFACE EMOETTEUR 16 et l'horloge du système en fonction du temps. Le GENERATEUR DE DECLENCHECOENT 37 fonctionne de la façon suivante. Les lignes de commande 28, 30, 32 et 34 transmettant les signaux ENO, DSO, CSO et RSO, del'unité CPU, sont connectées aux entrées d'horloge de deux groupes de bascules.Le premier groupe de bascules, 52 à 56, représentées sur la figure 7B, servent à détecter les transitions positives des signaux sur les lignes de commande contrôlées. De même, les bascules 57 à 61 de la figure 7A détectent les transitions négatives des signaux sur ces lignes de commande par l'action des inverseurs 62 à 66. Les entrées de remise à zéro et de mise à un des bascules sont indiquées sur les figures respectivement par R et par S. Une transition positive d'un signal sur les li- gnes de commande contrôlées fait donc passer la sortie Q de la bascule correspondante des bascules 52 à 56 à un logique par le contrôle de la ligne considérée, tandis qu'une tran- sition négative fait passer la sortie Q d'une des bascules 57 à 61 à un logique. Pour une transition positive, le un logique prove- nant de la sortie Q de la bascule de contrôle est renvoyé par l'intermédiaire de portes 67 ou 68 et 69 et 70 de la figure 7B à l'entrée de remise à zéro des bascules 52 à OPOTF-çd oun g FLquP ezao;Top sinu. cqTAT4;nm sad ep uoTS -IncIUdmTp np el '9ú.a s, selqeusouom sJna4e. aqTATInm sap 5ú un,p uuuaLuAoJd;T4TSOd sues a suup UOTSIndT,l op apinp Bl e. elv2 eajnp aun,p Tevsu SueS el suBp uoTSIndWT eun 4se a:s.LqAS a:m.T. IDfMr13aUI oP teu2;s el enbsTnd *pp aIVDg"C v aHSS.IDS etI suup Sd2j.etqa ea-a 4uemuoine huaTeuJnod sao -DaijO3UT saouuop BSp JUD elqes %eh4 un suep sud %uos aU Oc n.LIOu SCa gag op seUaTI salt a apuemmoa ap seu2TI sol onb %uU, STMSUeBJn lTOS JPa91vOL/ [IV3aCL IeUTS al enb aTqeu. -leqnos sud hsau II 'umTuTm sdme: uTehage unp 3;je hTop lS.&S ga oaHo/. RefDa op uoTsIndw,TI op eoxnp el *salo*xuoo apuemmoa op seu2}T] seol ans Tnp g9 -o.Id es aeThi2pu uoTçsuUex% un no eATTsod noTTsu g aun -snb slot anbeqa e4uespid %se Tnb T4u2:pu sues el suep UOTS -IndmT eunse g d au2TI et ans a:a: Sa;R OI op leu2ms eq '8 ain2TI el op z eon2I; eul ç apuespidaJ %sa M&S;IS sa &Holoa'IzIgIa ap îeUâTS np apuo p amo; el enb Oz enbTpuT 8g au2TI el M a TOAua Tnb dlDiea un suup Z e.;Tqop el'e *S UTI UT au ns NS.SS S(a.T. la[ op itU2TS el %ueuallenuem geapueoue inod psTITn &SS:U Jbh.IH&iq3IaU ep îeuâTs el 4se epagua,p leuu;s omisTo.h.q el ol n2l; VI ep 18 It 4a.od aunp ega4ue,p xneu2Ts STo1h sep xnap g1 4uen4T4suo a, an2.T, el op 08 euTi el Jans g/ JineijqTAT% -Inm np oTjos op leu2Ts al dnb TsuTe aoa auSESI DSa. ep IuTs a *8L au2TI el ins uoTslndmTl. op uoTdao -xa el aud 6L au2Tl e] ans a(lO {a iLG:HI3 .NiH;:xça op îuu2TS emmoa aeu2T;sp aouTmge:hqpqd eanp aunp uoTslndmT aun eap ot -us2ue 9 eolqu4souom xndeg.aqsAe4Tnm np b eT. 4jos sI 8OL e LLú seu2Ti sap aeTwdpuueUt, ect seAT;aadsea g sei.ue sandl M 9L %e 9ú seyqequoUOlOpej seltq -.ouo sonueoJqmATlnm sep jaqaoualDpp anod sepsTlT4n huos 69 ae CL soaod sep saduueInsqj eTIjOS ep suoTslndmTu saqr '19 g Lg sslnaseq sep OgpZ %ç esTmoUJ p sapiaue xne V, an2çj el ep pL.a Cú L gZL no IL' seaod op eagTPpm-o4uTsi.jud Xoa -ua TeTUes alga4UoD op elnasecq Ul p b OTajos Ue op 4ueuea -ogd enbTSol un alo'AeAl4uu uoTTuesuj% oun inocl 'îuam asu 'g 890M99 15. de temps suffisamment longue pour permettre de placer de façon stable les données sur les lignes de données et de commande contralées. Quelquefois, une seconde demande de transfert est déclenchée par l'unité CPU ou par le PERIPHERIQUE avant qu'un transfert précédent soit terminé. Dans ce cas, seu- les les données de la période de temps de la seconde deman- de sont retenues, et les données de la première demande de transfert incomplet peuvent être rejetées. Pour s'assurer que les données sont transmises de façon stables avant d'ê- tre chargéos dans le registre et que la seconde demande de transfert est seule à provoquer un chargement des données, la durée d'impulsion des multivibrateurs 75 et 76 est éta- blie par les résistances 82 et 83 à trois fois la période de signal d'horloge local ou à 150 nanosecondes pour une fréquence d'horloge de 18,9 megahertz dans l'exemple de ré- alisation préféré de l'invention, c'est-à-dire, pour une période d'environ 50 nanosecondes. Cette période est choi- sie pour être plus longue que n'importe laquelle des trois durées. La première est la période de temps de stabilisa- tion des lignes de commande et de données contrôlées. Cet- te période doit être également plus longue que le délai voulu pour que la demande de transfert se propage dans le circuit logique jusqu'aux monostables 75 et 76 et qu'une se- conde demande de transfert les redéclenche avant qu'un si- gnal en-tête soit émis. Enfin, la période doit être égale- ment plus longue que la période de temps pendant laquelle le signal de VALIDATION DE SIGNAL EN-TETE (ligne 3 de la figure 8) soit à un niveau haut (50 nanosecondes ou une pé- riode d'horloge) de façon à ce que si une seconde demande de transfert est faite pendant que le signal de VALIDATION DE SIGNAL EN-TETE est à un niveau haut, le signal de VALIDATION DE SIGNAL Es-TETE est remis à zéro quand il pas- se à un niveau bas, ce qui entra!ne l'6mission d'un autre signal en-tête (car le signal de VALIDATION DE SIGNAL EN- TETE n'est mis à un que par la transition positive du signal *sopuoaosougu OgI uoIrAuo,p apnp aunp;Teuu sues el suup uosistndm$ aun r ae 'zg auTI el - pnbTpuT 'aL&IS Sa &anaO SE -RaIaSa ap leuts el nb laeToA uo '8 aJnrT; el Ins * a;ns eT suep %uemaolldmo snId aonblTdxe eaes tDHUVtLe/i AoV *L6 eu2STI U ep eaupPmJaousT zed 96 elnaseq ut ep a eGP. -ual ç ae nuuoo se G6 eaTnaseq uT ep b e.a os al À.uemom ea ç inoq nUeATU un i $uem -eTu2P %uos 56 81anasq Et ep %uaaaeuj;ap $e oaz Q essmoie oc ep saepiue sel onbssnd un ' S6 elnosuq Ut elI % ie.tSj a âooIrlO,îP Leuuss np eueATns oA$;sod uo TIsuul elu'un ç esTm sae 6 elnaseq eUT puen *'6 eau2SI eT aed g6 elnoseq eT op a egJua,l V eaeuuoa se ZG6 etnosnq el u p b eljos euq 'eln"sq eO1zo ep ? el-laos el aed seq neASTu un ç eu2 gz -T1 el Uns auE&salHlm Ea aOOIUOH&. 0OI&V(IIIVAMIP teusTs et %em %e un e Z6 enoseuq eTl $ew g apuop emio; el ep oATsisod uo;%Tsuua4 el ';%npoid es egolioqp epoTJadelnes eun,p uo$s -lndmT eea o o % ueaom nu %nuq neuATU un v $uos 4uemeoeat e6,p oe oiez ç esTuai ep sepalua sel enb $a g6 eu2lt el u e$apeu oz -uoa SflOA g ep uo4euuemlle,p eolnos eun.ed neuq neeATu un ç ence4ulumu %so a oa:uol enbslnd 'un enbTSol %u%,l t %se aral-"a 'IVRNDIS Wa &oILVarlxv ep leu2sS el Zo sclue. ep epo;a -pd el %uepued g6 Glnoseq eunp eâoljoq,p eoaZue,l ç eqXoA -ua %sa e2olioq,p apoTagd elnes eunp UOTslndmsT o%%a '8 eain Sl -_T ut ep g au2T eUT ç 9uesgade3 eajos ep leu2ys el euuop Tnb 16 La-Mon eoJod aun suep psaeau soue 06 a-l. eod eUT ep eIos ep teUSTS eqI 'S1TOA g + op uof.emuoIUTe,p eoonos eunp luuueaoJd %uue.suoa un enbTol uleu2Tsun Se 8 eu2I eUT ans S,.; a. oIvOHp tnuuss el %uos 06 r-RN exod eT O0 ep epa4uep xnuu2Ts sea%:ne xnep s o '06 la-MO ejod eunp seopiue sep eun sIMsu% %ae Gp eu2sTI utel ns sipC %so al& -ma 'wVxDIS a.w0INVGILVA ep lBu2ST aT '9e 9 aSLs-Na rVfflyOS aa ufiaaVa&Ea np enbs2ol empqos un %so Ot ain2T; eI GIaISÀs sa LEEgaaHj.:Ojsa ep leu2T s np eASS s -od uo %sueua. el tns Tnb %UeluAns a2olioq,p uoîslndmT,l op eAT3Tsod uoksTSUuJz UT ç eauamwoo enb eàoIjoq,p epoyagd eu -np eainp eunp XTZIsod snes aeT suep uoTstndmT aun %so &j:l -.a IVIDIS au NOIlVaIúVA op 1u1Uts el enb eauom ú eu2sT e *LT RoWXIHOHP leu2TS aI zassesd SuBscuSB ue. xpue2ue %.se LSEgL3RV :a uOuOHP IBU2TS el '8 $a tl saonâ;$ seol Jns Sg * oGolzoqp epoIapd eunp naeITM np.TaUd 1 91TTom ut %uepued eA;T482u uoT4suauj aun aed euospdai %so un enbl2ot Bu2wS un 'esatsquuçu op epoa eI suep anb sTpuu. aelQdmou 02ol0oq,p apoTaçd oun luupuod Snuq anb;2ol nueaTu un and 94uesdadJ %se un onbl2ol luu2Ts un.'ozpz-v-znoa-uou op OE apo ael suep enb eujaou uQ 'e4seqaun ep ap opo p un onbTol teuBrs unp sTATns oipz-ç-znoeai-uou ep apoa op un senbIoT xneuu2Ts xnap ap psodmoD 1o3 e:st%-ua leuuTs ea 'aoesaqoueN ap apoo et suup seauuop ap %onbude unp TaTns eoa-ue IuTS ael xToA %nad uo.o 'Zl an2iT; UTl uue4uTcui eiQpTsuoD uj *aoTjoq,p sapoTad xnop 4uvpuad seq nueATU un ' easa T;nb e3u sues eal suep uoIs -Ilndm aun %se (8 ain2T Ul oep 9 au2TI),p eu2lI ul ans at l - aLMiVI Sa lu'I2OHH-NOI&VIaVhrIP teuuls el anb ieJaou uo *eÀo4-uo IeUTS el zeoapue2ue inod psTITn sa Tnb &SaNDVI OZ Ha soouoau.P eu2Is ael aiTnpocd ç uobui ep LpT eUt eI Jans H&gsHi au asooOuHa hOInVaIqvAI.P Ituuâs el Jud PT;pOm aJaS SToP (8 ain2; etl op p ou2TI el t quaespadai) 8P auu2l. et "ns [.IaglglXS 2[q,YIU,)OH,P IluTs aG '60t euâfl Ut Jns Ha -Sa13SV1 sa a911uOIIP tLu2s et 1.e t% i aDFIVa-u v aaS&SIOaU np Sl elllos ep teU2Ts ael;ITSulaxe-ao uoluo elt uoleos %ueuTqmoo ue Ig ou2Tt cl ans dS Ius Vai ra aEOc. sap eaJnpoxd ap %se Zp UajSIangVq ia Ultrnia np uoTlouo; uw' *Z7 aLP. aa u/IaoO np anbTZol eumpqs un asa lIl an3T; eI e*oojoqp sepo-çd xnop uoiTAua 4uep Ot -ued onbT2ol OigZ eu%,l V 9S TOAuA suQda onbT2ol un %a -9, e assedaa P, eu2Tl si i ns uaLSaINiWa sa uOOiuOH(I mOIu -viuIvAIp leuu2Ts al 9oJz Q asOuaOJ %se Z6 alunasuq el pusub un ç esTm 4sa 96 e1noseq el puenb oipz V sasTlmoie ueos salnsuq sTo0j Sel salno4 enb uo5ue ep L6 au2Ti ni ap ai g -tluppLaaa4uI ad Zg:a SG '96 saInoseq sap oaJz I asTmaj ep sapçiua xne aoPeuuoa Sse 96 alnaseq uT op b e1T:oS el -un ç 98 aeInsuq ct Sea SP Ou21l el.ns anss a.[o{oI{ P leu2ls np elunA;ns aeA-TSod uollsuu.l uI 'fnulq nveA t90t9g 'St euo.qouxs uoSc3 ep 9sTlU. asa eeUelep uî1 '. VIVOaG V 1algSIDai np;naleJ4xol y ea.rnpoid as %ned eau eaws uo seiu Sg -uop op uolz.luDnja eunanu 'ueema2ueqD aa %uupuad *(8 oanâ -T el Jns 1 sdu:e% ne) seq nceaTu un y 4so 9J31 o9aSue.1 Q XIÂ.gat9VH3/aWIV)Da{ ep Ieuuçs el enb siJdç}IS HgU XY.4)IUoH.P tuu2Tsi np eouuATns eAT%$sod uoaTsIui. el y vStI.9a $se aDea: -jeou.p sau2TI sea op aoIIljued ua lueme2auqOt ar 't31 sau2 O0 -I sap a:el-uo jeuu2s op s4Tq sol le 01 S:aNg0oa sa sa e al #PC 10 8g 'zg 'g apuuemoc ap sou2T1 set.nod e1qllauJd ua soal.ue sep eoJoduroa f p HODWVqja V aULSIDRIn.I *LOtI eUâTI UT ais lis HI ao0IOHp tuIs ai %IUeTAoP tT 1o C9I ineesuepuoo e1 ae gol % 191 seoaod sel a.d ppa4eoi %se Sp euSTl eIl ans gz 2nJ5.9X5 I(1 riurrc- oiiP lI3tl2s qT *"r aovivaau v auilswIau np I t/S a4Juao.1 I gX&oAua %8a ' (e4Tns cl Suep qnbTtldxe u -os Tnb) p;e4%ai un aeTnpoa^uT anod sJnesaeAu; sep eaumoa seo -oeuuoD 9SsI.%I e l o p -ol se.lod xnap aJd paçsuua% 8sa S eUâTI cl JanS..I DVtD/ sau2T saet JTOA) a2oljoq,p sep -olacd xnop uoJTAue.uupuad aep-v-%se,D 'alenbToa oaiz un %se Z, au-Fl uI ans I,âS:i HKDVI' Ma SqDOIUOHCU.0oI&JvGItIrVAI.P S Iuu3Ts et enb %u, %n{u noa'Tu un ' osoai L/6 ouitt Et.ns %uuTnsi a;%axos ap Icuu2s atl *, ou2TI el.tns u!.i&SHVtiv a( [qXouOtI.a,1 OI.T.VuI'IVA.NI,P îleuST etl 9au axlnu: uos ç zfoeai Tnb 96 JZ-ROO eo.aod el suup LoT au2ll uI aS risS a( V 90 é P 20. après la mise à un niveau haut du signal de DECALAGE/COJARGE- MENT à l'entrée 106. Le signal de DECALAGE/CHARGEMENT étant à un niveau haut, chaque transition positive du signal d'- HORLOGE DE SR sur la ligne 107 permet de décaler à l'extéri- eur un bit comme signal de DONNEES DE NRZ sur la ligne 110 (le décalage se produit aux temps T4 et T6 sur la figure 8). Ce signal de DONNEES DE NRZ est inversé dans un inverseur 111 et devient le signal de DONNEES DE NRZ sur la ligne 112 envoyé à la porte OUexclusif 98. Le signal de DONNEES DE NRZ est représenté à la ligne 10 de la figure 8. La figure 13A représente un schéma logique du REGISTRE A DECALAGE 44. Des multiplexeurs de deux lignes 113 à 117 servent à sélectionner les signaux sur les lignes A ou les signaux sur les lignes B. Les vingt lignes A sont connectées aux lignes de bits de signal en-tête 108, au BUS DE DONNEES 10 et aux lignes de commande 30, 32, 28 et 34 *du côté de l'unité CPU. Les lignes B sont connectées à un certain nombre de commutateurs 120 et de résistancesl2l. Bien que ces commutateurs ou ces résistances n'aient été représentés que pour le multiplexeur 113, pour des raisons de commodité, ils existent également pour les multiplexeurs 114 à 117. Les commutateurs 120 et les résistances 121 per- mettent de sélectionner manuellement des combinaisons de données à introduire dans le registre à décalage pour tes- ter le-dispositif de liaison optique. Le commutateur de sélection de multiplexeur MUX 122 et la résistance 123 ser- vent à mettre l'entrée de sélection de multiplexeur 124 à un niveau haut ou à un niveau bas ce qui permet aux multi- plexeurs de deux lignes 113 à 117 de transférer les données sur les lignes A aux sorties quand l'entrée de sélection 124 est à un niveau bas, mais aussi à transférer les données sur les lignes B jusqu'aux sorties quand l'entrée de sélec- tion 124 est A un niveau haut. Les lignes de sortie de multi- -plexeur 130 à 149 servent à transférer les données prove- nant des lignes A ou des lignes B jusqu'aux lignes d'entrée de chargement en parallèle du registre à décalage. Comme on 21. l'a noté, le chargement en parallèle deo données sur les lignes 130 à 149 dans le registre à décalage est effectué quand le signal de DECALAGE/CHARGEMENT RETARDE sur la 11- gne 1C6 ( ligne 9 surla figure 8) est mis à un niveau bas et que la transition positive suivante du signal d'IIIORLOGE DE SR sur la ligne 107 a lieu (au temps T1 sur la figure 8 en raison du temps de retard TpLIH du RE.GISTRE A DECALAGE 44 en réponse à la transition positive du signal d'HORLOGE DE SR). O10 Le signal en-tête est engendré de la façon suivan- te. Ern référence aux figures 6, 8, Il et 12, on voit que pour engendrer les deux signaux logiques un dans le code de non-retour-a-zéro et le signal logique zéro dans le co- de de Manchester du signal en-tête de la figure 12, le si- gnal de DIC-NIF:S D; iANlCIiRESTER sur la ligne 51 de la figure 11 doit être le signal inverse. Il en est ainsi car le CIRCUIT DE CO},M;ANDE SOURCE 19 de la figure 6 inverse le signal en le plaçant sur le câble optique. En conséquence, le signal de DONNEES DE MANCHESTER doit être au niveau logique zéro pendant les deux premières et demi périodes d'horloge du si- gnal en-tête et doit passer de l'état zéro logique à l'état un logique au milieu de la troisième période d'horloge de la transmission du signal en-tête. Pour obtenir cette forme d'onde pour le signal de DONNEES DE A;(CHESTER, les deux premiers bits chargés dans le REGISTRE A DECALAGE 44 par l'intermédiaire des lignes 108 de la figure 13 sont des zéros logiques et le troisième bit est à l'état logique un. Au temps T1, sur la figure 8, un zdro logique est donc sur la ligne liC de la figure 11, in- diqué par un un logique par la ligne 10 sur la figure 8 du temps T1 au temps T4. La première période d'horloge de la transmission- de signal entête est définie par l'intervalle du temps T1 au temps T4 de la figure 8 qui correspond A la période du temps TO0 au temps T3 pour le signal d'HORLOGE DE SR (ligne 7 de la figure 8). Le retard TpLH est le temps de réponse du REGISTRE A DECALAGE 44 au signal d'HORLOGE DE -TI Te ans 4et. edde a. a.oTjp gup 4 aP s anbToI OJ9Z a '> sdmae nV anbT2ol oagz Q 1uamolu29:s 801 sOuâTl sel J.d P> 9g 51V0V;as(I v 2HrSIDSU nu SSOAnua SquTmwaepppid eaa-ua Ieu2Ts ap sTq sap 4tq puooas alI 'pp DaVwOça V 'irSIDnil np anaei -9%xal ç puaIp sa 4FLt un '(u j alnbT 'I op P a U2FT) laS ai aD'IZHOH,P TeziCTs np aAT4-sod uo-cseai. anbetl y 'a4Tnsuq * un enbTb2oI noaATu un ç ossuda. Mi/VaMH.TMAMrVID/ IDVqMG3 0O op leu2ls al 'jL sdwmo ny 'aaTueum aot;9a cI @p soi ua papua2ua % sa a4%-ua ieu2Ts ap %lq puooas aq a%-ue Ieuoçs ap %q op aoIlaoqp apoTJ -?dc. ia!mTad l 1.uep- pad onb!%do aoqi ap oalqU el.ed gAoAua so aenbT2oî un ç *euu2s un '61 ajuaOs au adaV;WOi) 'a uIllalIx O el suep uoTsJaoAUT sQj.dV 8 a.inlTj el 3p Il aeuTI el 'anb -T2oi o.Iz - %so 'tugJ'pSqfI .Lti MG"J zéro logique. Le troisième bit de signal en-tête doit être un signal à un logique dans le code de Manchester qui est une transition négative de l'état un logique à l'état zéro logi- que dans le milieu de la période d'horloge. La troisième pé- riode d'horloge de bit de signal en-tête est l'intervalle du temps T6 au temps T7 de la figure 8. Un signal à un logique chargé dans la troisième position de bit du REGISTRE A DECA- LAGE 44 par les lignes 108 et 147, est décalé au temps T6 *jusqu'à la ligne de sortie 110. Le signal de DONNEES DE NRZ passe à zéro logique au temps T6. Le signal d'HORLOGE DE MAN- CHESTER passe également à zéro logique au temps T6 et la por- te OU-exclusif 98 reçoit donc deux signaux à zéro logique à ses entrées et engendre un signal à zéro logique à sa sortie. Cependant, au temps T8, à mi-intervalle de temps entre les temps T6 et T7, le signal d'HORLOGE DE MANCHESTER repasse à un niveau logique un qui met le signal de DONNEES DE MAN- CHESTER au niveau logique un. La transmission du signal en- tête est ainsi terminée. Pendant les périodes d'horloge du signal d'HORLOGE DE SR suivant le signal en-tête, le paquet de don- nées des bits dans le code de Manchester est envoyé par la fibre optique et combinaison OU-exclusif du signal d'HORLOGE DE MANCHESTER et du signal de DONNEES DE NRZ. Supposons par exemple que pendant la quatrième période d'horloge du temps T7 au temps Til un signal à un logique doit être envoyé. Au temps T7, ce signal à un logique est décalé à l'extérieur du registre à décalage et apparaît sur la ligne 110. Le signal de DONNEES DE NRZ reste à zéro logi- que du temps T7 au temps T11. Cependant, au temps T12, à mi- 24. intervalle de temps entre les temps T7 et Tl,, le signal d'HORLOGE DE MANCHESTER passe à un niveau logique un qui fait passer le signal de DONNEES DE MANCHESTER de zéro lo- gique à un logique. Une transition positive de zéro logi- que à un logique (un état de Manchester inversé) se produit donc au temps T12. Après inversion de cette transition po- sitive par le CIRCUIT DE COMMANDE DE SOURCE 19, un signal à un de Manchester convenable peut être émis. Les autres bits de données sont émis d'une manière semblable. Certains retards doivent être imposés pour assu- rer un fonctionnement correct du circuit logique codeur de Manchester de la figure 11. Dans l'exemple de réalisation préféré de la présente invention, ces retards sont imposés par l'utilisation de portes supplémentaires. Par exemple, la combinaison logique NON-ET des signaux d'INVALIDATION D'HORLOGE DE MANCHESTER et d'HORLOGE DE SR par la porte 96 de la figure Il peut produire des impulsions d'horloge rac- courcies, non voulues, dans le signal d'HORLOGE DE MANCHESTER si les deux signaux d'entrée de la porte NON-ET 96 n'arrivent pas à l'instant approprié à cette porte. Avec deux portes NON- ET 101 et 102 supplémentaires sur le trajet du signal d'HOR- LOGE DE SR sur la ligne 48, il est possible de s'assurer que le signal d'INVALIDATION D'HORLOGE DE MANCHESTER passe de l'état logique un à l'état logique zéro tandis que le si- gnal d'HORLOGE DE SR est dans l'état logique zéro. Le retard varie d'une pastille à une autre, aussi le nombre de portes utilisées peut varier selon les applications. Le condensa- teur 103 sert à accorder avec précision le retard. L'effet de ces portes est indiqué en association avec le signal d'HORLOGE DE SR représenté à la ligne 7 de la figure 8. Les portes 101 et 102 sont rendues nécessaires par les retards dus aux portes 90 et 91 et à la bascule 92 dans le GENERATEUR DE SIGNAL EN-TETE (figure 10). Le chargement du REGISTRE A DECALAGE 44 doit être effectué en synchronisation avec le signal d'HORLOGE DE SR. Un chargement parallèle est réalisé à la transition posi- tive de la première impulsion d'HORLOGE DE SR qui suit le 25. passage à tun niveau bas de DECALAGE/C1AiMGIME;T. Pour s'assurer du passage du signal de DECALAGE/ChMAIGEMENT à un niveau haut et à un niveau bas alors que le signal d'IICORLOGE DE SR est à l'état logique zéro, des portes à retard 1(4 et 1C5 sont introduites clans la ligne 43 de la figure 11. Les portes 104 et 1C5 permettent d'introduire un retard égal au retard dû aux portes 101 et 1C2. L'effet de ces portes est représenté à la ligne 9 de la figure 8. Un court retard TpLi se produit entre le mo- 1C ment o le signal d'HORLOGE DE SR sur la ligne 167 effec- tue une transition positive et le moment o un bit est présent à la sortie du REGISTRE A DECALAGE 44 sur la ligne 11C. Un autre retard se produit dans l'inverseur 111 de tel- le sorte que le signal de DCGiEES DE ERZ sur la ligne 112 atteint la porte O'-exclusif 98 un certain temps après la transition positive du signal d'HORLOGE DE SR sur la ligne 1C7. Puisque la porte CV-exclusif 98 doit comparer le signal de D iES DE IRZ sur la ligne 112 au signal d'H(RLOGE DE MANCHESTER sur la ligne 109 précisément au même instant, un certain retard supplémentaire doit être imposé au signal d'HCRLOCGE DE SR quand il se propage dans la porte NON-ET 96 vers la porte OU-exclusif 98 pour compenser le retard TpLH et le retard dans l'inverseur 111. Les inverseurs 99 et 1CO sont représentés à la ligne 8 de la figure 8. Le signal en-tête doit être unique de façon à ce qu'il puisse être distingué des données. Sur la figure 13, la forme d'onde du signal ent'te est représentée par rapport à toutes les combinaisons possibles des trois bits de données dans le code de Manchester. On voit qu'aucune com- binaison de bits de Manchester ne maintient un état logique pendant plus de deux et demi périodes d'horloge. L'extr6mité de réception de la liaison optique peut donc savoir quand un signal en-tete a été émis en contrôlant si un niveau lo- gique un a une durée supérieure à une période d'horloge, La figure 14 est un schéma du CIRCUIT DE COMMAN- DE DE SOURCE 19. Le signal de DONNEES DE MANCHIIESTER sur la 9e op uof$3uo uq ' 9gI.aDO[OqucI XL1VxDIs {(f UlLQvu1W-D ne sesoAua %uos 0iaaIIirdlqv ual'IDv " a 'sao{ op uauiTs np 9ú Joseaqoue op apoa el suvp sagpo" sepuuop Serl gi UoToueMTIU,p eaanos aun aed eauinoj %sa uoISesTauod;p uo su% elq)D *aJnETaJgUT eSabAUT uolesId -ulod op uoTsuea aun aoTssapui I ZId apolp eun,nb sTpue. 'snId no sloa QOO ep aSJeAUT uoï esTielod op suoTsua% sap %ua;s OC -SeOPU aqDUCICAge y sapoTp SOI JUD aqDUUl3AU ç opoTp aunnb %onI eTustoq P%9 e Va eop xI apo!p Dufi '0jú eU4lI ci ans S2[,arH {.THDq I( SraMgIoG ep leuuTs un ue To-selIaea %TJaAuoD Tnb (%.UleATflnb un no Vau op 8)80O adXi np) gg tSa(IOIOIj Hdel:ueddeaj gg S.qbIdO lt{III au 2SIa up uzueaA eg -oad sosneuunI suoTslndmrT saI 'S abalUauIdIa e.ud uo1% -ustIT;n aun.nod japooap el 4a eoQIUied ue anblTimnu %.um -.oj un suep To-Tniz> JaT4jeAUOO znod %0 gg a(0OI(uOJ4Hd B1 op S{faaiU S1rAH1t[b T ( Sau NOI OpI2UTs GI JoAeOZaJ ep %se UOTI.3UO elI %uop LZ liagJ H)ag2 f3VI.L&Ija aMrbIlO0 LI IfLIJ OZ np teuuoTIauo$ umpqDs un %sa gI eJn2T; eI e2.auqu op aIAiaS TnI inod Oúg %uTod nu eauesTsi us ç o9g eTo1os op jo sTsuua% up anal -oello ela uuaeuuoo ue Oz (tM- apolp Bl JasTITIn sues nane -%amp,1 aaloauoa inod oPsTIT4n %sa Ig 3aouul.sTsJ ana ls*u.l g- -uATnbp suaKom sep - no Ig [,IAihIV( garlqV ae eud úZ g{.cIJlO SUnIa aa(, IaIav nu %0 zz aflÈdIO nalQTril[oj nu saep&oua %uos og (a'I oPoTp fl op aoueueAoJd ue suujInspa sasnouTuin suoîs -IndmIT so'i aarI opoTp el suup %ucanoa el a.TuiTI (g aouu% -sySpi q oajITmnl op uoTssTilg ç apoTp aun aj4 %nod Tnb 6Z 01O À ?bljdo S3DEflO aun,p %a 091 eauusTspi aun,p oalTtpmjoeuT,I uled s:foa g op uoI%.ualuomIep aoanos aun V Poauuoo %se ane% -DeleoO el %uop 09g ouajeut aojos op WoTstSUU' un,p esuq u1 apuuminoa eaod e0%;a0 ep aT.Jos ap luu2s eq 'AMHDMV; SaG SagXlrXO op I eUTS Il %usmoATleoa.asaeAulp aemaod g Tnb a assue uel i asTlm seo agaiue aun %uop IA o4jod eun,p osodmoz as Juooau %am 0 0e suoeunJsul sexeja op egpg4 oddX np jno%%am9 no au2lI op apuunwoo ap %Tnaiu o un a4a.%nad Tnb '61 M0tlaOS u(C:(DCITI2'o{ aMU jIrn;ID el opuuunu'o Ig eUâll 990O99z 27. circuit est; de rdétablir le signal d'RCRLCGE DE SYSTE?,S qu! est codé dans le signal de DONNEES DE,AIQrES TIERJ -; P1;1JIFIEES. Le GENEPATLTR DE SIGNAUX D'IRCRLCGE 156 endgendre trois si- gnaux de sortie: le si gnal de DONiULES DE;,yA,lCESTER ETLARDE sur la ligne 157 pour transférer les données de blanchester codées par le GENERATTUR DE SIG/'AUX D'ECDLGGE 156; le si- gnal d'HIOtLOGE RETAI3LI sur la ligne 158 pour synchrouiser les opérations logiques par le CIRCVIT LCGGiQVIE DInITERFACE RECEPToEUR 27; et le signal de)DONNEES DE SR sur la ligne 161 qui correspond au signal de DC.NPEES DE 5ANCfIESTER RETARDE, et fournit les données i décaler dans le REGISTRE A DECALAGE en série pour une conversion de format. Les signaux d'IICRLOCGE RETABLI et de DONNEES DE tAI\'CIIESTER RETARDE sont envoyés au DETECTEUR DE SIGNAL EN-TETE!EO qui sert à détecter quand le sigtnal en-tete a été érmis. Le signal de DCNEES DE MNCHESTER RETAIIDE est utilisé par le DETECTEUR DE SIGNAL EN-TETE 159 pour détermi- ner quand un signal en-tete a 6té émis. Cette détection est faite quand un niveau logique un a été maintenu dans le si- gnal de DCNNEES DE ANCIIESTER RETARDE plus longtemps qu'une période d'horloge du signal d'HCRLOGE RETB3LI. Quand le si- gnal en-tête a été émis, les impulsions d'horloge du signal d'HIORLCGF RETABLI peuvent atteindre le REGISTRE A DECALAGE comme le signal d'IICRLCGE DE DONNErES sur la ligne de sor- tie 162 en provenance du DETFCFIEUR DE SIGN'AL N-TETE 159. Quand le signal d'HCRLOGE RETAMLI est transféré jusqu'au REGISTRE A DECALAGE 160, le chargement des bits de données dans le format en série du signal de DONNEES DE SR dans le REGISTIRE A DECAILGE 160 est commencé. Un bit est chargé à chaque période d'horloge du signal d'HCRLCGTG$ DE. DOMNEES jusqu'à ce que dix-sept bits de données et un bit de signal entête soient chargés selon l'indication d'un compteur de bits. Le compteur de bits est agencé pour effectuer un comp- te progressif quelque soit le nombre de bits de données con- tenus dans le paquet de données plus un. Quand le nombre souhaité de bits a été chargé, le DETECTEUR DE SIGNAL EN- 28. TETE 159 envoie un signal de VERROUILLAGE DE DONNEES au REGISTRE A DECALAGE 160 permettant de verrouiller les don- nées dans des mémoires tampons par un accès dans un for- mat en parallèle sur les lignes d'interface jusqu'au PERIPHERIQUE 12. Dans le cas o un mot entier n'est pas reçu avant qu'un autre signal entête soit détecté, les données qui ont été recueillies sont écartées, et les bits de don- nées suivant le second signal en-tête sont acceptés. La figure 16 est un schéma logique du GENERA- TEUR DE SIGNAUX D'HORLOGE 156 et la figure 17 est un chro- nogramme pour l'opération de rétablissement de signal d'hor- loge. Le GENERATEUR DE SIGNAUX D'HORLOGE utilise les transi- tions des données codées constituant le signal de DONNEES DE MANCHESTER AMPLIFIEES sur la ligne 155 pour rétablir le signal d'horloge. Chaque transition des données est conver- tie en une impulsion courte par la combinaison OU-exclusif des données codées avec elles-mêmes retardées de 15 nano- secondes. Le choix d'une autre valeur de retard peut conve- nir aussi bien. Les inverseurs 164 et 165 servent à retar- der le signal de DONNEES DE MANCHESTER AMPLIFIEES sur la li- gne 155 pour l'envoyer à une entrée d'une porte OU-exclusif 168 tandis que la ligne 167 transmet le signal de DONNEES DE MANCHESTER AMPLIFIEES, non retardé, à l'autre entrée de la porte OU-exclusif 168. Le signal de DONNEES DE MANCHES- TER est représenté à la ligne 1 de la figure 17. La ligne 2 de la figure 17 représente les impulsions qui sortent de la porte OU-exclusif 168. Chaque impulsion a une durée égale au retard choisi, c'est-à-dire 15 nanosecondes dans le cas présent, et apparaît au moment de chaque transition des don- nées dans le signal de DONNEES DE MANCHESTER AMPLIFIEES. Le niveau un de Manchester du signal en-tête est utilisé pour s'assurer que"la première impulsion 170 qui fait changer 1'- état de la bascule 169 se produit au milieu d'une période de bit. Cette impulsion fait passer la sortie Q de la bas- cule 169 à un niveau logique un. Le niveau logique zéro qui apparait à la sortie Q de cette bascule est renvoyé à l'en- trée de remise à zéro de la bascule 169 par l'intermédiaire 29. d'inverseurs à retard 170 et 171. Sur la figure 17, l'in- tervalle de temps entre les temps T20 et T21 indique le re- tard introduit par la bascule 169 entre la réception de la transition positive de l'impulsion 172 et la mise à un ni- veau haut de la sortie Q de la bascule 169 connectée à la ligne 173. L'intervalle de temps entre les temps T21 et T22 indique le temps qu'il faut au niveau logique zéro à la sor- tie Q de la bascule 169 pour se propager dans les inverseurs et 171 et atteindre l'entrée de remise à zéro 174 de la bascule 169. L'intervalle de temps entre les temps T22 et T23 indique le retard entre l'arrivée du niveau logique zéro à l'entrée de remise à zéro de la bascule 169 et l'arrivée correspondante du niveau logique un en provenance de la sor- * tie Q de la bascule 169 à la suite de la remise à zéro de la bascule par le niveau zéro. Les inverseurs 170 et 171 re- tardent l'impulsion de remise à zéro de telle sorte que si une autre impulsion provenant de la porte 168 est présente au début de la période d'horloge suivante, comme c'est le cas pour l'impulsion 175 à la ligne 2 de la figure 17, la bascule 169 n'est pas mise à un)car l'entrée de remise à zé- ro 174 est maintenue dans l'état de remise à zéro (zéro logi- que) par les retards imposés par les inverseurs 170 et 171 jusqu'à un instant juste avant le milieu de la période d'hor- loge suivante. La bascule 169 ne peut être ainsi mise à un que par les impulsions en provenance de la porte OU-exclusif 168 dans le milieu de chaque période d'horloge. Le signal provenant de la sortie Q de la bascule 169 sur la ligne 173 est désigné comme signal d'HORLOGE RETABLI et il est repré- senté à la ligne 4 de la figure 17. La ligne 300 est une sortie retardée pour l'émis- sion d'une version retardée du signal de DONNEES DE MANCHES- TER AMPLIFIEES. Ce signal-est retardé par un inverseur 301 d'un premier retard prédéterminé et transmis par la ligne 157 comme signal RETARDE DE DONNEES DE MANCHESTER. Des inverseurs 302-305 servent à produire un second retard prédéterminé sur le signal RETARDE DE DONNEES DE MANCHESTER qui est transmis sur la ligne 161 comme le signal de Données de SR. Ces re- tards servent à synchroniser les signaux de Données de SR, d'Horloge Rétabli et le signal RETARDE DE DONNEES DE MPANCHES- 30. TER. Les retards imposés dans là porte OU-exclusif 168, la bascule 169 et le DETECTEUR DE SIGNAL EN-TETE 159 pour le traitement des signaux à utiliser par le registre à décalage sont compensés par les inverseurs 301-305 de telle sorte que tous les signaux nécessaires à un fonctionnement convena- ble du registre à décalage 160 arrivent dans la relation de temps appropriée. En référence à la figure 18, on va maintenant ex- pliquer le fonctionnement du DETECTEUR DE SIGNAL EN-TETE 159. Le signal de DONNEES DE MANCHESTER RETARDE sur la ligne 157 (représenté à la ligne 1 de la figure 19A) est utilisé pour déclencher les deux multivibrateurs monostables redéclencha- bles 177 et 178. Un de ces multivibrateurs est déclenché par les transitions positives du signal de DONNEES DE MANCHESTER RETARDE et l'autre est déclenché par les transitions négati- ves de ce signal. La durée d'impulsion est la même pour cha- que multivibrateur monostable 177 et 178 et elle est réglée de telle sorte que les signaux de sortie sur les lignes 179 et 180, une fois combinés dans la porte NI 181, restent sur la ligne 182 à l'état logique zéro tant que les données dans le code de Manchester sont reçues. Le signal sur la ligne 182 est représenté à la ligne 2 de la figure 19A. On peut voir que lorsqu'un signal en-tête est reçu, le signal de DONNEES DE MANCHESTER RETARDE reste à l'état logique un pendant une période de temps plus longue que la période de fonctionne- ment des multivibrateurs monostables 177 et 178. Puisque les deux multivibrateurs ont ensuite la possibilité de dépasser leur temps imparti, la porte NI 181 reçoit deux signaux à zé- ro logique à leurs entrées qui font passer la ligne 182 à 1'- état logique un. Le signal sur la ligne 182 est représenté à la ligne 2 de la figure 19A. Quand la ligne 182 passe à un ni- veau logique un, la bascule 184 est déclenchée et un signal à l'état logique zéro est émis à sa sortie Q sur la ligne.186 en direction de la porte NI 187. La transition positive du signal sur la ligne 182 met également à un la bascule 183 qui envoie un signal à l'état logique un par sa sortie Q sur la ligne 185 en direction de la porte NI 187. Cette combinaison d'un signal à l'état logique un et d'un signal à l'état logique zéro aux entrées de la porte NI 187 entraîne la génération d'un signal 31. à un niveau bas à sa sortie reliée à la ligne 188, ce qui permet de remettre les compteurs 192 et 193 du compteur de bit 300 à zéro. La sortie Q de la bascule 183 émet un signal sur la ligne 185 qui est représenté à la ligne 9 de la figu- re 19B. Le signal à l'état logique un provenant de la sortie Q de la bascule 183 et émis sur la ligne 185, se propage éga- lement à travers les inverseurs 189, 190 et 191 et arrive in- versé à l'entrée de remise à zéro de la bascule 183 un court instant après que la bascule est mise à un (voir ligne 10 de la figure 19B). Quand la bascule 183 est remise à zéro, sa sortie Q passe à un niveau bas et la porte NI 187 reçoit deux signaux à l'état logique zéro à ses entrées, ce qui fait pas- ser la ligne 188 à un niveau logique un (ligne Il de la f igu- re 1913). L'opération de comptage est validée quand la ligne 188 repasse à l'état logique un. La bascule 183 sert à remet- tre le compteur de bits 300 à zéro si un second signal en-tê- te est reçu avant qu'un transfert soit terminé. La fonction du compteur de bits 300 est de compter le nombre de périodes d'horloge correspondant au nombre de bits de données dans le paquet considéré plus un à la suite de la réception d'un signal en-tête de façon à ce que le si- gnal de VERROUILLAGE DE DONNEES sur la ligne 194 puisse être engendré après que les bits de données ont été décalés dans le REGISTRE A DECALAGE 160. Le compteur de bits 300 compte les périodes d'horloge du signal d'HORLOGE RETABLI (ligne 4 de la figure 19A) sur la ligne 196. La figure 19A montre que le signal d'HORLOGE RETABLI est présent au moment de la tran- sition négative du signal en-tête. Quand les compteurs de bits 192 et 193 atteignent le compte voulu (18 dans le cas présent), la sortie B du compteur 192 et la sortie A du compteur 193 passent à un ni- veau haut. La sortie de la porte NON-ET 195 passe ainsi à un niveau logique zéro qui remet la bascule 174 à zéro par l'in- termédiaire de la ligne 194. Cette impulsion dans le sens né- gatif constitue le signal de VERROUILLAGE DE DONNEES sur la ligne 194 représenté à la ligne 7 de la figure 19A. Quand la bascule 184 est remise à zéro, la sortie Q reliée à la ligne 186 passe à un niveau logique un qui fait passer lasortie de la porte NI 187 reliée à la ligne 188 à un niveau bas qui in- 32. valide tout autre comptage. Pendant que la bascule 184 est mise à un, la sor- tie Q reliée à la ligne 197 (ligne 3 sur la figure 19-A) est à l'état logique un. Le signal d'HORLOGE RETABLI sur la ligne 196 peut ainsi se propager par la porte NON-ET 301 jusqu'au REGISTRE A DECALAGE 160 par l'intermédiaire des lignes 198 et 199 comme le signal d'HORLOGE DE DONNEES. On voit donc que le signal d'HORLOGE DE DONNEES, représenté à la ligne 5 de la figure 19A, est présent de la fin du signal en-tête jusqu'à ce que le compteur de bits 300 atteigne un compte de dix-huit qui remet la bascule 184 à zéro. Quand le signal d'HORLOGE DE DONNEES est présent, le REGISTRE A DECALAGE 160 permet le dé- calage intérieur d'un bit du signal de DONNEES DE SR par pé- riode d'horloge. Sur la figure 19A, le premier bit de données suivant le signal en-tête est décalé dans le registre au temps T30 et le second bit de données au temps T3s et ainsi de suite pour les seize autres bits de données. Quand le si- gnal de VERROUILLAGE DE DONNEES sur la ligne 194 passe à un niveau bas après que dix-huit bits ont été décalés dans le REGISTRE A DECALAGE 160, les données qui ont été décalées en série sont transférées en parallèle dans un ensemble de ver- rous de données. Ces verrous commandent une série de tampons de lignes d'interface qui commandent les lignes d'interface 201. L'activité sur ces lignes 201 est représentée sur la li- gne 8 de la figure 19A. On notera que les numéros de type indiqués dans chaque bloc fonctionnel des schémas logiques des dessins an- nexés ont été donnés à titre d'indication pour-les spécialis- tes de la technique qui concerne les types de circuits inté- grés utilisés dans l'interface de liaison optique qui vient d'être décrite. En mettant un 74 devant ces numéros de type, on obtient le numéro de catalogue de l'élément particulier de la famille TTj à laquelle ce bloc fonctionnel appartient. On trouvera une description complète des caractéristiques élec- triques et des affectations de fils de sortie de chaque bloc fonctionnel en se reportant à n'importe quel ouvrage décri- vant la famille de circuits intégrés TTL tel que l'ouvrage "Texas Instrument TTL Date Book for Design Engineers", secon- de édition, cité ici pour ses données particulièrement perti- 33. nentes. Les numéros de type suggérés pour les blocs fonction- nels inclus dans les schémas logiques décrits n'ont été don- nés qu'à titre d'exemple de réalisation de la présente in- vention car ils ne constituent pas les seuls types de cir- cuits intégrés qui pourraient être utilisés. REVENDICATIONS 1. Appareil pour recevoir des données codées optique- ment dans un format en série par une liaison de fibre optique (23) à un autre dispositif et pour les convertir en signaux élec- triques binaires dans un format en parallèle,caractérisé en ce qu'il comprend: a) un premier moyen (25) pour convertir les données codées optiquement en signaux électriques dans un format en série; b)un second moyen (27)pour convertir les signaux électriques provenant du premier moyen en signaux numériques dans un format en parallèle. 2. Appareil pour recevoir des données codées optique- ment d'un autre dispositif par une liaison de fibre optique et pour convertir ces données en signaux numériques dans un format -15 en parallèle,caractérisé en ce qu'il comprend: a) un premier moyen(25) pour convertir les données codées optiquement transmises par une fibre optique en signaux électriques; b)un second moyen(26) pour amplifier les signaux électriques provenant du premier moyen et pour les convertir en niveaux de signal logique numérique; c)un troisième moyen (156)relié à la sortie du second moyen pour rétablir un signal d'horloge comme un signal d'Horloge Rétabli à partir du signal de sortie du second moyen et pour transmettre le signal de sortie du second moyen par ce troisième moyen comme un signal de Données de Manchester Retardé après l'imposition d'un premier retard et pour imposer un second retard sur le signal de Données de Manchester Retardé et émettre cette version retardée comme un signal de Données de SR; d)un détecteur de signal en-tête (159)répondant au signal de Données de Manchester Retardé et au signal d'Horloge Rétabli pour contrôler le signal de Données de Manchester Retardé afin de détecter quand une transmission de données a commencé et pour transférer le signal d'Horloge Rétabli par ce détecteur comme un signal d'Horloge de Données quand le début de la transmission de données a été détecté,et pour compter le nombre de bits de données reçus par le signal de Données de Manchester Retardé et, quand un nombre prédéterminé constituant un paquet de données a été reçu,pour engendrer un signal de Verrouillage de Données; e)un registre à décalage (160)répondant au signal de Données de SRau signal de Verrouillage de Données et au signal d'Horloge de Données pour décaler leebits de données du signal de Données de SR dans une ménoire tampon contenue dans ce registre en synchronisation avec le signal d'Horloge de Données,et pour verrouiller les bits de données dàns la mémoire tampon à la réception du signal de Verrouillage de Données,ce registre compor- tant un ensemble de lignes de sortie telles que les données dans la mémoire tampon puissent être lues en parallèle par un dispositif externe d'utilisateur. 3.Appareil récepteur pour recevoir des données binaires transmises optiquement et codées dans le code de Manchester dans un format en série et précédées par un signal en-tête et pour décoder ces données et les convertir en signaux de données numéri- ques dans un format en parallèle,caractérisé en ce qu'il comprend: a) une photodiode (25)pour convertir les signaux lumi- neux porteurs des données binaires en signaux électriques codés dans le code de Manchester comme signal de Données de Manchester Reçu; b)un amplificateur (26)pour amplifier le signal de Données de Manchester Reçu et pour le convertir en un signal de Données de Manchester Amplifié; c)un générateur de signaux d'horloge (156)pour engendrer un signal d'Horloge Rétabli à partir du signal de Données de Manchester Amplifié et pour engendrer un signal de Données de Manchester Retardé et un signal de Données de SR comprenant: l)un premier moyen (168)pour combiner selon la fonction logique OU-exclusif le signal de Données de Manchester Amplifié avec lui-même retardé d'une durée prédéterminée telle qu'une impulsion soit engendrée à l'instant de chaque transition du signal de Données de Manchester Amplifié dans le code de Manchester et ayant une durée égale au retard imposé au signal de Données de Manchester Amplifié et ayant une sortie retardée pour émettre une version retardée du signal de Données de Manchester Amplifié; 2)un second moyen (169) ayant deux états binaire-s staDles pour recevoir les impulsions du premier moyen et ayant une sortie Q basculant d'un des états à l'autre état à l'apparition de chacune des impulsions et ayant une sortie inversée pour engendrer un signal de l'état binaire opposé de celui de la sortie Qet ayant une entrée de remise à zéro reliée par un premier moyen de retardement à la sortie inversée pour la remise à zéro du second moyen à un instant prédéterminé après que la sortie Q prend ledit état logique. 3)Un second moyen de retardement (164,165) relié à la sortie retardée du signal de Données de Manchester Amplifié pour émettre un signal de Données de Manchester Retardé qui soit la version retardée du signal de Données de Manchester Amplifié retardé d'un premier retard prédéterminé, et pour émettre un signal de Données de SR qui soit un signal de Données de Manchester Retardé retardé d'un second retard prédéterminé; d)un détecteur de signal en-tête (159)pour contrôler le signal de Données de Manchester Retardé afin de détecter quand un signal en-tête apparaît dans celui-ci en signalant le commence- ment d'une transmission de donnéeset pour transférer ledit signal 37 2462064 d'Horloge Rétabli par le détecteur de signal en-tête à la réception du signal en-tête comme un signal de sortie d'Horloge de Données, et le détecteur de signal en-tête étant agencé pour compter le nombre de bits de données dans le code de Manchester reçus à la suite du signal en-tête et pour engendrer un signal de Verrouillage de Données quand un nombre prédéterminé des bits de données a été reçu; e)un registre à décalage (160)répondant au signal de Données de Sr et au signal d'Horloge de Données pour recevoir les bits de données dans le code de Manchester en série dans le signal de Données de SR à un rythme d'un bit de données par période d'horloge du signal d'Horloge de Données,et pour transférer les données dans le registre à décalage dans un ensemble de mémoires tampons de verrouillage de données à la réception du signal de Verrouillage de Données,lesdites mémoires tampons de verrouillage de données ayant des lignes de sortie d'accès en parallèles telles qu'un dispositif externe d'utilisateur puisse lire les données dans les mémoires tampons de verrouillage de données dans un format en parallèle. 4. Appareil selon l'une quelconque des revendications 2 et 3,caractérisé en ce que ledit détecteur de signal en-tête (159) comprend: a)un premier moyen (300)répondant au signal d'Horloge Rétabli pour compter le nombre de périodes d'horloge dans celui-ci, ledit compte correspondant au nombre de bits de données reçus,le premier moyen étant agencé également pour engendrer le signal de Verrouillage de Données quand un compte prédéterminé est atteint,et ayant une entrée d'effacement pour recevoir un signal afin d'effacer le premier moyen et le remettre au compte zéro; 38 2462064 b)un second moyen (184)répondant au signal de Données de Manchester Retardé et relié à l'entrée d'effacement du premier moyen pour engendrer le signal d'effacement du premier moyen quand le signal en-tête est reçu, le second moyen étant également agencé pour transférer le signal d'Horloge Rétabli par le registre à décalage (160)comme le signal d'Horloge de Données à la réception du signal en-tête.