FR 2466809 A1 19810410 FR 8021295 A 19801003 2466809. La présente invention concerne de façon générale les systèmes de traitement de données et, en particulier, un circuit d'interface pour relier un système de maintenance au- tomatisé à une unité centrale de traitement de données. La plupart des sytèmes de traitement de données de grande puissance actuels nécessitent des moyens pour dépanner rapidement et à faible coût les défaillances du matériel du système. Certains comportent des dispositions complexes d'in- terrupteurs et de moyens de visualisation connectés aux cir- cuits logiques de l'unité proprement dite pour l'introduction de données, d'adresses et de commandes et pour la visualisa- tion de conditions internes dans la machine. Typiquement, ces dispositions de panneau de maintenance permettent à un tech- nicien d'entretien en clientèle de lire et d'écrire des don- nées dans des registres et dans des emplacements de mémoire, pour fournir des adresses, établir des conditions de défauts, établir des indicateurs, commander des fonctions de visuali- sation, contr8ler l'état de différents points de commande, con- trôler l'état du système et, en général, suivre le fonction- nement du système par chaque pas de chaque instruction ma- chine. Les panneaux de maintenance connus comportent souvent, en plus de ces séries incommodes d'interrupteurs et d'indica- teurs à diodes émettrices de lumière LED, des interrupteurs de commande séparés pnur sélectionner des marges de temps, sélec- tionner les registres ou points de commande à visualiser et pour faire exécuter par l'unité de traitement des commandes établies par les interrupteurs de données. L'introduction de données, d'adresses et de commandes par ces dispositions complexes d'in- terrupteurs, et la visualisation de données relatives aux per- _3 formances de la machine par de longues séries d'indicateurs LED demandent du temps et sont incommodes. L'entretien et le dépannage des systèmes de traite- ment de données représentent actuellement le domaine de l'in- dustrie des ordinateurs qui se développe le plus rapidement, d'après un récent article paru dans la revue Business Week. Une raison principale est l'extension du traitement réparti d'o il résulte qu'on peut placer n'importe o des matériels d'ordinateur. Avec des terminaux d'ordinateur répartis dans toute une compagnie, le système de traitement de données est très souvent le système nerveux central de l'organisation. Les utilisateurs d'ordinateur sont actuellement très souvent moins concernés par les rapports performances-prix que par le délai d'exécution des services. Un système de maintenance automatisé selon la pré- sente invention est défini pour remplacer les panneaux de main- tenance connus par une technologie à microprocesseur dans la mise en ouvre d'une technique d'entretien en clientèle et pour réduire le coût de fabrication des unités de traitement de don- nées dans lesquelles le dispositif de contrôle est incorporé. Le système décrit est incorporé à la structure de l'unité cen- trale de traitement de données ou d'une autre unité du sys- tème de traitement de données, et comporte une interface ex- terne servant à commander le dispositif de contrôle de l'ex- térieur. L'exemple de réalisation préféré de l'invention peut être commandé, soit à partir d'un panneau de maintenance par- tatif tenue en main par un technicien d'entretien en clientèle, soit à partir d'un terminal d'ordinateur placé au voisinage de l'unité testée, soit à partir d'un terminal d'ordinateur placé n'importe o mais relié au dispositif de contr8le par un ré- seau de communications. L'interface du dispositif de contrôle avec un autre calculateur numérique programmé peut exécuter une serie de tests prédéterminée sur l'unité testée à partir d'un bureau central d'entretien et de dépannage en clientèle. Il est ainsi possible de localiser rapidement et de façon fia- ble des défauts dans l'unité testée. Le système de maintenance automatisé permet au constructeur d'ordinateurs de maintenir une équipe de spécialistes de maintenance hautement qualifiés dans un endroit central proche de l'usine de fabrication et de leur permettre d'entretenir et de dépanner des systèmes de trai- tement de données dans tout le monde. Cette augmentation de ca- pacité de maintenance se traduit non seulement par une dimi- nution des coûts d'entretien et de dépannage en clientèle qui permettent de réduire les coûts de matérièlPOUr les clients, mais également par un meilleur support de maintenance et par une réduction des délais d'exécution de maintenance pour ces clients. Puisqu'il serait inefficace de concevoir un système de maintenance automatisé à microprocesseur individuel pour chaque unité de système de traitement de données telle que l'u- nité centrale de traitement de données CPU, l'unité de comman- de de système et les contrôleurs d'entrée-sortie, on a conçu un système de maintenance automatisé d'utilité générale.Ce sys- tème de maintenance est décrit dans les demandes de brevet n0 80 19 864 et n0 80 19 956, déposées le 15.9.80 et le 16.9. au nom de la demanderesse pour (Dispositif de contr8le pro- grammable) et (Panneau de maintenance pour l'échange d'informa- tions avec un système de maintenance automatisé). Selon la présente invention, on dispose d'un circuit d'interface pour relier un système de maintenance automatisé à microprocesseur d'utilisation universelle (AMS), comportant une seule porte de données de sortie à 8 bits, aux bus et aux lignes de commande d'une unité centrale de traitement de don- nées spécifique. Un objet de la présente invention est la mise en oeuvre de processus de maintenance qui évite d'utiliser des panneaux de maintenance d'un vieux modèle. Dans une large perspective, la présente invention est constituée par des circuits de commande et de validation de voies qui convertissent des signaux provenant du système de maintenance automatisé en signaux de commande qui comman- dent et valident les voies de l'unité CPU particulière aux- quelles le système de maintenance automatisé a accès. Des circuits de condition et de commande de fonction- nement convertissent des informations provenant du système de maintenance ANS en signaux de commande de l'unité CPU qui com- mandent l'opération qu'elle exécute et les conditions de per- formance. Ces circuits reçoivent également des signaux de ré- ponsede l'unité CPU qui vérifient les conditions de fonction- nement établies par le système de maintenance automatisé. Un registre de points de commande sert à recevoir des informations de points de commande de l'unité CPU qui in- diquent l'état interne de différents indicateurs de commande connus comme des points de commande. Ces circuits transfèrent également ces informations au système AMS sur demande. Un circuit tampon d'adresse sert à fournir à l'u- nité CPU des informations d'adresse en provenance du système de maintenance automatisé. Les informations d'adresse fournies sont utilisées par l'unité CPU pour commander toute opération qui a été demandée par le système AMS. Ces opérations compren- nent la lecture du contenu d'emplacements d'antémémoire, la lecture ou l'écriture d'emplacements de mémoire principale, et l'établissement de conditions d'arrêt sur adresse. Un tampon de données assemble des données fournies par le système de maintenance AMS et les transfère à l'unité CPU o elles servent à commander différentes opérations ou à écrire de nouvelles données dans des registres internes ou dans des emplacements de mémoire. Ce tampon reçoit aussi des données provenant del'unité CPU et devant être visualisées par le système de maintenance automatisé pour leur analyse par un opérateur de tests et conserve les données pour leur transfert au système de maintenance automatisé en multiplets plus petits. Enfin, le circuit d'interface selon l'invention comprend un bus de transmission de multiplets reliant le système de maintenance automatisé à l'ensemble des circuits mentionnés plus haut. Ce bus fournit les données demandées par ces circuits pour exécuter leurs opérations et collecte des données reçues par ces circuits en provenance de l'unité CPU pour les transférer en vue de leur visualisation par le système AMS. D'autres caractéristiques et avantages de la pré- sente invention seront mis en évidence dans la description suivante, donnée à titre d'exemple non limitatif, en réfé- rence aux dessins annexés dans lesquels: Figure 1-est un schéma fonctionnel de l'organisa- tion d'ensemble du circuit d'interface selon la présente in- vention; Figure 2, 5 et 7 sont les parties d'un schéma lo- gique du registre de commande de conditions defonctionnement 19 de la figure i; Figure 3A, 3B et 4 sont les parties d'un schéma lo- gique du circuit de commande et de validation de voie 10 de la figure 1; Figure 6 est un schéma logique des registres de trans- mission d'adresse à l'unité CPU en correspondance à la réfé- rence 58 de la figure i; Figures 8 et 9 sont les parties d'un schéma logique du registre de données 16 de la figure 1; Figures 10A, lOB, 11 et 12 sont les parties d'un schéma logique du registre de points de commande designé par 76 sur la figure 1; Figure 13 est un schéma logique du registre de points de commande 57 de la Figure 1 et d'une partie du registre de commande de condition de fonctionnement 19 de la figure 1. Pendant les opérations de contr81e exécutées par le système de maintenance automatisé il peut 9tre nécessaire d'examiner le contenu de certains registres internes ou d'em- placements de mémoire de l'unité CPU. Avant de pouvoir trans- férer le contenu de ces registres à un registre de données 16 de la figure 1 par l'intermédiaire d'un bus ZMPD, la voie d'ac- cès convenable à l'emplacement de mémoire ou au registre inter- ne voulu doit Atre sélectionnée et validée. La sélection de la voie est effectuée par l'écriture d'une combinaison de bits particulière sur les lignes 0-39 d'un bus DCL. La fonction de commande et de validation de voie est exécutée par un registre 10 de la figure 1. Ce circuit est représenté de façon plus détaillée sur les figures 3A et 3B. Les circuits de commande de bus à huit bits 11 à 15 ser- vent à collecter et à remettre au format des informations pré- sentées au circuit d'interface par le système de maintenance automatisé par l'intermédiaire des lignes 0-7 d'un bus SBUS. Ces circuits de commande de bus peuvent 9tre des verrous D octal du type 74LS373. Les sorties de ces circuits de com- mande de bus reliées à des lignes DCL 0-39, constituent le bus de commande de visualisation pour l'unité CPU. Ce bus DCL transmet à l'unité CPU des informations qui concernent l'état de chacun des huit registres verrous constituants les circuits de commande de bus 11 à 15. Chaque verrou sert d'in- terrupteur à bascule qui peut être commandé par le micropro- cesseur du système de maintenance automatisé,par l'intermé- diaire des lignes 0-7 du bus SBUS. La combinaison de 1 et de O sur le bus DCL sert à faire fonctionner les commutateurs de l'unité CPU qui commandent les voies d'accès par le re- gistre de données 16 de la figure 1. Le système de maintenance automatisé écrit la com- binaison de bits voulue dans les circuits de commande de bus 11 à 15 en présentant les huit bits de la combinaison en m9me temps sur les lignes 07 du bus SBTJS. Chaque multiplet individuel présenté sur le bus SBUS est écrit dans un des circuits de commande de bus 11 à 15 en ne validant sélecti- vement que ce circuit de commande. Quand une borne 1 des cir- cuits de commande de bus 11 à 15 est maintenue à un niveau logique bas, les sorties suivent les entrées ou sont verrouil- lés selon l'état de la borne 11. Les sorties suivent les en- trées quand la borne 11 est à un niveau haut et elles sont verrouillées quand la borne l1 est mise à un niveau bas. On voit sur la figure 3 que la borne 11 du circuit de commande de bus 11 est commandée par le signal WR-IO-A3.LlO qui pro- vient du décodeur 16 de la figure 4. Le décodeur 16 de la figure 4 sert à relier le cir- cuit d'interface aux lignes 0-3 du bus ABUS de système de maintenance automatisé. La relation qui existe entre le bus ABUS et les éléments du système de maintenance automatisé est aussi décrite dans la demande de brevet n0 80 19 864 précitée. Le bus ABUS fait partie du bus d'adresse commandé par le mi- croprocesseur dans le système AMS, et la connexion du déco- deur 16 au microprocesseur du système AMS peut être définie en traçant les lignes 0-2 du bus ABUS jusqu'aux figures 12 et 1.3 de ladite demande de brevet n' 80 19 864. Le décodeur 16 peut être du type 74LS138. Pareillement, les entrées de validation EN du déco- deur 16 sont reliées à la ligne 3 du bus ABUS et aux lignes de signaux ADR-AX et WR 010 du bus de commande du système de maintenance automatisé. L'origine de ces signaux peut être trouvée sur les figures 4, 8 et 12 de ladite demande de bre- vet n0 80 19 864. Fondamentalement, le décodeur 16 valide le micropro- cesseur du système de maintenance automatisé pour valider de façon sélective chacun des circuits de commande de bus 11 à de la figure 3 quand les bits demandés pour cette partie particulière de la combinaison de bits de bus DCL apparais- sent sur les lignes 0-7 du bus SBUS. Par exemple, quand le circuit de commande de bus 11 doit être validé, le micropro- cesseur écrit l'adresse A) (hexadécimale) sur le bus d'adres- se et produit le signal de sortie WR à la borne 31 de la figure 5 de ladite demande de brevet no 80 19 864 qui concer- ne le système de maintenance automatisé. Ce signal de sortie peut être suivi sur la figure 8 relative à la présente inven- tion, o il est transformé en signal WR 010 par un verrou 34. Ce signal peut être suivi sur la figure 4 o il est à un ni- veau bas à la borne 4 du décodeur 16. De même, le signal ADR-AX peut être suivi sur la figure 4 de ladite demande de brevet no 80 19 864. On voit que le signal ADR-AX passe à un niveau bas quand une condition prédéterminée existe sur les lignes 4,5,6 du bus ABUS dans le système de maintenance au- tomatisé AMS. La condition est que l'adresse AX, o X est in- différent, doit être sur le bus ABUS. D'une manière sembla- ble, le suivi du signal ABUS-3 de la figure 12 de ladite de- mande de brevet no 80 19 864 montre qu'il est à un niveau haut quand le signal d'entrée AD-3 du circuit de commande de bus 24 est à un niveau haut. Ce signal est à un niveau haut- quand le microprocesseur écrit à l'une quelconque des adres- ses AO-A4 (hexadécîmales).De même, les bornes 5 et 4 du déco- deur 16 de la figure 4 -sont à un niveau bas quand l'une de ces adresses apparait sur le bus ABUS. Quand la borne 6 est à un niveau haut et que les bornes 4 et 5 sont à un niveau bas, le décodeur 16 est validé, et l'adresse sur le bus ABUS valide un des circuits de commande de bus 11 à 15 de la fi- gure 3. De cette manière, le système de maintenance automa- tisé mémorise de façon sélective la combinaison de bits vou- lue sur le bus DCL, à raison de huit bits à la fois. 2466809. Une fois que la combinaison de bits correcte a été verrouillée sur le bus DCL pour sélectionner une voie interne de l'unité CPU, un signal de validation d'une seule ligne doit être engendré pour que l'unité CPU mette la voie sélectionnée en communication avec le bus ZMPD. Quand la voie convenable est reliée au bus ZMPD, le système de maintenance automatisé peut lire le contenu d'un registre interne ou de l'emplace- ment de mémoire adressé par le bus MPA. Ces signaux de vali- dation sont nécessaire car une combinaison d'un seul bit sur le bus DCL peut donner accès à plus d'un registre interne dans les unités internes. Le registre ou emplacement de mémoire pré- cis voulu est déterminé par celui des signaux de validation qui est rendu actif par le système AMS. Par exemple, une com- binaison de bits donnée sur le bus DCL donne accès à un regis- tre A dans l'unité décimale et à un registre B dans l'unité de commande, alors que l'accès au registre d'unité décimale est le seul voulu. Dans ce cas, le signal DU-DISP-ENA de la figure 4 est rendu actif. Des registres de validation de voie 17 et 18 de la figure 4 servent à convertir des informations présentées par l'intermédiaire du bus SBUS par le système de maintenance automatisé en signaux de validation d'une seule ligne appa- raissant aux sorties de ces registres. Par exemple, si le système de maintenance automa- tisé souhaite visualiser un registre de l'unité de commande, le bit 2 du bus SBUS est mis à un et l'adresse hexadécimale A5 est écrite sur le bus d'adresse de système AMS. Comme dans le cas des circuits de commande de bus 11 à 15 de la figure , quand l'adresse A5 apparait sur le bus d'adresse, le signal WR-I0-A5 en provenance du décodeur 16 provoque la mémorisa- tion des données transmises par les lignes 0-7 du bus SBUS dans le registre de validation de voie 17. Il s'ensuit l'ac- tivation du signal CU-DISP-ENA. Ce signal permet à l'unité CPU d'interpréter la combinaison de bits transmise_ par le bus DCL de la figure 3 comme désignant le registre particu- lier de l'unité de commande qui doit être examiné. L'unité CPU relie ensuite ce registre particulier au bus ZMPD et transfère ses données dans le registre de données 16 de la figure 1. Comme la figure 4 l'indique, plusieurs signaux de validation distincts permettent la visualisation de porte (DISP-ENA), d'unité décimale, d'unité de commande, d'unité virtuelle, du contenu d'antémémoire, des emplacements de mé- moire principale, et un signal de validation permet au sys- tème de maintenance automatisé d'écrire dans un emplacement de mémoire principale (WRITE). Il y a également des signaux de validation distincts pour les moitiés supérieure et infé- rieure de 1'antémémoire, et deux signaux pour commander des marges de temps dans l'unité de commande et la mémoire, c'est-à-dire les signaux INH-CU-OVLP et INH-MEM-OVLP. Pour le contrôle correct d'une unité centrale de traitement de données, il est nécessaire que certaines de ses conditions de fonctionnement soient commandées par le système de maintenance automatisé. Le registre de commande de condi- tion de fonctionnement 19 de la figure 1 exécute cette fonction. Les circuits qui constituent ce registre de commande sont re- présentés plus en détail sur les figures 2,5 et 7. Beaucoup de conditions de fonctionnement différentes doivent être commandées pour obtenir une capacité parfaite de dépannage. Par exemple, il est très souvent avantageux, dans des opérations de dépannage d'unité centrale de traite- ment de données, d'avoir la possibilité de faire fonctionner les circuits logiques aussi bien en mode rapide qu'en mode lent. Un problème qui se pose quelquefois dans le mode rapide à cause d'une pastille lente disparaît quand les circuits lo- giques fonctionnent à un rythme d'horloge plus lent. Par exem- ple, la version de type T.M.L.66 de l'unité centrale de trai- tement de données Honeywell pour laquelle le circuit d'inter- face selon la présente invention a été défini à la possibili- té de faire fonctionner chacune de ses unités internes aussi bien en mode rapide qu'en mode lent. Les registres 20 et 22 de la figure 5 servent à convertir des informations transmises par le bus SBUS en signaux de commande qui indiquent dans quel mode fonctionne chacune des unités internes de l'unité CPU. Par exemple, quand le technicien d'entretien en clientèle veut que l'unité virtuelle fonctionne dans le mode lent, il intro- duit une commande qui permet au Système AMS de rendre le bit 1 du bus SBUS actif de telle sorte que le signal de sortie VU-SLOW en provenance du registre 20 soit mis dans l'état logique ap- proprié pour que l'unité virtuelle opère dans le mode lent. Le registre 20 est validé par le signal WR-I0-AB et il mémorise les données transmises par le bus SBUS dans les registres qu'il contient quand ce signal passe à un niveau bas à l'apparition de l'adresse AB(hexadécimale) sur le bus d'adresse. Les re- gistres 20, 21, 23 et 24 sont, dans l'exemple de réalisation préféré de l'invention, des verrous D octal du type 74LS373. Les décodeurs 30 et 31 des figures 6 et 7 exécutent la meme fonction que le décodeur 16 de la figure 4 en décodant l'a- dresse apparaissant sur le bus ABUS et en validant de façon sélective les registres 20-25. Ces décodeurs sont formés de pastille du même type que le décodeur 16. Le registre 21 sert à convertir les informations transmises par le bus SBUS en un des cinq signaux de sortie utilisés comme il est décrit dans la suite dans la commande de l'unité CPU. Le signal FINIT-CTL est utilisé pour déclen- cher toutes les bascules de commande dans l'unité CPU. Pa- reillement, le signal FINIT-CId. est utilisé pour remettre à zéro tous les registres et les indicateurs de con anae dans l'unité CPU. Les signaux EX7CUTE et D:-E-SWI sont combinés pour contrôler si l'unité CPU exécute le vecteur de branchement de défaut d'exécution ou si elle doit exécuter une instruction dont le code opération est mémorisé dans le registre de domnnées 16 de la figure 1. Le vecteur de branchement de défaut est une adresse o se branche l'unité CPU quand une condition de dé- faut particulière se produit. Cette adresse de condition de dé- faut représente le commencement d'un sous-programme à exécu- ter chaque fois-qu'une action de correction est nécessaire pour rémédier au défaut trouvé par l'unité CPU. Comme condi- tions typiques d'arrZt sur défaut, on peut citer une condi- tion de dépassement de capacité dans une opération arithmé- tique ou bien un défaut d'entrée en mode maître o certains problèmes se produisent dans un transfert entre un programme d'application et le système d'exploitation. Les conditions d'arrêt sur défaut sont établies par le Bystème de maintenance automatisé par l'intermédiaire de il registres 26-29 de la figure 7, o chaque ligne de signal FLTSTOP 00-23 représente une condition de défaut particulière qui peut se produire. Le système AMS contr8le s'il y a lieu laquelle des conditions d'arrêt sur défaut est établie par les lignes 0-6 du bus SBUS et le décodeur 31. Le signal DSCOPE-RPT en provenance du registre 21 de la figure 5 demande à l'unité CPU de répéter l'instruction contenue dans le registre de données 16 de la figure 1. Quand le signal est actif, l'unité CPU exécute en continu l'instruc- tion unique représentée par les interrupteurs de données au com- mencement du balayage d'un oscilloscope pour que le technicien de contr8le puisse examiner les points critiques des circuits * logiques à l'aide de cet oscilloscope. Les signaux de sortie d'un registre 23 de la figure -15 5 établissent des conditions sélectionnées d'arrêtsur adres- se dans l'unité CPU. Par exemple, le signal SOA-WS permet à l'unité CPU d'arrêter un traitement quand une adresse particu- lière de l'espace opératoire de la mémoire virtuelle est at- teinte. De même, les signaux SOA-VA & WS et SOA-VA-SEGID font arrêter l'unité CPU quand celle-ci a accès à une adresse vir- tuelle particulière dans la mémoire de travail ou à une adres- se virtuelle constituant un descripteur de segment ID. dans l'unité auxiliaire de mémoire à disques. Les signaux de sortie d'un registre 25 de la figure 5 indiquent à l'unité CPU qu'elle doit s'arrêter dans cer- taines autres conditions. Par exemple, le signal SOA-OPND in- dique qu'un arrêt est demandé quand l'adresse d'un certain opérande apparait. Le signal SOA-INSTR indique un arrêt quand une certaine adresse d'instruction apparaît. Le signal SOA-ALL arrête l'unité CPU à chaque accès à une adresse particulière. Les signaux de sortie d'un registre 24 de la figure servent à mettre différentes unités internes de l'unité CPU dans le mode de fonctionnement pas-à-pas. Par exemple, le si- gnal VU-STEP oblige l'unité virtuelle à n'exécuter qu'une seu- le instruction et l'arrête ensuite. Le signal STEP en prove- nance de la borne 16 du registre 24 est transféré à la figure 2 o il sert de signal d'horloge pour un générateur d'impul- sions 44 qui engendre une impulsion d'échantillange eSTEP.1 et l'envoie à l'unité CPU pour établir le mode pas-à-pas. La figure 5 montre que le signal STEP est commandé par le bit 6 du bus SBUS qui affecte ainsi le contrle complet de l'échan- tillonnage pas-à-pas au système de maintenance automatisé. Certains des circuits constituant le registre de condition et de commande d'opération 19 sont représentés en détail sur la figure 2. Une partie des circuits de la figure 2 est utilisée pour engendrer des signaux d'échantillonnage à utiliser pour la lecture et l'écriture dans des emplacements de mémoire et pour la lecture du contenu d'antémémoire. Ces circuits engendrent également l'impulsion d'échantillonnage utilisée par l'unité CPU dans le mode de fonctionnement pas à pas et assurent le transfert conditionnel des signaux de sortie du générateur d'impulsions suivant le mode d'échan- tillonnage de mémoire ou de fonctionnement pas-à-pas, jusqu'à l'unité CPU. Le générateur d'impulsions 44 est du type 74LS 112 J-K dans l'exemple de réalisation préféré de l'invention, et il fonctionne de la façon suivante. Quand le système de maintenance automatisé met à 1 le bit de pas dans le registre 24 de la figure 5, le signal STEP est envoyé à l'entrée d'hor- loge du générateur d'impulsions 44. Les entrées J et K des bornes 11 et 12 sont ainsi validées. Les données appliquées à ces entrées J et K sont transférées respectivement aux sorties correspondant aux bornes 5 et 6 quand le signal STEP passe d'un niveau haut à un niveau bas. Les entrées J et K et l'en- trée de remise à zéro correspondant à la borne 14 sont reliées pour recevoir le signal PULL-UP comme les entrées Gl et G2 aux bornes 3 et 4 d'un monostable 45. Le signal PULL-UP est toujours à un niveau haut, et le générateur d'impulsions 44 fonctionne donc comme un interrupteur à bascule. Les signaux aux bornes de sortie 5 et 6 basculent donc à chaque transition du niveau haut au niveau bas du signal STEP. Une ligne à re- tard 46 sert à renvoyer le signal de sortie Q, après un court moment, à l'entrée de remise à zéro à la borne 10. L'impul- sion de sortie à la borne 6 a ainsi une durée égale au retard imposé par la ligne à retard 46. Le signal provenant de la borne 6 est envoyé à des portes 47 et 48. Les portes 47 et 48 servent de portes de sortie des signaux d'échantillonnage de mémoire ( AR-MP) et de fonction- nement pas-à-pas (4STEP). Dans l'exemple de réalisation pré- féré de l'invention, ces portes sont des portes NON-ET du type 74LS10. La fonction de ces portes est d'empZcher l'impulsion d'échantillonnage en provenance du générateur d'impulsions d'atteindre l'unité CPU dans certaines circonstances impli- quant les états de fonctionnement pas-à-pas et de visualisa- tion de l'unité CPU. L'unité CPU comporte un état de pas-à-pas et un état de visualisation commandés par une bascule de vali- dation de visualisation dans l'unité CPU. L'état de cette bascule est commandé par le signal DISP-ENA en provenance du registre 17 de la figure 4, ce signal étant sous la commande du système de maintenance automatisé. Les portes 47 et 48 de la figure 2 empêchent le signal de sortie d'échantillonnage de pas en provenance de la porte 48 d'atteindre l'unité CPU quand la bascule de validation de visualisation est dans 1'é- tat de visualisation. C'est ainsi que le signal aSTEP ne peut atteindre l'unité CPU que lorsque l'unité CPU ou une unité qu'elle contient est dans le mode de fonctionnement pas-à-pas. La porte 47 a deux entrées supplémentaires à côté de l'entrée d'échantillonnage reliée à la borne 6 du générateur d'impul- sions 44. Ces entrées recoivent les signaux CACHE/STORE et AR-BUSY-CC. Ces deux signaux interviennent comme des condi- tions préalables pour la transmission du signal d'échantillon- nage 4STEP.1 à l'unité CPU comme signal d'échantillonnage de mémoire ^ARMP. Le signal CACHE/STORE est le signal de sortie d'une porte NI 49 qui reçoit les signaux CACHE-DISP et STORE- DISP à ses entrées. Ces deux signaux proviennent de la figure 4. Comme on l'a remarqué à propos de la figure 4, ces deux Do signaux servent à valider la visualisation par le système de maintenance automatisé d'emplacements désignés dans l'anté- mémoire ou dans la mémoire principale. Ainsi, quand l'un de ces signaux est actif, le signal CACHE/STORE indique que les système de maintenance automatisé travaille avec la mémoire et que l'impulsion provenant du générateur d'impulsions 44 doit être transférée par la porte 47, au lieu de la porte 48, pour agir comme le signal d'échantillonnage de mémoire àAR-MP. L'autre condition pour transférer l'impulsion par la porte 47 est que l'unité CPU signale qu'elle est prête à accéder à un autre emplacement de mémoire. C'est la fonction du si- gnal AR-BUSY en provenance de l'unité CPU. Ce signal indique que le registre d'adresse dans l'unité CPU n'est pas occupé, et que l'unité CPU est prête à adresser un autre emplacement de mémoire. Quand ces deux conditions sont remplies, le si- gnal d'échantillonnage de mémoire est transféré à l'unité CPU et provoque une opération de lecture ou d'écriture dans un emplacement de mémoire ou une opération de lecture d'un emplacement d'antémémoire sélectionné par le système de main- tenance automatisé. De meme, il existe deux conditions pour transférer l'impulsion d'échantillonnage provenant du générateur d'im- pulsions 44 par la porte 48. Une de ces conditions est que le système de maintenance automatisé ne soit pas en train d'ac- céder à l'antémémoire ou à la mémoire principale, comme cela est indiqué par le signal CACHE/STORE 010 en provenance d'un inverseur 50. L'autre condition est que l'unité CPU doit si- gnaler qu'elle a arrêté un traitement sous sa propre commande et qu'elle est prête pour que la commande soit donnée au sys- tème de maintenance automatisé. Cet état de chose est indiqué par le signal STEP/DIS qui est le signal de sortie d'une por- te NI 51. Les entrées de cette porte reçoivent des signaux provenant de l'unité CPU et qui indiquent son état interne. Par exemple, quand l'unité CPU a arrêté son traitement normal et quand l'unité virtuelle a été mise dans le mode de fonc- tionnement pas-à-pas, l'unité CPU signale ces faits en envoyant le signal FVUSTEP-VL à une entrée de la porte 51. D0 Le signaux d'entrée de la porte 51 jouent un autre rôle que celui constituant à signaler que l'unité CPU a ar- raté son traitement et qu'une unité particulière a été mise en mode de fonctionnement pas-à-pas. Essentiellement, ils servent de signaux de commande de-marche et d'arrêt pour le système de maintenance automatisé. Ce système ne peut assurer la commande de l'unité CPU tant que l'un de ces signaux n'a pas indiqué qu'un traitement régulier à l'intérieur de celle- ci a cessé et que le système AMS peut avoir la commande des voies internes de l'unité CPU. Cette cessation de traitement se produit lors de l'apparition d'une condition d'arrêt sur adres- se ou d'une condition d'arrêt sur défaut. Quand une condition d'arrêt sur adresse est détectée, le signal FADDRSTOP-CC est envoyé à la porte 51. De même, quand une condition d'arrêt sur défaut est détectée, le signal FSTOPONFLT-CP est envoyé à la porte 51. Pareillement, le système de maintenance automatisé ne peut examiner aucun registre interne ni aucun emplacement de mémoire tant que le signal FDIS-CP n'a pas été reçu. Le signal de sortie STEP/DIS 010 en provenance de la 19 porte 52 est l'inverse du signal de sortie de la porte 51 et sert à valider le registre 17 de la figure 4 quand l'unité CPU est dans un état o elle peut recevoir les commandes de vali- dation de visualisation. Le circuit d'interface selon la présente invention a une capacité d'auto-contr8le qui permet au système de mainte- nance automatisé de s'auto-contr8ler en l'absence de l'unité CPU. Cette possibilité d'auto-contr8le est fournie par les signaux de sortie DO-STEP et le signal TSB-WRAP provenant du registre 53 de la figure 2. Le bit 2 du bus SBUS commande le signal de fonctionnement pas-à-pas, et le bit 1 du bus SBUS commande le signal TSB-VRAP. en mettant à 1 le bit 2 du bus SBUS, le système de maintenance automatisé peut simuler une réponse provenant d'une unité CPU fictive indiquant qu'elle est prête à recevoir le signal d'échantillonnage pas-à-pas 4STEP-MP. Ce signal d'échantillonnage pas-à-pas sert à la remise en marche de l'unité CPU après qu'elle a été arrêtée. En mettant à 1 le bit 1 du bus SBUS, le système de maintenan- ce automatisé peut simuler des données de point de commande revenant d'une unité CPU fictive par l'intermédiaire du bus TSB. Le signal de sortie TSB-WRAP provenant du registre 53 est envoyé au registre 54 de la figure 3A et sert pour celui- ci de signal de validation EN. Le registre 54 sert de registre d'autocontr8le permettant à une combinaison de bits sur le bus SBUS de simuler une combinaison de bits de point de com- mande provenant d'une unité CPU ficitive et à transmettre à la figure 13 par l'intermédiaire des lignes de signaux TSB-00-07 de la figure 3B. Les circuits de la figure 13 transfèrent la combinaison de bits transmises par les lignes TSB à nouveau sur le bus SBUS par l'intermédiaire de registres 55 et 56, o le système de maintenance automatisé peut la lire. Les registres 55 et 56 constituent le registre 57 de point de commande de la figure 1. Ces registres servent à mémoriser des informations de point de commande concernant l'état de différentes bascules de commande se trouvant dans des unités internes de l'unité CPU de façon à ce que le sy- stème de maintenance automatisé puisse contr8ler l'état de ces unités. Normalement, ces informations de point de commande passent par les lignes TSB 00-07 constituant le bus TSB de la figure 3. Le système de maintenance automatisé peut être remis à l'état initial par l'unité CPU sous contr8le ou bien manuel- lement par l'intermédiaire d'un interrupteur d'initialisation monté sur la plaque du circuit d'interface de l'invention. Le monostable 45 de la figure 2 sert à engendre l'impulsion néces- saire pour cette initialisation, cette impulsion est dési- gnée par RSET-IN. Le monostable est déclenché par la transi- tion du niveau haut au niveau bas de 1 'un des signaux FINZ- CLEAR-CP et INZ-SW-NO. Le premier signal provient de l'unité CPU lors de la mise sous tension ou quand l'interrupteur dti- nitialisation de tl'unité CPU est actionné. Le second signal vient de l'interrupteur d'initialisation manuelle monté sur la plaque de circuit d'interface. Certains moyens doivent être prévus pour fournir une adresse de l'unité CPU une adresse à utiliser pour l'é- tablissement de conditions d'arrêt sur adresse et la commande de la lecture de l'antémémoire et de la lecture ou de l'écri- ture d'emplacements de mémoire principale. Cette fonction est exécutée par le registre 58 de transmission d'adresse à l'u- nité CPU indiqué sur la figure 1. Le circuit de ce registre 58 est représenté en détail sur la figure 6. Les registres 59-64 servent à convertir les informations sur le bus SBUS en une adresse de 34 bits à transférer à l'unité CPU par le bus MPA. Dans l'exemple de réalisation préféré de l'inven- tion, ces registres sont des bascules D hexadécimal du type 74LS174. Les six entrées D de chaque registre sont reliées aux lignes de bits 0-6 du bus SBUS. Les sorties Q sont re- liées aux lignes de bits du bus MPA. Les six registres sont remis à zéro simultanément quand le signal MINZ provenant du système de maintenance automatisé passe d'un niveau haut à un niveau bas. Les informations aux entrées D sont transférées au bus MPA quand les entrées d'horloge à la borne 9 passent d'un niveau bas à un niveau haut. Les entrées d'horologe cor- respondantes des registres 59-64 sont connectées aux sorties d'un décodeur 65. Ce décodeur sert à détecter sur le bus ABUS l'adresse du système de maintenance automatisé et à détecter quand les adresses 90 à 95 (hexadécimales) apparaissent. Si l'une des six adresses apparalt, une des sorties du décodeur émet un signal actif qui permet le transfert des informations du bus SBUS au bus MPA. Les bascules de chaque registre main- tiennent alors les six lignes de bus MPA affectées à ces bas- cules dans l'état logique présenté par le bus SBUS quand ce registre particulier a reçu un signal d'horloge. par un adres- sage séquentiel de chacun des registres 59-64, le système de maintenance automatisé peut former une adresse de 54 bits en ntutilisant que les six lignes du bus SBUS. Dans les panneaux de maintenance connus, une longue série d'interrupteurs actionnés manuellement était utilisée pour introduire des données dans l'unité CPU et une longue rangée d'indicateurs à diodes émettrices de lumière LED était utilisée pour visualiser les données sous forme binaire en provenance de l'unité CPU. L'utilisation de ces dispositifs était difficile et lente. Dans la présente invention, ces deux ensembles de dispositifs-sont remplacés par le registre tampon de données 16 de la figure 1. Les figures 8 et 9 re- présentent en détail les circuits logiques de ce tampon de données. Le bus ZMPD de la figure 1 est représenté comme-un bus bidirectionnel. La figure 8 montre les registres de don- nées 52-_7 qui sont utilisés pour assembler les données pro- venant du bus SBUS avant de les transmettre à l'unité CPU. La figure 9 montre les registres 38-43 qui sont utilisés pour conserver les données proveant de l'unité CPU jusqu'à ce que le système de maintenance automatisé puisse lire ces données à raisons de 5 bits à la fois, par l'intermédiaire du bus SBUS. Les registres de la figure 8 et de la figure 9 sont utilisés pour écrire des données dans des registres internes ou des emplacements de mémoire de l'unité CPU, pour fournir- des codes opération d'instructions et pour transmettre des données, telles que le contenu d'un registre interne ou d'un emplacement de mémoire de l'unité CPU, au-système de main- tenance automatisé pour leur visualisation. Ces registres remplacent également l'ensemble de séquences de données des systèmes connus, o un commutateur rotatif était utilisé pour sélectionner l'une des séquences de données en vue de sa visualisation par les indicateurs LED des panneaux de maintenance connus. Par l'actionnement du commutateur ro- tatif, le technicien de contr8le sélectionnait celui des re- gistres internes de la machine qu'il désirait examiner. - Le fonctionnement de ces registres est tout à fait comparable au tampon d'adresses 58 décrit plus haut. Un dé- codeur 66 de la figure 8 sert à valider de façon sélective les registres 52-37 en détectant l'adresse transmise par le bus ABUS du système de maintenance automatisé. Quand une-des adresses 80-85 (hexadécimales) apparait, un de ces registres est validé à la borne 11 d'entrée de validation. Une seconde entrée de validation à la borne 1 sert de commande de sortie et met les bornes de sortie connectées au bus ZMPD au niveau haut quand la borne d'entrée est maintenue à un niveau haut. Cette entrée de validation de chacun des registres 32-37 est reliée pour recevoir le signal RSWO-CM provenant de l'unité CPU. Ce signal indique que l'unité CPU est prête à recevoir des données. Dans l'exemple de réalisation préféré de l'in- vention, ces registres sont des verrous D octal du type 74LS373. De la même façon, le décodeur 67 de la figure 9 détecte l'adresse apparaissant sur le bus ABUS du système de maintenance automatisé et valide de façon sélective un des registres 38-45 quand l'une des adresses 80-85 (hexa- décimales) apparaît et quand le signal RD-010 provenant du système de maintenance automatisé indique que ce système sou- haite lire des données provenant du bus SBUS. Dans l'exemple de réalisation préféré de l'invention, les registres 58-43 sont des circuits de commande de bus hexadécimal à trois états du type 74LS-368. La fonction de ces registres 58-4) est de mémoriser temporairement les données provenant de l'unité CPU et de les conserver jusqu'à ce que le système de maintenance automatisé puisse les lire. Les points de commande de l'unité décimale, par exemple, de l'unité CPU type L66 d'Honeywell T.M.; sont adressés par l'intermédiaire du bus BCP reliant l'unité CPU au registre de point de commande de DU 76 de la figure 1. Le bus BCP est constitué par 72 lignes distinctes. Les cir- cuits constituant le registre de point de commande de DU 76 sont représentés sur les figures lOA, lOB, 11 et 12. Des sé- lecteurs 68-75 des figures 10A, lOB et 11 et des sélecteurs 77-80 de la figure 12 servent à sélectionner une des six li- gnes BCP individuelles connectées à leurs entrées et à relier la ligne sélectionnée à la ligne de bus SBUS connectée à la sortie de chaque sélecteur. Dans l'exemple de réalisation pré- féré de l'invention, les sélecteurs sont des sélecteurs à trois états de huit lignes à une ligne du type 74LS251. La commande par laquelle la ligne BCP est sélectionnée est ef- fectuée par le système de maintenance automatisé par l'inter- médiaire des lignes 0-2 du bus ABUS. Ces lignes sont reliées aux bornes d'entrée de sélecteur 9-11 de chaque sélecteur. L'entrée de validation de chaque sélecteur est reliée pour recevoir le signal RD-BCP/DSP-U ou L du système de maintenance automatisé. Ce signal indique que le système de maintenance automatisé souhaite lire le bus BCP. Par exemple, si le sys- tème de maintenance automatisé souhaite lire les bits 0-5 sur -le bus BCP, il écrit l'adresse convenable sur le bus ABUS pour 3( sélectionner la ligne d'entrée 5 à la borne 14 des sélecteurs 72,73, 68, 69, 70, et 71. Le signal RD-DCP/DSP-U est ensuite rendu actif pour être envoyé aux entrées de validation de ces sélecteurs. Quand ces deux évènements se sont produits, les lignes 0-5 du bus BCP sont connectées aux lignes 0, 1, 2, 4, 5 et 6 du bus SBUS. Sur les figures 11 et 12, les entrées de validation des registres 74, 75, et 77-80 sont indiquées comme étant reliées pour reaevoir le signal RDBCP/DSP-L. Ce signal provient également du système de maintenance automatisé, et indique que le système souhaite lire six lignes parmi les 56 lignes de bits de poids faible du bus BCP. Inversement, le signal RDBCP/DSP-U est utilisé par le système de maintenance automatisé pour lire six lignes parmi les 36 lignes de bits de poids fort du bus BCP. Le registre de point de commande 57 de la figure 1 est utilisé pour mémoriser temporairement les données de point de commande provenant de l'unité CPU par les lignes 0-7 du bus TSB. Les registres 55 et 56 de lafiguré 15 constituent ce registre de point de commande-. Ces registres sont utilisés pour mémoriser les informations de point de commande prove- nant d'unités internes de l'unité CPU autres que l'unité décimale. Les registres 56 et 57 sont des circuits de comman- de de bus hexadécimal à trois états du type 74LS368 dans l'exemple de réalisation préféré de l'invention. Les entrées du registre 56 sont reliées aux lignes 2-7 du bus TSB par l'intermédiaire des circuits de la figure 3. Les lignes 0 et 1 du bus TSB sont reliées au registre 55 par l'intermédiaire des circuits de la figure 3. Les lignes 0-7 du bus SBUS sont reliées aux sorties des registres 55 et 56 de manière que ces registres puissent être lus quand le signal RD-I0-BO prove- nant du système de maintenance automatisé valide les registres par les bornes 1 et 15. Le registre de condition et de commande de fonction- nement 19 de la figure 1 est constitué en partie par un re- gistre 81 et les bascules A-D du registre 55. Les signaux d'entrée de ces registres indiqués par "De figure 2" sont les signaux de réponse apparaissant en 82 sur la figure 1. Comme on l'a noté plus haut en relation avec la description concernant la figure 2, ces signaux sont des réponses pro- venant de l'unité CPU et qui indiquent son état et servent de signaux de commande d'arrêt et de marche pour le système de maintenance automatisé. Les registres 81 et 55 servent à conserver ces signaux de réponse jusqu'à ce queils puis- sent être lus par le système de maintenance automatisé par l'intermédiaire du bus SBUS. Les sorties des bascules-A-D du registre 55 sont mises hors de l'état logique haut Z quand la borne 1 d'entrée de validation est rendue active. Cela se produit quand le signal RD-IO-AO provenant du système de main- tenance automatisé est mis à un niveau bas. La considération s'applique aux bascules A-D du registre 81. La bascule E du registre 81 est rendue active quand le signal RD-I0-CO pro- venant du système de maintenance automatisé est-mis à un ni- veau bas. Le registre 81 peut être un circuit de commande de bus hexadécimal à trois états du type 74LS368. Un registre 83 sert de tampon pour des signaux pro- venant du système de maintenance automatisé et qui permettent d'étendre la capacité d'auto-contr8le des systèmes. Il se pose avec le système de maintenance automatisé certains problèmes qui ne peuvent être résolus par le dispositif de contr8le de plaquette mentionné dans ladite demande de brevet n0 80 19864 citée plus haut. Les sorties des registres 84-89 sont connec- tées aux indicateurs LED individuels qui sont visibles pour le technicien de contrôle. Ces indicateurs LED ne sont pas repré- sentés sur la figure 13. Lors de la détection d'une difficulté que le dispositif de contr8le de plaquettes ne peut pas indi- quer, le système de maintenance automatisé peut signaler ce fait en allumant l'indicateur LED spécifique affecté à cette difficulté particulière. Le registre 83 peut être une bascule D hexadécimal du type 74LS174. - REVENDICATIONS - 1. Circuit d'interface pour elier un système de maintenance automatisé (AMS) à l'unité centrale de traitement de données (CPU) d'un système de traitement de données, carac- térisé en ce qu'il comprend: un premier moyen 10 pour convertir des informations provenant du système de maintenance automatisé en signaux pour commander les voies de l'unité CPU auxquelles le système AMS a accès et pour commander les opérations exécutées et les con- ditions de fonctionnement de l'unité CPU; un second moyen 57 pour recevoir des informations de point de commande de l'unité CPU indiquant l'état interne de celle-ci et pour les transférer au système de maintenance au- tomatisé; un troisième moyen 58 pour fournir des informations d'adresse données par le système AMS à l'unité CPU pour qu'el- le les utilise dans certaines opérations; un quatrième moyen-16 pour transférer des données fournies par le système AMS à l'unité CPU et pour recevoir et conserver des données demandées par le système AMS en prove- nance de l'unité CPU en vue de leur transfert au système AMS; un bus SBUS reliant le système AMS aux premier, se- cond, troisième et quatrième moyens afin de fournir des infor- mations appropriées à chacun des moyens pour qu'ils exécutent leurs opérations et afin de collecter des informations prove- nant de ces moyens pour les transférer au système ANS. 2. Circuit d'interface pour relier un système de maintenance automatisé (AMS) à l'unité centrale (CPU) d'un système de traitement de données, caractérisé en ce qu'il comprend: un bus SBUS relié au système AMS pour transmettre des données en direction et en provenance du circuit d'in- terface en vue. de leur utilisation dans ses opérations; un bus de commande DCL relié au système AMS pour transmettre au circuit d'interfacedes signaux de commande de ses opérations; un bus d'adresse ABUS relié au système AMS pour transmettre des informations d'adresse au circuit d'inter- face pour commander ceux de ses registres qui doivent être validés pour des échanges avec le bus SBUS; un dispositif de commande et de validation de voie constitué par un ensemble de registres reliés au bus SBUS, au bus de commande et au bus d'adresse de façon à recevoir des données, provenant du système AMS par l'intermédiaire du bus SBUS dans le registre désigné par les bus de commande et d'adresse, ainsi que les données à transférer à l'unité CPU par l'intermédiaire d'un bus DCL et servant à définir la voie d'accès, et un bus de signaux de validation servant à sélec- tionner et.à valider la voie sélectionnée que doit adresser le système AMS dans ses opérations; un dispositif à registres de condition et de com- mande d'opérations 19 constitué par un ensemble de registres pour recevoir des données provenant du système AMS par l'in- termédiaire du bus SBUS dans le registre désigné par les bus de commande et d'adresse, pour transférer ces données à l'u- nité CPU sous la forme de signaux de commande qui établissent les conditions voulues de fonctionnement de l'unité CPU, et pour recevoir des signaux de réponse de l'unité CPU vérifiant que les conditions voulues d'opérations ont été établies; un dispositif à registres de point de commande 57 constitué par un ensemble de registres pour recevoir des in- formations de point de commande de l'unité CPU indiquant l'é- tat des indicateurs de commande dans l'unité CPU et pour con- server ces données jusqu'à ce que le sytème AMS les lise par l'intermédiaire du bus SBUS; 58 un dispositif à registres d'adresse; constitué par un ensemble de registres pour recevoir des informations d'adresse du système AMS par l'intermédiaire du bus SBUS dans l'ordre spécifié par les bus de commande et d'adresse, et pour transférer ces informations d'adresse à l'unité CPU par l'intermédiaire d'un bus MPA pour commander certaines opéra- tions sélectionnées par le système AMS dans l'unité CPU; Un dispositif à registres de données 16 constitué par un ensemble de registres pour recevoir des données, dans un registre sélectionné par les bus d'adresse et de commande, en provenance du système AMS par l'intermédiaire du bus SBUS et pour les transférer à l'unité CPU par l'intermédiaire d'un bus ZMPD afin de provoquer certains événements sélection- nés par le système AMS dans l'unité CPU, et pour recevoir des données de l'unité CPU à transférer au système AMS pour qu'il les visualise, lesdites données indiquant certaines conditions dans l'unité CPU.