FR 2466925 A1 19810410 FR 8020962 A 19800930 La présente invention concerne un magnétoscope à bande, à balayage hélicoïdal, et notamment un appareil de reproduction de données numériques pour des signaux vidéo se présentant sous une forme numérique, avec plusieurs canaux de reproduction, et en particulier un appareil permettant d'effec- tuer un mode de reproduction particulier. Récemment, on a développé des magnétoscopes numé- riques dans lesquels le signal vidéo analogique est transformé en un signal numérique pour 9tre enregistré sur une bande magné- tique. Lorsqu'on utilise de tels magnétoscopes d'enregistrement numériques à la place de magnétoscopes analogiques, il faut qu'ils présentent également de nombreuses fonctions existant dès à présent sur les magnétoscopes analogiques. Parmi ces fonctions, il y a notamment les modes de reproduction particuliers qu'il est très difficile d'effectuer sur les magnétoscopes numériques et en particulier le mode de recherche rapide; dans ce mode de fonctionnement, la bande vidéo avance à une vitesse égale à dix fois la vitesse normale de reproduction. Comme cela est bien connu, les signaux vidéo sont transformés en signaux numériques et sont segmentés en plusieurs blocs de données. A la reproduction, les données reproduites sont enregistrées dans un champ de la mémoire pour reprendre la forme d'origine, si bien que la reconstitution de données repro- duites par intermittence en mode de recherche rapide par la bande vidéo est une opération très difficile. En outre lorsqu'on utilise plusieurs canaux de données dans les appareils d'enregistrement vidéo numériques, pour arriver à une forte densité d'enregistrement, chaque canal détecte les données de tous les canaux lorsque la bande vidéo avance à une vitesse égale à 10 fois la vitesse normale de défilement, puisque les t9tes magnétiques rotatives associées a chacun des canaux, balaient les pistes enregistrées, à la vitesse ci-dessus. Dans ce contexte, on ne peut en pratique prévoir un tel mode de recherche rapide comme fonction d'un magnétos- cope vidéo numérique, LDE pr&ente invention se propose de créer un mag çetoscope A reproduction de données nîucîériques permettant de 4C0 travail7 1ur uA-; mode de re-gpouc-Jon particulier, permet- tant d'obtenir une image différente de celle qui a été enregis- trée sur le support magnétique sous la forme de signaux vidéo numériques. Suivant un mode de réalisation préférentiel de l'invention, on applique les signaux vidéo numériques à un magnétoscope d'enregistrement et de reproduction, à balayage hélicoïdal, comportant plusieurs têtes magnétiques rotatives. Un champ d'information vidéo, numérique, est par exemple divisé en trois canaux pour gtre enregistré sur trois pistes. En mode de reproduction normal, les signaux vidéo numériques sont enregistrés séquentiellement dans un champ de la mémoire pour chaque canal. Toutefois en mode de reproduction particulier, il se peut que la tête magnétique d'un canal détecte les données d'autres canaux. En mode de reproduction particulier, la vitesse et/ou la direction de la bande peut être différente de celle de l'enregistrement. Dans certains cas, on arrête la bande pendant la reproduction. Ainsi, en prenant les pistes correspondant aux trois canaux à savoir le canal A, le canal B et le canal C sous la forme de la piste A, de la piste B et de la piste C, il arrive fréquemment dans ce mode de reproduction particulier, que la tête magnétique rotative du canal A balaie la piste B et la piste C en plus de la piste A et détecte les données de ces diverses pistes. Il faut que les données de la piste A soient enregistrées correctement dans le champ de la mémoire de canal A et que de même les données de la piste B soientenregistrées correctement dans le champ de la mémoire du canal B et que les données de la piste C soient enregistrées correctement dans le champ de la mémoire du canal C. Comme les données sont associées à un signal d'identification de canal (ID) pour chaque sous- bloc, ce signal ID de canal constitue la référence pour l'opéra- tion d'échange entre les canaux de données. Dans le montage ci-dessus, il est prévu un champ de mémoire pour chaque canal, pour enregistrer seulement les données correspondant à chaque canal. Selon l'invention, on peut envisager deux cas, à savoir: un premier cas dans lequel l'échangeur de données comporte une mémoire-tampon et un cas d'un système sans mémoire- tampon pour effectuer l'opération d'échange. Pour économiser des circuits, on peut supprimer la mémoire-tampon. Toutefois, pour arriver à une image reproduite de façon plus fiable, il faut nécessairement la mémoire-tampon. La présente invention sera décrite plus en détail a l'aide des dessins annexés, dans lesquels - la figure 1 est un schéma-bloc d'un exemple de système d'enregistrement d'un magnétoscope numérique. - la figure 2 est un schéma-bloc d'un exemple de système dé reproduction d'un magnétoscope numérique selon l'invention. - les figures 3, 4, 5 sont des schémas servant à expliquer la relation entre les têtes magnétiques rotatives et les pistes d'une bande lorsque l'appareil fonctionne en mode d'enregistrement. - la figure 6 est un schéma-bloc d'un exemple de processeur de reproduction selon l'invention. - les figures 7A, 7B et 7C et 8 sont des courbes ser- vant à expliquer les signaux de données selon l'invention. - la figure 9 est un schéma montrant la relation entre les têtes magnétiques et les pistes d'une bande lorsque l'appareil fonctionne en mode de reproduction particulier. - la figure 10 est un schéma-bloc d'un exemple théorique d'un échangeur de données selon l'invention. - la figure 11 est un schéma-bloc d'une structure détaillée d'un échangeur de données selon l'invention. - les figures 12 à 15 sont des schémas-blocs montrant chaque composant de l'échangeur de données de la figure 11. - les figures 16A... 16N sont des chronogrammes pour diverses composantes de l'appareil selon l'invention. - la figure 17 est un schéma-bloc de principe d'un correcteur de base de temps du système de reproduction selon l'invention. - la figure 18 est un schéma-bloc d'un générateur de drapeau de données du correcteur de base de temps de la figure 17. - - la -figure 19 est un schéma-bloc d'un contr8îeur de séquence du correcteur de base de temps de la figure 17. - la figure 20 est un schéma-bloc d'un circuit d Xant 1zun signal d- co le pour la lecture du correcteur de - la figure 21 est un schéma-bloc d'un générateur de signal d'identification de données pour un échangeur de données ne comportant pas de mémoire-tampon, selon l'invention. DESCRIPTION D'UN MODE DE REALISATION PREFERENTIEL DE L'INVENTION La description ci-après-concerne un mode de réali- sation préférentiel de l'invention appliqué à un magnétoscope numérique. La figure 1 est un schéma-bloc du circuit d'enre- gistrement du magnétoscope numérique et la figure 2 est un schéma-bloc du circuit de reproduction de ce m9me magnétoscope numérique. Le magnétoscope numérique selon ce mode de réalisa- tion comporte principalement trois t8tes magnétiques rotatives LA, 1B, lC qui forment trois pistes d'enregistrement 3A, 3B, 3C réalisées simultanément sur la bande magnétique 2. En d'autres termes, selon la figure 3, la bande magnétique 2 est enroulée en hélice sur un tambour de guidage 5, rotatif, et suivant un arc d'environ 3400; les trois t9tes magnétiques rotatives lA, 1B, 1C fixées au tambour 5, sont destinées à balayer simultané- ment la bande 2. Les tsetes rotatives lA, lB, 1C sont disposées en parallèle par rapport à la direction de rotation du tambour indiquée par la flèche a comme cela est représenté à titre d'exemple à la figure 4, pour former simultanément les trois pistes 3A, 3B, 3C pour chaque rotation du tambour de guidage 5, rotatif comme cela est représenté à la figure 5. Dans ce mode de réalisation, on décrira le cas de l'enregistrement et de la reproduction de signaux de télé- vision en couleur du système NTSC; le tambour de guidage 5 tourne à une vitesse de 60 tours par seconde. C'est pourquoi, une triade de pistes 3A, 3B, 3C contient l'information numéri- que d'une trame d'une image de télévision. Le procédé d'enregistrement du magnétoscope numé- rique est expliqué ci-après en relation à la figure 1. Dans le circuit de la figure 1, le signal vidéo en couleur, sous forme analogique, d'entrée est appliqué-à la borne d'entrée 10 du processeur d'entrée 11. Le signal d'un intervalle de balayage horizontal du signal vidéo analogique d'entrée est représenté à la figure 7A; dans cette figure, la référence HS correspond à l'impulsion de synchronisation horizontale; la référence BS correspond au signal de déclenchement de couleur qui dans cet exemple a une fréquence égale à 3,58 MHz. Selon la figure 1, le processeur d'entrée il comporte au moins un séparateur de signaux de déclenchement. Le signal de déclenchement séparé par le processeur 11 est appliqué à un générateur de cadence principale20 qui donne un signal d'horloge principal dont la fréquence est égale à quatre fois la fréquence fSc (3, 58 MHz) de la sous-porteuse couleur. La cadence principale ainsi obtenue est appliquée à un convertisseur analogique/numérique (A/D) 12 qui transforme le signal vidéo analogique en un signal numérique sous la forme de mots à 8 bits, avec par exemple une fréquence d'échantillon- nage égale à 4fSC Comme cela est bien connu, dans le cas du signal vidéo couleur, du système NTSC, on a l'équation suivante f 455 f = xf Sc 2 H Dans cette formule f représente la fréquence de l'impulsion de synchronisation horizontale HS. Ainsi on a 910 échantillons dans une période horizontale mais dans le magnétoscope numérique selon ce mode de réalisation, l'intervalle d'effacement horizontal n'est pas traité comme donné de façon à réduire la vitesse des bits des données sous forme numérique. En outre, il est prévu un générateur de signaux de commande 21 qui reçoit la cadence principale du générateur 20 ainsi que les signaux de synchronisation verticale et hori- zontale du processeur d'entrée 11 pour donner différents signaux de temps utilisés dans le traitement du signal d'enre- gistrement. Dans le signal vidéo correspondant à une trame, on ne considère pas l'impulsion de synchronisation verticale et l'impulsion d'égalisation comme une donnée réelle et les signaux correspondant à ces périodes ne sont pas enregistrés. Toutefois comme on introduit des signaux d'essai ou de test tels que VIR, VIT etc dans la période d'effacement verticale, on détermine le nombre de lignes vidéo réelles en tenant compte de ces lignes. Par exemple dans le cas d'un signal vidéo couleur du système NTSC, le nombre des lignes vidéo réelles d'une trame est égal a 252, les lignes no 12 à 263 correspondant à une trame d'ordre impair et Les lignes n 274 à 525 correspondant à une tramé j9.Jreu ces 1 i.3:es;t-Ut seules ielles qui sont considérées comme des lignes vidéo réelles pour l'enregistrement. Dans le convertisseur A/D, 12, le signal vidéo en couleur est échantillonné suivant les indications ci-dessus et est transformé en un signal numérique par exemple un signal numérique parallèle à 8 bits pour chaque échantillonnage. Le signal numérique ainsi obtenu est appliqué à un interface 13 qui répartit les données vidéo numériques réelles entre les canaux A, B et C. Le signal numérique ainsi attribué est appliqué à chaque circuit de compression de base de temps 14A, 14B, 14C des canaux A, B, C dans lesquels on effectue une compression de la base de temps suivant un rapport prédéterminé, dû à l'augmentation de la quantité totale d'in- formations résultant de l'addition d'un code de correction d'erreur et pour la conversion du format de données. Les signaux numériques des canaux respectifs, ainsi comprimés, sont appliqués par des codeurs de correction d'erreur 15A, 15B, 15C à des processeurs d'enregistrement 16A, 16B et 16C, dans l'ordre de leur conversion en des données dont le format correspond aux figures 7B et 7C. Dans l'exemple représenté, les données d'un inter- valle de balayage horizontal sont réparties en six sous-blocs (SB) et chaque canal traite deux sous-blocs parmi ceux-ci (figure 7B). Chaque sous-bloc SB a une structure correspondant à la figure 7C, dans laquelle la donnée vidéo est précédée d'un bloc de signal de synchronisation SYNC, d'un signal d'identifi- cation ID et d'un signal d'adresse AD; ce signal est suivi par un code de contr8le cyclique de redondance encore appelé "code CRC". Le signal de synchronisation SYNC décrit ci-dessus est utilisé pour assurer la synchronisation de l'extraction des signaux ID et AD, des données et du code CRC pendant le mode de reproduction. Le signal d'identification ID désigne celui des canaux (pistes A, B, C): du sous-bloc SB détecté à ce moment ainsi que l'image, la trame et la ligne, suivant qu'il s'agit d'éléments pairs ou impairs. Le signal d'adresse AD indique l'endroit du sous- bloc SB dans chaque canal du signal vidéo d'une trame. La donnée correspond au signal vidéo couleur, sous forme numérique et le code CRC est utilisé pour détecter les erreurs dans les données pendant la reproduction. La figure 8 montre un format d'adresse de mémoire, fictif pour le signal de chaque canal du signal vidéo d'une trame. Les données des deux sousblocs SB c'est-à-dire les données correspondant à un tiers de la ligne de chaque canal forment un bloc selon cet exemple. Dans le cas d'un signal vidéo couleur du système NTSC, lorsque le nombre des lignes réelles est fixé à 252 comme cela est indiqué ci-dessus, le nombre des blocs par trame est égal à 252 pour chaque canal. Les 252 blocs sont répartis suivant une matrice (12x21) selon la figure 8 et on ajoute une donnée de parité pour la direction horizontale (direction des lignes) comme treizième colonne de la matrice et une donnée de parité pour la direction verticale (direction des colonnes) sous la forme d'une vingt-deuxième ligne de la matrice, ce qui donne 13x22 blocs. Dans ce cas, si l'on représente les sous-blocs SB par les références SB,.. . SB572, dans cet ordre et en effectuant les additions suivantes en[modulo 21pour chaque sous-bloc de la première ligne, pour la direction horizontale, afin de former les données de parité horizontales SB25 et SB26 pour la première ligne, on obtient: SB1 @ SB3 SBP5...... @ SB23 = SB25 SB2 @SB4 lu B60...... SB24 = SB26 de la m9me manière, on obtient les données de parité horizon- tales pour les lignes n' 2 et 22. En outre, pour la première colonne, on effectue l'addition Emodulo 2je suivante pour chaque sous-bloc, pour la direction verticale afin d'obtenir les données de parité verti- cales SB547 de la première colonne SB, I SB SB53... . SB SB 1 27 SB3521 = B547 De même pour les colonnes n0 2 à 12, on obtient les données de parité verticales, en procedantJ de façon analogue. Leo données de parité horizontales et verticales ainsi qUc le code CrRC son-t utilisés pour augmenter les possibi- ti;4u Se eorre-stioe des fausses données en reproduction normale. Le tzritement du signal pour obtenir la donnée - 8 de parité et le code CRC pour les ajouter à la donnée vidéo se fait dans chaque codeur de correction d'erreur 15A, 15B et C. Le traitement du signal pour obtenir le signal de synchro- nisation SYNC, le signal d'identification ID et le signal d'adresse AD et pour ajouter ces signaux à la donnée vidéo se fait dans chacun des processeurs d'enregistrement 16A, 16B et 16C. Les processeurs d'enregistrement 16A, 16B, 16C effectuent en outre un codage par bloc pour convertir le nombre de bits par échellon de 8 à 10. Dans ce codage par bloc, parmi un nombre égal à (2 1) de codes à 10 bits, un nombre égal à (28) de codes dont le niveau continu moyen de l'ensemble du code (encore appelé DSV) est égal à 0 ou voisin de 0, sont des codes retenus et ces codes sont respectivement attribués aux codes d'origine à 8 bits.- En d'autres termes, on effectue cette con- version de façon que le DSV du signal enregistré soit aussi proche que possible de 0 et qu'en conséquence il apparaisse un symbole "O"et "1", en nombre pratiquement identique. La raison pour laquelle on utilise le codage par bloc est que dans une tête magnétique de reproduction, habituelle, on obtient en sortie la variation du flux magnétique, ce qui ne permet pas de reproduire en principe les composantes continues dans ce mode de reproduction. Les signaux numériques à 10 bits ainsi fournis par le codage en bloc, sont chacun en outre transformés par chaque processeur d'enregistrement 16A, 16B, 16C en partant d'un signal parallèle pour obtenir un signal en série et en com- mençant par le sous-bloc SB. De plus, on ajoute respectivement un signal de début (préambule) et de fin (conclusion) à l'extré- mité supérieure et à l'extrémité inférieure de la piste d'enre- gistrement de chaque canal. Les signaux numériques en série ainsi obtenus sont appliqués par des amplificateurs d'enregistrement 17A, 17B, 17C aux têtes magnétiques rotatives 1A, 1B, 1C. Les têtes magné- tiques rotatives lA, lB, 1C sont rapprochées et dans la meme position angulaire de rotation ou en ligne comme le montrent les figures 3, 4; les têtes sont entra nées suivant une fréquence de champ en synchronisme avec l'image vidéo en couleur. La bande magnétique 2 est enroulée en hélice autour de toute la périphérie de rotation des têtes lA, lB, 1C de façon que la bande 2 couvre une plage angulaire sensiblement égale à 340 , suivant une forme detb; la bande 2 est entraînée à la vitesse normale constante. Selon la figure 5, les signaux numériques des canaux A, B, C sont respectivement enregistrés par les t9tes magnétiques 1A, lB, lC sous la forme de trois pistes inclinées parallèles 3A, 3B et 3C pour chacune des périodes de trame. Dans l'exemple représenté, la largeur des pistes des têtes lA, lB, 1C et l'écartement entre les têtes sont choisis de façon que les trois pistes 3A, 3B, 3C correspondent à une piste vidéo du format SMPTE de type "C", pour un magnétoscope à balayage hélicoïdal sur une bande de 25 mm (1 inch) . La piste 4 de la figure 5 est l'une des pistes sur lesquelles sont enregistrées les impulsions résultant de la division du signal de synchroni- sation verticale; ces impulsions constituent le signal de commande CTL. Comme décrit ci-dessus, on enregistre le signal vidéo en couleur sous une forme numérique. La description ci-après faite en-relation à la figure 2 concerne le système de reproduction. Les signaux numé- riques des différents canaux sont lus simultanément par les t9tes 1A, lB, 1C des pistes 3A, 3B, 3C et attaquent les amplifi- cateurs de reproduction 30At 30B, 30C pour 9tre appliqués aux processeurs de reproduction 31A, 31B et 31C. Les processeurs de reproduction 31A, 31B, 31C comportent chacun un circuit à bits de synchronisation comme cela est par exemple représenté à la figure 6. Le signal numérique de chacun des amplificateurs de reproduction 30A, 30B, 30C est appliqué à une boucle verrouillée en phase (PLL) 311 pour en dériver un signal de cadence qui est appliqué au circuit de synchronisation de bit 312 qui synchronise le signal numérique de chacun des amplificateurs de reproduction A, 30B, 30C par la cadence. Le signal ainsi synchronisé est appliqué à un circuit d'extraction de signal de synchronisation en bloc 313 qui extrait le signal de synchronisation en bloc SYNC. Le signal SYNLOC est appliqué à un décodeur 314 qui trans- forme la donnée du signal série en un signal parallèe et en merie temps le signal est soumis a un décodeur de bloc dans lequel la donnÄe est décode pour passer du code à 10 bits en ul signa! de oda à 'sitsJî dorigine, 4u: asu.-= é uric*ues aq8._ 'Cbitsde iype parallèle est appliqué à chacun des correcteurs de base de temps (encore appelés circuits TBC) 32A, 32B, 32C (voir figure 2) pour élimi- ner l'erreur de base de temps. Dans ces conditions, les circuits TBC 32A, 32B, 32C comportent chacun une mémoire et le signal de synchronisation de bloc SYNC est utilisé comme-repère initial pour les signaux suivants. Le-signal numérique est inscrit par - la cadence du circuit PLL 311 de chacun des processeurs de reproduction 31A, 31B, 31C dans la mémoire ci-dessus et en est lu par la cadence générée par un porte de synchronisation de façon à supprimer l'erreur de base de temps. Les signaux-des circuits TBC 32A, 32B, 32C sont appliqués respectivement à des décodeurs de correction d'erreur 34A, 34Bi 34C par l'intermédiaire de l'échangeur de données 33. Les décodeurs de correction-d'erreur 34A, 34B, 34C comportent chacun une mémoire de trame (figure 8) dont la capacité est suffisamment grande pour enregistrer le signal vidéo de chacun des canaux d'une trame et pour chaque sous-bloc SB, la donnée est inscrite dans la mémoire de trame en fonction du signal d'adresse AD. Pour ces décodeurs de correction d'erreur, on corrige les erreurs des données à l'aide du code CRC et des données de parité horizontale et verticale. Après la correction d'erreur, les données des trois canaux sont appliquées aux circuits d'expansion de base de temps 35A, 35B, 35C correspondants; ces circuits rétablis- sent la base de temps d'origine et le format du signal pour donner des signaux de sortie appliqués à un interface 36 qui rétablit les signaux numériques d'origine correspondant à un seul canal. Ce signal numérique est appliqué à un convertisseur numérique/analogique (D/A) 37 qui transforme le signal numérique en un signal vidéo en couleur, analogique. Le signal vidéo en couleur est appliqué à un processeur de sortie 38 qui ajoute l'impulsion de synchronisation et le signal de salve ou de déclenchement pour donner le signal vidéo en couleur, d'origine qui est fourni à la sortie 39. - Un signal de référence externe, généré par le poste dé synchronisation est appliqué par la borne d'entrée 41 au générateur de cadence principale42 qui dérive une impulsion de cadence et un signal de synchronisation de référence pour les appliquer à un générateur de signal de commande 43. Le généra- teur de signal de commande 43 dérive des signaux de commande lé synchronisés sur le signal de référence externe sous la forme de différentes impulsions de temps, de signal d'identification de ligne, de trame et d'image ainsi que l'impulsion d'échantil- lonnage. Dans le système de reproduction selon la figure 2, le traitement effectué par les têtes magnétiques rotatives lA, 1B, 1C vers le c8té d'inscription du circuit TBC 32A, 32B, 32C est-cadencé par l'impulsion de cadence extraite des données reproduites, canal par canal alors que le traitement du c8té de la lecture des circuits TBC 32A, 32B, 32C vers la borne de sortie 39 est cadencé par les impulsions de cadence fournies par l'horloge principale 42 et le générateur de signal de com- mande 43. En mode de reproduction normal, la commande d'asservissement de la trace se fait en utilisant les signaux de commande ci-dessus CTL reproduits sur le piste 4 et ainsi la tête magnétique rotative LA détecte seulement les signaux de la piste 3A. Toutefois dans le cas d'un mode de reproduction particulier, tel que le ralenti, la recherche rapide, l'arrêt sur image ou le défilement inverse, la tête magnétique rotative lA balaie la triade de pistes 3A, 3B, 3C. En effet comme repré- senté à la figure 9, la tête 1A peut détecter des informations de données des pistes 3B et 3C en plus de celles de la piste 3A. La même remarque s'applique pour les t9tes lB, et lC. Comme décrit précédemment, chaque sous-bloc comporte un signal de canal ID et un signal d'adresse AD. Ainsi en mode de reproduc- tion particulier, ci-dessus, on effectue la réorganisation appropriée des données détectées au niveau de l'échangeur de données 33 suivant le signal de canal ID. C'est pourquoi dans le cas du seul mode de repro- duction normal, l'échangeur de données 33 n'est pas nécessaire; par contre pour un mode de reproduction particulier, il faut utiliser des données autres que celles détectées dans le canal A par la t9te lA, si bien que l'échangeur de données 33 est alors nécessaire. La structure et le fonctionnement de l'échangeur de données 33 constituant la caractéristique principale de IF n'7yentin seront d^ cries c-capres en relation des figures 10 Coe_ sien Brira pol1 u-r checnie canal est identi- U 11eD lC. In sera ^lar t fa polur le canal A alors que pour les autres canaux c'est-à-dire les canaux B et C on ajoutera les suffixes B, b et C, c aux références numériques des circuits et des signaux sans que leur description ne soit répétée. En outre, le nombre de canaux n'est pas limité a trois; on peut envisager d'utiliser deux ou quatre canaux ou plus de canaux, dans les mêmes conditions. A la figure 10, les signaux de sortie des circuits TBC 32A, 32B, 32C sont appliqués à des multiplexeurs 50A, 50B, 50C ainsi qu'aux mémoires-tampons 51A, 5lB et 51C ayant chacune une capacité d'un sous-bloc. Les signaux de sortie des mémoires 51A, 51B, 51C sont appliqués à chaque autre groupe de deux multiplexeurs 50B, 5OC; 50C, 50A; 50A, 50B. Les signaux de sortie des multiplexeurs 50A, 50B, 50C sont appliqués respecti- vement aux décodeurs de correction d'erreur 3QA, 30B, 30C de l'étage directement suivant. Dans ces conditions, l'inscription dans la mémoire 51A se fait seulement si les signaux de sortie du circuit TBC 32A c'est-à-dire les signaux détectés par la tête 1A sont les signaux du canal B ou C. De même, les opérations d'inscription des mémoires 51B, 51C se font seulement si les signaux de sortie des circuits BTC 32B, 32C sont les signaux des canaux C, A et A, B. Les multiplexeurs- 50A, 50B, 50OC sélectionnent les signaux suivant le tableau donné ci-après: TABLEAU DE COMMANDE DU MULTIPLEXEUR 50A NDTa ORDYba ORDYca SELECTION Q O0 O TBC 32A 0 O 1 MEMOIRE 51C ( O 1 O MEMOIRE 51B O 1 1 MEMOIRE 51B (MEMOIRE 51C) @1 O O TBC 32A G 1 O 1 TBC 32A i 1 1 O TBC 32A TBC 32A i 1 1 i (MEMOIRE 51B) (MEMOIRE 51C) Pour chacune des mémoires 51A, 51B, 51C de l'échangeur de données 33, il est préférable d'utiliser une mémoire de type (FIFO) c'est-à-dire une mémoire premier entré- premier sorti. Les signaux d'identification de données NDTat ORDYba et ORDYca sont définis comme suit - NDTa = "1": Cela indique que la sortie du circuit TBC |DTa = 32A est le dernier signal du canal A. INDTa = "O": Cela indique que la sortie du circuit TBC 32A est le signal du canal A mais correspond à l'ancienne donnée" ou correspond à un signal d'un autre canal. ORDYba = "": Cela indique que la mémoire 51B contient le dernier signal de canal A. ORDfba = "0": Cela indique que la mémoire 51B contient le signal de canal A qui a déjà été lu par le circuit TBC 32B ORDYca n= ". - Cela indique que la mémoire 51C contient le Ie-niier signal du canal A. ORDYcD. =:;O" indique que la mémoire 5IC contient -'.ucien signal de canal A déja lu par le c-i. cu. t T:C e.: "C L'expression "ancienne données correspond à un signal qui a déjà été lu du fait que l'opération de lecture précéde l'opération d'inscription lorsque le circuit TBC effectue une correction de base de temps. Dans le tableau ci-dessus, pour la condition J, il faut que le multiplexeur 50A choisisse la sortie du circuit TBC 32A. Cette sélection se fait essentiellement pour simplifier la théorie de la commande; en d'autres termes, on peut égale- ment choisir une autre sortie. Le procédé d'obtention des signaux d'identification de données NDTa, ORDYba et ORDYca sera décrit ultérieurement. Les signaux de sortie des multiplexeurs 50A,- 50B, OC sont appliqués respectivement aux décodeurs de correction d'erreur 34A, 34B, 34C qui les inscrivent dans une mémoire de trame de chaque décodeur, suivant le signal d'adresse AD. Toute- fois dans ce cas, la correction d'erreur est effectuée par les décodeurs 34A, 34B et 34C parce que la donnée de parité horizon- tale et verticale produite en mode d'enregistrement n'est utilisée qu'en mode de reproduction normal. De plus à une cer- taine adresse de la mémoire de trame pour laquelle l'inscription n'a pas encore été faite, le signal qui a déjà été inscrit y reste. Ainsi selon la structure ci-dessus, en mode de reproduction particulier par exemple en recherche rapide, même si les têtes lA, 1B, 1C débordent sur les pistes 3A, 3B, 3C et reproduisent des signaux d'autres canaux, l'échangeur de données 33 répartit les signaux reproduits vers les canaux appropriés, ce qui permet de contrôler l'enregistrement à grande vitesse. En plus de ce cas, les mémoires 51A, 51B, 51C utilisent les signaux effectifs, produits par les autres canaux, ce qui permet de reproduire une image plus appropriée. La-description ci-après concerne un circuit produisant des signaux d'identification de données NTD et ORDY. On suppose dans ce cas que les mémoires-tampons 51A, 51B, 51C sont commandées comme suit 1. L'inscription et la lecture dans les mémoires peuvent se faire en temps partagé pendant un cycle de cadence de lecture CKBR. Cela apparait comme une inscription et une lecture simultanées. 2. Lorsque le contenu d'une mémoire est déjà utilisé, il ne le sera plus de nouveau. 3. Lorsque le circuit TBC fournit un signal efface, même si la mémoire contient un signal qui n'a pas encore été utilisé, le contenu de la mémoire est réinscrit. -En outre, on effectue les commandes ci-dessus a titre complémentaire. 4. Dans le cas de la condition du tableau précédent, comme il n'y a pas de signal efficace, cela interdit l'inscription dans la mémoire de trame du décodeur de correction * d'erreur 34 au cours de l'opération suivante. 5. Dans chacun des multiplexeurs 50A, 50OB, 50C, on combine deux multiplexeurs d'entrée pour avoir un fonction- nement à trois entrées. L'échangeur de données 33 de la figure 10 est représenté de façon plus détaillée à la figure 11; selon cette figure, il comporte un compteur d'adresse 60, un générateur de signaux de commande 61, des générateurs de signaux d'identifica- tion de données 62A, 62B, 62C. des générateurs de signaux de commande de multiplexage 64A, 64B, 64C, des décodeurs de canal ID 65A, 65B, 65C etc en plus des mémoires-tampons 51A, 51B, 51C. Le générateur de signal de commande 61 reçoit un signal BLKR indiquant l'existence d'un sous-bloc SB; ce signal est envoyé par exemple par le générateur de signal de commande 43 (figure 2) de façon à générer les signaux de commande BLKRD, EBLKS, PAEN, SWP et IDS, en synchronisme avec l'impulsion de cadence CKBR. Le générateur de signal de commande 61 se compose (figure 12) par exemple de trois flip-flop 611, 612, 613 de type D, de trois portes ET 614, 615, 616 et d'un inverseur 617. Le fonctionnement du générateur de signal de commande 61 sera décrit ciaprès à l'aide des figures 16A-16No Le signal de données d'un sous-bloc SB est repré- senté à la figure 16Co Ce signal est synchronisé sur l'impulsion de cadence CKBR représentée à la figure 16A. Un signal de sous- bloc BLKR (figure 16B) qui correspond au signal de données ci-dessus est appliqué a la borne de données D du flip-flop D 611 qui le retarde d'une cadence pour donner le signal BLKRD (figure 16D). Ce Bignal BEPD est appliqué au fl!ipflop D 612 Pui le retarde encore d'une cadence pour donner le signal EBLKS (f igure 16. Le nignal ER est sgaleent appliqué à la borne êdn CI odèl -el e A ld i p - co l cp 67X cê typ e D çi le retarde d'un demi-cycle d'une cadence pour donner le signal PAEN (figure 16F). Le signal SWP (figure 16H) est un signal fourni par la porte ET 614 pour indiquer la fin de l'accès à la mémoire 51; le signal IDS (figure 16E) est fourni par la porte ET 616 et sert à extraire le signal de canal ID à partir de ce signal ID fourni par le flux de données. Les décodeurs 65A, 65B et 65C du canal ID se composent chacun (figure 13) des flip-flop 651, 652 de type D et de trois portes ET 653, 654, 655. Le bit le moins significa- tif LSB et le second bit le moins significatif LSB du signal ID du flux de données sont respectivement mis en mémoire dans les flip-flop 652 et 651, de type D, en synchronisme avec le signal IDS du générateur de signal de commande 61. Les signaux de sor- tie des flip-flop 651, 652 attaquent les portes ET 653-655 et en dérivent des signaux CHa, CHb, CHc de canal ID. Les générateurs de signaux d'identification de données 62A, 62B, 62C sont réalisés chacun comme cela est indi- qué à la figure 14. En fournissant la dernière donnée, les circuits TBC 32A, 32B, 32C donnent les signaux DVLD qui-seront décrits ci-après. En d'autres termes, le signal DVLD à l'état "1" signifie que le dernier sous-bloc de données a été lu de chacun des circuits TBC 32A... 32C; le signal DVLD à létat "O" signifie que l'ancienne donnée a de nouveau été lue. La figure 14 montre la structure du générateur de signal d'identification de données 62A du canal A. Dans ce générateur 62A, le signal DVLDa du circuit TBC 32A est verrouillé par le flip-flop 621 de type D en synchronisme avec le signal de commande BLKRD du générateur de signal de commande 61. Le signal de sortie du flip-flop 621 est commandé par le signal BLKRD sur la porte ET 622, puis ect appliqué à la porte ET 623 pour donner un signal NDTa lorsqu'à l'état "1' il coïncide avec le signal CHa du canal ID, fourni par le décodeur 65A du canal ID. Ce signal d'identi- fication de données NDTa est appliqué au générateur de signal de commande 64A multiplexé de l'étage suivant. Selon la figure 15, dans le générateur de signal de commande 64A de mutliplexage, le signal d'identification de données d'entrée NDTa est appliqué par l'inverseur 641 à la porte 642. Cette porte ET 642 reçoit' également le signal ORDYba du générateur de signal d'identification de données 62B pour le canal B et fournit un signal de sélection SLaa. Le signal de sortie de l'inverseur 641 et le signal ORDYba fourni par l'inver- seur 643 sont appliqués à la porte ET 6440 Le signal de sortie de la porte ET 644 est appliqué à la porte ET 645 en même temps que le signal ORDYca du générateur de signal d'identification de données 62C du canal C, ce qui donne le signal de sélection SLab. Les deux signaux de sélection SLaa et SLab ainsi obtenus sont respectivement appliqués aux multiplexeurs 501A, 502A faisant partie du multiplexeur 50a (figure 11). Dans cha- cun des deux multiplexeurs 501A, 502A, lorsque le signal de sélection est à la valeur '0": cela signifie qu'un signal d'entrée appliqué à son côté supérieur (figure 11) doit être choisi. Ainsi lorsque les signaux DVLDa et CHa sont tous deux à l'état '"1, la donnée de sortie du circuit TBC 32A est la dernière donnée du canal A et le signal NDTa passe à l'état "1". Si le signal NDTa est à l'état "l1" les signaux de sélec- tion SLaa et SLab passent toujours à l'état 'VO" et la sortie du circuit TBC 32A est appliquée directement à la mémoire de trame du décodeur de correction d'erreur 34A de l'étage suivant. Dans cette mémoire de trame, la donnée est réinscrite à une position prédéterminée en fonction du signal d'adresse AD. La description ci-dessus correspond au cas de la tête magnétique lA qui détecte le signal de la piste 3A. Si on suppose que la sortie du circuit TBC 32A correspond à la dernière donnée du canal B, les signaux DVLDa et CHb sont tous deux à l'état "1"o A ce moments, la mémoire 51A reçoit la donnée ci-dessus. En d'autres termes, la mémoire 51A effectue en alter- nance des opérations de lecture et d'inscription pour chaque demi-cycle d'une cadence CKBR. L'inverseur 625, le circuit de retard 626 et la porte ET 627 donnent une cadence d'inscription qui est appliquée à la porte ET 630 qui commande son passage à travers la porte ET 622 pour donner un signal WRPa qui est appliqué à la mémoire 51a. On obtient ainsi la sortie du circuit de retard 626 représentAeà la figure 16M et la cadence d'inscrip- tion repr&sente.a figure 16N5 Le flip-flop 633 est mis à I etat par une impulsion de cadence donnée par les portes ET u4: 6 3 m--ant l!e signal OPDYab & l e-éat Dc:De ci! Éon s1up: se gq:- la -sortie du circuit TBC 32A est la dernière donnée du canal C, le flip-flop 636 est mis à l'état. La commutation entre les flip-flop 633, 636 est faite par les portes ET 631, 634. Puis les flip-flop 633, 636 sont respectivement remis à l'état initial par une impulsion de cadence dérivée de la porte ET 629. L'instant de mise à l'état et de remise à l'état initial des flip-flop 633, 636 est res- pectivement représenté aux figures l6K, 16L. Dans ces condi- - tions, les flip-flop 633, 636 reçoivent les signaux de remise à l'état initial par les portes ET 632, 635 qui reçoivent respectivement les signaux de sélection SLbb et SLca. Ces portes peuvent ainsi 9tre remises à l'état initial lorsque les signaux SLbb et SLca sont respectivement à l'état "1". Dans le générateur de signal de commande de multi- plexage 64A (figure 15) déjà partiellement décrit ci-dessus, on utilise l'inverseur 646 et la porte NON-ET (encore appelée l"porte NAND") 647 pour générer un signal de commande d'inscrip- tion pour la mémoire de trame de l'étage suivant. Dans l'exem- ple de la figure 15, un signal NORM qui indique le mode de reproduction normal pour l'état '1" et le mode de reproduction particulier pour l'état "O", est fourni par la commande de mode de l'appareil d'enregistrement (non représenté) à une porte OU 648 qui en dérive un signal de commande d'inscription WCTLa dans la mémoire de trame. C'est pourquoi lorsque le signal NORM est à l'état "1", le signal WCTLa est toujours à l'état "1" et le circuit émet un ordre d'inscription pour la mémoire de trame. De plus en mode de reproduction particulier, le signal WCTLa passe à l'état "1" lorsque le signal NDTa est à l'état "1" et si le signal ORDYba est à l'état "l", le signal ORDYca étant également à l'état "1"; la mémoire de trame exécute alors une inscription. Toutefois pour les données déjà enregistrées dans la mémoire pleine, chacun des signaux NDTa, ORDYba et ORDYca est à l'état 'O', si bien que le signal WCTLa ne peut passer à l'état "1" et la mémoire ne peut exécuter l'inscription de cette donnée. Les signaux de sélection sont générés suivant le code logique suivant: SLaa = NDTa - ORDYba SLab = NDTa - ORDYba - ORDYca SLba = NDTb o ORDYcb SLbb = NDTb - ORDYcb ' ORDYab SLca = NDTc - ORDYac SLcb = NDTc * ORDYac * ORDYbc La donnée numérique fournie par chaque multiple- xeur 50 est représentée à la figure 16J. Comme le montre la figure 16J, la donnée numérique est retardée par rapport à la donnée d'entrée par les cadences CKBR. En outre, chaque canal comporte des circuits de verrouillage 66-69 pour régler les instants des signaux ci-dessus. La figure 17 montre la structure de chaque correc- teur de base de temps; dans le circuit TBC 32A pris à titre d'exemple on a quatre mémoires-tampons 321-324, un compteur d'adresse d'inscription 325, un compteur d'adresse de lecture 326, un circuit de commande de séquence 75A. Chacune des mémoires 321-324 a une capacité de mémoire d'un ou plusieurs sous-blocs. Du c8té de l'inscription, on inscrit séquentielle- ment dans la mémoire 321 le signal numérique reproduit à l'exclu- sion de son signal de synchronisation SYNC, bloc, l'inscription se faisant suivant une cadence synchronisée sur le signal numé- rique et le numéro de l'instant de la donnée inscrite dans la mémoire 321 est compté par le compteur 325. Lorsque la mémoire 321 est remplie de données, inscrites, l'opération d'inscription se poursuit sur la mémoire 322. Puis, lorsque la mémoire 322 est pleine de données inscrites, l'inscription se poursuit sur la mémoire 323. On inscrit ainsi de façon séquentielle et cycli- que des signaux dans les mémoires 321-324. La lecture se fait en principe de la même manière que l'inscription et le contenu des mémoires 321-324 est lu séquentiellement en fonction de cadences stables fournies par le poste de synchronisationo Dans ces conditions, le décalage de temps, de base qui correspond aux deux capacités de mémoire est établi entre l'inscrintion et la lecture, sur le plan de la réalisation, de sorte que si par exemple la mémoire 323 est en mode d' inscription, la lectCure peut se faire dans la mémoire 321. Ainsi on ne peut absorber un sautillement qui ne correspond qu'à une capacité de + 1 m&moire Pendant le mode de -eproduction -normal, la vitesse d'inscription et la vi esse de lecture ont la mrme valeur moyenne 7 -. u'une mémoie ri ascrira et lira simultanément. Toutefois 1- duàa. i t-qe rehehe rapidêe le point d'inscription a-? icelà Br la lecture0 C'est pour uoi, lorsqu'une mémoire a terminé sa lecture et qu'en même temps la mémoire suivante est toujours en inscription, on effectue une nouvelle fois la lecture de la même mémoire. Un signal qui est d'abord lu de la mémoire. devient le dernier signal et le signal DVLD est à l'état "1l alors que si le signal est de nouveau lu, il devient un signal ancien et le signal DVLD passe à l'état '1011. La figure 18 représente un générateur de drapeau de données 70A (70B, 70C) donnant un signal de drapeau PAWENa qui indique l'existence (ou la position) des signaux ID et AD, les données et le code CRC contenus dans le sous-bloc SB. Lors- que le premier bit SPa du signal ID et AD est détecté par le processeur de lecture 31A, le flip-flop 701 est mis à l'état de façon que le drapeau PAWENa passe à l'état '1" et une entrée d'autorisation EN du compteur 702 est mise à l'état "1" pour compter la cadence RCKWa qui est dérivée du circuit PLL 311 du processeur 31A (figuré 6). Ainsi, du fait du traitement parallèle à 8 bits, si le comptage se fait suivant le nombre N obtenu en retran- chant un huitième du nombre de bits du signal de synchronisation de bloc SYNC d'un huitième du nombre de bits d'un-sous-bloc, on obtient un signal de sortie de report CR qui fait-passer le drapeau PAWENa à l'état "0" et un nombre constant N est chargé dans le compteur 702 pour attendre le sous-bloc suivant. Ainsi le signal de drapeau PAWENa est à l'état "1" pendant que les signaux ID et AD, les données et le code CRC sont obtenus, ce qui indique l'existence de ces signaux. La figure 19 montre la structure du contrôleur de séquence 75A du circuit TBC 32A; ce circuit traite les signaux de commande des mémoires 321-324 et le signal DVLDa. Du c8té de l'inscription, une impulsion TSTW positionnée au début de chaque trame, est fournie par une impulsion qui indique la phase de rotation de chaque tete de rotation lA... 1C (cette dernière impulsion est utilisée dans l'asservissement de poursuite). - L'impulsion TSTW est utilisée pour effacer un compteur d'adresse d'inscription 75b, puis le signal PAWENa passe à l'état "V'l et la cadence RCKWa est comptée (dans le sens positif) dans le compteur 751. Dès que le compteur 751 atteint la capacité d'une mémoire-tampon Amax, la sortie du décodeur 752 passe à l'état '1" si bien que le compteur de sélection de mémoire 753 compte une cimpulsion RCKWa et son état de comptage augmente d'une unité. A ce moments la sortie du décodeur 752 est appliquée par une autre porte OU 754 au compteur 751 pour effacer celuici pour que le compteur 751 commence de nouveau l'impulsion de comptage RCKWao Le compteur 753 est efface à l'instant de départ de chaque trame, puis il effectue le comptage d'une impulsion RCKWa chaque fois que le compteur 751 compte un nom- bre (Amax) d'impulsions RCKWa. Ainsi les sorties BSW1.o. BSW4 du décodeur 755 passent à l'état 'l'", séquentiellement pour chaque nombre Amax d'impulsions RCKWa. Ces signaux de sortie s'utilisent pour sélectionner des signaux lorsque les mémoires 321-324 sont en inscription; de même, le contenu du compteur 751 est utilisé comme signal d'adresse pour les mémoires 321-324. Comme cadence d'inscription de la mémoire, on utilise l'impulsion RCKWa. Les signaix ID, AD, la donnée vidéo et le code CRC sont ainsi inscrits dans chaque mémoire. Lorsque l'inscrip- tion dans une mémoire est terminée, les sorties des décodeurs 752, 755 mettent à l'état un flip-flop qui correspond à cette mémoire dans le groupe des flip-flop 756-759 par l'une des portes ET 7687771, si bien que le drapeau FLG revient à l'état "1". Pendant ce temps du côté de la lecture, le signal TSTR qui est retardé par rapport au signal TSTW d'une durée correspondant à la valeur de deux mémoires, est généré pour effacer l'adresse de lecture du compteur 760. Le compteur 760 reçoit un signal PAREN analogue au signal PAWENa du côté de l'inscription; ce signal qui sera décrit en détail ultérieure- ment, est appliqué à l'entrée d'autorisation en m9me temps qu'une cadence stable CKBR fournie à l'entrée de cadence par le poste de synchronisation. On exécute ainsi la môme opération sur le côté de la lecture que sur le côté de l'inscription. En d'autres termes, chaque fois que le compteur 760 compte un nombre (Amax) d'impulsions de cadence CKBR, l'état de comptage du compteur de sélection de mémoire 761 augmente d'une unité et les sorties BSR1... BSR4 du décodeur 763 passent séquentiellement à l'état "1" pour chaque nombre (Amax) d0impulsions CKBRo Les signaux de sortie BSRP-BS?4P sont uti-ilisss chacun comme signal de sélec- in. de lctire dSun m'moi re et ic- contenu du compteur 760 est temps d'un signal qui est lu à ce moment est rendue stable. Toutefois dans-ces conditions, les sorties du décodeur 763 et du décodeur 762 sont appliquées par-des portes ET 764-767 aux entrées-de remise à l'état initial de chacun des flip-flop 756-759 pour remettre 'a l'état initial un drapeau correspondant à une mémoire qui vient d'être lue. La sortie du compteur 761 est appliquée à un multi- plexeur 776 pour choisir un drapeau FLG correspondant à la mémoire suivante qui doit être lue. Ce drapeau FLG est utilisé pour commander le passage de l'entrée d'autorisation du compteur 761 sur la porte ET 775, si bien que lorsque le drapeau choisi FLG est à l'état O"1, l'opération d'inscription de la mémoire suivante à lire n'est pas terminée et le compteur 761 ne compte pas. La mémoire qui est en cours de lecture sera de nouveau lue pendant l'instant suivant. De-mame la sortie du compteur 761 est appliquée à un multiplexeur 770 qui choisit le drapeau FLG pour la mémoire en cours de lecture, ce drapeau FLG est fourni en sortie comme signal DVLDa. Le compteur 760 est effacé par le signal TSTR appliqué par la porte OU 778 et la sortie du décodeur 762 est appliquée par la porte ET 775. A partir du début d'une inscription de données, chacune des sorties des flip-flop 756-759 passe à l'état "1" et ces sorties retournent à l'état '0" à la fin de la lecture de la donnée. Chacune des mémoires-tampon 321=324 est utilisée comme mémoire à recyclage si bien que m9me lorsqu'une donnée a été lue, cette meme donnée reste conservée dans la mémoire. Toutefois lorsque le contenu de la mémoire est lu de force une seconde fois, le drapeau de sortie du flip-flop est à l'état "O" et le signal DVLDa est également à l'état 'O". On corrige ainsi la base de temps du signal repro- duit dans le circuit TBC 32-et on forme le signal DVLD. La cadence d'inscription RCKW et la cadence de lecture CKBR correspondent à la même vitesse moyenne et l'ins- cription se fait seulement pour les signaux ID et AD, les données et le code CRC. Ainsi à la lecture, il faut effectuer par intermittence la lecture seulement pendant la durée qui correspond aux signaux ID, AD, aux données et au code CRC. Le signal utilisé à cet effet est le signal PAREN fourni par exemple par le circuit de la figure 20. Dans ce circuit, un compteur 801 et un flip-flop 802 fonctionnent de la m9me manière que le circuit de la figure 18. L'impulsion TSTR est appliquée par la porte OU 803 au flip=flop 802 pour mettre celui-ci à l'état, pour que le signal PAREN passe à l'état "l". En même temps, le compteur 801 commence le décomptage de la cadence CKBR. Après un décomptage du nombre constant N ou d'un huitième du nombre de bits des signaix ID et AD, des données et du code CRC, la sortie de report CR du compteur est appliquée au flip- flop 802 pour remettre celui-ci à l'état initial pour que le signal PAREN passe à l'état 'O'" et de même le compteur 801 est de nouveau chargé avec la constante N pour le cycle de comptage suivant. La sortie de report CR du compteur 801 est égale- ment appliquée à un flip-flop 804 pour mettre celui-ci à l'état, pour que le compteur 805 commence le décomptage de la cadence CKBR. Lorsque le compteur décompte un nombre constant M ou un huitième du nombre de bits d'un signal de synchronisation de bloc SYNC, un signal de sortie de report CR du compteur 805 est appliqué au flip-flop 804 pour arrgter son comptage; la cons- tante M est de nouveau chargée dans le compteur 805 pour le comptage suivant. La sortie de report CR du compteur 805 est égale- ment utilisée pour mettre à l'état le flip=flop 802 et le comp- teur 801 commence son décomptage. C'est pourquoi, le signal PAREN passe à l'état "1'" pour la durée des signaux ID, AD, les données et le code CRC; on obtient ce signal par intermittence à des intervalles dont la durée correspond à celle du signal de synchronisation de bloc SYNCo La description ci-dessus a été faite dans le cas d'un échangeur de données 33 comportant des mémoires-tampons. Toutefois l'invention peut également s'appliquer a un échangeur de données ne comportant pas de mémoire tapon.o Dans ce cas, le générateur de signal d'identification de données 62A (62B, 62C) représenté à la figure 14 peut se simplifier comme cela est indiqué à la figure 21 e dans cette figure, le générateur de signal d'identification de donnees est représenté par la nFare'nce numérique 9OEA (90Be 9OC) pour la description. ,:scue le siiqnal DVLDa du circuit TBC 32A est à 4.c 3t2 l.,::D m.;- 3sie d nal OCHa est a eé-at 1 le signal NDTa passe à l'état "1" et la donnée du circuit TBC 32A est inscrite dans la mémoire de trame faisant partie du décodeur de correc- tion d'erreur 34A. En d'autres termes, le signal DVLDa de niveau "1" est appliqué par la porte OU 904 au flip-flop 903 pour y tre enregistré en mémoire. Ainsi, on obtient la même courbe que celle du signal BLKRD par la porte ET 905 et la porte ET 909 fournit le signal NDTa de niveau "1". Si le signal DVLDa est à l'état "1" et que le signal CHb (ou CHc) est à l'état "1"l, le signal NDTa passe à l'état ''O" mais le signal ORDYab (ou ORDYac) de niveau "1" est fourni par la porte ET 910 (ou 911). Cela indique que la sortie du circuit TBC 32A est la donnée du canal B (ou C). Si le signal NDTb (ou NTDc) est au niveau "lo", la sortie du circuit TBC 32A est inscrite dans la mémoire du décodeur de correction d'erreur 34B (ou 34C). Le générateur de signal d'identification de données A représenté à la figure 21 permet d'effectuer l'opération particulière suivante: Lorsque le signal DVLDa est à l'état "1" et que le signal CHflb est à l'état "1", on obtient le signal ORDYa d'état "1" comme cela a été décrit ci-dessus. Toutefois si le signal NDTb est à l'état "1" dans le générateur de signal d'identification de données 90By la sortie du circuit TBC 32B est inscrite de préférence dans la mémoire de trame du décodeur de correction d'erreur 34B. Dans ces conditions, la sortie du circuit TBC 32A n'a pas été utilis6e quelle que soit sa nouvelle donnée mais le signal NDTb est appliqué par la porte ET 908 et la porte OU 906 au flip-flop 901 pour effacer celui-ci. Comme on suppose maintenant que chacune des mémoirestampons 321, 322, 323, 324 du circuit TBC 32A a une capacité de mémoire de deux sous-blocs, la sortie du flip-flop 901 est appliquée une fois au flip-flop 902 pour maintenir la sortie du flip-flop 903 au niveau "1" pendant un intervalle correspondant à quatre signaux BLKRDo Lorsque le signal DVLDa es- a 1'é' ' "0', le signal C-b à l'état "1" et le signal NDTb à l'état "O" pendant l'intervalle des deux sous-blocs suivants, lorsque la donnée n'est pas utili- sée, même si le signal DVLDa est à l'état "O", la donnée du cir- cuit TBC 32A peut être inscrite dans la mémoire de trame du décodeur de correction d'erreur 34B. De la m9me manière il est prévu une porte ET 907 pour le canal C. R E V E N D I C A T I 0 N S ) Appareil de reproduction de données numériques pour un signal vidéo sous forme numérique, à l'aide de plusieurs canaux de reproduction, appareil caractérisé en ce qu'il comporte un transducteur (lA -C) pour reproduire le signal vidéo numérique à partir d'un support d'enregistrement (2), un moyen d'identifi- cation (32A-C) pour identifier les canaux auxquels appartien- nent les signaux vidéo sous forme numérique et un moyen d'échange de signaux (33) pour répartir les signaux vidéo numériques, reproduits vers les canaux de reproduction appropriés en fonc- tion des résultats fournis par le moyen d'identification. ) Appareil selon la revendication 1, caractérisé en ce que le moyen d'identification détecte les signaux d'iden- tification des canaux auxquels appartient chacun des locs de données. ) Appareil selon la revendication 1, caractérisé en ce que chacun des canaux de reproduction comporte une mémoire et les signaux vidéo numériques, répartis sont enregistrés à des adresses appropriées de la mémoire en fonction des adresses fixées à chacun des blocs de données. ) Appareil selon la revendication 1, caractérisé en ce que le moyen d'échange de signaux comporte une mémoire tampon et les signaux vidéo numériques reproduits pour les au- tres canaux sont appliqués une fois à la mémoire-tampon. 50) Appareil selon la revendication 1, caractérisé en ce qu'il comporte un moyen de correction de l'erreur de la base de temps, ce moyen étant placé dans chacun des canaux de reproduction, les signaux vidéo numériques reproduits étant fournis à l'échangeur de signaux après la suppression des erreurs de base de temps dans le moyen de correction des erreurs de base de temps. ) Appareil selon la revendication 1, caractérisé en ce que le transducteur comporte plusieurs têtes magnétiques correspondant chacune à un canal de reproduction. 70) appareil selon la revendication 6, caractérisé en ce que le support d'enregistrement est une bande vidéo qui comporte plusieurs pistes parallèles, inclinées, en fonction de l'ensemble des tes magnétiques. P' 5 Ar:' rl de reproduction de données numériques pour reprjrdurir2-- des 2qgizux vidéo, enregistrés sur 1- __ - Loum1L'e1 2466925- des pistes d'enregistrement, inclinées d'une bande magnétique, appareil caractérisé en ce qu'il comporte un transducteur pour reproduire les signaux vidéo numériques des pistes d'enregis- trement, inclinées, la vitesse de la bande magnétique étant différente à la lecture de la vitesse à l'enregistrements, un moyen pour enregistrer provisoirement les signaux vidéo numéri- ques reproduits dans des positions adéquates de la mémoire en fonction de signaux de référence fixés à chacun des signaux vidéo numériques2 segmentés,-et un moyen pour lire en continu dans l'ordre, les données enregistrées. ) Appareil selon la revendication 8, caractérisé en ce que le transducteur comporte plusieurs têtes magnétiques rotatives et plusieurs pistes inclinées parallèles sont réali- sées sur la bande magnétique.