FR 2128503 A1 19721020 FR 7207168 A 19720302 72 07168 " 2128503 La présente invention se rapporte aux mémoires à accès direct en général et concerne, plus particulièrement, de telles mémoires convenant pour la fabrication de circuits intégrés monolithiques et capables de répondre à des signaux d'adresse de 5 lecture et d'écriture qui leur sont simultanément appliqués. Comme il est bien connu dans la technique, des mémoires à accès direct à grande vitesse, couramment dénommées "mémoires bloc-note" sont utilisées sur une grande échelle dans les systèmes informatiques digitaux. La fonction principale d'une 10 mémoire bloc-note est de réduire le temps de réponse total du ■ système informatique en le rendant moins dépendant d'une unité de mémoire principale relativement lente pour de nombreuses opérations. Les circuits intégrés monolithiques, c'est-à-dire les circuits qui utilisent des composants tels que des transistors 15 bipolaires ou des transistors à effet de champ fabriqués sur une seule et même microplaquette, par exemple en silicium, ont déjà utilisés pour la fabrication de mémoires bloc-note, entre autres en raison du fait qu'ils peuvent être directement couplés électriquement avec d'autres composants utilisés dans le système in-20 formatique digital. Comme il est bien connu dans la technique, les caractéristiques désirables d'une mémoire bloc-note à circuit intégré monolithique sont les suivantes : (1) des circuits conçus de manière à pouvoir être réalisés sur une microplaquette doivent présenter une faible consommation d'énergie ; (2) la microplaquet-25 te doit permettre une densité de groupement- relativement élevée, et (3) la mémoire bloc-note elle-même doit être conçue de manière à assurer une vitesse globale maximale à l'ensemble du système informatique digital. On obtient cette dernière caractéristique dans une certaine mesure en réalisant la mémoire bloc-note de fa-30 çon qu'elle soit compatible avec les autres circuits électroniq-ues susceptibles d'être utilisés par le système d'informatique tels que les circuits ITL (logique transistor-transistor). - Les mémoires bloc-note à circuit intégré monolithique compatibles avec les logiques du type TTL utilisent, généralement, 35 pour chaque élément de mémoire binaire deux transistors multi-émetteurs, chacun de ces transistors étant directement couplé avec l'autre, de manière à former un multivibrateur bistable. L'état binaire de chaque bit d'information à enregistrer dans la mémoire est introduit dans celle-ci en plaçant tout d'abord l'en-40 semble de la mémoire bloc-note en condition d'écriture puis en 72 07168 2. 2128503 appliquant sélectivement des signaux de déblocage à l'un des émetteurs d'un transistor choisi, de manière à amener celui-ci à l'état saturé ou "conducteur". Pour lire l'état binaire d'un bit rangé dans un élément de mémoire binaire choisi, on place 5 tout d'abord l'ensemble de la mémoire bloc-note en condition de lecture, puis on applique des signaux aux émetteurs des deux transistors de l'élément de mémoire binaire choisi pour déterminer lequel de ces transistors est conducteur. Cette détermination s'effectue par une technique de détection de courant plutôt 10 que par un procédé de détection de tension, eu égard au fait qu'on a constaté qu'en raison du couplage direct des transistors de chaque élément de mémoire binaire destiné à réduire la consommation électrique du circuit, le niveau de tension entre les électrodes des deux transistors d'une paire quelconque d'un tel 15 élément de mémoire binaire, par rapport au potentiel de la masse, varie relativement peu en valeur absolue entre les états conducteur et bloqué de telles paires de transistors. Une telle variation de grandeur du niveau de tension est difficile à détecter en présence d'un bruit environnant. En conséquence, lorsqu'on 20 utilise cette technique de détection de courant, on écrit des données dans les éléments de mémoire binaires en appliquant des signaux aux mêmes jonctions de transistors que celles qui sont utilisées pour lire le signal mémorisé dans ces éléments. En conséquence, lors de son fonctionnement, l'ensemble de la mémoire 25 bloc-note doit être exclusivement soit en condition de lecture, soit en condition d'écriture. Il est donc évident que la vitesse globale d'un système informatique digital utilisant une mémoire bloc-note pourrait être augmentée si cette mémoire était agencée de manière à permettre d'y écrire des données simultanément à la 30 lecture de données précédemment écrites» Compte tenu de ce qui précède, l'invention a, notamment, pour objet de réaliser : - un système informatique digital à vitesse de calcul relativement élevée, ce système utilisant une mémoire à accès direct 35 capable de permettre, simultanément, l'écriture de données binaires qui lui sont appliquées et la lecture de données binaires qui y sont stockées ; - une mémoire à accès direct à grande vitesse convenant pour la fabrication de circuits intégrés monolithiques à forte densité 40 de groupement et dans laquelle on peut simultanément écrire 72 07168 3. 2128503 des données binaires qu'on applique à son entrée et lire des données binaires qui y sont stockées ; - une mémoire à accès direct à lecture-écriture simultanées convenant pour la fabrication de circuits intégrés monolithiques 5 à forte densité de groupement, la conception du circuit de cet te mémoire étant compatible avec d'autres circuits électroniques formés sur le circuit intégré monolithique ; - un montage de mémoire à accès direct à lecture-écriture simultanées compatible avec une logique transistor-transistor. 10 Ces buts de l'invention et d'autres encore sont essen tiellement atteints grâce au fait qu'on prévoit, en vue de son utilisation dans un système informatique digital, une mémoire à accès direct comportant une série d'éléments de mémoire binaires formés sur des microplaquettes de circuit intégré monolithique, 15 cnacun de ces éléments de mémoire binaires comportant un circuit d'adressage d'écriture individuel .et un circuit d'adressage de lecture individuel, moyennant quoi des données peuvent être écrites dans la mémoire à accès direct simultanément à la lecture de données précédemment écrites dans celle-ci. la conception d'un 20 tel élément et d'un tel circuit d'adressage est compatible avec les logiques transistor-transistor. En particulier, chaque élément de mémoire binaire de ce type est constitué par un élément bistable, celui-ci prenant l'un de ses états stables en réponse à un signal d'écriture et à la polarité de la tension appliquée 25 à ses bornes d'entrée, ledit signal d'écriture étant fourni par le circuit d'adressage d'écriture et ladite polarité dépendant de l'état binaire du signal à écrire. L'état stable pris par un élément de mémoire binaire de ce type établit une polarité de tension relative dans celui-ci. L'état stable d'un élément de mémoi-30 re binaire est lu dans celui-ci en réponse à un signal de lecture fourni par le circuit d'adressage de lecture. On prévoit également des moyens couplés avec l'élément de mémoire et qui sont capables, en réponse au signal de lecture, de détecter l'état stable pris par cet élément, ladite détection s'effectuant par 35 détermination du sens de la polarité relative de la tension établie dans ledit élément. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre. Aux dessins annexés donnés uniquement à titre d'exem- 40 Pie : 72 07168 2128503 la Fig. 1 représente un système informatique digital auquel l'invention est appliquée ; la Fig. 2 représente une mémoire à accès direct utilisée dans ledit système informatique digital ; 5 la Fig. 3 représente une microplaquette de circuit in tégré monolithique utilisée dans la mémoire à accès direct ; la Fig. 4 représente des exemples d'un élément de mémoire binaire et de circuits de lecture et d'écriture associés à cet élément, celui-ci représentant un des montages formés sur la 10 microplaquette de circuit intégré monolithique ; la Fig. 5 représente un second élément de mémoire binaire ainsi que des circuits de lecture et d'écriture associés à cet élément, et la Fig. 6 représente une partie d'une microplaquette 15 de circuit intégré monolithique avec des dimensions relatives légèrement faussées à dessein, une partie du second élément de mémoire binaire étant formée dans ladite microplaquette. On va tout d'abord examiner la Fig. 1 en remarquant en premier lieu que, par commodité, on a choisi l'exemple d'un cal-20 culateur digital pour mettre en évidence la manière dont l'invention peut être appliquée. On remarquera, en outre, qu'on a choisi une logique à tension positive pour décrire l'invention. En particulier, dans l'exemple considéré, un signal "1" est une tension de +3,5 à +5,0 volts et un signal "0" est une tension de +0,3 25 volt, ces tensions étant mesurées par rapport à un potentiel de masse. Le calculateur représenté comprend : (1) un dispositif d'entrée-sortie 10 de type usuel quelconque constitué dans l'exemple considéré par une machine à écrire électrique ; (2) une mémoire principale 12 d'une capacité de stockage relativement 30 grande et d'un temps d'accès relativement lent, en l'occurence une mémoire à tores de ferrite ; (3) une unité arithmétique 14 de type classique quelconque ; (4) une mémoire à accès direct à lecture-écriture simultanées 16, cette mémoire ayant une vitesse de fonctionnement relativement grande et un temps d'accès rela-35 tivement court et sa construction étant décrite plus loin de façon détaillée ; toutefois, il est bon de noter dès maintenant en passant que cette mémoire à accès direct a la propriété de permettre, simultanément, l'écriture de signaux binaires sur la ligne 18, en réponse à des signaux d'adresse d'écriture appliqués 40 à la ligne 20 et la lecture de signaux binaires précédemment sto 72 07168 5. 2128503 ckés en réponse à des signaux d'adresse de lecture appliqués à la ligne 22, les signaux binaires lus apparaissant sur la ligne 24 et (5) une unité de commande 26, dans l'exemple considéré de type classique quelconque à cela près qu'elle permet d'appliquer 5 simultanément des signaux d'adresse d'écriture et des signaux d'adresse de lecture aux lignes 20 et 22, respectivement. On remarquera ici en passant que pour des raisons qui apparaîtront plus loin, la ligne 18 est constituée, dans cet exemple, par un câble comprenant les conducteurs 18.j-18g, la ligne 20, par un 10 câble comprenant les conducteurs ¥E^-¥En et la ligne 29 ; la ligne 22 est constituée par un câble comprenant les conducteurs RE^-REn et la ligne 30 ; enfin, la ligne 24 est un câble comprenant les conducteurs 24^-24g (représentés en partie sur la Fig.2). L'information circule dans le calculateur digital en réponse à 15 des signaux transmis par l'unité de commande 26 d'une manière classique, c'est-à-dire que des données provenant du dispositif d'entrée-sortie 10 sont stockées dans la mémoire principale 12, les données ainsi stockées étant disponibles en vue de leur traitement par l'unité arithmétique 14. Celle-ci utilise aussi pé-20 riodiquement la mémoire à accès direct 16, cette utilisation é-tant contrôlée par l'unité de commande 26. Les données traitées par le calculateur sont retrouvées dans celui-ci d'une manière classique par le dispositif d'entrée-sortie 10. On remarquera ici que, pour des raisons qui apparaîtront plus loin, du fait que la 25 mémoire à accès direct à lecture-écriture simultanées 16 n'a pas besoin de fonctionner exclusivement sur le mode lecture ou sur le mode écriture, l'unité arithmétique 14 est capable de fonctionner de façon continue. En d'autres termes, l'unité arithmétique 14 est capable de retrouver des données précédemment stockées dans 30 la mémoire à accès direct à lecture-écriture simultanées 16 simultanément à la mise à jour de celle-ci au moyen de données qui y sont écrites concurremment à partir de la mémoire principale 12. Sur la Fig. 2, on remarquera tout d'abord que la mémoire 35 à accès direct 16, qui est destinée dans cet exemple à fonctionner sur le mode simultané, est constituée par une série de microplaquettes de circuit intégré monolithique 28^-28n. Un mot binaire, dans l'exemple d'une longueur de huit bits (Aq-A^) appliqué à la ligne 18 est écrit dans la mémoire à accès direct 16 lors- 40 que des signaux d'adresse d'écriture sont appliqués à la ligne 72 07168 2128503 20. On remarquera ici en passant que les bits Aq-A^ .sont appliqués, respectivement, aux conducteurs 18^-18g (qui ne sont pas tous représentés) et que chacun de ces conducteurs est connecté à toutes les microplaquettes de circuit intégré 28^-28n d'une maniè-5 re classique. Les signaux d'adresse d'écriture appliqués à la ligne 20 sont formés de signaux binaires appliqués : (1) sur les conducteurs WE..-WE , chacun de ces conducteurs étant connecté à 1 n' l'une des microplaquettes de circuit intégré 28^-28n (comme représenté) et (2) sur la ligne 29 (cette ligne étant ici un câble 10 comprenant les conducteurs WS^-WSg, non représenté). On remarquera ici en passant que la ligne 29 (et, par conséquent, les conducteurs ¥3^-WSg, non représenté) est connectée à toutes les microplaquettes de circuit intégré (c'est-à-dire aux microplaquettes de circuit intégré 28^ à 28) d'une manière qui sera décrite plus 15 loin. Comme on le verra clairement ci-après, des signaux appliqués aux conducteurs ¥E.j-¥En sélectent la microplaquette de circuit intégré dans laquelle le mot binaire Aq-A^ doit être écrit et les conducteurs WS^-¥Sg sélectent les éléments de mémoire binaire (non représenté), fabriqués sur cette microplaquette sélec-20 tée, dans lesquels les bits respectifs de ce mot binaire doivent être écrits. D'une manière analogue, des données sont lues dans la mémoire à accès direct 16 lorsque des signaux d'adresse de lecture sont appliqués à la ligne 22, ces données lues apparaissant sous la forme du mot binaire Bq-B^ sur la ligne 24. On re-25 marquera ici en passant que chacun des conducteurs 24^-24g de la ligne 24 est connecté à toutes les microplaquettes de circuit intégré 28^-28n de la manière classique (non représenté). Les signaux d'adresse de lecture appliqués à la ligne 22 sont formés de signaux binaires appliqués : (1) sur les conducteurs RE^-REn, 30 chacun de ces conducteurs étant connecté à l'une des microplaquettes de circuit intégré 28^-28n (comme représenté) et (2) sur la ligne 30 (cette ligne étant ici un câble comportant des conducteurs RS^-RSg, non représenté). La ligne 30 est connectée à toutes les microplaquettes de circuit intégré (28^ à 28n) d'une manière 35 qui sera décrite plus loin. Comme on le verra clairement ci-après, les signaux appliqués aux conducteurs RE^-REn sélectent la microplaquette de circuit intégré sur laquelle le mot binaire doit être lu et les conducteurs RS^-RSg sélectent les éléments de mémoire binaires (non représenté) formés sur cette microplaquette 40 sélectée et à partir desquels les bits individuels de ce mot bi 72 07168 2128503 naire doivent être lus. On remarquera ici que toutes les microplaquettes de circuit intégré 28^-28n sont identiques à cela près que chacune d'elles comporte un conducteur "¥E" individuel(parmi les conducteurs WE^-¥En) et un conducteur "RE" individuel (parmi 5 les conducteurs RE.-RE ), ces conducteurs étant utilisés, comme 1 n * précédemment mentionné, pour sélecter la microplaquette de circuit intégré sur laquelle un mot binaire doit être écrit et sur laquelle un mot binaire doit être lu, respectivement. Compte tenu de ce qui précède, si l'on examine mainte-10 nant également la Fig. 3, on peut voir que celle-ci représente, pour les besoins de l'exposé, un exemple de microplaquette de circuit intégré monolithique, en l'occurence la microplaquette de circuit intégré 28^. Pour sélecter la microplaquette de circuit intégré 28^, en vue d'y écrire des données, on applique à la mé-15 moire à accès direct 16 un "1" sur le conducteur V/E^ et un "0" sur les conducteurs V/Eg-WE^^ et pour sélecter cette microplaquette en vue d'y lire des données, on applique un "1" sur le conducteur RE^ et un "0" sur les conducteurs RE£-REn de cette mémoire. On remarquera tout d'abord que la microplaquette de circuit intégré 20 monolithique 28^ est formée de plusieurs(nuit dans l'exemple considéré) étages de mémorisation de mot identiques 30^-30g et d'un nombre correspondant d'amplificateurs de lecture identiques numérotés de 31-j à 31g. Les étages de mémorisation de mot 30^-30g sont connectés, respectivement, aux conducteurs ¥S.j-¥Sg et 25 aux conducteurs RS^-RSg, comme représenté. Tous ces étages sont connectés au conducteur ¥E^ (comme représenté). Le conducteur RE^ est connecté à tous les amplificateurs de lecture 31^ —31 g de la microplaquette de circuit intégré 28^. On va maintenant décrire un exemple d'étage de mémorisation de mot, en l'occurence l'éta-30 ge 3O2. Cet étage de mémorisation de mot comprend un amplificateur d'écriture 32 connecté au conducteur ¥E^, au conducteur ¥S2 et, par l'intermédiaire de la ligne 33, à plusieurs (hu.it dans l'exemple considéré) éléments' de mémoire binaires identiques 34.]-34g, comme représenté. Les éléments de mémoire binaires 34^-34g 35 sont connectés, respectivement, à la fois aux conducteurs 18^-18g et aux conducteurs 35^-35g, comme représenté. Les éléments de mémoire binaires 34^-34g sont également reliés au conducteur RSg, comme représenté. Les conducteurs 35^-35g sont connectés, respectivement, aux amplificateurs de lecture 31 -j-31 g, comme re-40 présenté. Pour des raisons qui apparaîtront clairement plus loin, 72 07168 8. 2128503 si le mot Aq-A^ doit être écrit dans un étage tel que, par exemple, l'étage 362» un "0" est appliqué au conducteur W3^ et aux conducteurs WS^-WSg tandis qu'un "1" est appliqué au conducteur WSp. Les bits individuels du mot AQ-A^ sont enregistrés, respec-5 tivement, dans les éléments de mémoire binaires 34^-34g. Pour lire un mot Bq-B^ dans un éta~çe de mémorisation tel que, par exemple, l'étage 3C>2, on applique un "1" au conducteur RSg et un "0" au conducteur RS. et aux conducteurs RS-,-RS0. Les bits B^-B,, 1 3 o U 7 enregistrés dans les éléments de mémoire binaires 34^-34g sont 10 lus au moyen d'amplificateurs 31^-31g, respectivement. Le mot lu Bq-B^ apparaît sous la forme de signaux binaires sur les conducteurs 24^-24g, respectivement. On remarquera que, pour des raisons qui apparaîtront clairement plus loin, un mot peut être écrit dans un étage de mémorisation de mot sélecté quelconque de 15 la mémoire à accès direct 16, simultanément à la lecture d'un mot à partir d'un élément de mémoire binaire sélecté quelconque de ladite mémoire. En fait, un mot peut même être simultanément é-crit et lu dans le même étage de mémorisation de mot. La sélection de l'étage de mémorisation de mot s'effectue au moyen des 20 conducteurs ¥S^-¥En,WS^-WSg, RE^-REn et RS^-RSg de la manière décrite. On va maintenant également examiner la Fig. 4 sur laquelle sont reorésentés, avec leurs détails de câblage respectifs, un exemple d'amplificateur d'écriture, en l'occurence 32, un exemple 25 d'élément de mémoire binaire, en l'occurence 34-j, et un exemple d'amplificateur de lecture, en l'occurence 31^. On remarquera ici que, pour des raisons qui apparaîtront plus loin, tous les transistors utilisés dans cet exemple présentent cette propriété que, lorsque l'un quelconque d'entre eux"est à la saturation (c'est-30 à-dire conducteur), la tension entre l'émetteur et la base de ce transistor conducteur est d'environ 0,7 volt, tandis que la tension entre son émetteur et son collecteur est de l'ordre de 0,3 volt. On remarquera également que, lorsqu'une diode est polarisée dans le sens direct, la chute de tension qui se produit à travers 35 cette diode est approximativement de 0,7 volt. Comme il est connu dans la technique, de telles caractéristiques sont inhérentes aux transistors de commutation et aux diodes classiques. L'élément de mémoire binaire 34.] comprend deux transistors 36 et 38 interconnectés comme représenté de manière à former 40 un multivibrateur bistable à couplage direct. Les collecteurs de 72 07168 2128503 ces transistors sont connectés à des bornes respectives 46 et 48, comme représenté, ainsi qu'à une source d'alimentation convenable, en l'occurence de +5 volts (non représentée) par l'intermédiaire de résistances 40, 41 et 42, comme représenté, les émet-5 teurs respectifs desdits transistors sont mis à la masse en commun par l'intermédiaire d'une diode 44, comme représenté. Comme il est bien connu, un multivibrateur bistable présente cette propriété que, dans l'un de ses deux états stables, un de ses transistors est à l'état saturé, c'est-à-dire conducteur, tandis que 10 son autre transistor est à l'état de coupure, c'est-à-dire bloqué. En conséquence, comme il est bien connu, des données binaires peuvent être enregistrées par un multivibrateur bistable. En particulier, lorsque l'un des transistors est conducteur, par exemple ici le transistor 38, on dit qu'un "1" est mémorisé dans 15 l'élément de mémoire binaire 34.] tandis que, quand l'autre transistor, en l'occurence 36, est conducteur, on dit qu'un "0" est mémorisé dans cet élément. On remarquera ici qu'à l'état permanent, la tension entre les bornes 46 et 48 (c'est-à-dire V^g-V^g) est sensiblement de + 0,4 volt, la polarité de cette tension est 20 différente selon qu'un "1" ou un "0" a été mémorisé dans l'élément de mémoire binaire. En particulier, lorsqu'un "1" est enregistré dans l'élément de mémoire 34-j , la polarité relative de la tension régnant entre la borne 46 et la borne 48 est positive (c'est-à~dire qu'on a = +0,4 volt), tandis que si un "0" 25 est enregistré dans ledit élément, la polarité relative de ladite tension est négative (on a alors V^g - V^g = -0,4 volt). La polarité relative de la tension entre la borne 46 et la borne 48 est détectée, entre autres, au moyen du transistor 50, de la diode 52 et d'une résistance 54. l'émetteur du transistor 50 est connecté 30 à la borne 48 ; sa base est reliée, d'une part, à la borne 46 par l'intermédiaire de la diode 52, comme représenté, et, d'autre part, au conducteur RS2 par l'intermédiaire de la résistance 54» comme représenté ; enfin, son collecteur est connecté, entre autres, au conducteur RE^ par l'intermédiaire de la résistance 56 35 et du conducteur 35-j. En fonctionnement, lorsque la polarité relative de la tension établie entre la borne 46 et la borne 48 est positive, c'est-à-dire lorsqu'un "1" est présent dans l'élément de mémoire binaire 34-j et qu'un "1" est appliqué aux deux conducteurs RS2 et RE.], c'est-à-dire que l'élément de mémoire binaire 40 34^ est sélecté pour la lecture, le transistor 50 est porté pra 72 07168 1U" 2128503 tiquement à la saturation, moyennant quoi la diode 52 isole électriquement la "borne 46 de la base de ce transistor cependant que le conducteur 35^ reçoit une tension de + 1,3 volt (ou moins). Inversement, lorsque la polarité relative de la tension établie 5 entre la borne 46 et la borne 48 est négative, c'est-à-dire qu'un "0" est présent dans l'élément de mémoire binaire 34-j et lorsqu'un "1" est appliqué aux deux conducteurs RS2 et RE^, le transistor 50 est bloqué. En conséquence,.la tension du conducteur 35-j tend vers +5 volts ; toutefois, pour des raisons qui apparaî-10 tront clairement plus loin, cette tension est limitée à +2,1volts. L'amplificateur de lecture 31-j est essentiellement constitué par le transistor 60 dont l'émetteur est au potentiel de la masse, dont la base est reliée à la fois au conducteur 35-j par l'intermédiaire des diodes 62 et 64, comme représenté et au con-15 ducteur RE^ par l'intermédiaire de ces mêmes diodes et de la résistance 56, comme représenté et dont le collecteur est connecté, d'une part, par l'intermédiaire de la résistance 66 à une source d'alimentation convenable, en l'occurence de +5 volts, non représentée et au conducteur 24^, comme représenté. En fonctionne-20 ment, lorsque la tension du conducteur 35-j est de +1,3 volt ou moins (c'est-à-dire lorsque la polarité relative entre les bornes 46 et 48 est positive, autrement dit lorsque l'élément de mémoire binaire 34^ contient un "1"), cette tension est incapable de rendre conducteur le transistor 60 (du fait que^la chute de tension 25 à travers les diodes 62 et 64 limite la tension de la jonction base-émetteur du transistor 60 à moins de +0,7 volt) et, par conséquent, le signal présent sur le conducteur 24^ est un "1" ; par contre, lorsque le transistor 50 est bloqué (c'est-à-dire lorsque la tension relative entre les bornes 46 et 48 est négati-30 ve ou en d'autres termes lorsque l'élément de mémoire binaire 34-j contient un "0") le transistor 60 est rendu conducteur par le signal "1" appliqué au conducteur RE^, la tension du conducteur 35^ est limitée à + 2,1 volts et, par conséquent, le signal présent sur le conducteur 24^ est un "0". On remarquera ici que, 35 lorsqu'un "0" est appliqué au conducteur RE^, le signal présent sur le conducteur 24^ est également un "1" ; toutefois, du fait que tous les amplificateurs de lecture 31^ de toutes les microplaquettes de circuit intégré 28^-28^ sont câblés suivant un circuit logique "OU", le signal du conducteur 24^ est en fait con-40 trôlé par l'élément de mémoire binaire sélecté-pour la lecture. 72 07168 2128503 En d'autres termes, si un "0" est lu dans un élément de mémoire binaire sélecté pour la lecture, le signal du conducteur 24^ représente un "0". L'état binaire du signal Aq appliqué au conducteur 18^ 5 n'est enregistré dans l'élément de mémoire binaire 34^ que si un "1" est appliqué aux deux conducteurs et WSg. L'élément de mémoire binaire 34^ est connecté à l'amplificateur d'écriture 32 par le conducteur 33, comme représenté. Au cours d'une opération "d'écriture" si le signal Aq est un "1", ce signal étant 10 appliqué au transistor 68 par la résistance 69, le transistor 68 devient conducteur et son collecteur prend une tension de +0,3 volt. Du fait qu'un "1" est appliqué aux conducteurs ¥E^ et WS2, le transistor 72 devient conducteur et, par conséquent, un courant de niveau suffisant traverse la diode 74, et les résistances 15 75 et 76 pour rendre conducteur le transistor 78. En conséquence, la tension du collecteur du transistor 78 devient +0,6 volt et, du fait que le collecteur du transistor 78 est connecté à la base du transistor 36, la tension de base de celui-ci est maintenue à +0,6 volt. Dans ces conditions et du fait que la tension des 20 émetteurs respectifs des transistors 36 et 38 est maintenue à 0,7 volt par la diode 44, la tension de +0,6 volt appliquée à la base du transistor 36 est insuffisante pour débloquer celui-ci (ce transistor exige en effet pour son déblocage une tension minimale de 0,7 volt appliquée à sa jonction base-émetteur). En 25 conséquence, le transistor 38 doit devenir conducteur et la polarité de la tension régnant entre les bornes 46 et 48 est positive (c'est-à-dire qu'un "1" est enregistré dans l'élément de mémoire binaire 34-j ). Par contre, si le signal Aq est un "0", le transistor 68 ne peut être débloqué. Toutefois, la jonction collecteur-30 base du transistor 78 est polarisée dans le sens direct lorsqu'un "1" est appliqué aux conducteurs ¥E^ et ¥S^ et la base du transistor 36 reçoit une tension de +1,4 volt étant donné que ce transistor doit devenir conducteur. En conséquence, la polarité de la tension régnant entre la borne 46 et la borne 48 est néga-35 tive (c'est-à-dire qu'un "0" se trouve enregistré dans l'éle'ment de mémoire binaire 34-j ). Il est facile de comprendre que le multivibrateur bi-stable est sensible à la polarité relative de la tension entre la base du transistor 36 et les émetteurs respectifs des transistors 36 et 38. En particulier, si cette polarité rela-40 tive est négative, un "1" est enregistré dans l'élément de mémoi 72 07168 12. 2128503 re binaire 34^ tandis que, si elle est positive, c'est un "0" qui y est enregistré. (On remarquera ici que si, dans l'exemple ci-dessus, un "0" était appliqué au lieu d'un "1" au conducteur WE^ , en raison de la nature de la résistance 76 et du transistor 72, 5 il ne parviendrait à la base du transistor 78 qu'un courant insuffisant pour maintenir ce transistor saturé. En conséquence et dans ces conditions, ce signal du conducteur 18^ ne serait pas électriquement appliqué au transistor 36). la Fig. 5 représente un exemple d'un élément de mémoire 10 binaire, en l'occurence 34^', un exemple d'amplificateur d'écriture en l'occurence 32' et un exemple d'amplificateur de lecture, en l'occurence 31 -j * - L'élément de mémoire binaire 34-j1 comprend deux transistors 82 et 84 comportant chacun deux émetteurs et montés de manière à former un multivibrateur bistable à couplage 15 direct, comne représenté. Le collecteur de chacun de ces transistors est connecté à une source d'alimentation convenable, en l'occurence +5 volts (non représentée) par l'intermédiaire de résistances 86, 87 et 88, comme représenté. Deux émetteurs appartenant chacun à l'un de ces transistors sont interconnectés et 20 reliés à l'amplificateur d'écriture 32' par l'intermédiaire du conducteur 53', comme représenté. Le second émetteur du transistor 82 est connecté au conducteur 18^' tandis que le second émetteur du transistor 84 reçoit le potentiel de la masse par l'intermédiaire des diodes 92 et 94, comme représenté. La caractéris-25 tique bistable des transistors couplés 82 et 84 est telle que quand l'un d'eux, par exemple 82, est conducteur, on dit qu'un "0" est enregistré dans l'élément de mémoire binaire 34' tandis que, lorsque l'autre de ces transistors est conducteur, en l'occurence le transistor 84, on dit qu'un "1" est enregistré dans 30 cet élément. Il est facile de comprendre que, si un "1" est enregistré dans cet élément, la polarité relative du potentiel régnant entre la borne 96 et la borne 98 est positive (on a Vgg = +0,4 volt) tandis que, lorsqu'un "0" est enregistré dans ledit élément, ladite polarité relative est négative. La polarité 35 relative de cette tension établie dans l'élément de mémoire binaire 34-j' est détectée par des moyens comprenant, entre autres, le transistor 100, la diode 102, le transistor 104 et la résistance 106. L'émetteur du transistor 100 est connecté à la borne 98, sa base est reliée, d'une part, à la borne 96 par l'intermé-40 diaire de la diode 102 et, d'autre part, au collecteur du tran 72 07168 13. 2128503 sistor 104, comme représenté et son collecteur est connecté au conducteur 35-j ' . On remarquera ici en passant que le conducteur 35-j 1 est connecté, entre autres, à une source d'alimentation convenable, ici de +5volts (non représentée) par l'intermédiaire de 5 la résistance 108. La base du transistor 104 est connectée à la source d'alimentation de +5 volts (non représentée) par l'intermédiaire de la résistance 106, comme représenté, et son émetteur est relié au conducteur En fonctionnement, lorsque la po larité relative de la tension entre les bornes 96 et 98 est posi-10 tive, c'est-à-dire lorsqu'un "1" est enregistré dans l'élément' de mémoire binaire 34^', si un "1" est appliqué au conducteur RSg', le transistor 100 est rendu conducteur par le courant parvenant sur la base de ce transistor à partir de la source d'alimentation de +5 volts (non représentée) par l'intermédiaire de la 15 résistance 106 et de la jonction base-collecteur du transistor 104. En conséquence, le conducteur 35^' reçoit une tension de +0,9 volt (ou moins). Il est souligné en passant que, pour des raisons qui apparaîtront plus loin, la tension du conducteur 35^' peut prendre une valeur de +2,0 volts lorsque l'élément de mémoi-20 re binaire 34.]1 est en même temps sélecté pour l'inscription de données dans cet élément. Inversement, lorsque la polarité relative entre les bornes 96 et 98 est négative, c'est-à-dire lorsqu'un "0" est enregistré dans l'élément de mémoire binaire 34-j ', le transistor 100 est bloqué et la tension du conducteur 35^' 25 tend vers +5 volts mais, pour des raisons qui apparaîtront plus loin, elle est limitée à +2,1 volts. L'amplificateur de lecture 31^ * comprend un transistor 135 dont la base est connectée au conducteur 35^' et est reliée à la source d'alimentation de +5 volts (non représentée) par 30 l'intermédiaire de la résistance 108, comme représenté ; l'émetteur de ce transistor est relié, d'une part, à la masse par l'intermédiaire de la résistance 140 et, d'autre part, à la base du transistor 142 et son collecteur est connecté à la source d'alimentation de +5 volts (non représentée) par l'intermédiaire de la 35 résistance 144. La base du transistor 142 est connectée au collecteur du transistor 146 ; son émetteur est relié, d'une part, à la masse par l'intermédiaire de la résistance 148 et, d'autre part, à la base du transistor 150 et son collecteur est connecté à la source d'alimentation de +5 volts (non représentée) par 40 l'intermédiaire de la résistance 152. La base du transistor 146 72 07168 14. 2128503 est connectée à la source d'alimentation de +5 volts (non représentée) par l'intermédiaire de la résistance 154 et son émetteur est relié au conducteur RE^'. L'émetteur du transistor 150 reçoit le potentiel de la masse et son collecteur est connecté, 5 d'une part, au conducteur 24^' et, d'autre part, à la source d'alimentation de +5 volts par l'intermédiaire de la résistance 156. En fonctionnement, lorsque le signal du conducteur RE^' est un "0", le transistor 146 est conducteur et, par conséquent, les transistors 142 et 150 sont bloqués. En conséquence, le signal 10 du conducteur 24^' est indépendant du signal du conducteur 35^'. Si le signal appliqué au conducteur RE^' est un "1", le transistor 146 est débloqué et, par conséquent, le signal du conducteur 24^ dépend du signal du conducteur 35-j ' . En particulier : (1) si le transistor 100 est bloqué du fait que la polarité relative 15 de la tension établie entre les bornes 96 et 98 est négative et, du fait que le signal du conducteur RS2' est un "0W, les transistors 135, 142 et 150 sont débloqués et le conducteur 24^' reçoit un "0" (et la tension du conducteur 35-j' est limitée à +2,1 volts) et (2) si le transistor 100 est conducteur, du fait que 20 la polarité relative de la tension établie entre les bornes 96 et 98 est positive et si le conducteur RSg1 est au niveau "1", les transistors 135, 142 et 150 sont bloqués (du fait que le niveau insuffisant de la tension du conducteur 35^', niveau qui est inférieur à +2,1 volts) ne peut débloquer le transistor 150 25 et le signal appliqué au conducteur 24^' est un "1" (si pour des raisons qui seront exposées plus loin à propos de l'élément de mémoire binaire 34 .j de la Fig. 4 aucun autre élément de mémoire ne reçoit un signal d'adresse de lecture). L'état binaire du signal'appliqué au conducteur 18^' 30 est inscrit dans l'élément de mémoire binaire 34^' lorsqu'un "1" est appliqué à chacun des conducteurs WE^1 et WSg' tandis que, si un "0" est appliqué au conducteur WE^' ou au conducteur ¥82' ou encore à ces deux conducteurs à la fois, l'état binaire de ce signal n'est pas inscrit dans ledit élément de mémoire binaire. 35 Les détails de l'amplificateur d'écriture 32' seront décrits plus loin ; il suffira d'écrire pour le moment que si un "1" est appliqué à chacun des deux conducteurs v/E^ ' et ¥82', le conducteur 33' reçoit une tension de +3,6 volts, tandis que si un "0" est appliqué au conducteur ¥E^' et/ou au conducteur ¥82', le conduc-40 teur 33' reçoit une tension de +0,3 volt. En conséquence, en 72 07168 15.' 2128503 fonctionnement, si des signaux "0" sont appliqués au conducteur WE.j ' et/ou au conducteur WS^' (c'est-à-dire si une tension de +0,3 volt règne sur le conducteur 33') l'élément de mémoire binaire 34' n'est pas sensible à l'état binaire du signal appliqué 5 au conducteur 18^' du fait que la tension de l'émetteur du transistor conducteur (82 ou 84) est de +0,3 volt. En d'autres termes, le signal appliqué au conducteur 18^ ne peut pas commuter le multivibrateur bistable d'un état stable à l'autre. Par contre si un "1" est appliqué à chacun des deux conducteurs WE^ ' et 10 Y/Sg', le conducteur 33' reçoit une tension, ici de 3,6 volts et, par conséquent : (1) si un "0" est apDliqué au conducteur 18^', le transistor 82 devient conducteur s'il était précédemment bloqué (du fait que l'un des émetteurs de ce transistor est à +0,3 volt, tandis que les deux émetteurs du transistor 84 ont été 15 limités à une tension minimale de +1,4 volt par les diodes 92 et 94 et par le signal appliqué au conducteur 33') ou bien ledit transistor 82 reste conducteur s'il l'était précédemment et (2) si un "1" est appliqué au conducteur 18^', le transistor 82 se bloque et le transistor 84 devient conducteur (du fait que (a) 20 les deux émetteurs de ce dernier transistor sont limités à +1,4 volt par les diodes 92 et 94 et que (b) le signal "1" présent sur le conducteur 18' est supérieur à +1,4 volt). Il est facile de comprendre que l'élément de mémoire binaire 34^' est sensible au signal appliqué à l'un des émetteurs 25 du transistor 82. En particulier, cet élément est sensible à la polarité relative de la tension entre l'émetteur du transistor 82 connecté au conducteur 18^' et l'émetteur du transistor 84 connecté aux diodes 92 et 94. Plus précisément, si la polarité de cette tension est positive, un "0" est mémorisé dans l'élément 30 de mémoire binaire 34^' tandis que si cette polarité est négative, c'est un "1" qui y est mémorisé. On va maintenant décrire de façon détaillée la construction de l'amplificateur d'écriture 32' en indiquant tout d'abord que : (1) l'amplificateur 32' équivaut fonctionnellement à une 35 porte ET (c'est-à-dire que si et seulement si un "1" est appliqué simultanément à chacun des conducteurs WE^' et WSg', le conducteur 33' reçoit une tension relativement élevée, en l'occurence de +3,6 volts, tandis que si un "0" est appliqué au conducteur WE.J ' et/ou au conducteur Y/Sg', le conducteur 33' reçoit une ten-40 sion relativement basse, en l'occurence de +0,3 volt) ; (2) l'am- 72 07168 16. 2128503 plificateur 32' est conçu de manière à fournir un courant suffisant pour exciter tous les éléments de mémoire binaires formant un étage de mémorisation de mot, en l'occurence 3C>2 (comme représenté sur la Fig. 3). La base du transistor 160 est connectée à 5 une source d'alimentation convenable, en l'occurence de +5 volts (non représentée) par l'intermédiaire de la résistance 162, comme représente et le collecteur de ce transistor est relié à la base du transistor 164, par l'intermédiaire de la diode 166, comme représenté. La base du transistor 164 est mise à la masse par 10 l'intermédiaire de la résistance 168, comme représenté, son émetteur est mis à la masse directement, comme représenté et son collecteur est relié, d'une part, à la source d'alimentation de 5 volts (non représentée) par l'intermédiaire de la résistance 169, comme représenté et, d'autre part, à la base du transistor 170. 15 L'émetteur du transistor 170 est connecté, d'une part, à la masse par l'intermédiaire de la résistance 172 et, d'autre part, à la base du transistor 174 et son collecteur est relié : (a) à la source d'alimentation de +5 volts (non représentée) par l'intermédiaire de la résistance 176 et (b) à la base du transistor 178. 20 L'émetteur du transistor 174 est mis à la masse et son collecteur est connecté à la fois à l'émetteur du transistor 180 et au conducteur 33'. L'émetteur du transistor 178 est mis à la masse par l'intermédiaire de la résistance 182, comme représenté et son collecteur est connecté, d'une part, à la source d'alimentation 25 de +5 volts (non représentée) par l'intermédiaire de la résistance 184, comme représenté et, d'autre part, au collecteur du transistor 180, comme représenté. Le collecteur du transistor 180 est connecté à la source d'alimentation de +5 volts (non représentée) par l'intermédiaire de la résistance 186, comme représen-30 té. En fonctionnement, lorsqu'un "0" est appliqué au conducteur WE^ ' et/ou au conducteur WSg', la base du transistor 164 n'est pas portée à une tension suffisante pour que ce transistor devienne conducteur. En conséquence, les transistors 170 et 174 sont conducteurs en raison de l'alimentation de +5 volts appli-35 quée par l'intermédiaire de la résistance 169 et la tension du conducteur 33' est de 0,3 volt. Par contre, si un "1" est appliqué à chacun des conducteurs WE.j ' et , la jonction base-collecteur du transistor 160 est polarisée dans le sens direct et, par conséquent, le transistor 164 présente une tension de base 40 suffisante pour qu'il devienne conducteur. Lorsque le transistor 17 « 72 07168 2128503 164 est conducteur, le transistor 170 est bloqué et, par conséquent, le transistor 174 est également bloqué tandis que les transistors 178 et 180 sont conducteurs. En conséquence, la tension du conducteur 33' est de +3,6 volts lorsque les effets tran-5 sitoires classiques atteignent l'état permanent et l'élément de mémoire binaire 34^' enregistre le signal binaire appliqué au conducteur 18^'. 3i l'on examine maintenant la Fig. 6, on voit que celle-ci représente une partie de la microplaquette de circuit intégré 10 monolithique 28^, microplaquette dans laquelle sont formés les transistors 82, 84 et 100 ainsi que la diode 102 de l'élément de mémoire binaire 34^'. Dans l'exemple représenté, cette microplaquette comprend un substrat 200 ici en silicium, des régions d'isolement 202, 204, 206, 208 et 210 pour isoler les transistors 15 82, 84 et 100 ainsi que la diode 102, ces régions d'isolement étant ici en matériau du type P+, une région épitaxiale 212 en matériau du type N, des régions diffusées 214, 216 et 218, ces régions étant en matériau du type ÏT+ pour former les collecteurs sous-jacents des transistors 82, 84 et 100, des régions diffusées 20 220, 222, 224 et 226, ces régions étant en matériau du type P pour former la base du transistor 82, la base du transistor 84, la cathode de la diode 102 et la base du transistor 100, respectivement, des régions diffusées 228, 230, 232, 234 et 236, ces régions étant en matériau du type N pour former les émetteurs du 25 transistor 82, les émetteurs du transistor 84 et l'émetteur du transistor 100, respectivement, des régions diffusées 238, 240 et 242 du type N+, ces régions étant utilisées pour former les collecteurs de ces transistors et une région 244 du type N,cette région étant utilisée pour former l'anode de la diode 102. On 30 remarquera que la métallisation usuelle prévue pour assurer l'interconnexion des transistors et de la diode n'est pas représentée; par contre, les couches isolantes de.silice sont représentées et sont désignées par la référence 246. Avec ladite métallisation, non représentée, la base du transistor 82 serait reliée à la fois 35 au collecteur du transistor 84 et à l'émetteur du transistor 100. En outre, la base du transistor 82 serait reliée à la fois au collecteur du transistor 84 et à la cathode de la diode 102. Enfin, l'anode de la diode 102 serait reliée à la base du transistor 100. Ces interconnexions sont indiquées par les lignes en 40 trait interrompu 248. Une telle microplaquette de circuit intégré 72 07168 2128503 monolithique peut être fabriquée en utilisant des procédés classiques tels que ceux qui sont décrits dans Thin Film Technology par Robert W. Berry, Peter M. Hall et Murray T. Harris, Yan Nostrand Reinhold, New York, 1968. D'après la description ci-5 dessus, il est évident pour un spécialiste que les concepts présentés peuvent être matérialisés de diverses manières. Par exemple, la mémoire à accès direct à lecture-écriture simultanée 16 peut être organisée pour le fonctionnement séquentiel au lieu du fonctionnement simultané décrit en utilisant une sélection clas-10 sique "X", "Y" du type "crossbar" ou à conducteurs croisés, tant pour les signaux d'adresse d'écriture que pour les signaux d'adresse de lecture, la sélection "X", "Y" étant assurée par "WE", "WS" et "RE" "RS" . En outre, le complément du signal enregistré dans un élément de mémoire binaire peut être lu en intervertis-15 sant les liaisons du transistor 100 et de la diode 102 avec les bornes 96 et 98 et les liaisons du transistor 50 et de la diode 52 avec les bornes 46 et 48. Par ailleurs, on peut rendre les circuits représentés sur la Fig. 5 compatibles avec une logique TTL (un signal "1" étant alors une tension supérieure à +1,4 volt 20 et un signal "0", une tension inférieure à +1,4 volt) en faisant passer les signaux présents, par exemple, sur le conducteur 18^1 dans un circuit inverseur TTL classique pour convertir les signaux TTL ("1,"]>1,4 volt - "0" 72 07168 2128503 REVENDICATIONS 1.- Dispositif d'emmagasinage de données, caractérisé en ce qu'il comprend un générateur de signal d'écriture, des 5 moyens de mémorisation connectés à ce générateur pour enregistrer un signal binaire en réponse audit signal d'écriture et des moy-yens de lecture connectés à ces moyens de mémorisation et capables de lire le signal binaire emmagasiné dans ceux-ci simultanément à son emmagasinage en réponse au signal d'écriture. 10 2.- Dispositif suivant la revendication 1, caractérisé en ce que les moyens de mémorisation, le générateur de signal d'écriture et les moyens de lecture sont constitués par une série de composants semi-conducteurs formés sur un seul et même corps cristallin. 15 3.- Dispositif suivant la revendication 2, caractérisé en ce que les moyens de mémorisation sont constitués par un élément bistable qui emmagasine le signal binaire sous la forme d'une polarité relative de tension, les moyens de lecture lisant le signal binaire emmagasiné par les moyens de mémorisation en détec- 20 tant ladite polarité relative de tension. 4.- Dispositif suivant la revendication 3, caractérisé en ce que l'élément bistable est constitué par des premier et second transistors comportant chacun des première et seconde électrodes, la première électrode du premier transistor étant coimec- 25 tée à la seconde électrode du second et la première électrode du second transistor étant connectée à la seconde électrode du premier. 5.- Dispositif suivant la revendication 4, caractérisé en ce que le générateur de signal d'écriture est en circuit avec 30 au moins l'une des électrodes du premier transistor. 6.- Dispositif suivant la revendication 5, caractérisé en ce que le premier transistor comprend une troisième électrode, le générateur de signal d'écriture étant en circuit avec la première électrode du premier transistor et avec la troisième élec- 35 trode de celui-ci. 7.- Dispositif suivant la revendication 4, caractérisé en ce que les moyens de lecture sont connectés à deux électrodes au moins du premier transistor. 8.- Dispositif suivant la revendication 4, caractérisé 40 en ce que les moyens de lecture sont connectés à la première 20. 72 07168 2128503 électrode du premier transistor et à la seconde électrode de celui-ci. 9.- Dispositif suivant la revendication 4, caractérisé en ce que les moyens de lecture comprennent un troisième transis- 5 tor comportant au moins deux électrodes, une première de ces électrodes étant en circuit avec l'une des électrodes du premier transistor et une seconde de ces électrodes étant en circuit avec une autre électrode du premier transistor. 10.- Dispositif suivant la revendication 4, caractérisé 10 en ce que le premier transistor comprend des troisième et quatrième électrodes et le second transistor une troisième électrode, les troisièmes électrodes des premier et second transistors étant interconnectées, les moyens d'écriture étant connectés à la troisième électrode du premier transistor et le signal binaire étant 15 appliqué à sa quatrième électrode. 11.- Dispositif suivant la revendication 10, caractérisé en ce que le second transistor comprend une quatrième électrode, des moyens connectés à celle-ci étant, en outre, prévus pour lui appliquer une tension de référence. 20 12.- Dispositif d'emmagasinage de données, caractérisé en ce qu'il comprend une série de moyens générateurs pouvant être utilisés sélectivement pour engendrer un signal d'écriture, une série de moyens de mémorisation connectés à des moyens choisis parmi lesdits moyens générateurs pour emmagasiner des signaux bi-25 naires en réponse aux signaux d'écriture correspondants et une série de moyens de lecture connectés auxdits moyens de mémorisation et capables de lire les signaux binaires emmagasinés dans les moyens de mémorisation choisis dans ladite série simultanément à l'emmagasinage de signaux binaires par les moyens de mémorisation 30 choisis connectés aux moyens générateurs du signal d'écriture en réponse à ce dernier. 13.- Dispositif suivant la revendication 12, caractérisé en ce que les moyens de mémorisation comprennent des moyens établissant une tension, dont la polarité relative est dans une rela- 35 tion prédéterminée avec le signal binaire, les moyens de lecture comprenant un dispositif connecté auxdits moyens établissant la tension pour détecter la polarité relative de la tension qu'ils établissent. 14.- Dispositif suivant la revendication 13, caractérisé 40 en ce que les moyens établissant la tension sont constitués par 72 07168 2128503 un élément bistable. 15.- Dispositif suivant la revendication 14, caractérisé en ce que ledit élément bistable est constitué par des premier et second transistors comportant chacun des première et seconde élec- 5 trodes, la première électrode du premier transistor étant connectée à la seconde électrode du second et la première électrode du second transistor étant connectée à la seconde électrode du premier. 16.- Dispositif suivant la revendication 15, caractérisé 10 en ce que les moyens générateurs de signal d'écriture sont en circuit avec au moins l'une des électrodes du premier transistor. 17.- Dispositif suivant la revendication 16, caractérisé en ce que le premier transistor comprend une troisième électrode, les moyens générateurs de signal d'écriture étant en circuit avec 15 les première et troisième électrodes du premier transistor. 18.- Dispositif suivant la revendication 15, caractérisé en ce que les moyens de lecture sont connectés à deux électrodes au moins du premier transistor. 19.- Dispositif suivant la revendication 15, caractérisé 20 en ce que les moyens de lecture sont connectés aux première et seconde électrodes du premier transistor. 20.- Dispositif suivant la revendication 15, caractérisé en ce que les moyens de lecture comprennent un troisième transistor comportant au moins deux électrodes dont l'une est en circuit 25 avec l'une des électrodes du premier transistor et dont une autre est en circuit avec une autre électrode du premier transistor. 21.- Dispositif suivant la revendication 15, caractérisé en ce que le premier transistor comprend des troisième et quatrième électrodes et le second transistor, une troisième électrode, 30 les troisièmes électrodes des premier et second transistors étant interconnectées, les moyens d'écriture étant connectés à la troisième électrode du premier transistor et le signal binaire étant appliqué à la quatrième électrode de celui-ci. 22.- Dispositif suivant la revendication 21, caractérisé 35 en ce que le second transistor comprend une quatrième électrode à laquelle des moyens sont, en outre, connectés pour lui appliquer une tension de référence. 23.- Système informatique digital, caractérisé en ce qu' il comprend une unité de commande capable d'engendrer des signaux 40 d'adresse de lecture et des signaux d'adresse d'écriture, une sé 72 07168 2128503 rie de moyens générateurs connectés à cette unité de commande et qui assurent sélectivement la génération d'un signal d'écriture en réponse au signal d'adresse d'écriture, une série de moyens de mémorisation connectés auxdits moyens générateurs choisis pour 5 emmagasiner des signaux binaires en réponse à ce signal d'écriture et une série de moyens de lecture connectés à l'unité de commande et à des moyens de mémorisation cnoisis et capables de lire le signal emmagasiné dans ceux-ci en réponse au signal d'adresse de lecture, simultanément à l'emmagasinage de signaux bi-10 naires par les moyens de mémorisation choisis connectés aux moyens générateurs du signal d'écriture en réponse à ce dernier. 24-.- Système informatique digital suivant la revendication 23, caractérisé en ce que les moyens de mémorisation comprennent des moyens d'établissement d'une tension dont la polarité 15 relative est dans une relation prédéterminée avec le signal binaire, les moyens de lecture comprenant un dispositif connecté auxdits moyens d'établissement de tension pour détecter la polarité relative de la tension qu'ils établissent. 25.- Système informatique digital suivant la revendica-20 tion 24, caractérisé en ce que les moyens d'établissement de tension sont constitués par un élément bistable. 26.- Système informatique digital suivant la revendication 25, caractérisé en ce que ledit élément bistable comprend des premier et second transistors comportant, chacun des première 25 et seconde électrodes, la première électrode du premier transistor étant connectée à la seconde électrode du second et la première électrode du second transistor étant connectée à la seconde électrode du premier. 27.- Système informatique digital suivant la revendica-30 tion 26, caractérisé en ce que les moyens générateurs de signal d'écriture sont en circuit avec au moins l'une des électrodes du premier transistor. 28.- Système informatique digital suivant la revendication 27, caractérisé en ce que le premier transistor comprend une 35 troisième électrode, les moyens générateurs de signal d'écriture étant en circuit avec les première et troisième électrodes du premier transistor. 29.- Système informatique digital suivant la revendication 26, caractérisé en ce que les moyens de lecture sont connec- 40 tés à au moins deux électrodes du premier transistor. 72 07168 2128503 30.- Système informatique digital suivant la revendication 26, caractérisé en ce que les moyens de lecture sont connectés aux première et seconde électrodes du premier transistor. 31.- Système informatique digital suivant la revendica-5 tion 26, caractérisé en ce que les moyens de lecture comprennent un troisième transistor comportant au moins deux électrodes, dont l'une est en circuit avec l'une des électrodes du premier transistor et dont une autre est en circuit avec une autre électrode du premier transistor. 10 32.- Système informatique digital suivant la revendica tion 26, caractérisé en ce que le premier transistor comprend des troisième et quatrième électrodes et le second transistor une troisième électrode, les troisièmes électrodes des premier et second transistors étant interconnectées, les moyens d'écriture 15 étant connectés à la troisième électrode du premier transistor et le signal binaire étant appliqué à la quatrième électrode de celui-ci . 33.- Système informatique digital suivant la revendication 32, caractérisé en ce que le second transistor comprend une 20 quatrième électrode, des moyens connectés à cette quatrième électrode étant prévus pour lui appliquer une tension de référence. 34.- Dispositif d'emmagasinage de données, caractérisé en ce qu'il comprend un élément de mémorisation de données, des moyens de couplage de cet élément de mémorisation de données avec 25 une source de signaux d'adresse d'écriture et des moyens de couplage dudit élément de mémorisation de données avec une source de signaux d'adresse de lecture. 35.- Dispositif suivant la revendication 34, caractérisé en ce que l'élément de mémorisation de données, les moyens 30 de couplage avec la source de signaux d'adresse d'écriture et les moyens de couplage avec la source de signaux d'adresse de lecture sont constitués par une série de composants tous formés sur un seul et même corps cristallin. 36.- Dispositif suivant la revendication 34, caractérisé 35 en ce que l'élément de mémorisation de données est constitué par une pa,re de transistors, la base et le collecteur de l'un de ces transistors étant, respectivement, connectés au collecteur et à la base de l'autre transistor de ladite paire. 37.- Dispositif suivant la revendication 36, caracté-40 risé en ce que les moyens de couplage de l'élément de mémorisât!cm. 72 07168 24. 2128503 de données avec la source de signaux d'adresse de lecture sont reliés à la base et au collecteur de l'un des transistors de ladite paire. 38.- Dispositif d'emmagasinage de données à accès di-5 rect, caractérisé en ce qu'il comprend une série d'éléments de mémorisation de données, un premier groupe d'éléments choisis parmi ces éléments de mémorisation ae donnees emmagasinant des données appliquées à tous lesaits éléments de mémorisation de données, en réponse à un signal d'adresse d'écriture appliqué à 10 chacun des éléments de mémorisation de données dudit premier groupe, et une série de moyens de lecture couplés chacun avec un élément de mémorisation de données différent et capables, en réponse à un signal d'adresse de lecture apoliqué à chacun des moyens de lecture d'un second groupe de moyens de lecture choisis 15 simultanément à la réponse du premier groupe d'éléments de mémorisation de données au signal d'adresse d'écriture, de détecter les données emmagasinées dans les éléments de mémorisation de données couplés avec les moyens de lecture du second groupe en réponse au signal d'adresse de lecture simultanément à l'emmaga-20 sinage de données dans les éléments de mémorisation de données du premier groupe. 39.- Dispositif suivant la revendication 38, caractérisé en ce que la série d'éléments de mémorisation de données et la série de moyens de lecture sont constitués par une série de com- 25 posants tous formés sur un seul et même corps cristallin. 40.- Dispositif suivant la revendication 39, caractérisé en ce que chacun des éléments de la série d'éléments de mémorisation de données est constitué par une paire de transistors, la base et le collecteur de l'un de ces transistors étant directe- 30 ment connectés, respectivement, au collecteur et à la base de l'autre transistor de ladite paire. 41.- Dispositif suivant la revendication 40, caractérisé en ce que chacun des moyens de la série de moyens de lecture est couplé avec la base et le collecteur de l'un des transistors de 35 ladite paire. 42.- Dispositif, caractérisé en ce qu'il comprend une série d'éléments de mémorisation de données, des moyens pour appliquer des données à emmagasiner à chacun de ces éléments de mémorisation de données, des moyens d'écriture pour permettre à 40 des éléments de mémorisation de données choisis d'emmagasiner des 72 07168 2128503 données appliquées à tous les éléments de mémorisation de données, une série de moyens de lecture couplés chacun avec un élément de mémorisation de données différent pour détecter les données emmagasinées dans l'un quelconque des éléments de mémorisa-5 tion de données de la série et des moyens pour permettre à des moyens de lecture choisis de fonctionner simultanément au fonctionnement desdits moyens d'écriture. 43.— Dispositif suivant la revendication 42, caractérisé en ce que chacun des éléments de mémorisation des données 10 est constitué par une paire de transistors, la hase et le collecteur de l'un de ces transistors étant directement connectés, respectivement, au collecteur et à la hase de l'autre transistor de ladite paire. 44.- Dispositif suivant la revendication 43, caracté-15 risé en ce que chacun des moyens de lecture est couplé à la hase et au collecteur de l'un des deux transistors de l'élément de mémorisation de données couplé avec le moyen de lecture considéré.