FR 2130479 A1 19721103 FR 7209719 A 19720320 72 09719 i 2130479 10 La présente invention est relative à ion montage pour l'établissement du synchronisme d'installations d'émission et de réception lors de la transmission de blocs de données, qui comportent des bits d'information et des bits de parité,ces bits étant introduits en série dans un registre de décalage ,dans l'installation de réception, à la cadence d'impulsions de pas ou d'horloge.On prévoit alors un circuit vérificateur gui,après l'application d'un signal de cadence de vérification , émet par intermédiaire d'une sortie un signal de vérification lorsque les bits emmagasinés dans le registre de décalage appartiennent à un seul et même bloc de données. Lors de la transmission de blocs de données , les bits individuels de ces blocs sont transmis comme on le sait en série.Du côté de la réception , les bits individuels transmis en série doivent être associés aux blocs de données corrects et on doit découvrir la position de bloc correcte. Si on réunit un groupe de bits dont les bits font partie de deux blocs de données successifs différents , des signes erronés sont associés à ce groupe de bits. Suivant un procédé de transmission connu, on transmet en plus des bits d'information, également des bits de synchronisation.Sur la base de ces bits de synchronisation ,l'installation de réception peut reconnaître le début et la fin des blocs de données et on peut déterminer la position de blocs correcte.Ce procédé connu offre cependant l'inconvénient qu'à cause des bits de synchronisation à transmettre, la proportion utile de données transmises est réduite. Le but de l'invention est de découvrir aussi rapidement que possible la position de bloc ' correcte en évitant les inconvénients du procédé connu et de la conserver même dans le cas de"HocS de données perturbés. Dans un montage du genre défini précédemment, les circuits vérificateurs sont reliés suivant l'invafcion à des cellules individuelles du registre de décalage et des signaux de 35 vérification sont produits en fonction des bits d'informations et des bits de parité.En outre,dans les générateurs de cadence ou d'horloge, on produit autant de signaux de cadence de blocs qu'il existe de positions de bloc différentes possible? pour les blocs 20 25 30 72 09719 2 2130479 de données.Les signaux de cadence de blocs sont alors appliqués, par l'intermédiaire des sorties des générateurs de cadence , en tant que signaux de cadence de vérification aux circuits vérificateurs et les sorties de ces derniers sont connectées aux entrées 5 de compteurs.Les sorties des compteurs sont raccordfe en un montage logique qui détermine en fonction des signaux de sortie des compteurs, le signal de cadence de bloc correct . Le montage suivant l'invention offre l'avantage que la position de bloc correcte peut être découverte très 10 rapidement et qu'elle subsiste même avec de fortes perturbations. Ceci est particulièrement utile lors de l'utilisation d'un code complexe à autocorrection , dans lequel aucune possibilité de demande n'existe. . L'invention se caractérise également par le 15 fait qu'aucun bit de synchronisation , mais au contraire uniquement des bits d'information et des bits de parité doivent être transmis. Les bits de parité sont alors déterminés côté émission en fonction des bits d'information et, côté réception, ces bits de parité sont utilisés non seulement pour la détermination 20 des erreurs et leur correction, mais aussi pour la découverte de la position de bloc correcte. Lorsque la position de bloc correcte doit être découverte particulièrement rapSement , il est utile de prévoir autant de circuits vérificateurs qu'il existe de positions de 2 5 blocs différentes possibles pour les blocs de données.Un des si gnaux de cadence de bloc est alors appliqué à chacun des circuits vérificateurs et les sorties de ces derniers sont raccordées chacune à un compteur , tandis que la seconde sortie de ces circuits vérificateurs est connectée aux entrées de remise à zéro des comp-30 teurs. Afin d'éviter une réponse de tous les compteurs lors de longues successions de bits identiques, il est utile d'appliquer les données reçues par l'intermédiaire d'un étage relaxa-teur bistable au registre de décalage et de raccorder une entrée 3 5 et une sortie de ces étages relaxateurs bistablés à un additionneur en module 2.Cet additionneur en module 2 émet un signal qui caractérise des données identiques succeessives et à l'aide de ce signal on paît commander un autre compteur tjilorsqu'un état prédéterminé 72 09719 3 2130479 du compteur est atteint , pronque la remise à zéro des compteurs raccordés aux circuits vérificateurs.L'état de compteur maximum de cet autre compteur doit alors être inférieur à celui des compteurs raccordés aux circuits vérificateurs. D'autres détails et particularités de l'inven tion ressortiront de la description ci-après,donnée à titre d'exem pie non limitatif et en se référant aux dessins annexés, dans lesquels : La figure 1 est un schéma sous forme de blocs d'un montage destiné à la réception de blocs de données» La figure 2 ..est des diagrammes permettant d'expliquer le mode de fonctionnement du montage de la figure 1. La figure 3 est un schéma de détail d'un simple circuit de vérificateur pouvant être utilisé dans le montage de la figure 1. Les figures 4 -et 5 représentent des circuits logiques qui peuvent être utilisés dans le montage de la figre 1. La figure 6 représente un autre circuit vérificateur qui peut être utilisé dans le montage suivant la figure 1. La figure 7 représente un autre montage pour la réception de blocs de données ,dans lequel on prévoit deux circuits vérificateurs. Dans les diverses figures, des références identiques désignent des éléments identiques ou analogues. A la figre 1, on a représenté plusieurs étages relaxateurs K^, et ICA, qui constituént conjointement un registre de décalage.Ces étages relaxateurs peuvent prendre deux états stables, parmi lesquels l'un est désigné état o et l'autre étafe l.Ces étages relaxateurs ont des entrées a,b,c et des sorties d, e.Au cours de la durée de l'état O , un signal O est appliqué à la sortie d et un signal 1 à la sortie e.Au cours de la durée de l'état 1 , un signal 1 apparaît à la sortie d et un signal O à la sortie e.Les étages relaxateurs sont a-menés à passer de leur état O à leur état 1 lorsqu'à l'entrée d il se produit un passage d'un signal i£ 'à un signal O et lorsque a = 1 et c = O. Les étages relaxateurs sont amenés à passer de leur état "1 à leur état o lorsqu'à l'entrée b se produit éga- 72 09719 4 2130479 10 15 ment une transition d'un signal 1 à un \signal 0 et lorsque a = 0 et c = 1. Lorsque des signaux 1 sont appliqués aux deux entrées a et c, les étages relaxateurs sont alors amenés à passer, à chaque transition à l'entrée b d'un signal 1 à un signal 0, alter nativement ,à l'autre des deux états stables O et 1. Les bits individuels de l'information reçue D sont transmis par l'intermédiaire des bornes I et I à l'entrée a ou c de l'étage relaxateur KA.Dans cet exemple de réalisation, on a supposé pour simplifier la représentation, que les blocs de données ne sont constitués chacun que par quatre bits, auxquels sont associés des étages relaxateur Kl,K2,K3 et K4.Dans les exemples de réalisation réalisés effectivement, on prévoit un nombre beaucoup plus élevé de tels étages relaxateurs. A chacun des étages relaxateurs Kl à K4 est associé un circuit vérificateur Pl à P4.L'entrée a de ces circuits vérificateurs Pl à P4 est connectée à la sortie K4d ,tandis qu'au contraire l'entrée b est connectée à la sortie Kld.On a admis que le premier et le dernier bit des blocs de données sont des bits redondants , qui savent égalementà ]a synchronisation , tanâis qu'au contraire les second et troisième bits des blocs de données sont des bits d'information.La position de bloc correc te est présente lorsque le bit Al est égal à zéro et le bit A'4 = 1 .Les circuits vérificateurs Pl,P2,P3 et P4 vérifiq±à divers moments les bits conservés dans les étages relaxateurs Kl et K4 et ils émettent à chaque fois par l'intermédiaire des lignes Kl,h2,h3,h4 un signal 1 lorsque dans l'étage relaxateur Kl une valeur O et dans l'étage relaxateur K4 une valeur 1 est mise en mémoire.Dans le cas à(i d'autres valeurs binaires sont mises en mémoire dans les étages relaxateurs Kl et K4, les étages vérificateurs Pl à P4 émettent par l'intermédiaire des lignes Gl à G4, des signaux indiquant une fausse position de bloc . Par l'intermédiaire des entrées c des circuits vérificateurs Pl à P4, on applique des signaux de cadence ou d' 35 horloge de bloc TB1,TB2,TB3,TB4,à l'aide desquels on détermine le moment dans le temps où la vérification est effectuée.Les entrées d des circuits de vérificateur Bl à B4 sont connectées aux sorties du montage ou circuit logique LOG. 20 25 30 72 09719 5 2130479 Le demi additionneur F donne un signal O lorsqu'aux deux entrées sont appliqués des signaux 1 ou des signaux O et il fournit un signal 1 lorsqu'à l'une des entrées est appliqué un signal 1. 5 Les portes U1 et U2 sont des portes ET qui ne fournissent un signal 1 que quand des signaux 1 sont appliqués àtOLtesJairs oitrées .La porte Ni est un inverseur qui inverse la polarité des signaux appliqués à l'entrée.Les portes Gl,G2,G3,G4 sont des portes OU qui ne fournissent un signal O que quand des 10 signaux O sont appliqués à toutes leurs entrées. Le compteur AZ avance d'une unité lorsqu'il reçoit un signal 1 par l'intermédiaire de l'entrée a.Lorsque le compteur AZ reçoit un signal 1 par l'intermédiaire de l'entrée b , il est ramené à sa position zéro.Lorsque la position 15 maximum n du compteur est atteinte,celui-ci fournit par l'intermédiare de sa sortie c, un signal 1. Les compteurs Z1,Z2,Z3 et Z4 avancent d'une unité lorsqu'ils reçoivent par 1'intemédiaire de leur entrée a , un signal l.Avec un signl 1 à l'entrée b,la position de ce comp-20 teur est ramenée à zéro.Dans le cas où un compteur atteint sa valeur maximum K, il fournit par l'intermédiaire de la sortie c, un signal 1 au circuit logique LOG. En utilisant le montage logique LOG , on sélectionne le signal de cadence de bloc qui est associé à la po-2 5 sition de bloc correcte. La figure 2 représente des diagrammes d'impulsions et des représentations de signaux.Dans le sens des abscisses sont portées des uités de temps t.Des signaux de cadence ou d'horloge TA,TS,TBl,TB2,TB3,TB4 sont produits de façon connue en 30 soi dans des générateurs d'impulsions non représentés.Les impulsions de cadence ou d'horloge TA et TS ont la même fréquence de répétition d'impulsions que les bits individuels de l'information reçue . Les impulsions des signaux d'horloge ou de cadence TA et TS sont déphasées mutuellement de 180°. 35 En plus de ces signaux de cadence,on a représen té schématiquement des données D1,D2 ,D3 ,D4 qui sont appliquées par l'intermédiaire des pqints de connexion I et ï (figure 1). Ces données sont constituées par des blocs de données individuels 72 09719 6 2130479 à chacun desqels appartiennent quatre bits Al,A2,A3 et A4.Le premier bit Al = O et le quatrième bit A4 = 1 servent de bits de synchronisation. Le second bit A2 et le troisième bit A3 sont des bits d'information . Etant donné que chaque bloc de données est constitué par exactement quatre bits, quatre positions de bloc sont possibles. Les données D1,D2,D3 et D4 présentent les positions de bloc Bl = Al , A2,A3 et A4; B2 = A2,A3,A4,Al ; B3=A3, A4,A1,A2 et B4 = A4,Al,A2,A3.La position de bloc Bl est la position correcte , tandis qu'au' contraire les positions de bloc B2, B3 et B4 sont des positions fausses.Le montage illustré à la figure 1 a pour but de déterminer la position de bloc correcte Bl et le signal de cadence de bloc TBl correspondant, afin de synchroniser ainsi les montages côté réception. Les données D sont appliquées en série par 1'intermédiaire des bornes I et I et elles sont mises en mémoire à la cadence des signaux de cadence d'horloge TA et TS dans les étages relaxateurs KA et K4,K3,K2 et Kl.On a admis qu'au moment tl, les bits Al,A2 ,A3 et A4 sont mis en mémoire dêtis les étages relaxateurs Kl,K2,K3 et K4.A ce moment tl,le circuit vérificateur Pl reçoit par l'intermédiaire de l'entrée c, une impulsion du signal de cadence de bloc TBl ce qii amène le circuit vérificateur à effectuer une vérification de bloc. Etant donné que dans ce cas le bit Al = O et le bit A4 = 1, un signal 1 est fourni par l'intermédiaire de lalignéhLjCe qui signale une position de bloc correcte Bl et amène le compteur Zl à avancer d'une unité. Au moment £2 , à l'aide d'une impulsion de la cadence de bloc TB2, le circuit vérificateur P2 est amené à effectuer une vérification de bloc.A ce moment, dans les étages relaxateurs Kl,K2,K3 et K4 sont mis'en mémoire les bits A2,A3,A4 et Al, respectivement.Etant donné que le bit Al mis en mémoire dans l'étage relaxateur K4 est égal à zéro,le circuit vérificateur B2 reconnaît le fait que l'assemblage de bloc B2 n'est pas correct et il envoie par l'intermédiaire de la ligne g2 un signal 1 qui provoque ,par l'intermédiaire de la porte G2, la remise à zéro du compteur Z2. Aux moments t3 et t4 ,une des impulsions * du signal de cadence de bloc TB3 ou TB4 est appliquée aux circuits 72 09719 7 2130479 vérificateurs B3 et B4 qui effectuent à ces moments t3 et t4 une vérification de bloc .Etant donné qu'au moment t3 , il n'y aura vraisemblablement dans l'étage relaxateur K4 aucun 1 et dans 1' étage relaxateur Kl vraisemblablement aucun O mis en mémoire et qu'au moment t4 aucun O n'est mis en mémctre dans l'étage relaxateur Kl,la remise à O des compteurs Z3 et Z4 est provoquée par l'intermédiaire de la ligne çf3 et de la porte G3 et par 1'intemédiaire de la ligne g4 et de la porte G4. Au moment t5, le circuit vérificateur Pl vérifie la position de bloc et était cbié qu' il s'agit de la position correcte,il envoie par l'intermédiaire de la ligne hl une impulsion qui fait avarrer la position du compteur ZI d'une nouvelle unité.D'une façon analogue , aux moments tf9 et tl3, la position de bloc est vérifiée à l'aide du circuit vérificateur Pl et la position du compteur ZI est à chaque fois avancée d'une unité.. Après l'application par l'intermédiaire de l'entrée Zla , de k impulsions, une impulsion est émise par l'intermédiaire de la sortie Zlc vers l'entrée al du circuit logique LOG.Ceci exprime le fait que le signal de cadence de bloc TBl caractérise la position de bloc correcte (Bl) , de telle sorte que par l'intermédiaire de la sortie c du circuit logique LOG , le signal de cadence de bloc TBl est émis.En utilisant ce signal de cadence de bloc TBl, on synchronise des montages non représentés qui traitent les données par blocs .Par exemple, on peut effectuer à l'aide de ce signal de cadence de bloc TBl,l'émission en parallèle des bits mis en mémoire dans les étages relaxateurs Kl, K2, K3,K4 vers une imprimante non représentée. Dans le cas où les bits A3 et A2 des données D3 .ont accidentellement dans la position de bloc B3, les valeurs binaires O et 1 , un signal 1 est envoyé au moment t3 , à partir du circuit vérificateur T3 et par 1'intermise de la ligne h3, au compteur Z3 et ceci signale donc une position de bloc correcte. De tels résultats de vérification erronés individuels nbntpas d'effet ,parce que les compteurs sont ramenés à zéro avant l'apparition de la k-ème impulsion de comptage , comme décrit plus en détail ci-après. Un tel retour à zéro est toujours provoqué par le circuit logique LOG lorsque, par 1'intemédiaire d'une des 72 09719 8 2130479 entrées al,a2,a3,a4 est apparu un signal qui Mique une position de bloc correcte.Dans les conditions particulières admises, un signal est émis à partir du compteur ZI vers l'entrée al du circuit logique LOG et on provoque à l'aide de ce signal le retour à zéro des compteurs Z2 , Z3 , Z4. Les impulsions de comfita^e individuelles appliquées par l'intermédiaire des lignes h2 ,h3,h4 n'ont donc aucun effet lors de la découverte de la position de bloc correcte. On pourrait envisager qu'avec des successions de données particulières, tous les circuits vérificateurs Pl à P4 émettent de façon répétée sur les lignes hl à h4,des impulsions de comptage , de telle sorte que les compteurs ZI à Z4 enverraient aussi ■ des signaux aux entrées correspondantes al à a4 du circuit logique LOG , avec pour conséquence que le circuit LOG est surchargé. Afin dëviterqu'une position de bloc correcte déjà découverte soit perdue , les compteurs Z2,Z3,Z4 sont également toujours ramenés à zéro lorsque des successions de données identiques ap-paraissent pendant une période prolongée.Ce retour à zéro des compteurs est provoqué en utilisant l'étage relaxateur KA ainsi qu'en utilisant le demi additionneur S, les portes Ul,U2,Nl et le compteur AZ. Donc lorsque par l'intermédiaire des entrées I,ï on applique pendant une période prolongée,une succession de bits de même valeur binaire, des signaux zéro sont émis constamment par l'intermédiaire de la sortie C2 de l'additionneur F, en bloquant la porte Ul, mais en permettant à cause de la porte Ni, l'ouverture de la porte U2.Lors de l'apparition d'un signal de cadence TA, un signal 1 est donc émis à- partir de la sortie de cette porte U2 vers le compteur AZ, en tant qu'impulsion de comptage. Ce compteur AZ fournit cependant , après trois, impulsions de comptage et par l'intermédiaire de la sortie c, un signal qui est appliqué par l'intermédiaire des portes Gl,G2 ,G3,G4 aux compteurs Zl,Z2,Z3,Z4 et qui provoque la remise à zéro de ces compteurs. Dans le cas où les bits appliqués par l'intermédiaire des points de connexion I et ï présentent alternativement des valeurs binaires O et 1 différentes, l'additionneur B fournit alors un signal 1 qui ,en combinaison avec une impulsion du signal 72 09719 9 2130479 de cadence TA, ouvre la porte Ul, de telle sorte que le compteur AZ reçoit^ar l'intermédiaire de l'entrée a . un signal qui remet à zéro la position du compteur. A partir de la sortie c du compteur AZ, on 5 ne peut donc attendre un signal de sortie que quand pendant une période prolongée des bits de même valeur binaire sont appliqués par l'intermédiaire des points de connexion I et ï. La position maximum n du compteur AZ est inférieure à la position maximum k des compteurs Z1,Z2 ,Z3,Z4,parce 10 que ces derniers, lorsque la position de bloc correcte a déjà été découverte une première fois , doivent être ramenés à zéro avant qu'ils n'aient atteint leur position de comptage maximum. La figure 3 représente un circuit vérificateur de construction simple P/l, qui pourrait être utilisé en tant que 15 circuit vérificateur Pl,P2,P3,B4.Ce circuit vérificateur P/l est constitué'par Ses portes ET U3,U4,U5 et par des portes NON N2,N3. L'entrée a est reliée à la sortie K4d et l'entrée b à la sortie Kld. Par l'intermédiaire de l'entrée c , on applique le signal de cadence de bloc TB . A l'aide de ce circuit vérificateur P/l, 20 on vérifie si un signal 0 existe à la sortie Kld et un signal 1 à la sortie K4d. Dans le cas où ceci est vrai, un signal 1 est émis à partir de la sortie de la porte ET U3 vos la porte ET U5 et, à l'impulsion suivante du signal de cadence de bloc TB , un signal 1 est émis par 1Jintermédiaire de la ligne h , en signa-25 lant la position de bloc correcte.Dans le cas au contraire où aucune position de bloc n'a été découverte, un signal O est émis à partir de la sortie de la porte ET U3,un signal 1 à partir de la sortie de la porte NON N3 et,à l'aide d'un signal 1 appliqué par l'intermédiaire de l'entrée c, on émet à partir de la sortie 30 de l'élément e U4,par l'intermédiaire de la ligne g -, un signal 1 qui provoque la remise à zéro du compteur relié au circuit vérificateur P/l. Lors de la description des figures 1 à 3,on a admis dans le but de simplifier la représentation , que les bits 35 Al et A4 sont des bits de synchronisation avec des valeurs constantes Al = O et A4 = l.La proportion utilisable de l'information trars-mise est réduite par ces bits de synchronisation.Il est par conséquat plus avantageux de transmettre les bits Al et A4 en tant que bits 72 09719 XO 2130479 de parité.Dans ce cas, les valeurs de ces bits de parité sont déterminées côté émission en fonction des valeurs des bits d'information A2 et A3.Les bits de parité peuvent alors être utilisés à la réception non seulement pour la détermination des erreurs et leur correction, mais aussi pour déterminer la position de bloc correcte. La figure 4 représente le circuit ou montage logique LOGl qui pourrait être utilisé à la place du circuit logique LOG représenté schématiquement à la figure l.Ce circuit logique LOGl est constitué par des éléments de retard Vl,V2,V3 , V4,ainsi que par des portes NON N 41, N42,N43,N44 ,des étages re- . laxateurs El,E2,E3,E4,des portes NON-ET N5,N6,N7,N8 , des portes ET U6,U71,U72,U73,U74 et les portes OU G5,G6. Les étages relaxateurs El à E4 prennent leur état O' lorsqu'ils émettent par l'intermédiaire de la sortie t, un signal zéro et par l'intermédiaire de la sortie e,un signal 1. Ils prennent leur état 1 lorsqu'ils émettent par l'intermédiaire de la sortie d un signal 1 et par l'intermédiaire de la sortie e un signal O.A l'entrée a est appliqué en permanence un signal 1 et à l'entrée c un signal O.Le passage de l'état o • à l'état 1 s'effectue lorsqu'à l'entrée f est appliqué un signal 1 et à l'entrée b se produit une inversion de la valeur 1 à la valeur O.Les étages relaxateurs Tl à T4 sont amenés de leur état 1 à leur état O* lorsqu'un signal O est appliqué par l'intermédiaire de leur entrée f. Les sorties c des compteurs ZI à Z4 représentés à la figure 1 sont connectées aux entrées al à a4 représentées à la figre 4. Pour expliquer le mode de fonctionnement du montage illustré à la figure 4,on admettra par exemple qu'un signal 1 du compteur ZI parvient par l'intermédiaire de l'entrée al.Ce signal 1 provoque, d'une part par l'intermédiaire de la porte G6 et de la sortie e, le retour à zéro de tous les compteurs ZI à Z4. D'autre part, le signal 1 appliqué par l'intermédiaire de l'entrée al est appliqué avec un certain retard à la porte NON,de telle sorte qu'à l'entrée f de l'étage relaxateur El est appliqué un signal O.De la sorte, cet étage relaxateur El est amené de son état 1 à son état O et il émet , par l'intermédiaire de la sortie e, 72 09719 ii 2130479 10 un signal 1 vers la porte BT U71. Aussi longtemps que cet étage relaxateur B?1 occupe son état O ■, le signal de cadence de bloc TBl est émis par l'intermédiaire de la porte ET U71 ainsi que par l'intermédiaire de la porte G5 et de la sortie c, en tant que signal de cadence de bloc, qui est associé à la position de bloc correcte. Cet état dure en particulier aussi longtemps que seul le compteur ZI associé émet des signaux vers l'entrée al du circuit logique LOGl et que les autres compteurs Z2,Z3,Z4 émettent des signaux O. Lorsqu'au contraire , à la place du compteur ZI, le compteur Z3 par exemple émet un signal 1 par l'intermédiaire de l'entrée a3 vers le circuit logique LOGl, ce signal 1 est envoyé par l'intermédiaire de la porte G6 et de la sortie ë aux portes Gl à G4 et ensuite les positions de tous les compteurs ZI à Z4 sont ramenées à zéro.En outre, le signal émis à partir de la sortie de la porte G6 est appliqué en tant que signal de cadence d'horloge aux entrées b des étages relaxateurs El à E4, de telle sorte que l'étage El est amené de son état O à son état 1. et l'étage E3 de son état 1 à son état O .Par l'intermédiaire de la sortie Ele, un signal O est alors émis, de telle sorte que le signal de cadence de bloc TBl est bloqué.Par l'intermédiaire de . la sortie E3e, un signal 1 est cependant envoyé à la porte ET,de telle sorte que le signal de cadence de bloc TB3 est émis par l'intermédiaire de la porte G5 et de la sortie c , en tant que signal de cadence de bloc qui caractérise la position de bloc alors correcte . Lorsque deux des étages relaxateurs El à E4 prennent l'état o , des signaux 1 sont alors envoyés à partir des sa±ies des portes N5,N6,N7,N8,U6,G6,en provoquant un retour des étages relaxateurs El à E4 à l'état i-. 30 La figure 5 représente le circuit logique LOGl qui peut également être utilisé en tant que circuit logique LOG suivant la figure l.Dans ce montage , les sorties d des étages relaxateurs E2,E3,E4 sont connectées à la porte ET U75.Aussi longtemps donc que ces étages relaxateurs E2,E3 et E4 se trouvai à 1' 35 état 1 , dans lequel ils envoient par l'intermédiaire de la sortie d un signal 1 , les portes U71,U75 sont ouvertes et le signal de cadence de bloc TBl est émis par l'intermédiaire de la perte G5 et de la sortie c en tant que signal de cadence de bloc qui caracté- rise la position de bloc correcte.De la sorte,on épargne donc l'é23 25 72 09719 12 2130479 tage relaxateur El. Le montage suivant la figure 6 représente un autre circuit vérificateur P/2.0n a alors supposé qu'un bloc de données est formé par sept bits .Les quatre premiers bits Al à A4 5 de ce bloc de données sont des bits, d'information , tandis qu'au contraire les autres bits A5 à A7 sont des bits de parité qui servent également à la synchronisation.A chaque bit du bloc de données est associé un étage relaxateur Kl à K7.Les étages relaxateurs Kl à K7 et l'étage relaxateur KA sont amenés à fonctionner de la même 10 façon que les étages relaxateurs Kl à K4 illustrés à la figure 1. Les données reçues sont donc mises en mémoire dans le registre de décalage, formé par les étages relaxateurs Kl à K7 . Le circuit vérificateur P/2 est constitué par des portes ET U81,U82,U83,U84,U85,U86,U87,U88,U4,U5 , ainsi que 15 par des étages relaxateurs bistables Hl à H7, des additionneurs de module 2 Fl,F2 et F3,F4,F5, ' un compteur BZ, un étage relaxateur monostable M, une porte NON-ET N9, un étage relaxateur K8 et des portes NON N10,N11. Les étages relaxateurs bistables Hl à H7 ont des entrées a,b,c,f et g et des sorties d et,e .Dans le but d'obtenir une représentation plus claire , ces entrées et ces sorties ne portent des références que pour l'étage relaxateur H7.Ces étages relaxateurs Hl à H7 prennent l'état o lorsqu'ils émettent par l'intermédiaire de la sortie d un signal O et par 1'intermédiai- 0 R ré de la sortie e un signal l.Ils prennent l'état i lorsqu'ils émettent par l'intermédiaire de la sortie d un signal 1 et par 1' intermédiaire de la sortie e un signal O.Un passage de l'état o à l'état 1 a alors lieu lorsqu'avec a = 1 , c=0, f = 1, g=l, une transition de signaux de 1 à O a lieu à l'entrée b.En outre , 30 un passage de l'état o' : à l'état 1. a lieu lorsqu'à l'entrée g est appliqué un signal O et à l'entrée f un signal 1.Finalement, un passage de l'état 0 à l'état 1 a également lieu lorsqu'avec a = 1, c = 1, f = 1, g = 1 , une transition de signaux d'une valeur 1 à une valeur O a lieu à l'entrée b. 35 Un passage de l'état i à l'état q a lieu lorsqu'avec a = 1, c = 1, f = 1, une transition de signaux d'une valeur 1 à une valeur O a lieu à l'entrée b.En partant d4un état il ,l'état fl) . est cependant également toujours pris lorsqu'à 1' 72 09719 13 2130479 entrée g existe un signal 1 et à l'entrée f un signal O.Finalement, en partant d'un état 1 , l'état O- est également toujours pris lorsqu'avec a = O, c = 1, f = 1, g=l ,il se produit à l'entrée b un passage de signaux d'une valeur 1 à une valeur . .0 . aux étages relaxateurs K7 à Kl. A partir des sorties de ces étages relaxateurs ,les bits individuels sont envoyés par l'intermédiaire 10 des portes ET U87 à U81 aux étages relaxateurs H7 à Hl.Ce transfert des bits individuels a lieu à des moments qui sont fixés par le signal de cadence de bloc TB.Les étages relaxateurs H4,H3,H2, Hl sont associés aux bits d'information.En fonction de ces bits d'information et en utilisant les additionneurs F2 et Fl, on dé-15 termine chaque bit de parité qui doit être mis en mémoire dans -les étages relaxateurs H7,H8,H5, lorsque d'une part, il existe un mot de code et que d'autre part, les données ont été lues avec la position de bloc correcte à partir des étages relaxateurs K7 à Kl. Un mot de code et la position de bloc correcte sont présents lors-20 que , à partir des sorties des étages additionneurs F5,F4,F3, tous des signaux 1 sont émis.Dans ce cas, on émet en succession à partir de la sortie de la porte NON-ET N9,un signal O et à partir de la sortie d de l'étage relaxateur K8, un signal 1, de telle sorte qu' un signal 1 est émis vers le compteur raccordé par l'intermédiaire 25 de la ligne h, à chaque sigal de cadence de bloc TB.Dans le cas ✓ .... ou par l'intermédiaire de la sortie dlau rnonns 1 un des addition- neurs F5,F4,F3, un signal O est émis ,on émet alors par l'intermédiaire de la sortie de la porte NON-ET N9, un signal 1 vers l'étage relaxateur K8, de telle sorte qu'au cours de la succession 30 ultérieure, un signal 1 est émis par l'intermédiaire de la sortie e de cet étage relaxateur K8, vers la porte ET U4 et avec le signal de cadence de bloc TB immédiatement suivant , un signal 1 est émis par l'intermédiaire de la ligne g et le compteur connecté est remis à zéro. 35 En utilisant le compteur BZ et la porte ET U88, des signaux de cadence ou d'horloge sont dérivés pour le fonctionnement des étages relaxateurs Hl à H4 et K8.Le compteur BZ est mis en action lorsqu'un signal de cadence de bloc TB apparaît par l'in5 Les additionneur Fl à F5 travailletde la même faço 'l'additionneur F représenté à la figure 1. Les données reçues sont appliquées en série 72 09719 14 2130479 termédiaire de l'entrée a.A partir de ce moment , on émet par l'intermédiaire de la sortie c, un signal 1 et en outre , à partir de ce moment, les signaux appliqués par l'intermédiaire de l'entrée b sont comptés.Lorsque la position 4 du compteur est atteinte, le 5 signal émis par l'intermédiaire de la sortie c du compteur BZ reprend la valeur O.Avec le flanc d'impulsion négatif apparaissant alors , on excite l'étage relaxateur monostable M et , par l'intermédiaire de la sortie de ce dernier , un signal est émis vers les entrées f des étages relaxateurs Hl à H7. 10 A chaque circuit vérificateur P/2 est asso cié un compteur.Une des entrées de ce compteur est reliée à la ligne h et une autre entrée à la ligne g correspondante du circuit vérificateur associé.Les sorties de ces compteurs sont,d'une façon analogue à celle illustrée à la figure 1, reliées à un circuit 15 logique LOG qui peut être réalisé d'une façon analogue à celle des circuits logiques LOGl et LOG2 illustrés aux figures 4 et 5. Etant donné que sept circuits vérificateurs P/2 sont prévus au total , on prévoit également d'une façon correspondant aux sept étages relaxateurs Kl à K7, sept entrées al 20 à a7 des circuits logiques LOG , LOGl,L0G2.Dans le cas en particulier où on prévoit un circuit logique analogue au circuit logique LOGl,on prévoit alors sept étages relaxateurs El à E7.Si au contraire on utilise un circuit logique analogue au circuit logique LOG2, on ne prévoit que six étages relaxateurs correspondant aux 2 5 étages relaxateurs E2 à E7. La figure 7 représente un autre montage pour la réception de blocs de données , dans lequel on ne prévoit que deux circuits vérificateurs P/32 et P/31.A ces deux circuits vérificateurs sont connectés des compteurs Z2 et ZI et un circuit 30 logique L0G3. Dans le montage suivant la figure 7, on a considéré que les blocs de données individuelsnesont constitués chacun que par deux bits, qui sont mis en mémoire dans les étages relaxateurs K2 et Kl.A chaque signe à transmettre sont associés plu-35 sieurs blocs de données.Les bits individuels de l'information reçues sont appliqués d'une façon analogue à celle du montage de la figure 1, par l'intermédiaire de la borne ÏÏT ou de la borne I à llaitrée a ou c de l'étage relaxateur KA, aux sorties duquel est 72 09719 15 2130479 connecté le registre de décalage qui n'est formé dans le présent cas que par deux étages relaxateurs K2 et Kl.Par l'intermédiaire de la porte G7, on applique les impulsions des signaux de cadence de bloc TBl, TB2 en tant qu'impulsions de décalage aux étages relaxateurs K2 et Kl.On a en outre admis que l'on transmet alternativement un bit d'information 10,II,12,13,14 et l'un des bits de parité RO,Rl,R2,R3 Aux bornes I on reçoit donc les bits sous la forme suivante:10,RO,II,RI,12,R2,13,R3,I4,R4 Les bits de parité R sont alors fonction de plusieurs bits d'information 10,11,12...., comme il est connu dans la technique des codes à circonvolution .Dans le but d'une simplification de la représentation ,on a admis dans le présent exemple de réalisation de l'invention, qu'un bit de parité déterminé est fonction de la somme en module 2 des deux bits d'information immédiatement précédents. Par exemple , le bit de parité R2 est fonction de la somme en module 2 des deux bits d'information 12 et II.Le bit de parité R3 est fonction de la somme en'module 2 des bits d'information 13 et 12.On pourrait envisager que les bits de parité soient fonction d'un beaucoup plus grand nombre de bits d'information. Dans les circuits vérificateurs P/32 et P/31 , on détermine s'il s'agit dans les conditions posées d'un mot de code.Lorsqu'on se trouve en présence d'un mot de code, un signal 1 est alors émis par l'intermédiaire des sorties H2 et Hl.Lorsque les circuits vérificateurs P/32 et P/31 déterminent qu1onna setrouve en présence d'aucun mot de code , un signal 1 est alors émis par l'intermédiaire des sorties G2 et Gl, ce qui ramène en arrière les compteurs Z2 et ZI ,par l'intermédiaire des portes G2 et Gl. Ces circuits vérificateurs P/32 et P/31 sont chacun constitués par un étage relaxateur KlO ou K9, qui sont amenés à fonctionner d'une façon analogue à celle des étages relaxateurs K4 à Kl de la figure l.En outre, on a prévu des additionneurs en module 2 F61, F71,F62,F72,ainsi que des portes ET U91,U92,U93,U94 et des portes NON N93 et N94. Dans le montage suivant la figure 1, -la sortie de l'additionneur en module 2 F estjeliéa par l'intermédiaire de la porte NON Fl, des portes ET Ul,U2 et du compteur AZ au point de circuit C3.Dans le montage suivant la figure 7, la sortie de l'additionneur F est reliés de la même faççjn ax éléments construc- 72 09719 ' 2130479 tifs précités , qui n'ont cependant pas été représentés à la figure 7, dans un but de simplification. Le cinxiit logique LOG3 est constitué essentiellement par des portes OU G8,G9, une cellule de retard V5,un 6 étage relaxateur Kll et des portes ET U95 et U96.Par l'intermédiaire de la sortie c du circuit logique LOG3, on émet le signal de cadence de bloc , qui caractérisé la position de bloc correcte. Le montage illustré à la figure 7 et le principe qui est à sa base se caractérisatpar une faible dépense tech-10 nique pour deux circuits vérificateurs et deux compteurs seulement. Il doit être entendu que la présente invention, n'est en aucune façon limitée aux formes de réalisation ci-avant et que bien des modifications peuvent y être apportées sans sortir du cadre du présent brevet. 72 09719 17 2130479 REVENDICATIONS 1.Montage pour l'établissement du synchronisme d'installations d'émission et de réception lors de la transmission de blocs de données , comportant des bits d'information et 5 des bits de parité, ces bits étant introduits en série dans un registre de décalage dans l'installation de réception , à la cadence d'impulsions d'avance ou d'horloge , un circuit vérificateur étant prévu afin d'émettre par l'intermédiaire d'une sortie et après l'application d'un signal "'de., cadence de vérification ,un 10 signal de vérification lorsque les bits mis en mémoire dans le registre de décalage appartiennent à un seul et même bloc de données, caractérisé en ce que les circuits vérificateurs sont reliés à des cellules individuelles du registre de décalage et les signaux de vérification sont produits en fonction des bits d'information et 15 des bits de parité , en ce que dans des générateurs de cadencecu&' i horloge on engendre autant de signaux de cadence de bloc qu'il y a de positions de bloc différentes possibles pour les blocs de donnés, en ce que par l'intermédiaire des sorties des générateurs de cadence on applique les signaux de cadence de bloc en tant que 20 signaux de cadence de vérification aux circuits vérificateurs,en ce que les sorties des circuits vérificateurs sont connectés aux entrées de compteurs et en ce que les sorties de ces derniers sont c onnectées à un circuit ou montage logique qui détermine en fonction des signaux de sortie des compteurs, le signal de cadence de 25 bloc correct. 2.Montage suivant la revendication 1,caractérisé en ce qu'on prévoit autant de circuits vérificateurs qu'il y a de positions de bloc différentes possibles pour les blocs de données , en ce què l'un des signaux de cadence de bloc est appli- 30 qué à chacun des circuits vérificateurs , en ce que les sorties des circuits vérificateurs sont connectés chacune à l'un des compteurs et en ce que les secondes sorties des circuits vérificateurs sont connectées aux entrées de retour ou de remise à zéro des comp-t eurs. 35 3.Montage suivant la revendication 1,caracté risé en ce que les sorties des compteurs sont connectées par l'intermédiaire d'une porte OU aux entrées de retour ou de remise à zéro de tous les compteurs. 72 09719 18 2130479 4.Montage suivant la revendication 1, caractérisé en ce quvon prévoit un étage relaxateur bistable auquel sont appliqués ,d'une part , les bits des blocs de données et quiet connecté par l'intermédiaire d'une sortie au registre de décalage, 5 en ce qu'on prévoit un additionneur en module 2 qui est relié par une entrée à l'entrée de l'étage relaxateur bistable et par une seconde entrée à la sortie de l'étage relaxateur bistable, en ce qu'on prévoit un autre compteur dont la position de comptage est augmenté à chaque fois d'une unité lorsqu'apparaît à une première 10 entrée un signal de comptage et dont la position de cmmptage" est ramenée à zéro ou en arrière lorsqu'un signal de retour ou de remise à zéro apparaît à une seconde entrée , tandis qu'il émet par l'intermédiaire d'une sortie un signal de comptage lorsqu'une position de comptage déterminée est atteinte, en ce que les entrées 15 d'une première porte sont connectées, d'une part, à un générateur de cadenceoicfhorloge et d'autre part à un additionneur, en ce que la sortie de la première porte e& connectée à la seconde entrée de l'autre compteur précité, en ce que la sortie dâl'additionneur est reliée par l'intermédiaire d'un inverseur à une entrée d'une 20 seconde porte , en ce 3e générateur de cadence ou d'horloge est connecté à une seconde entrée de 3a seconde porte ,en ce que la sortie de la seconde porte est connectée à la première entrée de l'autre compteur précité et en ce que la sortie de l'autre compteur précité est connectée aux entrées de remise à zéro ou de 25 retour des compteurs. 5.Montage suivant la revendication 4,caractérisé en ce que la position finale prédéterminée de l'autre compteur précité est inférieure à la position finale prédéterminée des compteurs. 30 6.Montage suivant l'une des revendications 1 et 3, caractérisé en ce que les sorties des compteurs sont connectées chacune à un étage relaxateur bistable, en ce qu'une autre entrée de ces étages relaxateurs bistables est connectée à la sortie de la porte OU , en ce qu'une sortie de ces étages relaxateurs 35 bistables est connectée à une porte ET ,en ce qu'une autre entrée de cette porte ET reçoit l'un des signaux de cadence de bloc et en ce que les sorties de ces portes ET sont connectées aux entrées d'une seconde porte OU ,tandis que la sortie de cette dernière est connectée à la sortie du circuit ou montage logique.