FR 2119928 A1 19720811 FR 7140203 A 19711104 71 40203 1 211992g La présente invention est relative à une mémoire d'information binaire et se rapporte plus particulièrement à un élément de mémoire hiérarchisée monolithique convenant à la construction de systèmes de mémoire de données binaires qui présentent les caractéristiques d'un système de mémoire à grande 5 capacité/accès lent couplé à un système de mémoire à faible capacité/ grande vitesse. Jusqu'ici plusieurs tentatives ont été faites pour qu'un^système de traitement de données digitales ultra-rapide fonctionne de façon efficace avec un système de mémoire de données, et l'une des solutions apportées aux problèmes 10 rencontrés implique la liaison contrôlée par des circuits d'une grande mémoire à ferrite tri-dimensionnelle et à basse vitesse avec une mémoire intermédiaire relativement petite et très rapide ou cache fabriquée selon la technologie des circuits intégrés. La philisophie sous-jacente au contrôle par circuits du transfert des 15 données entre la mémoire à ferrite de réserve et la mémoire intermédiaire à circuits intégrés consiste à faire croire à l'unité centrale de traitement qu'elle accède de façon constante aux données en provenance de la mémoire intermédiaire ultra-rapide dont la vitesse d'accès est équivalente à un ou deux cycles de l'unité centrale. Lorsque l'unité centrale fournit au système de 20 mémoire l'information d'adresse, des moyens sont prévus afin de déterminer si les données adressées ont été ou non préalablement transférées de la mémoire de réserve dans la mémoire intermédiaire. Si l'information est dans la mémoire intermédiaire à ce moment, un accès ultra-rapide est obtenu. Lorsque l'information n'est pas errmagasinée dans la mémoire intermédiaire," les circuits sont 25 amenés à intervenir afin d'extraire les données de la mémoire de réserve et de les introduire dans la mémoire intermédiaire ultra-rapide. L'organisation des données dans la mémoire de réserve et dans la mémoire intermédiaire est conçue de telle sorte qu'un mot particulier est transféré de - la mémoire de réserve à la mémoire intermédiaire. Une pluralité de mots 30 constituant un bloc qui contient le mot désiré sont également transférés dans la mémoire intermédiaire, en partant de la supposition que les demandes de données suivantes seront issues du même bloc de données. Une certaine, proportion d'inefficacité est rencontrée dans les diverses techniques décrites relativement à des réalisations de l'art antérieur du fait du norrbre relativement 35 restreint de mots qui peuvent être transférés de la mémoire de réserve dans la mémoire intermédiaire chaque fois que la mémoire de réserve subit un cycle. En d'autres termes, transférer le bloc total d'information dans la mémoire intermédiaire exige une pluralité de cycles de mémoire de réserve. Un autre procédé pour accorder la vitesse d'une unité centrale avec la 40 vitesse du système de mémoire collaborant avec elle, consiste à construire le 71 40203 2 2119928 système de mémoire à l'aide de circuits intégrés dotés des mêmes caracté- r ristiques que les circuits intégrés compris dans l'unité centrale. Une littérature considérable a décrit une pluralité de systèmes de mémoire construits grâce à des techniques diverses de circuits intégrés ou monolithiques. 5 A l'aide de ces techniques, les cellules de mémoire binaires sont produites dans un élément généralement dénommé bloc. Diverses conceptions sont possibles pour la construction d'une matrice de cellules de mémoire dans un bloc de mémoire. On doit considérer la vitesse d'accès aux données contenues dans une cellule de mémoire parti-10 culière, le norrbre de cellules par bloc, l'énergie nécessaire et la chaleur produite par les circuits dans le bloc. Lorsque l'on désire des rapidités d'accès considérables à partir d'un bloc, le nombre de cellules de mémoire du bloc doit être réduit de façon significative et lorsque la quantité de cellules de mémoire est l'élément fixé des sacrifices doivent être consentis 15 dans la conception jusqu'au point où il en résulte un accès très lent de l'information. Les vitesses des circuits des systèmes de traitement de données actuels sont telles que la nécessité de relier deux circuits par une ligne d'une longueur donnée représente un retard significatif dans le transfert des 20 signaux d'un circuit à l'autre. En outre, dans les technologies actuelles concernant les circuits intégrés ou monolithiques, des restrictions sont imposées quant au nombre de bornes qui peuvent être espacées sur le bloc afin de commander les circuits dudit bloc. La réalisation d'une combinaison mémoire de réserve/mémoire intermédiaire qui utiliserait deux technologies de 25 circuits intégrés différentes pour les deux mémoires exigerait des lignes d'interconnexion entre blocs, des conversions de circuits, des contacts, des commandes, des récepteurs et des amplificateurs, dont la présence se traduirait par des retards indésirables. En outre, l'utilisation des dispositifs de mémoire à circuits intégrés actuellement annoncés dans une configuration 30 telle que celle représentée par l'interconnexion d'une mémoire à ferrite et d'une mémoire intermédiaire ultra-rapide n'en serait pas moins toujours affectée par l'exigence d'une pluralité de cycles de la mémoire de réserve afin de transférer les blocs de mots de données associés à un mot désiré. La présente invention concerne un élément de mémoire hiérarchisée • formant , . „ 35 monolithique qui comprend,/une seule unité,,une premLere matrice de cellules de mémoire de données binaires et les circuits de sélection associés, et une seconde matrice de cellules de mémoire de données binaires et les circuits de sélection.associés, élément dans lequel la première matrice possède un grand norrbre de cellules de mémoire d'information dotées d'un terrps 40 d'accès lent, et la seconde matrice possède un petit nonbre de cellules de 71 40203 3 2119928 mémoire d'information dont le temps d'accès est rapide. L'invention comprend également un module de mémoire de données binaires comprenant une pluralité d'éléments de mémoire hiérarchisée monolithiques. Chacun des éléments de mémoire possède une seule borne, et chaque 5 module est doté d'une seule borne servant au transfert d'un bit binaire particulier. La totalité des bornes des éléments sont reliées en commun à la borne du module. Le système de mémoire comprend alors une pluralité de modules de mémoire en norrbre correspondant à celui des bits binaires transférés entre le système de mémoire et le système utilisateur. 10 L'une des caractéristiques d'un système de mémoire construit avec les éléments de mémoire de la présente invention est que le temps d'accès effectif aux données stockées dans le système de mémoire est significativement rapide du fait que les données les plus récemment utilisées vont se trouver dans les cellules de mémoire de la seconde matrice de mémoire. En outre l'orga-15 nisation du système de mémorisation est telle que chaque fois qu'un mot de données particulier doit être transféré depuis la portion de mémoire de réserve dans la portion de mémoire intermédiaire, un bloc entier de données de grande dimension comprenant le mat désiré est simultanément transféré de la mémoire de réserve dans la mémoire intermédiaire du système de mémoire. 20 Comme les portions de mémoire de réserve et intermédiaire du système de mémoire sont construites dans un même élément, des retards de mise en connexion de circuit ne sont pas rencontrés et le transfert d'un bloc de données ne nécessite pas plusieurs cycles de la mémoire de réserve. Afin de comprendre complètement la présente invention et de profiter des 25 avantages qu'elle offre, on se reportera à la description suivante et aux dessins qui l'accompagnent. Les figures 1, 2 et 3 sont des représentations schématiques et logiques de diverses configurations d'éléments de mémoire hiérarchisée monolithiques conformes à la présente invention. 30 La figure 4 est une représentation schématique d'une configuration de nodule de mémoire composé d'une matrice d'éléments de mémoire hiérarchisée mobolithiques dont chacun peut revêtir la forme représentée dans les figures 1 et 2. La figure 5 représente la désignation des bits d'adresse binaire utilisés 35 pour commander l'accès aux données contenues dans un système de mémoire construit conformément à la présente invention. Les figures S et 7 représentent la division- logique d'une corrbinaison de mémoire de réserve/mémoire intermédiaire en livres et pages, et deux techniques pourdéterminer l'identification des données contenues dans la 40 portion intermédiaire ultra-rapide du système de mémoire. 71 40203 4 2119928 La figure 8 représente la division logique des mémoires de réserve et intermédiaire en livres et pages'conformément à une réalisation préférée d'un système de mémoire utilisant la présente invention. La figure 9 est un diagramme logique plus détaillé représentant la façon 5 dont les données auxquelles il est accédé depuis la mémoire lente de réserve sont introduites dans les cellules de mémoire de la portion ultra-rapide de l'élément de mémoire hiérarchisée monolithique afin d'être retrouvé ultérieurement à partir des dites cellules de mémoire ultra-rapides. La figure 10 est une représentation logique des commandes nécessaires 10 dans l'une des formes de la présente invention où les cellules de la mémoire de réserve exigent une régénération des données qu'elles contiennent. La figure 11 est une représentation logique d'une forme de la présente invention qui comprend dans un élément de mémoire hiérarchisée monolithique une mémoire de réserve composée d'un grand registre à décalage et une mémoire 15 intermédiaire composée d'un registre à décalage plus petit. La figure 12 est une représentation des circuits d'une cellule de mémoire utilisable dans un registre à décalage de la figure 11. Les figures 13-16 sont des représentations schématiques de l'application du registre à décalage de la figure 11 respectivement dans une organisation 20 d'élément de mémoire, une configuration de modules de mémoire, une configuration de carte de mémoire et enfin un système de mémoire. Une conception de système de traitement de l'information familière de l'art antérieur, comprend une mémoire intermédiaire ultra-rapide de faible capacité reliée d'une part à une unité centrale de traitement et d'autre 25 part une mémoire à ferrite d'accès lent et de grande capacité. La vitesse de fonctionnement des circuits de la mémoire intei-médiaire est essentiellement la même que celle des circuits de l'unité de traitement. Les études révèlent qu'un pourcentage élevé de demandes concernant les données faites par l'unité de traitement peut être trouvé dans la mémoire intermédiaire si celle-ci 30 contient les données utilisées le plus récemment dans un nombre prédéterminé de blocs de données. Il peut arriver que l'unité de traitement ne- trouve pas les données demandées dans la mémoire intermédiaire ultra-rapide 30 et qu'elle doit alors initier un accès aux données désirées dans la mémoire à ferrite. Lorsque le mot de données particulier est renvoyé à l'unité de trai-35 tement depuis la mémoire à ferrite les données associées qui constituent un bloc de données sont également renvoyées à la mémoire intermédiaire ultra-rapide car il est supposé que les données qui seront demandées par la suite par l'unité de traitement vont être contenues dans le même bloc de données. Diverses techniques ont été incorporées dans les systèmes de traitement de 40 1'information afin de commander le déplacement des données hors de la mémoire 71 40203 5 2119928 intermédiaire ultra-rapide lorsque de nouvelles données sont introduites. Un autre procédé permettant d'accorder les vitesses des mémoires binaires avec les vitesses des unités de traitement consiste à utiliser des blocs de circuits monolithiques. De tels blocs comprennent des cellules de 5 mémoire de données binaires, des circuits de commande et de sélection associés, et des amplificateurs de détection nécessaires au transfert des données binaires dans les/ et hors des/ cellules de mémoire monolithiques. Diverses techniques de fabrication sont actuellement disponibles afin de produire des dispositifs de mémoire monolithiques. Une pluralité de paramètres de production 10 impose le nombre de cellules de mémoire qui peuvent être disposées avecla meilleure efficacité sur un bloc de circuit monolithique particulier. Du fait de divers impératifs d'énergie, de chaleur et de vitesse, un bloc de mémoire monolithique habituel peut contenir une matrice de 128 cellules de mémoire ou bits d'information binaire. Les paramètres mentionnés ci-dessus sont à 15 l'origine d'une considération fondamentale de conception dénommée : temps d'accès. Le temps d'accès est une combinaison du temps "exigé par les circuits du bloc 36 pour décoder une pluralité de bits d'adresse, exciter les circuits d'attaque, provoquer la réponse de la cellule dé mémoire et permettre aux amplificateurs de détection de fournir un signal de sortie utilisable. 20 L'élément de mémoire hiérarchisée monolithique selon la présente in vention qui peut être constitué par une forme quelconque d'élément monolithique électriquement indépendant, comprend une première matrice de cellules de mémoire de données binaires et des circuits de sélection associés,•une seconde matrice de cellules de mémoire de donnée binaire, et des circuits 25 associés, et des bornes nécessaires à la réception des informations d'adresse, de l'alimentation et des autres signaux de contrôle, ainsi que des bornes d'entrée/sortie. En oiitre les liaisons entre la première et la seconde matrices sont assurées dans l'élément de mémoire lui-même, tel qu'il sera décrit en détail par la suite. 30 La configuration de la première matrice peut être telle qu'on puisse utiliser une technique de fabrication qui fournit une portion de mémoire de réserve à une haute densité à basse puissance ce qui se traduit par une vitesse relativement lente. La seconde matrice de l'élément de mémoire, monolithique peut être fabriquée grâce à toute technique qui fournit en dernier 35 lieu une matrice de cellules de mémoire apte à assurer une vitesse d'accès relativement élevée. La vitesse de la portion de-mémoire de-réserve ou de la portion de mémoire intermédiaire peut être améliorée en optimisant l'alimentation, la densité, la dissipation calorique et l'importance du décodage exigé par la sélection d'une cellule particulière dans les deux matrices. 40 Un système de mémoire de données binaires utilisant l'élément de mémoire 71 40203 6 2119928 hiérarchisée monolithique de la présente invention, peut par exemple, confor- I mément à une configuration préférée de la présente invention, être utilisé conjointement à un système de traitement de données qui est apte à l'adressage d'une unité particulière parmi une pluralité d'unités de données dénommée 5 octets. Un octet de données binaires est constitué par huit bits binaires. Les dimensions du système de mémoire qui sera plus clairement défini ultérieurement sont telles qu'il puisse contenir un million d'octets,.chaque octet pouvant être adressé individuellement. L'organisation d'un tel système de mémoire est telle que malgré qge 10 l'accès aux données de l'une des cellules de mémoire particulière de la matrice de réserve puisse demander plusieurs centaines de nanosecondes, l'accès à huit octets dans le système de mémoire peut être réalisé à partir de la portion intermédiaire de mémoire ultra-rapide de chaque dispositif de mémoire hiérarchisée monolithique en 50 nanosecondes ou moins, selon les technologies 15 de circuit qui ont été utilisées. En outre, l'organisation du système de mémoire est telle que chaque fois qu'il est accédé à huit octets depuis la portion de mémoire de réserve, ces huits octets sont compris dans un bloc de 1024 octets déplacéssi.multanément dans la portion ultra-rapide de la totalité des. dispositifs de mémoire hiérarchisée monolithiques. L'organisation 20 de la réalisation qui sera décrite est telle que la portion ultra-rapide du système de mémoire 4D contiendra 16 K. octets de données. (La désignation K. est utilisée dans l'art afin de désigner 1024). Ce système de mémoire utilise pour chaque bit d'un mot de données de huit octets, un module de mémoire séparé. Chaque module de mémoire, 25 dans la réalisation préférée de l'invention qui sera décrite contient une matrice de 128 éléments de mémoire hiérarchisée monolithiques. Le système de mémoire est composé d'une pluralité de modules de mémoire dont le nombre êst égal au nombre de bits de données compris dans un mot de données contenu dans une section de mémoire de données. Une section différente constituée de modules 30 sera utilisée afin d'incorporer les commandes internes du système de mémoire, les dispositifs aptes à assurer la détection et la correction des erreurs, et les commandes d'identification de données afin de fournir l'une des techniques diverses qui ont été évoquées relativement à l'art antérieur en ce qui concerne les moyens d'identification des données manifestés dans la portion de 35 mémoire intermédiaire ultra-rapide des éléments de mémoire hiérarchisée. Les figures 1, 2 et 3 représentent des formes, diverses d'un élément de mémoire hiérarchisée monolithique 35 constitué sur un bloc monolithique. L'organisation générale comprend une première matrice 10 de cellules de mémoire de données binaires et une seconde matrice 11 de cellules de mémoire 40 de données binaires. Des moyens de première sélection 12 reçoivent une pluralité 71 40203 7 2119928 de bits d'adresse binaires Aw afin de mettre en action les lignes de commande de mots. Des moyens de seconde sélection 13 reçoivent les bits d'adresse Ab afin de les appliquer à un décodeur de bits Cnon représenté). En outre, les moyens de seconde sélection comprennent la logique de commande de mémoire 5 intermédiaire 14 afin de recevoir des signaux internes destinés aux diverses commandes du fonctionnement de la seconde matrice de cellules de mémoire 11. Des moyens d'entrée/sortie assurent le transfert des données binaires à partir des/et dans les/ cellules de mémoire de la seconde matrice 11 conformément aux sélections effectuées par les moyens de seconde sélection 13. 1Q Plusieurs éléments de mémoire hiérarchisée monolithiques représentés dans les figures 1-3 qui seront décrits dans le détail ultérieurement, sont disposés dans une matrice afin de constituer un module de mémoire. Chacun des éléments de mémoire à plusieurs bornes reliées en commun, et cet aspect sera commenté relativement à la figure 1. Les bits d'adresse de sélection 15 de mots sont reçus à la borne 16 et les bits d'adresse destinés de sélection de bits sont reçus dans la borne 17. Les données à stocker dans chacun des dispositifs de mémoire seront reçues à la borne 18 et l'information binaire qui doit être extraite à l'intention d'un système d'utilisateur est disponible à la borne 19. La commande interne du fonctionnement de la mémoire 20 intermédiaire est reçue à la borne 20. Lorsque les dispositifs de stockage semblables à ceux représentés dans la figure 1 sont disposés dans une matrice bidimensionnelle la sélection d'un dispositif particulier parmi les dispositifs de la matrice est assurée dans un circuit ET 21 en réponse aux signaux de sélection présents aux bornes 22 et 23. 25 Une forme préférée du système de mémoire construit conformément à la présente invention sera essentiellement semblable au système représenté dans la figure 1. La première matrice de chaque dispositif est formée d'un ensemble bi-dimensionnel composé de 64 lignes de mots 0-63 et 16 lignes de bits 0-15. Au niveau de chaque intersection d'une ligne de mots, et-d'une ligne de bits, 30 la cellule de mémoire 24 sera de préférence une cellule de mémoire dynamique dont un exemple est décrit dans la demande de brevet français n° 7 137 573 déposée par la demanderesse le 12 octobre 1971 et ayant pour titre : "Cellule de mémoire capacitive bipolaire et mémoire l'utilisant". Mais il est évident que toute autre forme de cellule de mémoire peut convenir, 35 notamment tout type de cellule de mémoire statique ou encore un registre à décalage. Selon la forme de la cellule de mémoire 24, la liaison entre la première matrice 10 et la seconde matrice 11 peut ne comprendre que des fils d'interconnexion s'il s'agit d'une cellule statique mais dans le cas de la présente 40 réalisation préférée un registre de transfert intermédiaire est prévu afin de 71 40203 8 2119928 relier la première à la seconde matrice. * Afin d'opérer la sélection de l'une des B4 lignes de mots, le moyen de première sélection 12 doit recevoir B bits d'adresse binaire à la borne 16. Peur sélectionner l'un des bits binaires parmi les 16 bits binaires présents 5 dans les lignes de bits, les moyens de seconde sélection 58 doivent recevoir quatre bits dadresse binaire à la borne 17. En réponse au moyen de seconde sélection 13, les circuits particuliers ET 25 seront autorisés à transférer l'information dans laseconde matrice 11 à partir d'un circuit ET 26 lui-même autorisé par les données d'entrée et la sélection des dispositifs effectuée 10 par le circuit ET 21. Si l'on veut obtenir l'extraction de l'un des dispositifs de mémoire 27 particulier de la seconde matrice, un circuit ET 25 sera autorisé à fournir une entrée à un circuit ET 28 lui-même autorisé par le circuit ET 21 de sélection de dispositif afin de fournir une sortie à la borne 19. 15 La figure 2 représente un dispositif de mémoire hiérarchisée monolithique utilisant des registres à décalage comme cellules de mémoire disposée à l'intersection des lignes de commande de mots et de bits. En plus du fait que les moyens de première sélection 12 sont nécessaires pour sélectionner une rangée particulière de registres à décalage 29, une logique de commande de 20 décalage additionnelle 30 doit être fournie pour identifier les emplacements particuliers dans chacun des registres à décalage 29. La figure 3 représente une autre réalisation de la présente invention qui sera décrite ultérieurement et dans laquelle la première matrice de cellule de mémoire 10 comprend essentiellement une seule rangée de registres 25 à décalage 31 contenant un grand norribre d'étages. Chaque registre à décalage 31 de la première matrice est relié à un registre à décalage correspondant 32 de la seconde matrice doté d'un norrbre beaucoup moins grand d'étages. Bien que les registres à décalage 75 et 76 puissent être construits grâce à la même technologie, et puissent être dotés de la même vitesse, la diminution 30 du temps d'accès aux données à partir de l'élément de mémoire hiérarchisée monolithique est réalisée grâce à l'aptitude de l'élément à déterminer plus rapidement les contenus du petit registre à décalage 32 par opposition au temps relativement long exigé pour obtenir l'accès de l'un des étages particuliers du registre à décalage de grande dimension 31. 35 La figure 4 représente un module de mémoire 41 utilisé afin de réaliser un système de mémoire complet. Chaque module de mémoire 41 comprend un ensemble d'éléments de mémoire hiérarchisée monolithique 35. Les bornes identifiées d'un bloc particulier 35 décrites relativement à la figure 1 sont représentées dans la figure 4. La presque totalité des bornes des 40 éléments de mémoires 35 sont reliées en commun. Les bornes 16 reçoivent les 71 40203 9 2119928 bits d'adresse de sélection de mots W0-W5, les bornes 17 reçoivent les bits d'adresse de sélection de bits b0-b3 et les bornes 20 reçoivent les signaux de commande de mémoire intermédiaire ultra-rapide. Les bornes 18 et 19 sont les bornes d'entrée/sortie. 5 Chacun des modules 41 est doté d'une borne 42 prévue afin de recevoir les signaux de commande de mémoire intermédiaire et d'identification de données issus de la section de commande. Le transfert des données binaires dans et à partir de chaque module de mémoire est effectué par la borne d'entrée 43 et la borne de sortie 44. 10 Ainsi qu'il apparaît maintenant, les éléments de mémoire hiérarchisée monolithiques 35 répondront de la même façon aux signaux d'adresse et de commande reçus par chaque module de mémoire 41. En d'autres termes les bits d'adresse W0-W5, b0-b3 et les signaux de commande de mémoire intermédiaire présents à le borne 41 feront que la totalité des éléments de mémoire 35 15 donneront accès à l'une particulière des cellules de mémoire contenues dans la première matrice à faible vitesse 10 pour une utilisation ultérieure, à partir des cellules de mémoire de la matrice de mémoire ultra-rapide 11. Ainsi que le représente la figure 4, les bornes d'entrée-sortie 18 et 19 de chaque élément de mémoire hiérarchisée 35 sont reliées en commun 2D aux bornes 81 et 82 du module de mémoire. Afin que le module de mémoire 41 donne accès à un bit binaire particulier dans le but d'accéder à un mot particulier du système de mémoire, des moyens de sélection d'élément de mémoire hiérarchisée monolithique sont prévus dans le but de rendre actif un seul des éléments de mémoire 35. La sélection d'un dispositif de mémoire 35 25 particulier dans le module 41 est effectué par un décodeur horizontal 45 et par un décodeur vertical 46 qui sont sensibles aux bits d'adresse C0-C3 et C4-C6 respectivement. Le décodeur 45 décode les bits d'adresse C0-C3 en rendant active l'une des seize lignes de sélection horizontales qui sont reliées aux bornes 23 30 de la totalité des éléments de mémoire 35. Le décodeur vertical 46 répond aux bits d'adresse C4-C6 en rendant active l'une des huit lignes de sélection verticales reliées aux bornes 22 de mémoire 35. La mise en action d'une ligne de sélection horizontale et verticale particulières, d'une ligne de sélection se répercute sur le circuit ET 21 de l'élément de mémoire sélectionné afin de 35 permettre de ce fait à la porte d'entrée ET 21 ou à la porte de sortie ET 28 de l'élément de mémoire sélectionné de communiquer avec le-système utilisateur par l'intermédiaire des bornes 43 ou 44. La figure 5 représente les bits d'adresse binaires utilisés afin d'assurer l'accès à un octet particulier dans le cas d'un système dé mémoire comprenant 40 64 modules de mémoire 41 dont chacun contient une matrice de 128 éléments 71 40203 10 2119929 de mémoire 35, chacun des éléments de mémoire comprenant 1024 cellules de mémoire, la portion de mémoire ultra-rapide comprenant 16 K octets, étant donné qu'il est prévu 16 emplacements de mémoire ultra-rapide par élément de mémoire. Les bits d'adresse B0-B2, désignent l'un des huit octets dont 5 l'accès est assuré à partir du système de mémoire. Les bits binaires C0-C6 sélectionnent un élément de mémoire particulier dans, chaque module, les bits binaires b0-b3 sélectionnent l'une des seize lignes de bits et les bits W0-W5 sélectionnent l'une des 64 lignes de commande de mots. Ainsi qu'il apparaît d'après la figure 5, 1024 octets séquentiels de données peuvent être 10 accédées à partir de la portion ultra-rapide du système de mémoire grâce au sirrple changement de l'entrée appliqué au décodeur 45 et au décodeur 46 de chaque module afin de sélectionner un élément de mémoire 35 différent. Il n'est aucunement exigé de modifier le réglage des lignes de sélection de bits ou des lignes de sélection de mots dans chacun des éléments de 15 mémoire 35. Il suffit que les quatre bitsd'adresse de sélection de bits b0-b3 soient changés afin d'assurer l'accès à une cellule de mémoire différente contenue dans la portion de mémoire intermédiaire ultra-rapide de chacun des éléments de mémoire 35. En conséquence 16K octets de données sont disponibles dans la portion ultra-rapide du système de mémoire. 20 Une autre caractéristique significative de la configuration de mémoire réside dans le fait que lorsqu'il est nécessaire de transférer des données depuis la matrice de cellules de mémoire lente, en rendant actives les lignes de mots et de bits de chaque élément de mémoire 35, la totalité des 126 éléments de mémoire 35 des 64 modules 41 sont mis en action de telle sorte 25 qu'un 1K octets de données sont déplacées simultanément de la matrice de cellules de mémoire lente dans la matrice de cellules de mémoire ultra-rapide. La figure 5 représente la désignation d'un certain norrbre des bits d'adresse en tant qu'ils représentent des bits d'adresse de livre et des 30 bits d'adresse de page. La désignation "livre" et "page" est utilisée dans la littérature spécialisée lorsqu'il s'agit d'exposer la conception des systèmes de mémoire de réserve/intermédiaire afin de décrire la segmentation logique des deux dispositifs de mémoire. Les termes secteur et bloc, sont également parfois utilisés. Les figures 6 et 7 seront employées afin d'exposer deux 35 formes de segmentation de mémoire en livre et page et deux formes de commande de mémoire intermédiaire mentionnées de façon générale dans l'exposé qui précède. La commande de mémoire intermédiaire fait souvent allusion à la nécessité d'identifier les données qui ont été transférées de la mémoire de réserve dans la mémoire intermédiaire afin de déterminer si l'accès peut ou 40 ne peut pas être réalisé à partir de la mémoire intermédiaire ultra-rapide. 71 40203 n 2119929 La figure B constitue une représentation de la technique utilisée dans l'un des systèmes les plus connus dans l'art actuel et la figure 7 est une représentation d'une autre technique bien connue dans l'art. Dans la figure 6, la mémoire de réserve est divisée logiquement en une 5 pluralité de livres 0-N. Chacun des livres est divisé lui-même en une pluralité de pages 0-n. Chaque page contenue dans la mémoire de réserve est constituée par 64 octets de données. Les bitsfles positions de gauche d'une adresse de traitement de données désigneront un livre particulier, les bits des positions situées plus à droite désigneront l'une des pages, et, les bits 10 de droite désigneront des octets particuliers contenus dans chacune des pages. La mémoire intermédiaire ultra-rapide qui est associée à la mémoire de réserve est également divisée en livres et pages. La mémoire intermédiaire du fait qu'elle est une mémoire de dimension plus petite ultra-rapide est seulement capable de stocker de l'information en provenance de seize livres. 15 Chaque page d'un livre contenu dans la mémoire intermédiaire ultra-rapide correspond à un emplacement. La liaison entre la mémoire de réserve et la mémoire intermédiaire est ainsi conçue, que chaque accès à la mémoire de réserve correspond au transfert de 54 octets de données dans la mémoire intermédiaire ultra-rapide. 20 Afin de déterminer l'identité des données contenues dans la mémoire intermédiaire ultra-rapide de la figure B, seize registres associés 61 retiennent l'information d'adresse de l'identité sous la forme de l'adresse de livre de mémoire de réserve correspondant au livre qui possède l'information contenue dans la mémoire intermédiaire ultra-rapide. Ainsi qu'il a déjà 25 été indiqué, chacun des accès à la mémoire de réserve fournit seulement l'information en provenance d'une page. En conséquence, correspondant à chacun des registres qui indiquent l'identité d'un livre contenue dans la mémoire intermédiaire ultra-rapide, il existe une bascule de page valable associée 62 qui identifie les pages ayant donné lieu à un accès dans la mémoire 30 intermédiaire ultra-rapide associée à ce livre particulier. Chaque fois que des données doivent faire l'objet d'un accès dans le système de mémoire les bitsd'adresse de livre de l'adresse de mémoire sont comparés au contenu des seize registres associés 61. Si l'information en provenance du livre est contenue dans la mémoire intermédiaire ultra-rapide, l'un des seize 35 registres indiquera une comparaison et identifiera cette portion de la mémoire intermédiaire ultra-rapide qui contient l'information recherchée. Il ne suffit pas que les comparaisons soient établies par les adresses de livre mais il faut aussi que la bascule associée à la page désirée du livre soit enclenchée afin d'indiquer que les données sont contenues dans la mémoire 40 intermédiaire. Si la page n'a pas donné antérieurement lieu à un accès, la page 71 40203 12 2119928 de 64 octets donnera lieu à un accès et sera introduite dans l'emplacement r qui lui correspond à l'intérieur du livre contenu dans la mémoire intermédiaire. Si les bits d'adresse de livre ne sont pas comparables au contenu de l'un quelconque des registres associés 61, divers algorithmes peuvent être 5 appliqués afin d'éliminer de la mémoire ultra-rapide les données issues du livre dont il est vraisemblable qu'il ne sera pas utilisé dans le proche futur. Cette élimination peut être assurée logiquement grâce à la restauration de la totalité des bascules de page 62 qui sont associées à la section de la mémoire intermédiaire ultra-rapide afin de recevoir de nouvelles données. 10 Lorsqu'à lieu l'accès aux nouvelles données, le registre associé est remis à jour à partir des bitsd'adresse du nouveau bloc. La figure 7 représente une autre forme de commande de mémoire intermédiaire. Là encore la mémoire de réserve est divisée en livres 0-N et en pages 0-n. Dans cette configuration particulière chaque page est composée 15 de 32 octets de données divisés en deux blocs de données dont chacun contient seize octets. L'interface séparant la mémoire de réserve et la mémoire intermédiaire est conçu pour le seul transfert de seize octets de donnée pour accès à la mémoire de réserve. Un répertoire 71 a été prévu dans la technique de commande de mémoire 20 intermédiaire représentée dans la figure 7. Le répertoire 71 et la mémoire intermédiaire ultra-rapide sont divisés logiquement en une section de gauche (HI) et en une section de droite CLO). Ces deux sections étant ci-après dénommées également section "haute", et section "basse". La mémoire intermédiaire et le répertoire 71 sont en outre divisés en pages 0-n. L'identité 25 des données contenues dans la mémoire intermédiaire ultra-rapide est déterminée à partir des inscriptions dans le répertoire 71. Dans cette technique la page 0 de l'un quelconque des livres 0-n est disposé soit dans la portion haute, soit dans la portion basse de la mémoire intermédiaire ultra-rapide associée à la page 0. Du fait que la page 0 de la totalité des 30 livres résidera toujours soit dans la portion haute, soit dans la portion basse de l'emplacement 0 de la mémoire intermédiaire, lerépertoire doit identifier le livre à partir duquel la page a été obtenue. En conséquence du fait qu'une page de données est décalée dans la mémoire intermédiaire ultra-rapide, les bits d'adresse identifiant le livre dont elle est issue 35 sont sotckés dans le répertoire. L'interface séparant la mémoire de réserve et la mémoire intermédiaire ultra-rapide est seulement apte à transférer 16 octets de telle sorte que les accès indépendants aux deux blocs contenus dans une page doivent être effectués et qu'il est demandé aux bascules de bloc valable 72 d'indiquer lequel des blocs a été en fait transféré dans la 4Q mémoire intermédiaire ultra-rapide. 71 40203 13 2119928 Dans la figure 7, chaque accès aux données contenues dans le système de mémoire fournit les bits d'adresse de livre, les bits d'adresse de page, les bits d'adresse de bloc, et les bitsd'adresse d'octets. Les bits d'adresse de page sont utilisés afin d'accéder au répertoire 71. Les deux inscriptions 5 du répertoire associées à la page réfléchissant l'identité des livres contenus dans la mémoire intermédiaire ultra-rapide sont comparées à l'adresse des livres des données demandées. Si les données demandées sont situées dans la mémoire intermédiaire ultra-rapide, l'un des deux bitsd'adresse de livre issus du répertoire correspondra aux bits d'adresse des livres des données 10 demandées et indiquera que les données sont contenues soit dans la section basse, soit dans la section haute dans la page, et le bloc et l'emplacement d'octets désignés dans la mémoire intermédiaire ultra-rapide. Lorsqu'il est accédé au répertoire 71 à l'aide des bits d'adresse de page, et que les bits d'adresse d'identification de livre du répertoire ne correspondent pas 15 à l'adresse de livre des données demandées, toute algorithme de remplacement approprié peut être utilisé afin d'invalider l'information dans la mémoire intermédiaire ultra-rapide, soit dans sa section basse, soit dans sa section haute, dans le but d'introduire l'information issue de la page du livre demandée. Lorsque les données nouvelles qui sont associées.à la page demandée 20 sont introduites dans la mémoire intermédiaire ultra-rapide et dans la section haute ou basse, l'identité du livre dont la page était issue en provenance de la mémoire de réserve est mémorisée dans l'emplacement de répertoire approprié. La figure 8 représente les segmentations logiques d'une mémoire de réserve 25 et d'une mémoire intermédiaire en livres et pages grâce à la forme préférée de la présente invention décrite relativement aux figures 1-4. Le système de mémoire est dans notre exerrple divisé en 128 livres, chaque livre étant constitué par huit pages et chaque page étant constituée par 1024 octets. La segmentation logique de la portion de mémoire intermédiaire ultra-rapide 30 du système de mémoire sera appliquée conformément à la technique exposée relativement à la figure 7. En d'autres termes, la mémoire intermédiaire sera segmentée en deux sections, une section haute et une section basse, ce par quoi des pages de 1K. octets issues de deux des 128 livres possibles seront retenues dans une section de la mémoire intermédiaire ultra-rapide associée 35 aux numéros de page particuliers. En conséquence, le système de mémoire comprendra un répertoire pour l'identification et la commande des données. Les configurations exposées antérieurement relativement aux figures 1-4 ont fait allusion au fait que chaque élément de mémoire (jiérarchisée monolithique est composé de 64 lignes de mots et de 16 lignes de bits. Ces 40 désignations correspondent aux désignations de bits d'adresse de la figure 5. 71 40203 14 2119928 La SBgmeritation logique de la mémoire de réserve et de la mémoire intermédiaire représentée dans la figure B est réalisée en provoquant l'utilisation de l'un des bits d'adresse de sélection de bits dans la désignation d'une adresse de livre. Ceci a pour effet de coupler deux lignes de bits créant de la sorte 5 effectivement 128 livres dont chacun comporte 8 pages. Cette application logique sera exposée ultérieurement en ce qui concerne la figure 9. De façon générale, par exemple les lignes de bits 0 et 1 de chaque élément de mémoire hiérarchisée seront combinées dans la page 0 et seront toujours transférées soit à la portion haute, soit à la portion basse de la section 0 de la mémoire 10 intermédiaire ultra-rapide. Ainsi qu'il a déjà été mentionné et ainsi qu'il est indiqué dans la figure 8 référence 80, chaque fois qu'il est demandé au système de mémoire de transférer des données à partir de la matrice lente de chaque élément de mémoire hiérarchisée, la totalité des 128 éléments de mémoire hiérarchisée 15 dans les 64 modules de mémoire sont rendus actifs ce qui a pour résultat de provoquer le transfert de 1K. octets de données dans lasection de mémoire intermédiaire ultra-rapide du système de mémoire. Ceci fournit un accroissement significatif de la quantité d'informations transférées entre la mémoire de réserve et la mémoire intermédiaire ultra-rapide pour chaque accès à la mémoire 20 de réserve si l'on compare ces données à celles des techniques de l'art antérieur représentées dans les figures 6 et 7. La réalisation préférée de la présente invention utilise des cellules de mémoire de données binaires stables, à courant alternatif, qui exigent une régénération périodique afin de retenir les données stockées. L'organisation 25 d'un élément de mémoire hiérarchisée monolithique utilisant une cellule de mémoire stable à courant alternatif est représentée dans les figures 9 et 10. Il convient de se reporter également à la figure 1. Chacune des seize lignes de bits issue de la première matrice de cellules de mémoire de donnée binaire 10 exige un amplificateur de détection. Un stockage temporaire des données 30 et un circuit de commande lui permettant de réécrire l'information dans la cellule de mémoire dont l'accès a été obtenu par l'un des 64 circuits de commande de mots. Les circuits de régénération auxquels il sera fait allusion sous le nom de circuit transitoire sont représentés dans la figure 15 référence 91. Diverses portions de la figure 9 qui sont communes à des structu-35 res déjà commentées relativement à la figure 1 ont reçu des désignations semblables. Ces désignations comprennent la seconde matrice de cellule de mémoire de donnée binaire ultra-rapide 11 les moyens de seconde sélection 13, le circuit ET 26 destiné à l'inscription des données dans le système de mémoire, et le circuit ET 28 destiné à l'extraction des données hors du système de 40 mémoire. 71 40203 15 2119928 En se reportant aux figures 1 et 9, il sera rappelé que la première matrice de cellules de mémoire de donnée binaire est conçue sous la forme d'un ensemble de 64 x 16 cellules dans chacun des éléments de rrémoire hiérarchisée dont chaque bit représente une page de donnée. Il existe 8192 bits 5 de données par page à raison de 1 bit par élément de mémoire, pour les 8192 éléments de mémoire du système de mémoire. Chacun des éléments de mémoire hiérarchisée comporte également un registre transitoire de 16 bits 91 et une seconde matrice de 16 bits 11 de cellules de mémoire de donnée ultra-rapide. Seize pages d'intérêt courant sont stockées dans la portion ultra-rapide 10 du système de mémoire. Le registre transitoire 91 est utilisé le plus souvent afin de regénérer les pages mémorisées dans la première matrice et il est rempli par groupe de seize pages à la fois. Le registre transitoire 91 est également disponible pour le transfert de pages sélectionnées de la première matrice dans la seconde matrice. 15 La figure S représente la logique qui relie la première matrice 10 à la seconde matrice 11 et qui comprend le registre transitoire 91, antérieurement mentionné. Le moyen de seconde sélection 13 comprend un décodeur 96 qui décode les bits d'adresse b1-b3 dans l'une des huit lignes de sélection à l'intention des deux sections HI et LO de la mémoire intermédiaire 11 20 par l'intermédiaire des circuits ET 97 et 98 respectivement, en réponse à une entrée d'autorisation HI appliquée au niveau 99 ou à une entrée d'autorisation LO appliquée au niveau 100 et issue des modules de contrôle du système de mémoire. Les seize positions du registre transitoire 91 peuvent être autorisées individuellement par la sortie d'un décodeur 101 qui répond 25 aux bits d'adresse b0-b3. Ainsi qu'il a été mentionné antérieurement, le décodeur 101 aura pour action d'autoriser le transfert d'un bit binaire particulier entre, soit la portion HI ou LO d'une position de la mémoire intermédiaire 56, soit l'une de deux positions présentes dans le registre transitoire 91. 30 En d'autres termes les positions 0 ou 1 du registre 91 qui représentent la page 0 de la segmentation seront transférées dans la position 0 de la mémoire intermédiaire 11. De la même façon les positions 2 ou 3 du registre 91 seront mises an communication avec la position 1 du registre intermédiaire 11. 35 Le transfert de données proprement dit qui a lieu entre le registre 91 et la mémoire intermédiaire 11 est effectué à l'aide du reste de la logique représentée dans la figure 9 en réponse à des données introduites dans un bus bidirectionnel "de droite" ou "de gauche" 102. L'entrée de donnée soit dans le registre 91, soit dans la mémoire intermédiaire 11 est effectuée 40 par l'intervention d'un circuit de comnande de gauche ou de droite 103. La 71 40203 16 2119928 détection des données à l'intérieur d'une position particulière du registre 91 I ou de la mémoire 11 est effectuée par un amplificateur de détection de gauche ou de droite 104. Lorsqu'il est demandé qu'une page de donnée soit transférée de la première 5 matrice dans la matrice de mémoire intermédiaire ultra-rapide 11, le transfert a lieu selon un processus à trois étapes. Tout d'abord, un bloc de seize pages contenant la page désirée est lu dans le registre transitoire 91. A partir de ce registre, la page désirée, telle qu'elle est déterminée par le décodeur 101 est transférée par les arrplificateurs de détection 104 10 et par l'intermédiaire d'un circuit OU 105 dans une bascule "de droite" ou de "gauche" 106 déterminée par l'excitation des lignes GAU ou DRO issues du module de commande. De la bascule sélectionnée 106, elle est transférée dans un circuit OU 107 par un circuit ET 108 de gauche ou de droite et par les circuits de commande 103 dans l'une de deux positions qui peuvent lui être 15 assignées dans la mémoire ultra-rapide 11 telles qu'elles sont déterminées par le moyen de seconde sélection 13. Du fait que la totalité des éléments de mémoire hiérarchisée reçoivent les mêmes commandes, une page entière de 1K octets est transférée. Les bits binaires individuels présents à la fois dans la mémoire ultra-rapide 11 et dans la mémoire transitoire 91 sont 20 adressables directement grâce aux décodeurs 96 et 101 qui répondent aux bits d'adresse du système de traitement de données b0-b3. L'adressage direct effectué de cette façon rend possible deux caractéristiques désirables. Les opérations d'entrée/sortie peuvent être effectuées directement dans la mémoire intermédiaire transitoire 91 par l'intermédiaire d'une ligne de 25 données 109 sans faire intervenir l'étage fonctionnel contenu dans la mémoire intermédiaire ultra-rapide 11. En outre, du fait que la mémoire transitoire 91 peut contenir cette page, des circuits de commande appropriés peuvent être prévus afin de permettre le transfert d'une pluralité de pages adjacentes à partir de la mémoire transitoire 91 dans la mémoire ultra-rapide 11 et 30 ceci au cours d'un laps de temps qui ne dépasse que très légèrement le temps exigé par le transfert d'une seule page. Une grande quantité de plans de division de la mémoire de réserve et de la mémoire intermédiaire ont été mentionnés dans la littérature. Ils vont depuis l'association totale (toute page dotée d'une mémoire de réserve peut 35 adopter n'importe quelle place dans la mémoire intermédiaire) jusqu'à l'affectation rigide d'une page par catégorie (une page issue de la mémoire de réserve ne peut adopter qu'une seule place donnée dans la mémoire intermédiaire). Si la hiérarchie de mémorisation est conçue pour être totalement du type associatif la totalité des bits d'adresse des données 40 demandées devra être comparée aux bits d'adresse d'identification associés 71 40203 17 2119928 à chaque page dans la mémoire intermédiaire ultra-rapide. L'analyse récente utilisant des pages de grande dimension telle que celle réalisée dans la présente invention a montré que deux pages par catégorie ou par classe correspond à une amélioration de rendement substantielle si l'on compare 5 ce rendement à la page par classe de l'art antérieur, et fournit la base d'une division de la mémoire ultra-rapide 11 en deux sections, HI et LO qui divisent logiquement la mémoire de réserve 10 selon la configuration représentée dans la figure S. Du point de vue des commandes deux pages par classe sont plus efficaces qu'une organisation associative très poussée. Cela facilite la 10 recherche dans un répertoire tel que celui représenté dans la figure 7 référence 71 et l'adressage des données dans la mémoire intermédiaire ultra-rapide 11. Si les données demandées sont situées dans la mémoire intermédiaire ultra-rapide 11, il est seulement possible qu'elles soient positionnées dans l'une de deux positions et il est ainsi possible de prévoir un décodeur 15 9B qui prospecte de façon économique les deux emplacements. Du fait qu'il existe relativement peu de pages dans le répertoire 71, l'identification du livre hors duquel ces pages sont extraites peut être assurée avant que le contenu de la mémoire intermédiaire ultra-rapide 11 soit disponible. L'exploration du répertoire identificateur de donnée a lieu simultanément au 20 décodage préparant l'accès à une position particulière de la mémoire intermédiaire ultra-rapide 11. Le répertoire 71 de la figure 7 peut être conçu à partir d'éléments de mémoire identiques à ceux utilisés pour le système de mémoire dans sa totalité. Le module de mémoire pour l'identification des données est seulement 25 nécessaire pour recevoir les bitsâ'adresse du système de traitement de données b0-b3 et W0-W5 et n'exige aucun décodage de sélection de bloc. Les bits d'adresse de page b0-b2 sont utilisés afin d'accéder au répertoire et d'extraire les bits identification de donnée b3 et W0-W5 à l'intention de la portion HI ou LO de la mémoire intermédiaire ultra-rapide 11 qui est 30 associée à la page particulière en cours d'adressage. Le module de mémoire pour l'identification des données utilisera les bits d'adresse du livre auquel il est accédé afin de les comparer aux bits d'adresse de livre de l'information d'adresse du système de traitement de données fournie par le système de mémoire. Lorsqu'un accès du système de mémoire est mis en route le système de 35 commande effectue un adressage simultané par le décodeur 96 des deux emplacements de pages assignables de la mémoire intermédiaire ultra-rapide 11 aux endroits où le mot désiré est susceptible d'être positionné. Du fait que le décodage du module d'identification des données n'exige aucun décodage et aucune sélection de l'élément de mémoire les bits d'identification de livre de 40 chacune des deux sections de la mémoire intermédiaire ultra-rapide 11 sont 71 40203 18 2119928 connus d'avance de par leur disponibilité d'accès à la mémoire ultra-rapide 11 par les circuits ET 26 ou 28.'Si, ainsi que l'on peut s'y attendre soit la portion HI, soit la portion LO de la mémoire intermédiaire ultra-rapide 11 associée au numéro de page particulière contient les données issues 5 du livre demandé, le module d'identification des données fournira des signaux d'autorisation 99 ou 100 aux circuits ET 97 ou 98. Ainsi qu'il a déjà été mentionné le décodeur 96 et un décodeur du même genre associé au module d'identification des données sont seuls exigés afin de décoder trois bits d'adresse et d'assurer une comparaison d'adresse dans 10 le but de produire les signaux 99 ou 100. Dans le même temps la sélection d'élément de mémoire faite dans chacun des modules de mémoire 41 doit être accomplie par l'intermédiaire des décodeurs 45 et 46 de la figure 4. Ce décodage doit être effectué à partir de 7 bits d'adresse de telle sorte que pendant le temps où le signal de sélection d'élément de mémoire est produit 15 dans le circuit ET 26 ou 28, les données seront disponibles pour un accès provenant de/ou atteignant la/mémoire intermédiaire ultra-rapide 11. Si la portion d'identification des données du système de mémoire découvre que les données recherchées ne sont pas contenues dans la mémoire intermédiaire ultra-rapide 11, soit le signal HI 99, soit le signal LO 100 ne seront pas 20 produits et aucun accès n'est autorisé aux cellules de mémoire contenues dans la mémoire intermédiaire ultra-rapide 11. Dans ce cas l'accès aux données de la mémoire de réserve 10 se poursuit jusqu'au point où chacun des éléments de mémoire hiérarchisée obtienne àes données de la page désirée dans la mémoire intermédiaire transitoire 91. La page désirée dans la mémoire inter-25 médiaire transitoire 91 doit être décalée soit dans la section HI, soit dans la section LO de la mémoire intermédiaire ultra-rapide 11 associée à la page demandée. Ce transfert est effectué dans la totalité des éléments de mémoire hiérarchisée lorsque les bits d'identification de livre de la page demandée ont été stockés dans la portion appropriée, haute ou basse du répertoire afin 30 de créer de ce fait le signal HI 99 ou LO 100 dans les circuits ET 97 ou 98. Il est aisé de prévoir dans l'équipement du module de commande et d'identification des données laquelle des sections HI ou LO de la mémoire intermédiaire ultra-rapide 11 associée à la page à laquelle il est accédé doit recevoir la nouvelle page. En plus des quatorze bits exigés afin d'iden-35 tifier les deux livres associés aux numéros de pages particuliers, des bits additionnels peuvent être fournis afin de mettre en application n'inporte lequel d'une pluralité d'algorithmes de remplacement simple. Il suffit que l'un seul de deux bits binaires soit fourni dans l'information à laquelle il est accédé dans le répertoire pour donner une indication relativement aux 40 deux pages qui ont été transférées en dernier lieu de la mémoire de réserve 10 71 40203 19 2119928 dans la mémoire intermédiaire 11 et qui de ce fait doivent être retenues. Un autre algorithme fournira une indication dans les emplacements de bits additionnels lauelle indication indiquera laquelle des deux pages a été utilisée en dernier lieu. Une autre indication pourrait être fournie en ce 5 qui concerne celle des deux pages qui a subi la dernière modification. Des commandes externes au système de mémoire autorisent le circuit ET 26 lorsque les données doivent être transférées du système de traitement de donnée dans le système de mémoire. Une pluralité de choix de conception ressortissant à l'art antérieur est offerte en ce qui concerne la façon de 10 commander la mémorisation des données dans le système de données. L'une de ces techniques est connue sous la dénomination de "stockage d'un bout à l'autre" ou "stockage partout où il est possible". Dans cette technique, les données sont toujours mémorisées dans l'emplacement de mémoire de réserve adressée et si la page est située dans la mémoire intermédiaire ultra-rapide 11, 15 ces données sont également emmagasinées dans cette mémoire intermédiaire afin de conserver dans un état identique les mémoires situées à la fois dans la mémoire de réserve et dans la mémoire intermédiaire. Une autre technique qui fournit la base de la logique représentée dans la figure 15 est connue sous la dénomination de "stockage en mémoire 20 intermédiaire". Dans cette technique tous les accès aux données, qu'ils aient lieu afin de stocker une information nouvelle dans un emplacement ou afin d'extraire des données d'un emplacement du système de mémoire, ont lieu grâce à l'accès d'un emplacement particulier de la section de mémoire intermédiaire ultra-rapide 11. Lorsqu'il a été déterminé que la page à extraire 25 ou à stocker n'est pas positionnée dans la mémoire intermédiaire ultra-rapide 11, un "échange de pages" doit avoir lieu. Ainsi qu'il a déjà été mentionné, un norrbre quelconque d'algorithmes de remplacement peut être appliqué afin de déterminer si la page contenue dans la section haute ou basse de la position de mémoire intermédiaire qui doit être modifiée doit être transférée 30 de nouveau vers l'emplacement de mémoire de réserve. L'algorithme de mise en place avant mémorisation appliqué dans la figure 9 est un schéma qui permet d'effectuer la mise en place des données dans la mémoire de réserve avant que le transfert des données contenues dans la mémoire intermédiaire ultra-rapide ait lieu dans leurs positions assignées de la mémoire de réserve. 35 Le fait d'avoir prévu des sections de gauche et de droite dans l'inter connexion entre le registre 91 et la mémoire intermédiaire ultra-rapide 11 fournit un emplacement temporaire à la page qui doit être repositionnée. De telle sorte que la nouvelle page peut être obtenue à partir de la mémoire de réserve et transférée directement dans la mémoire intermédiaire. A l'aide 40 de cette technique pendant la période où l'accès de la mémoire de réserve a 71 40203 20 2119928 lieu, les données à remplacer dans la mémoire intermédiaire ultra-rapide 11 sont sélectionnées par le décodeur 96 et introduites soit dans la bascule de droite ou de gauche 106. Lorsque l'accès à la mémoire de réserve a été parachevé et que les données ont été introduites dans le registre 91, le registre 91 5 peut être sélectionné par le décodeur 101 afin que le transfert ait lieu à travers l'amplificateur de détection opposé 104, le circuit OU 105 et la bascule opposée 106 et qu'ait lieu l'emmagasinage à travers le circuit ET 108, le circuit OU 107, le circuit de commande 103 et de l'emplacement sélectionné dans la mémoire intermédiaire ultra-rapide 11. A ce point, les données seront 10 positionnées dans l'emplacement convenable de la mémoire intermédiaire ultra-rapide 11 afin de subir la sélection d'élément de mémoire et la transmission de données par le circuit ET 28. A ce moment, la portion de mémoire de réserve peut être recyclée afin de transférer les données préalablement mises de côté dans la bascule 106 dans la position adéquate du registre transitoire 15 91 aux fins d'introduction ultérieure dans l'emplacement convenable de la portion de mémoire de réserve. Grâce à cette technique il n'est pas nécessaire de retarder le système utilisateur pendant que le système de mémoire transfère la page remplacée de la mémoire intermédiaire 11 dans la mémoire de réserve 10. Ainsi qu'il a été indiqué précédemment, la cellule de mémoire préférée 20 de la portion de mémoire de réserve 10 de chaque élément de mémoire hiérarchisée monolithique est composée de circuits qui exigent une régénération périodique. La figure 10 représente une forme de logique du module de commande de données qui a pour but de partager l'utilisation de l'accès à la mémoire de réserve afin de regénérer et de transférer les données dans la portion de 25 mémoire intermédiaire ultra-rapide du système de mémoire. Les cycles de régénération sont commandés par un compteur binaire à six positions 110 et par un compteur d'anneau 111 doté de huit positions qui est apte à compter et à décompter. Lorsqu'un mot particulier de la portion de mémoire de réserve doit être régénéré,une source de chronologie 112, un circuit ET 113 et les 30 permutations du compteur binaire 110 auront pour effet de transférer les données depuis la totalité des seize cellules du met qui a été l'objet de l'accès dans la mémoire intermédiaire transitoire 91 afin de régénérer ultérieurement les données. En outre, chaque cycle de régénération aura pour effet de faire avancer le compteur binaire 110 à l'adresse de mot suivante afin qu'elle soit 35 régénérée. Grâce au circuit ET 114, à l'inverseur 115 et au circuit OU 116 des accès auront lieu dans la portion de mémoire de réserve de chaque élément de mémoire lors des cycles de chronologie successifs aussi longtemps que le système de traitement de données ne présente pas dans la ligne 117 une demande de transfert de données de la mémoire de réserve dans la mémoire 40 intermédiaire ultra-rapide. En concevant le compteur à comptage/décomptage 71 40203 21 2119928 111 ds façon à ce qu'il compte chaque demande de donnée et à ce qu'il décompte chaque cycle de régénération, l'utilisation de la mémoire de réserve peut être appliquée de façon positive au transfert et à la régénération des pages. En l'absence d'une demande de transfert de page par un signal de la ligne 117, 5 une lente série de cycles de régénération aura eu lieu de telle sorte que le compteur 111 aura décompté jusqu'à la position 1. Si un grand nombre de demandes de données est reçu exigeant le transfert de données de la mémoire de réserve dans la mémoire intermédiaire, le compteur .111 subira des accroissements correspondant à chaque demande jusqu'à ce que 7 cycles de 10 données de demande séquentielle aient été effectués. Lorsque le compteur 111 a progressé jusqu'à la position 6 le circuit ET 114 est autorisé de telle sorte qu'un signal de demande de donnée dans la ligne 117 provoque un cycle de régénération et de ce fait la rétrogradation du compteur jusqu'à la position 7. Le compteur étant dans la position 7 une autre demande de donnée 15 peut être honorée. A ce moment, les cycles de régénération et les cycles de transfert de pages alterneront jusqu'à ce que les cycles de transfert de pages ne soient plus demandés. Parvenus à Ge point des cycles de régénération successifs permettront de faire rétrograder le compteur 111 dans la position 1. En utilisation normale, ce schéma de régénération permet au transfert de 20 pages d'avoir lieu au moins tous les deux cycles de la mémoire de réserve ou dans certaines circonstances de couvrir jusqu'à sept cycles successifs. En outre, la spécification de huit positions dans le compteur 111,fournit dans une réalisation préférée de la présente invention la certitude que la régénération de la totalité des données de la portion de mémoire de réserve 25 se produit à des intervalles appropriés. Les figures 11-16 fournissent une description plusdétaillée d'une autre forme d'élément de mémoire hiérarchisée monolithique et de module de mémoire construits conformément à l'exposé général relatif à la figure 3. La première matrice de la portion de mémoire de réserve 10 de chaque élément de mémoire 30 hiérarchisée est composée de 64 registres à décalage 120 et la seconde 'matrice ou portion de mémoire intermédiaire ultra-rapide 11 est composée d'un registre à décalage à quatre positions 121. Le décalage du registre 120 est effectué par une chronologie CB et le décalage des données contenues dans le registre 121 est commandé par une chronologie CA. Les données qui doivent être trans-35 férées hors des registres à décalage sont extraites par un circuit ET 122. Les données qui doivent être écrites dans les registres à décalage sont disponibles dans un circuit ET 123. Un circuit ET 124 est conditionné par la position de sortie 63 du registre 120 et un circuit ET 125- est conditionné par la position de sortie 3 du registre à décalage 121. Le circuit. OU 126 est 40 sensible au circuit ET 123, 124 ou 125 en intervenant sous l'action de 71 40203 22 2119928 signaux de commande appropriés issus d'un module de contrôle contenu dans r le système de mémoire par l'introduction de données dans le registre à décalage 120, 121 ou par la fourniture de données de sortie par le circuit ET 122 en provenance soit du registre 120, soit du registre 121. Le circuit ET 127 est 5 autorisé par un signal d'écriture de système 128 à introduire des données dans le registre à décalage lorsqu'un signal de sélection 129 le permet. En l'absence d'un signal d'écriture de données dans les registre à décalage l'autorisation des circuits ET 124 et 125 dépend d'un signal de contrôle vrai 130 ou d'un signal de contrôle faux 131. Les fonctions assurées par la 10 logique sont représentées dans la table associée à la figure 11 et comprennent des fonctions telles que : le décalage (DEC) du registre 120 ou 121, l'introduction de données de la position 63 du registre 120 dans la position 0 du registre 121, le décalage de donnée de la position 3 du registre 121 dans la position 0 du registre 120, ou l'écriture de donnée dans la position 0 15 soit du registre 120, soit du registre 121. La figure 12 représente un exemple d'une position du registre 120, soit du registre 121, que la littérature la désigne sous le nom de cellule de registre à décalage dynamique bipolaire. Chacune des chronologies CA ou CB est dotée de deux phases, ainsi que le représente le diagramme des temps de la 20 figure 12. Les données sont stockées dans une cellule particulière et sont décalées dans une cellule contigue par la.charge et la décharge des condensateurs 132 et 133 assurée par la mise en circuit et hors circuit des transistors 134 et 135 conformément aux signaux bi-phasés. La figure 13 représente la configuration de/et les signaux de contrôle 25 pour un élément de mémoire hiérarchisée monolithique construit de façon à comprend seize combinaisons de registres à décalage (SR0 - SR15) senrblables à celles représentées dans la figure 11. Conformément aux descriptions précédentes, un décodeur de bits 136 comparable au décodeur de bits des exposés précédents a été également représenté et il sera fait allusion à ce décodeur 30 sous la désignation de moyen de seconde sélection. Les moyensde première sélection comprendront les commandes représentées dans la figure 13 qui commandent le décalage des données dans les registres à décalage. Ici encore, l'élément de mémoire hiérarchisée monolithique est en outre caractérisé par le fait qu'il comporte une seule borne pour l'entrée des données et une seule 35 borne pour la sortie des données. La figure 14 représente une autre organisation des éléments de mémoire hiérarchisée monolithiques dans laquelle sont montés 16 supports (CO - C15) qui sont sélectionnés dans .un décodeur 137 par d'autres bitsd'adresse de système de données. Chaque support de la figure 20 comporte quatre éléments de 40 mémoire hiérarchisée monolithiques, qui sont montés sur lui. 71 40203 23 2119928 La figure 15 représente un module de mémoire utilisable dans un système de mémoire qui fournit à une seule borne d'entrée/sortie un. bit binaire d'un mot de traitement de données.La façon dont sont montés les supports (chacun des supports étant composé de quatre éléments de mémoire hiérarchisée 5 monolithiques, chacun des éléments de mémoire hiérarchisée étant composé de seize corrbinaisons de registre à décalage conformément à la figure 12, fournit une organisation de module de mémoire qui comprend 1024 corrbinaisons de registre à décalage. La sélection d'un seul bit binaire à l'intention d'une borne de sortie 138 ou d'une borne d'entrée 139 exige d'un décodeur 140 qu'il 10 soit ensible à dix bits d'adresse de système de traitement de données. Les bornes 138 et 139 sont individuelles à chaque module de mémoire 41. Le signal d'écriture 128, les signaux de commande 130/131 et les signaux de chronologie CA et CB sont communs à la totalité des modules de mémoire de même que le sont les dix bits d'adresse. 15 La figure 16 représente la combinaison de 64 modules de mémoire 41 formant un système de mémoire afin de fournir huit octets de données à un système de traitement de données. D'autres modules sont fournis afin d'assurer le contrôle et la correction des erreurs, (ECC), les commandes CTRL, et l'identification des données ID. Dans cette réalisation de l'invention, les 20 modules de données ID doivent être construits de façon essentiellement identique aux modules qui contiennent les données et ils exigent l'aptitude d'identifier l'adresse des données positionnées dans l'emplacement 63 du registre 120 et dans l'emplacement 3 du registre 121. La philosophie de l'accès ultra-rapide aux données en provenance de l'élément de mémoire 25 hiérarchisée monolithique est fondée sur le fait que les données dont l'accès et l'utilisation est la plus récente, seront trouvées et identifiées dans le registre à décalage à quatre positions 121. Les étapes d'obtention de cet accès comprennent l'utilisation des bits d'adresse des données demandées afin de les comparer aux données d'identification d'adresse dans les modules de 30 données ID et de déterminer si l'adresse est ou n'est pas positionnée dans l'emplacement 63 du registre 120 ou dans l'emplacement 3 du registre 121. Si les données demandées se trouvent dans l'une ou l'autre de ces deux positions elles peuvent être aussitôt transmises hors du circuit ET 122 de la figure 11. Si les données demandées ne se trouvent dans aucune de ces 35 deux positions il est supposé qu'elles doivent faire partie d'une page récemment utilisée et que de ce fait elles se trouveront dans le registre à quatre positions 121. En conséquence, le module de commande sera sélectionné de façon à décaler le registre à quatre positions 121 et à examiner le contenu de l'emplacement 3 afin de le comparer à l'information 48 d'adresse. Aussitôt que les données sont été décalées dans l'emplacement droit 71 40203 24 2119928 du registre 121, elles sont transmises par le circuit ET 122 de la paire de registres à décalage sélectiônnés. Puisque l'information demandée ne se trouve pas dans le registre à quatre positions 121, les modules de données ID et les modules de commande auront pour effet de décaler le contenu du registre à 64 positions 120 jusqu'à ce que l'adresse des données demandées 5 corresponde à l'adresse des données contenues dans l'emplacement 63 du registre 120. A ce moment, le module de commande transmet les données de la position 63 dans la position 0 du registre 121 et rend actif le circuit ET 122 afin qu'il fournisse les données au système. Le module de commande comprend également un mécanisme destiné à mettre 10 en action un algorithme de remplacement de telle sorte que les données qui doivent être prélevées hors du registre à quatre positions 121 se trouveront déplacées dans la position 0 du registre 121 laquelle doit être modifiée par les données transférées depuis l'emplacement 63 du registre 120. Conformément aux désignations de livres et de pages, l'organisation 15 représentée dans les figures 15 et 16 a pour effet de placer quatre pages dont chacune comporte 1024 octets dans la totalité des registres à décalage a quatre positions 121 de tous les modules de mémoire. Ceci est effectué grâce au fait que la totalité du décalage et du transfert de données est effectué en commun avec toutes les paires de registres à décalage et que la transmission 20 d'un bit particulier hors de chaque module est accomplie grâce au fait que le décodeur 140 ne sélectionne qu'une seule des 1024 paires de registre à décalage afin de transférer les données dans ou depuis le système de traitement de données. Bien que l'invention ait été particulièrement représentée et décrite 25 en seùeportant à des réalisations préférées, il sera évident pour le spécialiste que ce qui précède, et toutes modifications dans la forme et dans le détail peuvent être réalisées sans pour autant sortir de l'esprit et des buts de l'invention. 71 40203 25 2119928 REVENDICATIONS 1. Elément de mémoire hiérarchisée monolithique, caractérisé en ce qu'il comprend : une première et une seconde matrices de cellules de mémoire pour emmagasiner des données, 5 des moyens de transfert interconnectant les première et seconde matrice pour transférer les données entre elles, des moyens de première sélection connectés à la première matrice, le fonctionnement combiné de la première matrice et des moyens de première sélection fournissant, dans un premier temps prédéterminé, un accès aux 10 données emmagasinées dans la première matrice, pour le transfert de données par les moyens de transfert, des moyens de seconde sélection connectés à la seconde matrice, le fonctionnement cotrbiné de la seconde matrice et des moyens de seconde sélection fournissant, dans un second temps prédéterminé inférieur au premier 15 temps, un accès aux données emmagasinées dans la seconde matrice, pour le transfert de données, par les moyens de transfert, des moyens d'entrée/sortie connectés à la seconde matrice, et transférant des données vers ou à partir de la seconde matrice en réponse aux moyens de seconde sélection. 20 2. Elément de mémoire selon la revendication 1, caractérisé en ce que les moyens de seconde sélection comprennent une logique de commande pour exciter sélectivement les moyens de seconde sélection. 3. Elément de mémoire selon la revendication 2, caractérisé en ce que les cellules de mémoire de la première matrice sont disposées en m rangées et n 25 colonnes, chaque colonne étant définie par des lignes connectant m cellules de mémoire en commun aux moyens de transfert. 4. Elément de mémoire selon la revendication 3, caractérisé en ce que les moyens de première sélection comprennent des moyens de décodage de rangée et des moyens de réception d'adresses de rangée pour permettre l'accès de 30 données aux cellules de mémoires de la rangée sélectionnée, et en ce que les moyens de transfert comprennent des moyens de commande de transfert et un décodeur pour permettre le transfert des données entre la seconde matrice et au moins une des n cellules de mémoire de la rangée sélectionnée de la première matrice. 71 40203 26 2119928 5. Elément de mémoire selon la revendication 4, caractérisé en ce que les moyens de seconde sélection corrfprennent des moyens de décodage de bits et des moyens de réception d'adresses de bit pour permettre l'accès à au moins une cellule de mémoire prédéterminée de la seconde matrice. 5 6. Elément de mémoire selon la revendication 5, caractérisé en ce que les cellules de mémoire de la seconde matrice sont disposées en x rangées et y colonnes, où y est égal à n. 7. Elément de mémoire selon la revendication 5, caractérisé en ce que les cellules de mémoire de la seconde matrice sont disposées en x rangées et y 10 colonnes, où y est égal à n/2. 8. Elément de mémoire selon les revendications 6 ou 7, caractérisé en ce que la logique de commande comprend des moyens de sélection connectés à, et associés avec, toutes les cellules de mémoire de chaque rangée de la seconde matrice. 15 9. Elément de mémoire selon les revendications 1 ou 2, caractérisé en .ce que la première matrice comprend une rangée de registres à décalage à plusieurs positions, chacun d'eux ayant le même nombre de positions. 10. Elément de mémoire selon l'une quelconque des revendications 1,2 et 9, caractérisé en ce que la seconde matrice comprend une rangée de registres à 20 décalage à plusieurs positions, chacun d'eux ayant le même norrbre de positions. 11. Elément de mémoire selon les revendications 9 et 10 caractérisé en ce que le norrbre de positions des registres à décalage de la seconde matrice est inférieur au norrbre de positions des registres à décalage de la première matrice. 25 12. Module de mémoire caractérisé en ce qu'il comprend : une matrice d'éléments de mémoire hiérarchisée monolithiques, chacun d'eux comprenant des cellules de mémoire à accès lent et des cellules de mémoire à accès à vitesse rapide, des cellules de mémoire à accès à vitesse Fipide contenant les données contenues dans les cellules de mémoire à accès 30 à vitesse lente utilisées le plus récemment, des moyens de sélection de cellule de mémoire connectés aux éléments de mémoire, comprenant des moyens pour identifier et permettre l'accès à au moins une cellule de mémoire à accès à vitesse lente de tous les éléments 71 40203 27 2119928 de mémoire, et des moyens pour permettre l'accès des données contenues dans au moins une des cellules de mémoire à accès à vitesse lente, à au moins une des cellules de mémoire à accès à vitesse rapide de tous les éléments de mémoire, 5 des moyens de transfert de données associés avec chacun des éléments de mémoire comprenant des bornes et des moyens pour interconnecter une borne particulière à une cellule de mémoire à accès à vitesse rapide particulière, une borne de module connectée à toutes les bornes connectées aux 10 cellules de mémoire, et des moyens de sélection connectés aux moyens de transfert de données, pour sélectionner un élément de mémoire particulier, la borne de module étant ainsi interconnectée avec la cellule de mémoire à accès rapide particulière de l'élément de mémoire particulier.