FR 2112395 A1 19720616 FR 7139180 A 19711102 71 39180 1 2112395 La présente invention concerne les circuits intégrés inverseurs à transistors à effet de champ à porte isolée, et plus particulièrement les circuits de ce type comportant un circuit capacitif élévateur destiné à éliminer les effets de tension seuil ex-5 cessives sur l'électrode de commande du transistor pilote de l'inverseur. Un inverseur est un circuit dans lequel un dispositif de charge applique un signal à l'entrée d'un étage pilote. Un circuit dynamique est un circuit qui en permanence, transfère séquentiellement des données, généralement sous forme de niveaux 10 binaires de tension, d'une cellule du circuit à une autre, sans les enregistrer réellement dans aucune cellule, ce qui est par exemple le cas d'un registre dynamique à décalage. Un circuit multi-phases est un circuit dans lequel des données sont habituellement extraites d'un dispositif ou cellule pendant une implusion d'horloge d'une 15 phase, puis introduites dans un autre dispositif ou cellule pendant une impulsion d'horloge d'une autre phàse. Les tensions de seuil des transistors à effet de champ à porte isolée introduisent, dans les circuits numériques, une coupure > effective entre des données binaires de niveaux de tension "0" 20 et "1". Toutefois une tension de seuil supérieure à la marge minimale nécessaire de bruit conduit à un circuit de faible vitesse, dissipant une puissance plus élevée et/ou à un circuit de dimensions supérieures lorsqu'il est réalisé sous forme de circuit intégré à semi-conducteurs. L'effet des tensions, de seuil excessives à sur-25 monter est particulièrement critique pour les circuits à seuil élevé et pour les parties internes de circuits intégrés où la tension de commande et la marge de bruit requise sont faibles. Il est également important de surmonter la tension de seuil dans le cas de l'adaptation de la sortie d'un transistor bipolaire à la porte,d'un 30 transistor à effet de champ à tension élevée. La présente invention permet de résoudre ces problêmes grâce à un dispositif capacitif qui commande les portes de transistors pilotes à effet de champ appartenant à des circuits multi-phases. L'existence de circuits dynamique multi-phases à transistors 35 à effet de champ à porte isolée comportant un circuit capacitif élévateur associé au drain de l'unité de mémorisation est théoriquement connue. Ces circuits présentent de nombreux avantages potentiels tels qu'une dissipation de puissance extrêmement faible, une vitesse de fonctionnement très élevée dans le transfert de données et 40 une structure de cellule de petites dimensions lorsqu'ils sont 71 39180 2 2112395 fabriqués sous forme de circuits intégrés à semi-conducteurs. Toutefois, en raison de certaines imperfections qui leurs sont, inhéran-tes, telles que l'injection de porteurs minoritaires dans le substrat semi-conducteur sur lequel le circuit est fabriqué, l'effet 5 de partage de charge entre les condensateurs et les transistors à effet de champ, les effets transitoires de charge inverse dûs aux temps finis de montée et de descente des impulsions d'horloge en phase et la décharge capacitive de recouvrement dûe aux effets capacitifs parasites entre la porte et la source ou entre la porte et le 10 drain, ce sont restés des circuits théoriques plutôt que réellement opérationnels. Les performances du circuit perfectionné selon la présente invention permettent de résoudre également ces problèmes en utilisant , en plus du condensateur élévateur associé au drain du transistor à effet de champ, un condensateur élévateur supplé-15 mentaire qui commande la porte d'un transistor à effet de champ. La présente invention a pour but : - d'offrir ùncircuit qui permette de surmonter les tensions de seuil existant dansiles circuits dynamiques à transistors à effet de champ à porte isolée ; 20 ~ d1offrir un circuit permettant de surmonter la tension de seuil de l'électrode de commande ou porte d'un transistor à effet de champ lorsque celle-ci transfère des données dans ce transistor ; - d'offrir des circuits dynamiques multi-phases à transistors à effet de champ dans lesquels les tensions de seuil à surmonter 25 dans le transfert de données d'un transistor à effet de champ à l'autre sont réduites au minimum ; - d'offrir un circuit intégr^Ûynamique à transistors à effet de champ qui soit compact et à faible puissance et qui comporte un circuit capacitif élévateur de drain avec une faible injection de 30 porteurs minoritaires, un effet réduit de partage de charge, une charge inverse transitoire réduite et un effet réduit de décharge capacitive de recouvrement ; - d'offrir un dispositif d'adaptation directe de la sortie d'un transistor bipolaire à la porte d'entrée d'un transistor^à 35 effet de champ ; - d'offrir un registre à décalage multi-phase de faible puissance et à grande vitesse. A cet effet, il est prévu, selon la présente invention, un circuit-capacitif élévateur qui élimine l'effet des tensions de 40 seui^fexcessives dans les circuits à transistors à effet de champ à 71 39180 3 2112395 porte isolée comportant des étages inverseurs. D'une manière générale, des condensateurs sont couplés sélectivement entre les diverses sorties de tensions de phases d'une source de tension nrulti-phases et les électrodes de commande ou portes de différents transistors 5 à effet de champ de manière à faire apparaître une tension plus élevée pendant les impulsions de tension de phases lorsqu'un transfert de données s'effectue vers certains déterminés des transistors. Une tension est ainsi ajoutée au signal d'entrée appliqué à la porte de commande, entre la tension de seuil et la marge minimale de bruit 10 requise de manière à surmonter les effets de la tension de seuil. Selon des modes d'exécution préférés de l'invention, le dispositif capacitif est réalisé sur un seul substrat semi-conducteur avec le reste du circuit à transistors à effet de champ à électrode de commande isolée. Selon l'un de ces modes d'exécution de l'invention, on 15 réalise un registre à décalage à deux ou quatre phases à l'aide d'un circuitcomportant un circuit capacitif élévateur associé à chaque porte de commande pour transférer les données d'une cellule du registre à la suivante. D'autres caractéristiques et avantages de l'invention appa-20 raîtront au cours de la description qui va suivre. Aux dessirP annexés,donnés uniquement à titre d'exemples non limitatifs : La Fig. 1 illustre d'une manière générale le circuit capacitif selon l'invention destiné à éliminer les effets de tensions 25 de seuil excessives ; la Fig. 2 illustre une section à deux phases et à un bit d'un registre à décalage équipé du circuit capacitif selon l'invention ; la Fig. 3 représente un dispositif générateur de signaux à 30 deux phases destiné à actionner le registre à décalage de la Fig. 2 ; la Fig. 4 illustre le fonctionnement du registre à décalage de la Fig. 2 pendant plusieurs impulsions de tension ; les Fig. 5 et 6 représentent des schémas de circuits équivalents dans lesquels toutes les capacités parasites d'un circuit réel 35 sont prises en considération pour le calcul de la valeur du circuit capacitif ; la Fig. 7 illustre une version à n bits du registre à décalage de la Fig. 2 ; les Fig. 8 et 9 illustrent des modes de réalisation de cir-40 cuits dynamiques à deux phases à rapport de résistances selon l'in 71 39180 4 2112395 vention ; / les Fig. ÎO S 12 illustrent des modes de réalisation de circuits dynamiques à deux phases sans rapport de résistances ; la Fig. 13 illustre un circuit dynamique â quatre phases 5 Selon 1* invention ; la Fig. 14 illustre un mode de réalisation d'un registre statique à décalage selon 1'invention ; la Fig. 15 représente le circuit dynamique selon l'invention utilisé pour adapter la sortie d'un transistor bipolaire à la porte ÎO de commande d'entrée d'un transistor à effet de champ à porte isolée. La Fig. 1 représente d'une manière générale, un dispositif capacitif ÎO qui permet aux circuits selon la présente invention d'éliminer les effets des tensions de seuil excessives. Ce dispo-15 sitif capacitif ÎO est connecté entre la sortie de tension de phase 02 d'une source de tension multi-phase et 1*électrode décommandé ou porte 12 d'un transistor à effet de champ 11 de manière à lui appliquer une tension plus élevée pendant une impulsion de pension provenant de la phase 0^• La capacité de ce dispositif ÎO est calculée 20 de manière qu'une tension, comprise entre la tension de seuil et la marge minimale de bruit requise, soit appliquée es plus à la porte de commande 12 au moment même où 1*impulsion de la phase provoque le transfert par le transistor 11 d'un signal provenant du drain 13. Il est important de noter^qu'un transfert de données provenant d 25 d'une entrée 15 à travers un transistor 14 se produit pendant une .impulsion de tension provenant de la phase 0^ et que par conséquent l'impulsion de tension provenant de la phase transfère ces données à travers le transistor 11. Avec un circuit intégré Metal-Isolant-Semi-conducteur, le dispositif capacitif est réalisé dans 30 ou sur le même substrat semi-conducteur que le reste du circuit et il est-constitué d'une partie du semi-conducteur, une couche isolante adhérente disposée sur cette partie du semi-conducteur et d'une courte adhérente de métal ou de semi-conckicteur fortement dopé ou dégénéré dispo-sée^éur la couche isolante. La référence indique une source de 35 tension. Ce circuit capacitif conforme â l'invention est particulière» ment utile dans les circuits des registres à décalage multi—phase tels que celui illustré sur la Fig. 2. Le mode de réalisation représenté consiste en une section d'un bit d'un registre à décalage à deux pha-40 ses comportant à la fois un dispositif capacitif 16 conforme à l'in 71 39180 5 2112395 vention et un dispositif capacitif 17 connecté entre -le drain 18 d'un transistor! effet de champ 19 et la sortie de tension de phase 02 d'une source de tension multi-phase. Le fonctionnement de ce circuit est le suivant : 5 Un signal de données constitué par un niveau de tension re présentant un "0" ou un "1"binaire est appliqué à la borne d'entrée 20 et il est transféré de la source 21 au drain 22 d'un transistor 23 lorsqu'une impulsion de la phase 0.^ est appliquée à sa porte 24. Le niveau de tension "0" est zéro volt par exemple et le niveau de 10 tension "1" de -5 à -8 volts. Une impulsion de tension provenant de la phase 0^ est ensuite appliquée au dispositif capacitif 16, au dispositif capacitif 17 et à la porte 27 d'un transistor à effet de champ 28. Le dispositif capacitif 16 augmente la tension du signal de sortie du transistor à effet de champ 23 au point de connexion 15 26, de manière à débloquer la porte 25 du transistor 19 et à aider par conséquent à surmonter la tension de seuil de ce dernier. Le dispositif capacitif 17 qui relie le drain 18 du transistor 19 à la sortie de tension de phase j?2 se comporte comme un condensateur de charge et applique- la tension au drain 18. Simultanément, l'impul-20 sion de tension provenant de la phase 02 débloque l'électrode de commande 27 des transistors 28 et la donnée est transférée du point de connexion 29 au point de connexion 30. Une impulsion de tension de la phase 0^ est également appliquée à un dispositif capacitif 31et à un dispositif capacitif 32. Le dispositif capacitif 31 sert à aug-25 menter la tension de sortie du transistor28 de manière à surmonter la tension de seuil de la porte 33 du transistor 34 au point de connexion 30. Le dispositif capacitif 32 joue un rôle semblable à celui joué par le dispositif capacitif 17. Un signal d'entrée appliqué à la borne 20 est donc trans-30 féré, à la seconde impulsion de tension de la phase 0^, du point de connexion 30 à la borne de sortie 35. Différents dispositifs sont susceptibles de produire une tension à deux phases 0^-02» La Fig. 3 représente une source de tension de ce genre. Cette source de tension 3 6 est constituée d'une 35 source de tension continue 37 et d'un multivibrateur 38* Ce multivibrateur 38 est un circuit du type oscillateur produisant aux sorties Q et Q des impulsions de deux phases, de forme d'onde sensiblement carrée. La tension produire à la sortie Q peut être considérée comme la phase et la tension produite à la borne de sortie Q 40 comme la phase 02, les niveaux de tension des impulsions étant de 71 39180 6 2112395 - 17 à - 28 volts. Une analyse de l'étage à'uii bit du registre à décaïaqe à deux phases de la Fig. 2, lorsque les signaux sont fournis par la-source de tension à deux phases 36 de la Fig. 3, peut être faite en re-5 gard des graphes de la Fig. 4. L'axe des X du graphe représente l'axe des temps réels. Plusieurs axes Y sont représentés sur le graphe, chacun commençant au niveau de tension d'amplitude zéro (O) et allant vers les tensions négatives pour une réalisation à canal p. Les graphes 39 et 40 représentént respectivement les tensions de la phase 10 02 et de la phase appliquées au circuit de la Fig. 2. Le graphe 41 représente le signal d'entrée appliqué à la borne 20 au moment où les impulsions des phases 0^ et 02 commandent le circuit. Une tension d'entrée négative à la borne 20 représente un "1" binaire tandis qu'une tension d'entrée nulle à cette borne 20 représente un 15 "O" binaire. Le graphe 42 représente la tension au point de connexion 26, le graphe 43 la tension au point de connexion 29 et le graphe 44 la tension au point de connexion 30. Il y a lieu de noter cependant qu'à l'apparition de la troisième impulsion de la phase 0^, une tension de sortie représentant un "1" binaire appa-20 raît au point de connexion 30, ainsi que le montre le graphe 44. On effectue le calcul de la capacité du dispositif capacitif 16 de l'étage à un bit du registre à décalage de la Fig. 2 en analysant un circuit équivalent. Sur la Fig. 5, le dispositif capacitif 16 est désigné par C^. Le dispositif capacitif 17 est reprë-25 senté par une capacité C^. Les capacités C2, et représentent des capacités inhérentes au circuit consituté de transistors à effet de champ à électrode de commande isolée. Dans le circuit équiva+ lent de la Fig. 6, il a été tenu compte de toutes les capacités y compris toutes les capacités parasites d'un circuit réel. La valeur 30 de la tension Av appliquée à l'électrode de commande par l'intermédiaire des capacités peut être déduite de l'analyse du circuit de la manière ci-après/ C1 (CA + C2 + C3} +CA C2 £V = 1 A ^ J Z 02 (1) 35 (CA + C3) (C^ + C4) + C2 (C^ + C2 + C2 + C3) où 02 représente l'amplitude de la tension à la phase d'horloge critique «L' é quation (1) permet d'obtenir facilement Ca en fonction j% V XI et des autres capacités du circuit. En effet î 40 71 39180 7 2112395 C (2) A (Cx + C2 + C3) (02 - 4 V) 5 Sur la fig. 7, un second étage 45 a été ajouté à l'étage à un bit de la Fig. 2. Ainsi que le montre cette Fig. 7, on peut connecter en chaîne autant d'étages n qu'on le désire de manière à cons- interne d'un bit du circuit représenté à transistors à effet de 10 champ à électrode de commande isolée peut être réalisée avec des dimensions inférieures à 0,26 mm. La puissance dissipée par bit est inférieure à 50yu W à 1 M^Hz par exemple et le niveau de tension d'entrée minimal pour le "1" logique n'est que de - 1,0 volt bien que le circuit comporte en lui-même une tension de seuil de - 2,0 volts. 15 Les Fig. 8 à 15 illustrent d'autres circuits utilisant le dispositif capacitif couplé,selon 1'invention, sur porte. La Fig. 8 représente par exemple un circuit dynamique à rapport de résistances dans lequel des dispositifs capacitifs 47 et 51 sont connectés respectivement aux portes de commande des transistors à effet de champ 20 49 et 52. Un circuit inverseur â rapport de résistances est un circuit dans lequel la résistance du dispositif de charge doit valoir au moins dix fois la résistance de l'étage pilote. Un sigmal d'entrée appliqué à la borne 62 se propage donc à travers le transistor 46 pendant une impulsion de la phase 0^, une impulsion de tension de la 25 phase 02 débloquant ensuite la porte du transistor 48. La porte du transistor 49 est connectée au dispositif capacitif 47 de manière que la tension de seuil de ce transistor soit surmontée et le trans-sistor 50 fait passer sur la porte du transistor 52 un "0" ou un "1" binair^feuivant le signal binaire qui est appliqué sur la porte 30 du transistor 49. Une seconde impulsion de tension de la phase 0^ fait passer les signaux binaires sur la borne de sortie 105, tandis que le dispositif capacitif 51 connecté à la porte du transistor 52 surmonte la tension de seuil de ee transistor. 35 de résistances dans lequel un signal binaire de niveau de tension est appliqué à la borne d'entrée 63 et qui utilise l'action d'un dispositif «apacitif 54 conforme à l'invention pour surmonter la tension de seuil du transistor 57 lorsqu'une impulsion de tension de phase 0^ est appliquée. Le signal binaire se propage alors à tra-40 vers les transistors 56 et 55 et il est appliqué à la porte du trans- tituer un registre à décalage d'une capacité de n. bits. Une cellule Le circuit de la Fig. 9 est également un circuit à rapport 71 39180 8 2112395 sistor 61. Le dispositif capacitif 58 augmente le niveau du signal logique appliqué à la porte du transistor 61 pendant une impulsion de la tension de phase 02, de manière à surmonter la tension de seuil de ce transistor 61. Le signal logique appliqué à la porte de 5 ce transistor 61 se propage ainsi à tratoérs les transistors 60 et 59 jusqu'à la borne de sortie 106. VDD vaut par exemple - 17 à - 28 volts. Le circuit de la Fig. 10 est un circuit dynamique sans rapport de résistances dans lequel la résistance du transistor pilote ne dé-10 pend pas de la résistance du dispositif de charge. Dans ce circuit, un •signal appliqué à la borne 64 se propage à travers le transis-tbr 66 pendant une impulsion de la tension 0^ et il est alors appliqué à la porte du transistor 69. Une impulsion de la tension de phase 02 qui suit immédiatement l'impulsion de la phase 0^, est 15 également appliquée à la porte du transistor 69 par le dispositif capacitif 67 de manière à surmonter la tension de seuil de ce tran». ^.stor. Le signal binaire appliqué à la porte du transistor 69 se propage ainsi à travers les transistor 68, 69 et 71 pendant l'impulsion de la phase 02> Ensuite, à l'impulsion de tension suivante 20 de la phase 0^, le dispositif capacitif 72, qui est connecté à la porte du transistor 74 et à la tension de phase 0^, surmonte la tension de seuil du transistor 74 et permet au signal binaire, qui a traversé le transistor 71 pendant l'impulsion de tension de la phase 02, d'être appliqué à la porte du transistor 74. Le signal bi-25 naire passe aussi vers la borne de sortie 65 . Dans le circuit dynamique sans rapport de résistances représenté sur la Fig. 11, un signal binaire est appliqué à la borne 75 et se propage au travers du transistor 77 pendant une impulsion de tension de la phase 0^. Le dispositif capacitif 78 connecté en-30 tre la tension de phase 02 et la porte du transistor 8o, sert à surmonter la tension de seuil de ce transistor 80 en appliquant à la porte de celui-ci le signal binaire propagé. L^transistor 79 est utilisé comme résistance de charge. Le signal binaire appliqué à la porte du transistor 80 est ainsi transmis à l^èource du trans-35 istor 82 pendant l'impulsion de tension suivante de la^ase 0^ et il se propage à travers ce transistor 82 pendant l'impulsion de tension suivante de la phase 0^ L'impulsion suivante, qui provient de la phase s'ajoute au signal de sortie constitué par le niveau de tension binaire provenant du drain du transistor 82 en appliquant 40 ce signal binaire à 1'électrode.de commande du trassistor 85. Le 71 39180 9 2112395 signal binaire se propage ensuite à travers le transistor 85 jusqu-àla borne de sortie 70 pendant l'impulsion de tension suivante de la phase 02 . Le transistor 84 sert également de résistance de charge pour le transistor 85. 5 La Fig. 12 représente un autre circuit dynamique à deux pha ses sans rapport de résistances. Dans ce circuit, un signal binaire à niveau de tension appliqué à la borne 86 se propage à travers le transistor 87 pendant une impulsion de tension de la phase 0^ et il se trouve appliqué à la porte du transistor9l. L'impulsion de ten-10 sion suivante de la phase 02 s'ajoute au signal binaire appliqué à la porte du transistor 91, par l'intermédiaire du dispositif capacitif 88 qui est connecté entre la tension de phase 02 et cette porte du transistor 91. De même, le signal logique qui traverse le transistor 92 pendant une impulsion de tension de la phase 02 se trou-15 ve appliqué à la porte du transistor 96 et une impulsion de tension éuivante de la phase 0^ s'ajoute au signal binaire appliqué à la porte du transistor 96, par l'intermédiaire du dispositif capacitif 93, qui est connecté entre la porte de ce transistor 96 et la tension de phase 0^. Le signal binaire passe ainsi vers la borne de sortie 20 107. Le circuit dynamique à 4 phases représenté par la Fig. 13 utilise un dispositif capacitif 98 connecté entre la porte d'un transistor pilote 101 et la tenëion de phase 02 de manière à surmonter la tension de seuil de ce transistor 101 lorsqu'un signal binaire à 25 niveau de tension est appliqué à la borne d'entrée 97. De manière similaire, un dispositif capacitif 102 est connecté entre la porte du transistor pilote 105et la tension de phase 0^ afin de surmonter la tension de seuil de ce transistor 105 lorsqu'un signal binaire à niveau de tension est transmis du drain du transistor 100 30 à la porte de ce transistor 105. Les transistors 99 et 103 ont leur porte connectée au drain de manière à servir de résistances de charge. Le signal binaire est transmis du transistor 104 à la borne de sortie 108 pendant une impulsion de tension de la phase 0^ dans le fonctionnemenyâ 4 phases. 35 La Fig. 14 représente une réalisation d'un registre à déca lage statique. Contrairement aux circuits dynamiques illustrés ci-dessus en regard des Fig. 2 et 8 à 13, le registre à décaige statique peut conserver indéfiniment une partie d'information binaire dans une cellule unique. Dans la réalisation illustrée, un signal 40 binaire à niveau de tension est-appliqué à la borne 115 et il se 71 39180 10 2112395 se propage à travers le transistor 116 pendant l'impulsion de tension de la phase 0 . L'information binaire est alors appliquée à la porte du transistor 117 pendant une impulsion de tension de la phase 02. Le dispositif capacitif 110, connecté entre la porte du 5 transistor 117 et la tension de phase 02 sert à surmonter la tension de seuil de ce transistor 117.' L'information binaire est maintenue dans les transistors 117 et 114 par les transistors 112 et 111 respectivement. Les transistor 109 et 113 ont leur porte connectée au drain et ils jouent le rôle de résistances de charge 10 pourries transistors 117 et 114 respectivement. Ainsi que mentionné précédemment, le dispositif capacitif conforme à 1'invention peut être utilisé pour coupler un circuit logique transistor-transistor (TTL) à un circuit à transistors à effet de champ à porte isolée 122 (MQS ou MIS par exemple). Ainsi 15 que le montre la Fig. 15, le circuit TTL 118 délivre un signal de sortie binaire à niveau de tension à la borne 119. La valeur de ce signal de sortie peut être de + 0,5 volt pour un "0" binaire et de + 3,0 volts pour un "1" binaire. Pendant une impulsion de tension de la phase 0^, le signal binaire se propage à travers le transis-20 tor 120. La source du transistor 121 est connectée à une source de tension continue de + 5 volts et son drain à une source de tension continue de - 12 volts par l'intermédiaire de la résistance 125. Le signal effectif appliqué à la porte du transistor pilote 121 est donc - 4,5 volts lorsque la sortie du circuit TTL représente un "0" 25 binaire (+ 0,5). Le dispositif capacitif 123 sert à surmonter la tension de seuil du transistor 121. Le transistor 125 est un transistor de charge. Plusieurs modes de réalisation de l'invention ont donc été décrits en détail. Il faut cependant noter que ces descriptions de 30 modes particuliers de réalisation ne sont données qu'à titre d'exemples non limitatifsi II est évident que de nombreuses modifications peuvent être apportées aux modes de réalisation décrits et que l'on peut envisager d'autres modes de réalisation. 11 71 39180 2112395 REVENDICATIONS 1.- Circuit destiné à surmonter la tension de seuil d'au moins un transistor à effet de champ d'un circuit maltiphase à transistors à effet de champ à porte isolée, chaque transistor à effet de 5 champ comportant une porte, une source et un drain, caractérisé en ce qu'il comporte un premier transistor à effet de champ (11,19,4Ç-, 52,57,61) et un dispositif capacitif (10,16,47) qui relie la porte de ce premier transistor à effet de champ à une phase (0^) d'une source de tension multi-phase. 10 2.- Circuit selon la revendication 1, caractérisé en ce qu'il comporte un étage inverseur (14,23) et que le premier transistor à effet de champ (11,19) fait partie de cet étage "inverseur. 3.- Circuit selon la revendication 2, caractérisé en ce que l'étage inverseur comporte un second transistor à effet de champ (14, 15 23) dont le drain (13,22) est connecté à la porte (12,25) du premier transistor et la porte à une seconde phase (0^) de la source de tension multi-phase, la source de ce second transistor constituant une entrée (15) de l'étage inverseur. 4.- Circuit selon la revendication 3* caractérisé en ce qu'il 20 comporte un substrat semi-conducteur contenant ledit circuit, le dispositif capacitif étant constitué d'une région de semi-conducteur de ce substrat, d'une couche isolante adhérante située sur cette région de semi-conducteur et d'une couche conductrice adhérante située sur cette couche isolante. 25 5.- Circuit selon la revendication 4, caractérisé en ce que la couche conductrice est métallique. 6.- Circuit selon la revendication 4, caractérisé en ce que la couche conductrice consiste en une matière semi-conductrice fortement dopée. 30 7.- Circuit selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comporte un second dispositif capacitif (17) qui relie le drain du premier transistor (11,19) à la première phase (02), la source du premier transistor (11,19) étant connectée à la masse par rapport à la tension multi-phase. 35 8.- Circuit selon l'une des revendications 1 ou 3, caractérisé en ce qu'il comporte également un troisième transistor à effet de champ (28) dont la source (29) est connectée au drain (18) du premier transistor (19) et la porte (27) à la première phase (02), un quatrième transistor à effet de champ (34) dont la porte (33) est 40 connectée au drain du troisième transistor et dont le drain 12 71 39180 2112395 constitue une borne de sortie (35) du circuit, un troisième dispositif capacitif (31) qui relie la porte du quatrième transistor à la seconde phase (0^) et un quatrième dispositif capacitif (32) qui relie le drain du quatrième transistor à cette seconde phase (0^). 5 9.- Circuit selon la revendication 8, caractérisé en ce qu'il est multiple en ce sens qu'il comporte plusieurs circuits de ce type connectés en série. 10.- Circuit selon la revendication 1, caractérisé en ce qu'il comporte un troisième transistor à effet de. champ (48,53,55,59) dont 10 le drain est connecté à une source de tension continue (vDD),la porte à une phase (0^ 02) de la source de tension multi-phase et la source au drain du premier transistor (49), la source de ce premier transistor (49) étant connectée à la masse par rapport à la source de tension multiphase. 15 11.- Circuit selon la revendication 10, caractérisé en ce que la porte du troisième transistor est connectée à la première phase (0g). 12.- Circuit selon la revendication 10, caractérisé en ce que la porte du troisième transistor est connectée à la seconde phase (0-^). 13.- Circuit selon la revendication 10, caractérisé en ce que le 20 troisième transistor (55) est relié au drain du premier transistor (57) par 1'intermédiaire d'un quatrième transistor à effet de champ (56) dont la source est connectée au drain du premier transistor, le drain à la source du troisième transistor et la porte à la première phase. 25 14.- Circuit selon la revendication 7 lorsqu'âle dépend de la revendication 3, caractérisé en ce que le second dispositif capacitif relie la seconde phase à la source du second transistor, un élément résistant reliant le drain du premier transistor à la seconde phase, et cette seconde phase étant connectée à la source du premier tran-30 sistor. 15.- Circuit selon la revendication 3, caractérisé en ce que l'entrée de l'étage inverseur est reliée à la sortie d'un circuit à transistor bipolaire et le drain du premier transistor est connecté à un circuit à transistor à effet de champ à porte isolée. 35 16.- Circuit multi-phase à transistors à effet de champ, caractérisé en ce qu'il comporte un circuit selon l'une quelconque des revendications 1 à 15.