FR 2112392 A1 19720616 FR 7139155 A 19711102 71 39155 1 2112392 La présente invention a trait à une cellule de mémoire binaire du genre comportant un circuit à bascules bistable qui présente une ligne d'alimentation couplée à une source de courant servant à maintenir ledit circuit à bascules dans son état opératoire. 5 On connait déjà une cellule de assoira binaire de ce type, mais qui a l'inconvénient, au cas où l'alimentation fait défaut, de laisser perdre les informations ecmiagasinées. C'est ce genre de mémoire de type connu que l'on qualifie de "volatile". L'objet de l'invention est de réaliser une cellule de mémoire 10 binaire de ce genre, mais qui élimine précisément cet inconvénient. La cellule conforme à la présente invention con-prend un circuit-bascule bistable muni d'une ligne d'alimentation couplée à une source de courant pour maintenir ce circuit à l'état opératoire, ainsi qu'une première et une seconde borne dont le potentiel, en 15 fonctionnement, dépend de l'état dudit circuit, cette cellule étant caractérisée par le fait qu'elle comporte un premier et -un second transistor à effet de champ à seuil variable et porte isolée dont les circuits source-drain sont respectivement connectés à la première et à la seconds borne, tandis que leurs électrodes de porte 20 sont reliées à une source de potentiel auxiliaire par une borne commune et un dispositif de porte inactif, ce dernier étant susceptible de répondre à un niveau de potentiel sur ladite ligne d'alimentation; la disposition étant telle qu'en cas de défaut d'alimentation sur ladite ligne d'alimentation, le dispositif de porte est 25 rendu actif en vue de connecter le. source de potentiel auxiliaire aux électrodes de porte des transistors à effet de champ à porte i-sclée et seuil variable, le niveau de seuil de l'un seulement des transistors étant modifié suivant l'état bistable auquel se trouve le circuit-bascule immédiatement avant le défaut d'alimentation. 30 On entend ici par transistor à effet de champ et porte isolée et seuil variable un dispositif semi-conducteur comprenant un substrat semi-conducteur d'une première conductivité comportant une paire de zones espacées d'un second type de conductivité constituant des électrodes de source et de drain, avec une cotiche isolente 35 recouvrant le substrat semi-conducteur dans les sones séparant les électrodes de source et de drain, ainsi qu'une électrode conductrice oui est une électrode de porte recouvrant la couche isolante. Ce dispositif est capable d'occuper l'un ou l'autre de deux états de seuil distincts et pratiquement stables, états qui sont déterminés 40 par la valeur de la tension qu'il est nécessaire d'appliquer à bad original! 71 39155 2 2112392 l'électrode de porte pour former un canal conducteur dans le substrat semi-conducteur entre les électrodes de source et de drain. Le terme "pratiquement stable" utilisé ici signifie que l'état de seuil ne varie pas à des vitesses comparables aux vitesses de com-5 mutation électronique. Un transistor à effet de champ et seuil variable, à porte isolante considéré à titre d'exemple, peut comporter une couche isolante en silicium, couche constituée par une couche mince inférieure (de l'ordre de 30 angstrôms) en oxyde de silicium et une couche 10 supérieure plus épaisse (de l'ordre de 1000 angstrôms) en nitrure de silicium. On désigne ce genre de transistors par MNOS. Le fonctionnement d'un tel transistor est décrit plus en détail dans la suite de cette description. On a représenté aux dessins ci-joints une forme non limitative 15 de réalisation de l'invention et dans ces dessins: Fig. 1 est un schéma d'une cellule de mémoire dite non volatile; Fig. 2 est un graphique des temps concernant le fonctionnement d'une telle cellule; 20 Fig» 3 est une vue schématique d'un réseau de cellules de mé moire non volatiles. Le circuit de Fig. 1 comprend une électrode de source 8 d'un transistor MOS 12 à canal p, électrode connectée à une électrode de drain ou d'utilisation 84 d'un transistor MOS 16 de canal p, à une 25 borne 23. De même, l'électrode de source ô d'un transistor MOS 14 est connectée à l'électrode de drain 94 d'un transistor EOS 18 de canal p à la borne 25. La borne 23 est reliée à l'électrode de porte 90 du transistor MOS 18, au moyen d'une ligne 89. La borne 25, de son côté, est reliée à l'électrode de porte 80 du transistor MOS 30 16 par une ligne 71. Cette disposition constitue un circuit-bascule non volatile 20, qui présente donc une partie ou borne de gauche 23 et une partie ou borne de droite 25. Les électrodes de souroe 30 et 34 de deux transistors MNOS à effet de champ 32 et 36 (MNOS = métal/nitrure/cxyde de silicium) 35 sont connectées aux deux bornes 23 et 25, pour former une cellule de mémoire à bascule non volatile 5. Les électrodes de drain 31 et 39 sont reliées respectivement à deux transistors M.0S de charge 65 et 69, alors que les électrodes de porte 33 et 37 sont connectées en commun. 40 Lorsque la tension à la borne 23 est de zéro volt par rapport a4D original ' 71 39155 3 2112392 à la masse, le transistor MOS 18 est bloqué. La tension à la borne 25 est ensuite à environ - 21 volts, du fait qu'une tension de - 24 volts est appliquée, par une ligne 60, aux électrodes 7 et 4 des transistors MOS 12 et 14. Le transistor ÎIOS 16 est actif. Le 5 circuit volatile 20 est considéré comne étant à l'état zéro. La ten sion à la borne 25 est fournie par une source 28 de - 24 volts reliée au circuit non volatile 20 par la ligne 60 et venant d'une ligne 63. Les transistors de charge MOS 65 et 69, qui possèdent une forte résistance par rapport à celle des transistors MNOS 32 et 36, 10 sont connectés par une ligne 64 à la source de courant 28, par 1' intermédiaire d'un circuit à retard 59 qui permet à une tension négative de continuer à être fournie aux transistors 65 et 69 pendant une courte période après que l'alimentation ait fait défaut. Les électrodes de porte 33 et 37 des transistors L/INOS 32 et 36 15 sont connectées à un condensateur 38 par un transistor 45 de canal n, à mode d'appauvrissement, et cela par une ligne 68 et un commuta teur 77. Quand un défaut d'alimentation se produit au circuit-bascule 20, une tension de - 30 volts s'applique du condensateur 38 normalement chargé, par la ligne 68, jusqu'aux électrodes de porte 20 33 et 37, du fait de la mise en activité du transistor à appauvrissement 45. Une différence d'environ 30 volts existe entre l'électro de de porte 33 et l'électrode de source 30 et l'électrode de drain 31 mise à la nasse; cette différence est suffisante pour modifier la tension de seuil du transistor MNOS 32 de - 2 volts à - 6 volts. 25 L'électrode de drain 31 est placée à - 2,5 volts par suite d'une division de tension entre le transistor 1I0S 65 et le transistor MNOS 32, une fois que ce dernier est actif. L'électrode de porte 37 du transistor ï.îN0S 36 est également reliée au condensateur 38 de - 30 volts, par l'intermédiaire du transistor 45. Toutefois, comme la 30 borne 25 est à environ - 21 volts, l'électrode de source 34 et l'électrode de drain 39 du transistor ïaKOS 36 sont toutes deux à - 21 volts. Les - 9 volts qui existent entre l'électrode de porte 37 et les électrodes de source et ce drain 'M- et 3s du transistor îSNOS 36 ne sont pas suffisants pour modifier la tension de seuil. La ten-35 sion inférieure de seuil (- 6 volts) du transistor li&îOS 32, plus faible que la tension de seuil du transistor lîNOS 36 (- 2 volts), est utilisée pour emmagasiner les informations du circuit-bascule 20 pendant la coupure de courant. L'électrode de porte 41 du transistor à appauvrissement 45 est 40 reliée à la source de courant 28 et lorsque celle-ci est à - 24 Bvtà ODlfiun. 71 39155 4 2112392 volts, le transistor 45 est inactif. Lorsque la tension de la source 28 fait défaut, le transistor 45 passe sur marche et le condensateur 38 chargé négativement abaisse automatiquement la tension de seuil du transistor MNOS 32, comme on l'a indiqué plus haut. 5 Une diode 52 est disposée entre le condensateur 38 et une sour ce de courant 42 de - 30 volts, pour permettre la charge du condensateur 38 à - 30 volts, tandis que la source 28 fournit le courant au circuit bascule 20 par la ligne 60, pour empêcher la décharge directe à la masse par la ligne 54 du condensateur 38 pendant une 10 Impulsion venant du condensateur 38 par la ligne 68. La résistance 53 détermine la forme d'impulsion venant du condensateur 38 sur la ligne 68. La diode 51 empêche la ligne 54 d'être reliée à la masse par l'intermédiaire de la résistance 53. Les bornes 23 et 25 peuvent être également connectées à la mas-15 se par un commutateur 62 ou 66 pour établir le circuit-bascule 20 respectivement à l'un de ses deux états bistables. Uii commutateur de lecture/inscription 75 qui alimente un courant de - 12 volts d' une batterie 92, sert à activer les deux transistors MNOS 32 et 36 pendant l'inscription et la lecture normales du circuit-bascule 20. 20 La ligne 60 donne - 24 volts au circuit 20 pendant ses inscription et lecture normales. Le circuit 20 peut être amené à l'état ttln en fermant momentanément les commutateurs 66 et 75. La borne 25 est placée au potentiel de terre et la borne 23 à - 21 volts, grâce aux lignes 60 et 64. Lorsque les commutateurs 62 et 75 sont fermés, a-25 lors que le commutateur 66 est ouvert, la borne 23 est placée à - 31 volts par les lignes 60 et 64, ce qui rétablit le circuit-bascule 20 à son état zéro. En fermant le commutateur 75 seulement, il est possible de lire l'état du circuit volatile 20 à la borne de sortie 49. Si la ten-30 sion de sortie à la borne 49 est de - 21 volts, le circuit 20 est à l'état "zéro". Si cette tension est de zéro volt, le circuit 20 est à l'état "un". Le circuit-bascule volatile 20 et les transistors MNOS 32 et 36 forment ensemble une cellule de mémoire non volatile à bascule 5 35 car lorsque la source de courant 28 fait défaut, l'état de la cellule 5 n'est pas perdu, mais est temporairement emmagasiné dans les transistors 32 et 36. L'état est réinscrit automatiquement, à partir des endroits temporaires des transistors dans le circuit volatile 20 lorsque le courant est rétabli à la source 28, ce qui est 40 dû à l'application plus lente d'un potentiel de - 24 volts, par la BAPl 71 39155 5 2112392 ligne 60 à travers le circuit 57, puis par les lignes 68 et le circuit 55 quand le courant est rétabli, conjointement-aux différentes tensions de seuil des transistors 32 et 36. Le transistor 36 conduit avant le transistor 32, pour rétablir la borne 25 à une ten-5 sion négative et par conséquent rétablir le circuit-bascule 20. Cette tension négative à la borne 25 suit la tension de la ligne 60 à - 21 volts. Le circuit 57 commande la forme de tension sur la ligne 60 alors que le courant est rétabli. Le circuit 55 commande la forme de tension sur la ligne 68 alors que le courant est rétabli 10 à la source 28. Le circuit 59 commande la forme de tension sur la ligne 64 pendant l'absence de courant et sa reprise. Une batterie 78 est ensuite utilisée pour rétablir le seuil à - 2 volts du transistor MOS 32. Le graphique des temps de la Fig. 2 indique comment la cellule 15 non volatile de mémoire à bascule 5 fonctionne avant, pendant et a-près le défaut de courant. Ce graphique montre les formes de tension sur la ligne 64 et en conséquence aux transistors de charge MOS 65 et 69; les formes de tension sur les lignes 60 et sur le circuit-bascule volatile 20, ainsi que les formes de tension sur la li-20 gne 68 et en conséquence sur les électrodes 33 et 37 des transistors ilîOS 32 et 36. Le graphique indique également la tension de sortie de la source de cotirant 28, la tension à la borne 25, à la borne 23 et les tensions de seuil des transistors LitîOS 32 et 36 et enfin les tensions de sortie à la borne 49. 25 Au temps I (Fig. 2), en réponse à la perte de courant en 28, le transistor à mode d'appauvrissement 45 est sur marche pour appliquer une différence de potentiel négatif de - 30 volts, venant du condensateur 30, entre l'électrode de porte 33 et l'électrode de source 30 du transistor UN0S 32. Un potentiel négatif de - 27,5 30 volts existe entre l'électrode de porte 33 et l'électrode de drain 31, lequel est à - 2,5 volts. Le transistor 32 coMience à conduire à une tension de porte de - 2,5 volts. Toutefois, 9 volts seulement existent entre l'électrode de porte 37 et les électrodes de source et de drain 34 et 39 qui sont à - 21 volts, du transistor 35 lîTOS 36. Les - 30 volts qui se trouvent au transistor 32 refoulent les électrons de l'interface entre le nitrure et l'oxyde de silicium, à travers la couche de bioxyde et dans le substrat de silicium, pendant -une période d'environ une milliseconde, afin de modifier sa tension de seuil de - 2 volts à - 6 volts. La charge de 40 perte négative venant de ladite interface produit une tension de original/1 71 39155 2112392 formation de porte d'environ - 4 volts à l'interface nitrure/oxyde de silicium du transistor 32. La tension de seuil (c'est-à-dire la tension négative nécessaire pour que le transistor 32 commence à conduire) est donc modifiée de - 2 volts à - 6 volts. La tension de 5 seuil du transistor L2Ï0S 36 à canal p reste à - 2 volts, car un potentiel de - 9 volts seulement est placé sur la couche, ce qui est insuffisant pour assurer le mouvement d'électrons dans cette dernière . Au temps H (Fig. 2), la source de courant 28 est rétablie et 10 les tensions aux électrodes de drain 31 et 39 des transistors MNOS 32 et 36 sont placées à - 21 volts par la ligne 64. Au temps II, la tension négative à l'électrode de source 34 coromence à diminuer plus rapidement que celle de l'électrode de source 30, car une tension de porte décroissante est placée, par le circuit 55 et la li-15 gne 68, sur les électrodes de porte 33 et 37. La tension à l'électrode de source 34 diminue exponentiellement vers - 21 volts par la ligne 64, ce qui est dû au fait que le transistor 36 est actif avant le transistor 32. Au temps III, la tension à l'électrode de porte 37 a atteint 20-2 volts et le transistor MNOS 36 commence donc à conduire en faisant en sorte que la tension au noeud 25 devienne négative. L'électrode de source 34 est de 2 volts plus positive que l'électrode de porte 37 quand le transistor MNOS 36 conduit. Lorsque la tension à l'électrode de porte 37 est de - 5 volts, celle de la borne 25 est 25 de - 3 volts. Le transistor MOS 16 est rendu actif à ce moment afin de rétablir le circuit-bascule 20 à l'état zéro. Le transistor MNOS 32 reste bloqué jusqu'à ce que la tension sur la ligne 68 atteigne - 6 volts. L'électrode de source 34 du transistor MNOS 36 suit celle de la ligne 68. Lorsque la tension de cette dernière atteint - 6 30 volts, le transistor MOS 16 est déjà actif et le transistor MOS 18 reste inactif. Par suite du circuit à retard 57, la tension sur la ligne 60 change après que le transistor MOS 16 est venu sur marche, afin de rétablir complètement le circuit-bascule 20 à son état zéro original. 35 L'électrode de source 82 du transistor MOS 16 est au potentiel de masse, puisque ce dernier est à la terre. L'électrode de drain 84 et la borne 23 sont maintenues au potentiel de masse, car le transistor MOS 16 conduit. La tension à la borne 25 suit celle de la ligne 60, jusqu'à - 21 volts. Le transistor MOS 18 reste inactif, 40 car son électrode de porte 90 est à une tension zéro, venant de la ©ad original 71 39155 7 2112392 ligne 89. Lorsque la tension de la ligne 60 atteint - 24 volts, le circuit-bascule 20 est revenu à son état initial. Entre les temps III et 17, les transistors -iîIOS non volatiles 32 et 36 sont maintenus actifs jusqu'à ce que la tension sur la li-5 gne 60 ait atteint - 24 volts. Lorsque ceci est réalisé, la tension à la borne 25 est à - 21 volts du fait que la tension de 4 volts tombe dans le transistor LOS 14. Pour ramener la tension de seuil du transistor L2T0S 32 à - 2 volts, on agit sur le commutateur 77 au temps IV, jusqu'à la source 10 78 de * 30 volts. La tension de seuil du transistor 32 est ramenée à - 2 volts en plaçant + 30 volts à son électrode de porte 33, par rapport à son substrat qui est à la masse, pendant une milliseconde. Le transistor MtïOS 36 dont la tension de seuil est déjà à - 2 volts, reste non affecté, de même que l'état du circuit-bascule 20. 15 On décrira dans ce qui suit les opérations d'inscription et de lecture du circuit 20. au temps V, l'état de ce circuit passe d'un état "0" à un état "1". Le commutateur 77 est placé dans sa position horizontale et les commutateurs 66 et 75 sont fermés afin d' appliquer un potentiel de zéro volt à la borne 25. La tension à la 20 borne 23 change automatiquement de zéro volt à - 21 volts quand le circuit 30 change d'état. L'état de ce circuit 20 est lu au temps 71 par fermeture du commutateur 75 seuleiaent, le potentiel de zéro volt à la borne 49 indiquant que le circuit est à l'état "0". Au temps VII, le circuit-bas aule 20 revient à l'état "0" par 25 fermeture des commutateurs 62 et 75, ce qui fait passer la borne 23 de - 21 volts à zéro volt. La tension à la borne 25 change automatiquement de zéro volt à - 21 volts. Au temps VIII, le commutateur 75 est fermé, tandis que les commutateurs 62 et 66 restent ouverts, ce qui permet de lire l'état 30 du circuit-bascule 20. La batterie 92 donne un courant de - 2 volts de lecture sur les transistors I2I0S 32 et 36. Le transistor 36 relie la borne 49 à la borne 25 et la tension à la première est donc de - 21 volts. Cette tension négative à la borne 49 indique que le circuit-bascule 20 est à l'état zéro. 35 La cellule de mémoire non volatile 5 est constituée par le cir cuit-bascule 20 qui est volatile et par deux: transistors I.1I0S 32 et 36 non volatiles. Il faut noter cependant qu'un autre circuit bistable volatile pourrait être utilisé à la place de ce circuit 20, avec les modifications appropriées de circuit. En fait, tout 40 dispositif bistable volatile possédant deux bornes de potentiel 71 39155 8 2112392 inégales peut être appliqué connue composant de la cellule de mémoire non volatile prévue dans la présente invention. Les transistors MOS 32 et 36 de la Fig. 1 comportent des couches d'oxyde de silicium d'une épaisseur d'environ 30 angstrôms et 5 des couches de nitrure de silicium, d'environ 1000 angstrôms, de sorte que la charge négative peut être extraite à l'interface entre 1' oxyde et le nitrure de silicium à partir du substrat de silicium. La charge négative à ladite interface tend ensuite à diminuer la tension de seuil de celui des transistors J^NOS qui possède la char-10 ge. Cette disposition est la structure préférée pour les transistors MNOS 32 et 36. Ces transistors 32 et 36 (Fig. 1) pourraient être construits à l'aide de couches minces de nitrure de silicium et de couches épaisses d'oxyde de silicium. La charge négative passerait alors à tra-15 vers l'interface de la couche mince de nitrure, de l'électrode de porte en métal et au-dessus de la couche de nitrure. La charge à 1' interface agirait à nouveau pour diminuer la tension de seuil du transistor MNOS qui posséderait la charge. Au lieu de transistor MNOS non volatiles à seuil variable 32 20 et Î56, on pourrait utiliser des transistors dits MAOS qui sont composés d'une électrode de porte métallique, d'une couche isolante d' oxyde d'aluminium, d'une couche mince isolante d'oxyde de silicium et d'un substrat en silicium. La charge est emmagasinée à l'interface entre l'oxyde d'aluminium et l'oxyde de silicium, pour dimi-25 nuer le seuil du transistor MAOS non volatile. D'autres matériaux isolants peuvent être substitués à l'oxyde d'aluminium ou au nitrure de silicium pour constituer des transistors à effet de champ et seuil variable non volatiles. La cellule de mémoire à bascules 5 qui est non volatile fait 30 appel à des transistors du type MOS 12, 14, 16 et 18. La Fig. 1 indique également des transistors MOS 65 et 69 de charge inscription/ lecture. Chaque transistor MOs comprend une électrode de porte à laquelle on doit appliquer un potentiel de seuil de - 2 volts par rapport à la tension de l'électrode de source, pour permettre au 35 flux de courant de passer entre son électrode de source et son électrode de drain. Les transistors 12, 14, 65 et 69 ont une résistance interne de 100.OOOohms et les transistors 16 et 1B une résistance interne de 5.000 ohms. Les transistors MOS 12, 14, 16, 18, 65 et 69 sont des transis-40 tors à effet de champ et à porte isolée; ils sont du type à canal p, §Ai §fîl@JNAL 71 39155 9 2112392 c'est-à-dire qu'ils sont formés sur un substrat qui est du type N. Les zones de source et de drain sont ensuite dopées pour être du type p et elles sont telles, à la surface, que l'on peut réaliser une construction plane pour les transistors. Ces deux zones de type 5 p sont connectées par un canal p à la surface du substrat, canal qui est placé au-dessous de l'électrode de porte, quand un potentiel négatif de - 2 volts est appliqué à l'électrode de porte, par rapport à l'électrode de source des transistors H03. Les transistors 12, 14, 16, 18, 65 et 69 sont du type à enrichissement, c'est-10 à-dire que le canal entre les zones de source et de drain est normalement non conducteur, mais est rendu conducteur par application d'une tension de seuil négative appropriée par rapport à l'électrode de source. Pour que la conduction se produise, une différence de tension négative doit exister entre les zones de source et de drain 15 et la tension de porte doit être de - 2 volts inférieure à la tension de la plus positive des zones de type p, c'est-à-dire l'électrode de source. Les transistors 1.OS 12, 14, 16, 18, 65 et 69 ont une perte de 3 volts entre leurs deux sones de type p, alors quT elles sont conductrices. 20 .au lieu d'une structure du mode PîïP à enrichissement pour le circuit-bascule 20, on pourrait naturellement utiliser des dispositifs NPH à effet de champ. Des dispositifs de mode à appauvrissement dans lesquels le canal entre la source et le drain est normalement conducteur et est rendu non conducteur par des signaux de por-25 te, peuvent aussi être appliqués sous réserve des modifications appropriées aux tensions appliquées à la cellule non volatile 5. La cellule de mémoire 5 de la Fig. 1 comporte donc deux transistors 32, 36 à effet de champ et seuil variable, du type métal/ni-trure de silicium/oxyde de silicium (L3T0S) et non volatiles. Leur 30 résistance interne est de l'ordre de 5.000 ohms chacun. Ils sont aussi des transistors à canal p. Chacun d'eux possède une couche i-solante de nitrure de silicium d'une épaisseur de 1.000 angstrôms, au-dessus d'une couche isolante d'oxyde de silicium, d'épaisseur de 30 angstrôms environ. Ces trensistors sont qualifiés de non volati-35 les car leurs tensions de seuil restent stables, même si aucun courant ne leur est appliqué. La Fig. 3 présente un réseau 80 de cellules à bascules 5a, 5b, 5c et 5d, possédant chacune un circuit-bascule 20 protégé par une paire de transistors I.270S à seuil variable 32, 36. Chaque cellule 40 se comporte corume représenté aux Fig. 1 et 2. Les caractéristiques 'bad original 71 39155 10 2112392 électriques pour emmagasiner l'état de chaque circuit-bascule 20 dans ses transistors LŒïOS non volatiles 32 et 36 sont les mêmes que pour le fonctionnement de la cellule non volatile 5 de la Fig. 1. En Fig. 3, un commutateur 128 est d'abord utilisé pour sélec-5 tionner une rangée de cellules non volatiles 5a et 5b, en vue d'emmagasiner les états de cette rangée de cellules non volatiles au cours d'une coupure de courant. Le commutateur 128, qui est muni d'un moyen de contrôle (non représenté) fonctionnant en réponse à un défaut de courant, commute ensuite à la rangée inférieure sui-10 vante de cellules non volatiles, à mesure que le courant continue à manquer aux cellules 5c et 5d. La sélection d'une rangée de cellules non volatiles est nécessaire de façon que l'emmagasinage des états du circuit-bascule 20 d'une rangée n'affecte pas celui des états des circuits-bascule 20 d'une autre rangée. 15 Le réseau 80 de cellules de mémoire 5 comporte des commuta teurs 62, 66, 75, 128 et 134 qui leur sont reliés. Les commutateurs de sélection 128, 75 et 134 servent à modifier l'état d'une cellule de mémoire 5 sélectionnée dans le réseau 80. Le commutateur de colonnes 134 effectue la sélection d'une colonne en rendant active 20 soit une paire de transistors 124, 126, soit une paire de transistors 130, 132. Les commutateurs d'inscription 62 et 66 servent à mettre à la masse une borne du circuit-bascule 20 de toute cellule de mémoire du réseau 80 afin de modifier son état. Le changement d'état du circuit 20 sélectionné de la cellule de mémoire 5 séleo-25 tionnée (Fig. 3) se fait automatiquement en abaissant la tension à la borne qui est opposée à la borne qui vient d'être mise à la masse• Les commutateurs 75, 128 et 134 sont utilisés sans les commutateurs 62 et 66 pour lire l'état d'une cellule non volatile du ré-30 seau 80. Les commutateurs 75 et 128 appliquent - 12 volts de la batterie 92 aux portes des transistors MNOS 32 et 36 qui sont alors rendus actifs. La tension à la borne de droite du circuit-bascule 20 sélectionné de la cellule sélectionnée est ensuite lue à la borne 49. Si la tension est de - 21 volts, la cellule sélectionnée 35 est à l'état zéro. Si la tension à la borne 49 est de zéro volt, la cellule sélectionnée est à l'état "ln. Le réseau 80 de cellules non volatiles de la Fig. 3 peut être sous forme d'un circuit intégré et peut être appliqué comme mémoire à accès au hasard d'une calculatrice ou ordinateur. Ce réseau pré-40 sente l'avantage de ne pas perdre les informations si le courant ORIGINAL 71 39155 11 2112392 fait accidentellement défaut dans l'ordinateur. D'autres applications de la cellule non volatile 5 de la Fig. 1 et du réseau 80 de cellules de Fig. 3 sont à la portée de l'honme de métier Les informations peuvent être emmagasinées de façon non vola-5 tile à l'intérieur des transistors ilNOS non volatiles et dans cha-~ que paire de cellules de bascules 5 non volatiles d'un réseau tel que 80, et ce pour une période dépassant une année. Ainsi le réseau non volatile 80 de la Fig. 3 bénéficie d'une longévité non volatile extrêmement prolongée. 71 39155 12 2112392 REVENDICATIONS 1. Cellule de mémoire binaire comprenant un circuit-bascule bistable muni d'une ligne d'alimentation couplée à une source de courant pour maintenir ce circuit à l'état opératoire, ainsi qu'une 5 première et une seconde borne dont le potentiel, en fonctionnement, dépend de l'état dudit circuit, caractérisée par le fait qu'elle coaçorte un premier (32) et un second (36) transistor à effet de champ à seuil variable et porte isolée dont les circuits source-drain sont connectés respectivement à la première (23) et à la se-10 conde (25) borne, tandis que leurs électrodes de porte sont reliées à une source de potentiel auxiliaire (38) par une borne commune et un dispositif de porte inactif (45), ce dernier étant susceptible de répondre à un niveau de potentiel sur ladite ligne d'alimentation (60); la disposition étant telle qu'en cas de défaut d'alimen-15 tation sur ladite ligne (60), le dispositif de porte est rendu actif en vue de connecter la source de potentiel auxiliaire (38) aux électrodes de portes des transistors (32, 36) à effet de champ à porte isolée et seuil variable, le niveau de seuil de l'un seulement des transistors étant modifié suivant l'état bistable auquel 20 se trouve le circuit-bascule (20) immédiatement avant le défaut d' al imen t at ion. 2. Cellule de mémoire selon la revendication 1, caractérisée par le fait que la source de potentiel auxiliaire comprend un condensateur (38) couplé à une source de potentiel (42). 25 3. Cellule de mémoire selon la revendication 2, caractérisée par le fait que le dispositif de porte comprend un transistor (45) à effet de champ et porte isolée dont la voie source-drain est connectée entre ledit condensateur (38) et la borne commune et son é-lectrode de porte couplée à la source de courant (28). 30 4. Cellule de mémoire selon l'une des revendications 1 à 3 prises séparément, caractérisée par le fait que les circuits source-drain des transistors (32, 36) à effet de champ et porte isolée à seuil variable sont chacun couplés par un dispositif de charge respectif (65, 69) à une connexion commune par l'intermédiaire d'un 35 premier circuit à retard (59) à ladite source de courant (28). 5. Cellule de mémoire selon les revendications 3 ou 4 prises séparément, caractérisée par le fait que la source de courant est couplée par un second dispositif à retard (55) à la borne commune, l'électrode de porte (41) du transistor compris dans le dispositif 40 de porte (45) étant reliée par un troisième circuit à retard (57) 71 39155 13 2112392 à la li^ne d ' ai iaentat ion. (30), le retard créé par le sec Dr.' dispositif c. retard (55) étant inférieur à celui qui est produit par le troisième (57; ; le premier circuit à retard (59) comportant un système de déviatior. rr£ee auquel, sa cas de reprir.e du courant à ladite source, l'un des transistors (33 ou 35) dont le seuil est resté inchangé, est rend*» eo"!âi:et.,y;r avant l'autre transistor, le résultat étant le rétablissement du cireuit-bascule fëO) à l'état bistable qu'il occupait immédiatement avant le défaut de courant. 6. Cellule de mémoire selon l'ure des revendications 1 à 5 prises séparément, caractérisée par une source de potentiel de rétablissement, (7fi) susceptible d'être reliée à la borne cotanmne, de façon eue l'état de seuil de celui des transistors à effet de champ (32 ou 36) qui était Modifié en réponse au défaut de courant, puisse revenir à sa valeur d'origine. 7. Cellule 5e mémoire selon l'une des revendications 1 à 6 prises séparément, caractérisée par uns source de potentiel de lecture-inscription (92) susceptible d'être reliée à la borne cocimune, de telle façon rue les deu?: transistors (32, 36) à effet de champ et rorte isolée à seuil variable soient rendus conducteurs; des moyens (??, ôG) étant prévus pour relier un potentiel de référence aux voies source-drain de chacun desdits transistors, de manière telle rue le circuit-bascule (20) puisse être commuté à l'un ou 1' autre de ses états stables, ainsi que des moyens (4S) servant à connecter un dispositif de détection à ur.e au moins des voies source-drain desdits transistors, permettant d'obtenir une indication de l'état dudit circuit-bascule (£0). 8. Cellule de mémoire selon l'une des revendications 1 a 7 frises séparément, caractérisée par le fait ?ue le circuit-bsseule comprend une paire intercroisés de transistors à effet de champ et r>orte isolée (16, 18) possédant des seuils fixes et dont les voies source-drair. son t couplées par des dispositifs de charge respectifs (12, 14) - la ligne d'alimentation (60). 9. R;.seeu de m-tylne de riellules de mîro;*re binaire selon l'une des revendications 1 à P rrif.es séparément.