FR 2112364 A1 19720616 FR 7133817 A 19710916 71 33817 211 236 '} La présente invention scr.csrre les -.âmoires 5 transistors et nlus particulièrement une mémoire couvant str° réalisés sous la -?orne d'un ensemble de circuits monolithique . I ; est nécessaire, -aux J-ins de la réalisation des types de calculateurs - les oies ÉvclJ93, 33 pouvoir dis-j^ser ce disoositifs d'emmagasinage qui soient j la -'ois ranidés et "Deu coûteux, zn ce qui concerne notamment l'emmagasinage local, il est nécessaire ds pouvoir accéder très raoidement à des ensenj les de données relativement dbu importants. Afin d'assurer leur compatibilité avec d'autres circuits, il est souhaitable que ces dispo-10 sitifs destinés à l'emmagasinage local soient réalisés sous forme de circuits monolithiques, ces derniers étant caractérisés par le fait que le circuit tout entier est diffusé dans une pastille semiconductrice. Dans de tels circuits, les composants actifs tels que les transistors occuoent un espace relativement faible, alors que les résistances, les inductances et les 15 condensateurs occupent une place excessive et devraient être utilisés le moins possible. L'emploi des composants qui prennent le moins de place, c'est-à-dire les transistors et les diodes, devrait de même être réduit au strict minimum. Par ailleurs, ces circuits devraient être extrêmement rapides et devraient absorber une puissance relativement faible puisque la dissioa-20 tion de chaleur présente un problème lorsqu'on utilise des techniques permettant d'obtenir une densité élevée. La cellule dite "Harper" décrite dans le brevet des EUA n° 3 423 737 déposé le 21 Juin 1965 par la demanderesse est une cellule de mémoire monolithique bien connue qui présente bon nombre des caractéristiques requises 25 pour la réalisation de calculateurs évolués. En raison de son importance, on s'est efforcé de mettre au point des circuits ayant une vitesse de fonctionnement encore plus élevée, occupant moins de place et possédant des circuits de commande associés plus simples. II convient également de mentionner le commutateur de courant décrit 30 dans le-brevet n° 1 194 433 déposé en France par la demanderesse le 13 Novembre 1957 Dans ce commutateur, un courant constant circule dans celui de deux transistors à émetteurs couolés dont la base est à un niveau de potentiel plus élevé que celle de l'autre transistor. L'un des principaux avantages de ce commutateur de courant est sa vitesse de fonctionnement 35 élevée. L'un des principaux objets de la présente invention est donc de fournir une mémoire améliorée utilisant la vitesse de fonctionnement élevée du commutateur de courant mentionné ci-dessus. Un autre objet de l'invention est de fournir une mémoire améliorée 40 utilisant un nombre minimum de oomDasants dans un agencement simplifié. BAD ORÎQ^AL 71 33817 21? 236'i Un autre objet de l'invention est de fournir une mémoire améliorée pouvant être réalisée en utilisant des techniques de fabrication de circuits intégrés monolithiques. Un autre objet de l'invention est de fournir une mémoire améliorée 5 capable de vitesses de fonctionnement très élevées. Un autre objet de l'invention est de fournir une mémoire améliorée possédant des circuits de commande associés simolifiés. Un autre objet de l'invention est de fournir une mémoire améliorée qui n'engendre qu'une chaleur relativement peu élevée. 10 Les objectifs ci-dessus sont atteints grâce à un agencement original dans lequel les émetteurs des transistors de la cellule de mémoire sont connectés aux émetteurs des transistors de l'amplificateur de détection pour fonctionner en tant que commutateur de courant. D'autres objets, caractéristiques et avantages de la présente invention 15 ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est un schéma représentant les cellules de mémoire et les amplificateurs de détection. 20 La figure 2 est un schéma représentant les circuits de sélection de rangée. La figure 3 est un schéma représentant les circuits de sélection de colonne. La figure 4 est un schéma représentant les circuits d'entrée de données 25 et de lecture/écriture. On a représenté sur la figure 1 quatre cellules de mémoires, 11, 12, 13. et 14, disposées en deux rangées et deux colonnes. Bien que quatre cellules soient décrites ci-après, il est évident qu'un nombre quelconque de cellules peut être utilisé. 30 La cellule 11 [première rangée et première colonne) comprend un transis tor T8 ayant deux émetteurs E8L et E8R, et un transistor T9 ayant également deux émetteurs E9L et E9R. Un conducteur relie le collecteur du transistor T8 à la base du transistor T9. De même, un conducteur relie le collecteur du transistor T9 à la base du transistor T8. Les collecteurs respectifs 35 des deux transistors sont reliés aux résistances de charge RB et R7, et les émetteurs E8R et E9L sont connectés à la résistance émetteur R8. Qn dispose ainsi d'un circuit bistable dans lequel le courant traverse l'un ou l'autre des transistors T8 et T9 de telle sorte qu'un transistor est conducteur cependant que l'autre est non conducteur. Le transistor qui 40 est conducteur est maintenu hors saturation. Les trois autres cellules de BAD ORIGINAL 1 71 33817 3 2112364 mémoire 12, 13 et 14 sont réalisées d'une façon analogue. La cellule de mémoire 12 comprend les transistors T10, T11; la cellule 13 comprend les transistors T15, T16; et la cellule 14 comprend les transistors T17, T18. La cellule 12 comprend les résistances R9, R10 et R11; la cellule 13 comprend 5 les résistances R16, R17, R18 et la cellule 14 les résistances R19, R20 et R21. Les extrémités inférieures des résistances R8 et R11 sont connectées ensemble ainsi qu'à une alimentation de -4 volts par l'intermédiaire de la résistance R48. L'avantage que présente cet agencement par rapport à 10 un agencement dans lequel chaque résistance émetteur serait directement connectée à une source de tension, est que les résistances peuvent avoir une faible valeur ohmique qui nécessite une surface de silicium beaucoup moins importante dans une structure intégrée. Les résistances R18, R21 et R22 sont connectées de façon analogue pour les cellules 13 et 14. 15 En ce qui concerne la cellule de mémoire 11, il est évident que, si le transistor T9 est conducteur, son collecteur et par conséquent la base du transistor T8 sont à un niveau bas de façon à maintenir le transistor T8 dans son état non conducteur. Cela étant, il n'y a pratiquement aucune chute de tension aux bornes de la résistance RS. Par conséquent, le collecteur 20 du transistor T8 est à un niveau haut, et de ce fait la base du transistor T9 est également à un niveau haut afin de maintenir le transistor T9 dans son état conducteur selon l'hypothèse de départ. Les valeurs des tensions d'alimentation et des résistances sont choisies avec soin de telle sorte que, lorsque le transistor T9 est conducteur, la chute de tension aux bornes 25 de sa résistance collecteur R7 soit inférieure à 650 millivolts et que la polarisation inverse base-collecteur soit insuffisante pour saturer le transistor T9. N'importe laquelle des quatre cellules de mémoire 11 à 14 peut être sélectionnée en vue d'une opération de lecture ou d'écriture par des circuits 30 de sélection de rangée et de colonne décrits ci-après. Par exemple, si l'on désire sélectionner la cellule 12, les circuits de sélection de rangée doivent sélectionner la première rangée et les circuits de sélection de colonne doivent sélectionner la seconde colonne, l'intersection de ces deux ordonnées désignant et sélectionnant une cellule particulière, de 35 la façon décrite ci-après. Le reste du circuit représenté sur la figure 1, qui est appelé le circuit d'amplification de détection et de sortie des données, est décrit plus loin, après les circuits de sélection de rangée, de sélection de colonne et de décodage d'écriture et de lecture. La figure 2 décrit le circuit de sélection de rangée. L'entrée Sélettion 40 de rangée est retïee . à la base du transistor T1. Ce transistor ainsi BAD ORIGINAL 71 33817 4 2112364 I que 1b transistor T2 constituent un commutateur de courant, la résistance R3 faisant fonction de résistance d'émetteur commune. La base du transistor T2 est reliée à une tension de référence V . Si la base du transistor Bd T1 est à un niveau haut, le transistor T1 laisse passer la totalité du 5 courant et le transistor T2 est bloqué. Si la base du transistor T1 est à un niveau bas, le transistor T2 laisse passer la totalité du courant et le transistor T1 est bloqué. 3i l'on suppose qu'un signal de niveau haut est appliqué à la base du transistor T1, le courant circule dans la résistance R1, le transistor 10 T1 et la résistance R3. Le passage du courant dans le transistor T1 se traduit par l'application d'une entrée de niveau bas à la base du transistor T4. Ce dernier est monté en émetteur suiveur, la résistance R13 faisant fonction de résistance de charge. Par conséquent, un niveau bas à la base du transistor T4 se traduit par un niveau bas à la base du transistor T5. 15 Le transistor T5 et le transistor T6 constituent un commutateur de courant, avec la résistance R5 comme résistance d'émetteur commune, et la base du transistor T6 est reliée à une alimentation de référence V . En conséquence, DO le niveau bas à la base du transistor T5 a pour résultat que le transistor T6 laisse passer la totalité du courant et que le transistor T5 est bloqué. 00 De ce fait, un faible courant traverse la résistance R4 et la base du transistor T7 est à un niveau haut. Le transistor 17 est monté en émetteur suiveur et de ce fait l'émetteur du transistor T7, qui est connecté à la ligne 15, est à un niveau haut, le résultat étant que c'est la rangée 1 qui est sélectionnée et que, de ce fait, les cellules 11 et 12 sont partiellement 25 sélectionnées. Le transistor T2 est bloqué parce que le transistor T1 est conducteur, et par conséquent, un courant négligeable traverse la résistance R2 et la base du transistor T3 se trouve à un niveau haut. Le transistor T3 est monté en émetteur suiveur, la résistance R12 étant sa résistance de charge. 30 Du fait que la base du transistor T3 est à un niveau haut, la base du transistor T12 est également à un niveau haut. Les transistors T12 et T13 constituent un commutateur de courant, la résistance R14 étant la résistance d'émetteur commune, et la base du transistor T13 est connectée à une alimentation de référence V-,„. Par conséquent, le niveau haut à la base du transistor OD 35 T12 se traduit par le fait que le transistor T12 laisse passer la totalité du courant et que le transistor T13 est bloqué. La résistance R15 est la résistance de charge collecteur du transistor T12 et, de ce fait, le courant traversant le transistor T12 traverse également la résistance R15. Cela se traduit par un niveau bas à la base du transistor T14. Ce dernier est monté 40 en émetteur suiveur, et par conséquent, un niveau bas à sa base se traduit 49 71 33817 5 2112364 ' par un niveau bas à son émetteur, qui est connecté à la ligne 16. Ce niveau bas indique que la rangée 2 n'est pas sélectionnée et, par conséquent, que les cellules 13 et 14 ne sont pas sélectionnées. Si l'on suppose à présent que la base du transistor T1 est à un niveau 5 bas, le transistor T1 est bloqué et le transistor T2 laisse passer la totalité du courant. La rangée 2 est par conséquent sélectionnée au lieu de la rangée 1. Par exemDle, un niveau bas à la base du transistor T1 se traduit par un niveau haut à la base du transistor T4 et à la base du transistor T5, ce qui se traduit par un niveau bas à la base du transistor T7, et de ce 10 fait par un niveau bas à l'émetteur du transistor T7 qui a st connecté à la ligne 15. Le niveau bas à la base du transistor T1 rend le transistor T2 conducteur et, par conséquent, fournit un niveau bas à la base du transistor T3 ainsi qu'à la base du transistor T12, ce qui se traduit par un niveau haut à la base du transistor T14 et, de ce fait, par un niveau haut à l'émetteur 15 du transistor T14 qui est connecté à la ligne 13. La figure 3 décrit le circuit de sélection de colonne. L'entrée Sélection de Colonne est reliée à la base du transistor T19. Si l'entrée de ce circuit est à un niveau haut, la colonne 1 est sélectionnée et si l'entrée est à un niveau bas, c'est la colonne 2 qui est sélectionnée. Cependant, les 20 signaux de sortie du circuit de sélection de colonne transmis sur les lignes 17 et 18 seront rendus inopérants à moins qu'il n'existe un niveau bas à l'entrée Sélection de Bloc qui est connectée à la base du transistor T23. La façon dont ces signaux de sortie peuvent être rendus inopérants par 25 l'entrée Sélection de Bloc est décrite ci-après. Les transistors T23 et T24 constituent un commutateur de courant, la résistance R35 faisant fonction de résistance d'émetteur commune, et la base du transistor T24 est reliée à une alimentation de référence V__. La résistance R34 est la résistance DD de charge collecteur du transistor T24. Si l'entrée Sélection de Bloc et, 30 par conséquent, la base du transistor T23 sont à un niveau haut, le transistor T23 laisse passer le courant et le transistor T24 est bloqué. De ce fait, un très faible courant traverse la résistance R34, et la base du transistor T25 est à un niveau h aut. Le transistor T25 est monté en émetteur suiveur, les résistances R47 et R36 étant les résistances émetteur resD3cti-35 Ves des émetteurs E25L et E25R, et par conséquent, les deux émetteurs E25L et E25R sont à un niveau haut. Puisque ces derniers émetteurs sont directement connectés aux lignes 17 et 18 de sortie des circuits de sélection de colonne, ces deux lignes se trouvent à un niveau haut quels que soient les signaux provenant de l'entrée Sélection de Colonne. Un niveau bas sur la ligne 40 17 ou sur la ligne 18 indique qu'une colonne est sélectionnée, et par consé 71 33817 6 2112364 quent, le signal de sélection de colonne a été rendu inopérant Si l'entrée Sélection de Bloc à la base du transistor T23 est à un niveau bas, le transistor T24 laisse passer le courant et le transistor T23 est bloqué, ce qui se traduit par un niveau bas à la base du transistor T25, ce dernier niveau 5 ayant pour effet de déconnecter les émetteurs E25L et E25R des lignes 17 et 18 et de permettre au circuit de sélection de colonne de commander ces deux dernières lignes. Les transistors T19 et T20 du circuit de sélection de colonne de la figure 3, sont connectés en commutateur de courant, la résistance R33 étant 10 la résistance d'émetteur commune, et la base du transistor T20 étant connectée à une alimentation de référence Vbn. Les résistances R31 et R32 sont OD les résistances de charge de collecteur des transistors T19 et T20, respectivement. Si l'entrée. Sélection de Colonne à la base du transistor T19 est à i*i niveau haut, le transistor T19 conduit et le transistor T20 est bloqué. 15 En conséquence, la base du transistor T21, qui est connectée au collecteur du transistor T19, est à un niveau bas et la base du transistor T22, qui 3 3t connectée au collecteur du transistor T20, est à un niveau haut. Les deux transistors T21 et T22 sont montés en émetteur-suiveur et, par conséquent, l'émetteur du transistor T21, qui est connecté à la ligne 17, est à un 20 niveau bas et l'émetteur du transistor T22 qui est connecté à la ligne 18, est à un niveau haut. Par conséquent, la colonne 1 indiquée par la ligne 17 a été sélectionnée, et la colonne 2 indiquée par la ligne 18 n'a pas été sélectionnée. On suppose évidemment ici que le circuit de sélection de colonne n'est pas rendu inopérant par la Sélection de Bloc. Afin de 25 sélectionner la colonne 2 au lieu de la colonne 1, l'entrée Sélection de Colonne à la base du transistor T19 doit être à un niveau bas. Ce niveau bas se traduit par un niveau haut à la base du transistor T21 et par un niveau bas à la base du transistor T22. En conséquence, la ligne 17, qui est connectée à l'émetteur du transistor T21, sera à un niveau haut, et 30 la ligne 18 qui est connectée à l'émetteur du transistor T22, sera à un niveau bas. Le niveau bas sur la ligne 18 indique que c'est la colonne 2 qui est maintenant sélectionnée. Comme le montre la figure 4, le signal d'entrée permettant de déterminer si c'est une opération de lecture ou une opération d'écriture qui doit 35 être effectuée est appliqué aux bases des transistors T42 et T47. Le signal d'entrée de données est appliqué à la base du transistor T43 et n'agit que si le signal de lecture/écriture se trouve dans l'état correspondant à une opération d'écriture. La ligne 21 est mise au niveau bas par un signal d'écriture et au niveau haut par un signal de lecture. Les lignes 19 et 40 20 ne sont commandées par le signal d'entrée de données dans le cas d'une 71 33817 7 2112364 opération d'écriture (l'une d'elle se trouvant à un niveau haut et l'autre à un niveau bas) que lorsque le signal de lecture/écriture se trouve dans un état correspondant à une opération d'écriture. Si une opération d'écriture doit être effectuée, le signal de lecture/ 5 écriture (figure 4) doit être à son niveau bas. Les transistors T47 et T48 constituent un commutateur de courant, la résistance R42 étant la résistance d'émetteur commune et la base du transistor T40 étant reliée à une alimentation de référence Vgg- Etant donné que le signal d'écriture applique un niveau bas à la base du transistor T47, ce dernier est bloqué et le 10 transistor T48 conduit. La circulation du courant collecteur du transistor T48 s'effectue au travers des résistances R46 et R45, du transistor T48 et de la résistance R42. Les résistances R46 et R45 font donc fonction de résistance de charge de collecteur du transistor T48 et, de ce fait, la base du transistor T49 qui est reliée au collecteur du transistor T48 15 se trouve à un niveau bas. Le transistor T49 est monté Bn émetteur-suiveur avec la résistance R43 comme résistance d'émetteur. Par conséquent, la ligne 21, qui est reliée à la résistance d'émetteur R43, se trouve à un niveau bas. Les données acheminées sur la ligne 21, sont transmises à l'amplificateur de détection (figure 1) afin que ce dernier puisse effectuer une 20 opération d'écriture. Le signal d'écriture qui est aDoliqué au transistor T47 ( figure 4) est également appliqué à la base du transistor T42. Les transistors T42, T43 et T44 sont connectés de façon à constituer un commutateur de courant, la résistance R39 faisant fonction de résistance d'émetteur commune et 25 la base du transistor T44 étant reliée à une alimentation de référence La résistance R37 est la résistance de collecteur commune des transistors Bci T42 et T43, et la résistance R38 est la résistance de collecteur du transistor T44. L'application d'un signal Entrée de Données de niveau bas à la base du transistor T43 se traduit Dar l'emmagasinage d'un "0" (niveau haut 30 sur la ligne 19 et niveau bas sur la ligne 20). L'application d'un signal Entrée de Données de niveau haut à la base du transistor T43 se traduit par l'emmagasinage d'un "1" (niveau bas sur la ligne 19 et niveau haut sur la ligne 20). Toujours dans l'hypothèse où un signal d'écriture (niveau bas) serait appliqué aux bases des transistors T42 et T47, 1'application d'un 35 signal Entrée de Données de niveau bas à la base du transistor T43 a pour effet de rendre les transistors T42 et T43 non conducteurs et le transistor T44 conducteur. En conséquence, la base du transistor T45, qui est connectée au collecteur du transistor T42, se trouve à un niveau haut, et la base du transistor T4B, qui est connectée au collecteur du transistor T44, à 40 un niveau bas. Les transistors T45,et T46 sont montés en émetteur-suiveur. 71 33817 8 2112364 ! les résistances R40 et R41 étant leur résistances d'émetteur respectives. Par conséquent, la ligne 19. qui est reliée à l'émetteur du transistor T45, est à un niveau haut, et la ligne 20, qui est reliée à l'émetteur N du transistor T46, à un niveau bas. Cela se traduit par l'emmagasinage 5 d'un "0", comme indiqué ci-dessus, et les signaux acheminés sur les lignes 19 et 20 sont transmis à l'amplificateur de détection, puis à la cellule appropriée. Si le signal Entrée de Données est à un niveau haut, le transistor T43 conduit et le transistor T44 est bloqué, ce qui se traduit par un niveau bas à la base du transistor T45 et par un niveau haut à la base du transistor 10 T46. En conséquence, il existera un niveau bas sur la ligne 19 et un niveau haut sur la ligne 20. Afin d'effectuer une opération de lecture, le signal Lecture/écriture doit être à un niveau haut. Les bases des transistors T42 et T47 sont donc à un niveau haut. Les transistors T42 et T47 sont par conséquent tous deux 15 conducteurs. La résistance R37 est la résistance de charge de collecteur du transistor T42, et la base du transistor T45 est donc à un niveau bas, et il s'ensuit que la ligne 19 est elle aussi à un niveau bas. La résistance R38 fait à présent fonction de résistance de charge de collecteur pour le transistor T47, et la base du transistor T46 est donc à un niveau bas, 20 la ligne 20 étant par conséquent elle aussi à un niveau bas. Par conséquent, dans le cas d'une opération de lecture, les lignes 19 et 20 sont toutes deux contraintes de passer à un niveau bas. Etant donné que le transistor T47 est conducteur, le transistor T48 est bloqué, et de ce fait la base du transistor T49 cesse d'eîre connectée au collecteur du transistor T48. 25 Les transistors T49 et T50 ainsi que les résistances qui leur sont associées R43, R44, R45 et R46 constituent à présent un générateur de polarisation stabilisé qui fournira à sa sortie sur la ligne 21 un niveau de tension qui sera à mi-chemin entre les tensions présentes aux collecteurs des cellules de mémoire. Cette tension de polarisation est appliquée par l'intermédiaire 30 de la ligne 21 à l'amplificateur de détection afin de le mettre en état d'effectuer une opération de lecture dans une cellule de mémoire. Le transistor T49 est monté en émetteur-suiveur avec la résistance R43 comme résistance de charge d'émetteur, la polarisation de sa base étant fournie par les résistances R45 et R46. Le transistor T50 utilisant la résistance d'émetteur 35 R44 se trouve dans une boucle de réaction, et détecte la tension présente sur la ligne 21 et régie la Dolarisation de la base du transistor T49 par l'intermédiaire de sa résistance de collecteur R4B. Comme le montre la figure 1, il existe un amplificateur de détection pou rchaque colonne de l'ensemble de mémoires. Ces amplificateurs de détec-40 tion sont connectés de façon à constituer des commutateurs de courant, fe \ 71 33817 3 2112364 5 signal 3 élection de Colonne sélectionne l'amplificateur de détection désiré, et les données devant être écrites et lues sont toutes deux transmises au travers de 1*amplificateur de détection. Les transistors T25, T27, T28, T29, T30 et T31, et les résistances R27 et R28 constituent un amplificateur 5 de détection pour la colonne 1. Les transistors T32, T33, T34, T35, T36 et T37 ainsi que les résistances R29 et R3D constituent un amplificateur de détection pour la colonne 2. La résistance R23 est la résistance de charge collecteur commune eux transistors T29 et T35, et les données provenant d'une opération de lecture seront disponibles sur la ligne 22 qui 10 est reliée aux collecteurs des transistors T29 et T35. Le fonctionnement de l'amplificateur de détection de la colonne 1 est expliqué en détail ci-après. Les transistors T28, T27 et T2B, ainsi que les émetteurs du cQté gauche, E8L et E15L, des transistors T8 et T15 , sont connectés de façon à constituer un commutateur de courant, la résistance 15 R27 étant leur résistance d'émetteur commune. La base du transistor T28 est reliée par l'intermédiaire de la ligne 21 3 une alimentation stabilisée de référence réglable. Les transistors T29, T30 et T31 ainsi que les émetteurs du cSté droit, E9R et E1SR, des transistors T9 et T1S constituent un autre commutateur de courant, avec la résistance R28 corme résistance d'émetteur 20 commune, et la base du transistor T29 est reliée par l'intermédiaire de la ligne 21 à l'alimentation stabilisée de référence. La ligne 17 qui est reliée aux bases des transistors T27 et T30 est restés le signal de sélection de colonne, et la colonne 1 est sélectionnée si la ligne 17 est à un niveau bas, et non sélectionnée si cette ligne est à un niveau haut. En fonctionne-25 ment effectif, une seule rangée est sélectionnée, et nour les besoins de la présente descriDtion, on sunoose que c'est la rangée 1 qui a été sélectionnée en faisant passer la ligne 15 à un niveau haut et la ligne 16 à un niveau bas. Toutes les conditions étant maintenant remplies pour faire fonctionner 30 la cellule de mémoire 11, une ooération d'écriture est décrite ci-après. La ligne 21 orovenant de l'alimentation stabilisée de référence réglable doit être à un niveau bas afin que l'amplificateur de détection puisse effectuer une opération d'écriture. Pour écrire un "1" dans la cellule 11, l'émetteur E8L du côté gauche du transistor T8 de la cellule 11 est rendu conducteur. 35 La ligne 19 reliée à la base du transistor T2S sera donc à un niveau bas, et la ligne 26 reliée à la base du transistor T31 à un niveau haut. Cet état contraint la ligne 23 à passer à un niveau bas et la ligne 24 à un niveau haut, et par conséquent, le courant circule dans le transistor TB, faisant ainsi oasser le collecteur du transistor T8 et la base du transistor 40 T9, qui est reliée au collecteur de transistor T8, à un niveau bas. En 71 33817 10 2112364 conséquence, le transistor T9 est bloqué et le transistor T8 conduit, indiquant ainsi qu'un "1" est emmagasiné dans la cellule 11. Pour écrire un "0" dans la cellule 11, la ligne 19 doit être à un niveau haut et la ligne 20 à un niveau bas. Cet état fait passer la ligne 5 23 à un niveau haut et la ligne 24 à un niveau bas. En conséquence, le transistor T9 conduit et le courant traverse son émetteur E9R, ce qui a pour effet de rendre le transistor T8 non conducteur, indiquant ainsi "qu'un "0" est emmagasiné dans la cellule. Une opération de lecture dans la cellule 11 est décrite ci-dessous. 10 La cellule 11 est de nouveau sélectionnée en faisant passer la ligne 15 à un niveau haut et la ligne 16 à un niveau bas. On fait ensuite passer les lignes 19 et 20 à un niveau bas, et l'alimentation stabilisée de référence réglable transmise par l'intermédiaire de la ligne 21 est réglée à une tension qui est à mi-chemin entre les tensions présentes aux collecteurs 15 de la cellule de mémoire. Si un "1" est emmagasiné dans la cellule 11, le transistor T8 est conducteur et le transistor T9 non conducteur. La base du transistor T8 est donc à un niveau haut et celle du transistor T9 à un niveau bas. La base du transistor T8 est la plus positive des bases des transistors T8, T26, T27 et T28 et, par conséquent, le courant traverse 20 l'émetteur E8L. La base du transistor T29 est la plus positive des bases des transistors T9, T29, T30 et T31, et par conséquent le transistor T29 est conducteur. Le courant traverse l'émetteur E8L, ce qui fait passer la ligne 23 à un niveau haut, et la ligne 24 est à un niveau bas. Par conséquent, le transistor T29 conduit et fait passer la ligne 22 à un niveau 25 bas. Etant donné que la ligne 22 est connectée à la base du transistor T38 dans la configuration à collecteurs cormiuns, 1'émetteur du transistor T38 sera à un niveau bas. Les transistors T39 et T40 sont connectés de façon à constituer un commutateur de courant, la résistance R2B étant la résistance d'émetteur commune et la résistance R25 étant la résistance 30 de charge collecteur du transistor T39. La base de ce dernier est connectée à l'émetteur du transistor T38, et par conséquent, la base du transistor T39 est également à un niveau bas, ce qui se traduit par le fait que le transistor T40 est conducteur et que le transistor T39 est non conducteur. En conséquence, la base du transistor T41, qui est connectée au collecteur 35 du transistor T39, est à un niveau haut, et puisque le transistor T41 est connecté dans la configuration à collecteurs communs, la ligne de sortie de données connectée à l'émetteur du transistor T41 se trouve à un niveau haut, lequel indique qu'un "1" est emmagasiné dans la cellule 11. Si un "0" est emmagasiné dans la cellule 11, le transistor T8 est bloqué 40 et le transistor T9 est conducteur, et la base du transistor T9 est à un 71 33817 11 2112364 niveau haut. Ce dernier provoque le Dassage du courant dans l'éfmetteur E9R et la ligne 24 est à un niveau haut, ce qui rend le transistor T29 non conducteurret la ligne 22 est à un niveau haut. La base du transistor T39 est également à un niveau haut, et la base et l'émetteur du transistor 5 T41 passe donc à un niveau bas, ce qui signifie que la ligne de sortie de données est à un niveau bas, lequel indique qu'un "0" est emmagasiné dans la cellule 11. En mode d'écriture, la tension provenant de l'alimentation stabilisée de référence réglable présente sur la ligne 21 et appliquée aux bases 10 des transistors T28 et T29 est à un niveau bas, et le transistor T29 n'est jamais conducteu r. En conséquence, la ligne 22 serait à un niveau haut et ceci ressemble à un signal de lecture "0". Pafrrconssquent, la ligne Sortie de Données est à un nivau bas chaque fois qu'une opération d'écriture sera en couirï. 15 Bien que le fonctionnement d'un seul amplificateur de détection ait été décrit ci-dessus, le fonctionnement des autres amplificateurs de détection et la façon dont sont effectuées les opérations de lecture ou d'écriture intéressant les autres cellules de mémoire pourront facilement être compris puisqu'il s'agit d'un montage symétrique. 20 II résulte de la description faite ci-dessus que le commutateuride courant est très utilisé dans le présent circuit. En particulier, chaque amplificateu rde détection comprend un commutateur de courant et est utilisé à la fois pour écrire et pour lire les données dans les différentes cellules de mémoire. Le commutateur de courant présente une vitesse de fonctionnement 25 extrêmement rapide, et son emploi dans les amplificateur de détection permet d'obtenir un ensemble de mémoires qui oossède des cycles de lecture et d'écriture extrêmenent rapides. Plus particulièrement, un commutateur de courant est constitué par la moitié gauche (transistors T2S, T27 et T28) de l'amplificateur :de détection 30 et par les émetteu is de E8L et E15L de la moitié gauche de chaque cellule dans la colonne de cet ànplificateur de détection; un autre commutateur de courant est constitué par la partie droite (transistors T29, T30, et T31) du même amplificateur de détection et par les émetteurs E9R et E16R de la moitié droite de chaque cellule dans cette colonne. Pour effectuer 35 une opération d'écriture, l'un de ces commutateurs de courant est utilisé pour prendre du courant à l'un des cStés de la cellule sélectionnée, l'autre cqfi mutateur de courant ne prenant pas de courant du côté opposé de la cellule sélectionnée. Cette technique se traduit par un temps d'écriture inférieur à 2 nanosecondes. 40 Le même commutateur de courant est égaleront utilisé pour lire de façon 71 33817 12 2112364 non destructive les données contenues dans la cellule. Pour effectuer une opération de lecture, il suffit d'augmenter la tension d'alimentation de référence [ligne 21) Dour les commutateurs de courant de l'amplificateur de détection et de la faire passer à une valeur à mi-chemin entre les tensions 5 présentes aux collecteurs de la cellule de métoaire et de rendre inopérantes les lignes d'écriture 19 et 20 aboutissant à l'amplificateur de détection. Une opération de lecture est alors effectuée pendant un cycle extrêmement rapide d'une durée inférieure à 1 nanoseconde. Les deux améliorations ci-dessus sont réalisées à l'aide d'un amplificateur à commutateu rde courant 10 qui est utilisé à la fois pour écrire et pour lire des informations dans la cellule. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art 15 peut y apporter toutes modifications de forme ou de détail qu'il jugg utiles, sans pour autant sortir du cadre de ladite invention. 71 33817 13 2112364 REVENDICATIONS 5 1.- lémoire à transistors caractérisée en ce qu'elle comprend: une pluralité de cellules de mémoire, une pluralité d'anplificateurs de détection, et des moyens d'interconnexion nour interconnecter les cellules de mémoire et les amolificateurs de détection dans une configuration de commutateur de courant. 2.- "lémoire à transistors selon la revendication 1, dans laquelle chaque cellule de rrémoire comprend une pairs de transistors et les cellules de 10 mémoire sont disposées en rangées et colonnes, caractérisée en ce que les amplificateurs de détection sont disposés en Daires, chaque paire d'amplificateurs de détection étant associée respectivement avec une colonne. 3.- Mémoire à transistors selon les revendications 1 ou 2, dans laquelle chaque cellule de mémoire comprend une paire de transistors, chacun d'eux 15 ayant deux émetteurs et la base de l'un étant reliée au collecteur de l'autre, et chaque amplificateur de détection comprend olusieurs transistors, caractérisée en ce que les moyens d'interconnexion comprennent des moyens pour coupler respectivement un des émetteurs de chacun des transistors d'une cellule de mémoire à l'émetteur d'un des transistors de l'amplificateur de 20 détecticn. 4.- Mémoire à transistors caractérisée en ce qu'elle comprend: une pluralité de cellules de mémoire disposées en rangées et en colonnes, chaque cellule de némoire comprenant une paire de transistors, la base de l'un étant reliée directement au collecteur de l'autre, et chaque transistor 25 ayant deux émetteurs, des premiers moyens de connexion pour connecter un des émetteurs de chaque transistor à une source de courant. 30 transistor des cellules de mémoire aux émetteurs des transistors de 1'amplificateur de détection, pour un fonctionnement en commutateur de courant. 5.- .lémoire à transistors caractérisée en ce qu'elle comprend : une pluralité de cellules de mémoire disposées en rangées et colonnes, chaque cellule comprenant deux transistors ayant chacun deux émetteurs, 35 une pluralité de paires d'amplificateurs de détection, chaque paire un amplificateur de détection comprenant plusieurs transistors, et des seconds moyens de connexion pour connecter l'autre émetteur de chaque 71 33817 14 2112364 étant associée avec une colonne, chaque amplificateur de détection comprenant plusieurs transistors, et des moyens pour coupler les émetteurs des transistors des cellules de mémoire avec les émetteurs des transistors des amplificateurs de détection salon une configuration de commutateur de courant.