FR 2112024 A1 19720616 FR 7024545 A 19700702 70 24545 21 12024 La présente invention est relative à des circuits intégrés, comprenant des transistors MOS obtenus par implantation ionique. Les circuits à transistors MOS sont très large-5 ment utilisés dans l'électronique actuelle. Les caractéristiques électriques de ce transistor, à savoir sa haute impédance d'entrée et-son utilisation possible en résistance variable, aussi bien que ses conditions de fabrication entraînant une technologie simple et le faible 10 encombrement de ce dispositif rendent ce type d'élément très intéressant à utiliser dans les circuits intégrés complexes. Malheureusement, les domaines de fréquence où sont utilisables les transistors MOS obtenus par la technique 15 la plus courante actuellement, celle de diffusion, est fortement limitée. On expliquera la technique de diffusion au moyen du schéma de la Fig. 1. Dans un substrat de silicium 2 de conduction de 20 type N, par exemple, on diffuse deux plots de type opposé, de conduction 4 et 6, ces plots sont dits de source et de drain. La région 8 comprise entre les deux plots, dite canal d'inversion, -est recouverte d'une couche 10 d'oxyde de silicium fin (SiO^) sur laquelle est évaporée une 25 électrode métallique 12 qui constitue la grille. La conductivité entre les plots de source et de drain est commandée- par la tension appliquée sur cette électrode 12. Par suite des, difficultés de positionnement du masque de métallisatioh permettant d'obtenir la grille et 30 pour avoir une commande satisfaisante =du canal d'inversion, - % il est commode que ladite métallisation recouvre partiellement les plots de source et de drain. Il en résulte des capacités parasites source-grille et grille-drain. Cette dernière capacité est la cause principale de la dégradation 35 des performances en fréquence (effet Miller). Les limitations en fréquence du domaine d'utilisation sont dues également à la durée du temps de transit des porteurs dans le canal . - ji-si la ^apac::.è --r.t.re 1-? .or de di nr. ?-c COPV 70 24545 2112024 La technique plus récente de fabrication des transistors MOS par implantation ionique permet d'améliorer la rapidité des circuits réalisés et, en outre, de diminuer encore leur encombrement. Les profondeurs des diodes 5 obtenues par diffusion sont plus importantes que celles obtenues en implantant des ions. On montre alors que, dans ce dernier cas, on peut rapprocher davantage les plots de source et de drain. Grâce à cette technique, on peut atteindre une plus forte densité de composants 10 par unité de surface et par conséquent améliorer le rendement du dispositif. La Fig. 2 permettra de comprendre le procédé d'implantation ionique. On peut former dans un substrat 14 de silicium, d'un certain type de conduction (conduction N 15 par exemple), deux zones 16 et 18, de l'autre type de conduction (conduction P par exemple), par bombardement d'ions de bore, par exemple, dudit substrat à travers une couche de silice 20 et un masque 22. Les ouvertures de celui-ci. sont obtenues par photo-lithogravure dans une 20 couche métallique déposée sur la silice. On réalise ainsi les plots de source et de drain d'un transistor MOS. On utilise la partie du masque 22 comprise entre les deux plots 16 et 18 comme électrode de grille. Celle-ci est ainsi exactement superposée au canal d'inversion, 25 il n'y a pas de recouvrement des plots de source et de drain par ladite électrode, ce qui entraînerait l'apparition de capacités parasites. Le positionnement de la grille étant assuré, il est possible de réduire les dimensions du canal d'inversion, en particulier sa longueur c'est-à-dire la distance entre 30 les deux plots. 70 24545 3 2112.024 La technique d'implantation ionique permet de commander le dopage en surface du substrat. On peut par exemple modifier le dopage dans le canal; il est possible ainsi d'ajuster la valeur de la tension de seuil. Dans 5 ces conditions, on peut utiliser un substrat très peu dopé ce qui permet de diminuer la capacité du plot de drain. En conséquence, et pour ces diverses raisons, on améliore le comportement en fréquence des transistors MOS. Le circuit intégré objet de l'invention permet XO de réaliser, par implantation ionique, des schémas complexes comprenant des transistors MOS de commande et de charge fonctionnant de façon satisfaisante dans une grande bande de fréquence. Un circuit intégré à transistor MOS, conforme à 15 l'invention, formé sur un substrat de semi-conducteur d'un certain type de conduction recouvert d'une mince couche de silice, d'une couche inerte de passivation et d'une couche de mêtallisation est caractérisé en ce que dans ce circuit les zones prévues pour les plots de drain et de source des 20 transistors MOS ainsi que certaines connexions entre deux points du circuit sont constituées par des bandes parallèles à une direction donnée, obtenues par implantation ionique sur la surface dudit substrat, la couche de mêtallisation étant enlevée à l'endroit desdites zones, et de type de conduction 25 opposé à celui du substrat, l'oxyde métallisé compris entre deux zones dopées voisines, devant appartenir à un même transistor MOS, constitue sa grille, les autres connexions du circuit étant établies par des bandes métallisées de direction perpendiculaire à celle des bandes déposées 30 par implantation ionique et situées au-dessus d'une couche épaisse de silice déposée à basse température. La présente invention est également relative à un procédé de préparation d'un tel circuit intégré, à partir d'une plaque de silicium ou substrat d'un certain 35 type de conduction qui comprend les phases suivantes : 24545 2112024 a) polissage et nettoyage de la plaque de silicium b) oxydation thermique du substrat pour constituer une couche d'oxyde de silicium (SiC>2) de faible épaisseur, c) dépôt sur la couche d'oxyde d'un revêtement chimiquement inerte, d) implantation ionique éventuelle d'une couche de conduction plus grande que la-conduction du substrat à travers la couche de silice passivëe, e) dépôt d'une couche métallique sur la couche chimiquement inerte, . f) gravure dans la couche de mêtallisation des ouvertures définissant les zones devant être dopées par implantation ionique (formation du masque d'obtention des bandes dopées), g) implantation ionique desdites zones à travers le masque défini sous f, la couche chimique inerte et la couche de silice, h) opération de recuit de l'ensemble de la plaque et des diverses couches pour obtenir les caractéristiques désirées des zones dopées par implantation ionique, i) gravure du dépôt métallique sur la couche chimiquement inerte entre les paires de zones dopées voisines pour déterminer les caractéristiques de grille des transistors MOS ainsi constitués (formation du masque de grilles), j) dépôt à basse température d'une couche épaisse de silice, k) gravure des prises de contact à travers la couche épaisse de silice sur les grilles définies précédemment et sur les zones implantées (formation du masque de prises de contact). 1) dépôt d'une couche métallique (2ème couche) sur la couche épaisse de silice, m) gravure des autres interconnexions (formation du dernier masque des interconnexions) du deuxième niveau. Mises à part les dispositions principales qui ont été décrites, l'invention concerne également diverses dispositions secondaires mentionnées par la suite et notamment relatives à la réalisation décrite et à un exemple d'application du procédé. 70 24545 s 2112024 Les circuits complexes réalisés à l'aide de cette technique sont de préférence des circuits logiques dont l'élément de base est un inverseur à deux transistors MOS en série, l'un de commande et l'autre dit de charge dont 5 la grille est portée à un potentiel continu, ce transistor jouant le rôle de résistance de charge. L'avantage principal des circuits intégrés suivant l'invention est la possibilité d'implantation facile d'un circuit logique en fonctions NOR, lorsqu'on connaît son 10 équation logique. Par ailleurs, les surfaces implantées formant des bandes parallèles, et les surfaces métallisées, formant des bandes parallèles perpendiculaires aux précédentes, étant assez importantes il est avantageux de réduire les capacités entre elles au moyen de la couche épaisse de 15 silice qui les sépare suivant le procédé selon l'invention. En outre, la géométrie des transistors suivant l'invention permet d'obtenir des inverseurs rapides à faible consommation. • Pour mieux faire comprendre la présente invention 20 et ses différents avantages techniques, on va décrire un circuit intégré conforme à l'invention ainsi qu'un exemple d'application du procédé d'obtention de ce circuit intégré étant entendu que ces exemples n'ont aucun caractère limitatif quant aux modes de mise en oeuvre et aux applications qu'on 25 peut en faire. Les Fig.l et 2 montrent les configurations des transistors MOS suivant, l'art antérieur. La Fig. 3 représente un schéma électrique d'un inverseur à transistor MOS qui peut servir d'élément de base 30 au circuit intégré conforme à l'invention. La Fig. 4 représente le schéma électrique du circuit réalisé. On remarquera que ce circuit utilise les mêmes fonctions NOR que celui de la Fig-3, cependant il a deux entrées. La Fig. 5 représente la topciogie du circuit 35 construit suivant l'invention dont le schéma électrique est celui de la Fig, 4. Les Fig. 6 3 9 représentent différentes phases i ' _ jc.t ici dv pr»_r.ëâê de i 1 m* en: ion. 2112024 La Fig", 3 représente le schéma électrique d'un inverseur. Deux transistors MOS 24 et 26 ont leurs bornes source-drain en série et réunissent la niasse à un pôle d'une source de tension HT. Tandis que le transistor 24 5 fonctionne normalement, la grille recevant la tension d'entrée appliquée en E, le transistor 26 joue le rôle de résistance de charge et sa grille est portée au potentiel fixe d'un pôle d'une source de tension THT. La borne de sortie S est réunie au point commun aux deux transistors. 10 Le circuit réalisé que représente la Fig.4 est essentiellement constitué de deux montages inverseurs 28 et 30 en série qui réunissent la masse M à un pôle d'une source de tension HT. Le premier comprend deux transistors MOS 32 et 34, le second jouant le rôle de 15 résistance de charge. Les électrodes des transistors MOS reliées à la masse constituent les électrodes de "source"; les électrodes de "drain" sont réunies à la borne H.T. Tandis que la grille du transistor 34 est portée au potentiel fixe d'un pôle d'une source de tension 20 THT, celle du transistor 32 reçoit une tension d'entrée E. Le second inverseur 30 comprend deux transistors MOS actifs 36 et 38 en parallèle et un transistor MOS de charge 40. La grille de celui-ci est encore portée au potentiel fixe du pôle d'une source de tension THT, mais tandis que la grille 25 du transistor 36 est réunie au point commun aux deux transistors du premier inverseur 28, la grille du transistor 38 est réunie à une seconde borne d'entrée E'„ La borne de sortie S du circuit est réunie au point commun des transistors 36,38 et 40. 30 Le schéma de la Fig.5 représente la topologie' d'un circuit intégré réalisé suivant l'invention, conformément au circuit électrique de la Fig. 4. Le principe essentiel est l'utilisation des zones dopées (hachurées sur la Fig. 5) comme connexions verticales et l'utilisation 35 de metallisations horizontales (en gris sur la Fig. 5) pour réaliser le circuit. Les points de contact sont représentés par des croix. Le procédé de fabrication des transistors MOS ■ i-.v.irde et de change est xe même. £ ùy la Fig. 5, les 70 24545 BAD ORIGINAL 70 24545 7 2112024 bandes dopées sont de part et d'autre des canaux, d'inversion 48 et 54 suivant leur largeur et les bandes dopées sont de part et d'autre des canaux 46, 50 et 52 suivant leur longueur. La raison de cette disposition est que les 5 transistors de charge, jouant ici le rôle de résistance de charge, doivent avoir un canal d'inversion disposé en longueur. Les interconnexions des éléments entre eux se font en utilisant deux niveaux : niveau des zones 10 implantées et niveau de mêtallisation supérieur et éventuellement niveau intermédiaire. On reconnaît les bandes dopées verticales 42,44 obtenues par implantation ionique sur un substrat de silicium recouvert d'une couche mince de silice passivêe, à travers un cache, non représenté, 15 réalisé par attaque chimique (photolithogravure) d'une couche de mêtallisation continue. Lesdites bandes 42 et 44 sont disposées de façon adjacente aux régions 46, 48, 50, 52 et 54 de la couche initiale de mêtallisation correspondant respectivement aux canaux d'inversion des transistors 20 32, 34,36, 38 et 40 (Fig. 4). A noter que lesdites parties adjacentes aux régions citées sont les zones de source et de drain. Les électrodes de grille de ces transistors sont constituées par les parties de la couche métallisée qui recouvre les canaux d'inversion. 25 Le circuit est complété par des bandes métallisées parallèles entre elles et perpendiculaires aux bandes dopées, (bandes métallisées horizontales sur la Fig.5). Ces bandes métallisées sont connectées auxdites bandes dopées et aux électrodes de grille des transistors. Mais 30 pour réduire la capacité entre les bandes dopées et métallisées, ces deux types de bandes sont séparées par une couche épaisse de silice. On forme ledit dépôt épais de silice puis par photolithogravure on grave ce dépôt jusqu'à atteindre les bandes dopées et les électrodes de grille devant être inter-35 connectées. On forme ensuite une couche de mêtallisation continue dans laquelle on définit par photolithogravure les bandes métalliques 56,58 constituant un deuxième niveau de mêtallisation (Figure 9). On décrira, maintenant, un exemple d'application 40 du procédé de l'invention qui est illustré par les figures 70 24545 2112024 6 à 9 et qui correspond à la technologie proposée. Un substrat 62 de silicium de conduction N par exemple (Fig. 6) est tout d'abord poli et nettoyé par tout moyen connu. Suivant une technique également 5 classique,le substrat subit une oxydation thermique de façon qu'il soit recouvert d'une couche de silice (SIO.J 0 ^ 64 de faible épaisseur, 1000 A environ. Cette couche subit ensuite un traitement de passivation. On dépose une couche mince de nitrure de silicium (Si^N^) 66. Les performances 10 du circuit réalisé peuvent être améliorées, par réduction des capacités parasites, en faisant une opération d1 implantation ionique, de façon à créer une couche N +/N. On métallisé ensuite le substrat couvert d'une couche de silice passivée. On utilise par exemple de l'aluminium 15 qui forme une couche 68. On verra par la suite qu'il peut être très avantageux d'utiliser du silicium polycristallin. On grave ensuite sur la couche de métal, par photolithogravure, un premier masque définissant les zones à implanter et formant, des bandes parallèles (verticales 20 sur la Fig. 7). Il ne subsiste alors du dépôt métallique 68 qu'un masque 70 (Fig.1) définissant les bandes parallèles à doper 72. L'opération d'implantation ionique est alors effectuée à travers le masque précédemment défini, la couche de passivation et la couche de silice. Les jonctions 25 de source et de drain ainsi formées sont donc passivées. L'ensemble de la plaquette, dans laquelle les zones dopées 74, 76, 78 et 80 sont formées, est soumis à une opération de recuit afin d'ajuster les caractéristiques électriques desdites zones. 30 On utilise une partie du revêtement métallique recouvrant la couche d'oxyde située entre deux zones dopées, par implantation ionique, comme grille de commande pour obtenir l'effet MOS entre les deux dites zones. On grave à nouveau le dépôt métallique restant pour définir geomCtrique-35 ment les électrodes de grille 1,3,5 ,7 .représentées sur la figure 8a et par conséquent les canaux- d'inversion des transistors. Le schéma électrique équivalent au dispositif de la 70 24545 s 2112024 Fig. 8& est représenté sur la Fig. 8^. A noter qu'à partir des deux zones implantées successives, on peut définir plusieurs transistors MOS à commande distincte et connectés en parallèle. On dépose la couche épaisse 5 de Si02 (88 sur la Fig. 9) à basse température et on grave les prises de contact sur les grilles définies précédemment , et sur les bandes implantées. On effectue une mêtallisation générale de la plaquette (2ëme niveau) et après gravure des intercon-10 nexions (60, 84, 86 - Fig. 9) on réalise le circuit désiré. Une autre variante du procédé de 1'invention permet d'abaisser la tension de seuil des transistors MOS jusqu'à environ 0,6 Volt. Ce résultat remarquable 15 est obtenu en utilisant, à là place de 1'aluminium précédemment employé, du silicium polycristallin pour constituer les grilles. La couche métallique nommée sous e au paragraphe 2 de l'énoncé du procédé de l'invention est alors une couche de silicium polycristallin. Le 20 masque est' donc, pour cette variante, réalisé à partir d'un dépôt de silicium polycristallin. Sur la Fig. 10, qui représente en coupe un mode de réalisation d'un transistor MOS suivant la variante du procédé mettant en oeuvre du silicium 25 polycristallin, x et x^ désignent respectivement les épaisseurs des couches d'oxyde mince et épaisse. Pour un rapport x^ / xq déterminé, l'utilisation du silicium polycristallin désigné par 90, permet d'augmenter le rapport des tensions d'alimentation maximale et de seuil. 30 En effet, avec le silicium polycristallin, la tension de seuil est abaissée alors que la tension d'alimentation maximale n'est pas modifiée. De ce fait, on peut obtenir, d'une part, une amélioration des performances en fréquence du circuit, par suite d'une zone de linéarité plus grande 35 de la résistance de charge, et, d'autre part, une diminution de la dérive de la tension de seuil. Les améliorations du circuit sont avantageuses, par exemple, lorsque ce dernier est utilisé en liaison avec une logique TTL. 70 24545 i» 2112024 A noter que le dépôt d'une couche épaisse de silice ne modifie pas. la position des jonctions source-substrat et drain-substrat. L'épaisseur d'oxyde déposé rend négligeables, comme il a déjà été expliqué, les 5 capacités parasites de croisement et les risques de canaux parasites. Suivant cette technologie, le nombre de masques utilisés (quatre) est le même que dans le cas de la technologie classique par diffusion mais les pos-10 sibilités offertes sont beaucoup plus grandes. Le type de circuit conforme à l'invention peut être de dimensions plus faibles que ceux de l'art antérieur puisqu'il est possible de faire passer une bande de mêtallisation au-dessus d'une grille ou d'une 15 bande implantée sans établir un contact. La suppression de la diffusion latérale des plots de source et de drain entraîne une réduction de la dimension de ceux-ci et par conséquent une diminution de la surface occupée par un transistor. 20 La technologie suivant le procédé de l'invention offre une grande souplesse pour l'interconnexion des éléments entre eux en utilisant deux niveaux: niveau des zones implantées et niveau de mêtallisation supérieur (éventuellement niveau intermédiaire). Cette 25 dernière caractéristique est particulièrement appréciée pour la fabrication assistée par ordinateurs de circuits complexes. Les performances d'un circuit de ce type sont améliorées par rapport à celle d'un circuit de type connu 35 grâce à la réduction des capacités parasites de rétroaction et des capacités de croisement d'une part, ainsi que de la longueur des connexions et de la longueur des canaux d'autre part. 70 24545 ii 21120'24 REVENDICATIONS ]°) Circuit intégré à transistor MOS formé sur un subtrat de semi-conducteur d'un certain type de conduction recouvert d'une mince couche de silice (SiO^), d'une couche inerte de passivation et d'une couche de mêtallisation, 5 caractérisé en ce que dans ce circuit les zones prévues pour les plots de drain et de source des transistors MOS ainsi que certaines connexions entre deux points du circuit sont constituées par des bandes parallèles à une direction donnée, obtenues par implantation ionique sur la surface dudit subs-10 trat, la couche de mêtallisation étant enlevée à l'endroit desdites zones, et de type de conduction opposé à celui du substrat, l'oxyde métallisé compris entre deux zones dopées voisines, devant appartenir à un même transistor MOS, constitue sa grille,"les autres connexions.du circuit étant établies 15 par des bandes métallisées de direction perpendiculaire à celle des bandes déposées par implantation ionique et situées au-dessus d'une couche épaisse de silice déposée à basse température. 2") Procédé de préparation d'un circuit intégré 20 suivant la revendication 1, à partir d'une plaque de silicium ou substrat d'ion certain type de conduction qui comprend les phases suivantes: - ai polissage et nettoyage de la plaque de silicium, - b) oxydation thermique du substrat pour constituer une 2 S couche d'oxyde de silicium ^SiO^) de faible épaisseur, - c) dépôt sur la couche d'oxyde d'un revêtement chimiquement inerte, - d) implantation ionique éventuelle d1 une couche de conduction plus grande que celle du substrat, à travers 30 la couche de silice passivée, - e) dépôt d'une couche métallique sur la couche chimiquement inerte, - fi gravure dans la couche de mêtallisation des ouvertures formant des bandes parallèles entre elles et définissant 3 5 les zones devant être dopées par implantation ionique, - g) implantation ionique desdites zones à travers le masque défini sous f, la couche chimiquement inerte et la couche de silice, B 3561-3 HD 70 24545 12 2112024 - h) recuit de l'ensemble de la plaque et des diverses couches pour obtenir les caractéristiques désirées des zones dopées par implantation ionique, v - i) gravure du dépôt métallique sur là couche chimiquement 5 - inerte entre les paires de zones dopées voisines pour déterminer les caractéristiques de grille des transistors MOS ainsi constitués, - j) dépôt à basse température d'une couche épaisse de silice, - k) gravure des prises de contact à travers la couche épaisse 10 de silice sur les grilles définies précédemment et sur les zones implantées (formation du masque de prises de contact), - 1) dépôt d'une couche métallique (2ème couche) sur la couche épaisse de silice, 15 - m) gravure des autres interconnexions (formation du dernier masse des interconnexions) du deuxième niveau ce qui forme des bandes métallisées parallèles entre elles et perpendiculaires auxdites bandes mentionnées sous le paragraphe f. 20 3") Procédé suivant la revendication 2, caractérisé an ce que le revêtement chimiquement inerte est en nitrure de silicium Si_N.. 3 4 4e) Procédé suivant la revendication 2, caractérisé en ce que la couche métallique déposée sous e est en aluminium. 2 5 5e) Procédé suivant la revendication 2, caractérisé en ce que la couche métallique déposée sous e est en silicium polycristallin. B 3561,3 HD Revendications déposées après le premier projet d'avis documentaire.