FR 2112393 A1 19720616 FR 7139156 A 19711102 71 39156 i 2112393 La présente invention a pour objet un circuit de mémoire binai re. Un circuit de ce genre connu comprend, à titre d'élément binaire d'emmagasinage, un seul transistor à effet de champ et porte iso lée à seuil variable, et par ce terme, on entend un dispositif semi 5 conducteur constitué par un substrat semi-conducteur d'un premier type de conductivité pourvu d'une paire de zones espacées d'un second type de conductivité et désignées par électrode de source et électrode de drain ou d'utilisation, une couche isolante recouvrant ledit substrat dans la zone qui sépare les électrodes de source et 10 de drain, avec une électrode conductrice appelée électrode de porte placée au-dessus de la couche isolente. Ce dispositif est capable d'occuper l'un ou l'autre de deux états de seuil distincts pratique ment stables et déterminés par la valeur de la tension qu'il est né cessaire d'appliquer à l'électrode de porte pour constituer un ca-15 nal conducteur dans le substrat semi-conducteur, entre les électrodes de source et de drain. Le terme de "pratiquement stables" signi fie que l'état de seuil ne varie pas à des vitesses comparables aux vitesses de commutation électroniques. Dans la pratique, un des é-tats peut varier au cours d'une période mesurée en valeur de mois. 20 Un ob^et de l'invention est de réaliser un circuit d'emmagasi nage binaire qui soit encore plus stable. La présente invention prévoit en conséquence un circuit de mémoire binaire qui est caractérisé par une cellule de mémoire comprenant un premier et un second transistor à effet de champ et porte 25 isolée et à seuil variable; par des organes d'inscription grâce auxquels l'un ou l'autre de ces transistors assume un état de seuil différent de celui de l'autre transistor, permettant de définir ainsi deux états binaires de ladite cellule; par des organes de lecture destinés à appliquer une tension d'excitation changeant conti-50 nuellement dans le même sens vers les électrodes de porte des deux transistors en commun; et par des organes de détection ou d'exploration couplés au circuit source-drain de chacun des transistors; la disposition étant telle qu'en réponse à l'application de cette tension d'excitation, l'un des transistors conduise avant l'autre 35 de façon que lesdits organes de détection prennent un état qui soit représentatif de l'état de ladite cellule. On notera que dans un circuit de mémoire binaire selon la présente invention, l'état de la cellule de mémoire est déterminé en fait par les valeurs relatives des états de seuil de deux transis-40 tors et non pas par la valeur absolue de l'état de seuil d'un seul 71 39156 2 2112393 transistor. Cette disposition permet de réaliser un circuit beaucoup plus stable, ainsi que des temps de rétention de la mémoire qui peuvent s'étendre au-delà d'une année. On a représenté aux dessins ci-joints une forme non limitative 5 de réalisation de l'invention et dans ces dessins: Fig. 1 est un schéma du circuit binaire en question; Fig. 2 est un graphique des temps de ce même circuit; Fig. 3 est un schéma d'un réseau de cellules de mémoire non "volatiles". 10 Le circuit de la Fig. 1 comprend une cellule de mémoire binai re 5. Une électrode de drain 31 d'un transistor 32 à tension de . seuil altérable et non volatile, par exemple un transistor à canal p,métal/nitrurs de silicium/bioxyde de silicium/silicium (MNOS), est connectée à une électrode de source 19 d'un transistor 65 mé-15 tal/oxyde de silicium/ silicium (MD6). De même, l'électrode de drain 39 d'un autre transistor MOS 36 à canal p, est connectée à l'électrode de source 24 d'un transistor MOS 69. Les électrodes de drain 22 et 26 et les électrodes de porte des transistors MOS 65 et 69 sont connectées à une source de courant 28 de -24 volts, par 20 une ligne 64. Les électrodes de source 30 et 35 des transistors KNOS 32 et 36 sont connectées à des bornes 23 et 25 d'un dispositif de lecture introduetion/extraction qui est sous forme d'un circuit à bascules 20. Ce circuit 20 comporte une partie de gauche 74 et une partie de droite 73. Les électrodes de porte 33 et 37 des tran-25 sistors î£N0S 32 et 36 sont connectées par l'intermédiaire d'un commutateur 54 à m circuit 55 qui comprend une résistance et un condensateur. Une tension de porte qui augmente négativement de façon continue, appliquée du circuit 55, agit pour exciter celui des trai-sistors MNOS 32, 36 qui possède la tension de seuil négative la 30 plus faible, avant d'exciter l'autre transistor MÎTOS. Les électrodes de drain 7 et 4 et les électrodes de porte des transistors de charge MOS 12 et 14 du circuit bascule 20 sont connectées à la source de courant 28, par une ligne 60. Les électrodes de source 8 et 6 sont reliées respectivement aux bornes 23 et 25. 35 Quand la tension de seuil du transistor MDïOS 32 est inférieu re (par exemple - 2 volts) à celle du transistor MNOS 36 (par exemple - 6 volts), la cellule de mémoire non volatile 5 est considérée comme étant dans un état déterminé. Avec une telle tension de seuil, le transistor ï/NOS 32 conduit des électrons de l'électrode de drain 40 31 à l'électrode de source 30 quand le tension de - 2 volts est 71 39156 3 2112393 appliquée entre son électrode de porte 33 et son électrode de source 30, ce qui est dû au fait que plusieurs électrodes existent à 1* interface de couche isolante entre le nitrure de silicium, et l'oxyde de silicium. Le transistor 13TOS 36 ne conduit pas d'électrons de 5 l'électrode de drain 39 à son électrode de source 35 jusqu'à ce qu* une tension de — 6 volts soit appliquée entre son électrode de porte 37 et son électrode de source 35, ce qui est dû au fait que peu d' électrons sont emmagasinés à l'interface de la couche nitrure de silicium/oxyde de silicium. Les substrats des transistors IwNOS 32 et 10 36 sont à la masse. Les électrons retenus entre le- transistor 13I0S 32 affectent le matériau semi-conducteur au silicium qui est en-dessous, ce qui aide à la formation d'une zone p dans le matériau semiconducteur au silicium entre sa source de type p et sa zone de drain . Chacun des transistors MNOS 32 et 36 possède une couche d'oxy-15 de de silicium d'épaisseur d'environ 30 angstroms, de façon que la charge négative puisse être amenée à son interface bioxyde de sili-cium/nitrure de silicium à partir du substrat inférieur en silicium de type n. La charge négative à ladite interface agit ensuite pour diminuer négativement la tension de seuil de celui des transistors 20 MNOS dans lequel une charge est emmagasinée. Au lieu de transistors àïROS 32 et 36, on peut faire appel à des transistors MAOS, c'est-à-dire du genre comportant une électrode de porte métallique, une couche isolante d'oxyde d'aluminium, une couche isolante d'oxyde de silicium et un substrat en silicium. La 25 charge est eiamagasinée à l'interface entre l'oxyde d'aluminium et 1* oxyde de silicium afin de diminuer négativement le seuil du transistor 1£A0S. D'autres matériaux isolants pourraient, à titre de variante, remplacer l'oxyde d'aluminium, pour constituer des transistors non volatiles à effet de champ et seuil variable. 30 La Fig. 2 montre un graphique des temps de fonctionnement de la mémoire non volatile 5 de la Fig. 1. Pour pouvoir lire l'état de la cellule 5, on ferme le commutateur 54 et, comme indiqué au temps II (Fig. 2), la tension de la ligne 68 de Fig. 1 commence à être négative à la vitesse de 24 volts par microseconde. La tension à l'é-35 lectrode de porte 33 du transistor 12Î0S 32 atteint - 2 volts au temps III. Le transistor 32 co.imence à conduire en plaçant ainsi une tension négative sur son électrode de source 30. Le transistor LIN0S 36 ne commence pas à conduire avant que la tension sur la ligne 68 atteigne - 6 volts. L'électrode de source 35, toutefois, ne devient 40 pas négative quand la tension à l'électrode de porte 37 du transis- BA& ORlQttiAt " 71 39156 4 2112393 tor MOS 36 atteint - 6 volts juste avant le temps III, car la borne 25 du circuit bascule 20 est établie et maintenue au potentiel de masse et le transistor LiOS 18 s'excite par la ligne 70 lorsque le transistor MNOS 32 commence à conduire. La borne 23 du circuit 5 bascule 20 est amenée à - 4 volts par le transistor MNOS 32. L'élea trode de source 92 et l'électrode de drain 94 du transistor MOS 18 sont au potentiel de terre. Son électrode de porte 90 est au potentiel de - 4 volts. Au temps III, une tension de - 2 volts est appliquée à l'élec-10 trode de porte 33. Le transistor MNOS 32 conduit des électrons de son électrode de drain 31 à la borne 23 du circuit bascule 20. Celui-ci est établi à un état appelé "1" lorsque sa borne 23 atteint ■une tension négative avant la borne 25. La borne 23 atteint une tel le tension négative avant la borne 25, car le transistor MNOS 32 s' 15 excite avant le transistor MNOS 36. Le circuit bascule 20 est en ou tre établi sur l'état "1" par le fait qu'une tension de - 24 volts n'est pas établie à la ligne 60 par le commutateur 152. En conséquence, un bit "l" dans la cellule 5 de lecture seulement MNOS est décalé dans le circuit bascule 20 pendant la lecture dans la cellu-20 le non volatile 5. Le bit "ln du circuit bascule 20 peut être trans féré dans une calculatrice par des bornes 49 et 48 et la ligne 72 de Fig. 1. Le circuit 20 est de préférence un dispositif de lecture à introduction/extraction pour la cellule non volatile 5. Toutefois d'autres dispositifs de lecture-introduction et lecture-extraction 25 peuvent être utilisés en lieu et place du circuit 20. Le circuit bascule 20 est rendu actif pour explorer l'information dans la cellule de mémoire 5, même si la différence de tensions de seuil des transistors MNOS 32 et 36 peut changer de quelques dizièmes de volt de l'un à l'autre, ce qui est dû à une perte de charge de l'inter-30 face de l'un des transistors MNOS. La mémoire 5 possède une longévi té de lecture dépassant un an. Il faut noter que le circuit de lecture sensible de la Fig. 1 est tributaire de la différence des tensions de seuil de deux transistors MNOS 32 et 36, plutôt que de^ leurs valeurs absolues. 35 Pour inscrire un zéro, la tension de seuil du transistor MNOS 36 est rendue moins négative (-2 volts) que celle du transistor iîINOS 32 ( - 6 volts), comme indiqué au temps Y. La cellule de mémoi re est alors considérée comme étant à l'état "0". Le circuit bascule 20 est utilisé pour établir la cellule 5 à l'état "0" au temps Y 40 et également pour lire cet état zéro au temps VIII. Le transistor 8AD ORIGINAL 71 39156 5 2112393 MNOS 36 conduit avant le transistor 32 et il est alors chargé, tandis que le transistor 32 ne l'est pas. L'opération de lecture de la cellule 5 lorsqu'elle est à l'état zéro, s'effectue comme suit. .a.u temps VI, la tension des portes 5 33 et 37 commence à augmenter négativement à la vitesse de 24 volts par microseconde. temps VII, le transistor HïOS 36 s'excite a-vant le transistor 32. L'électrode de source 35 du transistor IvIlïOS 36 devient négative au temps VII. L'électrode de porte 80 du transistor MOS 16 est placée à - 4 volts. Ce transistor 16 du. circuit 10 20 s'excite par la ligne 71 au temps VII. Comme ce transistor 16 est actif et que son électrode de source 82 est au potentiel de ter re, son électrode de drain 84 est au potentiel de terre au temps VII. La borne 23 est donc placée au potentiel de terre au temps VII Comme l'électrode de porte 90 du transistor MOS 18 est connectée à 15 la borne 23, elle est maintenue au potentiel de terre au temps VII par la ligne 70. Le transistor I.I0S 18 est donc maintenu bloqué au temps VII. Le circuit bascule 20 est par conséquent à l'état zéro. Le transistor IdNOS 32 est alors établi, mais toutefois le circuit 20 a déjà été établi à l'état "0" et il n'est donc pas affecté. 20 La Fig. 1 montre également des transistors de charge MOS 65 et 69 à canal p qui sont utilisés, avec le circuit 20 pour l'inscription dans la mémoire 5 juste après les temps I et V (Fig. 2). L'électrode de source 19 (Fig. 1) du transistor IvlOS 65 est connectée à l'électrode de drain 31 du transistor MCT0S 32. L'électrode de 25 source 24 du transiior MOS 69 est connectée à l'électrode de drain 39 du transistor MNOS 36. Les électrodes de drain 22 et 26 des tran sistors 110S 65 et 69 sont connectées à la ligne 64 qui est à - 24 volts. Au temps I, le circuit bascule 20 est placé à l'état "1" par mise à la masse de la borne 49 et connexion à une borne 50 et aussi 30 par la fermeture du commutateur 152. L'électrode de source 24 du transistor MOS 69 et l'électrode de drain 39 du transistor MNOS 36 sont donc à - 2,5 volts. La borne 25 est à zéro volt et la borne 23 à - 24 volts par fermeture du commutateur 152. Le circuit bascule 20 est à l'état "1" et est utilisé pour faire passer la cellule 35 de mémoire à un état "1" juste après le temps I (Fig. 2). La cellule 5 passe à l'état "1" en donnant - 30 volts aux électrodes de por te 33 et 37 des transistors MNOS 32 et 36, grâce à une batterie 42, et ce juste après le temps I, par fermeture du commutateur 45. Ce dernier est ensuite ouvert après une milliseconde. 40 La borne 49, et en conséquence la borne 25, sont placées à BAD ORIGINAL, 71 39156 6 2112393 - 24 volts par la borne 51, en vue d'établir le circuit 20 à l'état zéro au temps V. Le commutateur 153 est fermé, l'électrode de source 19 du transistor LIOS 65 et l'électrode de drain 31 du transistor MNOS 32 montent à - 2,5 volts. En appliquant - 30 volts à 5 la ligne 68, grâce au commutateur 45, juste après le temps V, la mémoire 5 est alors à l'état zéro. Le circuit bascule 20 est placé à l'état zéro au temps Y afin d'inscrire la cellule 5 à l'état zéro juste après le temps Y. La cellule de mémoire non volatile 5 (Fig. 1) qui est à l'état 10 "1" au temps 3ZX, peut être effacée au temps IY en donnant une tension de + 30 volts de la batterie 78 aux électrodes de porte 33 et 37 des transistors MK0S 32 et 36, au moyen du commutateur 77. Les substrats des deux transistors LIN0S 32 et 36 sont à la masse. Les électrons dans le substrat de silicium au-dessous de la couche de 15 nitrure de silicium du transistor MNOS 36 sont attirés au temps IY vers l'interface entre le nitrure et l'oxyde de silicium. La tension de seuil du transistor MNOS 36 change de - 6 volts à - 2 volts su temps IY. La tension de seuil du transistor MNOS 32 reste à - 2 volts au temps IY, car son interface entre le nitrure et l'oxyde de 20 silicium possède déjà un excès d'électrons. Les interfaces entre nitrure et oxyde des transistors MNOS 32 et 36 sont donc chargées né gativement au temps IV, en vue d'effacer le bit un de la cellule de mémoire 5. Les transistors MOS 65 et 69 ont une résistance interne de 25 100.000 ohms, tandis que celle des transistors MNOS 32 et 36 est de l'ordre de 5.000 ohms. En conséquence, l'électrode de drain 31 ou 39 du transistor MNOS 32 ou 36 est très près de la masse quand elle conduit et son électrode de source 30 ou 35 est à la niasse. Ceci permet donc d'avoir presque une différence de 30 volts entre l'élec-30 trode de porte 37 et l'électrode de source et de drain 35 et 39 du transistor MNOS 36, juste après le temps I. Le transistor 36 voit sa tension de seuil rendue plus négative juste après le temps I, car son électrode de source 35 est placée à la masse au temps I. Lorsque l'électrode de source 30 du transistor MNOS 32 est 35 maintenue à zéro volt au temps Y et l'électrode de porte 33 placée à - 30 volts, juste après le temps Y, un courant passe du transistor MNOS 32 à travers le transistor de charge MOS 65. L'électrode de drain 31 du transistor MNOS 32 est placée à - 2,5 volts à ce moment-là, car l'électrode de drain 22 du transistor MOS 65 est main-40 tenue à - 24 volts. Les électrons refoulés de l'interface entre le 71 39156 7 2112393 nitrure et l'oxyde de silicium du transistor 32 juste après le temps V, changent sa tension de seuil de - 2 volts à - 6 volts. En-cuite, pendant la lecture, au temps VI, une tension de porte variable qui augmente négativement, est placée sur les électrodes de por-5 te connectées 33 et 37, par la ligne 68 et le transistor MtTOS 36 devient actif à - 2 volts, tandis que le transistor IvïîOS 32 ne s' active pas jusqu'à ce que son électrode de porte atteigne - 6 volts par rapport à son électrode de source 30. La Fig. 3 montre une matrice 160 de cellules de mémoire non vo-10 latiles 5a, 5b, 5c et 5d dont les électrodes de porte 33 et 37 sont connectées à un circuit de porte variable 55 au moyen de commutateurs de sélection 128, 134, 77 et 54. Une colonne sélectionnée d' électrodes de source 30 et 35 est connectée au circuit bascule 20 par l'intermédiaire de transistors de sélection de colonnes 124 et 15 126 ou 130 et 132, jusqu'au commutateur 134, par les lignes 125 et 131, en vue de lire ou inscrire dans n'importe quelle cellule de la matrice 160. Les électrodes de drain 31 et 39 des cellules oa, 5b, 5c et 5d sont connectées aux transistors de charge 65 et 69 qui sont eux-mêmes reliés à une batterie 28 de - 24 volts, par la ligne 20 64. Les transistors de sélection 124, 126, 130 et 132 sont connectés au circuit bascule 20 et celui-ci est utilisé pour lire les informations de toute cellule de mémoire de la matrice 160 de la Fig. 5. Il est aussi utilisé pour inscrire une nouvelle donnée dans n'importe quelle cellule de la matrice 160. 25 Les électrodes de porte des transistors de sélection de colon nes 124, 126 et 130, 132 sont connectées à un circuit de sélection de colonnes 135, lequel aide à la sélection de n'importe quelle cellule de la matrice. Un commutateur 128 de sélection de rangées à tension variable aide également la sélection de ces cellules. Ainsi, 30 toute cellule non volatile de la matrice 160 { Fig. 3) peut être inscrite ou lue par ces dispositifs de sélection de colonnes et de rangées. Le réseau de cellules de la Fig. 3 constitue une matrice de mémoire non volatile 160, qui est altérable électriquement mais de 35 lecture seulement; elle peut emmagasiner quatre bits binaires de façon non volatile. Un bit binaire de donnée peut être emmagasiné dans chaque cellule. L'information dans n'importe quelle cellule de la Fig. 3 est lue de la même manière que celle indiquée pour la lecture dans la cellule 5 de la Fig. 1. L'inscription, la lecture et 40 l'effacement d'une cellule sélectionnée dans la matrice 160 de Fig5 71 39156 8 2112393 sont réalisés comme on l'a eaçosé pour le diagramme des temps de la Fig. 2. La matrice 160 de la Fig. 3 peut être utilisée comme mémoire non volatile, altérable électriquement, et avec accès au hasard. Comme le montre la Fig. 3, un commutateur 142 de lecture-inscrip-5 tion est appliqué pour lire les informations dans n'importe quelle cellule de la matrice 160 par le circuit baseule 20 ou pour introduire une nouvelle information dans une cellule quelconque de cette matrice 160, par le circuit 20* Pour inscrire m bit "0" dans line cellule non volatile de la 10 matrice, le circuit bascule 20 est tout d'abord mis à l'état zéro, ce qui est réalisé en appliquant une tension de - 24 volts à la bor ne 25, à l'aide du commutateur 142 et de la ligne 72. Le commutateur 152 est ensuite fermé pour établir le circuit 20 à l'état zéro Le commutateur 142 peut ensuite être placé dans la position de lec-15 ture. Une tension de - 24 volts sur la borne 25 et un potentiel zéro à la borne 23 signifient que le circuit bascule 20 est à un état de bit zéro. Le commutateur 152 reste fermé pour pouvoir appliquer - 24 volts à la ligue 60 du circuit 20* Ensuite, la colonne de gauche des cellules de mémoire de la ma 20 trice 160 est sélectionnée en tournant le commutateur 134 vers la gauche. Une tension de - 30 volts est appliquée par les commutateurs 77 et 128 et ce par la fermeture du commutateur 45 sur la li-0L& 47. La cellule de mémoire 5a de la matrice 160 est placée à 1' état de bit zéro en appliquant une tension négative de - 30 volts, 25 provenant de la batterie 42, par le commutateur 45. Réciproquement, un bit "1" aurait pu être inscrit dans la cellule 5a en établissant d'abord le circuit bascule 20 à l'état de nl" binaire. La borne 25 serait à la masse grâce au commutateur 142 plutôt qu'à - 24 volts. Le circuit 20 serait alors établi à l'état 30 "1" en fermant le commutateur 152. La cellule 5a serait établie à l'état nl" par fermeture du commutateur 45. Le circuit bascule 20 est remis à zéro en ouvrant le commutateur 152 et en le fermant momentanément. Une colonne de cellules de mémoire est d'abord sélectionnée 35 par le commutateur 134 afin de lire une mémoire sélectionnée de la matrice 160. La cellule 5d a été précédemment mise à l'état binaire "1". La colonne de droite de la matrice 160 (Fig. 3) est sélectionnée en tournant le commutateur 134 vers la droite, à supposer que la cellule 5d doive être lue. Le commutateur 126 de la Fig. 3 est 40 placé sur la ligue 49 et le commutateur 54 est fermé (le commuta 71 39156 9 2112393 teur 45 étant ouvert) pour appliquer une tension négative qui augmente de façon continue sur les électrodes de porte de la cellule 5d. Le circuit bascule 20 qui est rétabli, est établi à l'état binaire "1" par la cellule 5d. Le circuit 20 est en outre établi à l'état binaire "1" en fermant alors le comciutateur 152, tandis que le commutateur 142 est dans la position de lecture. Le potentiel de terre sur la ligne 72 indique que le circuit bascule 20 est à l'état de "1" binaire et que par conséquent la cellule de mémoire 5d est à l'état de "1" binaire. 71 39156 10 2112393 REVENDICATIONS 1. Circuit de mémoire binaire, caractérisé par une cellule de mémoire (5) comprenant un premier (32) et un second transistor (36) à effet de champ et porte isolée et à seuil variable ; par des orga- 5 nés d'inscription (20, 42, 45) grâce auxquels l'un ou l'autre de ces transistors (32, 36) assume un état de seuil différent de celui de l'autre transistor, permettant de définir ainsi deux états binaires de ladite cellule; par des organes de lecture (54, 55) destinés à appliquer une tension d'excitation changeant continuellement dans 10 le même sens vers les électrodes de porte des deux transistors (32, 36) en commun; et par des organes de détection (20) ou d'ezplora-tion couplés au circuit source-drain de chacun des transistors; la disposition étant telle qu'en réponse à l'application de cette tension d'excitation, l'un des transistors conduise avant l'autre de 15 façon telle que lesdits organes de détection prennent un état qui soit représentatif de l'état de ladite cellule. 2. Circuit selon la revendication 1, caractérisé par un circuit bascule bistable (20) présentant une première (23) et une seconde borne (25) connectées respectivement aux voies source-drain 20 des premier et second transistors (32, 36), les électrodes de porte de ces transistors étant connectées à une borne commune (68), tandis que les organes d'inscription comportent ledit circuit bascule bistable (20) et des moyens (42, 45) servant à appliquer sélectivement xxne tension constante à ladite borne commune (68) . 25 3. Circuit selon la revendication 2, caractérisé par des or ganes (49, 50, 51) reliés à la seconde borne (25) de façon que le circuit bascule (20) s'établisse dans l'un ou l'autre de ses états. 4. Circuit selon l'une des revendications 2 ou 3 prises séparément, caractérisé par le fait que les organes de détection ccm- 30 prennent ledit circuit bascule bistable (20), ainsi que des moyens (54, 55) servant à appliquer sélectivement la tension d'excitation à la borne commune (68) . 5. Circuit selon l'une des revendications 1 à 4 prises séparément, caractérisé par une source de courant (28) connectée en 35 fonctionnement par des charges (65, 69) aux voies source-drain des transistors (32, 36) et connectée par un commutateur sélectif (52) audit circuit bascule (20). 6. Circuit selon l'une des revendications 1 à 5 prises séparément, caractérisé par le fait que le circuit bascule (20) oom- 40 prend une paire de transistors intercroisés (16, 18) du type à 71 39156 ii 2112393 effet de champ et porte isolée possédant des seuils fixes. 7. Réseau de mémoire comportant une matrice de circuits binaires de mémoire selon l'une quelconque des revendications 1 à 6 prises séparément, caractérisé par un dispositif d'inscription, 5 un dispositif de lecture et un dispositif de détection considérés en commun.