FR 2137295 A1 19721229 FR 7117914 A 19710518 71 17914 1 2137295 La présente invention concerne les mémoires utilisant des transistors à seuil variable. Il est bien connu que les bandes, les tambours et les disques magnétiques permettent d'obtenir des densités d'emmagasinage ou 5 d'enregistrement élevées dans une mémoire de calculateur permanente ou à réïïia.TTnoe (lecture ou extraction non destructive). Cependant, de tels dispositifs magnétiques sont caractérisés par des vitesses d'accès faibles et ne présentant généralement pas de propriétés d'accès direct ou sélectif. Les noyaux à orifices multiples consti-10 tuent un autre mode de réalisation des dispositifs d'emmagasinage permanent ou à rémanence et ces derniers permettent d'obtenir des vitesses de lecture relativement importantes mais ils sont coûteux du fait qu'ils ne relèvent pas des techniques de fabrication des circuits micro-électroniques. Le brevet français N° 1.581.580 dé-15 crit une mémoire permanente offrant une densité d'emmagasinage élevée, présentant des vitesses d'accès importantes et des propriétés d'accès aléatoire ou direct et pouvant être réalisée selon les techniques de fabrication des circuits micro-électroniques intégrés. Cependant, la configuration de mémoire décrite dans le brevet pré-20 cité ne convient pas pour certaines applications du fait que sa caractéristique de lecture correspond à une vitesse relativement faible. Cette vitesse de lecture est ralentie par le fait que la capacité associée à l'électrode de commande ou gâchette de chaque cellule de mémoire à transistor à effet de champ doit être chargée 25 par le signal d'interrogation correspondant avant que le courant de lecture ne commence à circuler dans le circuit entrée-sortie pour indiquer l'état binaire de la cellule de mémoire. L'invention met en oeuvre des cellules de mémoire à transistor identiques à celles décrites dans le brevet français 30 N° 1.581.580 précité. En bref, chaque cellule de mémoire est constituée par un transistor à effet de champ et à électrode de commande ou gâchette isolée, qui utilise du nitrure de silicium comme matériau d'isolement pour la gâchette. Le seuil de conduction du transistor peut être modifié électriquement en appliquant entre 35 l'électrode de commande ou gâchette et le support une tension présentant une polarité convenable et une amplitude dépassant une valeur finie prédéterminée. La polarité de la tension détermine le sens danh lequel le seuil est modifié. Lors de l'application à l'électrode de commande d'une tension présentant une valeur comprise 71 17914 2 2137295 entre les seuils de conduction exprimés en valeurs binaires et de l'application des potentiels entrée-sortie appropriés, l'état binaire du transistor peut être détecté en contrôlant l'amplitude du courant résultant qui circule dans le circuit entrée-sortie. 5 l'amplitude de la tension de détection ne suffit pas pour modifier le seuil de conduction pré-existant de sorte qu'on obtient une lecture non destructive» L'invention est matérialisée dans une mémoire utilisant un réseau ou une matrice de cellules de mémoire à transistor à seuil 10 variable pour emmagasiner des données ou informations de bits ou chiffres binaires respectifs, chaque transistor comportant des électrodes d'entrée, de sortie et de commande formées sur un support et étant caractérisé par des seuils de conduction pouvant être commandés électriquement et à valeur binaire, qui sont établis. 15 eo. fonction des tensions respectives appliquées entre l'électrode de commande ou gâchette et le support, caractérisée en ce qu'elle comprend -un dispositif destiné à lire ou extraire les données ou informations en bits ou chiffres binaires de chaque transistor, ce dispositif comprenant une source fournissant une tension de réfé-20 rence présentant une amplitude comprise entre les valeurs des seuils binaires, et appliquée simultanément à l'électrode de commande de chaque transistor, et une source fournissant une tension se présentant sous forme d'impulsions et appliquée aux électrodes d'entrée et de sortie de chaque transistor adressé. 25 Le préférence, il est prévu un dispositif permettant de cou pler sélectivement la source fournissant la tension de référence à 1'électrode de commande ou gâchette de chaque transistor uniquement pendant le mode de fonctionnement en lecture de la mémoire. Un dispositif peut être prévu pour détecter le courant entrée-sortie 30 de chaque transistor adressé et résultant de l'application de la tension à impulsions, et un dispositif supplémentaire peut également être prévu pour interrompre l'excitation du dispositif de détection pendant le mode de fonctionnement en écriture ou enregistrement de la mémoire. 35 Dans le réseau ou la matrice, les transistors à seuil de con duction pouvant être modifié électriquement peuvent avoir leurs seuils de conduction établis de n'importe quelle manière désirée mais, de préférence, de la manière décrite dans la demande de brevet déposée ce même jour, au nom de la même société, et ayant 71 17914 3 2137295 pour titre ; "Mémoire à transistors à seuil de conduction variable et à enregistrement p_r coïncidence d*impulsions". Les cellules de méoire désirées sont excitées ou établies à l'état UH en écrivant ou en enregistrant -un seuil de conduction présenteint une amplitude 5 inférieure à celle de la tension de référence. Les autres cellules de mémoire sont excitées ou établies à l'état binaire ZERO en écrivant ou en enregistrant un seuil rie conduction présentant une amplitude supérieure à celle de la tension de référence. Lors de l'application de la tension d'entrée-sortie se présentant sous for-10 me d'impulsions, celles Jes cellules qui se trouvent à l'état binaire UN sont conductrices pour les courants d'entrée-sortie alors que celles des cellules qui se trouvent à l'état binaire ZERO ne le sont pas. Par conséquent, la présence ou l'absence d'un courant d'entrée-sortie constitue respectivement une représentation directe 15 des états binaires UN et ZERO. L'application de la tension de référence à chaque électrode de commande ou gâchette pré-conditionne chaque cellule de mémoire pour la conduction de sorte que le courant d'entrée-sortie commence à circuler dans les limites d'une période de temps minimale suivant 20 l'application d'une impulsion d'interrogation d'entrée-sortie. Si au lieu de cela l'impulsion d'interrogation était appliquée à l'électrode de commande ou gâchette comme dans le cas du brevet français U° 1.581.580 précité, la lecture ou l'extraction serait retardée de la quantité de temps nécessaire à la charge de la capa-25 cité associée à l'électrode de commande ou gâchette de chacune des cellules de mémoire interrogées. En évitant la nécessité de charger la capacité associée à l'électrode de commande au moment de l'interrogation de chaque cellule de mémoire, on obtient une augmentation de la vitesse de lecture ou d'extraction correspondant à une 30 amplitude du troisième ordre de grandeur grâce à l'invention. Une mémoire de machine à calculer selon l'invention va maintenant être décrite plus en détail et à titre d'exemple en se référant au dessin annexé dont la figure unique est une représentation schématique simplifiée d'une mémoire de deux mots de deux bits 35 chacun. Cette mémoire est particulièrement utile dans les systèmes de machines à calculer pour lesquels il est nécessaire d'extraire les données emmagasinées à vitesse élevée et avec accès aléatoire ou direct sans altérer les données ou informations emmagasinées au 71 17914 4 2137295 au cours du processus d'extraction. La mémoire est caractérisée par un fonctionnement à faible énergie et par sa compatibilité avec les techniques de fabrication des circuits micro-électroniques intégrés modernes» Ses avantages comprennent la possibilité de sa fabrica- 5 tion sous une forme extrêmement dense, en présentant des densités d'emmagasinage de l'ordre de 10^ bits par pouce carré (environ 8 2 1»55o10 bits/cm ) et des lectures ou extractions extrêmement rapides, de l'ordre de 20 nanosecondes ou moins. Si l'on se réfère maintenant à la figure, le réseau ou matrice 10 de mémoire comprend des transistors à seuil variable 1, 2, 3» 4 dont chacun est représenté à l'aide d'une flèche superposée à l'électrode de commande ou gâchette. Les quatre transistors à seuil variable 1 à 4 sont agencés selon deux mots de deux bits chacun, les transistors 1 et 2 représentant les bits du premier mot et les transis-15 tors 3 et 4 représentant les bits de l'autre mot. Les électrodes d'entrée des transistors 1 et 2 sont connectées, par l'intermédiaire d'un conducteur 5 à l'émetteur d'un circuit d'attaque de lecture de mots 6. D'une manière similaire, les électrodes d'entrée des transistors 3 et 4 sont connectées, par l'intermédiaire d'un conduc-20 teur 7» à l'émetteur d'un circuit d'attaque de lecture de mots 8. Les collecteurs des circuits d'attaque de lecture de mots 6 et 8 sont connectés à une source 18 fournissant une tension négative -V,. Les électrodes de commande ou gâchettes des transistors 1 et 2 1 d'un mobile sont connectées, par l'intermédiaire d'un conducteur 9, au bras/d'un 25 commutateur 11 de lecture (R) et d'écriture (W)« D'une manière correspondante, les électrodes de commande ou gâchettes des transistors 3 et 4 sont connectées, par l'intermédiaire d'un conducteur 12 au bras mobile 13 d'un commutateur 14 de lecture (R) et d'écriture (¥). Les contacts ou les bornes de lecture fixes 15 et 16 des comrnu-30 tateurs 11 et 14 sont reliées à une source 17 fournissant une tension de référence négative -7^^, Les supports ou corps des transistors à seuil varia.ble 1 et 3 sont connectés au bras mobile d'un commutateur 19 dont un contact ou une borne fixe de lecture (R) est mise à la masse et dont l'autre 35 contact ou borne fixe 38 d'écriture (W) est reliée à un circuit (non représenté) destiné à écrire ou enregistrer le bit N°1 des mots 1 et 2. De la même manière, les supports des transistors 2 et 4 sont connectés au bras mobile d'un commutateur 20 dont un contact ou borne fixe de lecture (r) est mise à la masse et dont l'autre con- 71 17914 5 2137295 tact ou borne fixe d'écriture (W) 40 est connectée à un circuit . (non représenté) destiné à écrire ou enregistrer le bit N°2 des mots 1 et 2", Les électrodes de sortie des transistors 1 et 3 sont respectivement connectées à un conducteur 21 par l'intermédiaire 5 de diodes 22 et 23. De la même manière, les électrodes de sortie des transistors 2 et 4 sont respectivement connectées à un conducteur 24 par l'intermédiaire de diodes 25 et 26. Les conducteurs 21 et 24 sont respectivement connectés aux émetteurs de transistors amplificateurs de détection 27 et 28. Les bases de ces transistors 10 27 et 28 sont connectées aux bras mobiles de commutateurs associés 29 et 30 dont chacun présente un contact ou borne^te lecture (R) mise à la masse et un autre contact ou borne fixe d'écriture (W) reliée à une source 31 fournissant une tension négative de polarisation de base -V. Les collecteurs des transistors 27 et 28 sont 15 connectés, par l'intermédiaire de résistances associées 32 et 33, à une source 34 fournissant une tension positive +V^. Un signal représentant la valeur binaire du bit N°1 du mot adressé et un signal représentant la valeur binaire du bit ÏT°2 du mot adressé sont respectivement produits au niveau des bornes de sortie 35 et 36. 20 Chacun des transistors à seuil variable 1, 2, 3 et 4 présente la propriété que sa tension de déclenchement de conduction (seuil) peut être établie à une valeur élevée ou à une valeur faible d'une manière sensiblement permanente mais réversible, grâce à l'application d'un potentiel négatif important ou d'un potentiel positif 25 important entre l'électrode de commande ou gâchette et le support. La manière dont la tension de déclenchement de la conduction est établie ne constitue pas une partie de 1'invention et, pour cette raison, le montage correspondant à l'écriture ou enregistrement n'est pas représenté sur la figure. Une technique d'écriture ou 30 d'enregistrement préférée est décrite dans la demande de brevet déposée ce même jour et déjà citée. Dans un cas préféré, les commâ-tateurs 15, 16, 19, 20, 29 et 30 sont basculés sur leur position d'écriture ou d'enregistrement W. Si l'on suppose que le mot K°1 est adressé, un potentiel pré-35 sentant une forme d'onde rectangulaire est appliqué au contact ou borne 37 du commutateur 11 et, par l'intermédiaire du conducteur 9» aux électrodes de commande des transistors 1 et 2. Simultanément, un potentiel présentant la polarité appropriée est appliqué au contact ou borne 38 du commutateur 19 et, par l'intermédiaire d'un 71 17914 6 2137295 conducteur 39» aux supports des transistors 1 et 3» tandis qiun potentiel présentant la polarité appropriée est appliqué au contact ou "borne 40 du commutateur 20 et, par l'intermédiaire d'un conducteur 41, aux supports des transistors 2 et 4= la polarité 5 des potentiels appliqués aux contacts ou bornes 38 et 40 détermine le type de la donnée ou information binaire (UN ou ZERO) que l'on désire respectivement écrire ou enregistrer dans les bits ÎT°1 et 2 du mot adressé N°1. Les tensions appliquées aux contacts ou bornes 38 et 40 présentent une amplitude qui n'est que la moitié de celle 10 requise pour modifier les seuils de conduction des transistors associés au mot adressé. D'une manière similaire, l'amplitude de l'onde rectangulaire appliquée aux électrodes de commande des transistors associés au mot adressé n'est que la moitié de l'amplitude requise pour modifier les seuils de conduction. 15 La modification du. seuil de conduction de chaque transistor adressé est obtenue pendant celle des demi-périodes de l'onde rectangulaire appliquée à l'électrode de commande ou gâchette, qui présente la polarité opposée à celle du potentiel appliqué au support, instant où la différence existant entre les tensions appli-20 quées à l'électrode de commande et au support est égale à l'amplitude requise pour modifier le seuil. Par conséquent, des ZEROS binaires et des UNS binaires sont écrits ou enregistrés dans les cellules de mémoire à transistor correspondantes pendant des parties différentes du cycle d'écriture ou d'enregistrement. La modifica-25 tion du seuil de conduction n'apparaît que dans celles des cellules de mémoire pour lesquelles les potentiels appliqués à l'électrode de commande et au support coïncident (transistors 1 et 2 dans l'exemple étudié ici). Les autres cellules de mémoire (c'est-à-dire les transistors 3 et 4) ne reçoivent que l'un, des potentiels appli-30 qués à l'électrode de commande et au support mais pas les deux à la fois et ils ne sont donc pas affectés, ce qui maintient les données ou informations binaires pré-existantes (lorsqu'elles existent) quel que soit leur emplacement au sein de la mémoire et dans la mesure où ces emplacements sont différents de cevix des cellules de 35 mémoire associées au mot adressé. Les diodes 22, 23, 25 et 26 sont prévues de manière à empêcher tout couplage parasite des transistors non adressés qui pourrait être provoqué par des trajets de conduction non désirés. La tension négative de polarisation de base -V, qui provient de la source 31 et est appliquée aux bases des 71 17914 7 2137295 amplificateurs de détection 27 et 28 pendant le mode de fonctionnement en écriture ou enregistrement, rend non conducteurs les transistors non adressés et empêche l'apparition de signaux de sortie parasites au niveau des bornes 35 et 36. 5 Selon l'invention, les données ou informations binaires emmaga sinées dans les transistors à seuil variable 1, 2, 3 et 4 sont lues ou extraites avec un délai ou retard minimal après l'application d'une impulsion d'interrogation et sous l'effet du basculement de tous les commutateurs sur la position de lecture H, grâce à quoi 10 la tension négative —de la source 17 est appliquée simultanément à toutes les électrodes de commande, ce qui pré-eonditionne chacun des transistors pour la conduction. Les conditions restantes qui permettent d'obtenir la conduction sont remplies, lors de l'application ultérieure d'une tension se présentant sous forme d'im-15 pulsions et appliquée aux électrodes d'entrée et de sortie des transistors du mot adressé. La tension à impulsion -Y^ est fournie par la source 18 et par le circuit d'attaque de lecture de mots approprié 6 ou 8. La source 18 est reliée aux électrodes d'entrée des transistors 1 et 2 grâce à l'application d'un signal de lecture 20 à impulsions à la borne 42 associée à la base du transistor 6 dans le cas où le mot ïï°1 doit être adressé. La source 18 est reliée aux électrodes d'entrée des transistors 3 et 4, grâce à l'application d'un signal de lecture à impulsions à la borne 43 associée à la base du transistor 8 dans le cas où le mot N°2 doit être adressé. 25 II est particulièrement à noter que les capacités associées aux électrodes de commande des transistors 1, 2, 3, et 4 sont chargées par l'application du potentiel de référence -Vp^-p, fourni par la source de tension 17 au début du mode de fonctionnement correspondant à la lecture. Dans la mesure où il n'existe aucune capacité 30 importante associée aux électrodes d'entrée et de sortie des transistors, les transistors adressés passent à l'état conducteur dans un minimum de temps lors de l'application de la tension d'interrogation aux électrodes d'entrée et de sortie (ce délai étant de l'ordre de 20 nanosecondes ou moins après l'application de l'impul-35 sion d'interrogation). Comme indiqué précédemment, l'amplitude de la tension de référence provenant de la source 17 présente un niveau compris entre les valeurs des seuils de conduction établies dans les transistors 1 à 4 constituant les cellules de mémoire. La tension de référence 71 17914 8 2137295 provoque la conduction d'un transistor adressé si ce dernier contient ou a en mémoire la valeur "binaire UN mais reste insuffisante pour provoquer la conduction si le transistor adressé contient la valeur binaire ZERO. Lorsque les transistors adressés se trouvent 5 à l'état binaire UN, l'écoulement du courant qui les traverse est détecté par l'amplificateur de détection associé à la colonne de bits qui est concernée dans la matrice. Par exemple, si le transistor 1 est à l'état binaire UN, et que le mot N°1 soit adressé grâce à l'application d'un signal de lecture ou d'extraction à la 10 borne 42, un courant entrée-sortie circule à travers la diode 22 pour atteindre l'émetteur de l'amplificateur de détection 27 qui est conditionné pour la conduction grâce à la liaison masse-base établie par le commutateur 29. La conduction de l'amplificateur 27, qui est due à la détection de l'état binaire UN du transistor 1 15 produit une impulsion de courant aux bornes de la résistance 32 et un signal de sortie apparaît au niveau de la borne 35. Par conséquent, une valeur binaire UN existant au niveau d'une position de bit donnée d'un mot adressé est détectée sous la forme d'une impulsion croissant par valeurs négatives au niveau de la résistance 20 du collecteur de celui des amplificateurs de détection montés à base commune qui lui est associé. Une valeur ZERO emmagasinée est détectée sous la forme de l'absence d'une telle impulsion au moment de la lecture ou de l'extraction. Des modifications peuvent être apportées aux modes de réali-25 sation décrits, dans le domaine des équivalences techniques, sans s'écarter de l'invention. 71 17914 9 2137295 REVENDICATIONS 1 Ilémoire utilisant un réseau ou une matrice de cellules de mémoire à transistor à seuil variable pour emmagasiner des données ou informations de bits ou chiffres binaires respectifs, chaque 5 transistor comportant des éléctrodes d'entrée, de sortie et de commande formées sur un support et étant caractérisée par des seuils de conduction pouvant être commandés électriquement et à valeur binaire qui sont établis en fonction des tensions respectives appliquées entre l'électrode de commande ou gâchette et le support, caractérisée 10 en ce qu'elle comprend un dispositif destiné à lire ou extraire les données ou informations en bits ou chiffres binaires de chaque transistor (1 à 4), ce dispositif comprenant une source (17) fournissant une tension de référence présentant une amplitude comprise entre les valeurs des seuils binaires, et appliquée simultanément à l'électro-15 de de Coùmande de chaque transistor (1 à 4), et une source (18) fournissant une tension se présentant sous forme d'impulsions et appliquée aux électrodes d'entrée et de sortie de chaque transistor adressé. 2.- Mémoire suivant la revendication 1, caractérisé en ce qu'el-20 le comprend un dispositif (15,16) destiné à coupler sélectivement la source (17) fournissant la tension de référence à l'électrode de commande de chaque transistor (1 à 4) uniquement pendant le mode de fonctionnement en lecture ou extraction de la mémoire. 3.- Mémoire suivant la revendication 1 ou 2, caractérisée en 25 ce qu'elle comprend également un dispositif (27,28) qui est relié aux transistors adressés (1 à 4) de manière à détecter la valeur du courant entrée-sortie qui résulte de l'application de la tension à impulsions (18) aux électrodes d'entrée et de sortie des transistors adressés. 30 4.- Mémoire suivant la revendication 3, caractérisée en ce qu'elle comprend un dispositif (29,30) destiné à interrompre le fonctionnement du dispositif de détection (27,28) pendant le mode de fonctionnement en écriture ou enregistrement de la mémoire. 5.- Ilémoire suivant l'une quelconque des revendications 1 à 4, 35 caractérisée en ce qu'elle comprend également des dispositifs à diodes (22,23»25»26) qui sont montés dans le circuit entrée-sortie de chaque transistor (1 à 4) de manière à isoler ces circuits entrée-sortie les uns des autres. 6.- Mémoire suivant l'une quelconque des revendications 1 à 5, 40 caractérisée en ce qu' elle comprend également un dispositif fournissant une tension et relié sélectivement à l'électrode de commande et au support de Chaque transistor (1 à 4) de manière à modifier les seuils de conduction de ces derniers.