FR 2106502 A1 19720505 FR 7132976 A 19710913 71 32976 1 2106502 Les registres analogiques à décalage trouvent de nombreuses applications, parmi lesquelles les convertisseurs de balayage à semi-conducteurs, les unités de traitement de signaux de radar Doppler et de radar à réseau synthétique, les circuits d'auto-5 corrélation et d'intercorrélation, les circuits d'enregistrement intermédiaire et de retard d'images, les circuits de retard variable en basse fréquence destinés à introduire des effets de réverbération et la simulation de problèmes de champs analogiques d'ondes et de faisceaux selon les équations de Laplace. 10 Des circuits à condensateurs ont déjà été proposés pour réaliser des lignes à retard de signaux analogiques» Un article décrivant ce type de circuit a été publié dans le magazine "Nature" du 26 Juin 1952, pages 148 et 149 et intitulé "Discontinuous Low-Frequency Delay Line with Continuously Variable Delay" par 15 J.M.L. Janssen. Un autre article consacré à ce type de circuit a été publié dans IEEE Transactions on Militarv Electronics. Juillet-Octobre 1965» ne^ic ^"^itulé "Automatic Correction of Timing Errors in/Tape Recorders", par W.J. Hannon et collaborateurs. Ces deux articles décrivent des circuits dans lesquels le signal 20 à retarder est échantillonné et enregistré dans une cascade de condensateurs interconnectés par des commutateurs commandés à la même fréquence que celle du circuit d'échantillonnage. Ce type de ligne à retard n'a jamais reçu d'application générale en raison de la complexité des commutateurs nécessaires. 25 Un autre type de circuit a été récemment proposé, dans lequel le transfert du signal est effectué par un transfert de charges dans la direction opposée à celle de la transmission du signal. Ce circuit a été décrit dans TEEE Journal of Solld-State Circuits, vol. SC-4, N" 3, Juin 1969, pages 131 à 136 par l'article "Bucket-30 Brigade Electronics - New Possibilities for Delay, Time-Axis Convereio and Scanning" par F.L.J. Sangster et collaborateurs. Un autre article consacré à ce circuit est paru dans le Diccest of Technical Papers de IEEE International Solid-State Circuits Conférence, 197° pages 74,75 et 185, article intitulé "integrated MOS and Bipolar 35 Analog Delay Lines using Bucket-Brigade Capacitor Storage" par F.L.J. Sangster. Le registre analogique à décalage selon la présente invention fonctionne sur le principe du transfert de charges électriques. Chaque étage du registre à décalage comporte deux transistors et 40 deux condensateurs d1 emmagasinage, Les condensateurs conservent 71 32976 ? 2106502 une charge électrique. Des transistors servent à commander le transfert des charges électriques d'un condensateur au suivant. Le circuit d'entrée du registre à décalage convertit le signal analogique échantillonné en charges électrique^ quantifiées se-5 Ion l'équation q = CV. La charge q est alors décalée le long du registre analogique à décalage, à la commande de signaux d'horloge. En raison du petit nombre de composants par étage, le registre analogique à décalage peut également être utilisé dans des circuits numériques. Il convient bien aux techniques de fabrication 10 de semi-conducteurs monolithiques aussi bien que de fabrication à grande échelle de circuits intégrés. D'autres caractéristiques et avantages de l'invention ressor-tiront de la description qui va suivre faite en regard de plusieurs modes de réalisation donnés à titre explicatif et non limitatif. 15 Sur les dessins annexés : la figure 1 représente un mode de réalisation d'un registre à décalage à plusieurs niveaux selon la présente invention ; la figure 2 est un diagramme de temps illustrant le fonctionnement du circuit de la figure 1 ; 20 la figure 3 représente le diagramme général d'un circuit de commutation d'entrée et de sortie permettant le décalage dans une direction ou dans l'autre ; la figure 4 représente un registre analogique à décalage utilisé comme commutateur ; 25 la figure 5 représente un registre analogique à décalage uti lisé comme circuit d'entrée en parallèle-sortie en série ; la figure 6 représente un registre analogique à décalage de gauche à droite et de haut en bas ; la figure 7 représente le registre analogique à décalage uti-30 lisé pour déterminer la moyenne d'un signal. L'invention est basée sur le principe du transfert de charges électriques d'un condensateur à un autre à la commande d'un transistor. La relation de base est que la charge q est égale au produit de la capacité C par la tension V aux bornes du condensateur. 35 La charge d'un condensateur est donc proportionnelle à sa tension aux bornes. La présente invention sera décrite dans le cas d'utilisation de transistors à effet de champ et plus particulièrement de transistors-jonction. Un transistor à effet de champ comporte une 40 source R, un drain D et une électrode de commande G. Il y a lieu 71 32976 2106502 de noter que la source et le drain d'un transistor à effet de champ sont i nterciTin^e.tbles et peuvent être considérés comme les bornes du transiter. rJ c le et rode de commande constitue la borne qui commande la. conduci..-.nce entre la source et le dra:n, Un transistor à 5 effet de cru m; présente une tension de coude qui représente la différence de tension entre l'électrode ae commande et la source, nécessaire pour ceclencher sa conduction. Par exemple, la tension de coude d'un transistor à effet de champ donné est égale à 2 Volts. Cela signifie que le transistor cesse de conduire si sa source est 10 plus positive de 2 Volts que son électrode de commande. La figure 1 représente le schéma d'un mode de réalisation d'un registre analogique à décalage. L'ensemble du registre à décalage représenté sur la figure 1 comporte un circuit d'entrée destiné à convertir un signal d'entrée analogique variable par rapport au 15 temps, en une succession d'échantillons de charges électriques, deux étages identiques de registre, et un circuit de sortie destiné à reconvertir les charges électriques en un signal de sortie analogique. Chaque étage du registre comporte deux condensateurs et deux transistors. Par exemple, l'étage 1 de la figure 1 comporte un con-20 densateur Cl, un transistor Ql, un condensateur C2 et un transistor Q2. L'une des armatures du condensateur Cl est connectée à une entrée Kl d'impulsions d'horloge. L'autre armature est connectée à l'entrée I du signal. L'électrode de commande du transistor Ql est connectée à une entrée G1 d'impulsions d'horloge par l1inter-25 médiaire d'une batterie Bl. Cette dernière fournit la tension de décalage qui compense la tension de coude du transistor. La source du transistor Ql est connectée à la borne d'entrée I. Le drain du transistor Ql est connecté à la source du transistor Q2. Le drain du transistor Ql est également connecté à une armature du conden-30 sateur C2. L'autre armature du condensateur C2 est connectée à l'entrée K2 d'impulsions d'horloge. L'électrode de commande du transistor Q.-ï: est connectée à une entrée G2 d'impulsions d'horloge à travers une ba'"-tarie B2. Cette dernière fournit la tension de décalage qui compense la tension de coude du transistor. Le drain 35 du transistor Q2 est connecté à l'étage suivant du registre à décalage. L'etage suivant du registre à décalage est identique au premier. Il comporte un condensateur C3, un transistor Q3, un condensateur C4 et un transistor Q4, connectés entre eux de la mê-ne manière que ceux de l'étage 1. Des étages identiques supplémertai-40 res peuvent être connectés entre l'étage 2 et le circuit de sortie. 71 32976 4 2106502 Le nombre réel d'étages d'un registre à décalage déterminé dépend de son utilisation. Le fonctionnement détaillé du registre à décalage sera maintenant décrit en regard de la figure 1 et du tableau I ci-après. 'j? Al-.Li'IAli 1 ••'OJJii' !11 ii oJ h vJ c,/ , 1 ■ 2 V1 V2 V-5 V4 V5 Vc ^ ETAT INITIAL — Ouvert L L L L il H il H H P ^ L NJ vO Maintien 1 — Ou-vnrt L L H L 2H H 2 il H 2H •--4 H O Maintien 2 — Ouvert 1 L L H H 211 H 2H H 2H Maintien 3 — Ouvert L L H H 2 H 2H 2 H 2 H 2 H 2H Décalage Informations vers la droite (Charge vers la gauche) 1 ?ermé L H iî L C1 H 2 H H 2H H ^ o Ouvert H L L H H 2 H- C2 H 2H H 2H 3 Fermé L H il L 2H-q2 UT H 2H- ^-1 C3 H 2H H 4 Ouvert H L L H H 2H- •3-â C2 H 2H- •3-1 C4 H 2H 5 Fermé L H H L H 2H- ^ C3 H 2 H- Si C5 H Kl 6 Ouvert H 1 L L H II 2H-§i 1! 211- ^ T77 H ? (n O NO 71 32976 6 2106502 Chaque fois qu'un commutateur SI est fermé, le circuit d'entrée produit une charge qi, i étant un nombre entier, proportionnelle au signal analogique d'entrée. Le fonctionnement détaillé de ce circuit d'entrée sera décrit par la suite. Le circuit de 5 sortie fournit les tensions de terminaison nécessaires au fonctionnement du registre à décalage et il reconvertit les charges en un signal de tension de sortie analogique. Le fonctionnement détaillé du circuit de sortie sera également décrit par la suite. Des niveaux de tension sont appliqués aux bornes d'entrée Kl, K2, 10 G1 et G2. Ces niveaux sont représentés généralement par un niveau haut H ou un niveau bas L. Les tensions réelles appliquées dépendent des détails de réalisation du circuit. Par exemple, le niveau haut peut être + 5 Volts et le niveau bas peut être 0 Volt. Il sera d'abord supposé que toutes les entrées Gl., G2 , Kl et K2 sont au 15 niveau bas L. Il sera également supposé qu'une tension initiale égale au niveau haut H est appliquée à chaque condensateur Cl à C6 qui emmagasine une charge électrique équivalente. La manière dont ces tensions initiales sont appliquées sera décrite en détail par la suite. Cette phase est représentée par lJétat initial dans le 20 tableau I. Du fait que le commutateur SI est ouvert, aucun signal d'entrée n'est appliqué au circuit. Ainsi que noté précédemment, les batteries Bl et B2 fournissent les tensions de décalage qui compensent la tension de coude des transistors. Dans la suite de la description, l'effet de la 25 tension de coude sera négligé, à moins qu'il ne soit précisé. Un transistor sera donc conducteur lorsque son électrode de commande est plus positive que sa source, étant bien entendu que la tension de coude existe mais qu'elle est compensée par les batteries B2 et; Bl. 30 Lorsque les entrées Gl et G2 sont toutes deux au niveau bas' L, les transistors Ql à Q6 ne sont pas conducteurs car leurs électrodes de commande sont plus négatives que leurs sources. Si maintenant, l'une des entrées Kl et K2 ou les deux passent au niveau haut H, les transistors Ql à Q6 deviennent conducteurs mais les 35 tensions aux bornes des condensateurs Cl à C6 diminuent. Par exemple, si l'entrée Kl passe au niveau haut, H, tous les condensateurs 71 32976 7 2106502 de numéros^impairs/développent une tension aux bornes égale à 2H. Cette tension est la somme de la tension emmagasinée à l'origine, soit H et de la tension H qui vient d'être appliquée par l'entrée Kl. Cet état est représenté par "Maintien 1" dans la colonne de 5 mode du tableau I. De manière similaire, si l'entrée K2 passe au niveau haut H, Kl restant au niveau bas L, tous les condensateurs de numéros/pairs développent une tension aux bornes égale à 2H. Cet état est celui représenté en "Maintien 2" dans la colonne de mode du tableau I. De manière similaire, si le niveau haut H est appliqué 10 aux deux entrées Kl et K2, la tension aux bornes de tous les condensateurs passe à 2H. Cet état est représenté en "Maintien 3" dans la colonne de mode du tableau I. La manière dont la charge électrique est décalée dans le re-~ gistre sera maintenant décrite en regard de la figure 1 et du ta-15 bleau I. Il sera de nouveau supposé qu'une tension initiale H est appliquée aux condensateurs Cl à C6. Dans la phase I, les signaux d'entrée appliqués à Gl et K2 sont au niveau bas L et les signaux d'entrée appliqués à G2 et Kl sont au niveau haut H. Dans ces conditions, les tensions VI et V3 sont égales à 2H et les tensions 20 V2 et V4 sont égales à H. Du fait que Gl est au niveau bas, les transistors Ql et Q3 sont bloqués. Du fait que G2 est au niveau haut, les transistors Q2 et Q4 sont conducteurs si leur électrode de commande est plus positive que leur source. Dans chaque cas, les sources des transistors Q2 et Q4 sont respectivement aux tensions V2 et 25 V4, qui sont au niveau haut H. Les électrodes de commande de ces transistors sont également au niveau haut H. Aucune différence de potentiel n'apparaît entre la source et l'électrode de commande, compte non tenu de la tension de coude compensée par la batterie B2. Les transistors Q2 et Q4 ne sont pas conducteurs. Le commutateur SI 30 est maintenant fermé et une charge d'entrée ql apparaît à la borne d'entrée I, Du fait que le transistor Ql n'est pas conducteur, cette charge ne peut atteindre que le condensateur Cl. La charge du condensateur Cl est donc réduite de la valeur de la charge ql. La tension VI s'abaisse par rapport à sa valeur initiale 2H. La nouvelle 35 valeur de la tension VI devient 2H - Ce résultat apparaît dans la colonne VI du tableau I. La phase I est terminée. Dans la phase 2, le commutateur SI est ouvert. Les signaux d'entrée appliqués à Gl et K2 passent au niveau haut H et les signaux d'entrée appliqués à G2 et Kl passent au niveau bas L. Au 40 début de cet état, les tensions VI et V3 sont réduites de la valeur 71 32976 8 2106502 du niveau haut H. Cela est dû au fait que l'entrée Kl reliée à une armature des condensateurs Cl et C3 est revenue au niveau bas L. La tension V? passe donc au niveau haut H. De la même manière, les tensions V2 et V4 sont augmentées de la valeur du niveau haut H. 5 Cela est dû au fait que l'entrée K2 est passée au niveau haut H. La tension V4 passe donc à 2H. Du fait que l'entrée G2 est au niveau bas L, les transistors de numéros pairs Q2 et Q4 sont bloqués. L'entrée Gl est au niveau haut H et les transistors de numéros impairs Ql et 03 reçoivent maintenant une tension positive sur leurs 10 électrodes de commande. Mais la tension V3 est au niveau haut H. L'électrode de commande du transistor Q3 n'est donc pas plus positive que sa source, et le transistor reste bloqué. Les tensions VI et V2 sont maintenant analysées. A la fin de la phase I, la tension VI était égale à 2H - et la tension V2 15 était égale à H. En passant à la phase 2, l'électrode de commande des transistors Ql passe au niveau haut H. la tension VI est réduite jusqu'à H - et la tension V2 passe à 2H. Dans ce cas, l'électrode de commande du transistor Ql est au niveau H et la source est à la tension VI, inférieure au niveau H. Le transistor est donc 20 conducteur. Lorsqu'il conduit, il fonctionne en source-suiveuse et la charge est transférée du condensateur C2 au condensateur Cl jusqu'à ce que la tension VI atteigne le niveau haut H. A ce moment, le transistor se bloque. La charge nécessaire pour ramener VI au niveau haut H est égale à ql. La charge ql est donc transférée du 25 condensateur C2 au condensateur Cl. La tension V2 est maintenant égale à 2H diminuée de la tension due à la charge ql, c'est-à-dire 2H - La phase 2 est terminée. Dans la phase 3> les entrées Gl et K2 passent au niveau bas L et les entrées G2 et Kl passent au niveau haut H. Dans ces condi-30 tions, qui sont identiques à celles de la phase 1, les tensions de numéros impairs c'est-à-dire VI et V3 sont augmentées de la valeur H et les tensions de numéros pairs c'est-à-dire V2 et V4 sont diminuées de la valeur H. V4 passe donc à H, et V3 à 2H. Du fait que l'entrée Gl est maintenant au niveau bas L, les transistors d'ordre 35 impair , c'est-à-dire Ql et Q3,sont bloqués. Du fait que l'entrée G2 est au niveau haut H, les transistors d'ordre pair Q2 et Q4 peuvent conduire si les conditions correctes prévalent. Par exemple, en examinant le transistor Q4, il est visible que la tension V4, c'est-à-dire la tension à la source du transistor, est également 40 au niveau haut H. L'électrode de commande et la source sont donc 71 32976 9 2106502 à la même tension et, compte non tenu de la tension de coude compensée par la batterie B2, le transistor Q4 n'est pas conducteur. En ce qui concerne le transistor Q2, l'électrode de commande est au niveau H, compte non tenu de la tension de coude compensée 5 par la batterie B2. A la fin de la phase 2, la tension V2, qui est la tension à la source du transistor Q2, est égale à 2H - Mais, en passant à la phase 3» la tension V2 a été réduite de la valeur H. Elle est donc maintenant égale à H - Dans ce cas, la différence entre la tension de l'électrode de commande et la tension de 10 la source est suffisante pour permettre au transistor Q2 d'être conducteur. Il reste donc conducteur jusuu'à ce que la tension V2 atteigne la valeur H, et à ce moment, il se bloque. Lorsque le transistor Q,2 est conducteur, toute charge transférée doit venir du condensateur C3 car le transistor Q3 est bloqué. La charge néces-15 saire pour ramener V2 au niveau haut H est égale à ql. La charge ql est donc transférée du condensateur C3 au condensateur C2 par l'intermédiaire du transistor Q2 et elle ramène à H la valeur de V2. Du fait qu'une charge ql a été transférée du condensateur C3> la tension V3 qui était initialement égale à 2H, passe à 2H -20 Une charge ql a donc été transférée du condensateur C2 au condensateur C3. En ce qui concerne le condensateur Cl pendant la phase 3« le commutateur SI est de nouveau fermé et il permet le passage d'une charge q2 à la borne d'entrée I. la tension initiale VI qui était 25 égale à 2H au début de la phase 3» est réduite de la valeur correspondante à q2. La nouvelle valeur de la tension VI à la fin de la phase 3 est donc 2H - La phase 3 est terminée. A la phase 4, le commutateur SI est ouvert. Les signaux d'entrée Gl et K2 passent au niveau haut H et les signaux d'entrée G2 30 et Kl passent au niveau bas L. Dans ces conditions, les tensions VI et V3 sont d'abord réduites à la valeur du niveau haut H. Cela est dû au fait que l'entrée Kl, connectée à une armature des condensateurs Cl et C3 est revenue au niveau bas L. De la même manière, les tensions V2 et V4 sont augmentées du niveau haut H. Cela est dû 35 au fait que l'entrée K2 est passée au niveau haut H. Du fait que l'entrée G2 est au niveau bas L, les transistors d'ordre pair Q2 et Q4 sont bloqués. L'entrée Gl est au niveau haut H et une tension positive est appliquée sur les électrodes de commande des transistors d'ordre impair Q.1 et Q3» 40 Les tensions VI et V2 sont maintenant analysées. A la fin de 71 32976 10 2106502 la phase 3> la tension VI était égale à 2H - et la tension V2 était égale à H. En passant à la phase 4, l'électrode de commande du transistor Ql passe au niveau haut H. La tension VI est réduite a H ~ cf efc la tension passe à 2H. Dans ce cas, l'électrode de 5 commande du transistor Ql est au niveau H et la source à la tension VI, inférieure à H. Le transistor est donc conducteur. Lorsqu'il conduit, une charge est transférée du condensateur C2 au condensateur Cl jusqu'à ce que la tension VI atteigne le niveau haut H, et à ce moment le transistor se bloque. La charge nécessaire pour 10 ramener VI au niveau haut H est égale à q2. La charge q2 est donc transférée du condensateur C2 au condensateur Cl. La tension V2 est maintenant égale à 2H diminuée de la tension due à la charge q2, c'est-à-dire 2h - q§- Les tensions V3 et V4 seront maintenant analysées. A la fin 15 de la phase 3, la tension V3 était égale à 2H - et la tension V4 était égale à H. En passant à la phase 4, l'électrode de commande du transistor Q3 passe au niveau haut H. La tension V3 est ramenée à H - ^ et la tension V4 passe à 2H. Dans ce cas, l'électrode de commande du transistor Q3 est au niveau H et la source 20 étant à la tension V3> inférieure au niveau H, le transistor est conducteur. Lorsque le transistor conduit, une charge est transférée du condensateur C4 au condensateur C3 jusqu'à ce que la tension V3 atteigne le niveau haut H et, à ce moment, le transistor se bloque. La charge nécessaire pour ramener V3 au niveau haut H est 25 égale à ql. La charge qL est donc transférée du condensateur C4 au condensateur C3. la tension V4 est maintenant égale à 2H diminuée de la tension due à la charge ql, c'est-à-dire 2H - La phase 4 est terminée. Le fonctionnement du registre à décalage à plusieurs niveaux 30 peut être décrit d'une manière générale comme suit : A chaque phase d'ordre impair, une charge est transférée de chaque condensateur d'ordre impair, par les transistors d'ordre pair au condensateur d'ordre pair immédiatement inférieur, la tension aux bornes du condensateur d'ordre impair étant réduite de la 35 valeur due à la charge transférée. Par exemple, à chaque phase d'ordre Impair, une charge est transférée du condensateur C3, par le transistor Q2, au condensateur C2, et la tension aux bornes du condensateur C3 est réduite de la valeur due à la charge transférée. En outre, à chaque phase d'ordre impair, une charge est transférée 40 du condensateur Cl au circuit d'entrée et la tension aux bornes du 71 32976 2106502 condensateur Cl est réduite de la valeur due à la charge transférée . A chaque phase d'ordre pair, une charge est transférée de chaque condensateur d'ordre pair, par les transistors d'ordre im-5 pair, vers le condensateur d'ordre impair immédiatement inférieur, la tension aux bornes dssjbondensateurs/i' ordre pair étant réduite de la valeur due à la charge transférée. Par exemple, à chaque phase d'ordre pair, une charge est transférée du condensateur C4, par le transistor Q3, au condensateur C3 et la tension aux bornes 10 du condensateur C4 est réduite de la valeur due à la charge transférée . Les équations ci-après indiquent la relation générale entre les tensions d'un registre à décalage à plusieurs étages : ,,„IT qk\ . ,/n pair (n imoair (1) Vn = (2H - &-) si i £ . ou )n 15 20 "— i & ± \ , UU / Cn p pair (p impair r~,\ tt it • (n impair (n pair n = rang de V p - numéro de phase Le circuit de sortie représenté par la figure 1 est constitué essentiellement d'un étage supplémentaire de registre à décalage. Ce circuit de sortie comporte des condensateurs C5 et C6 et des transistors Q5 et Q6 interconnectés de la même manière que dans 25 les étages précédents du registre à décalage. Le drain du transistor Q6 est connecté à une source d'alimentation de - 10 Volts par exemple, de manière que le condensateur C6 soit rechargé par une tension constante. Le signal de sortie est prélevé à une borne du condensateur C6 à travers un circuit source-suiveuse à haute 30 impédance. Le circuit source-suiveuse est constitué d'un transistor Q10 et d'une résistance RIO. Lorsque la charge s'est propagée au long des étages du registre à décalage, elle aboutit au circuit de sortie. Si les phases représentées çur le tableau T sont poursuivies, la phase 5> Qui est 35 identique aux phases I et 3,a lieu. Dans la phase 5* les entrées Gl et K2 passent au niveau bas L et les entrées G2 et Kl passent au niveau haut H. La charge ql est transférée du condensateur ~7' au condensateur C4 par l'intermédiaire d'un transistor Q4 de manière identique à celle dont elle a été transférée du condensa*;.«ur 40 C3 au condensateur C2 dans la phase 3« De même, la charge q2 est 71 32976 2 2106502 transférée du condensateur C3 au condensateur C2 de la même manière que la charge ql a été transférée dans la phase 3» Dans la phase 5> du fait que le commutateur SI est fermé, une nouvelle charge q3 est transférée du condensateur Cl au circuit d'entrée. A la fin de 5 la phase 5, VI est égal à 2H - V2 est égal à H, V3 est égal à 2H - V4 est égal à H, V5 est égal à 2H - ^ et V6 est égal à H. Dans cette phase, comme dans toutes les phases d'ordre impair, du fait que l'entrée G2 est au niveau haut, le transistor Q6 est conducteur, il fonctionne en source-suiveuse et le condensateur C6 est 10 chargé au niveau H par la source de +10 Volts connectée au transistor Q6. Lorsque le condensateur C6 est chargé au niveau H, l'électrode de commande et la source du transistor Q6 sont à la même tension et, compte non tenu de la tension de coude compensée par la batterie B2, le transistor Q6 se bloque. 15 La phase 6 est très semblable aux phases 2 et 4. Dans cette phase, la charge ql est transférée du condensateur C6 au condensateur C5. De même, la charge q2 est transférée du condensateur C4 au condensateur C3. De même, la charge q3 est transférée du condensateur C2 au condensateur Cl. A la fin de la phase 6, VI est égal à 20 H, V2 est égal à 2H - V3 est égal à H, V4 est égal à 2H - V5 est égal à H et V6 est égal à 2H - A chaque phase d'ordre pair, la tension V6 représente le signal d'entrée retardé du nombre d'étages du registre à décalage. La tension V6 est appliquée à l'électrode de commande du transistor Q10 qui devient conducteur 25 jusqu'à ce que la tension de sortie atteigne V6. Le transistor Q10 fonctionne en suiveur de tension, la tension de sa source suivant la tension de son électrode de commande. Le fonctionnement du circuit d'entrée sera décrit maintenant. A chaque intervalle d'échantillonnage, la fonction du circuit d'en-30 trée consiste à convertir un échantillon d'un signal analogique variable par rapport au temps en une charge électrique équivalente. Le circuit d'entrée comporte un transistor Q0 dont le collecteur est connecté à la borne d'entrée I du registre à décalage. L'émetteur du transistor QO est connecté à une armature d'un condensateur 35 CO et à l'anode d'une diode D de manière à former un point commun NI. La cathode de la diode D est connectée à la base du transistor 0.0 et à une source d'alimentation de - 10 Volts par exemple. L'autre armature du condensateur C0 est connectée à une résistance fixe Rû et à une borne d'un commutateur SI de manière à former un point cora-40 mun N2. La résistance est connectée à un potentiomètre R12. La 71 32976 3 2106502 tension analogique d'entrée Ven est appliquée au condensateur par l'intermédiaire du commutateur SI. Le commutateur SI est représenté symboliquement comme un commutateur mécanique. Mais en pratique, il peut consister en n'importe quel type de commutateur électronique 5 commandé par un signal d'horloge approprié. Lorsque le commutateur SI est ouvert, la diode D est conductrice et elle laisse passer la charge du condensateur CO. Le transistor QO n'est pas conducteur car sa base est à - 10 Volts, donc beaucoup plus négative que son émetteur. la charge peut s'écouler 10 du condensateur CO jusqu'à ce que la tension au point commun NI atteigne -10 Volts. Le transistor Q0 n'est toujours pas conducteur. Le point commun N2 est à la tension déterminée par le potentiomètre R12. Lorsque le commutateur SI est fermé, le niveau de la tension au point commun N2 commence à descendre. Lorsqu'il atteint 15 0 Volt, il est compensé par la tension base-émetteur Vgg du transistor Qo et la tension de là diode D. Si la tension continue à descendre, le point commun NI devient plus négatif. Si cela se produit, la base du transistor Q0 est plus positive que son émetteur et le transistor est conducteur. Une charge électrique peut 20 être transférée du condensateur Cl au condensateur C0 par l'intermédiaire d'un transistor QO. La charge continue à s'écouler jusqu'à ce que la tension au point commun Ni atteigne - 10 Volts diminuée de Vgjj. La valeur de la charge transférée représente le niveau de la tension à l'entrée du commutateur SI. A ce moment, le transistor 25 Q0 cesse d'être conducteur car sa base a cessé d'être plus positive que son émetteur. Une charge a donc été transférée du condensateur Cl au condensateur C0. Cette charge transférée est proportionnelle à la valeur échantillonnée du signal analogique d'entrée. Il est évident que le 30 circuit d'entrée prélève à la borne d'entrée I du registre à décalage une charge électrique qui est proportionnelle à la tension du signal analogique d'entrée. La charge initiale des condensateurs est obtenue, à partir d'un état de décharge complète, par le fonctionnement du registre 35 à décalage sans signaux d'entrée, c'est-à-dire avec SI ouvert. Il sera supposé que tous les condensateurs sont déchargés. Les entrées Gl et K2 sont au niveau bas L et les entrées G2 et Kl sont au niveau haut H. Dans ces conditions, les transistors d'ordre impair sont bloqués. L'électrode de commande du transistor Q6 est au ni-40 veau haut H. Du fait que le condensateur C6 est déchargé, V6 est 71 32976 14 2106502 au niveau bas L. Le transistor Q6 est conducteur car son électrode de commande est plus positive que sa source. Une charge peut être transférée de la source d'alimentation + 10 Volts connectée au drain du transistor Q6, vers le condensateur C6 jusqu'à ce que V6 5 atteigne le niveau haut H, et à ce moment le transistor Q6 se bloque. Le condensateur C6 a donc emmagasiné une charge. Gl et K2 passent maintenant au niveau haut H et G2 et Kl passent au niveau bas L. Tous les transistors d'ordre pair sont bloqués. Le condensateur C5 peut se décharger. Du fait que K2 est 10 au niveau H, V6 est égal à 2H. L'électrode de commande du transistor Q5 est au niveau H et la tension V5 à sa source est égale à. L. Le transistor Q5 est donc conducteur et une charge est transférée du condensateur C6 au condensateur C5 jusqu'à ce que V5 atteigne H, et à ce moment, le transistor Q5 se bloque. V5 est donc mainte-15 nant égal à H et V6 est égal à H. Gl et K2 passent maintenant à L et G2 et Kl passent à H. Du fait que K2 est passé de H à L, V6 est égal à L. Le transistor Q6 est de nouveau conducteur et il charge le condensateur C6 jusqu'à ce que V6 atteigne H. Kl est à H de sorte que V5 passe à 2H. Le transistor Q4 est conducteur et une 20 charge est transférée au condensateur C4 jusqu'à ce que V4 atteigne H. Les entrées Gl, K2 et G2, Kl continuent à changer de niveau et le processus se poursuit jusqu'à ce que tous les condensateurs aient emmagasiné une charge initiale. La figure 2 est un diagramme de temps montrant le fonctionne-25 ment du circuit de la figure 1. La courbe supérieure de la figure 2 représente un signal d'entrée. Le diagramme de temps montre les variations successives des niveaux de tension de VI à V6, le signal de sortie correspondant à l'ouverture et à la fermeture du commutateur SI ainsi que les signaux aux entrées Gl, G2, Kl et K2. Par 30 exemple, dans la phase 1, Gl etjK.2 sont au niveau bas L et G2 et Kl sont au niveau bas H. Dans ces conditions, VI est au niveau 2H -Cela apparaît sur la courbe désignée par VI. La tension ^ est représentée par la différence entre le niveau 2H et le niveau réel de la courbe. Le signal correspondant à la charge ql peut être sui-35 vi pas à pas sur le diagramme depuis VI jusqu'à V6. Il est visible que la tension due à la charge ql est retardée de deux phases à chaque étage du registre à décalage et de deux phases dans le circuit de sertie ,Du fait que le registre comporte deux étages, il introduit un retard de 4 phases et l'étage de sortie introduit un 40 retard de deux phases ce qui donne un retard total de six phases. 71 32976 15 2106502 Cela ressort du diagramme de la figure 2 sur lequel la tension due à la charge ql apparaît à la sortie à la phase 6. Il est bien connu que pour obtenir, avec une résolution suffisante, un signal de sortie représentant le spectre du signal d'en-5 trée, il est nécessaire que la fréquence d'échantillonnage soit au moins double de la fréquence la plus élevée se trouvant dans le signal d'entrée. Sur le diagramme de la figure 3> cette fréquence d'échantillonnage est inférieure à ce qu'elle devrait être normalement en pratique, mais cela simplement pour illustrer le transfert 10 de charge. En pratique, le circuit de la figure 1 peut être réalisé avec n'importe quel type de transistor jonction à effet de champ. A titre d'exemple, le transistor 2N 3819 a donné toute satisfaction dans ce circuit. Tous les condensateurs doivent avoir la même valeur. 15 Cette valeur dépend de la fréquence de fonctionnement voulue. Des condensateurs de grande capacité ralentissent le fonctionnement du registre à décalage. Cependant, leur capacité doit être suffisamment Importante pour réduire les effets des capacités parasites du circuit. Il suffit que la valeur des condensateurs soit grande 20 par rapport aux capacités parasites. Il a été constaté qu'une capacité de 33 picofarads donne toute satisfaction et permet un fonctionnement à une fréquence minimale d'environ 1 Hz. La fréquence minimale est limitée par les pertes dans les condensateurs. Dans le circuit qui vient d'être décrit, les charges électri-25 ques sont décalées de la droite vers la gauche et les informations, c'est-à-dire les réductions de charge sont décalées de la gauche vers la droite. Cela apparaît dans la colonne mode du tableau I par l'indication décalage à droite. Il est bien entendu qu'en intervertissant les circuits d'entrée et de sortie et en modifiant les 30 relations entre Gl et G2, Kl et K2, les charges peuvent être décalées à droite. Le tableau II représente toutes les combinaisons possibles de? entrées Gl, G2, Kl et K2. Les combinaisons 1, 2, 3 et 4 du tableau II correspondent à : 3tat Initial , Maintien 1, Maintien 2 et Maintien ~ du tableau I. Les combinaisons 7 et 10 du 35 tableau Hcorrespondent aux phases I à 6 du tableau I. Plus particulièrement, la combinaison 7 correspond aux phases d'ordre impair du tableau I et la combinaison 10 correspond aux phases d'ordre pair du tableau I. Dans la combinaison 7> Gl et K2 sont au niveau bas et G2 et Kl sont au niveau haut. Les transistors d'ordre pair sont 40 conducteurs et les charges peuvent être transférées des condensateurs 71 32976 2106502 1 6 d'ordre impair vers les condensateurs d'ordre pair par l'intermédiaire des transistors d'ordre pair. Dans la combinaison 10, Gl et K2 sont au niveau haut et G2 et Kl sont au niveau bas. Les transistors d'ordre impair sont conducteurs et les charges peuvent être transférées des condensateurs d'ordre pair vers les condensateurs d'ordre impair par l'intermédiaire des transistors d'ordre Impair. TA3LEAU II G1 G2 K1 K2 Mode 1 0 0 0 0 Maintien 2 C 0 0 1 G II 3 C 0 1 11 - 0 0 1 1 >1 5 G 1 0 0 Mélange de charges 6 0 i C 1 q pair » q impair. Charges décalées c c à droite 1 C 1 1 0 q pair & 0 1 1 1 Maintien 9 1 0 0 0 Mélange de charges 10 1 0 0 1 qc impair à gauche 1 1 1 0 1 0 q impair —» q pair. Charges décalées à droite 12 1 0 1 1 Maintien 13 i 1 0 C Tous condensateurs à tension fixe 14 •1 1 1 C 1 Condensateurs alternés à tension fixe 15 1 1 1 c Condensateurs alternés à tension fixe 1 6 1 1 1 1 Tous condensateurs à tension fixe. 71 32976 17 2106502 Pour décaler les charges vers la droite, il y a lieu d'utiliser les combinaisons 6 et 11 du tableau II. Cela ressort d'une brève explication en regard de la figure 1. Il sera supposé que les circuits d'entrée et de sortie ont été intervertis de manière 5 à terminer correctement les étages du registre à décalage. Avec la combinaison 6, Gl et Kl sont au niveau bas et G2 et K2 sont au niveau haut. Dans ces conditions, les transistors d'ordre pair sont conducteurs. Les condensateurs d'ordre pair contiennent une charge plus élevée que les condensateurs d'ordre impair car K2 est au ni-10 veau haut et Kl est au niveau bas. Les charges peuvent être transférées des condensateurs d'ordre pair vers les condensateurs d'ordre impair par l'intermédiaire des transistors d'ordre pair. Avec la combinaison 11, Gl et Kl sont au niveau haut et G2 et K2 sont au niveau bas. Dans ces conditions, les transistors d'ordre 15 impair sont conducteurs. Les condensateurs d'ordre impair contiennent une charge plus élevée que les condensateurs d'ordre pair car Kl est au niveau haut et K2 est au niveau bas. Les charges peuvent être transférées des condensateurs d'ordre impair vers les condensateurs d'ordre pair par l'intermédiaire des transistors d'ordre 20 impair. Il est donc possible d'effectuer des décalages vers la gauche ou vers la droite dans le registre analogique à décalage en intervertissant les circuits d'entrée et de sortie et en appliquant différents signaux aux entrées Gl, G2, Kl et K2. Les autres combinaisons représentées sur le tableau II, per-25 mettent d'effectuer différentes fonctions. Les combinaisons 5 et 9 conduiraient à un mélange des charges des condensateurs et ne doivent donc pas être utilisées. Les combinaisons 8 et 12 maintiennent les informations dans les étages du registre à décalage. Les combinaisons 13 et 16 ramènent une tension fixe sur tous les con-30 densateurs des étages du registre à décalage. Les combinaisons 14 et 15 ramènent une tension fixe aux bornes d'un condensateur sur deux. Le tableau II comporte, dans un but de généralités, toutes les 71 32976 ta 2106502 combinaisons possibles de signaux d'horloge appliqués aux bornes Gl, G2, Kl et K2. Les signaux de chaque paire sont simultanés et ont une même amplitude, ce qui implique, sans que ce soit une nécessité, qu'ils peuvent être fournis par une source commune. Il y 5 a lieu de noter en outre, que, dans le sens habituel, le circuit ne comporte pas de source d'alimentation, cette dernière étant fournie par les signaux sur les bornes Gl, G2, Kl et K2. Bien que le tableau II fasse apparaître la nécessité de signaux d'horloge accouplés par paires, le circuit 2 peut, en fait, fonc-10 tionner sur une simple source de signaux d'horloge en appliquant une tension fixe sur une paire de bornes et en appliquant des signaux d'amplitude double sur l'autre paire de bornes. Il est donc possible de dire que le dispositif peut fonctionner avec une source de signaux d'horloge à simple phase. Par exemple, une paire de si-15 gnaux d'horloge peut être fixée à + 5 Volts et l'autre paire peut être constituée de signaux passant de 0 Volt à + 10 Volts et inversement. La figure 3 est un diagramme montrant la manière dont il est possible de commuter les circuits d'entrée et de sortie. Un conunu-20 tateur S2 à trois positions est placé entre le circuit d'entrée et le registre à décalage. Un autre commutateur S3 à trois positions est placé entre le circuit de sortie et le registre à décalage. Les commutateurs S2 et S3 sont commandés en même temps. Lorsque les commutateurs S2 et S3 sont dans la position 2, le circuit est le 25 même que celui représenté sur la figure 1. Avec les entrées Gl, G2, Kl et K2 indiquées par le tableau 2, les charges peuvent être décalées vers la gauche. Lorsque les commutateurs S2 et S} sont dans la position 1, les circuits d'entrée et de sortie sont intervertis. Si les signaux 30 corrects Indiqués par le tableau II sont appliqués sur 01, G2, Kl et K2, les charges peuvent être décalées vers la droite. Un commutateur S4 supplémentaire, représenté sur la figure relie les deux extrémités du registre à décalage. Le commutateur S4 ne doit être fermé que si les commutateurs S2 et S} sont en po-35 sition 3 de manière à déconnecter les circuits d'entrée et de sortie. Des informations peuvent être introduites dans le registre à décalage soit par la gauche, soit par la droite en connectant le circuit d'entrée et le circuit de sortie. Les circuits d'entrée et de sortie sont ensuite déconnectés en plaçant les commutateurs S2 40 et S3 en position 3» Le commutateur S4 est alors fermé. Les 71 32976 19 2106502 informations introduites dans le registre à décalage sont mises en recirculation soit vers la gauche soit vers la droite en fonction des signaux appliqués à Gl, G2, Kl et K2. Ces informations peuvent être extraites du registre en ouvrant le commutateur S4, en reta-5 blissant les circuits d'entrée et de sortie par les commutateurs S2 et S3 et en appliquant un décalage vers la gauche ou vers la droite par des signaux appropriés sur Gl, G2, Kl et K2. Il est bien entendu que les commutateurs S2, S3 et S4 sont représentés symboliquement sur la figure 3 par des commutateurs 10 mécaniques mais que leur fonction de commutation peut être effectuée par n'importe quel moyen. En particulier la commutation peut être effectuée par des circuits logiques courants comportant des portes ET et des portes OU. Le circuit décrit ci-dessus était réalisé avec des transistors»» 15 jonction à effet de champ mais il est bien entendu que les étages du registre à décalage selon l'invention pourraient aussi être réalisés avec des transistors à effet de champ du type MOS. La seule modification nécessaire serait d'inverser les niveaux de tension suivant que les transistors utilisés seraient du type P ou du type 20 N. Cette inversion de tension est bien connue dans la technique d'utilisation des transistors. Le registre à décalage décrit ci-dessus peut également remplir d'autres fonctions variées. Ceux qui seront décrits ci-dessous comportent des transistors MOS au lieu de transistors-jonction à effet de champ. Afin de faciliter la 25 description, les circuits d'entrée et de sortie ainsi que les circuits de commutation représentés sur la figure 3 ont été supprimés dans les figures suivantes. Les circuits d'entrée et de sortie sont semblables à ceux représentés sur la figure 1. La figure 4 représente un registre analogique à décalage uti-30 Usé comme commutateur. Le registre à décalage comporte une série de transistors MOS 21 à 26. Les électrodes de commande des transistors d'ordre impair sont connectées à la borne d'entrée Gl, Les électrodes de commande des transistors d'ordre pair sont connectées à la borne d'entrée G2. r..a registre à décalage comporte également 35 une série de condensateurs 31 à 36. Les transistors et les condensateurs de la figure 4 sont connectés entre eux de manière identique à celle des transistors et condensateurs du registre à décalage de la figure 1. La seule différence réside dans le fait que des transistors MOS remplacent les transistors-jonction à effet de champ. 40 Le registre à décalage représenté sur la figure 4 fonctionne de la 71 32976 20 2106502 même manière que celui représenté sur la figure 1. Il comporte une série supplémentaire de transistors MOS 41, 42 et 4} comportant chacun une électrode de commande connectée à l'un des étages du registre analogique à décalage. Des premières bornes de signaux de 5 chacun des transistors MOS 41, 42 et 43 sont reliées ensemble de manière à constituer une sortie commutée. Les autres bornes de signaux des transistors MOS 41, 42 et 43 sont connectées aux entrées de signaux. Si une charge est décalée dans le registre analogique à décalage, elle aboutit au condensateur 32. La tension produite 10 par la charge aux bornes du condensateur 32 est appliquée à l'électrode de commande du transistor MOS 41. Cette charge est déterminée de manière à produire une tension suffisante pour permettre au transistor MOS 41 de devenir conducteur. Le signal d'entrée appliqué au transistor 41 passe donc à la sortie commutée. Lorsque la 15 charge continue à être décalée dans le registre à décalage, elle aboutit au condensateur . De la même manière, la tension appliquée à l'électrode de commande des transistors MOS 42 permet au signal appliqué à son entrée de passer à la sortie commutée. De même, le signal d'entrée appliqué au transistor MOS 43 passe à la 20 sortie commutée. Il est bien entendu que le circuit de commutation représenté sur la figure 6 n'est pas limité à trois entrées analogiques mais qu'il peut être étendu à un nombre quelconque d'entrées analogiques sous réserve d'ajouter un transistor de commutation MOS et un étage de registre pour chaque entrée. Il est bien entendu 25 également que les signaux appliqués aux transistors MOS 41, 42 et 43 peuvent être aussi bien des signaux numériques que des signaux analogiques. Le registre analogique à décalage peut également constituer un circuit d'entrées parallèles et de sorties"Série tel que celui 30 représenté sur la figure 5. Le circuit de la figure 5 comporte une série d'étages de registre analogique à décalage. Le circuit comporte également une série de transistors MOS 51 à 55 qui commandent le passage des signaux d'entrée aux différents étages du registre. Par exemple, le 35 transistor M05/est connecté au condensateur 32. De même, le transistor MOS 53 est connecté au condensateur 34. Le transistor MOS 52 est connecté au condensateur 33. Le transistor MOS 54 est connecté au condensateur 35. Du fait que chaque étage du registre à décalage comporte deux condensateurs et deux transistors, il est commode de 40 permettre l'entrée de deux groupes différents de signaux. Par 71 32976 21 2106502 exemple, lorsque les transistors d'ordre impair 51 et 53 sont rendus conducteurs, par un signal approprié appliqué à la borne d'entrée 1, les signaux des entrées correspondant aiu^transistors MOS sont transférés au*condensateursd'ordre pair du registre. De même 5 lorsque les transistors MOS d'ordre pair 52 et 54 sont rendus conducteurs par un signal approprié sur la borne d'entrée 2, les entrées correspondantes sont transférées aux condensateurs d'ordre impair du registre. Les signaux d'entrée peuvent être des signaux analogiques ou des signaux numériques. Si les signaux d'entrée sont 10 numériques, ils doivent être représentés par des niveaux de tension appropriés ou connectés par l'intermédiaire de commutateurs convenables. Si les entrées sont analogiques, elles peuvent être appliquées par n'importe quel type de circuit d'entrée qui permet le transfert d'une charge du condensateur correspondant du registre. 15 Ces circuits peuvent être semblables aux circuits d'entrée utilisés avec les circuits précédents. Lorsque les informations sont introduites dans le registre à décalage, elles peuvent être décalées soit vers la gauche, soit vers la droite de manière à produire une sortie en série. Il est bien entendu que le circuit représenté sur 20 la figure 5 peut comporter un nombre d'étages différents de celui représenté. Il suffit pour cela d'ajouter ou enlever des étages et des transistors de commutation MOS. la figure 6 représente une combinaison d'un registre à décalage horizontal avec un certain nombre de registres à décalage 25 vertical. Les registres à décalage vertical sont identiques au registre à décalage horizontal. La borne d'entrée/sortie de chacun des registres à décalage vertical est connectée à un étage du registre à décalage horizontal. Ce circuit peut être utilisé pour décaler en série des informations vers la gauche ou vers la droite 30 dans le registre à décalage horizontal et à les décaler ensuite verticalement soit en série, soit en parallèle dans les registres à décalage vertical. Par exemple, des informations peuvent être introduites en série dans le registre à décalage horizontal par son extrémité gauche. Elles peuvent ensuite être décalées en série dans 35 i' un quelconque des registres à décalage vertical. Il sera supposé à cet effet que des informations sont décalées jusqu'au condensateur 32 du registre à décalage horizontal. A ce moment, elles peuvent être transférées au premier registre à décalage vertical connecté au condensateur 32. D'autres informations sont ensuite intro-40 duites dans le registre à décalage horizontal jusqu'à ce qu'elles 71 32976 22 2106502 atteignent le condensateur 32. Elles peuvent être ensuite décalées dans le premier registre à décalage vertical. De cette manière, les informations sont décalées en série dans le registre à décalage horizontal puis en série dans le registre à décalage vertical. De 5 la même manière, des informations peuvent être décalées en série dans le second ou dans le troisième registre à décalage. Des informations peuvent également être introduites en série dans le registre à décalage horizontal jusqu'à ce qu'il soit reapli. Elles sont ensuite décalées en parallèle dans les registres à dé-10 calage vertical, A cet effet, les informations sont décalées dans le registre à décalage horizontal jusqu'à ce qu'il soit complètement rempli. Les registres à décalage vertical sont ensuite mis en circuit de manière à transférer les informations vers le premier étage de chacun d1 entre eux. De nouvelles informations peuvent alors 15 être introduites dans le registre à décalage horizontal, et les registres à décalage vertical les transfèrent ensuite verticalement en parallèle. Il y a lieu de noter que le circuit représenté sur la figure 6 peut comporter un nombre différent d'étages. La figure 7 représente deux registres à décalage utilisés en-20 semble pour effectuer la moyenne d'un signal. Ce circuit peut être utilisé comme réjecteur de bruit et de signaux parasites. Il peut améliorer le rapport signal/bruit d'un signal lorsqu'il est répétitif. Il fonctionne sur le principe que la valeur moyenne des bruits est nulle alors que le signal est additif. Le registre à 25 décalage supérieur porte des condensateurs dont la capacité est très importante par rapport à celle des condensateurs du registre inférieur. Le rapport entre les capacités de ces condensateurs peut être par exemple 100:1, Le signal entrant contenant des bruits est décalé dans le registre à décalage inférieur comportant 30 des petits condensateurs. Des charges de ce registre sont alors transférées au registre à décalage supérieur par l'ouverture des transistors de transfert 61, 62 et 63 sous l'effet d'un signal approprié appliqué à la borne T. Le signal est à nouveau décalé dans le registre à décalage inférieur et transféré au 35 registre à décalage supérieur. Cette opération est répétée un certain nombre de fois. Après un certain nombre de répétitions, les condensateurs du registre à décalage supérieur contiennent des charges qui représentent la valeur originale du signal d'entrée. Les bruits dont la valeur moyenne est nulle ont été éli-40 minés mais le signal d'origine, qui est additif, augmente la 71 32976 23 2106502 charge des condensateurs de forte capacité du registre supérieur. Les informations peuvent être sorties à volonté du registre à décalage supérieur. Il va de soi que la présente invention n'a été décrite et 5 représentée qu'à titre explicatif mais nullement limitatif et qu'elle est susceptible de diverses variantes sans sortir de son cadre. 71 32976 24 2106502 REVENDICATIONS 1. Registre à décalage destiné à enregistrer des informations sous forme d'absence de charge électrique dans un condensateur et comportant une première extrémité et une seconde extrémité, carac-5 térisé en ce qu'il comporte une première série de transistors, (Ql, 03), comportant chacun une première borne de signaux, une seconde borne de signaux et une borne de commande, un premier signal d'horloge (Gl) comportant des premier et second niveaux de tension étant appliqué à chacune des bornes de commande, une se-10 conde série de transistors, (Q2, Q4), comportant chacun une première borne de signaux, une seconde borne de signaux et une borne de commande, toutes ces premières bornes de signaux sauf une étant connectées individuellement à la première borne de signaux d'un transistor déterminé de ladite première série et toutes ces secon-15 des bornes de signaux étant connectées individuellement à la seconde borne de signaux d'un autre transistor déterminé de ladite première série, un second signal d'horloge (G2) comportant des premier et second niveaux de tension étant appliqué à chacune de ces bornes de commande, une première série de condensateurs, (Cl, C3), com-20 portant chacun une première borne connectée à la première borne de signaux d'un transistor déterminé de ladite première série, et une seconde borne à laquelle est appliqué un troisième signal d'horloge (Kl) comportant des premier et second niveaux de tension, une seconde série de condensateurs (C2, C4 ) comportant chacun une pre-25 mière borne connectée à la seconde borne de signaux d'un transistor déterminé de ladite première série, une seconde borne à laquelle est appliquée un quatrième signal d'horloge (K2) comportant des premier et second niveaux de tension, la première extrémité du registre à décalage étant constituée par celle des premières bornes 30 de signaux de ladite première série de transistors qui n'est pas connectée à une borne de signaux de ladite seconde série de trans-sistors, la ieconde extrémité du registre à décalage étant celle des premières bornes de signaux de ladite seconde série de transistors qui n'est pas couplée à une borne de signaux de ladite 35 première série de transistors, de sorte qu'une charge électrique est transférée de ladite première série de condensateurs, par l'intermédiaire des bornes de signaux de ladite seconde série de transistors, vers ladite seconde série de condensateurs et qu'une charge électrique est transférée de ladite seconde série de con-40 densateursj par l'intermédiaire des bornes de signaux de ladite 71 32976 25 2106502 première série de transistors, vers ladite première série de condensateurs lorsque les premier et quatrième signaux d'horloge sont les mêmes et que les second et troisième signaux d'horloge sont les mêmes, et une charge électrique est transférée de ladite pre-5 mière série de condensateurs, par l'intermédiaire des bornes de signaux de ladite première série de transistors vers ladite seconde série de condensateurs et une charge électrique est transférée de ladite seconde série de condensateurs, par 1'intermédiaire des bornes de signaux de ladite seconde série de transistors, vers la-10 dite première série de condensateurs lorsque les premier et troisième signaux d'horloge sont les mêmes et que les second et quatrième signaux d'horloge sont les mêmes. 2. Registre à décalage selon la revendication 1, caractérisé en ce qu'il comporte également un dispositif de commutation connec-15 té aux première et seconde extrémités dudit registre à décalage, un circuit d'entrée connecté audit dispositif de commutation de manière à fournir une charge électrique proportionnelle à un signal pré-échantillonné, un circuit de sortie connecté audit dispositif de commutation de manière à fournir un signal de tension proportion-20 nel à une charge électrique, ledit dispositif de commutation comportant un premier état dans lequel ledit circuit d'entrée est connecté à la première extrémité dudit registre à décalage et ledit circuit de sortie est connecté à la seconde extrémité dudit registre à décalage, de manière à permettre le décalage d'informations 25 provenant dudit circuit d'entrée, par ladite série de transistors, vers ledit circuit de sortie lorsque les premier et quatrième signaux d'horloge sont les mêmes et que les second et troisième signaux d'horloge sont les mêmes, ledit dispositif de commutation comportant un second état dans lequel ledit circuit d'entrée est 30 connecté à la seconde extrémité du registre à décalage et ledit circuit de sortie est connecté à la première extrémité du registre à décalage, de manière à permettre le décalage d'informations provenant dudit circuit d'entrée, par ladite série de transistors, vers ledit circuit de sortie lorsque les premier et troisième si-35 gnaux d'horloge sont les mêmes et que les second et quatrième signaux d'horloge sont les mêmes, ledit dispositif de commutation comportant un troisième état dans lequel les première et seconde extrémités dudit registre à décalage sont connectées l'une à l'autre de manière à permettre la recirculation d'informations dans 40 ladite série de transistors dans un sens lorsque les premier et 71 32976 26 2106502 quatrième signaux d'horloge sont les mêmes et que les second et troisième signaux d'horloge sont les mêmes, et dans le sens opposé lorsque les premier et troisième signaux d'horloge sont les mêmes et que les second et quatrième signaux d'horloge sont les mêmes. 5 3. Registre à décalage selon la revendication 1, caractérisé en ce qu'il comporte également une série de transistors de commutation comportant chacun une borne de commande connectée à l'une déterminée des secondes bornes de signaux de ladite série de transistors, une première borne de signaux connectée à une sortie com-10 mune et une seconde borne de signaux à laquelle est appliqué un signal individuel d'entrée, chaque signal individuel d'entrée passant successivement par les bornes de signaux des transistors de commutation associés vers la borne commune, lorsqu'une charge éleo-trique est décalée successivement par chacune desdites séries de 15 transistors et appliquée à la borne de commande du transistor de commutation associé. 4. Registre à décalage selon la revendication 1,caractérisé en ce qu'il comporte également une série de transistors de commutation comportant chacun une borne de commande à laquelle est ap-20 pliquée un signal de commande, une première borne de signaux connectée à l'une déterminée des secondes bornes de signaux de ladite série de transistors et une seconde borne de signaux à laquelle est appliqué un signal individuel d'entrée, chaque signal individuel d'entrée passant par les bornes de signaux du transistor de 25 commutation associé vers le transistor associé de ladite série, en réponse au signal de commande d'entrée.