FR 2108080 A1 19720512 FR 7129457 A 19710730 71 29457 1 • 2108080 La présente invention concerne des mémoires de systèmes de traitement de données et plus particulièrement, une méthode et un moyen d'utilisation de composants démoire défectueux qui seraient normalement rejetés à la fabrication. 5 Les mémoires monolithiques sont des mémoires dans lesquelles un certain nombre de cellules d'emmagasinage sont formées sur une pastille de silicium unique. Les pastilles sont découpées en un certain nombre d'unités plus petites appelées microplaquettes. Ces microplaquettes sont" disposées sur des substrats et les substrats sont groupés sur des modules de circuits 10 intégrés. Les modules de circuits intégrés sont soudés dans des cartes de circuits imprimés afin de réaliser un composant de base d'une mémoire. Dans la fabrication de microplaquettes monolithiques, le pourcentage de microplaquettes correctes obtenu à partir des pastilles de silicium est faible, en particulier au cours des premières années de fabrication. Pour chaque 15 microplaquette parfaite produite, il existe un certain nombre de microplaquettes qui sont presques parfaites, comportant des imperfections localisées ne' rendant inutilisable qu'une seule cellule ou que quelques cellules associées rapprochées seulement. Des méthodes ont été proposées dans le passé pour l'utilisation de microplaquettes partiellement défectueuses. Par exemple, 20 des codes de correction d'erreurs ont été utilisés pour corriger les mots lus depuis la mémoire dans laquelle certains bits de mot étaient emmagasinés dans des cellules défectueuses. Cette méthode présente l'inconvénient de réduire la fiabilité de la mémoire en diminuant l'efficacité de la correction d'erreurs des opérations normales de la mémoire. 25 Une autre méthode nécessite un recâblage pendant la fabrication qui évite réellement les cellules défectueuses. Cette méthode est onéreuse et ne permet la réalisation que de mémoires ne pouvant être réparées avec des éléments standards. Un objet de la présente invention est de réaliser une méthode et un 30 moyen d'utilisation de microplaquettes pratiquement parfaites dans une mémoire monolithique afin de produire une mémoire utilisable aoparaissant à l'utilisateur comme étant composée de microplaquettes parfaites. Un autre objet de la présente invention est de réaliser une mémoire utilisant des microplaquettes de mémoire pratiquement parfaites, laquelle 35 méthode ne nécessite pas de rectifications des microplaquettes défectueuses pas plus qu'une modification significative de l'organisation, du câblage et du groupage de la mémoire. Un autre objet de la présente invention est de réaliser un moyen peu onéreux d'utilisation d'un grand nombre de microplaquettes endommagées de 40 toutes autres façons aux lignes de production monolithiques pour réaliser r COPY 71 29457 2 2108080 une mémoire utilisable. Un autre objet de la présente invention est de réaliser une méthode et un moyen d'utilisation de microplaquettes défectueuses dans une mémoire monolithique qui ne résulte pas en différents types de composants de mémoire 5 de base pour chaque type différent de microplaquettes défectueuses. En bref, la présente invention comprend une méthode et un dispositif dans lequel des microplaquettes défectueuses sont assorties pendant la production, et dans lequel des microplaquettes présentant des zones défectueuses en des points similaires disposés dans la même configuration sur chaque 10 carte. Une logique est prévue entre le registre d'adresses de mémoire et la carte qui modifie chaque adresse afin d'éviter ainsi l'adressage de cellules défectueuses. Les microplaquettes pratiquement parfaites sont disposées sur la carte de mémoire d'une manière telle que toutes les cartes de bits de mémoire 15 d'une mémoire particulière sont identiques en ce qui concerne les sections qui contiennent des cellules de bits défectueuses et celles qui n'en contiennent pas. Les cellules valables sont placées logiquement dans des positions d'adresses contigGes en convertissant l'adresse de mémoire avant de la présenter aux décodeurs sur la carte de mémoire. Les sections contenant les cellules 20 de bits de mémoire non valables sont placées logiquement dans des positions d'adresses d'ordre élevé qui sont au-delà des adressés valables permises maximum. Pour n'importe quelle mémoire particulière, la capacité de bits de la mémoire est diminuée suivant l'importance des bits défectueux. Cependant, la mémoire a les mêmes caractéristiques que si elle ne contenait que des 25 microplaquettes parfaites. Aucune nouvelle conception de la carte de bit ou du module n'est nécessaire. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. 30 La figure 1 est un schéma bloc d'une mémoire monolithique incorporant la présente invention; La figure 2 est un schéma bloc plus détaillé d'une microplaquette de la mémoire de la figure 1; Les figures 3A et 3B représentent un schéma bloc et un tableau d'une 35 mémoire intermédiaire d'adresses pour une mémoire à pleine capacités Les figures 4A et 4B représentent un schéma bloc et un tableau pour une mémoire à demi-capacité; Les figures 5A et 5B représentent un schéma bloc et un tableau d'une mémoire intermédiaire d'adresses a utiliser dans une mémoire à pleine capacité 40 ou à demi-capacitéj 71 29457 3 2108080 Les figures 6A et 6B représentent un schéma bloc et un tableau d'une mémoire intermédiaire d'adresses à utiliser dans une mémoire à un quart de capacité, à demi-capacité, à trois quart de capacité ou à pleine capacités La figure 7 est un schéma bloc d'un système combinant des mémoires 5 partielles. En se reportant à la figure 1, on y voit représentée une mémoire monolithique incorporant la présente invention. La mémoire comprend plusieurs cartes 10, chaque carte représentant une position de bit d'un mot dans une mémoire à trois dimensions. Une seule carte est représentée, cependant, 10 Un certain nombre de ces cartes est nécessaire suivant le nombre de positions de bit existant dans un mot complet. La mémoire est adressée au moyen d'une adresse emmagasinée dans le registre d'adresses 12, laquelle adresse est réentraînée par la mémoire intermédiaire d'adresses 14. Chaque carte 10 comprend plusieurs modules 16. Chaque module comprend 15 quatre microplaquettes 13. Une microplaquette unique est représentée plus en détails à la figure 2. Les adresses de bit sur une microplaquette sont divisées arbitrairement en quadrants logiques, et les deux bits d'adresses binaires qui adressent ces quadrants sont appelés l'adresse de quadrant. . La sortie 20 de la mémoire intermédiaire 14 est raccordée à toutes 20 les microplaquettes dans la mémoire et est décodée afin de sélectionner une cellule de bit unique sur la microplaquette, comme cela sera décrit plus en détails en se reportant à la figure 2. La sortie 22 de la mémoire intermédiaire 14 commande un décodeur Y 24 et la sortie 26 de la mémoire intermédiaire commande un décodeur X28, sur 25 la carte. Les sorties décodées du décodeur Y et du décodeur X excitent une microplaquette unique à l'intersection des sorties.excitées. En se reportant à la figure 2, on y voit représentée une microplaquette unique 16 plus en détails. Un décodeur de mots 30 et un décodeur de bits 32 décodent la sortie 20 de la mémoire intermédiaire d'adresses, ce qui résulte 30 en la sélection d'un bit unique à partir de la microplaquette à l'intersection des lignes de sortie de décodeur excitées. Chaque microplaquette est également prévue avec un circuit de sélection de microplaquette 34 sensible aux lignes de coordonnées X et Y. Lorsque les lignes X et Y appropriées sont excitées, la logique 34 excite le circuit 35 de lecture et d'écriture R/W 36. Lorsque l'entrée R/W du circuit R/W 36 est excitée, a donnée sur la ligne "entrée donnée" est emmagasinée dans la cellule de mémoire sélectionnée dans la rangée de microplaquettes. Seule la cellule qui est sélectionnée par le décodeur de mots et le décodeur de bits est activée pour l'emmagasinage. 40 D'une manière similaire, les données sont détectées par l'amplificateur 71 29457 4 2108080 10 de détection finale 38 qui est raccordé à l'ensemble de telle sorte qu'il réponde à la donnée de lecture issue de la cellule qui est excitée par le décodeur de mots et et le décodeur de bits. Les détails de l'ensemble de microplaquette, des décodeurs, des circuits d'écriture, et des circuits de lecture varient d'une mémoire à une autre et ne sont donc pas décrits ici en détails. Une mémoire classique dans laquelle l'invention peut être incorporée est présentée dans un article intitulé "A high-Performance LSI Memory Systeme" de Richard W. Bryant aux pages 71 à 77 du numéro de Juillet 1970 du "Computer Design". En se reportant à la figure 3A, on y voit représentée l'organisation d'une mémoire intermédiaire d'adresses à utiliser dans la mémoire lorsque des microplaquettes parfaites à pleine capacité sont utilisées. Les sorties 0-14 du registre d'adresses ne sont pas modifiées par la mémoire intermédiaire d'adresses et sont entraînées aux positions d'adresses d'ordre inférieur, de quadrant, de microplaquettes, de modules, comme représenté à la figure 3A. La figure 3B est un diagramme représentant les adresses de quadrant et de microplaquettes pouvant être sélectionnéespar une mémoire à pleine capacité. La mémoire à pleine capacité ne comporte pas de microplaquettes défec-20 tueuses et, en conséquence, toutes les adresses A0, A1, ... A15, sont utilisées dans le module. Les seules positions de bits d'adresse intéressantes pour l'explication de la présente invention, sont les positions 4 et 5 représentant l'adresse de microplaquette et les positions 6 et 7 représentant une adresse de quadrant 25 arbitraire. Etant donné que dans la figure 2, une microplaquette a un total de 256 cellules démoire, chaque quadrant contient un total de 64 adresses séparées, représentées dans la figure 3B comme A0, A1, A2 et A3 pour la microplaquette 0. Les positions d'adresses de la figure 3B comme sélectionnées par la mémoire intermédiaire d'adresses 14 de la figure 3A sont contigues, 3° c'est-à-dire que si une séquence binaire est présentée à l'entrée de la mémoire intermédiaire 14, les adresses générées à la sortie sont séquentielles. On comprendra que les adresses continuent de module à module (c'est-à-dire que les adresses totales sont A0 ... An suivant le nombre de modules]. La figure 4A est un circuit pour la mémoire intermédiaire d'adresses 35 14 qui commandera une mémoire à demi-capacité, c'est-à-dire une mémoire dans laquelle la moitié des adresses ne sont pas sélectionnées. Cependant, les adresses qui sont sélectionnées sont contiguës. La méthode de.fabrication de la mémoire à demi-capacité est la suivante. Premièrement, les microplaquettes sont triées parmis les microplaquettes qui comportent des adresses défectueuses dans le deuxième et/ou le troisième 40 71 29457 5 2108080 quadrant seulement et parmi les microplaquettes présentant des défauts dans les premier et deuxième quadrants seulement. Les microplaquettes présentant des défauts dans les deuxième et/ou troisième quadrants sont placées dans la position de microplaquette 0 et dans la. position de microplaquette 1 de 5 chaque module. Les microplaquettes ayant des défauts dans le quadrant Q et/ou dans les premiers quadrants sont placées dans les deuxième et troisième positions de microplaquette du module. Etant donné que la mémoire n'est qu'à demi-capacité, la position 0 du registre d'adresses n'est pas utilisée et tous les conducteurs d'adresses sont déplacés à la position de bit infé-10 rieure suivante comme représenté à la figure 4A. Les positions des bits de registre d'adresses 5, 6 et 7 sont câblées en croix comme représenté aux quatre entrées de module correspondant à l'adresse de microplaquette et à l'adresse de quadrant Ceci produit des adresses contigues aux huit quadrants corrects à l'intérieur du module selon la séquence d'adresses représentée 15 à la figurre 4B. La figure 5A représente la logique interne nécessaire à la mémoire intermédiaire d'adresses 14 pour commander une mémoire à plaine capacité et/ou à demi-capacité. Ce type de circuit peut être utilisé avec une mémoire comportant uniquement des cartes de circuit correct ou comportant des cartes de circuit 20 présentant des défauts du type décrit en se référant aux figures 4A et 4B. Ceci est réalisé avec le circuit de la figure 5 en câblant l'entrée 0 de la mémoire intermédiaire d'adresse à un circuit OU exclusif 50. Lorsqu'une mémoire à demi-capacité est désirée, l'entrée 0 n'est pas excitée et le circuit a le même comportement que celui représenté à la figure 4A. Cependant, 25 si une mémoire à pleine capacité est adressée, la position 0 est utilisée et le OU exclusif 50 produit une configuration telle que représentée à lafigure 5B. Ainsi, les adresses sont contiguës de A0 à An et continuent avec l'adresse suivant B0 jusqu'à l'adresse Bn afin de fournir une mémoire à pleine capacité. La figure 6A représente un circuit à utiliser dans la mémoire intermé-30 diaire d'adresses qui commandera une mémoire à pleine capacité, à un quart de capacité, à une demi-capacité, ou à trois quarts de capacité. Si la mémoire à un quart de capacité est désirée, Cce qui, naturellement, peut apparaître comme non économique), les modules sont alors assortis dans quatre classes différentes. Les modules présentant des défauts aux quadrants 1, 2 et 3, 35 sont placés dans la position de microplaquette 0, les modules présentant les défauts aux quadrants 0, 2 et 3 sont placés à la position de microplaquette 1 sur le module, les modules présentant des défauts aux quadrants 0, 1 et 3 sont placés à la position de microplaquette 2 sur le module et finalement, les modules présentant des défauts aux quadrants 0, 1 et 2 sont placés 40 dans la position de microplaquette 3 sur le module. Etant donné qu'il s'agit 71 29457 6 2108080 d'une mémoire à un quart de capacité, les positions de bits d'ordre plus élevée 0 et 1 du registre d'adresses ne sont pas nécessaires et donc, ne sont pas excitées. Dans ce cas, les OU exclusifs 52 et 54 n'ont pas d'effet sur le circuit et la séquence d'adresses est AO, A1, A2, ... An (voir la 5 figure 6B). Si l'on désire une mémoire à demi-capacité, l'entrée de la position de bit 1 au registre de mémoire intermédiaire 14 est excitée provoquant la délivrance par le circuit OU exclusif 54 des adresses séquentielles au-dessus de An, c'est-à-dire BO, B1, B2 ... Bn). D'une manière similaire, pour une mémoire à trois quarts de capacité, 10 les circuits OU exclusif 52 et 54 produisent les positions d'adresse séquentielle suivantes plus élevées CO - Cn. Finalement, pour une mémoire à pleine capacité, la séquence suivante DO - Dn est produite en utilisant les positions finales de la microplaquette. D'une manière générale la logique interne à la mémoire intermédiaire modi-15 fie n bits d'adresse en m bits d'adresse, au moins l'un des n bits d'adresse commandant au moins deux des m bits d'adresse. Dans les exemples présentés n est égal à m-k où k est un nombre entier. En se reportant à la figure 7, on voit que les mémoires A, B, C, D, E et F sont combinées de façon qu'une fraction seulement de chaque mémoire 20 soit utilisée d'une manière telle que la combinaison complète soit adressée par des adresses de mémoire contiguës. Le résultat est une combinaison de mémoires qui apparaît à l'utilisateur comme étant une mémoire logique. Chaque mémoire 15 contient 32 K positions adressables. Les mémoires C, D, E et F sont utilisées à 75%. Les mémoires A et B sont utilisées à 50%. 25 Chaque mémoire comprend un décodeur 14 qui peut décoder jusqu'à 15 entrées binaires qui fournissent des sorties pour la sélection des positions de mémoire. Des adresses sont présentées au système de mémoire au moyen du registre d'adresses 12 qui emmagasine une adresse binaire à 15 bits. Des positions d'adresses d'ordre élevé sont fournies par le registre d'adresses 30 de bloc 13. Pour des adresses à faible numéro, les positions de bits d'ordre élevé 0 et 1 du registre d'adresses 12 n'excitent pas le circuit ET 17. La sortie du circuit ET 17 est négative et est inversée afin d'exciter une entrée du circuit ET 19. Pour les adresses d'ordre inférieur, le registre d'adresses 35 de bloc 13 contient des 0. La sortie 1 qui est négative, est inversée afin d'exciter une autre entrée du circuit ET 19, excitant ainsi la sortie SELECT MEM C. Ceci provoque la sélection de la mémoire C. La mémoire C demeure sélectionnée pour 24 adresses contiguës approximativement jusqu'à ce que l'adresse soit atteinte, ce qui provoque l'excitation des positions de bit 40 d'ordre élevé 0 et 1 du registre d'adresse 12 à exciter. Ceci provoque l'exci 71 29457 7 2108080 10 15 20 25 tation par une sortie du circuit ET 17 du circuit ET 21, dont la sortie excite la ligne SELECT.MEM A afin de sélectionner la mémoire à demi-capacité A. L'entrée à la mémoire intermédiaire d'adresses 14 de la mémoire A à la position d'ordre élevé 1 raccordée au registre d'adresses de bloc 13. Ceci permet l'excitation de la mémoire intermédiaire d'adresses avec seulement les positions de bit d'ordre inférieur 2-14. La mémoire A est adressée pendant la première sélection pour seulement un quart des adresses de mémoire. La deuxième sélection de la mémoire A sélectionne le quart restant des positions utilisables. Ceci est illustré par le tableau suivant qui représente la séquence de sélection. Adresse bloc 00 00 01 01 10 10 11 11 Registre adresses 00XX-— X 11XX—X 00XX—-X 11XX X 00 XX—X 11XX—X 00 XX—X 11XX—X SELECT. MEMOIRE C A [1er - 1/4} " " D A (2ème 1/4) Il If £ B (1er - 1/4) » Il p B (2ème - 1/4) Ainsi, des adresses binaires contiguës délivrées au registre d'adresses 12 et au registre d'adresses de bloc 13 sélectionnent des adresses de mémoire non contiguës dans les mémoires A-F. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 29457 8 2108080 REVENDICATIONS 1.- Méthode de réalisation d'une mémoire monolithique à partir d'unités contenant plusieurs cellules de mémoire adressables, utilisant des unités partiellement défectueuses, caractérisée en ce qu'elles comprend les étapes 5 suivantes: trier les unités en unités correctes, unités partiellement défectueuses, et unités inutilisables, trier les unités partiellement défectueuses en différentes classes selon les cellules de l'unité qui sont défectueuses, 10 disposer physiquement les unités dans la mémoire de telle sorte que les unités qui sont identiques en ce qui concerne les zones ayant des cellules défectueuses, et celles qui n'en ont pas, les unités d'une mime classe étant placées dans la même position relative dans la mémoire, et modifier les adresses contiguës présentées à la mémoire de telle sorte 15 que les cellules défectueuses dans les unités sont logiquement placées dans les positions d'adresse d'ordre supérieur qui sont à l'extérieur des adresses contiguës. 2.- Méthode selon la revendication 1, caractérisée en ce que les unités sont des microplaquettes. 20 3,- Mémoire monolithique utilisant des unités de cellules de mémoire partiellement défectueuses, dans laquelle des adresses binaires séquentielles sont décodées par un décodeur pour sélectionner des positions de mot séquentielles dans les unités, caractérisée en ce qu'elle comprend: une pluralité d'unités partiellement défectueuses arrangées avec au moins 25 une unité pour chaque position de bit d'un mot de la mémoire, ces unités étant disposées de telle sorte que les positions de bit défectueuses sont maintenues dans des emplacements déterminés qui sont identiques de position de bit en position de bit, et des moyens de modification pour modifier les adresses présentées à la 30 mémoire avant d'être décodées par le décodeur, pour sélectionner les positions de mot séquentielles de telle sorte que les adresses présentées au décodeur ne contiennent pas les adresses qui normalement devraient sélectionner les positions de bits défectueuses connues. 4.- Mémoire monolithique selon la revendication 3, caractérisée en ce que 35 les unités sont des microplaquettes, et en ce que les microplaquettes sont disposées sur des cartes, une carte étant affectée à chaque position de bit 71 29457 9 • 2108080 d'un mot de la mémoire. 5.- Mémoire monolithique selon les revendications 3 ou 4, caractérisée en ce que les moyens de modification modifient n bits d'adresse en m bits d'adresse, au moins l'un des n bits d'adresse commandant au moins deux des m bits d'adresse. 6.- Mémoire monolithique selon la revendication 5, caractérisée en ce que est égal à m-k où k est un nombre entier.