FR 2068783 A1 19710903 FR 7042896 A 19701130 70 42896 i 2068783 La présente invention concerne un circuit de protection pour un calculateur ayant une mémoire à lecture destructive. D'une manière générale, les noyaux formant la mémoire d'un calculateur peuvent être classés en deux groupes selon que les informations qui y sont 5 emmagasinées sont ou ne sont pas détruites lorsque la mémoire est lue. Etant donné que l'utilisation de noyaux de mémoire à lecture destructive présente des avantages importants au point de vue coût et encombrement, des mesures appropriées doivent être prévues afin de préserver les informations emmagasinées dans les noyaux de la mémoire contre des pertes ou des altérations. 10 Ainsi, il est bien connu de prévoir des circuits permettant d'accomplir un cycle de mémoire typique consistant généralement en un cycle de lecture et un cycle d'enregistrement. Pendant le cycle de lecture, les informations emmagasinées dans les noyaux de la mémoire sont tranférées dans un registre de l'unité de traitement du calculateur central, pour retourner rapidement dans 15 les noyaux de mémoire du calculateur pendant le cycle d'enregistrement. Bien que de telles dispositions comportent aussi généralement des mesures pour permettre un cycle effacement-enregistrement, dans lequel les informations emmagasinées dans la mémoire sont intentionnellement détruites et que de nouvelles informations y sont emmagasinées, la présente invention concerne principalement 20 là préservation des informations pendant le cycle lecture-enregistrement décrit ci-dessus. Etant donné que de tels cycles lecture-enregistrement doivent être achevés pour préserver, les informations contenues dans les noyaux de la mémoire, il est nécessaire de prévoir des moyens pour compléter le cycle dans le cas d'une baisse de l'énergie alimentant la mémoire, et pour empêcher le fonc-25 tionnement de la mémoire jusqu'à ce que toutes les sources d'alimentation en énergie de cette mémoire soient à un niveau assurant un fonctionnement satisfaisant du calculateur. Afin de résoudre les problèmes rencontrés jusqu'à maintenant dans la préservation des informations emmagasinées dans les noyaux de la mémoire d'un 30 calculateur pendant le cycle lecture-enregistrement, la présente invention a pour objet un circuit de protection destiné à protéger le contenu de la mémoire contre des pertes par inadvertance dues à une défaillance de l'alimentation ou à des phénomènes transitoires de cette alimentation. Le circuit de protection conforme à l'invention comporte des moyens pour empêcher le fonctionnement 35 de la mémoire jusqu'à ce que toutes les tensions d'alimentation soient à leur niveau nominal. Des circuits sensibles au niveau d'entrée sont prévus pour chacune des sources d'alimentation de la mémoire. Lorsque toutes les tensions des sources d'alimentation sont dans des limites acceptables, des moyens sont prévus pour engendrer un signal représentatif de cette condition qui, à travers 40 des circuits appropriés, indique que la logique de calcul de la mémoire peut 7o" 42ô4è 2 2068783 fonctionner afin de réaliser les fonctions de calcul désirées. Dans une forme de réalisation préférée de l'invention, des circuits sont prévus pour capter le niveau de chacune des sources d'alimentation et pour fournir à un circuit à porte un signal d'entrée indiquant que telle source d'alimentation est à son 5 niveau de fonctionnement. La sortie du circuit à porte est connectée à un circuit logique de détection. Lorsque les circuits captant le niveau d'entrée détectent une baisse de tension sur l'une quelconque des sources d'alimentation de la mémoire, le circuit logique de détection transmet un signal de baisse de puissance au calculateur. Ce circuit fournit également un signal qui empêchera 10 le commencement d'un nouveau cycle demémoire. Le circuit de protection comporte en outre des moyens pour mettre hors service la source d'alimentation des régulateurs de courant lecture-enregistrement, empêchant ainsi toute nouvelle extraction d'information dans la mémoire du calculateur. Toutefois, le circuit selon l'invention est conçu de manière que si un cycle de mémoire a été com-15 mencé au moment où la puissance de l'une quelconque des sources d'alimentation fait défaut, le cycle de mémoire peut être complété. Ainsi, les informations lues pendant le cycle lecture-enregistrement peuvent être restituées aux noyaux de la mémoire avant que la mémoire soit rendue inutilisable par suite d'une baisse de puissance sur l'une quelconque des'sources d'alimentation. 20 Une forme d'exécution de l'invention est décrite ci-après à titre d'exem ple en référence aux dessins annexés dans lesquels : - la figure 1 est un diagramme représentatif de la tension d'une source, montrant sa caractéristique de chute après une interruption; - la figure 2 est un schéma synoptique d'un circuit de protection conforme 25 à l'invention; - la figure 3 est un schéma synoptique des éléments de circuits qui sont nécessaires pour décrire un cycle typique lecture-enregistrement dans une mémoire à lecture destructive;. - les figures 4a et 4b représentent respectivement la portion de gauche 30 et la portion de droite d'un mode de réalisation préféré du circuit de protection conforme à l'invention; - la figure 5 est un diagramme de signaux appliqués ou recueillis en différents points du circuit de la figure 4; et, - la figure 6 est un circuit partiellement synoptique, montrant les régula-35 teurs de courant lecture-enregistrement, avec leurs sources d'alimentation en tension, connectés à une matrice de sélection représentative. L'environnement dans lequel peut être utilisé le circuit de l'invention est iel que la mémoire du calculateur peut fonctionner de manière satisfaisante, non seulement lorsque les sources d'alimentation sont à leur tension nominale, mais 40 également lorsque les niveaux de ces tensions sont en-dessous de la valeur *70 42Ô 3 2068733 nominale d'une quantité égale à environ 2 à 2,5 fois les limites prescrites. Lorsqu'il y a une baisse de puissance de l'une quelconque des sources d'alimentation, sur les bornes/de la mémoire, le taux de chute de la tension d'alimentation a une valeur finie. Selon une autre caractéristique de l'environnement, 5 ce taux de chute est tel qu'entre le niveau où un manque de puissance est détecté, jusqu'au niveau minimum permettant un fonctionnement du calculateur, il s'écoule un temps au moins égal ou supérieur à la durée du cycle de mémoire, soit par exemple 5 _ps. C'est pourquoi l'un des buts de l'invention est de détecter la défaillance de la tension d'alimentation à un moment du cycle de 10 chute qui soit tel que le cycle de mémoire puisse être achevé. Ceci est illustré sur la figure 1, qui montre une courbe 10 représentant le niveau nominal de la tension d'alimentation de la mémoire. Cette tension d'alimentation est représentée comme commençant à chuter, ce qui correspond à une baisse de puissance, à un moment désigné par la référence numérique 11, et 15 la tension d'alimentation descend à un taux déterminé représenté d'une manière générale par la portion de courbe 12. Le niveau de tension représenté en 13 définit la limite de tension acceptable pour le niveau de la source d'alimentation. Ainsi, la plage nominale à l'intérieur de laquelle le calculateur fonctionnera de manière satisfaisante 20 est indiquée par les tensions d'alimentation qui s'étendent entre les niveaux désignés respectivement par 10 et 13. Si l'on suppose que la mémoire fonctionne de manière satisfaisante pour un niveau de tension situé en dehors de la plage de tensions nominales, par exemple pour des tensions situées dans la zone en pointillés 14 de la figure 1, la mémoire fonctionnera de manière satisfaisante 25 même pendant que la tension est en train de descendre, jusqu'au moment désigné sur le graphique par la référence numérique 15. Si le temps nécessaire pour un cycle de mémoire est de 5 jis par exemple, la détection de la tension en train de chuter, jusqu'au temps indiqué par la référence numérique 16 sur la courbe, permettra d'achever le cycle de mémoire, même pendant la défaillance de la 30 source d'alimentation, si la différence de temps entre le temps 15 et le temps 16 est supérieure à 5 p. Ainsi, si la baisse de puissance peut être détectée par un circuit approprié, à l'intérieur d'une plage de tensions d'alimentation indiquée par la zone pointillée de la courbe 17, l'achèvement du cycle de mémoire est assuré. 35 La figure 2 représente un schéma synoptique du circuit de protection contre une baisse de puissance conforme à l'invention, destiné à être utilisé avec une mémoire comportant par exemple des sources d'alimentation de + 5 V, - 5 V et + 15 V. Ce circuit comporte un circuit de détection d'entrée 20 pour détecter le 40 niveau de sortie de la source d'alimentation de + 5 V, un circuit de détection 70 42896 4 2063783 d'entrée 21 pour détecter le niveau de sortie de la source d'alimentation de - 5 V et un circuit de détection d'entrée 22 pour détecter le niveau de sortie de la source d'alimentation de + 15 V. D'une manière générale, chacun des circuits de détection 20, 21 et 22 est capable de détecter une variation de la 5 tension d'alimentation par rapport à son niveau nominal, dans des limites prescrites, et/au moins à l'intérieur de la plage représentée sur la figure 1 par la référence numérique 14. Dans un mode de réalisation préféré de l'invention, chacun des circuits de détection d'entrée est capable de déceler lorsque le niveau de sortie d'une source d'alimentation déterminée s'écarte de plus de 10 5 % de sa valeur nominale. Chacun des circuits de détection d'entrée fournit à sa sortie un signal qui indique si la tension détectée est dans une plage déterminée. Les sorties de chacun des circuits de détection d'entrée 20, 2l et 22 sont connectées par des liaisons 24, 25 et 26 aux entrées d'un circuit à porte 28. Ce circuit à 15 porte 28 est de préférence constitué par une porte ET et il est connecté par une liaison 30 à un circuit logique de détection 31. Lorsque les tensions d'alimentation sont dans leurs limites prescrites, tension qui sont représentées par le niveau du signal sur les conducteurs 24, 25 et 26, la porte ET fournit sur sa sortie 30 un signal qui actionne le circuit logique de détec-20 tion 31. Lorsque le circuit de détection logique 31 est actionné, il transmet un signal logique de départ Jl à la logique du calculateur. D'un autre côté, lorsque la tension d'entrée de l'une quelconque des sources d'alimentation tombe en-dessous d'un niveau prédéterminé, la porte ET 28 fournit un signal qui fait que le circuit logique de détection 31 transmet 25 un signal d'inhibition J4 à la logique 32 du calculateur, sur le conducteur 33 Ce signal d'inhibition J4 est utilisé par la logique du calculateur pour empêcher le fonctionnement de l'horloge centrale du calculateur. Lorsqu'il y a une défaillance dans l'une quelconque des sources d^alimen-tation, le circuit de sortie 34 reçoit un signal du circuit logique de détec-30 tion 31 et fournit sur sa sortie 37 un signal correspondant qui met hors service les régulateurs de courant lecture-enregistrement de la mémoire 38 du calculateur. En outre, lorsqu'on se trouve dans cette condition, le circuit de sortie 34 fournit un signal qui inhibe les signaux de déclenchement du cycle de mémoire qui sont engendrés par le circuit logique 39 du calculateur et qui 35 sont transmis au circuit de sortie 34 par la liaison 40. Ainsi, les circuits représentés de manière synoptique sur la figure 2 fournissent : 1 - un signal Jl qui indique que toutes les sources d'alimentation sont à un niveau de sortie se trouvant dans des limites prédéterminées; 2 - un signal J4 qui indique qu'au moins une des sources d'alimentation 40 est en-dessous de son niveau prédéterminé, et qui est utilisé par le circuit ?0 42846 5 2068783 logique du calculateur pour empêcher le fonctionnement de l'horloge principale du calculateur; 3 - en cas de baisse de puissance sur l'une quelconque des sources d'alimentation, un signal qui est utilisé pour empêcher le commencement d'un nouveau 5 cycle de mémoire sans interrompre le cycle de mémoire en cours; et, 4 - un signal qui coupe la tension critique d'autorisation des régulateurs de courant lecture-enregistrement. Il convient de remarquer que l'une quelconque des fonctions désignées ci-dessus en 3 et 4 est suffisante pour protéger le contenu de la mémoire. 10 La figure 3 est un schéma synoptique qui comprend les éléments essentiels des mémoires à noyaux avec lesquelles le circuit conforme à l'invention peut être utilisé. Dans un noyau de mémoire typique, l'élément de noyau ferro-ma-gnétique comporte un enroulement de sélection X, un enroulement de sélection Y, un enroulement de lecture et un enroulement d'inhibition. De tels noyaux de 15 mémoire ont généralement une courbe d'hystérésis carrée, dans laquelle la densité du flux lors de la saturation dans une première direction peut être arbitrairement définie comme un 1 logique, et dans laquelle la densité du flux lors de la saturation dans l'autre direction est arbitrairement définie comme un 0 logique. Ainsi, lorsqu'un noyau de mémoire prédéterminé est adressé par 20 la coïncidence de courants X et Y dans les enroulements appropriés et contient un 1 logique, l'enroulement de lecture indiquera une grande quantité de flux. D'un autre côté, si le noyau de mémoire adressé est dans son état logique 0, un faible niveau de sortie est obtenu dans l'enroulement de lecture. Selon une particularité des noyaux de mémoire à lecture destructive, que 25 le noyau contienne un 1 ou un 0 logique, le noyau passera automatiquement dans son état 0 après le cycle de lecture. Ainsi, la coïncidence de l'impulsion de lecture dans l'enroulement de sélection X et de l'impulsion de lecture dans l'enroulement de sélection Y, avec des impulsions de repérage si on en utilise, est telle que le noyau est amené de son état logique 1 à son état logique 0. 30 D'un autre côté, si le noyau est déjà dans son état logique 0, il reste dans cet état logique 0. Ainsi, le cycle de lecture détruit l'information contenue dans le noyau de mémoire quelle qu'elle soit. La sélection d'un paquet de tels noyaux de mémoire dans une configuration à trois dimensions est illustrée schématiquement sur la figure 3. Un circuit 35 de commande lecture-enregistrement 44 est connecté à une matrice de sélection X 46 qui est à son tour connectée à la mémoire à noyau 42. De manière similaire, un circuit de commande lecture-enregistrement 49 est connecté à une matrice de sélection Y 51 qui est à son tour connectée à la mémoire à noyau. Les circuits de commande lecture-enregistrement 44 et 49 engendrent les impulsions 40 de lecture et d'enregistrement qui sont appliquées aux enroulements de sélec 70 42896 6 2068783 tion X et Y de la matrice à noyau 42. Les matrices de sélection X et Y dirigent les impulsions de lecture et d'enregistrement vers les enroulements de sélection appropriés X et Y de la matrice à noyau pour lire un paquet déterminé de noyaux et restituer ensuite les informations lues au paquet de noyaux 5 sélectionné. De cette manière la matrice de sélection X et la matrice de sélection Y coopèrent pour sélectionner un paquet de noyaux particuliers dans la configuration tridimensionnelle, afin de lire une information digitale emmagasinée sous forme binaire pour former un mot binaire. Les informations contenues dans le paquet de noyaux de mémoire sélection-10 né dans la mémoire à noyau 42 sont lues dans le registre 54. Ainsi, toutes les informations digitales binaires, sous forme de mots digitaux binaires, qui étaient préalablement emmagasinées dans le paquet de noyaux sélectionné de la mémoire à noyau 42 sont emmagasinées dans le registre binaire d'information 54. Une technique d'emmagasinage particulière utilise plusieurs bascules 15 flip-flop, chaque bascule étant placée dans un état logique qui correspond à l'état logique du noyau de mémoire correspondant. Un tel emmagasinage est nécessaire, de manière que les informations binaires contenues dans le noyau ne soient pas perdues lors du cycle de lecture destructive de la mémoire. De cette manière, lorsque l'on déclenche un cycle'de lecture ou de restauration, les 20 informations emmagasinées dans le registre digital 54 peuvent être restituées à la mémoire à noyau 42 pour être lues de nouveau ultérieurement. Si le cycle lecture-enregistrement n'est pas achevé, les informations seront détruites. En conséquence, le but principal de l'invention est de permettre l'achèvement du cycle de mémoire, de manière que les informations ne 25 soient pas perdues une fois que le cycle de mémoire est commencé. Grâce à des moyens supplémentaires, les informations contenues dans un noyau d'un paquet qtàconque de noyaux peuvent être intentionnellement détruites et de nouvelles informations binaires introduites. Ce fonctionnement des calculateurs est généralement désigné sous le nom de fonctionnement selon le mode 30 effacement-enregistrement. Toutefois, le fonctionnement du circuit de protection de mémoire conforme à l'invention a trait principalement au mode de fonctionnement lecture-enregistrement. Les figures 4a et 4^b représentent de manière détaillée le circuit d'un mode de réalisation préféré du circuit de protection de mémoire selon l'inven-35 tion. Les étages de détection des tensions de + 15, + 5 et - 5 Volts, représentés sous forme de bloc en pointillés, sont respectivement désignés sur la figure 4£ par les références numériques 22, 20 et 21, afin de correspondre aux références numériques utilisées sur la figure 2. Comme on l'a vu plus haut à 40 propos de la figure 2, une source de potentiel, par exemple celle de + 15 V, ?0 42096 7 2063783 est appliquée au circuit de détection d'entrée sur une borne d'entrée 55, afin de réaliser une source de potentiel par l'intermédiaire d'un certain nombre de conducteurs de polarisation 56. Ainsi, tous les conducteurs 56 sont à un potentiel de + 15 V par rapport à la masse. 5 Le circuit 22 de détection du + 15 V comprend un transistor 57 ayant son collecteur connecté à la base d'un transistor 58. La base du transistor 57 est polarisée par une résistance 59 en série avec une diode 60 et une diode Zéner 61, connectées entre le conducteur de polarisation 56 et une source de potentiel de référence telle que la masse 62. Dans la description qui suit, les 10 termes masse ou source de potentiel de référence sont utilisés indifféremment. Le transistor 57 est également polarisé par une résistance 64 connectée entre le conducteur de polarisation 56 et son collecteur, tandis que son émetteur est connecté à une source de potentiel de référence 62 à travers une résistance d'émetteur 65. 15 Le transistor 58 a son collecteur connecté au conducteur 56 à travers une résistance de collecteur 67 et son émetteur connecté au point de jonction entre une résistance 69 et une diode Zéner 70 qui est reliée à la résistance 69 par un conducteur 71. Le circuit série formé par la résistance 69, le conducteur 71 et la diode Zéner 70 est connecté entre la source de potentiel de polarisa-20 tion et la source de potentiel de référence 62. Une résistance 73 est connectée entre le conducteur de polarisation 56 et l'émetteur du transistor 57. Les valeurs des composants sont choisies de façon bien connue, de manière que le transistor 57 fonctionne en amplificateur de tension. La base du transistor 57 est fixée à un potentiel qui est déterminé par le potentiel de Zéner à travers 25 la diode Zéner 61, augmenté de la chute de tension à travers la diode 60. Etant donné que l'étage de détection 22 est conçu pour détecter le + 15 V, le collecteur du transistor 57 est à une tension de + 15 V, moins la chute de tension à travers la résistance de collecteur. La sortie du collecteur du transistor 57 constitue l'entrée pour la base du transistor 58 qui, en conjonction avec 30 le transistor 57, est polarisé de manière à rester bloqué jusqu'à ce que la tension d'alimentation sur la borne 55 atteigne un pourcentage prédéterminé, par exemple 95 % de sa valeur nominale. Le rôle du circuit de détection d'entrée 22 est de fournir un signal de sortie sur un conducteur 26 pour inverser la polarisation d'une diode loi lors-35 que la source d'alimentation est à un pourcentage prédéterminé de sa valeur nominale. Ainsi, lorsque la base du transistor 57 est fixée comme décrit ci-dessus, la tension de collecteur et la tension d'émetteur deviennent toutes deux plus positives après que la tension d'alimentation sur la borne 55 soit respectivement appliquée à travers les résistances 64 et 73. En dimensionnant 40 convenablement les résistances 73 et 65, et dans une moindre mesure la 70 42896 8 2063783 résistance 64, on peut s'arranger pour que le transistor 58 fonctionne à la tension désirée. En conséquence, lorsque le transistor 58 devient conducteur, un signal de sortie apparaît sur le conducteur 26 et forme l'une des entrées du circuit à porte 28, comme on l'a vu plus haut. Ainsi, la présence d'un 5 signal sur le conducteur 26 indique que la source d'alimentation de + 15 V a atteint sa tension nominale. Dans le cas d'une défaillance de la source d'alimentation de + 15 V, le transistor 58 devient non conducteur et le signal sur le conducteur 26 polarise la diode loi dans le sens direct. Le circuit 20 de détection du + 5 V fonctionne de manière similaire au 10 circuit 22 de détection du + 15 V. Une entrée de + 5 V est fournie sur une borne 75 au conducteur 76. L'étage de détection 20 comprend un transistor 77 ayant son collecteur connecté à la base d'un transistor 78. La base du transistor 77 es^connectée à la base du transistor 57 par un conducteur 79 et au point commun entre la résistance 59 et la diode 60 de l'étage 22 de détection 15 du + 15 V. En conséquence, la base du transistor 77 est fixée au potentiel de Zéner de la diode Zéner 61, augmenté de la chute de potentiel à travers la diode 60. L'émetteur du transistor 77 est polarisé par la résistance d'émetteur 81 et son collecteur est polarisé par une résistance de collecteur 82 connectée au conducteur de polarisation«56. Le collecteur du transistor 78 20 est polarisé par une résistance de collecteur 83 qui est également connectée au conducteur positif 56, tandis que son émetteur est connecté au conducteur 71. Ainsi, l'émetteur du transistor 78 est fixé au potentiel de la diode Zéner 70. La tension sur le conducteur 76, qui était fournie à l1*émetteur du tran-25 sistor 77 à travers la résistance 81, est la tension d'alimentation de + 5 V qui est détectée. La chute de tension à travers la résistance d'émetteur 81 est amplifiée à travers la résistance de collecteur 82 dans un rapport égal au rapport de ces deux résistances. Cette tension amplifiée est appliquée sur la base du transistor 78 qui est polarisé de manière à être normalement non conduc-30 teur. Lorsque la source de tension sur la borne 75 atteint un certain pourcentage, par exemple 95 °L de sa valeur nominale, le transistor 78 devient conducteur et fournit un signal sur le conducteur 24 qui est capable d'inverser la polarisation de la diode 102. Le signal sur le conducteur 24 fournit une seconde entrée pour le circuit à porte 28 mentionné au cours de la description de 35 la figure 2. Si la tension d'alimentation de + 5 V présente une défaillance, le transistor 78 redevient non conducteur et le signal sur le conducteur 24 polarise la diode 102 dans le sens direct. L'étage 21 de détection du - 5 V fonctionne de manière similaire aux étages de détection d'entrée 22 et 21 décrits plus haut. Une source de tension 40 de - 5 V est appliquée sur une borne 85 qui est connectée à la cathode d'une 10 426") 6 9 2063783 diode Zéner 86 en série avec une diode 87. La based'un transistor 89, normalement non conducteur, est connectée au collecteur d'un transistor amplificateur 88, et son collecteur est connecté à la ligne positive 56 à travers une résistance de polarisation 94. L'émetteur du transistor 89 est connecté au conduc-5 teur 71 dont le potentiel est fixé par le potentiel à travers la diode Zéner 70. La base du transistor 88 est connectée au point commun entre une résistance de polarisation 89*et la diode 87. Le transistor 88 est polarisé par une résistance de collecteur 90 connectée entre la ligne positive 56 et le collec-10 teur du transistor 88, tandis que son émetteur est connecté à une source de potentiel de référence, telle que la masse 92, à travers une résistance 91. Lorsque la source d'alimentation de + 5 V est appliquée, l'entrée sur la base du transistor 88 sera plus grande que la tension d'alimentation sur la borne 85, d'une quantité égale au potentiel de Zéner à travers la diode Zéner 86, 15 augmenté de la chute de tension à travers la diode 87. Au fur et à mesure que la tension sur l'entrée 85 descend vers - 5 V, la tension sur l'émetteur du transistor 88 diminue. La tension sur l'émetteur du transistor 88 est ainsi amplifiée par le transistor 88 sur son collecteur, de manière que pour un pourcentage prédéterminé de son niveau nominal, par exemple 95 %, le transistor 89 20 conduise pour fournir un signal de sortie sur le conducteur 25, d'une manière similaire aux autres étages de détection d'entrée. Le signal sur le conducteur 25 constitue la troisième entrée du circuit à porte 28 et indique que la source d'alimentation de - 5 V a atteint sa tension nominale. Si la source d'alimentation de - 5 V présente une défaillance, le transistor 89 devient non 25 conducteur et le signal sur le conducteur 25 polarise la diode 103 dans le sens direct. Une porte ET 28 est représentée en pointillés sur la figure 4^ et correspond au circuit à porte 28 représenté sur la figure 2. Ce circuit ET 28 comprend plusieurs diodes 101, 102 et 103, connectées aux sorties des circuits 30 de détection constitués respectivement par les collecteurs des transistors 58, 78 et 89, par les conducteurs 26, 24 et 25. Les cathodes des diodes 101, 102 et 103 sont connectées à un conducteur commun 104 qui est connecté à la masse 106 par une résistance 105. Le signal sur le conducteur 104 constitue le signal d'entrée sur la base 35 d'un transistor 108 ayant son émetteur connecté au conducteur positif 56 à travers une diode Zéner 109 et son collecteur connecté à une source de potentiel de référence 110 à travers les résistances 111 et 112. Le signal de sortie de la porte ET 28 est recueilli sur un conducteur 113 connecté au point commun entre les résistances 111 et 112. Le collecteur du transistor 108 est 40 également relié, par l'intermédiaire du conducteur 115 et de résistances 116 70 42M6 10 2068783 et 117, à la source d'alimentation de - 5 V sur la borne 85. La résistance 105 est dimensionnée par rapport aux résistances de collecteur 67, 83 et 94 des transistors 58, 78 et 89, de manière que le transistor 108 ne soit saturé que lorsque les trois étages d'entrée 22, 20 et 21 fournis-5 sent un signal de sortie. Ces signaux de sortie, comme on l'a vu plus haut, indiquent que les tensions d'alimentation respectives sont dans leur plage nominale. Lorsque l'un quelconque de ces étages de détection d'entrée ne fournit pas un tel signal de sortie, comme c'est le cas par exemple lorsque les tensions d'alimentation n'on pas encore atteint leur plage nominale, ou par suite 10 d'une baisse de la tension d'alimentation sur l'un ou plusieurs des étages d'entrée, le signal appliqué sur la base du transistor 108 est plus positif que sa tension d'émetteur et ce transistor 108, du type PNP, est rendu non conducteur. Lorsque le transistor 108 est coupé, aucun signal de sortie n'apparaît sur le conducteur 113 à travers la résistance 112. Dans la suite de la 15 description, l'absence d'un signal sera considérée comme un 0 logique, ou signal bas, tandis que la présence d'un signal sera considéré^comme un 1 logique, ou signal haut. Autrement dit, lorsque le transistor 108 est conducteur, le si-gn&l de sortie du collecteur à travers la résistance 111 est tel qu'il fournit un 1 logique sur le conducteur 113 a partir du circuit ET. 20 Une résistance 119 est connectée entre la diode Zéner 109 et une source de potentiel de référence 120 afin de fournir un courant à la diode Zéner 109. Cette diode Zéner 109 a pour but d'empêcher le transistor 108 de devenir conducteur lorsque la source d'alimentation de + 15 V est basse, de manière que la conduction du transistor 108 soit contrôlée par le signal appliqué sur sa base. 25 Une contre-réaction est prévue entre le collecteur du transistor et l'é metteur du transistor 57 à travers une résistance 2.1 en série avec une diode 122. De manière similaire, une contre-réaction est prévue sur l'émetteur du transistor 77 à travers une résistance 124 en série avec une diode 125, et sur l'émetteur du transistor 88 à travers une diode 126 en série avec la résistance 30 116. La contre-réaction du circuit ET 28 vers les étages de détection 22, 20 et 21 empêche l'oscillation du transistor 108. Lorsque le transistor 108 devient non conducteur,- indiquant ainsi l'absence de signal de sortie de l'un quelconque des étages de détection d'entrée, les diodes 122, 125 et 126 se polarisent dans le sens direct et conduisent de manière à prélever du courant sur l'émet-35 teur des transistors 57, 77, 88. Ces circulations de courant, à leur tour, provoquent une coupure plus rapide du transistor 108 et améliorent ainsi la vitesse de commutation du circuit ET 28. L'une des fonctions de ce circuit est d'engendrer un signal de départ Jl indiquant que toutes les sources d'alimentation en énergie sont à leur niveau 40 nominal. Le signal de départ Jl est engendré sur le conducteur 125 de la figure *70 42896 11 2068783 4b et est disponible sur une borne 126a pour être transmis au calculateur. Lorsque l'énergie est appliquée au circuit pour la première fois, le condensateur 126 est déchargé à la masse 128 à travers la résistance 127. En conséquence, l'entrée sur un inverseur 129, par l'intermédiaire d'un conducteur 130 5 d'une résistance 131 et d'un conducteur 132, est initialement basse. L'inverseur 129 fournit ainsi une sortie initialement haute à la porte 133. Cette porte 133 et toutes les autres portes représentées avec la même connexion que la porte 133 sont caractérisées par le fait que lorsque l'une des entrées d'une telle porte est à un niveau bas, leur sortie est à un niveau haut, et 10 lorsque les deux entrées sont à un niveau haut, leur sortie est à un niveau bas. Comme on l'a vu plus haut, lorsque l'amplitude de l'une ou plusieurs des tensions d'entrée est en-dessous de sa valeur nominale, un signal bas apparaît sur le conducteur 113. Ainsi, au moment où les sources d'alimentation 15 sont appliquées, le signal sur le conducteur 113 est bas et la sortie dé l'inverseur 135 est basse. La sortie haute de l'inverseur 135 est fournie à la porte 133 et, étant donné que la sortie de l'inverseur 129 est initialement haute, la sortie initiale de la porte 133 est basse, maintenant ainsi le condensateur 126 dans son état déchargé. 20 Lorsque le signal sur le conducteur 113 augmente, le signal de sortie de l'inverseur 135 diminue, provoquant ainsi l'augmentation de la sortie de la porte 133, ce qui provoque la charge du condensateur 126. La sortie de la porte 133 atteint un état logique haut à un moment déterminé par la constante de temps du condensateur 126 et de la résistance 127. De préférence, cette cons-25 tante de temps est au minimum égale à 100 ^is, afin de permettre au calculateur de compléter le processus en cours. Le signal croissant sur le condensateur 126 est transmis à l'entrée de l'inverseur 129 et après la période de charge mentionnée ci-dessus la sortie de l'inverseur 129 devient basse. Ainsi, comme les deux entrées de la porte 30 133 sont basses, sa sortie est maintenue haute. La sortie de l'inverseur 129 est appliquée au conducteur 125 pour former le signal Jl. Ainsi, lorsque la sortie de la porte 133 devient haute, le signal Jl devient bas. Au départ, le signal haut Jl du conducteur 125 sur l'entrée de la porte 133 provoque une sortie basse de l'inverseur 136, qui maintient le condensa-35 teur 137 dans son état déchargé. Ainsi, la diode 138 est initialement dans un état non conducteur, La sortie finale, dans l'état initial, est un signal haut sur la sortie 126 de l'inverseur 139. Lorsque le signal Jl devient bas du fait que toutes les tensions d'alimentation sont à leur valeur nominale, la sortie de l'inverseur 136 devient haute, 40 ce qui provoque la conduction de la diode 138 et la charge du condensateur 137. 70 42696 12 2063783 Ainsi, le fonctionnement du condensateur 137 et de la diode 138 assure le maintien d'une sortie haute sur l'inverseur 129, après que le signal sur le conducteur 113 soit devenu haut, comme expliqué plus haut. Dans ces conditions, le signal de sortie sur la borne -126a_ est à un niveau logique bas utilisable par 5 le calculateur. Si le calculateur est conçu pour être sensible à une sortie logique opposée, l'inverseur 139 peut être supprimé. Une seconde fonction du circuit logique de détection est d'engendrer un signal J4 de baisse de tension pour empêcher le fonctionnementcfe l'horloge principale du calculateur. Ce signal J4 est engendré sur la ligne 140 de la 10 figure 4b lorsque l'une quelconque des tensions d'alimentation tombe en-dessous d'un niveau déterminé. Lorsque les tensions ont atteint leur niveau nominal, le signal sur la ligne 113 provenant de la porte ET 28 passe de l'état bas à l'état haut. Ainsi, la sortie de l'inverseur 129 passe de'l'état haut à l'état bas, de sorte que l'état du signal J4 est bas durant le fonctionnement normal du 15 calculateur. Si l'une quelconque des tensions des sources, d'alimentation correspondantes tombe en-dessous de son niveau acceptable pendant le fonctionnement, la sortie de la porte 28 passe de l'état haut dans un état bas. Dans ces conditions, le circuit de protection de mémoire agit également de manière à couper la tension 20 critique d'autorisation des régulateurs de courant lecture-enregistrement, et empêche le commencement d'un nouveau cycle de mémoire, tout en permettant l'achèvement d'un cycle de mémoire qui serait éventuellement en cours. Ainsi, lorsque l'entrée sur la porte 135 provenant de la porte 28 par le conducteur 113 passe d'un état haut dans un état bas, la sortie de la porte 135 passe de 25 l'état bas dans l'état haut, de sorte que le signal J4 de baisse de puissance passe de l'état bas dans l'état haut sur le conducteur 140 et est disponible sur la borne de sortie 141 de baisse de puissance pour être utilisé par le calculateur afin d'empêcher le fonctionnement de l'horloge principale de ce calculateur. 30 Lorsque les niveaux sont acceptables, l'entrée de l'inverseur 145 est dans son état haut, de sorte que sa sortie est dans un état bas, et le condensateur 147 est dans un état déchargé. Lorsqu'une baisse de puissance se produit, l'entrée de l'inverseur 145 passe de l'état haut dans l'état bas, comme on l'a vu plus haut, de sorte que la sortie de l'inverseur 145 passe de L'état bas dans 35 l'état haut et que le condensateur 147 commence à se charger. Au bout d'un temps prédéterminé après le changement d'état de la sortie de l'inverseur 145, par exemple au minimum 600 nanosecondes après l'émission du signal J4 de baisse de tension, la tension de sortie de l'inverseur 145 s'élève à une valeur pour laquelle elle peut couper la tension critique d'autorisation des régulateurs 40 de courant lecture-enregistrement. Le condensateur 147 détermine le temps 70 42Ô96 13 2068783 pendant lequel la tension de sortie de l'inverseur 145 s'élève jusqu'à une valeur provoquant la coupure de cette tension critique d'autorisation, après qu'un signal J4 de baisse de puissance ait été émis. La période de temps minimum fournie par le condensateur 145 est déterminée par le temps maximum néces-5 saire au calculateur pour émettre une impulsion de commencement de cycle après qu'il a émis une impulsion d'horloge principale. Lorsqu'une impulsion de l'horloge principale a été émise à partir de l'horloge du calculateur, le cycle peut commencer et aller jusqu'au bout, même si une baisse de puissance se produit. Si le circuit ne comportait pas un certain retard, un signal J4- de baisse 10 de puissance apparaissant immédiatement après une impulsion de l'horloge principale empêcherait un cycle de lecture et de restauration de la mémoire d'avoir lieu. Cependant, étant donné qu'il est préférable de verrouiller le calculateur à la mémoire, ce circuit est conçu de manière que le cycle de lecture et de restauration ne soit pas interrompu une fois qu'une impulsion d'horloge princi-15 pale a été engendrée. La figure 5 est utile pour rappeler la manière dont le circuit de protection de mémoire permet l'achèvement d'un cycle de lecture-enregistrement avant que l'impulsion de départ soit inhibée et que la tension critique d'autorisation des régulateurs de courant lecture-enregistrement soit coupée. 20 La figure 5 montre la durée relative d'un certain nombre d'impulsions du circuit, qui sont soit fournies au circuit représenté sur la figure 4b, soit fournies par ce circuit. Un cycle de mémoire lecture-enregistrement typique ' commence avec le front avant 150£ d'une impulsion d'entrée 150 de départ et se termine avec le front arrière 151b d'une impulsion 151 d'autorisation d'enre-25 gistrement. Le fonctionnement d'un cycle de mémoire lecture-enregistrement ayant un signal d'entrée de départ de cycle et un signal d'autorisation d'enregistrement a déjà été décrit en regard de la figure 3 à propos des régulateurs de courant lecture-enregistrement. L'horloge principale du calculateur fournit l'impulsion de départ et l'impulsion d'autorisation d'enregistrement dans une 30 séquence, à des temps prédéterminés du cycle. Ainsi, à titre d'exemple, on peut voir que l'impulsion 150 de départ se répète dans la portion de courbe désignée par 150c. De manière similaire, une impulsion de mode 152 est engendrée, qui est également synchronisée avec l'impulsion 150 de départ, mais qui est de plus grande durée. L'impulsion de mode 152 se répète à des intervalles réguliers, 35 comme représenté par la portion de courbe désignés par 152£. L'impulsion de mode indique que le calculateur est dans un cycle de lecture-enregistrement et son application au circuit va maintenant être décrite de manière plus détaillée. Pour des raisons qui apparaîtront plus clairement en se référant à nouveau à la description de la figure 4, la figure 5 représente 40 également l'impulsion de sortie de la porte 160, désignée par la référence 70 42096 14 2068783 numérique 161, et une impulsion 153 d'occupation de mémoire, qui est engendrée par le circuit de la figure 4b et qui s'étend depuis le début de l'impulsion de départ 150 pour se terminer avec le front arrière 151b_ de l'impulsion 151 d'autorisation d'enregistrement. 5 L'impulsion de mode 152 est appliquée au circuit de la figure 4b sur la borne 155 à l'entrée de l'inverseur 160. Cette impulsion de mode devient haute à partir du front avant de l'impulsion de départ et est ainsi initialement haute pour chaque cycle de mémoire. En conséquence, la sortie de l'inverseur 160 est initialement basse pour chaque cycle de mémoire et est appliquée sur 10 l'une des entrées de la porte 162. L'impulsion d'autorisation d'enregistrement est appliquée sur la borne d'entrée 156 et fournit la seconde entrée à la porte 162. Cette impulsion est, au commencement de chaque cycle de mémoire, dans un état logique haut. Etant donné que l'une des entrées de la porte 162 est initialement basse dans un cycle de mémoire, sa sortie est initialement 15 haute et fournit l'une des entrées à la porte 163. Le signal de sortie de la porte 162 constitue le signal d'occupation de mémoire désigné par 153 sur la figuré 5. Ce signal d'occupation de mémoire 153 engendré par la porte 162 demeurera dans un état haut jusqu'à ce que les deux entrées de la porte 162 soient dans un état haut. Lorsque l'impulsion de mode devient basse, l'inver-20 seur 160 commence à charger le condensateur 164 et en conséquence, le signal 161 appliqué sur la porte 162 à partir de l'inverseur 160 commence à devenir haut. Cependant, avant que la tension du signal 161 s'élève suffisamment pour faire passer le signal 153 d'occupation de mémoire de la porte 162 dans un état bas, l'autre sortie de la porte 162 devient basse par suite de l'impulsion 25 151 d'autorisation d'enregistrement appliquée sur la borne d'entrée 156. Ainsi, le signal de sortie 153 d'occupation de mémoire de la porte 162 demeure dans un état haut jusqu'à ce que l'impulsion 151 d'autorisation d'enregistrement passe à nouveau dans un état haut. A ce moment les deux entrées de la porte 162 seront dans un état bas. En conséquence, lorsque l'impulsion 151 d'autori-30 sation d'enregistrement passe dans un état haut au niveau du front arrière 151b, le signal de sortie 153 d'occupation de mémoire de la porte 162 passera dans un état bas. Ce signal d'occupation de mémoire 153 demeurera dans un état bas jusqu'à ce que le signal de sortie 161 de l'inverseur 160, à travers le condensateur 164, passe dans un état bas sous l'action de l'impulsion de mode 152 35 qui passe dans un état haut au départ des cycles de mémoire suivants. Ainsi, le signal 153 d'occupation de mémoire sur la sortie de la porte 162 sera dans un état haut depuis le départ de chaque cycle de mémoire jusqu'au front arrière. 151b de l'impulsion d'autorisation d'enregistrement à la fin de chaque cycle d^némoire, et restera ensuite dans un état bas jusqu*au départ du cycle de mé-40 moire suivant, lorsque le front avant 150£ de l'impulsion de départ suivante se 70 42696 15 2068703 produit. En conséquence, le signal d'occupation de mémoire est dans un état haut pendant chaque cycle de mémoire et dans un état bas entre les cycles de mémoire. La tension critique d'autorisation appliquée aux régulateurs de courant 5 lecture-enregistrement est reliée à la borne 165 à travers le diviseur de tension constitué par les résistances 166 et 167, connectées en série avec une source de potentiel de référence 168. Une contre-réaction à un niveau logique haut, représentant la présence de la tension critique d'autorisation, est prévue à partir du point commun entre 10 les résistances 166 et 167 par l'intermédiaire d'un conducteur 170, afin de fournir la seconde entrée à la porte 163. Lorsque les régulateurs de courant lecture-enregistrement sont en fonctionnement, ce signal est dans un état haut, de sorte que la sortie de la porte 163 est dans un état bas pendant le cycle de mémoire et passe dans un état haut lorsque le signal 153 d'occupation de 15 mémoire passe dans un état bas à la fin du cycle de mémoire. La sortie de la porte 163 est reliée à l'une des entrées de la porte 173 par l'intermédiaire d'un conducteur 171. Ainsi, pendant le fonctionnement normal, le signal sur le conducteur 171 sera dans un état bas pendant chaque cycle de mémoire et sera dans un état haut entre les cycles de mémoire. 20 Etant donné que le signal fourni à l'entrée de la porte 173 par le conden sateur 147 est dans un état bas pendant le fonctionnement normal du calculateur, la sortie de la porte 173 est dans un état haut pendant ce fonctionnement normal. Afin que la tension critique d'autorisation des régulateurs de courant lecture-enregistrement soit branchée, les transistors 177, 176 et 190 doivent 25 être conducteurs. La base du transistor 177 est connectée à l'anode d'une diode Zéner 178 représentée sur la figure 4a et à une résistance de polarisation 195 qui est également connectée à la masse 196. Ce transistor 177 est polarisé de manière à être normalement conducteur. Le transistor 176 est rendu conducteur au moyen d'un signal haut appliqué 30 sur sa base par le conducteur 175 "à partir de la sortie de la porte 173. Lorsque ce transistor 176 conduit, le signal de sortie apparaissant sur son collecteur, et qui est appliqué sur la base du transistor 190 à travers une résistance 192, provoque la conduction du transistor 190 qui est du type PNP. La base du transistor 190 est également connectée à une source de potentiel, par exem-35 pie de + 15 V, à travers une résistance 191, tandis que son émetteur est connecté à une borne 197 à travers une diode 193. Le signal de sortie apparaissant sur le collecteur du transistor 190 constitue la tension critique d'autorisation des régulateurs de courant lecture-enregistrement, désignée ci-dessous par la référence 15C. 40 Lorsqu'une baisse de puissance se produit, la sortie de la porte ET 28 70 42896 16 2068783 bascule dans un état bas. Ce signal de sortie est fourni, à partir du conducteur 113 et par l'intermédiaire du conducteur 174, à l'entrée de l'inverseur 145 dont la sortie bascule dans un état haut. Cependant, la sortie de la porte 145 ne passe pas immédiatement dans un état haut à cause de la présence du 5 condensateur 147. En conséquence, la sortie de l'inverseur 145 commence d'abord à monter. Lorsque la sortie de l'inverseur 145 a. monté jusqu'à une valeur d'autorisation, la sortie de la porte 173 passera dans un état bas si le signal appliqué sur l'autre entrée de la porte 173 par le conducteur 171 est dans un état haut. Si le signal appliqué sur l'entrée de la porte 173 par le conducteur 10 171 est dans un état bas, la sortie de la porte 173 restera dans un état haut jusqu'à ce que le signal sur le conducteur 171 devienne haut. Comme on l'a vu plus haut, pendant le fonctionnement normal, le signal sur le conducteur 171 sera" dans un état bas pendant chaque cycle de mémoire et sera dans un état haut entre les cycles de mémoire. En conséquence, si le signal de sortie de 15 l'inverseur 145 s'élève jusqu'à une valeur d'autorisation entre les cycles de mémoire, le signal de sortie de la porte 173 passera alors immédiatement dans un état bas. Si, d'un autre côté, la sortie de l'inverseur 145 s'élève jusqu'à une valeur d'autorisation pendant un cycle de mémoire, la sortie de la porte 173 ne passera pas dans un état bas avant la fin du cycle de mémoire, où le 20 signal sur le conducteur 171 passe dans un état haut. Lorsque la sortie de la porte 173, sur le conducteur 175, passe dans un état bas, le transistor 176 est^rendu non conducteur. Lorsque ce transistor 176 est coupé, le transistor 190 est également coupé, coupant ainsi la tension critique d'autorisation 15C sur la borne 165. Ainsi, lorsqu'une baisse de puissance se produit pendant un cycle 25 de mémoire, le 15C sera coupé à la fin du cycle de mémoire et les régulateurs de courant lecture-enregistrement seront mis hors service à la fin du cycle de mémoire.Si une baisse de puissance se produit entre les cycles de mémoire et que la tension de sortie de l'inverseur 145 à travers le condensateur 147 s'élève jusqu'à une valeur d'autorisation entre les cycles de mémoire, le 15C 30 sera coupé et les régulateurs de courant lecture-enregistrement seront mis-hors service immédiatement,lorsque le signal de sortie de l'inverseur 145 s'élèvera jusqu'à sa valeur d'autorisation. Si la baisse de puissance se produit juste avant le commencement d'un cycle de mémoire, de sorte que la sortie de l'inverseur 145 ne s'élève pas jusqu'à sa valeur d'autorisation avant le 35 début du cycle de mémoire, le 15 C ne sera pas coupé avant la fin de ce nouveau cycle de mémoire. Lorsque la tension 15C est coupée, le signal de contre-réaction sur le -conducteur 170 passe dans un état bas. Par conséquent, la sortie de la porte 163 restera dans un état haut après la coupure de la tension 15C. 40 Pour permettre l'application de la tension 15C, les transistors 176 et 177 70 42896 17 2068783 doivent être conducteurs. La base du transistor 177 est connectée à une diode Zéner 178 qui à son tour est connectée à une résistance de polarisation 179 en série avec une source d'alimentation en tension appliquée sur une borne 180, et à une diode Zéner 70 à travers une diode 180£. Ce circuit est conçu pour 5 mettre hors service le transistor 177 et couper ainsi la tension 15C si la tension statique à travers la diode 70 tombe à un niveau pour lequel la détection logique n'est plus prévisible. L'impulsion de départ du calculateur est appliquée sur une borne 201 et sur la base du transistor 204 à travers une résistance 202. La résistance 202 10 est également connectée à une diode 203 qui est connectée à l'entrée de l'inverseur 139. La base du transistor 204 est également connectée à une diode 186 qui est connectée à la sortie de la porte 163. En fonctionnement normal, le signal de sortie haut de la porte 163 rend la diode 186 non conductrice, tandis que le signal de sortie haut appliqué sur l'entrée de la porte 139 rend la 15 diode 203 non conductrice. Lorsque les diodes 186 et 203 sont non conductrices, les impulsions de départ qui apparaissent sur la borne 201 provoquent la conduction du transistor 204, ce qui actionne un circuit non représenté connecté à la borne 205. Ce circuit, qui peut être cons fcitué par un multivibrateur monostable, engendre l'impulsion de mode 152 représentée sur la figure 5. 20 Le collecteur du transistor 204 est connecté à une source de potentiel de + 5 V appliquée sur une borne 208 à travers une résistance 209. Cette résistance 209 est également connectée à un condensateur 210 qui rend plus aigu'ê l'impulsion de mode 152 fournie par le circuit connecté à la borne 205. L'émetteur du transistor 204 est connecté à travers une diode 181 au collecteur du transistor 25 176. Le conducteur 182 et la résistance 184 connectent l'émetteur du transistor 204 à la diode Zéner 70. Lorsque la sortie de la porte 16^est dans un état bas, au moment où l'impulsion de départ est engendrée, ou lorsque l'entrée de la porte 139 est dans un état bas, c'est-à-dire pendant la période d'échauffement et avant que toutes 30 les sources d'alimentation aient atteint leur tension nominale, l'une des diodes 186 ou 203 sera conductrice et empêchera l'impulsion de départ de mettre en service le transistor 204. Il convient de remarquer que le circuit selon l'invention protège la mémoire de deux manières, à savoir : 35 1° - en inhibant l'impulsion de départ et, 2° - en déconnectant la tension critique 15C appliquée à la mémoire. L'inhibition de l'impulsion de départ ou de la tension de commande 15C est suffisante pour empêcher le cycle de lecture et de restauration de la mémoire d'avoir lieu. 40 La figure 6 représente, à titre d'exemple, un régulateur de courant de 70 42896 18 2068783 lecture et d'enregistrement, qui engendre les courants nécessaires pour lire et enregistrer dans la mémoire à noyaux. Le circuit du régulateur lecture-enregistrement, correspondant par exemple aux étages pilotes lecture~enregis-trement 44 et 49 de la figure 3, est connecté à une matrice de sélection X ou 5 Y, correspondant par exemple à la matrice de sélection X 46 ou à la matrice de sélection Y 51 de la figure 3. Les impulsions de sortie correspondantes sont appliquées respectivement sur uhe borne d'entrée de lecture 220 et sur une borne d'entrée d'enregistrement 221. Les portions de l'impulsion de lecture et de l'impulsion d'enregistrement sont représentées respectivement par les por-10 tions des courbes 223 et 224. L'impulsion de lecture 223 précède l'impulsion d'enregistrement 224 dans le temps, de manière que les informations emmagasinées dans la mémoire à noyaux 42 puissent être lues dans le registre 54 et restituées à la mémoire à noyaux 42 lorsque l'impulsion d'enregistrement 224 se produit. Au repos, le transistor 226 est polarisé de manière à être dans 15 un état non conducteur. Le transistor 226 a sa base connectée à une diode 228 et à la tension critique 15C 230 à travers une résistance 231. La tension 15C provoque la conduction de la diode 228 et prélève du courant sur la base du transistor 226 qui est normalement non conducteur. « 20 Le transistor 226 a son émetteur connecté à la masse 233 et son collecteur connecté à une résistance 235. La source d'alimentation de + 15 V est branchée sur une borne 236 qui forme un circuit série avec une diode Zéner 238, une résistance 239 et la source d'alimentation de - 5 V branchée sur la borne 240. Une diode 242 est connectée au point commun entre la diode Zéner 238 et la 25 résistance 239 et à l'une des extrémités de la résistance 235. Lorsque le transistor 226 conduit, le potentiel sur l'anode de la diode Zéner 238 est d'environ + 10 V, de sorte que la diode 242 est conductrice et que le potentiel sur sa cathode est d'environ + 10 V. Lorsque le transistor 226 n'est pas conducteur, les transistors 244 et 245 ne sont pas conducteurs. Le transis-30 tor 244 a sa base connectée à la source de tension de + 15 V de la borne 236 à travers une résistance 247, son émetteur connecté au collecteur du transistor 245 et son collecteur connecté à une source d'alimentation de - 5 V branchée sur une borne 248 à travers une résistance de collecteur 249. Le transistor 245 a son collecteur connecté à la borne 236 à travers une 35 résistance 250 et son émetteur connecté à la matrice de sélection 46. Une partie de la matrice de sélection est polarisée par la source d'alimentation de - 5 V de la borne 248 à travers la résistance 249, une diode 251 et un conducteur 252. Lorsque l'impulsion de lecture 223 apparaît, la diode 228 est mise hors 40 service et le transistor 226 conduit, provoquant ainsi la conduction des 70 42896 19 2068783 transistors 244 et 245. Lorsque le transistor 245 conduit, une circulation de courant s'établit à partir de la source de tension de + 15 V dans le circuit série formé par la jonction collecteur-émetteur du transistor 245 et le conducteur 252. Le courant 5 circulant dans ce circuit est dirigé par la matrice 46 vers les enroulements sélectionnés de la matrice à noyaux. Le circuit qui engendre le courant d'enregistrement est identique au circuit engendrant le courant de lecture. Le transistor 260 est polarisé de manière à conduire par la connexion de sa base, à travers une résistance 261, 10 à la source de potentiel de + 5 V appliquée sur une borne 262. Le collecteur du transistor 260 est connecté à une résistance 264 qui est connectée à la source de tension 15 C et à une diode Zéner 265 qui est connectée à la base du transistor 266. L'émetteur du transistor 260 est connecté directement à la masse 267. 15 Un circuit série de polarisation comprend la source de potentiel de + 15 V de la borne 271, une résistance 272, une diode Zéner 273 et la source d'alimentation de - 5 V de la borne 274. Une diode 276 est connectée entre la diode Zéner 273 et la diode Zéner 265, tandis qu'une résistance 278 est connectée entre la base du transistor 267 et l'anode d'une diode Zéner 273 20 Le collecteur du transistor 266 est connecté à la base du transistor 280 et à la source de potentiel de + 15 V de la borne 281, à travers une résistance 282. La matrice de sélection est également polarisée à partir de la même source d'alimentation de la borne 281, à travers la résistance 282 et une diode 284. L'émetteur du transistor 266 est connecté à la source d'alimentation 25 de - 5 V de la borne 274 à travers une résistance 286. Lorsqu'une impulsion d'enregistrement négative est appliquée sur la borne 221, le transistor 260 est mis hors service. Ainsi, le potentiel sur la base du transistor 266 est fixé à environ + 10 V à travers la diode 276, la résistance 272 et la source d'alimentation de + 15 V de la borne 271, et le transistor 30 266 est mis en service, ce qui provoque la conduction du transistor 280. Lorsque le transistor 280 devient conducteur, un courant d'enregistrement circule dans le circuit série comprenant la source d'alimentation de - 5 V de la borne 274, la résistance 286, la jonction collecteur-émetteur du transistor 280 et le conducteur 287. 35 Lorsque la tension critique 15C est coupée, le courant de base du transis tor 226 est supprimé et le courant collecteur du transistor 260 est également supprimé. En conséquence, le courant de base des deux transistors 244 et 266 est coupé et le régulateur de courant lecture-enregistrement est rendu inopérant . 70 42896 20 2068783 REVENDICATIONS 1.- Circuit de protection de mémoire pour un calculateur comportant une mémoire à noyaux à lecture destructive et plusieurs sources d'alimentation en énergie de cette mémoire, ledit circuit de protection étant caractérisé en ce 5 qu'il comprend des moyens pour détecter le niveau de sortie de chacune des sources d'alimentation et pour fournir un premier signal indiquant que telle source d'alimentation est au moins à un niveau prédéterminé, et un circuit à porte connecté aux moyens de détection pour recevoir lesdits signaux et pour fournir un second signal indiquant que toutes les sources d'alimentation 10 sont au moins à un niveau prédéterminé. 2.- Circuit de protection de mémoire selon la revendication 1, caractérisé en ce que les moyens de détection comprennent plusieurs circuits de détection comportant chacun un circuit d'entrée connecté à l'une des sources d'alimentation, et un circuit de sortie pour engendrer un signal indiquant que la source 15 d'alimentation correspondante est au moins à un niveau prédéterminé. 3.- Circuit de protection de mémoire selon le revendication 2, caractérisé en ce que chaque circuit de détection comporte un étage, normalement non conducteur, et des moyens pour rendre cet étage conducteur afin qu'il engendre un signal de sortie lorsque la source d'alimentation correspondante est au 20 moins à un minimum prédéterminé. 4.- Circuit de protection de mémoire selon la revendication 1,caractérisé en ce que le circuit à porte comporte une entrée connectée à la sortie des moyens de détection pour recevoir le premier signal, et une sortie pour engendrer le second signal. 25 5.- Circuit de protection de mémoire selon la revendication 4, caractérisé en ce qu'il comporte en outre des moyens pour retarder le second signal d'un temps prédéterminé. 6.- Circuit de protection de mémoire selon la revendication 2, caractérisé en ce que le circuit à porte comporte plusieurs entrées connectées respecti- 30 vement aux sorties des circuits de détection et un circuit de sortie pour engendrer le second signal, seulement lorsque toutes les sources d'alimentation sont au moins à un niveau prédéterminé. 7.- Circuit de protection de mémoire pour un calculateur comportant une mémoire à noyaux à lecture destructive et plusieurs sources d'alimentation en 35 énergie de cette mémoire, ledit circuit de protection étant caractérisé en ce qu'il comprend des moyens pour détecter le niveau de sortie de chacune des sources d'alimentation et pour engendrer un premier signal indiquant que telle source d'alimentation en énergie est au moins à un niveau prédéterminé, des premiers moyens connectés auxdits moyens de détection pour recevoir lesdits 40 signaux et pour engendrer un second signal indiquant que toutes les sources ê 70 42696 2063703 d'alimentation sont au 'moins à un niveau prédéterminé, et des seconds moyens connectés aux premiers moyens pour engendrer un troisième signal indiquant qu'au moins une des sources d'alimentation n'est pas au moins à un niveau prédéterminé . 5 8.- Circuit de protection de mémoire pour un calculateur comportant une mé moire à noyaux à lecture destructive, plusieurs sources d'alimentation en énergie de cette mémoire, une matrice de sélection des noyaux, connectée à ladite mémoire à noyaux, des moyens de lecture pour accomplir un cycle de lecture et de restauration au cours duquel les informations sont lues dans les noyaux et res-10 tituées à ceux-ci dans une séquence prédéterminée, ces moyens de lecture étant rendus aptes à accomplir un cycle de lecture et de restauration grâce à une tension critique d'autorisation appliquée à ceux-ci, ledit circuit de protection de mémoire étant caractérisé en ce qu'il comprend des moyens pour détecter le niveau de sortie de chacune des sources d'alimentation et pour fournir un pre-15 mier signal indiquant que telle source d'alimentation est au moins à un niveau prédéterminé, des premiers moyens connectés aux moyens de détection pour recevoir ces signaux et pour fournir un second signal indiquant que toutes les sources d'alimentation sont au moins à un niveau prédéterminé, et des moyens sensibles à ce second signal pour couper la tension critique d'autorisation 20 appliquée aux moyens de lecture lorsque l!une des sources d'alimentation de la mémoire n'est pas au moins à un niveau prédéterminé. 9.- Circuit de protection de mémoire selon la revendication 8, caractérisé en ce que les moyens pour couper la tension critique d'autorisation comprennent un élément de circuit fournissant ladite tension critique d'autorisation aux 25 moyens de lecture et des moyens sensibles au second signal pour permettre à cet élément de circuit de fournir la tension critique d'autorisation lorsque toutes les sources d'alimentation sont au moins à un niveau prédéterminé et pour couper cette tension lorsque l'une des sources d'alimentation n'est pas à son niveau prédéterminé. 30 10.- Circuit de protection de mémoire selon la revendication 8, caractérisé en ce qu'il comporte en outre des moyens pour permettre l'achèvement par les moyens de lecture d'un cycle quelconque de lecture et de restauration en cours, lorsque l'une des sources d'alimentation tombe en-dessous de son niveau prédéterminé . 35 11.- Circuit de protection de mémoire pour un calculateur comportant une mémoire à noyauxà lecture destructive, plusieurs sources d'alimentation en énergie de cette mémoire, une mairies da sélection des noyaux connectée à ladite mémoire à noyaux, des moyens de lecture pour accomplir un cycle de lecture et de restauration au cours duquel les informations sont lues dans les 40 noyaux et restituées à ceux-ci dans une séquence prédéterminée, ledit circuit t-v 70 42896 22 2068783 de protection de mémoire étant caractérisé en ce qu'il comprend des moyens pour détecter le niveau de sortie de chacune des sources d'alimentation et pour fournir un premier signal indiquant que telle source d'alimentation est au moins à un niveau prédéterminé, des premiers moyens connectés aux moyens de 5 détection pour recevoir ces signaux et pour fournir un second signal indiquant que toutes les sources d'alimentation sont au moins à un niveau prédéterminé, et des moyens sensibles à ce second signal pour empêcher le commencement d'un cycle de lecture et de restauration par les moyens de lecture lorsque l'une des sources d'alimentation de la mémoire n'est pas au moins à un niveau pré-10 déterminé. 12.- Circuit de protection de mémoire selon la revendication 11, caractérisé en ce qu'il comporte en outre des moyens pour permettre l'achèvement par les moyens de lecture d'un cycle quelconque de lecture et de restauration en cours, lorsque l'une des sources d'alimentation tombe en-dessous de son niveau 15 prédéterminé. 13.~ Circuit "de protection de mémoire pour un calculateur comportant une mémoire à lecture destructive, et des moyens de lecture pour lire les informations contenues dans ladite mémoire et pour restituer les informations lues à ladite mémoire dans un cycle de lecture ét de restauration, cette mémoire et 20 ces moyens de lecture comportant plusieurs sources d'alimentation en énergie, ledit circuit de protection de mémoire étant caractérisé en ce qu'il comprend des moyens pour détecter le niveau de sortie de chacune des sources d'alimentation et pour fournir un signal indiquant que telle source d'alimentation est au moins à un niveau prédéterminé, et des moyens connectés aux moyens de dé-25 tection, sensibles aux signaux de sortie de ces derniers, pour mettre hors service les moyens de lecture lorsque l'une des sources d'alimentation est en dessous d'un niveau prédéterminé. 14.- Circuit de protection de mémoire selon la revendication 13, caractérisé en ce qu'il comporte en outre des moyens pour permettre l'achèvement par les 30 moyens de lecture d'un cycle quelconque de lecture et de restauration en cours lorsque l'une desdites sources d'alimentation tombe en-dessous de son niveau prédéterminé.