FR 2102186 A1 19720407 FR 7129350 A 19710811 71 29350 1 2102186 La présente invention concerne un registre 'à décalage utilisant des transistors à effet de champ à porte isolée du type à enrichissement (appelés ci-après "IGFETs") et plus particulièrement un régistre à décalage du type statique qui convient pour une ver-5 sion en circuit intégré* La mesure dans laquelle les techniques du circyit intégré sont appliquées pour la conception d'un registre à décalage du type ci-dessus mentionné dépend généralement des trois considérations principales ci-après : 10 1°) l'importance de la réduction de la consommation de puissance; 2°) la simplification du système d'alimentation de puissance; 3°) la possibilité d'une disposition symétrique, du point 15 de vue électrique aussi bien que physique, des IGFETs. La figure 1 représente un exemple typique d'un registre à décalage statique de l'art antérieur fabriqué en mettant en oeuvre au maximum les techniques du circuit intégré. La figure 1 illustre la disposition de seulement une section de position binaire appe-20 lée ci-après "bit" du dit registre à décalage dans laquelle chaque partie de demi-position binaire, ou de demi-bit, est constituée par une paire d'IGFETs du type à enrichissement IIP - UN (ou 12P -12N) ayant un canal P et un canal N; les portes ou grilles étant connectées ensemble pour former une borne d'entrée 1^ (ou Ir) et 25 les drains étant connectés ensemble pour former une borne de sortie O^ (ou Or). De plus, les sources des IGFETs à canal de type P, IIP et 12P, des dites deux "paires HP - 11N et 12P - 12N sont mises à la masse et celles des IGFETs à canal N, 11N et 12N, sont connectées à une source de polarisation négative -V de manière à consti-30 tuer une demi-porte à décalage avant 11 et une demi-porte à décalage arrière 12 connectées en relation complémentaire. Entre la borne d'entrée In sur laquelle est appliquée la donnée d'entrée voulue, comme décrit ci-après, et l'entrée 1^ de la demi-porte à décalage avant 11, entre la sortie O^. de la porte 35 à décalage avant 11 et l'entrée Ir de la demi-porte à décalage arrière 12 et entre la sortie du registre à décalage pour un "bit", c'est-à-dire la sortie O de la demi-porte à décalage arrière et l'entrée 1^. de la demi-porte à décalage avant 11 sont disposés un IGFET à canal P , 13P, et deux IGFETs à canal N, 14N et 15N, illus-40 très dans la figure 1 (ils seront appelés ci-après IGFETs de cou* 7t 29350 2 2102186 plage), dont les trajets source-drain sont connectés de manière à effectuer les première, seconde et troisième transmissions ou à être utilisés comme portes de couplage. Les électrodes de substrat des IGFETs à canal P , HP, 12P et 13P sont mises à la masse et 5 les électrodes de substrat des IGFETs à canal N, 11N, 12N, 14N et 15N sont connectées à la source de polarisation négatiye -V. Les portes ou grilles des premier et second IGFETs de couplage 13P et 14N sont connectées ensemble pour former une porte commune G^^ (appelée ci-après la première porte horloge) sur laquelle sont appli- 10 quées les impulsions périodes é décrites ci-après. La porte G0 n « (appelée ci-après la seconde porte horloge) est alimentée avec les impulsions périodiques décrites ci-après. Dans ce cas, la borne d'entrée In reçoit une donnée d'entrée préfixée constituée par une série de chiffres en logique binaire "1" et "O" illustrée dans 15 la figure 2C à un intervalle de temps HT nécessaire pour un décalage d'un bit ou d'une position binaire. La première porte horloge G^ reçoit des impulsions périodiques (ou de décalage) constituées par des impulsions d'une tension négative convenable représentant le chiffre "O" en logique 20 binaire et des impulsions normalement à la tension de la masse représentant le chiffre "1" en logique binaire,intercalées entre les dites impulsions "O", avec une période de répétition X égale à l'intervalle de temps nécessaire pour le décalage d'un bit. Inversement, la seconde porte horloge G^ est alimentée avec des 25 impulsions périodiques /[ constituées par des impulsions à la tension de la masse représentant le chiffre binaire "1" et des impulsions de tension négative représentant le chiffre binaire "O" disposées entre les dites impulsions "1" avec une période répétitive 'X> égaDe à l'intervalle de temps nécessaire pour le décalage 30 d'un bit ou d'une position binaire. On décrira maintenant le fonctionnement du registre à décalage constitué comme illustré dans la figure 1 avec référence à un diagramme de temps concret donné dans les figures 2A à 2G. On prend un exemple dans lequel la borne d'entrée In reçoit 35 une donnée représentée par le chiffre binaire "O" de la logique positive. Lorsque la première porte horloge G^ est alimentée avec l'impulsion "O" incluse dans les impulsions périodiques fSn illustrées dans la figure 2A alors le premier IGFET de couplage 13P est rendu conducteur, ce qui amène la capacité d'entrée Cf entre 1' 40 entrée 1^ de la demi-porte à décalage avant 11 et un point à la 71 29350 3 2102186 masse, à se trouver rapidement chargée à un niveau "O" à travers l'IGFET 13P actionné (voir figure 2). Lorsque la capacité a déjà . été chargée au niveau "O", son état chargé est maintenu. Etant donné que l'IGFET à canal P, IIP, de la demi-porte à décalage avant "5 11 est court-circuité, la sortie de cette porte 11 est mise à la masse, c'est-à-dire à "1" (voir figure 2B). Lorsque, dans une telle condition, la porte du second IGFET de couplage 14N est alimentée avec une impulsion "1" incluse dans les impulsions périodiques illustrées dans la figure 2A, alors le dit IGFET 14N est 10 rendu conducteur,ce qui amène la capacité de porte Cr entre l'entrés Ir de la demi-porte à décalage arrière 12 et un point à la masse, à être rapidement déchargée à travers le dit IGFET actionné 14N« (voir figure 2E . Lorsque la dite capacité a déjà été déchargée, cette condition est maintenue). Etant donné que l'entrée Ir 15 de la demi-porte à décalage arrière 12 est amenée à l'état "1" et que l'IGFET à canal N, 12N,-de la dite porte 12 est court-circuité, la porte Or de celle-ci est amenée à l'état "O". Ainsi la donnée d'entrée "O" alimentée sur la borne d'entrée IR est extraite sur la borne de sortie Or d'un ensemble formant registre à décalage, 20 après un intervalle d'une position binaire. De façon similaire la donnée d'entrée "1" alimentée à la borne d'entrée I est obtenue n sur la dite borne de sortie Of après un intervalle d'une position binaire. Dans ce cas, le premier et le second IGFETfe de couplage 25 13P et 14N ont leurs trajets source-drain connectés en série entre les sorties des portes à décalage précédentes respectives et 1* entrée des portes à décalage suivantes correspondantes de manière à agir comme une sorte d'élément -de commutation pour transmettre les débits de la porte à décalage précédente aux entrées de la ' 30 porte à décalage suivante sous le contrôle des impulsions périodiques alimentées aux dites portes. D'une manière différente, le troisième IGFET de couplage 15N a son trajet source-drain connecté en parallèle entre l'entrée 1^ de la demi-porte à décalage avant 11 et la sortie Or de la demi-porte à décalage arrière 12 ayant 35 toujours la même phase comme on le voit d'après la figure 2. La porte ou grille G^ de ce troisième IGFET de couplage 15N reçoit une impulsion "l" incluse dans les impulsions périodiques ^illustrées dans la figure 2B pour rendre cëLuUci conducteur, ce qui amène la condition de la borne de sortie Or à être alimentée en retour 40 positivement à la borne d'entrée 1^. La condition en résultant de 7t 29350 4 2102186 la dite borne d'entrée est toujours maintenue sous la forme d* un courant continu par section de position binaire, ce qui permet au registre à décalage en cause d'agir selon le type dit statique. Le registre à décalage de* l'art antérieur illustré dans la 5 figure 1 a une demi-porte à décalage formée respectivement d'une paire d'IGFETs ayant un canal P et un canal N disposés,eri relation complémentaire de sorte que, par comparaison avec-l'un-quelconque des types précédents dans lesquels la porte à décalage comporte des IGFETs agissant comme résistances de charge, le registre à 10 décalage de la figure 1 a, en fait, les avantages de non seulement réduire la consommation de puissance mais également d'améliorer la symétrie de la disposition électrique et physique des IGFETs dans leur ensemble, en raison de l'inclusion d1IGFETS de couplage 13P, 14N et 15N ci-dessus mentionnés, cependant la disposition électri-15 que et physique globale des IGFETs utilisés reste encore notablement asymétrique, ce qui produit l'inconvénient d'empêcher non seulement une disposition compacte des IGFETS mais également un arrangement clair. En supposant qu'en général une tension de seuil de 4 volts 20 (en valeur absolue) doive être appliquée sur la porte ou grille des IGFETs pour leur fonctionnement, (ce qui reste vrai à la fois pour les IGFETs à canal de type P et N), il sera nécessaire d' alimenter la porte ou grille avec une tension environ deux fois supérieure à la dite tension de seuil, c'est-à-dire d'environ 8 25 volts, et la source de polarisation avec une tension égale à 2,5 fois la dite tension de seuil, c'est-à-dire .d'environ ÎO volts afin de faire fonctionner l'IGFET à l'état saturé. Dans la disposition de circuit de la figure 1, toutefois, les IGFETs de couplage 13P, 14N et 15N fonctionnent selon le mode 30 à source suiveuse ci-après décrit (ou mode à polarisation inverse dejia-pdrte)• En sé référant au second IGFET de couplage 14N, lors que l'IGFET à canal P, IIP,de la demi-porte à décalage avant 11 est court-circuité et lorsque la porte Gj^ reçoit une impulsion "1" incluse dans les impulsions périodiques ^ de la figure 2B pour 35 actionner le dit second IGFET de couplage 14N, alors l'entrée Ir de la demi-porte à décalage arrière 12 n'est pas alimentée avec la tension de masse voulue mais avec une tension réduite dans une nesure correspondant à la tension de seuil du dit second IGFET de couplage 14N. En conséquence, la tension de porte d'entrée pour le 40 fonctionnement en saturé des IGFÉTs de couplage 13P, 14N et 15N 71 29350 2102186 doit être accrue jusqu'à environ 2 fois la valeur de 8 volts préalablement mentionnée, c'est-à-dire jusqu'à environ 16 volts. Le registre à décalage de la figure 1, nécessite deux types de tension, c'est-à-dire -lOvolts pour la source de polarisation néga-5 tive -V et -lôvolts pour la source des impulsions périodiques, ce qui n'est pas souhaitable lorsque l'on désire utiliser^efficacement les techniques du circuit intégré. Si la source de polarisation négative -V peut avoir la même tension -lôvolts que la source des impulsions périodiques, on peut utiliser une seule source d' 10 alimentation. Cependant, ceci accroîtra de façon inutile la consommation de puissance et sera de façon similaire défavorable pour une application poussée des techniques du circuit intégré. La présente invention a été mise au point en vue des circonstances ci-dessus exposées et elle a pour but de fournir un 15 registre à décalage statique utilisant des IGFETs qui convient mieux pour un circuit intégré et qui non seulement permet l'usage d'une source d'alimentation unique sans accroître substantiellement la consommation de puissance inutile mais qui également permet d'assurer la symétrie la plus idéale pour la totalité des disposi-20 tions aussi bien électriques que physiques des IGFETS. La présente invention a pour objet un registre à décalage statique utilisant des IGFETs formé par une pluralité d'éléments de registres à décalage connectés en cascade les uns avec les autres, l'une des deux moitiés de chacun des dits éléments de re-> 25 gistre à décalage comprenant une porte à décalage principale englobant une section de porte à décalage principale ayant une porte sur laquelle les données préfixées constituées par une série de chiffres binaires "1" et "O" sont alimentées et une section de porte horloge ayant une porte sur laquelle sont appliquées des * 30 impulsions périodiques, un inverseur connecté en série sur la sortie de la section de porte à décalage principale et une porte à décalage auxiliaire comportant une section de port® à décalage avec son entrée couplée sur la sortie de l'inverseur et avec sa sortie couplée sur l'entrée de l'inverseur et une section de porte 35 horloge comportant une porte sur laquelle des impulsions périodiques avec une phase inverse de celle des dites impulsions périodiques de la section de porte horloge principale sont appliquées et un autre demi-ensemble de registre à décalage comprenant au moins une porte à décalage principale ayant substantiellement la même 40 constitution que celle du dit premier demi-ensemble de registre à 71 29350 6 2102186 décalage dans lequel la dite section de porte à décalage principale, -lardite section de porte horloge, le dit inverseur et la section de porte à décalage auxiliaire et sa section de porte horloge sont constitués par des paires d'IGFETs ayant chacun un 5 canal P et un canal N et connectés en relation complémentaire. La présente invention sera'mieux comprise à la^lecture de la description détaillée faite ci-après avec référence•aux dessins ci-annexés dans lesquels : Fig. 1 est un schéma de circuit d'un exemple typique d'un 10 registre à décalage statique de l'art antérieur utilisant des IGFETs ; Fig. 2 illustre le fonctionnement réel en fonction du temps des différentes parties du circuit de figure 1; Fig. 3 est un schéma de circuit d'un registre à décalage 15 statique utilisant des IGFETs selon un mode de réalisation de la présente invention; Fig. 4 représente une disposition de circuit concrète de chacun des éléments unitaires de registre à décalage de la figure 3; 20 Figs SA à 5M représentent les diagrammes de fonctionnement réel en fonction du temps des différentes parties du circuit de figure 4; Figs 6 à 8 sont les schémas de circuit de registres à décalage statiques utilisant des IGFETs selon d'autres modes de réali-25 sation de l'invention; Fig. 9 est un schéma de circuit constituant une modification de figure 3; Figs 10A à lOM représentent les diagrammes réels en fonction du temps du fonctionnement des différentes parties du circuit 30 de figure 9 et Figs 11 à 13 sont des schémas de circuits constituant d* autres mo'difications de figure 3. On décrira maintenant avec référence aux dessins ci-annexés un registre à décalage statique utilisant des IGFETis conformément 35 à des modes de réalisation préférentiels de la présente invention. La figure 3 est un schéma du circuit d'un tel registre à décalage selon un mode de réalisation de l'invention. Conformément au mode de réalisation de la figure 3, des éléments unitaires de registre à décalage 201 - 202 ... 2On ayant la même disposition de circuit 40 ci-après décrite, en un nombre correspondant au nombre recherché 71 29350 - 7 2102186 de positions binaires où bits soiït'connectés en cascade."Se référant à la disposition du circuit de seulement le registre à décalage 201 du premier étage, les parties de demi-position binaire avant et arrière ont la même disposition de circuit. Les parties de demi-5 position binaire respectives comprennent des portes à décalage principales 23 et 24 pour transférer les données d'entjée ci-après décrites constituées par des séries de chiffres binaires "1" et "O" qui sont appliquées sur les entrées 21 et 22 aux sorties respectives 25 et 26 sous le contrôle d'impulsions périodiques formant ÎO une paire et *" &2n ci-après décrites alimentées sous des phases opposées; les inverseurs 27 et 28 connectés en cascade sur les sorties 25 et 26 des portes à décalage principales 23 et 24 et des portes à décalage auxiliaires 29 et 30 connectées en parallèle entre les bornes d'entrée et de sortie des inverseurs cor-15 respondants 27 et 28 de manière à maintenir les sorties des portes à décalage principales 24, 23 correspondantes sous la forme d'un courant continu par partie de position binaire sous le contrôle des dites impulsions périodiques formant une paire - ffln et - &2n ^ mani^re à amener ainsi les portes à décalage princi-20 pales 23 et 24 à fonctionner de façon statique. Tous les portes à décalage principales, inverseurs et portes à décalage auxiliaires ci-dessus mentionnés sont constitués par une paire d'IGFETs à canaux P et N connectés en relation complémentaire. La figure 4 représente des dispositions de circuits réelles 25 pour les différentes parties du premier ensemble unitaire de registre à décalage 201 représenté dans la figure 3. Les portes à décalage principales 23 et 24 comprennent des pa rties de portes à décalage 231 et 241 constituées par des IGFETs du type à enrichissement disposés par paires 231P - 231N et 241P - 241N, chacun ayant 30 un canal P et un canal N, les portes ou grilles des dits IGFETs • étant connectées en commun .sur les bornes d'entrée correspondantes 21 et 22 et les drains de ceux-ci étant connectés en commun sur les bornes de sortie correspondantes 25 et 26 et des parties de portes horloges 232 et 242 constituées de façon similaire par des 35 IGFETs du type à enrichissement disposés par paires 232P - 232N et 242P - 242N, les drains des IGFETs à canal P, 232P et 242P, étant connectés aux sources des IGFETs à canal P, 231P et 241P des sections de portes à décalage principales 231 et 241 et les sources des IGFETs à canal P, 232P et'242P, étant mises à la na sse et les 40 drains des IGFETs à canal N, 232N et 242N, étant connectés aux 71 29350 9 2102186 en relation complémentaire. Les inverseurs 27 et 28 ont le s sources des IGFETs à canal P, 27P et 28P, connectées directement à la masse et les sources des IGFETs à canal N, 27N et 28N, connectées directement à la source 5 de polarisation négative -V mais, sur les autres points, ils ont la même disposition que les sections de portes à décalage 231 et 241. Comme les IGFETs formant une paire, 231P - 231N et 241P -241N, les IGFETs formant une paire, 27P - 27N et 28P - 28N, constituant les dits inverseurs 27 et 28 sont connectés en relation 10 complémentaire. Dans les portes à décalage auxiliaires 29 et 30, les bornes d'entrée des sections de portes à décalage 291 et 301 de celles-ci sont connectées sur les bornes de sortie des inverseurs correspondants 27 et 28 et les bornes de sortie des dites sections de por-15 tes à décalage auxiliaires 291 et 301 sont connectées aux bornes d'entrée des inverseurs correspondants 27 et 28. Des impulsions périodiques sont appliquées sur les sections de portes horloges 292 et 302, des portes à décalage auxiliaires 29 et 30 ci-dessus mentionnées, exactement de façon inverse au cas des sections de 20 portes horloges 232 et 242 des portes à décalage principales 23 et 24, c'est-à-dire que les portes ou grilles des IGFETs à canal N, 292N et 302N, des sections de portes horloges auxiliaires 292 et 302 sont alimentées avec les mêmes impulsions périodiques que celles appliquées sur les portes ou grilles des IGFETs à canal P, 25 232P et 242P, des sections de portes horloges 232 et 242 des portes à décalage principales 23 et 24 et les portes ou grilles des IGFETs à canal P, 202P et 302P des dites sections de portes à décalage auxiliaires 292 et 302 sont alimentées avec les mêmes impulsions périodiques que celles appliquées sur les portes des 30 IGFETs à canal N, 232N et 242N, des sections de portes horloges " 232 et 242 des portes à décalage principales 23 et 24t Sous tous les autres aspects, les portes à décalage auxiliaires 29 et 30 ont la même disposition que les portes à décalage principales 23 et 24. Ainsi les IGFETs formant une paire 291P - 291N, 292P - 292N, 35 301P - 301N et 302P - 302N, des dites portes à décalage auxiliaires 29 et 30 sont connectés respectivement en relation complémentaire. On décrira maintenant le fonctionnement .du registre à décalage disposé, comme illustré dans la figure 4, selon un mode de réalisation de l'invention, avec référence aux diagrammes de fonc-40 tionnement réel en fonction du temps des différentes parties du 71 29350 10 2102186 circuit, illustrés dans les figures 5A à 5M. Lorsque la borne d'entrée 21 reçoit une donnée représentant un chiffre binaire "O" de la logique positive, illustrée dans la figure 5E, alors la capacité de porte C^, se trouvant entre la bor-5 ne d'entrée et un point à la masse, de la demi-section de porte à décalage principale avant 231 est déchargée. Lorsque, jous cette condition, la porte ou grille de l'IGFET à canal N, 232N, de la demi-section de porte horloge principale avant 232 est alimentée avec une impulsion "O" incluse dans les impulsions périodiques 10 de figure 5A,l'IGFET à canal N, 231N, de la section de porte à décalage principale 231, ensemble avec l'IGFET 232N, est rendu conducteur, ce qui amène la borne de sortie 25 de la porte à décalage principale 23 à être amenée à l'état "1" (voir figure 5F). Il en résulte que la capacité de porte C^, entre la borne d'entrée 15 et lui point à la masse, du demi-inverseur avant 27 est chargée avec une tension correspondant au chiffre binaire "1", en rendant conducteur de ce fait l'IGFET à canal P, 27P, de 1'inverseur 27 et en amenant en conséquence la borne de sortie à l'état "O" (voir figure 5G). Il en résulte que la capacité de porte C^, entre la 20 borne d'entrée et un point à la masse, de la demi-section de porte à décalage arrière 241 est déchargée à "0". Lorsque, sous cette condition, la porte G13 de l'IGFET à canal N, 242N,de la demi-section de porte horloge arrière 242 reçoit une impulsion "O" incluse dans les impulsions illustrées dans la figure 5C, alors 25 le dit IGFET 242N et en conséquence l'IGFET à canal N, 241N, de la section de porte à décalage 241 sont rendus conducteurs pour amener la borne de sortie de la demi-porte à décalage arrière 24 à l'état "1" (voir figure 5H). En conséquence, la capacité de porte C4, entre la borne d'entrée et un point à la masse, du demi-30 inverseur arrière 28 est chargée à "1" en rendant conducteur de -ce fait l'IGFET à canal P, 28P, du dit demi-inverseur arrière 28 et en amenant en conséquence la borne de sortie du dit inverseur, c'est-à-dire la borne de sortie de l'élément unitaire de registre à décalage correspondant 20 à l'état "O" (voir figure 51). Ainsi 35 la donnée d'entrée alimentée sur la borne d'entrée 21 du dit ensemble unitaire de registre à décalage 20 est conduite à sa borne de sortie après un intervalle d'une position binaire ou bit. Lorsque la borne de sortie du demi-inverseur avant 27 est amenée à l'état "O" (la borne d'entrée présente l'état "1") la 40 capacité de porte C^, entre la borne d'entrée et ur. point à la 71 29350 12 2102186 registre à décalage 20 est alimentée avec la donnée "1", la relation des IGFETs conducteurs des portes à décalage principales, des inverseurs et des portes à décalage auxiliaires, est exactement inversée par rapport au cas où. là dite borne d'entrée reçoit la 5 donnée "O", c'est-à-dire que les IGFETs à canal P sont rendus conducteurs au lieu des IGFETs à canal N ou inversement. Sous tous les autres aspects, l'élément unitaire de registre à décalage 20 présente le même fonctionnement que dans le cas de la donnée "O". En conséquence, la donnée "1" alimentée sur la borne d'entrée 21 10 de l'élément unitaire de registre à décalage 20 est conduite à sa borne de sortie après un intervalle d'un bit. Le registre à décalage de l'invention réalisé comme décrit' ci-dessus ne comporte pas les IGFETs de couplage qui rendaient la disposition électrique aussi bien que physique • des IGFETs 15 indésirablement asymétrique mais il comprend des IGFETs du type à enrichissement formant des paires, chacun ayant un canal P et un canal N et étant connectés en relation complémentaire, ce qui permet, comme on le voit dans la figure 4, aux IGFETs d'être disposés aussi bien électriquement que physiquement sous forme d'un réseau 20 symétrique idéal, et offre l'avantage de permettre un assemblage plus compact des IGFETs. De plus, en raison de l'absence des IGFETs de couplage ci-dessus mentionnés qui présentent un mode de fonctionnement à source suiveuse, la tension de poïrtç pour le fonctionnement en saturé des IGFETs est seulement d'environ 8 volts 25 avec la tension de seuil de ceux-ci considérée comme étant d'environ 4 volts, ce qui rend possible de régler la tension de la source de polarisation négative -V à environ 10 volts. De plus, avec l'enregistreur à décalage de la présente invention, la tension de la source de polarisation négative -V' 30 peut être utilisée simultanément comme tension de source de la partie "0" des impulsions périodiques ^ ^p et J^>n (pour la'partie *,1", on utilise la tension de la masse), ce qui facilite l'adoption d'un dispositif à source d'alimentation unique. Un enregistreur à décalage selon le mode de réalisation de 35 la figure 4 présente encore des inconvénients en ce que, lorsque l'on essaie de commander les sections de portes à décalage principales 231 et 241 et les sections de portes à décalage auxiliaires 291 et 301 seulement par des signaux alimentés sur les portes de celles-ci, l'un des groupes des IGFETs à canaux P et N est amené 40 de l'état de non fonctionnement à l'état de fonctionnement et in- 71 29350 2102186 versement, pour l'autre groupe, de l'état de fonctionnement à 1* état de non fonctionnement, avec comme résultat que, pendant 1* opération de commutation, les deux types d'IGFETs à canaux P et N ont un moment de fonctionnement simultané. Si, toutefois, les 5 IGFETs à canaux P et N des sections de portes à décalage principales -et~~auxiliaires sont commandés par les sections dç portes horloges correspondantes 232, 242, 292 et 302 alors non seulement les IGFETs à canaux P et N formant une paire de ces sections de portes horloges mais également ceux des sections de porte à décalage prin-10 cipales et auxiliaires ne peuvent être amenés à l'état de fonction» nement au même moment comme décrit ci-dessus, ce qui permet toujours que l'un des groupes des IGFETs soit commuté dans un état opposé à l'autre groupe sous la commande des impulsions périodiques appliquées sur les sections de portes horloges, c'est-à-dire par le 15 procédé de synchronisation dit à horloge. Toutefois, seuls les inverseurs 27 et 28 de la figure 4 n'ont pas de sections de portes horloges et, en conséquence, sont actionnés par un système de synchronisation sans horloge. Conformément au mode de réalisation de la figure 6, en conséquence, les inverseurs 27 et 28 sont munis de 20 sections de portes horloges 272 et 282 ayant 'la même construction que les sections de portes horloges 232 et 242 des portes à décalage principales 23 et 24, c'est-à-dire constituées par des IGFETs formant une paire 272P - 272N et 282P - 282N, chacun ayant un canal P et un canal N, connectés en relation complémentaire, de ma-25 nière à être actionnés selon le dispositif de synchronisation à horloge comme les portes à décalage principales et auxiliaires. Alors que les registres à décalage des figures 4 et 6 sont conçus de manière à être actionnés avec une entrée unique, ceux des figures 7 et 8 ont des fonctions "NON-ET"/,,NON-OU" et "NON-OU"/ 30 "NON-ET" de manière à être actionnés avec une pluralité d'entrées (seules deux entrées sont indiquées pour abréger). Se référant à la figure 7, une demi-porte à décalage avant 23A comprend un IGFET à canal P, 40P, dont le trajet drain-source est connecté en parallèle avec celui de l'IGFET 231P et un IGFET 35 à canal N, 40N, dont le trajet drain-source est connecté en série entre la source de l'IGFET 231N et le drain de l'IGFET 232N. La porte commune de ces IGFETs 40P et 40N reçoit la donnée d'entrée (désignée par B) constituéepar une série de chiffres binaires "1" et "O", comme la donnée d'entrée (désignée par A) alimentée sur la 40 borne d'entrée 21. 71 29350 14 2102186 La relation entre la sortie (désignée par O) obtenue sur la borne de sortie de la deroi-porte à décalage avant 23A de l'unité de registre à décalage de la figure 7 et les deux entrées A et B ci-dessus mentionnées est indiquée par ses valeurs réelles dans 5 les tableaux 1 et 2 ci-après, en ce qui concerne la logique positive et la logique négative respectivement. t Tableau 1 (NON-ET) Tableau 2 (NON-OU) 10 A B O ((logique positive) 0 O 1 0 1 1 1 0 1 1 1 O A B O (logique négative) O O 1 0 1 0 1 0 0 1 1 0 - En conséquence, l'élénent unitaire de. registre à décalage de la figure 7 a une fonction "NON-ET" qui correspond en terne de 15 logique positive à la relation A x B = O entre les deux entrées et la sortie résultante et également une fonction "NON-OU" qui correspond en terne de logique négative à la relation A + B = O. Se référant à la figure,8, la demi-porte à décalage avant 23B comprend un IGFET à canal N, 4IN, dont le trajet drain-source 20 est connecté en parallèle avec celui de l'IGFET 231N et un IGFET à canal P, 41P, dont le trajet drain-source est connecté en séri* entre la source de l'IGFET 231P et le drain de l'IGFET 232P. La porte commune de ces IGFETs 41P et 41N reçoit la donnée d'entrée désignée par B.constituée par une série de chiffres binaires "1" 25 et "O" comme la donnée d'entrée (désignée par A) alimentée sur.la borne d*entrée 21. La relation entre la sortie (désigné 71 29350 Tableau 3 (NON-OU) 15 2102186 Tableau 4 (NON-ET) A B O (logique positive) A B 0 (logique négative) 0 0 1 O 0 1 O 1 O 0 1 ♦1 1 0 0 " 1 0 1 1 1 O 1 1 O En conséquence, l'élément unitaire de registre à décalage de la figure 8 assure, inversement à celui de la figure 7, une fonction"NON-OU" qui correspond en terme de logique positive à la 10 relation A + B = O entre les deux entrées et la sortie résultante et également une fonction"NON-ET"qui correspond en terme de logique négative à la relation A x B = O. La figure 9 représente une modification de la figure 3 (ou de figure 4). Dans le registre à décalage de la figure 3, la com-15 mande est effectuée par des impulsions périodiques séparées ayant quatre phases, c'est-à-dire des impulsions périodiques ayant deux phases et pour la demi-section de porte à décalage avant des éléments unitaires de registre à décalage 201 à 20n et des impulsions périodiques ayant deux phases &2p et ^2n Pour deffii« 20 section de porte à décalage arrière. Toutefois il sera évident d* après la figure 9 que la dite commande peut être effectuée en utilisant l'un quelconque des deux groupes ci-dessus mentionnés d* impulsions périodiques " ^ln ^2p ~ ^2n ^"a tn^me mani®re pour les demi-sections de portes à décalage avant et arrière. De 25 plus, cette disposition présente l'avantage d'accroître encore plus la symétrie électrique des IGFETs. Les figures 10A à 10M sont des diagrammes de fonctionnement réels en fonction du temps, des différentes sections du circuit de la figure.9,figures qui correspondent aux figures 5A à 5M. Comme on 30 le voit d'après la figure ÎO, la donnée d'entrée constituée par une série de chiffres binaires "1" et "O" est transmise à la borne de sortie de l'élément unitaire de registre à décalage après un intervalle d'un bit comme dans le circuit de figure 3. La figure 11 est une autre modification de la figure 3. 35 Dans le registre à décalage de la figure 3, la borne d'entrée de la demi-porte à décalage principale arrière des éléments unitaires de registre à décalage 201 à 20n était alimentée avec la sortie du 71 29350 16 2102186 demi-inverseur avant 27 correspondant. Dans le circuit de la figure 11, toutefois, la borne d'entrée de la demi-porte à décalage principale arrière est alimentée avec l'entrée du demi-inverseur avant correspondant 27. Le mode de réalisation modifié de la figu-5 re 11 ne diffère des précédents qu'en ce que la donnée alimentée sur la borne d'entrée de l'élément unitaire de registre à décalage a toujours une phase inverse de celle obtenue sur sa borne de sortie mais, sous les autres aspects, il fonctionne de la même manière. La figure 12 illustre encore une autre modification de la 10 figure 3. Conformément à cette modification, la porte à décalage auxiliaire 30 de l'élément unitaire de registre à décalage arrière ou éventuellement avant est supprimée. Avec un registre à décalage présentant une telle disposition, le demi-élément unitaire de registre à décalage avant assure l'opération statique, tandis que le 15 demi-élément unitaire de registre à décalage arrière effectue 1* opération dynamique. Sous les autres aspects,' le registre à décalage de la figure 12 fonctionne de la même manière que les modes de réalisation précédents. Figure 13 est une modification supplémentaire de figure 3. 20 Dans ce cas, on élimine non seulement la porte à décalage auxiliaire mais également l'inverseur du demi-élément unitaire de registre à décalage arrière ou éventuellement avant. Avec l'enregistreur à décalage présentant une telle disposition, le demi-élément unitaire de registre à décalage avant assure l'opération statique 25 tandis que le demi-élément unitaire de registre à décalage arrière effectue une opération dynamique comme dans la figure 12 et la donnée alimentée sur la borne d'entrée et celle obtenue sur la borne de sortie de l'élément unitaire de registre à décalage sont toujours inversées en phase. Sous les autres aspects, le registre 30 à décalage de la figure 13 fonctionne de la même manière que les-modes de réalisation précédents. La référence 50 dans la figure 13 désigne un inverseur prévu, si nécessaire, pour amener la sortie de l'élément unitaire de registre à décalage final 20n à avoir une phase qui est la même 35 que ou inverse de celle de l'entrée alimentée sur la borne d'entrée du premier élément unitaire du registre à décalage 201. 71 29350 2102186 REVENDICATIONS 1.- Un registre à décalage statique utilisant des IGFETs formé par une pluralité d'éléments de registre à décalage connectés en cascade les uns avec les autres, l'une des deux moitiés de chacun des dits éléments de registre à décalage comprenant une 5 porte à décalage principale englobant une section de ptorte à décalage principale ayant une porte sur laquelle les données préfixées constituées par une série de chiffres binaires "1" et "O" sont alimentées et une section de porte horloge ayant une porte sur laquelle sont appliquées des impulsions périodiques, un inverseur 10 connecté en série sur la sortie de la section de porte à décalage principale et une porte à décalage auxiliaire comportant une section de porte à décalage auxiliaire avec son entrée couplée sur la sortie de l'inverseur et avec sa sortie couplée sur l'entrée de l'inverseur et une section de porte horloge auxiliaire comportant 15 une porte sur laquelle des impulsions périodiques avec une phase inverse de celle des dites impulsions périodiques de la section • de porte horloge principale sont appliquées et un autre demi«en-semble de registre à décalage comprenant au moins une porte à décalage principale ayant substantiellement la même constitution que 20 celle du dit premier demi-ens@tsbXe de registre à désalage caractérisé en ce que la dite section de porte à décalage principale, la dite section de porte horloge, le dit inverseur et la section de porte à décalage auxiliaire et sa section de poste horloge sont constitués par des paires d'IGFETs ayant ehactrn un canal P et un 25 canal N et connectés en relation complémentaire» 2.- Un enregistreur à décalage selon la revendication 1 caractérisé en ce que chacune des sections de porte à décalage incluses dans le premier demi-élément unitaire de registre à décalage et le second demi-élément unitaire de-registre à décalage 30 comprend une paire d'IGFETs' à canal du type P et à canal du type N dont les portes sont connectées ensemble sur une entrée correspondante destinée à recevoir la donnée préfixée constituée par une série de chiffres binaires "1" et "O" et dont les drains sont connectés ensemble sur l'entrée d'un inverseur correspondant ou d'une 35 section de porte à décalage suivante, chaque section de porte horloge rentrant dans le premier demi-élément unitaire de registre à décalage.et dans le second demi-élément unitaire de registre à décalage comprenant un IGFET à canal P et un IGFET à canal N, le trajet drain-source du dit IGFET à canal P étant connecté en série 7129350 2102186 entre la source de l'IGFET à canal P inclus dans la section de porte à décalage correspondante et un point à la masse et le trajet source-drain du dit IGFET à canal N étant connecté en série entre la source de l'IGFET à canal N inclus dans la section de porte à 5 décalage correspondante et une source de polarisation négative et la porte du dit IGFET à canal P recevant des impulsionf périodiques ayant une phase inverse de celle des impulsions périodiques alimentées sur la porte du dit IGFET à canal N. 3.- Un registre à décalage selon la revendication 1 carac-10 térisé en ce que l'inverseur inclus dans le premier demi-élément de registre à décalage comprend une paire d'IGFETs à canal P et à canal N dont les portes sont interconnectées et dont les drains sont interconnectés, la source du dit IGFET à canal P étant à la masse et la source du dit IGFET à canal N étant connectée à une 15 source de polarisation négative. 4.- Un registre à décalage selon la revendication 1 caractérisé en ce que l'inverseur inclus dans le premier demi-élément unitaire de registre à décalage comprend une section d'inverseur qui est constituée par une paire d'IGFETs à canal P et à canal N 20 dont les portes sont interconnectées et dont les drains sont interconnectés et une section de porte horloge constituée par une paire d'IGFETs à canal P et à canal N, le trajet drain-source du dit IGFET à canal P étant connecté en série entre la source de 1,IGFET à canal P inclus dans la dite section inverseur et un point à la 25 masse et le trajet drain-source du dit IGFET à canal N étant connecté en série entre la source de l'IGFET à canal N, inclus dans la section inverseur, et une source de polarisation négative,les portes du dit IGFET à canal P et du dit IGFET à canal N recevant des impulsions périodiques ayant des phases inverses respectivement 30 de celles des impulsions périodiques alimentées sur les portes de l'IGFET à canal P et de l'IGFET à canal N inclus dans la section ? de porte horloge de la porte à décalage principale correspondante. 5.- Un enregistreur à décalage selon la revendication 1 caractérisé en ce que la section de porte à décalage auxiliaire 35 incluse dans le premier demi-élément unitaire de registre à décalage comprend une paire d'IGFETs à canal P et à canal N dont les portes sont interconnectées sur la sortie de 1'inverseur inclus dans le premier demi-élément unitaire de registre à décalage et dont les drains sont interconnectés sur l'entrée du dit inverseur 40 inclus dans le premier demi-élément unitaire de registre à décalage 71 29350 2102186 et la section de porte horloge auxiliaire incluse clans la dite section de porte à décalage auxiliaire comprend une paire d'IGFETs à canal P et à canal N, le dit IGFET à canal P ayant son trajet drain-source connecté en série entre la source de 1' IGFET à canal S P inclus dans la dite section de porte à décalage auxiliaire et un point à la masse, le dit IGFET à canal N ayant son trajet drain-source connecté en série entre la source de 1' IGFET à canal N inclus dans la dite section de porte à décalage auxiliaire et une source de polarisation négative et les portes du dit IGFET à canal ÎO P et du dit IGFET à canal N recevant des impulsions périodiques ayant des phases inverses respectivement de celles' des impulsions périodiques alimentées sur les portes des IGFETs à canal P et à canal N inclus dans la section de porte horloge principale du premier demi-élément unitaire de registre à décalage. 15 6.- Un registre à décalage selon la revendication 1 carac térisé en ce que le second demi-élément unitaire de registre à décalage comporte de plus un inverseur constitué par une paire d* IGFETs à canal P et à canal N dont les portes sont interconnectées et dont les drains sont interconnectés, la source du dit IGFET à 20 canal P étant à la masse et la source du dit IGFET à canal N étant connectée à une source de polarisation négative. 7.- Un registre à décalage selon la revendication 6 caractérisé en ce que le dit inverseur inclus dans le second demi-élé-ment unitaire de registre à décalage comprend une section inver-25 seur qui est constituée par une paire d'IGFETs à canal P et à canal N dont les portes sont interconnectées et dont les drains sont interconnectés, et une section de porte horloge constituée par une paire d'IGFETs à canal P et à canal N, le dit IGFET à canal P ayant son trajet drain-sourcè connecté en série entre la source 30 de l'IGFET à canal P inclus dans la dite section inverseur et un-point à la masse, le dit IGFET à canal N ayant son trajet drain-source connecté en série entre la source de 1'IGFET à canal N inclus dans la dite section inverseur et la source de polarisation négative et les portes des dits IGFET à canal P et IGFET- à canal 35 N recevant des impulsions périodiques ayant des phases respectivement inverses de celles des impulsions périodiques alimentées sur les portes de l'IGFET à canal P et de l'IGFET à canal N inclus dans la dite section de porte horloge de la dite porte à décalage principale correspondante. 40 8.- Un registre à décalage selon la revendication 1 carac- 71 '29350 2102186 térisé en ce que le second demi-élément unitaire de registre à drcalage comprend de plus un inverseur qui est constitué par une paire d'IGFETs à canal P et à canal N dont les portes sont interconnectées et dont les drains sont interconnectés, la source du 5 dit IGFET à canal P étant à la masse et la source du dit IGFET à canal N étant connectée à une source de polarisation négative et une porte à décalage auxiliaire dont l'entrée est connectée à la sortie du dit inverseur et dont la sortie est connectée à l'entrée du dit inverseur. ÎO 9.- Un registre à décalage selon la revendication 8 carac térisé en ce que la porte à décalage auxiliaire incluse dans le second dani-élément unitaire de registre à décalage comprend une section de porte à décalage constituée par une paire d'IGFETs à canal P et à canal N dont les portes sont connectées ensemble sur 15 la sortie du dit inverseur et dont les drains sont connectés ensemble sur l'entrée du dit inverseur et une section de porte horloge constituée par une paire d'IGFETs à .canal P et canal N, le trajet source-drain de l'IGFET à canal P étant connecté en série entre la source de l'IGFET à canal P inclus dans la section de 20 porte à décalage auxiliaire et un point à la masse et le trajet drain-source de l'IGFET à canal N étant connecté en série entre la source de l'IGFET à canal N inclus dans la section de porte à décalage auxiliaire et la source de polarisation négative. 10.- Un registre à décalage selon la revendication 1 carac-25 térisé en ce que la porte à décalage principale incluse dans le second demi-élément unitaire de registre à décalage a son entrée connectée sur la sortie de l'inverseur inclus dans le premier demi-élément unitaire de registre à décalage. 11.- Un registre à décalage- selon la revendication ÎO càrac-30 térisé en ce que le second élément unitaire de registre à décalage comporte de plus un inverseur et une porte à décalage auxiliaire, le dit inverseur ayant son entrée connectée sur la sortie de la porte à décalage principale du second demi-élément unitaire de registre à décalage et sa sortie connectée sur l'entrée de la dite 35 porte à décalage auxiliaire et la sortie de la dite porte à décalage auxiliaire étant connectée sur l'entrée -du dit inverseur. 12*- Un registre à décalage selon la revendication 8 caractérisé en ce que la porte à décalage principale incluse dans le second demi-élément unitaire de registre à décalage a son entrée 40 connectée sur la sortie de la porte à décalage auxiliaire incluse 71 29350 " .2102186 dans-le premier demi-élément unitaire de régistre à'décalage et sa sortie connectée sur l'entréé du dit inverseur inclus dans le second demi-élément de registre à décalage unitaire, le dit inverseur "inclus dans le second demi-élément unitaire de registre à dé-5 calage ayant son entrée connectée sur la sortie de la porte à décalage auxiliaire incluse dans le second demi-élément unitaire de registre à décalage et sa sortie connectée sur l'entrée de la dite porte à décalage auxiliaire incluse dans le second demi-élément unitaire de registre à décalage. 10 13.- Un enregistreur à décalage selon la revendication 5 caractérisé en ce que la porte à décalage principale incluse dans le second demi-élément unitaire de régis t're à décalage a son entrée connectée sur la sortie de l'inverseur de la porte à décalage principale inclus dans le premier demi-élément unitaire de registre 15 à décalage et sa sortie connectée sur l'entrée de l'inverseur inclus dans le second demi-élément unitaire de registre à décalage. 14.- Un registre à décalage selon la revendication ÎO caractérisé en ce que la porte à décalage principale seule constitue le second demi-élément unitaire de registre à décalage. 20 15.- Un registre à décalage selon la revendication 2 carac térisé en ce que.la porte à décalage principale comprend en plus au moins une paire d'IGFETs ayant un canal P et un canal N, 1* IGFET à canal P ayant son trajet drain-source connecté en parallèle avec le trajet drain-source de l'IGFET à canal P inclus dans 25 la section de porte à décalage principale correspondante et 11 IGFET à canal N ayant son trajet drain-source connecté en série entre la source de l'IGFET à canal N inclus dans la section de porte à décalage principale correspondante et le drain de l'IGFET à canal N inclus dans la section de porte horloge principale cor-30 respondante et les portes des IGFETs formant une paire étant interconnectées sur l'entrée correspondante pour recevoir une donnée constituée par une série de chiffres binaires "1" et "O" indépendante de la donnée alimentéesur l'entrée de la section de porte à décalage principale correspondante, de manière à effectuer une 35 fonction' "NON-ET"/"NON-OU" pour la pluralité de données d'entrée. 16.- Un registre à décalage selon la revendication 2 caractérisé en ce que la porte à décalage principale comporte de plus au moins une paire d'IGFETs ayant un canal P et un canal N, l'IGFET à canal N ayant son trajet drain-source connecté en parallèle avec 40 le trajet drain-source de l'IGFET à canal N inclus dans la section 71 '29350 2102186 de porte à décalage principale correspondante et l'IGFET à canal P ayant son trajet drain-source connecté en série entre la source de 1 *IGFET à canal P inclus dans la section de porte à décalage principale correspondante et le drain*de l'IGFET à canal P inclus dans la section de porte horloge principale correspondante et les portes des IGFETs formant une paire étant interconnectées sur(l'entrée correspondante pour recevoir une donnée constituée par>une série de chiffres binaires "1" et "O" indépendante de la donnée alimentée sur l'entrée de la section de porte à décalage principale correspondante, de manière à effectuer une fonction "NON-OU"/"NON-ET" pour la pluralité de données d'entrée.