FR 2106523 A1 19720505 FR 7131456 A 19710831 71 31456 2106523 La présente invention concerne un compresseur digital notamment utilisable dans les compresseurs-expanseurs pour les systèmes de transmission MIC (Modulation par Impulsions Codées). 5 Dans le domaine des télécommunications et en par ticulier dans la transmission de signaux téléphoniques par appareillage PCM ou MIC on cherche à garder le plus possible constant le rapport signal-bruit, dans une large dynamique du signal, et à garder ce rapport très en dessous des limites de tolérance. 10 Afin d'agir favorablement sur le bruit de quantification, on a utilisé des quantificateurs non linéaires, constitués par un codeur digital linéaire suivi par un compresseur de code avec loi de compression qui permet d'avoir des intervalles de quantification (comme mieux détaillé ci-après) d'amplitude proportion-15 nelle à l'amplitude des signaux instantanés codés. Parmi les nombreuses lois de compression la meilleure s'ëst révélée la loi logarithmique. Cela garantit la précision la plus uniforme possible pour les différents niveaux de quantification. Le compresseur faisant l'objet de la présente 20 invention se propose en effet de réaliser la loi logarithmique susdite, par une disposition de circuit particulièrement avantageuse du point de vue de la simplicité et de l'économie de construction. Plus précisément, il se propose de convertir 25 des informations digitales en code binaire symétrique ayant la forme Qg, , ... ,V pour n = 2m - 1 ou bien la forme Qg, T^,...,Tn, 1, ,... ,"Vq,U^,11^ (où n+h = constante et q = constante) pour 04tn les bits expriment en code binaire le numéro n), et il comprend en combinaison quatre unités (E^.)» CKp) » (^) °ù : 1) -(Kj.) comprend un compteur binaire qui réalise le comptage 35 du nombre n; 2) - (Rp) comprend un circuit logique apte à relever le premier chiffre significatif après Qs, en correspondance duquel il émet un signal de commande À d'arrêt du compteur binaire susdit et en même temps un signal de commande P destiné à l'unité (L); 40 3)- L'unité (L) a la tache d'enregistrer, en correspondance du 71 31456 2106523 signal de commande P de (Rp) les q bits V,p V^; 4) - L'unité (K) a la tache d'enregistrer les (1 + m + q) bits du code comprimé. On va décrire ci-après l'invention objet de la présente invention en un exemple de réalisation non limitatif 5 en faisant référence aux dessins annexés, sur lesquels : La figure 1 représente un schéma de principe du compres seur digital. La figure 2 représente•un schéma plus détaillé du compresseur même. 10 La figure 3 représente le diagramme temporel des si gnaux relatifs au cas de la 5ème section La figure 4 représente, sous la forme d'un tableau, la loi de compression de code dans le cas de compression de 12 à 8 bits. 15 On va illustrer brièvement la loi de compression selon laquelle opère le compresseur objet de la présente invention. Supposons que le signal analogique, qui doit être transmis, est représentable dans un plan cartésien (Y,t) par une fonction continue y = f(t). De cette fonction on opère l'échantillonnage 20 qui fait correspondre à un diagramme continu un certain nombre de segments y^ ayant des amplitudes généralement différentes. les unes des autres. Les amplitudes des signaux échantillonnés y^ sont ensuite traduites'par un codeur linéaire en signaux digitaux 25 qui expriment, en code binaire, l'amplitude des signaux échantillonnés; les signaux digitaux sortant du codeur linéaire sont comprimés à leur tour dans le compresseur. On va examiner maintenant dans un but illustratif le cas d'une compression d'un code à 12 bits en un code à 8 bits (tableau de figure 4). 30 Un signal échantillonné (par exemple avec amplitude+5) est traduit par le codeur linéaire en un,signal digital à 12 bits (dans 1'exemple, ce signal est traduit par le nombre 100000000101) où le premier bit indique le signe du signal; ensuite le compresseur opère sur la configuration à 12 bits une 35 compression de code qui-transforme cette configuration en une configuration à 6 bits, d'après La loi citée dans les colonnes et du tableau de la figure 4 (dans l'exemple, il transforme la configuration en 10000101) où les bits successifs à ceux exprimés par X, Y, Z, W ont été marqués par le signe (-) puis-40> qu'ils sont négligés pair suite dé la compression. Dans le même 71 31456 2106523 tableau, on a indiqué dans la première ligne de la colonne une configuration binaire générique sortant du codeur linéaire exprimant l'amplitude des signaux échantillonnés de niveau compris entre 0 et 15 (1ère section)-; dans la 2ème ligne on a 5 indiqué une configuration générique exprimant des signaux échantillonnés compris entre 16 et 31 (2ème section), et ainsi de suite comme illustré dans les colonnes et Les colonnes et Mg citent les configurations extrêmes de code respectivement à 12 bits et 8 bits dans les différentes sections. 10 .La loi logarithmique adoptée pour le choix des inter valles de quantification permet d'assurer une proportionnalité entre les amplitudes des intervalles et les amplitudes des signaux instantanés codés, et, en définitive, permet d'assurer, dans les mesures des signaux échantillonnés, un degré de préci-15 sion en pour-cent presque constant dans toute l'échelle des niveaux des signaux mêmes. Le schéma synoptique de la figure 1 comprend : - le bloc ^(Cod.), qui représente un codeur linéaire, ayant pour tâche de subdiviser le champ de niveaux du signal analo- 20 gique (S ) en un certain nombre d'intervalles quantiques de cl même amplitude et de fournir en sortie une configuration digitale Qs » • • • jV-i ? • • • en code binaire symétrique, où le code binaire symétrique sous-entend un code binaire dans lequel le premier bit Q_ présente le signe (+ ou -) du signal analo-25 gique quantifié et les autres bits (dont les n premiers ont la valeur 0) représentent en échelle binaire l'amplitude du signal analogique; - un bioc (E^-)» dit reconnaisseur de section, ayant pour tâche "de reconnaître le champ des niveaux (section) auquel appar- 30 tiennent les signaux codés B provenant du codeur linéaire (Cod.); - un bloc (Rp) ayant pour tâche de relever le premier 1 après Qd des configurations digitales des signaux (B); - un bloc (L) ayant pour tâche de lire les bits significatifs et 35 d'isoler du signal codé B les bits V/j,...Vg qui, pendant la - transformation, restent inaltérés. - un bloc (K) ayant pour tâche de combiner entre eux les bits fournis par (E^-)j par (L) et par (Cod.) donnant lieu aux configurations (H) de code comprimé. 71 31456 4 2106523 On va examiner ci-après le fonctionnement du compresseur digital Xavec référence à la figure 1) à propos de la compression d1une' configuration de code de 12 à 8 bits (voir colonne M et du tableau de figure 4). 5 Le signal (S&) est le signal analogique qui doit être codé. Il entre dans le codeur (Cod.) et est codé d'après la configuration de code indiquée à la colonne du tableau de figure 4. Le bit Q est isolé et directement envoyé au bloc combinateur (X) pendant que les autres onze bits., constituant 10 le signal B, sont envoyés en même temps, en série,- aux blocs (Hp) et (L). ' Le dispositif comme susdit, détermine la section de la configuration de code en comptant le nombre de bits"0" consécutifs Jusqu'au premier bit "1". Le bloc (E_J reconnaît la jr 15 position du premier bit "1" dans la configuration de code, et, par le signal (A), bloque le comptage des "0" par (E^) qui envoye au combinateur (K) les signaux binaires a, b, c qui identifient la section et, par le signal (P), habilite le lecteur (L) des bits significatifs X, X, Z, W à mémoriser ces mêmes bits 20 et à envoyer au combinateur (K) les bits significatifs X, Y, Z,W. Les opérations de comptage par le bloc (E^.) et de mémorisation par le bloc (L) sont temporisées par le signal d'horloge, et par les signaux (E) et (F). En se référant au schéma de la figure 2, on considérera 25 ci-après quelques exemples de compression de code de 12 bits à 8 bits. En particulier, on considérera la compression de la configuration de code relative à la section 5 (voir figure 4), Le signal analogique S atteint le codeur linéaire (Cod.) qui cl fournit en sortie un bit Q_ relatif au signal (+ ou -) de S , • S 8L 30 et onze bits constituant le signal B. Ledit signal B est consti-e tué par trois "0" suivis par un bit 1 et par les bits X,Y,Z,W significatifs des effets de la transmission. Le-bit Q_ n'a .s aucune influence sur les opérations de la compression, et il est donc envoyé directement au combinateur K afin d'être ensuite 35 transmis. Le signal B est au contraire envoyé au bloc (E )■, ci-après appelé "révélateur de premier 1", et en même temps au registre de décalage (E ) du lecteur des bits significatifs L. • s Le signal d'horloge (C) estjenvoyé à une dès entrées du circuit ET (1), à une des entrées du circuit ET (5) et à l'entrée d' 40 avance du registre à 8 étages (K), qui constitue le combinateur. 71 31456 5 2106523 !Le signal (E) est un autre signal de temporisation dont la tâche est de commencer des opérations de compression, portant à la valeur logique 1 le signal A en sortie de la bascule (Bg/p, plaçant à l'état logique '"1" les trois étages du compteur (C^) 5 et remettant à zéro le registre de décalage (S ). Comme le signal (A) a la valeur logique 1 et comme a, b, c ont aussi la valeur logique 1 (la sortie du circuit OU 2, c'est-à-dire/3 , a donc la valeur logique "1"), le signal d'horloge (C) peut faire commencer le comptage par le compteur 10 G par la porte ET (1). Le compteur (C^) est du type "compteur inverse" ("reverse counter"). Lorsque, après les premiers trois bits "G" de la configuration de code correspondant à la section 5, le bit 1 arrive à l'entrée de la bascule (Bg,j), ce dernier fait passer le signal A de la valeur logique 1 à la valeur 15 logique 0 et, par conséquent, le passage du signal d'horloge C est bloqué par la porte M! (1). Le compteur (C^.) est donc arrêté dans l'état de comptage atteint. Suivant l'état de comptage atteint, (C^) envoye les signaux en code binaire a, b, c et à autant d'étages 20 du combinateur (K). Les signaux en code binaire a,b,c, émis toutes les fois que le compteur (C^) est arrêté pendant le comptage, fournissent le numéro de la section (en ce cas les signaux a,b,c, donnent lieu à la configuration de code 100-(voir colonne 25 du tableau de figure 4). Le signal B est envoyé avec le signal F au circuit OU (3) qui fournit le signal ^ au monostable (4) de type rechargeable qui, précédemment prédisposé par le signal d'horloge (E), est excité peo? le premier "1" contenu dans la configuration 30 de code et produit une impulsion P. Ladite impulsion a pour tâche de faire mémoriser un 1 dans le premier étage du registre de décalage (Ra); cebit est transféré ensuite à d'autres étages Q du même registre jusqu'à ce qu'il apparaisse dans le dernier (le cinquième). £5 Comme le registre est à décalage et comme la configu ration de code prévoit que, après le premier bit "1" suivent les-quatre bits significatifs X,Y,Z,W, lorsque le "1" est dans le cinquième étage, ils apparaissent dans les étages précédents du registre. 40 . A ce moment (R_ ) émet un signalc^de valeur logique 0, s 71 31456 2106523 qui bloque le passage du signal d[horloge (C) a travers le circuit ET (5)» Par conséquent, ôn bloque le décalage de R et ce même décalage transfère la configuration X,Y,Z,W des bits significatifs au combinateur (K), qui a ainsi reçu dans ses 5 étages tous les bits de la configuration de code comprimée. On analysera.maintenant deux cas limites, g'est-à-dire la configuration de code relative à la section 1 (manque du bit 1 avant les quatre bits significatifs X,Y,Z,W), et la configuration de code relative à la section 8 (manque de "0" 10 entre Q et le premier "1"). s Dans le premier cas (configuration de code relative à la section 1), le signal B est constitué au.moins par sept bits "O" consécutifs et par les bits X,Y,Z,W. Le compteur (C^) arrête le comptage après le septième "0" puisque la configuration at-15 teinte aux sorties du compteur ;(a=0, b=0, c=0) par le circuit OU (2) fait commuter le signal^ de la valeur logique "1" à la valeur logique "0", en bloquant par conséquent le passage du signal d'horloge par le circuit ET (1). A ce moment, le signal d'horloge F, qui atteint la 20 valeur logique 1 seulement à l'instant d'arrivée du septième bit du signal B ("voir fig.3), par le circuit OU (3), fait partir le monostable (4) qui fait mémoriser un "1" dans le premier-étage du registre (R ), qui agit comme susdit. On doir remarquer que s'il s'agit d'une section dif-25 fêrente des deux premières, le signal F n'est pas à même de piloter le monostable (5) étant donné que celui-ci, excité par le premier "1" (précédant F) reste bloqué jusqu'au signal suivant de rappel E. Dans le cas de la configuration de code relative à 30 la section 8 (manque de bit"0" entre Q et le premier bit 1) le signal B est constitué par le premier bit 1 et par les bits X,Y,Z,W. Le compteur (C^) ne réalise aucun comptage puisque, faute de "0", le signal A reste toujours à la valeur logique 0. Par conséquent les sorties a,b,c, du compteur (C^) restent à 35 la valeur logique 1. Le fonctionnement des autres circuits est au contraire identique à celui décrit précédemment . (section 5). - - L'exemple de la figure 2 a été cité à propos du problème des compressions de configurations digitales, exprimées 40 en code à 12 bits, en configuration digitales à 8 bits. 71 31456 t 2106523 La technique enseignée ici peut toutefois être étendue de façon évidente en cas d'un compresseur quelconque (par exemple compression de code de 14 bits à 10 bits ou de 10 bits à 6 bits) Elle est donc extensible au cas des compressions d'informations 5 digitales exprimées en code binaire symétrique ayant la forme Qg, ,...,...V pour n = 2m, ou bien la forme Qg 1,V,|,...V 1J^ ,... ,11^, (où n+h = constante et q=constante) pour 0 n 4.2m - 1(où le premier bit Q0 indique le signe! et les n bits suivants ont la valeur O) en informations digitales ex-10 primées en code binaire symétrique à (1+m+q) bits de forme Qg, (Lj, • • , • • • »V (où les bits G^,... ,Gm expriment, en GDde binaire le nombre n), considérant que les bits indiqués par X,Ï,Z,,W dans le cas de la compression de 12 à 8 bits, correspondent aux bits V^,...V^ d'une compression géométrique. 71 31456 8 2106523 15 • _ï_ REVENDICATIONS 1 - ' Compresseur digital notamment utilisable dans les compresseurs-expanseurs pour système de transmission par modulation par impulsions codées ayant la fonction de convertir des informations digitales exprimées en code binaire symétrique, 5 ayant la forme Qg,T,j,... ,Tn, V^,...,V^, pour n= 2m-1, ou bien la forme Qg ,... ,Tn,1 ,V^ ,... ,V^ U^ ,.,. ,U^ (où n+h = constante et q - constante) pour 0^ n ^2 - 1 (où le premier bit Qg indique le signe du signal échantillonné, les n bits suivants ont la valeur zéro), en informations digitales de (1+m+q) bits en code 10 binaire symétrique et de forme Qg,G^ ,... ,... ,V (où les bits G1'*""Gm exPrimen't en code binaire le nombre n), caractérisé en ce qu'il comprend en combinaison quatre unités (R^.), (Ep)> (L) et (K) où : a) (R^) comprend un compteur qui réalise le comptage du nombre n; b) (Rp) comprend un circuit logique apte à relever le premier chiffre significatif après Qg, en correspondance duquel il émet un signal de commande A d'arrêt du compteur susdit et, en même temps, un signal de commande P destiné à 1'unité (L); c) l'unité (L) a pour tâche d'enregistrer, en correspondance du signal de commande P de (^p) » q bits V,p ... ,V •, d) l'unité (K) a pour tâche d'enregistrer les (1+m+q)bits du code comprimé. 2 - . CompresseuB digital selon la revendication 1 caractérisé par le fait que l'unité (R^) est constitué : a) par un circuit logique ET qui reçoit sur ses entrées un .signal d'horloge (C), le signal de commande (A) et un signal ( ); ^ b) par un compteur binaire de type "compteur inversé" ("reverse counter") (C^) , qui reçoit sur ses entrées .le signal*sortant du circuit ET (signal de comptage) et un signal (E) de prédisposition et qui fournit, sur la sortie de ses étages, les signaux binaires G/j,..,Gja exprimant le nomnre n; c) par un circuit logique OU qui reçoit sur ses entrées les m signaux G/j,..'.,Gm et qui fournit en sortie le signal . 3 - Compresseur digital selon la revendication 1 caractérisé par le fait que l'unité (Kp) est constituée par : a) un circuit bistable (B ) qui reçoit sur ses entrées le signal 35 (E) et le signal (B) constitué par les configurations de code qui suivent Q , et qui fournit en sortie le signal de commande (A); b) par un circuit logique OU qui reçoit sur ses entrées le signal (B) et. un signal d'horloge (F), et qui fournit en- sortie un 20 30 71 31456 2106523 signal ); c) par un oscillateur monostable de type rechargeable, qui reçoit sur son entrée d'excitation le signal (^f) et sur son entréé de contrôle le signal (E), et qui fournit en sortie le signal de commande (P). 5 4 - Compresseur digital selon la revendication 1 caractérisé par le fait que l'unité (L) est constituée par : a) un circuit logique ET qui reçoit sur ses entrées le signal d'horloge (C) et un signal ); b) par un registre de décalage (R ) qui reçoit à l'entrée le signal sortant du circuit ET, 10 le signal (B), le signal de commande (P) et le signal de remise à zéro (E), et qui fournit en sortie les signaux binaires ,... ,V et le signal (OC ) • 5 - Compresseur digital selon la revendication 1 caractérisé par le fait que l'unité (K) est constituée par un 15 registre qui reçoit, en parallèle, sur ses entrées, le signal (C) et les signaux binaires Qg ,G/j,... ,Gm,V^ ,... ,V^, et qui fournit en sortie le signal H constitué par le train d'impulsions Qg ,G^ ,... ,.. . ,V^.