FR 2096581 A1 19720218 FR 7118042 A 19710506 71 18042 1 2096581 La présente invention concerne les mémoires et plus particulièrement les mémoires monolithiques utilisant des dispositifs semiconducteurs. On a constaté que les mémoires comportant des transistors à effet de champ (FET) peuvent aisément être réalisées sous une forme monolithique, 5 mais que, pour certaines fonctions du système associé, de meilleurs résultats sont obtenus en employant des transistors bipolaires. Les mémoires monolithiques à transistors bipolaires nécessitent en effet des tensions plus faibles, ce qui se traduit par une dissipation de puissance moins élevée. Par ailleurs, ces mémoires permettent de réduire les temps d'accès car les capacités parasi- ^ tes utilisées ont une valeur plus faible que dans le cas des mémoires à FET. mémoires à . , _ .. . , . Un autre avantage des/transistors bipolaires est le fait que les techniques de fabrication des semiconducteurs ont fait de plus grands progrès dans le cas de ces transistors que dans celui des FET.. L'un des objets de la présente invention est donc de fournir une mémoire 15 monolithique présentant des densités de dispositifs semiconducteurs plus élevées et nécessitant par conséquent une puissance plus faible que les mémoires monolithiques connues dans l'art antérieur. Un autre objet de la présente invention est de fournir une mémoire pouvant facilement être réalisée sous une forme monolithique avec des circuits 20 logiques et de décodage simplifiés. Un autre objet de l'invention est de fournir une mémoire monolithique nécessitant une puissance nettement plus faible que les mémoires à transistors bipolaires fonctionnant en courant continu connues dans l'art antérieur. Un autre objet de l'invention est de fournir un registre à décalage 25 dont le fonctionnement, en mode statique ou dynamique, ne nécessite qu'une faible puissance et qui comporte un nombre minimum de composant. Un autre objet de l'invention est de fournir une mémoire pouvant faire fonction de registre à décalage et être réalisée sous une forme monolithique grâce à une configuration permettant de réduire la complexité des interconnex-30 ions métalliques requises. La présente invention permet d'atteindre les objectifs ci-dessus grâce à un registre à décalage monolithique capable d'emmagasiner des données digitales et comprenant des cellules interconnectées. Chaque cellule comprend deux capacités parasites qui sont chargées de façon sélective, uniquement 35 en réponse à des signaux périodiques de régénération ne possédant pas de composantes continues afin d'emmagasiner les données digitales. Un dispositif de commutation à semiconducteurs est monté entre les deux capacités et corrman-dé de façon sélective afin de maintenir la cellule au niveau digital désiré lorsqu'elle se trouve au repos. D'autres objets, caractéristiques et avantages de la présente invention 71 18042 2 2096581 ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente de façon schématique une réalisation préférée de la cellule de mémoire qui fonctionne uniquement en réponse à des signaux 5 périodiques ne possédant pas de composantes continues. La figure 1A représente un diagramme des temps servant à expliquer le fonctionnement de la cellule de la figure 1. La figure 2 représente une autre cellule de mémoire qui conserve les informations emmagasinées grpce à l'utilisation d'un circuit à courant continu. 10 La figure 2A représente un diagramme des temps servant à expliquer le fonctionnement de la cellule de la figure 2. La figure 3 représente les cellules de mémoire des figures 1 et 2 réunies sous la forme d'un registre à décalage, y compris leurs circuits de commande, et fonctionnant en mode statique ou dynamique. 15 On a représenté sur la figure 1 une cellule de mémoire avantageusement réalisée pour être utilisée dans un registre à décalage monolithique. La cellule de mémoire bipolaire ne nécessite pas de signaux continus lorsqu'elle fonctionne en mode statique et, de ce fait, la puissance requise est extrêmement faible. Des niveaux élevés d'intégration sont par conséquent possibles. 20 Une- borne 10 d'entrée de données reçoit des signaux d'entrée digitaux, tels que le 1 binaire référencé en 12 de la figure 1A. Un premier signal de régénération est appliqué à la borne 14 et est représenté par les impulsions de régénération 16 et 18 de la figure 1A. Une première voie de charge comprenant la ligne 20, la résistance 22, la diode 24 et la ligne 26 est connectée 25 à un premier condensateur d'emmagasinage 28. Une seconde source de signaux de régénération est connectée à une borne 30. La seconde source de régénération, représentée par les impulsions 32 et 34 de la figure 1A, permet de charger de façon sélective un second condensateur d'emmagasinage 33 connecté à une seconde voie de charge comprenant la ligne 35, la résistance 36 et la diode 30 38. Le second condensateur 33 est monté entre une borne de sortie 40 et un noeud 42. Afin de charger de façon sélective le condensateur 28, les signaux d'entrée sont appliqués à la base d'un transistor de commutation 44. Afin de charger de façon sélective le second condensateur 33, un transistor de 35 commutation 46 est connecté par l'intermédiaire de sa base au condensateur 28, à la borne de sortie 40, et au condensateur 33 au noeud 42, qui est son collecteur. Afin de régénérer ou de maintenir les données digitales emmagasinées dans la cellule, un dispositif de commutation à semiconducteur 48 comprenant 40 Un transistor 50 est connecté par le collecteur de ce dernier à la ligne 71 18042 3 2096581 26 et par sa base au noeud 42. Afin que les transistors puissent être commutés de façon sélective, la fcon^ 14 reçoit les signaux de commande 52 et 54 qui sont appliqués à l'émetteur du transistor 46. Les signaux 52 et 54 n'affectent pas le reste 5 du circuit par l'intermédiaire de la ligne 20 puisque la diode 24 est non conductrice en réponse à leurs polarités relativement négatives. De même, la borne 30 reçoit un signal de commande 56 permettant d'amener l'émetteur du transistor 44 à une valeur de tension relativement négative telle que le transistor conduit si le signal d'entrée appliqué à la borne 10 est suffi-10 samment positif par rapport à cette tension. Enfin, une borne 56 connectée à l'émetteur du transistor 50 reçoit un signal de commande 60 permettant au transistor 50 de conduire si le signal appliqué à sa base est suffisamment positif par rapport à son émetteur. Lors de la réalisation sous forme monolithique de la cellule de la figure 1, différentes cellules sont interconnectées sur un unique substrat de façon à constituer un registre à décalage. En pareil cas, les condensateurs 28 et 33 ne constituent pas des éléments discrets, mais sont en fait des capacités parasites du circuit monolithique. Comme les valeurs de ces capacités sont extrêmement faibles, l'on obtient une augmentation de la vitesse de 2 n fonctionnement. Conforment aux principes bien connus de la technologie afférente aux circuits monolithiques, le condensateur 28 représente la capacité collecteur-substrat du transistor 44, et le condensateur 33 la capacité parasite collecteur-substrat du transistor 46, La configuration du circuit de la figure 1 est particulièrement avantageuse 25 lorsqu'elle est realisee sous une forme monolithique car elle permet de réduire le nombre de lignes d'interconnexion, les points et les lignes conmuns étant partagés par une unique borne d'entrée. Par exemple, dans un circuit intégré monolithique, la borne 30 donne accès à la ligne 35 dans une opération de chargement ainsi que, pour une tension de commande, à l'émetteur du transis- on tor de commutation 44. Il en va de meme de la borne 14, qui donne accès à l'émetteur du transistor 46 et à la ligne 20. La diminution du nombre de bornes d'entrée et la simplification des interconnexions métalliques dans les circuits intégrés sont très importantes, compte tenu des dimensions extrêmement réduites des composants utilisés dans les techniques actuelles. Le circuit de la figure 1 est destiné à être réalisé de préférence pour être utilisé dans un registre à décalage staticsue. Cependant, comme expliqué ci-après, le circuit peut être modifié de façon à fonctionner en mode dynamique ou de recirculation des données. Avant d'expliquer le fonctionnement de la cellule de mémoire de la figure 40 1, il convient de décrire la façon dont les informations sont écrites ou 71 18042 4 2096581 10 transférées dans la cellule, puis la façon dont elles sont régénérées ou maintenues dans la cellule en mode statique. Au temps t1, un signal représentant un 1 binaire est appliqué à la borne d'entrée 10. Simultanément, une impulsion de régénération est appliquée à la borne 14 qui charge le condensateur 28 à une valeur positive V+ déterminée par l'amplitude de l'impulsion 16. A ce moment, la tension de l'émetteur du transistor 44 a une certaine valeur qui est désignée V . La valeur REF de VRE(_ est choisie de telle sorte que la base ne soit pas suffisamment positive par rapport à l'émetteur, de sorte que le transistor 44 soit non conducteur. Au temps t2, l'émetteur du transistor 44 reçoit l'impulsion de commande 56 ayant une valeur V- qui diminue encore la tension émetteur, de telle sorte que la jonction base-émetteur soit polarisée positivement de façon suffisante et que le transistor 44 conduise. La capacité 28 se décharge donc par l'intermédiaire de la ligne 26 à travers le transistor 44. A cet instant, la capacité 28 est considérée comme possédant une charge qui représente un 0 binaire. En d'autres termes, l'application d'un signal représentant un 1 binaire à la borne 10 se traduit par l'emmagasinage d'un 0 binaire dans la capacité 28. Si un signal représentant un 0 binaire avait été appliqué à la borne d'entrée 10 pendant cette période de fonctionnement, la tension 20 base-émetteur du transistor 44 n'aurait pas été directement polarisée à un point suffisant pour rendre ce transistor conducteur, et de ce fait la capacité 28 ne se serait pas déchargée. La capacité 28 contient donc une charge qui représente un 1 binaire et qui représente aussi l'inverse du signal initialement appliqué à la borne d'entrée 10. En conséquence, le transistor 25 44 permet de charger de façon sélective la capacité 28 soit en lui transférant la charge initialement reçue des impulsions de régénération appliquées à la borne 14, soit en transférant cette même charge lorsqu'il est conducteur. Au temps t3, la borne 30 reçoit un signal de régénération 32 qui charge la capacité 33 à une tension V+ par l'intermédiaire dB la ligne 35, de la 30 résistance 36 et de la diode 38. Au temps t4, la tension de l'émetteur du transistor 46 est ramenée à une valeur relativement négative de V- lorsque l'impulsion de commande 52 est reçue à la borne 14. Cependant, la capacité 28 se trouve dans un état déchargé ou état bas et de ce fait la tension base-émetteur du transistor 46 ne suffit pas pour que celui-ci soit directement polarisé et conduise. Par conséquent, la capacité 33 reste chargée positivement et la tension à la borne de sortie 40 se trouve à une valeur relativement élevée qui représente un 1 binaire. Un 1 binaire a donc été emmagasiné dans la cellule pendant un cycle d'écriture. De même, si un signal représentant un 0 binaire avait été initialement appliqué à la borne d'entrée 10, La capacité 28 aurait alors été chargée de telle sorte que la tension de la 40 71 18042 5 2096581 base du transistor 46 aurait atteint une valeur suffisamment positive par rapport à la tension de son émetteur pour que le transistor 46 conduise; la capacité 33 se serait donc déchargée et un 0 binaire aurait été écrit dans la cellule de mémoire. En mode statique il est nécessaire de régénérer la charge de la capacité 33 pour éviter que les données emmagasinées ne soient perdues en raison des fuites. Afin de régénérer les données, on utilise le dispositif de conrnutation 48 à semiconducteur. Au temps t5, la capacité 28 est chargée par l'impulsion de régénération 18 appliquée à la borne d'entrée 14. Dans le cas de l'écriture d'un 1 binaire dans la cellule, la capacité 28 se trouve déchargée et est donc chargée à une tension V+. Au temps t6, la tension de l'émetteur du transistor 50 est ramenée à une valeur relativement négative en appliquant à la borne 58 le signal de corrmande 60. Le noeud 42 se trouve alors à une valeur relativement positive en raison de la charge enrmagasinée dans la capacité 33 et la base du transistor 50 est relativement positive. Lors de l'applica-tion du signal de commande 60, la tension base-émetteur du transistor 50 est polarisée directement à un point suffisant pour rendre ce transistor conducteur et par conséquent à permettre à la capacité 28 de se décharger à travers lui. Au temps t7, une impulsion de régénération 34 est appliquée à la borne 30 de façon à charger la capacité 33 à une tension relativement positive. Dans le cas, donné à titre d'exemple, de la régénération d'un 1 binaire, l'impulsion de régénération 34 permet de compenser les fuites de la capacité 33. Comme dans le cas de l'opération d'écriture, la tension de la base du transistor 46 est à une valeur relativement négative parce que la capacité 28 est déchargée, et, par conséquent, le transistor 46 ne conduira pas au temps t8 lorsqu'une impulsion de commande négative 54 sera appliquée à la borne 14. Si, en revanche, c'est un 0 binaire qui fait l'objet d'une régénération dans la cellule, la capacité 28 se trouve à une tension relativement positive et, lors de l'application du signal de corrmande 54, le transistor 46 sera directement polarisé de façon suffisante pour que la capacité 33 se décharge à travers lui, et le niveau de tension à la borne de sortie 40 représentera un 0 binaire. Un mode statique, le circuit de la figure 1 présente des avantages particuliers lorsque la puissance requise constitue un facteur critique, puisque la cellule ne nécessite alors aucun signal continu. Cependant, la cellule est modifiable en ce sens que l'émetteur du transistor 50 peut être polarisé à la borne 58 de telle sorte qu'il reste dans un état non conducteur. Dans ces conditions, le transistor 50 est en fait virtuellement élimine du circuit en tant qu'élément fonctionnel. Le transistor 50 étant supprimé, 71 18042 6 2096581 la cellule peut être modifiés en vue de son utilisation dans un registre à décalage fonctionnant en mode dynamique ou de circulation des données. Ce mode de fonctionnement est décrit dans la demande de brevet n° 7104519 déposée en France par la demanderesse 2 Février 1971. 5 La cellule de mémoire de la figure 2 est semblable, en ce qui concerne sa structure et son fonctionnement, à celle de la figure 1, à cela près qu'une fois que les données sont écrites dans la cellule, un signal continu doit être appliqué en permanence afin de prévenir toute perte de données susceptible de se produire lorsque la cellule est interconnectée de façon 10 à constituer un registre à décalage statique à étages multiples. Une borne d'entrée 80 reçoit un signal d'entrée binaire 82, appelé un 1 binaire pour les besoins de la présente description. La borne 84 reçoit une impulsion de régénération 86 de manière à charger de façon sélective la capacité 88 par l'intermédiaire de la ligne 90, de la résistance 92 et de la diode 94. 15 De façon similaire, la borne 96 reçoit une impulsion de régénération 98 de manière à charger la capacité 100 par l'intermédiaire de la ligne 102, de la résistance 104 et de la diode 106. Une borne de sortie 108 est connectée à la capacité 100 et à un noeud 110. Comme dans le cas du circuit de la figure 1, une impulsion de commande 20 112 est' appliquée à la borne 84 afin de rendre conducteur, de façon sélective, un transistor de commutation 114. Une impulsion de commande négative 116 est appliquée à la borne 96 pour rendre conducteur un transistor d'entrée 120 lorsque la tension à la borne 80 est suffisamment positive par rapport à la tension à la borne 96. Afin de maintenir dans la cellule de mémoire 25 de la figure 2 las données écrites dans celle-ci, un dispositif de corimutation 126 à semiconducteur comprenant une paire de transistors 128 et 130 à couplage croisé connectée entre le noeud 110, un noeud 132 et une borne 134. Pendant une opération d'écriture, la borne 134 reçoit un signal continu ayant une valeur de V+, au repos elle reçoit un signal continu ayant une valeur de 30 y-. ' Si l'on désire écrire des informations dans la cellule de mémoire de la figure 2, un signal représentant un 1 binaire, représenté en 82 dans la figure 2A, est appliqué à la borne d'entrée 80. Simultanément, la capacité 88 est chargée à une valeur de V+ par l'application du signal de régéné-35 ration 86 à la borne 64. La tension à la borne 96 est alors ramenée par un signal de commande 116 à une valeur de V- telle que la tension base-émetteur du transistor 120 soit directement polarisée de façon suffisante pour rendre ce transistor conducteur, et de ce fait la capacité 88 se décharge à une valeur représentant un 0 binaire. Ensuite, la capacité 100 est chargée à une tension de V+ par application du signal 98 à la borne 96. Lorsque la 40 71 18042 7 2096581 10 20 tension de l'émetteur du transistor 114 est amenée à une valeur relativement négative de V- par application du signal de commande 112 à la borne 84, la tension de sa base n'est pas suffisamment positive pour le rendre conducteur. Cela se produit parce que la tension aux bornes de la capacité 88 est transmise depuis le noeud 132 et et ne peut pas directement polariser la base du transistor 114 de façon suffisante pour que celui-ci devienne conducteur. La tension qui apparaît au noeud 132 apparaît à la base du transistor 130 et à la base du transistor 114, conformément aux principes bien connus de fabrication des circuits intégrés. Dans un exemple particulier, cela se produirait parce que la région base du transistor 130 et celle du transistor 114 consttituent technologiquement une même région. Etant donné que la tension au noeud 132 n'est pas suffisante pour polariser directement le transistor 114 et le rendre conducteur, la capacité 100 ne se décharge pas et un 1 binaire est écrit dans la cellule. 15 Toutefois, en l'absence de circuits supplémentaires appropriés, les données emmagasinées dans la cellule seraient perdues en raison des fuites de la capacité 100. Afin de maintenir les données dans la cellule de mémoire, la tension à la borne 134 est ramenée à une valeur de V-. En raison de la charge du condensateur 100, le noeud 110 est à une valeur positive et le transistor 128 est directement polarisé à un point suffisant pour le rendre conducteur. Par conséquent, dans l'exemple donné, un 1 binaire est maintenu dans la cellule de mémoire pendant l'état de repos par la conduction du transistor 128. De façon similaire, l'application d'un signai représentant un 0 binaire à la borne d'entrée 80 aurait pour résultat l'emmagasinage d'un 0 binaire dans la capacité 100 de façon à bloquer le transistor 128. Cependant, après l'opération d'écriture d'un 0 binaire, la capacité 88 serait chargée à une valeur relativement positive de façon à porter la base du transistor 130 à une valeur suffisamment positive pour rendre ce transistor conducteur après le cycle d'écriture, et dans ces conditions, un 0 binaire serait représenté, pendant l'état de repos, par la conduction du transistor 130. On remarquera que, dans cette réalisation de l'invention, un signal continu doit être appliqué à la borne 134 afin de maintenir les données dans la cellule de mémoire lorsque celle ci est utilisée dans un registre à décalage 35 fonctionnant en mode statique. Bien qu'il soit nécessaire qu'une tension continue soit appliquée en permanence à la borne 134 il est dans l'esprit de la présente invention d'utiliser une technique d'alimentation par impulsions sur cette borne. Du point de vue de l'alimentation, une telle technique entraînerait une augmentation appréciable de la puissance requise par la cellule de mémoire de la figure 30 40 71 18042 8 2Ô96581 1. Une technique de ce type est écrite dans la demande de brevet n° PV 9664AM déposée en France par la demanderesse le 30 Décembre 196B. La figure 3 indique la façon dont la cellule de mémoire de la figure 1 ou de la figure 2 peut être utilisée de façon à constituer un registre 5 à décalage statique ou un registre à décalage dynamique. Par exemple, différentes rangées de registres à décalage 150 ... n peuvent être fabriquées sur un unique bloc de circuits intégrés. Des signaux appropriés sont utilisés pour commander la circulation des données vers et en provenance de chaque rangée, et vers un circuit de sortie final représenté comme étant le circuit 10 OU 152. L'agencement représenté sur la figure 3 est donné à titre purement indicatif, mais se prête néanmoins à la réalisation d'un registre à décalage à circuits intégrés pour un ensemble à deux ou à trois dimensions. Dans le bloc 150 pris à titre d'exemple, les cellules de mémoire représentées sur les figures 1 et 2 sont fabriquées sous une forme monolithique de façon 15 à constituer un registre à décalage 154 comportant un certain nombre d'étages 156 ... m . Chacune des cellules de mémoire nécessite des sources de régénération et des signaux de commande individuels, qui sont représentés collectivement sous la forme de différentes lignes de conrmande 158 connectées au registre à décalage 154. Ces signaux de commande et ces sources de régénération étaient 20 précédemment indiqués, par exemple, comme étant les signaux 52 et 16, respectivement . Les circuits de corrmande ou annexes connectés au registre à décalage 154 permettent à celui-ci de fonctionner soit en mode statique, soit en mode de recirculation des données. Une ligne d'adresses ou de décodage 160 25 est employée pour sélectionner la rangée désirée sur un bloc et est connectée à différentes portes ET d'entrée 162, 164, 166, ainsi qu'à une porte ET de sortie 168. Afin d'écrire des données dans une rangée, la porte ET 166 est ouverte par des signaux de commande présentés sur la ligne d'adresses 160 et sur 30 une ligne dite d'"écriture". Les données sont transmises sur la ligne dite de "données". La porte ET 166 fait ainsi passer une bascule bistable à verrouillage 170, par l'intermédiaire de la porte OU 172, soit dans un état correspondant à un 1 binaire, soit dans un état correspondant à un 0 binaire. L'état de sortie de la bascule 170 est transmis sous la forme d'un signal d'entrée 35 à la porte ET 162 par l'intermédiaire de la ligne 174. Par conséquent, en conjonction avec un signal de corrmande appliqué à une ligne 176 dite de "transfert entrée" et avec le signal de commande présenté sur la ligne d'adresses 160, l'état binaire à la sortie de la bascule 170 est transmis, par l'intermédiaire de la porte ET 162 et d'une porte OU 178, au premier étage 156 du 40 registre à décalage. De cette façon, des données peuvent être écrites dans 71 18042 9 2096581 tous les étages du registre à décalage. En mode statique, les données ne recirculent pas, et seuls les signaux de régénération et de commande 158 sont nécessaires pour maintenir les données dans le registre à décalage. Afin de lire des informations dans le dernier étage du registre à décalage, 5 la ligne d'adresses 160 est excitée et un signal de commande est appliqué à la ligne 180 dite de "transfert sortie". En conséquence, les données binaires emmagasinées dans le dernier étage m sont transmises, par l'intermédiaire de la porte ET 182, de la porte OU 172, de la bascule 170 et enfin de la porte ET 168, au circuit OU de sortie 152. 10 En mode statique, un inverseur 184 maintient la porte ET 186 fermée et, par conséquent, aucune donnée n'est retransmise par l'intermédiaire de la ligne de recirculation 188, depuis la sortie du registre à décalage jusqu'à son étage d'entrée 156. Si la cellule de mémoire de la figure 1 est modifiée de façon à fonction-15 ner en mode de recirculation des données, plusieurs cellules de mémoire doivent être interconnectées pour constituer le registre à décalage 154. Toutefois, les signaux de commande 158 nécessitent alors des lignes de.commande appropriées vers chacune des cellules de mémoire afin de polariser le transistor 150 et le rendre non conducteur pour qu'il fonctionne dans un mode dynamique 20 ou de recirculation des données comme précédemment indiqué à propos de la figure 1. En mode de recirculation, la ligne d'adresses 160 n'est pas excitée et par conséquent aucune donnée n'est transmise au registre à décalage par l'intermédiaire de la porte ET 162. Cependant, un niveau bas à la sortie 25 de la porte ET 162 est inversé par l'inverseur 184 de façon à ouvrir la porte ET 186. Dans ces conditions, lorsque la donnée binaire est retransmise dynamiquement d'un étage à l'autre en réponse aux signaux de commande 158, l'état binaire de l'étage de sortie m est retransmis, par l'intermédiaire de la ligne 188, de la porte ET 186 et de la porte OU 178, à l'étage d'entrée 30 156. Les cellules de mémoire des figures 1 et 2 peuvent donc être avantageusement et économiquement réalisées sous la forme d'un registre à décalage statique ou à recirculation de données. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de 35 réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 18042 10 2096581 REVENDICATIONS 1.- Cellule de mémoire pour stocker des données digitales, caractérisée en ce qu'elle comprend: des moyens de transfert semiconducteurs, associés à une première et une seconde capacités, une borne d'entrée des données et une borne de sortie des données, connectées aux moyens de transfert, un chemin de charge connecté aux première et seconde capacités, recevant une source de régénération pour charger des première et seconde capacités, la première capacité étant chargée sélectivement par la source de régénération selon le niveau digital*des données appliquées à la borne d'entrée, la seconde capacité étant connectée à la borne de sortie, et étant chargée sélectivement par la source de régénération selon la charge emmagasinée dans la première capacité, la charge emmagasinée dans la seconde capacité étant représentative de l'état digital de la cellule de mémoire selon le niveau digital des données appliquées à la borne d'entrée, et en ce que les moyens de transfert comprennent des moyens de commutation semiconducteurs connectés entre les première et seconde capacités, pour maintenir la borne de sortie à un niveau digital selon le niveau digital des données appliquées à la borne d'entrée, de telle sorte que la cellule de mémoire fonctionne en mode statique. 2.- Cellule de mémoire selon la revendication 1, caractérisée en ce que les moyens de commutation comprennent une bascule à semiconducteurs à couplage en croix, et en ce que la charge emmagasinée dans la seconde capacité positionne la bascule dans l'un des deux états conduisants, pour maintenir la borne de sortie à un niveau digital selon les données digitales appliquées à la borne d'entrée, de telle sorte que la cellule de mémoire fonctionne en mode statique. 3.- Cellule de mémoire selon la revendication 1 caractérisée en ce que les moyens de transfert comprennent un premier dispositif semiconducteur ayant une première borne de commande, connectée à la seconde capacité, et en ce que la première capacité est périodiquement et sélectivement rechargée par la source de régénération selon les données emmagasinées dans la seconde capacité afin de régénérer la charge emmagasinée dans la seconde capacité qui est représentative de l'état digital de la cellule de mémoire de telle sorte que la cellule de mémoire fonctionne en mode statique. 71 18042 11 2096581 4.- Cellule de mémoire selon la revendication 3, caractérisée en ce que les moyens de transfert comprennent un second et un troisième dispositifs semiconducteurs, le second dispositif semiconducteur étant connecté à la borne d'entrée et à la première capacité, et le troisième dispositif semi- 5 conducteur étant connecté aux première et seconde capacités, le second dispositif semiconducteur étant rendu conducteur ou non conducteur sàlon les niveaux digitaux des données appliquées à la borne d'entrée, afin de charger sélectivement la première capacité, je troisième dispositif semiconducteur étant rendu conducteur ou non conducteur selon la charge emmagasinée dans la 10 première capacité, afin de charger sélectivement la seconde capacité, la charge emmagasinée dans la seconde capacité étant représentée de l'état digital de la cellule de mémoire selon les données appliquées à la borne d'entrée, et le troisième dispositif semiconducteur étant périodiquement rendu conducteur ou non conducteur selon la recharge périodique de la première 15 capacité, afin de régénérer périodiquement la charge emmagasinée dans la seconde capacité qui est représentative de l'état digital de la cellule de mémoire, de telle sortie que la cellule de mémoire fonctionne en mode statique. 5.- Cellule de mémoire selon la revendication 4, caractérisée en ce que: les second et troisième dispositifs semiconducteurs comprennent chacun 20 Une borne de commande, la borne de commande de chacun des second et troisième dispositifs semiconducteurs recevant un signal de commande associé, le second dispositif semiconducteur est rendu conducteur ou non conducteur en réponse à son signal de commande associé et à l'un ou l'autre des niveaux digitaux des données appliquées à la borne d'entrée, afin de charger 25 sélectivement la première capacité, en maintenant la charge reçue par la source de régénération sur la première capacité, ou en déchargeant la charge de la première capacité reçue de la source de régénération, * le troisième dispositif semiconducteur est rendu conducteur ou non conducteur selon son signal de commande associé et la charge emmagasinée dans 30 la première capacité, afin de charger sélectivement la seconde capacité, en maintenant ou déchargeant la charge de la seconde capacité reçue de la source de régénération, le premier dispositif semiconducteur est connecté à la première capacité et possède une seconde borne de commande, cette seconde borne de commande 35 recevant un signal de commande associé, et le premier dispositif semiconducteur est rendu périodiquement conducteur ou non conducteur selon un signal de commande associé et la charge emmagasinée dans la seconde capacité, afin de recharger sélectivement et périodiquement la première capacité, en maintenant ou déchargeant la charge de la première 71 18042 12 2096581 10 capacité reçue de la source de régénération, afin de régénérer la charge emmagasinée dans la première capacité qui est représentative de l'état digital de la cellule de mémoire, de telle sorte que la cellule de mémoire fonctionne en mode statique. 6.- Cellule de mémoire selon la revendication 5, caractérisée en ce que la cellule de mémoire est maintenue dans un mode statique de fonctionnement uniquement en réponse à des signaux sans composante continue. 7.- Cellule de mémoire selon la revendication 6, caractérisée en ce que le chemin de charge comprend: une première ligne connectée à la première capacité, recevant initialement une première source de signaux de régénération pour charger sélectivement la première capacité pendant un mode d'écriture, et recevant aussi périodi-qqement la première source de signaux de régénération pour rechercher la première capacité, afin de régénérer la charge emmagasinée dans la seconde capa-citée pendant un mode de repos statique, et une seconde ligne connectée à la seconde capacité, recevant initialement une seconde source de signaux de régénération pour charger sélectivement la seconde capacité pendant un mode d'écriture, et recevant aussi périodiquement la seconde source de signaux de régénération pour recharger périodiquement la seconde capacité, afin de régénérer la charge emmagasinée dans la seconde capacité pendant un mode de repos statique. 8.- Cellule de mémoire selon la revendication 7, caractérisée en ce que la première ligne est reliée en commun à la borne de commande associée avec le second dispositif semiconducteur, et en ce que la seconde ligne est reliée en commun à la borne de commande associée avec le troisième dispositif semiconducteur. 9.- Cellule de mémoire selon les revendications 5 ou 8, caractérisée en ce que les second et troisième dispositifs semiconducteurs soiht des transistors bipolaires, et en ce que les première et seconde capacités sont constituées 30 respectivement par les capacités parasites base-collecteur des premier et second transistors bipolaires. 20 25 10.- Registre à décalage ayant plusieurs cellules de mémoire telles que définies dans les revendications 2 ou 3, ces cellules de mémoire constituant les étages du registre à décalage, et comprenant des moyens pour écrire des données digitales dans les cellules de mémoires, et des moyens pour en lire 71 18042 13 209658i les données digitales, caractérisé en ce que les moyens de commutation de chacune des cellules de mémoire comprennent un transistor de commutation, chaque transistor ayant une borne de commande recevant un signal de commande pour maintenir ce transistor dans un état conducteur ou non conducteur, chaque transistor étant périodiquement commuté entre les états conducteur et non conducteur, pendant un fonctionnement en mode statique, et chaque transistor étant maintenu en permanence à l'état non conducteur pendant un fonctionneaent en mode de recirculation dynamique.