FR 2098159 A1 19720310 FR 7113503 A 19710416 71 13503 2098159 -1- L'invention concerne un regisxre à décalage multiphasé et son implantation sur un substrat semi-conducteur. Plus particulièrement, 11 invenzzcn concerne un registre du type ci-dessus dont certaines lignes d'horloge et dont certains transistors à ef-5 fet de champ sont partagés dans le temps pendant les phases de précharge- de la sortie et d'évaluation de l'entrée du cycle de fonctionnement du registre, de façon à réduire la surface de substrat semi-conducteur qu'occupe un registre à décalage à une seule et/ou à plusieurs rangées d'étages. 10 L'état de la technique antérieure va maintenant être décrit en regard des figures 1 et 2 qui représentent respectivement le schéma électrique d'un étage de registre à décalage connu et l'implantation pratique sur un substrat semi-conducteur d'un étage de registre à décalage à plusieurs rangées correspondant au schéma 15 de la figure 1. La figure 1 illustre un exemple de registre à décalage 1 à une seule rangée d'étages, dont le fonctionnement est rythmé par des signaux d'horloge mineurs (simple largeur) et majeurs (double largeur) d'un système de synchronisation multiphasée. Ghaque demi-20 étage binaire 2 et 3 du registre à décalage reçoit des signaux d'horloge différents pour les phases de précharge de la sortie et d'évaluation de l'entrée. Par exemple, le demi-étage 2 utilise le signal d'horloge 01 pour rendre conducteur un transistor à effet de champ 4 pendant la précharge de la capacité 5 qui est 25 associée à sa sortie 6. De plus, le signal d'horloge 0^ met à la masse la borne du bas 10 du demi-étage 2 pendant la phase 02 (c'est-à-dire lorsque 02 est vraie) pour évaluer l'état du signal d'entrée qui est appliqué à la borne 11. Le demi-étage 3 utilise le signal d'horloge 0^ pour rendre conducteur un transistor à ef-30 fet de champ 7 au moment de la précharge de la capacité 8 qui est associée à sa sortie 9. L'horloge 0^ est fausse pendant la période 02 du signal d'horloge majeur 01+2- Pendant 02, le transistor à effet de champ 12 est conducteur-, de sorte que, si l'entrée de la borne 11 est 35 vraie, le transistor à effet de champ 13 devient conducteur e~ la charge du condensateur 5 est dissipée à la masse électrique que fournit l'horloge 01 à la borne 10. Le transistor à effet de champ 71 13503 -2- 2098159 13 constitue donc un dipôle logique comprenant les bornes 10 et 14. Dans le demi-étage binaire 3» l'horloge 0^ sert à évaluer les entrées. Pendant la période 0^, un transistor à effet de champ 5 15 est rendu conducteur et une borne supérieure 16 du réseau logique qui comprend un transistor à effet de champ 17 est reliée à la sortie 9-Une borne inférieure 18 du réseau logique est reliée au signal d'horloge 0^ qui est au potentiel de la masse pendant la période 0^. Si l'entrée d'une borne 19 du demi-étage 3 est vraie, 10 le condensateur 8 se décharge au potentiel de la masse. La description précédente montre que chaque demi-étage binaire utilise un signal d'horloge, c'est-à-dire jÔ^, pour pré-charger la capacité de sortie et le même signal d'horloge pour évaluer l'état de ses entrées. Le demi-étage adjacent utilise une phase 15 séparée du signal d'horloge, c'est-à-dire 0y pour la précharge et l'évaluation. La figure 2 illustre le schéma d'implantation d'un registre à décalage classique. Sur cette figure, on voit les rangées d'étages supérieure et inférieure 20 et 21. Dans la pratique, on peut réali-20 ser plus d'une rangée d'étages de registre sur une même microplaquette de semi-conducteurs. Outre les rangées supérieure 20 et inférieure 21, la figure 2 représente partiellement une troisième rangée 22. La rangée 20 comprend un demi-étage binaire 23 et un demi-étage binaire 24. Dans 25 la rangée 21, des demi-étages binaires 25 et 26 correspondent aux demi-étages binaires 23 et 24 de la rangée 20. D'autres demi-étages 27 et 28,partiellement représentés dans la rangée 22, correspondent aux demi-étages 23 et 24 de la rangée 20. On remarque qu'un contact 31 est relié électriquement aux 30 demi-étages 23 et 25. Un contact inférieur 32 du demi-étage 23 est la borne supérieure du demi-étage 27. L'horloge 0^ est appliquée aux demi-étages 25 et 23 par un ruban métallique conducteur 29 qui est relié à une région semi-conductrice 30 du demi-étage 25 par le contact 31. 35 Le ruban conducteur 29 se prolonge jusqu'à une région 32 pour constituer l'électrode de commande ou grille du transistor à effet de champ (voir transistor 4). Un contact métallique 33 Il 13503 -3- 2098159 correspond à la sortie 6 de la figure 1 et un prolongement métallique 34 correspond à l'électrode de commande du transistor 17 à effet de champ de la figure 1 Le signal d'horloge 0^ est appliqué au demi-étage 24 (cor-5 respondant au demi-étage 3 de la figure 1) par un ruban métallique de connexion 35 qui se prolonge jusqu'à une région 36 pour constituer la grille du transistor de charge de la rangée supérieure 21. Le ruban conducteur 35 est relié à une régiorjêemi-conductrice 37 par un contact métallique 38. La partie du ruban qui est comprise entre 10 le contact 38 et la grille 34 est relativement longue pour permettre le croisement avec le ruban métallique 29 au-dessus de la région 37» comme le montre la figure. On forme sur la région. 37 une couche isolante relativement épaisse, par exemple en silice si le substrat semi-conducteur est 15 en silicium, pour empêcher que le signal d'horloge 0^ du ruban 29 n'affecte le fonctionnement du demi-étage 24. De même, la région 30 du demi-étage 25 est rendue relativement longue pour permettre le croisement avec le ruban conducteur 35 qui établit le contact avec la région 37. On dépose également une couche isolante relati-20 vement épaisse sous le ruban 35 pour empêcher que le signal d'horloge 0^ n'affecte le fonctionnement du demi-étage 25. A titre d'exemple, pour une implantation basée sur une grille carrée de 127m- de côté, le demi-étage binaire de la rangée 20 occupe environ 165|^ entre ses bornes supérieure et inférieure, 25 cette longueur étant mesurée entre les contacts 39 et 38 du demi-étage 24.L'implantation représentée sur la figure n'est pas exactement à l'échelle. Les autres contacts, régions semi-conductrices, etc. du registre à décalage de la figure 2 pourraient même être comparés 30 aux éléments correspondants de la figure 1, cependant cette description n'a pas semblé indispensable et seuls les éléments principaux ont été mentionnés. Il est important de noter la surface de substrat qu'occupe un demi-étage binaire du registre à décalage. Il serait évidemment souhaitable de réduire la surface d'im-35 plantation des étages de registre à décalage à une ou à plusieurs rangées. Une telle réduction permettrait d'améliorer la densité d'implantation et/ou d'augmenter la capacité des registres à ^ 71 13503 -4- 2098159 décalage. Une réduction notable de la surface occupée permettrait par exemple de réaliser un registre à deux mille bits occupant approximativement la même surface de substrat qu'un registre à mille bits réalisé par les procédés courants. La présente invention 5 vise donc à améliorer l'implantation des registres à décalage et, comme on le verra dans la suite de la description, ses principes permettent de réduire d'environ 23 $ la surface de substrat occupée par chaque demi-étage binaire. La présente invention a pour objet un registre à décalage 10 multiphasé à une ou plusieurs rangées d'étages dont certains éléments sont partagés dans le temps entre les différents étages de façon à réduire la surface de substrat occupée. Dans le schéma d'implantation d'un registre multiphasé préconisé par l'invention, certaines lignes d'horloge et certains signaux d'horloge sont par-15 tagés dans le temps et utilisés pour des fonctions alternées par les demi-étages adjacents d'un registre à une rangée d'étages ou par les demi-étages correspondants d'un registre à plusieurs rangées d'étages. Certains des transistors à effet de champ qui constituent le registre sont partagés par les demi-étages correspondants 20 d'un registre à plusieurs rangées et des lignes de signaux d'horloge sont partagées entre les demi-étages adjacents d'un registre à une seule rangée. L'invention permet ainsi de réduire sensiblement l'espace occupé par un étage binaire d'un registre à décalage multiphasé pour améliorer la densité d'implantation et/ou pour permettre 25 d'obtenir une capacité plus importante sur une surface de substrat semi-conducteur donnée.Dans un te}4*egistre à décalage réalisé au moyen de transistors à effet de champ, le transistor de charge des demi-étages adjacents d'un registre à plusieurs rangées est partagé, de même que la ligne d'horloge et les régions de connexion de la 30 borne opposée des demi-étages adjacents. L'une des phases des signaux d'horloge est utilisée pour précharger la sortie de l'un des demi-étages et pour évaluer les entrées du demi-étage adjacent, de façon que la ligne de signal d'horloge puisse être partagée dans le temps par plusieurs demi-étages du registre à décalage. 35 Selon une caractéristique essentielle de l'invention, un registre à décalage à une ou plusieurs rangées d'étages est commandé par des signaux d'horloge de précharge.'de la sortie et 71 13503 2098159 â*évaluation de 1*entrée qui sont partagés dans le temps st utilisés pour des fonctions alternées par los demi-étages adjacents, dans le cas d'un registre s -ors seule rangée, et pour clés fonctions identiques par les demi-étages correspondants, dans le cas 5 d'un registre à plusieurs rangées. Le partage dans le temps des signaux d'horloge et leur utilisation pour la commande de fonctions alternées permettent de partager également des transistors de charge à effet de champ des demi-étages correspondants d'un registre à plusieurs rangées, de même que l'emploi des contacts des bornes 10 des demi-étages correspondants situées à l'opposé du transistor de charge. Le partage dans le temps des signaux d'horloge et leur utilisation pour la commande de fonctions alternées permettent de partager également certains transistors et certaines régions conductrices, ce qui permet de réduire sensiblement la surface ' 15 de substrat semi-conducteur qu'occupe un demi-étage d'un registre à une seule rangée et les demi-étages correspondants d'un registre à plusieurs rangées. D'autres caractéristiques et avantages ressortiront au cours de la description qui va suivre,faite en regard des dessins annexés 20 et donnant à titre explicatif, mais nullement limitatif, ur,e forme de réalisation conforme à l'invention. Sur ces dessins : la figure 3 est un schéma de registre-à décalage perfectionné dans lequel certains signaux d'horloge sont partagés dans le temps 25 et sont utilisés pour commander des fonctions alternées de demi-étages binaires adjacents; la figure 4 illustre l'implantation pratique sur un substrat semi-conducteur d'un étage de registre à décalage à plusieurs rangées correspondant au schéma électrique de la figure 3} 30 la figure 5 est un diagramme de synchronisation des phases des signaux d'horloge; et la figure 6 est un schéma électrique d'une partie du registre de la figure 4. lia figure 3 représente schématiquement un étage 40 d'un 35 registre à décalage à une seule rangée. L'étage 40 comprend en fait un demi-étage binaire 41 et un demi-étage r.înaire adjacent 42. La sortie 43 du demi-étage 41 est l'entrée 44 du demi-étage 71 13503 2098159 — 6— 42. Le demi-étage 41 comprend une entrée 45 qui peut être reliée à un demi-étage précédent ou à une source externe de données. Dans la description qui suit d'une forme de réalisation de l'invention, on utilisera les transistors à effet de champ de type 5 £ ou à canal ja. Le ce fait, les signaux d'horloge doivent alterner entre la masse électrique et un potentiel négatif supérieur aux seuils de conduction des transistors à effet de champ. Le potentiel de la masse représente le niveau logique faux et le potentiel négatif représente le niveau logique vrai. 10 Par "transistors à effet de champ", on entend désigner tous les types de dispositifs à effet de champ commandés par une grille, par exemple les transistors MOS, MNOS, à grille de silicium ou autre. Il va de soi que l'on peut également utiliser les transistors à effet de champ de type n commandés par des signaux d'horloge alter-15 nant entre le potentiel de la masse et un potentiel positif. Dans d'autres formes de réalisation, on peut utiliser à la fois des transistors de type ja et de type n pour réaliser les registres à décalage décrits et représentés ci-après. Le demi-étage binaire 41 comprend un transistor de charge 20 46 dont la grille 47 et le drain 48 sont reliés à la ligne d'horloge , 49. La source 50 du transistor 46 est reliée à la sortie 43. Un transistor d'isolation 51 a son drain 52 relié à la sortie 43, sa source 53 reliée à la borne 54 d'un dipôle logique 55 25 et sa grille 56 reliée à la ligne d'horloge Le dipûle logique 55 comprend un transistor à. effet de champ 57 dont le drain 58 est relié à la borne 54 et dont la source 59 est reliée à une borne 60. La grille 61 du transistor 57 est reliée à l'entrée 45 et la borne 60 du dipôle est reliée à la ligne 30 d'horloge 0^ 63. On notera que le réseau logique 55 peut comprendre un ou plusieurs transistors à effet de champ assurant diverses combinaisons logiques telles que des fonctions ET, OU, ET-N0N/0U, etc. Le demi-étage binaire 42 comprend un transistor de charge 35 64 dont la grille 65 et le drain 66 sont reliés à la ligne d'horloge 0^ 63. La source 67 du transistor 64 est reliée à la sortie 68 et au drain 69 d'un transistor d'isolation 70. 71 13503 Le transistor d'isolation 70 a sa grille 71 reliée à une ligne d'horloge 0^ 72. On notera que la ligne d'horloge 72 doit passer au-dessus de la région de type jd du demi-étage 41 qui est représentée par une ligne 73. La source 74 du transistor d'isolation 5 70 est reliée à la borne 75 d'un dipôle logique 76. Ce réseau comprend un seul transistor à effet de champ 77 dont le drain 78 est relié à la borne 75 et dont la grille 44 est reliée à la sortie 43 du demi-étage précédent 41. La grille 44 constitue également l'entrée du demi-étage 42. La source 79 du transistor 77 est reliée 10 à la borne 80 du réseau logique 76. Cette borne est elle-même reliée à la ligne d'horloge 0^ 49. On notera que les lignes d'horloge fournissent également les signaux de déclenchement des autres étages (non représentés) et que la sortie du demi-étage 42 est reliée à l'entrée d'un étage suivant 15 (non représenté). Un registre à décalage peut comporter un ou plusieurs étages, selon l'application particulière à laquelle il est destiné. Chaque demi-étage binaire du registre est un inverseur. La sortie 43 possède une capacité 81 emmagasinant une charge approximativement égale au potentiel négatif de 0^, lorsque cette 20 phase d'horloge est vraie. La sortie 68 possède une capacité 82 emmagasinant une charge approximativement égale au potentiel négatif de 0^, lorsque cette phase est vraie. On remarque que dans un registre à décalage classique (voir figure 1), la borne du demi-étage binaire 2 est reliée à la même ligne 25 d'horloge 0^ que sa borne supérieure. De même, les bornes du demi-étage 3 sont toutes deux reliées à la même ligne d'horloge 0^. On remarque également que les transistors d'isolation 12 et 15 des-demi-étages 2 et 3 sont respectivement commandés par les signaux d'horloge majeurs 01+2 et 0j+4-30 Dans le registre à décalage de l'invention représenté sur la figure 3, la borne 83 du demi-étage 41 est reliée à la ligne d'horloge 0^ et la borne 60 est reliée à la ligne d'horloge 0^. La borne 80 du demi-étage 42 est reliée à la même ligne d'horloge 01 que la borne 83 du demi-étage 41. La ligne d'horloge qui 35 est reliée à la borne 60 du demi-étage 41, est également reliée à la borne 74 du demi-étage 42. Les relations de phase des signaux 71 13503 2098159 —8— d'horloge 0^, 02, 0^ sont indiquées sur la figure 5. Sur la figure 5, on voit que 01 est la première impulsion du cycle d'horloge à quatre phases qui permet de régler le fonctionnement du registre à décalage. Ce diagramme ne comprend que 5 des signaux simple largeur appelés également signaux d'horloge mineurs. Lorsque le signal 0^ est vrai, c'est-à-dire négatif, le signal 0^ est faux, c'est-à-dire au potentiel de la masse. Les signaux 01 et 0^ ne sont donc jamais vrais en même temps et, de plus, les signaux 0et 0^ ne sont jamais vrais pendant que les 10 signaux 0^ et 0^ le sont. En service, lorsque le signal d'horloge 0^ est vrai, le transistor à effet de champ 46 du demi-étage 41 devient conducteur et charge la capacité 81 de la sortie 43 à un potentiel voisin du potentiel négatif de 0^. Le signal 02 étant faux pendant la phase 15 0^, le transistor à effet de champ 51 est bloqué pour isoler le réseau logique 55 du signal d'horloge 0^ et isoler la sortie 43 de 1Tentrée 45 du réseau logique. La borne 60 du réseau logique 55, qui est également l'une des bornes du demi-étage 41,est reliée à la ligne d'horloge 0^ 63. Le signal 0^ est faux pendant la phase 20 01 . Si le transistor 51 restait conducteur pendant, la phase 0^, il existerait un chemin électrique à faible résistance entre les lignes 49 et 63. Cependant, le transistor 51 étant bloqué, le signal d'horloge 0^, qui est faux pendant la phase 0^,peut être utilisé 25 par le réseau logique 55 dont la borne 60 est reliée à la ligne 63. A la fin de la phase 0^, la capacité 81 est chargée inconditionnellement au potentiel vrai, de sorte que la phase 0^ est généralement appelée phase de précharge de la sortie.Pendant la période de précharge, la capacité de sortie qui peut être un compo-30 sant distinct ou une capacité effective comprenant la capacité inhérente de la sortie, est chargée inconditionnellement, quel que soit l'état du signal d'entrée,du fait que la borne d'entrée est isolée de la borne de sortie. Pendant la phase 02, le transistor 46 se bloque et le tran-35 sistor 51 devient conducteur pour relier la borne de sortie 43 à la borne 54 du réseau logique 55; Si le signal d'entrée du réseau logique 55 est vrai ou négatif, il existe un chemin élec 71 13503 2098159 -9- trique à relativement faible résistance entre la borns as sortie 43 et la borne 60 du réseau 55 qui est reliée à la ligne 63. Le signal d'horloge de la ligne 63 est au potentiel de la masse pendant la phase 02, comme l'indique la figure 5. De ce fait, 5 si le signal d'entrée est vrai, la capacité 81 se décharge à la masse dans la ligne 63 et la sortie passe d'un potentiel vrai à un potentiel faux, c'est-à-dire d'un premier niveau logique à un second. La phase 02 est de ce fait fréquemment appelée phase d'évalua-10 tion de l'entrée. En résumé, la période de 02 correspond à la détermination de l'état logique des signaux d'entrée du demi-étage considéré. Si les signaux d'entrée sont vrais, la sortie passe d'un potentiel négatif au potentiel de la masse, alors que si l'entrée est fausse, la sortie reste chargée à un potentiel négatif. 1 5 Le demi-étage binaire 42 fonctionne sensiblement de la même manière. Son transistor de charge 64 est conducteur pendant la phase 0^ qui succède à la phase 02> Cette conduction charge inconditionnellement au potentiel vrai la capacité 82 qui est associée à la sortie 68. On se rappelle que pendant la phase 0^, les signaux 20 0.j et 02 sont faux, de sorte que le potentiel négatif de 0^ appliqué à la borne 60 du réseau logique 55 du demi-étage 41 ne risque pas d'interférer avec le fonctionnement de ce dernier. A la fin de la phase 0^, le signal d'horloge 0^ devient vrai, comme le montre la figure 5, et le transistor 70 devient conducteur 25 pour relier la sortie 68 à la borne 75 du réseau logique 76. Si l'entrée 43 du réseau logique est restée vraie après la phase 02,le transistor 77 devient conducteur et établit un chemin électrique à faible résistance entre la sortie 68 et la ligne 0^ 49. Le signal 0^ est au potentiel de la masse pendant la phase 0^, 30 de sorte que, si l'entrée du réseau logique 77 est vraie pendant la phase 0^, la capacité 81 se décharge de la manière indiquée dans le fonctionnement du demi-étage 41. Le fait que la ligne 49 soit au potentiel de la masse pendant la phase 0., n'affecte pas le fonctionnement du demi-étage 41, car sa période de précharge 35 suivante est la phase 0^, c'est-à-dire le début du cycle suivant du fonctionnement de l'étage 40. Il est donc évident que l'on peut utiliser des signaux d'horloge différents pour les phases de précharge et d'évaluation, 71 13503 -10- 2098159 à savoir respectivement 01 et 0y contrairement au demi-étage binaire 2 d'un registre classique qui nécessite un signal d'horloge 0^ pour la précharge de sa sortie et un signal d'horloge 0^ pour l'évaluation de son entrée. En outre, bien que dans un registre à 5 décalage de type classique, le demi-étage adjacent 3 utilise le signal 0^ pour sa phase de précharge et le même signal pour sa phase d'évaluation, il est possible que des demi-étages adjacents utilisent des signaux d'horloge différents pour la précharge et 1'évaluation. 10 En résumé, on peut utiliser le signal d'évaluation 0^ du demi-étage 41 comme signal de précharge du demi-étage 42. Il est également possible d'utiliser le signal de précharge 01 du demi-étage 41 comme signal d'évaluation du demi-étage adjacent 42, comme on l'a vu dans la description du fonctionnement de l'inven-15 tion. Autrement dit, l'utilisation du signal d'horloge 0^ et de la ligne d'horloge 0^ 49 est partagée dans le temps entre les demi-étages 41 et 42 , bien que les fonctions commandées par le signal d'horloge soient différentes pour chaque demi-étage,De même, l'utilisation du signal d'horloge 0^ et de la ligne de signal 20 d'horloge 0^ 63 est partagée dans le temps par les demi-étages 41 et 42, bien que les fonctions commandées soient différentes pour chaque demi-étage. L'importance du partage dans le temps des lignes et des signaux d'horloge devient encore plus évidente lorsque l'on consi-25 dère l'augmentation de la densité d'implantation que permet le registre à décalage représenté sur la figure 4. Sur cette figure, on peut voir les rangées 83» 84, 85 (partiellement représentées) et 86 (partiellement représentée) d'un registre à décalage comprenant des demi-étages binaires 87, 88, 89» 90, 91» 92, 93, 94. 30 Une ligne de signal d'horloge 01 95 correspond à la ligne 49 de la figure 3.Un# ligne de signal d'horloge 0^ 96 correspond à la ligne de signal 63 de la figure 3. Une ligne de signal d'horloge 0^ 97 correspond à la ligne 72 de la figure 3 et une ligne de signal d'horloge 02 98 correspond à la ligne qui aboutit à la grille 35 56 du transistor d',iêolation 51 sur la figure 3. Le demit-étage" binaire 87 comprend un transistor de charge 99 (correspondant au transistor à effet de champ 46 sur la figure 3) connecté entre la ligne 01 95 et une sortie 100 (correspondant 71 13503 2098159 à la sortie 43 de la figure 3), un transistor d'isolation 101 (correspondant au transistor à effet de champ 51 de la figure 3), un transistor à effet de champ 102 (correspondant au dipôle logique 55 de la figure 3), un contact 103 (équivalent au contact 5 60 de la figure 3) et la ligne d'horloge 0^ 96. Une comparaison similaire peut être faite entre le demi-étage 83 et le demi-étage 42 de la figure 3. Le demi-étage 83 comprend un transistor de charge 104 connecté entre la ligne 0^ 96 et une sortie 105, un transistor d'isolation 106 connecté entre 10 la sortie 105 et un transistor à effet de champ 107 (correspondant aux dipôles logiques 76 de la figure 3) et un contact 108 qui est relié à la ligne d'horloge 0^ 95. le demi-étage "binaire 89 correspondant au demi-étage 87 comprend le transistor de charge 99 (dont l'emploi est partagé avec 15 le demi-étage 87), une sortie 109, un transistor d'isolation 110, un transistor à effet de champ 111 (dipôle logique) et un contact 112 auquel est reliée la ligne d'horloge 0^ 113. I1utilisation du contact 112 et de la ligne d'horloge 113 est partagée dans le temps avec le demi-étage 93. De même, l'utilisation du contact 103 20 du demi-étage 87 est partagée dans le temps avec le demi—étage 91. Le demi-étage 90 correspondant au demi-étage 88 comprend un transistor de charge 114 connecté entre la ligne d* horloge 113 (qui est partagée avec le demi-étage 89 pour commander une fonction alternée) et la sortie 115, un transistor d'isolation 116 qui 25 relie la sortie 115 à un transistor à effet de champ 117 et le contact 108 auquel est reliée ltautre électrode du transistor 117 (ce contact est partagé avec le demi-étage 90 de la rangée 83 et le demi-étage 89 pour commander une fonction alternée). On voit que l'utilisation du transistor de charge 104 de l'étage 88 est partagée 30 avec le demi-étage 92 de la rangée 85. Dans la description de la forme de réalisation de la figure 4, on suppose que les transistors à effet de champ sont des dispositifs de type £ réalisés dans un substrat de silicium. Le transistor de charge 99 comprend une grille de commande 118 recouvrant 35 un canal semi-conducteur. Des régions P 119 et 120 forment les régions drain et source du transistor.Les régions du type P 119 , 108 et 121 forment les régions drain et source du transistor 71 13503 -12- 2098159 99 dans l'étage 89. La région P 120 s'étend sous la borne de sortie 100 avec laquelle elle est en contact électrique. La sortie est déposée sur la surface isolée du substrat semi-conducteur pour constituer 5 l'entrée de la grille 121 du transistor 107 de l'étage 88. L'isolant peut être une couche de silice relativement épaisse. Une couche de silice relativement mince est formée sous les grilles. Les contacts métalliques sont directement en contact avec les régions de type P. 10 La région P 120 constitue également le drain du transistor 101. Le canal 122 sépare la région 120 d'une région P 123.Une grille 124 recouvre la région 122 pour former le transistor à effet de champ 101. La région P 123 s'étend jusqu'à une grille 125 du transistor 15 102. Un canal 126 sépare la région 123 d'une région P 127 qui. est reliée à un contact métallique 103. Le contact 103 permet d'appliquer le signal d'horloge 0^ par la ligne 96 à la région P 127 et à la région P 128 du demi^-étage 91 . De même, le transistor de charge 104 comprend une grille 20 129 faisant partie de la ligne d'horloge 0^ 96 au-dessus d'une région N formée dans le substrat semi-conducteur. La région N sépare des régions P 130 et 131 quj/ï'orment le drain et la source du transistor 104. La région drain 130 est électriquement reliée à la ligne d'horloge 93 par le contact 103» comme représenté sché-25 matiquement sur la figure 3. Sur celle-ci, le drain 66 et la grille 65 sont reliés à la ligne d'horloge 63. La région N sépare également une région P 132 de la région 130 du transistor 104. La disposition illustrée de la grille permet de partager l'utilisation du transistor entre les demi-étages 30 92 et 88. La région P 131 est reliée au contact de sortie 105 et constitue le drain du transistor 106. Une grille 133 sépare la région drain 131 de la région source 134 qui est la même que le drain du transistor 107. La grille 121 du transistor 107 est reliée 35 à la sortie 100 du demi-étage 87. La région P 135 constitue la région source du transistor 107 et est électriquement reliée à la ligne d'horloge 0^ 95 par 71 13503 -13- 2098159 un contact métallique 108. Oe contact relie également la ligne 95 au demi-étage 90. Lorsque le signal d'horloge 0, est vrai# le transistor de charge 99 des demi-étages 87 et 89 devient conducteur et leurs 5 sorties respectives 100 et 109 sont préchargées ou rendues inconditionnellement vraies. Pendant la phase 0^, les transistors d'isolation 101 et 110 des demi-étages 87 et 89 sont bloqués pour isoler les entrées 136 et 137 des sorties respectives 100 et 109. Ultérieurement, pendant la phase 0^, les transistors d'iso-10 lation 101 et 110 sont débloqués pour permettre l'évaluation des entrées. Si l'entrée est vraie, la sortie correspondante est reliée aux lignes d'horloge 0^ 96 et 113. Les signaux 0^ sont faux pendant la période de 02, ce qui permet d'évacuer les charges des capacités de sortie ou de les remettre conditionnellement à l'état 15 faux. En d'autres termes, si les entrées sont vraies, les sorties deviennent fausses, c'est-à-dire passent d'un potentiel négatif au potentiel de la masse. Les signaux d'horloge provoquent le même type de fonctionnement pour les demi-étages binaires 88 et 84, ainsi que pour 20 les demi-étages 93, 94 et 91, 92. De ce fait, il n'a pas semblé nécessaire de décrire la séquence de fonctionnement de chaque demi-étage en détail. La figure 6 est un schéma électrique du registre de la figure 4»sur lequel des demi-étages supplémentaires n, n+1, m et m-1 ont 25 été représentés. Le transistor de charge 99 est partagé par les étages binaires 87 et 89. La ligne d'horloge 0^ 95 est reliée à la grille du transistor 99 et au contact 108 des demi-étages binaires 88 et 90. La ligne d'horloge 0^ 96 est reliée au contact 103des demi-étage^inaires 87 et 91, ainsi qu'à la grille du 30 transistor de charge 104 qui est partagée par les demi-étages 88 et 92. On peut faire des comparaisons similaires avec le schéma de la figure 6. Comme on le voit, le nombre de demi-étages et de rangées du registre à décalage n'est limité que par la surface 35 de la micro-plaquette semi-conductrice. la sortie S du n+1 demi-étage peut servir d'entrée E au m-1 demi-étage. L'entrée 136 peut provenir d'une sortie de la rangée 85 et la sortie de 71 13503 -14- 2098159 la rangée 84 peut être utilisée comme entrée de la rangée 86. Il va de soi que l'invention n'a été décrite et représentée ci-dessus qu'à titre explicatif, mais nullement limitatif, et que l'on pourra y apporter toutes variantes entrant dans son cadre 5 et son esprit. 71 13503 -15- 2098159 - REVENDICATIONS - 1. Registre à décalage multiphasé à forte densité, caractérisé en ce qu'il est formé de demi-étages binaires comportant chacun au moins une entrée et une sortie à laquelle est associée 5 une capacité destinée à emmagasiner une charge, un transistor de charge à effet de champ déclenché par une première phase de signal d'horloge pour précharger la capacité de sortie, un dipôle logique comprenant au moins un transistor à effet de champ dont la grille reçoit un signal d'entrée dont l'état détermine l'impé-10 dance électrique entre les deux bornes du dipôle, un transistor d'isolation à effet de champ étant connecté entre la sortie du demi-étage et la première borne du dipôle pour isoler la partie de la première borne pendant la première phase de signal d'horloge et pour relier ladite sortie et la première borne pendant une seconde 15 phase de signal d'horloge^de façon à évaluer l'état logique des entrées du dipôle pendant la seconde phase de signal d'horloge, la seconde borne du dipôle recevant une troisième phase de signal d'horloge. 2. Registre à décalage selon la revendication 1, comprenant 20 un demi-étage binaire adjacent à chacun des premiers demi-étages dont l'enrée est constituée par la sortie du premier demi-étage, la sortie des étages binaires adjacents comportant également une capacité, les demi-étages binaires adjacents étant en outre caractérisés en ce qu'ils comprennent un premier transistor de charge 25 à effet de champ commandé par la troisième phase de signal d'horloge pour précharger la capacité de sortie, un dipôle logique comprenant au moins un transistor à effet de champ dont la grille est reliée à la sortie du premier demi-étage et détermine l'impédance électrique entre les bornes du dipôle, un transistor d'iso-30 lation à effet de champ étant connecté entre la sortie du demi-étage adjacent et la première borne du dipôle pour isoler ladite sortie de la première borne pendant la troisième phase de signal d'horloge et pour relier la sortie à la première borne pendant une quatrième phase de signal d'horloge,de façon a évaluer l'état logique 35 de l'entrée du dipôle, la seconde borne recevant la première phase de signal d'horloge de façon que les première .et troisième phases de signal d'horloge soient partagées entre les demi-étages 71 13503 -16- 2098159 adjacents tout en commandant des fonctions différentes dans chacun desdits demi-étages. 3. Registre selon la revendication 1, caractérisé en ce que chacune des phases de signal d'horloge est distincte de toutes les 5 autres. 4. Registre à décalage selon la revendication 2, caractérisé en ce que les demi-étages binaires adjacents constituent une seule rangée du registre qui comprend en outre au moins une autre rangée supplémentaire de demi-étages binaires, chaque demi-éta«e de la 10 rangée supplémentaire ayant une entrée et une sortie à laquelle est associée une capacité,le demi-étage correspondant au .premier demi-étage décrit plus haut comprenant un dipôle logique formé d'au moins un transistor à effet de champ dont la grille reçoit un signal d'entrée pour commander l'impédance électrique entre ses bornes, un transis-15 tor d'isolation à effet de champ connecté entre la sortie et la première borne du dipôle pour isoler la sortie de la première borne pendant la première phase de signal d'horloge et pour relier la première borne et la sortie pendant la seconde phase de signal d'horloge, de façon à évaluer l'état logique des entrées du dipôle, 20 la troisième sortie étant reliée au premier transistor de charge de façon que l'utilisation de celui-ci soit partagée dans le temps entre le demi-étage qui fait partie de la première rangée et le demi-étage correspondant qui fait partie de la rangée supplémentaire. 5. Registre à décalage selon la revendication 4, comprenant 25 un demi-étage binaire adjacent à chacun des troisièmes demi-étages de la rangée supplémentaire et correspondant au demi-étage de la seconde rangée, le demi-étage adjacent ayant une entrée et une sortie à laquelle est associée une capacité,ladite sertie étant reliée à l'entrée du demi-étage adjacent de la troisième rangée, le demi-30 étage de la quatrième rangée comprenant en outre un transistor de charge à effet de champ commandé par la troisième phase de signal d'horloge pour précharger sa capacité de sortie, un dipôle logique formé d'au moins un transistor à effet de champ dont la grille reçoit un signal d'entrée commandant l'impédance électrique entre 35 ses bornes, un transistor d'isolation à effet de champ étant connecté entre la sortie et la première borne du dipôle pour isoler la sortie de la première borne pendant la troisième phase de signal 71 13503 -17- 2098159 d'horloge et pour relier la première borne à la sortie pendant la quatrième phase de signal d'horloge»de façon à évaluer l'état logique de l'entrée du dipôle, la seconde borne du dipôle étant reliée à la seconde borne du dipôle correspondant de la seconde 5 rangée, de façon que l'utilisation de ladite seconde borne et de la première phase de signal d'horloge soit partagée entre les demi-étages correspondants des seconde et quatrième rangées. 6. Registre à décalage selon la revendication 5, caractérisé en ce qu'il comprend plusieurs rangées de demi-étages binaires 10 connectés de manière à partager dans le temps les lignes de signal d'horloge et les transistors de charge à effet de champ. 7. Registre à décalage multiphasé au moins partiellement réalisé en circuit intégré dans un substrat semi-conducteur, ledit circuit intégré comportant au moins deux demi-étages binaires 15 d'une rangée d'étages de registre à décalage dont chaque demi-étage est caractérisé en ce qu'il comprend une couche métallique de sortie déposée sur une couche isolante recouvrant le substrat semiconducteur, la couche métallique de sortie comportant une capacité, un premier conducteur déposé sur le substrat semi-conducteur et 20 isolé de ce dernier pour appliquer une première phase de signal d'horloge au registre à décalage, un second conducteur déposé sur le substrat semi-conducteur et isolé de ce dernier pour appliquer une troisième phase de signal d'horloge au registre à décalage, un premier transistor de charge à effet de champ connecté 25 entre le premier conducteur de signal d'horloge et le conducteur de sortie de façon à précharger la capacité de sortie pendant la première phase de signal d'horloge, un premier dipôle logique comprenant au moins un transistor à effet de champ dont la grille est reliée à un conducteur d'entrée déposé sur le substrat et 30 isolé de ce dernier, un premier transistor d'isolation à effet de champ connecté au conducteur de sortie et déclenché par une seconde phase de signal d'horloge pour isoler le premier dipôle de la sortie,pendant la première phase de signal d'horloge, et pour relier le conducteur de sortie à une première borne du dipôle pen-35 dant une seconde phase de signal dlhorloge,de façon à évaluer l'état logique de l'entrée du dipôle, la seconde borne du dipôle étant reliée au conducteur de troisième phase de signal d'horloge 71 13503 -18- 2098159 pour décharger la capacité de sortie au niveau dqfradite troisième phase de signal d'horloge pendant la seconde phase de signal d'horloge, les différentes phases de signal d'horloge étant distinctes les unes des autres. 5 8. Registre à décalage selon la revendication 7» caractérisé en ce que les transistors à effet de champ qui le composent sont formés de régions semi-conductrices de type de conductivité différent de celui du substrat semi-conducteur, les électrodes source et drain des transistors à effet de champ étant formées de couches 10 métalliques déposées sur des régions de conductivité différente, les électrodes source et drain étant séparées par une région du substrat semi-conducteur sur laquelle est déposée une couche métallique conductrice formant la grille de commande du transistor, la grille du premier transistor de charge faisant partie du conduc-15 teur de première phase de signal d'horloge, le transistor de charge comportant au voisinage de sa grille une région de conductivité différente se prolongeant jusqu'à la sortie qui est formée d'une couche métallique conductrice, la région de conductivité différente se prolongeant jusqu'au premier transistor d'isolation et 20 étant interrompue par la grille de commande de ce dernier, la région de conductivité différente continuant de l'autre côté de la grille jusqu'à la première borne du dipôle logique, ledit dipôle logique comprenant au moins un transistor à effet de champ dont la grille interrompt la région de conductivité différente qui 25 continue de l'autre côté de la grille jusqu'au conducteur de troisième phase de signal d'horloge auquel elle est reliée par un contact métallique. 9. Registre à décalage selon la revendication 7» caractérisé en ce qu'il comprend au moins une autre rangée de demi-étages 30 binaires adjacents à chacun des demi-étages de la première rangée, le premier transistor de charge à effet de champ de chaque demi-étage de la première rangée étant partagé par un demi-étage de la rangée adjacente. 10. Registre à décalage selon la revendication 7» caractérisé 35 en ce qu'il comprend une autre rangée de demi-étages binaires adjacente au conducteur de troisième phase du signal d'horlogef ledit conducteur étant, partagé dans le temps par le premier demi- 71 13503 -19- 2098159 étage binaire de la rangée supplémentaire qui est adjacente au conducteur de phase du premier demi-étage binaire. 11. Registre à décalage selon la revendication 7, caractérisé en ce que les conducteurs de première et troisième phases du signal 5 d'horloge comportent en alternance des contacts métalliques reliés aux régions semi-conductrices sous-jacentes pour établir la continuité électrique entre lesdits conducteurs de phase, les secondes bornes des dipôles logiques étant partagées dans le temps par les demi-étages correspondants des rangées adjacentes, lesdits con-10 ducteurs comportant des régions conductrices isolées formant les grilles des transistors de charge à effet de champ qui sont partagées par les demi-étages correspondants des rangées adjacentes du registre à décalage. 12. Registre à décalage à plusieurs rangées d'étages réalisé 15 en circuit intégré à forte densité d'implantation, caractérisé en ce que chaque demi-étage binaire comprend un transistor de charge à effet de champ commandé par une première phase de signal d'horloge pour précharger une capacité de sortie, ledit transistor de charge étant partagé par un demi-étage binaire correspondant d'une 20 rangée adjacente du registre. 13. Registre à décalage selon la revendication 12, caractérisé en ce que la ligne d'application de la première phase du signal d'horloge est partagée par les demi-étages binaires correspondants adjacents aux premiers demi-étages mentionnés ci-25 dessus pour évaluer l'état des entrées desdits seconds demi-étages. 14. Registre à décalage selon la revendication 13, caractérisé en ce qu'il comprend une ligne d'application d'une troisième phase du signal d'horloge reliée au premier demi-étage binaire pour évalue^'état logique de son entrée, ladite ligne 30 d'application commandant un transistor de charge à effet de champ du second demi-étage binaire de façon qu'il soit partagé par ce dernier.