FR 2081841 A1 19711210 FR 7104519 A 19710202 71 04519 1 2081841 La présente invention concerne les mémoires et plus particulièrement des mémoires monolithiques utilisant des dispositifs bipolaires. Dans l'art antérieur, il existe des mémoires principales à accès aléatoire, à vitesses extrêmement élevées qui utilisent des dispositifs monoli-5 thiques à transistors couplés en croix. Cependant, ces mémoires ne conviennent pas pour toutes les applications du fait de leurs prix élevés. Un élément de référence pour mémoire monolithique est fourni par le facteur de qualité représenté par le produit puissance.temps.surface, (PxTxAJ. La varia- 2 ble P est obtenue par le produit V x CF, où V est le potentiel appliqué 10 aux cellules, C est la valeur capacitive de l'élément de mémoire, et F est - la fréquence d'horloge utilisée pour charger les cellules. La variable T de la formule concentte le temps d'accès de la mémoire. Enfin, le paramètre A concerne la surface de silicium nécessaire pour chaque cellule du bloc monolithique. 15 Pour certains dispositifs, on est arrivé à la conclusion que de bonnes valeurs du facteur de qualité peuvent être obtenues en utilisant une cellule de mémoire bipolaire excitée dynamiquement. La valeur du facteur de qualité pour une cellule bipolaire, est améliorée de façon considérable dans la présente invention en améliorant la variable 20 P. On réalise cela à l'aide de la réduction des facteurs V et C. De plus, des vitesses de charge ou horloges de 10 mégacyles sont compatibles avec la mémoire bipolaire de la présente invention, et ainsi le facteur F se situe dans un domaine souhaitable. Certaines mémoires monolithiques de l'art antérieur utilisent des schémas 25 de décodage X-Y complexes qui créés des problèmes de métallisation et d'interconnexion lors de la fabrication des éléments sous forme monolithique. Cependant, las principes de la présente invention appliqués à un registre à décalage dynamique, permettront d'obtenir une structure de décodage simplifiée. La présente invention conduit en outre par elle-mSme à la fabrication de 30 dispositifs présentant une densité pl-us élevée d'éléments par surface unitaire, ce qui conduit à un abaissement des prix et un fonctionnements avec une .consommation d'énergie plus faible. Un objet de la présente invention est de réaliser uhe mémoire monolithique qui peut être fabriquée avec des densités par surface unitaire supérieures 35 en raison des réductions de puissances requises. Un autre objet de la présente invention est de réaliser une mémoire monolithique qui possède des moyens de décodage simplifiés. Un autre objet de la présente invention est de réaliser une mémoire monolithique qui puisse Être accédée en fonctionnement avec des vitesses 40 élevées, mais qui puisse cependant Être fabriquée économiquement sous forme 71 04519 2081841 monolithique. La présente invention réalisa une mémoire monolithique comprenant plusieurs cellules interconnectées, Chaque cellule comprend une diode en série avec un dispositif transistor bipolaire qui Bst excité par impulsions ou 5 dynamiquement. Les consendateurs parasites sont utilisés comme élément de mémoire. D'autres objets, caractéristiques et avantages de la présente invention ressortirant mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci.• 10 La figure 1 est un schéma représentant un étage de la mémoire monolithi que comprenant une paire de cellules. La figure 1A représente les impulsions qui sont utilisées pour exciter les cellules de la figure 1. La figure 1B est une courbe du potentiel en fonction du temps et montre 15 l'état de potentiel aux bornes des condensateurs parasites des cellules de la figure 1 pour les deux niveaux du signal d'entrée qui est appliqué à la cellule. La figure 2 représente un schéma d'un registre à décalage dynamique bipolaire formé àn interconnectant plusieurs étages, chaque étage comprenant 20 une paire de cellules, telles que celle déjà décrite dans la figure 1. La figure 1 représente un étage 10 du registre à décalage excité par impulsion ou dynamiquement, monolithique. Cet étage comprend une première cellule 12 et une seconde cellule 14 interconnectée. La cellule 12 comprend une borne de régénération 16 adaptée pour recevoir un signal de régénération 25 18, représenté dans la figure 1A. Les signaux de régénération sont appliqués à un trajet de charge qui comprend la diode 20, le noeud 22, et le condensateur parasite 24 connecté à la masse qui peut être constituée par le substrat d'un bloc de circuit intégré. Une borne d'entrée de données 26 est adaptée pour recevoir l'information de donnée à deux niveaux 28, et une borne de 30 conditionnement 30 est adaptée pour recevoir le signal de conditionnement 32. Las bornes 16 et 30 sont des bornes de contrfile. Un dispositif semiconducteur bipolaire ou transistor 34 est connecté aux bornes 26, 30 et au noeud 22. Une borne de sortie 36 est connectée au noeud 22 et au condensateur 24 et est adaptée pour recevoir l'information de données de sortie, selon 35 le signal d'entrée de données à la borne 26. Dans la mémoire monolithique de la présente invention, le condensateur parasite 24 est formé du condensateur de jonction PN entre le collecteur du dispositif NPN 34 et son substrat. La seconde cellule 14 comprend des éléments semblables. La borne de sortie 36 constitue maintenant la borne d'entrée â la cellule 14. La borne 40 40 constitue la borne de sortie de la seconde cellule et en mfime temps la 71 04519 3 2081841 barns do sortie de l'étage 10 lui-mfime. La seconde cellule comprend similai-rement une borne de régénération 42 adaptée pour recevoir les signaux de régénération 44 et une borne de conditionnement 46 qui est adaptée pour recevoir las impulsions de conditionnement 48, figura 1A. La seconde cellule 5 comprend aussi une diode 50, un transistor NPN 52, et un condensateur parasite 54 connecté à la borne 40. Les diodes 20 et 50 peuvent Être fabriquées sous forme monolithique sous forme de diodes à jonction PN ou de diodes à barrière de Schottky. Plusieurs étages 10 sont interconnectés pour former un registre à déca-10 lage dynamique à multi-étages, comme on le montre dans la figure 2. L'information de données d'entrée est reçue à la borne d'entrée 60 et est transférée dynamiquement d'étage en étage jusqu'à ce qu'elle atteigne la borne de sortie 62. On souligne que dans le cadre de la présente invention, il est possible d'interconnecter les étages individuels 10 sn de nombreuses configurations 15 selon la fonction de mémoire désirée, par exemple, une ligne (non représentée] peut interconnecter la borne 62 à la borne 60 par l'intermédiaire de circuits de commande logique classiques. Les signaux de régénération sont appliqués à la première cellule de chacun des étages individuels 10 par l'intermédiaire de la borne d'entrée 64, comme on l'a déjà décrit pour les signaux de 20 régénération 18. La borne 66 est adaptée à la réception des signaux de régénération et à leur application à la seconde cellule de chacun des étages 10 auxquels cor-. reapondraisnt le signal 44. Aussi, les bornes 68 et 70 reçoivent des signaux de conditionnement qui correspondraient aux signaux da conditionnement 32 25 et 48. Les signaux 18 et 32 peuvent provenir d'une source unique. Le niveau - baB de V et le niveau haut de VpEp sont alors les mêmes. Par exemple, les bornes 16 et 30 peuvent Ôtre connectées à une alimentation de signaux carrés à deux phases. Cela présentyl'avantage de simplifier la réalisation monoli-30 thlque de la cellule de la figure 1i des conducteurs métallisés séparés ne sont plus nécessaires pour les bornes 16 et 30, mais cela limite dans le choix d'une valeur Voce:. Naturellement, si les signaux 18 et 32 sont séparés mais Kur se recouvrent, alors il existera une plus grande probabilité de fuite à travers le transistor associé, mais les problèmes de synchronisation pour 35 la formation des impulsions 18 et 32, 44 at 48 ne sont pas aussi critiques. Le trajet de fuite amène la consommation de plus d'énergie par la cellule. Initialement au temps tQ, la première cellule de chaque étage reçoit une impulsion de régénération ou signal 18-à sa borne 16. Chaque transistor de la cellule est non conducteur et ainsi l'impulsion de régénération 18 40 agit pour charger le condensateur 24. Au temps t^, le transistor 34 est 71 04519 4 2081841 excité par un signal de données 28 qu'on représente au niveau haut. En conséquence, le transistor 34 est rendu conducteur et le condensateur 24 se décharge à travers et passe à un état bas. Par conséquent, l'information reçue au transistor 34 est transférée à la borne de sortie sous forme inversée. 5 Ensuite, au temps la borne 42 reçoit une impulsion de régénération 44 qui charge le condensateur 54. Indépendamment du niveau du signal à la base du transistor 52, le signal de conditionnement à la borne 46 est haut ou à l'état Vn[__ et ainsi le transistor 52 n'est pas conducteur. Ensuite, REF au temps t^, un signal de conditionnement 48 est appliqué è la borne 46. ■ 10 Si un état haut existe à la borne 36, alors le condensateur 54 se décharge à travers le transistor 52. Cependant, comme dans la représentation présente, la borne 36 se trouve à un potentiel bas (signal 28 inversé), ls condensateur 54 ne se décharge pas car le transistor 52 ne conduit pas. En conséquence, la borne de sortie 40 se trouve dans un état haut. 15 Comme on le montre dans la figure 1A, les impulsions de régénération 16 et 44 passent d'un niveau bas à une valeur +V, De façon semblable, les signaux de conditionnement 32 et 48 se développent entre un niveau VREf_ et un niveau «V1. Le signal de donnée 28 est représenté comme se développant entre un niveau bas V2 jusqu'à un niveau haut V3. Les valeurs de potentiel 20 spécifiques peuvent Être choisies pratiquement eh respectant les contraintes suivantes: +V-V REF BE V3-V REF BE V2-(~V1) 25 où V01_ représente un potentiel base-émetteur qui est approximativement de □t 700 mv dans la technologie bipolaire au silicium. La première relation assure que le transistor 52 de la seconde cellule ne devienne pas conducteur lorsque le condensateur 24 est chargé au niveau positif. De façon semblable, les seconde et troisième relations doivent 30 être conservées afin d'assurer que le transistor 34 ne soit pas conducteur à moins que le signal de donnée 28 soit haut durant la période de conditionnement. Le potentiel V^p peut être choisi arbitrairement comme zéro volt, cependant, dans certains cas, on obtient des avantages en maintenant cette 35 valeur de potentiel à un niveau positif. Les bornes 30 et 46 étant maintenues à une valeur positive au-dessus de la masse, il existe une probabilité plus faible pour que l'un des transistors 34 et 52 conduise, et ainsi un trajet de fuite de potentiel est plus efficacement empêché. Dans la figure 1B, la courbe pleine représente l'état de potentiel au 04519 5 2081841 travers d'un dondansateur parasite lorsqu'il est d'abord chargé par une impulsion de régénération et ensuite déchargé lors de la conduction de son transistor associé. CettB caractéristique de potentiel existe lorsque le signal d'entrée est à un état haut. D'autre part, si l'information de donnée appliqué est à un état bas, son transistor associé reste non conducteur et le potentiel au travers du condensateur diminuera lentement comme le montre la ligne pointillée 78. Les lignes pointillées 80 et 82 représentent aussi l'état ds potentiel au ravers d'un condensateur parasite lorsque l'information de données se trouve à un niveau bas, c'est-à-dire, son transistor associé nB fournit pas un trajet de décharge. Les différentes vitesses de décharge des courbes 80 et 82 décrivent l'état de potentiel résultant au travers du condensateur lorsqu'un potentiel VREp plus positif est utilisé. La courbe B2 est associée à un signal de conditionnement ou potentiel VR£p plus positif que pour la courbe 80. Le transistor dans cet exemple est bloqué plus efficacement lorsque son émetteur est polarisé de façon plus positive et ainsi il existe une fuite moins importante à travers la diode base-émetteur du transistor. On remarque que si l'on utilisait des transistors PNP, des valeurs relatives et les polarités des potentiels décrits dans le fonctionnement des cellules devraient Être inversées. De plus, bien que les étages du registre à décalage aient été décrits avec deux cellules, il est évident que l'invention peut s'appliquer à des étages contenant un nombre N quelconque de cellules. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 04519 6 REVENDICATIONS 2081841 1.- Cellule de mémoire monolithique caractérisée en ce qufelle comprends un circuit de charge capacitif, un élément semiconducteur bipolaire connecté à des bornes d'entrée, de 5 sortie et de cohtrflle, et audit circuit capacitif, des moyens pour appliquer des signaux de régénération à une première borne de contrôle, des moyens pour appliquer des signaux de données à la bornB d'entrée de manière à modifier la charge dudit circuit capacitif en fonction de la 10 donnée d'entrée. 2.- Cellule de mémoire selon la revendication 1 caractérisée en ce qu'elle comprend en outre, des moyens pour appliquer des signaux de conditionnement à une seconde borne de contrôle. 3.- Cellule de mémoire selon la revendication 2 caractérisée en outre en 15 ce que ledit élément semiconducteur bipolaire est un transistor. 4.- Cellule de mémoire selon la revendication 3 caractérisée en ce que ledit circuit capacitif utilise un condensateur parasite du transistor. 5.- Registre à décalage caractérisé en ce qu'il utilise la cellule de mémoire de la revendication 3 dans la constitution de chacun de ses étages. 20 6.- Registre à décalage selon la revendication 5 caractérisé en ce que chacun desdits étages est constitué d'au moins deux cellules et comprend: des moyens pour relier la borne d'entrée d'une cellule à la borne de sortie de la cellule précédente, des moyens pour appliquer les données â l'entrée de la première cellule 25 et des moyens pour recueillir les données propagées à la sortie de la dernière cellule, des moyens pour appliquer séquentiellement, les signaux de régénération aux cellules consécutives, des moyens pour appliquer séquentiellement, les signaux de conditlonne-3Q ment, aux cellules conslcutives, lesdits signaux de régénération et de conditionnement d'une m6me cellule étant décalés entre eux.