FR 2107919 A1 19720512 FR 7132907 A 19710913 •î" 2107919 71 32907 La présente invention concerne un expanseur digital, notamment utilisable dans les compresseurs-expanseurs pour systèmes de transmission MIC (Modulation par Impulsions Codées). Dans le domaine des télécommunications et en particulier 5 dans la transmission des signaux téléphoniques par appareillages MIC, on cherche à garder le plus possible constant le rapport signal-bruit, dans une large dynamique du signal, et à garder ce rapport- très au-dessous des limites de tolérance. Afin d'agir favorablement sur le bruit de quantification, on a utilisé des jq quantificateurs non linéaires, constitués par un codeur digital linéaire suivi par un compresseur-expanseur avec loi de compression qui permet d'avoir des intervalles de quantification (comme mieux . détaillé ci-après) d'amplitude proportionnelle à l'amplitude des signaux instantanés codés. Parmi les différentes lois de compression jtj et d'expansion successive, la loi meilleure s'est révélée être la loi logarithmique puisqu'elle est à même d'assurer une proportiona-lité entre les amplitudes des signaux instantanés codés et, en définitive, elle est à même d'assurer dans les mesures des signaux échantillonnés un degré de précision en pour cent presque constant 20 dans toute l'échelle des niveaux des signaux mêmes. L'expanseur objet de cette invention se propose de réaliser la loi logarithmique d'expansion susdite, par une disposition de circuits particulièrement avantageuse du point de vue de la simplicité et de l'économie de construction. Plus précisément, 25 il se propose de convertir des informations digitales en code binaire symétrique de (1 + m + q) bits et de forme Qg, G^..., G , V.,, ...,V (où le premier bit Q indique le signe, et les m ul JL Q o bits suivants G^,..., G^ expriment en code binaire la section de la configuration de code) en informations digitales en code binai- •x0 re symétrique ayant le même nombre de bits et de forme Q , T.,..., m si Tn, ...,Vq pour n = 2 - 1, ou bien de forme .. ^Tn,l,v1, ...,V pour n = 2® - 2 ou bien de forme Q ,T..,...,T . 1, V,,..., q _ m ' sx n x Vq,l,R^,... ,'Rj^. où O s n a) l'unité (Rsl) reçoit un signal d'horloge C, mémorise le signal H constitué par les bits Q_>G.,...,G ,V1...,V , en série, et trans- ' Sx RI Jl vj 40 met ensuite Qg au décodeur et les bits restants, en parallèle, à 71 32907 0r>0 2107919 l'unité Lj: 5 b) l'unité (L ), après avoir rer-u en parallèle les bits G,,...,G , s x m Vi,...Vq en provenance de l'unité (Rsl)* inscrit en parallèle dans l'unité sur un signal de commande S, par décalage de 5 l'unité (Rg2) de gauche à droite, respectivement la succession 0, V^,...,Vq, 1 dans le cas où G^ = G2=...=Gra = 0, la succession 1, V,,...,V„,1 dans le cas où G, = G„ =..,=G , = 0 et G =1 et x q i d m - 1 m enfin la succession 1, V.,.. .,V"-,1,P-,... ,P ., 1 dans les autres q JL îi cas (avec j = k), ou par décalage de l'unité (R 0)de droite à Se: 10 gauche, respectivement la succession 1,P,,... ,P .,0,V-,,... ,V dans X J X CJ le cas où G1 = G2 =...=Gm = 0, la succession 1, P1,... ,P^.,1,V]L, ..., V dans le cas où Gx=*'^m-l"0 et Gm=1 et enfin j • • • » V 1 dans les autres cas (avec j = n); c) l'unité (Rg2 ) reçoit le signal d'horloge et, en parallèle, les bits (l), V.,...,V ,1, en provenance de l'unité (L ), construit, par x CJ S décalage, la configuration de code expansée, la transmet au décodeur (Dec) et est ensuite remise à zéro par un signal R. On va décrire maintenant l'invention à l'aide d'un exemple de réalisation non limitatif, en faisant référence aux dessins 20 annexés dans lesquels : La figure 1 représente un schéma de principe de l'expanseur digital; La figure 2 représente un schéma plus détaillé dudit expanseur . 25 La figure 3 représente le diagramme temporel des signaux relatifs au cas de la cinquième section. La figure 4 représente, sous forme d'un tableau, la loi de compression de code dans le cas de compression de 12 bits à 8 bits. 30 La figure 5 représente, sous forme d'un tableau, la loi d'expansion de code dans le cas d'une expansion de 8 bits à 12 bits. La loi d'expansion selon laquelle opère l'expanseur conforme à la présente invention peut être opportunément illustrée en 35 décrivant la loi de compression du compresseur correspondant en aval duquel l'expanseur doit opérer, puisque l'expanseur opère sur le signal une opération contraire à celle du compresseur. On supposera que le signal analogique, qui doit être transmis soit représentable dans un plan cartésien (y,t) par une fonction 7. 32M7 •>' 2">"" continue y = f (t).. De cette fonction, on opère l'échantillonnage qui fait correspondre à un diagramme continu un certain nombre de segments y^ ayant chacun une amplitude différente de celle des autres. Les 5 amplitudes des signaux échantillonnés y± sont ensuite traduites par un codeur linéaire en signaux digitaux qui expriment en code binaire l'amplitude des signaux échantillonnés; les signaux digitaux sortant du codeur linéaire sont ensuite comprimés à leur tour dans le compresseur. On va examiner maintenant dans un but illus-10 tratif le cas d'une compression d'un code à 12 bits en un code à 8 bits (tableau de la figure 4). Un signal échantillonné (par exemple avec amplitude + 5) est traduit par le codeur linéaire en un signal digital à 12 bits (dans l'exemple, il est traduit par le nombre 100000000101) où 15 le premier bit indique le signa du signal; ensuite, le compresseur opère sur la configuration à 12 bits une compression de code qui transforme cette configuration en une configuration à 8 bits d'après la loi exprimée dans les colonnes et du tableau de figure 4 (dans l'exemple, elle transforme la configuration en 20 10000101) où les bits suivant ceux exprimés par X,Y,Z,W ont été indiqués par le signe (-) puisqu'ils sont négligés par suite de la compression. Dans le même tableau, on a indiqué, à la première ligne de la colonne M^, une configuration binaire générique sortant du codeur linéaire exprimant l'amplitude des signaux échantillonnés 25 ayant un niveau compris entre 0 et 15 (première section); à3a deuxième ligne, on a indiqué une configuration générique exprimant des signaux échantillonnés compris entre 16 et }1 (première section) et ainsi 30 de suite comme illustré dans les colonnes M^, M2 et M^. Les colonnes et Mg donnent les configurations extrêmes de code respectivement à 12 bits et 8 bits dans les différentes sections. La loi logaritmique adoptée pour le choix des intervalles de quantification assure une proportionalité entre les amplitudes des intervalles et l'amplitude des signaux instantanés codés et, % en définitive, elle assure dans les mesures des signaux échantillon-25 nés un degré de précision en pour cent presque constant dans toute la gamme des niveaux des signaux mêmes. Ces préliminaires, concernant la loi de compression à laquelle on a soumis le signal atteignant l'expanseur,* permettent de donner une signification à la loi d'expansion illustrée à la figure 5, colonne m'2 et M'^; en effet, la colonne m'2 représente le signal comprimé atteignant l'expanseur. 71 32907 2107919 la colonne représente le signal correspondant, en sortie, qui, excluant les bits consécutifs aux bits X, Y, Z, W, correspond au signal original avant la compression. Après avoir illustré brièvement le problème résolu, par 5 la présente invention, on va analyser maintenant le procédé suivant lequel on opère l'expansion de code. L'expanseur de code digital reçoit d'abord l'information digitale H en code binaire symétrique de (l + m + q) bit et la mémorise. Ensuite il analyse la configuration des m bits 10 qui exprime en code binaire la section des configurations de code et, suivant la combinaison reconnue, il établit un critère de transmission des q bits V^,... ,Y et de bits de marquage (ci-après détaillés) afin d'obteniç à la sortie de l1expanseur digital, l'information en code binaire symétrique étendu, que l'on doit 15 envoyer au décodeur digital analogique qui convertira l'information digitale dans la forme analogique originale. On va examiner maintenant le fonctionnement de l'expanseur digital, en faisant référence à la figure 1, à propos de l'expansion d'une configuration de code à 8 bits afin d'obtenir une confi-20 guration de code à 12 bits. Dans ce cas, la configuration de code à 8 bits est du type QR,a,b,c,X,Y,Z,Vfjcolonne du tableau où les bits ont la signification précédemment illustrée, en particulier a,b,c, sont les bits qui correspondent à G1,...,Gm (où G-j^ = a; G2 = b; G^ = c) et 25 X,Y,Z,W sont les bits qui correspondent à V.,...,V du cas géné- I Q. ralj. L'unité de la- figure 1 comprend un registre ayant pour tâche de recevoir le signal H constitué par les configurations de code binaire à 8 bits (en série) et de présenter le premier bit 3° Qs au décodeur (Dec) et les sept bits restants, en parallèle, à l'unité (L ), appelée "logique d'écriture", qui a pour tâche de placer en parallèle, de façon opportune, les bits Significatifs X,Y,Z,VJ associés aux bits de marquage, dans une unité (R,^) appelée registre d'expansion. Ladite unité (R^) pourvoit à reconstruire, 35 par décalage, les configurations de code symétrique à 11 bits et, ensuite, pourvoit à transférer lesdites configurations de code au décodeur (Dec) qui pourvoit à convertir le signal digital à 12 bits en un signal analogique S' . Dans ce but, il faut consi- a s dérer le tableau de la figure 5. 40 " La- première colonne fournit le nombre des sections 71 32907 «5° 2107919 ou champs de niveau composant le champ du codage. La deuxième colonne m'2 fournit les configurations de code à 8 bits. Dans cette colonnc Q représente le bit du signe, les S trois bits (a,b,c) immédiatement suivant Q servent à identifier v S 5 la section de la configuration et les bits X,Y,Z,W représentent les bits significatifs transmis. La troisième colonne M'~ fournit les configurations de 12 bits qui sont placées dans l'unité (Rs2)* Le premier bit 1 qui apparaît dans chacune des configurations de code de la colonne à 10 partir du cSté droit, est celui qui, précédemment et par la suite, est appelé bit de marquage et dont la fonction, comme cela sera mieux expliqué ci-après, est d'arrêter le glissement des mêmes configurations dans l'unité (Rs2) (voir description de la figure 2). La dernière colonne M'^ fournit les configurations de 15 code binaire symétrique à 11 bits après l'expansion, qui, associées à Q (bit du signe), forment le code linéaire à 12 bits qui doit s être converti en signal analogique. Il faut remarquer que les configurations de code de la dernière colonne présentent, après les bits significatifs X,Y,Z,W, des suites de bits du type 10...0 20 exclus les trois premières sections. Ces suites permettent d'obtenir le code linéaire avec la meilleure approximation. En effet, le code à 12 bits ainsi reconstruit représente le code central parmi tous les codes possibles dans l'échelle binaire à 12 bits, qui donnent naissance au code comprimé à 8 bi ts cité dans la deuxième 25 colonne du tableau de figure 5. Par exemple, Q 100 1011 peut être créé pair n'importe quelle configuration en code linéaire de Q 00011011000 jusqu'à CL 00011011111; la valeur moyenne de S s ces configurations en code linéaire est donc Qs 00011011100. En se référant au schéma logique de la figure 2, on considérera main-50 tenant quelques exemples d'expansion de code. En particulier, on va examiner d'abord l'expansion de la configuration de code relative à la section 5 (voir tableau de la figure 5, et la figure 3). Le signal digital H, constitué par le bit Q de signe, S 35 des bits a = 1, b = 0, c = 0, indicateurs de section, et par les quatre bits significatifs W,Y,Z,W atteint le registre d'entrée (Rsi) qui mémorise ce signal H sur commande du signal d'horloge.C. Le bit Q , qui n'est pas élaboré pendant le processus S ' • d'expansion, est envoyé directement au décodeur (Dec). 40 Les bits a,b,c, indicateurs de section sont envoyés à un 71 32907 °6° 2107919 décodeur de section (D.J, faisant partie de (L ), qui émet les si- • « s gnaux d, e, f,g,h,l,m, afin de placer sur le registre à décalage (Rg2)s de façon opportune, les configurations de code. Dans le cas .examiné, on active les signaux d,f,h. Le 5 signal (d), par les circuits ET (13), (14), (15), (16) et le circuit OU (21), permet le déplacement de X,Y,Z,W respectivement aux étages 2,3,4,5 de (d) place un bit "l" dans l'étage 1 et, par un circuit OU (22), place un bit "l" dans l'étage 6 de (Rg2) et (h); par un circuit OU (23) place un bit "1" dans l'étage 10 9 de (Rs2)« Les autres étages (7,8,10,11 et 12) de (Rs2) gardent les bit "0" précédemment enregistrés par le signal R. La configuration régistrée en (Rs2) est donc celle de la cinquième- ligne du tableau, c'est-à-dire 1 X,Y,Z,W 1001000 (colonne M'^). A ce moment, Iprès trois cycles d'avance de (Rs2) effectués par le si-15 gnal d'horloge (voir figure 3), Ie bit "l" mémorisé dans l'étage 9 est transféré par décalage dans l'étage 12; le signal Y prend la valeur logique 0 et, par le circuit ET (25), bloque le signal d'horloge C, empêchant ainsi une avance ultérieure de l'unité (Hs2). 20 Le signal p (voir figure 3) est composé de quatre impul sions; les trois dernières correspondent à autant de cycles d'avance de (Rs2) pour passer des configurations de la troisième colonne du tableau aux configurations correspondantes de la quatrième colonne du tableau, tandis que la première impulsion apparaît 25 lorsque le signal R est actif, mais elle ne cause aucun changement de (Rs2) car tous ses étages contiennent le bit "0". La configuration mémorisée dans les premiers 11 étages de (Rs2) est transmise en parallèle au décodeur (Dec) qui, ayant déjà reçu Q , est à même de convertir la configuration de code digital à 12 bits en le si-30 gnal analogique S' . et Dans le cas des configurations de code relatives aux sections 6,7*8,.le procédé d'expansion présente la seule modification que le décodeur de section (D^.), au lieu d'activer la sortie h, active les sorties f (section 6), 1 (section 7), m (section 8). 35 Le signal f, par le circuit OU (24), place un bit 1 dans l'étage 10 de (R ). De la même façon opèrent 1 et m, qui placent respectivement un "l" dans les étages 11 et 12 de (Rg2). En correspondance, (R ) effectue deux cycles d'avance (section 6), un cycle d'avance fsection 7), aucun cycle d'avance 40 (section'8). 71 32907 2107919 Dans le cas des configurations de code relatives aux sections 2,3,4, le décodeur de section (Dfc) active le signal (e) à la place de (d) et par conséquent X,Y,Z,W sont placés dans les étages 6,7,8,9 de (Rs2) par les circuits ET (17), (18), (19), 5 (20) et les circuits OU (22) et (23). Le décodeur de section (D^.) active même la sortie g En correspondance, (RS2^ effectue deux cycles d'avance (section 2), Un cycle d'avance (section 3) aucun cycle d'avance (section 4). Dans le cas de la section 1, enfin, (Dfc) active les mêmes 15 sorties que dans le cas de la section 2, à l'exception de la sortie g qui n'est pas activée; de cette façon, le code expansé à 12 bits (quatrième colonne du tableau de figure 5) ne présente pas le bit W1M avant les bits X,Y,Z,W. L'ensemble des circuits ET (13), (14), (15), (16), (17), 20 (18), (19), (20), ejb des circuits OU (21), (22), (23), (24) forme line matrice d'accouplement, qui accepte les bits X,Y,Z,W et les place dans (Rgg) avec les signaux de marquage, sur ordre des signaux d,e,f,g,h,l,m sortant du décodeur de section (Dfc) suivant les combinaisons possibles des signaux binaires a,b,c. 25 D'après ce qu'on a dit précédemment, le décodeur de section (Dj.) est constitué par un réseau logique combinateur qui reçoit sur ses entrées a,b,c,S et fournit sur ses sorties les signaux d,e,f,g,h,l,rn, d'après la table de vérité suivante : abc d e f g h 1 m 0 0 0 0 1 0 0 0 0 0 0 0 1 0 10 10 0 0 0 10 0 10 10 10 0 11 0 10 10 0 1 10 0 1 0 0 0 1 0 0 y 10 1 1 0 1 0 0 0 0 110 1 0 0 0 0 1 0 111 1 0 0 0 0 0 1 71 32907 °8° 2107919 Les signaux d,e,f,g,h, l,m satisfont donc les équations logiques suivantes : d = a . S d = a . S 5 f =s a . b . c .S g=(â.b+â.b.e).S h = a . b . cT . S 1 = b . c . S m = b . c . S 10 par conséquent, les signaux entrant dans (R Q) sont : S ci rl =d r2 = d . X r., = d . Y ? r^ = d . Z 15 r5 = (d • W) + g r6 = (e . X) + d r^, = e . Y rg = e . Z rg = (e . w) + h 20 r1Q = e + f rll = 1 ri2 = m On a cité l'exemple de la figure 2 en relation avec le problème des expansions de configurations digitales en code à -8 25 bits en configurations digitales en code à 12 bits, et pour choix particulier de la position de la configuration (l), X,Y,Z,W,1 dans 71 32907 2107919 les différentes sections (colonne M'^ du tableau de figure 5) en - . Les enseignements techniques de cet exemple peuvent cependant être .étendus de façon évidente à n'importe quel expan- 5 seur (par exemple expansion de code de 10 bits à 14 bits ou bien de 6 bits à 10 bits) ou en cas d'expansion d'informations digitales en code symétrique de (l + m + q) bits et de forme Q , G,,..., s G ,V, ,...,V (où le premier bit Q indique le signe et les m bits m i q s ~ suivants G,,...,G expriment en code binaire la section des confi-1 IQ 10 gurations de code) en informations digitales en code binaire symétrique, ayant toutes le même nombre de bits et de forme Qs,T^,..., Tn,Vi,...,Vq pour n = 2m - 1, de forme Qg,^,... ,Tn, 1, ..., Vq pour n = 2B . 2 ou bien de forme Qg,^,... ,Tn,l,V1>.. .,V ,1,^,.. R. pour 0 K S 15 les n bits suivants T^,...,Tn et les bits finals R^,...,^ ont la valeur zéro, le nombre n étant exprimé en code binaire par les bits G,,...,G et k = 2m - 3 - n), en considérant que les bits J- m indiqués par X,Y,Z,W dans le cas de l'expansion de 8 bits à 12 bits correspondent aux bits d'une extension générique. 20 Dans le cas plus général, il suffira que l'unité (L ) reçoive les S bits G,,...,G ,V,,...,V en parallèle, en provenance de l'unité i. ml q (Rs^), qu'elle inscrive en parallèle, dans l'unité (Rs2)> sur ordre S, par décalage de (Rs2) de gauche à droite, respectivement la succession 0,V^,...,V , 1 dans le cas où G^ = G^ = ... = G^ = 0, 25 la succession 1,V,,..., V , 1 dans le cas où G, = G0 = ... = G^ , * 1 q 1 d. m-x s o et G =1 et enfin la succession 1, V,,... ,V ,1,P..,... ,P .,1 m J» q * «j dans les autres cas (avec j = k), ou, par décalage de (Rs2) de droi te & gauche, respectivement la succession 1, P^, ...,Pj,0,V^,...,V dans le cas où G, = G_ = ... = G = 0, la succession l,Pn,..P.,1,V, i d m i j x 30 dans le cas où G, = ... = G - = 0 et G = 1 et enfin 1, ' Q x m - x m Pl,...,Pj,l,Vi,...,Vq,l dans les autres cas (avec j = n). 71 32907 °10° 2107919 REVENDICATIONS 1° • Expanseur digital, notamment utilisable dans les compresseur-expanseurs pour systèmes de transmission par modulation par impulsions codées, ayant la fonction de convertir des informations digitales en code binaire symétrique de (l + m + q) bits et 5 de forme Q ,G,,...,G , V,,...,V (où le premier bit Q indique le S X ÎIl X 1 Q S signe et les m bits suivants G^,..., G expriment en code binaire la section de la configuration de code) en informations digitales en code binaire symétrique, ayant toutes le même nombre de bits, de forme Q T,,... ,T .V,,... ,V pour n = 2m - 1 ou de forme Q , sx n j. q s 10 . .Tn,l, V^,..., Vq pour n = 2 - 2 ou bien de forme Q^T^,..., T^, 1, V^, — ,V ,1,R^.. . ,Rk pour 0 Q indique le signe, les n bits suivants T,,...,T et les k bits s x n finals R1,...,Rk ont la valeur zéro, le nombre n étant exprimé en code binaire par les bits et K = 2m -3 - n), carac- 15 térisé par le fait qu'il comprend en combinaison trois unités (Rsi), (Lg) et (Rs2) °ù : a) l'unité (Rgl) reçoit un signal d'horloge (C), mémorise un signal (H) constitué par les bits Q ,G, S X Gm'Vl'***,Vq en s®rie et transmet ensuite Qg à un décodeur et les bits restants, en parallèle, à l'unité (L ); b) l'unité (L ), après S s 20 avoir reçu les bits en parallèle en provenance de l'unité (rs1)j inscrit en parallèle dans l'unité (Rg2), sur m ordre S, par décalage de (Rs2) de gauche à droite, respectivement la suite 0,V, ,V . 1 dans le cas où G. = G0 = ... = G =0, l q 1 d m la suite 1, V^,...,V ,1 dans le cas où G^ = G2 =,.. = G^ ^ = 25 0 et Gm = 1 et enfin la suite 1,V1, 1,?^,... ,P.., 1 dans les autres eas (avec j = k), ou bien, par décalage de (Rs2) de droite à-gauche, respectivement la suite 1,P^,...,Pj,0,V^,..., dans le cas où G, = G„ = ... = G =0, la suite 1, P..,...,P., 1,V,, 12 m 1 j 1 ...,V dans le cas où G, = ... = G . = 0 et G = 1 et enfin q x m - 1 m ■jq 1, P^,.. ,P^,1,V^,... ,V , 1 dans les autres cas (avec j = n); c) l'unité (Rs2) reçoit le signal d'horloge C et, en parallèle, les bits (l),V,,...,V_,1, en provenance de l'unité (L ), construit par X CJ s décalage la configuration de code expansée, la transmet au décodeur (Dec) et est ensuite remise à zéro par vin signal R. 25 2° Expanseur digital selon la revendication 1, caracté risé par le fait que l'unité (Rs2) 6st constituée : a) par un registre à décalage qui reçoit, à l'entrée, tin signal (p), un signal 71 32907 •ii 21Q7919 de r^nlse à zéro (R) et ensuite les signaux associés aux signaux de marquage, et qui opère sur un ordre (p) dés décalages de bits placés jusqu'à ce que le premier bit de marquage apparaisse dans le dernier étage du registre en fournissant en sortie 5 un signal (y), et des signaux binaires en parallèle constituant avec Qg la configuration de code expansée; b) par un circuit logique ET qui reçoit, à l'entrée, le signal d'horloge et le signal (f) qui bloque le signal d'horloge et fournit en sortie le signal O). 10 y Expanseur digital selon la revendication 1, caracté risé par le fait que le réseau (L) comprend une matrice d'accouplé ment et un décodeur (Dfc), et par le fait que la matrice d'accouplé ment reçoit à l'entrée les q bits V]_,...,V , en parallèle, est commandée par le décodeur (D^) et fournit en sortie, en parallèle, 15 à (Rs2), les bits vx,***,^q en m^me temPs que des bits de marquage, tandis que le décodeur (D^) reçoit, à l'entrée, le signal de commande S et, en parallèle, les m bits G^,... Gm et fournit en sortie les signaux de commande pour la matrice d'accouplement.