FR 2107850 A1 19720512 FR 7126013 A 19710706 71 26013 1 2107850 La présente invention a pour objet une structure de résistance oo-ur mémoire monolithique. Les mémoires semiconductricss intégrées monolithiques comportent des configurations de cellules bistaoles. Il est souhaitable d'augmenter le nombre de cellules de memoire dans une structure semiconductrice monolithique. L'augmentation du nombre de cellules, particulièrement lorsque le circuit de mémoire est constitué de dispositifs Dinolaires, créée un problème de dissipation de la chaleur si on applique une source d'alimentation de façon continue sur les cellules de mémoire. Il est nécessaire de maintenir un courant minimum prédéterminé lorsque la cellule de mémoire est dans une condition d'attente, pour s'assurer que la cellule reste danr; l'état bistable choisi. Si ce courant diminue au-dessous d'un minimum prédéterminé, alors la cellule peut cesser de rester dans l'état bistable choisi. Pour réduire la dissipation de puissance, il a été suggéré d'utiliser un niveau de ouissan-ce élevé pendant la condition active des cellules et un niveau de Duissance bas pendant que les cellules de mémoire sont dans une condition d'attente. Une réponse rapide à un signal de lecture ou a uns commutation rapide due à un signal d'écriture est obtenue pendant le temps où le niveau d'alimentation est élevé. La demande de brevet déposée en France Dar la demanderesse le 4 Décembre 1969 sous le numéro de PV 69418SS, et la demande de brevet déposée en France par la demanderesse le 3 Février 1979 sous le numéro de PV 7003447 décrivent avec détail les problèmes et les solutions de la dissipation de puissance à deux niveaux et de chaleur des cellules de mémoire monolithique. Avec le développement de la technologie semiconductrice monolithique, il est devenu possible et souhaitable de constituer des circuits semiconducteurs de support pour le réseau de mémoire dans la même structure monolithique que le réseau de mémoire lui-même. Les types de circuits de support qui sont utilisés dans la structure monolithique, par exemple, sont les amplificateurs de détection, les dispositifs de commande de mot et les dispositifs de commande de bit. La conceotion de la structure d'une mémoire semiconductrice intégrée monolithique, ayant à la fois un réseau de cellules bistables et des circuits de support pour le réseau mnclus dans la même structure semiconductrice dans laquelle on désire utiliser une source d'alimentation à bi-niveaux pour empêcher la dissipation par chaleur, a présenté oeaucouo de problèmes. Il est souhaitable d'utiliser le principe d'alimentation à bi-niveaux pour le circuit de suoport aussi bien que oour le réseau de cellules et même, lorsque c'est possible, d'avoir une source d'alimentation très faible d'attente, source qui est appliquée sur les circuits de support plutôt que sur les cellules du réseau. On a découvert que le temps de mise en route des circuits de 71 26013 2 2107850 support possédant des résistances dans une structure monolithique est beaucoup plus long que ce qu'il est nécessaire. Des capacités narasites relatives au lit ds résistance provoquent ce terras de réponse non satisfaisant. La solution aDDortée à ce problème était d'utiliser uns source d'alimentation 5 suffisamment élevée. La source d'alimentation de tension maintiendra la performance mais augmentera la complexité des circuits et ne permettra pas par conséquent de simplifier des disoositifs et d'accroître la microminiaturisation. Un objet de cette invention est de proposer une structure qui fournit 10 une transition rapide, de la condition d'attente à la condition de pleine puissance, pour les circuits de suDport comprenant des résistances. Un autre objet de cette invention est de proposer une transition rapide de la condition d'attente à la condition de Dleine puissance en utilisant des tensions déjà disponibles sur la structure de mémoire monolithique tout 15 en gardant la simplicité du circuit et en permettant la microminiaturisation. Les objets de cette invention sont réalisés en utilisant une structure de mémoire, semiconductrice intégrée monolithique ayant un réseau de cellules bistables et des. circuits de support pour ce réseau situés dans la même structure semiconductrice, et qui possède des moyens pour alimenter à deux niveaux 20 la structure semiconductrice. Un dispositif permettant de réaliser un contact électrique sur la- région ou lit renfermant au moins une ou plusieurs résistances est placé dans la région. Ce dispositif est relié à une source de polarisation oui polarise la région pendant tout le temps aù la structure de mémoire monolithique est soumise à une faible alimentation. Le dispositif 25 permettant de réaliser le contact électrique est, par exemple, une diode qui est capable d'isoler électriquement la polarisation lorsque le signal de résistance est augmenté jusqu'à un niveau prédéterminé du niveau de puissance le plus élevé. D'autres objets, caractéristiques et avantages de la présente invention 30 ressartiront mieux de l'exposé qui suit, fait en référence au dessin annexé à ce texte, qui représente un mode de réalisation préféré de celle-ci. La figure 1 est un diagramme de circuits équivalents dans lequel un circuit de support ne reçoit pas de puissance pendant le temps d'attente. La figure 2 est un circuit équivalent conforme à la présente invention. 35 Les figures 3 et 4 représentent des circuits réels utilisant la présente invention. La figure 5 représente une vue en plan d'une réalisation du dispositif utilisant les circuits des figures 3 et 4. La figure 1 représente un circuit équivalent, tel qu'un décodeur, utilisé 40 comme circuit de support d'une structure de mémoire monolithique.-Le circuit 71 26013 2107850 n'est pas soumis à Une source de puissance pendant le temps d'attente puis il est soumis à une csrtaine tension pendant un laps de temps choisi, cette tension étant supérieure à celle appliquée aux cellules de mémoire pendant le temps d'attente. Le circuit équivalent représente le bloc circuit 10, 5 qui est un circuit de support, du réseau de mémoire, avec sa résistance associée 12. La résistance est formée d'une partie de a structure semiconductrice. Les éléments restant du circuit sont des diodes parasites et des capacités associées qui se produisent à cause de la structure monolithique dans laquelle se trouve la résistance 12. Dn est une diode formée par la jonction éoitaxiale. 1° La résistance est placée en générale dans la couche épitaxiale Hpi) qui est formée de façon classique sur un substrat semiconducteur.A travers la jonction D se trouve la capacité parasite CD. D est une jonction entre la couche R K X épitaxiale et la couche d'isolation et C^ est la capacité parasite associée à cette jonction. La région épitaxiale renferme la résistance 12 et est isolée 15 par une zone d'isolation classique P-N comme décrit dans le brevet américain n° 3 319 311 de W.E. Mutter. Lorsque le signal de la résistance 12 est à 1 volt, le potentiel de la couche épitaxiale dans lequel les résistances sont placées est aux alentours de 0 volt. Le lit ou la région de résistances comporté, à la jonction d'iso-20 lation, une capacité Cj qui croît rapidement lorsque la tension à travers la jonction de la diode 0^ est proche de zéro. Lorsqu'on applique une puissance à niveau élevé, le signal de résistance est appliqué au circuit de support. Le signal appliqué à la résistance 12 doit être élevé à 5 volts. Cependant, pour atteindre le niveau de 5 volts, la capacité C doit être chargée à travers 25 la jonction D . Ce procédé de chargement augmente de façon importante le temps de mise en route du circuit de support. La figure 2 représente le circuit de la présente invention dans lequel la région qui renferme les résistances est prévue avec une polarisation d'attente provenant d'une source de puissance +V à travers une diode Dg. 0 est 30 associé à sa capacité parasite C . La source de puissance +V sera, naturellement, supérieure au 1 volt demandé par le signal de résistance. La source +V pourra être, par exemple, de 3,3 volts. Le disDositif Cavec +V ■= 3,3 volts], maintient approximativement une pplarisation de 2,6 vplts sur Dj pendant le temps d'attente. Lorsque le signal de résistance Vp subit des impulsions 35 correspondant à des valeurs de tension élevées, il ne chargera pas C^. tant qu'il ne s'élèvera pas au-dessus de 3,3 volts. Le circuit ds puissance à bi-niveaux 10 commandé par Vp réopndra alors beauccup dIus rapidement que le circuit de la figure 1. Le fcncticnnement du Circuit de la figure 2 est le suivant. Le point mis 40 à la tension +V et la masse, dans la figure 2, peuvent agir comme basa de 71 26013 4 2107850 signaux. Les capacités sont comme suit: Cn est inférieur à C_ qui est inférieur o H à C^.. En supposant +V égal à 3,3 volts, on appliquera les résultats suivants à titre d'exemple. Lorsque le signal de la résistance est -inférieur à environ 2,8 volts, Dg est polarisé en sens direct augmentant la valeur de C , □ 5 et 0 étant polarisées en inverse. La base du signal principal se fait à travers C en série avec C_ et est limitée Dar la valeur relativement faible K D de C . Lorsque la tension du signal augmente, Dn devient polarisé en sens K K direct et et en sens inverse. Le parcours de la base du signal devient alors CR mis en série avec et C montés en parallèle. La limite du parcours 10 raccourci est C en parallèle avec C_. □ I La diode peut être constituée en réalisant une région de diffusion de type P dans la région épitaxiale de type N et en établissant le contact sur cette région P ainsi constituée avec la source de polarisation +V. Autrement, la diode pourra être une diode à barrière de Schottky. 15 Les figures 3 et 4 sont des exemples réels des circuits utilisant la présente invention. Le circuit de la figure 3 utilise un transistor T1 ayant une source de tension de deux volts appliquée au collecteur du transistor. Une résistance 16 de 1,5 kilo-ohms est constituée dans un lit commun de résistance ou dans une région commune de résistance avec la résistance 16 3'une 20 valeur de 100 ohms du circuit de la figure 4. Le circuit de la figure 4 utilise un transistor T2 soumis à une source d'alimentation appliquée au collecteur de 3,3 volts, la résistance 13 étant connectée à la base du transistor. La diode Dg est une diode unique utilisée à la fois par les circuits des figures 3 et 4. Une polarisation de + 3,3 volts est appliquée, à travers la diode, à 25 la région (ou lit] épitaxiale de type N où les résistances 16 et 18 sont placées comme des diffusions de type P. Les transistors T1 et T2 sont des transistors bipolaires de type NPN. L'émetteur du circuit de la figure 4 est connecté à une série de 16 cellules à mémoires bistables et, à travers la résistance 20,^ circuit de support du dispositif de commande de mots. La 30 fonction particulière des circuits ne constitue pas une partie de cette invention et ne sera pas décrite en détail ici. La figure 5 représente une vue en plan d'une partie de la figure 3 et de la figure 4 du circuit intégré. La métallurgie conductrice qui est en aluminium, est supportée par une couche isolante de dioxvde de silicium qui 35 isole la métallurgie des dispositifs semiconducteurs situés au-dessous, et ce, pour toutes les zones except° aux endroits où des contacts sont réalisés avec les dispositifs semiconducteurs monolithiques. Les conducteurs d'aluminium sont représentés comme des couches situées au-dessus de la surface du circuit intégré. Les points de circuit A, L, H et J et les tensions d'alimen-40 tation de 2,0 et 3,0 volts correspondent à des points identiques dans les 71 26013 5 2107850 figures 3, 4et 5. Les transistors T1 et T2 possèdent des émeteurs, base et collecteurs indiqués respectivement par les lettres E, 8 et C sur la figure 5. Les contacts de résistance, pour les résistances 16 et 18, sont indiqués par la lettre R. La région de la couche éoitaxiale de type iM dans laquelle 5 les résistances 16 et 18 et la diode D sont situées est représentée par D une ligne en pointillée 30. La diffusion de la diode de type P qui constitue la diode 0Q est représentée par la lignj partiellement en pointillés 32. Une zone enterrée dopée fortement de type M est placée à l'intérieur de la région 30 et est représentée par la ligne en pointillés 34. Cette zone se 10 trouve à l'intérieur du substrat et delà couche éoitaxiale. Ella est constituée par dopage de la zone désirée dans le substrat avant la croissance d'une couche épitaxiale de type M sur le substrat. La croissance de la couche épitaxiale se faisant à une température très élevée entraîne la rétrodiffusion du dopant du substrat dans la couche épitaxale. Cette région 34 est utilisée 15 pour augmenter la conductivité à l'intérieur de la région du lit de résistances. On comprendra, bien que dans l'exemple donné ici, seules deux résistances sont utilisées à l'intérieur de cette région ou lit de résistances, qu'un nombre important dB résistances pourra être utilisé dans la région lorsque les exigences du circuit le demandent. Aussi, lorsqu'un nombre important de 20 résistances sera utilisé dans la région il pourra être souhaitable d'utiliser des diodes supplémentaires D0. D Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées a un mode de réalisation préféré de celle-ci, il est évident que 1'homme de l'art peut 25 y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 26013 2107850 REVENDICATIONS 1.- Structure de mémoire semiconductrice intégrée du genre comportant un réseau de cellules bistables et des circuits de support de ce réseau, l'ensemble étant inclus dans la m§me structure semiconductrice, caractérisée 5 en ce qu'elle comporte: des moyens pour alimenter la structure semiconductrice selon deux niveaux différents de puissance, le niveau de puissance le plus faible étant suffisant pour maintenir les cellules du réseau dans leur état sélecté et le niveau de puissance le plus élevé mettant au moins une des cellules dans une condition 10 active, une région située dans la structure semiconductrice et comportant au moins une résistance, la ou les résistances formant une partie d'un circuit qui est alimenté pendant tout le temps où le niveau de puissance le plus élevé est appliqué à la ou aux cellules se trouvant dans la condition active et, 15 des moyens pour fournir une polarisation à ladite région lorsque le niveau de puissance le plus faible est appliqué, et pour isoler cette polarisation de ladite région lorsque le signal provenant de l'alimentation de la ou des résistances atteint une certaine valeur Drédéterminée. 2.- Structure de mémoire selon la revendication 1 caractérisée en ce que les 20 moyens pour fournir une polarisation comprennent une jonction P-N située dans ladite région. 3.- Structure de mémoire selon la revendication 1 caractérisée en ce que les moyens pour fournir une polarisation comprennent une diode à barrière de Schottky. 25 4:„- Structure de mémoire selon l'une quelconque des revendications 1 à 3 caractérisée en ce que ladite région est une partie d'une couche épitaxiale de type M et la ou les résistances sont constituées par des secondes régions de type P. 5.- Structure de mémoire selon l'une quelconque des revendications 1 à 3 30 caractérisée en ce que la région comportant une ou plusieurs résistances est une partie d'une couche épitaxiale et est isolée par une jonction des autres régions de la structure de mémoire. 6.- Structure de mémoire selon la revendication 5 caractérisée en ce que la ou les résistances comportent des caoacités parasites reliant la ou les 35 71 26013 7 2107850 résistances à la jonction de la-couche épitaxiale et la couche épitaxiale à la jonction d'isolation. 7.- Structure" ëe mémoire selon la revendication 5 caractérisée en ce que 1 couche épitaxiale est du type N. 8.- Structure de mémoire selon la revendication 7 caractérisée en ce que ladite région comportant la ou les résistances renferme une région enterrée fortement dopée de type N.