FR 2096542 A1 19720218 FR 7117688 A 19710506 71 17638 1 2096542 La présents invention concerne les dispositifs d'emmagasinage de données et, plus particulièrement, les registres à décalage. Les mémoires électroniques de masse du type décrit dans le brevet N° 7Q44. 228 déposé en France par la demanderesse le 19.11.1970 utilisent comme élément 5 de mémoire de base un registre à décalage à transistors à effet de champ (FET) avec recirculation continue des données. L'une des caractéristiques des registres à décalage du type dynamique est que les données errmagasinées dans le registre sont ""volatileS" (en raison des problèmes posés par l'emmagasinage capacitif) et doivent être régénérés périodi--]q quement. Cette régénération peut être effectuée à l'aide du décalage d'un seul bit de données, et, par conséquent, une certaine vitesse minimum de décalage [relativement basse) est nécessaire pour que les données demeurent dans le registre. Pour accéder plus rapidement aux données contenues dans le registre, ces données sont décalées à une vitesse plus élevée. 15 Le registre à décalage possède une caractéristique de fonctionnement qui est similaire à celle d'un dispositif d'emmagasinage à lignes à retard dans lequel les données ne peuvent pas être mises en position de façon statique. Comme les données doivent être continuellement décalées, le-temps d'accès est fonction non seulement de la position d'un bit dans le courant de bits de données 20 en série,.mais aussi de l'instant auquel la demande d'accès est faite. Par exemple, un registre à décalage dynamique contenant 1024 bits constituant un bloc d'enregistrement de 1024 bits en série et fonctionnant à une vi- g tesse maximum de 1 x 10 bits par seconde nécessite en moyenne un temps d'accès de 512 microsecondes avant que des données puissent être lues ou écrites. 25 Si un ordinateur utilisant une unité de mémoire auxiliaire de ce type fonc tionne à une vitesse relativement faible, une ou plusieurs opérations de décalage à faible vitesse peuvent avoir lieu avant qu'une demande d'accès ne soit faite. Le temps d'accès moyen est en conséquence plus important encore du fait de la nécessité de faire effectuer aux données contenues dans le registre à décala-30 ge un tour presque complet lorsqu'une demande d'accès est faite. Une telle situation peut se présenter lorsqu'une ou plusieurs opérations de décalage à faible vitesse ont lieu entre des demandes d'accès émanant de l'ordinateur et que la demande d'accès suivante de l'ordinateur se rapporte aux données séquentielles suivantes. 35 Le principal objet de la présente invention est donc d'utiliser les regis tres à décalage du type dynamique de telle façon qu'ils fonctionnent à peu près de la même façon que s'ils étaient du type statique, et ce, sans augmentation importante de leur coût. Un autre objet de l'invention est de fournir un élément d'emmagasinage 40 pour un dispositif d'emmagasinage à accès séquentiel qui réduise substantielle 71 17638 2 2096542 ment le temps d'accès aux données, 1 L'invention ae compose d'un registre à décalage comportant un3 boucle de réaction cobçue da telle sorte que les bits de données soient recyclés à l'intérieur d'étages de bits ou de groupes d'étages de bits individuels, permettant 5 ainsi d'interrompre effectivement la circulation'd'es données contenues dans le registre à n'importe quelle position de bit. Les données peuvent ainsi être placées de façon statique au début d'un enregistrement, le temps d'accès étant pratiquement égal à zéro. Si un temps d'accès supérieur à zéro est admissible, la boucle de réaction 10 peut recouvrir un plus grand nombre d'étages de bits. Par exemple, si la boucle de réaction recouvre deux positions de bits, le registre peut alors disposer dynamiquement le bloc d'enregistrement dans l'espace de 2 bits. Cela donne un temps d'accès moyen d'une microseconde. De même, si l'on emploie une boucle de réaction recouvrant un Stage de 16 bits, le registre est capable de disposer 15 dynamiquement le bloc d'enregistrement dans l'espace de 16 bits, ce qui donne en fait un temps d'accès moyen de B microsecondes, et il ne faut pour cela augmenter le nombre de transistors que de 2%/. L'un des avantages de l'invention est de permettre d'augmenter de façon ap préciable les performances et ce, sans augmentation importante du coût du dispo-20 sitif. Un autre avantage de l'invention est d'augmenter la souplesse de l'ensemble des circuits car le temps d'accès optimum peut être choisi de façon à adapter le circuit aux exigences d'une application particulière. D'autres objets, caractéristiques et avantages de la présente invention res-25 sortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représente un mode de réalisation préféré de celle-ci, La figure 1 représente un diagramme d'un registre à décalage dynamique dans lequel l'invention est réalisée et qui utilise une horloge à deux phases. La figure 2 représente un diagramme d'un registre à décalage dynamique dans 30 lequel l'invention est réalisée et qui utilise une horloge à quatre phases. La figure 3a est un diagramme d'un étage d'un registre à déûalage dynamique classique à FET. La figure 3b est un diagramme d'un étage d'un registre à décalage à deux phases dans lequel l'invention est réaliséei 35 La figure 4a est un diagramme d'un registre à décalage classique à quatre phases. La figure 4b est un diagramme d'un étage d'un registre à décalage à quatre phases dans lequel l'invention est réalisée. La figure 5 représente les signaux illustrant le fonctionnement d'un regis-40 tre à décalage à deux phases. 71 17633 3 2096542' La figure 6 représente les signaux illustrant: le fonctionnement d'un registre à décalage à 4 phases. • . Un grano nombre d'articles décrivant les FET ont été publiés. Par exemple, un article intitulé-"Nano-watt Logic Using Field-Effect Metal-Oxide Semiconduc-5 tor Triodes", par Wanlas et Sah, a paru dans la publication intitulée "Digest of Technical Papers for the Solid State Circuits. Conférence", datée de Février 1963, page 32. La source, la grille et le drain du FET ont des fonctions correspondant respectivement à celles de l'émetteur, de la base et du collecteur du transistor standard. La caractéristique essentielle du FET qui se prête à la réa-1Q lisation de circuits d'emmagasinage, est la capacité entre la grille et la source du FET, laquelle a une valeur moyenne d'environ 1 picofarad. On a représenté sur la figure 1 un registre à décalage commandé par une horloge à deux phases. Lorsque le registre fonctionne en mode statique, les données sont régénérées en décalant la sortie d'une seule position de bit ou d'un grou-15 pe de positions de bits vers l'entrée de la même position de bit ou au début du groupe. La longueur de la boucle.de régénération est de ce fait ramenée à une fraction de la longueur totale du registre à décalage. Le registre à décalage se compose de plusieurs étages 10, 12 etc.., dont le nombre est choisi de façon à correspondre à la capacité de mémoire désirée. La 20 sortie 20 du dernier étage du registre à décalage est retransmise à un circuit de porte. Les signaux qui se présentent sur la ligne de réaction 22 sont transmises par l'intermédiaire d'un circuit ET 24 et d'un circuit OU 26, à l'entrée 28 du premier étage du registre à décalage. Lorsque l'entrée de contrôle 30 est au niveau 0, l'entrée 32 du circuit ET 24 est positive et les signaux apparais-25 sant sur la ligne de réaction 22 sont transmis à travers le circuit. Le fait que l'entrée 30 soit au niveau 0 désexcite le circuit ET 34 et l'entrée de données 36 est bloquée. Pour emmagasiner de nouvelles données dans le registre à décalage, l'entrée de contrôle 30 est rendue positive et les données sont transmises à l'entrée 36. 3Q Cela désexcite le circuit ET 24 et excite le circuit ET 34, inhibant ainsi la boucle de réaction tout en permettant aux données parvenant à l'entrée 36 d'êtrs transmises, par l'intermédiaire du circuit ET 34 et du circuit OU 26, à l'entrée 28 du premier étage du registre à décalage» La régénération statique des données s'effectue toutes les deux aositions 35 de bits, c'est à dire que les données sont décalées de deux positions puis reine-nées à leur position initiale. Ce résultat est obtenu a l'aide d'une boucle de réaction 38 qui renvoie la sortie" de- l'étage 12 du registre à une entrée de réaction de l'étage 10. Les autres étages- du registre sont câblés de façon similaire» Lorsque l'entrée de régénération R est rendue positiva, les données emmagasinées 40 dans les étages du registre à décalage sont essentiellement statiques. 71 17633 4 2096542 Les circuits employés dans les étages du registre à décalage de la figure 1 sont représentés sur les figures 3a et 3b. La figure 3a représente un diagramme d'un registre à décalage classique à deux phases. L'étage de la ligne 3a comprend deux parties identiques T1, 12, T3 et T4, T5, TB. Le transistor de données 5 T2 est relié à l'entrée de données 50 et utilise T1 comme transistor de charge, l'ensemble T1-T2 est monté en cascade. Le transistor d'isolation T3 relie le point commun à T1 et T2 à la grille de T5. Les entrées 01 et 02 sont dites de phases. Les données sont transférées de l'entrée 50 à la sortie 52 de la façon suivante: pour transférer un bit 0, on fait passer l'entrée au niveau zéro et 1Q une impulsion est appliquée par l'horloge à la ligne 01. Si l'entrée 50 est au niveau zéro, le transistor T2 est bloqué, les transistors T1 et T3 conduisent et le condensateur T1 se charge à la tension +V. Le transistor T1 a une résistance élevée et le transistor T3 une faible résistance. Quelque temps après que la ligne 01 soit passée au niveau bas, une impulsion est appliquée à la ligne •)5 02 et une tension correspondant à l'inverse de la tension du condensateur C1 est transférée au condensateur C2. Si donc le condensateur C1 est chargé à la tension +V, le transistor T5 est conducteur et, par conséquent, le condensateur C2 se décharge Cou ne se charge pas) par l'intermédiaire du transistor T6. Pour transférer un bit 1, le signal à l'entrée 50 est rendu positif et une impulsion est 20 appliquée par l'horloge à la ligne 01. La présence d'un signal positif à l'entrée 50 a pour effet de décharger le condensateur C1 si celui-ci est déjà chargé par l'intermédiaire du transistor T2. Quelque temps après que la ligne 01 soit passée au niveau bas, une impulsion est appliquée à la ligne 02 et le condensateur C2 se charge à la tension +V par l'intermédiaire des transistors T4 et TB. 25 On a représenté sur la figure 3b un registre à décalage à deux phases dans lequel la présente invention est réalisée. La régénération statique de la position de bit 1 est illustrée à l'aide de la ligne pointillée qui relie la sortie BO à l'entrée de réaction B2. Comme le montre la figure 5, lorsque le registre fonctionne dans un mode de 30 décalage normal, l'entrée de régénération R reliée au transistor de régénération T10 est au niveau zéro et l'entrée de régénération complémentaire R reliée au transistor de régénération complémentaire T9 est positive. Pour transférer un bit 1, l'entrée 2d est rendue positive et une impulsion est appliquée par l'horloge à la ligne 01. Cette impulsion détecte le signal à l'entrée 2B et transfère 35 l'inverse de ce signal au condensateur C3. De la sorte, si l'entrée 28 est positive, comme le montre la figure 5, le transistor T8 reste conducteur, R est au niveau zéro et le transistor T10 reste par conséquent bloqué, R est positive et le transistor T9 est par conséquent conducteur, et le condensateur C3 se décharge. Quelque temps après que la ligne 01 soit passée au niveau bas, une impul-40 sion est appliquée à la ligne 02 et une charge correspondant à l'inverse de celle 71 17688 2096542 du condensateur C3 ast transférée au condensateur C4, Ainsi, si le condensateur C3 est déchargé, le transistor T14 reste bloqué et, de ce fait, le condensateur C4 se charge, par l'intermédiaire des transistors T15 et T13, à la tension +V. Lorsque le registre fonctionne en mode statique ou de régénération, l'entrée 5 de régénération R est rendue positive et l'on fait passer l'entrée de régénérât tion complémentaire R au niveau zéro. De ce fait, le transistor T10 conduit et le transistor T9 est bloqué. L'entrée 28 est par conséquent bloquée de façon efficace et ne peut avoir aucun effet sur le circuit. Une charge correspondant à l'inverse de celle du condensateur C4 est transmise au condensateur C3. Ce 10 résultat est obtenu par l'action de la ligne 01. Pour transférer la charge du condensateur C4, la ligne 01 est rendue positive. Si donc le condensateur C4 est chargé comme indiqué sur la figure 5, le transistor de réaction T11 reste conducteur et le condensateur C3 ne se charge pas. Quqlque temps après que la ligne 01 soit passée au niveau bas, une impulsion est appliquée à la ligne 02 15 et une tension correspondant à l'inverse de la charge du condensateur C3 est transférée au condensateur C4. Puisque le condensateur C3 n'est pas chargé, le transistor T14 reste bloqué et le condensateur C4 se charge [c'est à dire reste chargé), par l'intermédiaire des transistors T13 et T15, à la tension +V. Dans un circuit du type représenté sur la figure 1, dans lequel le décalage 20 est effectué sur deux étages 10 et 12, une charge correspondant à l'inverse de celle du condensateur C2 à la sortie 52 du bloc logique 12 [circuit de la figure 3A) est transférée au condensateur C3 du bloc logique 10 (circuit de la figure 3b). On a représenté sur la figure 2 un registre à décalage commandé par une 25 horloge à 4 phases. Ce registre à décalage se compose de différents étages qui sont représentés sur les figures 4a et 4b. La figure 4a représente un registre à décalage à quatre phases classique. Pour décaler les données, la ligne 01 est rendue positive et la ligne 02 est rendue positive également. Cela a pour effet de rendre les transistors T16 et T18 conducteurs. Si l'entrée 70 est positive, 30 le transistor T17 conduit, et après que la ligne 01 soit passée au niveau bas et avant que la ligne 02 soit passée au niveau bas, le condensateur C5 sa décharge et, si l'entrée est négative, le transistor T17 reste bloqué et le condensateur C5 se charge. Lorsque les lignes 03 et 04 sont toutes deux rendues positives, une charge correspondant à l'inverse de celle du condensateur C5 est trans-35 férée au condensateur C6. Par conséquent, si le condensateur C5 est chargé, le transistor T20 conduit, et, après que là ligne 03 soit passée au niveau bas et avant que la ligne 04 soit elle aussi passée au niveau bas, le condensateur C6 se décharge. Inversement, si le condensateur C5 est déchargé, le transistor T20 est bloqué et le condensateur C6 se charge par l'intermédiaire du transistor 40 T19, 71 17638 6 2096542 On a représenté sur la figure 4b un registre à décalage à 4 phases dans lequel l'invention est réalisée. La régénération statique d'une position de bit est illustrée à l'aide d8 la ligne pointillée qui relie la sortie 80 à l'entrée de réaction 82. 5 Comme on peut le voir sur la figure 6, lorsque le dispositif fonctionne en mode de décalage normal, une impulsion est appliquée à l'entrée 02 mais non à l'entrée 02a. Pour emmagasiner un bit 1, l'entrée 48 est rendue positive et une impulsion est appliquée par l'horloge aux lignes 01 et 02. Les impulsions appliquées à ces lignes détectent le signal à l'entrée 48 et transfèrent l'inverse -jQ de ce signal au condensateur C7. De la sorte, si l'entrée 48 est positive comme le montre la figure B, le transistor T23 reste conducteur. L'entrée 02a est négative, et le transistor T26 reste par conséquent bloqué, l'entrée 02 est positive et le transistor de commande T24 est par conséquent conducteur, et le condensateur C7 se décharge. Quelque temps après que les lignes 01 et 02 soient 15 toutes deux passées au niveau bas, des impulsions sont appliquées aux lignes 03 de 04 et une charge correspondant à l'inverse de celle du condensateur C7 est transférée au condensateur C8. De la sorte, si le condensateur C7 est déchargé, le transistor T2B reste bloqué et, par conséquent, le condensateur C8 se charge par l'intermédiaire du transistor T27. 20 Lorsque le registre fonctionne en mode statique ou de régénération, l'entrée 02a est rendue positive et l'entrée 02 est maintenue à son niveau bas. De la sorte, le transistor T26 conduit et le transistor T24 est bloqué. L'entrée 48 est par conséquent mise dans l'incapacité d'avoir un effet quelconque sur le circuit. Une charge correspondant à l'inverse de celle du condensateur C8 est 25 transférée au condensateur C7 en appliquant des impulsions aux lignes 01 et 02a. De la sorte, si le condensateur C8 est chargé comme le montre la figure 5, le transistor T25 reste conducteur et lorsque des impulsions sont appliquées à la ligne 02a, le transistor T26 reste également conducteur. Par conséquent, le condensateur C7 se charge. Dr, lorsqu'on cesse d'appliquer des impulsions à la 30 ligne 01, mais que la ligne 02a reste positive, le condensateur C7 se décharge. Quelque temps après que la ligne 02a soit passée au niveau bas, des impulsions sont appliquées aux lignes 03 et 04 et une charge correspondant à l'inverse de celle du condensateur C7 est transférée au condensateur C8. Puisque le condensateur C7 n'est pas chargé, le transistor T28 reste bloqué et le condensateur C8 V. .. * 35 se charge, c'est à dire, reste chargé. Dans un circuit du type représenté sur la figure 2 dans lequel le décalage s'effectue sur deux étages, une tension correspondant à l'inverse de la charge du condensateur CB à la sortie 72 du bloc logique représenté par la figure 4a est transférée au condensateur C7 du bloc logique représenté par la figure 4b. 40 Deux réalisations d'un registre à décalage dynamique à régénération statinue 71 17683 7 2096542 ont été décrites ci-dessus. La figure 3b représente une version à deux phases du registre à décalage constituée d'étages à retard d'un bit fonctionnant en cascade et composés de moitiés identiques. La première moitié de chaque étage comprend un transistor de données T8 et un transistor de charge T7 montés en 5 série, la source du premier étant connectée au drain du second. Un transistor d'isolement T12 connecte le point commun aux transistors de données et de charge à la grille d'un transistor de données T14 dans la seconde moitié (identique à la première)de l'étage. Les transistors de charge et d'isolement de demi-étages alternés sont excités par l'application d'impulsions de décalage déphasées aux lignes 01 et 02. L'emmagasinage des données est rendu possible par la capacité de grille C3 du transistor de données T14 et par la capacité de grille C4 du transistor de données de l'étage suivant, qui n'est pas représenté sur la figure 3b. La régénération statique est obtenue en montant une porte de données à tran-15 sistor T9 en série avec le transistor de données T8, la source du premier étant connectée au drain du second, et en montant un transistor de réaction T11 en série avec une porte de réacxion à transistor T10, la source du premier étant connectée au drain du second. L'entrée 62 du transistor de réaction est fournie par la sortie 60 du second demi-étage. La régénération statique est par ailleurs 2Q obtenue en excitant la porte R et en désexcitante porte de réaction R. Cela em -pêche l'entrée 28 d'avoir un effet quelconque sur le circuit puisqu'elle est bloquée par la non-conduction du transistor T9, alors que l'entrée de réaction 62 a un effet sur ce circuit par l'intermédiaire du transistor T10, qui est rendu conducteur par l'excitation de l'entrée R de sa grille. 25 La figure 4b représente un étage du registre à décalage à quatre phases. Ce registre à décalage est également constitué d'étages à retard d'un bit, en cascade composés de moitiés identiques. La première moitié de chaque étage comprend un transistor de données T23 et un transistor de charge T22 montés en série, la source du premier étant connectée au drain du second. Un transistor de commuta-3Q tion T24 est monté en série avec le transistor de données T23, la source du premier étant connectée au drain du second. Le point commun aux transistors T23 et T22 est connecté à la grille d'un transistor de données T28 dans la seconde moitié de l'étage identioue à la première. Les transistors de charge et de commutation de demi-étages alternés sont excités oar l'application d'impulsions d3 35 décalage déphasées aux lignes 01 et 03, Les grilles des transistors de commande T24 et T29 sont excitées par des impulsions de décalage déphasées appliquées aux lignes 02 et 04, l'emmagasinage des données étant rendu possible dar la capacité de grille des transistors de données. Un transistor de commutation de réaction T26 est monté en série avec un 40 transistor de réaction T25, la source du premier étant connectée au drain du 71 17638 8 2096542 second, et cet ensemble est monté en, parallèle avec les transistors T23 et T24, respectivement. Une connexion de réaction 82 connecte le ppint commun aux transistors T28 et T27 à la grille du transistor de réaction T25_.,,.La régénération statique est obtenue en excitant la grille du transistor T26 au lieu de celle 5 du transistor de commutation T24. . Bien oue l'on ait décrit dans ce qui précède et représenté sur. les dessins les caractéristiques principales de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant 10 sortir du cadre de ladite invention. 71 17688 2096542 REVENDICATIONS 1.- Segistre à décalage du genre comprenant des étages ayant chacun une entrée et une sortie de données, la sortie de données du dernier étage étant ren-5 voyée à l'entrée du registre à travers une porte, et les données recirculant à travers l'ensemble bouclé, caractérisé en ce que: la totalité du registre à décalage est divisée en groupes d'au moins un étage ayant chacun des moyens pour reboucler la sortie de données du dernier étage du groupe à une entrée de réaction du premier étage dudit groupe, et 10 des moyens sont prévus pour faire fonctionner ledit registre en régime sta tique, en inhibant l'influence de l'entrée de données du premier étage du groupe et en excitant son entrée de réaction. - 2.- Registre à décalage selon la revendication 1 du genre utilisant des tran-15 sistors à effet de champ et comprenant des étages ayant une première et une seconde parties identiques formées d'un transistor de données monté en cascade avec un transistor de charge, et un transistor d'isolation reliant le point commun aux deux transistors en cascade à l'entrée de données de la partie suivante, les grilles desdits transistors de charge et d'isolation de chacune des parties 20 d'un même étage étant destinées à recevoir des impulsions de contrôle de décalage déphasées l'une par rapport à l'autre, et, caractérisé en ce que chacun des étages comprend en outre, un circuit supplémentaire comprenant: un transistor de régénération complémentaire monté en cascade avec le transistor d'entrée de ladite prafrnière partie, 25 un circuit placé en parallèle sur l'ensemble transistor d'entrée et transistor de régénération complémentaire, et comprenant un transistor de réaction en cascade avec un transistor de régénération. 3.- Registre à décalage selon la revendication 2, caractérisé en ce qu'il 30 comprend en outre: des moyens pour relier la sortie de ladite seconde partie de l'étage à l'entrée de réaction, et, des moyens pour produire une régénération dite statique des données en inhibant le transistor dit de régénération complémentaire et excitant le transistor 35 dit de régénération. 4.- Registre à décalage du genre comprenant des étages à transistors à effet de champ et constitués de deux parties identiques, chacune comprenant un transistor de données chargé par un transistor monté en diode, et un transistor de com- 40 mande; des moyens pour connecter le point commun aux dits transistors de données 71 17683 2096542 et de charge de la première partie ds l'étage à la grille du transistor de données de la seconde partie; des moyens pour exciter lesdits transistors de charge et de commande au moyen d'impulsions déphasées entre elles; des moyens pour emmagasiner les données dans les capacités de grille des transistors de données; 5 chaque étage étant caractérisé en outre, en ce qu'il comprend: un montage supplémentaire à dBUx transistors en cascade connectés aux bornes de l'ensemble formé par les transistors de données et de commande de la première partie de l'étage et lui-même comprenant un transistor de réaction et un transistor de commutation de réaction. 10 5.- Registre à décalage selon la revendication 4 caractérisé en ce qu'il comprend : des moyens pour relier le poibt commun aux transistors de données et de charge de la seconde partie de l'étage à la grille dudit transistor de réaction, et, 15 des moyens pour inhiber le transistor de commande de la première partie de l'étage et pour exciter le transistor de réaction de manière à permettre une régénération des données emmagasinées dans l'étage. 6.- Registre à décalage selon la revendication 1 caractérisé en ce que cha-20 cun desdits groupes est formé d'un étage selon la revendication 2 suivi d'un étage semblable et ne comportant pas ledit circuit supplémentaire. - 7.- Registre à décalage selon la revendication 1 caractérisé en ce que chacun desdits groupes est formé d'un étage selon la revendication 4 suivi d'un é-25 tage semblable mais ne comportant pas ledit montage supplémentaire.