FR 2081940 A1 19711210 FR 7108815 A 19710312 71 08815 1 2081940 La présente invention concerne un égaliseur digital auto-réglable comportant plusieurs circuits de dérivation connec tés en tandem afin de régler des signaux transmis sur un milieu de transmission introduisant de la distorsion. 5 Lorsqu'une information numérique doit être envoyée sur un milieu de transmission, un signal de donnée est engendré en faisant varier une tension entre un nombre prédéterminé de niveaux prescrits, à des instants d'échantillonnage connus. Un signal de donnée à transmettre peut, par exemple, avoir deux, qua-10 tre, huit ou seize niveaux possibles à divers instants d'échantillonnage. A mesure que ce signal parcourt un milieu de transmission réel, il se trouve affecté de distorsion par suite de phénomènes divers tels que l'interférence entre symboles, de sor te que le signal qui arrive au récepteur ne contient pas les 15 niveaux prescrits ou même le nombre prédéterminé de niveaux. L'amplitude réelle du signal reçu ne dépend pas seulement des niveaux transmis, mais également des niveaux transmis à des instants antérieurs et postérieurs à l'instant considéré suivant une fonction de certaines caractéristiques du milieu de transmis 20 sion» Un égaliseur est un dispositif qui, à partir d'un signal -de donnée reçu, reproduit le signal de donnée transmis. Dans un égaliseur auto-réglable, l'amplitude réelle du signal reçu est mesurée afin de fournir une information concernant la 25 nature de la distorsion introduite par le milieu de transmission On a réalisé des égaliseurs à domaine temporel auto-réglables, tels qu'un égaliseur adaptatif à filtre transversal, dans lesquels sont combinés des circuits analogiques et digitaux. Dans certains égaliseurs auto-réglables à filtre transversal, une li-30 gne è retard analogique fournit des répliques retardées dans le temps, d'un signal de donnée reçu en plusieurs prises. Ces répliques sont multipliées dans des multiplicateurs afin de fournir des produits qui, additionnés ensemble, forment un signal de sertie égalisé. 35 En maintenant un signal analogique, l'information d'ain plitude, indicative de la distorsion introduite par le milieu de transmission, peut être obtenue aisément au moyen d'un système décrit d'une façon générale dans le brevet américain 3.414.819 du 3 décembre 1968, intitulé "Digital Adaptive Equalizer System". L'information d'erreur peut alors être utilisée pour BAD ORIGINAL 71 08815 2081940 réaliser des réglages des multiplicateurs raccordés aux prises intermédiaires d'après un certain nombre d'algorithmes bien connus tels que décrits dans le brevet américain précité ou dans le brevet américain 3.375.475 du 26 mars 1968. 5 Les circuits analogiques intervsn-rmt dans ces systè mes sont cependant fort coûteux, comparés aux c-;cuits digitaux qui peuvent être réalisés par la technique des circuits intégrés. Il est possible de convertir un signal de donnée reçu sous forme digitcle et d'utiliser alors un égaliseur digital 10 afin de corriger la distorsion introduite dans le milieu de transmission en réalisant un égaliseur à filtre transversal digital qui reproduit sous forme de blocs fonctionnels digitaux tous les blocs fonctionnels analogiques- Il est évidemment nécessaire de retenir un nombre suffisant de bits pour extraire "5 l'information requise pour les algorithmes d'auto-réglage. On a constaté toutefois qu'une telle substitution des blocs fonctionnels conduit à un système encombrant et compliqué. , Lrinvention a pour but de résoudre les problèmes évoqués plus haut. Elle procure un égaliseur digital auto-réglable 20 comportant plusieurs circuits de dérivation connectés en tandem, caractérisé par un convertisseur analogique-numérique connecté à l'entrée de "çégaliseur afin de recevoir tua signal analogique et de le convertir en une séquence de premiers signaux de données à plusieurs bits, chacun de ces signaux de données compor-23 '-ant un bit indicatif du signe et des bits indicatifs de valeur; chaque circuit de dérivation comprend un corrélateur répondant à des signaux dferreur afin de fournir un second signal de données à plusieurs bits contenant un bit indicatif de signe et des bits indicatifs de valeur et un multiplicateur digital pour multiplier %• les bits indicatifs de valeur de chacun des premiers signaux de données et du second signal de données afin de fournir une séquence de troisièmes signaux de données à plusieurs bits sous la forme de leur complément à deux; et un circuit sommateur pour combiner simultanément les compléments des troisièmes signaux de 35 données afin de fournir un quatrième signal de donnée à plusieurs bits contenant un bit indicatif de la polarité d5 erreur et des bits indicatifs de la valeur d'erreur,qui sont appliqués au corrélateur de chaque circuit de dérivation. L'égaliseur selon Ieinvention transforme alternativement 1'information traitée entre divers formats de code afin de BM) ORIGINAL 7i 08815 3 2081940 réduire à tua minimum les circuits requis pour dériver l'information d'erreur nécessaire pour assurer l'auto-réglage. Dans la forme de réalisation décrite, des nombres digitaux représentant l'amplitude d'un signal de donnée reçu sbnt 5 multipliés en série par des nombres digitaux représentant des coefficients de prises intermédiaires afin de fournir des nombres digitaux représentant des signaux de sortie. Les nombres qui se trouvent multipliés sont maintenus dans le format signe-plus-amplitude. Plusieurs signaux de sortie sont combinés sous 10 forme digitale afin de fournir un signal de sortie égalisé sous la forme d'un nombre digital dans le format du complément à deux. L'information d'erreur est extraite du signal de sortie égalisé en y lisant simplement des bits prédéterminés. Un bit du signal de sortie égalisé est utilisé comme signe du si» 15 gnal d'erreur tandis que plusieurs bits indiquent la valeur. On voit par conséquent que le signal d'erreur ainsi dérivé est aisément retransformé en format signe-plus-valeur afin de faciliter la réalisation d'autres multiplications. Si le format signe-plus-valeur avait été maintenu jusqu'à l'obtention du signal de 20 sortie égalisé, des opérations arithmétiques compliquées auraient été requises pour dériver l'information représentative du signe et de la valeur de l'erreur» L'invention apparaîtra plus clairement à la lecture de la description qui va suivre, faite en regard des dessins 25 joints sur lesquels; - les figures 1 et 2 montrent un schéma synoptique d'un système selon l'invention; - la figure 3 montre la manière d'assembler les figures 1 et 2; 30 - la figure 4 est un schéma fonctionnel d'un système générateur de signaux temporels destiné à synchroniser le système des figures 1 et 2; - la figure 5 est un diagramme montrant certains signaux temporels engendrés par le système de la figure 4; 35 - la figure 6 montre sous forme de leurs compléments à deux, des nombres qui représentent divers niveaux significatifs dans un signal de donnée à plusieurs niveaux, égalisé par un système selon l'invention; - la figure 7 est un graphique illustrant la forme d'un signal de donnée à plusieurs niveaux, devant être égalisé 71 08815 « 2081940 par un système selon 1*Invention j la figure 8 est un schéma fonctionnel oomplet du système selon l'invention. 1*égaliseur que représentent les figures 1 et 2f combinées comme 5 le montre la figure "5t reçoit un signal de donnée à quatre niveaux (voir le diagramme de la figure 7) ayant une vitesse de donnée de 1 /T "bits par seconde sur un conducteur d*entrée 10. Ce signal est extrait d'un signal modulé qui a été transmis en même temps que deux signaux pilotes sur un milieu de transmission qui lui a fait subir une 10 distors-ion. " Un convertisseur analogique-numérique 11 code le signal reçu en un mot à 10 bits dans le format signe-plus-valeur. Les deux bits de plus fort poids dans ce mot représentent principalement l'information contenue dans le signal de donnée tan-15 dis que les autres bits contiennent l'information qui se rapporte principalement à la nature du milieu dans lequel le signal de donnée a été transmis. Un mot de 10 bits différent se trouve engendré une fois à chaque intervalle de T secondes avec une phase temporelle dé-20 terminée par une impulsion d'échantillonnage T (voir figure 5). C L'impulsion T est engendrée par un système représenté sur la figure 4 en réponse à la paire de signaux pilotes. Dans la forme de réalisation particulière décrite ici, la différence entre la paire de signaux pilotes est égale à cent-dix fois la vitesse 25 de donnée (c'est-à-dire 110/T). A un instant T^, le mot à 10 bits se trouvant dans le convertisseur 11 se trouve transféré vers un registre d'échantillons de donnée 13 par l'intermédiaire de plusieurs circuits-portes 12. Dans le registre 13 le mot se trouve introduit avec 30 son bit de signe dans l'étage d'extrême-gauche et son bit de plus faible poids dans lÊtage d'extrême-droite. Le registre 13 fait partie d'un premier circuit de dérivation 14A. Sur la figure 1 on n'a représenté que ce premier circuit de dérivation 14A et le dernier 14Z. Il est bien évident que dans la pratique plu-35 sieurs circuits identiques additionnels peuvent être utilisés. Un égaliseur typique peut, par exemple, comporter vingt-trois dérivations. Le signal d'horloge TE extrait les mots de 10 bits de chacun des registres des circuits 14A et 14Z respectifs, bit par 40 bit, et il les introduit dans un registre correspondant d'un circuit de dérivation suivant. 71 08815 5 2081940 A mesure que le mot à dix bits se trouve extrait du registre 13 par le signal d'horloge T^,, il se trouve également appliqué à un circuit NON-ET 18 par l'intermédiaire d'un conducteur 17. Le circuit NON-ET 18, un additionneur série 24 et 5 un registre à décalage de produit 17 forment ensemble un circuit de multiplication série. Un facteur de multiplication emmagasiné sous forme d'un nombre binaire simple dans le registre à décalage à dix étages 19 se trouve appliqué à une seconde entrée du circuit NON-ET 18 par l'intermédiaire d'un circuit OU-exclu-10 sif 21 et du conducteur 22. La donnée stockée dans le registre à décalage 19 avance sous la commande du signal T^ qui fournit dix impulsions de décalage pour chaque impulsion de décalage appliquée au registre 13. Le circuit NON-ET 18 exécute une simple multiplication 15 bit-par-bit des chiffres emmagasinés dans le registre 13 et des chiffres emmagasinés dans le registre 19. Un train de données série représentant ce produit bit-par-bit est fourni par le circuit NON-ET 18, ce train de données étant acheminé vers l'additionneur 24 par l'intermédiaire du conducteur 23. 20 Dans l'additionneur 24, ce train de données se trouve additionné à un train de données digitales qui apparaît à l'entrée 26 de l'additionneur et le train de bits résultant se trouv introduit dans le registre à décalage à neuf étages 27. La sorti du dernier étage de celui-ci est connectée à l'entrée 26 de l'ad-25 ditionneur 24 par l'intermédiaire du conducteur 28. Un signal d'horloge T& (voir figure 5) est appliqué au circuit NON-ET 18 afin de faire apparaître un 0 à sa sortie de celui-ci chaque foi que 3e bit de signe provenant du registre 19 se trouve appliqué à l'entrée du circuit NON-ET 18 et pendant toute la période où 30 le bit de signe provenant du registre 13 se trouve appliqué à uni entrée du circuit NON-ET"18. Là sortie du registre à décalage 27.est appliquée à un Dircuit additionneur 32 (figure 2) par l'intermédiaire d'un circuit OU-exclusif 29 et d'un conducteur 31A. Des sorties similai» 35res de chacun des autres circuits de dérivation, par exemple celle du circuit 14Z, se trouvent également appliquées au circuit additionneur 32. Une impulsion temporelle'T^ (voir figure 5 valide l'additionneur 32 en sorte que celui-ci fournisse une somme lorsque les divers circuits multiplicateurs 14A à 14Z four nissent sur le conducteur 33 des termes valables pour le produit BAD ORIGINAL 71 08815 6 2081940 final. Il faut remarquer que le produit final fourni par chacun des circuits de dérivation 14A à 14Z n'est jamais formé simultanément. La sommation de termes dans les produits est effec-5 tuée par le circuit additionneur 32 avant que les circuits 14A à 14Z aient achevé le processus de multiplication. De cette façon l'exécution de l'addition ne requiert pas de temps supplémentaire car l'addition est effectuée dès que les termes finaux des produits se trouvent formés. 10 Un coup d'oeil sur le diagramme Tg de la figure 5 montre qu'un mot de donnée à 10 bits complet a été transféré dans chacun des registres des circuits de dérivation 14A à 14Z au moment où se produit l'impulsion Tp. Celle-ci sert par conséquent à actionner un circuit d'échantillons et de retenue 16 afin 15 d'emmagasiner le bit de signe du mot de donnée dans les registres d'échantillons de donnée, tels que le registre 13. Au même instant Tp le premier bit provenant du registre 19 est lu par un circuit d'échantillons et de retenue 34. Les sorties des circuits 16 et 34 sont appliquées à un circuit 20 OU-exclusif 36 par l'intermédiaire des conducteurs 37 et 38, respectivement. Comme les circuits 16 et 34 sont mis à jour par l'impulsion Tp, la sortie du circuit OU-exclusif 36 ne varie pas pendant 1'intervalle tandis qu'un mot de donnée à 10 bits du registre 13 se trouve multiplié par un facteur emmagasiné dans 25 le registre 19. La sortie du circuit OU-exclusif 36 est indicative du signe du produit fourni par le circuit multiplicateur série formé par le circuit NON-ET 18, l'additionneur série 24 et le registre à décalage 27. Le signal de sortie du circuit OU-exclusif 36 est ap-30 pliqué au circuit OU-exclusif 29 par l'intermédiaire du conducteur 40. Le signal fourni par le registre à décalage 27 est converti de cette manière sous la forme de son complément à deux. Dans cette forme., les nombres positifs croissent en grandeur à partir d'un format contenant tous des zéros représentant un 35 nombre légèrement plus grand que zéro tandis que les nombres négatifs décroissent en grandeur à partir d'un format contenant tous des uns représentant un nombre légèrement plus petit que zéro. Ce format est avantageux par une opération d:addition car il ne faut pas utiliser de bit de signe pour régler le circuit additi onneur. - 71 0881S n t 2081940 . La conversion du signal sous la forme de son complément à deux a un autre avantage dans ion égaliseur à domaine temporel adaptatif car des signaux de polarité et de valeur d'erreur utilisés pour engendrer le facteur de multiplication 5 emmagasiné dans le registre 19 peuvent en être extraits sans opération arithmétique supplémentaire. La figure 6 montre des nombres binaires sous la forme de leur complément à deux représentant des niveaux de signal situés immédiatement au-dessus et immédiatement en dessous des 10 niveaux normaux du signal de donnée reçu et des niveaux de limitation nominaux du signal de donnée reçu. Bien que le terme "niveau de limitation" n'ait aucune signification physique dans l'égaliseur selon l'invention, il est devenu un terme courant dans la technique des égaliseurs à domaine temporel pour 15 désigner un niveau au-dessus duquel un signal est dit avoir une première valeur numérique tandis qu'un signal qui a tin niveau plus petit que ce "niveau de limitation" est considéré comme ayant une seconde valeur numérique. Sur la.figure 6 les niveaux réels du signal sont re-20 présentés par des traits pleins tandis que les. niveaux de limitation. sont représentés par des traits interrompus. Un nombre digital qui tombe entre deux ensembles de deux lignes interrom-. pues consécutives est considéré comme ayant le même contenu in-terformationnel. Par exemple, tous les nombres situés entre les 25 deux lignes interrompues inférieures sont 1sinformation "10" dans leurs deux premiers bits à partir de la gauche. Ces bits sont les bits porteurs d'information pour un système à quatre niveaux. Dans un tel système, il est particulièrement intéressant de noter que dans le format du complément à deux, le troi-30 sième bit change de valeur lorsqu'il croise soit un niveau de limitation soit un niveau du signal. Lorsqu'un nombre est plus positif que le niveau de signal le plus proche, le troisième bit est toujours un "1" et lorsqu'un nombre est plus négatif que le niveau de signal le plus proche, le troisième bit est tou-35 jours un "0". Cette propriété du complément à deux permet d'obtenir la polarité de la différence entre un nombre représentant un signal digital réel et un niveau de signal prédéterminé en lisant simplement la valeur du bit après le derniet bit nécessaire pour obtenir l'information transmise. Dans l'exemple décrit, on voit que les nombres situés entre le niveau de limi- 71 08815 8 2081940 tation inférieur et le niveau de signal inférieur sur la figure 6 contient ion "0" dans la troisième position de bit tandis que les nombres situés entre le niveau de signal inférieur et le niveau de limitation suivant contiennent vin "1 " dans leur 5 troisième position de bit. Cela reste vrai lorsqu'un nombre quelconque de niveaux se trouvent transmis pourvu que ce nombre soit égal à une puissance de deux. Lorsqu'un signal à huit niveaux se trouve transmis , trois bits représentent l'information et le quatrième bit 10 est le bit de polarité d'erreur. On remarquera égalerait sur la figure 6 que tous les bits à partir du quatrième sont indicatifs de la valeur de l'écart entre le nombre réel et le niveau du signal. Des nombres qui sont plus; positifs que le niveau de signal le plus proche 15 croissent à partir de "0" et les nombres qui sont plus négatifs que le niveau de limitation le plus proche décroissent à partir du format contenant tous des "1n. En conséquence, en utilisant simplement ces bits de plus faibles poids associés à un "1" pour le bit de signe et en inversant les bits de plus faibles 20 poids associés à un "0" pour le bit de signe, il est possible d'extraire de façon simple un signal indicatif de l'erreur qui existe entre un nombre réel et un niveau de signal prescrit dans le format signe-plus-valeur. C'est ce qui est réalisé en utilisant le troisième bit comme bit de signe et les autres bits 25 de plus faibles poids comme bits de valeur aussi longtemps que l'on inverse les bits de valeur associés à vin bit de signe "0". Pour restituer l'information transmise ainsi que le signe et la valeur de l'écart entre le signal réel sur le conducteur 10 et le signal idéal, les bits appliqués au conducteur 30 33 en réponse au signal temporel Tjj, se trouvent introduits dans vin registre à décalage 39 par le signal TH. A l'instant d'occurrence de l'impulsion Tp, tous les bits provenant de l'additionneur 32 ont' été introduits dans le registre 39. Aussi un circuit d'échantillons et de retenue 41 est-il actionné par l'impulsion 35 Tp afin de lire l'état du troisième étage à partir de la droite dans le registre à décalage 39. Il faut rappeler que le signal reçu sur le conducteur 10 était un signal à quatre niveaux et que, par conséquent, les deux premiers bits à partir de la droite dans le registre 39 indiquentl'information transmise. Comme décrit précédemment, le troisième bit que lit le circuit d'échan 71 08815 9 2081940 tillon 41 contient le signe du signal d'erreur. Les autres bits dans le registre à décalage sont des bits de valeur d'erreur. Dans la forme de réalisation décrite, seuls quatre bit de valeur d'erreur sont utilisés pour les calculs ultérieurs. 5 C'est pourquoi quatre circuits conditionneurs 42 à 44 et 46 se trouvent commandés par le signal Tp afin de lire les quatre bits de valeur d'erreur de plus fort poids. Les sorties des circuits conditionneurs 42 à 44 et 46 sont appliquées à des circuits OU-exclusif s 47 à 49 et 51, respectivetaent, en même temps que la 10 sortie du circuit d'échantillon et de retenue 41. De cette façon, la valeur de l'erreur est simplement transmise si le signe de l'erreur est positif tandis que les bits de valeur d'erreur se trouvent inversés pour une valeur négative. Les sorties des circuits OU-exclusifs 47 à 49 et 51 15 sont appliquées à quatre étages d'un registre à décalage à circulation à onze bits 52. Le registre 52 est commandé par le signal temporel T^ en sorte que pour chaque occurrence du signal temporel TE, l'information dans le registre à décalage 52 ait avancé d'une position de bit. La sortie du registre 52 est ap-20 pliquée par les conducteurs 53 et 54A à 54Z à chacun des circuits de dérivation 14A à 14Z afin de fournir 1'information de valeur d'erreur. D'une manière similaire, la sortie du circuit d'échantillon et de retenue 41 est appliquée par les conducteurs 56 et 57A à 57Z à chacun des circuits de dérivation 14A à 25 14Z comme polarité d'erreur ou information de signe. En reconsidérant la figure 1 on voit que les signaux de valeur d'erreur et de polarité d'erreur sur les conducteurs 54A et 57A sont appliqués à un corrélateur 58 qui, selon l'ago-rithme de la moyenne carrée, multiplie le signal d'erreur par 30 chaque signal de dérivation et prend la moyenne du produit. Comme le signal de dérivation a avancé d'une dérivation au moment où le signal d'erreur se trouve calculé, c'est le signal de dé-rication qui est obtenu à la dérivation suivante qui se trouve utilisé dans chaque corrélateur au lieu que ce soit le signal 35 de dérivation présent. Pcur ce faire, le signal de valeurd?erreur sur le conducteur 54A est appliqué à un circuit NON-ET 59 et le signal de dérivation du circuit de dérivation suivant 14B, non représenté, est appliqué au circuit NON-ET 59 par l'intermédiaire du conducteur 61B. Comme pour le circuit NON-ET 18, le circuit 7 | 0881S 10 2081940 NON-ET 59 effectue une multiplication bit-par-bit des trains de données qui lui sont appliqués. Le signal de dérivation appliqué par le conducteur 61B avance sous la commande du signal T-g. Comme le signal de valeur d'erreur appliqué par le conducteur 54A 5 avance sous la commande du signal TA, on pourrait croire que le signal sur le conducteur 54A avance d'un cycle complet chaque fois que le signal varie sur le conducteur 61B. Il n'en est rien cependant car le signal de valeur d'erreur circule dans le registre 52, un signal avançant d'une position de bit chaque fois 10 que le signal de dérivation varie sur le conducteur 61B. Cet avancement d'une position de bit par le signal de valeur d'erreur permet l'addition directe de produits partiels fournis par le circuit NON-ET 59 chaque fois que le signal de dérivation varie sans autre opération de décalage. 15 La sortie du circuit NON-ET 59 se trouve par conséquent appliquée par le conducteur 60 à un additionneur série 62 propre à faire un report. La sortie de l'additionneur 62 est appliquée à tin registre à décalage à dix étages 64 par l'intermédiaire d'un circuit OU-exclusif 63. La sortie du registre 64 est appli-2C quée à une seconde entrée du registre à décalage 62 par l'intermédiaire du circuit OU-exclusif 66 et du conducteur 67. • Il faut remarquer que le registre à décalage 27 dans le multiplicateur comporte neuf étages pcurassurer le décalage d'une position de bit en vue du processus de multiplication. Comme, le registre à décalage 52 réalise le décalage avant que 1 Le signal de polarité d'erreur sur le conducteur 57A Oît appliqué à un circuit OU-exclusif 68. Le signal de signe provenant du circuit de dérivation 14B et stocké dans le circuit 1SB, non représenté, est appliqué par un conducteur 69B *:> comme seconde entrée au circuit OU-exclusif 68. La sortie du circuit OU-exclusif 68 qui apparaît sur le conducteur 71 est indicative du signe du produit du signal d'erreur par le signal de dérivation. Ce signal sur le conducteur 71 est appliqué aux circuits OU-exclusif 63 et 66 par les conducteurs 72 èt 73> respectivement. De cette façon, on voit BAD ORIGINAL 71 08815 n 2081940 qu'un signal digital circulant à travers le circuit OU-exclusif 66,. l'additionneur série 62 et le circuit OU-exclusif 63 se trouvent inversés deux fois par les circuits OU-exclusif 63 et 66, ou pas du tout. Durant une opération de multiplication quelconque 5 (c'est-à-dire cycle du registre d'échantillon de donnée 13) le signal appliqué par les conducteurs 71j 72 et 73 aux circuits OU-exclusifs 63 et 66 reste constant. Le registre à décalage 64 avec son circuit associé, joue par conséquent le rôle d'un circuit de moyenne ou corrélateur. Si un produit positif se trouve accu-10 mulé, un signal est appliqué aux circuits OU-exclusif 63 et 66 tandis que si un produit négatif se trouve accumulé, un second signal est appliqué aux circuits OU-exclusif 63 et 66 en sorte que le nombre contenu dans le registre à décalage 64 ou 66 se trouve soit augmenté, soit diminué d'après le signal de signe 15 appliqué par les conducteurs 71, 72 et 73 aux circuits OU-exclusif s 63 et 66. . Après que chaque produit partiel ait été ajouté à l'information stockée dans le registre à décalage 64 le signal temporel valide un registre d'échantillonnage 74 afin de 20 lire un signal sur un conducteur 76. Le signal sur le conducteur 76 indique si l'additionneur 62 contient ou non un bit de report. Si celui-ci est présent dans l'additionneur 62 à la fin de l'addition d'un produit partiel, il est clair que le contenu du registre 64 dépasse une valeur prédéterminée soit dans le sens po-25 sitif, soit dans le sens négatif. L'impulsion T valide le circuit 77 afin qu'il trans-c fère l'information stockée dans le registre 74 à un additionneur série 78. Celui-ci ajoute le signal fourni par le circuit 77 au contenu du registre 19. Ce dernier contenu augmente dans le 30 sens positif ou dans le sens négatif d'après le signal de signe fourni par le signe OU-exclusif 68 à une paire de circuits OU-exclusif 83 et 84 par l'intermédiaire des conducteurs 71» 79, 81 et 82. Les circuits OU-exclusif 83 et 84 sont connectés au registre 19 d'une manière analogue à celle dont les circuits 0U-35 exclusif 63 et 66 se trouvent connectés au registre 64. La figure 5 montre que puisque l'impulsion T se pro-duit avant l'impulsion T^, l'information de signe appliquée aux circuits OU-exclusif 33 et 84 est indicative du sens dans lequel l'additionneur 52 a débordé. Lorsque l'additionneur 62 n'a pas débordé, le circuit 77 fournit un "0" à l'additionneur sé- 71 08815 12 2081940 rie 78 qui n'affecte pas l'information contenue dans le registre 19. La sortie du circuit 77 remet également le registre 74 et le registre à décalage 64 à une valeur prédéterminée, typiquement à mi-chemin de sa gamme de comptage plus la valeur du dé-5 bordement. Pour comprendre comment les signaux temporels représentés sur la figure 5 sont dérivés, il est nécessaire d'examiner la figure 4. L'horloge 13 bloquée en phase sur le signal reçu, engendre le signal temporel T^. Celui-ci est appliqué à un 10 compteur en anneau 87 par l'intermédiaire d'un conducteur 86. Le compteur 87 fournit le signal temporel Tg qui se trouve appliqué à un compteur en anneau à onze étages 91 par l'intermédiaire des conducteurs 83 et 89. Le compteur 91 fournit les signaux temporels Tç et TQ dont chacun se produit une fois par groupe 15 de onze impulsions du signal T£. L'impulsion Tp est engendré par un circuit ET 92 en réponse à xa présence simultanée du signal T^ reçu sur le conducteur 93, du signal TB reçu sur le conducteur 94 et du signal T^ reçu sur les conducteurs 96, 97 et 98. Comme le signal Tg est le complément du signal Tp, 20 il se trouve dérivé par l'application au circuit' ET 99 aes mêmes signaux temporels qui étaient appliqués au circuit ET 92 sauf que le signal TD est inversé par un inverseur 1Û1 et appliqué au circuit ET 99 pari'intermédiaire du conducteur 102. Le signal T^ est appliqué au circuit ET 99 par les conducteurs 103 25 et 104 tandis que le signal Tn est appliqué par un conducteur 105. Le signal T se trouve engendré lors de l'occurrence A soit des deux signaux Tç et T^, soit du signal Tg. Pour ce faire, le signal Tc se trouve appliqué à un circuit ET 106 par l'in-30 termédiaire d'un conducteur 107, et le signal T^ est appliqué au circuit ET 106 pari * intermédiaire d'un conducteur 108. La sortie du circuit ET 106 est.appliqué à un circuit OU 111 par un conducteur 109 tandis que le signal TE est également appliqué au circuit OU 111 par un conducteur 112. 35 Le signal Tç se trouve engendré par un circuit OU 113 en réponse aux signaux T^, Tc et TQ. Le signal TB est appliqué au circuit OU 113 parles conducteurs 88 et 114 tandis que le signal Tç est appliqué au circuit OU 113 par les conducteurs 107 et 116, Le signal Tq est appliqué au circuit OU 113 par le conducteur 96 et ton conducteur 117. BAD ORIGINAL 71 08815 13 2081940 REVENDICATIONS. 1.- Egaliseur digital auto-réglable comportant plusieurs circuits de dérivation connectés en tandem afin de régler des signaux transrais sur un milieu de. transmission intro- 5 duisant de la distorsion,.caractérisé par un convertisseur analogique-numérique à l'entrée de l'égaliseur afin de recevoir un signal analogique et de le convertir en une séquence de premiers signaux de données à plusieurs bits, chacun de ces signaux de données comportant un bit indicatif du signe et des bits indica-10 tifs de valeur; chaque circuit de dérivation comprenant un corrélateur répondant à des signaux d'erreur afin de fournir un second signal de données à plusieurs bits contenant un bit indicatif de signe et des bits indicatifs de valeur, et- un multiplicateur digital pour multiplier les bits indicatifs de valeur de 15 chacun des premiers signaux de données et du second signal de données afin de fournir une séquence de troisièmes signaux de données à plusieurs bits sous la forme de leur complément à deux; et un circuit sommateur pour combiner simultanément les compléments des troisièmes signaux de données afin de fournir 20 un quatrième signal de données à plusieurs bits contenant un bit indicatif de la polarité d'erreur et des bits indicatifs de la valeur d'erreur, qui sont appliqués au corrélateur de chaque circuit de dérivation. 2.- Egaliseur selon la revendication 1, caractérisé N 25 en ce quole signal analogique reçu comporte 2 niveaux d'information significatifs, N étant un entier positif quelconque, chacun des premiers signaux de données contient (N + M) bits, M étant un entier positif quelconque, et le bit indicatif de polarité d'erreur dans le quatrième signal de données est le (N+l)e bit 30 de plus fort poids. 3.- Egaliseur selon la revendication 2, caractérisé en ce quefl.es N bits de plus fort poids dans le quatrième signal de données représentent les signaux de sortie de données égalisés . 4.- Egaliseur selon la revendication 2, caractérisé 35 en ce qu'il comprend un circuit de facteurs de multiplications qui répond à la moyenne à long terme de la combinaison par fonction logique OU-exclusif du (N+1)e bit de plus fort poids et du bit indicatif de signe du premier signal de données suivant en sorte de modifier ledit second signal de données. 71 08815 14 2081940 5.- Egaliseur selon la revendication 2, caractérisé en ce que chaque circuit de dérivation comprend en outre un premier circuit additionneur série qui répond aux bits indicatifs de valeur d'erreur du quatrième signal de données et aux bits indicatifs de valeur du premier signal de données suivant en sorte de fournir des bits de produit, un registre à décalage pour emmagasiner la somme des bits de produit et des bits qui lui sont appliqués, un circuit d'incrémentation pour fournir un signal d'incrément lorsque les bits contenus dans le registre à décalage représentent une valeur supérieure à une valeur prédéterminée, et un. circuit de facteurs de multiplication qui répond audit signal d'incrément en vue de modifier le second signal de données conformément à la combinaison par fonction logique OU-exclusif dudit (N+1)e bit de plus fort poids êt du bit indicateur de signe dans le premier signal de données suivant. 6.- Egaliseur selon la revendication 1, caractérisé en ce qu'il comprend un registre à décalage à plusieurs étages pour emmagasiner le quatrième signal de données. 7.- Egaliseur selon la revendication 6, caractérisé en ce qu'il comprend un circuit d'échantillons et de retenue afin d'échantillonner et emmagasiner un bit dans un étage dudit registre à décalage, et un moyen pour connecter le circuit d'échantillons et retenue au corrélateur de manière à appliquer un signal à celui-ci. 8.- Egaliseur selon la revendication 1, caractérisé en ce que le multiplicateur digital est un multiplicateur série comprenant un circuit NON-ET qui répond aux bits indicatifs de valeur des; premier et second signaux de données afin de fournir un signal de produit partiel, un second circuit additionneur série pour additionner les signaux qui lui sont appliqués et fournir un signal de somme, un circuit de connexion propre à appliquer le signal de produit partiel au second circuit additionneur série, un registre de produit ayant une entrée et une sortie, propre à enregistrer ledit signal de somme appliqué à son entrée et à fournir à sa sortie ton signal retardé constituant la réplique dudit signal de somme, et une connexion pour appliquer ledit signal retardé au second additionneur série.