FR 2091964 A1 19720121 FR 7105250 A 19710216 71 05250 î 2091964 la présente invention concerne les circuits bistables à transistors utilisables dans les systèmes semi-conducteurs du type décrit dans le brevet des Etats-Unis d'Amérique n° 2 016 450 pour la mémorisation et la manipulation d'informations numériques 5 codées. Au fur et à mesure des progrès technologiques et de la ré- mcAO^ithiaue? duction du eout des circuits intégrés,/lês constructeurs ont porté un intérêt croissant aux mémoires à semi-conducteurs et plusieurs systèmes ont été proposés à ce jour. 10 Dans de telles mémoires, il est généralement souhaitable de minimiser la dissipation de puissance tout en optimisant la vitesse de fonctionnement et la marge de sécurité vis-à-vis du bruit. A cet égard, une difficulté caractéristique des systèmes connus réside dans le fait que les amplitudes des signaux de lec-15 ture et d'écriture dépendent des niveaux de repos de l'alimentation car ces signaux de lecture et d'écriture doivent circuler dans les mêmes résistances que le courant de repos. Ceci constitue un inconvénient notable car une réduction du courant de repos (pour limiter la dissipation de puissance) entraîne une réduction 20 correspondante des amplitudes des signaux de lecture et d'écriture, ce qui va à l'encontre de l'optimisation de la vitesse et de la marge de bruit. La présente invention a donc pour objet une cellule de mémoire et un circuit de couplage réduisant ces inconvénients. 25 Selon une caractéristique essentielle de l'invention, une cellule de mémoire comprend une paire de transistors bipolaires dont les émetteurs sont reliés ensemble à un premier point commun constituant une première connexion pour un conducteur acheminant l'information, deux éléments résistifs en série reliant le col-30 lecteur du premier transistor à la base du second et deux autres éléments résistifs en série reliant le collecteur du second transistor à la base du premier, des éléments résistifs individuels reliant le collecteur de chaque transistor à un second point commun relié à une source de potentiel électrique, un élément résistif 35 individuel reliant le point de jonction d'au moins l'un des éléments résistifs en série à un composant à conduction asymétrique pour constituer un point de connexion d'un conducteur individuel " d1 acheminement de 11information. 71 05250 2 2091964 Le dispositif de couplage peut être n'importe quel composant à conduction asymétrique, par exemple une diode, un transistor ou un circuit comprenant des diodes, des transistors, et/ou d'autres composants. 5 La cellule de mémoire de l'invention est de construction simple et peut être réalisée par les techniques des circuits intégrés. Au repos, sa dissipation de puissance est faible. Dans un système de mémoire organisé en mots, la borne de sortie des émetteurs d'une cellule est reliée à la ligne de mots 10 et les lignes de bits associées à chaque cellule sont couplées par de^&ispositifs à conduction asymétrique qui, dans une forme préférée, sont des diodes de couplage. Pour enregistrer une information dans une cellule, il faut réduire le potentiel d'une ligne de mots choisie et appliquer à 15 une ligne de bits associée un courant tel qu'il circule à travers l'une des diodes de couplage pour mettre la cellule dans l'état correspondant au chiffre à enregistrer. Pour réaliser une lecture non destructive, il suffit de réduire le potentiel de la ligne de mots choisie et de détecter la 20 polarité de la différence de potentiel qui existe entre les lignes de bits.. Il va de soi que la combinaison d'une cellule de mémoire et d'un circuit de couplage non linéaire peut être avantageusement utilisée dans les systèmes numériques autres que les mémoires, par 25 exemple dans les registres à décalage, les additionneurs et les compteurs. D'autres caractéristiques et avantages de la présente invention ressortiront de la description qui va suivre, faite en regard du dessin annexé et donnant à titre explicatif, mais nullement 30 limitatif, une forme de réalisation conforme à l'invention. Sur ce dessin : La figure 1 est un schéma synoptique d'une mémoire à semiconducteur organisée en mots ; et La figure 2 est un schéma électrique d'une forme de réalisa-35 tion de la cellule de mémoire de l'invention. La figure 1 représente les éléments de base d'une mémoire 10 organisée en mots et qui peut être du type décrit dans le brevet des Etats-Unis d'Amérique n° 2 016 450. Une telle mémoire est constituée par une matrice bidimensionnelle classique de rangées et de 71 05250 3 2091964 colonnes de cellules 100. Chaque cellule est essentiellement une "bascule bistable capable d'enregistrer un bit» Comme on le voit, chaque cellule comporte quatre bornes, la première 101 étant reliée à une source électrique, la seconde 102 étant reliée à une 5 ligne de mots associée et les deux dernières 103 et 104 étant reliées à travers des diodes de couplage 105 et 106 à des lignes de bits séparées 107 et 108. Chaque ligne de mots est commandée par un circuit sélecteur de mots 110 qui reçoit de manière classique les signaux d'adresse binaires et de synchronisation. Chaque paire de 10 lignes de bits est reliée à son propre circuit d'inscription 111 qui reçoit de manière classique les signaux à inscrire et la synchronisation. Chaque paire de lignes débits est de plus reliée à un détecteur individuel 112 qui reçoit également des entrées de synchronisation et fournit de manière classique les données en 15 sortie. Pour écrire un mot dans les cellules associées à une ligne de mots particulière, il faut appliquer par l'une des lignes de Dits un courant à travers l'une des diodes de chaque cellule de la rangée correspondante pendant que sa ligne de mots est maintenue à un 20 potentiel réduit. Par exemple, pour écrire un mot, on applique les signaux d'adresse binaires et de synchronisation aux sélecteurs de mots 110, dont l'un abaisse le potentiel de la ligne de mots à laquelle il est relié. Les entrées d'information et de synchronisation peuvent ensuite être appliquées à chaque circuit d'inscrip-25 tion 111 pour exciter la ligne voulue de chaque paire de lignes de bit. La ligne de mots sélectionnée étant à un potentiel inférieur à celui des autres lignes de mots,le courant de la ligne de bitspeut circuler dans la cellule choisie pour la positionner à l'état correspondant au bit à enregistrer. Après cela, la ligne de mots sélec-30 tionnée remonte au potentiel de repos commun à toutes les autres lignes de mots. Au repos, les potentiels des lignes de mots et des lignes de bitssont tels que les diodes de couplage 105 et 106 sont polarisées en sens inverse. Cette polarisation inverse isole électrique-35 ment chaque cellule de ses lignes de bits à tout moment, sauf lors- • que l'on veut détecter ou modifier son état. Pour effectuer une lecture non destructive d'un mot enregis-* tré, il faut également abaisser le potentiel de la ligne de mots correspondante et appliquer les signaux de synchronisation à chaque 71 05250 4 2091964 détecteur débits 112. Le rapport du potentiel réduit de la ligne de mot et des autres potentiels apparaissant dans le système est tel que les diodes de couplage 105 et 106 associées aux cellules sélectionnées tendent à être polarisées dans le sens direct. Ce-5 pendant, dans chaque cellule, un seul transistor est conducteur à un instant donné. De ce fait, la diode de couplage qui est associée au transistor conducteur fournit à la ligne de bits à laquelle elle est reliée un courant plus intense que celui de l'autre diode de couplage de la même cellule. Le courant qui passe des lignes de 10 "bit aux diodes de couplage est donc principalement un courant dynamique, c'est-à-dire un courant qui est associé à la décharge des capacités parasites des lignes de "bits et des circuits qui leur sont reliés. Ainsi, au cours d'un cycle de lecture, l'amplificateur 111 et le détecteur 112 ne fournissent que peu ou pas de cou-15 rant. En conséquence, l'intensité inégale qui circule dans les lignes de bits associées provoque une décharge inégale de leurs capacités parasites. Le circuit 112 est un détecteur équilibré qui transforme la tension différentielle produite par la décharge des capacités parasites des lignes de bits,en une sortie binaire. 20 La figure 2 représente un circuit bistable réalisé selon les principes de l'invention et que l'on peut utiliser comme cellule 100 dans le système de mémoire de la figure 1. Plus précisément, les circuits qui sont entourés par le rectangle en traits mixtes 19 sur la figure 2 représentent la structure interne d'une forme 25 préférée de cellule 100 de la figure 1. Le circuit bistable comprend deux transistors à jonction appariés 20 et 21, illustré comme étant du type NPN, connecté en une bascule classique. Dans ce montage, la base 23 du transistor 20 est reliée par une résistance 29 à un noeud 33 qui est à son tour relié par une résistance 30 au 30 collecteur 25 du transistor 21. La base 26 du transistor 21 est reliée par une résistance 31 ,à un noeud 32 qui est à son tour relié par une résistance 28 au collecteur 22 du transistor 20. Le collecteur 22 du transistor 20 et le collecteur 25 du transistor 21 sont respectivement reliés par des résistances de charge sépa-35 rées 34 et 35 à une borne commune 101 qui est elle-même reliée à une source de potentiel +V, Les émetteurs 24 et 27 des transistors 20 et 21 sont reliés ensemble à une borne commune 102 qui est reliée à une ligne de mots 109. 71 05250 5 2091964 Le noeud 32, qui est le point de jonction des résistances de couplage en série 28 et 31, est relié par une résistance 36 à une borne 103 qui est elle-même reliée par une diode de couplage 105 à l'une des lignes 107 de la paire,de lignes de bits qui est 5 associée à la cellule. Le même, le noeud 33, qui est le point de jonction des résistances de couplage en série 29 et 30, est relié par une résistance 37 à une borne 104, qui est elle-même reliée par une autre diode de couplage 106 à la seconde ligne 108 de la paire de lignes de bits. 10 A titre d'exemple, le potentiel d'alimentation +V peut être d'environ 4,5 volts, d'où un potentiel de repos d'environ 1,7 volt pour les lignes débits 107 et 108 et un potentiel de repos d'environ 3,5 volts pour la ligne de mot 109. Dans ces conditions, les diodes 105 et 106 sont polarisées en sens inverse, c'est-à-dire 15 bloquées au repos. Cette particularité permet d'éliminer le courant continu de repos des lignes débits. Pendant la lecture et l'inscription, les rapports de potentiel sont modifiés de façon que l'une ou les deux diodes 105 et 106 soient polarisées dans le sens direct de façon à laisser pas-20 ser un courant supplémentaire de l'une ou des deux lignes de bits 107 et 108 vers la cellule. La solution consistant à acheminer vers la cellule -un courant supplémentaire indépendant pendant les opérations de lecture et d'inscription permet de rendre les amplitudes des signaux de lecture et d'inscription indépendantes de la 25 dissipation de puissance au repos. Il ressort clairement de la figure 2 que pour une tension d'alimentation donnée +V et pour une tension de repos donnée de la ligne de mots 109, les résistances 34 et 35, par exemple de 30 000 ohms, déterminent principalement la dissipation de puissance de la 30 cellule au repos. Les courants dynamiques, c'est-à-dire les courants de lecture et d'inscription, ne passant pas dans les résis-tanceq$4 et 35, la dissipation au repos peut être rendue pratiquement aussi faible que possible sans affecter les caractéristiques dynamiques de la cellule. 35 Pour expliquer le mécanisme de l'inscription dans la cellule' 100. on suppose initialement que, le, transistor 20 est conducteur ' de la cellule et que l'on désire faire basculer ll état/fp'est-a-dire rendre le * transistor 21 conducteur et le transistor 20 bloqué. On commence par abaisser le potentiel de la ligne dé mots 109 à sa valeur de. 71 05250 6 2091964 repos, par exemple 3,5 volts à 0,25 volt. La ligne de bits 107 reçoit un courant qui circule à travers la diode 105 et.la résistance 36 pour aboutir au point 32. Le transistor 20 étant initialement conducteur, la majeure partie de ce courant passe 5 initialement à travers la résistance 28 dans le collecteur 22 du transistor 20. Ce surcroît de courant a pour effet d'augmenter la chute ohmique dans la résistance 28, c'est-à-dire le potentiel du point 32. Le courant commence alors à se diviser et circule également à travers la résistance 31 vers la base 26 du transistor 10 21, ce qui tend à le rendre conducteur. On sait que, dans le mécanisme de réaction caractéristique de ce montage de bascule, lorsque le courant commence à circuler vers la base du transistor 21, son potentiel de collecteur, et par conséquent le potentiel de base du transistor 20, s'abaisse au point de bloquer ce der-15 nier transistor. A la fin du basculement, le courant de la ligne débits 107 est interrompu, et la ligne de mots 109 peut revenir à son potentiel de repos, ou une opération de lecture peut être directement effectuée sans que la ligne de mots revienne au repos. Pour réaliser une lecture non destructive du contenu de la 20 cellule de la figure 2, il suffit de réduire le potentiel de la ligne de mot 109 à partir de sa valeur de repos, par exemple à environ 0,25 volt, puis de détecter la différence de potentiel qui apparaît entre les lignes de bits 107 et 108. Si le transistor 21 est conducteur, un courant circule de la ligne 108 à travers 25 la diode 106 et la résistance 37, dans le collecteur du transistor 21. Ce courant dynamique correspond à une décharge partielle de la capacité qui est associée à la ligne de bits 108. Un courant dynamique plus faible passe également de la ligne de bits 107, à travers la diode 105, la résistance 36, la résistance 31, à la 30 base 26 du transistor 21. Le courant que fournit la ligne de bits 108 étant plus intense que celui que fournit la ligne de bits 107, les capacités de la ligne 108 subissent une décharge plus importante que celle de la ligne 107. Cette inégalité des décharges provoque l'apparition d'une différence de potentiel entre les lignes 35 107 et 108 qui peut être convertie en un signal de sortie par le détecteur débits 112 (figure 1). De même, si le transistor 20 est • conducteur, la ligne débits 107 se décharge plus que la ligne de bits 108. La différence de potentiel de polarité opposée qui apparaît entre les lignes 107 et .108 est-convertie en un signal de 71 05250 7 2091964 sortie complémentaire du premier par le détecteur 112. A la fin de l'opération de lecture, la ligne de mots peut revenir à son potentiel de repos, ou une opération d'inscription peut être directement enchaînée sans ramener la ligne de mots à son potentiel de 5 repos. la mise en oeuvre de l'invention fait apparaître des paramètres de système et de circuit et des considérations de la plus grande importance qui vont maintenant être décrits en détail. Tout d'abord, il est essentiel que les résistances de char-10 ge 34 et 35 soient directement couplées aux collecteurs respectifs 22 et 25, comme sur la figure 2, et non pas à travers les résistances respectives 28 et 30, comme dans les circuits classiques. Ce point est un aspect important de la présente invention. Pour apprécier l'importance de cette modification, il faut 15 examiner le fonctionnement de la cellule, de la figure 2 dans le cas où les résistances 34 et 35 sont reliées aux collecteurs des transistors 20 et 21 à travers les résistances respectives 28 et 30. Dans ce cas, une diminution du potentiel de la ligne de mot préparant une opération de lecture provoque une augmentation du 20 courant (au-dessus de sa valeur de repos) qui circule dans les résistances 34 et 35 et nécessairement dans les résistances 28 et 30» Cette augmentation du courant traversant les résistances 28 et 30 diminue l'intensité du courant de signal (prélevé sur les lignes débits) que peut dériver la résistance 28 ou 30 avant que le -po-25 tentiel du noeud 32 ou 33 atteigne le seuil de basculement de la cellule, le courant de signal admissible et, par conséquent, la marge de bruit, est ainsi sensiblement réduit pendant une opération de lecture. Il est également important que les diodes 105 et 106 soient 30 reliées à la cellule par des résistances respectives 36 et 37, comme représenté figure 2. En l'absence des résistances 36 et 37, le potentiel des lignes débits 107 et 108 serait limité et devrait être régulé avec précision pour éviter le basculement de la cellule pendant une opération de lecture car la seule chute de potentiel 35 existant entre la cellule et les lignes de bits serait dans ce cas la chute directe (environ 0,7 volt) des diodes 105'et 106 qui est relativement constante. On appréciera l'importance de ce point en, se rappelant que, pendant une opération de lecture, il faut éviter que le potentiel de celui des noeuds 32 ou 33 qui est relié à la 71 0525Ô 8 2091964 base du transistor bloqué n'atteigne une valeur suffisante pour le débloquer. Dans le cas contraire, la lecture serait destructive, c'est-à-dire que l'information enregistrée serait perdue. Les résistances 36 et 37 ont pour effet d'abaisser les potentiels des 5 points 32 et 33 de façon à augmenter les valeurs pratiques des amplitudes de signal et des marges de bruit au cours de l'opération de lecture. L'obtention des meilleurs résultats exige également un choix judicieux des rapports des résistances 36 et 37 aux résistances 10 respectives 28 et 30. Il est souhaitable que le rapport de la résistance 36 à la résistance 28 (et de la résistance 37 à la résistance 30) soit ma Trima 1 pour une opération de lecture, mais minimal pour une opération d'inscription. En général, on choisit un compromis entre ces exigences opposées pour obtenir le meilleur équi-15 libre entre les marges de bruit et les vitesses de fonctionnement. Cependant, ce rapport doit être au moins égal à l'unité et, dans la majorité des cas, d'environ 1,5 à 2,0» Il peut arriver, dans certains cas, qu'un rapport supérieur à 3 ou 4 soit nécessaire pour 1'obtention de résultats optimaux. 20 L'introduction des résistances 29 et 31 (pour éviter le couplage direct des points 32 et 33 aux bases respectives 26 et 23 des transistors) est importante pour augmenter la différence de potentiel qui apparaît, entre les lignes de bits pendant une opération de lecture. Les meilleurs résultats sont obtenus avec une 25 résistance 29 sensiblement égale à la résistance 28 et une résistance 31 sensiblement égale à la résistance 30. Pour réaliser Tin fonctionnement bistable équilibré, les éléments correspondants des deux moitiés symétriques de la bascule de la figure 2 doivent être appariés. Ainsi, les caractéristiques des 30 transistors 20 et 21 doivent être aussi voisines que possible ; la résistance 29 doit être égale à la résistance 31, la résistance 28 doit être égale à la résistance 30, la résistance 36 doit être égale à la résistance 37 et la résistance 34 doit être égale à la résistance 35. De plus, les caractéristiques des diodes 105 et 106 35 doivent être aussi voisines que possible. Les résistances de eharge 34 et 35 peuvent avoir une valeur type de 30 000 ohms, les résistances 28, 29, 30 et 31 une valeur de 1000 ohms et les résistances 36 et 37 une valeur de 1500 à 2000 ohms. Les diodes de couplage 105 et 106 peuvent avantageusement 71 05250 9 2091964 être des diodes à barrière de Schottky de façon à minimiser la charge capacitive des lignes de bits et à réduire au maximum les courants de fuite circulant de la cellule vers ces lignes de bits au ou moment/ les diodes de couplage se bloquent (grâce à l'accumula-5 tion minimale des porteurs minoritaires dans une diode Schottky conduisant dans le sens direct). A la fin de l'opération d'inscription, il faut éviter qu'une fraction importante de la charge accumulée dans le transistor conducteur (20 ou 21) soit restituée aux lignes de bits au moment où les diodes de couplage se bloquent, 10 ce qui serait le cas si ces dernières accumulaient une quantité exagérée de porteurs minoritaires. A cet égard, on peut évidemment *■ utiliser des diodes à jonction à condition que leur accumulation de porteurs minoritaires soit moindre que'celle du transistor conducteur. 15 On notera que dans la description qui précède les termes "collecteur", "base", et "émetteur" désignent les trois zones fonctionnelles d'un transistor à jonction. Il existe généralement une certaine résistance parasite entre la zone fonctionnelle et son électrode associée ; par exemple, il existe une résistance série 20 .. de collecteur entre le collecteur et l'électrode collecteur, une résistance série de base entre la base et l'électrode base," etc.. Dans toute la description de la figure 2,- on a supposé que toutes les résistances parasites existant entre les zones fonctionnelles et les électrodes respectives 22 et 25 (collecteur"), 25 23 et 26 (base), et 24 et 27 (émetteur) sont négligeables comparées aux résistances qui sont explicitement représentées sur la figure 2» Les électroniciens comprendront sans mal que le circuit de la figure 2 peut être réalisé en circuit intégré de façon que les 30 résistances 28 et 30 soient en fait les résistances parasites de collecteur et les résistances 29 et 31 les résistances parasites de base des transistors intégrés. Dans ce cas, le noeud 32 peut être considéré à la fois comme "l'électrode collecteur" du transistor 20 et "l'électrode base" du transistor 21. De même, le 35 noeud 33 peut être considéré comme étant à la fois "l'électrode collecteur" du transistor 21 et "l'électrode base" du transistor 20, Dans ce cas, les résistances de chargé 34 et 35 ne sont pas des résistances reliées aux électrodes collecteur, mais plutôt (par exemple) des zones résistives épitaxiales se terminant dans 71 05250 10 2091964 les zones collecteur à l'intérieur du circuit intégré. Un avantage marquant de la mémoire décrite est la simplicité de la cellule 'unitaire 100 qui permet de réaliser au moins la matrice de base sous la forme d'un circuit intégré monolithique à 5 semi-conducteur, la conception et la réalisation de telles structures sont bien connues et ne nécessitent pas une description plus poussée. De même, les circuits de sélection de mots et de lecture et d'inscription peuvent prendre diverses formes. Dans une réalisation pratique, les lignes de mots sont à en-10 viron 3,5 volts pendant les périodes de repos et leur potentiel s'abaisse à environ 0,25 volt pendant les périodes dynamiques, c'est-à-dire pendant la lecture et l'inscription, alors que les lignes de bits sont à environ 1,7 volt pendant les périodes de repos et à environ 1,25 volt pendant les périodes dynamiques. 15 On comprendra que les paires de lignes de bits ne sont pas nécessairement utilisées comme dans le cas de la figure 1 et que les cellules d'une colonne peuvent n'être reliées qu'à une seule ligne de bits à condition d'être étudiées pour un fonctionnemen-fc non équilibré, conformément aux principes connus, le fonctionne-20 ment équilibré des paires de lignes de bits, décrit en détail ci-dessus, est cependant préférable pour obtenir les performances optimales du système. Il va de soi que la présente invention n'a été décrite ci-dessus qu'à titre explicatif, mais nullement limitatif, et que 25 l'on pourra y apporter toutes modifications sans sortir de son cadre. 71 05250 2091964 REVENDICATIONS 1. Circuit de mémorisation de l'information comprenant une paire de transistors bipolaires dont les émetteurs sont reliés ensemble à un premier point commun pour constituer une première con- 5 nexion à un conducteur d'acheminement de l'information, deux éléments résistifs en série reliant le collecteur d'un premier transistor à la base du second et deux autres éléments résistifs en série reliant le collecteur du second transistor à la base du premier, ledit circuit étant caractérisé en ce que les collecteurs de 10 chaque transistor sont directement reliés par des éléments résistifs individuels à un second point commun relié à une source de potentiel électrique et en ce que d'autres éléments résistifs individuels sont interposés entre le point de jonction d'au moins l'un des groupes de deux éléments résistifs en série et un compo-15 sant individuel à conduction asymétrique qui est relié à un conducteur individuel d'acheminement de l'information. 2. Circuit selon la revendication 1, caractérisé en ce que le rapport de la résistance du dispositif (36, 37) qui relie le dispositif à conduction asymétrique au point de jonction (32, 33) 20 et la résistance du dispositif (28, 30) qui relie ce point de jonction au collecteur du transistor est au moins égale a l'unité. 3. Circuit selon la revendication 2, caractérisé en ce que ledit rapport est compris entre 1,5 et 2,0. 4. Circuit selon la revendication 2j caractérisé en ce- que 25 ledit rapport est inférieur à 4«