FR 2057047 A1 19710507 FR 7029347 A 19700807 70 29347 2057047 La présente invention se rapporte à des appareils de traitement de données et plus particulièrement, elle concerne des moyens, procédés et appareils pour le cadrage de signaux octals codés binaires par des chiffres décimaux. Cette invention se rapporte aus-5 si à des procédés et appareils pour la conversion de signaux codés en une certaine base de numération en signaux codés en me autre base de numération. Dans la technique actuelle des unités de traitement de données sont utilisées couramment dans des applications où les données 10 devant être traitées et les données de sortie définitive traitées sont en base de numération décimale. Cependant, les unités de traitement de données traitent normalement les données représentées sous une forme octale codée binaire. Par conséquent, il est nécessaire de convertir des nombres représentés en octale codée binaire 15 en un signal décimal codé binaire. De plus, dans certaines applications, par exemple dans une banque, il est impératif que les données traitées soient précises lorsqu'elles sont représentées en fin de traitement en décimales. Par exemple, les banques exigent que leurs chiffres soient précis au centime près. Ainsi, une ban-20 que n'accepterait pas que des chiffres soient erronés, même de quelques centièmes, à la fin du traitement de la gestion quotidienne. Un problème se pose pour maintenir ce haut degré de précision, lorsque l'on traite des nombres fractionnaires ; ceci est dû au 25 fait qu'une fraction décimale ne peut pas toujours être représentée exactement en binaires. Il s'en suit, que les unités de traitement de données sont agencées normalement pour traiter tous les nombres comme des entiers codés binaires. Aucun mécanisme n'est normalement prévu pour traiter des fractions. 50 Plusieurs fois, il est nécessaire de cadrer un nombre octal codé binaire vers la gauche par un ou plusieurs chiffres décimaux, en vue de convertir le nombre fractionnaire en nombre entier. Par exemple, il peut être nécessaire d'additionnel les nombres décimaux 12 et 1,2 lorsque les deux nombres sont effectivement l'un et l'au-55 tre sous une forme octale codée binaire comme 12. Le nombre qui représente 12 doit être cadré ou décalé vers la gauche de telle sorte qu'il devienne 120. Les nombres peuvent alors être additionnés ensemble par l'unité arithmétique de traitement. L'on doit conserver en programme la trace de la virgule décimale. 40 Cependant, la multiplication par le nombre décimal 10 n'est 70 29347 2. 2057047 pas seulement une question de décalage des nombres vers la gauche, car les nombres 12 et 1,2 sont effectivement représentés en signaux de nombres entiers oetals codés binaires, dans l'unité de traitement. Ainsi, les signaux octals équivalents du nombre déci-5 mal 12 doivent être multipliés par l'octal 12 (en décimal 10) pour obtenir le cadrage décimal à gauche. Précédemment, le cadrage décimal à gauche mentionné ci-dessus était traité par programmation. Le procédé de programmation est lent et nécessite un espace de programmation considérable , 10 et par conséquent^ il n'est pas désirable pour cette raison. Il est aussi nécessaire de cadrer un nombre représenté par des signaux, vers la droite. Au cours d'un cadrage à droite, il est parfois nécessaire de convertir un nombre octal codé binaire en un nombre décimal codé binaire. De plus, au cours d'un cadrage 15 à droite, il est parfois nécessaire de ne convertir que les extrémités d'ordre inférieur des signaux, en décimales codées binaires et de laisser l'extrémité d'ordre supérieur sous une forme codée octale. Il est aussi parfois nécessaire, d'arrondir un nombre octal codé binaire en décimal au cours d'un cadrage à. droite. Par 20 exemple, il peut être nécessaire d'arrondir le nombre 25673 au troisième chiffre à partir de la droite, c'est-à-dire à partir du chiffre 6. Cependant, le nombre est contenu dans la machine sous une forme octale codée binaire. Pour arrondir le nombre au troisième chiffre près, il est nécessaire de convertir l'extrémité 25 d'ordre inférieur du nombre octal codé binaire à deux chiffres décimaux codés binaires puis à ajouter une unité au reste du nombre, si le second chiffre est 5 ou supérieur à 5. Ainsi, le nombre 25673 (qui est représenté effectivement sous une forme octale codée binaire-) est décalé à droite et converti de telle sorte que 30 les chiffres 256 soient représentés en nombres octals codés binaires et les chiffres 73 soient représentés en décimales codées binaires. Etant donné que 7 est supérieur à 5, un 1 est ajouté à 256 (représenté en octal codé binaire) afin, de l'arrondir. Ainsi, il est souhaitable d'avoir un agencement destiné à 35 convertir les portions d'ordre inférieur d'un nombre octal codé binaire en décimales ou de convertir l'ensemble du nombre en octals. Cette commodité a été réalisée dans le passé, dans les unités de traitement de données, par la programmation suivant laquelle le nombre devant être converti est divisé par le chiffre déci-40 mal 10 élevé à une certaine puissance, le reste étant retenu comme 70 29347 3. 2057047 chiffre décimal. L'on a aussi utilisé la programmation complétée par des tableaux importants ou des réseaux logiques importants. Cependant, le procédé qui consiste à utiliser des programmes ou des tables est lent et nécessite un espace de programmation impor-5 tant. Les réseaux logiques importants sont coûteux. La présente invention concerne des procédés nouveaux de fonctionnement d'un appareil de traitement de données et des appareils nouveaux qui éliminent dans une très large mesure les inconvénients mentionnés ci-dessus. Plusieurs des organes nécessaires 10 aux appareils sont constitués par des équipements existant dans la plupart des appareils de traitement de données. Généralement, un des aspects de la présente invention envisage le décalage ou le cadrage à gauche ou à droite d'un nombre octal codé binaire par tin chiffre décimal qui répond à un seul opé-15 rateur de cadrage ou de décalage et à un facteur de cadrage qui identifie le nombre de décalages de chiffres décimaux nécessaires. Brièvement, tin exemple de réalisation de l'invention comporte un appareil de traitement de données destiné à décaler tin signal binaire codé dans une première base de numération par un chiffre co-20 dé dans une seconde base de numération. Un premier registre garde en mémoire ou enregistre un opérateur identifiant le décalage. Un second registre enregistre un signal de facteur de cadrage identifiant le nombre de décalages de chiffres nécessaires. Des moyens sont prévus pour fournir tin signal binaire codé dans ladite premiè-25 re base de numération devant être décalée. Des moyens répondent à l'opérateur de décalage enregistré et au facteur de cadrage enregistré pour décaler le signal binaire codé dans la première base de numération par le nombre de chiffres dans la seconde base de numération identifié par le facteur de cadrage enregistré. Dans un 30 exemple préféré de réalisation, la-première base de numération est la base octale et la seconde est la base décimale. Il résulte de cet aspect de la présente invention que le décalage de signaux octals codés binaires en signaux décimaux est réalisé de façon bien plus rapide et que l'on élimine le gaspillage d'espace de program-35 mation. Suivant un exemple spécifique de réalisation de la présente invention, un procédé est prévu pour le cadrage à droite d'un signal octal codé binaire. De façon suceinte, le procédé consiste à convertir un signal de nombre entier octal codé binaire, en la 40 portion la plus significative codée en octal et en la portion la 70 29347 4. 2057047 moins significative composée de chiffres décimaux codés binaires. Le nombre de chiffres décimaux est indiqué par le signal de facteur de cadrage. Les pas de traitement sont comptés dans un compteur par l'intermédiaire d'une série prédéterminée d'états, et 5 répondent à chacun des états pour produire une série de signaux digitaux codés octals représentant l'octal 12~n dans lequel n est au moins aussi grand que le nombre maximum de chiffres décimaux désirés dans le résultat. Le signal de nombre entier et chaque signal digital codé produits sont combinés, ce qui donne un signal 10 fractionnaire représentant le produit de la série des signaux digitaux codés et du signal de nombre entier. Le signal fractionnaire et une série de signaux produits, dérivés de ceux-ci sont appliqués à des dispositifs multiplicateurs destinés à multiplier chacun par dix pour produire des signaux produits, des signaux 15 fractionnaires, et un total d'au moins ;n-l signaux produits dérivés de ceux-ci qui sont appliqués au dispositif multiplicateur. Le signal le plus significatif qui représente un chiffre décimal, provenant de chacun des signaux produits dans l'ordre de leur formation, et par ordre de poids décroissant, sont enregistrés. Les si-20 gnaux digitaux décimaux enregistrés, sont appliqués en série, suivant l'ordre de poids décroissant, à me entrée d'un additionneur à deux entrées parallèles qui effectue l'addition binaire sous une forme codée octale. Le nombre de signaux digitaux décimaux appliqués est au moins égal à n moins la valeur du signal de facteur de 25 cadrage. Les signaux de sortie de l'additionneur sont appliqués en retour à l'une ou l'autre des entrées de l'additionneur, décalés suivant leur poids binaire par rapport à au moins l'une de ces entrées, de telle sorte que la somme effective formée par l'additionneur, est le produit de dix fois les signaux de sortie appliqué de 30 l'additionneur, plus le signal digital appliqué, qui produit les signaux de sortie correspondants de l'additionneur. L'un des signaux digitaux est appliqué à l'additionneur de façon simultanée par rapport à l'application de chacun des signaux de sortie différents de l'additionneur. Les signaux de sortie de l'additionneur, 35 après que l'on ait appliqué tous ces signaux digitaux, représentent la portion octale la plus significative du signal converti, et les signaux digitaux restants qui sont enregistrés, représentent la portion la moins significative de signal converti. Un appareil, qui incorpore la présente invention, est aussi envisagé 40 pour effectuer la conversion suivant le procédé défini ci-dessus. 70 29347 5. 2057047 Un exemple de réalisation de la présente invention utilise la combinaison d'un compteur et d'ion décodeur pour produire une série de signaux digitaux représentant une fraction utilisée pour convertir tin signal de nombre entier en un signal de nombre frac-5 tionnaire. De façon succincte, une telle réalisation comporte un appareil de traitement de données destiné à convertir un signal de nombre entier en un signal de nombre fractionnaire dans une base de numération prédéterminée. Des moyens sont prévus pour recevoir un signal de nombre entier à convertir. Un compteur compte par 10 l'intermédiaire de séquences d'états au moins égaux en nombre au nombre minimum de signaux digitaux significatifs, dans cette base de numération, requis pour les signaux fractionnaires. Un dispositif, qui peut être un décodeur, répond à chaque état du compteur pour produire une série de signaux digitaux codés. La série de si-15 gnaux digitaux codés ainsi produits, représente "un nombre fractionnaire utilisé pour la conversion d'un signal de nombre entier en vin signal de nombre fractionnaire. Un dispositif est prévu destiné à combiner la série de signaux digitaux et le signal de nombre entier, afin de produire des signaux fractionnaires correspondants 20 au produit de ceux-ci. Un procédé pour convertir un signal de nombre entier, utilisant l'appareil ci-dessus est aussi envisagé dans un cadre élargi de la présente invention. Un tel agencement est d'une signification spéciale, étant donné qu'il supprime le besoin de registres 25 importants destinés à contenir tous les signaux digitaux codés représentant le signal fractionnaire utilisé pour la conversion. Suivant un autre aspect de la présente invention, un appareil de traitement de données est prévu pour convertir des signaux codés dans line première base de numération, en signaux codés dans 30 une seconde base de numération, utilisant un additionneur. De façon succincte, un tel mode de réalisation de la présente invention envisage un appareil de traitement de données pour convertir une série de signaux digitaux binaires codés dans une première base de numération en signaux binaires codés dans une seconde base de nu-35 mération. Au moins un additionneur à deux entrées parallèles est prévu, qui effectue l'addition binaire dans une seconde base de numération. Un dispositif est prévu pour appliquer les signaux de sortie de l'additionneur en retour à l'une et l'autre des entrées de l'additionneur, décalés suivant leur poids binaire, par rapport 40 à au moins l'une de ces entrées, de telle sorte que la somme effec 70 29347 6. 2057047 tive formée par l'additionneur soit le produit de la première base de numération multipliée par les signaux appliqués de sortie de l'additionneur. Un dispositif est prévu pour appliquer sous une forme série, de tels signaux digitaux, par ordre de poids décrois-5 sant à une entrée d'un additionneur, dormant lieu à ou introduisant l'addition de ceux-ci à la somme effective en cours, et produisant des signaux de sortie correspondants de l'additionneur, de tels dispositifs d'application de signaux digitaux, étant prévus dans leur fonctionnement, pour appliquer un tel signal digital de 10 façon sensiblement simultanée par rapport à l'application de chacun desdits signaux différents de sortie de l'additionneur. Les signaux de sortie de l'additionneur, après que l'on a ajouté de tels signaux digitaux, correspondent aux signaux binaires désirés codés dans une seconde base de numération. • 15 La présente invention envisage aussi un procédé pour conver tir des signaux codés dans une première base de numération en signaux codés dans une seconde base de numération, en utilisant un additionneur à deux entrées. Le procédé et l'appareil suivant cet aspect de la présente invention permettent l'emploi d'addition-20 neurs et de registres qui existent déjà dans la section arithmétique d'une unité de traitement de données et qui simplifient et augmentent la vitesse de conversion, de façon considérable par rapport à ce qui était réalisé dans la technique antérieure. La présente invention sera maintenant décrite, en relation 25 avec les dessins ci-joints, dans lesquels : La figure 1" représente un diagramme de blocs d'une unité de traitement de données, selon la présente invention, destinée à convertir un signal de nombre entier codé en un signal fractionnaire codé. 30 La figure 1A est un croquis représentant l'agencement des circuits basculeurs dans les registres représentés sur les figures 1 et 3. La figure 2 est un diagramme de blocs représentant les basculeurs de commande et de synchronisation utilisés dans l'appareil 35 de traitement de données des figures 1 et 3» La figure 3 est un schéma et un diagramme de blocs d'un appareil de traitement de données utilisé pour convertir des signaux fractionnaires codés en signaux décimaux codés et pour convertir des signaux décimaux codés en signaux octals codés. Les circuits 40 des figures 1 et 3 forment en fait un seul système, mais sont scin- COPY 70 29347 7. 2057047 dés tels que représentés sur les figures 1 et 3 pour simplifier la représentation et l'explication. La figure 3 comporte des circuits qui sont les mêmes que ceux de la figure 1. Ces circuits sont identifiés par des références numériques communes. 5 La figure 4 est ion organigramme représentant la séquence des opérations de l'appareil de traitement de données de la figure 1 pour la conversion d'un signal de nombre entier codé en un signal de nombre fractionnaire codé. Les figures 5A - 5C constituent un organigramme représentant 10 la séquence des opérations de l'appareil de traitement de données de la figure 3* destiné à convertir un signal fractionnaire en un signal de nombre entier décimal, et à convertir un signal de nombre entier décimal en un signal octal codé. Les figures 4 et 5A -5C représentent la séquence d'opération en vue de l'exécution d'un 15 opérateur de cadrage à droite, et La figure 6 est un organigramme représentant la séquence des opérations de l'appareil de traitement de données de la figure 3 en vue de l'exécution de l'opérateur de cadrage à gauche. On doit noter que l'on a adopté une certaine terminologie et 20 une notation simplifiée, en vue de décrire l'invention, afin de simplifier et de rendre plus claire la description et les dessins. Les figures 1 et 3 sont en fait un système unique, mais ont été représentées séparément, en vue de rendre plus claires les différentes phases de l'opération du système. Certaines parties sont 25 représentées sur la figure 1 et répétées sur la figure 3 afin de rendre plus claire l'explication. Les mêmes références numériques sont utilisées à la fois sur les figures 1 et 3 pour l'identification des mêmes organes. En fait, il n'existe qu'un seul organe qui est dédoublé de la figure 1 à la figure 3» Par exemple, une unité 30 de commande 10 est représentée sur la figure 1 et répétée sur la figure 3. Les circuits de sortie SO à S17 sont représentés sur les fi- . gures 1 et 3 et appartiennent à l'unité de commande 10. Seuls SO et S9 sont représentés sur la figure 1 et S10 et S17 sont repré-35 sentés sur la figure 3» le reste étant indiqué en pointillés. La séquence suivant laquelle les signaux de commande sont appliqués à ces circuits de sortie, est représentée par les organigrammes des figures 4-6. Les caractères de référence pour les circuits de sortie sont représentés adjacents aux différentes cases de l'or-40 ganigramme des figures 4 - 6. La séquence d'opération de l'unité t. COPV 70 29347 8. 2057047 de commande 18 apparaîtra de façon évidente de la description suivante et en se référant aux figures 4-6. L'unité de commande 10 comporte des circuits de sortie supplémentaires qui commandent diverses opérations dans le système de 5 la figure 1. Ces circuits de sortie ne sont pas identifiés de façon spécifique, car ils proviennent de l'unité 10, mais ils sont généralement indiqués par "autres circuits de commande". Ces "autres circuits de commande" sont les sorties de circuits à portes logiques conventionnels qui sont contenus dans l'unité de comande 10, 10 mais qui ne sont pas représentés de façon spécifique sur les figures 1, 3. Ces circuits de sortie sont représentés entre parenthèses à diverses entrées des figures 1 et 3 et sont exprimés en termes booléens correspondant à la combinaison de signaux logiques nécessaires pour produire un signal sur le circuit de sortie cor-15 respondant. Les circuits de sortie sur lesquels un signal de commande doit être appliqué pour vérifier ou rendre vraies des équations booléennes sont utilisés dans ces équations. Un point entre guillemets est utilisé pour représenter une fonction "ET" a-lors qu'un plus entre guillemets "+" est utilisé pour indiquer une 20 fonction "OU". Ainsi, (S4.CTR ^ 0 + S5 . QÏ) identifie un circuit de sortie de l'unité de contrôle 10 et indique qu'un signal de commande est appliqué au circuit de sortie (S4.CTR ^ 0 + S5 . Ql) lorsque les signaux de commande sont appliqués simultanément à chacun des cireuits de sortie S4 et CTR ^ 0 ou S5 et Q1. 25 Les circuits basculeurs sont utilisés dans les registres des figures 1 et 3 et sont utilisés comme circuits de synchronisation et de commande sur la figure 2. Le système de notation utilisé pour identifier les basculeurs et leurs circuits de sortie doit être mentionné. Une bascule est identifiée par une lettre ou par 30 une lettre et un symbole, suivi d'un "F", c'est-à-dire Q1F, alors que ses circuits de sortie sont identifiés par les mêmes symboles, mais sans la lettre "F". Un symbole surmonté d'une barre, c'est-à-dire QÏ, est utilisé pour identifier le circuit de sortie recevant un signal de commande lorsque la bascule correspondante, c' 35 est-à-dire Q1F se trouve à l'état 0 ou enregistre un bit "0". Un symbole sans barre, c'est-à-dire Ql est utilisé pour identifier la sortie d'un circuit et reçoit un signal de commande, lorsque la bascule correspondante, c'est-à-dire Q1F se trouve à l'état 1 ou enregistre un bit "l". 40 Les bascules qui constituent les cellules dans chaque régis- 70 29347 9. 2057047 tre sont identifiées par des symboles analogues. La désignation de lettre pour un registre suivi par le nombre de la eellule est utilisée pour identifier chaque bascule dans un registre. Ainsi, le registre Y comporte les bascules YOF à Y41F et les circuits de 5 sortie correspondants YO, YO à Y4l, Y41, respectivement. Les organigrammes des figures 4-6 utilisent des symboles pour représenter diverses opérations. Par exemple, le symbole *— est utilisé pour indiquer un passage à l'état 1 ou me opération d'enregistrement et la notation 0 (figure 4) signifie le 10 passage à A, et la notation A •*— Y (figure 4) signifie le transfert du contenu du registre Y au registre A. CTR-1 (figure 4) signifie le recul d'une unité du compteur dans une opération de comptage. Un groupe de basculeurs dans un registre est identifié par 15 le symbole du registre ; suivi par m nombre correspondant au numéro le plus élevé du registre du groupe j suivi par deux points (:) j suivi par le nombre de basculeurs dans le groupe. Par exemple, A [38.39] •*— CC [41:39] (figure 4) signifie que le contenu des trente-neufs bascules en commençant par la bascule 41 dans le 20 registre CC, doit être transféré aux trente-neuf bascules en commençant par la bascule 38 dans le registre A. Les organigrammes comportent des cases qui apparaissent placées sur un coin. Ces cases indiquent que la condition dans la case est vérifiée, avant la continuation de l'opération. Par exem-25 pie, la case comportant Q1F = 1 dans la figure 4 indique que si la condition Q1F de la bascule est à l'état "l", le trajet vers la gauche doit être pris, alors que siQlF n'est pas dans l'état "l", le trajet vers la droite doit être adopté. I - OPERATEUR DE CADRAGE A DROITE 30 A. Théorie Un "opérateur de cadrage à droite" comporte un "facteur de cadrage" associé à celui-ci. L'"opérateur de cadrage à droite" spécifie qu'un signal de nombre entier en octal codé binaire doit être pris et décalé ou cadré vers la droite d'un nombre de fois 35 spécifié par le "facteur de cadrage" associé. Le "facteur de cadrage" et par conséquent le cadrage sont exprimés en chiffres décimaux. De plus, les signaux d'après ce cadrage doivent contenir me partie entière en octale codée binaire et une partie entière décimale codée binaire. La partie décimale codée binaire est à 40 l'extrémité la moins significative du signal et comporte le nombre 70 29347 10. 2057047 de chiffres décimaux spécifiés par le."facteur de cadrage". Ainsi, un signal de nombre entier en octal codé binaire est décalé en termes de chiffres décimaux codés binaires et voie portion du signal doit être convertie en signaux décimaux codés binaires. 5 Les signaux de nombre entier codés binaires peuvent être à une seule précision comportant seulement un mot ou à double précision comportant deux mots. L'opérateur de cadrage à droite est effectué par l'appareil mentionné ici, en deux phases, la Phase I et la Phase II. Au cours 10 de la Phase I un seul nombre entier octal de précision, est converti en une fraction octale. Pour simplifier le matériel mis en jeu, l'ensemble du nombre entier octal unique de précision est converti en une fraction octale plutôt que le nombre exact nécessaire pour le facteur de cadrage. Dans le cas de signal de nombre 15 entier à précision double, une portion est convertie en une fraction. Au cours de la Phase II, le signal fractionnaire octal de précision unique, est converti en signaux décimaux codés binaires sous forme de nombre entier. De plus, au cours de la Phase II, lès 20 chiffres décimaux les plus significatifs qui doivent être sous forme octale, sont reconvertis sous forme octale codée binaire. Des techniques analogues sont appliquées à la moitié la moins significative du nombre à précision double. Considérons un exemple simplifié comportant un facteur de 25 cadrage de 1 et le nombre décimal 123- L'exemple ne comporte pas le nombre réel de chiffres utilisés, mais représente la séquence des opérations nécessaires pour la conversion. Au cours de la Phase I, 123 est converti en une fraction par une multiplication qui utilise m nombre, élevé à une puissance négative. La multiplica-30 tion est utilisée plutôt que la division car la multiplication est beaucoup plus rapide. En vue de l'explication, supposons que le multiplicateur soit 10~^ (décimal). A la suite de la Phase I, le nombre entier 123 (décimal) x 10"^ devient le nombre fractionnaire 0,123 (décimal). 35 L'on doit évidemment comprendre que ces nombres sont traités sous forme octale codée binaire, dans l'appareil décrit ici, mais que l'explication est donnée en termes de chiffres décimaux, pour des raisons de facilité. Au cours de la Phase II, le nombre fractionnaire en octal codé binaire, est converti en un nombre entier décimal. 40 Ceci est effectué en multipliant de façon répétée la fraction par 70 29347 XX. 2057047 le nombre décimal 10 et en recueillant les chiffres de dépassement. Cette technique est courante dans l'utilisation des ordinateurs. Ainsi, les étapes suivantes sont parcourues dans l'exemple qui suit : 10 octal octal octal / ,123 x 10 = octal / ,23 x 10 octal décimal 1 / ,3 x 10 = 123 Ainsi, le nombre décimal codé binaire est obtenu. L'appareil 15 alors recouvertit tous les chiffres décimaux en octals, à l'exception du nombre de chiffres décimaux les moins significatifs spécifiés par le facteur de cadrage. La conversion est effectuée en convertissant les chiffres décimaux les plus significatifs en ehif-20 fres les moins significatifs. La théorie suivant laquelle les chiffres décimaux sont convertis en octals est décrite dans le livre intitulé "Seminumerical Algorithms" par Knuth publié par Addison-Wesley Publishing Company en 1969. A la page 280, vol. II, il est précisé qu'un nombre 25 peut être converti à partir d'une représentation en numération b en une représentation en une numération B en multipliant par "b" et en utilisant l'arithmétique en numération "B". Le livre "Seminumerical Algorithms" indique : "Si u, a dans le système de numération b la représentation 30 (u ... u,un) b, nous pouvons utiliser l'arithmétique du système m de numération B pour évaluer le polynome u^b + .... + u^b + uQ = u sous la forme ((... (umb + unj_^)b + ...)b + u^)b + uQ." Le tableau IV représente la séquence d'opérations utilisées ici pour la conversion de chiffres décimaux en chiffres sous for-35 me octale suivant la formule mathématique donnée ci-dessus. Sur le tableau IV, um représente le chiffre décimal le plus significatif et il est pris et converti sous une forme codée octale. Les chiffres décimaux sont codés dans lè code binaire 1-2-4-8. Un chiffre décimal dans le code 1-2-4-8 nécessite 4 bits 40 binaires pour représenter le chiffre décimal. Deux bits binaires supplémentaires sont ajoutés à l'extrémité la plus significative 70 29347 12. 2057047 10 15 20 25 30 35 de u_ et les bits sont divisés en deux chiffres octals, chacun de trois bits binaires. Par exemple, le chiffre décimal codé binaire 0001 est exprimé sous une forme octale codée binaire, comme suit 000 001. Le chiffre octal le plus significatif, exprimé sous forme octale, est alors multiplié par le nombre décimal 10 qui est en base de numération b. Le produit est alors ajouté à l'avant-dernier chiffre décimal le plus significatif et le résultat représen te le chiffre décimal le plus significatif et les avant-derniers chiffres décimaux les plus significatifs représentés sous forme octale codée binaire. Cette opération est répétée une étape après l'autre, c'est-à-dire que l'on multiplie la somme par le nombre décimal 10 qui est la base de numération en ajoutant le produit au chiffre décimal suivant jusqu'à ce que le nombre désiré de chiffres décimaux ait été converti sous une forme octale codée binaire. L'on peut voir dans le tableau IV ainsi que dans la description qui précède, que deux opérations de base sont nécessaires pour la conversion de code décimal en code octal. D'abord, il est nécessaire de multiplier la base b par une valeur et le produit doit ê-tre ajouté au chiffre suivant dans la série à convertir. Ainsi, une multiplication doit être effectuée et un chiffre décimal doit être ajouté pour chaque étape de la conversion, à l'exception de la première étape lorsque le nombre octal est pris virtuellement directement à partir du chiffre décimal le plus significatif. La présente invention utilise cette exigeance, en employant un additionneur à deux entrées parallèles pour la conversion qui est décrite en détail ci-après. En revenant à l'exemple, le facteur de cadrage est 1 et les chiffres codés décimaux 123 doivent être reconvertis en octals, à l'exception du chiffre le moins significatif 3. Suivant le procédé précisé ci-dessus, b est 10 (décimal) ou 1010 (binaire) et la conversion s'effectue comme suit (en utilisant la séquence d'étapes représentée sur le tableau ÏV): Ainsi, l'on a vu que les chiffres décimaux 12 sont reconverti} 12 décimal 70 29347 w. 2057047 tis en octals codés binaires en ne laissant que le chiffre 1, à savoir le chiffre 3 sous une forme décimale codée binaire. L'appareil suivant la réalisation décrite ici, traite de nombres à une seule précision et à treize octets ou octades et 5 des nombres à double précision à vingt-six octets ou octades, et le nombre maximum de chiffres décimaux nécessaires dans un nombre à cadrage à droite est 12. Par conséquent, dans l'appareil en ques- no tion, 10" (décimal) est multiplié par le nombre entier octal (par opposition à 10"^ utilisé dans l'exemple mentionné ci-dessus) 10 pour le convertir sous une forme fractionnaire. L'on a choisi 10, étant donné qu'il est la base du nombre dans lequel le nombre entier doit être converti par la multiplication répétée par 10 (décimal). L'on a choisi 12 comme exposant de puissance étant donné que c'est le nombre maximum de chiffres décimaux requis. Le ta- — 12 15 bleau III représente 10 sous forme fractionnaire, mais exprimé en base de numération octale. La fraction est effectuée jusqu'à 27 chiffres octals significatifs pour maintenir la précision nécessaire dans le cas d'un nombre à double précision. Pour un nombre à précision unique l'on utilise seulement les 14 chiffres supé-20 rieurs, alors que pour un nombre à double précision l'on utilise 27 chiffres. 13 chiffres octals convertissent avec précision jusqu'au 12ème chiffre décimal significatif, et 26 chiffres octals convertissent avec précision jusqu'au 24ème chiffre décimal sigad- -12 ficatif. Ainsi, suivant la présente invention, 10 est calculé 25 jusqu'à un même nombre de chiffres octals ou jusqu'à un nombre de chiffres octals supérieur au nombre de chiffres octals codés existants, afin de conserver la précision. Dans le mode de réalisation — 1P décrit ici, l'on a choisi 10 comme multiplicateur de 10" car des multiplicateurs successifs sont utilisés par la suite pour conver-30 tir la fraction octale résultante en chiffres décimaux. Ainsi, la valeur réelle du nombre entier octal original est préservée. Afin de donner une explication plus détaillée ici, les chiffres significatifs indiqués sur le tableau IH sont produits en fait et multipliés par le nombre de signaux convertis grâce à un 35 agencement unique d'un compteur d'un décodeur et d'un multiplicateur. Les tableaux I et II représentent la terminologie qui doit être utilisée dans la description suivante. Spécifiquement, les tableaux I et II représentent les noms du nombre entier initial 40 devant être converti et les noms utilisés pour identifier les nom 70 29347 14. 2057047 bres intermédiaires et finaux obtenus au cours d'opérations de cadrage à droitè. Le tableau I est relatif à un nombre à précision unique, alors que le tableau II est relatif à un nombre à double précision. Un nombre "à précision unique" est celui comportant ion 5 mot à 39 bits (13 octades), alors qu'un nombre à "double précision" est celui comportant deux mots, chacun à 39 bits. En se référant au tableau I, on voit que le nombre & précision unique initial devant être converti, est appelé nombre entier octal (comportant 13 octades) et que le nombre final comporte deux 10 parties appelées nombre entier octal converti (comportant au maximum 13 octades) et ion nombre entier décimal converti (comportant un maximum de 12,décades). En se référant au tableau II,- on voit que le nombre à double précision initial devant être converti, comporte deux parties dé-15 signées par nombre entier octal supérieur (13 octades) et nombre entier octal inférieur (13 octades) qui constituent les portions les plus significatives et les moins significatives du nombre à double précision. Le nombre à double précision final, comporte trois parties désignées par nombre entier octal supérieur converti 20 (13 octades) et nombre entier octal inférieur (converti (13 octades au maximum) et le nombre entier décimal converti (12 décades au maximum). Le nombre entier décimal converti, dans le cas d'un nombre à simple précision, et le nombre entier décimal inférieur converti, dans le cas d'un nombre à double précision, sont les par-25 ties codées décimales définitives des nombres à cadrage à droite, alors que le reste des nombres constitue les parties des nombres entiers codés octals des nombres à cadrage à droite. Ainsi, les signaux de nombre entier codés binaires sont cadrés à droite dans le sens d'un décalage vers la droite, pour for-30 mer une portion octale codée binaire significative supérieure et une portion décimale codée binaire significative inférieure. Le nombre de chiffres décimaux codés binaires dans la portion significative inférieure est déterminé par le facteur de cadrage. B. Phase I - Conversion d'un nombre entier octal en une frac-35 tion octale 1.- Brève description de l'appareil La première étape comporte l'exécution d'un opérateur de cadrage à droite afin de convertir le nombre entier octal en une fraction octale, en utilisant la technique de multiplication à 4-0 grande vitesse décrite ci-dessus. Si le nombre entier octal est 70 29347 15 2057047 un nombre & une seule précision, alors l'ensemble du nombre entier octal est converti en une fraction. Si le nombre entier octal est un nombre à double précision, il est converti partiellement en fraction. 5 La figure 1 est un diagramme de blocs d'un appareil de trai tement, selon la présente invention, destiné à convertir des nombres entiers octals en fractions octales. De façon succincte, l'agencement et le fonctionnement de l'appareil représenté sur la figure 1 sont les suivants : 10 Initialement, une source 13 enregistre un signal "opérateur de cadrage à droite", dans un registre d'opérateur 11 et un signal de "facteur de cadrage" dans vin registre 72. Le facteur de cadrage identifie le nombre de chiffres décimaux nécessaires dans la partie fractionnaire du nombre final cadré à droite. Tout d'abord, 15 considérons la conversion d'un nombre entier octal à précision u-nique, en une fraction octale. La source 13 enregistre les signaux de nombre entier octal à précision unique, dans le registre Y 14. Le nombre entier octal est alors transféré au registre A 16. Un compteur 22 est mis à un état prédéterminé correspondant 20 aux 14 chiffres octals supérieurs représentés sur le tableau III. Le compteur 22 compte alors 13 états supplémentaires, amenant ainsi le compteur à passer par 14 états uniques avant d'arriver à l'état 0. Dans un but de représentation, les états du compteur sont désignés par 14, 13, 12 ... 0. Cependant, d'autres séquences 25 d'états pourraient être employées, c'est-à-dire le code Gray. Un décodeur 24 répond à chaque état différent du compteur pour produire l'un des 14 chiffres octals correspondants indiqués sur le tableau III. Si on utilise 14 chiffres octals donnant un octade de plus de précision que les 13 octades dans le signal de nombre 30 entier en cours de conversion, en vue de s'assurer que le résultat est précis à 13 octades près. Le premier état du compteur correspond au plus significatif des 14 chiffres supérieurs, c'est-à-dire au chiffre 5 octal, alors que l'état 1 du compteur 22 correspond au chiffre 5 octal le plus significatif. 35 Ainsi, la sortie du décodeur 24 fournit une série de signaux de sortie représentant le nombre fractionnaire devant être utilisé pour convertir des signaux de nombres entiers contenus dans le registre A 16. Un circuit multiplicateur 26, multiplie les chiffres formés par le décodeur 24, par le signal de nombre entier 40 contenu dans le registre A 16 et le résultat (14 octades) apparaît 70 29347 16. 2057047 finalement sur le circuit de sortie 26a, et est par la suite enregistré dans le circuit X 18. Ainsi, le registre X contient les signaux fractionnaires octals. Considérons maintenant la conversion d'un nombre à précision 5 double. La source 13 enregistre le signal de nombre entier octal inférieur (voir tableau II) dans le registre Y 14 et le signal de nombre entier supérieur (voir tableau II) dans le registre B 12. Le signal de nombre entier octal inférieur est alors transféré vers le registre A 16 (le même que pour le nombre à une seule préci-10 sion). L'appareil représenté sur la figure 1, convertit le signal de nombre entier inférieur contenu dans le registre A 16 et le résultat est conservé en mémoire dans le registre X 18 (le même que celui du nombre à une seule précision). Par la suite, le signal de nombre entier octal supérieur est transféré depuis le registre B 15 12 vers le registre A 16 et le compteur 22 est mis à l'état 27 qui correspond au chiffre le moins significatif parmi les 27 chiffres octals indiqués sur le tableau III, qui est un chiffre 7 octal. Le compteur 22 compte alors 26 états supplémentaires donnant ainsi un 2Q total de 27 états uniques correspondants aux 27 chiffres représentés sur le tableau I et se déplaçant de la gauche vers la droite. Le compteur passe alors à l'état 0. Les 14 derniers états du compteur (avant l'état 0) sont les mêmes que les 14 états correspondant aux nombres à précision unique. A nouveau, les états du compteur sont supposés être 27, 26, 25, ..., 0 mais pourraient être 25 dans un autre ordre quelconque selon la construction du compteur et du code de comptage. Le décodeur 24 répond à chaque état différent du compteur 22 pour produire le chiffre correspondant représenté sur le tableau III. Ainsi, les 27 chiffres indiqués sur le tableau III.se déplacent de la droite vers la gauche dans l'ordre 30 des poids décroissants, et sont produits l'un après l'autre de façon séquentielle et appliqués au multiplicateur 26. Le multiplicateur 26 est prévu en fonctionnement pour multiplier les nombres formés par le décodeur 24 par le signal de nombre entier octal supérieur enregistré dans le registre A 16. Le résultat est un signal 55 digital à 27 octals. Les 13 chiffres octals les plus significatifs sont enregistrés dans le registre A 16 comme partie supérieure du produit, et les 14 chiffres octals les moins significatifs sont enregistrés dans le registre Y 14 comme la fraction octale inférieure. L'additionneur 30 additionne alors le contenu du registre Y 14 40 au contenu du registre X 18 (le registre X 18 contient les 14 chif 70 29347 17. 2057047 fres octals provenant du produit précédent forme en utilisant le nombre entier cotai inférieur). La somme est la fraction octale inférieure (voir tableau II). Une partie importante de 11 appareil représenté sur la figure 1, destiné à convertir un signal de nombre entier- octal en signaux frac ti oraiaires octal s a est 3e compteur 22 et le décodeur 2A. Ces circuits produisent autcœatiqueœent des signaux digitaux octals qui représentent le nombre fractionnaire utilisé pour convertir les signaux de nombres entiers en signaux fractiomiaires, 2.- Description détaillée de l'appareil Considérons maintenant les détails de l'appareil de la figure 1 destiné à convertir un nombre entier octal en une fraction octale. Les registres 12, 14, 16 et 18 et le registre CC 20 (contenu dans le dispositif de multiplication 26) comportent chacun 42 cellules de mémoire ou circuits basculeurs. Chaque cellule es'c-destinée à enregistrer un bit binaire d'information. La figure 1A est un crcquis représentant les 42 cellules de mémoire dans chaque registre. Les registres de mémoire sont groupés en 14 octades chacune comportant 3 cellules de mémoire. La-première octade comporte les cellules numérotées 0, 1 et 2, alors que la l4ème cota-de comporte les cellules numérotées 39» 40 et 41. Les 3 bits dans chaque octade représentent un nombre octal codé binaire,, Considérons maintenant le fonctionnement détaille de l'appareil de la figure 1 en se référant à l'organigramme de la figure 4. Initialement la source 13 enregistre soit un nombre entier à précision unique à 13 octades dans le registre Y 14, soit un nombre entier à double précision à 26 octades dans le registre E 12 et le registre Y 14. De plus, la source 13 enregistre un opérateur "de cadrage à droite" dans le registre opérateur 11 et un signal de "facteur de cadrage" dans le registre S.P. 12. Ceci amène l'unité de commande 10 à passer à l'état 0 à l'état 1 où le signal de commande est formé à la sortie SI. Supposons que seul un nombre à précision unique ait été fourni par la source 13 et qu'ainsi seul un nombre entier octal (voir tableau l) soit enregistré dans le registre Y 14. Le signal de commande à la sortie Si amène la porte 33 à enregistrer le signal de nombre entier octal provenant du registre Y 14 dans le registre A 16. Le signal de commande en SI amène aussi un signal de commande de comptage 34 à faire passer le compteur 22 à l'état 14 qui correspond au chiffre le plus significatif parmi les 14 chiffres 6AD ORIGINAL 70 29347 18. 2057047 représentés sur la figure 3« L'imité de commande 10 passe de l'état 1 à l'état 0 où elle applique une série de signaux sur le circuit de sortie S 4 jusqu'à oe que le compteur 22 retourne à l'état 0. Le compteur £2 applique un signal ce commande sur la sortie 5 CTR f 0 quand il ne se trouve pas à l'état 0, Ainsi, les signaux de commande sont maintenant appliqués sur les serties S2» et CTR £ 0. Un signal de eoaaaande est formé sur la sertie -S4.CTR ^ 0 de l'unité de coïiiiasade 10 amenant le décodeur 24 à décoder l'état du compteur 22 et L appliquer un signal «le sertie codé représentant 10 le chiffre 5 octal.au dispositif multiplicateur 26. Ls dispositif multiplicateur 26 comporte un circuit multiplicateur 28, un. additionneur parallèle binaire pGs et un registre CC 20. Le registre CC 20 est en fait un registre à accumulation conventionnel qui conserve en mémoire la sosame des signaux formés par 1 ^ l'additionneur 3-0. Le circuit raultiplicateur 28 peut être construit suivant un mode quelconque parmi les nombreux modes bien connus dans la technique des ordinateurs* pour- fournir un signal de sortie à 42 bits correspondant au produit des signaux digitaux octals fournis par le décodeur 2H et le nombre entier octal contenu dans S0 le registre A 16= Le signal de coiœaande ea S1? .CTP. f- 0 amène le circuit multiplicateur 28 à appliquer les 5i@iau2c produits à l'entrée M de 1 'additionneur 30» L'additionneur est un additionneur- binaire complet comportant une entrée à 42 bits et une sortie à 42 bits plus le report. L'additionneur 30 combine les signaux sur ses deux 25 entrées et applique les signaux somme â l'entrée du registre CC 20 où ils sont automatiquement enregistrés. Le signal de commande sur la sortie en 84 «CM ^ G amène' aussi le décodeur 24 à décoder le nouvel état du compteur 22 et à appliquer le chiffre correspondant au circuit multiplicateur 28. 30 Le nouveau signal de- commande en S4 produit un autre signal de commande en S^. CTH.fi 0 qui amène le décodeur 24 à appliquer 1'avant-dernier chiffre 3 le plus significatif (correspondant à l'état 13 du. compteur 22} au circuit multiplicateur 24. Le circuit multiplicateur 23 multiplie le signal de nombre entier octal dans 35 le registre A- 16 par le nouveau signal digital octal provenant du décodeur 24 et fournit à nouveau un signal correspondant au produit 5 sur l'entrée AA de l'additionneur 30. Le nouveau signal de commande sur la sortie S4.CTR £ 0 amène aussi le contenu du registre CC 20 à être décalé d'un chiffre oetal vers la droite ou vers 40 l'extrémité inférieure du registre CC 20 (au moyen de circuits à BAD ORIGINAL 70 29347 19. 2057047 portes non représentés) ; il amène la porte 36 à enregistrer lfoctade la moins significative extraite du registre CC 20 dans la 13 ème octade (cellules Y37 - Y39) du registre Y 14 ; et amène une porte 38 à faire passer le contenu du registre CC 20 en retour 5 vers l'entrée EB de l'additionneur J>0 . L'additionneur 30 comporte une temporisation inhérente et par suite du décalage du registre CC 20, 1'additionneur 30 combine les signaux sur les entrées AA et BB et appliquent les signaux somme en retour sur le registre CC 20 où ils sont automatiquement enregistrés. 10 L'opération continue pour chaque signal de contrôle diffé rent en S4 et à chaque état différent du compteur 22 (ainsi pour chacun des 14 chiffres différents du tableau III) jusqu'à ce que le compteur 22 passe à l'état 0 par comptage successif. A ce moment là, un signal de commande est formé sur la sortie CTR = 0 du 15 compteur 22, empêchant le circuit multiplicateur 24 de produire un autre signal produit, empêchant le registre CC 20 à se décaler, et empêchant la porte 36 à enregistrer une nouvelle octade dans le registre Y 14. Le registre CC 20 contient maintenant 14 chiffres octals qui 20 représentent le produit des 14 chiffres représentés sur le tableau III par le signal de nombre entier octal contenu dans le registre A 16. De même, 14 chiffres octals sont maintenant contenus dans le registre Y 14, cependant, ces chiffres octals ne sont pas significatifs et l'on n'en tient pas compte. 25 Après que le compteur 22 ait atteint l'état 0, un signal de commande est formé en CTO = 0 et le système adopte une des deux voies comme indiqué sur l'organigramme de la figure 4. Une voie correspondant à Q1F = 1 et l'autre à Q1F = 0 indiqués comme "OUI" et "NON',' respectivement sur la figure 4. Initialement la bascule 30 Q1F est à l'état 0, et par conséquent, la voie désignée par "NON" est adoptée.. Le signal de commande en CTR = 0 amène l'unité de commande à passer à l'état 5 et forme ion signal de commande en S5. Ainsi, un signal de commande est formé sur la'sortie S5.QT amenant 35 la porte 38 à faire passer la sortie du registre CC 20 en retour sur l'entrée BB de l'additionneur 30, et amenant la porte 40 à appliquer un signal sur l'entrée AA de l'additionneur 30 représentant le chiffre octal 2. Par conséquent, l'additionneur 30 additionne le contenu du registre CC 20 à l'octal 2 et le résultat est enregistré à nouveau dans le registre CC 20. 40 Le but de l'addition de l'octal 2 au résultat contenu dans 70 29347 20. 2057047 le registre CC 20 est de fournir une correction au nombre, rendant le nombre plus grand, de telle sorte que lorsque les chiffres significatifs sont renvoyés vers des opérations ultérieures, le nombre résultant demeure toujours correct jusqu'au nombre de chiffres 5 significatifs nécessaires (c'est-à-dire Ij5 chiffres octals) mais toujours légèrement supérieur que ce qui est nécessaire pour le chiffre le moins significatif. L'unité de commande 10 passe alors à l'état 6 produisant un signal de commande sur la sortie S6. Un signal de commande est maintenant formé à la sortie S6.Q1 10 amenant une porte 42 à enregistrer le contenu du registre CC 20 dans le registre X 18, et amenant à zéro le contenu du registre A 16. Comme indiqué sur la figure 4, deux voies différentes sont maintenant prises, qui dépendent du contenu du registre B 12. Si 15 le registre B 12 est vide (ce qui est le cas pour un nombre à précision unique) un signal de commande est formé sur la sortie B = 0 du registre B 12. Dans ces conditions, la phase I est maintenant complète et l'unité de commande 10, passe à l'état 10 où un signal de commande est formé sur la sortie S10. 20 Supposons qu'un nombre à double précision soit fourni par la source 15 et qu'ainsi un nombre entier octal supérieur soit en-* registré dans le registre B 12. Le traitement du nombre entier oetal inférieur au cours de l'état 6 est identique à celui décrit ci-dessus pour un nombre entier octal de précision unique et ne 25 sera pas redécrit. Cependant, une fraction octale inférieure partielle devrait maintenant être enregistrée dans le registre X 18. Considérons maintenant l'opération sur un nombre à double précision, à la suite de l'état 6. L'information différente de zéro est contenue dans le registre B 12 amenant un signal de comman-30 de à la sortie B ■£ 0. Ceci amène l'unité de commande 10 à adopter la voie "N0" sur la figure 4 et à passer à l'état 7 où un signal de commande est formé sur la sortie S7. En ce point, la bascule Q1F est toujours à l'état 0 amenant un signal de commande sur la sortie qT. Ainsi, un signal de com-35 mande est formé sur la sortie S7.QÎ.B ^ 0, amenant une porte 44 à faire passer le contenu du registre B 12 dans le registre A 16 (A *— B) ; amenant la commande de remise à l'état 34 à faire pas ser le compteur 22 à l'état 27 (CTR ■«— 27) correspondant au plus significatif des 27 chiffres représentés sur le tableau III ; et 40 amenant la bascule Q1F (figure 2) à passer à l'état 1 (Q1F *— 1) 70 29347 21. 2057047 L'unité de commande 10 retourne alors à l'état 4 où des signaux de commande sont à nouveau formés de façon séquentielle à la sortie S4. Le compteur 22 ne se trouve pas à l'état 0, et par conséquent, un signal de commande est formé sur la sortie CTR ^ 0. Un 5 signal de commande est à nouveau formé sur la sortie S4.CTR 0 a-menant le circuit multiplicateur 28 à appliquer un signal d'entrée sur l'entrée AA de l'additionneur J>0 correspondant au produit du signal formé par le décodeur 24 par le contenu du registre A 16 ; amenant le contenu du registre CC 20 à être décalé d'un chiffre 10 octal (3 bits) vers le bas (comme représenté sur la figure 1) ; amenant la porte 28 à faire passer le contenu décalé du registre CC 20 en retour sur l'entrée BB de l'additionneur 30 ; amenant la porte 36 à faire passer le chiffre octal décalé du registre CC 20 dans la 13ème octade du registre Y 14 y amenant le registre Y 14 à 15 être décalé d'une octade (3 bits) vers la gauche et amenant le compteur à effectuer un comptage arrière d'un état. Cette opération est répétée pour chacun des 26 états restants du compteur 22 et chacun des 26 chiffres restants (parmi les 27 chiffres) représentés sur le tableau III jusqu'à ce que le compteur 22 atteigne 20 l'état 0 ; à ce moment, le signal de commande est supprimé de la sortie CTR ^ 0 et un signal de commande est à nouveau appliqué sur la sortie CTR = 0. Le registre CC 20 et le registre Y 14 contiennent maintenant les 27 chiffres formant le produit des 27 chiffres (tableau III) 25 et le nombre entier octal supérieur. Le registre CC 20 comporte 14 octades et le registre Y 14 comporte 13 octades. L'unité de commande 10 passe à nouveau de l'état 4 à l'état 5 appliquant un signal de commande sur la sortie S5. Cependant, à ce moment, la bascule Q1F se trouve à l'état 1 et la voie vers la 30 gauche représentée sur la figure 4 est adoptée. Un signal de commande est appliqué sur les sorties Ql et S5, et par conséquent un signal de commande est formé sur la sortie S5.Q1 amenant la porte 44 à faire passer les cellules de mémoire 39 supérieures, à commencer par la cellule 41, dans le registre CC 20 dans les 39 cellules 35 à commencer par la cellule 38 du registre A 16 (A [38 : 39] ■*— CC [41 : 39]). En d'autres termes, le résultat contenu dans le registre CC 20 est enregistré dans le registre A 16, décalé de 3 cellules de mémoire ou d'une octade vers la droite. Ainsi, nous a-vons maintenant 13 octades significatives d'enregistrement enre-40 gistrées ou stockées dans le registre A 16 et ces 13 octades cons 70 29347 22. 2057047 tituent le produit oetal supérieur (voir tableau III). Le signal de commande en S5.Q1 amène aussi une porte 46 à conserver 1'octade la moins significative (cellules de mémoire CCOF, CC1F et CC2F) du registre CC 20 dans la l4ème octade du registre Y (Y [4l : 33 5 -s— CC [02 : 3]). Le registre Y 14 contient maintenant 14 oetades formant la fraction octale inférieure partielle (tableau II). Ceci ne constitue qu'une fraction octale inférieure partielle, car elle peut être encore ajoutée à la fraction octale inférieure partielle contenue dans le registre X 18. L'imité de commande 10 pas-10 se à l'état 6. Un signal de commande est formé alors en S6 et Ql, produisant ainsi un signal de commande sur le circuit de sortie S6.Q1. Le signal de commande en S6. Ql amène line porte 48 à appliquer le contenu du registre X 18 sur la sortie AA de l'additionneur 30 et 15 amène une porte 50 à appliquer le contenu du registre Y 14 sur l'entrée BB. De plus, 1 est ajouté au résultat de manière à constituer une correction pour les bits qui sont par la suite négligés, et pour s'assurer qu'après que les bits aient été négligés le chiffre le moins significatif est légèrement supérieur. A cette fin, 20 le signal de commande en S6.Q1 amène une porte OU 51 à appliquer un signal à l'entrée du report de l'additionneur 30- L'additionneur 30 additionne automatiquement ensemble les entrées et le résultat est enregistré dans le registre CC 20. Le registre CC 20 contient maintenant les 14 oetades formant la fraction octale in-25 férieure vraie (voir tableau II). L'unité de commande 10 passe a-lors à l'état 7. Les signaux de commande sont formés en S7 et Ql, par conséquent un signal de commande est formé en S7.Q1 amenant la porte 42 à enregistrer le contenu du registre CC 20 dans le registre X 18. 30 Le bit 42 du registre CC 20 est -un 1 suivant l'addition par l'additionneur 30 chaque fois qu'il existe un report depuis les 14 octades d'ordre inférieur, au cours de l'addition par l'additionneur 30» S'il existait un report, celui-ci devrait se retrouver dans la portion la plus significative du résultat qui est mainte-35 nant enregistrée dans le registre A 16. A cette fin, une vérification est alors effectuée pour contrôler si le bit 42 dans le registre CC 20 est un 1. Si c'est un 1 un signal de commande est formé sur la sortie CC [42 : 1] = 1. Supposons qu'il n'existe pas de report et qu'un signal de commande ne soit pas formé sur la sortie 40 CC [42 : 1] = 1. Cela amènera l'unité de commande 10 à passer de 70 29347 23. 2057047 l'état 7 à l'état 10 terminant la Phase I et commençant la Phase II de l'opération de cadrage à droite. Supposons maintenant qu'un signal de commande soit formé sur la sortie CC [42 : 1] = 1 indiquant qu'un report se soit produit. 5 Dans ces conditions, l'unité de commande 10 passe de l'état 7 à l'état 8 où un signal de commande est produit sur la sortie S8. Un signal de commande sur la sortie S8 amène la porte 52 à faire passer le contenu du registre A 16 sur l'entrée AA de l'additionneur 30 et amène la porte OU 51 à appliquer un signal sur l'entrée de 10 report de l'additionneur 30. Il en résulte que l'additionneur 30* additionne 1 au nombre dans le registre A 16 et que le résultat est enregistré dans le registre CC 20. L'unité de commande 10 passe alors à l'état 9. Un signal de commande est formé à la sortie S9 et amène la porte 44 à enregistrer le produit oetal supérieur 15 corrigé dans le registre CC 20 en retour dans le registre A 16. A la suite de l'état 9 l'unité de commande 10 passe à l'état 10 terminant ainsi la Phase I et commençant la Phase II. Il devrait maintenant être entendu que l'appareil de la figure 1 constitue un dispositif de traitement de données destiné à 20 convertir un signal de nombre entier en un signal de nombre fractionnaire, et bien que l'exemple ait été donné pour le système octal de nombres, le même principe s'appliquerait à une conversion de nombres dans d'autres bases de numération. Dans le cas d'un nombre entier à précision unique, le nombre d'états est 14, soit 25 un de plus que les 13 chiffres octals dans le nombre entier octal original. Dans le cas d'un nombre entier octal supérieur, d'un nombre à double précision, le nombre d'états est 27, soit un de plus que les 26 chiffres octals dans le nombre entier octal supérieur original et dans le nombre entier octal inférieur. Ainsi, 30 le nombre de signaux digitaux produits par le compteur et le décodeur est supérieur de un au nombre de chiffres les plus significatifs obtenus dans le nombre définitif qu'il soit à une seule ou à double précision. En résumé, les registres A, B et Y 16, 12 et 14 reçoivent 35 des signaux de nombres entiers destinés à être convertis et le compteur 22 compte par l'intermédiaire d'une séquence d'états qui sont au moins égaux en nombres au nombre minimum de signaux digitaux significatifs désirés dans les signaux fractionnaires. Le^dé-codeur 24 répond à chacun des états du compteur 22 pour fournir 40 les signaux de sortie codés. Les signaux de sortie codés ainsi 70 29347 2057047 prévus représentant un nombre fractionnaire destiné à convertir le signal de nombre entier en un signal fractionnaire. Les chiffres se trouvent dans la base de numération des signaux en cours de conversion. De façon générale, les chiffres peuvent être repré-5 sentés par B~n. B est la base du système de numération dans lequel le signal de nombre entier reçu doit être converti, "n" est au moins aussi grand que le nombre maximum de chiffres nécessaires dans le nombre entier décimal final obtenu à la suite de la Phase II. Dans le mode de réalisation décrit ici, destiné à la conver-10 sion du système octal en système décimal, B est le nombre décimal 10 (ou un octal 12) alors que n est le nombre décimal 12 (ou un octal 14). Le dispositif de multiplication 26 multiplie les signaux de sortie codés par les signaux de nombre entier et produisent des signaux fractionnaires correspondant au produit. 15 Le procédé décrit comporte le procédé pour convertir des signaux de nombres entiers codés binaires en des signaux fractionnaires codés binaires dans une base de numération dans l'appareil de traitement de données, et comporte les étapes de réception des signaux de nombres entiers devant être convertis depuis la sour-20 ce 13 et le passage du compteur 22 à un état correspondant au nombre de signaux digitaux significatifs dans la base de numération requise dans les signaux fractionnaires. Les états du compteur 22, en réponse au décodeur 24, produisent une série de signaux de sortie représentant un nombre fractionnaire requis pour convertir 25 des signaux de nombres entiers en signaux fractionnaires. Les signaux de nombres entiers sont multipliés par le multiplicateur 26, par les signaux de sortie au fur et à mesure de leur production et le compteur 22 fonctionne à travers la série d'états prédéterminée jusqu'à ce que l'état de référence du compteur 22 soit at-30 teint. Un signal fractionnaire est alors produit par le multiplicateur 16 comportant une série de signaux digitaux représentant le. produit d'une série de signaux de sortie et des signaux de nom- ' bres entiers. Il apparaîtra avec évidence pour les personnes spécialisées 35 dans la technique qu'il existe un nombre de variantes de l' appareil représenté sur la figure 1 dans le cadre de l'invention, tel que défini dans les revendications. Par exemple, un nombre à double précision entière peut être converti en une fraction plutôt qu'en une portion la moins significative. Cependant, un additionneur plus important 40 serait nécessaire, et il serait nécessaire de disposer de deux régis- copy 70 29347 25. 2057047 très pour conserver les produits intermédiaires. De plus, les chiffres formés par le décodeur peuvent être modifiés pour prendre différentes valeurs qui dépendent de la construction particulière du dispositif de multiplication. De plus, le registre CC 20 peut ê-5 tre considéré comme un élément de l'additionneur 30. L'additionneur 30 peut comporter des portes ou une combinaison de registres et de portes qui sont bien connus dans la technique des ordinateurs. C. Phase II - Conversion d'une fraction octale en une fraction décimale et cycle de correction. 10 1.- Description succincte La Phase II vient à la suite de la Phase I. Comme souligné ci-dessus, au paragraphe "Théorie", la fraction octale obtenue au cours de la Phase I est convertie en un nombre entier décimal et ensuite une partie des chiffres du nombre entier décimal est con-15 vertie à nouveau en octals. Le nombre de chiffres décimaux qui demeurent est désigné par le facteur de cadrage contenu dans le registre de facteur de cadrage 72. Il existe un total de 12 chiffres décimaux dans le nombre entier décimal original, ainsi le nombre de chiffres décimaux à être converti en octals est égal à 12 (dé-20 cimal) moins le facteur de cadrage. Au cours de la Phase II, dans le cas d'une double précision, le produit octal supérieur et la fraction octale inférieure (obtenus à partir de la Phase I) sont convertis à travers les différentes étapes indiquées sur le tableau II.. Les nombres définitifs 25 sont un nombre entier octal supérieur converti plus un nombre entier décimal inférieur. Comme dans le cas de la précision unique, la fraction octale inférieure est convertie en un nombre entier décimal inférieur et alors une portion des chiffres dans le nombre entier décimal inférieur sont reconvertis en octal pour former le 30 nombre entier octal inférieur converti, et le nombre entier décimal inférieur converti. Le nombre de chiffres décimaux reconvertis en octals est alors égal à 12 (décimal) moins le facteur de cadrage . Brièvement, considérons l'opération réelle de la Phase II de 35 conversion d'une fraction octale à une seule précision en décimale. La fraction octale est convertie en une fraction décimale par le processus consistant en une multiplication répétée du signal fractionnaire octal par le décimal 10 (octal 12) et en utilisant l'appareil de la figure 1. Les quatre bits supérieurs du signal résul-40 tant de chaque multiplication, représente l'un des chiffres déci- COPY 70 29347 26. 2057047 maux de la fraction décimale. L'additionneur 30 est ion additionneur binaire entier fonctionnant dans le code de numération 1-2 4 -s 8. En principe, la multiplication est effectuée en appliquant la fraction octale à l'une des entrées de l'additionneur 30 mais 5 décalée d'un certain nombre de bits binaires. Par exemple, le fait de décaler les signaux d'entrée de l'additionneur d'une position de bit binaire vers l'extrémité la plus significative revient, en fait, à multiplier le nombre par l'octal 2 ; le décalage des signaux d'entrée de l'additionneur de deux bits binaires, revient en 10 fait à multiplier le nombre par l'octal 4 ; décaler les signaux d'entrée de l'additionneur de trois bits binaires est équivalent à multiplier le nombre par l'octal 10 (décimal 8). Ainsi, si un nombre est appliqué à une entrée de l'additionneur décalé de trois bits binaires et si le même nombre est appliqué à l'autre entrée 15 de l'additionneur décalé de trois bits binaires, la somme est égale au nombre décimal 10 (octal 12) multiplié par le nombre. Ceci représente brièvement la théorie de l'opération suivant laquelle le nombre décimal 10 (octal 12) est multiplié de façon répétée par les signaux fractionnaires octals inférieurs. Une opération a-20 nalogue est suivie pour un nombre à double précision. En suivant la conversion d'une "fraction octale" à précision unique en un nombre entier décimal, le chiffre décimal de tête est converti en octal par un nouveau procédé et un nouvel appareil. De façon succincte, la conversion est effectuée en appliquant les si-25 gnaux de sortie de l'additionneur 30 en retour sur l'une et l'autre des entrées dudit additionneur, décalés en poids binaire par rapport aux entrées de l'additionneur de sorte que l'additionneur forme effectivement, dix fois les signaux de sortie de l'additionneur. Simultanément, un des chiffres décimaux devant être converti 30 est appliqué aux entrées non utilisées de l'additionneur 30 amenant l'addition des chiffres à la somme en cours de formation. Ces chiffres sont appliqués, l'un à la fois, par ordre de poids décroissant. Après que tous les chiffres décimaux nécessaires aient été convertis (12 - facteur de cadrage), la somme à la sortie de 35 l'additionneur est l'octal équivalent de ces chiffres décimaux et forme "le nombre entier octal converti" (voir tableau I). Les chiffres décimaux sont appliqués aux entrées non utilisées de l'additionneur 30 par un circuit à portes spécial 80 qui sera expliqué plus en détail ci-après. 40 Des opérations analogues sont nécessaires pour un nombre à 70 29347 27. 2057047 double précision. 2. - Description détaillée Considérons maintenant les détails de l'appareil décrit sur la figure 3 et destiné à convertir les signaux fractionnaires oc-5 tais en signaux de nombres entiers décimaux. L'organigramme de la figure 5 représente la séquence des opérations et devrait être suivi dans la description suivante. Les circuits d'entrée de l'additionneur 30 sont représentés sur la figure 3. Us comportent 42 circuits d'entrée, numérotés 0-41 pour chacune des entrées de 10 l'additionneur AA et EB. De plus, il existe 42 circuit de sortie plus -un circuit de sortie de report, qui sont tous les entrées du registre CC 20. L'opérateur de cadrage à droite était précédemment enregistré dans le registre d'opérateur 11 et les signaux de facteur de 15 cadrage dans le registre J2. Dans le cas d'un nombre à précision unique, les signaux fractionnaires octals (tableau I) sont maintenant contenus dans le registre X 18. Dans le cas d'un nombre à précision double, le produit octal supérieur et la fraction octale inférieure (voir le tableau II) sont enregistrés dans le registre 20 A 16 et dans le registre X 18, respectivement. Considérons tout d'abord les détails de l'opération permettant de convertir une fraction octale à précision unique (dans le registre X 18) en signaux de nombres entiers décimaux. Comme on l'a souligné ci-dessus, cette conversion est réalisée en principe 25 en appliquant la sortie de l'additionneur à l'une et à l'autre de ses entrées décalées en poids binaire par rapport aux circuits d'entrée binaires de l'additionneur. Cependant, la première multiplication par 10 constitue un cas spécial. Le cas spécial résulte du fait que la fraction octale inférieure qui est maintenant en-30 registrée dans le registre X 18, comporte 14 octades plutôt que les 13 octades nécessaires. Ainsi, en effet, le nombre de signaux dans le registre X 18 sont décalés de 3 bits binaires vers la gauche. Ceci signifie que la fraction octale inférieure contenue dans le registre X 18 a déjà été effectivement multiplié par le nombre dé-35 cimal 8 (octal 10). Le cas spécial fait état de circuits à portes 60 et 62. Le circuit à portes 60 fait passer les sorties X0 —* X4l depuis le registre X 18 jusqu'aux circuits d'entrée 0 - 41 de l'entrée AA de l'additionneur 30. Ceci, en effet, applique le nombre décimal 40 10 (l'octal 8) multiplié par le nombre contenu dans le registre X 70 29347 28. 2057047 18 à l'additionneur 30. Le circuit à portes 62 applique les sorties X 2 - X 41 depuis les registres X 18 vers les circuits d'entrées 0 - 39 de l'entrée BB de l'additionneur 30. L'on notera que ceux-ci constituent en effet un décalage du nombre dans le regis-5 tre X 18 de deux positions de bit vers la droite. Etant donné que le contenu du registre X 18 est effectivement le nombre décimal 8 multiplié par la fraction octale, l'effet de l'opération résulte dans l'application du décimal 2 multiplié par la fraction octale sur l'entrée BB de l'additionneur 30. La somme de 8 multipliée par 10 la fraction octale (sur l'entrée AA) plus 2 fois la fraction octale (sur l'entrée BB) amène le décimal 10 (l'octal 12) fois la fraction octale à être formée par l'additionneur 30. En fonctionnement, l'unité de commande 10 constitue un signal de commande à la sortie S10. Ceci amène les portes 60-0 -15 60-41 du circuit à portes 60 à coupler les sorties X0 - X4l depuis le registre X 18 vers les circuits d'entrée 0 - 41 de l'entrée AA de l'additionneur 30 (AA [41 : 42] -*— X [41 : 42], voir la figure 5A - S10) et amène les portes 62-0 - 62-39 du circuit à portes 62 à coupler les sorties X2 - X4l depuis le registre X 18 vers les 20 circuits d'entrée 0 - 39 de l'entrée BB de l'additionneur 30 (BB [39 : 40] ■*—X [41 : 40]). L'additionneur 30 additionne automatiquement deux entrées ensemble et le résultat est enregistré automatiquement dans le registre CC 20. Quarante-trois bits (0 - 42) sont maintenant enregistrés dans le registre CC 20. Les quatre 25 bits supérieurs (bits 39 - 42) sont les 4 bits de dépassement formant le chiffre décimal le plus significatif du nombre entier décimal. Les 39 bits restants dans les cellules CCOF-CC38F du registre CC 20 constituent les 13 octades du produit provenant du premier produit (multiplication spéciale). Le signal de commande en 30 S10 amène aussi le registre Y 14 à passer à 0 (Y — 0) et amène la commande du compteur 68 à faire passer le compteur 22 à l'état 11 (CTR. •*— 11). Il apparaît avec évidence dans la discussion suivante que 10 est multiplié par le produit contenu dans le registre CC 20, une fois pour chacun des états du compteur 22, jus-36 que et y compris l'état 0 du compteur 22. Ainsi, la multiplication a lieu 11 fois supplémentaires donnant un total de 12 chiffres décimaux de 4 bits. Les sorties des cellules CC0F - CC38F dans le registre CC 20 sont appliquées à des circuits à portes 64 et 68 en retour sur les 40 entrées AA et BB de l'additionneur 30. Le circuit à porte 64 appli 70 29347 2057047 que les bits provenant du registre CC 20 décalés d'une position de bit à l'entrée AA de l'additionneur 30. Le circuit à portes 66 applique les mêmes bits décalés de 3 positions de bit sur l'entrée BB de l'additionneur 30. Il apparaît maintenant évident que ceci 5 amènera l'additionneur 30 à former un signal de sortie qui est un décimal 10 (octal 12) multiplié par le produit contenu dans les 39 bits du registre CC 20. En fonctionnement, l'unité de commande 10 passe automatiquement de l'état 10 à l'état 11. Dans l'état 11 les signaux de com-10 mande sont formés de façon répétée sur le circuit de sortie SU jusqu'à ce que l'unité de commande quitte l'état 11. Le premier signal de commande en SU amène la porte 70 à enregistrer les 4 bits binaires du chiffre décimal dans les cellules CC 39 F - CC 42 F du registre CC 20 dans les 4 cellules inférieures du registre Y 14 15 (Y[3 ' 41] -*— CC[42 : 4]). Ainsi, le registre Y 14 contient maintenant le chiffre le plus significatif du nombre entier décimal. Le premier signal de commande à la sortie SU amène aussi les portes 64-0 - 64-39 du circuit à portes 64 à faire passer les sorties CC0 - CC38 du registre CC 20 vers les entrées 1 - 39 de l'entrée 20 AA de l'additionneur 30 (AA[39 : 38] — CC[38 : 39]) et amène les portes 66-0 - 66-38 à enregistrer les signaux provenant des sorties CC0 - CC38 du registre CC 20 des circuits d'entrée 3 - 41 de l'entrée BB de l'additionneur 30 (BB[4l : 39] — CC[38 : 39]). L'additionneur 30 additionne automatiquement les entrées ensemble 25 et fournit ion signal de sortie correspondant au produit par 10 des 39 bits contenus dans le registre CC 20. Le registre CC 20 enregistre automatiquement la sortie de l'additionneur 30. Le registre CC 20 contient maintenant le second chiffre décimal dans les cellules 42 - 39 et le second produit à 39 bits dans les cellules 30 0 - 38. Le signal de commande en SU amène aussi la commande du compteur 68 à faire fonctionner le compteur 22 et à décaler celui-ci d'un état en arrière (CTR-1) à l'état 10. D'autres opérations ont lieu au cours du premier signal SU, tel qu'indiqué sur la figure 5A mais elles ne s'appliquent pas à ce stade. 35 L'unité de commande 10 forme alors un autre signal de com mande à la sortie SU amenant l'avant-dernier chiffre décimal le plus significatif à passer depuis les cellules CC39F - CC42F du registre CC 20 dans les 4 cellules les moins significatives du registre Y 14 par la porte 70. Le signal de commande en SU amène 40 aussi la matrice de décalage.70 à décaler le contenu du registre 70 29347 30. 2057047 Y 14, de 4 bits binaires ou d'un chiffre décimal 1 vers la gauche (y[47 : 4] — Y[4j5 : 44]) si bien que le registre Y 14 contient maintenant les 2 premiers chiffres décimaux côte à côte. Le second signal de commande en SU amène aussi les circuits à portes 64 et 5 66 à faire passer à nouveau le produit à 39 bits contenu dans le registre CC 20 à nouveau vers les entrées respectives de l'additionneur 30 amenant un produit de 10 fois ion tel produit à être enregistré à nouveau dans le registre CC 20. L'opération ci-dessus mentionnée est répétée chaque fois 10 que se produit un signal Sll jusqu'à ce que le compteur 22 atteigne l'état 0. Lorsque le compteur 22 a atteint l'état 0, 12 chiffres décimaux (ou 48 bits) ont été enregistrés dans le registre Y 14 et forment un entier décimal. Lorsque le compteur 22 passe à l'état 0, iin signal de commande est formé à la sortie CTR = 0 du 15 compteur 22. Ceci amène l'unité de commande 10 à passer à l'état 13 (figure 5B). Le dernier produit formé par l'additionneur 30 et enregistré dans le registre CC 20 est redondant et sera négligé au cours de l'opération subséquente. L'on devrait noter que bien que les chiffres décimaux prove-20 nant du registre CC 20 aient été représentés comme provenant directement par l'intermédiaire de portes dans le registre Y 14, l'on pourrait employer des registres tampons entre les deux registres pour recueillir plusieurs chiffres avant leur transfert vers le registre Y 14. 25 La bascule Q2F est initialement à l'état 0 et l'unité de commande 10 se trouve à l'état 13, ainsi le chemin indiqué par "NON" est pris à partir de la case Q2F = 1 dans la figure 5B. Le facteur de cadrage enregistré dans le registre de cadrage 72, en même temps que l'opérateur (dans le registre 11), identifie le nom-30 bre de chiffres décimaux nécessaires dans l'entier décimal converti et ces chiffres doivent être enregistrés dans le registre B 12. Une matrice de transfert 74 commande le transfert depuis le registre Y 14 vers le registre B 12 et amène les chiffres décimaux à leur position dans le registre B 12 à l'extrémité gauche du regis-35 tre (B[47 : 4 (facteur de cadrage,] — Y [4 (facteur de cadrage - 1) : 4 (facteur de cadrage)]). La matrice de transfert 74 comporte une entrée provenant du décodeur 76 qui décode le facteur de cadrage contenu dans le registre de facteur de cadrage 72 et applique un signal de commande à la matrice de transfert 74 correspon-40 dant à la quantité par laquelle les chiffres décimaux 12 dans le COPY 70 29347 31. 2057047 registre Y 14 doivent être décalés à mesure qu'ils sont enregistrés dans le registre B 12. Supposons que le facteur de cadrage soit 5. Seuls les chiffres décimaux d'ordre inférieur à 5 doivent se trouver dans la 5 fraction décimale inférieure et le reste des 7 chiffres doivent être convertis en forme octale. Le décodeur J6 répond au signal de facteur de cadrage de 5 contenu dans le registre 72, pour appliquer un signal correspondant à 28 (7 chiffres x 4 bits = 28 bits) à la matrice de transfert 74 indiquant qu'un décalage de 28 bits 10 est nécessaire. Des signaux de commande sont formés en S13.Q2 ce qui amène la matrice de transfert 74 à transférer les 5 chiffres contenus dans le registre Y 14 dans le registre B 12 les décalant de 28 bits binaires ou bascules, de telle sorte que-5 chiffres apparaissent maintenant sur l'extrémité à gauche du registre B 12. 15 II y a lieu de noter que le transfert des chiffres décimaux désirés du registre Y 14 vers le registre B 12 pourrait être effectué en décalant les chiffres dans le registre Y 14 puis en les transférant directement vers le registre B 12. D'autres dispositifs de transfert et de décalage apparaissent avec évidence aux 20 spécialistes de la technique des ordinateurs. Il apparaît également avec évidence à ces spécialistes que le transfert depuis le registre Y 14 vers le registre B 12 peut avoir lieu en d'autres points, ultérieurement dans l'opération, dépendant de la conception générale du système. 25 Si le facteur de cadrage n'est pas égal à 12, comme on l'a supposé, l'unité de commande 10 passe de l'état 13 à l'état 14. Si le facteur de cadrage était 12, il aurait amené l'unité de commande 10 à passer de l'état 13 à l'état 0 où l'opération aurait été interrompue. 30 Bien que la description jusqu'à ce point ait concerné un nombre à précision unique, la description pour un nombre à double précision pourrait être identique, à l'exception du fait que la fraction octale inférieure aurait été utilisée à la place de la fraction octale et que le résultat dans le registre B 12 en ce 35 point aurait été un entier décimal inférieur partiel. En poursuivant avec l'opération à précision unique, au cours de l'état 14, la bascule Q2F est toujours à l'état 0 ; de ce fait, les signaux de commande sont formés sur les sorties Sl4 et Q2. Un signal de commande est alors formé à la sortie S14.Q2. Un décodeur 40 78 décode les signaux de facteur de cadrage contenus dans le re- h COPY 70 29347 32. 2057047 gistre 72 et applique un signal de commande à la commande du compteur 68 correspondant à la différence entre 11 et le facteur de cadrage (11 - facteur de cadrage); Il s'en suit que, pour le facteur de cadrage supposé de 5j lé décodeur 78 applique les signaux 5 correspondant à la valeur 6 de la commande du compteur 68. Le signal de commande à la sortie S14.Q2 amène la commande du compteur 68 à décaler le compteur 22 jusqu'à l'état correspondant au signal de sortie provenant du décodeur 78, c'est-à-dire 6. De plus, le signal de commande en S14.Q2 amène toutes les bascules vers le re-10 gistre CC 20 à l'état 0, et place la bascule Q2F (figure 2) à l'état 1. Ceci peut s'expliquer du fait que la bascule Q2F est une bascule de synchronisation qui garde la trace du fait que l'état 11 est introduit pour la seconde fois. A la suite de l'état 14, l'unité de commande 10 passe automatiquement à l'état 11 où les 15 signaux de commande sont à nouveau formés à la sortie SU. L'on devrait noter que l'état du compteur 22 à ce moment détermine le nombre de chiffres décimaux en tete devant être reconvertis en code oetal. Un chiffre décimal est converti pour chaque état du compteur y compris l'état 0 étant donné que le comptage 20 s'effectue vers l'état 0 au cours de l'état 11. Suivant la présente invention, Ton mécanisme spécial est prévu en même temps que 1 ' additionneur 30 pour multiplier simultanément la base b (décimal 10) par tin nombre et y ajouter simultanément un chiffre décimal devant être converti. Cette procédure est 25 utilisée pour convertir un décimal en octal tel que décrit ci-dessus en se référant au livre de Knuth. Le procédé ainsi que le processus mis en jeu sont -un élément important de la présente invention et devraient être notés avec attention. Le contenu du registre CC 20 est couplé à nouveau vers l'une 30 et l'autre des entrées de 1'additionneur 30 par les circuits à portes 64 et 66, décalés en poids binaire par rapport aux entrées de l'additionneur pour amener le décimal 10 à être multiplié par le contenu du registre CC 20. Il est à noter qu'un certain nombre d'entrées de l'additionneur 30 sont laissées inutilisées ou non 35 couplées du fait de la nature du décalage. Par exemple, à l'entrée BB le circuit à portes 64 utilise seulement les entrées 1 - 39 de l'entrée AA et le circuit à portes 66 utilise seulement les entrées 3 - 41 de l'entrée BB. De plus, l'entrée de report est inutilisée. Suivant la présente invention, ces entrées non utilisées, 40 sont employées pour additionner en chiffres décimaux les éléments 70 29347 55. 2057047 des cellules Y44F - Y47F du registre Y 14. Les bits binaires du chiffre décimal dans les cellules Y44F - Y47F ont respectivement un poids de 1, 2, 4, 8, et l'on doit avoir soin de maintenir le même poids lorsque le contenu de ces cellules est transféré par 5 l'intermédiaire de portes dans l'additionneur 30, de telle sorte que le chiffre dans les cellules Y44F - Y47F seront ajoutés au résultat en cours de formation par l'additionneur 30. A cette fin, le circuit à porte 80 comporte des portes ET identifiées par 1, 2, 4 et 8, correspondant aux poids des cellules Y44F - Y47F respecti-10 vement. La porte ET du circuit à portes 80 fait passer le contenu de la cellule Y44 au circuit d'entrée 0 de l'entrée BB. De façon analogue, le contenu de la cellule Y45 est transféré par l'intermédiaire de la porte 2 du circuit 80 dans le circuit d'entrée 1 de l'entrée BB et la porte 4 du circuit à portes 80 fait passer 15 le contenu de la cellule Y46 vers le circuit d'entrée 2 l'entrée BB. Il est bien connu des spécialistes de la technique des ordinateurs que dans le code décimal codé binaire 8-4-2-1, si le bit 8 représente un 1, alors 2 et 4 bits sont toujours des 0. Un 20 avantage est tiré de ce fait, et en conséquence, le circuit à portes 80 comporte deux fois 8 portes qui connectent la cellule Y47F aux circuits d'entrée 1 et 2 de l'entrée BB. Une troisième série de 8 portes du circuit à portes 80 couple la cellule Y47F de l'entrée 0 non utilisée de l'entrée AA et une quatrième série de 8 25 portes du circuit à portes 80 couple la cellule Y47F à l'entrée de report de l'additionneur 30. Ainsi, les portes 1, 2 et 4 du circuit à portes 80 connectées aux circuits d'entrée 0, 1 et 2 de l'entrée BB fournissent des entrées de poids 1, 2 et 4 respectivement, à l'additionneur. 30 Les quatre séries de 8 portes connectées à l'entrée de report, le circuit d'entrée 0 de l'entrée AA, et les circuits d'entrée 1 et 2 de BB, ont tous poids de 1, 1, 2 et 4, respectivement. De ce fait, lorsque les portes 8 sont activées (ou excitées) un chiffre décimal 8 est ajouté au résultat en cours de formation par l'ad-35 ditionneur 30. Le tableau V représente l'état des bascules Y47 -Y44, les portes correspondantes 80, qui sont excitées, et les valeurs correspondantes ajoutées au résultat en cours de formation par l'additionneur 30. Ainsi, il apparaît avec évidence que le circuit à portes 80 40 est un circuit à portes spécial qui est en mesure d'appliquer un 70 29347 34. 2057047 chiffre de signaux provenant du registre Y 14 à l'additionneur 30, en même temps que les entrées des circuits à portes 64 et 66 et par conséquent une multiplication est effectuée par décalage, en utilisant les portes 64 et 66 alors qu'un chiffre provenant du re-5 gistre Y 14 est simultanément ajouté au produit. Avec cet arrière-plan en vue, considérons le reste de l'opération effective. Le registre Y 14 contient les chiffres du nombre entier décimal. Le compteur 22 a été placé à un état correspondant à 11 moins le facteur de cadrage. De même, la bascule Q2F se 10 trouve à l'état 1. L'unité de commande 10 est maintenant à l'état 11 et commence à former une séquence de signaux de commande sur la sortie SU. Le premier signal de commande, en SU amène les circuits à portes 64 et 66 à coupler le contenu du registre CC 20 en retour 15 sur les circuits d'entrée^indiqués de l'additionneur 30. Cependant, le registre CC 20 contient maintenant tous les 0, ainsi, les 0 sont appliqués à l'additionneur 30. Le signal de commande en SU amène aussi le circuit à portes 80 à appliquer le chiffre le plus significatif contenu dans les bascules Y47F - Y44F du registre Yl4 20 à l'additionneur 30 tel que décrit ci-dessus (voir la figure 5A BB2 -s— si Y47F ou Y45F, BB2 —— si Y47F ou Y45F, BB0 si Y44F, AA0 si Y47F, REPORT -*— si Y47F). Etant donné qu'il n'existe pas d'autres entrées différentes de zéro, le chiffre décimal le plus significatif dans le registre Y 14, est enregistré sans 25 changement dans le registre CC 20. Le signal de commande en SU amène aussi la matrice de décalage 70 à décaler le contenu du registre Y 14 d'un chiffre décimal ou de 4 bits binaires vers, la gauche (Y [47 : 44] — Y [43 : 44]) de sorte que 1'avant-dernier chiffre le plus significatif est con-30 tenu maintenant dans les cellules Y47F - Y47F. Le signal de commande en SU amène aussi la commande du compteur 68 à décaler l'état du compteur 22 d'une unité vers le bas. Ainsi, à la fin du premier signal de commande en SU le registre CC 20 contient l'octal équivalent du chiffre décimal le plus 35 significatif, le registre Y 14 est décalé, de sorte que l'avant-dernier chiffre le plus significatif est contenu dans les cellules Y44F - Y47F et le compteur 22 est décalé d'un état vers le bas. Le second signal de commande en SU amène le contenu du registre CC 20 à être à nouveau transmis par l'intermédiaire de por-40 tes à travers les circuits à portes 64 et 66, sur les entrées de 70 29347 35. 2057047 l'additionneur 30, décalées en poids binaires par rapport aux cirt-cuits d'entrée, de sorte que le nombre décimal 10 multiplié par le contenu du registre CC 20 est formé par l'additionneur 30. Simultanément, le circuit à portes 80 applique 1'avant-dernier chiffre 5 le plus significatif, depuis les cellules Y47F - Y44F, vers les entrées non utilisées de l'additionneur 30, amenant le chiffre décimal le moins significatif à être ajouté au produit en cours de formation dans l'additionneur. Le registre CC 20 enregistre automatiquement la somme. Le second signal de commande en SU amène é-10 gaiement le registre Y 14 à se décaler d'un autre chiffre décimal, ou de 4 bits binaires, vers la gauche et amène la commande du compteur 68 à décaler le compteur 22 d'un ou plusieurs états vers le bas. Cette opération est répétée pour chaque signal de commande 15 en SU pour chaque chiffre, qui doit être converti dans le registre Y 14 jusqu'à ce que le compteur 22 atteigne l'état 0. Le résultat contenu dans le registre CC 20 après que le compteur 22 ait atteint l'état 0 est l'octal équivalent des chiffres décimaux codés binaires en cours de conversion. 20 L'état 0 du compteur 22 amène l'unité de commande 10 à pas ser de l'état 11 à l'état 13. Cependant, cette fois la bascule Q2F se trouve à l'état 1, et par conséquent le chemin indiqué par "OUI" est suivi sur la figure 4B depuis la case Q2F = 1. L'on a supposé que le nombre en cours de conversion est un nombre à pré-25 cision unique, ainsi, la bascule Q1F se trouve à l'état 0, et le trajet ou chemin indiqué par "NON"est suivi depuis la case Q1F = 1 sur la figure 4B. Egalement, la bascule Q3F se trouve maintenant à l'état 0. Un signal de commande est maintenant formé sur la sortie S13.Q2.Q3 amenant la porte 8l à enregistrer le nombre d'octals 30 inférieurs du registre CC 20 vers le registre A 16 (A[38 : 39] —— CC [38 : 39])* Ainsi, à ce moment, le registre B 12 contient l'entier décimal converti et le registre A 16 contient l'entier octal converti. L'unité de commande 10 retourne alors à l'état 0 où, un nouvel opérateur est attendu. 35 Supposons, qu'à la place d'un nombre à précision unique l'on ait à convertir un nombre à double précision. La description concernant la conversion de la fraction octale inférieure serait virtuellement identique à celle décrite pour la fraction octale (précision unique) jusqu'à l'entrée précédente dans l'état 13. Ainsi 40 la fraction octale inférieure serait convertie en un entier déci 70 29347 36. 2057047 mal inférieur et enregistrée dans le registre Y 14. Alors l'entier décimal inférieur serait appliqué à l'additionneur par les portes 80, 64 et 66, de la même façon qu'un entier décimal, et converti de la même manière en un entier octal partiel inférieur et en un 5 entier décimal inférieur converti. L'entier octal partiel inférieur serait enregistré dans le registre CC 20 et l'entier décimal inférieur converti serait enregistré dans le registre B 12. A-vec un nombre à double précision, cependant, la bascule Q1F serait à l'état 1, et par conséquent, le trajet indiqué "OUI" serait sui-10 vi vers l'état 13 à partir de la case Q1F = 1 sur la figure 4B. Le produit octal supérieur (tableau II) serait maintenant enregistré dans le registre A 16. Supposons que l'unité de commande soit à l'état 13. La bascule Q2F se trouve dans ion état 1 et la bascule Q3F dans un état 15 0. Ainsi, les signaux de commande sont formés sur les sorties S13, Ql, Q2 et Q5. Il s'en suit que les signaux de commande sont formés sur les sorties SI3.QI. Q2. Q3, S13.Q2.Q5, et S13.Ql.Q2. Ceci amène les circuits à portes 82, à faire passer par l'intermédiaire de portes, le produit octal supérieur dans le registre A 16 sur 20 l'entrée AA de 1 ' additionneur 30 (non décalé) (AA-ADD -*— A [38 : 393) puis à être enregistré sans modification dans le registre CC 20. Ces signaux de commande amènent aussi l'entier octal partiel inférieur, contenu dans le registre CC 20 être enregistré dans le registre A 16 par la porte 80 (A [38 : 39] — CC [38 : 25 39]) î ceci amène le registre Y à être placé à l'état .0 (Y — 0) ; amène le registre X 18 à être placé à l'état 0 (X 0), et amène la bascule Q3F à être placée à l'état 1(Q3F ■*— l). Le produit octal supérieur est maintenant multiplié par 10 un nombre total de 12 fois le facteur de cadrage, pour le corriger 30 et pour tenir compte que seule une portion de la moitié inférieure du nombre a été convertie en une forme décimale. Le nombre de fois que l'entier octal supérieur converti est multiplié par le décimal 10 est compté par le compteur 20. A cette fin, le décodeur 78 applique un signal à la commande du compteur 68 correspondant à la 35 différence entre 11 et le facteur de cadrage et le signal de commande en S13.Q1.Q2.Q3 amène la commande du compteur 68 à décaler le compteur 22 vers un état correspondant à la sortie du décodeur 78. Pour le facteur de cadrage supposé de 5, le compteur 22 est a-lors remis à l'état 6. 40 A la suite de l'état 13, l'unité de commande 10 passe auto 70 29347 37 2057047 matiquement à nouveau à l'état 11, où les signaux de commande sont formés de façon répétée en SU tel que décrit ci-dessus. Cette fois, le registre Y 14 contient tous les 0 et le produit octal supérieur est contenu dans le registre CC 20. Ainsi, le circuit à portes 80 5 n'aura aucun effet sur le fonctionnement de l'additionneur 30 étant donné que tous les 0 seront appliqués par le circuit à portes 80. Il en résultent que le circuit à portes 64 et 66 amènent simplement l'additionneur à multiplier le contenu du registre CC 20 par le nombre décimal 10 et à remettre ce contenu dans le registre CC 20 10 de façon répétée, jusqu'à ce que le compteur 22 soit décalé jusqu'à 0, le tout tel qu'expliqué ci-dessus. Lorsque le compteur 22 a enfin atteint l'état 0, l'état 11 de l'unité de commande 10 est terminé et le produit octal supérieur aura été multiplié par 1012-SF (SF = facteur de cadrage). 15 Cependant, les chiffres de dépassement seront enregistrés dans les cellules CC 39 - CC 42 du registre CC 20 et seront accumulés dans le registre Y 14 par la porte 70 de façon analogue à ce qui a été décrit ci-dessus lorsque la fraction octale inférieure a été convertie en chiffres décimaux. 20 Après que le compteur 22 ait atteint l'état 0, l'unité de commande 10 entre à nouveau dans l'état 13. Le registre Y 14 contient l'entier décimal supérieur, le registre CC 20 contient alors le nombre octal partiel inférieur et le registre B 12 contient le nombre entier décimal inférieur converti. Le nombre entier octal 25 partiel inférieur contenu dans le registre CC 20 est ajouté maintenant au nombre entier octal partiel inférieur contenu dans le registre A 16 pour former le nombre entier octal inférieur converti représenté à la ligne 5 du tableau II. A cet effet, la bascule Q1F est maintenant à l'état 1 (étant donné que le nombre est à 30 double précision) et les bascules Q2F et Q3F sont dans l'état 1. Par conséquent, le trajet indiqué par "OUI" depuis la case Q3F = 1 est suivi sur la figure 5B jusqu'à la figure 5C et le trajet indiqué par "OUI" à partir de Q1F = 1 est suivi sur la figure 5C. Les signaux de commande sont formés sur la sortie S13 Ql 35 02 et les sorties S13 Q2 Q3. Ces signaux de commande amènent le circuit à portes b2 à coupler le contenu du registre Al6 en retour vers l'entrée AA de l'additionneur 30 (AA 70 29347 38 2057047 et la somme, qui est le nombre entier octal inférieur converti, est enregistré dans le registre CC 20. A la suite de l'état 13, l'unité de commande 10 passe à l'état 14. Un signal de commande est formé sur le circuit Sl4. Les 5 bascules Q1F, Q2F et Q3F sont toutes à l'état 1 et les signaux de commande sont formés sur les sorties Ql, Q2 et 03. Il s'ensuit que les signaux de commande sont formés sur les sorties Sl4.Q3.Q2. 03, Sl4. Q1„Q2, et Sl4. Ql. Les signaux de commande amènent la porte 8b à enregistrer le nombre entier octal inférieur de cadrage 10 depuis le registre CC 20 dans le registre X 18 (X j39:4oj 4— cc{39: 4q] ); amène le registre CC 20 à l'état 0 (CC 20 Un signal de commande est formée sur la sortie S 15. Un décodeur 88 décode le facteur de cadrage contenu dans le registre 72 et forme une sortie correspondant au nombre de positions de bits contenus dans le registre Y 14 qui ne sont pas en cours de stockage de chiffres de dépassement. Le signal de commande en S15 25 amène la matrice de décalage 70 à décaler les signaux de dépassement au-delà du nombre d'emplacements de bits dans le registre Yl4 indiqué par le décodeur 88 (Y[47:4 (ll-facteur de cadrage)J ^4 (ll-facteur de cadrage )-l:4(ll-facteur de cadrage)J). Il en résulte que les chiffres de dépassement sont décalés à l'extrémité 30 de gauche du registre Y 14. Après l'état 15, l'unité de commande 10 revient à l'état 11 où les signaux de commande sont à nouveau formés de façon répétée sur la sortie SU amenant le compteur à se décaler vers 0, et pour chaque signal de commande en SU le contenu du registre CC 20 35 est multiplié par 10 et un chiffre provenant du registre Y 14 est ajouté à celui-ci par l'additionneur 30. Tout ceci est effectué en utilisant les circuits à portes 64 et 66 qui décalent le contenu du registre CC 20 au moment où il est appliqué aux entrées de l'additionneur 30 et en utilisant le circuit à portes 80 qui lais-40 se passer le chiffre contenu dans les cellules Y44Fet Y47F vers 70 29347 39 2057047 les entrées non utilisées de l'additionneur 30. Ainsi, à nouveau la multiplication et l'addition simultanées sont effectuées telle que décrit ci-dessus. Après que le compteur 22 ait atteint l'état O, un signal de commande est formé à la sortie CTR = 0 amenant 5 l'unité de commande 10 à revenir à l'état 13. A la fin de l'état 13, le registre CC 20 contient le nombre entier octal supérieur converti (voir ligne 6 du tableau II). A cet instant, la bascule Ql passe à l'état 0; il s'en suit que la trajet indiqué par "NON" sur la Figure 5C est suivi. 10 Les bascules Q2F et Q3F se trouvent à l'état 1. Il s'en suit que les signaux de commande sont formés sur les circuits de sortie QÏF, Q2F et Q3F. Un dépassement de seulement 1 bit aurait pu être obtenu à partir du nombre entier octal inférieur de cadrage. Si un tel dépassement à lieu, la cellule 39 dans le registre X 18 au-15 rait contenu un bit 1. Il s'en suit que le dépassement doit être ajouté au nombre entier octal supérieur contenu dans le registre CC 20. A cette fin, un signal de commande est formé sur les sorties 513.QÏ.Q2.Q3 et S13.Q2.Q3 amenant la porte 90 à laisser passer le contenu de la cellule X39 vers le circuit d'entrée de report de 20 l'additionneur 30 (REPORTf—X39) et amène le circuit à portes 84 à faire passer le contenu du registre CC 20 (non décalé) vers l'entrée BB (BB - ADD 30 additionne le dépassement, éventuel, enregistré dans la cellule X39 à l'entier octal supérieur converti contenu dans le registre 25 CC 20 , et le résultat est à nouveau enregistré dans le registre CC 20. A la suite de l'état 13, l'unité de commande 10 passe automatiquement à l'état 14. A l'état 14 un signal de commande est formé à la sortie 514.Ql.Q2.Q3 amenant la porte 8l à enregistrer l'entier octal su-30 périeur converti du registre CC 20 dans le registre A 16. • La fraction décimale inférieure convertie est contenue maintenant dans le registre B 12, le nombre entier octal inférieur converti est maintenant contenu dans le registre Xl8 et le nombre entier octal supérieur de cadrage est contenu dans le registre Al6. 35 A la suite de l'état 14, l'unité de commande 10 passe à l'état 0 où l'opération est interrompue. Ainsi, un dispositif est prévu permettant de convertir des signaux codés dans une première base de numération en signaux codés dans une seconde base de numération. L'additionneur 30 est un additionneur parallèle comportant deux en-40 trées, chacune d'elles ayant des circuits d'entrée de poids binaire 70 29347 40 2057047 allant de O à m. La sortie de l'additionneur 30 comporte des circuits de poids binaire allant de O à n. Les circuits à porte 64 et 66 forment un dispositif pour coupler les circuits de sortie 0 à n (par l'intermédiaire du registre CC 20) aux circuits d'entrée 5 x à x + n de l'une des entrées et des circuits d'entrée y à y + m de la seconde série d'entrées, amenant ainsi le produit de la première base de numération ou de la base de numération décimale (décimal 10) par la sortie de l'additionneur 30 devant être formé. Un circuit à portes 80 constitue un dispositif destiné à appliquer 10 simultanément les signaux digitaux décimaux codés binaires (qui sont à convertir) un à la fois, à partir du registre Y 14 sur l'entrée des circuits de l'additionneur qui ne sont pas couplés aux circuits de sortie, amenant de ce fait l'additionneur à former des signaux de sortie correspondant au produit de la première base de 15 numération (décimal 10) par les signaux de sortie provenant de l'additionneur plus le signal digital décimal codé binaire provenant du registre Y. II - OPERATEUR DE CADRAGE A GAUCHE Considérons maintenant 1® procédé et l'appareil prévu 20 pour exécuter un opérateur de cadrage à gauche. Un opérateur de cadrage à gauche est associé à un facteur de cadrage. Un opérateur de cadrage à gauche spécifie qu'un nombre entier octal doit être cadré à gauche d'un certain nombre de chiffres décimaux. Ceci en fait, est effectué en multipliant le nombre entier octal par 10 25 (sf = facteur de cadrage). Ainsi, si le facteur de cadrage est 2 , 2 le nombre entier doit être multiplié par 10 . Suivant la présente invention, l'opérateur de cadrage à gauche est effectué en utilisant virtuellement le même appareil nécessaire pour l'exécution de l'opérateur de cadrage à droite, à 30 l'exception du fait que l'on a à ajouter un petit nombre supplémentaire de portes. Considérons maintenant la séquence des opérations d'exécution d'un opérateur de cadrage à gauche d'après l'organigramme de la Figure 6. Initialement tous les registres et les bascules 35 dans ce système sont remis à 0 (par un dispositif à portes non représenté). La source 13 (Figure l) enregistre un opérateur de cadrage à gauche dans le registre- d'opérateur 11 et un facteur de cadrage dans le registre de facteur de cadrage 72. Ceci amène l'unité de commande 10 à passer de l'état 0 à l'état 16. La source 40 13 enregistre en outre les signaux de nombres entiers codés octals 70 29347 41 2057047 pour les cadrer dans le registre B 12. Le signal de commande à la sortie S16 amène un circuit à portes 90, ayant des portes 90-0 - 90-38 à appliquer le nombre entier contenu dans le registre E 12 à l'entrée BB de l'addition-5 neur 30 ( non décalé) (3B jT38:39^| à passer à l'état 0 (Y à décaler le compteur 22 a l'état correspondant au facteur de cadrage contenu dans le registre 72 (CTR*—facteur de cadrage). L'unité de commande 10 passe alors automatiquement à l'état 11 où les 10 signaux de commande sont formés de façon séquentielle à la sortie 311 tels que décrits ci-dessus. Etant donné que le registre Y 14 contient des 0, le nombre entier contenu dans le registre G 20 est multiplié de façon répétée par 10 jusqu'à ce que le compteur 22 atteigne 0. L'opération utilise des circuits à portes 66 et 54 15 qui décalent les signaux de nombre entier contenus dans le registre CC 20 tel que cela est expliqué ci-dessus. Lorsque le compteur atteint finalement l'état 0, le registre CC 20 contient un nombre entier oetal inférieur et le registre Y 14 contient; des chiffres de dépassement à 4 bits. Le nombre de chiffres de dépassement à 20 4 bits contenu dans le registre Y 14 est égal au facteur- de cadrage. La bascule Q1F est initialement en l'état 0. Il s'en suit qu'après que le compteur 22 ait atteint l'état 0, l'unité de commande suit le chemin indiqué par "NON" depuis la case Q1F = 1. Ainsi l'unité de commande 10 passe de l'état 11 à l'état 17. 25 Le signal de commande à la sortie S17 amène la porte 66 à enregistrer le résultat oct?l contenu dans le registre CC 20, dans le registre X 18 (X |38:39] 1 ) amène la bascule Q1F (Fig. 2) à passer à l'état 1 (Qlf* 1); et amène la commande du compteur 68 à décaler le compteur 22 en retour vers l'r-tat correspondant au facteur de cadrage dans le registre 72 (CTR- Au cours de l'état 11, les signaux de commande sont à nouveau formés de façon répétée à la sortie SU jusqu'à ce que le compteur 22 revienne à l'état 0. Cependant, à ce moment les chiffres de dépassement qui sont alors contenus à l'extrémité supérieure du 40 registre Y 14 sont appliqués par l'intermédiaire de la porte 80 à 70 29347 42 2057047 l'entrée BB de l'additionneur 50 amenant ceux-ci à être reconvertis sous Une forme codée octale identique à celle décrite ci-dessus pour l'opérateur de cadrage à droite. Une fois que le compteur 22 a atteint l'état 0, tous les chiffres ont été convertis et sont 5 contenus dans le registre CC 20. Cette fois, le chemin indiqué par "OUI" est suivi depuis la case indiquée par Q1F = 1. Il s'en suit que l'unité de commande 10 passe de l'état 11 à l'état 18. Un signal de commande est formé à la sortie Sl8 de l'unité de commande 10 amenant une porte 8l à enregistrer le nombre en-10 tier- octal converti contenu dans le registre CC 20 vers le registre A 16. L'unité de commande 10 passe alors à l'état 0. Ainsi, la moitié inférieure du nombre entier octal de cadrage à gauche est contenue dans le registre X 18, alors que la partie supérieure est maintenant contenue dans le registre A 16 15 et l'opération est achevée. II sera également évident que les opérateurs de cadrage à gauche et de cadrage à droite nécessitent des manipulations de données très compliquées et que les opérateurs doivent être effectués en utilisant un seul ensemble de portes d'une très grande 20 efficacité. On verra également que le compteur ?2 est utilisé non seulement pour former les chiffres décimaux destinés à convertir des nombres entiers octals en fractions octales, mais sont aussi utilisés pour contrôler le nombre de signaux formé au cours de l'état 11 de l'unité de commande 10. Avec cet agencement, les si-25 gnaux de commande à la sortie S 11 non seulement amènent la multiplication par 10, en utilisant les portes de décalage, 64 et 66, mais aussi amènent les chiffres décimaux contenus dans le registre Y 14 à être convertis de nouveau sous forme octale. La présente invetion n'est pas limitée aux exemples de 30 réalisation qui viennent d'être décrits, elle est au contraire susceptible de variantes et de modifications qui apparaîtront à l'homme de l'art. 70 29347 43 2057047 TABLEAU I PRECISION UNIQUE 1) Nombre entier octal (13 octades ou octets) 2) Nombre fractionnaire octal (14 octades ou octets) 5 3) Nombre entier décimal (12 décades) 4) Nombre entier octal converti (13 octades max) + Nombre entier décimal converti (12 décades maximum) TABLEAU II 10 l) Nombre entier octal supérieur (13 octades) 2) Produit octal supérieur (13 octades) 3) Produit octal supérieur (13 octades) 4) Produit octal supérieur (13 octades) 15 PRECISION DOUBLE Nombre entier octal inférieur 5) 20 Nombre entier décimal supérieur (12 décade^ 6) Nombre entier octal supé: (13 octades) supérieur converti 25 (13 octades) Fraction octale inférieure (14 octades) Nombre entier décimal inférieur (12 décades) Nombre entier octal partiel inf. (13 octades max.) + nombre entier décimal inférieur converti (12 décades max.) Nombre entier octal inférieur converti (13 octades max.) + nombre entier décimal inférieur converti (12 décades max.) Nombre entier octal inférieur converti (13 octades max.) + nombre entier décimal inférieur converti (12 décades max.) 30 Etats du compteur 1 10"127 = | .0...0 13 zéros 35 TABLEAU III 14 43146341023705 14 chiffres supérieurs direction du eompteur-22 15 27 2042256071207 (octal) 27 chiffres 70 29347 44 2057047 TABLEAU IV 10 Simultanément Simultanément (1) (2) (3) um umb umb + u in-1 Nombre oetal pour 1er chiffre décimal Nombre octal pour 1er et 2ème chiffres décimaux. (4) (u b + u i )b m m-l (umb + um-l^b + um-2 Nombre oetal pour 1er au 3ème chiffres décimaux. TABLEAU V PORTES DE «O EXCITEES 15 ETATS Y47 Y46 Y45 Y44 8(ALL) 4 2 1 CHIFFRE REPRESENTE PAR Y47 - Y44 ET VALEUR TOTALE AJOUTEE AU RESULTAT PAR L'ADDITIONNEUR - 20 20 25 0 0 O 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 X X X X X x x x X X XXX X 0 1 2 3 4 5 1 6 7 8 9 70 29347 15 2057047 BEVENDI CATIONS 1.- Moyens de traitement de données à convertir un signal de nombre entier en un signal de nombre fractionnaire dans une base de numération prédéterminée, caractérisés en ce qu'ils comprennent, 5 un moyen de réception d'un signal de nombre entier devant être converti; un moyen de comptage pour compter par l'intermédiaire d'une séquence d'états égaux en nombre à au moins le nombre minimum de signaux digitaux significatifs, dans une telle base de numération, requis dans les signaux de nombres fractionnaires; un moyen qui répond 10 à chaque état dudit moyen de comptage pour fournir une série de si -gnaux digitaux codés, la série de signaux digitaux codés ainsi four-nie représentant un nombre fractionnaire utilisé pour convertir le signal de nombre entier en un signal de nombre fractionnaire; et un moyen de combinaison pour combiner la série de signaux digitaux 15 codés et le signal de nombre entier pour produire des signaux de nombres fractionnaires correspondants au produit de ceux-ci. 2.- Moyens de traitement de données suivant la revendication 1, caractérisés en ce que ledit moyen de combinaison comporte, un moyen pour produire un signal de sortie codé représentant le 20 produit de chaque signal digital et du signal de nombre entier, un moyen de registre, un moyen additionneur pour combiner le contenu dudit moyen de registre avec les signaux produits à mesure de leur formation pour fournir des signaux de produit partiel, le moyen de registre enregistrant les premiers signaux produits formés 25 et lesdits signaux produits partiels à mesure de leur formation; et des moyens pour contrôler lesdits moyens de comptage et moyen de registre, amenant les signaux produits et produits partiels enregistrés dans ledit moyen de registre à être décalés par l'un deslits signaux digitaux avant combinaison et fonctionnement dudit moyen 30 de comptage. 3.- Moyens de traitement de données suivant la revendication l, caractérisés en ce qu'ils comportent un moyen de registre couplé à un dispositif multiplicateur pour enregistrer les signaux de nombre entier reçus, devant être convertis. 35 4.- Moyens de traitement de données suivant la revendica tion 3, caractérisés en ce qu'ils comportent en outre un moyen de registre couplé audit moyen pour produire un signal de sortie codé représentant le produit, ce moyen de registre enregistrant un nouveau signal de nombre entier formant la portion la plus significa-40 tive d'un prolongement ou développement desdits signaux de nombre 70 29347 46 2057047 entierj un moyen de registre pour enregistrer temporairement les signaux de fraction convertis à partir du premier signal de nombre entier mentionné; un moyen pour faire passer le moyen de comptage amenant celui-ci à compter par l'intermédiaire d'une séquence 5 d'états au moins égaux en nombre au nombre minimum de signaux digitaux significatifs, dans une telle base de numération, nécessaires dans les signaux fractionnaires tant pour le premier signal de nombre entier que pour le signal de nombre entier suivant, ledit moyen pour fournir une série de signaux digitaux codés étant pré-10 vu pour fournir en fonctionnement un signal digital pour chacun desdits états dudit moyen de comptage; et un moyen pour combiner les signaux fractionnaires depuis les premiers signaux de nombre entier mentionnés aux signaux fractionnaires formés à partir des signaux de nombre entier suivants pour former le signal fraction-15 naire résultant. 5.- Moyens de traitement de données suivant la revendication 1, caractérisés en ce que le moyen de combinaison comporte un moyen pour fournir un signal de sortie codé représentant le produit de chaque signal digital et du signal de nombre entier; un 20 moyen de registre d'accumulation: un moyen additionneur pour ccmbinei les signaux provenant dudit moyen multiplicateur et le continu dudit moyen de registre d'accumulation; un moyen pour contrôler ledit moyen de registre d'accumulation y amenant un décalage d'un chiffre pour chacun desdits états dudit moyen de comptage; un disposi-25 tif à portes pour ledit moyen de registre faisant passer en retour vers ledit moyen ^additionneur pour chacun desdits états dudit moyen de comptage amenant ainsi la formation d'un produit partiel vrai par l'additionneur jusqu'à ce que le dernier desdits signaux de sortie codés soit combiné et que le signal fractionnaire résul-30 tant définitif soit formé par l'additionneur. 6.- Moyens de traitement de données suivant la revendication 5, caractérisés en ce qu'ils comprennent un moyen de registre pour enregistrer les signaux digitaux décalés, depuis ledit registre d'accumulation desdits décalages de chiffre et permettant ainsi la . 35 conversion de signaux de nombres entiers de longueur prolongée. 7.- Moyens de traitement de données suivant la revendication 1, caractérisés en ce que le moyen pour fournir des signaux codés comporte un décodeur. 8.- Procédé pour convertir un signal de nombre entier co-40 dé binaire en un signal fractionnaire codé binaire dans une base de COPY 70 29347 47 2057047 numération prédéterminée dans un appareil de traitement de données, caractérisé en ce qu'il comporte les étapes qui consistent à recevoir un tel signal de nombre entier devant être converti; à faire passer un compteur à un état par rapport à un état de référence 5 correspondant au nombre de signaux digitaux significatifs dans xrne telle base de numération désirée dans un signal fractionnaire, répondant à une série prédéterminée d'états du compteur, pour produire une série de signaux digitaux codés représentant un nombre fractionnaire désiré pour convertir le signal de nombre entier 10 en un signal de nombre fractionnaire; à combiner le signal de nombre entier et chaque signal digital codé produit' et à créer un signal fractionnaire représentant le produit de ladite série de signaux digitaux codés et dudit signal de nombre entier; et à faire fonctionner le compteur par l'intermédiaire de ladite série d'états 15 prédéterminés au cours de ladite combinaison jusqu'à ce que l'on ait atteint l'état de référence du compteur. 9.- Procédé suivant la revendication 8, caractérisé en ce que ladite série d'états de compteur comporte au moins autant d'états que de chiffres significatifs désirés dans le signal fraction- 20 naire. 10.- Procédé suivant la revendication 8, caractérisé en ce que ladite étape de combinaison comporte les opérations, de multiplication de chacun desdits signaux digitaux codés par le signal de nombre entier et de production d'un signal produit pour 25 chacun desdits signaux digitaux codés formant un signal somme suivant chacun desdits signaux codés, de décalage dudit signal produit et signal somme relatifs à chacun des autres signaux digitaux, l'étape de formation dudit signal somme comportant l'opération de combinaison desdits signaux décalés pour former des signaux de 30 sortie correspondant à la somme de ceux-ci. 11.- Procédé suivant la revendication 9, caractérisé en ce que le signal de nombre entier peut comporter un signal suivant, de nombre entier formant la portion la plus significative dudit signal de nombre entier, et en ce qu'il comporte les étapes qui 35 consistent à répéter les étapes précédentes en utilisant les signaux de nombre entier suivants comme signal de nombre entier devani être converti; l'opération qui consiste à faire placer le compteur comportant l'opération qui consiste à faire passer le compteur à un état correspondant au nombre total de signaux digitaux signifi-40 catifs, dans une telle base de numération désirée, dans les signaux COPY 70 29347 48 2057047 de nombres fractionnaires pour à la fois les signaux de nombre entier et de nombre entier suivant; et la série d'états dudit compteur comportant au moins autant d'états que de chiffres significatifs désirés dans les signaux fractionnaires pour à la fois les si-5 gnaux de nombre entier et de nombre entier suivant, amenant ainsi la formation d'un second signal fractionnaire bien qu'intermédiaire, et comportant l'opération suivante qui consiste à combiner le signal fractionnaire obtenu à partir de la conversion dudit signal de nombre entier avec le second signal fractionnaire obtenu à 10 partir de la conversion dudit signal de nombre entier suivant pour produire le signal fractionnaire définitif. 12.- Procédé pour convertir des signaux de nombre entiers octals en signaux fractionnaires octals dans un appareil de traitement de données, caractérisé en ce qu'il comporte les étapes qui 15 consistent à réceptionner lesdits signaux de nombre entier octals devant être convertis; à passer un compteur à un état correspondant au nombre de signaux octals significatifs désirés dans les signaux fractionnaires; à produire en réponse à une série prédéterminée d'états du compteur une série de signaux de sortie représen-20 tant un nombre fractionnaire désiré pour convertir les signaux de nombre entier octals en signaux fractionnaires octals; à multiplier des signaux de nombre entier octal par les signaux de sortie octal à mesure de leur production et à compter par le compteur par l'intermédiaire de ladite série d'états prédéterminés au cours de 25 ladite multiplication jusqu'à ce que l'on ait atteint ledit état de référence du compteur; et à produire une série de signaux digitaux fractionnaires octals représentant le produit de ladite série de signaux de sortie octals et desdits signaux de nombre entier octals. 30 13Appareil de traitement de données destiné à convertir une série de signaux digitaux binaires codés dans une première base de numération en signaux binaires codés dans une seconde base de numération, caractérisé en ce qu'il comporte au moins un moyen additionneur à deux entrées parallèles effectuant une addition binai-35 re dans la seconde base de numération; des moyens pour appliquer les signaux de sortie du moyen additionneur en retour sur l'une et l'autre des entrées de ce moyen, décalés en poids binaire par rapport à au moins l'une desdites entrées de telle sorte que la somme effective formée par le moyen additionneur soit le produit de la 40 première base de numération par les "signaux de sortie du moyen ad 70 29347 49 2057047 ditionneur appliquée; des moyens pour appliquer sous une forme série de tels signaux digitaux, par ordre de poids digital décroissant, à une entrée dudit moyen additionneur, effectuant l'addition de ceux-ci à la somme effective en cours de formation et donnant 5 lieu aux signaux de sortie correspondants du moyen additionneur, ledit moyen d'application des signaux digitaux étant prévu pour fonctionner de manière à appliquer un tel signal digital sous une forme sensiblement simultanée avec l'application de chacun desdits signaux différents de sortie du moyen additionneur, lesdits signaux 10 de sortie du moyen additionneur, après que l'on ait ajouté lesdits signaux digitaux, correspondant aux signaux binaires désirés codés dans la seconde base de numération. 14.- Appareil de traitement de données suivant la revendication 13, caractérisé en ce qu'il comporte un moyen de comptage 15 prévu pour compter par l'intermédiaire d'une séquence d'états, ledit moyen d'application de signal digital et ledit moyen d'application de signal de sortie de l'additionneur, appliquant un signal digital et un signal de sortie de l'additionneur, respectivement, à l'additionneur, pour chacun desdits états du moyen de comptage. 20 15.- Appareil de traitement de données suivant la revendi cation 13, caractérisé en ce que ledit moyen additionneur comporte une pluralité de circuits d'entrée pour chacune desdites entrées et une pluralité de circuits de sortie , et en ce que l'on attribue un poids binaire aux circuits d'entrée de chacune des deux dites 25 entrées et aux circuits de sortie, lesdits moyens d'application des signaux de sortie du moyen additionneur comportant un moyen pour coupler lesdits circuits de sortie individuellement aux circuits d'entrée individuels d'au moins l'une desdites entrées, lesdits circuits d'entrée et de sortie couplés étant de poids bi-30 naires différents. 16.- Moyens de traitement de données suivant la revendication 15, caractérisé en ce que plus de circuits d'entrée sont prévus sur au moins une entrée qu'il n'y a de circuits de sortie couplés en retour à ceux-ci, laissant au minimum un circuit d'en- 35 trée non couplé à partir des circuits de sortie, lesdits moyens d'application desdits signaux digitaux appliquant chacun desdits signaux digitaux au moins en partie audit circuit minimum d'entrée non couplé. 17.- Moyens de traitement de données suivant la revend!-40 cation 15* caractérisé en ce que plus de circuits d'entrée sont 70 29347 50 2057047 prévus sur lesdits circuits d'entrée pour l'une et l'autre desdites entrées, qu'il n'y a de circuits de sortie couplés à ceux-ci, laissant un certain nombre desdits dircuits d'entrée, entre les deux entrées, qui ne sont pâs couplés à partir desdits circuits 5 de sortie, lesdits moyens pour appliquer les signaux digitaux comportant des moyens pour appliquer chacun desdits signaux digitaux au moins en partie, auxdits "circuits d'entrée non couplés. 18.- Appareil de traitement des données suivant la revendication 16, caractérisé en ce que lesdits dispositifs additlon- 10 neurs comportent une entrée de report, ledit moyen pour appliquer lesdits signaux digitaux comportant un moyen pour appliquer lesdits signaux digitaux au moins en partie à la dite entrée de report. 19. Appareil de traitement.de données destiné à convertir une série de signaux digitaux binaires codés dans une première ba- 15 se de numération en signaux binaires codés dans une seconde base de numération, caractérisé en ce qu'il comporte au moins un moyen additionneur à deux entrées parallèles, effectuant l'addition binaire dans la seconde base de numération, des moyens pour appliquer le plus significatif de ces signaux digitaux à une entrée dudit 20 additionneur pour former des signaux de sortie; un moyen pour appliquer les signaux de sortie de l'additionneur en retour sur l'une et l'autre des entrées dudit moyen additionneur, décalés en poids binaire par rapport à l'une au moins de ladite entrée, de telle sorte que la somme effective formée par ledit moyen addition-25 neur soit la valeur de la première base de numération multipliée par les signaux de sortie appliqués du moyen additionneur et pour appliquer de façon sensiblement simultanée l'avant-dernier signal le plus significatif à une entrée dudit moyen additionneur introduisant l'addition de celui-ci dans la somme effective en cours, 30 et donnant lieu à des signaux de sortie correspondants du moyen additionneur; des moyens amenant les moyens précédents à répéter ladite application en utilisant chacun du reste des signaux digitaux par ordre de poids, du plus élevé au plus faible, et en utilisant les signaux de sortie de l'additionneur, formés au cours 35 de l'application précédente, produisant ainsi des signaux de sortie définitifs de l'additionneur correspondant aux signaux binaires désirés, codés dans la seconde base de numération. 20.- Appareil de traitement de données destiné à convertir une série de signaux digitaux binaires codés dans une première base 40 de numération, en signaux binaires codés dans une seconde base de 70 29347 51 2057047 numération, caractérisé en ce qu'il comporte un moyen additionneur parallèle ayant au moins deux entrées et une sortie, chaque entrée comportant des circuits d'entrée de poids binaire allant de O à m et la sortie comportant des circuits de sortie de poids binaire 5 allant de 0 à n, vin moyen destiné à coupler lesdits circuits de sortie de O à n des circuits d'entrée x et x + n respectivement à une première desdites entrées et à des circuits d'entrée y à y + n de la seconde desdites entrées, effectuant ainsi le produit de la première base de numération et des signaux de sortie de 10 l'additionneur en cours de formation et un moyen pour appliquer les signaux digitaux codés binaires, devant être convertis, un à la fois à ceux des circuits d'entrée prédéterminées qui ne sont pas couplés aux circuits de sortie amenant ainsi le moyen additionneur à former des signaux de sortie correspondant au produit 15 de la première base de numération par les signaux de sortie provenant de ce moyen additionneur plus le signal digital en cours d'application. 21.- Moyens de traitement de données suivant la revendication 20, caractérisés en ce qu'ils comprennent un moyen de registre 20 d'accumulation pour enregistrer temporairement les signaux de sortie provenant du moyen additionneur, à mesure de leur formation, et avant qu'ils ne soient couplés auxdits circuits d'entrée. 22.- Moyens de traitement de données suivant la revendication 20, caractérisés en ce que le moyen additionneur comporte au 25 moins un circuit de sortie supplémentaire auquel sont appliqués les signaux en dépassement ; et en ce qu'ils comportent un moyen pour stocker les signaux en dépassement formés par 1'additionneur à mesure de leur formation. 23.- Moyens de traitement de données suivant la revend!- 30 cation 20, caractérisés en ce qu'ils comportent un moyen de registre destiné à stocker les signaux devant être convertis, et un moyen à portes pour appliquer les signaux digitaux dudit moyen de registre audit moyen additionneur, à raison de un à la fois, les signaux étant par ordre décroissant. 35 24.- Moyens de traitement de données suivant la revendica tion 20, caractérisés en ce que lesdits signaux digitaux comportent un certain nombre de bits codés binaires, et en ce qu'ils comportent au moins une porte pour chacun desdits bits pour coupler le bit correspondant à l'un desdits circuits d'entrée non couplés 4 0 pré dé terminé s. 70 29347 52 2057047 25.- Moyens de traitement de données suivant la revendi-eation 24, caractérisés en ce qu'ils comportent un moyen de comptage pour compter par l'intermédiaire d'une séquence d'états correspondant au nombre de signaux digitaux devant être convertis et 5 un moyen destiné à exciter simultanément lesdites portes et lesdits moyens de couplage au moins une fois pour chacun desdits états. 26.- Appareil arithmétique destiné à convertir des signaux binaires codés dans une première base de numération en signaux binaires codés dans une seconde base de numération, caractérisé en 10 ce qu'il comporte un moyen additionneur comprenant au moins deux entrées et tuie sortie, les entrées et les sorties du moyen additionneur comprenant un certain nombre de circuits de poids binaire significatif; un premier moyen à portes couplant les signaux provenant desdits circuits de la dite sortie du moyen additionneur 15 aux circuits de l'une et l'autre des entrées de ce moyen, les signaux provenant des circuits d'au moins line des entrées étant de poids binaire différent que les eircuits de ladite sortie à laquelle ils sont couplés, laissant non couplés un certain nombre de circuits d'au moins une des dites entrées du moyen addition-20 neur; des moyens de fourniture d'un certain nombre de signaux digitaux codés binaires destinés à être convertis; un second moyen à portes pour coupler en série lesdits signaux digitaux auxdits circuits non couplés d'au moins line des entrées du moyen additionneur. 25 27.- Appareil arithmétique suivant la revendication 26, caractérisé en ce qu'il comporte un moyen pour exciter lesdits premier et second moyens à portes couplant ainsi les signaux provenant desdits moyens de fourniture et des signaux provenant des eircuits de ladite sortie du moyen additionneur, aux cireuita d'en-30 trée dudit moyen additionneur de façon sensiblement simultanée. 28.- Appareil arithmétique suivant la revendication 26, caractérisé en ce que le moyen de fourniture de signaux digitaux codés binaires comporte un moyen de stockage. 29.- Appareil arithmétique suivant la revendication 28, 35 caractérisé en ce qu'il comprend un troisième dispositif à portes destiné à coupler des signaux provenant de eircuits pré-sélection-nés dans ladite sortie du moyen additionneur, audit moyen de stockage. 30.- Appareil arithmétique suivant la revendication 29, 40 caractérisé en ce qu'il comprend un moyen de registre couplé entre 70 29347 5? 2057047 ladite sortie du moyen additionneur et ledit premier moyen à portes pour stocker des signaux devant être convertis; des moyens pour exciter un certain nombre de fois ledit premier moyen à portes appliquant ainsi le contenu dudit moyen à portes, un certain 5 nombre de fois à l'entrée dudit moyen additionneur, et chaque fois, les signaux résultant formés par ledit moyen additionneur étant stockés dans ledit moyen de registre, lesdits moyens d'excitation étant prévus pour exciter ledit troisième moyen à portes un certain nombre de fois, stockant ainsi des signaux provenant desdits 10 circuits pré-sélectionnés dans ladite sortie de l'additionneur, dans ledit moyen de stockage. 31.- Appareil de traitement de données destiné à convertir tune série de signaux digitaux binaires de signaux décimal en signaux octals codés binaires, caractérisé en ce qu'il comprend 15 un moyen additionneur parallèle comprenant deux entrées, une entrée de report et une sortie, chaque entrée comprenant des circuits d'entrée de poids binaire de 0 à m, et la sortie comprenant des circuits de sortie de poids binaire de 0 à n, des moyens pour coupler lesdits circuits de sortie de 0 à n aux circuits d'entrée 20 3 à 3 + n d'une première desdites entrées et à une entrée 1 à 1 + n de la seconde desdites entrées, des moyens pour appliquer certains signaux digitaux décimaux codés binaires sélectionnés, à raison d'un chiffre à la fois, à ladite entrée de report, et aux entrées 0, 1 et 2 de ladite première entrée, et à l'entrée 0 de ladite se-25 conde entrée amenant ainsi l'additionneur à former des signaux de sortie correspondant au produit de dix fois les signaux de sortie provenant dudit additionneur, plus le signal digital en cours d'application. 32.- Procédé pour convertir une série de signaux digitaux 30 binaires codés dans une première base de numération en signaux codés dans une seconde base de numération, dans un appareil de traitement de données comportant au moins un additionneur à deux entrées parallèles effectuant l'addition binaire dans la seconde base de numération, lequel procédé est caractérisé en ce qu'il comporte 35 les étapes qui consistent à appliquer des signaux de sortie de l'additionneur, en retour sur l'une et l'autre des entrées dudit additionneur, décalés en poids binaire par rapport à l'une desdites entrées de telle sorte que la somme effective formée par l'additionneur, soit le produit de la première base de numération et des 40 signaux de sortie de l'additionneur; et à appliquer en série les- 70 29347 54 2057047 dits signaux digitaux, par ordre de poids décroissant, à une entrée dudit additionneur, introduisant ceux-ci dans la somme effective en cours, et donnant lieu aux signaux de sortie correspondants de l'additionneur; un tel signal digital étant appliqué à la fois, 5 simultanément avec l'application de chacun des signaux de sortie différents de l'additionneur, lesdits signaux de sortie de l'additionneur, après que l'on ait ajouté tous lesdits signaux digitaux, correspondant aux signaux binaires désirés codés dans la seconde base de numération. 10 33.- Procédé suivant la revendication 32, appliqué dans un appareil de traitement de données comportant un compteur, caractérisé en ce qu'il comprendles étapes supplémentaires qui consistent à placer le compteur à un état, par rapport à un état de référence, correspondant au nombre de signaux devant être convertis; à faire 15 fonctionner le compteur d'au moins un état vers l'état de référen-ce pour chaque signal digital appliqué; à conserver la trace ou la voie du nombre de signaux digitaux appliqués; et à interrompre une telle application lorsque le compteur a atteint ledit état de référence. 20 34.- Procédé suivant la revendication 32, caractérisé en ce que la première base de numération est décimale et la seconde base de numération est octale, le décalage étant tel qu'il amène le produit par dix des signaux de sortie appliqués de l'additionneur. 25 35.- Procédé suivant la revendication 32, caractérisé en ce que les signaux de sortie comportent au moins un signal de dépassement qui ne fait pas partie des signaux appliqués en retour à l'entrée dudit additionneur et en ce qu'il comporte l'étape supplémentaire qui consiste à stocker ledit signal de dépassement dans 30 l'ordre où il est formé. 36.- Procédé destiné à convertir une série de signaux digitaux décimaux codés binaires dans un appareil de traitement de donnéescomportant au moins un additionneur à deux entrées parral-lèles effectuant l'addition binaire en code octal, caractérisé en 35 ce qu'il comprexd les étapes qui consistent à appliquer le plus significatif desdits signaux digitaux décimaux codés binaires à une entrée dudit additionneur, pour former des signaux de sortie dudit additionneur; à appliquer des signaux de sortie dudit additionneur, en retour sur l'une et l'autre des entrées dudit additionneur, dé-40 calés en poids binaire par rapport à une au moins desdites entrées, 70 29347 55 2057047 de telle sorte que la somme effective formée par l'additionneur soit le produit de dix fois les signaux de sortie de l'additionneur; et à appliquer simultanément l'avant dernier signal digital décimal le plus significatif à une entrée dudit additionneur introduisant 5 celui-ci dan3 la somme effective en cours de formation et donnant lieu à des signaux de sortie correspondant de l'additionneur; et à répéter les étapes précédentes en utilisant les signaux de sortie de l'additionneur formés au eours du dernier parcours de l'étape précédente et chaque reste desdits signaux digitaux décimaux, 10 par ordre de poids décroissant, produisant ainsi des signaux de sortie définitifs de l'additionneur, équivalents aux signaux octals codés binaires désirés. 37.- Procédé destiné à convertir une série de signaux digitaux décimaux codés binaires en signaux octals codés binaires 15 dans un appareil de traitement de données comportant un compteur et au moins un additionneur à deux entrées parallèles effectuant une addition binaire en code octal, caractérisé en ce qu'il comporte les étapes qui consistent à passer le compteur à un état, par rapport à un état de référence, correspondant au nombre de si-20 gnaux digitaux devant être convertis; à appliquer le plus significatif de ces signaux digitaux codés binaires à une entrée dudit additionneur pour produire des signaux de sortie de l'additionneur; à faire fonctionner le compteur au moins d'un état vers l'état de référence et à appliquer des signaux de sortie de l'additionneur 25 en retour sur l'une et l'autre des entrées dudit additionneur, décalés en poids binaire par rapport à au moins l'une des dites entrées, de telle sorte que la somme effective formée par l'additionneur soit le produit de dix fois les signaux de sortie de l'additionneur et à appliquer simultanément l'avant dernier signal digi-30 tal décimal le plus significatif à une entrée dudit additionneur, additionnant celui-ci à la somme effective en cours de formation et donnant lieu à des signaux de sortie correspondant de l'additionneur; et à répéter l'opération précédente pour chaque état différent du compteur, en utilisant les signaux de sortie de l'addition-35 neur formés au cours du dernier déroulement de l'étape précédente et à utiliser des signaux digitaux différents à chaque répétition jusqu'à ce que le compteur ait atteint ledit état de référence, les signaux digitaux étant utilisés par ordre de poids digital décroissant, produisant ainsi des signaux de sortie définitifs de l'addi-40 tionneur équivalents aux signaux octals codés binaires désirés. 70 29347 56. 2057047 38.- Procédé destiné à convertir un signal de nombre entier octal codé binaire en une portion la plus significative codée binaire et une portion la moins significative composée de chiffres décimaux docés binaires, le nombre de chiffres décimaux étant in-5 diqué par un signal de facteur de cadrage, caractérisé en ce qu'il comporte les étapes qui consistent à faire fonctionner un compteur par l'intermédiaire d'une série prédéterminée d'états, en réponse à chacun desdits états pour produire une série de signaux digitaux codés octals représentant l'octal 12~n où n est au moins aussi 10 grand que le nombre maximum de chiffres décimaux désirés dans le résultat, à combiner le signal de nombre entier et chaque signal digital codé produit, et à créer un signal fractionnaire représentant le produit de ladite série de signaux digitaux codés et desdits signaux de nombre entier ; à appliquer le signal fractionnaire et 15 la série de signaux produits dérivés de ceux-ci, à un moyen multiplicateur multipliant chacun par dix pour produire des signaux produits, le signal fractionnaire et tin total d'au moins n - 1 signaux produits dérivés de ceux-ci étant appliqués audit dispositif multiplicateur ; à stocker les signaux les plus significatifs 20 qui représentent un chiffre décimal, à partir de chacun desdits signaux produits, dans l'ordre de leur formation, par ordre de poids décroissant ; à appliquer en série les signaux digitaux décimaux stockés, par ordre de poids décroissant, à une entrée d'un additionneur parallèle à deux entrées, qui effectue l'addition 25 binaire sous une forme codée octale, le nombre de signaux digitaux décimaux appliqués étant au moins égal à n moins la valeur du signal de facteur de cadrage ; à appliquer les signaux de sortie de l'additionneur en retour sur l'une et l'autre des entrées dudit additionneur, décalés en poids binaire par rapport à au moins une 30 desdites entrées, de telle sorte que la somme effective formée par l'additionneur soit le produit de dix fois les signaux de sortie de l'additionneur plus le signal digital appliqué, amenant les signaux de sortie correspondant de l'additionneur, un desdits signaux étant appliqués à la fois simultanément avec l'application de 35 chacun des signaux différents de sortie dudit additionneur, lesdits signaux de sortie de l'additionneur après que l'on ait appliqué tous lesdits signaux digitaux, représentant la portion octale la plus significative du signal converti et les signaux digitaux décimaux stockés restant, représentant la portion la moins significa-40 tive du signal converti. 70 29347 2057047 39.- Appareil destiné à convertiPun signai de nombre entier octal codé binaire, en une portion la plus significative codée en octal et en une portion la moins significative composés de chiffres décimaux codés binaires, le nombre de chiffres décimaux 5 étant indiqué par un signal de facteur de cadrage, caractérisé en ce qu'il comprend un moyen de comptage destiné à compter une série prédéterminée d'états; un moyen qui, en réponse à chacun desdits états, produit une série de signaux digitaux codés octals représentant l'octal 12~n où n est au moins aussi grand que le nombre ma-10 xiraum de chiffres décimaux désirés dans le résultat; un moyen pour combiner le signal de nombre entier et chaque signal digital codé produit et pour créer un signal fractionnaire représentant le produit de ladite série de signaux digitaux codés et lesdits signaux de nombre entier; un moyen pour appliquer le signal fractionnaire 15 et une série de signaux produits dérivés de ceux-ci, à un moyen multiplicateur multipliant chacun par dix pour donner des signaux produits, le signal fractionnaire et un total d'au moins n - I signaux produits dérivés de ceux-ci étant appliqués audit moyen multiplicateur; un moyen pour stocker les signaux les plus significa-20 tifs, qui représentent un chiffre décimal, provenant de chacun desdits signaux produits, dans l'ordre de leur formation, par ordre de poids décroissant; un additionneur à deux entrées parallèles qui effectue l'addition binaire sous forme codée octale; un moyen pour appliquer sous une forme série, les signaux digitaux décimaux 25 stockés par ordre de poids décroissant, à une entrée dudit additionneur, le nombre de signaux digitaux décimaux appliqués par ledit moyen d'application série étant au moins égal à n moins la valeur du signal de facteur de cadrage; des moyens pour appliquer les signaux de sortie de l'additionneur, en retour sur l'une et l'au-30 tre des entrées dudit additionneur , décalés en poids binaire par rapport à au moins l'une desdites entrées, dé telle sorte que la somme effective formée par l'additionneur, soit le produit de dix fois les signaux appliqués de sortie de l'additionneur plus le signal digital appliqué, donnant des signaux de sortie correspondants 35 de l'additionneur, ledit moyen pour appliquer les signaux de sortie de l'additionneur, étant prévu pour appliquer un tel signal digital à la fois simultanément avec l'application de chacun des signaux de sortie différents de l'additionneur, lesdits signaux de sortie de l'additionneur après application de tous lesdits signaux digitaux 40 représentant la portion octale la plus significative du signal con- 70 29347 58 2057047 vert! et les signaux digitaux décimaux stockés restants représentant la portion la moins significative du signal converti. 40.- Appareil de traitement de données pour décaler à gauche un signal codé binaire dans une première base de numération, 5 par des chiffres codés dans une seconde base, caractérisé en ce qu'il comprend un premier moyen de registre pour stocker un opérateur identifiant un décalage à gauche; un second moyen de registre pour stocker un signal de facteur de cadrage identifiant le nombre de déealages digitaux nécessaires; un moyen de comptage; 10 tin moyen qui répond audit opérateur de décalage stocké pour manoeuvrer ledit moyen de comptage par l'intermédiaire d'une séquence d'états correspondants audit facteur de cadrage; au moins un moyen additionneur à deux entrées parallèles fonctionnant dans ladite première base de numération; des moyens fonctionnant pour chacun 15 desdits états dudit moyen de comptage, pour appliquer le signal de sortie de l'additionneur en retour sur l'une et l'autre des entrées dudit moyen additionneur décalés en poids binaire par rapport à au moins une desdites entrées, de telle sorte que la somme effective formée par le moyen additionneur soit le produit de la 20 seconde base de numération par les signaux de sortie appliqués du moyen additionneur; des moyens qui répondent audit opérateur de décalage stocké pour appliquer de façon sélective un signal codé binaire devant être décalé audit moyen additionneur, donnant un signal de sortie dudit moyen additionneur; un troisième moyen de 25 registre pour stocker des signaux de sortie prédéterminés du moyen additionneur qui comportent tin signal digital de dépassement; un moyen qui répond audit opérateur de décalage stocké pour appliquer de façon sélective des signaux digitaux stockés dans ledit troisième moyen de registre, à raison d'un chiffre à la fois, avec chacun 30 desdits états dudit moyen de comptage à une entrée dudit moyen additionneur de façon sensiblement simultanée avec l'application de l'un desdits signaux de sortie du moyen additionneur amenant ainsi l'addition de ceux-ci dans la somme en cours de formation. 41.- Appareil de traitement de données suivant la revendi-35 cation 40, caractérisé en ce que ladite première base de numération est octale. 42.- Appareil de traitement de données suivant la revendication 4l, caractérisé en ce que ladite seconde base de numération est décimale. 40 43.- Appareil de traitement de données suivant la revend!- 70 29347 59 2057047 cation 4l, caractérisé en ce qu'il comporte un moyen de commande pour ledit premier moyen d'activation, afin d'appliquer tin signal codé binaire devant être converti et par la suite, exciter ledit moyen pour appliquer de façon sélective des signaux digitaux stockés 5 dans ledit troisième dispositif de registre. 44.- Appareil de traitement de données destiné à décaler un signal codé binaire par des chiffres codés dans une base de numération prédéterminée, caractérisé en ce qu'il comporte un premier moyen de registre pour stocker un opérateur identifiant le décala- 10 ge; un second moyen de registre pour stocker un signal de facteur de cadrage, identifiant le nombre de décalages de chiffres requis; un moyen de comptage; un moyen répondant audit opérateur de décalage stocké pour opérer ledit moyen de comptage par l'intermédiaire d'une séquence d'états déterminés par ledit facteur de cadrage; au 15 moins un moyen additionneur à deux entrées parallèles; un moyen fonctionnant pour chacun desdits états dudit moyen de comptage pour appliquer le signal de sortie du moyen additionneur en retour sur l'un et l'autre des entrées dudit moyen additionneur décalés en poids binaire par rapport à au moins une desdites entrées, de telle 20 sorte que la somme effective formée par ledit moyen additionneur soit le produit de la base de numération prédéterminée par les signaux de sortie appliqués du moyen additionneur; un moyen qui répond audit opérateur de décalage stocké pour appliquer de façon sélective audit moyen additionneur un signal codé binaire devant 25 être décalé donnant un signal de sortie dudit moyen additionneur; un troisième moyen de registre destiné à stocker les signaux de sortie prédéterminés du moyen additionneur, qui comportent un signal digital de dépassement; un moyen répondant audit opérateur de décalage stocké pour appliquer de façon sélective des signaux 30 digitaux stockés dans ledit troisième moyen de registre, à raison d'un chiffre à la fois, avec chaque état dudit moyen de comptage à une entrée dudit additionneur de façon sensiblement simultanée avec l'application de l'un des signaux de sortie dudit moyen additionneur amenant ainsi l'addition de ceux-ci à la somme en cours 35 de formation. 45.- Appareil de traitement de données suivant la revendication 44, caractérisé en ce que ledit opérateur de décalage comporte un opérateur de décalage à droite dans lequel lesdits états de compteur sont égaux ou inférieurs au nombre total de chiffres 40 dans ledit troisième moyen de registre amenant ainsi la formation 70 29347 60 2057047 d'un signal qui est partiellement dans ladite base de numération prédéterminée et partiellement dans la base de numération dudit signal codé binaire devant être décalé. 46.- Appareil de traitement de données pour décaler un 5 signal binaire codé dans une première base de numération, par des chiffres codés dans une seconde base de numération, caractérisé en ce qu'il comprend un premier moyen de registre pour stocker un opérateur identifiant un décalage; un seoond moyen de registre pour stocker un signal de facteur de cadrage identifiant le nombre de 10 décalages de chiffres requis; un moyen pour fournir un signal binaire codé dans ladite première base de numération; et des moyens qui répondent audit opérateur de décalage stocké et audit facteur de cadrage stocké pour décaler le signal binaire codé dans ladite première base de numération, par le nombre de chiffres dans ladite 15 seconde base de numération identifiée par ledit facteur de cadrage. 47.- Appareil de traitement de données suivant la revendication 46, caractérisé en ce que ledit moyen de décalage comporte un moyen répondant audit opérateur de décalage et audit facteur de cadrage stocké pour convertir le signal binaire dans ladite pre-20 mière base de numération en un signal dont la portion la moins significative comporte le nombre de chiffres identifiés par ledit facteur de cadrage, et dans lequel lesdits chiffres sont codés dans ladite seconde base de numération. 48.- Appareil de traitement de données suivant la reven-25 dication 46, caractérisé en ce que ledit moyen de décalage comporte un moyen pour décaler effectivement vers la gauche ledit signal binaire dans ladite première base de numération en la multipliant par ladite seconde base de numération.