FR 2077599 A1 19711029 FR 7045283 A 19701208 70 ^5283 1 2077599 La présente invention concerne les ensembles d'emmagasinage d'information et plus particulièrement les mémoires monolithiques dans lesquelles on peut réaliser des opérations de lecture et d'écriture non séquentielles simultanées dans des parties distinctes de la mémoire. 5 Généralement, les mémoires à lecture et écriture non séquentielles sont cons tituées par*des registres logiques. Les mémoires classiques ne permettent pas de réaliser simultanément les opérations de lecture et d'écriture. Les registres qui utilisent des bascules logiques permettent de telles opérations. Cependant, les configurations de telles bascules logiques sont bien plus compliquées dans 10 l'art antérieur que ne le sont les cellules de cette invention. Généralement, de tels ensembles de registre nécessitent deux ou trois fois plus de circuits que la mémoire de l'invention. Dans fes mémoires classiques, les opérations de lecture et d'écriture doivent être réalisées au cours d'intervalles de temps distincts. Elles doivent 15 être réalisées séquentiellement tandis que les mémoires à registres permettent de réaliser des opérations de lecture et d'écriture non séquentielles ou simultanées. De plus, La mémoire classique ne permet pas d'acheminer les données de différentes façons pour l'écriture ou la lecture de l'information è partir de la mémoire. 20 Une cellule de mémoire de ce type est décrite dans le brevet américain N#3.423.737 . La cellule de mémoire décrite dans ce brevet utilise une bascule à transistors couplés en croix pour l'emmagasinage des informations. En appliquant des signaux d'entrée appropriés, par l'intermédiaire de dispositifs conducteurs à la bascule, on réalise la lecture et l'écriture de l'information 25 d'une manière séquentielle. Par opposition aux mémoires de l'art antérieur, la mémoire de cette invention permet de réaliser la lecture d'une partie de la mémoire, par exemple une rangée, pendant que l'on réalise l'écriture dans une autre partie de la mémoire telle qu'une autre rangée. 30 Chaque cellule de la mémoire tlitilise. la bascule à transistors couplées en croix comme circuit pour l'emmagasinage de l'information codée en binaire. Suivant la partie de la bascule qui est excitée, un bit un ou un bit zéro d'information est emmagasiné dans cette cellule. Des premiers circuits de commande sont placés dans les circuits de base des dispositifs de la bascule pour exci-35 ter une rangée de la mémoire à un instant afin de réaliser la lecture de l'information emmagasinée. Des seconds circuits de commande sont connectés dans les circuits de collecteur des transistors constituantes bascules pour conditionner les cellules d'une rangée en vue de l'écriture. Par l'intermédiaire de connexions d'entrée séparées amenées à ces seconds circuits de commande l'infor-40 mation binaire est emmagasinée dans la bascule. 70 45283 2 2077599 Ainsi, en excitant les circuits de commande de lecture pour une rangée et les circuits de commande d'écriture pour une autre rangée, l'écriture et la lecture de l'information sont réalisés simultanément dans la mémoire. Il n'y a pas de relation des temps nécessaires pour permettre aux opérations d'écriture et 5 de lecture de se produire en même temps. Le montage de cette invention présente aussi l'avantage que la bascule n'est pas perturbée par les opérations d'accès en vue de l'écriture ou de la lecture de l'information ce qui la rend moins sensible aux bruits parasites et en conséquence à un emmagasinage incorrect.de l'information comme cela se produit généralement dans les types de configurations de 10 cellules de mémoire de l'art antérieur. Conformément à une autre caractéristique de l'invention, les cellules peuvent être modifiées pour pouvoir recevoir plusieurs bus de données. Des premier et second circuits de commande supplémentaires sont montés en parallèle avec ceux qui se trouvent dans la cellule et aux circuits entrée et sortie distincts 15 pour permettre aux opérations d'écriture et/ou de lecture simultanées de se produire à l'aide de plusieurs bus. Ainsi, l'information peut être emmagasinée ou lue à partir de plusieurs séries de cellules d'emmagasinage, par exemple, le long de plusieurs rangées d'une mémoire en même temps. D'autres objets, caractéristiques et avantages de la présente invention 20 ressortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte qui représente plusieurs modes de réalisation préférés de celle-ci. La figure 1 représente un bloc diagramme d'un ensemble de cellules d'emmagasinage avec les circuits périphériques nécessaires. L La figure 2 représente un schéma d'une réalisation de la cellule d'em-25 magasinage conforme à l'invention. La figure 3 représente un diagramme des niveaux de tension montrant la manière de sélectionner une rangée psrticulière de cellules de mémoire de la figure 2. La figure 4 représente un schéma d'une cellule de la figure 2 modifiée pour 30 recevoir plusieurs bus de données, La figure 5 représente un schéma d'une seconde réalisation de la cellule d'emmagasinage montrant les principes de l'invention. La figure 6 représente un diagramme des tensions montrant la commutation des niveaux utilisés dans l'opération d'emmagasinage dans la cellule de la figu-35 re 5. La figure 7 représente un schéma d'une autre réalisation de cellule d'emmagasinage conforme aux principes de l'invention. La figure 8 représente un diagramme de commutation des niveaux de tension illustrant l'opération de lecture dans la cellule de la figure 7. 40 La figure 9 représente un schéma d'une version modifiée de la cellule.de 70 45283 3 2077599 la figure 7 montrant une autre forme de lectui» d'information à partir de la cellule de mémoire. Sur la figure 1, on peut vbir que la mémoire conforme à l'invention est constituée de plusieurs cellules d'emmagasinage disposées suivant une matrice 5 A11.... Amn. La matrice est formée de m rangées et n colonnes. Chacune des cellules est connectée à des circuits de décodage de sélection de rangée appropriés 11 pour commander l'écriture ou l'emmagasinage de l'information, et à des circuits de décodage de sélection de rangée 12 pour commander la lecture ou la recherche d'information. Ainsi, les cellules A11, A12... A1n sont connectées par 10 l'intermédiaire des connexions 13, 14 et 15 aux circuits de décodage 11. De même ces cellules sont connectées par l'intermédiaire des connexions 16, 17, 18 aux circuits de décodage 11*' Des circuits de commande d'écriture 20 sont prévus pour Stre connectés en commun aux cellules d'une colonne donnée. Les cellules A11....Am1 sont par con-15 séquent connectées par les connexions 21 et 22 aux circuits 20. Les circuits 20 fournissant les signaux pour éqrire l'information dans les cellules d'emmagasinage sélectionnées. Les circuits de décodage 11 servent à conditionner une rangée donnée de cellules pour réaliser l'opération d'écriture. Pour lire l'information è partir d'une rangée particulière de cellules sélectionnée par les clr-20 cuits de décodage 12 il est aussi nécessaire qu'un bloc contenant plusieurs de cas cellules soit conditionné à partir d'un circuit de sélection de bloc 23. La lecture de l'information le long des colonnes se produit par l'intermédiaire des bus de sortis de données 24, 25 et 26 allant aux circuits de sortie de données 27. 25 Comme cela sera apparent à partir de la description qui va être donnée par la suite, l'opération de lecture dans une rangée de cellules peut être réalisée m môme temps que l'opération d'écriture dans une autre rangée de cellules. Ainsi, si les circuits de décodage 11 sélectionnent la rangée de cellules formée de A11....A1n en excitant les lignes de sélection 13, 14 et 15 et que les si-30 gnaux appropriés sont amenés le long des lignes 21, 22 à chacune de ces cellules, l'écriture de l'information est alors réalisée dans ces cellules. D'une manière identique si les circuits de décodage 12 sélectionnent la rangée formée des cellules A31 .... A3n en excitant les connexions 28, 29, 30 et que le circuit de sélection de bloc 23 est aussi excité, l'information est alors lue et amenée 35 dans les circuits de sortie de données 27 par les lignes 24, 25 et.26. En se référant à la figure 2, on peut voir que chacune des cellules d'emmagasinage telle que la cellule A11 comprend deux transistors couplés en croix 31 et 32 montés en bascule bistable, la base de l'un étant connectée au collecteur de l'autre et la base du second connectée au collecteur du premier. Les êmet-40 teurs sont reliés en commun à un puits de courant et les collecteurs sont reliés t BAD ORIGNAL 70 45283 4 2077599 en commun à une source de courant. Suivant l'état des transistors 31 et 32, de façon que l'un soit conducteur et l'autre non conducteur en même temps, un 1 binaire ou un 0 binaire est emmagasiné dans le circuit de mémoire. On suppose à titre d'exemple que lorsque la base du transistor 31 est plus positive que la 5 base du transistor 32, un 1 binaire est écrit dans le circuit. D'une manière identique lorsque la base du transistor 32 est plus positive que la base du transistor 31, un zéro binaire est emmagasiné dans le circuit. Un circuit de commande de lecture constitué pour les transistors 33, 34 et 37 est associé au circuit d'emmagasinage. Les bases des transistors 33, 34 sont 10 connectées aux bases des transistors 31 et 32 respectivement. Les émetteurs des transistors 33 et 34 sont reliés entre eux et connectés au collecteur du transistor 37. La sortie des données à partir de la cellule est commandée par an amplificateur de sortie 33 connecté au collecteur du transistor 34. Les transistors 33 et 34 forment un commutateur de courant avec le puits de courant consitué 15 par le transistor 37. L'émetteur du transistor 37 est connecté en commun aux émetteurs des transistors correspondant de chaque cellule dans la colonne tels que ceux connectés en 38a, 38b. Tous ces transistors 37 dans une colonne donnée agissent avec 1'amplificateur de lecture 4Q comme un commutateur de courant à m entrées, m étant le nombre des rangées de l'ensemble. 20 Dans une opération de lecture de données, la différence de potentiel nomi nale aux bornes de la bascule 31, 32 est suffisante pour former une commutation de courant à la sortie des transistors 33, 34. Cette commutation de courant est utilisée pour transmettre l'état du circuit d'emmagasinage à la sortie de donnée amenée par l'amplificateur de sortie 39 à la borne 41. Le commutateur de 25 courant 33 , 34' attaque le collecteur du transistor 37. Le puits de courant 37 ne tire un courant qu'à l'application simultanée du signal positif de sélection de lecture amené à la borne 42 à partir du circuit de décodage 12 et du signal négatif de sélection de bloc amené à la borne 43 .à partir du circuit de sélection de bloc 23. Le signal de sélection de bloc est amené à l'amplificateur de lec-30 ture 40 de sorte qu'un courant circule dans ce transistor et va au puits de courant -V2. Comme représenté sur le figure 3, les niveaux de tension de fonctionnement pour réaliser l'opération de lecture nécessite que le signal de sélection de bloc soit commuté de -A/3 à -V4. C'est un signal de sélection totale. Le signal positif "de sélection de rangée à la borne 42 est commuté de -V4 à -V5, ce 35 qui représente un signal de demi-sélection. Lorsque le signal d'entrée de sélection de bloc en 43 est au niveau -V3, c'est à dire que le bloc n'est pas sélectionné pour une opération de lecture, il est suffisamment positif pour que le transistor 40 tire tout le courant et l'amène au puits -V2. La sortie en 41 est par conséquent maintenue à un niveau 40 bas pour un bloc inutilisé. Lorsque le signal d'entrée de sélection de bloc BAD ORIGINAL 70 45283 5 2077599 en 43 est au niveau -V4, c'est à dire que le bloc est sélectionné, le courant est tiré par le transistor 37 dans cette colonne. Ce courant est tiré par le transistor 33 ou 34 suivant l'état de la bascule 31, 32. Ceci est dû à la connexion des bases des transistors 31, 33 et 32, 34. Puisque le collecteur du 5 transistor 34 attaque l'amplificateur 39, l'état du circuit d'emmagasinage est transmis à la borne 41. Les circuits de sortie de données comprennent le puits de courant 40 et l'amplificateur 39 qui est couplé à sa base aux entrées de colonne prévues aux transistors 40 pour chaque colonne de l'ensemble et aux collecteurs des transistors pour chaque cellule d'emmagasinage. ■)0 Les circuits de commande d'écriture sont formés par les transistors 35 et de 36 connectés dans les circuits/collecteur des transistors 31 et 32 respectivement. Les émetteurs des transistors 35 et 36 sont connectés aux émetteurs des transistors 45 et 46 respectivement pour former un commutateur de courant. Dans chaque cas, l'émetteur de chaque transistor 35 est commun à chaque sortie de 15 cellule correspondante dans cette colonne par les connexions en 44a, 44b afin de former un commutateur de courant à m entrées avec le transistor 45. De mime l'émetteur de chacun des transistors 36 dans une colonne par les connexions en 47a, 47b forme un commutateur de courant avec le transistor 46. Lorsque aucune écriture d'information n'est à réaliser dans un circuit 20 d'emmagasinage, les entrées de données W1 et WQ sont suffisamment positives pour que les courants il, iO soient tirés par les transistors 45, 46 respectivement. Lorsque l'écriture des données est à réaliser, un des signaux d'entrée d'écriture W1 et W2 amené aux bornes 48, 49 respectivement est commuté à un niveau négatif suivant l'état des données à emmagasiner dans le circuit. A ce moment 25 le transistor de la rangée sélectionnée 35 ou 36 accepte le signal de sélection de rangée positif à la borne 50 provenant des circuits de décodage 11 pour tirer du courant. Les niveaux de fonctionnement du commutateur de courant sont identiques à ceux décrits pour l'opération de lecture. Le signal d'entrée de sélection de bloc correspond à W1 ou WD et le niveau d'entrée de sélection de 30 rangée pour l'opération d'écriture est le même que le niveau d'entrée de sélection de rangée pour l'opération de lecture. Le courant il ou iQ lorsque il est tiré par l'un ou l'autre des transistors 35 et 36 doit avoir un niveau suffisant pour changer l'état du circuit 31, 32. Ainsi, comme on l'a déjà dit, un 1 binaire emmagasiné dans le circuit 31, 32 35 nécessite que la base du transistor 31 soit plus positive que celle du transistor 32. Dans ce cas, pratiquement tout le courant provenant de la source de courant en -V1 est tiré par le transistor 31. Lorsque un 0 binaire est écrit dans le circuit d'emmagasinage, W0 chûte à un niveau négatif et le tr«nsiâtor 36 tire le courant iO. Ce courant a une amplitude suffisante pour que le circuit 40 d'emmagasinage 31, 32 change d'état et le transistor 32 tire pratiquement tout 70 45283 6 2077599 le courant provenant de la source de courant en -V1. Il est à noter que dans les circuits d'écriture pour chaque cellule se trouvent deux transistors 35 et 36 qui sont connectés en commun aux transistors correspondants de la même colonne pour former un commutateur de courant à m en-5 trées avec les transistors 45, 46. Ainsi, il faut un des transistors 45, 46 pour chaque colonne de l'ensemble. Ces transistors constituent les deux sources de courant indépendantes pour chaque cellule. Il est évident que, étant donné que les deux sources de courant ne tirent jamais le courant en même temps, le circuit d'entrée de données peut être réalisé en utilisant une seule source 10 puisque seul un 1 binaire ou un 0 binaire est écrit dans le circuit d'emmagasinage à un instant. Dans le cas où on utilise une seule source de courant à la place du montage représenté sur la figure 2, les commutateurs de courant formés sur les transistors 35 et le transistor 45 et les transistors 36 et le transistor 46 sont montés en cas code. 15 Les circuits de décodage 11, 12 représentés sur la figure 1 sont des cir cuits de décodage simples qui peuvent être réalisés par des circuits émetteurs suiveurs commutateurs de courant. Dans le cas particulier représenté, chacun des circuits 11 et 12 réalisera une opération de décodage de 1 parmi 4. En utilisant des circuit émetteurs-suiveurs commutateurs de courant, on obtient des 20 signaux de sortie déphasés et en phase. De même les circuits de commande d'écriture 20 peuvent prendre la forme de commutateurs de courant qui attaquent les bases des transistors 45, 46 pour réaliser une commutation de niveau totale à ces transistors. Comme on l'a déjà dit, c'est une caractéristique de cette invention d'uti-25 liser des bus de données multiples pour l'écriture de la lecture de données. dans la mémoire. Ainsi, si on prévoit deux bus d'entrée de donnée,- une série de données peut être écrite dans une série de cellules telle qu'une rangée et une autre série de données peut être écrite dans une autre série de cellules telle qu'une autre rangée et cela en même temps. De même le même type d'opéra-30 tion peut être réalisé si on utilise deux bus de sortie de données dans la mémoire. Quatre opérations différentes peuvent alors être réalisées simultanément sur la mémoire. Un tel montage est représenté sur la figure 4 dans laquelle des numéros identiques sont utilisés pour identifier les mêmes éléments que ceux utilisés 35 dans le montage de la figure 2. Pour obtenir un double acheminement de données à la fois pour l'écriture et la lecture de l'information, des circuits supplémentaires sont ajoutés en parallèle aux dispositifs de commande de lecture 33, 34, 37. Ces circuits sont identifiés par 33a, 34a, 37a. De même pour réaliser un double acheminement d'entrée de données,des circuits de commande supplémsntai-40 res sont ajoutés en parallèle aux transistors 35 et 36 et les circuits de corn- 70 45283 7 2077599 mutation de courant correspondants ne sont pas représentés sur la figure 4. Ces transistors supplémentaires sont notés en 35a, 36a, des signaux de sélection de rangée distincts sont appliqués pour commander l'écriture aux bornes 50 et 50a. Des bus d'entrée de données sont prévues en 51, 51a et 52, 52a respectivement. 5 Les signaux de sélection de bloc pour l'opération de lecture sont amenés aux bornes 43 et 43a pour être appliqués aux bases des transistors 40 et 40a. Les sorties de données sont amenées à partir des deux bus aux bornes 53 et 54 respectivement. La cellule d' «magasinage représentée sur la figure 5 est légèrement modi-10 fiée par rapport à celle représentée sur la figure 2 et, met aussi en oeuvre les principes de la présente invention permettant de réaliser simultanément la lecture et l'écriture dans un ensemble de telles cellules. Le circuit de la cellule utilise les transistors 64, 61 couplés en croix pour former une bascula bistabl8. Les émetteurs das transistors 60, 61 sont connectés en commun à un 15 puits de courant en -V2. Les collecteurs sont attaqués par un signal négatif de sélection de rangée amené à la borne 63 à partir des circuits de décodage 11. Ainsi toutes les cellules dans une rangée particulière de l'ensemble sont reliées à la borne 63. L'opération de lecture pour cette cellule est réalisée de la mâme manière 20 que pour la cellule de la figure 2. Les connexions pour ce circuit sont les infimes que celles ds la figure 2, et par conséquent, on utilise les mimes numéros de référence pour Identifier des éléments identiques. Comme dans le cas de la cellule de la figure 2, les bases des transistors 33, 34 de la figure 5, sont toutes connectéts aux bases des transistors 60, 61 du circuit d'emmagasinage. 25 Pour sélectionner une rangés particulière pour la lecture, le niveau du signal à la borne 42 est augmenté et le niveau du signal à la borne 43 est diminué. Le courant passe soit par le transistor 33, soit par le transistor 34 et par le transistor 37 suivant l'information édrâagasinéé dans la cellule. Uns indication est amenée à partir du collecteur du transistor 34 à l'amplificateur 39 et ainsi 30 à la borne 41. L'opération d'écriture est réalisée par les transistors 64 at 65 en combinaison avec l'entrée d'écriture de sélection de rangée à la borne 62. Les collecteurs des transistors 64, 65 sont connectés aux collecteurs des transistors 60, 61 et les émetteurs des transistors 64, 65 sont connectés en commun avec 35 183 émetteurs des transistors 60, 61. Lorsque aucune écriture n'est à réaliser, les deux entrées W1 et W0 amenées aux bornes 66 et 67 respectivement sont plus négatives que le niveau de sélection d'écriture de rangée le plus négatif amené à la borne 62. Ainsi, aucun courant n'est tiré par lss transistors 64 et 65. 40 Lorsque une écriture est à réaliser, une ds3 entrées W1 ou W0 est amenée t bad original 70 45283 8 2077599 à un niveau positif comme représenté sur la figure 6. Ce niveau n'est pas suffisant pour tirer du courant dans l'un ou l'autre des transistors 64 ou 65 pour une rangée non sélectionnée mais il est suffisant pour tirer une partie du courant dans un des transistors 64 ou 65 pour une rangée sélectionnée. Durant l'opération 5 d'écriture lorsqu* un des transistors 64 ou 65 commence à tirer du courant dans la cellule d'emmagasinage, la bascule tire du courant et prend l'état déterminé par le transistor 64 ou 65 qui tire du courant. Cela se produit indépendamment de l'état du circuit d'emmagasinage avant l'opération d'écriture. Ce changement d'état se produit si le niveau positif du signal d'entrée de 10 donnée W1 ou W2 est au moins aussi positif que le niveau négatif du signal de sélection d'écriture de rangée appliqué à la borne 62 et représenté sur la figure S. Suivant celui des niveaux d'entrée W1 ou W0, qui est excité un 1 binaire ou un 0 binaire est emmagasiné dans le circuit d'emmagasinage. La cellule de la figure 5 permet de réaliser l*écrlture et la lecture sl-15 multanéea d'informations comme décrit en référence à la figure 2, d'une autre façon. La cellule de la figure 5 permet de ne réaliser que plusieurs sorties de données. Elle est modifiée de la mâme façon que sur la«figure 4. L'entrée multiple de données ne peut être réalisée avec cette cellule. La cellule de la figure 5 présente l'avantage que pour écrire dans cette cellule, on utilise son propre 20 courant de repos. Ainsi, l'opération d'écriture peut âtre réalisée dans toutes les cellules da l'enseirble en môme temps si les mimes données sont à introduire dans toutes les cellules communes à une colonne. Dans l'opération d'écriture de la figure 5, les signaux de demi-séleçtlon sont utilisés. Une.troisième réalisation de cellule permettant de réaliser l'écriture et 25 la lecture d'information à partir de parties différentes d'une mémoire utilisant la cellule est représentée sur la figure 7, Dans cette cellule, le circuit d'emmagasinage est connecté de la mime façon que la cellule de la figure 2 avec les transistors 7Q, 71 couplés en croix pour former une bascule blstable. Le circuit de.commande d'écriture est le mâme que celui utilisé sur la figure 2, les tran-30 sistors 35 et 36 ayant leurs.collecteurs connectés aux collecteurs des transistors 70 et 7.1. Un signal positif de sélection de rangée pour l'opération d'écri-ture est amené à la borne 50 à partir des circuits de décodage 11. Les données à emmagasiner, sont fournies par l'un ou l'autre des transistors 45 et 46 de la mSmB manière que décrit pour la cellule de la figure 2. Les transistors 45 et 35 46 sont commandés par des circuits logiques de commutation de courant normaux. La. cellule de la figure 7 diffère de celle de la figure 2 par la façon suivant laquelle la lecture de l'information est réalisée. Les transistors 72 et 73 ont leurs bases connectées en commun aux transistors 70, 71 et leurs collecteurs à la masse. Les émetteurs de ces transistors sont connectés à un ampllfi-40 cateur différentiel 74 formé des transistors 75, 76, et 77. La sortie de cet 70 45283 s 2077599 amplificateur commande l'amplificateur de sortie de données 78 pour fournir uns indication de l'état de la cellule d'emmagasinage à la borne 79. Le signal de sélection de bloc est amené à la borne 80 pour être appliqué à la base du transistor 75. L'opération de sélection de bloc est la même que celle décrite pour 5 la cellule de la figure 2. Pour réaliser la lecture de l'information à partir d'une rangée de cellules, une rangée est sélectionnée en augmentant la tension à la borne 61 à partir des circuits de décodage 12. Ce changement de tension se réflète à la borne 82 connectée aux collecteurs des transistors 70, 71. La différence de potentiel nomi-10 nale aux bornes des transistors 70, 71 apparaît aussi aux bases des transistors 72 et 73 respectivement. Les transistors 72, 73 attaquent les entrées des transistors 76, 77 respectivement dans l'amplificateur de lecture 74. De cette manière, les données dans la cellule sont transmises à la ligne de sortie de données pour apparaître à la borne 79. 15 Le fonctionnement de la cellule de la figure 7 est représenté sur la figu re 8. Le signal de sélection de bloc passe du niveau -V3 à -V7 pour sélectionner le bloc. Le signal de sélection de rangée sur la borne 81 passe du niveau -V5 au niveau -V3 pour sélectionner la rangée. Les tensions aux émetteurs des transistors 72 et 73 sont augmentées de -V6 et -V8 à -V4 et -M7 respectivement. La 20 différence de potentiel entre -V4 et -V7 a une amplitude suffisante pour créer une commutation de courant dans l'amplificateur 74. Il se produit la même chose pour -V3 et -V4. La façon de rechercher l'information à partir de la cellule de la figure 7 est bien plus simple que pour la cellule de la figure2. Au moins un transistor par cellule, c'est à dire le transistor 37 de la figure 2 est éli-25 miné de chaque cellule. Cependant il faut un amplificateur de sortie plus complexe. Cependant comme il ne faut qu'un seul amplificateur par colonne, on réduit ainsi le nombre des transistors à utiliser. Le circuit de la figure 9 utilise pratiquement la mâme configuration que celui de la figure 7. Le circuit de sortie est un peu modifié de sorte que les 30 circuits de commande de lecture d'information formés par les transistors 72, 73 attaque un amplificateur simple 83 constitué par un commutateur de courant avec les transistors 84 et 85. L'indication de sortie allant à l'amplificateur 39 est prise à partir du collecteur du transistor 73. Le signal de sélection de bloc à la borne 86 est appliqué au transistor 85. L'amplificateur 83 sert 35 d'amplificateur de lecture fournissant un signal de sortie à l'amplificateur 39. Avec la cellule de la figure 7, l'entrée multiple de données est réalisée de la même façon que celle décrite pour la cellule de la figure 4. Des circuits de commande d'écriture supplémentaires sont montés en parallèle dans la cellule de sorte que plusieurs séries de données peuvent être emmagasinées simultané-40 ment dans plusieurs séries de cellules. f 70 45283 10 2077599 Il est évident que les différentes façons de réaliser l'écriture et la lecture d'informations peuvent être interchangées d'une cellule à l'autre afin de rendre optimum un ensemble particulier de cellules. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à plusieurs modes de réalisation préférés de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juges utiles sans pour autant sortir du cadre de ladite invention. 70 45283 11 2077599 REVENDICATIONS 1.- Mémoire comprenant plusieurs cellules de mémoire disposées en matrice, caractérisée en ce que chaque cellule comprend un circuit d'emmagasinage d'in-5 formation, des moyens de commande d'écriture et des moyens de commande de lecture connectés en circuit d'emmagasinage, et en ce qu'elle comprend des moyens d« sélection couplés aux moyens de commande d'écriture et aux moyens de commande de lecture des cellules disposées sur un premier axe de la matrice pour sélectionner un premier ensemble de cellules le long de cet axs dans un but d'écritu-10 re et pour sélectionner un second ensemble de cellules le long de ce mâme axe dans un but de lecture, des moyens d'écriture couplés aux moyens de commande d'écriture des cellules disposées sur un second axe de la matrice, pour écrire une Information dans au moins une des cellules du premier ensemble quand ces cellules sont sélectionnées, et des moyens de lecture couplés aux moyens de com-15 mande de lecture des cellules disposées le long de ce second axe pour lire une information à partir d'au moins une cellule du second enseirble quand ces cellules sont sélectionnées, l'écriture et la lecture s'effectuant ainsi simultanément respectivement dans les premier et second ensembles de cellules. 20 2.- Mémoire selon la revendication 1, caractérisée en ce que le circuit d'emmagasinage de chacune des cellules est une bascule bistable formée d'un premier et d'un second transistors couplés en croix, et en ce que les moyens de commande d'écriture sont reliés aux circuits de collecteur des premier at second transistors, afin de recevoir des signaux de sélection pour l'écriture 25 et des signaux d'information représentatifs de l'information à emmagasiner. 3.- Mémoire selon la revendication 2, caractérisée en ce que les moyens de commande d'écriture comprennent plusieurs circuits de commande d'écriture connectés en parallèle sur les circuits de collecteur respectifs des premier et 30 second transistors, chacun de ces circuits de commande d'écriture recevant ses propres signaux de sélection pour écrire des informations différentes dans différents ensembles, et chacun de ces circuits de commande d'écriture recevant des signaux d'information différents pour accomplir des entrées multiples de données dans les cellules. 35 4.- Mémoire selon la revendication 1, caractérisée en ce que le circuit d'emmagasinage de chacune des cellules est une bascule bistable formée d'un premier et d'un second transistors couplés en croix, et en ce que les moyens de conmande d'écriture sont reliés aux circuits de collecteur respectifs des pre- 40 mier et second transistors et en commun aux circuits d'émetteur de ces transisBAD ORIGINAL 70 45283 12 2077599 tors, pour recevoir des signaux de sélection afin d'écrire des informations, et des signaux d'information représentatif des informations à emmagasiner, les signaux de sélection étant reçus dans les circuits collecteurs des transistors. 5 5.- Mémoire selon la revendication 1, caractérisée en ce que le circuit d'emmagasinage de chacune de9 cellules comprend une bascule bistable formée d'un premier et d'un second transistors couplés en croix, et en ce que les moyens de commande de lecture sont reliés aux circuits de base respectifs des premier et second transistors, pour recevoir des signaux de sélection, afin de lire les 10 Informations et de fournir une représentation de ces Informations. 6.- Mémoire selon la revendication 5, caractérisée en ce que les moyens de commande da lecture comprennent plusieurs circuits de commande de lecture connectée en parallèle aux circuit» de base respectif» des premier at second tran-15 alstor», chaque circuit de comnande de lecture recevant ses propres signaux de sélection pour la lecture d'informations à partir de différents ensembles de cellules, et pour fournir des signaux représentatifs de ces informations, afin d'accomplir des sorties multiple» de données lues à partir des cellules. 20 7.- Mémoire à lecture et écriture simultanée» dans un premier et un second ensembles de cellules de mémoire caractérisée en ce qu'elle comprend: plusieurs cellules de mémoire disposées dans une matrice de n colonnes et m rangées, chaque cellule comprenant un circuit d'emmagasinage, des circuits de commande d'écriture et des circuits de commande de lecture connectés indépen-25 damment les uns de» autre» au circuit d'enmagasinage, des premiers moyen» de décodage couplés aux circuits aux circuits de commande d'écriture pour sélectionner une première rangée dan» un but d'écriture, des seconds moyen» de décodage couplés aux circuits de commande de lecture pour sélectionner une seconde rangée dans un but de lecture, 30 des moyens d'écriture couplé» aux circuits de commande d'écriture des cel lules disposées le long des colonnes de la matrice pour emmagasiner une information dans au main» une de» cellules de la rangée sélectionnée dans un but d'écriture, et des moyens de lecture couplés aux circuits de commande da lecture des 35 cellules le long des colonnes de la matrice pour lire une information à partir d'au moins une des cellules de la rangée sélectionnée dans un but de lecture, quand les cellules d'une partie prédéterminée de la matrice est conditionnée pour une telle lecture. 40 B.- Cellule de mémoire utilisable notamment dans une mémoire à écriture 70 45283 13 2077599 et lecture simultanées, caractérisée en ce qu'elle comprend: un circuit d'emmagasinage d'information constitué par une bascule bistable à transistors couplés en croix, un premier circuit de commande couplé respectivement aux circuits de col-5 lecteur des dits transistors, pour recevoir des signaux pour sélectionner la cellule pour écrire une information et des signaux d'information représentatifs de l'information à emmagasiner, et un second circuit de commande dans les bases respectives des dits transistors, couplé indépendamment du premier circuit de commande au circuit d'emmaga-10 sinage, pour recevoir des signaux pour sélectionner cette cellule dans un but d'écriture et fournissant une indication de l'information quand l'information n'est pas emmagasinés dans la cellule. t