FR 2100615 A1 19720324 FR 7107553 A 19710225 71 07553 1 2100615 La présente invention concerne des transistors latéraux, et leur procédé de fabrication. Les transistors latéraux peuvent être décrits comme des transistors dans lesquels le courant, qui passe de l'émetteur au collecteur à travers la 5 base du transistor, se propage latéralement le long de la surface semi-conductrice plutôt que verticalement dans la structure semi-conductrice. Différents transistors à structure latérale ont été décrits dans l'art antérieur. Par exemple, dans le brevet américain n° 3 252 063 de Ziffer, est décrit un transistor de puissance planaire dans lequel un contact de base 10 isolé est réalisé par l'intermédiaire d'une diffusion enterrée. Ce brevet ne décrit pas un dispositif de régions polycristallines qui sont utilisées entre autres pour former des diffusions latérales uniformes. Le brevet américain n° 3 246 214 de Hugle et le brevet américain 3 283 223 de DeWitt traitent des transistors latéraux. Cependant, ces tran-15 sistors souffrent des carences classiques rencontrées dans l'art antérieur, lors de la fabrication des transistors latéraux, c'est-à-dire, qu'il est extrêmement difficile de réaliser un contact sur une base très étroite ainsi que des jonctions verticales bien définies. Chacun des problèmes ci-dessus est résolu par la présente invention, 20 qui non seulement propose des transistors latéraux améliorés mais, de façon plus importante, propose un procédé de fabrication, des dits transistors latéraux* extrêmement simplifié. D'abord, la présente invention propose un nouveau transistor latéral renfermant du silicium polycristallin ; le silicium polycristallin ayant très 25 t8t servi de voie de diffusion préférencielle pour à la fois les diffusions de base et d'émetteur. La première caractéristique du présent transistor latéral de la présente invention concerne son procédé de fabrication. Deux réalisations possibles ont été découvertes. Une réalisation intitulée "le procédé polycristallin" 30 comprend la formation de zones ou masses polycristallines dans le substrat semi-conducteur tau moins dans les couches obtenues par croissance épitaxia-le], et ensuite la diffusion d'impureté à travers cette couche polycristal-line. Puisque la diffusion de l'impureté dans le silicium polycristallin se fait à une vitesse trois fois plus rapide au moins que dans le silicium 35 monocristallin, les impuretés pénètrent dans la zone polycristalline et se diffusent latéralement dans le silicium monocristallin. Ainsi, en diffusant initialement l'impureté de base P+ dans la zone polycristalline, et immédiatement après à travers la même fenêtre, l'impureté émetteur N+ on forme deux jonctions P-N de chaque côté de la zone polycristalline. 40 On obtient un procédé monocristallin similaire lorsqu'on réalise une 71 07553 2 2100615 diffusion profonde dans une couche de diffusion enterrée fortement dopée. Cette diffusion enterrée, dopée de telle façon que la compensation ne se produise plus, permet une largeur de base importante sur la partie inférieure de la zone. 5 Un objet de cette invention est donc de réaliser une structure de transistors latéraux améliorés comportant une largeur de base étroite et une largeur effective d'émetteur étroite. Un autre objet de l'invention est de proposer une nouvelle structure de transistors latéraux permettant une possibilité de fonctionnement en 10 courant élevé, un meilleur f et une résistance de base faible. c Un autre objet est de proposer un nouveau processus de réalisation de transistors latéraux dans lesquels la diffusion se fait à travers une zone polycristalline, et un autre processus dans lequel la diffusion se fait à travers une zone monocristalline. 15 Un autre objet de cette invention est de proposer un procédé de fabrication des transistors latéraux dans lesquels les problèmes d'alignement émetteur-base sont supprimés puisque les diffusions émetteur et base sont réalisés à travers le même trou. Finalement un objet de cette invention est de proposer un transistor 20 latéral comprenant des jonctions verticales, bien définies. D'autres objets, caractéristiques et avantages de la présente invention, rassortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte qui représentent un mode de réalisation préférée de celle-ci. Les figures 1-5 sont des représentations schématiques d'un transistor 25 latéral réalisé conformément au procédé polycristallin de cette invention. Les figures 6a et 6b sont respectivement, une vue verticale et horizontale d'un transistor latéral réalisé conformément au procédé monocristallin de cette invention. Les figures 7-12 sont des représentations schématiques d'un transistor 30 latéral pendant différentes étapes de traitement conformément au procédé monocristallin de cette invention. Les figures 13-17 représentent différentes réalisations de transistors latéraux conforme à cette invention. La présente invention propose un nouveau transistor latéral présentant 35 des jonctions uniformes et plus particulièrement un procédé nouveau et amélioré de fabrication des transistors latéraux. Le terme "transistor latéral" a déjà été décrit et est bien connu des hommes de l'art. Les transistors de la présente invention ont une largeur de base très 40 étroite et une très petite largeur émetteur efficace. Les avantages apportés 71 07553 3 2100615 par la structure latérale du transistor sont que les possibilités de transport du courant sont plus élevées, que l'on obtient f supérieur, une résistance de base plus faible, et que les problèmes d'alignement sont supprimés. Dans un transistor "latéral", les parois latérales d'une zone diffusée 5 sont les zones actives du transistor, et la partie inférieure de la zone de diffusion peut être considérée pratiquement inactive. En conséquence, les diffusions doivent être profondes pour donner des parois latérales actives. Pour obtenir de nouveaux procédés de fabrication dBS transistors latéraux, cette invention propose deux procédés, dont le premier peut être appelé "procédé 10 monocristallin" et le second "procédé polycristallin". Le procédé polycristallin nécessite l'utilisation d'un matériau polycristallin au centre ou à l'intérieur du transistor, pour constituer une voie de diffusion préférencielle pour les impuretés. On a trouvé que la diffusion d'impureté à travers le matériau polycristallin, par exemple du silicium 15 polycristallin, est beaucoup plus rapide qu'à travers du silicium monocristal-lin. On présume que ceci est dû à la diffusion des frontières de grains. En conséquence, si on effectue; une diffusion dans une zone de silicium polycristallin, au centre d'un transistor, les impuretés diffuseront très vite à travers ce matériau polycristallin et par ce moyen se répartiront latéralement ou 20 diffuseront dans le semi-conducteur ou dans le transistor lui-même. -Le silicium polycristallin convient tout à fait comme matériau permettant la formation d'une frontière de diffusion droite en d'autres termes, la diffusion des impuretés dans un plan horizontal a un degré pratiquement identique. Ceci est un avantage par rapport au procédé monocristallin que l'on décrira 25 par la suite, qui donne un mur de diffusion ibcliné. On comprendra qu'à la fois les impuretés de la base et de l'émetteur sont diffusées à travers le silicium polycristallin. Le procédé de la présente invention s'appliquant à un matériau polycristallin apparaît de façon évidente. Dans la description suivante, 1b matériau du substrat est du 30 silicium. Il est apparent aux hommes de l'art que d'autres matériaux peuvent être utilisés et en outre que d'autres impuretés de type P+ et N+ peuvent convenir dans cette invention en plus de celles dont on a parlé dans l'exemple précédent qui sont respectivement, du Dore (Pî et de l'arsenic ou du phosphore CN3. 35 En se référant aux dessins et au procédé polycristallin, la figure 1 15 16 3 représente un substrat 1 de silicium de type P- (bore =10 - 10 atomes/cm ) une région 2 de 5 microns d'épaisseur de type N- obtenue par croissance 15 3 ~ * épitaxiale (10 atomes/cm de phosphore], et la région diffusee 3 de type 20 P+0 La diffusion P+ atteint une concentration de 10 atomes/cm3 en utilisant 40 du bore. 71 07S53 4 2100615 L'étape suivante de cette réalisation bien que tout équivalent substantiel puisse être utilisé, est de réaliser par n'importe quelle technique connue une couche oxydée de 0,5 micron d'épaisseur au-dessus de la couche épitaxiale 2 et de la région 3 de type P+, d'enlever tout le dioxyde de sili-5 cium qui est formé excepté pour les ilôts 4 (ayant les dimensions données sur la figure 2b) à certains endroits choisis sur la surface du substrat semiconducteur 1 de la figure 2a. L'importance de ces ilôts 4 apparaîtra par la suite. Le dispositif dans cette étape de fabrication est représenté dans la figure 2a. Il est évident que les épaisseurs et dimensions des couches et 10 ilôts décrits ne sont pas critiques et que toute technique de formation de Si02 peut être utilisée. La figure 2b est une vue de dessus du transistor de la figure 2a. L'étape suivante de la présente invention est illustrée dans la figure 3. Cette étape représente la croissance épitaxiale d'une couche de silicium 15 6 à la fois au-dessus des ilôts 4 de dioxyde de silicium et sur tout le reste de la surface exposée. Cette couche épitaxiale de type N- est dopée 16 3 en phosphore avec une concentration de 5 x 10 atomes par cm . On a trouvé que le silicium polycristallin se forme par croissance épitaxiale sur les "ilôts" 4a-4d de dioxyde de silicium et que le silicium 20 monocristallin se forme par croissance épitaxiale sur le substrat non protégé ou nu selon l'orientation du substrat. Le substrat présente une orientation [1, 0, 0). Ainsi, un matériau polycristallin représenté par 5a-5d se dépose sous forme de croissance épitaxiale dans ces zones au-dessus des ilôts 4a-4d, La nouvelle couche obtenue par croissance épitaxiale qui 25 sera monocristalline au-dessuus du substrat "nuH est représentée par la référence numérique 6. L'étape précédente fait partie de la présente invention puisqu'elle utilise les possibilités de diffusion rapide du silicium polycristallin et ainsi permet la réalisation de transistors latéraux de la présente invention. La formation des couches épitaxiales dont on a parlé, 30 peut être réalisée par n'importe quelle technique classique et dans cet exemple par la décomposition du silane à haute température, 1200°C. La couche épitaxiale totale, et naturellement la couche polycristalline, a une épaisseur de 3 microns. L'étape suivante de l'invention consiste à diffuser des impuretés de 35 type P. Ceci est réalisé en formant initialement, par toutes techniques connues dans l'art, un masque 7 de dioxyde de silicium ayant une épaisseur de 5000 angstroms sur toute la couche épitaxiale 6. Naturellement, d'autres matériaux équivalents pour fabriquer des masques, peuvent être utilisés au lieu du dioxyde de silicium. En outre, l'épaisseur de cette couche n'est pas critique 40 tant que la fonction de masquage peut être effectuée par la couche 7 de 71 07553 5 2100615 dioxyde de silicium. Après avoir creusés les trous 8 et 9 à travers la couche de dioxyde de silicium 7, on réalise une diffusion d'impureté de type P. La vitesse de diffusion à travers le silicium polycristallin 5 est approximativement 3 fois ou encore plus rapide à travers le silicium monocristal-5 lin 6. En conséquence, pendant cette étape, l'impureté de type P pénètre dans les trous 8 et 9 et très rapidement se diffuse par 1'intermédiaire du corps cristallin 5 dans la couche épitaxiale 6 de type N monocristalline. Ainsi, des zones de type P 10-10 et 11-11 sont réalisées respectivement, sur les parties latérales des zones polycristallines 5a et 5c. La diffusion 10 P est réalisée à une température de 1000°C pendant 2 heures en utilisant une atmosphère renfermant du bore. La profondeur latérale de chaque zone de type P réalisée est de 1 micron et la concentration d'impureté de type 19 3 P dans les zones 10-10 et 11-11 est de 10 atomes par cm . La concentra- 19 3 tion dans le corps polycristallin 5a et 5c est aussi de 10 atomes par cm . 15 Après cette étape, le dispositif est représenté dans la figure 4. La distance latérale de diffusion est représentée par la distance "X" dans la figure 4. L'étape suivante dans la réalisation du transistor de cette invention est l'étape de diffusion d'une impureté de type N. Initialement, la couche 20 de dioxyde de silicium est régénérée de préférence, par une technique à basse température, et de nouveaux trous sont creusés dans la couche 12 de dioxyde de silicium nouvellement obtenue par croissance épitaxiale, sur les zones polycristallines 5b, 5c, et 5d. On se référera à la figure 5 pour une description de cette étape particulière de l'invention. Naturelle-25 ment la diffusion de type N qui est réalisée, introduit et constitue des zones de type N 16 - 16 et 17 — 17 respectivement, directement sur les côtés des zones polycristallines 5b et 5d respectivement. Ces zones de type N ne sont pas en contact direct avec toute zone de type P. Cependant, pour la zone polycristalline 5c sur laquelle des zones de type P monocristallines 30 11 - 11 ont déjà été formées, d'autres zones de type N 18 - 18 se forment alors qui sont en contact direct et immédiat avec ces zones 11 - 11 de type P» Ainsi, on a réalisé les jonctions P-N 11-18 et 11- 18 sur chaque côté de la zone polycristalline 5c. La diffusion de type N+ dans le présent exemple a une concentration de 21 3 35 10 atomes par cm d'arsenic tC^D. De façon classique, la diffusion de type N+ sera à un pourcentage tel que celui utilisé par l'art" antérieur pour obtenir une bonne efficacité de l'émetteur. En général la diffusion de type N+ sera à un ordre de grandeur de 1,5-2,0 fois plus grand que la diffusion de type P+. Ceci naturellement permet d'obtenir cette bonne 40 efficacité de l'émetteur. 71 07553 6 2100615 Dans la présente invention la diffusion d'arsenic est réalisée à une température de 1000°C pendant une heure et demie. L'arsenic de type N+ se diffuse approximativement sur 0,75 microns dans les parois latérales, par exemple, dans un corps monocristallin. Ainsi, puisque la diffusion de 5 l'arsenic de type N+ est approximativement de deux ordres de grandeur supérieure [10 ) à la diffusion de type P+, et puisqu'il a une profondeur de 0,75 microns dans la paroi latérale, on peut voir que la largeur de base effective du transistor latéral dans cet exemple est de 0,25 microns c'est-à-dire 1 micron pour la diffusion de type P+ moins 0,75 microns 10 pour la diffusion de type N+. En général, la diffusion de la base de type P+ doit être à une distance de C1 à 2,5 microns) et la diffusion de l'émetteur de type N+ doit être à une distance de [0,75 à 2 microns), mais de préférence respectivement (2 à 2,5 microns) et (1,5 à 2 microns). En d'autres termes le seul paramètre indispensable réellement, puisque l'état des concentrais tions bien connues de l'art peuvent être utilisées pour les régions de type P+ et N+, et que la zone de type P+ doit être diffusée plus profondément dans la direction latérale que la zone de type N+. Naturellement, si ce n'est pas le cas, on ne pourra pas obtenir de jonction P-N. A cette étape de la fabrication on peut prévoir quelques éléments 20 topographiques futurs du dispositif. Tous les éléments sont classiques dans l'art. Par exemple, le contact de base sera établi directement contre la zone polycristalline 5a. De même, on établira les contacts du collecteur directement sur la zone polycristalline 5b. Un contact similaire du collecteur sera réalisé sur la zone polycristalline 5d. Le contact émetteur sera réalisé 25 sur la zone polycristalline 5c. Dans la représentation ci-dessus, l'émetteur est limité par les régions de type N 18-1Q tandis que la base des transistors est limitée par les régions de type P1Q-10. Les collecteurs sont limités par les régions de type N 16- 16 et 17 - 17. Naturellement la première région P+ sert de contact diffusé en profondeur sous-jacent. La rétro-diffu-30 sion ne pose pas de problème aussi longtemps que les températures sont basses comparées aux températures de diffusion c'est-à-dire, une différence de température d'environ 100°C. En principe, avec la structure de la figure 5, le dispositif peut Stre considéré comme pratiquement réalisé. En fait, avec la formation des 35 zones d'isolation de type P à chaque extrémité du dispositif représenté, les zones d'isolation s'étendant dans le substrat P, le transistor latéral de la présente invention réalisé par le procédé polycristallin est réellement achevé. On a trouvé, en fait que conformément au schéma d'évolution de la 40 présente invention, que la diffusion latérale s'effectue uniformément. 71 07553 7 2100615 En conséquence, la largeur de base sera plane même si l'interface entre le silicium polycristallin et le silicium monocristallin est quelque peu irrégulier. En se référant à la description ci-dessous, on verra que le problème 5 du contact de la base est résolu en utilisant la diffusion de contact enterrée, le contact de base étant établi par l'intermédiaire d'une diffusion de liaison. Des jonctions verticales bien définies sont réalisées de façon naturelles par les zones polycristallines dans lesquelles sont réalisées les diffusions. 10 Avant de poursuivre par une description des différentes structures qui peuvent être réalisées selon le procédé polycristallin, on se penchera sur le procédé monocristallin de la présente invention. Comme le titre le suggérait, le concept essentiel exigé par le procédé monocristallin est de remplacer les régions polycristallines par des régions monocristallines. Les 15 étapes concernant le procédé et la réalisation du transistor résultant sont décrits dans la discussion suivante, en référence aux figures 6a et 6b ainsi qu'aux figures 7-12. La figure 6a est une vue schématique de côté du transistor latéral final conformément au procédé monocristallin (décrit ci-dessous) de cette invention, tandis que la figure 6b est une vue horizon-20 taie du transistor latéral vu de dessus représenté dans la figure 6a. Dans la figure 6a, les différentes zones générées sont identifiées. On se référera aux figures 7-12 pour la description exacte des différentes régions. On comprendra, cependant, que la figure 6a représente le transistor latéral complet réalisé par le schéma de traitement expliqué ci-dessous et 25 illustré dans les figures 7-12. Les dimensions et les paramètres suivants sont donnés pour le transistor représenté dans les figures 6a et 6b. X . (fig. 6a) 1 micron epx X. (fig. 6bl 0,050 mm le Qn X (fig. 6b) û, 50 mm 30 we - 0, 076 mm i\ a 0, 50 mm X 1,016 mm RJU (résistivité ob db surfacique de la base) 10 K/u (de l'ordre de 5-10 K./G) Ces dimensions donnent les caractéristiques du transistor : R ,, x X . rbb.= epi 40 3,Ox (X, _ x 5 + 10 X,_) LE WE 71 Û7S53 6 2100615 = résistance de base intrinsèque du transistor =10 ohms f « 10-15 KfIC (crête) basé sur les dispositifs de 2,54 10 3 nm existant, c = 30-150 (gain du courant) 5 C = 0,8 pf (capacité base-collecteur) Ld C„,_ * 1,5 de pf (capacité base-émetteur) Dfc R =40 ohm (résistance du collecteur) c En revenant maintenant à la description du procédé monocristallin, 10 essentiellement les régions polycristallines sont remplacées par une région monocristalline. Un substrat 20 de silicium de type P dopé au bore jusqu'à une concen-15 3 traticn de 10 atomes par cm comprend deux diffusions distinctes de zones d'isolation de type P+ 21 - 21. Ceci est représenté dans la figure 7. Les 20 15 zones d'isolation de type P* sont du bore à une concentration de 10 atomes/ cm3 C1019 - 102°). L'étape suivante permet d'obtenir une couche épitaxiale 22 de type N- sur le substrat 20 de type P+. Dans ce cas, l'épaisseur totale de la couche épitaxiale 22 est de un micron, et cette couche épitaxiale est obtenue 20 par décomposition de SiCl^ à haute température (1200°C). L'impureté de type M est du phosphore présent dans la couche avec une concentration totale de 16 3 10 atomes/cm . Après croissance épitaxiale, de la couche N-, le dispositif est représenté dans la figure 8. Immédiatement après cela, la partie supérieure peut être oxydée pour constituer une couche de dioxyde de silicium 23, 25 de 0,5 microns d'épaisseur. D'une autre façon, l'épaisseur de cette couche peut être formée par des procédés de décomposition. De préférence, on réalise une couche de dioxyde de silicium à basse température. Immédiatement après croissance épitaxiale de la couche de dioxyde de silicium 23 et la réalisation de trou 24, la structure possède la configuration représentée 30 dans la figure 8. L'étape principale suivante consiste à diffuser la région de contact de base enterrée 25. Dans le présent cas, cette région de type P + est réalisée dans la couche épitaxiale 22 de bore de type N- avec les 14 3 conditions suivantes 1000°C, 2 heures. 10 atomes par cm de poudre de 19 silicium dopée au bore pour donner une concentration de 10 atomes par 3 35 cm d'impureté de type P+ dans la couche épitaxiale de silicium 22 de type N-. La structure après la diffusion de contact de la base de type P+ est représentée dans la figure 9. L'étape suivante de cette invention consiste à obtenir par croissance épitaxiale une couche 26, dont l'impureté est du phosphore avec une concen- 71 07553 9 2100615 *16 3 10 atomes/cm , et ensuite à oxyder la couche épitaxiale N pour former au-dessus d'elle une couche de dioxyde de silicium de 0,5 micron d'épaisseur. La couche de dioxyde de silicium peut aussi être obtenue par décomposition ou par tout autre procédé. La couche épitaxiale de type N est obtenue par 5 décomposition de SiCl^ à température élevée (1200°C) jusqu'à une épaisseur de 1 micron. Ceci n'est pas du tout important et des épaisseurs de l'ordre de 1 à 5 microns peuvent être utilisées. La structure après croissance de la couche épitaxiale N et de la couche de dioxyde de silicium au-dessus est représentée dans la figure 10. 10 Dans l'étape suivante on réalise les diffusions de liaison de la base et des zones d'isolation. Toutes ces diffusions sont de type P+ avec du bore et ce jusqu'à obtention de la concentration obtenue dans l'art antérieur, le dispositif après réalisation de cette étape est représenté dans la figure 11. On peut voir qu'après avoir creusé des trous de diffusion de 15 la base 28 et des trous de diffusion des zones d'isolation 29-29, un contact peut être établi directement avec la poche d'isolation initiale de type P+ 21,21 dans le substrat 20 de type P-. Les traversées d'isolation finales de type P+ sont représentées par les références numériques 30,30, et la traversée de diffusion de la base est représentée par la référence numérique 20 31. Comme illustré dans la figure 12, les étapes finales de la présente invention consiste à réoxyder la couche de silicium 27, recouvrant par ce moyen les trous de liaison 28 et 29,29. L'étape suivante consiste à creuser un trou de diffusion pour la base et de réaliser une diffusion de la base 19 3 25 à 1000°C jusqu'à une concentration CQ= 10 atomes/cm dans une atmosphère renfermant du bore. Le temps de diffusion est de 2 heures. Immédiatement après la diffusion de la base pour obtenir les régions de base 32,32 on réalise la diffusion de l'émetteur à travers le même trou déjà utilisé pour la diffusion de la base, et supprimant par ce moyen tous les problèmes 30 d'alignement. La diffusion de la zone émetteur est réalisée à 1000°C pendant 21 3 une heure jusqu'à une concentration C^ de 10 atomes/cm d'arsenic. On obtient la zone émetteur 33, L'"étendue" latérale de la diffusion de la zone base de type P+ était de 1 micron et l'étendue latérale de la zone émetteur du type N+ était de 0,75 microns, pour une largeur de base du transistor 35 latéral de 0,25 microns. Inutile de dire que ceci peut varier simplement en modifiant la diffusion ou le temps de dopage ou encore le cycle thermique utilisé. La zone émetteur 33, associée aux deux zones de base P permet ainsi d'obtenir deux jonctions P-N 32, 33 et 32, 33. Après ouverture des trous de contact de la base, et dépôt des contacts métalliques, de nouvel-40 les caractéristiques du présent transistor latéral sont réalisées. 71 07553 2100615 Dans le procédé monocristallin, les temps et procédés pour obtenir une diffusion profonde peuvent être réalisés sans qu'il en résulte une diffusion profonde. Ceci est dû à la couche de diffusion enterrée 25 dans laquelle est réalisée les diffusions base et émetteur. Cette couche de 14 5 diffusion enterrée 25, a généralement une concentration de l'ordre de 1Q 20 3 à 10 atomes par cm , et elle est dopée avec le même type de dopant que l'impureté de la région base. Puisque la couche de diffusion enterrée 25 a un niveau de dopage qui est trop élevé pour être compensé par l'impureté de l'émetteur, la région base a effectivement une largeur de base très 10 importante à la partie inférieure. En conséquence, la largeur de base effective dans la zone périphérique latérale est de 0,25 microns. Ceci est un inconvénient par rapport au procédé polycristallin, puisque ce procédé polycristallin permet d'obtenir des parois latérales droites. Il existe une autre réalisation de la présente invention, qui est 15 une variation du procédé polycristallin qui comprend un procédé de fabrication d'une zone d'isolation du genre caisson (dans la littérature américaine sbathtub) et donne aussi le dispositif réalisé par ce moyen. La description suivante se réfère à la figure 13 dans laquelle une poche de type N est isolée. Les Hommes de l'art apprécieront que l'on utilise le procédé 20 polycristallin décrit précédemment. Dans cette réalisation, la zone d'isolation fait réellement partie de la région base, qui est dans ce cas, une base du type P, et qui établit le contact de base avec la partie base étroite. En se référant particulièrement à la figure 13, il est représenté un transistor NPN dans lequel une région centrale de type N est entourée par une 25 zone d'isolation annulaire "en forme de cuvette" appelé par la suite caison d'isolation. On appréciera en se référant à la figure 13 que vu de dessus le transistor NPN représentéapparait comme composé par plusieurs éléments annulaires dans la mesure où la base et le collecteur sont concernés. Plus particulièrement, la description suivante expliquera les 30 différents composants du transistor NPN représenté dans la figure 13 avec des références directes au procédé de fabrication. On appréciera que les étapes de traitement essentielles sont substantiellement les mêmes que pour les transistors latéraux de type polycristallin décrits précédemment dans la première partie de la présente demande. En outre, les régions émetteur, 35 collecteur et base, du transistor latéral associées à la couche épitaxiale et au substrat peuvent avoir toute valeur désirée qui a été déjà utilisée pour les transistors NPN. La jonction latérale PN qui est réalisée est naturellement conforme aux jonctions PN dBs transistors latéraux dont on a parlé précédemment. 40 Le substrat 37 de type N- peut être du silicium. Une zone 36 de type 71 07SS3 11 2100615 P+ est réalisée sur le substrat 37. Un ilôt d'un dioxyde de silicium est alors réalisé sur une partie de la zone 36. Dans la figure 13, il est représenté un disque de dioxyde de silicium circulaire 40. Une couche épitaxiale de type i\i- est alors obtenue par croissance épitaxiale sur l'ensemble par toute 5 tecnnique de l'art. Ceci donne un corps monocristallin 38 sur tout le substrat excepté pour la masse de silicium polycristallin, 34 qui est obtenue par croissance épitaxiale sur le disque de dioxyde de silicium 40. Dans la figure 13, un masque de dioxyde de silicium est représenté par la référence numérique 43. Les ouvertures qui sont nécessaires pour ce masque pour réaliser les 1Ù diffusions suivantes seront évidentes, et on ne montrera que l'élément final obtenu. Naturellement on peut utiliser toute technique qui permet d'obtenir une zone "dopée", une diffusion dans une atmosphère à température élevée est représentée à titre illustratif. La première diffusion qui est réalisée est une diffusion de type P+ 15 qui donne une zone annulaire 42. Ceci est réellement un anneau et peut être utilisé comme base. La diffusion suivante qui est réalisée est, dans cette description, distincte de "la diffusion pour réaliser la zone 42 du type P + „ Naturellement comme la description suivante apparaîtra clairement, des diffusions de type P+ 20 peuvent être réalisées simultanément. Cependant, dans cette réalisation, la diffusion se fait avec une impureté de type P+ dans la masse du silicium polycristalline 34. L'impureté de type P+ diffusera dans la masse 34 et s'étendra latéralement sur les côtés de la masse 34 pour donner une zone 35 de type P+ se trouvant effectivement dans la masse épitaxiale monocristalline 25 38. Ainsi, il y a un anneau 35 d'impureté de type P+ dans la masse monocristalline 38 autour de la masse polycristalline 34. La diffusion suivante qui est réalisée est une diffusion de type N-i-pour obtenir la zone 41 du type N+. Ceci à nouveau est un anneau et se trouve entre l'anneau 42 de type P+ et l'anneau 35 de type P*» Les concen-30 trations de la région collecteur de l'art peuvent être utilisées puisque la zone 41 constituera le collecteur du transistor. La diffusion finale qui est nécessaire est une diffusion de type i\!+ dans la masse polycristalline 34. Il est évident que la diffusion de type N+ qui est utilisée pour réaliser la zone 41 peut être utilisée pour faire 35 diffuser simultanément uns impureté ae type N+ dans la masse polycristalline 34. Cependant, pour éviter toute extension latérale possible de la zone 35, on préfère réaliser deux diffusions distinctes. La diffusion de type N+ dans la masse polycristalline 34, naturellement, entraîne une diffusion latérale de l'impureté de type N+ dans la couche épitaxiale monocristalline 40 36 permettant d'obtenir par ce moyen une diffusion annulaire 39 du type N+. 71 07553 12 2100615 On notera que cette diffusion se produit dans la zone 35 de type P+ ayant déjà subi une diffusion latérale. Il en résulte alors une jonction PN à l'intersection des zones d'impuretés de type P+ et de type N+, représentées dans la figure 13 par l'intersection 35 et 39. La couche 34 sera alors maintenant 5 de type N+. Après la fin de cette étape, des contacts base/émetteur peuvent être établis dans le transistor NPN. On remarquera dans la figure 13 qu'une partie des diffusions se faisant latéralement vers les côtés de la couche polycristalline 34, s'étend au-dessous de l'interface de la couche épitaxiale 10 3â et de la zone 36 de type P+. Ceci est dû au fait que la diffusion ne peut pas se produire sur une étendue significative à travers l'ilôt 40 de dioxyde de silicium. Cependant, sur une légère étendue la diffusion se produit vers le bas directement au-dessous des diffusions 35 et 39 de type P+ et de type N+ respectivement, qui se produit latéralement à partir de la masse polycris-15 talline 34. La "bosse" qui résulte de la diffusion 35 de type P+est représen-téepar la référence numérique 35a et la "bosse" qui résulte de la diffusion 39 de type N+ est représentée par la référence numérique 39a. Les dites "bosses" font partie des diffusions 35 et 39, et ne sont séparéssque dans le but de clarifier le dessin. 20 En résumé, la jonction PN est ainsi réalisée par une extension de la diffusion 39 de type N+ à partir de la couche polycristalline 34 dans la première diffusion de type P+ 35. Il est à remarquer que ceci se produit dans la couche de silicium monocristalline 38, la jonction étant ainsi formée par un "chevauchement"de la zone 39 et de la zone 35. 25 On donnera maintenant une explication du terme "isolation par caisson". Comme indiqué précédemment, le premier avantage de cette isolation est qu'elle permet au contact de base 42 d'être aussi utilisé pour une fonction d'isolation. Dans cet exemple, le "caisson" est formé par un anneau 42 et par la zone diffusée 36 de type P+. Il apparait ainsi clairement que le 30 contact peut être établi avec la zone diffusée 35 du type P+ par l'intermédiaire de la couche diffusée 36 de type P+ et de l'anneau 42 de type P+. Ceci, naturellement, est en opposition avec un transistor vertical normal de type NPN dans lequel le collecteur constitue un élément d'isolation, et la base se trouve à l'intérieur du collecteur. A partir de la discussion 35 ci-dessus, il apparaît clairement qu'un maximum de 5 diffusions est nécessaire, et en fait, si les diffusions sont réalisées simultanément comme indiqué ci-dessus, on a besoin de moins de diffusions. Dans une autre réalisation de cet aspect de l'invention, si une diffusion rapide d'impureté de type P+ est utilisée en même temps qu'une 40 diffusion lente d'impureté de type N+, la jonction PN formée par les zones 71 07553 13 2100615 35-39 pourrait être formée par une seule étape de diffusion. En outre, il est évident aux hommes de l'art que l'ordre des diffusions peut varier, si l'on tient compte des contacts électriques qui sont nécessaires pour un transistor en fonctionnement. 5 Dans le transistor NPN décrit, le collecteur est ainsi représenté par la zone diffusée 41, l'émetteur est ainsi représenté par 34, et la région de base active représentée par la référence numérique 35. Le contact de base parasite est ainsi constitué, en effet, par la zone 36 de type P+ et la zone annulaire 42 en contact avec la base 35 étroite du transistor. 10 La métallurgie représentée est classique et connue dans l'art et est généralement utilisée pour établir les contacts, base, collecteur et émetteur. Si on le désire, les contacts peuvent être chimiques et peuvent Stre réalisés par n'importe quel procédé classique de l'art. En se référant de façon brève à la figure 14, il est représenté de 15 façon schématique un transistor latéral unique. Un tel dispositif trouve une application importante là où des dispositifs de puissance très élevée sont nécessaires. Le procédé polycristallin est utilisé pour réaliser ce dispositif, et en référence à la discussion dont on a parlé précédemment, on ne pense pas qu'une amplification supplémentaire soit nécessaire autre 20 que pour identifier un substrat 45 de type P+ recouvert d'une couche obtenue par croissance épitaxiale 46 de type N. Naturellement, la partie 47 de type N+ est constituée d'une couche polycristalline obtenue par croissance épitaxiale sur un ilôt de dioxyde de silicium (non représenté). En diffusion d'abord une impureté de type P dans la pattie polycristalline 47, on réalise 25 la base 48 de type P. Une telle jonction peut être représentée par l'interface entre les éléments 47 et 48, En même temps que la diffusion de type N+ on réalise le collecteur 49 de type N+. La figure 15 décrit un transistor PNP pourvu d'une isolation "en caisson" identique à celle représentée dans la figure 13. Bien que la 30 métallurgie classique de l'émetteur base et collecteur ne soit pas représentée dans la figure 15, il sera aisé aux hommes de l'art de considérer que le transistor PNP de la figure 15 est réalisé par un procédé pratiquement identique à celui représenté pour le transistor NPN de la figure 13, avec des types de conductivités inversés. 35 En se référant particulièrement à la figure 5, il est représenté une base 53 de type P- renfermant une région diffusée 52 de type N+. La couche épitaxiale monocristalline est représentée dans la figure par la référence numérique 54. Naturellement, la couche de silicium polycristalline 50 a été obtenue par croissance épitaxiale au-dessus de "l'ilôt" de dioxyde de silicium 40 52A. La diffusion annulaire de type N+ qui constituera la base est représentée 71 07S53 14 2100615 par la référence numérique 55, la diffusion annulaire de type P+, qui constituera le collecteur est représentée par la référence numérique 54A, et la jonction PN réalisée par une séquence de diffusion inverse de celle de la figure 13 , est représentée par la référence numérique 51. Naturellement, 5 la référence numérique 51 comprendra une diffusion annulaire extérieure de type N+ et une diffusion annulaire interne P+ dans le silicium à cristal unique 54 toutes deux entourant la couche polycristalline finale 50 de type P+. Dans la figure 15, l'isolation "en caisson" est représentée par les 10 zones diffusées 55 et 52 de type N+. A nouveau on doit répéter que dans les deux figures 13 et 15 toutes les concentrations bien connues de l'art peuvent être utilisées, ainsi que pour les matériaux constituant ce substrat, la couche épitaxiale, etc... En outre, la couche de dioxyde de silicium sur laquelle est obtenu par 15 croissance épitaxiale le silicium polycristallin, peut être réalisée par tout procédé classique de l'art. Finalement, il est évident que bien que les zones d'impuretés soient annulaires dans cette description, elles peuvent avoir toutes les formes dans la mesure où elles présentent le même type de fonctionnement dont on a parlé ci-dessus. 20 Comme utilisé dans la spécification et les revendications, on comprendra que le terme annulaire, englobe un certain nombre de configurations possibles. Par exemple, bien qu'un anneau "circulaire" soit représenté dans l'exemple et ait la forme la mieux adaptée, il est apparent que c'est ce terme implique beaucoup de formes polygonales qui peuvent être 25 utilisées selon la géométrie souhaitée du dispositif. Par exemple un "anneau" rectangulaire, carré, trapézoïdale, triangulaire, irrégulier etc... peut être nécessaire, et l'utilisation de ce terme englobe ces variations et dans un but de clarté ce terme suppose des zones dopées renfermant une impureté. Les deux dernières figures, la figure 16 et la figure 17 représentent 30 des structures semi-conductrices de silicium classiques réalisées par les procédés poly et monocristallins. Les caractéristiques sont schématiquement identifiées par la suite. En se référant à la figure 16, les avantages apportés par le procédé polycristallin sont : 35 C1) un contrôle très sévère sur l'épaisseur de la couche épitaxiale n'est pas nécessaires, puisque la diffusion des impuretés à travers un polycristal est très rapide, la profondeur latérale de la jonction PN est relativement indépendante de l'épaisseur verticale de la couche épitaxiale ; C2) puisque la région émetteur de type N+ est presque complètement 40 séparée de la couche enterrée de type P+ par la couche d'un isolant, on 71 07553 15 2100615 obtient les caractéristiques suivantes : (a) capacité émetteur-base faible ; [b] efficacité élevée de l'émetteur puisqu'aucun transfert de porteur n'a lieu dans la jonction parasite émetteur-base. 5 Les désavantages entraînés par la méthode monocristalline (voir figure 17) sont : C1) Un contrôle de la couche épitaxiale très sévère est nécessaire parce que la profondeur de la jonction base doit être égale ou supérieure à l'épaisseur épitaxiale ; 10 (23 l'émetteur N+ constitue directement une jonction avec la couche enterrée P+ créant une capacité base-émetteur élevée et une efficacité émetteur et collecteur faible. Ce problème peut être amoindri en utilisant des surfaces horizontales petites de sorte que la surface de paroi de l'émetteur soit égale ou supérieure à la surface du fond. L'avantage apporté 15 par le procédé monocristallin est que les éléments monocristallins sont plus communément utilisés» et par conséquent plus facilement intégrés dans la technologie actuelle» En référence à la figure 16, le substrat 57 de type N-est recouvert d'une couche obtenu par croissance épitaxiale 58 qui établit les transitions 20 entre la partie 53 à cristal monocristallin de type N- st les parties polycristallines 60. Des diffusions latérales de conductivité de type P sont représentées par la référence numérique 61, et celles de conductivité de type N par la référence numérique 62. Naturellement» une diffusion 63 de type P+ dans le substrat 57 est partiellement recouverte d'ilôts 64 de dioxyde de 25 silicium permettant la croissance épitaxiale du silicium polycristallin 60. Cette structure, qui est semblable à celle de la figure 2b, en ce qui concerne les contacts peut ainsi comprendre une région base B à gauche, d'une région collecteur sous forme d'anneau C* la région collecteur entourant la région émetteur E. 30 En se référant à la figure 17, il est représenté une couche épitaxiale 70 recouvrant un substrat 71 de type N- et englobant une zone 72 dopée de type P+. Cependant conformément au procédé monocristallin les diffusions se produisent directement dans le cristal monocristallin sans passer par des zones polycristallines. Ainsi une jonction P-N telle que celle représentée par la 35 diffusion 72 de type P et la diffusion 73 de type N présentera une surface de séparation inclinée notamment "en forme d'assiette". Naturellement, lorsqu'on réalise d'autres diffusions 74 de type P ou 75 de type N dans lesquelles aucune jonction ne doit être réalisée, un 71 07553 1b 2100615 masquage approprié est utilisé, par exemple, le masque 76 au SiO^. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de l'invention, appliquées à un mode de réalisation préférée de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 71 07553 17 2100615 REVENDICATIONS 1. Procédé de fabrication de dispositifs semi-conducteurs du genre comprenant les étapes suivantes : on forme une région de silicium polycristallin dans une couche semi-conductrice, 5 on diffuse successivement des impuretés dans la région de silicium polycristallin produisant ainsi des diffusions latérales à partir de la région polycristalline dans la couche semi-conductrice, caractérisé en ce qu'en outre les dites impuretés sont d'un type de conductivité différent, les dites diffusions latérales créant au moins une jonction orientée pratiquement 10 verticalement par rapport à ladite couche semi-conductrice. 2. Procédé de formation de dispositifs semi-conducteurs du genre comprenant les étapes suivantes : on forme une première zone contenant des impuretés d'un premier type de conductivité dans une portion d'un substrat semi-conducteur, 15 on forme une zone isolante sur au moins une portion de ladite première zone, on dépose par épitaxie une couche semi-conductrice à la surface du produit résultant, une masse de matériau polycristallin se formant à l'emplacement de ladite zone isolante tandis qu'une masse de matériau mono-20 cristallin se forme sur l'emplacement restant, caractérisé en ce qu'il comporte en outre les étapes suivantes : on diffuse des impuretés d'un second type de conductivité dans ledit matériau polycristallin, la diffusion s'effectuant dans une direction pratiquement latérale, c'est-à-dire parallèle audit 25 substrat semi-conducteur, dans le matériau monocristallin, on diffuse des impuretés d'un type de conductivité opposé audit second type dans ledit matériau polycristallin, la diffusion s'effectuant dans une direction pratiquement latérale c'est-à-dire parallèle audit substrat dans le matériau monocristallin établissant 30 ainsi avec la zone de diffusion des impuretés du second type une jonction dans ledit matériau monocristallin, ladite jonction étant pratiquement perpendiculaire audit substrat semi-conducteur. 3. Procédé selon la revendication 1, dans lequel ledit premier type de conductivité est identique audit second type de conductivité. 35 4. Procédé selon la revendication 2, dans lequel une pluralité des dites 71 07S53 16 2100615 jonctions sont formées. 5. Procédé selon la revendication 4 dans lequel les dites jonctions sont des jonctions PN et ladite zone isolante est constituée par du Si02- 6. Procédé de fabrication de dispositifs semi-conducteurs caractérisé en ce qu'il comporte les étapes suivantes : formation d'au moins une zone diffusée au-dessus d'une portion du substrat semi-conducteur, croissance d'une couche épitaxiale sur ledit substrat et zone diffusée exposition d'une partie de ladite couche épitaxiale située au-dessus de ladite zone diffusée et diffusion d'impuretés d'un premier type de conductivité suivie d'un8 seconde diffusion d'impuretés d'un type de conductivité apposé, étapes par lesquelles des jonctions, pratiquement orientées verticalement sont formées à l'intersection des zones créées par la diffusion des impuretés du premier type et celle créée par ladite diffusion des impuretés d'un type de conductivité opposé. 7. Procédé selon la revendication 6 dans lequel ladite zone diffusée est de type de conductivité P+. 8. Procédé de fabrication de dispositifs semi-conducteurs du genre comprenant les étapes suivantes : on forme des zones d'isolation de type P+ dans un substrat silicium P-, on fait croître une couche épitaxiale au silicium de type N- sur ledit substrat et les dites zones d'isolation, on diffuse une zone P+ dans la couche épitaxiale N- entre les dites isolations P+, on fait croître une nouvelle couche épitaxiale N sur ladite zone P+ contenue dans ladite couche épitaxiale N-, caractérisé en ce qu'il comporte en outre : la formation d'un canal P+ à travers les dites couches épitaxiales N- et N pour atteindre les dites zones d'isolation P+ et simultanément la formation d'un canal P+ pour atteindre ladite zone P+ contenue dans ladite couche épitaxiale N-, le masquage de ladite couche épitaxiale N hormis une portion située dur la zone P+, et enfin la formation d'une région de type P+ dans ladite couche épitaxiale N à travers ladite portion non masquée, puis la diffusion d'impuretés de type N+ à travers ladite portion non masquée afin de 71 07S53 19 2100615 former avec ladite région P+, une jonction de type PH. 9» Procédé de formation d'un transistor latéral du genre comprenant les étapes suivantes : croissance épitaxiale d'une couche N- sur un substrat semi-conducteur, 5 formation d'une zone P+ dans ladite couche épitaxiale» croissance épitaxiale d'une nouvelle couche N sur ladite couche épitaxiale N-, masquage de la surface entière de ladite couche N épitaxiale hormis une portion située au-dessus de ladite zone P+„ 10 caractérisé en ce qu'il comporte en outre les étapes suivantes : on diffuse des impuretés de type P+ à travers la portion non masquée de ladite couche épitaxiale N, qui diffusent latéralement à travers ladite couche épitaxiale N, puis on diffuse des impuretés de type N+ de la mêffie façon, et ainsi on forme par ces diffusions successives des jonctions PN dans ladite 15 couche épitaxiale N, les portions les plus extérieures de ladite couche P+ servant de base tandis que la zone créée par la diffusion des impuretés de type N+ sert d'émetteur. 10, Procédé de formation d'une structure semi-conductrice du genre comprenant les étapes suivantes ! 20 formation dans un substrat semi-conducteur d'un premier type de conductivi té d'une région de faible résistivité d'un type de conductivité opposé à la surface supérieure dudit substrat, formation sur ladite surface d'au moins une région isolante,, formation sur ledit substrat et sur ladite région isolante d'une couche 25 épitaxiale de matériau semi-conducteur du premier type de conductivité, par laquelle une masse de matériau monocristallin croît sur ledit substrat et ladite région de faible résistivité et une masse du matériau polycristallin croît sur ladite zone isolante, caractérisé en ce qu'il comporte en outre les étapes suivantes : 30 formation d'une première région annulaire» dopée par des impuretés dudit type de conductivité opposé; esDacée de ladite masse de matériau polycristallin et en contact électrique avec ladite région à faible résistivité, formation d'une seconde région-annulaire dopée par des impuretés dudit type de conductivité opposé,, par diffusion dans ladite masse polycristalline 35 vers ladite masse monocristalline, diffusion d'impuretés dudit premier type de conductivité dans ladite masse polycristalline vers ladite masse monocristalline, formant une troisième région annulaire formant une jonction avec ladite seconde région. 71 07SS3 20 2100615 11. Transistor latéral caractérisé en ce qu'il comprend : un substrat semi-conducteur d'un premier type de conductivité, une région de faible résistivité d'un type de conductivité opposé, s'étendant vers l'intérieur dudit substrat à partir de la surface supérieure 5 de ce dernier, une région épitaxiale formée sur ledit substrat et ladite région, une première région annulaire, dopée par des impuretés dudit premier type de conductivité et en contact électrique avec ladite région à faible résistivité, 10 une seconde région annulaire, dopée par des impuretés d'un type de conductivité opposé audit premier type formée dans ladite couche épitaxiale et isolée de ladite première région, une jonction PN annulaire formée, à l'intérieur de ladite seconde région annulaire et isolée de celle-ci, par l'effet de deux régions annulaires 15 de type de conductivité opposé, celle extérieure étant dudit type de conductivité opposé. 12. Transistor latéral selon la revendication 11 dans lequel ladite première région annulaire est en contact électrique avec ladite région annulaire extérieure par le biais de ladite région à faible résistivité. 2u 13. Transistor latéral selon la revendication 12 dans lequel les régions annulaires externe et interne entourent une région polycristalline formée dans la couche épitaxiale et du même type de conductivité que celui de la région annulaire interne. 25 14. Transistor latéral caractérisé en ce qu'il comprend : un substrat semi-conducteur d'un premier type de conductivité, une région de faible résistivité d'un type de conductivité opposé formée dans ledit substrat et s'étendant vers l'intérieur de celui-ci à partir de la surface supérieure, 30 une région isolante sur une partie de la surface de ladite zone à faible résistivité, une couche épitaxiale formée sur ledit produit ainsi défini qui est généralement sous forme monocristalline, sauf la partie recouvrant ladite région isolante, 35 une première région annulaire formée dans ce matériau monocristallin, espacée du matériau polycristallin, dudit type de conductivité opposé, et en contact électrique avec ladite région à faible résistivité, une seconde région annulaire formée dans ledit matériau nonocristallin. 71 07S53 21 2100615 dudit premier type de conductivité et séparée de ladite première région annulaire par du matériau monocristallin, une troisième région annulaire contenue dans ledit matériau monocristallin et entourant ledit matériau polycristallin et en outre séparée de ladite 5 seconde région annulaire par du matériau monocristallin, dudit type de conductivité opposé, une quatrième région annulaire contenue dans ledit matériau monocristallin en contact électrique avec à la fois ladite troisième région annulaire et ledit matériau polycristallin dudit premier type de' conductivité, les 10 dites troisième et quatrième régions annulaires forment une jonction. 15. Transistor latéral selon la revendication 14 dans lequel ladite troisième région annulaire est en contact électrique avec ladite première région annulaire par le biais de ladite région à faible résistivité.