FR 2073466 A1 19711001 FR 7044191 A 19701208 70 44131 t 2073466 La présente invention concerne d'une manière générale les circuits à semi-conducteurs et plus particulièrement les registres à décalage utilisant des transistors à effet de champ de type MOS. 5. On a déjà pensé à utiliser les transistors à effet de champ du type MOS pour réaliser des registres à décalage. Cependant, les circuits connus utilisent la technique "maître-esclave" nécessitant deux bascules pour chaque étage de registre. On a également utilisé d'autres, solutions aussi complexes dépendant 10 des paramètres de fonctionnement du circuit. La présente invention a donc pour objet un registre à décalage statique utilisable comme compteur et qui convient bien à la fabrication en circuit intégré sur un substrat semi-conducteur monolithique par les techniques MOS. Plus précisément, cha-15 que étage de registres à décalage de l'invention ne comprend qu'une seule bascule à transistors à effet de champ de type MOS. Deux autres transistors à effet de champ de type MOS interconnectant les étages adjacents sont commandés par une impulsion d'horloge pour transférer conditionneliement les signaux d'un étage à l'au-20 tre. Un tel montage permet d'économiser plusieurs transistors par étage par rapport aux techniques classiques, ce qui est particulièrement important dans les circuits intégrés. Dans une forme préférée du registre de l'invention, à un instant donné, une seule bascule est à l'état un et les autres à 25 l'état zéro. L'état un est transféré séquentiellement d'une bascule à la-suivante sous l'effet des impulsions d'horloge appliquées aux bascules du registre et au^ytransistors de conditionnement. Il est en outre possible de réaliser un compteur cyclique en réinjectant les sorties du dernier étage dans les entrées du 30 premier au moyen de deux transistors supplémentaires de conditionnement. D'autres caractéristiques et avantages de la présente invention ressortiront de la description qui va suivre, faite en regard des dessins annexés et donnant à titre explicatif, mais nul-35 lement limitatif, une forme de réalisation conforme à l'invention. La figure 1 est un schéma synoptique d'un registre à déca- • lage statique utilisant.certains principes de- l'invention; bad original copy l 70 44191 2 2073466 la figure 2 est un diagramme de synchronisation des formes d'ondes des signaux qui sont associés au fonctionnement du registre de la figure 1; la figure 3 est un schéma synoptique d'un compteur bouclé 5 utilisant le registre à décalage statique de l'invention; la figure 4 est un schéma de câblage d'une bascule utilisable dans le registre de lrinvention;et la figure 5 est un schéma de câblage d'une bascule que l'on peut utiliser comme premier étage du registre à décalage pour qu'un 10 étage soit à l'état un tandis que tous les autres sont à l'état zéro. Une forme de réalisation de l'invention va maintenant être décrite dans le cadre d'un système à logique négative dans lequel le potentiel de la masse représente le niveau logique "0" et un 15 potentiel négatif relatif représente le niveau logique "1". Les spécialistes comprendront sans mal que l'invention s'applique également à un système à logique positive en utilisant des tensions d'alimentation appropriées et un substrat de type P enrichi. Tous les composants du circuit peuvent être réalisés sur ion 20 substrat semi-conducteur par les techniques classiques de fabrication du transistor à effet de champ de type MOS (métal-oxyde-semi-conducteur). Les transistors sont réalisés pour fonctionner en mode "enrichissement" dans un substrat de type H. Ceci revient à dire que pour qu'un transistor à effet de champ soit conducteur, 25 son potentiel de grille doit être négatif par rapport à son potentiel de source. Les niveaux logiques utilisés dans le circuit sont la masse représentant le niveau logique "0" et un potentiel négatif de -15 V, par exemple, pour indiquer le niveau logique "1". Le potentiel de drain 11est a^aÇj^||;^sloSiclue Le potentiel 30 de grille -V^ des résistances/est plus négatif que- "VDD et peut être, par exemple, de -30 V. De ce fait, pour qu'un transistor soit" conducteur, sa grille doit être au potentiel logique "1". Sur la figure 1, plusieurs bascules sont interconnectées par leurs sorties Q et "5 qui sont respectivement reliées à travers des 35 transistors de conditionnement à l'entrée' de mise a/^IÎï et à l'entrée de mise à zéro IN de la bascule suivante. Toutes les bascules de la cha-ine, à l'exception de la première, sont remises à l'état zéro par l'application d'un signal logique "1" à la ligne RAZ qui ÈAQ ORIGINAL COPY 70 44191 3 2073466 qui est reliée à leurs entrées de remise à zéro directes DR. la première "bascule est mise à l'état un par l'application d'un signal logique "1" à la ligne RAZ car cette ligne est reliée à son entrée de mise à un directe DSC Ainsi, dans l'état initial du compteur, la première "bascule est à l'état un et les autres sont à l'état zéro. le fonctionnement du compteur sera mieux compris en considérant les foimes d'ondes de la figure 2. Au début du cycle, l'impulsion RAZ est appliquée au circuit pour le mettre en état initial dans lequel la "bascule Q1 est à l'état un, comme le montre la forme d'onde de sortie Q1. Un instant plus tard, le signal d'horloge HO et son complément HO représenté figure 2 sont appliqués au circuit. Les "bascules changent d'état lorsque des signaux sont appliqués à leurs entrées IN et IN en même temps que le signal d'horloge HO est au niveau logique "1". Les entrées des "bascules suivantes de la chaîne sont commandées par les transistors de conditionnement qui sont interposés entre les sorties de chaque étage et les entrées de l'étage suivant. Oes transistors sont rendus conducteurs lorsque l'inverse du signal d'horloge H$ appliqué à leurs grilles est au niveau logique "1". Lorsqu'un signal au niveau "1" est appliqué à la ligne RAZ, la bascule Q1 passe à l'état un. Avant le début des impulsions d'horloge, le signal HO est au niveau logique "0" et son inverse HO est au niveau logique "1". Dans ces conditions, le signal logique "1" de la sortie à un de la bascule Q1 est transféré de la source au drain d'un transistor MQS de conditionnement 1G à l'entrée de remise à zéro INg de la bascule suivante Q2. Un signal logique "0" est de même transmis de la source au drain d'un transistor MOS de conditionnement 1A à l'entrée à zéro INj Les signaux appliqués aux entrées INp et INg de la bascule Q2 sont également représentés sur la figure 2. Lorsque les impulsions d'horloge HO et HO débutent, le signal HO passe de l'état logique "0" à l'état logique "1". Dans le même temps, son inverse H0 passe de l'état logique "1" à l'état logique "0". Dès que l'horloge inversée HO passe au niveau logique "0",les signaux Qi et Q* qui étaient transmis par les transistors de conditionnement 1G- ex 1A sont bloqués. Le signal appliqué à l'entrée de mise à un IN2 de la bascule Q2 commence donc à passer au niveau logique "0W. Ce signal n'effectue pas une transition immédiate au niveau logique "0" du fait des caractéristiques avantageuses de capacité et de limitation du courant de fuite associées aux transistors d'entrée èe » BAD ORIGINAL, 70 44191 4 2073466 la bascule Q2, comme on le verra plus en détail par la suite. En ; ! outre, le signal appliqué à l'entrée de remise à zéro IN2 de la ' bascule Q2 reste au niveau logique "0" comme on le verra par la suite. Les transitions des signaux d'entrée de la bascule Q2 vers 5 leurs nouveaux états logiques, sont donc beaucoup plus lentes que celles du signal d'horloge appliquées à la bascule. Le signal HO I sera ainsi au niveau logique "1" avant que les signaux des entrées j 1^2 et Iïïg de la bascule aient effectivement changé d'état logique. j La bascule Q2 sera donc mise à l'état un comme le montre la forme \ 10 d'onde Q2 sur la figure 2. La bascule Q1 e^t remise à zéro lorsque " la première impulsion d'horloge passe au niveau logique "1" car le signal d'horloge HO est appliqué à son entrée de remise à zéro directe DR. La bascule Q1 sera donc remise à zéro pendant la mise à un de la bascule Q2. 15 Ensuite, lorsque le signal d'horloge HO revient au niveau logique "0" son inverse HÔ passe au niveau logique "1" et provoque le transfert de la sortie Q2 de la deuxième bascule à travers un transistor de conditionnement 2G à l'entrée IN, de la bascule 3 suivante Q3« De même, la sortie Q2 de la seconde bascule est trans- 20 férée par un transistor de conditionnement 2A à l'entrée de remise à zéro de la bascule suivante Q3. Les formes d'ondes IN^ et IN^ représentent cette opération sur la figure 2. En outre, la bascule Q1 ayant été remise à zéro, l'entrée IN2 de la bascule Q2 est au niveau logique "0" lorsque la première impulsion d'horloge HO 25 revient au niveau logique "0". De même, la bascule Q1 étant à l'état zéro, sa sortie est au niveau logique "1". L'entrée de remise à zéro INg de la bascule Q2 oscillera alternativement entre les niveaux logiques "1" et ."0" à la fréquence à laquelle le signal SC déclenche le transistor de conditionnement reliant la sor-30 tie Q.j de la première bascule à l'entrée de remise à zéro INg. Lorsque l'impulsion d'horloge suivante repasse au niveau logique "1", son inverse étant au niveau logique "0", la bascule Q3 sera mise à un de la même manière que la bascule Q2, dont le fonctionnement a été décrit précédemment. La bascule Q2 est en même temps remise 35 à zéro par les entrées provenant de la bascule Q1. Les bascules successives du registre sont ainsi mises à un et à zéro de la manière décrite précédemment par l'application des impulsions d'horloge suivantes au registre à décalage. bad original ~ _ GOPlj 70 44191 5 2073466 le registre à décalage décrit peut être converti en un compteur cyclique ou "compteur bouclé" représenté figure 3 en supprimant la première bascule Q1 et en reliant les sorties Q_ et du dernier étage du registre aux entrées respectives de mise à un et 5 à zéro INg et Ilïg de la bascule Q2, au moyen des bornes de signal des transistors de conditionnement respectifs 1G- et 1A. le circuit nécessite une légère modification de l'une des bascules du compteur pour la forcer à l'état un à l'apparition du signal RAZ. On peut par exemple relier la ligne RAZ à l'entrée de mise à un di-10 recte DS de la bascule Q2 de la figure 3. Cette connexion permet d'établir l'état initial du compteur. L'état un se propage ensuite séquentiellement le long de la chaîne de bascules au fur et à masure de l'application des impulsions d'horloge au compteur. La figure 4- représente une bascule classique à transistors 15 à effet de champ de type MOS utilisable pour tous les étages du compteur de la figure 1, à l'exception de la première bascule, et pour' tous les étages du compteur cyclique de la figure 3. Le même circuit peut être utilisé pour la bascule du compteur cyclique de la figure 3 qui doit être initialement mise à l'état un en inver-20 sant simplement les entrées et les sorties, c'est-à-dire que son entrée de mise à un devient son entrée de remise à zéro et vice versa, sa sortie à un devient sa sortie à zéro et vice versa. La bascule comprend deux transistors à effet de champ 2D et 2F associés à deux résistances commandées par effet de champ 2R et 2X in-25 terconnectées en une bascule classique à couplages croisés. La grille du transistor à effet de champ 21 est reliée à la sortie à un Q de la bascule. La grille du transistor à effet de champ 2P est reliée à la sortie à zéro Q de la bascule. Un transistor à effet de champ 2E assure la remise à zéro 30 directe de la bascule lorsqu'il reçoit sur sa grille un signal logique "1" de la ligne RAZ. le transistor 2E devient ainsi conducteur et relie le potentiel de la masse (Vgg) au noeud de sortie à un Q. La grille du transistor 2D est ainsi reliée à la masse ce qui l'empêche de conduire. Le niveau logique est ainsi 35 transmis à travers la résistance commandée par effet de champ 2R au noeud de sortie à zéro bAD ORIGINAL i 70 44191 « 2073466 La "bascule comprend des transistors à effet de champ 23 et 20 dont les sources et les drains sont interposés en séries entre la source de potentiel Vgg et le noeud de sortie à zéro '5. La bascule comprend également des transistors à effet de champ 2H et 2J 5 dont les sources et les drains sont interposés en série entre la source de potentiel Vgg et le noeud de sortie à un Q. Les grilles fies transistors 2B et 2H sont reliées à la ligne d'horloge HO. La grille du transistor 2C est connectée de manière à recevoir un si-gaal d5entrés de la sortie à un Q* de l'étage précédent, signal 10 qui est conditionné par un. transistor 1G- commandé par le complément du signal d'horloge HQ. La grille du transistor 2J reçoit un signal d'entrée de la sortie à zéro de l'étage précédent, signal qui est conditionné par un transistor 1A commandé par le complément du signal d'horloge HO. En éliminant momentanément l'effet 15 des transistors de conditionnement 1G- et 1A, si la sortie à un Q* de l'étage précédent du compteur est à -un niveau logique "1% un signal "1" est appliqué à la grille du transistor 2C qui dévient conducteur. Dans ces conditions, la sortie à zéro de l'étage précédent du compteur est au niveau logique "0". Ce niveau logique 20 "0" est appliqué ajLa grille du transistor 2J, l'empêchant d'être conducteur. Lorsque le signal d'horloge H0 passe au niveau logique "1", les transistors 2B et 2H deviennent conducteurs. Le transistor 2J étant bloqué, la conduction du transistor 2H n'a aucun effet sur le reste du circuit. Cependant, étant donné que le tran-25 sistor 2C est conducteur, lorsque le transistor 2B devient lui-mê-me conducteur, il établit un circuit de la masse (Vgg) au noeud de sortie à zéro C$. Un signal au niveau de la masse est ainsi appliqué à la grille du transistor 2F empêchant sa conduction. Le niveau logique "1" est ainsi appliqué à travers la résistan-30 se commandée 2X à la grille du transistor 2D et également au noeud de sortie à un Q de la bascule. Le signal logique "1" appliqué à la grille du transistor 2D le rend conducteur et établit un circuit de la masse au noeud de sortie à zéro ^ de la bascule pour maintenir cette dernière à l'état un. La bascule a ainsi changé 3? 18 étais Isa rôle des transistors de conditionnement 1G- et 1â va main-"ssnant être expliqué. On suppose qu! initialement la bascule est à l'état zéro dans lequel le transistor 23? est conducteur et le transistor 22) bloqué, le niveau logique "1" (-V^) est appliqué à bad original ° 70 44191 7 2073466 travers la résistance commandée 2B. au noeud de sortie à zéro On suppose également que la sortie à un Q* de l'étage précédent est au niveau logique "1". Ainsi, lorsque le transistor de conditionnement 1G- est conducteur, le niveau logique "1" de la sortie 5 Q* de l'étage précédent est appliqué à la grille du transistor 20 constituant l'entrée à un IN. Le transistor 20 est ainsi rendu conducteur. On se rappelle que le transistor de conditionnement 1G est conducteur lorsque le signal d'horloge inversé ïï$ est au niveau logique "1". En même temps, le signal d'horloge HO est au ni-10 veau logique "0". De ce fait, lorsque le niveau logique "1" est appliqué à la grille du transistor 2C, la grille du transistor 2B est portée au niveau logique "0." ce qui bloque ce transistor. Lorsque le signal d'horloge H0 passe au niveau logique "1", son application à la grille du transistor 2B le rend conducteur. En même 15 temps, le signal d'horloge inversé HÎÎ passe au niveau logique "0" et bloque le transistor de conditionnement 1G-» Cependant, on met à profit les caractéristiques de capacité et les limitations de courant de fuite de la grille du transistor 2C pour provoquer une certaine persistance du signal à la grille du transistor 2C après 20 la fin de la période de conduction du transistor de conditionnement 1G. Cette persistance est généralement suffisante pour per-mettrë à la transmission du potentiel de la masse à travers les transistors'en série 20 et 2B au noeud de sortie à zéro Q de la bascule et pour permettre à cette dernière de changer d'état. De 25 cette manière, la bascule change d'état avant que le signal présent sur la grille du transistor 2C soit retombé au niveau logique "0" bloquant le transistor. L'entrée provenant de la sortie ^ de l'étage précédent est transmise par le transistor de conditionnement 1A à la grille du transistor 2J et le fonctionnement est 30 exactement le même que pour l'entrée à un de la bascule. La figure 5 représente une bascule utilisable comme premier étage du registre à décalage de la figure 1. Cette bascule élémentaire .comprend des transistors à effet de champ 1J1 et 1D auxquels sont respectivement associées les résistances commandées par effet 35 de champ 1X et 1E. La bascule comprend également une entrée de mise à un directe DS appliquée à la grille d'un transistor à effet de champ 1E dont la source et le drain sont en parallèle avec la source et le drain du transistor 1D. De même, une entrée de remise à zéro directe DR est appliquée à la grille d'un transistor 1H dont 70 44191 8 2073466 la source et le drain sont en parallèle avec la source et le drain du transistor 1F. Lorsqu'un niveau logique "1" est appliqué à l'entrée de mise à un directe DS, le transistor 1E devient conducteur et établit la continuité entre la masse et le noeud de 5 sortie à zéro Q pour faire passer la bascule à l'état un. D'une manière analogue, l'application d'un niveau logique "1" à l'entrée de remise à zéro directe DR provoque la remise à zéro de la bascule. On voit donc d'après la description qui précède que le cir-10 cuit de l'invention peut avantageusement n& comporter que des dispositifs à effet de champ de type MOS réalisés en circuit intégré dans un substrat monolithique. / Bien que dans la description de l'invention une seule bascule soit à un à un instant donné, il va de soi pour un technicien 15 que n'importe quel type de circuit d'entrée peut remplacer la bascule Q1 de la figure 1 pour appliquer n'importe quelle combinaison de bits au registre à décalage au fur et à mesure des impulsions successives du signal d'horloge. BAD ORIGINAL COPY ' i 70 44191 9 2073466 KEVEUPICATIOHS 1. Registre à décalage statique réalisé dans un substrat semi-conducteur monolithique par les techniques de fabrication de transistor à effet de champ de type métal-oxyde-semi-conducteur, 5 caractérisé en ce qu'il comprend une série d'étages bistables formés de transistors à effet de champ, chaque étage ou bascule ayant une entrée de mise à un, une première entrée de mise à zéro, une seconde entrée de mise à zéro, une sortie à un, une sortie à zéro et une entrée d'impulsions d'horloge, chaque étage bistable étant 10 remis à zéro en réponse à l'application d'un signal de remise à zéro à sa seconde entrée de mise à zéro et changeant d'état en fonc-^ tion des signaux appliqués à son entrée de mise à un et à sa/ entrée de mise à zéro, lorsqu'un signal d'horloge est appliqué à son entrée d'horloge, le circuit comprenant également plusieurs tran-15 sistors de conditionnement à effet de champ de type MOS ayant chacun une première et une seconde électrode de signal et une électrode de commande ou grille, la première électrode de l'un des transistors de conditionnement étant reliée à l'entrée de mise à un de chaque étage bistable du registre et la seconde électrode 20 de signal dudit transistor de conditionnement étant reliée à la sortie à un de l'étage bistable précédent, la première électrode de signal d'un autre desdits transistors de conditionnement étant reliée à l'entrée de mise à zéro dudit étage bistable du registre et son autre électrode de signal étant reliée à la sortie à zéro 25 de l'étage bistable précédent, les transistors de conditionnement étant rendus conducteurs par l'application d'un signal d'horloge inversé à leurs électrodes de commande pour transmettre les signaux des sorties à un et à zéro d'un étage bistable, respectivement aux entrées de mise à un et de mise à zéro de l'étage bista-30 ble suivant du registre. 2. Registre à décalage statique selon la revendication 1, caractérisé en ce qu'il comprend un circuit d'entrée pour appliquer des signaux aux secondes électrodes de signal des transistors de conditionnement dont les premières électrodes de signal 35 sont reliées aux entrées de mise à un et de mise à zéro du premier étage bistable du registre» 3. Registre à décalage statique selon la revendication 2, caractérisé en ce que le circuit d'entrée comprend un étage bistable à transistors, à effet de champ ayant une entrée de mise à un BAD ORIGINAL COPY 70 44191 10 2073466 et une entrée de mise à zéro, ledit étage bistable étant mis à un par l'application d'un signal de remise à zéro à son entrée de mi-» se à un et étant remis à zéro par l'application du signal d'horlc-g3 à son entrée de remise à zéro,, 5 4. Registre à décalage statique selon la revendication 2, caractérisé en ce que le circuit d'entrée est constitué par les sorties à un et à zéro du dernier étage bistable du registre, au moins l'un desdits étages bistables étant mis à un à l'apparition du signal de remise à zéro. 10 5. Registre à décalage statique selon la revendication 1, - caractérisé en ce que la capacité de l'entrée de mise à un et de la première entrée de mise à zéro de chacun des étages bistables permet de maintenir le signal de sortie à un et le signal de sortie à zéro de l'étage bistable précédent respectivement aux entrées 15 de mise à un et de mise à zéro de l'étage bistable pendant une certaine période après la fin de la conduction des transistors de conditionnement. BAD ORIGINAL