FR 2081010 A1 19711126 FR 7105357 A 19710217 71 05357 --I- 2081010 Les mémoires permanentes (dites également mémoires fixes ou mémoires "mortes") sont de plus en plus utilisées dans toute une variété d'applications comprenant notamment la génération de caractères, la commande logique, la conversion de codes, la 5 logique arithmétique, etc.. Une forme particulière de structure de mémoire permanente est représentée dans le brevet des Etats-Unis d'Amérique N° 3 381 279 du 30 Avril 1968 délivré à A.B. Bergh et al et intitulée "Eead Only Memory" (mémoire permanente) . Ce système de mémoire permanente est construit en 10 utilisant quatre panneaux de circuit individuels, un pour le réseau de mémoire, un pour les excitateurs à impulsions, un pour les circuits de commutation, et un panneau supplémentaire pour le montage amplificateur de détection. Plus de cent connexions internes sont prévues entre le panneau de circuit de 15 la mémoire à tores de ferrite et les autres panneaux et le cycle de fonctionnement de cette mémoire est de plus de 100 nanosecondes. L'utilisation de plus en plus fréquente de circuits de mémoire permanente exige un temps d'accès plus court, une densité de groupe plus forte et un prix de revient plus "bas. 20 L'invention vise un circuit de mémoire permanente utili sant les techniques des circuits intégrés et comprenant la motrice de mémoire, les décodeurs de ligne verticale ou Y et les décodeurs de ligne horizontale ou X, les tampons d'entrée et les excitateurs de sortie, tous ces organes étant formés sur 25 une seule et même microplaquette semi-conductrice, le nombre de contacts extérieurs étant réduit à treize. Cette mémoire a nn temps d'accès de moins de 50 nanosecondes et fournit des niveaux de signal d'entrée et de sortie compatibles avec les types de circuits intégrés digitaux standards tels que TTL 30 (logique transistors-transistors), DTL (logique diodes-transistors), CTL (logique à étages de transistors de types de conductibilité alternées), etc... La matrice de mémoire suivant l'invention est organisée en bits avec une structure de sélection par coïncidence, les cel-35 Iules de mémoire étant disposées aux intersections de deux jeux orthogonaux de lignes d'accès. Les cellules de la mémoire comprennent des dispositifs à conduction unilatérale disposés en nnr série de rangées et colonnes, les diverses cellules 71 05357 "2" 2081010 d'une rangée étant connectées en commun par 1 'un des côtés de leur dispositif à conduction unilatérale à l'une des lignes d'accès du premier jeu de celles-ci. Certaines cellules sélec-tées de chaque colonne ont l'autre côté de leur dispositif à 5 conduction unilatérale couplé à la ligne d'accès associée du second jeu. On peut lire l'une quelconque ou un choix quelconque de cellules de la mémoire en' excitant l'une des lignes du premier jeu de lignes d'accès et -en sélectant une ou plusieurs lignes du second jeu de lignes d'accès, pour déterminer si un *10 courant passera ou non à partir de la ligne d'accès du premier jeu excitée, par l'intermédiaire du dispositif à conduction unilatérale jusqu'à la ou aux lignes d'accès sélectées du second jeu. " - - Une matrice de mémoire construite suivant un mode de réa-15 lisation particulier de l'invention comprend une série de transistors disposés chacun à l'un des points de coïncidence des lignes d'accès X et Y couplées aux décodeurs X et Y, la matrice occupant une unique zone d'isolement de collecteur commun. L'un des jeux de lignes conductrices d'accès est formé par des ban-20 des de base diffusées s'étendant dans une première direction et les autres lignes conductrices d'accès sont formées par des conducteurs métalliques s'étendant siiivant l'autre direction orthogonale, de sorte que la technologie de fabrication n'exige qu'une unique couche de métal. Les émetteurs sont diffusés 25 dans les bandes de base à toutes les intersections des lignes métalliques et le profil binaire est matérialisé sur la matrice par des fenêtres de contact d'émetteur programmables grâce auxquelles les conducteurs métalliques peuvent être mis en contact avec les émetteurs associés. En conséquence, la matri-30 ce de.mémoire peut"être programmée suivant un profil binaire spécifique quelconque par le simple choix usuel d'un masque particulier au cours de la fabrication du circuit intégré. Un circuit inverseur de type nouveau est' utilisé dans le circuit d'entrée dés décodeurs d'adresse ainsi que dans le mon-35 tage des excitateurs de sortie, ce circuit inverseur comprenant une paire de transistors de sortie et. un montage capable d'assurer la séquence de fonctionnement convenable de ceux-ci * Cette mémoire penaanente 'fournit des sorties de-fonctions COPY 71:05357 -3- 2081010 booléennes directe et inverse (signal "vrai" et "complément") et les niveaux de tension d'entrée et de sortie sont tous deux compatibles avec les dispositifs à circuit intégré standards. Cette mémoire permanente bipolaire monolithique assure une per— 5 formance améliorée du montage, à savoir une plus faible consommation de puissance, des faibles courants d'entrée, une grande vitesse, et une souplesse logique améliorée permettant la sélection de plusieurs formats différents. Pour donner un exemple pratique, il existe une mémoire permanente construite sui- 10 vant l'invention formée sur une microplaquette de 2,8 x 2,8 mrn^ environ dans un boîtier DIL standard à seize fils avec un temps d'accès de moins de 50 nanosecondes, une puissance de sortie type de 350 milliwatts et un format mots x bits de 1 x 1024. 15 L'invention sera mieux comprise à la lecture de la des cription détaillée qui suit et à la lecture des dessins joints qui en représentent, à titre d'exemple non limitatif, plusieurs modes de réalisation. Sur ces dessins : 20 - la figure 1 est un schéma symbolique de 11 organisation logique d'une forme particulière de la mémoire permanente suivant 1 ' invention ; - la figure 2 est un schéma de câblage représentant la mémoire permanente de la figure 1 de façon plus détaillée ; 25 - la figure 3A est une vue en plan d'une partie de la ma trice de mémoire montrant l'intersection des lignes métalliques et des bandes de base ; - les figures 3B, C et D sont des vues en coupe de la partie de la matrice de mémoire représentée sur la figure 3A-, 30 suivant les lignes 3B-3B, 3C-3C et 3D-3D, respectivement ; - la figure 4- est un schéma symbolique d'une autre forme de mémoire permanente permettant l'utilisation de plusieurs formats, et - la figure 5 est un schéma de câblage d'une partie du 35 dispositif de la figure 4 représentant le montage détecteur.de bits.- . ... - On va tout d'abord examiner la figure 1 sur laquelle on peut vo.ir que la .mémoire permanente è circuit intégré suivant - co^ 71 05357 -4- 2081010 l'invention comprend cinq, circuits tampons-inverseurs d'entrée X, 11 et cinq, circuits tampons-inverseurs d'entrée X, 12, des décodeurs d'adresse 13 et 14, la matrice de cellules de mémoire 15> les détecteurs de bits 16 et l'excitateur de sortie 17- Les circuits tampons-inverseurs d'entrée 11 et 12 génèrent des signaux de sortie vrai et de complément I et T, 2 et X, respectivement, pour chacun des cinq signaux d'entrée appliqués à chaque circuit, les signaux de sortie de chacun des tampons d'entrée 11 et 12 sont transmis aux décodeurs d'adresse associés 13 et 14, respectivement, qui comprennent chacun 32 portes ET à entrées multiples. Les décodeurs d'adresse 13 et 14 permettent d'accéder à un emplacement de coïncidence désiré quelconque dans la matrice de cellules de mémoire 32 x 32. Les trente-deux détecteurs de bits 16 détectent l'état de la cellule de .mémoire 15 adressée et transmettent cette information à l'excitateur de sortie 17 qui peut, par exemple, assurer une amplification, une quantification et un rétablissement de niveau des signaux. L'organisation en bits avec une structure de sélection linéaire d'une mémoire permanente de format 1024 x 1 exigerait 1024 décodeurs d'adresse; la structure de *sélection par coïncidence suivant l'invention réduit le nombre de décodeurs d-'adresse à 64. Pour optimiser la construction d'une mémoire permanente à circuit intégré à grande vitesse, il y a lieu de considérer un certain nombre de critères. Quatre des critères principaux sont la réduction au minimum de la consommation de puissance du circuit, du délai de propagation des signaux, de la superficie du montage et du nombre de plages de contact ou d'interconnexions de sortie. Or, la réduction au minimum de la consommation de puissance et celle du délai de propagation des signaux sont des critères incompatibles qui correspondent au compromis bien connu puissance/retard. Par exemple, une réduction des constantes de temps EC par abaissement de la résistance se traduit par une consommation de puissance accrue. Dans la mémoire permanente à circuit intégré suivant l'invention, on utilise des montages émetteur suiveur pour assurer une action de commutation rapide et une bonne capacité d'excitation capacitive sans qu'il en résulte une consommation de puissance excessive. 71 05357 -5- 2081010 Des techniques d'alimentation intermittente peuvent être utilisées dans les décodeurs d'adresse pour obtenir une réduction de consommation sans ralentir la vitesse. Le désir de réduire au minimum la superficie des dispositifs actifs et passifs 5 tout en conservant une capacité de courant convenable conduit à l'utilisation de capacités réduites et de vitesses plus élevées. On peut utiliser des diodes de Schottky pour assurer une réduction du temps d'accumulation dans les transistors saturés de manière à améliorer la performance à grande vitesse. En con-10 séquence, on utilise la combinaison d'un montage, de composants et de techniques de traitement choisis pour réduire au minimum la consommation de puissance et les temps de propagation dans la mémoire permanente suivant l'invention. Le troisième but, à savoir maintenir au minimum la super-15 ficie du montage, vise non seulement à réduire les frais de fabrication mais encore à obtenir une performance à grande vitesse améliorée grâce aux capacités réduites aux noeuds de commutation. Suivant l'invention, une superficie réduite du montage a été obtenue par la réduction directe de la superficie des 20 composants dans une mesure compatible avec les tolérances de masquage et de diffusion des circuits intégrés connus ainsi que par une organisation logique soignée et une étude des circuits optimisée en vue de réduire l'encombrement au minimum. L'utilisation d'une structure de sélection par coïncidence au 25 lieu d'une structure de sélection linéaire se traduit par une réduction considérable du nombre de décodeurs adressés et, par conséquent, de la superficie du montage. En outre, le circuit de matrice de cellules de mémoire décrit ci-après est conçu de manière à n'occuper qu'un seul isolement de collecteur —4 2 30 commun, ce qui réduit la superficie à environ 6,45 x 10 mm par cellule. Par ailleurs, le profil binaire de la matrice de cellules de mémoire est déterminé par des fenêtres de contact programmables pratiquées dans la couche isolante de silice et; non par l'utilisation d'un masque métallique programmable. 35 De cette manière, lors de la pose des lignes métalliques, une connexion est établie avec les émetteurs désirés à travers les fenêtres de contact pratiquées dans la couche d'isolement. Ce procédé d'interconnexion réduit à lui seul les dimensions de 7l 05357 -6- 2081010 la matrice de cellules de mémoire presque de moitié. Le quatrième critère, à savoir la réduction au min-imnm du nombre de plages de contact est satisfait suivant l'invention par une fabrication de l'ensemble de la mémoire permanente sur 5 microplaquette. Bi.en que l'invention et le décodage d'adresses ■ sur microplaquette soient incompatibles avec des considérations de consommation minimale et de superficie minimale du circuit, les avantages de la fabrication entièrement sur microplaquette justifient toute consommation supplémentaire' et toute augmen-10 tation de superficie du circuit qui pourraient en résulter. Paï* exemple, avec un décodage sur microplaquette, la mémoire permanente est beaucoup plus facile à vérifier étant donné que le nombre de plages de contact à soumettre aux tests est bien moindre. En outre, la microplaquette peut être.montée dans des boî-15 tiers DIL standards à seize fils contrairement aux solutions antérieures qui impliquaient l'assemblage de microplaquettes multiples sur des substrats à couches multiples complexes, ce qui abaisse les frais d'assemblage et ce qui réduit au minimum la complexité des interconnexions entre boîtiers. 20 La mémoire permanente suivant l1invention permet l'utili sation d'une superficie de circuit minimale et offre un facteur de qualité correspondant à un produit consommation/temps de propagation optimal. Dans les modes de réalisation représentés ici, on a indiqué une capacité totale de 1024- bits (un kilobit) 25 ' par microplaquette avec une grande souplesse du format mots x bits qui peut être de 4 x 256, 2 x 5^2 et 1 x 1024. Etant donné que ces formats exigent, respectivement, huit, neuf et dix entrées et quatre, deux et une sorties, les microplaquettes de mémoire permanente sont faciles à assembler, avec les lignes 30' d'alimentation, de mise à la masse et de sélection de microplaquettes sur des boîtiers DIL à quatorze ou seize fils. On va maintenant examiner la figure 2 sur laquelle est représenté un montage de mémoire permanente complet fabriqué sur une unique microplaquette semi-conductrice de'2,8 x 2,8 mm en-35 viron. Les composants du circuit comprennent des transistors HPÏÏ et des résistances diffusées. Si on le désire, on peut utiliser des diodés de Schottky en parallèle avec les jonctions -base-collecteur pour obtenir un temps d'accumulation réduit COPY _ 71 05357 2081010 et, par conséquent, une plus grande vitesse» Chacun des circuits inverseurs 11 et 12 comprend deux transistors de sortie 11 et T2 qui fournissent une sortie sur leur jonction émetteur-collecteur. Les rapports de résistance d'entrée R1 : E2 et 5 R3 : R4- sont choisis tels que le transistor 13 couplé avec la base du transistor T1 devienne conducteur avant le transistor 12 et que, par conséquent, la base du transistor T1 soit portée au niveau bas avant que le transistor T2 ne devienne conducteur, ce qui réduit au minimum les pointes du courant d'ali- 10 mentation qui peuvent se produire avec des étages de sortie de charge actifs. L'utilisation d'un transistor de charge actif T1 se traduit par une faible impédance de sortie aux deux états logiques haut et bas, ce qui assure une forte sortance (c'est-à-dire un gain logique important) et une grande capacité d'ex-15 citation capacitive. Les résistances du circuit inverseur d'entrée ont les valeurs suivantes : R1, 2 kilohms; -R2, 2,6kilohms; 1,6 kilohm; E4, 1,5 kilohm et R10, 2,8 kilohms; Avec des temps de propagation des signaux de l'ordre de 5 nanosecondes et une consommation de puissance moyenne d'environ 10 milli-20 watts, ce circuit assure une performance à grande vitesse et faible puissance dans une petite superficie (deux-zones d'isolement de collecteur seulement). . Conjointement aux tampons à forte impédance d'entrée, on obtient un tampon-inverseur d'entrée de haute performance sur une superficie de l'ordre de 25 6,45 x 10"2 mm 2. Le décodeur d'adresse 13 assure une haute performance avec une grande simplicité de montage. Les signaux d'adresse vrai et de complément Y et Y sont transmis, par l'intermédiaire de lignes de connexion métalliques aux émetteurs 18 des transistors à émetteurs multiples associés tels que T4. Des fenêtres de contact programmables permettent aux émetteurs 18 d'établir une connexion avec des signaux vrais ou de complément provenant des entrées d'adresse pour générer la fonction appropriée à la sortie du décodeur. Le transistor à émetteur suiveur T5 de chaque circuit ET assure une faible impédance de sortie sans exiger que la résistance R5 (3,8 kilohms) soit de faible valeur, . ce qui se traduit par une ..action de commutation rapide de la porte ET .avec une consommation d'énergie réduite. En fonction- 30 co^ 71 05357 -8- 2081010 nement, les deux transistors T4 et T5 fonctionnent ^ns une région active, ce qui réduit au minimum, les effets de retard et de temps d'accumulation. Etant donné que la jonction collec-teur-base du transistor T4 est polarisée en sens inverse, l'ef-5 fet de gain en courant inverse qui se traduit par des interactions indésirables entre les entrées des émetteurs multiples est éliminé dans cette disposition. Si on le désire, on peut obtenir une nouvelle réduction de puissance en excitant le noeud supérieur de la résistance E5 à partir d'une ligne d'en-10 trée au lieu de le connecter à la ligne d'alimentation Vs. De cette manière, la puissance consommée dans le décodeur d'adresse peut être réduite de moitié en supposant un cycle de travail de 50 % sur la ligne d'entrée. Oe circuit décodeur d'adresse assure des. temps de propaga-15 tion de l'ordre de 5 naonsecondes avec une consommation de puissance de 4 milliwatts, le montage du circuit occupant une -2 2 superficie d'environ 2,6 x 10 mm . la cellule de mémoire comprend 1024 transistors KPN, Œ6 disposés en une matrice à émetteurs suiveurs orthogonaux fabri-20 qués dans un seul puits d'isolement, les trente-deux lignes conductrices d'adressage horizontales étant formées par des bandes-de base diffusées 19 dans l'une des directions et les deux lignes conductrices d'adressage verticales étant formées par les conducteurs métalliques 21 dans l'autre direction, ce 25 qui permet d'utiliser une technologie de métallisation en une unique couche dans la fabrication des circuits intégrés. Les émetteurs 22 sont diffusés dans les bandes de base 19 à chaque intersection d'un conducteur métallique 21 et le profil binaire est matérialisé par des fenêtres de contact d'émetteur pro-30 grammables à travers lesquelles les conducteurs métalliques 21 peuvent être connectés par des contacts 21' à l'émetteur 22 -associé, cette disposition étant utilisée au lieu de connexions métalliques programmables. Une vue en plan (figure 3A) et une vue en coupe transver-35 sale -(figure 3B) représentent l'un des angles de l'unique puits d'isolement comprenant le substrat du type P, 23, la couche 24 du type ÏT obtenue par croissance épitaxiale, la zone d'isolement 25 du type P obtenue par diffusion, les bandes de 71 05357 -9- 2081010 base du type P, 19 obtenues par diffusion, les émetteurs du type N+, 22, la couche isolante de silice 2G, les lignes d'entrée à couche métallique 27 connectant les sorties des décodeurs d'adresse aux bandes de base 19 et les conducteurs 5 métalliques 21. Pour augmenter la vitesse de fonctionnement et réduire au minimum la chute de tension, des bandes de diffusion N+, 20 de faible résistance couplées avec les conducteurs d'entrée 27 s'étendent le long de chacune des bandes de base 19 et sont périodiquement court-circuitées sur celles-ci par 10 des contacts de surface métalliques 26' qui servent à réduire la chute IE et la constante de temps EC répartie le long de la base de plus forte résistance. En utilisant une série de bandes de diffusion N+ à croisement par le dessous 25' et 25" pour établir une connexion avec les conducteurs métalliques 15 21, par l'intermédiaire des contacts 25'" traversant la couche d'isolament 26, on évite la nécessité de techniques de fabrication utilisant deux couches métalliques. Un premier groupe de bandes de diffusion 25' sert à établir une connexion avec les conducteurs métalliques 21 de l'une des moitiés de la ma-20 trice et l'autre groupe de bandes de diffusion 25" sert à établir une connexion avec les conducteurs métalliques de l'autre moitié de la matrice (les bandes 25' du type H sont diffusées dans des régions 25a du type P). Certains des conducteurs métalliques 21 sont reliés aux 25 émetteurs 22, par l'intermédiaire de parties de connexion 21' à travers des fenêtres de la couche d'isolement 26. L'unique zone de diffusion du collecteur commum 24- de tous les transistors T6 de la matrice est connectée à la source de tension d'alimentation V . Etant donné que la totalité de la matrice O 30 de 1024 bits est comprise dans une unique zone d'isolement de collecteur, et qu'on utilise la technique des contacts d'émetteur programmables, on obtient une matrice de cellules de mémoire à forte densité qui occupe seulement environ 2 - -, -, 6,5 x 10 aua par cellule. 35 En fonctionnement, pour une matrice de cellules de mé moire 15 de 32 x 32 , les décodeurs d'adresse de sélection de rangée 13 maintieiment 31 des 32 bandes de base 19 à un bas niveau de tension; la bande de base 19 sélectée est portée 71 05357 -10- 2081010 au niveau haut et polarise dans le sens direct les cellules de mémoire base-emetteur, c'est-à-dire les dispositifs à conduction unilatérale T6 de la rangée particulière sélectée. La lecture des bits s'effectue par détection de la présence ou de l'absence de courant dans l'émetteur 22 approprié. Les décodeurs d'adresse de sélection de colonne 14 maintiennent 31 des 32 bases des transistors de sélection de bits T7 à une tension basse; la base sélectée est portée au niveau haut et rend conducteur le transistor sélecteur T7 associé. La présence ou l'absence d'un courant de bit I sur le fil 21 associé, selon qu'un contact 21' existe ou non entre l'émetteur 22 associé et la ligne 21 sont combinées additivement avec le courant de base 1^ du transistor T7 pour donner deux niveaux de courant distincts (1^ + Ic) ou 1-^ sur la ligne de sortie d'émetteur commun 28. Etant donné que 31 des 32 transistors sélecteurs de bits Ï7 sont maintenus biogués et qu'un courant ne passe que dans une seule des 32 colonnes de la matrice de cellules de mémoire, la consommation de puissance est réduite au minimum» L'excitateur de sortie 17 couplé avec la ligne de sortie 28 des détecteurs de bits Ï7 comprend un circuit analogue au circuit inverseur d'entrée. Les valeurs des résistances d'entrée 'sont choisies telles que les valeurs de seuil du courant d'entrée (pour lesquelles la sortie change d'état) soient données par 1^ 1^ r)_4--n ■- (Ib-s-ïc). La présence ou l'absence d'une fenêtre de contact d'émetteur à l'emplacement d'adresse de la matrice de cellules de mémoire se traduisent, respectivement, par l'apparition d'un niveau logique de tension bas et haut à la sortie de l'excitateur de sortie 17» Les rapports des résistances d'entrée R6:R7 et R8:R9 sont choisis de manière à réduire au minimum les pointes de courant d'alimentation au cours dv. déblocage et du blocage. La sortie quasi-complémentaire se traduit par une faible impédance de sortie dans les deux modes de sortxe bas et haut, de sorte que l'effet de la charge de sortie sur les temps de montée et de descente de sortie est réduit au minimum. Un montage de sélection de microplaquette supplémentaire peut mettre la sortie dans un état d'.impédance élevée, de sorte que les sorties de la mémoire permanente peuvent être câblées ensemble pour ren- BAD ORIGINAL COPY 71 05357 2081010 dre la capacité en mots supérieure à celle du bloc de mémoire permanente élémentaire. Les résistances de l'excitateur de sortie ont les valeurs suivantes : R6, 460 ohms; R7, 1 kilohm, R8, 260 ohms; R9, 320 ohms; R11, 1 kilohm; R12, 4 kilohms; 5 R13, 800 ohms; R14, 4,2 kilohms et R15, 560 ohms. L'invention permet de fabriquer toute une variété de circuits de mémoire permanente. Des modifications simples du masque métallique permettent de fabriquer divers formats comprenant notamment 4 x 256, 2 x 512, et 1 x 1024 sur une superfi- p 10 cie de microplaquette d'environ 78 mm . Les sorties peuvent être conçues de façon qu'elles puissent recueillir et émettre un courant de sortie considérable, de sorte qu'aussi bien des types de logique collecteurs de courant (ITL, DTI) que des types de logique générateurs de courant (RTL ou logiques à ré-15 sistances et transistors, CIL) peuvent être excités à partir des sorties de la mémoire permanente. On va maintenant examiner les figures 4 et 5 sur lesquelles est représentée une autre forme de mémoire permanente fabriquée suivant l'invention permettant l'utilisation d'un for-20 mat mots x bits souple de 1 x 1024, 2 x 512 et 4 x 256. Dans ce dispositif, on prévoit quatre détecteurs de bits comprenant chacun huit transistors T8 dont les collecteurs 33 sont connectés en commun à l'une des quatre sorties 34-, 35, 36 et 37 des détecteurs de bits. L'émetteur 38 de chacun des huit tran-25 sistors T8 d'un détecteur de bits est connecté, par l'intermédiaire d'une résistance R10', à l'une des huit sorties des décodeurs de ligne X. Les bases 39 des divers transistors T8 sont connectées en commun à une source de tension de référen- ce VREF* 30 Les sorties de détecteurs de bits sont couplées séparé ment avec quatre excitateurs de sortie 41 qui reçoivent également une entrée de validation des décodeurs de ligne Z 42. "Fin fonctionnement, lorsque l'un des huit transistors T9 des décodeurs X est débloqué, une masse est appliquée aux ex-35 trémités inférieures des quatre résistances R10' associées à ce transistor 19 particulier. Lorsque des contacts 21 ' existent entre les émetteurs 22 de l'un quelconque des quatre transistors T6 associés de la base supérieure 19 et les con- co^ 71 05357 2081010 ducteurs métalliques 21, la tension de "base de ces transistors T6 est supérieure à "V-gjvg. sur les bases des transistors T8 associés et un courant traverse T6. Par contre, aucun courant ne traverse les transistors T8 associés vers les conducteurs de 5 sortie 34-37. Par contre, lorsqu'il n'existe aucun contact 21' entre les émetteurs 22 associés à la bande de base supérieure 19 et le conducteur métallique 21, un courant passe, en réponse à la tension d'alimentation de l'excitateur 41, par l'intermédiaire 10 des conducteurs de sortie associés 34 à 37, à travers le transistor T8, la résistance RIO et le transistor T9. En conséquence, la présence ou l'absence de contacts 21' déterminent le passage ou le non-passage d'un courant, sur le fil de sortie associé parmi les fils 34 à 37, vers les excitateurs 41. 15 Bien que l'invention ait été décrite en se référant à la détection du passage d'un courant à travers les émetteurs du transistor T6, il va de soi que le passage d'un courant à travers le collecteur commun 27 pourrait être détecté, à titre de variante, pour déceler la présence ou l'absence du contact 20 d'émetteur 21'. Il est à noter également qu'un abaissement de niveau actif est assuré sur le noeud d'émetteur du transistor T5, par l'intermédiaire du transistor T2 lui-même commuté à son niveau bas, par l'intermédiaire de la jonction émetteur-base du transistor T4. 71 05357 -13~ 2081010 REVENDICATIONS SSHSSa=S=ISI8«SB2IS = SUB«S 1»- Matrice à sélection par coïncidence comprenant une série de dispositifs à conduction unilatérale disposés en une série de rangées et colonnes s'étendant dans des directions 5 orthogonales, une première série de lignes d'adressage avec chacune desquelles sont couplés en commun par un premier côté les dispositifs à conduction unilatérale de l'une des rangées et un appareil permettant d'exciter une ligne d'adressage choisie de ladite première série, ladite matrice étant carac-10 térisée en ce qu'elle comprend une seconde série de lignes d'adressage avec chacune desquelles sont couplés en commun par leur second côté des dispositifs à conduction unilatérale sélectés de l'une des colonnes, un appareil permettant de sé-lecter une ou plusieurs mais non la totalité des lignes d'a-15 dressage de ladite seconde série et un appareil permettant de détecter la présence ou l'absence d'un courant dans le dispositif à conduction unilatérale présent à chaque position de coïncidence de la ligne d'adressage sélectée de la première série et de la ou des lignes d'adressage sélectées de la seconde 20 série. 2.- Matrice à sélection par coïncidence suivant la revendication 1, caractérisée en ce que les dispositifs à conduction unilatérale sont des transistors dont les bases constituent le premier côté précité et dont les émetteurs constituent 25 ledit second côté. 3.- Matrice à sélection par coïncidence suivant la revendication 2, caractérisée en ce que les bases des transistors de chaque rangée comprennent une bande de diffusion de base commune et en ce que les émetteurs des transistors de chaque 30 rangée comprennent des régions de diffusion d'émetteur séparées le long de ladite bande de diffusion de base. 4.- Matrice à sélection par coïncidence suivant la revendication 3, caractérisée en ce que la seconde séide de lignes d'adressage comprend des conducteurs métalliques s'étendant 55 au-dessus des régions de diffusion d'émetteur des transistors, alignés en colonnes et isolés de ces régions, ces conducteurs métalliques étant connectés à des régions de diffusion d'émetteur sélectées par des connexions qui traversent l'isolement 71 05357 2081010 interposé. 5.- Matrice à sélection par coïncidence suivant la revendication 1, caractérisée en ce que l'appareil d'excitation d'une ligne d'adressage sélectée de la première série comprend une première série de circuits décodeurs d'adresse couplés avec les lignes d'adressage de la première série, en ce que l'appareil de sélection d'une ou plusieurs des lignes d'adressage de la seconde série comprend une seconde série de circuits décodeurs d'adresse couplés avec les lignes d'adressage de la seconde série, et en ce que l'appareil de détection de la présence ou de l'absence d'un courant dans le dispositif à conduction unilatérale présent à chaque position de coïncidence de la ligne d'adressage sélectée de la première série et de la ou des lignes d'adressage sélectées de la seconde série comprend un ou plusieurs circuits de sortie couplés avec la seconde série de lignes d'adressage. 6.- Matrice à sélection par coïncidence suivant la revendication 5, caractérisée en ce que lsappareil de sélection d'une ou plusieurs lignes d5adressage de la seconde série comprend, en outre, une série de transistors, le collecteur de chacun de ceux-ci étant cpuplé avec l'une des lignes d'adressage de la seconde série, la base de chacun desdits transistors étant couplée avec un fil de sortie séparé des circuits décodeurs d'adresse de la seconde série et les émetteurs desdits transistors étant connectés en commun audit ou auxdits circuits de sortie. 7.- Matrice à sélection par coïncidence suivant la revendication 5? caractérisée en ce- que I1appareil de sélection d'une ou plusieurs des lignes d'adressage de la seconde série comprend,, en outre, une série de îJ«î- :-3 tors disposés en plusieurs groupes', l'émetteur de chacun de ces transistors étant couplé avec l'une des lignes d'adressage de la seconde série, l'émetteur de chaque transistor de chaque groupe étant également couplé avec une sortie différente des circuits décodeurs d'adresse de la seconde série, les bases desdits transistors étant couplées en commun avec une source de tension de référence et les collecteurs des transistors de chaque groupe étant couplés en commun avec le ou les circuits de sortie précités. 71 05357 -'5- 2081010 8.- Matrice de cellules de mémoire formée sur une microplaquette semi-conductrice caractérisée en ce qu'elle comprend un puits d'isolement servant de collecteur commun, une série de bandes de diffusion de base espacées s'étendant transversa- 5 lement au puits d'isolement dans une première direction, une série de zones de diffusion d'émetteur espacées le long de chaque bande de diffusion de base et une série de conducteurs métalliques espacés s'étendant dans une direction orthogonale à celle des bandes de base, chacun des conducteurs métalli-10 qu.es étant superposé à une zone de diffusion d'émetteur différente de chacune desdites bandes de diffusion de base, les conducteurs métalliques étant isolés de ces bandes ainsi que des zones de diffusion d'émetteur et étant connectés, à des points de croisement, avec certaines desdites zones de dif-15 fusion d'émetteur, à. travers des fenêtres pratiquées dans l'isolement entre les conducteurs métalliques et lesdites zones de diffusion d'émetteur, et un appareil permettant d'exciter sélectivement l'une des bandes de diffusion de base pour établir un parcours de courant à travers le collecteur 20 commun et des zones de diffusion d'émetteur sélectées jusqu'aux conducteurs métalliques connectés à celles-ci. 9.- Circuit de mémoire permanente suivant la revendication 8, caractérisé en ce que ledit appareil permettant d'exciter sélectivement l'une des bandes de diffusion de base com- 25 prend un premier circuit décodeur d'adresse couplé avec les bandes de diffusion de base et en ce que ledit circuit de mémoire permanente comprend, en outre, un circuit détecteur de bits couplé avec les conducteurs métalliques, un second circuit décodeur d'adresse couplé avec ledit circuit détecteur 30 de bits et un circuit de sortie également couplé avec ce dernier. 10.- Mémoire permanente suivant la revendication 9, caractérisée en ce que le circuit détecteur de bits comprend une série de transistors, le collecteur de chacun desdits 35 transistors étant couplé avec un conducteur métallique différent, la base de chacun desdits transistors étant couplée avec un conducteur de sortie séparé du second circuit décodeur d'adresse et les émetteurs desdits transistors étant 71 05357 -16- 2081010 connectés en commun au circuit de sortie. 11.- Mémoire permanente suivant la revendication 9, caractérisée en ce que le circuit détecteur de "bits comprend une série de transistors répartis en plusieurs groupes, l'émetteur de chacun des transistors étant couplé avec un conducteur métallique différent, l'émetteur de chacun des transistors de chaque groupe étant également couplé avec une sortie différente du second circuit décodeur d'adresse, les "bases des transistors étant couplées en commun avec une source de tension de référence et les collecteurs des transistors de chaque groupe étant couplés en commun avec un circuit de sortie séparé. 12.- Mémoire permanente suivant la revendication 9, caractérisée en ce que le premier circuit décodeur d'adresse comprend une série de circuits ET comportant chacun une sortie, plusieurs entrées, un transistor d'entrée à plusieurs émetteurs séparés couplés avec les entrées du circuit ET et un transistor à émetteur suiveur dont la "base est couplée avec le collecteur du transistor d'entrée et dont l'émetteur est couplé avec la sortie du circuit ET et avec la base du transistor d'entrée. 13.- Mémoire permanente suivant la revendication 9, caractérisée en ce qu'elle comprend une série de circuits inverseurs d'entrée couplés chacun avec un circuit décodeur d'adresse associé, de manière à fournir des signaux d'entrée inversés à celui-ci, chaque circuit inverseur d'entrée comprenant une paire de transistors de sortie, l'émetteur de l'un de ces transistors de sortie étant couplé avec le collecteur de l'autre et avec le circuit décodeur d'adresse associé et un appareil capable, en réponse à un changement d'état d'une entrée du circuit inverseur d'entrée, de bloquer l'un des transistors de sortie avant que l'autre ne devienne conducteur. 14.- Circuit inverseur suivant l'une quelconque des reven dications 1 à 12, capable de fournir un signal de sortie inver sé par rapport à un signal d'entrée, caractérisé en ce qu'il comprend une sortie pour transmettre ce signal de sortie, des premier et second transistors de sortie, l'émetteur du premier transistor de sortie étant couplé avec le collecteur du second et avec la sortie de l'inverseur et un appareil capable 71 05357 2081010 en réponse à un changement d'état du signal d'entrée, de bloquer le premier transistor de sortie avant que le second ne devienne conducteur et de rendre le premier transistor de sortie conducteur après le blocage du second. 15«- Circuit inverseur suivant la revendication 14, caractérisé en ce que le dernier appareil mentionné comprend un troisième transistor dont le collecteur est couplé avec la base du premier transistor de sortie, un premier circuit couplé avec la base du troisième transistor et un second circuit couplé avec la base du second transistor de sortie, ledit premier circuit et ledit troisième transistor ayant pour fonction de bloquer le premier transistor de sortie avant que le second circuit n'agisse pour débloquer le second transistor de sortie et de débloquer le premier transistor de sortie une fois que le second circuit a agi pour bloquer le second transistor de sortie.