FR 2067311 A1 19710820 FR 7040884 A 19701113 70 40884 1 2067311 La présente invention concerne les systèmes de transmission de données. L'invention convient particulièrement à l'enregistrement de données numériques ou de données analogiques qui sont traduites 5 sous ferme numérique, sur des supports d'enregistrement magnétiques, tels que les rubans magnétiques, afin d'assurer une capacité d'enregistrement extrêmement élevée sur chaque piste du support d'enregistrement. Toutefois, l'invention peut également servir dans les systèmes de transmission de données pour une large ÎO variété de supports de transmission, tels que les lignes de communication. il permet une utilisation maximum de la largeur de bande disponible. L'enregistrement magnétique sert dans une large mesure à emmagasiner des informations numériques qui peuvent être produites 15 dans les ordinateurs, les équipements périphériques des ordinateurs, ou tout autre équipement électronique de traitement des données. La capacité du support d'enregistrement magnétique pour l'emmagasinage des informations se trouve limitée,par suite des technique utilisées pour l'enregistrement et la lecture des 20 informations, à tin maximum d'environ 600 bits par cm par piste. Cette limitation résulte de déficiences mécaniques dans l'enregistreur, telles que celles qui produisent des erreurs de synchronisation (par exemple vacillement de la base de temps, sautillement et obliquité), et de déficiences électroniques, telles que la 25 largeur de bande réduite du système, les bruits, et l'amplitude ainsi que les retards variables dans la traduction des données par rapport au support d'enregistrement tant à l'inscription qu' à la lecture. On effectue principalement par exemple l'enregistre- d * enregistrement, ment de données numériques par saturation du support/ 30 au moins dans une direction. L'enregistrement jusqu'à saturation nécessite généralement une quantité non négligeable de bande magnétique pour exclure les effets d'auto-effacement. Une déficience qui est peut-être plus significative dans l'enregistrement à saturation est le fait que la largeur de bande du signal 35 enregistré s'étend au courant continu, limitant par là-même la gamme dynamique du signal, si bien que très rapidement des signaux variables, tels que ceux qui sont nécessaires pour line dennité d'enregistrement élevée, ne sont plus disponibles entre la tête et la bande. Comme indiqué ci-dessus, la capacité d'enre-40 gistrement est perdue en partie dans de nombreux systèmes 70 40884 2 2067311 d'enregistrement magnétique afin de compenser les erreurs de synchronisation, et plus spécialement l'obliquité dans l'enregis-tement et la lecture d'un nombre multiple de pistes parallèles. Un système d'emmagasinage des données fourni par la présente 5 invention diffère des systèmes mentionnés ci-avant par le fait qu'il fournit une capacité d1 informations, dans un support d'enregistrement magnétique ou tout autre milieu d'enregistrement, qui est supérieurs de plusieurs ordres de grandeurs à la capacité d'enregistrement de ces systèmes. Dans les systèmes fournis selon 10 l'invention, les informations sont transformées en un signal ternaire, ce signal ternaire est constitué de suites de mots ternaires, chaque mot contient plusieurs terts. Les terts ont des amplitudes qui peuvent être positives, négativesou nulles,L'amplitude des terts qui constituent chaque mot est zéro,(c'est-à-15 dire que la somme des amplitudes des terts de chaque mot est égale à zércj. Le signal ternaire qui est constitué d'un flux sériel de mots ternaires présente des propriétés spectrales qui correspondent de très près aux propriétés"spectrales du support d'emmagasinage (à savoir le procédé d'enregistrement et de lecture magné-20 tique). Plus spécialement le signal ternaire présente moins de composantes spectrales à basse fréquence, si bien que le chargement des têtes magnétiques et des autres circuits se trouve pratiquement supprimé.Il a une largeur de bande limitée, (c'est-à-dire que ses caractéristiques de réponse spectrales correspondent 25 pratiquement aux caractéristiques de réponse de transfert du procédé d'enregistrement et de lecture magnétique). Etant donné ses caractéristiques d'amplitude moyenne nulle, le signal ne présente pratiquement pas de composantes continues qui puissent charger ou saturer la bande. Le signal ternaire contient également 30 des informations de synchronisation, à la fois en ce qui concerne la synchronisation des terts et la synchronisation des mots formats ternaires. . Ces informations de synchronisation servent uniquement à déterminer l'emplacement des mots à la lecture et permettent leur synchronisme, tant tert par tert que mot par mot. 35 Les informations de synchronisation dans le signal ternaire reproduit permettent également aux informations enregistrées d'être traduites ou décodées de façon â reprendre leur forme initiale (par exemple en code binaire) et facilitent la synchronisation avec une horloge extérieure. En conséquencé, même si 40 les informations ternaires peuvent être sujettes à des erreurs de 70 40884 3 2067311 synchronisation par suite de déficiences mécaniques dans le système enregistreur, ces erreurs sont compensées et les données peuvent être lues à partir de la mémoire en synchronisation avec une horloge extérieure, telle que celle qui peut être contenue dans 5 l'équipement de traitement des données avec lequel le système d'emmagasinage est en relation. L'avantage qui est peut-être le plus important du signal ternaire est qu'il permet à la densité d'enregistrement des terts d'être le double de la largeur de bande du support d'enregistrement. Ainsi, par exemple, un milieu d'enre-10 gistrement du type utilisant la bande magnétique défilant à la vitesse de 305 cm par seconde qui a une bande passante qui s'étend sur légèrement plus de deux MHz a une capacité d'emmagasiner des bits (un tert par bit) supérieure à la fréquence de signal de quatre MHz. On peut obtenir approximativement une densité 15 d'enregistrement de 16.000 bits par cm. Un système mettant en oeuvre l'invention présente un certain nombre d'éléments. Un codeur permet de traduire les données d'entrée /telles que les données codées en binaire, en signaux ternaires qui peuvent être appliqués au support d'enregistrement 20 magnétique ou à tout autre milieu de traduction d'informations. Un système de lecture ou reproduction contient un détecteur permettant d'extraire les informations ternaires du signal et contient des dispositifs de synchronisation qui réagissent également aux signaux ternaires extraits en obtenant 25 des signaux de synchronisation et en synchronisant les données ternaires reproduites par rapport aux signaux reproduits. Les dispositifs de synchronisation peuvent également servir à détecter des erreurs dans le signal reproduit, erreurs qui peuvent être dues à des défauts de transmission, tels que les défauts 30 d'enregistrement d1 un support d'enregistrement magnétique, il est également prévu un décodeur pour convertir les informations ternaires sous forme binaire. Le système de lecture peut également comporter un dispositif de synchronisation qui permet l'élimination des erreurs de synchronisation dans les données reproduites, 35 ainsi que la lecture des données en synchronisme avec une horloge extérieure. Ainsi, le système est particulièrement bien conçu pour fournir m système d'enregistrement de données sur canaux multiples qui soit cohérent dans le temps, et peut également en général s'appliquer à la transmission et à la réception des données 40 numériques. 70 40884 4 2067311 C'est un objet de la présente invention de fournir un système amélioré permettant d'emmagasiner ou de transmettre les informations au moyen de mots ternaires successifs ayant une amplitude moyenne nulle. 5 c'est un autre objet de la présente invention de fournir un système amélioré permettant l'emmagasinage d'informations en utilisant des signaux analogiques. C'est un autre objet de la présente invention de fournir un système amélioré permettant d'emmagasiner des informations 10 numériques par enregistrement et lecture de signaux analogiques ternaires ayant une amplitude moyenne nulle, qui utilise un nombre relativement petit d'éléments et peut être exploité à un prix de revient relativement faible. C'est encore un autre objet de la présente invention de 15 fournir un système amélioré permettant la synchronisation des données transmises ou emmagasinées sous forme de signaux ternaires. C'est un autre objet encore de la présente invention de fournir un système amélioré permettant de synchroniser la reproduction des données sans utiliser une largeur de bande supplémen-20 taire telle que celle qui serait nécessaire si on utilisait un signal de synchronisation pilote ou tout autre signal de synchronisation spécial. C'est encore un autre objet de la présente invention de fournir un système amélioré permettant 1' extraction e.c i'utili-25 sation des informations de synchronisation contenues dans un signal ternaire. C'est encore un autre objet de la présente invention de fournir un système amélioré permettant la reproduction des informations enregistrées sur un support d'enregistrement magnétique 30 sous formé de mots ternaires ayant une amplitude moyenne nulle, ce qui supprime le besoin d'éléments analogiques, tels que les servo-boucles,afin d'éliminer les erreurs de synchronisation (par exemple vacillement et sautillement), qui peuvent, être introduites dans le procédé enregistrement-lecture. 35 c'est encore un autre objet de la présente invention de fournir un système amélioré permettant de reproduire les informations enregistrées sous forme de signaux ternaires, qui transmet avec précision les signaux qui représentent l'emplacement et la synchrcnisation de terts enregistrés sous forme numérique. 40 G- BAD ORIGINAL 70 408Ô4 5 2067311 fournir un système amélioré permettant de reproduire des données enregistrées sous forme de mots ternaires d'amplitude moyenne nulle,qui transmet des signaux de synchronisation qui sont cohérents avec la reproduction des terts et mots individuels des 5 données enregistrées et qui utilise ces signaux de synchronisation dans la reproduction des données enregistrées. C'est uncore un autre objet de la présente invention de fournir un système amélioré pour détecter un signal ternaire enregistré sur un milieu d'enregistrement, lequel système est 10 relativement insensible aux variations d'amplitude des signaux qui peuvent être introduites par le procédé enregistrement-lecture. En résumé, un système mettant en oeuvre l'invention peut comporter une mémoire ou tout autre moyen d'emmagasinage, tel qu'un registre qui emmagasine plusieurs bits de données d'entrée. 15 Un codeur, en réponse aux bits emmagasinés, les traduit en une série de terts correspondants de façon à fournir un signal ternaire. A l'extrémité de sortie du canal, soit l'extrémité lecture d'un enregistreur magnétique où le canal est un support d'enregistrement magnétique, un détecteur qui réagit à l'amplitude des terts 20 est prévu.Un dispositif de synchronisation est également situé à l'extrémité de sortie du canal, réagit au signal et fournit les signaux de synchronisation cohérents et en synchronisme avec chaque tert transmis. La détection des terts est commandée les signaux de synchronisation, ai bien que plusieurs terts cor-25 respondant aux bits des données à l'extrémité d'entrée du système peuvent être emmagasinés et sont disponibles pour être décodés sous leur forme initiale. Si les informations ternaires transmises sont sous forme de mots ternaires ayant une amplitude moyenne nulle, un signal de synchronisation correspondant à l'exis-30 tence de ladite amplitude peut être extrait des informations emmagasinées, ce signal de synchronisation peut servir à détecter des erreurs dans les informations transmises. On obtient le signal de synchronisation, qui est en synchronisme avec les terts reproduits, en détectant la composante fréquence alternative du signal 35 ternaire qui se reproduit à la fréquencedes terts.Des moyens sont prévus pour traduire ce signal en impulsions de synchronisation qui sont continues à la fréquence cës terts, en dépit des défauts d'enregistrement ou des pertes du signal. Ainsi, le système est relativement insensible aux pertes de signaux, telles que les 40 pertes généralement dues à des défauts d'enregistrement. 70 40884 6 2067311 If'invention elle-même, aussi bien pour ce qui est de son organisation et-de sa méthode d'opération, que pour ses avantages et objets complémentaires, s'éclaircira au fur et à mesure de la lecture de la description suivante avec référence aux dessins 5 annexés : La Figure 1 est un schéma simplifié de la partie enregistrement d'un système d'enregistrement magnétique qui met en oeuvre 1'invention; Les Figures 2A, 2B et 2C, prises ensemble comme le montre la 10 Figure 2, sont un schéma plus détaillé indiquant les éléments du système représenté sur la Figure 1, qui code les données binaires sous forme ternaire permettant ainsi l'enregistrement sur la piste du support d'enregistrement magnétique; Les Figures 3 et 3A sont des tableaux qui montrent les données 15 qui sont codées et décodées afin de permettre l'enregistrement et la reproduction à partir du support d'enregistrement magnétique, soib forme décimale, •. " binaire, ternaire codé en tension et ternaire codé en binaire; la Figure 3A indique la relation entre les informations binaires et ternaires; 20 La Figure 4 est une série de formes d'onde représentant les impulsions de synchronisation utilisées dans le système représenté sur les Figures 2A, 2B et 2C; Là Figure 5 est une table de vérité pour le générateur de mots spéciaux représenté sur les Figures 2A, 2B et 2C; 25 La Figure 6 est un schéma simplifié dë la partie lecture d'un système d'enregistrement magnétique mettant en oeuvre 1'invention; La Figure 7 est un schéma simplifié représentant le détecteur de terts du système représenté sur la Figure 6; 30 La Figure 8 est un schéma de câblage illustrant les détecteurs d'.'amplitudes de terts représentés plus en détail sur la Figuré 7 ; La Figure 9 est un schéma de câblage du détecteur de fréquence de terts représenté sur la Figure 7; ce détecteur fournit des signaux de synchronisation cohérents avec les terts reproduits et 35 à la fréquence des terts; La Figure 10 est une série de formes d'onde qui illustrent le fonctionnement du circuit représenté sur la Figure 1; La Figure 11 est ion schéma simplifié qui illustre le dispositif de synchronisation de mots et le registre de mots ternaires codés 40 en binaire d'un canal lecture, comme le montre la Figure 6; 70 40884 7 206731i La Figure 12 est une série de formes d'onde qui illustrent le fonctionnement du système représenté sur la Figure 11; La Figure 13 est un schéma logique du convertisseur du code ternaire codé binaire en code binaire, représenté sur la 5 Figure 6; La Figure 14 est un schéma simplifié du dispositif de synchronisation qui fournit des données de sortie venant de chaque canal des canaux lecture représentés sur la Figure 6; La Figure 15 est une série de formes d'onde qui illustrent 10 le fonctionnement du système représenté sur la Figure 14; La Figure 16 est un schéma de câblage ainsi qu'un schéma logique fragmentaire d'une partie du dispositif de synchronisation représenté sur la Figure 14; La Figure 17 est un schéma simplifié du système comportant 15 le dispositif de synchronisation qui permet d'éliminer l'obliquité des données reproduites par les canaux ou pistes sur le support d'enregistrement magnétique; La Figure 18 est un schéma simplifié du système permettant de régler la vitesse du galet d'entraînement de l'enregistreur, 20 associé au système de lecture représenté sur la Figure 6; La Figure 19 est un schéma simplifié d'un système similaire à celui représenté sur la Figure l,présentant des dispositifs de correction d'erreurs qui sont fournis selon la présente invention; celui de La Figure 20 est un système lecteur similaire à/la Figure 6 25 qui, lorsqu'il est utilisé pour lire des suppôrts enregistrés avec le système de la Figure 19, est capable de corriger les erreurs dans les mots constituant les données enregistrées; La Figure 21 est un schéma simplifié du système qui peut être utilisé dans le générateur de mot de parité représenté sur la 30 Figure 19 et le générateur de mots corrigés représenté sur la Figure 20; et La Figure 22 est un schéma simplifié de la logique de complément à 2 représentée sur le système de la Figure 21. L'invention est décrite ici dans un mode de réalisation 35 à savoir un système d'enregistrement magnétique à pistes multiples utilisant une bande magnétique. La bande peut être entraînée à la vitesse de 152 cm par seconde au cours de l'enregistrement. Chaque piste emmagasine alors les données à une vitesse g par seconde. de 2 x 10 bits 7 On peut lire la bande à la même vitesse que la 40 vitesse utilisée au cours de l'enregistrement. Toutefois» c'est -cr.3 jsr" iii:;iiique importants de l'ir~*îîticn qu.- „s. y-^ssa de lecture puisse être réduits, par exemple à la vitesse de 9,55 cm par seconde, a& cas où. il faudrait des débits "le bits inférieurs à la sortie pour les échanges avec un équip-sassnt - d® 5 traitement des informations de vitesse plus faible , telles les imprimantes» Il n'est besoin d'aucun ajustement dans le système de lecture.» excepté naturellement que la fréquence d'horloge est réduite, La système illustré reçoit des données d'entrée binaires sous 10 forme de mots binaires à quatre bits, ces données sont traduites sous forme ternaire dans la partie -enregistrement du système et sont enregistrées sur la bande sous forme de mots ternaires en • série. Dans la partie lecture, les signaux ternaires sont extraits de la bande et retraduits en mots binaires parallèles, 2*3. partie 15 enregistrement est illustrée sur la Figure 1 et la partie lecture est illustrée sur la Figure 6. un canal d'enregistrement 3.0 est prévu pour chaque piste. n canaux d•enregistrement sont représentés sur la Figure 1. chaque canal d'enregistrement a tm sanal de lecture 12 correspondant» Ainsi, il y a u canaux d© lecture, 20 un pour chaque piste enregistrée„ Reportons-nous à la Figure 1 s les données introduites sur chaque canal d'enregistrement 10 sont constituées pas un siot binaire à quatre bits constitué des bits A, b, C "t D, J&& bits du mot binaire sur le premier canal sent identifiés pas 11 indice 1, 25 tandis que les. mots introduits sur le lîième canal sont i-Santifiés par l'indice lî. Les signaux es synchîv-iïisation psur 2®d csïiaœs û5-saregistreraent sont fournis p?,r une' horloge et ys- r&aérateu? Ss syss'ircaisation 14. 21 est ps-g-m s la fois des iTç-ulsiona ' d3horloge pour le temps de aot a.w des impulsions û ^csràasge pour 30 lo'-t-2sp5 pour ua© .l'enrsgie--» treiaeivt de 2 x 106 bits par pisfc», qui correspond à -.ms' vitesse d® cîéroiîl^îHSîit de la bande magnétique de 152 cm par ••«©cokmS©, les is5pv.l^i«is d'horloge de temps ds ait sont-à-une . £r£rmeac-s de 2 MHz. Les impulsions d3h-3rloge de tsrnps is 35 i£C":* ^©nt à une fréquence àe -00 :j3s, puisqu'er-s u,-:J.i-3e des mots à quatre bits» Etant donné ?".'oa utilise la rates horloge, qni peut «Stre une horloge à sria^ï5! ?£, pour tous las 1 ' snregivirement est cohérent fers ■cn-qis piste. .33 aider â synchroniœr 1-?.? "ermêes enregistrer. à la •-;.ç= l'-Krc-ïS ■ w©t S® sr5isiehrc-ï»ig^t-*.t.*?1 sr'* /^oltiplessâ : !--• aot s BAD ORIGINAL 70 40884 9 2Ô67311 correspondants aux données introduites. L'introduction d'un mot inots et de synchronisation peut se produire tous les quelques centaines de/ est représentée par une impulsion de synchronisation sur la ligne d'entrée du mot de synchronisation. 5 Le premier canal d'enregistrement est typique de tous les canaux d'enregistrement N. Les mots correspondant aux données introduites sont appliqués à un registre d'entrée 16 qui sert également à traduire les mots correspondants aux données introduites ,sous une forme de série. Les mots emmagasinés dans le regis-10 tre 16 sont appliqués à un codeur 18 qui les traduit sous une forme ternaire codée en binaire série. Les informations ternaires codées en binaire sont représentées par deux bits binaires pour chaque bit binaire d'entrée correspondant et pour chaque bit ternaire de sortie (appelé ici tert). Le codeur 18 convertit 15 également l'impulsion du mot de synchronisation en un mot de synchronisation ternaire codé en binaire, un générateur de mots ternaires codés en tension (VCT) 20 convertit les informations ternaires codées en binaire en un signal ternaire qui puisse Stre enregistré. Le signal de sortie du générateur VCT 20 20 peut traverser un dispositif de mise en forme 22avant d'être appliqué à la tête magnétique qui enregistre la piste correspondant au premier canal de la bande magnétique. Le dispositif de mise en forme 22 peut être un filtre pasaï— qui extrait les composantes fréquence supérieures à environ 1,5 MHz. La forme 25 d'onde de sortie destinée à l'enregistrement est une onde à trois niveaux dans laquelle chaque tert est représenté par une amplitude positive ou négative qui sont de même valeux ou par une amplitude de sortie nulle. Chacune de ces amplitudes, positive, négative ou nulle, a une période égale à un temps de bit. Il 30 peut être souhaitable d'appliquer à la tête magnétique une polarisation d'enregistrement, soit un signal alternatif de 75 MHz, outre le signal ternaire. Alors que les données d'entrée se présentent sous forme binaire parallèle à quatre bits, le signal ternaire qui est enre- 35 gistré sur la bande magnétique se présente sous forme de mots formats sont en série, (à savoir âes mots à quatre terts). Ces mots formats/ caractérisés par le fait que l'amplitude moyenne (la somme arithmétique des amplitudes de tous les quatre terts) est nulle, il y a 81 (3^) combinaisons possibles des quatre terts à trois niveaux. 40 Parmi ces 81 combinaisons possibles, 19 ont la caractéristique 70 40884 10 2067311 suivante : leur somme arithmétique est nulle, un de ces raots formats ternaires à moyenne nulle contient quatre terts de niveau nul. Cette combinaison n'est pas utilisable. Parmi les dix-huit combinaisons restantes à moyenne nulle, seize servent à 5 représenter les seize combinaisons différentes de bits binaires qui peuvent former chaque mot d'entrée binaire et on utilise une combinaison ternaire à moyenne nulle pour le mot de synchroni sation. La table de codage-décodage représentée sur la Figure 3 10 énumère les seize mots d'entrée différents et le mot de synchronisation (FW), de même que les mots qui leur correspondent,à savoir les mots binaires,les mots ternaires codés en tension (VCT) et les mots ternaires codés en binaire (BCT). Les mots d'entrée binairescorrespondant aux nombres décimaux un à 15 quatorze sont codés sous forme ternaire selon le Tableau représen- detail té sur la Figure 3&, comme on le décrira plus en/ ultérieurement. Le codage selon le Tableau de la Figure 3A est appelé ici le codage de mode normal. Les mots binaires correspondant au zéro et au quinze (numération décimale) ainsi que le mot de syn-20 chronisation sont codés spécialement (ainsi le tableau représenté sur la Figure 3A n'est pas applicable dans ce cas). C'est pourquoi le codeur 18 comporte un détecteur de mode 24 qui examine le mot d'entrée binaire emmagasiné dans le registre 16 et fournit des signaux de sortie sur une ligne de sortie normale venant du 25 détecteur de mode ou sur une ligne de sortie spéciale. La sortie normale venant du détecteur de mode rend opérant un codeur de mode normal 26 qui fonctionne selon le tableau représenté sur la Figure 3A pour produire une suite de mots ternaires codés en binaire correspondant aux mots binaires stockés dans le registre 30 d'entrée 16. Lorsqu'un mot binaire spécial (zéro ou quinze) est détecté, ou lorsqu'un mot de synchronisation est requis, le générateur de caractères de mode spécial 28 fonctionne pour produire les bits ternaires codés en binaire correspondant aux mots ternaires spéciaux qui sont requis par le détecteur de mode 24. 35 Dans les deux cas, les bits ternaires codés en binaire sont appliqués au générateur VCT 20 qui les traduit en des amplitudes appropriées positive, négative ou nulle en vue de l'enregistrement. Etant donné que la synchronisation du codeur dépend de l'horloge commune 14 pour tous les canaux de 1 à N, les terts et 40 les mots ternaires sont enregistrés de façon cohérente,(à savoir 7u "T V ci C- -4 11 -5 A . iiUO / 5 .si smltanéaiea2 s.--2c I-se .Lr^paisions de 5^:- -jcv.;. " i les pistes N de la bande magnétique. Le signal ternaire qui est codé par le système êla ehsçras canal d'enregistrement, présente le principal avantage être obtenue facilement en multipliant la densité û*enregi stressai de bits par piste par le nombre de pistes qui sont enregistrées0 Une autre caractéristique du signal ternaire est sa largeur de bande réduite. Le sic,r_al présente Ses ccsope santés "basse frécries-1:2 ce réduites, et en outre ne présente ■ aucune composante contirai^:-, Ainsi, ie chargement _de la tête magnétique est rêcfeit £" flaira®-;,- ^ A ci La régénération 5e/composante continue à la lecture «s'est pss nécessaire et la caractéristique de réponse du signal ternaire •ssfc étroitement liée à la caractéristique de transfert &■:: pressé enregistrement- lecture. Sirxt donné que la sczame arithmétique des tert3 atteint périodiquement iko, à ali&que ivie-t, la rjïichz&~ -i-~tien des mots s'effectue facilement, Set te synebron:!. aat.ion des mots p^ri-et non seulement au système de lecture êl3assvrsr la s^nchrraisation avec le signal à mesure qu'il est reproduit % partir û'i support magnétique, mais facilite également ls dëcedacrs et la lecture des données lues, de façon cohérente »vec -.me feorZ/y :'? extérieurs. Le?* informations de synchronisation contenue? Sans le sianal codé facilitent également la suppression flâ l'obliquité r. des siyncru'î extraits des pistes séparées a'nn '70 40984 12 2067311 d1 enregistrement à pistes multiples, ainsi que 1 *élimiam-clon des erreurs de synchronisation telles que le vacillerr-ent et le sautillement, qui sont diesà des déficiences mécaniques dans le transport de la bande magnétique, ainsi qu'à des erreurs de 5 synchronisation dynamiques qui découlent du procédé même d'enregistrement et de lecture. Le premier canal de lecture, représenté sur la Figure 6, est typique de tous les N canaux de lecture. Le signal vCï venant de la tête magnétique qui balaie la piste dans laquelle se trouvent 10 emmagasinés les signaux du premier canal est couplé à un correcteur 30. Ce correcteur maintient l'amplitude et la phase (à savoir le retard de groupe) pratiquement constantes; sur toute la largeur de bande du signal VCT. Le correcteur lui-même comporte des circuits amplificateurs haute fréquence et des circuits d'ajusté-15 ment d'amplitude suivis par des circuits d'ajustement de phase qui fournissent la correction du retard de groupe,, A titre d'exemple, les circuits amplificateurs haute fréquence peuvent être constitués par une ligne à retard à prises, dont les sorties sont combinées et appliquées à un amplificateur opérationnel qui 20 permet la correction. A la suite des correcteurs d'amplitude se trouvent les déphaseurs qui assurent la correction du retard de groupe. Un certain nombre de déphaseurs peuvent être en cascade afin de remplir cette fonction» A la suite des circuits d'ajustement de phase, il peut y avoir un filtre passe-bas qui élimine 25 tous les bruits haute fréquence indésirables qui sont introduits dans le procédé enregistrement-lecture. A la suite du correcteur., 1® signal ternaire est applique à un détecteur de terts, comprenant des circuits 32, et permettant la détermination de la valeur des terts dans le flux en série de 30 ceux-ci, valeur qui est lue >:ur la bande magnétique,, h la sortie du détecteur 32 détectant les valeurs des terts sont prévues deux lignes de sortie qui prennent des niveaux différents selon Isa valeiars des terts (à savoir positive, négative ou mvL'lsl , Las niveaux à la sortie du détecteur de valeurs de terts sont 35 esHnagasiaés dans un registre 34 ?ous la forme ternaire c.idôe binaire, ce registre a la capacité de. stocker les quatre terts qui composent un mot ternaire,. Ainsi. à mesure que les information® ternaires codées en binaire sont lues dans le regist***, .'lies «ont converties sous forme parallèle , Un convertisseur code /-.} code binaire. 36 ert seré"»' -X5ur décoder le - i format"f BAD ORIGINAL 70 40884 13 2067311 VCT et leur faire reprendre leur forme initiale en code binaire. Les données à la sortie du convertisseur 36 sont appliquées sous forme de mots binaires parallèles à un dispositif de synchronisation ou circuit de synchronisation 38 qui élimine tout vacillement 5 ou toute autre erreur de synchronisation et qui peut également assurer une correction de l'obliquité. Les mots binaires sont alors lus par le dispositif d'utilisatiaa en synchronisme avec les impulsions de synchronisation venant d'une horloge 40 qui est commune à tous les canaux de lecture 12. 10 Les informations de synchronisation dans le signal ternaire servent à synchroniser la détection des données lues, que ce soit tert par tert ou mot par mot. Le dispositif de synchronisation des terts 42 réagit au signal ternaire corrigé et obtient un signal de synchronisation à la fréquence dœ terto.C'est une carac-15 téristique importante du dispositif de synchronisation de répondre à la composante fondamentale du signal ternaire qui est à la fréquence du tert (2 MHz pour le système illustré ici), en dépit de défauts d'enregistrement sur la bande magnétique ou de toute autre perte de signal pendant une courte période. Les 20 signaux de synchronisation sont utilisés comme impulsions d'échantillonnage pour échantillonner le signal de sortie du détecteur de valeurs des terts 32 pendant chaque temps de tfcrt, si bien que les valeurs détectées du niveau du signal correspondent aux valeurs des terts et sont emmagasinées dans le registre 34. 25 Les impulsions de synchronisation décalent également les informations VCT dans le registre en synchronisation avec les données introduites si bien que le registre n'a pas besoin d'être excessivement important. Un dispositif de synchronisation de mots 44 répond à la caractéristique moyenne zéro de la forme d'onde du 30 signal ternaire. Cette caractéristique moyenne nulle est contenue dans le mot VCT emmagasiné dans le registre 34. Le dispositif de synchronisation de mots compare ainsi les tempe de mots à moyenne nulle aux temps de mots prévu a , impliqués par 31 appacitioadu nombre de/^îerts (4 dans le système illustré) et 35 reconnaît le synchronisme des mots par la coïncidence des valeurs moyennes nulles se produisant périodiquement tous les quatre/^fcerts. Des circuits sont incorporés dans le dispositif de synchronisation de mots 44 permettant la ré-acquisition rapide de la synchronisation au cas où elle serait perdue, par suite par 40 exemple de défauts d'enregistrement ou de toute autre erreur de 70 40884 14 2067311 synchronisation. Le dispositif de synchronisation de mots produit également des signaux de sortie indiquant des mots justes, le mot de synchronisation ainsi que le temps de mot . Ces impulsions de synchronisation sont appliquées au dispositif de synchronisation 5 38 de façon à y introduire correctement les données binaires décodées et à faire fonctionner le dispositif de synchronisation de façon à éliminer toute erreur de synchronisation et à fournir des données de sortie synchronisées et cohérentes avec l'horloge 40. Une caractéristique importante de l'invention est que les 10 informations de synchronisation sont transmises par les dispositifs de synchronisation 42 et 44 sans qu'il soit besoin d'aucun signal pilote qui gaspillerait la largeur de la bande s'il se trouvait contenu dans le signal d'information lui-même, ou qui réduirait la densité d'enregistrement de bits au cas où l'on 15 utiliserait une piste séparée de synchronisation. On peut prévoir des circuits qui coopèrent avec les dispositifs de synchronisation 38 et qui peuvent s'y trouver incorporés, afin d'éliminer l'obliquité des données extraites de chacune des nombreuses pistes N. En conséquence, la totalité des mots 20 binaires parallèles A^, B^, C^, à A^, B^, C^, sont tous fournis à la sortie du système en synchronisation les uns avec les autres et de façon cohérente avec l'horloge 40. Le circuit de compensation d'obliquité sera décrit plus en détail ultérieurement avec référence à la Figure 17. 25 Comme le montre la Figure 18, les impulsions de fréquence de mot , par exemple celle obtenue à partir de la ligne d'impulsions de synchronisation de mots à la sortie du dispositif de synchronisation de mots 44 pour la piste centrale ou U/2,peuvent servir à assurer la régulation de la bande magnétique (vitesse 30 de bande) durant la lecture. Les impulsions venant de l'horloge 40 ainsi que les impulsions de fréquence de mot sont appliquées à des diviseurs 46, 48, tels que des compteurs de division par N. Les signaux divisés sont alors appliqués àundiscriminateur de phase 50 qui peut être une bascule excitée-remise à zéro? la bascule 35 étant excitée par la sortie du diviseur 46 et remise à zéro par la sortie du diviseur 48. L'amplitude continue du signai de sortie du discriminateur 50 est alors fonction de la variation de la vitesse de bande par rapport à une vitesse constante. Un circuit amplificateur et filtre 52 extrait la valeur continue ou 40 le signal d'erreur et l'utilise pour commander le moteur du galet 70 40884 15 2067311 d'entraînement de la bande ou tout autre dispositif de commande de la vitesse qui peut être utilisé dans la régulation de vitesse de bande, ce système élimine assez efficacement les variations de vitesse de bande à basse fréquence (au-dessous de 10 lis) . 5 Les dispositifs de synchronisation de la partie lecture servent à éliminer les erreurs de synchronisation à fréquence plus élevée telles que celles qui sont introduites par les déficiences mécaniques de la bande et son transport ou par tout autre mécanisme d'entraînement de la bande. Comme signalé ci-dessus les 10 erreurs de synchronisation électriques se trouvent également éliminées par les systèmes de synchronisation. \ 70 40884 16 20673i l Reportons-nous maintenant aux Figures 2A, 2B et 2C, 3, 3A et 4. Un canal d'enregistrement typique est représenté plus en détail. Les données d'entrée du canal sont les mots binaires à quatre bits, A, B, C et D et les impulsions de synchronisation de l'horloge 14. 5 Ces impulsions de synchronisation sont illustrées sur la Figure 4. La forme d'onde supérieure montre un train d'impulsions ayant le temps et la fréquence d'un mot qui est une onde rectangulaire ayant une fréquence de répétition de 500 KHz. La forme d'onde qui la suit représente des impulsions T ayant le temps d'un bit et 10 la fréquence d'un bit. C'est une onde rectangulaire ayant la fréquence d'un bit, soit 2 MHz. On peut noter qu'il existe quatre cycles du train d'impulsions ayant la fréquence d'un bit pendant le temps-;de titeqùe mot. Les impulsions de synchronisation t.^ et 12 se produisent au commencement de chaque mot -, t^ se produisant 15 juste avant t2 au commencement de la période du premier bit de chaque mot. Les impulsions de synchronisation t^ se produisent au centre de chaque période d'un bit. Il est prévu des compteurs appropriés et des circuits/logique dans l'horloge et le générateur de synchronisation 14 de façon à produire les différentes impulsions 20 de synchronisation représentées sur la Figure 4. Une autre impulsion d'entrée et un mot de synchronisation (FW) . Ce signal a une période équivalente à la période d'un mot complet. Il peut être produit par le système (par exemple un multiplexeur) qui fournit les données d'entrée. 25 Les mots-données sont introduits dans les étages - - bascules 54, 56, 58 et 60 du registre 16 par les portes ET 62 et, 64 qui sont rendues opérantes au commencement de chaque période du mot par l'impulsion de synchronisation t^. Les étages 54 à 60 eis bascules sont des bascules JK du type qui sont rendues opérantes par les ampli- positive 30 tudes positives et les impulsions* Ainsi lorsqu'une amplitude / est appliqué à la sortie d'une porte ET 62,1' amplitude représentant amplitude un bit binaire "1", la bascule se trouve excitée. Lorsqu'une / représentant un bit binaire "zéro" est présent,cette aïaplitude esc inversée dans les inverseurs 63 et appliquée par l'intermédiaire 35 des portes 64 à la bascule PC appropriée de façon à que la bascule soit remise à zéro pour pouvoir emmagasiner ua bit binaire "0". Les étages bascules 54 à 60 du registre 16 soat connectés en tandem. Le dernier étage 60 du registre est connecté au premier étage 54. Etant donné que les impulsions de synchronisation à 40 la frêquûîuœ du bit sont appliquées aux entrées "horloge" BAD ORIGINAL 70 40884 17 2067311 de chacune des bascules 54 à 60, les données circulent autour du registre. Chaque fois qu'il se produit une impulsion de synchronisation t3 ayant la fréquence d'un bit, les données avancent entre les paires adjacentes des étages du registre et vont du 5 dernier étage 60 au premier étage 54. Le décalage des données dans le registre sert à mettre en série les données à mesure qu'elles sont codées sous leur forme VCT finale. Une logique de reconnaissance de mots spéciaux, comprenant une paire de portes ET 66 et 68, fait partie du détecteur de mode lo 24 et détecte les mots binaires correspondants aux chiffres décimaux : 0 et 15 (voir Figure 3). La porte 66 détecte les mots tout-"l" correspondants au quinze décimal, tandis que la porte 68 détecte les mots tout -"Q" correspondants au zéro décimal. Les données emmagasinées dans le registre 16 sont examinées 15 au commencement de chaque période d'un mot et une bascule de contrôle de mode (FFM) est excitée, si le mot - donnée représente un zéro décimal (indiqué par une impulsion de sortie de la porte ET 68), un quinze décimal (indiqué par une impulsion de sortie de la porte ET 66), ou un mot de synchronisation. C'est pourquoi 20 la ligne d'entrée des mots de synchronisation et les lignes de sortie des portes 66 et 68 sont appliquées à une porte OU 72. La bascule 74 (FF^) est excitée au début de chaque période d'un mot par l'impulsion de synchronisation t2 ayant,le temps d'un mot,qui est appliquée à l'entrée "horloge;l ' ■ de la bascule, si un bit 25 binaire un représenté par la présence du mot spécial (zéro, quinze ou FW) est envoyé par la porte OU 72. Le bit emmmagasiné dans la bascule FF est transféré dans la bascule 70 de contrôle de mode N (FFm) par l'impulsion suivante t3 ayant le temps d'un bit. Ainsi, la bascule FF^ emmagasine les informations s'il s'est produit un 30 mot normal ou un mot spécial (zéro, quinze ou FW) et la bascule de contrôle de mode FF^ emmagasine alors les informations au cas où le mot binaire est spécial ou normal pour le temps total du mot. Deux bascules 70 et 74 servent dans la logique de contrôle spécial-normal afin de tenir compte des retards dans le fonction-35 nement des bascules de registre 54 à 60. Les bascules 70 et 74, et les autres bascules représentées sur les dessins qui sont repérés de la même manière, peuvent être des bascules de type D, telles que les bascules de type SN7474 qui sont opérantes grâce à des impulsions positives. 40 Une paire de bascules FF1 et FF2, également repéréespar les 70 40884 18 206 ? 311 numéros 7S et 78, sont prévues pour le codage" en ïuods ae.-_ ae.1 css données binaires emmagasinées dans le registre 1S sous jL» £o&m de donné© ternaires codé® en binaire série. Le bit du aiot biiiaire qt~i est emmagasiné dans l'étage FF^ 60 est transféré -an FF^ L chaque 5 bit par de synchronisation t^ qui est appli-^aêe à l'entrée "BoEloge? de cette bascule PF^76. ' En aiesse teaips, le bit qui est emmagasiné dans FF est transféré dans la h&so&l*. PF- 7s. B ,2 Ces bascules de codage emmagasinent donc les valeurs de. paires adjacentes de bits pendant chaque période de bit. PasciEiit la période 10 du premier bit, un bit A est emmagasiné dans FF^ candis qu'un bit B est emmagasiné dans FF2. Lors de la période du second bit, les données circulent (le bit B étant emmagasiné dans et ie bit C étant emmagasiné dans FF_). ainsi, pendant la période du second Mt, D les bascules de codage emmagasinent les bits B et C. A nouveau, 15 lors de la période du bit suivant, les bits circulent de façon à ce que la paire adjacente de bits C et D se trouve maintenant emmagasinée dans FF_ et FF et transférée dans les bascules FF. et A 13 1 FF- „ Enfin, la période du dernier bit trouve le bit D dans FF Z fi et le bit A dans FF . Ainsi, les paires adjacentes des bits AB, 20 BC, CD et DA sont, successivement emmagasinées dans les bascules às codage 76 et 78 au cours des périodes des quatre bits successifs qui se produisent à chaque temps de mot. . Ces bits sont codés en s•• d'un mot ternaire, à raison. d'un tert pour un bit, selon le tableau de codage rsprësssasé sur 25 la Figure 3A„ Les mots ternaires résultants qui correspondent aixs mots du système décimal de un à quatorze sont émmérés ôans le tableau de codage - décodage de la Figure 3. La logique- codage 80 traduit les informations binaires quant aux valeurs da ces paires adjacentes de bits qui sont emmagasinées dans les &.>seùr~i3 76 et 73 30 sous forme ternaire codée en "binaire sur une paire 5-s lignes de sortie 82 et 84. Ces lignes de sortie sont repérées par - u*i plus st un moins afin d'expliquer le fonctionnement du généroteuî* ¥CT 20 qui traduit la sortie en un signal ternaire codé ea tension. La logique de'codage utilise quatre portes ET 8£, 38» 9G «c 92. 35 Les portes 86 et 88 sont rendues opérantes au ccura cta cr lage en aode normal en vertu de la remise' à zéro de la bascul e 70. iiss portes et 92 déclenchées durant le codage des mots spéciaux sdiro et quinze et FW -. ne sont " rendues opérantes que lorsque la bascule à commande de mode 70 est excitée. 40 Lorsque la première des paires adjacentes de bits est "1 " BAD ORIGINAL 70 40884 19 2067311 que la seconde est "0°, FF^ est excité et FF2 est remise à zéro. La porte ET 86 est alors rendue opérante et un bit "1" est transféré par la porte OU 94 vers la ligne plus 82. Lorsque la seconde des paires adjacentes de bits est "1" et que la première est "O", 5 la porte 88 est rendue opérante et la porte OU 96 transfère un bit "1" vers la ligne de sortie moins 84, par l'intermédiaire d'un inverseur 98. Considérons que les niveaux de sortie produits par les éléments logiques sont plus six volts pour représenter un "1" et 10 zéro volt pour représenter un bit "O". En conséquence, lorsque la première des paires adjacentes de bits est "1" et que la seconde est "O", la ligne de sortie plus 82 est à plus six volts, et, grâce à l'inverseur 98, la ligne de sortie moins 84 est également sous la tension plus six volts. La tension de sortie sur la prise 15 centrale de la résistance 100 du générateur VCT 20 est alors également à plus six volts, pendant le temps du bit où la paire adjacente de bits transférée sur les bascules de codage 76 et 78 est "1", "O". Par ailleurs, lorsque la paire adjacente de bits est "O", 20 "1", la porte ET 86 n'est pas opérante. Ainsi, la ligne de sortie plus 82 est à zéro volt . Quoique la porte 88 soit rendue opérante, l'inverseur 96 fait que la ligne de sortie moins 84 se trouve également à zéro volt. La prise centrale de la résistance 100 se trouve donc à zéro volt pendant l'intervalle de temps où 25 les paires adjacentes de bits sont "O", "1". Dans tous les autres cas où les paires adjacentes de bits sont "0" "O" ou "1" "1" aucune des portes 86 ou 88 ne se trouve à plus six volts, tandis que la ligne de sortie plus 82 reste à 2éro volt.La résistance 100 joue aloré le rôle d'un diviseur de tension et la moitié de la tension 30 de sortis, soit trois volts, apparaît au niveau de la prise centrale. Le générateur VCT comporte toutefois un condensateur 102 connecté entre la prise centrale de la résistance 100 et sa sortie. Etant dcariê que le signal ternaire ne présente pas d® composante continue, la valeur moyenne du signal extrait à la borne de sortie 35 104 du générateur 20 est trois volts. Ainsi le signal ternaire codé en tension à la sortie 104 est un tert de tensioi zéro lorsque les paires adjacentes de bits sont "O""0" et "l"".l" et un tert â* amplitude positive ou négative de plus ou moins trois i-olts pour la eotriM.»saison "1""0" et des paires adjacentes de bits. codage 40 Lfî pour l'opération précédente 2-2 In l-r-'"?.ca2®ac ' 70 40884 20 2067311 couche lyeïierciceur 20> est représente sur la 3i>, uns caractéristique importante du codeur est qu'il fournit a ut orna t ique ment des mots ternaires ayant un niveau moyen nui grâce au traitement séquentiel des paires adjacentes des bits de chaque raot - don-:;; S d ® entrée. On attribue aux mots spéciaux zéro, quinze et FW des codes ternaires, comme le montre le tableau de la Figure 3. Une combinaison ternaire ~~H- n'est actuellement pas utilisée. Toutefois, elle peut facilement être codée au moyen du générateur de mots spéciaux 10 et peut servir par exemple de mot de synchronisation ou peut servir à identifier des mots d'entrée binaires ayant une parité erronée. Ce générateur de mots spéciaux utilise un compteur â deux bits constitué par les bascules FFQ1 et FF^ 106 et 108. Ce compteur set ry-ferai par les impulsions TBR ayant la fréquence d'un bit. 15 Les états des bascules 106 et 108 pour six impulsions successives ayant la fréquence d'un bit, TfîR0 à sont indiqués dans le tableau du générateur de tacts spéciaux représenté sur la Figure 5. La valeur des bits emmagasinés dans FF__ est Gd transférée dans une bascule de codage de mots spéciaux 110 , 20 désignée également par FF^ au milieu de chaque période d'un bit grâce aiast impulsions de synchronisation t^. Pendant chaque période d'un bit, lorsque la bascule de contrôle de mode FFM dans la logique de contrôle spécial- -normal est excitée, les bits emmagasinés dans FF sont transférés par les portes ET 90 et 92 et les portes OU 25 -94 et 96 sur la ligne de sortie plus 82 et sur la ligna de sortie moins 84 du générateur VCT 20. Lorsque la bascule da cc:3age spécial 110 est excitée, les impulsions de sortie do 1* 98 et de la porte ou 94 ont toutes 'deu* use faible , fournissant ainsi un tert VCT négatif. L'inverse est vrai lorsque la bascule 30 de codage spécial 110 est remise à zéro. Dans ce cas «a© tension positive est produite par le générateur VCT à la sortie 104. «fin d'assurer une séquence correcte des sorties da demies étage ♦» bascule 103 du compteur, les étages du ccraptear 106 et 103 sont tous deux pré-réglés au commencement de. la période du mot pom: 35 le mot spécial. Comme le montre 1s taSsleau de la Figux* 5, le pra-réglage est (a) sur !,o""0°3 lorsque le mot de synchronisation doit êtrs produit, (b) sur "l""©" pous le mot décimal quinze, et (c) sur "l,,!'ln pour le raot décimal zéro'. Dans ce but, 1-sB sorties des port-33 ET 66 et 63 dans la logique de reconnaissance .de mots •ïG sp'Seiaas.- le mot de synchronisation .sont appliquées -H 1-entrer bad original 70 40884 21 2067311 pré-réglée des bascules 106 et 108 par une porte OU 112, un inverseur 114 et par une paire de portes ET 116 et 118. Les portes ET 116 et 118 sont rendues opérantes, à chaque mot , par l'impulsion de synchronisation t£. Les portes ET 116 et 118 sont inhibées si le 5 mot de synchronisation se produit. Les bascules 106 et 108 sont pré-réglées sur "zéro" au commencement de chaque mot par l'impulsion de synchronisation t^. Les portes ET 116 et 118 sont inhibées en cas de production d'un mot de synchronisation par l'inverseur 114. Les mots de synchronisation pré-règlent effectivement les deux 10 bascules 106 et 108 sur "zéro". Ainsi la suite de fcert» rH-— sera produite pendant la toarp» du mot de synchronisation. Lorsque le mot binaire correspondant au quinze décimal est reconnu par la porte ET 66,1 ' atnplitud^âe sortie est transférée par la porte OU 112 vers la porte ET 116. Cette porte est rendue 15 opérante par l'impulsion de synchronisation et pré-excite la première bascule 106. La seconde bascule 108 reste dans son état de remise à zéro ; en conséquence, le compteur est pré-réglé sur "1""0" et la suite de terts de sortie +—+ représentant le mot spécial 15 est produite par le générateur VCT 20 durant le 'C'aJzps 20 du mot pour le mot spécial. Pour le mot spécial correspondant au zéro décimal, la sortie de la porte ET 68 est transférée, en passant par la porte OU 112 vers la porte ET 116, et également directement vers la porte ET 118. Ainsi, lorsque se produit l'impulsion de synchronisation jçetard 25 âu isofc >. les deux bascules 106 et 108 sont prè-réglées :11" et la suite de terts de sortie -++- est produite pendant la durée des quatre terts au cours de laquelle le mot spécial correspondant au zéro décimal existe. La sortie VCT à la borne 104 est appliquée sur le dispositif 30 de mise en forme 22 (Figure 1). La partie lecture a été décrite de façon générale avec référence à la Figure 6. Reportons-nous à la Figure 7 : les détecteurs de terts 32 et le dispositif de synchronisation de terts 42 sont représentés de façon quelque peu plus détaillée. Le signal 35 ternaire codé en tension équilibrée est introduit par l'intermédiaire d'un amplificateur intermédiaire 110, qui peut faire partie du correcteur, dans un détecteur 112 de tension positive d©. fcerfc et dans un détecteur 114 de tension négntrœde tert. Après passage dans les amplificateurs intermédiaires 116 et 118, les sorties des 40 détecteurs de tensions de terts sont introduites dans une paire de 70 40884 2 2067311 registres de décalage 120 et 122 qui constituent les registres 34 (Figure 6). Etant donné la séparation des terts en flux de terts plus et moins, les données sont retraduites sous la forme ternaire codée binaire à l'entrée des registres. 5 L'entrée des données dans les registres 120 et 122 se produit au moment où les terts reproduits présentent leur valeur maximum. En d'autres mots, la sortie des terts dent l'amplitude change constamment et qui sont produits par les détecteurs d!amplitude de terts 112 et 114, est échantillonnée à la fréquence dœterts lorsque 10 les détecteurs damplitucë de terts ont>- ' approximativement leur valeur de crête (à savoir approximativement le centre de la période de chaque tert). Les impulsions d'échantillonnage des terts sont produites par le dispositif de synchronisation de terts 42 qui comprend un détecteur de fréquence*- de terts 124. Les circuits à 15 retard 126 fournissent un temps d'établissement approprié pour assurer que les données ternaires codées en binaire pénètrent en synchronisme avec les terts à mesure qu'elles sont lues sur la bande magnétique,lorsque les terts détectés présentent leur valeur de crête. Les registres 120 et 122 ont la capacité d'emmaga-20 siner quatre bits ou un mot d'information ternaire codée binaire. Dans le fonctionnement du système, quatre bits ternaires successifs codés en binaire se trouvent emmagasinés dans les registres 120 et 122. Ces informations sont utilisées pour détecter l'état moven zéro et permettre ainsi de connaître l'emplacement "format 25 des mots /ternaires enregistrés à moyenne nulle. . Les informations de synchronisation sont ainsi obtenues à partir du signal ternaire enregistré et concernent aussi bien l'emplacement des terts enregistrés que 1'emplacement des mots ternaires. La synchronisation tert par tert, puis mot par mot, peut ainsi être obtenue par des 30 techniques essentiellement numériques. Ainsi, quoique la cohérence avec l'horloge fixe qui était présente lors de lsenregistrement soit X-X'SS perdue par suite des retards dans le procédé d1 enregistrement âe""/ informations de synchronisation sont extraites pour ce qui est de l'emplacement des terts et des mots, du signal lui-raême, si bien que 35 les données reproduites sont cohérentes avec le signal extrait ôa la bande magnétique. Les détecteurs de terts112 et 114 sent représentés sur la Figure 8. Le signal ternaire est couplé au détecteur de terts par un condensateur 128 et une résistance 130 qui assurent que toute 40 composante continue est bloquée. Les diodes inversement polarisées BAD ORîG'NAL 70 40884 23 2067311 séparent les signaux positifs et négatifs. Les signaux positifs vont vers le détecteur le niveau positif de terts 112 et les signaux négatifs (par rapport à la terre) vont vers le détecteur de terts de niveau négatif 114. 5 Afin de tenir compte des variations d'amplitude deux aitraauîs de référence constants sont obtenus au moyen d'an détecteur de niveau de référence positif 132 dans le détecteur de tertP plus 112 et un détecteur de niveau de référence négative 134 dans le détecteur de terts négatif 114. Les diodes, dans ces détecteurs 10 de niveau de référence , détectent de façon continue le niveau ou l'amplitude des données ternaires lorsque ces données sont positivas ou négatives et emmagasinent l'amplitude dans les condensateurs 136 et 133. ,";a constante de temps des circuits constitués par les condensateurs est rendue longue par rapport 15 aux fréquences des mots ternaires et des terts, mais assez rapide pour suivre des changements d'amplitude à long terme. Une constante de temps d'une durée d'au moins dix mots convient parfaitement. Les potentiomètres 140 et 142 dans les détecteurs de niveau de référence 132 et 134 fournissent les niveaux de 20 référence pour les détecteurs de seuil qui se présentent sous forme de comparateurs 144 et 146. Un niveau de référence représentant environ la moitié des amplitudes emmagasinées dans les condensateurs 136 et 138 convient parfaitement. Etant donné que la sortie du détecteur 132 de niveau de référence positive 25 est appliquée à l'entrée d'inversion du détecteur de seuil 144, le détecteur de seuil 144 fournit un niveau positif lorsque le niveau d'entrée du signal ternaire est positif et supérieur au niveau de référence. Lorsque le niveau du signal ternaire est positif^ le signal d'entrée direct dans le comparateur 146 30 n'est pas dépassé parson signal d'entrée d'inversion si bien qu'un niveau de sortie nul représentant un bit, "O" se trouve produit. Ainsi pour un tert positif, les détecteurs de seuil fournissent ces bits !,1" et "O" sur les lignes de sortie séparées vers le* registres 3CT 120 et 122. Les données ternaires sont dons 35 converties au mov*sn des détecteurs de terts 32 sous la forme BC5; "1""o" dans BCT représentant un tert positif. De même lorsqu'un tert négatif est détecté, ' l'entrée d'inversion du co«np?rat-cur 146 est inférieure à l'entré# &e wzl&iîi 0 rem'éesrtant «n 'oit " 1" - se trouve produit par 3 e «2e - 70 40884 24 2067311 ou comparateur 146. Les dcimées ternaires de niveau ».Â.i eïitrLS^-s. une paire de bits "O" à la sortie des détecteurs de seuil. Ces niveaux de tension traversent les amplificateurs intermédiaires 11S et 118 et sont appliqués â l'entrée des registres BCT 120 et 5 122 de ia façon, décrite plus en dëcaii ci-après a?ee référence à la Figure 11. Les données emmagasinées dans les registres 120 et 122 durant le fonctionnement sa présentent sous forrae de huit bits ternaires codés en binaire al, a2, bl, b2, cl, c2, dl, d2. Les circuits du détecteur de fréquence des terts 124 et les 10 circuits à retard qui y sont associés 126 sont représentés sur la Figure 9. En bref, le détecteur de fréquence de terts fonctionne en extrayant la composante fréquence fondamentale du signal ternaire qui est à la fréquence du tert (2 MHz) de telle façon que les composantes continue et basse fréquence dans un signal 15 ternaire détecté de crête ne surchargent pas le circuit. On a constaté que la composante de fréquence de terts du signal VCT est approximativement supérieure de 25 à 30 dB par rapport aux autres composantes du signal après redressement. Toutefois, cette composante est significative par rapport au signal total lorsque 20 les crêtes des signaux, tant positives que négatives, sont détectées. Afin d'empêcher la perte de la composante, et par là-même la perte de la synchronisation des terts en présence de défauts d'enregistrement ou toute autre perte de transmission, le détecteur de fréquence de terts a de préférence une mémoire qui continue à 25 fournir un signal de sortie de fréquence de terts en dépit des pertes à court terme du signal ternaire reproduit. Une période de mémoire appropriée peut par exemple être une période cia diss mots. La détection directe des deux alternances du signal ternaire pour extraire la composante de fréquence de terts n'est pas 30 entièrement souhaitable, car les composantes continuas du signal redressé bloqueraient un détecteur sensible à la composante hauts fréquence de fréquence.de terts. Le détecteur de fréquence 3e tert lui-même comprend les circuits permettant d'adapter 15 .'.uipédance du correcteur â un 35 circuit â détecteur de crêtes qui comprend un circuit oseillant. sensible à la composante alternative fondamentale de .fréquence de terts, Après ]e circuit oscillairt s® trouve un amplificateur accordé qui filtre et amplifie les composantes de fréquence de tarts. Puis les impulsions de synchronisation sont obtenues à partir 40 des points de franchissement du zéro de la composante £oudameat?i-:. 70 40884 25 2067311 de fréquence de terts dans un circuit découpeur. 1 Le circuit oscillant comprend une bobine ou inducteur 162 shunté par un condensateur 164. Un trimmer 166 fait partie de la capacité du circuit oscillant et est également connecté aux bornes 5 de l'inducteur 162. Le facteur de qualité du circuit oscillant suffit à maintenir la sortie à la fréquence des terts pendant un certain laps de temps, même si les signaux d'entrée sont perdus, une période d'environ dix mots étant appropriée. Le détecteur de crêtescomprend une paire de diodes 158 et 160 faisant passer les 10 crêtes positives et négatives du signal ternaire dans le circuit oscillant.. Afin de s'assurer que seules les crêtes du signal sont détectées, les condensateurs 150 et 152 sont en série avec la résistance 156 et la diode. Ces condensateurs empêchent le chargement de courant continu du circuit oscillant. Les condensateurs 15 150 et 152 se chargent lorsque leurs diodes associées sont conductrices. Cette charge développe une tension qui est emmagasinée dans les condensateurs 150 et 152 et repolarise efficacement les diodes et assure que seule une faible partie, environ 35%, de l'énergie -qui se trouve aux crêtes du signal ternaire, est appliquée au 20 circuit oscillant. Un amplificateur accordé équilibré 170 peut être connecté aux prises de l'inducteur 162 afin d'assurer une plus grande sélectivité que le circuit oscillant au détecteur de fréquence de terts. Le circuit oscillant 172 de cet amplificateur comprend. 25 un transformateur de sortie 174 qui entraîne un détecteur de niveau 178. Ce détecteur de niveau hache l'onde sinusoïdale de sortie de l'amplificateur accordé 170 et fournit une onde rectangulaire d'amplitude suffisante pour entraîner les circuits à retard 126. Les fronts de cette onde rectangulaire coïncident avse les points 30 de franchissement de la composante alternative de fréquence de terts avant d'être appliquée aux circuits à retard 126. L'onde rectangulaire traverse un amplificateur auxiliaire 180. On notera que l'amplificateur accordé équilibré 170 fournit des points de franchissement du zéro définis de façon très précise dans son 35 signal de synchronisation résultant qui est une onde rectangulaire de sortie. Un signal ternaire typique est représenté par la forme d'onde m de la Figure 10. C'est le signal qui est enregistré sur le support d'enregistrement magnétique. Deux mots ternaires de valeur 40 moyenne nulle et Wj sont représentés dans la forste u'onde. 70 40884 26 2067311 Lorsque ce mot enregistré est lu, le signal reproduit est essentiellement la dérivée du temps de celle-ci, par suite de l'action du procédé de reproduction ou de lecture magnétique„ Le signal de lecture est représenté par la forme d'onde n. Les signaux de crête 5 détectés, qui sont appliqués aux extrémités opposées des circuits oscillants,- comme le montre la Figure 9, sont \ s V* „ Ces s igname sont combinés efficacement en étant appliqués aux extrémités opposées du circuit oscillant.. Le circuit oscillant développe une composante alternative à la fréquence fondamentale de ces signaux. Le fait ÎO qu'aucun signal ^ , j^1 ne se produise au cours des défauts d'enregistrement ou des amplitudes VCT nulles, n'empêche pas le circuit oscillant de développer la composante alternative fondamentale. Cette composante est à la fréquence de 2 MHz et est illustrée par la forme d'onde p„ La forme d'onde p est la 15 forme d'onde produite par l'amplificateur accordé ainsi que par le circuit oscillant. L'amplificateur 178 réagit aux sorties équilibrées(déphasées de 180°) qui apparaissent aux extrémités opposées de l'enroulement secondaire du transformateur 174 et produit une onde rectangulaire définie avec précision dont les 20 fronts coïncident avec les franchissements du zéro de l'onde p à composante alternative. L'onde rectangulaire est représentée comme une forme d'onde q. Les circuits à retard fournissent une suite d'impulsions de synchronisation r„,r^ et r_, l'impulsion de synchronisation r, JL S X 25 étant représentée sur la Figure 10= Les circuits à retard compren-seat plusieurs circuits à retard individuels connectes en cascade dont trois 182, 184 et 186 sont représentés . Ces circuits comprennent un réseau RC 188 „ qui dans le cas du premier circuit à retard 182 peut avoir une résistance variable 190 permettant le 30 réglage. Chaque circuit à setard a sa propre porte ET utilisé comme amplificateur d'inversion, Les entrées des portes ET sont connectées en commun à la jonction entre la résistance et le condensateur de son réseau d'entrée RC„ La queue d'onde, ou partie devenant négative, de la sortie de 15onde rectangulaire de 35 l'amplificateur 180 permet la production d'une sortie positive à la sortie du circuit à retard 182 à porte-amplificateur, Le condensateur 188 commence à se charger pour alimenter en courant, l'entrée de la porte 182, et après une période dépendant des caractéristiques du condensateur 188 et de la résistance 19Q ne fourni 40 plus suffisament de courant à la porte 182. Ceci fait tomber 70 40884 27 2067311 l'impulsion de sortie de la porte 182 à sa valeur initiale, terminant ainsi la période de retard. De la même façon, la queue d'onde de l'impulsion de la port® 182 amorce la sortie de 1'impulsion de retard de la porte à retard 5 184, suivie à son tour par l'impulsion de sortie à retard de la porte 186. lies constantes de temps des réseaux RC aux entrées das portes BT dans les circuits à retard successifs 184 et 186 peuvent être choisis de façon appropriée de façon à ce que les impulsions et r^ soient produites après des retards successifs de 100 10 microsecondes. A une fréquence de terts de 2 MHz, chaque cycle de tert a une durée de 500 microsecondes. En conséquence, la dernière impulsion de synchronisation r3 se produit vers la fin du cycle du tert. La seconde,approximativement au milieu, et la première impulsion de synchronisation r^ vers le commencement de 15 chaque cycle de tert.Ainsi, les impulsions de synchronisation sont disponibles pour tenir compte des durées d'établissement et des éléments du système si besoin est. L'emplacement relatif des impulsions de synchronisation r^ et r^ par rapport aux temps des terts est représenté sur la Figure 12, qu'on discutera plus en 20 détail ultérieurement. Les registres de décalage 120 et 122 qui constituent le registre BCT sont représentés plus èn détail sur la Figure 11. Cette figure représente également le dispositif de synchronisation de mots 44, qui a été décrit avec référence à la Figure 6. Chacun 25 des registres 120 est un registre de décalage comprenant quatre bascules connectées en tandem du type JK. Le registre 120 comprend mTr FF+t2, FF+t-?4 FF+t4. L'autre registre de décalage 122 traite les terts négatifs et les bascules de ce registre sont identifiées comme FF FF FF ^ et FF T4. Les premiers des bits d'informa-30 tion ternaires codés en binaire qui se produisent et a2 sont emmagasinés dans les derniers étages du registre FF+^1 et FF_T^ et les bits b^t b2* c,, c2 et d^, d2 sont emmagasinés dans les étages suivants du registre. Les informations ternaires correspondant sut: terts plus et moins, qui sont sous la forme ternaire codée 35 en binaire en vertu du fonctionnement des détecteurs de terts 112 at ,114 (Figura 7 et Figure 8), pénètrent respectivement dans les étaqes-bascule-s FF.^ et FF_T4. L'entrée de ces impulsions se produit lorsqu'une impulsion de synchronisation de fréquence de terts est appliquée à l'entrée "horloge" de ces étages-40 bascule? FF ^ et FF Etant donné que les impulsions de 70 40884 28 2067311 synchronisation de fréquence de tert r,, sont égalsaisnt «ppiiguëss aux entrées "horloge" des autres étages-bascules, les données s'avancent entre les étages adjacents lors de la production de chacune de ces premières impulsions de synchronisation r1, 5 La synchronisation des Kiots sst basée sur la production d'eas valeur moyenne nulle lorsqu'un mot, ternaire codé @n binaire juste est présent dans les registres 120 et 122. Quatre bits se présentant sous la forme ternaire codée en binaire sont enimagasiiiés dans le registre tous les terts seulement. Une fois tous les- -mots 10 ternaires (à savoir toutes les quatre fois) c'est un mot juste. Afin de d étecter ce mot juste»les informations ternaires codées en binaire sont traduites sous forme analogique par le réseau en échelle 200 constitué par des résistances connectées aux sorties 0" des étages-bascules du registre 120 et aux sorties Q 15 des étages-bascules du registre 122. Le niveau de sortie qui est la somme des niveaux aux sorties Q et S est représenté pour deux états par les lignes pleines et les lignes en pointillés dans la forme d'onde de la Figure 12. Les niveaux varient d'un cycle de tert à l'autre. Toutefois, dans la durée du mot T l'état moyen 20 zéro existe toujours. Cet état est détecté par un générateur des valeurs moyennes nulles 202 constitué par une paire d'amplificateur opérationnels 204 et 206. L'amplificateur opérationnel 204 détecte si la somme des tensions de sortie Q et t? eat ou non supérieure à un seuil donné, tandis que l'amplificateur 206 détecâe si cette 25 tension est inférieure ou non au seuil. Le seuil est illustré coirsme le domaine entre les flèches dans la forme d'onde jg de la Figure 12„ Lorsque les niveaux de sortie des a»pllficateurs sont tous deux positifs, ceci indique que ni le seail positif ni le seuil négatif n'a été dépassé. In conséquence, une porte Eï 212 30 est rendus opérante et produit une impulsion de sortie (les impulsions Z de la Figure 12) au cours du temps d'un tert de valeur moyenne nulle. Cette impulsion de sortie est appliquée au synchroniseur de mot 44. 70 40884 29 2067311 Le dispositif 44 de synchronisation de mots reçoit aussi des signaux d'entrée d'un générateur 214 de fréquence de mots. Ce générateur est un compteur de division par quatre comportant deux bascules FFwc^ et FF^^ • Une porte ET 216 est rendue opérante 5 quand un compte de un est emmagasiné dans le compteur (FFWC^ est excitée et FFTT__ est remise à zéro). Cette condition se présentera WCa tous les quatre terts, étant donné que l'entrée à l'étage FF^C^ du premier compteur est l'impulsion r^ de synchronisation d'avance. La sortie de la porte ET 216 est prise comme impulsion de temps 10 zéro (à savoir le temps d'emmagasinage d'un mot ternaire, codé selon le tableau donné sur la Figure 3, dans les registres 120 et 122). Cette condition n'est cependant pas valable à moins que le mot ternaire qui est emmagasiné dans le registre soit un mot de moyenne zéro. Cette dernière condition ne se présente bien 15 entendu que pendant le temps moyen zéro. Ainsi, la synchronisation des mots existe lorsque le temps de mot et le temps moyen zéro arrivent en même temps (c'est-à-dire lorsque les impulsions Z et les impulsions WT coïncident). Cette condition de synchronisation des mots est considérée comme représentant un mot juste si 20 elle se présente réellement, ou un mot erroné si elle ne se présente pas. Un mot juste (GD.WD.) est détecté par une porte ET 218 à laquelle sont appliquées les impulsions de temps de mot et les impulsions de temps moyen zéro. Si, au moment de l'apparition de 25 l'impulsion r^ de synchronisation de retard venant des circuits 126 à retard du détecteur de fréquence de bit (Fig.9), il y a coïncidence des impulsions de temps de mot et de temps moyen zéro, la porte ET 218 laisse passer les impulsions de sortie GD.WD. et ces impulsions sont appliquées, par une autre porte ET 220, à 30 un compteur 222 de mots justes. Par contre, si l'impulsion Z de temps moyen zéro ne co'incide pas avec l'impulsion WT de temps de mot (Fig. 12) une porte ET 224 est rendue opérante à l'appari-tioij/r^ "ke^'^ncfi'roni sa t ion de retard, et une impulsion de sortie GD.WD. représentant un mot erroné est appliquée à un compteur 35 226 de mots erronés par une porte ET 228 lorsque cette porte est opérante. L'inverseur 230 permet la mise en service de la porte 224 de détection des mots erronés quand l'impulsion Z ne coïncide pas avec l'impulsion de temps de mot. Comme indiqué ci-dessus, toutes ces impulsions sont représentées dans les formes d'onde 40 de la Figure 12. 70 40884 30 2067311 Le dispositif de synchronisation de mots comporte aussi une bascule de synchronisation 232 également désignée bascule FF_., Sx qui est réglée de façon à représenter un mot valable (condition "en sync") lorsqu'une bascule d'état 234 également désignée par 5 FFgT est excitée et qu'un mot de synchronisation FW est apparu. En supposant que la bascule d'état 234 est remise â zéro, ce qui représente une condition "hors de sync", un compte de sept mots justes sans mot erroné intermédiaire provoque 13 excitation de la bascule d'état 234. Puisque la sortie mot erroné de la porte 10 ET 224 est appliquée à l'entrée zéro du compteur 222, elle est remise au zéro par chaque mot erroné. Toutefois, si sept mots justes sont comptés, la bascule d!état n'est pas remise à zéro (état mot erroné) avant que trois mots erronés successifs, sans mot juste intermédiaire, soient comptés par le compteur 226. 15 II faut noter que l'impulsion de mot juste est appliquée de façon à remettre à zéro le compteur 226 des mots erronés. Lorsque la bascule d'état 234 est excitée à l'état mot juste, le mot de synchronisation suivant rend opérante une porte ET 236 et excite la bascule de synchronisation 232. Ainsi, si le synchro-20 nisme disparaît, il n'est pas rétabli avant qu'un mot de synchronisation soit détecté. Ceci est souhaitable car les mots de données qui sont enregistrés peuvent être multiplexés et représentent les données de sources différentes. Leur position par rapport au mot de synchronisation indique leur source. Ainsi, le 25 synchronisme indique aussi que la position des mots l'un par rapport à l'autre est conservée. On notera que la porte Eï 220 n'est rendue opérante que si l'état mot erroné est eitmiaga s in-'! dans la bascule d'état 234, tandis que la porte ET 228 est rendue opérante lorsque l'état mot juste est emmagasiné dans la bascule 30 234. Le dispositif de synchronisation de mots est donc conçu pour détecter des variations du synchronisme des mots provoquées, par exemple, par une interprétation incorrecte des données par la logique du système, des défauts d'enregistrement de la bande ou d'autres erreurs de transmission, qui d'habitude empêchent la 35 lecture de mots de format correct. Afin de revenir rapidement en synchronisme, le générateur de fréquence de mots fonctionne en mode recherche quand le système est désynchronisé et que la bascule d'état 234 enregistre un état mot erroné. A ce moment-là, une porte ET 238 est mise 40 en service de façon à transmettre des impulsions de mot erroné 70 40884 31 2067311 aux entrées zéro des bascules FF^,^ et FF^^ âu générataur 214 de fréquence de mots. Chaque mot erroné amène alors le générateur de fréquence de mots à reculer de un (à savoir d'un compte de quatre) représenté par un état de la bascule FFWC^ et 5 FFt._„ .respectivement, à un état "o""O" qui constitue un retour WC^ en arrière ou un compte à rebours depuis le compte au moment où une impulsion de temps de mot est produite. Ainsi, des impulsions de temps de mot (WT) seront produites à chaque temps de tert suivant la détection d'un mot erroné. Ceci permet le rétablissement 10 très rapide du synchronisme. Une porte ET 240 fournit une impulsion de sortie représentant le mot de synchronisation en synchronisme avec l'impulsion r3 de synchronisation de retard. L'entrée formée par le mot de synchronisation à la porte ET 230 est obtenue du décodeur, qui 15 sera décrit plus complètement ci-après relativement à la Figure 13. Le système qui utilise les données lues sur la bande est également pourvu d'une impulsion "données prêtes" au moyen d'une porte ET 242 qui est rendue opérante lorsque le système est synchronisé, comme indiqué par l'état excité de la bascule de synchronisation 20 232, l'apparition d'une impulsion de mot juste et l'absence de mot de synchronisation. Ce dernier état est indiqué lorsque la sortie d'un inverseur 244, auquel est appliquée la sortie formée par le mot de synchronisation venant du décodeur, représente un bit "1" binaire. Ainsi, le dispositif de synchronisation de mot 25 fournit une sortie de mot valable de la bascule de synchronisation 232 qui indique que les mots produits par le canal sont valables. L'absence d'une sortie de mot valable indique que les données sont erronées et peuvent être considérées comme une sortie d'erreur à l'effet d'actionner un avertisseur, disons si un nombre donné 30 de mots erronés sont détectés dans un intervalle de temps donné. L'impulsion "données prêtes" constitue une indication du moment où les données valables sont prêtes et peuvent être prises au décodeur pour le canal. Le dispositif 36 de conversion du code binaire en ternaire 35 codé en binaire de la partie lecture est représenté sur la Figure 13. La simplicité du décodeur et la facilité avec laquelle il décode le signal ternaire transmis résultent de l'emmagasinage du signal ternaire sous forme ternaire codée en binaire dans les registres BCT 120 et 122 (Fig. 11). On notera que chacun des 40 étages de ces registres fournit les bits BCT a., , a^, b, , b^ « 70 40884 32 2067311 c^,c9, d^,d2 ainsi que leurs compléments. Quand un mot valable est emmagasiné dans les registres, ce qui est identifié par le dispositif 44 de synchronisation de mots, des données binaires valables sont fournies par le décodeur 36. 5 Le décodeur a quatre canaux 250, 252, 254 et 256 gui décodent et convertissent respectivement les données BCT en bits binaires correspondants A, B, C, et D du mot binaire. Le décodeur a aussi une porte ET 258 qui est rendue opérante lorsqu'un mot de synchronisation est emmagasiné dans les registres 120 et 122. Un couple 10 de portes ET 260 et 262 fournissent respectivement des bits X et Y quand les deux mots spéciaux (zéro décimal, dans le cas de la porte 262, et quinze décimal, dans le cas de la porte 260)sont emmagasinés dans les registres 120 et 122. Le fonctionnement des portes logiques numériques, dans chacun des canaux 250 à 256, 15 est clair d'après la table de vérité suivante du décodeur. La table de vérité piésente aussi l'équation Booléene sur laquelle chacun des canaux du décodeur opère de façon à décoder leurs bits respectifs. 70 40884 33 2067311 TABLE DE VERITE DU DECODEUR A = "1" en Décimal t 1 3 5 7 9 11 13 15 t4= + d1 = "1" j 1 3 5 7 Tl=-« «2 "■Hî* .. j1 5 9 13 0 a;L = "On/a2 '=nOttjj 3 11 T = - X2 b2 - "1" J X = "1" (spécial) 15 B = A = (a2 + + "1" en Décimal V 2 l2b2 3 f X)Y 6 7 10 11 14 15 T! » + a1 = "1' 2 6 10 14 T2 = - b2 = -1- 2 3 10 11 15 T3 = - c2 . -1" 6 7 T2 - ° bx = "0",b2 ="0"] X = I "1" (spécial) J 15 c = B = (a-^ + 1 "1" en Décimal 32 + c2t 4 51^2 5 t- X) Y 6 7 12 13 14 15 T2= + bx = "1" 0 4 5 12 13 T3= - c = "1" 2 i 4 5 6 7 15 T3= 0 ^ = "0", c2= "0" 12 14 V - d2 = "1" J X = "1" (spécial) 15 C = (b^ + c D = "1" en Décimal ~2 + C1C 8 '2 d2 9 + X)' 10 r 11 12 13 14 15 + il en ^ « "1" 0 8 9 10 11 I II EH1* d2 = »1« 0 8 10 12 14 O II EH = "0",d2= "0" 9 13 Tl= 1 a s 111 " 2 J X = " 1" (spécial) D = (c^ + d2 + 3l*2a2 + X)Y 70 40884 34 2067311 Considérons le canal 250. Il est clair, d'après la Figure 3, que le bit binaire A est un bit "1" binaire dans le cas des mots décimaux 1, 3, 5, 7, 9, 11, 13 et 15. Les bits BCT qui identifient uniquement ces mots décimaux ainsi que les terts qui leur corres-5 pondent, sont énumérés dans les lignes deux à quatre de la Table de vérité du décodeur qui est présentée ci-dessus. Puisque le bit A est aussi "1" dans le cas du mot spécial quinze décimal, il faut aussi tenir compte du bit X qui est transmis par la porte 260 pour extraire le bit A. Les portes logiques numériques du 10 canal 250 réagissent au bit X et aux bits ternaires codés en binaire qui sont nécessaires et suffisants pour identifier le bit A. On se rendra compte naturellement que l'on peut mettre en oeuvre d'autres formes de logique numérique, par exemple utiliser des portes NET (NON-ET), pour décoder ces bits du mot binaire 15 A, B, C et D. Etant donné que le temps de mot (à savoir l'apparition des impulsions Z de temps moyen zéro) peut ne pas être stable dans le temps et peut "vaciller", à la suite par exemple de déficiences mécaniques ou électriques dans le système d'enregistrement, il 20 est prévu un dispositif de synchronisation 38 (Figure 6) pour compenser le vacillement et les autres erreurs de synchronisation qui peuvent être introduites par le système. Ce dispositif de synchronisation est partiellement représenté en détail sur la Figure 14. Le fonctionnement du dispositif de synchronisation 25 est aussi rendu plus clair par les formes d'onde de la Figure 3 5. Le dispositif de synchronisation comporte une partie registre 2 70 à laquelle sont appliqués les bits binaires A à D ainsi que le bit binaire qui représente un mot de synchronisation (FW). On peut aussi prévoir la capacité du registre pour l'emmagasinage 30 d'un bit binaire représentant un mot erroné, si on le désire, pour assurer l'auto-contrôle du système. Seuls les registres 272 et 274, qui sont prévus pour le premier et le dernier bits A et D du mot binaire, sont représentés sur le dessin pour simplifier la représentation. Le dessin montre aussi le registre 276 dsp-tina 35 au- bit du mot de synchronisation. Le dispositif de synchronisation 38 a, comme autre partie principale, un générateur 278 d'impulsions de synchronisation qui fournit des impulsions de synchronisation PQ, P^, P^, P^ et Pg, lesquelles sont utilisées pour décaler les bits de données correspondant à différents mots des données 40 dans le registre, si bien que, lorsqu'elles sont emmagasinées dans 70 408S4 35 2067311 les derniers étages des registres et qu'elles sont lues en synchronisme avec la dernière impulsion P,., ou impulsion de temps de données, les impulsions de chaque mot sont en synchronisme 11 une avec 1'autre et avec un signal d1horloge à fréquence cons-5 tante. Ce signal d'horloge est à la fréquence du mot et est produit par une source 280 qui est une horloge à cristal (à savoir un oscillateur à cristal) et un circuit approprié de conformation des impulsions qui fournit les impulsions d'horloge à la fréquence du mot. 10 Le générateur 278 a quatre étages de bascule FF^, FFç^ » et ffc4 corresPonâant chacun à un étage successif des registres. Bien que les registres aient chacun quatre étages de bascule FFg^ à FFg4, les étages supplémentaires et des étages supplémentaires correspondants de bascule dans le générateur 217 15 peuvent être prévu si des erreurs de synchronisation de plus grande durée sont introduites par le mécanisme particulier d'entraînement de bande qui est employé dans le système. Chacun des étages de bascule est une bascule JK du type actionné par des impulsions positives. Ainsi, des inverseurs 282 sont prévus pour 20 remettre à zéro la bascule FFg^ du premier étage quand les bits binaires d'entrée sont des bits "O". Considérons le fonctionnement du système de synchronisation lorsque la fréquence des impulsions de temps de mot varie comme représenté par la variation de fréquence des impulsions PQ 25 représentées sur la Figure. 15. Les impulsions PQ correspondent aux impulsions de temps de mot; un bref retard étant prévu dans le circuit à retard pour permettre un temps d'établissement dans les registres et dans la logique du décodeur. La variation de la fréquence du temps de mot par rapport aux impulsions de 30 l'horloge à cristal à fréquence de mot" constante, apparaît sur la Figure 15. Les impulsions PQ introduisent le premier mot de données dans les bascules FFg^ du premier étage des registres 272 à 276. Après un léger retard dans le circuit à retard D^ pou-'C permettre 35 l'emmagasinage du premier mot de données dans les premiers étages jf'Fgi des registres, la première bascule FFci du générateur d'impulsions 278 est excitée. Tous les retards produits par les circuits à retard à Dg sont nettement inférieurs à un temps de mot, un retard d'approximativement 90-100 microsecondes étant 40 un retard approprié pour le système à fréquence de bit 2 MHz qui 70 40984 36 2067311 est décrit ici. Lorsque la bascule FF^ du générateur est. excités, ceci indique que les premiers étages PFg^ des registres contiennent des données emmagasinées (sont pleins). Les portes ET 28^, 286, 288 et 290 sont raccordées par leur sortie à la borne de remise / 5 à zéro des étages de bascule FF„^ à FF^ du générateur 2 78. Chacune de ces bascules n'est rendue opérante que lorsque son étage suivant de bascule du générateur 278 est remis à zéro. Ainsi, le second étage FF^ ^u générateur 278 étant remis à zéro, une impulsion de remise à zéro se propage dans la porte ET 284 pour 10 remettre à zéro le premier étage, cette impulsion se propage aussi dans le circuit retard et introduit le premier mot de données, qui est emmagasiné dans les premiers étages FFg^ des registres, dans leurs seconds étages FFg2. La bascule FFe^ de premier étage du générateur est alors remise à zéro, ce qui indique que les 15 premiers étages FFg^ cfcs registre sont vides et prêts à recevoir le mot de données suivant. Ainsi, quand les étages des registres 272 à 276 sont initialement vides, les quatre premiers mots de données se propagent dans les étages das registres et les remplissent. Après un bref retard dans le circuit retard Dg une impulsion 20 de temps de données est produite et indique que les données de sortie sont prêtes. On suppose que le matériel d'utilisation des données lit les données de sortie à l'apparition de l'impulsion de temps de données ou du moins pas plus d'un temps de mot après, de sorte qu'on peut supposer que les quatre étages des registres 25 sont vidés,chaque temps de mot représenté par la fréquence des impulsions de l'horloge à cristal. Le dernier étage FFc4 du générateur n'est pas vidé à l'apparition de l'impulsion suivante de l'horloge à cristal. Ainsi, après le premier temps de mot, la durée de l'impulsion P4 qui est transformée par le circuit retard 30 Dg en l'impulsion P 70 40884 37 2067311 par le passage au zéro de la seconde bascule FF^ du générateur 278. En conséquence, suivant le rythme auquel "les données sont introduites dans les premiers étages du registre 272 à 276 (à savoir la fréquence de temps de mot) les périodes au cours des-5 quelles des mots différents seront emmagasinés dans des étages différents du registre varieront. Les données seront lues dans les derniers étages FFg4 des registresen synchronisme avec les impulsions de l'horloge à cristal, en dépit des erreurs de synchronisation dans la fréquence des mots de données qui sont reproduits 10 à partir de l'enregistrement, décodés et introduits dans les premiers étages FFg^ des registres. Le système est analogue à un grand godet avec un petit trou : tant que le godet est assez grand, la vitesse à laquelle le fluide remplit le godet n'influence pas la vitesse constante à laquelle le fluide s'échappe 15 par le trou. 70 40884 38 2067311 "On peut simplifier le générateur d'impulsions 278 ©r utilisant des pottes NET pour former leurs étages de bascules FFC^ à FFcA s comme lte montre la Figure 16® Chacune de ces bascules comporte un couple dô portes NET 294 et 296. Les portes 296 de bascule rempiis-5 sent la double fonction de faire partie des bascules et d'empêcher là remise à zéro des bascules tout à fait de la même façon que les portes 284, 288 et 290 représentées sur la Figure 14. Les condensateurs des circuits d'entrée de la première des portes NET 294 des bascules, forment les circuits à retard D^» et Dg. 10 D'autres portes NET 302 à condensateurs d'entrée 300 forment les circuits à rétard D^, Dg, Dg, d? et Dg. Les courants de charge de ces circuits à retard sont fournis par une source de tension* représentés par +B, par l'intermédiaire de résistances 298. Ces résistances et condensateurs 300 fournissent les retards requis. 15 Les circuits à retard utilisant les portes NET 294 et 302 sont analogues, tant par leur structure que par leur fonctionnement, aux circuits à retard 182, 184 et 186 (Figure 9). Une autre porte NET 304, dont la sortie est raccordée à l'entrée, forme un régulateur de tension qui restreint la tension 20 à laquelle les condensateurs 300 peuvent se charger, en établissant ainsi des retards égaux quand des portes NET du même type sont employées dans les circuits à retard et dans les étages de bascule FFC^ à FFç^. Les impulsions d'horloge sont également soumises à un bref retard dans un circuit à retard constitué d'un conden-25 sateur 301 et d'une résistance 299 et de la porte 296 de FFC^. Ce retatd permet un temps d'établissement quelconque dans la dernière bascule FF^. Les circuits 38 de synchronisation éliminent les erreurs de synchronisation dans chacun des canaux N de données reproduites., 30 xl peut y avoir des erreurs de synchronisation de canal à canal, telles celles causées par l'obliquité de la bande magnétique quand on emploie un enregistrement sur bande. Pour réaligner les données qui arrivent de plusieurs pistes aux sorties des compensateurs de vacillement dans chacun des canaux N, on peut 35 employer le système de réalignement qui est représenté sur la Figure 17 dans le dispositif de synchronisation 38 et en tant que partie de ce dernier. Le fonctionnement de ce système de réali-gnement est basé sur le fait que/ synchronisme des mots de synchronisation reproduits à partir de chaque canal, se présente lorsque 40 lés erreurs de synchronisation dues à l'obliquité sont éliminées. 70 40884 39 2067311 Ainsi, le mot de synchronisation de chaque registre 276 de compensation de vacillement du canal (Figure 14) est appliqué à une porte ET 310. Ainsi à sont tous appliqués à la porte ET 310. Les impulsions d'horloge venant de l'horloge à cristal 5 280 ne peuvent être appliquées aux derniers étages des registres à l'apparition d'un mot de synchronisation. A cette fin, les portes 312 sont inhibées lorsque les bascules FFW^ à FFW^ sont excitées par leur propre mot de synchronisation du canal. Considérons que FW^ se présente avant tous les autres mots 10 de synchronisation des autres canaux. Une impulsion d'horloge introduit alors un mot de synchronisation dans FF^^ en provoquant l'excitation de FFW^. La porte ET 312 est alors inhibée. D*autres impulsions d'horloge ne peuvent être appliquées aux registres de compensation de vaeillement du canal un. Lorsque les mots de 15 synchronisation ultérieurs sont identifiés dans les autres canaux, les impulsions d'horloge ne peuvent être appliquées à leurs registres respectifs de compensation du vacillement. Dans le cas de la présence simultanée des mots de synchronisation de tous les canaux (à savoir présence de à > une porte ET 314 est 20 rendue opérante par la sortie de la porte 310. Cette porte ET n'est cependant rendue opérante que si un mot valable ou une condition "en sync" sont produits au moins à partir du registre de mot 44 qui lit la piste centrale ou ^ . La sortie de la porte ET 314 est appliquée à un compteur 316 de division par trcis. Ainsi, le mot 25 de synchronisation doit être présent pendant trois temps de mots avant que le compteur 316 produise une sortie. Ce délai assure que les registres de compensation du vacillement sont en train d'emmagasiner des mots de synchronisation et que tout vacillement est éliminé de chaque canal. La sortie du compteur est appliquée aux 30 bascules FFW^ à FF^. A l'impulsion d'horloge suivante, ces bascules sont remises à zéro et les portes 312 sont rendues opérantes. Les impulsions d'horloge sont alors réappliquées par les portes 312 au registre de compensation du vacillement de chacun des canaux 1 à N et les données de sortie réalignées sont 35 lues dans le système. Le système peut être élaboré de façon à répéter le cycle précédent chaque temps de mot de synchronisation, ou bien, grâce à des compteurs placés en avant de la jonction des entrées des bascules FFTT, - FF.__ et de la porte 310, seulement wi wN tous les deux temps, tous les trois temps, ou tous les quatre temps 40 de mot de synchronisation. Ainsi, des informations suffisantes 70 40884 40 2067311 sont appliquées au système de réalignement pour assurer cme les données de sortie sont cohérentes dans le temps de piste à piste (c'est-à-dire que toutes les données sont réalignées)» Reportons-nous à la Figure 19 : il y est représenté un système 5 de codage des mots de parité sur une piste d'enregistrement distincte afin de permettre la correction d'une erreur unique (c'est-à-dire la correction d'un mot erroné unique) dans les données enregistrées. Comme sur la Figure 1, il y a N canaux de données, seuls le premier canal 400 et leNième canal 402 étant 10 représenté pour simplifier la représentation. En outre, il y a un canal de parité 404. Comme cela a été décrit relativement aux Figures 1 et 2, les mots A^^ C^ à AN BN CN qui forment les données d'entrées sont codées sous forme ternaire sérielle par des codeurs 406 des mots binaires parallèles en mots ternaires 15 sériels dans chaque canal des canaux de données 400 à 402. Les signaux ternaires codés sont appliqués à la tête d'enregistrement magnétique pour leurs canaux respectifs après conversion sous forme ternaire au moyen de générateurs VCT et de conformateurs qui ont été décrits relativement aux Figures 1 et 2C, mais qui ne 20 sont pas représentés sur la Figure 19 pour simplifier la représentation. Les mots ternaires qui correspondent aux mots binaires N sont enregistrés en parallèle sur les différentes pistes du support d'enregistrement magnétique, à l'aide des impulsions de synchroni-25 sation communes, comme représenté sur la Figure 1 et décrit plus en détail relativement à la Figure 2. Avant le moment où s'effectue l'enregistrement des mots ternaires de données (c'est-à-dire pendant chaque temps de mot), les mots qui représentent les données binaires d'entrée sont tous convertis en forme modulo dise-huit au 30 moyen de dispositifs 408 de conversion de code. Il est prévu un dispositif 408 de conversions de code pouf chacun des N 'Canauxrde données. Les dispositifs de conversion de code peuvent être simplement des additionneurs qui additionnent un bit binaire de un à la valeur des mots de données à quatre bits qui 35 leur est appliquée. Les mots modulo 18 sont alors âleponibles sur cinq lignes de sortie, L, H, N, 0„ Q. à L„ M. N Cs 0„. Ces 1 1 I I 1 N N I: K N lignes de sortie sont raccordées â «b générateur 410 oie mot de parité qui en forme la somme modulo dix-huit et soustrait cette somme de modulo dix-huit. Un mot de parité est choisi dans 40 l'alphabet disponible à dix-huit symboles, y compris lâg çttots 70 40884 41 2067311 binaires à quatre bits, le mot de synchronisation (FW) et le mot spécial (SW) , comme le montre la Figure 3. Les mots binaires à quatre bits sont les bits Uc U^. Le mot de synchronisation et le mot spécial sont des niveaux de sortie qui persistent pendant 5 le temps de mot sur des lignes de sortie distinctes. Le mot binaire, le mot de synchronisation et le mot spécial sont appliqués à un autre codeur 412 de mots binaires en mots ternaires sériels, qui peut être du type des codeurs 406 mais comporte des moyens de codage du mot spécial, comme décrit en particulier relativement à la 10 Figure 2B. En conséquence, le codeur fournit un mot ternaire qui est enregistré en parallèle avec les mots de données ternaires mais sur une piste de parité distincte ou canal U. Considérons le fonctionnement du système d'enregistrement pour mettre au point le mot de parité qui satisfasse à un code pouvant 15 corriger au moins une erreur unique dans le mot de données. L'alphabet de mots ternaires de format moyen zéro qui est représenté sur la Figure 3 contient quatre éléments ternaires. Le nombre possible de ces mots dans l'alphabet est dix-huit. Bien entendu, s'il y avait des éléments supplémentaires dans les mots, le 20 nombre de mots de 1'alphabet que 1'on peut ' généralement désigner par N serait plus grand et, si ces éléments étaient moins nombreux, il y aurait moins de mots dans l'alphabet. Comme indiqué ci-dessus, le canal U est le canal de parité 404. Le mot qui est enregistré dans le canal 404 forme un contrôle 25 de parité sur les autres canaux de données N 400 à 402. Etant donné que les mots du canal de données sur lesquels est basée la parité peuvent être n'importe lesquels des mots représentant zéro à quinze en décimal ou le mot de synchronisation, le mot de synchronisation étant le dix-septième des symboles possibles qui 30 peuvent être enregistrés dans les canaux de données, ces mots peuvent être appelés,ou représentés par, S.. Il faut noter qu'au mot de synchronisation FW est attribuée la valeur décimale seize et qu'au mot spécial SW est attribuée la valeur décimale dix-sept. Le mot de parité peut être représenté par le symbole Sy qui cor-35 respond à n'importe lequèl des dix-huit symboles possibles de l'alphabet (c'est-à-dire zéro à quinze en décimal, FW ou SW) . On forme le symbole de parité à l'aide de l'équation suivante : 2067311 module 18 Dans l'équation précédentet N représente le nombre de pistes. Par conséquent, le mot de parité est représenté par un symbole 10 choisi parmi dix-huit symboles, dont chacun correspond à un membre différent des dix-huit membres de l'alphabet de mots ternaires à moyenne * zéro. Par exemple, si est 2, Sy est représenté soit par le mot binaire 0010 soit par le mot ternaire 00-+o Si S^ est le dix-septième symbole ou mot de synchronisation FW, il est 15 représenté par le mot binaire modulo dix-huit 10000 et le mot ternaire ++:—. Si Sy est dix-huit, il est représenté par le mot binaire 10001 moduï> dix-huit et le mot ternaire —++. il est donc clair que les éléments du canal de parité 404 servent à appliquer l'équation qui est donnée ci-dessus pour engendrer le mot de 20 parité. Les dispositifs 408 de conversion de code fournissent les représentations modulo dix-huit des mots d'entrée binaires A^ D^ à Aj^ B^ CN D^. Le générateur de, mot de parité en prend la somme. Le générateur de mot de parité soustrait en outre cette 25 somme de dix-huit pour donner un mot modulo dix-huit à cinq bits. Les digits d'ordre le plus haut et d'ordre le plus bas de ce mot (c'est-à-dire les digits de la colonne de gauche et de la colonne de droite représentées sur la Figure 3 dans la rangée de FW et SW) sont combinés pour engendrer les symboles de FW et de SW. Les 30 quatre digits d'ordre le plus bas du mot modulo dix-huit donnent les bits U U U U du mot de parité. Ce mot de parité.est alors A B C D appliqué au codeur 412, décrit ci-dessus, de manière à produire le mot de parité qui sera le mot approprié parmi les dix-huit mots VCT énumérés dans la troisième colonne sur la Figura 3„ Ce mot 35 de parité et les mots de données ternaires sur lesquels il fournit un contrôle de parité sont alors enregistrés en parallèle sur le nombre total (N+U) de pistes ou canaux d'enregistrements La principale manifestation d'erreur des systèmes d'enregistrement magnétique est la disparition d'un ou plusieurs éléments 40 de signaux (peut-être un ou plusieurs des terts sériels enregistrés 70 40884 42 r % ÎST \ \ Z c ~t G 70 40884 43 2067311 sur la bande dans le cas du système décrit ci-dessus), due par exemple aux irrégularités du revêtement magnétique, à des saletés ou des irrégularités similaires. Ces défauts se limitent habituellement à une ou deux pistes voisines suivant un support d'enregis-5 trement magnétique. Ainsi, la correction d'un mot enregistré dans une piste unique permet une amélioration marquante des performances de correction d'erreurs du processus d'emmagasinage et de récupération des données. Le système décrit ici, qui utilise une seule piste de parité, peut corriger une erreur unique dans l'un des 10 canaux (c'est-à-dire sur l'une des pistes). Dans le cas où il est souhaitable de corriger des erreurs doubles, on peut enregistrer une autre piste de parité. Le mot qui est enregistré dans l'autre piste peut former un contrôle de parité pour les canaux impairs, ou pour un canal sur deux, du support d'enregistrement magnétique, 15 tandis que la première piste de parité sert à former un contrôle de parité pour les canaux pairs. Le générateur 410 de mot de parité est représenté plus en détail sur la Figure 21, Ses éléments fondamentaux sont deux additionneurs AD1 et AD2 à capacité d'emmagasinage qui sont raccordés 20 entre eux de telle sorte que la sortie somme du premier additionneur ADl est raccordée à une entrée Bâ ajouter" du second additionneur AD2, tandis que la sortie somme du second additionneur AD2 est raccordée à une entrée "à ajouter" du premier additionneur ADl. Il faut noter que ADl est un additionneur à cinq bits 2 5 et que AD2 est un additionneur à six bits. Ces additionneurs opèrent tour à tour sur les mots, et peuvent être munis d'éléments de logique conventionnels, selon les techniques bien connues dans ce domaine. Les sorties des dispositifs de conversion du code binaire en code modulo dix-huit sont raccordées au premier 30 additionneur ADl. Ces sorties modulo 18 sont des mots contenant les bits L, M, N, O Q à L„ M„ N o„ Q__. Ces mots sont successi-11111 N N N N N vement appliqués ou lus dans une entrée "à ajouter" introduite dans le premier additionneur ADl par des impulsions de synchronisation t . Ces impulsions de synchronisation peuvent être, par 3 5 exemple, à plusieurs fois la fréquence de répétition des impul sions de temps de bit, la fréquence réelle dépendant du nombre de canaux qui doivent être enregistrés simultanément. Par exemple, pour un système à huit pistes, les impulsions t peuvent être à 10 MHz approximativement. Les sorties sommes sont introduites 40 dans le second additionneur AD2 par des impulsions de 70 40884 44 2067311 synchronisation t^ qui se répétant à la même fréquence que les impulsions t mais qui sont légèrement retardées ds façon à 2. laisser le temps du calcul dans l'additionneur ADl. L'entrée somme dans le second additionneur AD2 est câblée par une mémoire 420 qui 5 conplé^it)2ite' 18 à deux Autrement dit» un nombre de cinq bits représentant le complément à deux de 18 est appliqué à l'entrée "à ajouter" de l'additionneur AD2f en compagnie de la sortie somme de l'additionneur ADl. L'introduction du nombre qui est le complément à deux de 10 18 n'a lieu que lorsque la sortie somme du premier additionneur ADl est plus grande que 18. Cette condition est détectée par la porte ET 422 et la porte OU 424. Puisque la porte ET n8est rendue opérante que si les bits d'ordre le plus haut et un des bits d'ordre plus bas de la sortie somme de l'additionneur ADl sont 15 "1", la mémoire de complément à deux est rendue opérante pour ne fournir une sortie que lorsque cette condition se présente (c'est-à-dire lorsque la somme est supérieure à dix-huit). Sinon, un nombre égal à zéro est introduit dans l'additionneur AD2 par la mémoire de complément à deux, et la sortie somme du premier addi-20 tionneur se propage alors effectivement dans le second additionneur (c'est-à-dire que zéro est ajouté à la sortie somme du premier additionneur ADldans le second additionneur AD2). On peut donc voir que les deux additionneurs appliquent la somme modulo dix-huit des données d'entrée parallèles introduites dans le système, 25 à l'équation ci-dessus qui est contenue entre les crochets. Pour former la valeur négative de cette somme modulo dix-huit, il est prévu une logique 426 de complémentation à deux. Cette logique ajoute indirectement à dix-huit le complément à deux de la somme en ajoutant à dix-neuf le complément. A un de la somme , 30 si .la somme n'est pas égale à zéro. Si la somma est égale à zéro, l'additionneur 430 est remis à zéro et c'est un zéro qui sort. Cette logique est rendue opérante par une impulsion de synchronisation t qui apparaît après la Nième impulsion de synchronisation t^, si bien que la somme modulo 18 de tous les mots de données 3 5 d'entrée se trouve à la sortie de l'additionneur AD2. Après l'impulsion de synchronisation t l'additionneur AD2 est remis au zéro et le groupe suivant de mots de données d'entrée peut être traité. La logique 426 de complémentation à deux est représentée plus 40 en détail sur la Figure 22. Les sorties sommes de l'additionneur 70 40884 45 2067311 AD2 sont complémentées par des inverseurs 428 dans chacune des lignes de sortie et appliquées à un additionneur 430. Cet additionneur est remis à zéro par une porte NET 432 lorsque la sortie somme de l'additionneur AD2 est OOOOO. L'autre entrée "à ajouter" 5 de l'additionneur 430 est câblée dans une mémoire 434 pour le dix-neuf binaire, de sorte qu'un nombre de cinq bits égal au dix-neuf binaire est" sommé" avec le complément de la sortie de l'additionneur AD2. La ligne de remise à zéro assure que l'additionneur fournit le complément à deux lorsque ses entrées sont toutes 10 des bits "1". L'addition du complément du nombre modulo dix-huit et du nombre égal au dix-neuf binaire est égale à la différence entre dix-huit et le nombre modulo dix-huit, sauf dans le cas mentionné ci-dessus où le nombre modulo dix-huit n'est constitué que de "1". Par conséquent, il est fourni un nombre modulo dix-huit 15 à cinq bits UA UB Uc U^. Les quatre premiers bits Uft UB Uc UQ représentent les symboles correspondants à zéro à quinze en décimal sous forme binaire et peuvent être directement appliqués au codeur 412. Puisque les bits UA et Ug représentent le seizième et le dix-septième symbole, 20 à savoir FW et SW, ces bits peuvent être produits par les portes ET respectives 436 et 438. Un inverseur 440 se raccorde à 2;a sostie U de la porte ET 436 qui identifié le symbole du mot de synchro- il nisation. Les amplitudes de soctie de la ligne FW et SW sont appliquées au codeur qui est alors en mode "mot spécial" de sorte 25 qu'il produit les signaux VCT correspondant au mot de synchronisation et au mot spécial. 70 40884 46 2067311 Sur la Figure 20 est représentée la partie lecture du système qui permet la correction des erreurs grâce au canal de parité U. Les canaux de données 1 à N qui lisent les pistes 1 à N sont analogues auc canaux représentés sur la Figure 6 5 et comportent des décodeurs et des dispositifs de synchronisation 450. Ces canaux produisent les mots de sortie binaires A, B. C, D, à A„ B„ C.T D„ ainsi que des mots valables ou des 1111 N N N N sorties d'erreur . Le canal de lecture U contient un décodeur et un dispositif de synchronisation 452 analogues et fournit 10 les bits de sortie uA Ufî Uc UQ. Les sorties représentant le mot de synchronisation (FW) sont fournies par les canaux de données. Le canal de parité U fournit aussi la sortie représentant le mot spécial (SW) ainsi que la sortie représentant le mot de synchronisation FW. Les lignes de données venant de chacune des 15 sorties des canaux de données traversent des portes ET 454 et des portes OU 456 et atteignent leurs lignes de données de sortie respectives.On se rendra compte que seuls le premier et le Nième canaixde données sont représentés pour simplifier la représentation. Chacune des sorties des canaux de données, 20 ainsi que la sortie du canal de parité, sont également appliquées à un dispositif 458 de conversion de code qui convertit les bits binaires qui lui sont appliqués, ainsi que les amplitudes du mot de synchronisation et du mot spécial,en un nombre binaire modulo 18 correspondant. Cette conversion de code peut se faire 25 simplement par passage direct des bits binaires et à lsaide de mémoires câblées qui sont rendues opérantes par les sorties FW et SW pour produire les mots modulo 18 représentant le mot de synchronisation et le mot spécial. Pour les canaux de données, les mots modulo 18 sortant des 30 dispositifs 458 de conversion de code sont appliqués, par 1'intermédiaire de portes 460, à un générateur 462 de mots corrigés. Ces portes ne sont rendues opérantes que si la ligne des mots valables de leur canal respectif est haute, ce qui indique que le mot de données produit par le canal est juste. 35 Des données erronées ne sont donc pas utilisées pour la production de mots corrigés et elles apportent un zéro à la somme. Le générateur de mots corrigés est analogue au générateur de mot de parité qui est représenté sur les Figures 21 et 22, et il tire la différence entre 18 et la somme modulo 18 des mots 40 produits par le dispositif 458 de conversion de code qui lui sont 70 40884 47 2067311 appliqués. Etant donné que le système a pour seul effet de corriger une erreur unique (c'est-à-dire un seul mot erroné d'un canal de données), il est prévu un détecteur d'erreurs 464- Si plus d'une 5 des lignes de sortie des mots valables est basse, ce qui indique une erreur double, la sortie erronée du détecteur 464 devient haute, ce qui indique que la possibilité de correction d'erreurs n'est pas suffisante pour corriger les données. Sinon, une sortie valable venant du détecteur d*erreurs prend un niveau de. 10 sortie haut et les données de sortie peuvent être prises par le dispositif d'utilisation au temps de données (c'est-à-dire lorsque l'impulsion de temps de donné® est produite (voir la Figure 6) ). Le mot corrigé contient quatre bits (correspondant aux bits 15 UA à Ujj) qui sont les quatre bits d'ordre le plus bas de la sortie de la logique de complémentation à deux du générateur 462 de mots corrigés. Ces mots sont appliqués aux portes 466, lesquelles ne sont rendues opérantes que lorsque la ligne des mots valables qui leur est raccordée est basse, ce qui est 20 réalisé au moyen d'inverseurs 468 montés entre les entrées des portes et raccordés aux lignes de sortie des mots valables. Il faut noter que les portes 454 sont inhibées si une de leurs entrées de mots valables est basse, ce qui indique le caractère non valable des données réelles reproduites à partir du canal. Par 25 conséquent, le mot corrigé sera substitué par les portes 466 et les portes OU 456. Ainsi, le système a pour effet de corriger une erreur unique sur l'une des pistes dans l'un des mots de données enregistrés en parallèle. D'après la • description précédente, il est clair qu'il a 30 été fourni un système perfectionné pour la transmission ou l'emmagasinage d'informations numériques. Bien que ce système soit décrit relativement à un appareil d'emmagasinage de données sur bande magnétique, on se rendra compte que l'invention peut aussi s'appliquer à d'autres formes d'emmagasinage magné-35 tique, par exemple emmagasinage sur tambours et disques magnétiques, ainsi qu'à la transmission des données en général. Des variations et des modifications du système décrit ici, dans l'esprit et le champ d'application de l'invention, se présenteront à l'homme de l'art. Le système tel qu'il est décrit ici 40 doit donc être considéré comme représentatif et non dans un sens restrictif. 70 40884 48 2067311 REVEHDICATIOHS 1. Un système de transmission de données par un canale comprenant s un moyen d'emmagasinage pour au moins plusieurs bits desdites données; un moyen de codage qui,, en réponse aux bits emmagasinés, 5 code lesdits bits pour les transmettre à l'extrémité d'entrée dudit canal sous la forme d'une série de terts correspondant auxdits bits ? un moyen générateur de signaux de synchronisation qui, en réponse aux terts à l'extrémité de sortie dudit canal, transmet des signaux de synchronisation synchrones avec lesdits 10 terts ; un second moyen d'emmagasinage qui, en réponse à l'amplitude desdits terts à l'extrémité de sortie dudit canal et en réponse auxdits signaux de synchronisation, emmagasine simultanémerit plusieurs bits correspondant chacun à un tert différent de ladite série ; et un moyen de traduction qui, en réponse aux bits em-15 magasinés dans ledit second moyen d'emmagasinage, traduit en lesdites données las bits emmagasinés nommés en dernier lieu. 2. Un système selon la revendication 1, dans lequel les terts constituent à l'extrémité de sortie dudit canal les parties répétitives d'un signal de données ternaire et peuvent avoir une 20 polarité donnée, une polarité opposée ou une amplitude nulle selon les données qu'ils représentent, et dans lequel ledit moyen générateur de signaux de synchronisation comprend : un moyen qui, en réponse à une composante alternative dudit signal de données ternaire, fournit un signal de sortie alternatif à fréquence 25 constante qui se répète à la fréquence de répétition desdites parties du signal ; et un moyen qui, en réponse audit signal de sortie, fournit des signaux, de synchronisation de sortie en des points ayant une relation de temps commune dans chaque cycle dudit signal de sortie. 30 3. Un système selon la revendication 2, dans lequel le moyen qui fournit le signal de sortie alternatif à fréquence constante comprend s un circuit oscillant comportant un inducteur et un condensateur monté en parallèle et accordés sur une fréquence égale à la fréquence de répétition desdits terts du signal de 35 données ternaire , et un moyen qui réagit audit signal de données eu appliquant les parties positives dudit signal de données à un côté dudit circuit oscillant et les parties négatives dudit signal de données au côté opposé dudit circuit oscillant de façon à ne charger ledit circuit oscillant cm 'av-sc les crêtes dudit signal 40 de données oour éviter la saturation dudit circuit oscillant, et. 70 40884 49 2067311 dans lequel le moyen qui fournit les signaux de synchronisation de sortie comprend : un moyen de transmission d'un signal produit dans ledit circuit oscillant et ayant ladite fréquence de répétition des terts ; et un moyen d'extraction desdits signaux 5 de synchronisation de chaque cycle dudit signal nommé en dernier. 4. Un système selon la revendication 1, dans lequel ledit canal est un support d'enregistrement magnétique, ledit système comportant un moyen d'enregistrement desdits terfca produits par ledit moyen de codage sur ledit support et un moyen de reproduction desdits terts 10 à partir dudj.t support, comprenant un moyen de. balayage dudit support pour fournir un signal ternaire codé en tension (VCT) comportant un flux sériel d'amplitudes positive, négative et nulle correspondant aux terts d'un flux sériel de terts ayant des amplitudes positive* négative et nulle, qui est enregistré 15 sur ledit support, et un moyen de conversion dudit signal VCT en un signal de données ternaire codé en binaire comportant un premier détecteur qui fournit une impulsion ayant une première amplitude en réponse à une amplitude positive dudit signal VCT et une seconde amplitude en réponse à 20 une amplitude dudit signal VCT sensiblement égale ou inférieure à zéro, et un second détecteur qui fournit une impulsion ayant ladite première amplitude en réponse à une amplitude négative dudit signal VCT et une impulsion ayant ladite seconde amplitude en réponse à une amplitude dudit signal VCT sensiblement égale 25 ou supérieure à zéro, les impulsions produites par lesdits premier et second détecteurs constituant'ledit signal ternaire codé en binaire. 5. Un système selon la revendication 1, dans lequel ledit moyen de codage comprend un moyen pour coder successivement différentes 30 paires des bits emmagasinés dans ledit moyen d'emmagasinage en terts successifs dont la valeur dépend des valeurs des bits desdites paires, de sorte qu'il est fourni successivement plusieurs terts correspondant chacun à une paire différente desdits bits. 6. Un système selon la revendication 1, dans lequel ledit moyen 35 de codage opère en codant un mot de N bits de données binaires en un mot ternaire correspondant de N terts ayant une valeur moyenne de zéro, ledit moyen de codage comprenant : un premier moyen de comparaison qui compare le premier et le second bits desdites données binaires, le second et le troisième bits desdites données 40 binaires, le troisième et le quatrième, et toutes les autres paires 70 40884 50 2067311 de bits consécutifs jusqu'à et y compris le bit (N-l) et le bit N desdites données binaires, et aussi ledit premier bit et ledit bit N pour fournir des impulsions distinctes ayant une certaine polarité pour chacune desdites paires de bits lorsque la valeur 5 desdites paires de bits, dans l'ordre indiqué en premier, est "1" "O" ; un second moyen de comparaison qui compare lesdites paires de dits bits consécutifs ainsi que ledit premier bit et le bit N dans ledit ordre indiqué pour fournir des impulsions distinctes ayant une polarité opposés à celle des impulsions fournies 10 par ledit premier moyen de comparaison et ayant une amplitude et une durée égales à celles de ces dernières lorsque la valeur desdites paires de bits binaires, dans ledit ordre indiqué, est "0" "1" ; et un troisième moyen de comparaison qui compare lesdites paires consécutives de dits bits ainsi que ledit premier bit et 15 ledit bit N dans ledit ordre indiqué pour fournir des intervalles de durée égale à la durée des impulsions d'amplitude sensiblement égale à zéro lorsque la valeur desdites paires de bits binaires dans ledit ordre indiqué est "1" "1" ou "O" "O", lesdites impulsions et lesdits intervalles fournissant chacun les terts 20 dudit mot ternaire dè valeur moyenne zéro. 7. Un système selon la revendication 1, dans lequel ledit moyen de traduction est un décodeur pouvant décoder des données ternaires constituées de mots ternaires ayant chacun plusieurs terts à amplitudes positive, négative et nulle, en données binaires 25 correspondantes constituées de mots binaires ayant chacun plusieurs bits qui correspondent chacun à différents terts desdits mots ternaires, ledit décodeur comprenant un moyen de conversion de chacun desdits mots ternaires en un mot ternaire codé en binaire ayant plusieurs paires de bits qui correspondent chacun à un tert 30 différent dudit moit^?re^1pBasieurs moyens de logique pour chacun des différents bits qui constituentchacun desdits mots binaires, chaque moyen de logique réagissant à une combinaison différente de bits desdits mot ternaires codés en binaires en fournissant les bits desdits mots binaires correspondant auxdits mots ternaires. 35 8. Un système selon la revendication 1, dans lequel, afin de fournir des données de sortie synchrones avec les mots successifs de données ternaires,dans lesquelles chaque mot soit constitué d'un certain ensemble de terts ayant une amplitude moyenne de zéro, il est prévu : un moyen réagissant auxdits terts en produi-40 sant un premier signal ininterrompu de synchronisation ayant une 70 40884 51 2067311 fréquence de répétition égale à la fréquence de répétition desdits terts et cohérente avec elle ; un moyen qui réagit auxdits mots ternaires successifs en produisant de seconds signaux de synchronisation quand ledit certain ensemble de terts qui constitue lesdits 5 mots a ladite amplitude moyenne zéro ; et un détecteur pour détecter les mots ternaires valables lorsque lesdits seconds signaux de synchronisation se produisent en même temps que le dernier d'un^nomêre desdits premiers signaux de synchronisation égal à celui dudit certain ensemble, la détection desdits mots 10 valables indiquant que lesdites données de sortie correspondant auxdits mots ternaires sont en synchronisme avec eux. 9. Un système selon la revendication 8, dans lequel il est prévu un second détecteur pour détecter la présence d'un mot ternaire erroné lorsque l'apparition dudit second signal de syn- 15 chronisation ne coïncide pas avec le dernier desdits premiers signaux de synchronisation, la détection des mots erronés servant à indiquer que les données de sortie qui correspondent aux mots ternaires ne sont pas synchronisées avec les mots ternaires. 10. Un système selon la revendication 1, dans lequel, afin de 20 synchroniser les données reproduites à partir d'un support d'enregistrement magnétique formant ledit canal avec une source d'impulsions d'horloge qui produit des signaux d'horloge à fréquence constante à une fréquence prédéterminée de sortie des données, il est prévu un moyen qui, en réponse auxdits signaux d'horloge 25 et aux signaux de synchronisation extraits dudit moyen générateur de signaux de synchronisation, introduit lesdites données dans ledit second moyen d'emmagasinage, fait avancer lesdites données dans ledit second moyen d'emmagasinage et renvoie lesdites données hors dudit second moyen d'emmagasinage. 30 11. Un système selon la revendication 1, dans lequel il est prévu un compensateur de vacillement (dispositif de synchronisation) pour les bits des mots d'informations numériques qui peuvent arriver ^.synchrones dudit canal, ledit compensateur comprenant : plusieurs registres contenant chacun plusieurs étages montés en cascade et 35 destinés chacun à un bit différent desdits mots ; un moyen d'introduction des bits de chacun desdits mots dans le premier étage desdits registres et de décalage des bits entre des étages voisins successifs des étages des registres à l'apparition de chaque mot mais seulement si les étages voisins sont vides, une source 40 d'impulsions d'horloge qui produit des impulsions d'horloge à une 70 40884 52 2067311 fréquence prédéterminée de mots de sertie ; et un moyen d'introduction des bits dans le dernier desdits étages seulement après l'apparition d'une desdites impulsions d'horloge, 12 » Un système selon la revendication 1, dans lequel il est prévu 5 plusieurs canaux, chacun étant destiné à transmettre plusieurs mots successifs de données numériques sous la forme ds mots formats ternaires comportant chacun plusieurs terts dont la somme des valeurs des amplitudes est égale à zéro, et dans lequel il est prévu un sous-système de correction d'erreurs comprenant: un 10 premier moyen générateur qui, en réponse aux mots formant les données d'entrée à transmettre en parallèle le long desdits canaux, produit un mot ternaire de parité choisi dans l'alphabet des mots formats ternaires ayant la valeur d'amplitude zéro et transmet ledit mot ternaire de parité sur l'un desdits plusieurs 15 canaux ; un second moyen générateur qui, en réponse aux mots ternaires transmis en parallèle - y compris ledit mot ternaire de parité - qui sont valables,produit un mot correspondant aux mots dudit alphabet, le mot produit nommé en dernier étant une forme corrigée de l'un desdits mots de données transmis ; et un moyen 20 de substitution qui substitue le mot corrigé à l'un desdits mots de données qui est erroné et fournit ainsi des données de sortie corrigées.