FR 2081055 A1 19711126 FR 7106532 A 19710216 71 06532 1 2081055 La présents invention a pour bojst un procédé permettant ds réaliser des circuits de cellules-mémoire utilisant des transistors à effet de champ 8t des diodes. Les estimations concernant le coût des cellules-mémoire indiquent que 5 la fabrication ds tranches bi-polaires coûte actuellement 20% plus cher environ que celle des tranches d'IGFET (transistor à effet de champ à porte isolée] cela, bien que la fabrication des tranches bi-polaires comporte cinq processus ds diffusion, tandis que celle des tranches d'IGFET n'en comporte qu'un seul. Cependant, le coût définitif de fabrication par bit-mémoire sst 10 fonction dss densités de bits au niveau de la micro-plaquette, de sorte que la technologie de 1'IGFET qui permet des densités ds bits plus élevées est nettement plus économique. Les progrès récemment accomplis dans ls domaine de la technologie bipolaire' se sont traduits par l'apparition de plusieurs conceptions de cellules qui 15 sont très compétitives avec les densités obtenues par la technologie IGFET; la technologie bi-polaire est plus avantageuse car elle permet de réduire la puissance requise et d'obtenir des performances améliorées. La cellule -2 2 bipolaire et la métallisation d'une seule couche, mesure environ 0,95 10 mm de surface. Par contre, la cellule IFGET à porte normale d'entrée, comprenant -2 2 20 six transistors mesure environ D,65 10 mm . Des cellules d'IGFET plus petites, composées ds quatre transistors, sont en cours de réalisation, mais leur succès dépend de plusieursparamitres critiques propres à la technologie IGFET. En raison des rapports de coûts, on a intérêt à réduire les densités de bits des cellules d'IGFET, m8me si ce résultat est obtenu par une ou plu-25 sieurs étapes de diffusion. En conséquence, la présente invention admet la possiblité de produire des diodes dans la tranche de cellules-mémoire IGFET, en plus dss transistors FET de fabrication conventionnelle, par addition d'une seule phase de diffusion, ce qui permet d'atteindre des densités de bits plus élevées. 30 La technique de la présente invention comporte la formation de diodes par diffusion dans les régions de drain ou de source d'au moins une des cellules FET de la cellule-mémoire IGFET à six transistors, ce qui permet dyréduire considérablement l'espace occupé par la tranche de cellules de mémoire. Plus particulièrement, l'invention permet d'ajouter une diffusion dans les régions 35 de- source des deux IGFETS bistables, pour créer deux diodes, connectées chacune à la porte de 1'IGFET opposé, et à une ligne de BIT/0ECTECTI0N et jouant ainsi le râle de composants d'entrée/sortie de la cellule. Les diodes sont donc utilisées à la place des transistors pour la commutation de la ligne ds BIT/DETECTION ce qui permet de réduire le contenu ds la cellule 40 à quatre transistors et ce qui donne en fin de compte uns cBllule mesurant 71 06532 2 2081OSS approximativement 0,3.10~2 mm2 de superficie. Il est possible par ailleurs de modifier la cellule en créant des diodes supplémentaires dans les régions-source des IGFETS bistables. Il est possible de produire une double diode au cours de la diffusion dans chacune de ces 5 régions, qui joueront le rôle de charge donnant à la cellule une caractéristique de charge exponentielle et réduisant à deux le nombre total des FETS dans la cellule tout en ramenant la surface de la cellule à moins de 0,3. -2 2 10 mm . Il est possible d'obtenir une caractéristique de charge semi-exponentielle en associant dans la charge une diode et un FET, autrement dit, 10 en créant, au cours de la diffusion, des diodes supplémentaires dans les régions-source du FET bistable, et en connectant ces diodes aux portes des deux FETS de charge. La figure 1 représente le diagramme d'un circuit de cellule mémoire conforme à la présente invention. 15 La figure 2 représente la configuration d'une tranche semi-conductrice contenant le circuit de la figure 1. Les figuras 3 et 4 sont dss coupes effectuées à travers la tranche de la figure 2, respectivement le long des lignes 3-3 et 4-4. La figure 5 est une coups effectuée à travers la tranche le long de 20 la ligne 5-5 de la figure 2, et illustrant la formation des IGFETS bistables et des diodes d'entrée/sortie dans la cellule-mémoire de la présente invention. La figure 6 représente le schéma d'une autre réalisation du circuit de la cellule-mémoire de la présente invention, dont la charge est constituée par la combinaison d'une diode et d'un transistor à effet de champ. 25 La figure 7 représente le tracé d'une tranche contenant le circuit de cellule-mémoire représenté à la figura 6. Lbs figures 8 et 9 sont des coupes effectuées à travers la tranche de la figure 6 respectivement le long des lignes 8-8 et 9-9. La figure 10 représente le schéma d'une autre réalisation du circuit 30 de la cellule-mémoire de la présente invention dont la charge est constituée par deux diodes. La figure 11 représente la configuration d'une tranché contenant le circuit de la cellule-mémoire représenté sur la figure 10. Les figures 12 et 13 sont des coupes effectuées à travers la tranche 35 de la figure 11 respectivement le long de lignes 12-12 et 13-13. La figura 14 est_ une courbe illustrant les caractéristiques de charge de la cellule-mémoire ds la figure 6. - La figure 15 est une courba illustrant les caractéristiques de charge . de la cellule-mémoire ds la -Figure 10. 40 Le circuit représenté à la figure 1 est une cellule-mémoire bistable 71 06532 3 2081055 comprenant quatre transistors-à effet de champs à porte isolée (IGFETS) 10, 11, 12 et 13 et deux diodes 14 et 15. Les diodes 14 et 15 sont connectées Bntre les lignes 1 et 2 de BIT/DETECTION et les branches du circuit bistable, et elles remplacent les IGFETs d*ENTREE/SORTIE utilisées dans la cellule 5 mémoire à IGFET de six-transistors standards. Les cathodes des diodes 14 et 15 sont connectées aux portes 13a et 12a des IGFETS 13 et 12 respectivement, de sorte que les entrées en provenance des diodes commanderont la conduction à travers les IGFETS 12 et 13 qui jouent dans le circuit le rôle de dispositifs bistables. Les portes 10a et 11a des IGFETs 10 et 11 sont généralement 10 connectées à une source de tension à polarisation positive (+V) de sorte que lesdits IGFETS agissent comme dispositifs de charge. Les sorties des IGFETs 12 et 13 sont connectées à la LIGNE DE MOT. Le circuit fonctionne en mods de LIGNE DE MOT commune asservie, à alimentation positive fixe. Au cours des périodes d'inactivité, la LIGNE DE MOT 15 est régulée pour fournir le courant de repos désiré, et comme tous les transistors, au cours de la période d'inactivité, sont en mode de courant normal, les chutes de tension aux bornes des dispositifs de charge sont légèrement supérieures aux tensions V^. appliquées aux cfités-cathode des diodes. En conséquence, les tensions appliquées aux cathodes des diodes se trouvent fixées 20 au-dessous de la tension d'alimentation positive +V. Lorsque la LIGNE DE MOT est adressée par une baisse de son niveau, la tension aux bornes de la charge, sur le cOté passant, augmente jusqu'à ce que la diode appropriée conduise au maximum entre la charge des lignes de BIT/DETECTION et le dispositif bistable passant de la cellule-mémoire. La bistabilité de la cellule-25 mémoire sera maintenue par les dispositifs de charge des lignes de BIT/DETECTION qui joueront le rfile de charges dans la cellule. L'état de la cellule sera indiqué par la différence de tension aux bornes des lignes de BIT/DETECTION. L'opération d'écriture dans la cBllule peut présenter des difficultés 30 car les diodes éliminent la commande négative, et l'opération d'écriture positive (par elle-même) risque d'entraîner une forte consommation de puissance à moins que l'on n'ait recours à la commande équilibrée (appelée, dans la littérature anglo-saxonne "push-pull") et/ou à une commutation de la ligne d'alimentation. 35 La construction de la cellule représentée à la figure 1 peut être exami née en référence aux figures 2 à 5. La figure 2 représente la configuration d'une tranche semiconductrice ou de micro-plaquette contenant les régions diffusées et les contacts disposés conformément aux principes de la présente invention. Comme le montrent les figures 3 et 4, la tranche comprend un corps 40 ou support 20 en substance semiconductrice, pouvant être du silicium, et 71 06532 4 2081055 une couche isolante 21 qui sera, de préférence, du bioxyde de silicium, produite par croissance thermique sur la surface planaire 22 du corps 20, selon un procédé bien connu. Le corps 20 pourra être dopé avec des impûretés de type N ou P mais, ici, il l'est avec une substance de type P formée par dif-5 fusion de bore ou d'indium. Dans la partie représentée à la figure 3, les régions de conductivité opposées, dans ce cas les régions de type N 23 et 24, sont formées de façon conventionnelle dans le corps 20 par diffusion d'une impOreté de type N, pouvant être de l'antimoine, de l'arsenic ou du phosphore. Les régions de 10 type N 23 et 24 s'étendent à travers le corps 20 à partir de zones distinctes de la surface de celui-ci et la région 24 de type N comporte une zone 25 de type P qui est formée entièrement à l'intérieur de sa surface. Les contacts 26, 27 et 28 sont reliés aux surfaces des régions 23, 24 et 25 respectivement, par des orifices pratiqués dans la couche d'oxyde 21, et une électrode de 15 porte 29 est formée sur cette couche isolante 21, au-dessus d'une région 20a du corps 20, qui se trouve entre les côtés juxtaposés des régions 23 et 24. Dans la section représentée à la figure 4, régions 33 et 34, de type N sont formées par diffusion et elles s'étendent à l'intérieur du corps 20, 20 à partir de zones distinctes de la surface de ce dernier. La région 34 de type N comporte une région 35 de type P formée entièrement à sa surface. Les contacts 36, 37 et 38 sont reliés aux surfaces des régions 33, 34 et 35 respectivement, par des orifices pratiqués dans la couche d'oxyde 21, et une électrode de porte 39 est formée sur la couche isolante 21, au-dessus 25 d'une région 20b du corps 20 située entre les côtés juxtaposés des régions 33 et 34. Des conducteurs 40, 41 et 42 appropriés ont été prévus à la surface de la couche isolante pour relier les différents aux contatcts du dispositif correspondant, et ils sont respectivement connectés à la source de tension 30 de polarisation et aux lignes de ffilBT/DETECTION 1 et 2. Il apparaît ici que grâce à une connexion appropriée aux divers contacts, il est possible de créer des dispositifs FET servant de charges dans le circuit de la figure 1. Ainsi, comme l'indique la figure 3, lorsque le conducteur 40 est fixé au contact 26, les régions 23 et 24 peuvent agir comme régions 35 de source et de drain et, la région 20a et l'électrode isolée 29 peuvent agir comme corps et porte d'identification de canal afin de former 1'IGFET de charge 11 du circuit. De même, la liaison du conducteur 40 au contact 36 permettra d'utiliser tes régions 33, 20b et 34 comme source, corps et drain de l'IGFET 10, l'électrode isolée 39 jouant le rôle de la porte 10a du corps. 40 Les portions conductrices 29a et 39a connecteront respectivement les portes 71 06532 5 2081055 11a et 10a à la source de tension de polarisation. Lorsqu'on connecte le conducteur de la ligne de BIT/DETECTION 2 au contact 28, les régions 24 et 25 servent à définir une jonction P-N, réalisant la diode 15, et, de môme, lorsqu'on connecte le conducteur de la ligne de 5 BIT/DETECTION 1 au contact 38, les régions 34 et 35 servent à définir une autre jonction P-N formant à son tour la diode 14. □n décrira à présent la réalisation des dispositifs bistables du circuit de la figure 1 en référence à la partie illustrée sur la figure 5. Comme le montrent les figures- 2 et 5, une région 44 supplémentaire de type N distinc-10 te est diffusée dans le corps 20 entre les régions 24 et 34. Les électrodes de pota 49 et 59 sont formées sur la couche isolante 21, respectivement au-dessus des régions 20c et 20d du corps 20, régions qui se trouvent entre les côtés opposés de la région 44 et des régions 24 et 34 respectivement. Il est bien entendu que la région 44 sert de LIGNE DE MOT commune et qu'il 15 est possible de faire en sorte que les régions de cette section jouent le rflle des IFGETS bistables 12 et 13. Ainsi donc, la région 24 peut être utilisée comme source, la région 44 est utilisée en complément comme région individuelle de drain, la région 20c comme un corps, et l'électrode 40 comme une ports, afin de former l'IGFET 13. Par ailleurs la région 34 peut être utilisée comme 20 source, la région 44 comme région de drain, la région 20d comme corps et l'électrode 59 comme porte, afin de former l'IGFET 12. Il apparaît à présent que si, comme sur la figure 2, l'électrode de porte 59 est connectée au contact 27, et l'électrode de porte 49 au contact 37, le circuit de la figure 1 sera réalisé car alors la diode 15 constituée 25 par la jonction comprise entre les régions 24 et 25, sera connectée à la porte de l'IGFET 12 à travers le contact 27, et, au drain et à la source des IFGETs 11 et 13 à travers la région 24. La diode 14, qui est définie par la jonction comprise entre les régions 34 et 35 sera, de mime, connectée à la porte de l'IGFET 13 par le contact 37 et, au drain et à la source des 30 IGFETs 10 et 12, respectivement, par la région 34. L'examen de cette configuration revêlera qu'en utilisant une seule étape dB diffusion introduisant les régions de type P 25 et 35 dans les régions de drain où de source 24 et 34 des FETs existant dans une tranche IGFET, on réduit le nombre de FETs dans la tranche ds cellule-mémoire et du mime coup 35 l'espace occupé par chaque cellule) les dimensions de la tranche représentée -3 -3 à la figure 2 peuvent Être ramenées à B3.10 sur 45.10 mm, ceci donne pour -2 2 la cellule une superficie d'environ 0,3.10 mm comparé à la cellule-mémoire -2 2 d'IGFET standard à six transistors dont la surface mesure environ 0,65.10 mm . Une version modifiée du circuit de la figure 1 est représentée à la 40 figure 6, où la charge FET est associée à une charge exponentielle, ce qui 71 06532 6 2081055 est obtenu en plaçant les diodes 160 et 161 en série avec les IGFETS de charge 110 et 111i on aboutit ainsi à une caractéristique de charge semi-exponentielle. Cette cellule présente des avantages sur les cellules de charge qui 5 sont exclusivement FET ou exponentielles, puisqu'elle combine l'avantage offert pour la faible puissance des charges exponentielles, avec ceux des charges FET, permettant ainsi d'utiliser la cellule avec une puissance en période inactive plus faible, et de réduire ses dimensions. En outre, la bi~stabilité de la cellule peut être maintenue sur toute la gamme de courant, 10 et n'Être limitée que par le courant de fuite du côté bloqué dans les gammes inférieures. Avec cette configuration de charge, la charge de diode peut provoquer un décalage ds tension ds 60mV dans la gamme de courant faible. Ces deux éléments contribueront au décalage de la tension pour la gamme de 100nA à 10yA, où la période d'inactivité est souhaitable. Et la charge FET 15 sera le facteur déterminant pour des courant plus élevés. Comme la chute de tension aux bornes de la diode contribue au décalage de tension dans les conditans d'inactivité, il est possible dB réduire les dimensions de la charge de FET pour pouvoir diminuer la superficie de la cellule. La superficie de la tranche ou micro-plaquette représentée à la figure 7 peut ainsi être rame- -2 2 20 née à environ 0,33,10 mm . Cette cellule fonctionne avec une alimentation positive fixe et en mode de LIGNE DE MOT régulée en condition d'inactivité, de sorte que les diodes d'ENTREE/SORTIE 114 et 115 ne conduisent pas. Lorsque l'adresse dB mot rend, la LIGNE DE MOT négative, les charges externes de lignes de BIT/DETECTION 25 seront connsctées â la csllule à travers lss diodes d'ENTREE/SORTIE 114 et 115. Comme c'est le cas pour la première cellule, l'opération de lecture est effectuée par détection des différences de tension de la ligne de BIT/DETECTION, après adressage d'une ligne de mot, et l'opération d'écriture devrait avoir une commande positive ou de type push-pull. Les caractéristiques de 30 charge de cette cellule sont portées sur le graphique de la figure 14. La construction de la csllule de la figure 6 est- illustrée sur les figures 7 à S, où les sections correspondant généralement à ceux du premier mode de réalisation décrit portent les mimes numéros mais précédée du chiffre 1. Comme indiqué très clairement dans les sections des figures 8 et 9, la 35 tranche comprend également un corps ou substrat 120 de substance semiconductrice et comporte des régions 123,'124 et 133, 134 de conductrivité opposée formées ds façon conventionnelle par une première diffusion. Dans ce cas, au cours de la seconde diffusion,, en plus des régions de diodes d*ENTREE/SORTIE 125 et 135 formées dans les régions 124 et 134, les régions 162 et 163 de 40 type P sont respectivement formées dans lss ragions 123 et 133 de type N, 71 06532 7 2081055 et elles sont entièrement incorporées dans ces régions. Les contacts 126 et 136 sont respectivement reliés aux surfaces des régions 162 et 163 par des orifices pratiqués dans la coudhe d'oxyde 121, et les électrodes de portes 129 et 139 sont formées sur la couche isolante 121 respectivement au-dessus 5 des régions 120a et 120b du corps 120. La charge est réalisée en connectant les électrodes de porte 129 et 139 aux régions 123 et 133 par les partions conductrices 129a et 139a. Ensuite, en connectant l'électrode de tension de polarisation 140 aux contacts 126 et 136 il est possible de faire en sorte que les jonctions entre les régions 162 et 123 et entre les régions 163 et 10 133 se comportent comme des jonctions P-N formant respectivement les diodes 161 et 160. On peut également faire en sorte que les régions 123 et 133 jouent le rôle de sources, les régions 124 et 134 celui de drain et que les régiohs 120a et 120b constituent les corps des IGFETs de charge 111 et 110 respectivement, les électrodes 129 et 139 remplissant les fonctions de portes. Les 15 portions conductrices 129a et 139a connecteront les portes d'IGFET aux sorties des diodes 111 et 110 respectivement. Les autres portions de la cellule pourront Être réalisées de la façon décrite en référence au premier mode de réalisation. Un autre mode de réalisation possible est représenté à la figure 10, 20 il comprend une charge qui associe les avantages des charges exponentielles et ceux des dispositifs FET, en utilisant les charges exponentielles de diodes en condition de repos et une charge de FET en condition opératoire. Ici, les couples de diodes 264-265 et 266-267 sont utilisés dans la zone de charge de la cellule. L'emploi de ces charges exponentielles permet à la cellule 25 de fonctionner avec une consommation de puissance extrêmement faible. Comme le courant direct détermine la chute de tension aux bornes de la diode de fonction et qu'une porte IGFET ne consomme pas de courant, il est possible de réaliser une cellule bistable avec charges exponentielles et dispositifs bistables FET. La tension appliquée à la porte de l'IGFET sur le côté conduct-30 eur de la portion bistable de la cellule est déterminée par les chutes de tension aux bornes des diodes dans la branche non-conductrice, qui ne sont limitées que par le courant de fuite. Cette tension de porte à son tour détermine le courant qui traverse l'IGFET bistable passant, ce qui abaisse la tension aux bornes des diodes de charge conductrices. En conséquence, la 35 différence de tension entre les charges conductrices et non conductrices sera fonction du rapport entre le courant de conduction et le courant de fuite. Comme les diodes à jonction au silicium ont une excursion de tension d'environ 60mV/ décade, le décalage de tension aux bornes des deux charges de diode sera de 120 mV pour chaque incrément de décade. 40 Cependant, la cellule perdra sa bistabilité si le courant dans les k 71 06532 8 2081055 charges s'élève au-dessus .du point où un gain de boucle supérieur à 1'unité n'est pas maintenu. Le courant de fonctionnement maximal de la cellule est fonction du gain bistable et le graphique de la caractéristique de charge, figure 15, montre les FETs à gain supérieur présenteront une bistabilité 5 à des courants plus élevés. Lorsqu'une telle cellule passe de la condition de repos à la condition opératoire, les charges exponentielles sont remplacées par des charges FET, de sorte que les limitations sus-dites ne sont pas applicables. Le tracé et la construction de la cellule de la figure 10 sont illustrés sur les figures 11 à.13. Ici encore, les éléments correspondant à ceux 10 du premier mode de réalisation ont la même numérotation mais précédée du chiffre 2. Comme le montrent très clairement les figures 12 et 13 la tranche comprend un corps 220 de substance semiconductrice où les régions de conductivités opposées 223, 224, et 233, 234 sont formées par une première diffusion selon 15 une méthode conventionnelle. Dans ce mode dB réalisation, au cours de la seconde diffusion, en plus des régions 225 et 235 des diodes d'ENTREE/SORTIE, formées dans les régions 224 et 234, des régions de type P 266 et 269 sont également formées à l'intérieur de ces mêmes régions de type N. Comme dans le précédent mode de réalisation, les régions de type P 262 et 263 sont formées 20 dans les régions de type N 223 et 233 respectivement, au cours de la seconde étape de diffusion. Les contacts appropriés 226-228 et 236-238 sont reliés à la surface des régions 223-225 et 233-235 et, en outre, les contacts 270 et 271 sont reliés aux surfaces des régions 268 et 269 respectivement. Pour terminer 25 la construction de la charge à double diode, les électrodes 272 et 273 sont formées sur la couche isolante 221 au-dessus des régions 220a et 220b du corps 220, et leurs portions 272a et 273a sont connectées respectivement aux régions 223 et 233, tandis que les portions 272b et 273b sont connectées respectivement aux contacts 270 et 271. A présent en connectant l'électrode 30 de tension de polarisation 240 aux contacts 226 et 236, on peut faire en sorte que les jonctions entre les régions 262 et 223, et entre les régions 263 et 233 se comportent comme des jonctions P-N, formant les diodes 266 et 264 respectivement» les régions 268 et 224, et, 269 et 234 formant les jonctions P-N constitives des diodes 267 et 265. Ces couples de diodes sont 35 connectés par les électrodes 272 et 273 respectivement. Il apparaît qu'en utilisant une seconde diffusion, où plusieurs dioaes sont diffusées dans les régions-de source ou de drain des IGFETs, il est possible dB modifier la.tranche de cellule-mémoire IGFET à six transistors standard, et d'en réduire considérablement les dimensions en diminuant le 40 nombre d'IGFETs requis, tout en obtenant divers avantages de fonctionnement. 71 06532 9 2081055 Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 06532 10 2081055 REVENDICATIONS 1.- Procédé de fabrication d'une csllule de mémoire à circuit intégré caractérisé en ce qu'il comporte les étapes suivantes: a. l'obtention d'un corps £20} d'un premier type de conductivité ayant 5 une surface plane (22>, b. la diffusion dans le corps d'une première, deuxième et troisième régions séparées (24, 44; 34) du type de conductivité opposé, cette diffusion s*effectuant à partir de zones séparées de ladite surface, c. la diffusion d'Une quatrième et d'une cinquième région £25, 35J, du premier type de conductivité, respectivement dans les première et troisième 10 régions (24, 34), cette diffusion s'effectuant à partir de zones situées sur la surface plane et' entièrement incluses dans les surfaces des première et des trolsiêms régions, d» l'application d'une première électrode de porte conductrice (49) située sur la surface d'une partie (20c) dudit corps, cette partie étant elle- 15 même située entre les première et seconde régions (24, 44) et l'électrode de porte étant isolée de la surface, e. l'application d'une deuxième électrode de porte conductrice (59) située sur la surface d'une deuxième partie (20d) dudit corps, cette deuxième partie étant sllGiriSms situés entre les seconde et troisième régions (44, 34) et la seconda électrode de porte étant isolée de la surface, et f. l'application d'un premier., d'un deuxième et d'un troisième contact (28, 44a, 38) respectivement aux quatrième (25), deuxième (44) et cinquième (35) régions, at d'un quatrième et d'un cinquième contacts (37, 27) respective vement entre d'une part, la première électrode de porte (49) et la troisième 2b région (34) et, d'autre part, entre la deuxième électrode de porte (59) et la première région £24), de telle sorte que la quatrième région (25) et la première région (24) définissent une jonction PN, que la première région (24), la première électrode de porte (49) et la deuxième région (44) définis-30 sent respectivement la source, la porte et le drain d'un premier transistor à effet de champ à porte isolée (13), que la deuxième région (44), la deuxième électrode de porta (59) et la troisième région (34) définissent respectivement la source , la porte et le drain d'un deuxième transistor à effet de champ à porte isolée (12), et que la cinquième région (35) et la troisième région 35 (34) définissent une jonction PN. 2.- Procédé selon la revendication 1 caractérisé en ce qu'il comporte en outre une étape pour connecter une source de polarisation et une impédance de charge entre la première (24) et la troisième (34) régions. 71 06532 n 2081055 3.- Procédé selon la revendication 1, caractérisé en ce que, pour réaliser l'impédance de charge, il comporte les étapes suivantes : g. la diffusion, dans le corps C20), d'une sixième et d'une septième régions séparées C23, 33] du type de conductivité opposé, cette diffusion 5 s'effectuant à partir de zones séparées de la surface [22), h. le dépBt d'une troisième et d'une quatrième électrodes de porte conductrices (29, 39) situées sur la surface dudit corps respectivement entre d'une part la sixième et la première régions C23, 24) et d'autre part entre la septième et la troisième région £33, 34), ces troisième et quatrième élec- 10 trodes étant isolées de la surface du corps (20), de telle sorte que la sixième région (23), la troisième électrode de porte (29) et la première région (24) définissent respectivement la source, la porte et le drain d'un troisième transistor à effet de champ à porte isolée (11) et que la septième région (33), la quatrième électrode de porte 139), et la troisième région (34) définis- 15 sent respectivement la source la porte et le drain d'un quatrième transistor à effet de champ (10), i. l'application d'une connexion entre la troisième et la quatrième électrode de porte conductrice (29, 39) respectivement aux sixième et septième régions (23, 33), et 20 j. l'application d'un sixième et d'un septième contacts (26, 36) respec tivement à la sixième et à la septième région 123, 33). 4.- Procédé selon la revendication 3 caractérisé en ce qu'il comporte en outre, une étape pour connecter les sixième et septième contacts (26, 36) à une source de polarisation. 25 5.- Procédé selon la revendication 1 caractérisé en ce que, lors de la réalisation de l'impédance de charge, il comporte les étapes suivantes: g. la diffusion, dans le corps (120), d'une sixième et d'une septième régions séparées (123, 133) du type de conductivité opposé, cette diffusion s'effectuant à partir de zones séparées de ladite surface, 30 h. l'application d'une troisième et d'une quatrième électrodes de porte conductives (129, 139) situées sur la surface dudit corps respectivement entre d'une part la sixième (123) et la première (124) région et, d'autre part, entre la septième (133) et la troisième (134) région, cette électrode étant isolée de la surface du corps, de telle sorte que la sixième région 35 (123), la troisième électrode de porte (129) et la première région (124) définissent respectivement, la source, la porte et le drain d'un troisième transistor à effet de champ à porte isolée (111) et que la septième région (133), la quatrième électrode de porte (139) et la troisième région (134) 11 71 .06532 12 2081055 définissent respectivement la source, la porte et le draind'un quatrième transistor à effet de champ (110), i. l'application d'une connexion entre la troisième et la quatrième électrode de porte conductrice (129, 139) respectivement à la sixième £123) 5 et la septième (133) région, j. la diffusion d'une huitième et d'une neuvième régions (162, 163), du premier type de conductivité, cette diffusion s'étendant respectivement dans les sixième (123) et septième (133) régions, et ce, à partir de zones de la surface dudit corps, incluses dans les zones de surface des sixième 10 et des septième régions, k. l'application d'un sixième et d'un septième contacts (126, 136) respectivement aux huitième (162) et neuvième (163) régions, de telle sorte que les huitième et sixième régions (162, 123) définissent une jonction PN et que les neuvième et septième régions (163, 133) définissent une jonction 15 PN. 6.- Procédé selon la revendication 5 caractérisé en ce qu'il comporte en outre une étape pour connecter les sixième et septième contacts (126, 136) à une source de polarisation. 7.- Procédé selon la revendication 1, caractérisé en ce que, pour réaliser 20 l'impédance de charge, il comporte lss étapes suivantes: g. la diffusion,dans le corps (220), d'une sixième et d'une septième régions séparées (223, 233) du type de conductivité opposé, cette diffusion s'étendant à partir de zones séparées de ladite surface, h. la diffusion d'une huitième et d'une neuvième régions (262, 263) 25 du premier type de conductivité, s'étendant respectivement dans les sixième et septième régions (223, 233), cette diffusion s'effectuant a partir de zones de la surface du corps incluses dans les zones de surface des sixième et septième régions (223, 233), i. la diffusion d'une dixième et d'une onzième régions (268, 269) du 30 premier type de conductivité, s'étendant respectivement dans la première et la troisième régions (224, 234), cette diffusion s'effectuant à partir de zones de la surface dudit corps incluses dans des zones de surfaces des première et troisième régions (224, 234), et j. l'application d'un sixième et d'un septième contacts (226, 236) 35 respectivement à la huitièle et à la neuvième régions (262, 263) et Implication de connexions (272, 273) pour relier respectivement les sixième et septième régions (223, 233) à la dixième et à la onzième région (268, 269), de telle sorte que d'une part, les huitième et sixième régions (262, 223) 71 06532 13 2081055 et d'autre part les dizième et première régions (268, 224] définissent deux jonctions PN en série (266, 267], et que d'une part, les neuvième et septième régions (263, 233) et les onzième et troisième régions (269, 234) définissent deux jonctions PN en série (264, 265). 8.- Procédé selon la revendication 7 caractérisé en ce qu'il comporte en outre une étape pour relier les sixième et septième contacts (226, 236) à la source de polarisation. 9.~ Cellule de mémoire à circuit intégré caractérisée en ce qu'elle est du genre de celles obtenues selon l'une quelconque des revendications 1 à 8.