FR 2108079 A1 19720512 FR 7129456 A 19710730 71 29456 1 2108079 La présente invention concerne de façon générale les procédés et les appa-Efcils de test automatique pour circuits électroniques, et plus particulièrement, un procédé et un appareil de test de blocs semiconducteurs renfermant un réseau dB circuits de mémoires bistables. 5 Les systèmes de mémoire avancée avec leurs vitesses élevées, leurs densités importantes et leurs fortes dissipations de puissance posent des problèmes particuliers au regard des techniques de test classiques. Pour ceux qui connaissent ce domaine, les raisons sont évidentes. Les vitesses élevées limitent la souplesse du testeur. Un testeur conçu pour fonctionner à une vitesse de répétition dé-•JO terminée est nécessairement limité à quelques cas de tests, et il est rapidement inutilisable dès que l'on veut obtenir une amélioration des performances du dispositif. Un problème secondaire bien qu'important est l'absorption des données à la vitesse demandée. La densité élevée est directement liée au nombre de tests nécessaires pour garantir complètement la performance du dispositif et elle est •J5 liée indirectement à la probabilité des interactions sur le bloc. La dissipation de puissance élevée apporte une restriction sévère sur le temps de test disponible pour la test du bloc, sans nécessiter des moyens de refroidissement du bloc, de la tranche ou du module. C'est par conséquent un objet de la présente invention de tester un réseau 20 ou circuit de mémoire monolithique à semiconducteur en simulant les vitesses machines et simultanément fournir des configurations de test souples qui testent presque tous les défauts possibles qui peuvent se produire dans le réseau ou circuit. Un autre objet de cette invention est de proposer un procédé de test plus 25 efficace pour tester des défauts possibles dans un bloc semiconducteur dans un temps de test suffisamment court de façon à empêcher un échauffement non souhaitable du bloc. Un autre objet de l'invention est de composer un test valable pour les interactions entre les cellules de mémoires dans un réseau monolithique et pour 30 vérifier que les cellules particulières à l'intérieur du réseau accepteront et liront les données à une vitesse prescrite. Conformément au procédé de l'invention, les objets précédents et autres seront réalisés dans une réalisation préférée en prévoyant un testeur de réseau monolithique sous la commande d'un ordinateur programmable. Un testeur communi-35 que avec l'ordinateur dans un mode d'opération à vol de cycle, à travers une circuiterie logique d'interface qui fournit la synchronisation et le contrôle nécessaire pour lire directement l'information ou l'écrire directement dans la mémoire à tore de l'ordinateur. La configuration de test est chargée dans une zone de la mémoire à tore et l'adresse est donnée au circuit logique d'interface 40 par une instruction. La configuration se compose de mots qui quand ils sont 71 29456 2 2108079 décodés enclenchent des générateurs d'impulsions programmables pour exciter de façon correcte le bloc sous test. La circuiterie logique d'interface comporte aussi un circuit logique de décision pour déterminer si le test se déroule bien ou est défaillant, et une autre adresse de tore est prévue à la circuiterie logique 5 d'interface, qui est la zone où les résultats de test sont emmagasinés. Les générateurs d'impulsion sont programmables pour les quatre conditions. Des discrimi-nateurs avec une entrée d'échantillonnage sont utilisés pour détecter les courants de sortie du dispositif sous test. Un retard programmable fait basculer le discriminateur à n'importe quel moment pendant l'impulsion de sortie. Un conver-•jq tisseur digital-analogique permet la conversion de l'information digitale provenant du circuit logique d'interface en niveau de tension analogique correcte nécessaire pour la commande de la polarisation en courant continu du bloc, la largeur du bloc et les niveaux supérieur et inférieur des générateurs d'impulsions, et le retard de sonde pour Ibs discriminateurs. A partir des résultats de test 15 enmagasinés dans la mémoire à tore de l'ordinateur, un programme de diagnostic d'erreur prend une décision faisant apparaître le mode d'erreur. Le résultat des diagnostics est imprimé en code digital pour indiquer le type d'erreur. D'autres objets, caractéristiques et avantages de la présente invention rassortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce 20 texte qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est un diagramme synoptique d'un testeur de réseau monolithique conforme à l'invention. La figure 2 est un diagramme de synchronisation utilisant le cylce de test classique du testeur. 25 La figure 3 est un diagramme des temps illustrant la synchronisation de test de la cellule de mémoire. La figure 4 est un diagramme de la circuiterie logique d'interface dans le mode de fonctionnement à vol de cycle. La figure 5 est un bloc partiel et un diagramme partiel d'un générateur d'-30 impulsions programmables . La figure B est un diagramme synoptique des discriminateurs programmables utilisés pour mesurer un signal de sortie du dispositif sous test. La figure 7 est une vue partielle et représente un diagramme schématique du retard électronique utilisé dans les discriminateurs programmables. 35 La figure 8 est un diagramme schématique simplifié d'un discriminateur. La figure 9 est un diagramme schématique d'un système de conversion digital-analogiqus. Se référant maintenant aux dessins et plus particulièrement à la figure 1, un bloc ée mémoire 10 est représenté connecté à une sonde 11 par l'intermédiaire 40 de plusieurs conducteurs d'entrée 12 pour réaliser le test. Supposons un bloc 71 29456 3 2108079 à 256 cellules (16x16), seulement 8 bits d'adresse sont nécessaires pour les blocs particuliers pour lesquels le testeur est utilisé. Ceci parce que chaque bloc renferme un décodeur. En conséquence, il y a un total de 8 connexions d'adresse externe 12 vers le bloc 10, 4 dans la direction X, 4 dans la direction Y, 5 chaque jeu de quatre lignes étant connecté à un décodeur comprenant 8 sorties, les autres lignes externes 12 comportent la ligne de sélection, les lignes d'entrée de sortie de donnée, les différentes lignes de tension de polarisation et de référence. Le bloc 10 est correctement polarisé en courant continu par la ligne 13a à -jq partir du système de mémoire intermédiaire tension-courant (V-I) 14a. Les entrées de synchronisation, les commandes, les données et les adresses en bloc sont fournies par les générateurs d'impulsions programmables 15 par la ligne 16. Les générateurs d'impulsions programmables 15, en définitive reçoivent des tensions sur la ligne 17 à partir du système de conversion digital-analogique 14 qui -]5 commande la largeur d'impulsion, les niveaux haut et bas et un temps de retard à partir du circuit d'échantillonnage 23. La commande X, Y, Z de la sonde 11 sous le contrôle du programme est transmise sur la ligne 18 à partir du circuit logique d'interface 19. La connexion de la sortie des données de la sonde 11 avec le système de mesure est réalisée par la ligne 20 aboutissant aux discrimi-2Q nateurs programmables 21. Le système de conversion digital-analogique 14 fournit aussi des tensions de référence programmées pour le retard de référence des discriminateurs 21 sur la ligne 22. Le circuit d'échantillonnage 23 fournit une impulsion fondamentale de déclen -25 chement Cà To) aux générateurs d'impulsions programmables 15 et aux discriminateurs 21 par l'intermédiaire d'une ligne à retard électronique programmable 23a par les lignes 24 et 25 respectivement. La référence principale 23 reçoit en définitive, l'horloge du système de basculement de l'ordinateur par la ligne 26 par l'intermédiaire du circuit logique d'interface 19. 30 Le circuit logique d'interface 19 envoie aussi la'commande de configuration d'impulsions sur la ligne 27 aux générateurs d'impulsions, programmables 15 et un signal d'entrée digital sur la ligne 28 au système de conversion digital-ana-logique 14. Les signaux de sortie provenant des discriminateurs programmables 21 sont transmis sur la ligne 29 au circuit logique de décision contenu dans le 35 circuit logique d'interface 19, pour donner une décision d'acceptation ou de défaillance. Le circuit logique d'interface communique sur deux canaux 30 et 31 avec l'ordinateur 32. Le premier canal 30 fournit une commande de programme directe pour faire fonctionner la sonde 11, le système de conversion 14 et la mémoire intermédiaire V-I 14a. Le second canal 31 est le canal fonctionnant en " 40 vol de cycle. Ce canal est un canal à données rapides utilisé pour transmettre des configurations de bits au testeur et pour lire les données renvoyées à 71 29456 4 2108079 partir de l'interface. L'entrée où opère l'utilisateur du système de test est représentée par le programme 33 envoyé à l'ordinateur 32 par la ligne 34. L'ordinateur fonctionne sur les résultats du test correct erreur avec un programme de diagnostic et 5 prend une décision en cas de défaut. Les résultats du test sont transmis sur la ligne 35 à l'imprimante 3B où le résultat du diagnostic est imprimé sous forme d'une matrice 16 x 16 avec un codage digital pour indiquer le type de panne. Ainsi, il est prévu un enregistrement permanent pour la garde des données dans le but d'une analyse ultérieure. 10 Un avantage particulier du testeur est qu'il peut utiliser un ordinateur ayant un temps de cycle relativement faible (2,2 microsecondes) pour tester sur une base de temps réel simulée un réseau de mémoire monolithique ayant un temps d'accès relativement rapide (6 nanosecondes). La figure 2 représente la synchronisation du système de base. Parfois, pendant le cycle de test de 2,2 microsecon-15 des, qui correspond au temps de cycle de l'ordinateur, l'impulsion d'échantillonnage est générée. Ceci en définitive met en route une impulsion de test de cellule de 12 nanosecondes. On appréciera que, puisque le bloc mémoire doit fonctionner sur un temps d'accès de six nanosecondes, dans ce cas il est important pendant le test de traiter le bloc sur la même base de temps. Cependant, puisque 20 le temps de cycle de l'ordinateur est beaucoup plus grand que le temps d'accès du réseau de mémoire, il est prévu des moyens pour accéder au bloc deux fois è l'intérieur d'un seul temps de cycle d'ordinateur. Le test en temps réel simulé ainsi appelé est réalisé grâce à deux commutateurs analogiques rapides commandant la largeur d'impulsion et le temps de retard d'un des générateurs d'impulsions pro-25 grammables 15. La synchronisation de test des cellules pour trois conditions de test est représentée sur la figure 3. A chacun des diagrammes de temps qui sont appelés successivement adresss, sélection, entrée des données, accès à la mémoire / emmagasinage, sortie des données, correspond aux signaux apparaissant sur les li-30 gnes de connexion externes 12 du bloc 10. Le système de conversion digital-analogique 14 et les générateurs d'impulsions programmables 15 en combinaison avec deux commutateurs analogiques rapides génèrent trois signaux de sélection possibles : (1) Une-impulsion de 6 nanosecondes commençant en TO,finissant en T1 et spé-35 cifiant une opération d'écriture non suivie d'une opération de lecture. (2) Une impulsion de 12 nanosecondes commençant en T0 et finissant en T2 pour spécifier une opération d'écriture suivie par une opération de lecture. (3) Une impulsion de 6 nanosecondes commençant en T1 et finissant en T2 et spécifiant une opération de lecture qui n'est pas précédée d'une opération d' 40 écriture. 71 29456 2108079 Cette synchronisation de test de cellules est utilisée dans la configuration de test particulière utilisée dans l'invention pour détecter les modes de défaillance suivants : BLOCAGES 5 Dans ce mode de panne, une cellule reste dans un état stable sans tenir comp te de l'information emmagasinée. Ceci est codé comme suit: 50 - dans l'état"0". 51 -dans l'état "1". ADRESSAGE MULTIPLE (HA) 10 Ce mode de panne se produit lorsque l'écriture dans une adresse de la cellu le entraîne l'écriture de l'information dans deux cellules ou dans plusieurs cellules. PERTURBATIONS Ce mode de défaillance se manifeste lorsqu'une opération sur la cellule "A" 15 affecte le contenu de la cellule "B". Un certain nombre de variations sont possibles et sont codées comme ci-dessous: W1D1 - le fait d'écrire "1" sur A entraine l'écriture de "1" en B R1D1 - le fait de lire "1" sur A entraîne l'écriture de "1" en B WOD1 - Le fait d'écrire "0"sur A entraîne l'écriture de "1" en B 20 R0D1 - le fait de lire "0" sur A entraîne l'écriture de "1" en B W1D0 - le fait de lire "1" sur A entraîne l'écriture de "0" en B RID0 - le fait de lire "1" sur A entraîne l'écriture de "0" en B W0D0 - le fait d'écrire "0" sur A entraîne l'écriture de "0" en B R0D0 - le fait de lire "0" sur A entraîne l'écriture de "0" en B 25 RECUPERATION DE BIT (BR) En supposant que tous les bits sur une ligne de mots, excepté la cellule "A" ont le même état, ce mode de défaillance se produit lorsque la cellule "A" ne peut pas être lue correctement. La configuration de test conforme à l'invention détectera ces modes de dé-30 faut en un nombre minimum de cycle de test avec la qualification suivante. Les défauts qui peuvent être causés par une opération et corrigés par l'opération suivante ne sont pas détectés. Un adressage multiple est supposé être bilatéral. Toujours, en supposant un bloc de mémoire de 256 cellules (réseau de 16x16), des cellules sont adressées progressivement de la cellule 000 à la cellule 255. La 35 configuration de test est comme suit: Etape (1) . Ecrire "1", dans chaque cellule (initialisation). Etape (2). Lire "1", écrire "0", lire "0", écrire "1" dans chaque cellule Etape (3) . Lire "1", écrire "0" dans chaque cellule. Etape (4) . Lire "0", écrire "1", lire (1), écrire (0) dans chaque cellule. 40 Etape (5) . Lire "0" , écrire "1" dans chaque cellule. 71 29456 6 2108079 10 15 Les données de sortie du réseau de mémoire résultant de cette configuration de test sont analysées comme suit: Etape (2). La lecture d'un "1" teste la possibilité de la cellule à garder l'état "1" 8t les éléments d'interactions ou perturbations des cellules dans l'état "1". La lecture d'un "0", teste la possibilité de la cellule à être commutée dans l'etat"0", dans un champ de "1". Etape (3). La lecture d'un "1" teste des adressages multiples dûs au mauvais fonctionnement du circuit de décodage pour l'état M1" et la partie restante des interactions ou perturbations des cellules dans l'état "1". Etape (4) . La lecture d'un "1" teste la possibilité de la cellule à maintenir l'état "0" et une partie des interactions ou perturbations des cellules dans l'état La lecture d'un "1" teste la possibilité des cellules à être commutées à l'état "1" dans un champ de "0". Etape (5). La lecture d'un "0" teste l'adressage multiple dûe au mauvais fonctionnement du circuit de décodage "0" et la partie restante des interactions ou des cellules dans l'état "0", La suite est résumée dans le tableau 1 cidessous: TABLEAU 1 Configuration de test de bloc 20 ENTREE CATEGORIE DE PANNE MODES DE PANNES DETECTEES des cycles de test CONTROLE ADRESSE W1 25 R1 ] W0R0 jr * 0- W 1 J 30 R1 WD R0 } * 0 ■ 255 -255 .255 W1R1 f * 255. WQ J R0 "J wi f* 255- tInitialisations) A S0, W1D1, R1D1, W001, R0D1 B S1, récupération de bits C S0, MA, R1D1, W0D1, R0D1, W1D1 A' S1, R1D0, W0D0, R0D0, W1D0 B* SO, récupération de bits C* S1, MA, RODO, W1D0, R1D0, WODO 25B 256 X 3 256 X 2 256 X 3 256 X 2 35 40 2816 = Nombre total de cycles de test 1536 = Nombre total des lectures Temps de test total pour un cycle de : 2,2 microsecondes : 6,2 nanosecondes * Les parenthèses indiquent que les configurations soibt traitées comme un groupe sur chaque adresse 71 29456 7 2108079 En se référant au tableau 1, une cellule qui ne lit par la donnée indiquée dans la colonne de contrôle appartient à la catégorie de panne associée à cette lecture. Cette catégorie englobe l'ensemble des modes de panne dans la colonne "mode de pannes détectées". Une simple lecture par conséquent n'indique pas explicitement» lè mode de panne. Cependant, six lectures sont réalisées par cellule. - •*- SO Catégories de panne A B C A' B' C' X X X / S1 X X X BR X X ' MA X X D1 " " X X DO " " X X TABLEAU 2 Des perturbations peuvent être ultérieurement classifiées par une configuration secondaire pour déterminer la cellule qui les a causées et par quelle opération. L'analyse de donnée est réalisée par une sous-routine de diagnostic de panne qui peut être appelée à partir du programme de l'utilisateur. Appel FDIAG (OUT) où OUT CSORTIE) est le nom du réseau de sortie utilisé dans la sous-routine de test. Les objectifs de la sous-routine de FDIAG sont: 1. Redisposition des données brutes sous forme utilisable, c'est à dire, 256 mots de 6 bits de donnée chacun. 2. Comparer les données comme il est représenté dans le tableau 2. 3. Impression des défauts de blocs comme il est représenté dans le format de sortie. FORMAT DE SORTIE L'impression représente une matrice 16 x 16 . Une bonne cellule est indiquée par un astérisque. Une cellule défectueuse est indiquée par un code d'erreur numérique indiquant le mode de défaut particulier. Le circuit logique d'interface 19 possède deux parties. La première partie est une partie de conversion digital-analogique qui communique entre l'ordinateur 32 et le système de conversion digitatanalogique 14 utilisant une écriture directe [aucun niveau d'interruption). Cela prend 3 cycles machines ou 6,6 microsecondes par canal pour remettre à jour les convertisseurs digitaux - analogiques. La seconde partie du circuit logique d'interface est la partie à vol de cycles. Quand tous les canaux sur les convertisseurs digitaux analogiques ont été mis à jour, la partie d'écriture à vol de cycle initie l'envoi de l'information en utilisant un cycle machine soit 2,2 microsecondes pour contrôler le circuit d'é 71 29456 8 2108079 chantillonnage 23 et choisir les générateurs d'impulsions 15 qui seront enclenchés ou non à partir de la porte de référence. Ceci est réalisé en partie par l'intermédiaire d'un registre 37 de configuration de test à 16 bits représenté dans la figure 4. La partie à vol de cycle du circuit logique d'interface 19 uti-5 lise aussi une lecture à vol de cycle pour renvoyer 16 bits d'information [quand ils sont prêts) à l'ordinateur 32. Ces données sont accumulées dans la mémoire intermédiaire 38 de données à 16 bits sous la forme correct/erreur, à "0" logique pour le passage et un "1" logique pour la panne, sans tenir compte de ce que la lecture est égale à 1 ou □. 10 Un exemple de générateur d'impulsions programmables est représenté de façon schématique dans la figure 5. Le but de ce circuit est de générer des impulsions d'amplitude variable et/ou de largeur variable synchronisées de façon précise pour commander le réseau de mémoire qui subit le test. Le générateur se compose de deux canaux de génération d'impulsions 39 et 40, chacun possédant une diode 15 à temps de recouvrement réduit (dite diode Snap) 41 et 42 respectivement, agissant comme un générateur d'impulsions. Les signaux de sortie de la diode à snap sont envoyés dans un pont à diode comportant des diodes 43, 44 et 45. Aussi, l'alimentation du pont est une source de courant réglable 46 qui est commandée par une tension fournie par le système de conversion digital/analogique 14. La 20 tension à la borne 45 est aussi fournie par le système de conversion 14 et, avec la tension contrôlant la source de courant 48, donc les niveaux haut et bas, liamplitude de l'impulsion de sortie est contrôlée. La largeur de l'impulsion de sortie est déterminée par la différence de temps entre les bords avant des signaux d'entrée provenant des canaux 39 et 40. Les deux canaux reçoivent un si-25 gnal d'entrée d'échantillonnage à la borne 48. Le signal d'entrée est envoyé aux circuits de retard variable programmable 49 et 50 respectivement, dont la nature sera décrite en.détail dans la partie qui va suivre de cette demande. Les générateurs d'impulsion à diodes/snap 41 et 42 lorsqu'ils sont déclenchés par une impulsion devenant positive à partir de leurs circuits de retard respec-30 tifs 49 et 50, donnent des impulsions de sortie négatives. Dans le canal 39, cette impulsion de sortie négative est d'abord inversée par l'inverseur 51 pour donner une impulsion devenant positive au temps T1 et ensuite envoyée dans le pont à diodes. D'autre part, le signal de sortie du générateur 42 devenant négatif au temps Test envoyé directement au pont à diodes donnant une impulsion 35 de sortie synchronisée de façon précise, et apparaissan à la borne de sortie 52. Le dispositif de mesure qui comporte des discriminateurs programmables 21 est représenté dans la figure 6. Quatre discriminateurs à diodes à effet tunnel 53, 54, 55 et 56 détectent les données sur la ligne de sortie 20 provenant de la sonde 12. Ces unités comparent l'impulsion de sortie à un moment déterminé 40 par le retard programmable 57 jusqu'à des niveaux prédéterminés établis par 71 29456 9 2108079 le dispositif de conversion digital-analogique 14. Les discriminateurs sont programmés pour les limites FPUL, LPUL, LNDL et PINDL. Lorsque la somme: du courant de référence provenant des dispositifs à retard57, du courant de référence provenant du dispositif de conversion digital/analogique 14 et du courant de don-5 née sur la ligne 20 excède le courant de crête de la diode, on obtient à la sortie du discriminateur une impulsion de 3 volts et de 50 nanosecondes de largeur approximativement. Les quatre signaux de sortie sont comparés dans le dispositif logique de décision 58 avec les données attendues pour générer le signal de sortie correct/erreur (ou panne). Par exemple, si une configuration R1 était utili-1Q sée et tous les discriminateurs exceptés celui programmé sur NPUL étaient supprimés, alors un "1" est enregistré dans la mémoire intermédiaire de donnée 38» autrement, un "0" serait enregistré. Un procédé identique est utilisé pour détecter une condition de passage "0" Un retard électronique peut être utilisé en même temps que des générateurs 15 d'impulsions programmables 15 et discriminateur 21 est représenté dans la figure 7. Ce circuit possède un signal de sortie dont le temps d'apparition par rapport à l'entrée est une fonction linéaire d'une tension de commande programmée. Le retard est obtenu en chargeant la capacité 59 avec un courant constant. Le circuit utilise deux rampes de tension. Une se produit au noeud A et l'autre se 20 produit au noeud B. La rampe au noeud B est la rampe de retard, tandis que le noeud A n'affecte pas le retard. Avant que le circuit soit basculé, le générateur de courant 60 C10 milliampèfces) absorbe tout le courant provenant de la source de courant de 5 milliampères 61 à travers la diode déconnectée 62. L'amplificateur de commande 63 utilisé pour établir un potentiel négatif connu en 25 neoud A, fournit à nouveau 5 milliampères à travers la diode de maintien -64. Lorsqu'un signal d'entrée appliqué à la borne 65 fait basculer le circuit bista-ble 66 dans son état conducteur, il y a approximativement 17 milliampères d'un courant qui est commuté dans le noeud A à partir de la source de courant 67 de 20 milliampères. Le circuit bistable 66 demande 3 milliampères pour le mainte-30 nir dans sa condition conducteur. Les 17 milliampères s'écoulant entre le noeud A à partir du bistable 67 fournissent 10 milliampères nécessaires pour satisfaire le générateur de courant 60 avec un excès de 7 milliampères pour charger la capacité parasite 68 au noeud A. On obtient ainsi la première rampe de tension. 6e qui, en définitive,polarise en inverse à la fois la diode de maintien 64 et 35 la diode de découffege 62. Lorsque la diode de découplage Cqinsi appelée parce qu'elle déconnecte la seconde rampe des perturbations des étages précédents) est polarisée en inverse, le courant provenant de la source 61 de 5 milliampères est commuté dans le condensateur 59 au noeud B, Avant que la diode de découplage soit polarisée en inverse, le noeud B était au même potentiel que la sortie de 40 l'amplificateur de contrôle 63. Comme le condensateur 59 se charge, la seconde 71 29456 10 2108079 rampe monte à partir de ce niveau négatif. Le temps que prend la source de 5 milliampères pour charger le condensateur jusqu'à 0 volt (point de détection) est le temps de retard donné par : où T est le temps en secondes, C est la capacité en farads, et V est la charge sur le condensateur 59 dans la tension du condensateur en volts et I est le courant de charge ampères. Le circuit de détection 69 déclenche le circuit de mise en forme 70 tandis qu'au même moment il restaure le circuit bistable 66. Le courant de 17 milliampères est alors commuté à partir du noeud A. Les deux capaci-tés de rampe se déchargent, et le circuit retourne à son état de repos. A titre d'exemple, un discriminateur est représenté en détail dans la figure 8. En général, le discriminateur est un monostable échantillonné composé d'une diode 71 à effet tunnel. Il y a un temps contrôlé entre l'excitation d'entrée qui crée l'impulsion d'échantillonnage et le signal de test. Si le niveau du si-gnal au temps d'arrivée de l'échantillonnage est supérieur au niveau de référence, la diode tunnel 71 commutera à son état de tension élevée. Le détecteur 72 détecte le changement d'état, déclenche la sortie et restaure la diode à effet tunnel à son état de tension faible. Le système digital-analogique qui fournit; la référence et les tensions de 2Q commande aux générateurs d'impulsions programmables 15 et aux discriminateurs 21, mais également que les tensions de polarisation au bloc 10 sous test, est représenté en détail dans la figure 9. Ce système est de façon classique un système de conversion digital-analogique à multicanaux comprenant un seul convertisseur digital-analogique 73 et des circuits de maintien et d'échantillonnage mul-25 tiple dans la mémoire analogique 74. Ceci est un circuit de maintien et d'échantillonnage par canaux de sortie dans la mémoire analogique 74. Le système travaille en temps partagé pour transmettre de façon continue un grand nombre de signaux d'entrée de donnée digitaux sur le même canal au convertisseur digital analogique en parallèle unique 73, de façon séquentielle, et connectant de façon 30 synchrone la sortie du convertisseur au circuit de maintien et d'échantillonnage approprié dans les canaux analogiques.Les données d'entrée digitales et les valeurs analogiques de sortie ne doivent pas être continuellement multiplexées mais aussi emmagasinées. Pour réaliser ceci, quatre blocs fonctionnels principaux représentés dans la figure 9 sont nécessaires. Le bloc 1 comporte la mémoire digita-35 le d'entrée 75 par exemple des registres, une mémoire à tore ou une mémoire monolithique. Le bloc 2 comprend le commutateur digital 76 et les circuits de contrôle et de synchronisation 77. Le bloc 3 est le convertisseur digital -analogique 73. Le bloc 4 comporte un commutateur analogique 78 commandé par une mémoire analogique 74 et un circuit logique 77. 40 Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins 71 29456 n 2108079 les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utile sans pour autant sortir du cadre de ladite invention. 71 29456 12 2108079 REVENDICATIONS 1.- Dispositif de test en temps réel simulé d'un réseau de circuits semiconducteurs monolithiques caractérisé en ce qu'il comprend: 5 a) un ordinateur programmable comportant une configuration de test chargée dans sa mémoire, b) un interface qui communique avec l'information lue ou écrite par l'ordinateur dans la mémoire dudit ordinateur, c) des moyens de génération d'impulsions programmables sensibles aux mots 10 de ladite configuration de test tandis qu'elle est lue par ledit interface pour permettre les excitations électriques appropriées audit réseau sous test, d) une sonde connectée à la sortie des dits moyens de génération, adaptée pour alimenter en impulsions ainsi générées vers ledit réseau et e) au moins un discriminateur programmable connecté pour recevoir des impul-15 sions de sortie de ladite sonde et sensibles aux mots de ladite configuration du test lu par ledit interface, pour créer une information de sortie d'acceptation (correct) ou de rejet (erreur) qui soit synchronisée avec les dites excitations d'entrée. 20 2.- Dispositif selon la revendication 1 caractérisé en ce qu'il comprend en outre un convertisseur digital-analogique connecté audit interface pour recevoir les mots digitaux lus dans ladite mémoire d'ordinateur et générant des niveaux de tension analogiques pour contrôler les dits moyens de génération et ledit discriminateur. 25 3.- Dispositif selon la revendication 2 caractérisé en ce que ledit convertisseur est aussi connecté à ladite sonde et génère des tensions de polarisation selon la nature du réseau de mémoire sous test sous le contrôle du programme d'ordinateur. 30 4.- Dispositif selon la revendication 3 caractérisé en ce que ledit interface est connecté directement à ladite sonde permettant par ce moyen la commande de son adresse par le programme d'ordinateur, 35 5,- Dispositif selon la revendication 4 caractérisé en ce que la sortie dudit discriminateur est connectée audit interface et les résultats du test sont écrits dans la mémoire de l'ordinateur. 6.- Dispositif selon la revendication 5 dans lequel lfordinateur utilise un 40 programme de diagnostic de panne pour créer une information selon le type de 71 29456 13 2108079 mode de panne qui se produit caractérise en ce qu'il comprend en outre une imprimante connectée audit ordinateur pour imprimer les résultats du diagnostic avec un codage digital pour indiquer le type de la panne. 5 7.- Dispositif selon la revendication 1 caractérisé en ce que le temps du cycle de l'ordinateur est séquentiellement plus grand que le temps d'accès au réseau qui est testé et en outre comprend un dispositif d'échantillonnage connecté audit interface et sensible à l'horloge de l'ordinateur pour générer une référence d'échantillonnage pendant le temps de cycle de l'ordinateur pour faire 10 fonctionner le réseau sur une base de temps réelle simulée. B.- Dispositif selon la revendication 7 caractérisé en ce que les dits moyens de génération et ledit discriminateur sont sensibles à ladite référence et aux mots de ladite configuration de test pour accéder au réseau deux fois 15 lors d'un seul, cycle d'ordinateur et fournir de façon sélective: une opération d'écriture suivie par une opération de lecture ou enfin une opération de lecture qui n'est pas précédée par une opération d'écriture. 9.- Procédé de test en temps réel simulé d'un réseau de mémoire monolithique 20 caractérisé en ce qu'il comprend les étapes suivantes:' a) écriture d'un "1" dans chaque cellule pour initialiser le réseau, b) lecture d'un "1", écriture d'un "0", lecture d'un "1", écriture d'un "0" dans chaque cellule pour tester la possibilité des cellules à maintenir l'état "1" et les éléments d'interaction des cellules dans l'état "1" et pour tester 25 la possibilité des cellules d'être commutées à l'état "Q" dans un champ de "1" c) lecture d'un "1" , écriture d'un "0" dans chaque cellule pour tester l'adressage multiple pour l'état "1" et l'élément restant des interactions des cellules dans l'état "1" d) lecture d'un "0", écriture d'un "1", lecture d'un "1" , écriture d'un "0" 30 dans chaque cellule pour tester la possibilité des cellules à maintenir l'état "0", et un élément des interactions des cellules dans l'état "0" et pour tester la possibilité de cellule à commuter dans l'état "1" dans un champ de "0" et, e) lecture d'un "0", écriture d'un "1" dans chaque cellule pour tester l'adressage multiple pour l'état "0" et l'élément restant des interactions des 35 cellules dans l'état "0".