FR 2041217 A1 19710129 FR 7015763 A 19700429 70 15763 i 2041217 La présente invention a pour objet un synchronisatèur de caractères de parité codés, et plus particulièrement, un générateur de bits dë synchronisation de caractères. Lors de la transmission de messages binaires codés, la 5 station réceptrice doit dcodfer le message transmis. Généralement, le message est constitué d'une série de mots, consistant en une séquence de caractères. Ces caractères peuvent se présenter sous la forme d'un certain nombre de bits à deux niveaux, tels que ceux utilisés dans les systèmes binaires, à savoir les uns et les zéros. Afin de décoder le message avec précision, 10 la station réceptrice doit pouvoir identifier et distinguer un caractère d'un autre . Ceci est obtenu par recherche et arrêt sur l'information de synchronisation contenue dans le message transmis. Cependant, dans la pratique, il se produit des perturbations dans la transmission, ayant pour résultat des erreurs dans les bits à deux 15 niveaux. Les bits peuvent être omis, ou leurs niveaux déformés, ce qui peut conduire à inverser les uns et les zéros. En conséquence, le récepteur doit, en outre, pouvoir détecter et corriger ces erreurs. A cette fin, diverses formes de systèmes de codage de transmission ont été utilisées. Une de-ces formes utilise la parité. 20 Pour cela, Un ou plusieurs bits est ajouté à chaque caractère, afin d'assigner à chaque caractère un paramètre statistique, identifiable, unique et commun. Lés erreurs peuvent être détectées, localisées, et corrigées en fonction du nombre de bits de parité utilisés dans chaque caractère. Dans les systèmes à auto-centrage, l'information de parité 25 est contrôlée et utilisée pour enregistrer les mots-codes reçus, par 1 décalage de ces mots-codes d'un bit à la fois, jusqu'à ce que les erreurs de parité ne soient plus détectées. Ces systèmes, ainsi que d'autres utilisant les signaux de parité, sont relativement lents et compliqués. Il en résulte un coût très élevé de l'équipement. 30 Dans d'autres systèmes, ïinforrnation de synchronisation supplémentaire est ajoutée au message, les mots sont davantages espacés, ou une information redondante est ajoutée» Ces techniques tendent à réduire la capacité des canaux. L'invention se propose d'engendrer des bits de synchronisation 35 auto-rythmeurs, par utilisation de bits de parité* pour synchroniser la séquence de caractères dans des messages codes binaires. L'invention atteint ce but en engendrant un bit représentant la parité, ayant une valeur binaire donnée, et se produisant en une position 70 15763 2 2041217 de bits ordinals déterminée pour chaque caractère, tant que la valeur binaire du bit de parité est correcte. Ce bit représentant la parité est alors utilisé pour engendrer- un bit auto-rythmeur d'enregistrement dans cette position de bit ordinal déterminée, qui subs^te par la suite indépendam-5 ment du bit représentant la parité. Ce bit auto-rythmeur d'enregistrement est'utilisé pour synchroniser chaque caractère codé du message reçu ultérieurement. Une caractéristique de l'invention consiste à engendrer initialement un bit auto-rythmeur de synchronisation seulement lorsque les 10 caractères reçus sont conformes à la condition de parité établie. Tant que les caractères reçus initialement satisfont à cette exigence, un bit de synchronisation est engendré en continu indépendamment des défauts de parité qui s'ensuivent. Cependant, dans une certaine forme de détection de synchronisation, lorsqu'un nombre déterminé de caractères successifs ne 15 satisfait-pas au paramètre de parité établi, un défaut de synchronisation est indiqué. Cette condition de défaut de synchronisation peut être détectée^ et une action immédiate est entreprise pour retrouve! à cette synchronisation. Dans ce cas, le bit de synchronisation auto-rythmeur est effacé, puisqu'une condition de non-synchronisation a été établie, et le générateur de bit 20 représentant la parité est à nouveau utilisé pour engendrer un bit autorythmeur suivant. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif, en référence au dessin annexé dans lequel : 25 - la figure 1 est un schéma synoptique d'un générateur de bit de synchronisation auto-rythmeuis de parité, conforme à un mode de réalisation de l'invention ; - la figure 2 est un schéma synoptique d'un mode de réalisation d'un système tel que représenté sur la figure 1, et représente un générateur 30 de bits de synchronisation auto-cythmeur^utilisé pour engendrer un courant de bits de synchronisation, à partir d'un signal d'entrée ayant un seul bit de parité par caractère. La figure 1 représente un schéma synoptique d'un synchronisateur de parité de caractère, auquel est appliqué un courant unique de caractères 35 séquentiels codés binaires à n bits Chaque bit dans chacun des caractères du signal appliqué occupe une position séparée parmi les positions de ri bits, l'un de ces m bits étant un bits de parité. Ce signal d'entrée est appliqué à un générasteur 12 de bits représentant la paritéj et au détecteur de • synchronisation 10. 70 15.7 63 3 2041217 Le synchronisateur de parité de caractère a un mdde de recherche, et un mode de fonctionnement. Dans le mode de recherche, le générateur 12 de bits représentant la parité, contrôle la parité de bits successifs, et engettdre un bit de sortie désigné ci-dessous BP, 5 en une position déterminée de bit ordinal, dans chacun des caractères à n bit^ et pour chaque/caractère, seulement lorsqu'une condition de parité pré-établie est satisfaite. Ce bit BP engendré représente un marqueur de rythme, ayant toujdkirs la même valeur binaire pour chaque caractère. .Le bit BP est alors appliqué à un générateur 16 de bits auto-rythmeurs. 10 Entre temps, un générateur 14, engendre n bit§ en réponse à un signal de déclenchement D provenant du dispositif 20 d'une manière décrite ci-dessous, à raison d'un bit pour chaque position de bit dans chaque caractère successif reçu. Ces n bits sont appliqués à un générateur 16 de bits auto-rythmeurs. Lorsqu'un des bits provenant du générateur 12 coi'ncide dans le 15 temps avec l'un des n bits provenant du générateur 14, le générateur 16 de bits auto-rythmeurs engendre à nouveau des bits et les enregistre dans ces positions, effaçant le reste des n bits. Ce cycle continu d'enregistrement et de comparaison réduit d'un bit le contenu du générateur 16. Ce bit coi'ncidera dans le temps 20 avec le bit PB car les bits contenus dans les autres positions auront été effacés étant donné leur apparition fortuite. Ce hit est un bit auto-rythmeur désigné ci-dessous BAR, et est alors appliqué à la sortie 13, 21, pour synchroniser le signal codé reçu. A cet instant, le BAR met en circuit le dispositif de commande 18 le long cbla ligne 13, en produisant un signal de 25 sortie sur la ligne 11. Ce signal de sortie permet au générateur 16 d'engendrer le BAR indépendamment du générateur 12. Le système est alors en mode de fonctionnement. Lorsque ce mode de fonctionnement est établi, les erreurs du signal d'entrée n'ont aucun effet sur la production suivante du BAR 30 d'enregistrement. Par conséquent, te nouveaux emplacements de parité relatifs suivants, dans le signal reçu, peuvent entraîner une erreur de synchronisation entre le BAR et les caractères, dans le signal reçu. Un détecteur de synchronisation 10 est prévu pour remédier â cette condition, si elle se produit. Le détecteur 10 contrôle la parité 35 de chacun des caractères reçus. Il est évident que des disparités occasionnelles ne peuvent pas indiquer une condition de non-synchronisation. Par conséquent, le détecteur 10 est préréglé pour compter un nombre prédéterminé de disparités succe»,ves dans des caractères successifs. L'apparition de ce 70 15763 4 2041217 compte déterminé de défauts de parité successifs, par exemple trois, peut être utilisé pour indiquer un défaut de synchronisation plutôt qu'une erreur de transmission occasionnelle. A l'apparition de ce défaut de synchronisation, la sortie du détecteur 10 est appliquée au dispositif de 5 déclenchement 20. Celui-ci produit un signal de déclenchement D en réponse à un signal appliqué à une de ces entrées. Le signal D met hors circuit le dispositif de commande 18, supprimant le signal de sortie sur la ligne 11, et effaçant le BAR du générateur 16. En outre, le signal D est appliqué au générateur de n bits 14} et un nouveau cycle de recherche commence. Si, 10 pour une raison quelconque, telle qu'un affaiblissement, tous les bits à un niveau binaire correct sont effacés du générateur 16, cette condition est détectée par. le dispositif de déclenchement 20, le long de la ligne 19. En réponse à cette condition, le dispositif 20 engendre le signal de déclenchement D, et le cycle de recherche se répète. 15 La figure 2 représente une forme de réalisation du générateur représenté sur la figure 1. Le système de la figure 2 est adapté pour répondre à un signal d'entrée ayant un seul bit de parité ajouté à chaque caractère, et dans lequel la parité paire est utilisée. Le nombre de n bits utilisé dans cet exemple comprenant les bits de parité est de six (6). 20 Cependant, il faut noter que le nombre de bits de caractère, le nombre de bits de parité et leur correspondance, sont donnés uniquement à titre d'exemple. Dans le cas présent, le nombre de bits de caractère peut être beaucoup plus grand. Le nombre de bits de parité peut également varier. Le tableau A représëilte :un groupe de caractères et un code de parité 25 possible utilisé avec cet exemple. TABLEAU A Séquence de caractères Caractères Bits de parité 1 01110 1 2 01100 0 30 3 10000 1 4 10011 1 5 01010 0 Dans le tableau A, le bit de parité est un un ou un zéro, selon que le nombre de bits un dans le caractère transmis est pair ou impair. 35 Cet exemple utilisant la parité paire, le bit de parité sera un un, si le nombre de uns dans le caractère est impair, et zéro s'il est pair. Par conséquent, la condition de parité pré-établie dans ce cas est un bit de parité unique représentant la parité paire. 70 15763 5 2041217 Dans la figure 2, la séquence d'arrivée des caractères est appliquée au générateur 12 et au détecteur 10. Dans un but uniquement illustratif, le générateur 12 comprend un circuit NOR exclusif 22, un circuit à retard de un bit 23, et une bascule 24. 5 Le circuit NOR exclusif 22 engendre une sortie lorsque les deux signaux d'entrée s 9 équilibrent ai ad: b , c'est-à-dire lorsqu'ils sont tous les deux des zéros ou tous les deux des uns. Un bit à la sortie de la bascule 24 est retardé de un bit dans le temps par le circuit 23. La bascule 24 change uniquement d'état pour chaque un appliqué à une entrée, 10 la sortie étant un un ou un zéro. Le tableau B représente la production de BP par le générateur 12. TABLEAU B Séquence de caractères Circuit NOR exclusif 22 Entrée (a). 15 ..Sortie (b) (retard de 1 bit) Sortie 20 nième bit 0 1 1 1 0 1 0 (départ) 0 1 0 1 1 1 0 1 0 0 1 feP) 25 30 35 nième bit nième bit 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 (BP) 0 0 0 0 0 1 (BP) 0 0 0 70 15763 s 2041217 Circuit NOR exclusif 22 Séquence de caractères nième bit Entrée (a) 1 1 1 Sortie (b) (retard dé 1 bit) Sortie 1 0 1 1 0 1 (BP) 10 nième bit 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 1 1 1 (BP) 15 20 Il faut noter qu'il y a toujours un bitundans le nième, ou, dans ce cas, dans le ■ sizième bit de chaque caractère, à la sortie du générateur 12, indépendamment de la séquence de uns et de zéros dans le signal d'entrée. Ce bit dans la nième position est le bit représentant la parité (PB) et est toujours engendré pour chaque caractère satisfaisant à la condition de parité pré-établie. Par conséquent, le signal de message codé reçu est appliqué à la bascule 24 et à l'entrée du circuit NOR exclusif 22. La sortie retardée de un bit de la bascule 24 est appliquée à l'entrée (b) du circuit NOR exclusif 22. A la sortie de ce circuit 22 apparaît une séquence de bits qui comprend toujours au moins un bit dans la nième position 25 des caractères reçus. Le générateur de bits auto-rythmeurs 16 comprend un générateur de n bits 14, qui peut être un registre à décalage ou une ligne à retard (non représenté^ à n étages ou bien, comme dans cet exemple, à six étages, En réponse à un signal de déclenchement. D, les six étages du registre 14 30 sont positionnés sur des uns binaires. Ces uns sont engendrés en séquence par les lignes 15, 17 et une porte ET 44. La porte ET 44 laisse passer en direction du registre à décalage 14 seuls les bits'un" produits et enregistrés par le registre à décalage 14 qui coïncident dans le temps avec les bits "un" produits par le générateur 12. En se reportant, au tableau B, il apparaît que 35 la probabilité d' un seul bit"uri'produit en répétition dans les six étages de registre à décalage 14, est très élevée. Dans ce cas, pendant le temps de traitement du troisième caractère, un seul bit un passe en direction du registre à décalage 14, car la porte ET 44 aura effacé tous les autres. 70 15763 7 2041217 L'enregistement de ce bit un est accompli de la façon suivante : un détecteur 42 produit un signal de sortie uniquement lorsqu'un bit dans la nième position ordinale du registre à décalage: 14 est prés.ent, c'est-àdire lorsqdun bit un est détecté dans le dernier étage, et que seuls des zéros 5 sont présents dans les autres étages. Ce signal de sortie met en circuit le dispositif de commande 18 à l'entrée S. Le dispositif de commande 18 peut être une bascule 18a. Un signal de sortie de la bascule 18a^ est produit durant le temps pendant lequel aucun signal n'est appliqué à l'entrée R. Une entrée en R l'emporte sur une entrée en S et met hors circuit la 10 bascule 18a, comme il sera décrit plus loin. Le signal de sortie de la bascule 18a, en synchronisme avec le signal S, est appliqué à la porte ET 46. La seconde entrée de la porte ET 46 est constituée par les bits enregistrés dans le registre à décalage 14 le long de la ligne 15. La porte ET 46 est validée lorsque l'un de >ces bits est enregistré, et 25 Le dispositif de commande 18 constitue une caractéristique supplémentaire dans le but suivant. Dans les applications pratiques, des erreurs de transmission peuvent se produire. Il se peut que le générateur 16 produise un bit auto-rythmeur (BAR) et, par conséquent, il peut s'ensuivre des erreurs de parité dans des caractères non consécutifs. Ces erreurs 30 n'étant pas consécutives, il est probable qu'elles soient fortuites, et qu'elles ne se répètent pas. En outre, une condition de non-synchronisation se manifestera, lors d'erreurs consécutives. Par conséquent, la décision prise en cas d5erreurs fortuites consistera à ne rien entreprendre. Une caractéristique de l'invention consiste donc à ne rien entreprendre dans 35 le cas de conditions fortuites, tant que le générateur 16 continue d'engendrer des bits de synchronisation (BAR) jusqu'à ce que le BAR soit effacé, c'est-à-dire lorsque le dispositif de commande 18 est hors circuit. Cette production en continu est effectuée par la porte ET 46, qui shunte la 70 15763 8 2041217 porte ET 44, lorsque le BAR est engendré, tel que décrit précédemment. On suppose maintenant qu'une condition de non-synchronisation existe entre les Mts auto-rythmeurs BAR et les caractères reçus. Pour remédier à cette situation, la caractéristique suivante est prévue. A 5 l'instant où un caractère reçu est appliqué au générateur 12, il est également appliqué au détecteur de synchronisation 10. Le détecteur 10 comprend un circuit NOR exclusif 26, un circuit à retard de un bit 23a, une bascule 28, une porte ET 34, une porte ET 32, un inverseur 25, un compteur 30 et un détecteur 36. Le circuit 26, le circuit 23a^s et la bascule 28 effectuent 10 la même fonction que le générateur 12, produisant un bit représentant la parité (BP) à la sortie du circuit 26 qui est appliquée à la porte ET 34 et à l'inverseur 25. La sortie de l'inverseur 25 est appliquée à une entrée de la porte ET* 32. A cette porte ET 32 est également appliqué le signal de synchronisation S ef le bit auto-rythmeur BAR provenant du détecteur 42 15 par l'intermédiaire des lignes 31 et 29, respectivement. L'inverseur 25 produit un bit un lorsque la sortie du circuit 26 est zéro. La porte 32 produit une impulsion de sortie lorsqu'il existe une condition de signal "un" sur chacune des lignes 27, 29 et 31, ou en d'autres termes, lorsqu'il y a un défaut de parité dans un caractère. Le compteur 30 compte ces impulsions. 20 Lorsque le détecteur 36 détecte un compte complet dans le compteur 30, significatif d'une condition de non=synchronisation5 dans ce cas, trois erreurs consécutives, un signal de sortie est engendré et appliqué à la porte OU 38. La sortie de la porte 38, c'est-à-dire le signal de déclenchement D est appliqué à la bascule 18a_ à l'entrée R, mettant hors circuit la 25 bascule 18a^ déconnectant la porte 46 et effaçant le bit auto-rythmeur BAR. En même temps, le signal D déclenche le générateur 14, pour le démarrage du mode de recherche. Dans le cas d'erreurs occasionnelles, telles que notées ci-dessus, au reçu simultané d'un BP lorsqu'un caractère satisfait à la condition de parité, et du BAR provenant du détecteur 42, une porte ET 34 30 est validée et engendre un signal de sortie mettant â zéro le compteur 30a et, par conséquent, rien n'est entrepris pour des erreurs aléatoires. Une autre caractéristique est prévue dans le cas où des erreurs inopinées entraînent l'ef?âcement de tous les bits un du générateur 16, et où seuls des zéros sont présents. Dans ce cas, le détecteur 40 détecte 35 la présence de tous les zéros dans le registre à décalage 14, et produit un signal, de sortie. Ce signal est appliqué à la porte OU 38 dont la sortie est le signal de déclenchement D. Tel que représenté sur la figure 2, le dispositif de déclenchement 20 est sensible à la sortie du détecteur de 70 15763 9 2041217 synchronisation 10. et du detecteur de tous les zéros 40, de manière à placer le • îystèwe en ®cde de recherche-. -.Dans la .pratique, des dispositifs à coiEnande mariœlle ou autres (.non- représentes) --peuvent- constituer des entrées supplémentaires de la porte 38 pour appliquer, le signal de déclenchement nécessaire au "> générateur 16., er passer- -en ir.:de. de recherche en fonction de? be* >i.as d-une application. particulière. £r« cutrev des dispositifs convenat les non rtpréser.tês. peuvent, êçr.fe relies au de secteur-de synchronisâti--»n 10 pour -indiquer la présence.de .chaque défaut de partie ' qa'i-l résulte c-u- nor. d.:un i. "ir,prf. ct*nr-ie.t dan? c^n-pr-eur ?0. i rMr.Le- de ia bascule 18 a peut iO e_ga..eir,e."i être reliée à c au'res di se jsi ■-i f s non représentés, p?u£ fidiquer un defaur ae synctir~n1sati;r " Dans-, certains- exemples-. a a démarrage du système, le générateur 16 peut produire le BAR de façon- erronée, supprimant prémacurémenc -le BP à la perte i*u Cette c?ndir.;or. peut se pr;f._ire pendant le œc-de ce recherche 15 L-rsq_e le système c 3irare nce ^a recherche au m i. île a d'-'-a caractère. Cîbot-^ :~ apparaît dans ,e tableau B. le générateur -.1 peut engendrer des tirs. vr. autre qu'un BP. Ces bits peuvent entraîner la production d'un BAR qui nfesr. pas en synchronisme avec le signal reçu, Dans ce cas5 le détecteur de synchronisation 10 détectera la. condition de non-synchronisation due aux 20 erreurs de rythme répétitives encre le BAS et le BP, et un nouveau mode de recherche ûéar-.arrera. L'invention n'est pas limitée aux formes de réalisation décrites, et 1 homme de l'art pourra y apporter diverses modifications sans pour autant sortir de sen cadre BAD ORIGINAL 70 15763 10 2041217 REVENDICATIONS 1. Synchronisateur de parité de caractères sensible à un courant de caractères codés de parité binaire à n bits, caractérisé en ce qu'il comprend un 5 dispositif sensible à ces caractères pour engendrer un bit représentant la parité dans une position de bit ordinal déterminée pour chaque caractère satisfaisant àune condition de parité prê»é.tablie, et un dispositif pour engendrer une séquence de n bits., et pour comparer la coïncidence dans le temps de cette sequence de n bits en coïncidence avec les bits représentant 10 la parité, ce dispositif de comparaison fonctionnant pour enregistrer uniquement les uns de cette séquence de n bits qui coïncident dans le temps avec le bit représentant la parité, sous forme de bit auto-rythmeur, 2. Synchronisateur selon la revendication 1, caractérise en ce que le dispositif de comparaison comprend d'autres dispositifs sensibles à la 15 production d'un bit auto-rythmeur, pour l'enregistrer indépendamment du fonctionnement du dispositif produisant le bit représentant la parité, lorsque le bit auto-rythmeur a été engendré. J. Synchronisateur selon l'une des revendications 1 ou 2, caractérisé- en ce qu'il comprend un moyen sensible aux bits représentant la parité, et 20 au bit auto-rythmeur, pour engendrer un signal d'erreur uniquement lorsqu'il existe un certain nombre de conditions de coïncidence non synchronisées, le dispositif pour engendrer le bit auto-rythmeur comprenant d'autres dispositifs sensibles au signal d'erreur pour effacer le bit auto-rythmeur, et pour que ce dispositif engendre le bit auto-rythmeur, pour engendrer à nouveau une 25 séquence de n bits, pour une comparaison de coïncidence dans le temps avec les bits représentant la parité. 4. Synchronisateur selon l'une des revendications précédentes, caractérisé en ce qu'il comprend un registre à décalage, un dispositif pour actionner ce registre et produire une séquence de n bits, ce registre ayant n étages chacun 30 pouvant prendre l'un de deux états binaires, un dispositif pour comparer la coïncidence dans le temps de cette séquence de n bits avec les bits représentant la parité, et pour réintroduire dans le registre comme bit auto-rythmeur seul celui de la séquence des n bits, qui est en coïncidence dans le temps avec les bits représentant la parité- un dispositif pour détecter l'état des n étages 33 lorsque le bit auto-rythmeur est réintroduit dans le registre pour que ce bit auto-rythmeur une fois engendré soit réintroduit dans le registre indépendamment du dispositif producteur de bits représentant la parité et du dispositif ae comparaison.