FR 2037257 A1 19701231 FR 7010819 A 19700325 70 10819 1 2037257 La présente invention concerne un dispositif électronique de traitement de l'information et, plus particulièrement, un procédé pour lire l'information contenue dans un réseau de mémoire. Pour lire les éléments individuels de mémoire d'un tel réseau de mémoire, le 5 signal de lecture est généralement appliqué à un premier conducteur, ce qui a pour effet de provoquer la lecture d'un tel élément de mémoire sur un second conducteur. Le front de montée et le front de descente du signal de commande de lecture produisent normalement des.ef-*fets identiques mais opposés sur l'élément de mémoire, ce qui a pour jO effet d'engendrer sur le second conducteur deux impulsions de lecture de formes d'ondes identique mais de polarités opposées (voir le brevet américain n° 3 405 399 aux noms de C.F. Chong et al.).Une impulsion de commande ou de déclenchement est envoyée en coïncidence soit avec le front de montée, soit avec le front de descente du si-2^ gnal de commande de lecture (et, en conséquence, en coïncidence avec l'une des deux impulsions de lecture) afin de commander la sortie de l'information contenue dans l'élément de mémoire qui a été lu. L'impulsion de lecture ainsi commandée est à son tour appliquée à un amplificateur de lecture qui interprète, généralement par sa 20 polarité, la nature de l'impulsion de lecture,de manière à fournir une indication de l'information contenue dans l'élément de mémoire qui a été lu. En conséquence, il est nécessaire d'associer un amplificateur de lecture à chaque élément de mémoire lu en parallèle, c'est-à-dire en coïncidence de temps avec la lecture d'autres éléments 25 Etant donné que les amplificateurs de lecture sont très coûteux par comparaison aux autres éléments normalement utilisés dans un système de mémoire, il est très souhaitable que le nombre des amplificateurs de lecture soit réduit au minimum. La présente invention a pour objet un arrangement pour -jQ lire l'information contenue dans les éléments de mémoire d'un réseau de mémoire en coïncidence avec le front de montée et le front de descente du signal de commande de lecture. Dans l'arrangement selon l'invention, les lignes de sortie ou de lecture qui sont associées à chaque groupe d'au moins deux éléments de mémoire qui sont affectés simultanément, par le signal de commande de lecture, sont raccordées par l'intermédiaire de portes de sortie de lignes de lecture à un unique amplificateur de lecture commandé. La sortie.de l'amplificateur de lecture est à son' tour raccordée à deux parties d'un registre de mémoire au moyen 2j.0 de portes associées de sortie d'amplificateur de lecture. Des pre- 70 10819 2 2037257 mière et seconde impulsions de commande ou de déclenchement envoyées en coïncidence respectivement avec le front de montée et le front de descente du- signal de commande de lecture commandent les portes de sortie de lignes de lecture, l'amplificateur commandé de lecture et 5 les portes de sortie d'amplificateur de lecture. En conséquence, le signal de sortie qui est associé au front de montée du signal de commande de lecture qui agit sur le premier élément de mémoire,est amené dans la première partie du registre de mémoire, tandis que le signal de sortie qui est associé au front de descente du signal de 10 commande de lecture qui agit sur le second élément de mémoire est amené dans la seconde partie du registre de mémoire. Etant donné qu,'un seul amplificateur de lecture est nécessaire, le nombre des amplificateurs de lecture requis pour le système de mémoire est donc divisé par deux. Combinée avec l'augmentation du nombre des portes, 15 des sélecteurs et des circuits logiques y associés, qui sont peu coûteux, la diminution du nombre des amplificateurs de lecture, qui sont très coûteux, entraîne en définitive une économie substantielle dans le coût global du système de-mémoire. Une réduction complémentaire du nombre d'amplificateurs ■ 20 , On donnera maintenant à titre d'exemple une description - . - - " . - détaillée de la présente invention, en référence au dessin annexé sur lequel : 70 10819 3 2037257 La figure 1 est un schéma synoptique montrant un premier mode préféré de réalisation de la présente invention. La figure 2 est un diagramme temporel associé au mode de réalisation de la figure 1. 5 Les figures 3a, 3b et J>ç_, assemblées comme le montre la figure 3, représentent un second mode préféré de réalisation de la présente invention. La figure 4 est un diagramme temporel associé au mode de réalisation de la figure 3. 10 Si l'on se réfère plus particulièrement'à la figure 1, on peut y voir un premier mode préféré de réalisation de la présente invention. Le système de mémoire représenté sur la figure 1 comporte un réseau de mémoire 10. électriquement altérable, composé de plusieurs conducteurs électriques qui constituent des lignes de mot et qui 15 sont recouverts d'une fine pellicule ferro-magnétique, qui fonctionne en tant qu'éléments de mémoire. De tels systèmes de mémoire sont bien connus et sont amplement décrits dans la publication "A $00 -nanosecond Main Computer Memory Utilising Plated-Wire Eléments" (Mémoire 500 nanoseconde à calculateur principal utilisant des élé-.20 ments en forme de fils conducteurs plaqués), AFIPS, Conférence Pro-ceedings, Volume 29, 1966n FJCC, pages 305 à 314. De tels.systèmes de mémoire à conducteurs plaqués, qui utilisent l'aimantation d'une surface le long d'un fil conducteur, plus précisément un conducteur recouvert d'une fine pellicule ferro-magnétique, à titre d'éléments 25 de mémoire, peuvent être actionnés comme les systèmes de mémoire bine connus à organisation par mot ou à organisation par bits. Pour que de tels systèmes de mémoire aient un grand rendement volumé-trique, il est nécessaire de disposer les diverses surfaces de magnétisation, qui représentent les bits discrets des informations binai? 20 res, et les circuits y associés, très près les uns., des autres, de sorte qu'il en résulte des signaux de bruits qui sont similaires à ceux obtenus dans les réseaux plus conventionnels à noyaux toroïdaux • en ferrite. En enveloppant les lignes de bits 12, 14, 16, et 18, qui sont constituées par des fils conducteurs plaqués et qui sont norma-25 lement disposé® selon un réseau plan de lignes parallèles, an moyen . de plusieurs lignes de mots 20, 22 et 24 disposées orthogonalement aux lignes de bits, on obtient le couplage normal,capacitif et indue-tif,entre les lignes de bits et les lignes de mots adjacentes, de sorte que les courants de sélection d'éléments de mémoire peuvent 2^o induire dans les lignes de bits sélectionnées des signaux de bruit 70 10819 * 2037257 qui ont une intensité telle qu'ils masquent substantiellement la signification binaire du signal de lecture noyé dans le bruit. Selon l'art antérieur, pour éliminer ou réduire les signaux parasites de bruit, on a déjà proposé d'incorporer dans le réseau ^ de mémoire une ligne ou fil conducteur "fictif". Dans les réseaux de noyaux toroïdaux en ferrite, les lignes fictives de cette sorte consistent généralement en un conducteur qui est associé et s'étend parallèlement à une ligne particulière de lecture ou de sortie, de telle sorte que la ligne fictive et la ligne de sortie.soient affec-2Q tées substantiellement par les mêmes signaux de bruit, grâce à quoi des signaux similaires de bruit sont induits en mode commun dans lesdites lignes. La ligne fictive et la ligne de sortie ou ligne de lecture y associée sont raccordées à un amplificateur différentiel commandé de lecture qui élimine les signaux de bruit de mode commun et qui ne délivre sur sa sortie que le signal de lecture désiré. Les demandes américaines de brevet n° de série 701 433, déposée le 29 Janvier 1968 au nom de J. M. Cline, et n° de série 701 591, déposée le 30 Janvier 1968, au nom de.A.E. Liepâ, toutes les deux cédées à la présente Demanderesse, décrivent de tels systèmes de mémoire 2q à conducteurs plaqués, et leurs agencements de sélection de lignes fictives. L'"agencement" du réseau de mémoire 10, des lignes de mot 20, 22 et 24, des lignes de bits 12, 14, 16 et 18, et des lignes fictives 26 et 28 peut être similaire à celui décrit dans la demande américaine de brevet n° de série 647 017, déposée le 19 Juin 1968 au nom de J. F, Brudër et cédée à la présente Demanderesse.. Si on se réfère plus particulièrement à la figure 2, on peut y voir un diagramme temporel des formes d'ondes des signaux qui apparaissent dans le mode de réalisation de la figure 1. Le fonctionnement du système de mémoire représenté sur la figure 1 comprend 20 entre autres l'application d'un signal de courant de commande de lecture 40 ayant un front de montée 42 et un front de descente 44, à l'une des lignes de mots 20, 22 et 24, le long desquelles sont disposés tous les bits d'un mot. L'application du signal 40 à line ligne de mot sélectionnée, par exemple la ligne de mot 20, agit sur les ^ emplacements de mémoire qui se trouvent aux intersections de la ligne de mot 20 et des lignes de bits 12, 14, 16 et 18, grâce à quoi des signaux associés de sortie 46, 48, 50 et 52 sont respectivement induits dans les lignes de bits sus-mentionnées. En outre, la ligne de mot sélectionnée 20 induit dans les lignes fictives séquentes 26 et 28 des signaux de bruit qui sont, à leur tour, appliqués à 70 10819 5 2037257 l'une des entrées des amplificateurs différentiels commandés de lee- . ture ISA et 2SA, respectivement, par l'intermédiaire des commutateurs de lignes fictives à faible niveau 1D et 2D, respectivement. Une première impulsion de commande ou de déclenchement 60 (créneau) dont la durée est supérieure au temps de montée du 5 front de montée 42 du signal de courant 40, est appliquée en coïncidence de temps avec le front de montée 42, par exemple à l'instant t£, aux commutateurs 1D et 2D.et aux commutateurs de lignes de bits à faible niveau 1S1 et 2S1, de manière à faire passer les signaux de sortie provenant des lignes de bits 12 et 16 à travers ces deux 2Q derniers commutateurs et à appliquer ces signaux de sortie^à titre de signaux d'entrée,respectivement aux amplificateurs y associés de lecture ISA et 2SA. A l'instant tune impulsion de déclenchement 64 (créneau) est appliquée à l'amplificateur de lecture ISA et à la porte ET y 15 associée 1A1, et à l'amplificateur 2SA et à la porte ET y associée 2A1, grâce à quoi la signification binaire, c'est-à-dire soit un "l"soit un "0", des signaux de sortie des formes d'ondes 46 et 50 qui apparaissent à l'instant t£, est transférée dans les étages d'ordre impair 1 et 3, respectivement, du registre des informations de mémoi-20 re 70. Ainsi, après l'instant t^, la signification binaire des bits d'ordre impair, les bits 1 et 3, du mot associé à la ligne de mots 20 a été lue à partir du réseau de mémoire 10 et emmagasinée dans le registre 70. Une seconde impulsion de commande ou de déclenchement 25 62 (créneau), dont la durée est supérieure au temps de descente du front de descente 44 du signal 40, est appliquée en coïncidence de temps avec le front de descente 44, par exemple l'instant tfe, aux commutateurs 1D et 2D et aux commutateurs de lignes de bits à faible niveau 1S2 et 2S2, de manière à faire passer les signaux de sortie 20 48 et 52 provenant de lignes de bits.14 et 18 à travers ces deux derniers commutateurs. Comme dans le cas de l'opération de lecture à l'instant t^, la signification binaire, c'est-à-dire soit un "l" scitun "0", des formes d'ondes 48 et 52 à l'instant tfcJ est appliquée à titre de signal d'entrée aux amplificateurs y associés de lecture 25 ISA et 2SA. A l'instant tfc, une impulsion de déclenchement 66 (créneau) est appliquée à l'amplificateur de lecture ISA et à la porte ET y associée 1A2, et à l'amplificateur de lecture 2SA et à la porte ET y associée 2A2, grâce à quoi la signification binaire des signaux 40 de sortie 48 et 52 à l'instant tfc, lue à partir des lignes 14 et 18, 70 10819 6 2037257 respectivement, est appliquée aux étages d'ordre paire 2 et 4, respectivement, du registre 70. Ainsi, après la fin du signal de courant de lecture 40, les bits 1, 2, 3 et 4 du mot à quatre bits associé à la ligne de mots 20 ont été lus à partir du réseau de mémoire 10 ^ et emmagasinés dans le registre 70. Si l'on se réfère plus particulièrement aux figures 3a, 3b, 3c et à la figure 4, on peut y voir un second mode préféré de réalisation de la présente invention et les formes d'onde des signaux y associés. Ce mode de réalisation illustre un système de mé-2Q moire comportant un réseau de mémoire à conducteurs plaqués 80, qui est divisé en huit groupes de lignes parallèles de bits, chaque groupe comportant un premier jeu de lignes de bits J1 (associé aux bits d'ordre impair du groupe) et un second jeu de lignes de bits J2 (associé aux bits d'ordre pair du groupe), chaque jeu com-portant 8 lignes de bits et une ligne fictive électroniquement y associée; et 1024 lignes de mots orthogonales aux lignes de bits et raccordées à un générateur de signal de courant de commande de lecture GCCL. Ainsi que cela a déjà.été mentionné en faisant plus particulièrement référence à la figure 1, chaque intersection d'une 20 ligne de mots et d'une ligne de bits du réseau de mémoire 80 forme un emplacement.de mémoire y associé pour emmagasiner un bit d'information binaire; ainsi, tous les bits d'un mot sont, comme dans la figure 1, organisés le long d'une seule ligne de mots, c'est-à-dire groupés par mot. 25 Chaque groupe est à son tour raccordé extérieurement à un unique amplificateur différentiel commandé de lecture 1SA,...8SA; les 8 lignes de bits et la ligne fictive y associée de chacun des deux jeux de chaque groupe sont raccordées en parallèle aux deux entrées de l'amplificateur différentiel commandé de lecture y as-20 socié. La sortie de l'amplificateur différentiel commandé de lecture, par exemple l'amplificateur ISA, est à son.tour raccordée en parallèle à une première et une seconde portes ET y.associées, par exemple les portes 1A et 2A, grâce à quoi une première et une seconde impulsions, de déclenchement S^ et S2 commandent le passage des 25 bits d'ordre impair et d'ordre pair du mot adressé, c'est-à-dire du mot adressé ou sélectionné par une ligne de mots excitée et un sélecteur de lignes de bits, excité LS, • à travers les première et seconde portes ET associées, et dans les étages y associés d'ordre impair et d'ordre pair, par exemple les étages 1 et 2, respectivement, du registre, de mémoire 82, toutes .ces opérations étant effectuées sous la commande du contrôleur-de mémoire 78. . 70 10819 7 2037257 Etant donné qu'il est prévu 8 lignes de bits et 1 ligne fictive y associée par jeu et qu'il y a 2 jeux par groupe, il est en outre prévu 8 sélecteurs de lignes de bits ILS à 8LS, et un sélecteur de ligne fictive DS qui appliquent des première et se-5 conde impulsions de commande G1 et G2 aux commtateurs y associés de même ordre à faible niveau des lignes de bits et de la ligne fictive. Par exemple, le sélecteur de lignes de bits ILS applique, en parallèle, sa première impulsion de commande G1 aux commutateurs associés de lignes de bits d'ordre impair à faible niveau 1S1 du 10 premier groupe GR1, 3S1 du 2ème groupe GR2 ... 15S1 du 8ème groupe GR8, et sa seconde impulsion de commande G2 aux commutateurs associés des lignes de bits d'ordre pair à faible niveau 2S1 du premier groupe CRI, 4SI du deuxième groupe GR2, ... 1631 du 8ème groupe GR8. En même temps, le'sélecteur de ligne fictive DS 15 applique, en parallèle, sa seconde impulsion de commande G^ à la ligne fictive qui est électroniquement-associée aux lignes de bits d'ordre impair et sa première impulsion de commande G, à la ligne X » fictive qui est électroniquement associée aux lignes de bits d'ordre pair. Ce système de sélection de conducteurs fictifs peut être simi-20 laire à celui décrit dans la demande de brevet sus-mentionnée au nom de A.E. Liêpa. Aux instants t^ et t^., le sélecteur d'amplificateur de lecture SAS applique, en paral-lèle, des impulsions de commande Si et S2, respectivement, aux amplificateurs de lecture ISA à 8SA 25 qui produisent alors un signal sur leurs sorties respectives. Les signaux de sortie des amplificateurs de lecture sont à leur tour appliqués en parallèle aux première et seconde portes ET associées, par exemple les portes ET 1A et 2A associées à l'amplificateur de lecture ISA. 30 A l'instant t g, le sélecteur de "byte" .BS applique, en parallèle, une impulsion de commande SI aux premières portes ET de chaque groupe, par exemple à la porte ET 1A du premier groupe GR1, de manière à faire passer le signal de sortie de l'amplificateur de lecture dans l'étage correspondant d|ordre impair du registre 82, par exem-35 pie l'étage 1 dans le cas de la porte ET 1A et de l'amplificateur de lecture ISA. A l'instant tfc, le sélecteur de "byte" BS applique, en parallèle, une impulsion de commande-S2 aux secondes portes ET de chaque groupe, par exemple à la porte ET 2A du premier groupe GR1, de manière à 40 faire passer le signal de sortie de l'amplificateur de lecture J 70 10819 8 2037257 dans l'étage correspondant d'ordre pair du registre 82, par exemple dans l'étage 2 dans le cas de la porte ET 2A et de l'amplificateur de lecture 2SA. Ainsi, après la fin du signal de commande de lecture, les 5 bits 1, 2, ... 16 du mot à 16 bits qui est associé â la ligne de mot sélectivement excitée du réseau.de mémoire 80 ont été lus à partir du réseau de mémoire 80 et emmagasinés dans le registre 82. Si on se réfère plus particulièrement à la figure. 4, on peut y voir un diagramme temporel des signaux concernant le mode de réa-10 lisation de la figure 3. Si on compare les diagrammes temporels dé la figure 2 et de la figure 4, il est visible que ces diagrammes temporels sont substantiellement les mêmes quant à leur forme et à leur contenu. La seule différence principale entre le diagramme temporel de la figure 4 et celui de la figure 2, réside dans la 15 présence d'un plus grand nombre de signaux de sortie de lignes de bits produits par un unique signal de commande de lecture 40a. Afin de faire ressortir la similitude du fonctionnement des modes de réalisation illustrés sur les figures 1 et et 3a à 3c, les formes d'ondes correspondantes de la figure 2 et de la figure 4 sont identi-20 fiées par les mêmes numéros de référence avec adjonction d'un indice a dans le cas des formes d'ondes de la figure 4. Ainsi, il ressort de ce qui précède -que l'invention fournit un arrangement perfectionné pour la lecture de l'information contenue dans un réseau mémoire, le fonctionnement de ce système 25 consistant essentiellement * lire les bits d'ordre impair et d'ordre pair du mot en cours de lectvj'e, respectivement en coïncidence avec les fronts de montée et de descente du signal de commande de lecture. Pour mettre en oeuvre les modes de réalisation de la figure 1 et des figures J>a. à 3c, dans lesquelles le contenu d'information jO des bits emmagasinés d'ordre impair et d'ordre pair du mot en cours de lecture est lu respectivement en coïncidence avec les fronts de montée et de descente du signal de commande de lecture, certaines adaptations sont nécessaires. Etant donné que la polarité du signal de sortie est inversée sur les fronts de montée et de descente du 25 signal de commande de lecture, le système doit être.capable de lire une polarité semblable, par exemple une polarité positive "1", à la fois sur le front de montée et sur le front de descente du signal de commande de lecture. Dans les*modes préférés de réalisation de la présente invention, ceci est accompli de la manière suivante. L'écri-40 ture dans les emplacements de bits dans le réseau de mémoire s'effectue de telle sorte que le contenu, d'information soit emmagasiné sous 70 10619 2037257 la forme vraie dans les emplacements de bits emmagasinés d'ordre impair (comme dans les premiers jeux des groupes 1 - 16 des figures 3a, et 3c), tandis que l'écriture dans les emplacements de bits dans le réseau de mémoire est effectuée-de telle sorte que 5 le contenu d'information soit emmagasiné sous forme de complément dans les emplacements de bits emmagasinés d'ordre pair dans le réseau de mémoire (comme dans les seconds jeux des groupes 1 - 16 des figures 3a, yo, 3c). Cette technique est nécessaire étant donné que les amplificateurs de lecture doivent pouvoir reconnaître qu'un si-10 gnal de sortie positif-impair et un signal de sortie positif-pair sont représentatifs d'un "l" emmagasiné,- et qu'un signal de sortie négatif-impair et un signal de sortie négatif-pair sont représentatifs d'un "0" emmagasiné. 70 10819 * 2037257 REVENDICATIONS 1° Un arrangement pour lire le contenu d'information d'un réseau de mémoire, caractérisé en ce qu'il comprend en combinaison un réseau de mémoire comportant plusieurs éléments de mémoire; des moyens de commande de lecture couplés auxdits éléments de mémoire 5 pour leur appliquer un signal de commande de lecture, ledit signal de commande de lecture ayant un front de montée et un front de descente; des moyens de sortie couplés auxdits éléments de mémoire pour détecter des premier et second signaux de sortie émis par ces éléments lorsqu'ils sont respectivement excités par le front de montée 10 et le front de descente dudit signal de commande de lecture; des moyens amplificateurs commandés de lecture; des portes pour les signaux de sortie pour appliquer sélectivement et alternativement ledit premier ou ledit second signal de sortie auxdits moyens amplificateurs commandés de lecture; un registre; des portes pour les si-15 gnaux de sortie des amplificateurs de lecture pour appliquer sélectivement et alternativement ledit premier ou ledit second signal de sortie émis par lesdits moyens amplificateurs commandés de lecture audit registre. 2° Une combinaison selon la revendication 1, caractérisée 20 en ce que les premier et second signaux de sortie sont sélectivement et alternativement appliqués à des étages y associés d'ordre impair et d'ordre pair dudit registre. 3° Une combinaison selon la revendication 2, caractérisée ' en ce que lesdits premiers signaux de sortie émis par les amplifica-25 teurs différentiels commandés y associés de lecture sont appliqués en parallèle aux étages d'ordre impair dudit registre en coïncidence de temps avec le front de montée dudit signal de commande de lecture, et en ce que lesdits seconds signaux de sortie émis par lesdits amplificateurs différentiels commandés y associés de lecture sont appliqués 20 en parallèle aux étages d'ordre pair dudit registre, en coïncidence de temps avec le front de descente dudit signal de commande de lecture, 4° Un arrangement pour lire le contenu d'information d'un réseau de mémoire, caractérisé en ce qu'il comprend 'en combinaison un réseau de mémoire comportant un nombre 2 GD de lignes de bits et 25 un nombre W de lignes de mot formant un nombre 2 GDW d'intersections avec lesdites lignes de bits, un élément de mémoire étant associé à chacune desdites intersections; lesdites lignes de bits étant divisées en un nombre G de groupes de lignes de bits, chaque groupe comportant 70 10819 2037257 un premier et un second jeux de lignes de bits, et chaque jeu comportant un nombre D de lignes de bits; un nombre G d'amplificateurs différentiels commandés de lecture; un nombre 2 G de portes ET; un registre d'information de mémoire ayant un nombre 2 G d'étages; et 5 un nombre 2 GD de commutateurs de lignes de bits à faible niveau, un commutateur de lignes de bits à faible niveau couplant, en parallèle, une ligne de bits y associée d'un jeu à une entrée de l'un desdits amplificateurs différentiels commandés de lecture associé à ce commutateur, les lignes de bits couplées en parallèle des premier ■ io et second jeux de chaque groupe étant raccordées respectivement aux première et seconde entrées de l'amplificateur différentiel commandé y associé de lecture; la sortie de chacun desdits amplificateurs différentiels commandés de lecture étant raccordée, en parallèle, à une première et à une seconde portes y associées faisant partie desdites 15 portes ET; et les sorties desdites première et seconde portes ET étant respectivement raccordées à des étages y associés d'ordre impair et d'ordre pair dudit registre d'information de mémoire. 5° Une combinaison selon la revendication 4, caractérisée en ce qu'elle comprend en outre un moyen générateur pour engendrer un *20 signal de courant de commande de lecture ayant tin front de montée et un front de descente pour appliquer sélectivement et*alternativement ledit signal de courant de commande de lecture à l'une des W lignes de mot dudit réseau de mémoire; ledit signal de courant de commande de lecture excitant les éléments de mémoire associés de manière à in-25 duire des premiers et seconds signaux de sortie dans les lignes de bits y associées, respectivement en coïncidence avec les fronts de montée et de descente dudit signal de courant de commande de lecture. 6° Une combinaison selon la revendication 5, caractérisée en ce qu'elle comprend en outre un nombre D de sélecteurs de commuta-30 teurs à faible niveau, chaque sélecteur de commutateurs à faible niveau appliquant sélectivement et alternativement des première et seconde impulsions de commande aux commutateurs de lignes de bits à faible niveau de même ordre desdits premier et second jeux desdits groupes, respectivement; lesdites première et seconde impulsions de 35 commande étant respectivement émises en coïncidence de temps avec le front de montée et le front de descente dudit signal de courant de commande de lecture. 7° Une combinaison selon la revendication 6, caractérisée en ce qu'elle comprend en outre un moyen générateur d'impulsions de 40 déclenchement pour engendrer des première et seconde impulsions de déclenchement respectivement en coïncidence de temps avec lesdits i 70 10819 12 2037257 fronts de montée et de descente du signal de courant de commande de lecture. . 8° Une combinaison selon la revendication 7* caractérisée en ce qu'elle comprend en outre des moyens pour appliquer lesdites 5 première et seconde impulsions de déclenchement, en parallèle, auxdits G amplificateurs différentiels commandés de lecture» 9° Une combinaison selon la revendication S» caractérisée en ce qu'elle comprend en outre des moyens pour appliquer en parallèle ladite première impulsion de déclenchement auxdites premières 10 portes ET; et des moyens pour appliquer en parallèle ladite seconde impulsion de déclenchement auxdites secondes portes ET. 10° Une combinaison selon la revendication 9* caractérisée en ce que le réseau de mémoire comprend en outre m nombre 2 G de lignes fictives, des première et seconde lignes fictives distinctes 15 étant respectivement associées auxdits premier et second jeux de lignes de bits de chaque groupe. 11° Une combinaison selon la revendication 10, caractérisée en ce qu'elle comprend en outre un nombre 2 G de commutateurs de lignes fictives à faible niveau, des premier, et second commuta-20 teurs distincts parmi les S G commutateurs de lignesfictives à faible niveau couplant chacun celle des première et seconde lignes fictives distinctes qui lui est associée à l'entrée de 1'-amplificateur différentiel commandé de lecture qui est associé au jeu correspondant de lignes de bits. 25 12° Une combinaison selon la revendication 11, caractéri sée en ce qu'elle comprend wi outre un sélecteur de ligne fictive qui applique sélectivement et alternativement des première et seconde impulsions de commande respectivement auxdites première et seconde lignes fictives du jeu correspondant de lignes de bits, lesdites 30 première et seconde impulsions de commande étant respectivement émises en coïncidence de temps avec les fronts de montée et de descente du signal de courant de commande de lecture.