FR 2030146 A1 19701030 FR 6945796 A 19691230 69 45796 1 2030146 La présenta invention est relative à un circuit à retardf susceptible de réaliser une séquence de changements de niveau de sortie, tout en éliminant las problèmes posés par les impulsions de points, aux temps de transition logiques, 5 Dans le passé, les circuits destinés à assurer ces fonctions étaient, de façon générale, complexes, et étaient consitués par diverses combinaisons de bascules bistables et monostables, et des circuirs logiques ET et OU. De tels circuits ne s'avèrent pas seulement coûteux, mais ils sont également encombrant, ce qui, dans les techniques des circuits actuels, est un grave inconvé-iO nient, L'invention, décrite schématiquement, comprend un circuit à deux transistors, dont le premier transistor est polarisé de façon à ôtre normalement conducteur, et dont le second transistor est polarisé par l'état conducteur de T^, de façon à Ôtre normalement bloqué, 15 Un condensateur C, normalement chargé, est placé entre le collecteur base de à travers une résistance RB.-Un commutateur permet de commuter la base de et l'une des électrodes du condensateur C de son potentiel normal à un potentiel de référence, bloquant ainsi , Le condensateur C commence à se décharger par l'intermédiaire à la masse, mais jusqu'à ce qu'il soit déchargé 20 jusqu'à un niveau donné, il maintient T2 bloqué, par ses connexions avec la base dudit T2, Lorsque C s'est déchargé jusqu'à une tension base de T2 donnée, celui-ci devient conducteur, Cette îansion base de T2 est maintenue, et est presque exactement équilibrée par la charge du condensateur C, Lorsque le commutateur est ouvert, ce qui met fin au signal d'entrée, le condensateur C com-25 mence à se recharger et T2 est presque instantanément bloqué, ce qui restaure le niveau de sortie original. Le circuit est asymétrique, en ceci, que le changement du niveau de sortie est retardé lorsque la tension est appliquée à l'entrée, mais n'est pas retardé de la môme façon lorsque le signal d'entrée est supprimé, 30 Un premier objet de la présenta invention est de fournir un circuit à retard, amélioré. Un autre objet de l'invention est de fournir un circuit à retard, amélioré, destiné à produire un signal de sortie, un temps prédéterminé après l'application d'un signal d'entrée, 35 Un autre objet de cette invention est de fournir un circuit à retard amé-' lioré, destiné à fournir une tension de sortie carrée, dont le front avant est retardé, d'un temps déterminé , par rapport au front avant de la tension appliquée à l'entrée. Une caractéristique de la présente invention, ast, que le retard de sor-40 tie est une fonction simple, d'un condensateur unique,et, qu'il est stricte 69 45796 2 2030146 ment indépendant dsa caractéristiques de transistors, Une autre caractéristique de l'invention est, que les signaux parasites de pointe sont éliminés. Ce qui précède et les autres objets, caractéristiques et avantages de 1'-5 invention, ressortiront de la description plus particulière d'un mode de réalisation préféré. Dans les dessins: La figure 1 est un schéma du circuit d'une réalisation de l'invention. La figure 2 est un diagramme de fonctionnement du circuit des figures 1 10 et 3, La figure 3 est une représentation schématique d'une autre réalisation de l'invention, Si nous nous reportons à la figure 1, un transistor de type NPN, ly est relié par son émetteur 10, à un niveau de référence (masse) en 12, et, par son 15 collecteur 14, une borne 16, et une résistance R^, à une source de puissance, connectée par une borne 18, La base 20 est reliée, par une résistance de base RQ, à une ligne d'entrée 21, Un condensateur C est relié entre la borne 16, du collecteur de T1# et un point 24, situé sur la ligne d'entrée 21, 20 L'émetteur 30 d'un second transistor NPN, T2, est relié au point 24, et son collecteur 32, est relié, par une borne 34 et une résistance R2 à une source de puissance, représentée connectée à une borne 36, La sortie du circuit est prise sur une borne 38, reliée-au collecteur de T2, par l'intermédiaire de la borne 34. La base, 40, de T_, est reliée à la borne 16, du collecteur de T., 1 25 La ligne d'entrée 21 est reliée, par l'intermédiaire d'un commutateur 42, et d'une résistance Rg, à une borne d'alimentation de puissance 44, La ligne 21 peut, autrement, être reliée, par le commutateur 42, à la masse 54, Pour les besoins de l'illustration, les moyens d'application de signaux d'entrée au circuit, sous la forme de niveaux de tension, sont représenté schématiquement par 30 le commutateur 42j néanmoins, il sera évident que des moyens de commutation, tels que transistors, portes, etc.,, seront normalement utilisés, De plus, alors que les transistors et T2 sont représentés comme étant du type NPN, il est évident que d'autres types de transistors, en l'occurencs, des transistors PNP, peuvent Stre utilisés, avec les modifications adéquates 35 que cela implique, et qui appartiennent à la pratique de l'art. Les tensions positives +E sont appliquées aux bornes 18, 44 et 36 et le circuit est ainsi conçu, que est normalement conducteur, 1 étant conducteur, la borne 16 est à un niveau de potentiel relativement bas, du fait de l'écoulement du courant, depuis la borne 16, à travers la résistance R^ et le 40 transistor T^, et, de là, à la masse 12, Ainsi étant donné le potentiel faible 69 45796 3 2030146 appliqué au point 16 à la base 40 de T2 et du fait que l'émetteur dudit transistor est au potentiel positif de 24, T2 est bloqué, Il sera fait ci-après allusion au point 16 comme étant l'entrée de base de T2, Au départ, la ligne d'entrée 21 et la sortie 38 sont toutes deux au niveau haut. Le condensateur C, relié tel qu'il est, entre +E, en 44, et la masse, en 16, est chargé à un niveau de tension fourni par: Rr v E CD V R3 10 15 20 25 30 35 Lorsque le commutateur 42 est relié à la masse en 54 au temps t^ (figure 2) la base 20, de T1 , chute au niveau de la masse, et est aussitôt bloqué, L'électrode antérieurement positive (celle de gauche! de C, est maintenant au niveau de masse. Du fait que la tension traversant le condensateur ne peut changer instantanément, le point C est négatif, c'est à dire, à une tension inférieure au niveau de massa, et T2 est empSché d'itre conducteur à ce moment. Le parcours de décharge de C part de la borne 18, traverse la résistance # 1» condensateur C et le commutateur 42 pour atteindre la masse en 54, conformément à l'opération V * E 1- 2RB. (2) dans laquelle R1 « R3 V » la tension au point 16 E « la tension d'alimentation t " le temps e » 2,718, la base des logarithmes naturels Dans l'équation ci-dessus, il est supposé que la résistance du collecteur, Rj# est égale à la résistance d'entrée R3, supposition raisonnable dans la pratique des circuits. La décharge de C se poursuit jusqu'au temps t2 (figure 2) y à ce moment, le point 16 atteint la tension de commutation VŒ du transistor T2 tV^fcOrBV). Ensuite, T2 commence à conduire, et la point 16 reste bloqué à ce niveau de tension. La sortie 38 atteint le niveau bas. En introduisant, dans l'équation (2), une valeur de V - V^, et en remaniant ladite équation, le temps t' est déterminé par l'équation: Rjc log 2RB ♦ R. + R„ S. log 11 - (3) 45796 4 2030146 t" R^C x log- RB + R1 20 RB * R1 si V 5 BE « E De la sorts, pour des valeurs données de R„ et de R.» le temps t' est D 1 • directement proportionnel à C, Lorsque le commutateur 42 est ouvert au temps t3, un retour rapide à la situation initiale se produit, les potentiels des points 24 et 16 augmentent 1Q d'approximativement Vgg, qui est la tension de commutation à l'état conducteur des transistors et T2> Ce après quoi, le condensateur C se décharge, et se recharge ensuite, dans le sens opposé, cependant qu'une partie du courant suit un parcours partant de la borne 44, traversant la résistance R3, le condensateur C et le transistor 1 , pour aboutir au point de référence, ou massé: 12, 15 jusqu'à ce que lé point 16 ait atteint le niveau de référence au temps t4, moment auquel le transistor T1 est, de nouveau, pleinement conducteur. L'interval le ds temps séparant t^ de t^ est fourni par l'équation approchée: R, t4 - t3 ■ - t" * -2- t' (4) 6R1 dans laquelle g est le gain de courant de l'émetteur du transistor T^, Avec des valeurs de circuit typiques, la durée de rétablissement t" est égale, approximativement, à 6% du temps de retard t . Un circuit approprié, conforme à cette invention a été construit en utilisant des composants dotés des valeurs et caractéristiques de fonctionnement suivantes: R. " » 10 Kohm . 1 R2 " 10 Kohm 30 R » 10 Kohm R„ - 6 Kohm a C * 0,1 microfarades +E(18) ■ 12 volts +EC22) « 12 volts 35 +EC363 => 12 volts Entrée C24J-; Niveau haut * 4,5 volts Niveau bas ; >0 volt Sortie C3B) 40 Niveau haut * 4,s volts 69 45796 5 2030146 Niveau bas - 0 volt Temps t' » 0,38 millisecondes Temps t" » 20 microsecondes Transistors » transistors NPN au silicium, 5 Bien qu'il ne soit pas exigé que les résistances de collecteur R , R2 et R3 soient identiques, comme dans l'illustration ci-dessus, elles peuvent l'être. Il sera remarqué que le retard de sortie t' est une simple fonction d'un condensateur unique, et qu'il est strictement indépendant des caractéristiques particulières des transistors. 10 La fiabilité du fonctionnement est assurée par le fait que, seule, la con tribution d'un minimum d8 paramètres de circuit est critique. La précision chronologique est assurée, par le fait que tous les éléments critiques sont des composants passifs. La conception du circuit à retard tient compte du fait que le matériau 15 semiconducteur, de silicium, communément utilisé, est doté d'un point de rupture de tension inverse plutôt bas. Il est nécessaire de s'assurer que la tension d'inversion base-émetteur, Vgg» nB soit pas dépassée. Dans le circuit représenté, une semblable tension négative apparaît à la base de 1^, Sa valeur ne dépasse pas - - Br— E, ce qui est satisfaisant, si des valeurs typiques de 20 B 3 Rq et R3 sont utilisées. Néanmoins, cette valeur peut toujours être rendue arbitrairement plus petite, en intercalant une résistance additionnelle, en série avec la ligne d'entrée, La figure 3 représente une autre réalisation de l'invetion. Dans cette réalisation, les transistors T'^ et T'2 correspondent, respectivement, aux transistors T^ et T2 de la figure 1, La base 20' de T'^ est reliée à la ligne d'entrée 21', par l'intermédiaire d'une résistance de base R'0; l'ém8ttaur 10* est à la masse, et le collecteur 14' est relié à une source de puissance connectée à une borne 16', par l'intermédiaire d'Une diode 60 et d'une résistance de collecteur R'^, Un condensateur C' est relié entre un point 24', de la ligne d'entrée 21' et un point 62, compris entre le collecteur de T' et la diode 60. 1 Une seconde ligne d'entrée 64 est reliée, par l'intermdisire d'une diode 66, à un point 68, situé entre la diode 60 et R'^. La ligne 21' est reliée, à l'origine, à une borne 44' st peut être reliée, 35 par une portion du commutateur bipolaire et bidirectionnel 42', à la masse, en 54* comme dans 18 cas du circuit de la figure 1. De plus, la ligne 64 est reliée, au départ, à la masse 54', par le commutateur 42', et peut être reliée à la borne 44', sn agissant sur ledit commutateur. De le sorts, en actionnant le commutateur, les tensions complémentaires des lignes 21' mt 64 peuvent être 4Q inversées. 25 30 69 45796 6 2030146 La base 40* du transistor T'2 est reliés, par l'intermédiaire d'une diode, 66 au point 66, L'émetteur 30' de T'2 est mis à la masse, et sa base 40' est également reliée à la masse, par l'intermédiaire d'une résistance 72, afin de garantir que, à l'état de repos, la base de T'2 est au niveau de masse, Le col-5 lecteur 32' est relié à uns borne de sortie 36', et, par une résistance R'2» à une source de puissance, 36', Dans le fonctionnement, les entrées des lignes 21' et 64 sont complémentaires, et, bien qu'il soit supposé qu'elles sont appliquées simultanément, pour des raisons qui seront explicitées ci-après, les dites entrées n'ont pas 10 besoin d'être simultanées de façon précisa. Au régime statique, le niveau ds signal, dans le ligne 21', est haut, et celui de la ligne 64 sst bas, Le transistor T'^ est conducteur, et e«t bloqué le niveau de sortie en 38' est haut. Le condensateur C' est chargé par le niveau haut de la ligne 21', Le point 73 est au niveau bas, du fait de la con-15 duction de T'^. Le niveau, au point 80, est bas, du fait du niveau d'entrée dans la ligne 64, De la sorte, la porte ET, constituée par les diodes 60 et. 66 et par la résistance R'^ , est fermée. Pour mettre le circuit en action, les niveaux des lignes 21' et 64 sont inversés, L'entrée, de niveau bas, de la ligne 21', bloque T'^, 8t le conden-20 sateur C' commence à se décharger dans le parcours comprenant la borne 18', la résistance R'^, la diode 60, le cqndensateur C' et la ligne 21', dans la référence de niveau bas 54* (qui est, ici la masse). Lorsque C' s'est suffisamment déchargé, le point 78 atteint un niveau pour lequel, si la liaison était établie directement avsc le point 68, T'2 sa-25 rait conducteur, comme dans la réalisation de la figure 1, Cependant, étant donné la fonction de porte ET remplie par las diodes 60 et 66, le niveau haut au point 80 est exigé. Partant, compte tenu de l'entrée complémentaire de la ligne 64, les points 78 et 80 sont tots deux, maintenant, hauts, le point 66 est haut et T'2 est conducteur, ce qui a pour effet de changer le niveau haut 30 de la sortie 38' en niveau bas. Conformément à ce qui précède, les signaux d'entrée des lignes 21' et 64 sont supposés Stre simultanés, Néanmoins, l'objet essentiel du signal de la ligne 64 est de rendre, rapidement, T'2 non-conducteur au temps t^. Afin d'y parvenir au temps t^, le niveau haut de la ligne 64 peut précéder le niveau bas 35 de la ligne 21', sans qu'il en résulte aucune conséquence, du fait de la fonction de porte ET des diodes 60 et 66, De mSma, le signal de niveau haut, dans la ligne 64, au temps t^, peut suivre le signal de niveau bas, de la ligns 21 sans aucun inconvénient, dans la mesure où il est appliqué dans Isa limites de la période de temps t'^ (figura 2), à l'intérieur de laquelle C' se décharge 40 jusqu'au niveu pour lequel, s'il ce n'était de la porta ET, T'2 serait conduc 69 45796 7 2030146 teur, Au temps t3> les niveaux d'entrée, dans les lignes 21' et 64, s'inversent de nouveau. C'est à ce moment que la différence de fonctionnement entre les réalisations des figures 1 et 3 apparaît. Dans la réalisation de la figure 1, la 5 coupure de T2 est retardée par le temps exigé pour décharger le condensateur C' jusqu'au point où le niveau de tension au point 16 tombe au niveau de coupure de T2 Bien que cette invention ait été particulièrement représentée et décrite en ce qui concerne des réalisations préférées, il sera évident, pour le spécia-15 liste, que ce qui précède, et toute autre modification dans la forme et dans le détail, peuvent lui être apportées, sans, pour autant, se départir de l'esprit et des buts de l'invention. 69 45796 8 2030146 REVENDICATIONS 1,- Un circuit à retard, caractérisé an ce qu'il comprend; un premier circuit à transistor, doté de moyens d'entrée et de moyens de 5 sortie, et relié de façon à adopter l'un de ses états conducteur ou bloqué, lorsque des premières conditions de tension d'entrée sont appliquées aux dits moyens d'entrée; et, à adopter l'autre de ses dits états, lorsque des secondes conditions de tensions d'entrés sont appliquées aux dits moyens d'entrée, ledit circuit comprenant une résistance de base reliée à la base du transistor 10 dudit premier circuit, les dits moyens de sortie adoptant l'un de deux niveaux, sélectivement, selon les dites conditions de tension d'entrée; un second circuit à transistor, doté de moyens d'entrée et de moyens de sortie, les dits moyens d'entrée étant reliés aux dits moyens de sortie dudit premier circuit à transistor et ledit second circuit à transistor étant relié 15 de façon à adopter un état donné, de ses états conducteur ou bloqué, en réponse à un premier des dits deux niveaux, issus des dits moyens de sortiB dudit pre» mier circuit de transistor, et à adopter l'autre de sas dits états, en réponse au second des dits deux niveaux, les dits moyens de sortie dudit second circuit à transistor étant sélectivement à l'un des deux niveaux, selon ladit état 20 particulier dudit second circuit à transistor; des moyens capacitifs reliés en parallèle au circuit base-collecteur du transistor dudit premier circuit à transistor, et des moyens de commutation, actionnables, soit pour, d'abord, appliquer las dites premières conditions de tension d'entrée aux dits premiers moyens 25 d'entrée du circuit à transistor, afin da mettra ledit premier circuit à transistor dans ledit premier état et de charger las dits moyens capacitifs; soit, pour, ci-après, changer las ditas premières conditions da tension d'entrée, pour les dites secondes conditions da tension d'entrée, afin de provoquer la mise dudit premier circuit à transisotr dans ledit autre état, et de fournir 30 un parcours de décharge aux dits moyens capacitifs ,les dits moyens capacitifs ayant pour effet de forcer ledit fonctionnement normal dùdit second circuit à transistor à assumer l8dit état donné, jusqu'à ce que les dits moyens capacitifs se soient déchargés à un niveau prédéterminé, 35 2,- Un circuit à retard, caractérisé en ce qu'il comprend: un premier transistor, doté d'une entrée et d'une sortie et ralié 8n circuit da façon à assumer un état donné, da ses états, conducteur et bloqué, lorsqu'un premier niveau de tension d'entrée est appliqué à ladite entrée; et, à assumer l'autre da ses dits états, lorsqu'un second niveau de tension d'en-40 trée est appliqué à ladite entrée, ladite entrée comprenant une résistance de 69 45796 9 2030146 base, ladite sortis étant à l'un de deux niveaux qui dépsndent, sélectivement, dudit niveau de tension d'entrée; un second transistor, doté d'une entrés et d'une sortie, ladite entrée étant reliés à ladite sortie dudit premier transistor, et, ledit second tran-5 sistor étant relié au circuit, afin d'avoir pour fonction normale d'adopter un état donné, de ses états conducteur ou bloqué, sn réponse à un premier des dits deux niveaux de ladite sortie dudit premier transistor, et d'adopter l'autre de ses dits états, en réponse au second des dits dsux niveaux, ladite sortie dudit second transistor étant sélectivement à l'un de deux niveaux, selon ledit 10 état particulier dudit second transistor; un condensateur, relié en parallèle à ladite entrée et à ladite sortie dudit premier transistor; et un moyen de cpmmutation, pouvant fonctionner, soit, pour d'abord, appliquer ledit premier niveau de tension afin de mettre ledit premier transistor 15 dans ledit premier état et de charger ledit condensateur, seit, pour, ensuite, changer ledit premier niveau da tension d'entrée pour ledit second niveau de tension d'entrée,afin de provoquer le passage dudit premier transistor dans ledit autre de ses états et de fournir un parcours de décharge audit condensateur, ledit condensateur ayant pour effet de commander ladite fonction normale dudit 20 second transistor, qui est d'assumer ledit état donné, jusqu'à ce que ledit condensateur se soit déchargé jusqu'à un niveau prédéterminé. 3,- Un circuit à retard, caractérisé en ce qu'il cpmprend: un premier transistor, doté d'une entrée et d'une sortie, et placé dans 25 un circuit, de façon à être conducteur lorsqu'un premier niveau de tension d'entrée est appliqué à ladite entrée, et, à ôtre bloqué, lorsqu'un second niveau de tension d'entrée est appliqué à ladite entrée, ladite entrée comprenant une résistance de base ; ladite sortie étant à un premier niveau de sortie, lorsque ledit transistor est conducteur, et à un second niveau, lorsque ledit 30 transistor est bloqué. Line porte ET, dotée d'une première et d'une seconde entrée et d'une sortie, ladite première entrés étant reliée à ladite sortie du premier transistor la dite porte ET possédant un premier niveau de tension à sa sortie lorsqu'elle sst ouverts, et, un second niveau de tension, à sa sartie, lorsqu'elle 35 sst fermée; ladite porte ET. s'ouvrant normalement tarsqua ladite sortie du premier transistor est audit second niveau, et que ladite seconde entrée de ladite porte ET est au môme niveau, ladite porte ET étant ferais lorsque l'une, ou l'autre, des dites entrées, de la dite porte ET, est audit premier niveau de sortie dudit premier transistor. 69 45796 10 2030146 Un second transistor, doté d'une entrée et d'une sortie, ladite entrée étant reliée à ladite sortie de ladite porte ET, et, ledit second transistor étant relié, dans un circuit, de façon à être conducteur, lorsque ladite porte ET est ouverte, et à être bloqué, lorsque ladite porte ET est fermée, ladite 5 sortie dudit second transistor étant à un niveau donné, lorsque ledit second transistor est conducteur, et à un autre niveau, lorsque ledit second transistor est bloqué. Un élément capacitif, en parallèle entre ladite entrée et ladite sortie dudit premier transistor; et 10 des moyens de commutation, pouvant fonctionner, pour appliquer soit ledit premier niveau de tension d'entrée à ladite entrée du premier transistor, et un niveau de tension complémentaire, à la dite seconde entrée de ladite porte ET; ledit niveau de tension complémentaire, correspondant audit premier niveau de sortie dudit premier transistor, afin de rendre conducteur ledit premier transis-15 tor, de charger ledit élément capacitif, de fermer la porte ET, soit d'appliquer ledit second niveau de tension d'entrée à ladite entrée du premier transistor et le niveau de tension complémentaire, à ladite seconde entrée de ladite porte ET, ledit niveau de tension complémentaire correspondant audit second niveau de sortie dudit premier transistor, et ayant pour but de bloquer ledit premier 20 transistor, de conditionner ladite porte ET, et de fournir un parcours de décharge audit élément capacitif, ledit élément capacitif ayant pour fonction d'avoir priorité sur ladite ouverture normale de ladite porte ET, jusqu'au moment où ledit élément capacitif s'est déchargé jusqu'à un niveau prédéterminé, moment auquel ladite porte ET est ouverte, et ledit second transistor, rendu conduc-25 teur, 4.- Un circuit à retard, caractérisé en ce qu'il comprend: Un premier circuit inverseur à transistor doté d'uns entrés ds bass st d'une sortie, dont l'entré» sst normalement polarisée pour l'état conducteur, 30 ladits entrée comprenant une résistonce dans le circuit de base dudit transistor; un second transistor de circuit inverseur, doté d'une entrée de base et d'une sortie, st dont l'entrée est reliée à la sortie dudit premier circuit inverseur, ce par quoi ledit second circuit inverseur est bloqué, lorsque ledit 35 premier circuit inverseur est conducteur; un élément capacitif, relié aux dites entrée et sortis dudit premier circuit inverseur, ledit élément capacitif étant chargé par ladite polarisation d'entrée dudit premier circuit invsrssur lorsqus ledit circuit inverseur est conducteur; 40 et, des moyens, pour couper ladite polarisation d'entrée dudit premier 69 45796 11 2030146 circuit inversedr et pour fournir un parcours ds décharge audit élément capacitif afin de réaliser le blocage du transistor dudit premier circuit inverseur, et, après que ledit élément capacitif s'Bst déchargé d'une certaine quantité, pour rendre conducteur le transistor dudit second circuit inverseur, afin dB 5 changer le niveau à sa sortie, 5,- Un circuit à retard, caractérisé en ce qu'il comprend: un premier transistor, doté d'un collecteur, d'une base et d'un émetteur, le dit collecteur étant relié, par l'intermédiaire d'une résistance de collec-10 teur, à une source de puissance et ledit émetteur étant relié à la masse, ladite base étant reliée par l'intermédiaire d'une résistance de base, à une entrée; un condensateur, relié à l'une de ses extrémités, à un point compris entre ledit collecteur et ladite résistance de collecteur, et, à l'autre de ses extrémités, à ladite entrée; 15 un second transistor, doté d'une base, d'un collecteur et d'un émetteur, le dit collecteur étant relié, par l'intermédiaire d'une résistance de collecteur, à une source de puissance, ledit émetteur étant relié à ladite entrée dudit premier transistor, et ladite base étant reliée audit point situé entre ledit collecteur et ladite résistance de collecteur dudit premier transistor; 20 une borne d8 sortie, reliée entre ledit collecteur et ladite résistance de collecteur dudit second transistor; une source de tension d'entrée à deux niveaux et des moyens pour relier alternativement ladite ehtrée, d'abord, à l'un des dits-niveaux de ladite source de tension d'entrée, puis, à l'autre de ces 25 niveaux. 6.- Un circuit à retard, caractérisé en ce qu'il comprends une porte ET à deux entrées, reliée à une source de puissance et dotée d'unB sortie, 30 un premier transistor, doté d'un collecteur, d'une base et d'un émetteur, ledit collecteur étant relié à une entrée de ladite porte ET, ledit émetteur étant relié à la terre, ladite base étant reliée, par l'intermédiaire d'une résistance de base, à un premier moyen d'entrée; un second moyen d'entrée, reliq à l'autrs Entrée de ladite porte ET; 35 un condensateur, relié, pat" l'une de ses élsctrodes, à un point situé en tre ledit collecteur et ladite porte ET, et, par l'autre de ses électrodes, à ladite première entrée; un second transistor, doté d'un collecteur, d'une base et d'un émetteur, ledit collecteur étant relié par une résistance de collecteur à une source de 40 puissance, ledit émetteur étant relié à la masse, ladite base, étant reliée 69 45796 12 2030146 à la sortie de ladite ports ET, une borne de sortis, reliée au collscteur dudit second transistor; unB source de tension d'sntrés, è deux niveaux, afin que l'un des niveaux soit relié aux dits premiers moyens d'entrée, st l'autre, des niveaux, aux dits 5 seconds moysns d'entrée; et dBs moyens pour commuter alternativement les dits niveaux.