FR 2028250 A1 19701009 FR 6942809 A 19691211 69 42809 1 2028250 La présente invention concerne des systèmes de détection de données, et plus particulièrement des systèmes dans lesquels la détection des données co-dées est réalisée par intégration des signaux de données. Différentes techniques permettent de détecter des données qui sont sous 5 forme digitale. La technique particulière utilisée dépend d'un certain nombre de facteur et particulièrement du type de codage utilisé. Certains types de codage, tel que la modulation de phase notent les données par le sens des transitions du signal à l'intérieur des différentes cellules de bit. Des données codées de cette façon peuvent être détectées eh intégrant 1S signal de données 10 dans chaque cellule de bit par rapport à un signal de référence, un tel dispositif est décrit dans le brevet américain 3 217 183. Dans le dispositif décrit dans ce brevet le signal de référence a une fréquence constante et est soit en phase, soit déphasé par rapport au signal de données modulé en phase dans chaque cellule de bit. En conséquence, l'intégration dans une cellule de 15 bit dans laquelle le signal de référence est en phase avec le signal de données fournit une indication directe sur la présence d'un "un" tandis que l'intégration sur une cellule de bit dans laquelle le signal de référence est en phase avec le complément du signal de données, fournit une indication directe sur la présence d'un "zéro". 20 Plusieurs types de codages tels que le codage NRZI et le codage à fréquence double (modulation de fréquence) représentent des données par là présence ou l'absence des transitions aux centres des cellules de bit. Les données codées de cette façon sont facilement détectées par des dispositifs dans lesquels les impulsions de crête correspondant à différences transitions du signal de 25 données sont sélectivement émises, les "un" ou impulsions de données situées au centre des cellules de bit étant émis--vers, la sortie à,: 1 'exception des "zéro" ou impulsions d'horloge situées aux extrémités des cellules de bits. Des dispositifs de ce type détectent des données d'une façon précise tant qu'il n'y a pas de bruit ou d'autres signaux parasites. Des problèmes se posent, . 30 cependant, quand il existe de tels signaux au centre ou'près du centre d'une cellule de bit ou de plusieurs. Dans de tels cas des impulsions de bruit dans •»'• l'es cèllules'" de bit' rep'résentan un '"zéro" sont fréquemment'envoyées Vers la " sriïtfé cofnme'-les' impulsions représentant un -"un". " La détection par intégration plutôt que le déclenchement d'impulsion est 35 avantageux, au moins du point de vue de la susceptibilité au bruit et aux autres signaux parasites. L'intégration sur chaque cellule de bit fournit une représentation de la nature du signal de données sur tout-l'intervalle plutôt quren un point particulier, line pointe de bruit se produisant à l'intérieur d'une cellule de bit et qui peut par erreur être détectée comme un "un" dans 40 un système de déclenchement d'impulsion a relativement peu d'effet sur le 69 42809 2 2028250 résultat total de l'intégration, et les erreurs qui en résultent sont virtuellement éliminées. En dépit des avantages concernant la détection des données par intégration des problèmes se posent qu fréquence double est utilisée,"par exemple, une intégration du signal de donnée par 'rapport au signal de référence fournit des résultats qui peuvent être utilisés pour déterminer le contenu des données des différentes cellules de bit. Dans un tel dispositif, cependant, la technique de comparaison de tension 10 que l'on désire utiliser dans la détection de donnée codée en codage de phase ne peut pas être employée. Par contre les résultats des intégrations successives doivent être comparés, procédé qui est encombrant et pas toujours sûr. Un autre problème se pose quand on essaie de détecter "des données qui sont codées d'une manière telle que le signal résultant possède plus de deux 15 intervalles de temps différents entre les transitions. Dans le codage à modulation de fréquence modifié, qui est décrit dans la demande de brevet déposée en FRANCE par la demanderesse le 19.6.68 sous le n° PV 9 244. une transition est réalisée au centre de chaque cellule de bit représentant un "un". Les transitions sont réalisées sur les bords des cellules de bit représentant un 20 "zéro" à moins qu'elles soient précédées par une cellule de bit dans laquelle un "unM est écrit. Si un signal de données est codé selon le codage à modulation de fréquence modifié est intégré par rapport à un signal de référence, les résultats des intégrations successives peuvent être compc.r£ï, pour déterminer les données transportées par le signal aussi longtemps que deux "zéros" 25 successifs ou plus ne' se produisent pas. Quand il se" produit des "zéros" successifs le signal de donnée possède trois intervalles différents entre les transitions et cette technique ne peut pas être utilisée. Des problèmes 'identiques se posent ou la détection par intégration" des données codées selon le codage de codage modifié, dont là technique de codage sst décrite dans 30 un article publié' à la page' 112" du volume 10 N° 2 en juillet"iSh/ de la revue IBM Technical Disclosure Bulletin. Le codage de zéro modifié'est identique au codage à*modulation de fréquence modifié, excepté que les transitions alternatives de "zéro" Cou horloge) né sont pas écrites avec une succession " 'de zéros, et le signal dé données peut' par conséquent avoir jusqu'à quatre 35 " intervalles différents entre les transitions. Quand on-Boit détecter des*données codées à la fréquence double la nécessité de comparer des résultats d'intégration "successifs peut être évitée si " ïe signal de référence est décaïi de façon à avoir une relation de phase dif-40 fêrente par rapport au signal de données, l''intégration sur chaque cellule ©AD OBtètNAL. 69 42809 3 20282S0 de bit fournit une valeur qui peut être comparée avec une valeur de référence ou de seuil pour déterminer les données transportées par la cellule de bit. Une telle détection de seuil peut aussi être utilisée avec des données codées soit par codage à modulation defréquence modifiée, soit par codage de S zéro modifié, avec aucune limitation sur le nombre de zéros qui peuvent se produire dans la succession. Ce procédé cependant, est moins sûr que celui dans lequel on compare les résultats des intégrations successives. Les différences entre les valeurs d'intégration fournies par les cellules de bit "un" et "zéro" peuvent devenir très petites particulièrement quand il se produit 10 un décalage de crête considérable. Le niveau de seuil peut en conséquence être dépassé par les résultats de l'intégration sur les cellules de bit "zéro", et las résultats des intégrations sur les cellules de bit ^un" peuvent être inférieure» au niveau de seuil, ce qui conduit à une erreur. Ceci est vrai même si le niveau de seuil est maintenu relativement constant par un montage 15 complexe et coûteux. Dans le cas le plus courant dans lequel le niveau de seuil varie, des interprétations erronées peuvent être fournies même si les résultats des intégrations donnent les valeurs désirées. Des systèmes de détection en accord avec l'invention, détectent des données codées sous forme numérique en effectuant deux intégrations séparées 20 sur le signal de données pour chaque cellule de bit. Une première intégration ou intégration de "un" est effectuée par rapport à un signalé (je référence pour Indiquer la présence de "un" dans les différentes cellules de bit. Une -Intégration directe ou une intégration de "zéro" du signal de données par rapport à sa valeur absolue est aussi réalisée sur chaque cellule de bit pour 25 indiquer les "zéros". Les résultats des deux différentes intégrations pour chaque cellule de bit sont comparés par un comparateur de tension pour identifier la présence d'un "un" ou d'un "zéro" à l'intérieur de la cellule. Une donnée codée en modulation de fréquence modifiée, zéro modifié'ou de façon identique est détectée d'une façon sûre et précise sans avoir besoin pour la 3Q détection de seuil, de comparer les réulstats des intégrations successives ou d'autres procédés. Dans une réalisation préférée du système de détection selon l'invention, _,u'ne forme d'onde en dents de scie créée en synchronisme avec le signal de donnée d'entrée est utilisée pour fournir les premier et second signaux de 35 référence "complémentaires. Une paire d'intégrateurs de "un" est sensible aux signaux de référence et aux valeurs réelles et complémentaires du signal de données entrant pour intégrer le signal des données sur chaque cellule de bit, les intégrateurs étant arrêtés à la fin de chaque cellule de bit, par un signal de commande provenant de la forme d'onde an dents de scie. Les sorties 40 des intégrateurs à la fin de chaque cellule de bit sont envoyées sur uncircult ' ; Saliacfiv: la -fonction OU si servent d'sRtrse eu ecraparateur ds tsnsion» L'cisr-rs satrêe au comparateur de tension provient d'une pairs d'intégrateurs de "zéro" qui sont souples pour recevoir 1s signai ds données d'entrée et son complément, et qui effectuent une intégration directe de la valeur absolue du signal de 5 donnés sur chaque cellule de bit» Lss intégrateurs ds "zéro" sont arrêtés par le signal s commande provenant ds la .forme d'onde à dents de scie. Ls compa-ratsur de tension conditionne une des entrées d'un circuit ET toutes les fois que la sortie des intégrateurs ds "un" excèdece'lls des intégrateurs "zéro" indiquant qu'on est en présence d'un "un". Une impulsion provenant du signal 10 ds commande conditionne l'autre entrée du circuit ET pour fournir une impulsion de sortie par l'intermédiaire d'un multivibrateur monocoup associé. En accord avec une caractéristique particulière de l'invention, des erreurs qui peuvent autrement se produire comme un résultat des signaux de données dans lesquels les transitions de données sont des crêtes décalées dé 15 façon plus importante que les transitions d'horloge sont évitées par on dispositif dans lequel les sorties des intégrateurs des "un" sont augmentées en valeur par rapport aux sorties des intégrateurs de "zéro". La sortie combinée des intégrateurs de "uns", qui peut autrement être inférieure en valeur, à la sortie combinée des intégrateurs de "zéro" en présence de données beau7 20 coup plus décalées ou de transition de "un", est accrue d'un facteur qui compense les différences de décalage de crête sans permettre à la sortie des intégrateurs de "un" de dépasser celle des intégrateurs de "zéro" en présence d'un "zéro". D'autres objets, caractéristiques et avantages de la présente invention 25 rassortiront mieux de 1''exposé qui suit fait en 'référence aux dsasins CRReuôs à ce texte qui représentent un mode de réalisation préféré de celle-ci» Le figure 1 est un schéma simplifié d'un système de détection ste digital selon l'invention =, Las figures 2A et 2U représentent lss formes d'ondes utiles pour sxpliqusr 30 le fonctionnement du dispositif de la figure 1 et les différences entre ls dispositif de la figure 1 et l'art antérieur- La figure 3 est un schéma simplifié d'un circuit qui peut être utilisa pour les intégrateurs de "un" dans le dispositif ds la figure 1. La figure 4 est un diagramme schématique d'un circuit qui peut être uti-35 lise pour les intégrateurs de "zéro" dans le dispositif de la figure 1. Les figures 5A à 51 représentent des formes d'onde utiles dans l'explication du fonctionnement du dispositif de la figure 1 quand les sorties des intégrateurs de "un" sont augmentées pour compenser la décalage de crête inégal des transitions de données et des transitions d'horloge. 4Q Sur la figure 1, le signal de données brutes provenant d'un support d'en- BAD ORIGINAL 69 42809 5 2028250 registrement tel qu'une bande magnétique, un tambour, un disque, une bande, ou d'un canal de communications ou d'une autre source appropriée, est différencié dans un différenciateur 10.et limité par un limiteur 12. Le limiteur 12 n'est pas essentiel au fonctionnement du circuit, mais quand il y est in-5 clus fournit une forme définie plus clairement du signal de données provenant du différenciateur 10. Le limiteur 12 est représenté sur la figure 1 comme possédant deux sorties différentes qui correspondent au signal de données limité et à son complément. Dans les cas où le limiteur 12 est supprimé, d'autres montages appropriés peuvent être utilisés pour donner le complément du 10 signal de données. Des exemples d'un signal de donnée codé en modulation de fréquence modifiée et de son complément, comme ils peuvent apparaître à la sortie du limiteur 12 sont représentés respectivement sur les figures 2A et 2B. Comme mentionné précédemment , un codage en modulation de fréquence modifié comprend 15 une transition de donnée à l'intérieur de chaque cellule de bit représentant un "un" et une transition d'horloge au bord des cellules de bit représentant un"zéro"excepté quand la cellule de bit de "zéro" est immédiatement précédée par une cellule dans laquelle un "un" est écrit. En conséquence, les transitions de donnée 14, 16, 16, 20 et 22 se produisent à l'intérieur de chaque cellule 20 de bit 28, 30, 34, 42 et 44 qui représente des "un". Des cellules de bit de "zéro" 32 et 36 n'ont pas sur leurs bords de transitions d'horloge puisque les cellules de bit 30 et 34 les précédant immédiatement contiennent un "un". Les cellules de bit de "zéro" restantes 38 et 40 possèdent des transitions d'horloge 24 et 26 respectivement sur leurs bords. 25 En réponse à chaque transition du signal de données du limiteur 12 un générateur de crêtes 46 fournit une impulsion de crête, la séquence résultante de ces impulsions est illustrée sur la figure 2C. Un générateur à dents de scie 48 fournit une forme d'onde en dents de scie qui est illustré sur la figure 2D et qui est appliqué à un comparateur de phase 50 en même temps que 30 les impulsions provenant du dispositif de formation d'impulsions de crête 46. Le comparateur de phase 50 et l'élément de mémoire et d'amplification 52 maintiennent la forme d'onde en dents de scie en phase avec le signal de données çf'entrée en s'assurant que les passages par zéro'de la forme d'onde en dents de scie ccoïncident avec les impulsions provenant du dispositif de formation 35 d'impulsion de crête 46. Si une impulsion précède le passage par zéro correspondant de la forme d'onde en dents de scie un signal de correction est fournie à l'élément de mémoire et d'amplification 52 ayant une valeur correspondant à la différence de temps entre l'impulsion de crête et le passage par zéro et une polarité qui augmente la fréquence du générateur à dents de scie.Les 40 impulsions qui suivent le passage par zéro correspondant de la forme d'onde en 69 42809 6 2028250 dents de scie entraine la création de signaux de correction d'une valeur appropriée et qui possède une polarité telle qu'elle diminue la fréquence du générateur à dents de scie 48. Les signaux de corrections sont emmagasinés dans une mémoire dans le dispositif 52 et ont en fait la moyenne de façon à ame-5 ner le générateur à dents de scie 48 à la fréquence désirée etsans variation constante due au décalage de crêtes des impulsions du générateur d'impulsion de crStes 46. Des exemples de montages qui peuvent être utilisés pour représenter l'accrochage en phase initial et ultérieur de la forme d'onde en dents de scie sont fournis par les brevets déposés par la demanderesse aux 10 Etats-Unis et publiés sous les N° 3 339 157 et 3 192 477, ainsi que dans le brevet français 1 445 819 déposé le 29 juin 1965 par la demanderesse. Il est entendu naturellement que d'autres formes de synchronisation d'horloge peuvent être utilisées dans cette invention. Le dispositif est décrit à titre d'exemple et non limité à l'invention. 15 La partie du dispositif de la figure 1 décrit par la suite est classique et est identique au montage utilisé par beaucoup de dispositifs de l'art antérieur qui détectent des données par un détecteur à impulsion d'autorisation. Dans de tels dispositifs les retours plus rapides de la forme d'onde en dents de scie sont détectés par une bascule bistable binaire pour fournir une sé-20 quence d'impulsions comme montré sur la figure 2E. Cette impulsion d'autorisation qui commence à un quart de la longueur de la cellule de bit et qui se termine au trois quart de la longueur de la cellule de bit permet à une porte associée de faire passer les impulsions qui se produisent en présence d'une impulsion d'autorisation vers la sortie du circuit. Ainsi, l'impulsion de 25 données 54 dans la cellule de bit 28, comme montré sur la figure 2C est envoyée vers la sortie comme une impulsion de "un" par la première impulsion d'autorisation 56, montrée sur la figure 2E. Les impulsions d'horloge ou de "zéro" telles que l'impulsion 58 montrée sur la figure 2C, au bord de la cellule de bit 38 ne tombe pas à l'intérieur de la "fenêtre" fournie par l'une 30 des impulsions d'autorisation 56 et sont par ce moyen bloquées et non envoyées vers la sortie. Une impulsion de bruit ou une impulsion parasite 60 possible est illustrée en pointillés sur la figure 2A et sur la figure 2B. Le générateur d'impulsions de crSte 46 est sensible à l'impulsion de bruit 60 et engendre une ou 35 plusieurs impulsions de crête correspondantes selon sa durée. Une seule impulsion de crête 62 est représentée sur la figure 2C. Dans un dispositif de détection de type à impulsion d'autorisation, le processus de détection est généralement insensible à de telles impulsions de bruit si ce n'est par des variations minimes possibles dans la fréquence de la forme d'onde en dents de 40 scie aussi longtemps que l'impulsion de crête résultante se trouve à l'exté- 69 42809 7 mêîSù rx-puleicns d"e'ja-riî.o5:'.r.-, i-3= =?:!c;r,j* i~ j^isr'ori ds j-'siG sa pî-jdiat s i'ir.v-rrisuï' c::. l = intarv :11s cb teaps ds .l'uncs des impulsions -d'autorisation 5Sj ca;::i:sde.nLJ sasas dans 2s cas tia l'impulsion 82, une telle impulsion est envoyés vers la sortie ccmms représentant un "un". Ce résultat entraine une err S reur c'y lecture si l'intervalle ds temps du bit dans lequel l'impulsion de bruit se produit représente un "zéro". De tels problèmes peuvent être évités, c9pencsnt» si la détection est représentée par l'intégration, l'intégration sur ohequs intervalle de bit prenant en considération l'effet du signal rie donnée sur tcut l'intervalle plutôt qu'à l'intérieur d"un temps relativement 10 court. La forme d'onde en dent de scie provenant du générateur 48 représenté sur la figure 1 est appliquée à un générateur de période double de celle de la cellule de bit 64 pour créer une impulsion en réponse à certains passages par zéro de la forme d'onde en dents de scie comme montré sur la figure 2F. Les 15 impulsions du générateur de période double 64 sont appliquées à un circuit de référence et de commande 66 pour créer d'une part un signal de commande représenté sur la figure 2G et d'autre part, les premier et second signaux de référence complémentaires montrés respectivement dans les figures 2H et 21. En se référant à la première série de bit 28, il est à remarquer que lè premier 20 signal de référence de la figure 2H est en phase avec le complément du signal de données et déphasé par rapport au signal de données lui-même. De même le second signal de référence, est en phase avec le signal de données et est diphasé par rapport au complément du signal de données sur la cellule de bit 28. Les prssieï' et second signaux ds référence et 1s signal de données et son 25 ecnplénrnt scn4: appliqués S une paire d'intégrateurs de "un" 88 qui intègrent le oigtal ds centrées st son compliment par rapport au premier signal de référença sur enc:iua cellule ds bit» Les intégrateurs SB intègrent effectivement lss relations ds ph&se entre le premier signal ds référence et le signal de dcnnées et scri complément en multipliant le premier signal de référence par-le 30 signal da dcnnées st par son complément et en intégrant les résultats séparément. A l'extrémité de chaque cellule de bit, les intégrateurs SB sont arrêtés sous la commande du signal de commande de la figure 2G. Un des intégrateors de "un" 68 intégre le signal de données de la figure 2A par rapport au- premier signal de référence de la figure 2H, les résultats 35 d'une telle intégration éteint montrés sur la figure 2J. Le second des intégrateurs de "uns" 88 intègre simultanément le complément du signal de données de la figure 2B par rapport au premier signal de référence- pour fournir les résultats montrés sur la figure 2K. Le second signal de référence ou signal de référence complémentaire de la figure 21 est exigé par les intégrateurs de 40 "un" 68 comme décrit en liaison avec la figure 3 ci-dessous. Les signaux de BAD ORIGINAL' .1 42809 2028250 sorties des intégrateurs de "uns" SB sont envoyés sur un circuit OU, ensembles pour fournir le résultat combiné montré sur la figure 2L. Chacun des intégrateurs de "uns" 68 comprend un condensateur de couplage qui est chargé pendant cette partie de chaque cellule de bit dans laquelle le signal de données ou son complément pour lequel l'intégrateur est sensible est en phase avec le premier signal de référence. Pendant le premier intervalle de temps de bit 28, par exemple, le premier signal de référence est déphasé' par rapport au signal de données, et la chute de tension à travers l'un des condensateurs reste égale à zéro. L'autre condensateur d'intégrateur s;i phase le premier signal ds référence et le complément du signal de données en se chargeant pendant la durée de la cellule de bit 28 jusqu'à une vaIsur maximum à la fin ds la cellule ds bit comme représenté sur la figure 2K.» Pendant la seconds ssilule de bit 30, 1s premier signal de référence est en phase avec le signal de données et déphasé par rapport au complément dudit signal da données fournissant les résultats représentés sur les figures 2J et 2K= Pendant la troisième cellule de bit 32, le premier signal de référence est déphasé par rapport au signai de données pendant la première moitié de la cellule de bit, mais est en phase svec ledit signal de donnéeq pendant la seconde moitié ds la cellule da bit. La tension de chute à travers le condensateur associé strssts à une valeur zéro pendant la première moitié de la cellule ds bit, puis croît rsgulièrivTnnt Jusqu'à une valeur maximum à la fin de la cellule de bit casas® reprisants sur la figuré 23. Au même moment, la tension du condensateur de l'autre intégrateur croît régulièreresm; pendant la première moitié de la cellule de bit et reste ensuite constante pendant la seconds moitié de la cellule de bit. • Ds petites variations se produisent dans les résultats de l'intégration quand lss transitions d'horloge et de données du signal de données subissent un dssalsge de crête. On montre en pointillés sur les figures 2A, 2B et 2C des décalages classiques que peuvent subir les différentes transitions des signaux des figures 2A et 2B et les impulsions de pointes qui en résultent. Dans ce cas, la transition de données 14 est supposée être décalée vers la gauche. Les transitions de données 16 et 18 sont supposées avoir été décalées vers la droite et la gauche respectivement à cause de différences substantielles des intervalles de temps sur les côtés opposés des cellules de bits. Les transitions d'horloge 24 et 26 et les transiticns.de données 20 et 22 sont supposées avoir été de façon identique décalées les unes par rapport aux autres. Un décalage de bit dépend normalement d'un certain nombre de facteurs comprenant les caractéristiques particulières de la tête de lecture utilisée pour détecter le signal de données lorsqu'il est enregistré sur une bande magnétique, Lss variations dans les résultats dgsl'intégration à cause du BAD original. 69 42809 202825Ô décalage de crête sont représentées en pointillés sur les figures 2J, 2K et 2L. Dans la première cellule de bit 28, le décalage de crête et la transition de données 14 proviennent du signal de données de la figure 2A qui est en phase avec le premier signal de référence de la figure 2H pendant une petite 5 partie de la cellule de bit pour fournir les résultats d'intégration représentés sur la figure 2J. De même le complément du signal de données de la figure 2B est déphasé par rapport au premier signal de référence pendant une petite partie de la cellule de bit fournissant des résultats d'intégration légèrement inférieur comme représenté sur la figure 2KJ. L'impulsion de bruit 10 60 qui se produit à l'intérieur de la troisième cellule de bit 32 entraine que le signal de donnée soit en phase avec le premier signal de référence pendant une petite partie de la première moitié de la cellule de bit pour fournir la petite augmentation représentée sur la figure 2J. Le signal de sortie du second intégrateur de "uns" décroit d'une quantité correspondante 15 comme représenté sur la figure 2K. Le dispositif de la figure 1 dont on parlera par la suite est identique à celui décrit dans le brevet américain 3 217 183 déposé par la demanderesse . Dans ce dispositif, une paire d'intégrateurs est utilisée pour intégrer un signal de données codé en phase et son complément sur chaque cellule de bit 20 par rapport à un signal de référence. Le signal de données codé en phase>pos-sède deux phases différentes, et le signal de référence est donc en phase' avec le signal de données ou déphasé par rapport au signal de données pendant toute la durée de chaque cellule de bit. En conséquence, un condensateur d'intégrateur se charge pendant la durée de chaque cellule de bit pendant 25 que l'autre condensateur reste à la valeur zéro. Le signal de àôrfeLe de l'un des intégrateurs représente les ""zéros" tandis que le signal sortie de l'autre intégrateur représente des "uns". De tels signaux de sortie peuvent être comparés dans un comparateur de tension à la fin de chaque cellule de bit pour déterminer la donnée présente. 30 Le dispositif du brevet américain 3 217 183 fonctionne d'une façon précise pour détecter les données codées en phase. Des problèmes se posent cependant, quand des données codées dans un format différent, .tel que le dodage à modulation de fréquence modifié de la figure 2A sont appliquées à un dispositif de ce type pour la détection. Un codage à modulation de fréquence modifié com-35 prend trois intervalles de temps différents entre des transitions adjacentes qui peuvent être égaux à la cellule de bit, à deux fois lacellule de bit ou à une fois et demi la cellule de bit. En conséquence, un signal de référence qui est en phase avec le signal de données pendant toute la durée d'une cellule de bit sera déphasé par rapport au signal de données pendant la moitié 40 ou toute la cellule de bit suivante. Quand le signal de référence est déphasé 69 42809 10 2028250 par rapport au signal de données sur la moitié plutôt que sur toute la cellule de bit, le signal de référence peut être déphasé pendant la première moitié de la cellule de bit et en phase pendant la seconde moitié ou vice-versa. En examinant les figures 2J et 2K, il apparait que les sorties des intégrateurs ne 5 peuvent pas être comparées pour déterminer les données et en conséquence d'autres techniques doivent être utilisées. Une technique qui peut être employée pour déterminer les données comme représentées par les deux intégrations des figures 2J et 2K implique une détection de seuil. Comme représenté sur la figure 2L, la sortie combinée des 10 intégrateurs 68 de "un" suppose une valeur à l'extrémité de chaque cellule de bit représentant un "un" et une valeur qui est approximativement la moitié de celle de la valeur représentant un "un" è l'extrémité de la cellule de bit représentant un "zéro". En employant un détecteur de seuil possédant un niveau 70 comme représenté sur la figure 2L, les cellules de bit de "un", qui ont 15 une certaine valeur à l'extrémité de la cellule de bit pour résultat de l'intégration combinée au-dessous du niveau 70 sont détectées et les autres cellules de bit de "zéro" qui ont une valeur à l'extrémité de la cellule pour le résultat intégration combinée au-dessous de 70 ne sont pas détectées. La détection de seuil, cependant, ne convient pas pour un certain nombre de 20 raisons. Ainsi, même en utilisant un montage complexe coûteux le seuil a encore tendance à se déplacer. Le niveau 70 de la figure 2L peut en conséquence se déplacer vers le bas et a pour conséquence de faire détecter de façon erronée des "zéros" pu se déplacer vers le haut jusqu'à un niveau oû on ne détectera plus les "uns".Le problème devient encore plus critique quand il y a un déca-25 lage de crête. Dans un tel cas, le résultat combiné de l'intégration sur les cellules de bit de "un" peut se trouver seulement légèrement au-dessus du niveau 70 comme représenté pour les cellules de bit 28, 30, 42,44 tandis que les résultats de l'intégration à l'extrémité des cellules de bit "zéro" peuvent se trouver légèrement au-dessous du niveau 70 comme représenté pour la cel-30 Iule de bit 40. Le moindre décalage des niveaux 70 peut en conséquence conduire à une erreur. -•"•En accord avec l'invention, une donnée codée est détectée en effectuant une intégration sur chaque cellule de bit sur le signal de donnée lui-même aussi bien que par rapport à un signal de référence. Les résultats des deux 35 intégrations peuvent être comparés dans un comparateur de tension pour indiquer le contenu.des données plutôt qu'en utilisant des techniques de détection de seuil ou d'autres techniques non souhaitables. Comme représenté sur la figure 1, le signal de données et son complément sont amenés à l'une des paires .d'intégrateurs 72 de "zéro" où ils sont intégrés sur chaque cellule de bit 40 par rapport au niveau élevé ou valeur du signal. L'intégration est arrêtée à m 42809 11 20282SÛ la fin de chaque intervalle par le signal de commande provenant du circuit de révérence st es censniande 5£. Lss résultats d'intégration de chacun des signaux des figures 2A et 2B sur chaque cellule de bit sont respectivement représentés sur les figures 2M et 2N. Les sorties des deux intégrateurs de "zéro" 72 sont 5 envoyées sur un circuit DU ensembles pour fournir le résultat d'intégration combiné représenté dans la figure 2-Q. L'intégration de "zéro" ou intégration directe est effectivement une intégration du signal de données et de son complément par rapport à un signal de référence invariable ou stable. Ainsi le signal de données de la figure 2A à 10 l'intérieur de la première cellule de bit 26 est élevés et donc en phase avec le signal de référence stable pendant la première moitié de la cellule de bit et est inférieur st donc déphasé par rapport au signal de référence stable pendant la seconde moitié de la cellule de bit fournissant le résultat représenté sur la figure 2M. Ds frime le compliment du signal de données de la figu-15 re 23 est bas pendent la première moitié de la cellule de bit 26 et élevé pendent la seconde moitié de la cellule de bit fournissant le résultat représent' té sur la figure 2N. Un décalage de crête des transitions de données et d'horloge modifie les résultats des intégrations de "zéro" d'une manière identique aux intégrations des "uns" comme représenté par les lignes en pointillés des 20 figirsa 2N» 2ri et 20. ' On voit que les intégrateurs 72 ds "zéro" fournissent uns représentation directe des csllules de bit "zéro". Dans le codage à modulation de fréquence Enadifié, la signal de données reste constant pendant la durée de chaque intervalle repriesr.tsnfc un ."zéro",, mais change au centre de chaque cellule 25 représentant un "un". En intégrant le signal de données sur chaque cellule de bit par rapport à un signal constant,, un résultat d'intégration combiné (c'est-à-dire envoyé sur un circuit GU3.est fourni qui ç 30 Les sorties combinées des intégrateurs 68 de "un" et des intégrateurs 72 de "zéro" sont aappliquées à un comparateur de tension 74 pour déterminer queîls paire d'intégrateurs possède le résultat combiné le plus grand à l'ex-.trên»it.é de chaque ce liais de bit. Si la-sortie combinée des intégrateurs 68 ds "un" excède cslle des intégrateurs 72 de "zsro"a la sortie du comparateur de 35 tension 74 suppose une valeur élevée comme représenté sur la figure 2P pour conditionner l'une des entrées d'un circuit ET et d'un multivibrateur monostable 76. L'autre entrée du circuit ET et du multivibrateur monostable 76 est couplée â un circuit de référence et de commande 66 par l'intermédiaire d'un multivibrateur monostable 78. Le multivibrateur 78 est sensible àu signal de 40 commande du circuit de référence et de commande 66 pour engendrer une impul- BAD ORIGINAC 69 42809 12 2028250 sion à la fin de chaque cellule de bit comme représenté sur la figure 2GJ. Le circuit ET 76 est sensible à la présence simultanée d'un signal de sortie élevé provenant du comparateur de tension 74 et d'une impulsion provenant du multivibrateur 76 pour engendrer une impulsion de sortie par l'intermédiaire 5 d'un multivibrateur monostable associé comme représenté sur la figure 2R. Bien que les impulsions provenant du multivibrateur 78 sont représentées sur la figure 2Q, comme se produisant exactement à la fin de chaque cellule de bit, en réalité ces impulsions peuvent être décalées légèrement vers la gauche . en déclenchant plus tôt le signal de ciommande de la figure 2G et en retardant 10 l'arrêt qui en résulte des intégrateurs 68 et 72 de "uns" et de "zéros". Ceci garantit que les signaux de sortie des intégrateurs peuvent être comparés et appliqués pour conditionner l'entrée du circuit ET 78 avant d'arrêter les intégrateurs. On voit que lorsque des "uns" successifs se produisent dans le signal de 15 données, les signaux de sortie des deux intégrateurs 68 de "un" différents ont des niveaux qui alternent entre des valeurs haute et basse. Ainsi* à la fin de la première cellule de bit 28, les signaux de sortie des premier et second intégrateurs de "un" sont respectivement à des niveaux bas et haut. Pendant la seconds cellule de bit 30, cependantr les signaux de sortie des 20 premier et second intégrateurs de "un" sont respectivement à des niveaux haut et bas. Les "uns" se produisant successivement pendant les cellules de bit 42 et 44 entrainent que les signaux de sortie du premier intégrateur de "un" est à un niveau haut à la fin de l'intervalle 42 et le second intégrateur de "un" est un niveau élevé à la fin de l'intervalle 44. Le premier et second intégra-25 teurs de "zéro" 72 fonctionnent d'une façon identique quand des "zéros" successifs se produisent. Ainsi, le signal de sortie du second intégrateur da "zéro" est à un niveau haut à la fin des cellules de bit 36 et 40 tandis que le signal de sortie du premier intégrateur de "zéro" est à un niveau haut à la fin de l'intervalle 38. Tout fonctionnement différent indique une erreur. 30 Cette caractéristique peut donc être utilisée dans un but de détection d'erreur en posant la condition que lorsqu'un "un" est fourni par le signal.de sortie de l'un des intégrateurs de "un", un "un" suivant immédiatement, doit être fourni par l'autre des intégrateurs de "un". De même, une succession de deux ou de plusieurs "zéros" doit être fournie par les réponses alternées des 35 deux intégrateurs de."zéro" si la donnée détectée doit être acceptée. Un signal représentant les données des figures 2A et 2B dans un mode de codage de zéro modifié est représenté sur la figure 2S. Le codage de zéro modifié est le terme utilisé ici pour décrire un type de codage à modulation de fréquence modifié qui est décrit dans l'article cité ci-dessus dans l'in-40 traduction. C'est la même chose pour le codage à modulation de fréquence modi- 69 42809 13 2028250 fié, excepté que les transitions aux limites des cellules de bit alternées à l'intérieur d'une succession de "zéros" ne sont pas écrites. Le signal représenté sur la figure 2S est-en conséquence identique à celui de la figure 2A en dehors de l'absence de-transition d'horloge à la limite de la cellule de 5. bit 40. Le codage de zéro modifié peut entrainer jusqu'à quatre intervalles de temps différents entre les transitions et peut présenter les mêmes difficultés de détection que le codage à modulation de fréquence modifié. En accord avec 1 ^invention, cependant, les données en codage de zéro modifié peuvent être détectées: de la même manière que le codage de modulation de fréquence modifié en 10 .effectuant l'intégration directe ou intégration des "zéros* en même temps que les intégrations de "un". Les figures 2T et 2U représentent les signaux de sorties combinés respectifs des intégrateurs 68 des "un" et des intégrateurs 72 des "zéroS" pour le signal de données de la figure 2S. Les signaux de sortie combinés peuvent être comparés par le comparateur de tension 74 puisque 15 la sortie des intégrateurs 68 des "uns" est au niveau le plus haut à l'extrémité de la cellule de bit de "un" et que le signal de sortie des intégrateurs .72 de "zéro" est au niveau le plus haut à l'extrémité des cellules de bit de "zéro".La possibilité de contrôler des erreurs mentionnées plus haut par rapport au codage à modulation de fréquence modifié existe aussi pour le codage 20 de zéro modifié bien que de forme quelque peu différente. Bien que les systèmes de détection en accord avec l'invention présentent plus d'avantages dans la détection des données transportées par des signaux, tels que des signaux codés en modulation de fréquence modifié et des signaux codés, en zéro.modifié qui possèdent plus de deux intervalles différents entre 25 les transitions, on- doit comprendre que de tels systèmes peuvent aussi être avantageusement employés avec des signaux de données possédant seulement deux intervalles différents. Ainsi, l'intégration d'un signal codé a fréquence double par rapport à un signal de référence fournit des résultats qui peuvent être utilisés pour identifier.le contenu des données en utilisant soit la ^30. détection de seuil, soit la.comparaison des-résultats-des intégrations successives comme on en a parlé précédemment. En représentant une intégration directe . sur le signal de .données en accord avec l'invention; cependant; des résultats ... d'intégration sont fournis qui peuvent'être comparés" par un comparateur de .. .. tension .pour déterminer les.données.• . 35 A Cette invention peut; s'appliquer, à n'importe quel système dé codage dans lequel une catégorie d'informations est représentée"par une'transition-à l'in-. ..térieur- d'une cellule, de Jiit.-et une autre - catégorie d'informations est repré-. sentée par l'absence de transition à:l'intérieur-de la;ceïlule de'bit. L'impor-. ,} . tance de, cette invention, provient du fait qu'elle fournit-une indication posi-40 tiye en l'absence d'une transition,-en-considérant l'intervalle en entier. 69 42809 14 2028250 ■ Ainsi, cette invention peut traiter non seulement le codage à modulation de fréquence modifié, le codage de zéro modifié, et le codage à fréquences double, mais aussi le codage sans retour à zéro ou n'importe quel autre codage utilisant la même règle de base. 5 Un circuit qui peut être utilisé comme intégrateurs 66 de "un" dans le dispositif de la figure 1 est représenté schématiquement sur la figure 3. Le signal de données et son complément sont respectivement appliqués aux entrées 100 et 102 et les premier et second signaux de référence complémentaires sont respectivement appliqués aux entrées 104 et 106. Un transistor 108 du type NPN 10 est sensible au signal de données à l'entrée 100 et devient conducteur quand le signal de données est à son niveau le plus haut et non conducteur quand il est à son niveau le plus bas. Un transistor 110 du type NPN est de même sensible au complément du signal de données à l'entrée 102 et devient conducteur quand le signal complémentaire est à son niveau le plus haut et non conducteur 15 quand il est à son niveau le plus bas. Les transistors 108 et 110 sont alternativement conducteur et non conducteurs puisque les signaux de données aux entrées 100 et 102 sont complémentaires. Les transistors 108 et 110 changent d'état à environ - 1,5 volts dans le circuit particulier représenté. Les transistors 112 et 114 du type NPN sont sensibles au premier signal 20 de référence à l'entrée 104 et deviennent conducteurs quand le premier signal de référence est à un niveau élevé et non conducteur quand le signal de référence est à un niveau bas. De même les transistors 116 et 118 du type NPN sont sensibles au .second signal de référence à l'entrée 106 et deviennent conducteurs quand le second signal de référence est à un niveau haut et non conduc-25 teurs quand le second signal de référence est à un niveau bas. Les deux paires différentes de transistors 112, 114 et 116, 118 sont alternativement conducteurs et non conducteurs puisque les signaux de référence aux entrées 104 et 106 sont complémentaires. Le transistor 112, 114 et 116, 118 sont disposés pour changer d'état pour une tension approximativement égale à celle de la masse dans le 30 circuit particulier représenté. D'autres niveaux peuvent être choisis. Le courant provenant d'une borne positive 120 s'écoule vers lrun ou l'autre des condensateurs 122 et 124 selon le condensateur couplé à la borne négative 126. Le courant total qui passe entre les bornes positive et négative 120 et 126 est constant et est déterminé par la tension à la borne 126, par la 35 tension à la borne 127 de la source d'alimentation et par la valeur de la résistance 128. Le condensateur 122 est couplé à la borne négative 126 par la conduction simultanée des transistors 114 ou 110 ou par la conduction simultanée de transistors 118 et 108. Le condensateur 124 est couplé à la borne 126 par la conduction simultanée des transistors 116 et 110 ou par la conduction 40 simultanée des transistors 112 et 108. Le condensateur 124 est chargé négative- 69 42809 15 2028250 .7,-rni; par la tension à la borne positive 120 psndant la partie de chaque cellule de bit- dans laquelle le signal ds donr.éss est sn phase avec le premier signal ds référence. Le condensateur 122 est ds mêms chargé négativement par la tension de la borne 120 pendant la partie de chaque cellule de bit dans -la-5 quelle le signal de données est déphasé par rapport au premier signal de référence. A la fin de chaque cellule, une impulsion provenant du signal de com- » mande est appliquée pour polariser et rendre conducteur de façon momentanée ; ! une paire de transistors 123 et 130 du type PNP pour décharger les condensa- ; teurs 122 et 124 jusqu'à la tension da la borne positive 120» i 10 Le passage à l'état conducteur d'une pairs de transistors f\îPN 132 et 134 s est respectivement commandé par lss chutes dé tension à travers les conden- ! sateurs 122 et 124, Les transistors 132 et 134 sont montés.en émetteur-suiveur ! t entra la masse et la borne positive communs 136 par l'intermédiaire des diodes I I 138 et 140, et des résistances 142 et 144. Les jonctions entre chacune des j 15 résistances 1142 et 144 et les diodes associées 138 et 140 sont couplées l'une j à l'autre et à la borne d'entrés 146 du comparateur de tension 74 (représenté j sur la figure 1). La conductivité de chacun des transistors 132 et 134 déter- j mine la tension à l'extrémité inférieure des résistances associées 142 et 144. Les diodes 138 et 140 et les jonctions base-émetteur des transistors 132 j 20 et 134 réalisent une fonction Oti analogique en fournissant la tension la plus j basse aux extrémités des résistances 142 et 144 jusqu'à la borne d'entrée du i S comparateur 146. Cette tension représente la sortie combinée des intégrateurs j et correspond à la forme d'onde représentée sur la figure 2L. La forme d'onde : . -'j de la figure 2L est décrite dans un but d'illustration comme croissant d'une 25 valeur initiale dans une direction positive. De plus, pour réaliser une fonc- ' tion OU analogique, les circuits comprenant les transistors 132 et 134, les " ! diodes 138 et 140 et les résistances 142 et 144 empêchent la surcharge des condensateurs 122 et 124 qui peut se produire autrement si les tensions de condensateur sont directement appliquées au comparateur de tension. i 30 Le fonctionnement des intégrateurs de "un" représentés sur la figure 3 ; peut être par la suite illustré en fonction des premières cellules de bits représentées sur la figure 2. Pendant la première moitié de la cellule de bit .28, le signal de données et son complânent sont respectivement à des niveaux . haut et bas, polarisant les transistors 108 et 110 pour les rendre conducteurs 35 et non conducteurs tandis que les premier et - second signaux de référence sont respectivement à des niveaux bas et haut, polarisant les transistors 116 et 118 pour les rendre conducteurs et les transistors 112 et 114 non conducteurs. Les transistors 108 et 116 qui conduisent réalisent.un circuit entre le condensateur 122 et la borne négative 126 pour charger le condensateur 122 40 pendant la première moitié de la cellule de bit 28 à une vitesse déterminée 69 42809 zuioxjv par le courant constant provenant de le borne positive 120. Pendant la seconde moitié de la cellule de bit 28, le signalde données et son complément polarisent les transistors 108 et 110 pour les rendre respectivement non conducteurs et conducteurs. En même temps, le premier signal de réféeence polarise 5 les transistors 112 et 114 pour les rendre conducteurs et le second signal de référence polarise les transistors 116 et 118 pour les rendre non conducteurs. Les transistors conducteurs 110 et 114 forment un circuit entre le condensateur 122 et la borne négative 126 permettant au condensateur 122 de continuer à se charger pendant la seconde moitié de la cellule de bit 2B 10 à une vitesse fixée déterminée par le courant provenant de la borne positive 120. A la fin de la cellule de bit 28, la tension du condensateur 122 chute de façon importante comme représenté sur la figure 2K tandis que la tension du condensateur 124 n'est soumis à aucune chute de tension comme représenté sur la figure 2J. 15 Pendant la seconde cellule dé bit 30, le signal ds données et son com plément sont respectivement en phase et déphasés par rapport au premier signal de référence. Le condensateur 124 en conséquence se charge sur tout l'intervalle de la cellule de bit jusqu'à une valeur relativement importante comme représenté sur la figure 2J tandis que le condensateur 122 reste non chargé 20 comme représenté dans la figure 2K. Pendant la première moitié de la troisième cellule de bit 32, le signal de données et son complément sont respectivement déphasés et en phase avec le premier signal de référence. Le signal de données et le second signal de 'référence étant tous deux à des niveaux haats le transistor 108 et le transis-25 tor 118 conduisent le courant pour charger le condensateur 122. Le condensateur 124 reste non chargé. Pendant la seconde moitié de la cellule de bit 32 le signal de données est en phase avec le premier signal de référence et tous deux sont à des niveaux élevés. Les transistors 108 et 112 conduisent donc le courant pour charger le condensateur 124. La charge sur le condensateur 30 122 reste au niveau atteint â la fin de la première moitié de la cellule de bit 32. Les charges sur les condensateurs 122 et 124 sont donc égales à la fin de la cellule de bit 32 et une tension égale à celle des extrémités les plus basses des deux résistances 142 et 144 est appliquée au1comparateur de tension 74. 35 Un circuit qui est identique à celui montré dans la figure 3 et qui peut être utilisé comme intégrateurs 72 de "zéro" en accord avec l'invention est schématiquement représenté sur la figure 4. La partie du circuit côté sortie qui couple les condensateurs 122 et 124 à la seconde entrée du comparateur de tension 74 et qui est identique à celle représentée sur la figure 3 a été supprimée dans un but de simplffication. Les intégrateurs de "zéro* réa-40 lisent une intégration directe du signai de données, et en conséquence les BAD ORIGINAL 69 42809 17 2028250 entrées 104 et 106 et les transistors 112, 114, 116 et 118 de lé figure 3 sont supprimés. Le transistor 108 et le transistor 110 sont respectivement directement couplés aux condensateurs 122 et 124. Quand le signal de données est à un niveau haut et son complément à un niveau bas, les transistors 108 et 110 sont 5 respectivement conducteurs et non conducteurs couplant le condensateur 122 pour le charger par le courant provenant de la borne positive 120. De même quand le complément du signal de données est à un niveau haut et le signal de données à un niveau bas, le transistor 110 qui conduit le courant charge le condensateur 124. Le transistor 128 et le transistor 130 sont sensibles à l'impulsion d'arrêt 10 provenant du signal de commande à la fin de chaque cellule de bit pour décharger les condensateurs 122 et 124. Comme on l'a précédemment nôté; le signal de données reste à un niveau haut ou bas pendant toute la durée de chaque cellule de bit de "zéro" puisqu'il n'existe aucune transition à l'intérieur de la cellule de bit. Ce fait est 15 utilisé par les intégrateurs de "zéro" pour fournir un résultat combiné qui dépasse celui des intégrateurs de "un" à la fin de chaque cellule de bit de "zéro".Pendant une cellule de bit de "un", le niveau du signal de données varie à l'intérieur de la cellule de bit fournissant une sortie combinée des intégrateurs de "zéro" qui est à un niveau plus petit que les intégrateurs de 20 "un" à la fin de la cellule de bit. Pendant la première moitié de la cellule de bit 28, le signal de données est à un niveau haut et le transistor 108 de la figure 4 devient conducteur pour charger le condensateur 122. Pendant la seconde moitié de la cellule de bit 28, le complément du signal de données est à un niveau haut polarisant le 25 transistor 110 pour rendre conducteur pour charger le condensateur 124 tandis que la charge sur le condensateur 122 reste constante.Les charges sur les deux condensateurs différents 122 et 124 à la fin de la cellule de bit 28 sont approximativement égales comme représenté sur les figures 2M. et 2N, et leur combinaison représentée sur la figure 20 est appliquée à la seconde entrée du 30 comparateur de tension 74. La sortie combinée -des intégrateurs de "un" étant à un niveau plus haut que celle des intégrateurs de "zéro", la sortie du comparateur 74 prend son niveau le plus haut pour fournir une impulsion de "un" à la sortie comme représenté sur les figures 2P, 2Q et 2R. Pendant la première moitié de la seconde cellule de bit 30, le condensateur 35 124 se charge pendant que le condensateur 122 reste non chargé. Dans la seconde moitié de la cellule de bit 30, la charge du condensateur 124 reste constante et le condensateur 122 se charge jusqq'à un niveau égal à celui du condensateur 124. La sortie combinée des intégrateurs de "zéro" comme représenté sur la figure 20 est à nouveau inférieure à celle des intégrateurs de "un" et une 40 impulsion de "un" est engendrée à la sortie. 69 42809 18 2028250 Pendant la première moitié de la troisième cellule de bit 32, le condensateur 122 se charge tandis que le condensateur 124 reste non chargé. Le signal de données et son complément continuent à rester respectivement à des niveaux haut et bas pendant la seconde moitié de la cellule de bit 32, et le conden-5 sateur 122 continue à se charger, le condensateur 124 restant non chargé. La sortie combinée des intégrateurs de "zéro" à la fin de l'intervalle 32 dépasse celle des intégrateurs de "un" pour empêcher la création d'une impulsion de "un" à la sortie. Le comparateur de tension 74 peut prendre n'importe quelle forme appropriée 10 et peut avoir par exemple un dispositif identique à celui décrit dans le brevet américain 3 217 183. Comme on l'a dit précédemment, on préfère réaliser une comparaison de tension plutôt qu'une détection de seuil parce qu'elle détermine le contenu des données en accord avec les valeurs relatives dès sorties d'intégrateurs plutôt que par rapport à un seuil de référence ou un ni-15 veau de seuil. Le dispositif de détection représenté sur la figure 1 etdécrit en référence à la figure 2 fonctionne pour détecter des données codées d'une façon très précise aussi longtemps qu'un décalage de bit du signal de données n'est pas excessif. Quand une ou plusieurs transitions de signaux de données sont 20 décalées de plus de 25% de la cellule de bit, il peut en résulter une erreur. La figure 5A représente un signal de données identique à celui de la figure 2A mais qui a subi un plus grand décalage de bit. Les résultats combinés des intégrations de "un" et de "zéro" sur chacune des cellules de bit sont illustrés sur les figures 5B et 5C. Tandis que le décalage de certaines des 25 différentes transitions du signal de données est important, la sortie des intégrateurs 68 de "un" excède encore celle des intégrateurs 72 de "zéro" aux limites des cellules de bit 28, 34, 42 et 44 pour fournir des impulsions de "un" à la sortie comme représenté sur les figures 5D, 5E et 5F. De même la sortie des intégrateurs 72 de "zéro" excède celle des intégrateurs 68 de."un" 30 aux limites des cellules de bits 32, 36, 38 et 40 pour empêcher là création des impulsions de "un" à la sortie. Un problème se pose cependant, dans le cas des cellules de bit 30 dans lesquelles la transition des données 16 a été décalée vers la droite d'une quantité plus grande que celle correspondant à 25% de la cellule de bit. La sortie combinée des intégrateurs de "zéro" excède 35 celle des intégrateurs de "un" à la limite des cellules de bit 30, et en conséquence une impulsion de "un" n'est pas fournie à la sortie. On observera que pour certains types de codage tels que le type à modulation de fréquence modifié et le type à zéro modifié, les transitions dé;.données sont décalées d'une quantité plus grande que les transisitions d'horloge. Dans 40 d'autres types de codage, tels que le type à fréquences double, les transitions 69 42809 la 2028250 d'horloge subissent un décalage de crête plus grand que les transitions de données puisque des différences plus grandes dans les durées des intervalles de temps adjacent, se produisent aux transitions déhorloge. En accord avec l'invention, un décalage de crête inégal des transitions S de données et d'horloge est compensé par une augmentation des signaux de sortie des intégrateurs de "un" ou des intégrateurs de "zéro" selon le cas. Dans le cas du signal de donnée codé en modulation de fréquence modifié représenté sur la figure 5A, les signaux de sortie des intégrateurs de "un" représentés sur la figure 3 augmentent par rapport aux signaux de sortie des intégrateurs 10 de "zéro" représentés sur la figure 4. Ceci peut être réalisé en multipliant le signal de sortie de chaque intégrateur de "un" ou leur combinaison par un facteur approprié telle que 1,2. Une technique améliorée est cependant d'augmenter la vitesse de chargement des condensateurs 122 et 124 de la figure 3. Ceci peut être réalisé en diminuant la taille de la résistance 126 de façon 15 à augmenter le courant provenant de la borne positive 120, ou en utilisant le même courant mais en diminuant les capacités des condensateurs 122 et 124.La vitesse de charge des condensateurs d'intégrateurs de "un" peut être accrue d'une quantité qui est naturellement limitée par les signaux de sortie résultants pendant le temps où les cellules de bits contiennent un "zéro". L'aug-20 mentation est en conséquence un compromis entre un facteur qui garantit que le signal de sortie des intégrateurs de "un" excède celui des intégrateurs de "zéro" en présence d'une donnée décalée d'une façon importante ou de transition de "un", et un facteur qui garantit que le signal de sortie des intégrateurs de "un" n'excède pas celui des intégrateurs de "zéro" toutes les 25 fois qu'il y a un "zéro". Une augmentation de la vitesse de charge par un facteur de l'ordre de 1,2 ou 1,3 s'est avérée satisfaisant pour la plupart • des applications. Les signaux de sortie combinés des intégrateurs de "un" sont représentés sur la figure 5G et correspondent à ceux de la figure 5B mais ont été augmen-30 tés d'un facteur de l'ordre de 1,3. Il est à remarquer que la formé d'onde de la figure 5G est supérieure à celle de la figure 5C à la fin de chaque cellule de bit de "un" y compris l'intervalle 30 pour fournir des impulsions de "un" à la sortie comme représenté sur les figures 5H et 51. Le signal de sortie des intégrateurs de "un" à la limite de chaque cellule de bit de "zéro" 35 est encore cependant à un niveau inférieur à celui représenté sur la figure 5C. et la présence de "zéro" dans ces cellules de bit est facilement recon-naissabler Un type identique de compensation peut être fourni dans les cas où les données sont codées dans un format tel que le type à fréquences double dans 40 lequel les transitions d'horloge ou de "zéro" subissent un décalage de crête 69 42809 20 2028250 plus grand que les transitions de données ou de "un". Ceci peut être réalisé en augmentant la vitesse de charge des condensateurs 122 et 124 à l'intérieur des intégrateurs de "zéro" représentés sur la figure 4»> La sortie résultante des intégrateurs de "zéro" dépasse celle des intégrateurs de "un" aux limites 5 des cellules de bit\de "zéro" dans lesquelles les transitions d'horloge subissent un décalage relativement important, bierh que plus petit que les signaux de sortie des intégrateurs de "un" aux limites des cellules de bit de "un". L'utilisation de deux intégrateurs séparés pour les intégrateurs de "un" 10 et les intégrateurs de "zéro" a été représenté et~décrit à titre d'exemple seulement et un intégrateur unique capable d'intégrer à la fois positivement et négativement peut remplacer chacune des paires si on le désire. Dans un tel cas l'intégrateur unique de "un? peut être couplé? pour .intégrer dans une direction positive toutes les fois que le signal de données est en phase avec 15 le signal de référence et dans une direction négative toutes les fois que le signal de données est déphasé par rapport au signal de référence. De même, l'intégrateur de "zéro" unique peut être couplé pour intégrer dans une direction positive toutes les fois que le signal de données prend son niveau le plus haut et dans une direction négative toutes les fois que le signal de 20 données prend son niveau le plus bas. Le signal de référence et son complément n'ont pas besoin d'ailleurs d'avoir des transitions aux limites de la cellule de bit comme représenté sur la figure 2H et sur la figure 21 aussi longtemps qu'ils ont des transitions à l'intérieur de ces cellules de bit. Dans les cas où le signal de données ne.possède pas de transitions aux 25 limites des cellules de bit [par exemple s'il est codé en cidage NZRI), là restriction de l'intervalle d'intégration à une cellule de bit entre des coupures n'existe pas, et on peut utiliser des intervalles d'intégration ayant des périodes de temps plus longues. Par exemple, dans la détection d'une forme d'onde ôrt'pfeut fàire débuter l'intervalle d'intégration à partir du 30 centre d'une cellule de bit et le faire s'arrêter au centre de la seconde cellule de bit suivants si on le désire. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de l'invention, appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y 35 apporter toutes modifications de forme ou ds détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 69 42809 21 .2028250 REVENDICATIONS-. I. Système de détection de données codées sous.forme digitale alternée caractérisé en ce qu'il comprend : . , - des moyens générateurs d'un signal de référence en réponse au signal de données en synchronisme avec ledit signal de. données, 5 . - des premiers moyens d'intégration-sensibles au signal de données et au signal de référence et réalisant l'intégration du signal de données en accord avec le signal de référence sur chaque intervalle de temps successifs du signal de données, - des seconds moyens d'intégration sensibles au signal de données et 10 réalisant l'intégration du signal de données sur chacun de ses intervalles de temps, - et des moyens de comparaison sensibles aux premiers moyens d'intégration et aux seconds moyens d'intégration pour comparer les résultats des intégrations réalisées sur chaque intervalle de temps par les dits premier et 15 second moyens d'intégration et pour fournir un signal de sortie indiquant les données représentées par le signal de données. II. Système de détection de données codées sous forme digitale alternée selon la revendication I caractérisé en ce qu'il comprend également des moyens compensateurs pour accroître les résultats de l'intégration par les premiers 20 moyens d'intégration pour.les signaux de données ayant des transitions d'hor-loge et des transitions de données et dans lesquels les transitions de données subissent un décalage plus grand que celui des transitions d'horloge. III. Système'de détection de données codées sous forme digitale alternée selon la revendication I ou II caractérisé en ce-que les intervalles de temps du 25 signal de données définissent des cellules de bit, et le signal de données représente les données par la présence ou l'absence de transition au centre de chaque, cellule, de bit. IV. Système de détection de données codées sous forme digitale- alternée selon la revendication I ou II ou III caractérisé en ce que le signal de référence 30 comprend une transition au. centre de chaque cellule de bit. • COPY 69 42809 22 2028250 V. Système de détection de données codées sous forme digitale alternée selon la revendication IV caractérisé en ce que le signal de référence est soit complètement en phase ou complètement déphasé avec le signal de données de toute la valeur de la cellule de bit pour les cellules possédant une tran- 5 sition du signal de données en leur centre, soit déphasé avec le signal de données d'une valeur représentant une partie de la cellule de bit pour les cellules de bit qui ne possèdent pas de transition du signal de données en leur centre. VI. Système de détection de données représentées par la présence ou l'absence 10 de transition, d'un signal de données codé sous forme digitale alternée, au centre de chaque intervalle de bit dudit signal caractérisé en ce qu'il comprend : - des moyens générateurs d'un signal de référence en réponse au signal de données en synchronisme avec ledit signal de données, 15 - une première paire de moyens d'intégration sensible au signal de données et au signal de référence, le premier dispositif de la première paire de moyens d'intégration réalisant l'intégration du signal de données en accord avec le signal de référence sur chaque intervalle de bit, et le deuxième dispositif de la première paire de moyens d'intégration réalisant 20 l'intégration du complément du signal de données en accord avec le signal de référence sur chaque intervalle de bit, - des premiers moyens de combinaison sensibles à la première paire de moyens d'intégration pour combiner les résultats des intégrations réalisées par ladite première paire sur chaque intervalle de bit, 25 - une seconde paire de moyens d'intégration sensible au signal de données, le premier dispositif de la seconde paire de moyens d'intégration réalisant l'intégration du signal de données sur chaque intervalle de bit, et le second dispositif de la seconde paire de moyens d'intégration réalisant l'intégration du complément du signal de données sur chaque intervalle de bit, 30 - des seconds moyens de combinaison sensibles à la seconde paire de moyens d'intégration pour combiner les résultats des intégrations réalisées par ladite seconde paire sur chaque intervalle de bit, - et des moyens de comparaison pour comparer les résultats combinés issus des premier et second moyens de combinaison à la fin de chaque intervalle 35 de bit et fournissant une indication chaque fois que le résultat combiné de la première paire de moyens d'intégration est supérieur au résultat de la seconde paire de moyens d'intégration. VII. Système de détection de données représenté par la présence ou l'absence 69 42809 2028250 de transition, d'un signal de données codé sous forme digitale alternée, au centre de chaque intervalle de bit dudit signal caractérisé en ce qu'il comprend dss moyens sensibles au signal de référence pour engendrer une impulsiez ds cosiHsndo ds porte è la vin ûs chaque intervalle de bit et des moyens 3 ssnsiblss è !s présence simultanés d'une Impulsion ds commande de porte et du signai issu des moyens de comparaison peur fournir des impulsions de sortie» Vïïl. SystSnîB de détection ds données représenté par la présence ou l'absence de transition, d'un signal de données code sous forme digitale alternée, au centre da ctzquo intervalle ds ait dudit signal caractérisé en ce que la pre-10 mière pairs ds moyens d'intégration comprend un premier et un second intégrateurs, la seconde psire de moyens d'intégration soraprend un troisième et un quatrième intégrateurs, et en ce que des moyens sensibles au signal de référence étouffe, les premier, second, troisième et quatrième intégrateurs à la fin de chaque intervalle de bit. 15 IX - Système de détection de données codées sous forme digitale alternée selon l'une quelconque des revendications I à VIII caractérisé en ce que les données sont codées par codage à modulation de fréquence modifié. X. Système de détection de données codées sous forme digitale alternée selon l'une quelconque des revendications 1 à VIII caractérisé en ce que les 20 données sont codées par codage de zéro modifié.