FR 2053059 A1 19710416 FR 7018625 A 19700522 70 18625 1 2053059 La présente invention concerne des procédés et appareils de codage et de décodage de données numériques et, plus particulièrement, des procédés et appareils de traitement et de détection d'informations binaires sur un support montrant au moins deux états séparément identifiables. 5 Dans les systèmes de communication par impulsions, par exemple, tels que la transmission ou le traitement de données d'information numériques par câbles ou par radio, les signaux d'information peuvent facilement être représentés sous forme binaire^ où les signaux sont l'un ou l'autre de deux niveaux ou états identifiables. Ainsi, une façon classique de représenter 10 des signaux sous forme binaire consiste en des signaux électriques actifs-inactifs, des signaux points-traits ou des signaux présents-absents. Pour un usage dans de nombreux systèmes de traitement de données et de communication, les informations binaires sont représentées par différentes combinaisons et/ou synchronisations de transitions entre deux états stables. 15 Ce type général de représentation est le type presque exclusivement employé pour l'emmagasinage des informations binaires sur des bandes ou des disques magnétiques. Le support d'emmagasinage employé montre une caractéristique de boucle d'hystérésis ayant deux états stables formés par les deux sens de l'orientation magnétique des partions du support. Une tête effectue l'écriture 20 sur le support en créant des champs magnétiques dans l'un ou 1'autre des deux sens et en commutant le sens conformément aux informations à écrire. La plupart de ces systèmes interrompfent de façon arbitraire le support d'enregistrement qui est alors divisé en plusieurs portions imaginaires égales, appelées cellules de bit, qui servent à identifier les limites pour chaque élément 25 binaire (ou bit} d'informations (un ou zéro distinct). Dans les systèmes de communication, les cellules de bit sont arbitrairement égales à des périodes de temps. Certains types de codage, tels que le codage par phase, représentent les informations binaires par le sens de la transition entre les deux états 30 au centre de chaque cellule de bit. D'autres types de codage, tels que le codage en fréquence double implique l'écriture d'un "un" binaire par deux transitions dans une cellule de bit, l'une au bord avant et l'autre au centre. Un "zéro" binaire est représenté par une seule transition au bord avant de la cellule de bit. Le codage de ce type représente les informations binaires 35 par le nombre de transitions dans uns cellule de bit. Ces deux procédés de codage de l'art antérieur nécessitent des fréquences relativement hautes pour une quantité donnée de données. Etant donné que la tendance actuelle consiste à obtenir une plus grande densité de données possible pour un espacement limité, ce procédé de l'art antérieur est vite inuti-40 lisable. 1Ô625 2 2Q53059 Un procédé de codage qui s'est avéré réduire la fréquence supérieure requise pour une quantité donnée de données est appelé "codage en modulation de fréquence modifiée. Ce type de codage représente un "un" par une seule transition au point milieu d'une cellule de fait et un "zéro" par une seule tran™ 5 sition au bord avant d'une cellule de bit. Pour réduire la fréquence supérieure au-dessous de celle du codage en "fréquence double"» l'enregistrement de toute transition est séparé dans une cellule de bit "zéro"si la cellule immédiatement précédente contient un "un". La représentation en "modulation de fréquence modifiée" par la position 10 rigoureuse de données d'une transition dans une cellule de bit nécessite une relation très rigoureuse entre : la synchronisation du moyen de séparation de données, et les données codées entrantes. La synchronisation est normalement maintenue en utilisant les transitions et en réglant continuement la synchronisation de sorte que les transitions soient alignées avec la synchronisation 15 des cellules de bit du moyen de séparation. Pour de très fortes densités où les bits de données sont très proches les uns des autres, un "décalage de bits" ou "décalage de crêtes" affecte le codage en "modulation de fréquence modifiée". Au fur et à mesure que les transitions enregistrées sont rassemblées, une tête magnétique va détecter 20 la transition sur laquelle elle est en train de passer et les transitions immédiatement précédente et suivante si elles sont proches de la transition alors lue. Etant donné que deux transitions successives n'ont pas le même sens, la détection d'une transition précédente ou suivante se fait par soustraction d'amplitudes par comparaison à la transition alors lue. En outre, si une seule 25 des transitions adjacentes est proche de la transition alors lue, la soustraction n'est pas symétrique. D'où, le signal de détection pour la transition alors lue va être réduit sur un côté seulement étant donné que la valeur de la soustraction est inversement proportionnelle à la distance entre les transitions. La crête du signal de détection est alors effectivement décalée de 30 la transition adjacente la plus proche. Le décalage des bits peut avoir un effet désastreux sur la séparation des informations en "modulation de fréquence modifiée" par les circuits de détection auto-synchronisés. Par exemple, si plusieurs "uns" sont suivis par trois "zéros" ou plus, la première transition horloge a lieu une cellule et une 35 cellule et demie après la dernière transition "un" et la prochaine transition horloge a lieu uniquement une cellule de bit après. La prochaine transition horloge va alors effectuer un décalage -de bit de la première transition horloge rencontrée par le moyen de séparation après une série de "uns". Le bit horloge décalé peut être détecté de façon erronée en tant que bit de données 40 et, dans ce cas, les circuits auto-synchronisés vont déterminer de façon 18625 3 2053059 erronée que le bit détecté est un bit de données en retard plutôt qu'un bit horloge en avance. Un procédé de codage est connu qui est une variation du procédé en "modulation de fréquence modifiée" et qui réduit beaucoup le décalage des bits dans 5 des cas de forte densité de données. Dans ce procédé les transitions horloge ne sont pas écrites aux bords avant des cellules de bit alternées dans une chaine de "zéros". Les intervalles de temps qui sont finalement obtenus entre les transitions horloge adjacentes dans une chaîne de "zéros", sont égaux à deux fois la longueur d'une cellule de bit, et le décalage de bit des tran-10 sitions horloge est grandement réduit, particulièrement dans lé cas des première et dernière transitions horloge d'une chaîne de "zéros". Tandis que le procédé de codage mentionné ci-dessus réduit beaucoup le décalage de bit des transitions "zéro" ou horloge, il reste le problème relatif au fait que les "uns" adjacents ont des transitions qui sont séparées 15 uniquement sur une distance égale à la longueur d'une cellule de bit. Lorsqu'une succession de trois "uns" ou plus apparaît,les transitions de données formant les extrémités opposées de la succession subissent quelque peu un décalage à partir des "uns" mis en jeu. Cependant, il est évité un décalage important de ces transitions par la présence d'un "un" d'intervention ou 20 des transitions de données. Lorsqu'il apparaît la configuration "zéro, un, un, zéro", les deux transitions de données formant les "uns" tendent à subir un décalage plutôt sensible. La présente invention fournit un procédé et un appareil pour communiquer des informations binaires à un support ayant deux états séparément identifia-25 bles et divisés en plusieurs cellules de bit de longueur presque uniforme, les informations étant représentées par les transitions séparant les états qui sont espacés de manière à permettre une forte densité d'emmagasinage avec un minimum de décalage de bits. Les bits de données ou "un" sont écrits au centre d'une cellule binaire à moins que la cellule ne soit précédée par une 30 configuration "zéro un" et suivie par un "zéro". Les bits horloge ou "zéros" sont écrits au bord avant d'une cellule de bit si un "un" ou un "zéro" n'est pas écrit dans la cellule précédente et si un "un" n'a pas été sauté dans la cellule précédente. Durant la lecture, une cellule de bit est déterminée pour contenir un "un" si un bit de données est présent à son centre ou si 35 un bit horloge ou de données n'est pas dans la cellule et si la cellule de bit irrmédiatement suivante ne contient pas un bit de données ou l'horloge. Les cellules de bit qui ont un bit horloge écrit ou qui n'ont ni un bit horloge ni un bit de données et qui sont immédiatement suivies par une cellule de bit contenant un bit de données ou un bit d'horloge, sont déterminées pour 40 contenir un "zéro". 18625 4 2053059 Dans un système de codage préféré conforme à la présente invention, les données à coder progressent en série par plusieurs registres à décalage sous la commande de circuits de synchronisation qui définissent une succession de cellules de bits pour les données. Les sorties des registres à décalage sont 5 appliquées pour conditionner différentes portes horloge et de données ET qui sont périodiquement soumises à des impulsions de référence par les circuits de synchronisation pour fournir les impulsions "un" et "zéro" à la sortie. L'écriture de transitions alternées dans une succession de "zéros" est prévenue en verrouillant les circuits ET qui sont associés à la porte horloge ET 10 et qui répondent à la génération de chaque impulsion "zéro" afin de déconditionner la porte horloge ET durant le prochain intervalle de cellules de bit. L'écriture du second "un" dans la configuration de données "zéro un un zéro" est prévenue par des circuits qui répondent à la présence de la configuration "zéro un un zéro" dans les registres à décalage afin de déconditionner la 15 porte de données ET durant l'intervalle de cellules de bit approprié. Dans un.système-de détection préféré pour la séparation des données conformément à la présente invention, un oscillateur de fréquence variable sous forme d'un générateur de signaux rampe ou de signaux en dents de scie, est utilisé pour engendrer un signal de référence en synchronisme avec les 20 impulsions d'entrée "un" et "zéro". Le signal de référence est utilisé pour actionner les portes qui éparent les impulsions "un" et "zéro" en dirigeant les impulsions afin de séparer respectivement les registres à décalage de "données" et "d'horloge". Les registres à décalage progressent sous la commande de l'oscillateur de fréquence variable afin de faire passer les différents "uns" 25 et "zéros" vers la sortie. Le second "un" absent dans la configuration "zéro un un zéro" est inséré par les circuits qui répondent aux sorties des registres à décalage chaque fois que la configuration "zéro un un zéro" y est présente. D'autres objets, caractéristiques et avantages de la présente invention, ressortiront de là description qui va suivre, donnée à titre d'exemple non 30 limitatif, en se reportant aux dessins annexés sur lesquels : Les figures 1A, 1F sont des ondes utiles pour expliquer les problèmes de décalages de crêtes présents dans la détection de certaines configurations de données. La figure 2 représente un diagramme de fonctionnement général d'un mode 35 de réalisation préféré d'un agencement de codage de données binaires conforme à la présente invention. Les figures 3A à 3U représentent des ondes utiles pour expliquer le fonctionnement de l'agencement de la figure 2. La figure 4 C est un diagramme de fonctionnement général montrant la 40 disposition des figures 4A et 4B relative à un agencement de détection des 18625 5 2053059 données binaires codées conformément à la présente invention. Les figures 5A à 5V représentent des ondes utiles pour expliquer le.fonctionnement de l'agencement de la figure 4. Les problèmes de décalages de crête qui résultent des données relati-5 vement denses et la manière suivant laquelle la présente invention résout ces problèmes, peuvent être mieux compris en considérant tout d'abord la nature des signaux d'information comme étant de façon type dérivés d'un support de communication. Les figures 1A à 1F représentent différents enregistrements tels qu'ils pourraient existsr sur un support d'enregistrement magnétique 10 pour représenter certaines configurations de données et les signaux correspondants qui sont dérivés de l'enregistrement, par exemple, par une tête de lecture magnétique. Il est supposé que le support d'enregistrement magnétique montre une caractéristique d'hystérésis ayant deux états de rémanence stables et que les données binaires sont enregistrées en . écrivant des transitions 15 entre les deux états de rémanence sur le support d'enregistrement aux emplacements sélectionnés dans une succession de cellules de bit. La figure 1A représente une seule transition 10 au point milieu de la seconde cellule de trois cellules de bit 12, 14 et 16, et la figure 1B représente le signal obtenu finalement tel qu'il est engendré par une tête de 20 lecture magnétique lisant le support d'enregistrement magnétique. Le signal dérivé ne se limite pas à une région immédiatement adjacente è la transition 10, mais se prolonge plutôt sur une longueur considérable de la piste d'enregistrement comprenant environ trois cellules de bit. La crête de l'onde du signal coïncide cependant avec la position de la transition 10 et, si elle est 25 détectée de façon appropriée, fournit une représentation rigoureuse de la position de la transition. L'onde du signal représentée sur la figure 1B est quelque peu idéalisée en ce sens que les ondes des signaux à partir des transitions adjacentes à la transition 10 ne se prolongent pas dans une quelconque des cellules de 30 bit 12, 14 et 16. En pratique, cependant, les ondes des signaux à partir des transitions adjacentes se chevauchent et sont combinées de façon sous-tractives afin de former des ondes combinées sensiblement différentes des ondes contribuantes. Comme cela sera vu dans la description suivante en regard des figures 1C à 1F, les crêtes des ondes combinées sont normalement décalées 35 légèrement et peuvent être décalées sur une étendue considérable lorsque les transitions adjacentes sont relativement proches entre elles. La figure 1C représente un enregistrement magnétique sur une succession de cinq cellules de bit afin de représenter la configuration de données "un zéro zéï-o zéro un". Les données ont été enregistrées en utilisant un système 40 de codage en modulation de fréquence modifiée, qui, comme cela a été mentionné 28625 6 2053059 préalablement, implique l'écriture d'une transition de données au point milieu de chaque cellule de bit représentant un "un" et l'écriture d'une transition horloge au bord avant de chaque cellule de bit représentant un "zéro" sauf lorsque la cellule est immédiatement précédée d'une cellule "un". Ainsi » 5 le "un" dans la première cellule de bit 18 est représenté par une transition de données "un" en son point milieu. Aucune transition n'est écrite au bord avant de la cellule de bit suivante "zéro" 22 étant donné que la cellule 22 est immédiatement précédée par une cellule "un". Les cellules suivantes 24 et 26 ont des transitions horloge 28 et 30 en leur bord avant et la cellule 10 "un" 32 a une transition de données 34 en son point milieu. Si chacune des transitions 20, 28, 30, 34 pouvaient être détectées par une tête de lecture indépendamment des autres transitions, une onde de signal semblable à celle représentée sur la figure 1B serait engendrée dans chaque cas, les ondes correspondant aux transitions 20, 28, 30 et 34 étant repré-15 sentées respectivement par les lignes en pointillés 36,38, 40 et 42. Cependant» dans la pratique, la tête de lecture détecte le flux total provenant de la combinaison des transitions tandis qu'elle passe sur le support d'enregistrement magnétique de manière à former l'onde de signal combinée 44 représentée par la ligne en trait plein de la figures 1D» 20 L'onde 44 est supposée représenter la transition 20 dans la cellule de bit 18 sans interférence provenant d'une transition qui peut apparaître sur sa gauche. Oe façon semblable, l'onde 44 dans la dernière cellule de bit 32 est supposée représenter la transition 34 sans interférence d'une transition adjacente sur sa droite. Dans le cas de la transition 20, l'influence en 25 provenance de l'onde de signal 38 dérivée de la transition suivante 28 placée à une distance de celle-ci correspondant à une cellule de bit et demie est négligeable au point milieu de la cellule de bit 18, et la crête de l'onde combinée 44 apparaît virtuellement au point milieu de la cellule de bit 18 en coïncidence avec la transition 20. De façon semblable dans le cas de la 30 dernière cellule de bit 32, l'influence de l'onde 40 dérivée de la transition 30 qui précède la transition 34 sur une distance égale à une cellule de bit et demie, est négligeable au point milieu de la cellule de bit 32, et la crête correspondante de l'onde combinée 44 se fait virtuellement au point milieu. Cependant, il se pose des problèmes dans le cas des transitions 28 et 30 qui 35 sont séparées uniquement sur une distance égale à une cellule de bit. Tandis que les ondes 38 et 42 à partir des transitions 20 et 34 n'ont pratiquement pas d'effet sur les transitions 28 et 30, les ondes 38 et 40 dérivées des tran-sitions28 et 30 interfèrent entre elles par suite de leur proximité, ce qui a pour résultat de décaler les crêtes correspondantes de l'onde combinée 40 44. Ainsi, l'onde 40 dérivée de la transition 30 est soustraite de l'onde 38 18625 7 2053059 de manière à décaler la crête correspondante sur la gauche sûr une distance considérable. L'onde 38 est de même soustraite de l'onde négative 40, décalant la crête obtenue qui correspond à la transition 30 sur une distance considérable vers la droite. Il est à noter que dans chaque cas, les crêtes repré-5 sentées sont décalées de leur position requise sur une distance approximativement égale à 1/4 de la longueur d'une cellule de bit. En pratique, la valeur du décalage de crête peut être supérieure ou inférieure suivant les caractéristiques de la tête de lecture particulière utilisée. Un décalage de crête important n'est pas souhaitable pour un certain 10 nombre de raisons. Lorsque les crêtes des transitions horloge et de données sont utilisées dans un système de détection de données pour engendrer un signal de référence ou un signal horloge en synchronisme avec lui, les crêtes de données décalées peuvent être identifiées de façon erronée en tant que crête horloge et vice versa, ce qui conduit à une perte de synchronisation. 15 Au minimum les crêtes décalées nécessitent que les circuits de synchronisation soient constamment réajustés pour en tenir compte. Dans la détection véritable des données, les crêtes décalées "un" peuvent être identifiées de façon erronée en tant que "zéros" et vice versa.Ainsi, dans les systèmes de détection qui utilisent le conditionnement des impulsions, les "uns" sont 20 normalement détectés à l'exclusion des "zéros" en identifiant toute crête qui apparaît dans un intervalle commençant à une distance correspondant à un quart de chaque cellule de bit et se terminant à une distance correspondant aux trois quarts de la cellule en tant que "un" et en supposant que toutes les autres crêtes représentent des "zéros". Dans ces agencements, les crêtes "zéro" 25 décalées du bord avant de leurs cellules de bit de plus d'un quart d'une longueur de cellule de bit seront identifiées de façon fausse en tant que "un" tandis que les crêtes "un" décalées du point milieu de leurs cellules de bit de plus d'un quart de la longueur d'une cellule de bit, sont supposées être des crêtes "zéro". 30 II existe un problème de décalage de crête semblable à celui représenté sur les figures 10 et 1D lorsque où deux "uns" adjacents apparaissent dans l'enregistrement de la figure 1E qui représente la configuration de données "zéro un un zéro". La dernière cellule de bit 52 n'a pas de transition horloge en son bord avant étant donné qu'elle est précédée par le "un" de la cellule 35 de bit 50, et la première cellule de bit 46 est supposée ne pas avoir de transition horloge au bord avant comme cela serait le cas si la cellule de bit précédente était un "un". Les transitions de données ou "un" 54 et 56 au point milieu des cellules de bit 48 et 50 fournissent respectivement les ondes 58 et 60, comme le représente la ligne en pointillés, qui sont combinées en 40 une seule onde de signal 62, représentée par une ligne en trait plein, par la 18625 2053059 tête de lecture magnétique. Par suite de la proximité des transitions de données 54 et 56, les crêtes correspondantes sont décalées sur la gauche et sur la droite et ce, respectivement. De nouveau, la valeur du décalage des crêtes représentée sur la figure 1F est représentée, à des fins d'illustration, 5 comme étant la valeur de décalage des crêtes apparaissant en pratique et étant dépendante au moins partiellement de la tête de lecture utilisée. Les figures 1E et 1F représentent les problèmes de décalage de crête impliqués lorsque deux "uns" sont entourés par des "zéros" dans la configuration de dpnnées"zéro un un zéro". Cette configuration est très ennuyeuse, 10 impliquant des "uns" adjacents, en ce sens que les transitions de données ou "uns" sont très proches les unes des autres tout en étant cependant à une certaine distance des transitions avoisinantes sur son côté opposé. Le problème est considérablement moins sévère cependant lorsqu'une succession de trois "uns" ou plus est entourée par des "zéros". Dans ce cas, il s'est avéré 15 que le décalage de crête est moins considérable, ceci étant apparemment dû au fait que la ou les -transition Cs) de données intermédiaires empêchent les transitions de données externes d'être décalées trop sérieusement par la tête de lecture. La figure 3A représente un enregistrement en "modulation de fréquence 20 modifiée" pour la configuration de données "zéro un un zéro un zéro zéro zéro .. un". Les quatre premières cellules de bit 70, 72, 74 et 76 contiennent la configuration de données "zéro un un zéro" représentée sur la figure 1E tandis que les cinq cellules de bit restantes 78, 80, 82 et 84 contiennent la configuration de données "un zéro zéro zéro un" représentée sur la figure 1C. 25 II est à remarquer d'après la description précédente, que l'élimination des transitions horloge très proches dans une succession de "zéros" et que l'élimination des transitions de données très proches dans une paire de "uns" seraient vivement souhaitables. Un procédé pour éliminer les problèmes de décalage de crête important 30 dans une succession de "zéros", et qui implique l'écriture d'une transition au bord avant des seules cellules de bits alternées dans une succession de "zéros" est déjà connu dans l'art antérieur. L'enregistrement qui résulte de la technique antérieure est représenté sur la figure 3B, et sera appelé par la suite, pour plus de clarté, procédé de codage "en zéro modifié". Il 35 est à remarquer que les intervalles de cellules de bit "un" 72, 74, 78 et 86 sont traités de la même manière que dans le procédé de codage en fréquence modifiée en produisant une transition en leur point milieu. La même règle s'applique dans le cas d'une cellule de bit "zéro" immédiatement précédée par une cellule "un", les cellules de bit 70, 76 et 80 étant sans transition 40 en leur bord avant, comme le montre la figure3B. Lorsqu'il apparaît une 18625 g 2053059 succession de trois "zéros" ou plus, les transitions sont cependant écrites au bord avant des cellules alternées plutôt que dans chacune des cellules, comme dans le cas d'un enregistrement en "modulation de fréquence modifiée"» Etant donné que la cellule de bit "zéro" 80 n'a pas de transition à son bord 5 avant, une transition est écrite au bord avant de la cellule de bit immédiatement suivante 82. En conséquence la transition au bord avant de la prochains cellule de bit "zéro" 84 n'est pas écrite, évitant de ce fait les transitions qui sont espacées uniquement sur une longueur correspondant à une cellule de bit dans une succession de "zéros". Cependant, le problème est 10 toujours posé lorsqu'il apparait une configuration de données "zéro un un zéro"; les transitions de données au point milieu des cellules "un" adjacentes sont très proches les unes des autres ce qui provoque des problèmes de décalage de crête décrits en regard des figures 1E et 1F.- . Conformément à la présente invention, les transitions au bord avant des 15 cellules de bit alternées dans une succession de "zéros", ne sont pas écrites comme.dans le cas d'un codage en "zéro" modifié. Cependant, le second "un" dans la configuration de données "zéro un un zéro" est sauté durant son écriture ou son codage et est ensuite réinséré durant le décodage ou la détsc~ tion des données ce qui évite deux transitions de données très proches l'une 20 de l'autre. Le codage de la configuration de données de la figure 3A conformément à la présente invention est obtenu finalement suivant l'onde de la figure 3C. Il est à remarquer que l'onds de la figure 3C est la même que celle de la figure 3D pour la configuration de données "un zéro zéro un" mais diffère de la configuration "zéro un un zéro" en ce sens que le second 25 "un" est sauté en n'écrivant pas de transition au point milieu de la cellule de bit 74. Un mode de réalisation préféré de codage de données conforme à la présente invention est représenté sur la figure 2. Sur la figure 2, les données binaires entrantes à enregistrer ou transmettre sont appliquées en 30 série sur une ligne d'entrée 90 qui transmet les données à un premier étage ou registre 92 d'un registre à décalage à quatre étages 94, Les données progressent par le registre à décalage 94 sous la commande de circuits horloge ou de synchronisation qui comprennent un oscillateur 96, un basculeur 98 et un circuit monocoup 100. L'oscillateur 9B produit une onde rectangulaire à 35 une fréquence telle qu'il y a deux oscillations complètes pour chaque cellule de bit. La sortie de l'oscillateur- 96 représentée sur la figura 3D est appliquée au basculeur 98 et au circuit monocoup 100. Le circuit basculeur 98 fournit quatre sorties séparées A,Ba C et D. La sortie A fournit une impulsion positive pour le premier quart d'une cellu-40 le de bit représentée sur la figure 3E et est appliquée au registre à déca 18625 10 2053059 lage 94 par un conducteur 102 et ê un circuit ET 104 par un conducteur 106. La sortie B fournit une impulsion positive pour la seconde moitié d'une cellule de bit représentée sur la figure 3G et est appliquée par un conducteur 108 à une des entrées d'un circuit ET 110. La sortie C du basculeur 98 fournit 5 une impulsion positive pour la première moitié de chaque cellule de bit représentée sur la figure 3H et est appliquée par un conducteur 112 à une des entrées d'un circuit ET 114. La sortie D fournit une impulsion positive pour le troisième quart de chaque cellule de bit représentée sur la figure 3F et est appliquée par un conducteur 116 au registre à décalage 94 et, par un 10 conducteur 118, à.une entrée d'un circuit ET 120 et, par un conducteur 122, à une entrée d'un circuit ET 124. . Le circuit monocoup 100 répond aux transitions à pente positive de l'oscillateur 96 afin de fournir les impulsions repère £ou de référence) de données st d'horloge courtes par un conducteur 126 au circuit ET 110 et, par 15 un conducteur 128,au circuit ET 114. Outre le premier registre à décalage 92, le registre à décalage 94 comprend les second, troisième et quatrième registres 130, 132 et 134. Chacun des registres 92, 130, 132 et 134 a des bornes de sorties A et B, la sortie A fournissant un signal positif lorsqu'un "un" est contenu dans le registre et 20 la sortie B fournissant un signal positif lorsqu'un "zéro" se trouve dans le registre. La sortie A du second registre 130 est couplée par un conducteur 13Ç en tant qu'entrée du circuit ET 136. Les sorties B des registres 130 et 132 sont respectivement couplées par les conducteurs 138 et 140 en tant que deux entrées différentes du circuit ET 114. Les sorties B,A,A, et B des quatre 25 registres 92, 130, 132 et 134 sont respectivement couplées par les conducteurs 142, 144, 146 et 148 8n tant que quatre entrées d'un circuit ET 150 dont la sortie est couplée à la fonction d'inhibition du circuit ET 110 lorsque les quatre entrées sont conditionnées. Le circuit ET 110 est sensible à la présence d'un "un" dans le registre 30 130 par le conducteur 136 et aux signaux de synchronisation en provenance de la sortie B du basculeur 98 et en provenance du monocoup 100 par les conduc teurs 108 et 126, afin de transmettre les bits de données ou "un" par un conduc teur 152 è un circuit OU 154 et à un basculeur 156. Le basculeur 98 et le monocoup 100 fournissent en conséquence la synchronisation au circuit ET 110 35 pour la transmission d'un signal de données lorsque le registre 130 contient un "un" excepté lorsque les registres 92, 132 et 134 contiennent respectivement un "zéro", un "un" st un "zéro". Le circuit ET 114 est couplé aux sorties B des registres 130, 132 par les conducteurs 138 et 140 à la sortie C du basculeur 98 par le conducteur 40 112, à la sortie du monocoup 100 par le conducteur 128 et à la sortie "inactive 70 18625 11 2053059 d'une bascule à verrouillage 158 par un conducteur 160. Le basculeur 96 et le monocoup 100 fournissent en conséquence la synchronisation au circuit ET 114 pour la transmission de signaux horloge lorsque les registres 130 et 132 contiennent tous deux un "zéro", et lorsque la bascule à verrouillage 158 est 5 inactive. Les données d'entrée eh série sont tout d'abord appliquées au registre 92 et, ensuite, sous la commande du basculeur 98, sont décalées par des registres 130, 132 et 134. D'où, la sortie B du registre 132 appliquée au circuit ET 114 empêche la transmission d'une impulsion horloge pour un bit 10 de données "zéro" dans le registre 130 lorsqu'il suit immédiatement un "un". Le circuit ET 110 répond normalement à la présence d'un "un" dans le registre 130 pour transmettre une impulsion de données au circuit OU 154. Lorsque le "un" du registre 130 comprend le second "un" de la configuration de données "zéro un un zéro", les quatre entrées appliquées au circuit ET 150 15 sont cependant toutes conditionnées pour inhiber le circuit ET 110 et bloquer la transmission d'une impulsion de données par le circuit ET 110 au circuit OU 154. La bascule à verrouillage 158 bloque la transmission d'une impulsion horloge pour un "zéro" dans le registre 130 qui suit immédiatement un "zéro" 20 dans le registre 132 et qui a été transmise en tant qu'impulsion horloge. Les impulsions horloge en provenance du circuit ET 114 sont transmises par un conducteur 160 au circuit OU 154 et au basculeur 156 et également par un conducteur 162 pour "enclencher" (condition active} une bascule à verrouillage 164. La sortie du circuit ET 104 apparait sur le conducteur 166 pour "restau-25 rer" (condition inactive) la bascule à verrouillage 164. La sortie "active" de la bascule à verrouillage 164 est transmise par le fil conducteur 168 à une entrée du circuit ET 120 dont la sortie est couplée par un conducteur 170 pour enclencher la bascule à verrouillage 158. La bascule à verrouillage 158 est restaurée par une sortie provenant du circuit ET 124 par un conducteur 30 172. La sortie "active" de la bascule à verrouillage 158 conditionne une entrée du circuit ET 104 par un conducteur 174 tandis que la sortie "inactive" de la bascule à verrouillage 158 conditionne une entrée du circuit ET 114 par le conducteur 160 comme cela a été mentionné préalablement. En supposant que les deux circuits de bascule à verrouillage 164 et 158 35 soient tous deux initialement en condition inactive, une impulsion horloge apparaissant sur le conducteur 162 en. provenance du circuit ET 114 va enclencher la bascule à verrouillage 164. La sortie active en provenance de la bascule 164 passe par le conducteur 168 pour conditionner une des entrées du circuit ET 120 ceci ayant lieu au bord avant d'une cellule 'de bit. Ensuite, 40 dans la même cellule de bit, la sortie D du basculeur 9B apparait sur le 18625 12 2053059 conducteur 118 et est conditionnée par le circuit ET 120 pour enclencher la bascule à verrouillage 158. L'enclenchement de la bascule à verrouillage 158 détermine le signal sur le conducteur 160 et de ce fait bloque le circuit ET 114 qui ne peut conditionner une autre impulsion horloge. 5 La sortie "active" de la bascule à verrouillage 158 est transmise par le conducteur 174 pour conditionner une des entrées du circuit ET 104. Au début de la cellule de bit suivante, la sortie A du circuit basculeur 98 est transmise sur le conducteur 106 et conditionnée par le circuit ET 104 en direction du conducteur 166 ce qui fait que la bascule à verrouillage 164 est 10 restaurée. Ceci termine le signal sur le conducteur 168 bloquant de ce fait le circuit ET 120. Simultanément, un signal est transmis de la sortie "inactive", de la bascule à verrouillage 164 par un conducteur 176 pour conditionner une des entrées du circuit ET 124. Au point milieu de cette cellule de hit, la sortie B du basculeur 98 est transmise par le conducteur 122 et con-15 ditionnée par le circuit ET 124 sur le conducteur 172 pour restaurer la bascule à verrouillage 158. Ceci fournit à nouveau une sortie sur le conducteur 160 afin de conditionner l'entrée associée du circuit d'entrée 114 et de permettre la transmission de l'impulsion horloge vers le circuit OU 154. Comme cela a été décrit, la bascule à verrouillage 164 commande le 20 fonctionnement de la bascule à verrouillage 158 et la sortie "inactive" de la bascule à verrouillage 158 commande le conditionnement Cou passage) ou le blocage des impulsions horloge par le circuit ET 114. Lors de la transmission d'une impulsion horloge par le circuit ET 114 au début d'une cellule de bit, les bascules à verrouillage 164 et 158 sont actionnées de manière à rendre 25 inactif le signal sur le conducteur 160 pour la dernière moitié de cette cellule de bit et la première moitié de la cellule de bit immédiatement suivante. Le blocage du circuit ET 114 relie de ce fait le bord avant de la cellule de bit suivante afin de bloquer une impulsion horloge immédiatement suivante. Les circuits de bascule à verrouillage sont restaurés après cette période de temps 30 afin de permettre la transmission d'une impulsion horloge dans la cellule de bit suivante si un "zéro" apparait dans le registre 130. L'agencement de la figure 2 peut être mieux compris en considérant son fonctionnement en regard des figures 3D à 3U pour fournir le signal de données représenté sur la figure 3C. 35 Les données d'entrée en série pour la configuration"zéro un un zéro un zéro zéro zéro un" de la figure 3 appliquées au conducteur d'entrée 90 sont représentées sur la figure 31, les données étant représentées par un signal qui assume un niveau bas durant les cellules de bit représentant un "zéro" et un niveau haut durant les cellules de bit représentant un "un". Le premier 40 registre 92 du registre à décalage 94 répond aux données d'entrée en série 70 10625 13 2053059 pour fournir les sorties A et B représentées par une seule onde sur la figure 3J. Lorsque l'onde représentés est à son niveau le plus haut parmi les deux niveaux possibles, le signal apparait à sa sortie A et aucun signal n'apparait à sa sortie B. Inversement, lorsque l'onde assume l'état le plus bas de ses 5 deux états possibles, indiquant qu'un "zéro" est emmagasiné dans le registre? il apparait un signal à sa sortie B tandis qu'aucun signal n'apparaît à la sortie A. Les sorties obtenues finalement des second, troisième et quatrième registres 130, 132 et 134 sont respectivement représentées sur les figures 3K, 3L, 3M. Ces sorties sont les mêmes que celles pour le premier registre 10 92 représenté sur la figure 3J si ce n'est qu'elles sont déplacées suivant un nombre de cellules de bit égal au nombre d'étages de registres par lequel elles sont passées depuis le registre 92, les données emmagasinées dans chaque registre étant passées sur le prochain registre chaque fois qu'une nouvelle esl-lule de bit est amorcée. Le second registre 130 du registre à décalage 94 est 15 utilise pour engendrer les bits de sortie horloge et de données par les circuits horloge ET 110 et 114 et, en conséquence, les données de sortie codées sont retardées d'une cellule de bit à partir des données d'entrée en série, résultant en un décalage d'une cellule de bit de la configuration de données représentée sur la figure 3N. 20 Comme cela a été décrit préalablement, le circuit monocoup 100 fournit de courtes impulsions repère de données et horloge au circuit ET 110 et au circuit ET 114 durant chaque cellule de bit, les impulsions repère horloge commençant au bord avant de chaque cellule de bit, les impulsions repère de données commençant au.point milieu de chaque cellule de bit comme le montre 25 la figure 3P. Chaque impulsion repère de données en provenance du circuit mono-coup 100 conditionne une des trois entrées du circuit ET 110, une seconde des entrées étant conditionnée durant la seconde moitié de chaque cellule de bit par la sortie B du basculeur 98. Si la troisième entrée du circuit ET 110 est conditionnée par un signal provenant de la sortie A du registre 130, l'im-30 pulsion repère de données est conditionnée par le circuit ET 110 pour atteindre le circuit OU 154 à moins qu'elle ne soit inhibée par le circuit ET 150, ces impulsions de données conditionnées étant représentées sur la figure 3Q. Deux des cinq entrées du circuit ET 114 comprennent les sorties B des registres 130 et 132. Etant donné qu'une transition au bord avant d'une cellule de bit 35 représentant un "zéro" n'est pas écrite si la cellule est immédiatement précédée par une cellule "un", les deux entrées appliquées au circuit ET 114 en provenance des registres 130 et 132 ne sont pas toutes deux conditionnées à moins que les deux registres ne contiennent un "zéro". En supposant que les deux registres 130 et 132 contiennent un "zéro", les deux entrées correspon-40 dantes appliquées au circuit ET 114 sont conditionnées pendant toute la durée 18625 14 2053Û59 de la cellule de bit. La troisième entrée du circuit ET 114 est conditionnée durant la première moitié de la cellule de bit par la sortie C du basculeur 9B représenté sur la figure 3H. L'impulsion repère horloge en provenance du circuit monocoup 100 à la quatrième entrée du circuit ET 114 va donc être 5 conditionnée pour être envoyée sur le circuit OU 154 aussi longtemps que la cinquième entrée du circuit ET 114 est conditionnée par un signal "inactif" par la bascule 158. Les impulsions conditionnées par le circuit ET 114 sont représentées sur la figure 2R. Ces impulsions sont combinées avec celles provenant du circuit ET 110 dans le circuit OU 154 afin de fournir le train 10 d'impulsions représenté sur la figure 3S. Comme cela a été mentionné préalablement, l'absence d'une sortie "inae-tive" en provenance de la bascule 158 empêche le conditionnement d'une impulsion horloge ou "zéro" par le circuit ET 114 lorsqu'une impulsion horloge a été engendrée dans la cellule de bit immédiatement précédente. La bascule 15 à verrouillage 164 qui est normalement inactive est enclenchée par chaque impulsion horloge engendrée à partir du circuit ET 114, la sortie de la bascule 164 étant représentée sur la figure 3T, où le niveau inférieur de l'onde représente la condition "inactive" et où le niveau supérieur représente la condition "active". L'enclenehement de la bascule 164 fonctionne 20 pour enclencher la bascule à verrouillage 158 durant la seconde moitié de la cellule de bit et la première moitié de la cellule de bit immédiatement suivante, comme cela a été décrit préalablement. La sortie de la bascule à verrouillage 158 est représentée sur la figure 3U où le niveau inférieur de l'onde représentée est une condition "inactive" et où le niveau supérieur 25 représente la condition "active". En se reportant à la figure 3Q, il est à noter que les impulsions repère de données sont envoyées par le circuit ET 110 sur le circuit OU 154 durant les cellules de bit 72, 78 et 86 pour représenter les "uns" dans ces cellules. Durant la cellule de bit 74, les trois entrées du circuit ET 110 30 sont conditionnées, mais des signaux de sortie apparaissent aux sorties B, A, A et B des registres 92, 130 132 et 134 afin de conditionner les quatre entrées du circuit ET 150 et de fournir un signal d'inhibition à sa sortie comme le montre la figure 30. La sortie du circuit ET 150 inhibe le circuit ET 110 enpêchant la génération d'un bit de données correspondant au second 35 "un" dans la configuration de données "zéro un un zéro". Comme cela a été mentionné préalablement, la suppression de ce second "un" évite la paire de transitions "un" adjacentes très rapprochées ce qui réduit sensiblement le problème ds décalage de crête qui aurait alors lieu. Durant la lecture, l'absence d'un "un" dans la configuration de données"zéro un un zéro" est réinsérée 40 d'une manière qui sera décrite en regard du système de détection de la figure4. 18625 15 2053059 Durant la cellule de bit 70, aucun signal n'apparait à la sertie B du troisième registre 132 représenté sur la figure 3L et l'entrée correspondante appliquée au circuit ET 114 n'est,en conséquence, pas conditionnée, empêchant la génération d'une impulsion de repère horloge représentée sur la 5 figure 3R. La génération d'une impulsion de repère horloge dans les cellules de bit 76 et 60 est de même empêchée étant donné que chacune de ces cellules est précédée par une cellule dans laquelle il est présent un "un". Au début de la cellule de bit 82, les cinq entrées du circuit ET 114 sont conditionnées et l'impulsion de repère horloge est envoyée au circuit OU 154 comme le montre 10 la figure 3R. Cette impulsion horloge enclenche la bascule à verrouillage 164 durant la cellule de bit 62 représentée sur la figure 3T. Le signal actif, à la sortie de la bascule à verrouillage 164,- apparait à une des entrées du circuit ET 120 et est conditionnée pour enclencher la bascule à verrouillage 158 au point milieu de la cellule de bit 82 lorsque la sortie D du basculeur 15 98 conditionne l'autre entrée du circuit ET 120. Comme le montre la figure 3U, la sortie de la bascule à verrouillage 158 reste active jusqu'au point milieu de la prochaine cellule de bit 84. Au début de la cellule de bit 84, la sortie A du basculeur 98 conditionne les circuits ET 104 qui fait passer le signal de- sortie "actif" à partir de la bascule à verrouillage 158 afin de restaurer 20 la bascule à verrouillage 164 comme le montre la figure 3T. Ce signal en provenance de la sortie "inactif" de la bascule à vërrouillage 164 conditionne une entrée du circuit ET 124, dont l'autre entrée est conditionnée au point milieu de la cellule de bit 84 par la sortie D du basculeur 98 afin de restaurer la bascule 158 et de conditionner l'entrée associée du circuit 25 ET 114 par le conducteur 160. Si la prochaine cellule de bit 86 représentaitun "zéro" au lieu d'un "un", une impulsion de repère horloge serait envoyée par le circuit ET 114 au circuit OU 154 et les bascules 164 et 158 seraient enclenchées pour bloquer le conditionnement de l'impulsion de repère horloge au bord avant de la cellule de bit suivante si la cellule de bit suivante 30 représentait un "zéro". Il est à remarquer que les bascules à verrouillage 164 et 158 et les circuits associés fonctionnent pour bloquer des impulsions horloge alternées dans une succession de "zéros" empêchant les transitions très rapprochées dans une succession de "zéros". Comme cela a été discuté préalablement, l'élimina-35 tion "d'impulsions horloge" ou de "zéros" alternées réduit sensiblement les problèmes de décalage de crête qui auraient alors lieu. Comme cela peut être observé d'après la description de l'agencement de détection de la figure 4 qui va suivre, l'absence de transitions ou d'impulsions au bord avant des cellules de bit "zéro" alternées, ne fait aucune différence en ce qui concerne 40 la détection des données étant donné que toutes les cellules de bit ayant une 18625 16 2053059 transition ou une impulsion en leur point milieu sont identifiées comme représentant un "un" et que toutes les autres cellules de bit sont supposées être "zéro" à moins qu'elles ne soient la troisième cellule de la configuration "zéro un un zéro". 5 Comme le montre la figure 3S, le circuit OU 154 combine les impulsions de données de la figure 30 et les impulsions horloge de la figure 3R en un seul train d'impulsions pour une communication appropriée des données binaires. Lorsque les données doivent être enregistrées sur un support magnétique, les différentes impulsions à la sortie du circuit OU 154 sont appliquées pour 10 commuter alternativement le basculeur 156 entre ses états stables, produisant ainsi le signal représenté sur la figure 3C. Une tête magnétique est utilisée à des fins d'enregistrement sur le support magnétique et répond au signal de la figure 3C en inversant le sens de magnétisation de chacune de ses transitions. 15 Un mode de réalisation préférée pour la détection des données enregis trées ou transmises par l'agencement de la figure 2 est représenté sur la figure 4 avec les ondes correspondantes représentées sur les figures 5A à 5V. A des fins d'illustration, il est supposé que les données ont été enregistrées sous la forme représentée sur la figure 5A et que la tête de lecture magnétique 20 18Q est utilisée pour lire le signal enregistré. Un système détecteur et amplificateur de lecture 182 répond au signal lu par la tête 180 en filtrant les signaux de bruit à haute fréquence et en répondant aux transitions du signal enregistré afin de fournir une impulsion étroite à pente positive au point de chaque transition, comme le montre 25 la figure 5B. Ces impulsions qui peuvent être assimilées à des données brutes, sont envoyées à un oscillateur à fréquence variable 184 par un conducteur 186 et à une entrée de deux circuits ET 188 et 19 par les fils respectifs 192 et 194. L'oscillateur à fréquence variable 184 répond à la position exacte des 30 transitions détectées par rapport aux limites des cellules de bit définies par un oscillateur commandé en tension 196. L'oscillateur 184 règle la fréquence et la phase de l'oscillateur commandé en tension 196 de façon à maintenir le signal horloge de sortie de l'oscillateur à fréquence variable en synchronisme avec les cellules de bit des transitions détectées. 35 L'oscillateur 184 comprend l'oscillateur commandé en tension 196, un système d'échantillonnage 198 et un filtre 200. L'oscillateur 196 comprend un amplificateur de transconductance 202 et un générateur de signaux rampe 204. Le signal du générateur 204 qui est appliquée au système d'échantillonnage 198 par le conducteur 206 et qui est représenté sur la figure 5C, présente 40 une transition verticale lors du passage de la polarité négative à la polarité 18625 17 2053059 -•-•ôluive, suivie d'une transition inclinée allant du positif au négatif. Les transitions à pente positive ont lieu en des points situés à un quart et aux trois quart de la distance de chaque cellule de bit. Les impulsions de sortie provenant du générateur de signaux rampe 2043 sont appliquées par un conducteur 5 208 à un circuit basculeur 210, à un inverseur 212 et aux second et quatrième circuits ET de quatre circuits ET différents 214, 216, 218 et 220= Ces impulsions ont lieu durant les second et quatrième quart de chaque cellule de bit comme le montre la figure 5D. Si l'oscillateur commandé en tension 196 est rigoureusement synchronisa 10 en fréquence et en phase avec les cellules de bit d'entrée, les points milieu des signaux rampe inclinés sont rigoureusement alignés avec les points milieu et les bords avant des cellules de bit. Pour tester de façon continue la synchronisation, la sortie des signaux rampe en provenance du générateur 204 et les données brutes d'entrée sont appliquées au système d'échantillon-15 nage 190 qui répond à la phase des données brutes d'entrée et qui transmet au filtre 200 la tension instantanée de la rampe au moment où est reçue l'impulsion de donnée brute. Ainsi, si un bit de données brutes est reçu rigoureusement au point milieu de la rampa, ls système d'échantillonnage 198 fournit. une tension de sortie nulle. Cependant si le bit de données brute arrive 20 légèrement avant le point milieu de la rampe, le système d'échantillonnage produit une faible tension positive. Plus sont loin les bits de données brutes qui précèdent le point milieu du signal rampe incliné, plus est grande la sortie en tension du dispositif d'échantillonnage 198. De façon semblable, si le bit de données brutes est reçu par la dispositif d'échantillonnage 198 25 après le point milieu du signal rampe incliné, une tension négative est appliquée au filtre 200. Le filtre 200 atténue la sortie du dispositif d'échantillonnage 198 de sorte que tout changement brusque est sévèrement atténué, et fournit un signal atténué à 1'amplificateur de transductance 202. L'amplificateur 202 répond à la sortie atténuée du filtre 200 afin de fournir un 30 courant d'erreur correspondant à la tension d'erreur du filtre 200 afin de commander la fréquence du générateur de signaux rampe 204. L'oscillateur commandé en tension 196 est conçu de manière à s'accélérer en réponse à une tension d'erreur positive en provenance du filtre 200 et à ralentir en réponse à une tension d'erreur négative. 35 En conséquence, une différence entre le temps de réception d'un bit de données brutes et le point milieu de la partie inclinée du signal rampe, est traduite de façon linéaire en tension par le dispositif d'échantillonnage 198, convertie en courant par l'amplificateur de transductance 202 et envoyée au générateur de signaux rampe 204 pour changer sa vitesse de sorte que 40 l'oscillateur de fréquence variable 184 se déplace graduellement suivant un 18625 18 2053059 synchronisme plus rigoureux avec les cellules de bits des signaux enregistrés reçus. Les circuits ET 214, 218, 218 et 220 fonctionnent en combinaison avec le basculeur 210, l'inverseur 212 et les circuits ET 188 st 190 pour separer 5 les impulsions "un" des impulsions "zéro" et pour faire avancer les registres à" décalage horloge et de données 222 et 224 couplés pour recevoir respectivement les impulsions séparées "un" et "zéro". La sortie "active" du basculeur 210 qui est représentée sur la figure 5E et qui présente une impulsion durant la moitié centrale de chaque cellule de bit, est appliquée à 10 l'entrée des circuits ET 188, 216 et 128 et à l'entrée des circuits ET 226 et 228 situés à la sortie des registres à décalage d'horloge et de données 222 et 224. La sortie "inactive" complémentaire du basculeur 210 est appliquée au circuit ET 214, 190 et 220. Le signal impulsion en provenance du générateur de signaux rampe 204 inversé par l'inverseur 212 est appliqué en tant que 15 seconde entrée au circuit ET 214 et au circuit ET 218. Durant le premier quart de chaque cellule de bit, les signaux sont simultanément présents à la sortie "inactive" du'.basculeur 210 et de l'inverseur 212, ce qui donne finalement une impulsion à la sortie du circuit ET 214 de premier cycle, comme le montre-la figure 5F. Le signal de sortie "actif" 20 en provenance du basculeur 210 est combiné avec l'impulsion de .sortie du générateur de signaux rampe 204 durant le second quart de chaque cellule de bit afin de fournir une impulsion à la sortie du circuit ET 216 de second cycle, comme le montre la figure 5G. Durant le troisième quart de chaque cellule de bit, le signal sous forme d'inpulsion en provenance du générateur 25 de signaux rampe 204, inversé par l'inverseur 212, se combine avec la sortie "active" du basculeur 210 dans le circuit ET 218 de troisième cycle afin de fournir une impulsion de sortie comme le montre la figure 5H. Durant le quatrième quart de chaque cellule de bit, le signal sous forme d'impulsion du générateur de signaux rampe 204 est appliqué au circuit 220 de quatrième 30 cycle avec la sortie "inactive" du basculeur 210 afin de fournir une impulsion représentée sur la figure 51. Il est à remarquer d'après une étude des figures 5F à 51 que les sorties des circuits ET 214, 216, 218 et 220 sont des impulsions qui apparaissent séquentiellement les premier, second, troisième et quatrième quarts de chaque cellule de bit. Comme cela sera mis en évidence 35 par la suite, ces impulsions sont utilisées pour faire avancer les registres à décalage d'impulsions d'horloge et de données 222 et 224. Les sorties "actives" et "inactives" du basculeur 210 sont également utilisées avec les circuits ET 188 et 190 pour séparer les impulsions"un" et les impulsions "zéro" qui apparaissent à la sortie du système de détection 40 et d'amplification de lecture 182. La sortie "active" du basculeur 210 condi- 18625 13 2053059 tienne le circuit ET 186 durant la moitié de chaque cellule de bit afin de faire passer les impulsions "un" apparaissant durant cet intervalle sur l'entrée "enclenchement" d'une première bascule à verrouillage de données 230 dans le registre à décalage de données 222, les "uns" séparés à la sortie du circuit 5 ET 188 étant représentés sur la figure 5J. La sortie "inactive" du basculeur 210 conditionne le circuit ET 190 durant les premier et dernier quarts de chaque cellule de bit afin de faire passer les impulsions "zéro" sur l'entrée "enclenchement" d'une première bascule à verrouillage d'impulsions horloge 232 dans le registre à décalage d'impulsion 224, les "zéros" séparés à la 10 sortie du circuit ET 190 étant représentés sur la figure 5K. La première bascule à verrouillage de donnée 230 dans le registre à décalage de données 222 est "enclenchée" par chaque impulsion séparée "un" et est restaurée au début de chaque cellule de bit par la sortie du circuit ET 214 de premier cycle comme le montre la figure 5L. Les sorties "actives" 15 et "inactives" de la première bascule à verrouillage de données 230 sont reliées respectivement à une entrée des deux circuits ET 234 et 236 dont les sorties sont elles reliées aux entrées "enclenchement" et "restauration" d'une seconde bascule à verrouillage de données 238, l'autre entrée des circuits ET 234 et 236 étant conditionnée par la sortie du circuit ET 220 de 20 quatrième cycle durant le dernier quart de chaque cellule de bit. Le registre à décalage de données 222 comprend en outre une troisième bascule à verrouillage de données 240 avec le circuit associé ET 242 et le circuit associé ET 244 connectés respectivement à ses entrées d'enclenchement et de restauration, et une quatrième bascule à verrouillage de donnée 246 avecles circuits. ET 25 248 et 250 connectés respectivement/ à ses entrées, et une cinquième bascule à verrouillage de données 252 avec les circuits ET 254, 256 connectés à ses entrées. Les circuits ET 242 et 244 aux entrées de la troisième bascule à verrouillage de données 240 ainsi que les circuits ET 205 et 256 aux entrées de la cinquième bascule à verrouillage de données 252 sont reliés à la sortie 30 du circuit ET 216 de second cycle pour avoir une de leurs entrées conditionnée durant le second quart de chaque cellule de bit. Comme lés circuits ET 234 et 236 aux entrées de la seconde bascule à verrouillage de données 238, les circuits ET 248 et 250 aux entrées de la quatrième bascule à verrouillage de données 246 sont couplés pour être conditionnés durant le quatrième quart 35 de chaque cellule de bit par le signal de sortie provenant du circuit ET 220 de quatrième cycle. En conséquence chaque "un" qui est introduit dans la première bascule à verrouillage de données 230 est décalé dans la seconde bascule à verrouillage 238 au début du quatrième quart de la cellule de bit comme le montre la figure 5M. Ensuite, le "un" emmagasiné progresse sur les 40 troisième, quatrième et cinquième bascules à. verrouillage de données 240, 246, 18625 20 2053059 252 à des intervalles de demi cellule de -bit, comme le montrent les figures 5N, 50 et 5P. Le registre à décalage d'impulsions horloge 224 est agencé et fonctionne d'une manière semblable au registre à décalage 222 pour emmagasiner 5 et faire progresser les impulsions horloge ou "zéro". La première bascule à verrouillage 232 est enclenchée et restaurée comme représenté sur la figure 5Q. Chaque bit "zéro" emmagasiné dans la première bascule à verrouillage horloge 232 progresse vers une seconde bascule à verrouillage 258 par les circuits ET 260 et 262 au début du second quart de la prochaine série de bits 10 après qu'elle a apparu, comme le montre la figure 5R, et ensuite sur les troisième, quatrième et cinquième bascule à verrouillage horloge 264, 266, 268 par les circuits associés ET 270, 272, 274, 276, 276, 280 à des intervalles de demi-cellules de bit, comme le montrent les figures 5S, 5T et 5U. Comme cela a été mentionné préalablement, l'absence des transitions 15 au bord avant des cellules de bit alternées dans une chaine de "zéros", ne change pas le procédé de lecture étant donné que les impulsions "un" séparées sont considérées à l'exclusion des impulsions "zéro" ou en leur absence. En conséquence, les "uns" à la sortie du registre à décalage de données 222 représentés par la condition "active" -de la cinquième bascule à verrouillage 20 de données 252, sont envoyés par le circuit ET 226par le signal "actif" du basculeur 210 et passent par un circuit DU 282 dont la sortie est représentée sur la figure 5V. Les bits "zéro" sont représentés par une sortie "inactive" en provenance de la cinquième bascule à verrouillage de données 252, cas dans lequel la cinquième bascule à verrouillage d'impulsions horloge 268 peut 25 être soit "active" soit "inactive" suivant que l'impulsion horloge est présente ou non au bord avant de la cellule de bit. Dans chacun des cas, le bit "zéro" ne passe pas sur la sortie. Lorsque le second "un" a été sauté dans la configuration de données "zéro un un zéro", il est cependant nécessaire de réinsérer le "un"manquant et ceci est accompli par le circuit ET 228. Comme 30 cela a été mentionné préalablement, le fait de faire sauter le second "un" de la configuration "zéro un un zéro" résulte en deux cellules de bit adjacentes qui n'ont ni un "un" , ni un"zéro", cette condition est détectée par le circuit ET 228 qui a une entrée montée de manière à être conditionnée durant la moitié de chaque cellule de bit par la sortie "active" du basculeur 35 210 et trois entrées supplémentaires couplées aux sorties "inactives" de la troisième bascule à verrouillage de données 240, la quatrième bascule à verrouillage d'impulsions horloge 266 et la cinquième bascule à verrouillage d'impulsions horloge 268. Comme le montre la figure 5B, les cellules de bit adjacentës 74 et 76 n'ont aucune impulsion dans leur centre ou sur leur bord 40 avant, et le circuit ET 228 répond à cette condition pour insérer un "un" 18625 2053059 dans la cellule de bit 74, comme le montre la figure 5V. Il est également à noter d'après la figure 5V que les registres à décalage d'impulsions horloge et de données 222 et 224 retardent les données de sortie sur deux cellules de bit par rapport aux données d'entrée brutes. Ilreste bien entendu que la description n'a été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent être envisagées sans sortir pour autant du cadre et de la portée de la présente invention. 18625 22 2053059 REVENDICATIONS 1. Procédé de transmissions d'informations binaires sous forms de transitions de signaux identifiables dans uns succession de cellules de bit arbitrairement définies, caractérisé en ce qu'il comprend les étapes suivantes : transmission d'un premier caractère binaire dans des cellules de bit 5 sélsctîonr.iss en produisant une transition de signal su point milieu des seules csllulss de bit sélectionnées, non transmises insnâdiatement après una paire de cellules ds bit ayant le second caractère binaire et le premier caractère binaire, st immédiatement avant une cellule de bit qui doit avoir le second caractère binaire» et 10 transmission ds l'autre caractère binaire dans les cellules de bit autres que celles sélectionnées sn produisant une transition de signal au bord avant dss autres seules cellules de bit non transmises inmédiatement après 'une cellule de bit ayant une transition de signal. 2. Procédé de transmission d'informations binaires selon la revendication 1 15 caractérisé en ce qu'il comprend les étapes suivantes s identification des cellules de bit transmises ayant une transition de signal au point milieu représentant le premier caractère binaire, identification des cellules de bit transmises ayant une transition ds signal au bord avant représentant le second caractère binaire, 20 identification des cellules de bit transmises qui n'ont pas de transition ds signal et qui sont transmises immédiatement avant une cellule de bit ayant uns transition de signal représentant le second caractère binairs*, identif i cet ion dea cellules de bit transmises qui n'ont pas de transition de signal et qui sont transmises avant une cellule de bit qui n's 25 pas da transition ds signal représentant le premier caractère binaire. 3. Procédé de codage ds "uns" binaires et de "zéros" binaires sur un support qui présente deux états séparémsnt identifiables et qui est considéré être arbitrairement divisé en plusieurs cellules de bit presqu'uniformes, caractérisé sn ce qu'il comprend les étapes suivantes : 30 la production d'une transition, entre les états séparément identi fiables, au point milieu de chaque cellule de bit qui doit représenter un "un" sauf lorsque la cellule de bit est immédiatement précédée par deux cellules débit présentant une configuration "zéro un" et immédiatement suivie par une cellule ds bit qui doit représenter un "zéro" et, 35 .la production d'une transition, entre les états séparément identifia bles, au bord avant ds chaque cellule de bit qui doit représenter un "zéro" 18625 23 2053059 sauf lorsque la cellule de bit est immédiatement précédée par une cellule de bit ayant une transition à son bord avant ou en son point milieu. 4. Procédé de codage selon la revendication 3 caractérisé en ce que : le support est initialement dans l'un des deux états séparément 5 identifiables et le sens de chacune des transitions produites va de l'état séparément identifiables du milieu qui existe immédiatement avant la transition jusqu'à l'autre état séparément identifiable. 5. Procédé de codage selon la revendication 3 caractérisé en ce que 10 le support comprend un support d'enregistrement magnétique qui offre une caractéristique d'hystérésis ayant deux états de rémanence stables et qui est considéré comprendre au moins une piste linéaire, chaque piste étant considérée comme comprenant une succession de cellules de bits continues de longueur presque uniforme et, 15 la production d'une transition entre les états séparément identifia bles du support comprend l'application d'un champ magnétique sur ledit support d'enregistrement magnétique pour appliquer tout d'abord un des dits états rémanents sur le support, le déplacement dudit champ magnétique longitudina-lement le long des dites pisteset le changement de sens dudit champ magnétique 20 pour permettre au support de subir une transition lors du passage à l'autre des dits états rémanents. 6. Procédé de codage selon.la revendication 3 caractérisé en ce qu'il comprend en outre un moyen de décodage comprenant les étapes suivantes : détection des cellules de bit qui ont une transition au point milieu 25 et identification des cellules de bit détectées comme représentant un "un", détection des cellules de bit qui ont une transition au bord avant et identification des cellules de bit détectées comme représentant un "zéro", identification des cellules de bit restantes qui n'ont pas de transition au bord avant ou au point milieu comme représentant un "zéro" à 30 moins que la cellule de bit ne soit suivie par une cellule de bit qui n'a pas de transition au bord avant ou au point milieu et, identification des cellules de bit restantes qui n'ont pas de transition au bord avant ou au point milieu et qui sont suivies par une cellule de bit qui n'a pas de transition au bord avant ou au point milieu en tant 35 que "un". 7. Système de traitement d'informations binaires en vue de l'enregistrement 18625 24 2053059 sur un support ayant deux états séparément identifiables, comprenant : une source d'informations binaires un moyen horloge pour former une pluralité de cellules de bit de durée sensiblement uniforme, et 5 un moyen logique sensible aux informations binaires en provenance de la source et du moyen horloge afin de fournir une sortie sur ledit support de sorte qu'un bit d'informations binaires soit communiqué dans chacune des dites cellules de bit, ladite sortie répondant aux dits bits d'un premier caractère binaire en fournissant une transition entre les dits états séparé-10 ment identifiables au point milieu de chaque cellule de bit correspondante sauf lorsque la cellule de bit est immédiatement précédée par deux cellules de bit contenant des bits du second caractère binaire et du premier caractère binaire et immédiatement suivie par une cellule de bit contenant un bit du second caractère binaire, et répondant-aux dits bits du second caractère bi-15 naire en fournissant une transition entre les dits états séparément identifiables au bord avant des seules cellules de hit correspondantes qui suivent immédiatement une cellule de bit n'ayant pas de transition. - B. Système de traitement d'informations binaires selon la revendication 7 caractérisé en ce que les dits moyens logiques comprennent en outre ; 20 un premier moyen de blocage sensible à une succession de quatre cellules de bit, où les deux cellules de bit externes doivent représenter le second caractère binaire et les deux cellules de bit internes doivent représenter le premier caractère binaire afin d'empêcher l'apparition d'une transition de sortie dans la seconde cellule de bit interne, 25 un moyen d'emmagasinage pour indiquer si la sortie fournie par la cellule de bit immédiatement précédente contenait une transition, et un second moyen de blocage sensible audit moyen d'emmagasinage pour empêcher l'apparition des transitions de sortie dans les dites cellules de bit correspondant audit second caractère binaire qui suit immédiatement une cellu-30 le de bit ayant une transition. 9. Système de traitement d'informations binaires selon la revendication 7 caractérisé en ce qu'il comprend en outre un moyen pour rétablir les dites informations binaires en provenance de ladite sortie en répondant aux dites transitions afin de détecter les limites des dites cellules de bit, ledit 35 moyen de rétablissement répondant aux dites transitions qui apparaissent au point milieu d'une cellule de bit afin de détecter ledit premier caractère binaire dans chaque cellule de bit et aux dites transitions apparaissant au bord avant d'une cellule de bit afin de détecter ledit second caractère 70 18625 25 2053059 binaire dans chaque cellule de bit, ledit moyen de rétablissement répondant en outre aux cellules de bit sans transition au point milieu ou au bord avant et à la cellule de bit immédiatement suivante afin de détecter ledit second caractère binaire lorsque la cellule de bit immédiaterrant suivante contient 5 une transition et ds détecter ledit premier caractère binaire lorsque la cellule de bit immédiatement suivante n°a pas de transition. 10. Système de codage d'informations binaires caractérisé en ce qu'il comprend une source d'information binaire comprenant une succession de bits "un" et de bits "zéro'' 10 un moyen horloge définissant plusieurs intervalles de cellules de bit sensiblement uniformes, un registre à décalage ayant plusieurs étages différents et couplé afin de recevoir et d'y emmagasiner les bits d'informations binaires, ledit registre à décalage répondant au moyen horloge pour faire progresser les 15 bits d'informations binaires sur le registre chaque fois qu'un intervalle de cellule de bit est défini par le moyen horloge, un moyen de sortie, un premier moyen de conditionnement sensible à un étage sélectionné parmi les étages du registre à décalage et au moyen horloge pour fournir 20 normalement une impulsion"un" au moyen de sortie chaque fois que l'étage de registre a décalage sélectionné contient un bit "un", un premier moyen de blocage couplé audit premier moyen ds conditionnement et sensible à la présence d'un "un" binaire dans l'étage de registre sélectionné et à la présence d'un bit "zéro" dans l'étage Immédiatement 25 précédent et à la présence d'un bit "un" et d'un bit "zéro" dans les deux étages suivants afin d'empêcher l'envoi d'une impulsion "un" par le premier moyen de conditionnement, un second moyen de conditionnement sensible au moyen horloge et à l'étage de registre à décalage sélectionné et à l'étage immédiatement suivant 30 pour fournir normalement une impulsions "zéro" au moyen de sortie chaque fois que l'étage de registre sélectionné contient un bit "zéro" et que l'étage de registre immédiatement suivant contient un "zéro", et un second moyen de blocage couplé au second moyen de conditionnement et sensible au moyen horloge afin d'empêcher l'envoi d'une impulsion "zéro" 35 par le second moyen de conditionnement en réponse à la présence d'un bit "zéro" dans l'étage de registre sélectionné si le bit immédiatement précédent était un "zéro" et si l'impulsion "zéro" était engendrée en réponse à ce bit.