FR 2050467 A1 19710402 FR 7024182 A 19700630 '0 24182 i 2050>67 L'invention concerne une mémoire tampon composée dè\ plusieurs étages-tampons disposés en série, dont chacun contient un étage de mémoire constitué au moins par un élément de mémoire, et dans laquelle les données sont amenées au premier étage tampon et reti-5 rées de l'étage tampon le plus haut, ces données étant transférées du premier étage jusqu'à l'étage le plus haut qui ne contient encore aucune information. Les mémoires tampon peuvent être branchées, par exemple en tant que dispositifs de stockage de données, entre un calculateur 10 et des dispositifs extérieurs, tels que les bandes magnétiques. Dans certains cas, le calculateur constitue la source des données, le dispositif extérieur étant l'appareil d'utilisation, dans d'autres cas, ce rôle est inversé. On considérera,comme exemple d'un dispositif extérieur, une bande magnétique. La cadence d'enre-15 gistrement et de lecture de la bande n'est pas en général en synchronisme avec celle du calculateur. La mémoire tampon devrait permettre le transfert des données dans les deux sens malgré l'absence de synchronisme des cadences. D'autre part, il doit être possible lors d'un fonctionnement simultané d'entrée/sortie, que 20 pendant le transfert des données pour l'enregistrement ou la lecture avec un appareil à bande, le même calculateur puisse satisfaire une demande simultanée d'un autre dispositif extérieur. L'appareil à bande n'est desservi à nouveau qu'après plusieurs cycles d'enregistrement ou de lecture. 25 Lors de l'enregistrement sur bande, l'impulsion de cadence du calculateur commande la transmission des données au premier étage tampon et la commande de la mémoire tampon les dirige ensuite vers l'étage le plus haut qui se trouve alors libre. L'impulsion de cadence d'enregistrement de la bande provoque le prélève-30 ment des données du dernier étage. Les impulsions d'horloge d'enregistrement pour un bloc d'enregistrement sur bande ne doivent pas être alors interrompues. Les impulsions de cadence du calculateur , si elles sont disponibles, sont sollicitées suivant le besoin. Lorsque pour quelques 35 impulsions d'enregistrement aucune impulsion de cadence du calculateur n'est disponible, les étages tampon doivent pouvoir continuer à alimenter en données l'appareil d'utilisation. Normalement, la mémoire tampon doit donc être remplie et la fréquence des impulsions de cadence du calculateur doit être supérieure à la 40 fréquence des impulsions d'enregistrement du dispositif extérieur. 70 24182 2 2050467. Avant que la mémoire tampon ne soit complètement vide, des nouvelles impulsions de cadence du calculateur doivent fournir des données jusqu'au dernier étage libre. Le fonctionnement de la mémoire tampon lors de l'entrée dès données dans le calculateur 5 (lecture à partir de la bande) se déroule de la même façon que lors de l'enregistrement sur la bande, décrite plus haut*. Un autre cas d'application d'une mémoire tampon est celui d'une mémoire tampon à défilement _ en biais de la bandé. Lors de l'enregistrement sur bandes magnétiques d'un enregistrement 10 à modulation de phase les bits d'un caractère-doivent s'inscrire simultanément dans un sens transversal par rapport au mouvement de la bande. Cependant, lors de l'enregistrement et de la lecture, les bits d'un caractère peuvent, du fait du défilement en biais de la bande (Skews), s'écarter l'un par rapport à l'autre d'un 15 intervalle de plusieurs caractères. Au moment de la lecture, la mémoire tampon à défilement en biais de la bande rassemble les bits décalés, par exemple d'un seul caractère fourni, dans le dernier étage tampon. Les bits d'un caractère ne sont donc pas entrés simultanément dans 20 la mémoire tampon, mais ils doivent être rangés dans les étages pleins. Dans toutes ces mémoires tampon, lès données entrées dans le premier étage à la fréquence de la cadence de la source d'information doivent progresser d'un étage au suivant jusqu'à occuper la d.ernière place libre. Les données doivent être prélevées 25 du dernier étage tampon à la fréquence de cadence de l'appareil d'utilisation. Les données des autres étages tampon se déplacent alors jusqu'au dernier étage. Le but de l'invention est de réaliser la commande de la mémoire tampon de telle façon que le transfert progressif des 30 données à partir du premier étage tampon vers l'étage libre le plus haut soit simple, sûr et rapide par rapport aux cadences de la source d'information et" de l'appareil d'utilisation, et que dans le cas où des données sont délivrées à.-l'appareil d'utilisation, les données stockées poursuivent leur avancement dans 35 les étages tampon. - " ■ : ! ' .• Ce problème est résolu par le fait que 1'on prévoit pour la commande de la mémoire tampon pour la génération des impuis ions de cadence nécessaires à la progression des données,. pour chaque étage tampon, au moins un étag® de commande composé'd'une bascule 40 bistable, un circuit à coïncidences^ fournissant à sâ sortie des 24182 3 2050467 impulsions de cadence, et un circuit de retard; qu'à la sortie du circuit à coïncidences d'un étage de commande apparait alors une impulsion de cadence pour l'étage tampon suivant, lorsque la bascule bistable du même étage de commande est excitée et la bascule bistable de l'étage de commande suivant est remise à l'état de repos; et que l'excitation de la bascule bistable de chaque étage de commande est provoquée par le flanc arrière de l'impulsion de cadence à la sortie du circuit à coïncidences de l'étage de commande précédent et le retour à l'état de repos du même étage de commande s'effectue par le flanc avant de l'impulsion de cadence transmise par l'intermédiaire du circuit de retard. Un étage tampon se compose d'au moins un étage de commande et d'un étage de stockage comportant les éléments de mémoire. Dans les étages de stockage les données peuvent être enregistrées uniquement si la bascule bistable de l'étage de commande correspondant n'est pas excitée. Afin d'assurer un transfert parfait des données de l'étage de stockage d'un étage tampon à l'autre, la bascule bistable de l'étage de commande de l'étage tampon peut être excitée quand la bascule bistable de l'étage de commande de l'étage tampon précédent est remise à l'état initial. La sortie de chaque circuit à coïncidences peut être connectée, par l'intermédiaire d'un organe de négativation, avec l'entrée du circuit à coïncidences de l'étage de commande de l'étage tampon précédent. On obtient ainsi que le circuit à coïncidences de l'étage de commande de l'étage tampon précédent ne peut s'ouvrir que si celui de l'étage suivant est fermé. Pour la production des impulsions de cadence pour un étage tampon, il est indispensable que la bascule bistable de l'étage de commande de l'étage tampon précédent soit excitée, et que la bascule bistable de l'étage de commande du même étage tampon soit remise à l'état initial. A titre d'exemple on a décrit ci-dessous et représenté au dessin annexé une forme de réalisation de la mémoire tampon suivant 1'invent ion. La figure 1 représente un schéma de blocs d'une mémoire tampon avec sa commande conforme à l'invention ; la figure 2 représente un diagramme des impulsions pour le fonctionnement de cette mémoire tampon. Chaque étage tampon se compose d'un étage de commande et d'un étage de stockage. Tous les étages de coraande forment 70 24182 4 2050467 ensemble la commande de la mémoire tampon. Chaque étage de commande comporte, suivant la figure 1, une bascule bistable S, un circuit à coïncidences G et un circuit de retard V. Les étages de stockage comportent les éléments de mémoire; dans l'exemple de réalisation 5 donné, ils comportent des bascules bistables D. Les éléments de l'étage tampon d'entrée sont indiqués à l'aide de l'indice 1, les éléments de l'étage tampon de sortie à l'aide de l'indice 2 et les éléments des étages tampon intermédiaires à l'aide d'un indice constitué par des lettres de l'alphabet. Ainsi, dans l'étage 10 tampon d'entrée, on désigne la bascule bistable de l'étage de commande par SI, le circuit de retard par VI, le circuit à coïncidences par Gl, les éléments de mémoire de l'étage de stockage par DIO, DU etc. Le nombre d'éléments de mémoire par étage dépend de l'application à laquelle la mémoire tampon est destinée. Lors-15 qu'elle sert au stockage intermédiaire de données, le nombre d'éléments de mémoire DIO, DU, etc. correspond au nombre de bits d'un caractère qui doivent être transférés en parallèle. Tous les étages de commande sont ainsi de construction identique. Les bascules bistables S des étages de commande peuvent 20 être conçues, par exemple en tant que JK-Master-Slave-Flip-Flops. L'entrée du signal de déclenchement de la bascule bistable d'un étage de commande est reliée à la sortie du circuit â coïncidences G de l'étage de commande de l'étage tampon précédent. Celle des sorties de la bascule bistable S d'un étage de commande, qui est 25 marquée par l'état de repos, est reliée à l'entrée du circuit à coïncidences G de l'étage de commande de l'étage tampon précédent, tandis que l'autre sortie de la bascule bistable est connectée avec une entrée du circuit à coïncidences de l'étage de commande du même étage tampon. Chaque circuit de retard V se trouve ainsi 30 entre la sortie du circuit à coïncidences du même étage de commande et l'entrée de l'impulsion de remise à l'état de repos de la bascule bistable du même étage de commande. La sortie du circuit à coïncidences G de chaque étage de commande est reliée à l'entrée de l'impulsion de cadence des éléments de mémoire D de l'étage tam-35 pon suivant. Dans l'exemple de réalisation, les éléments de mémoire se composent de bascules bistables avec une entrée des impulsions de cadence et avec une entrée de préparation qui est connectée avec la sortie des éléments de mémoire de l'étage de stockage de l'étage tampon précédent. 40 Des impulsions de cadence T1 de la source de données sont 24182 5 2050467 appliquées à l'entrée de déclenchemént de la bascule bistable SI de l'étage de commande du premier étage tampon, de même qu'aux entrées d'impulsions des éléments de mémoire DIO, Dll, etc de cet étage tampon. Des impulsions de cadence T2 de l'appareil S d'utilisation des données sont appliquées au circuit à coïncidences G2 de l'étage tampon de sortie. La sortie du circuit-à coïncidences G2 est connectée avec l'une des entrées des circuits "ET" : UO, Ul, etc. Les deuxièmes entrées des circuits "ET", UO, Ul, etc. reliées respectivement aux sorties des éléments de mémoire du 10 dernier étage tampon.Les sorties de ces circuits "ET" mènent à l'appareil d'utilisation des données DV. Le fonctionnement de la mémoire tampon peut être expliqué à l'aide du diagramme des impulsions, où la courbe de la tension est désignée par l'indice du composant à la sortie duquel elle 15 apparaît. Dans le diagramme de la figure 2, on montre uniquement le fonctionnement du premier élément de mémoire dès étages tampon. Le fonctionnement des autres éléments de stockage est identique. Si la source de données fournit une impulsion de cadence Tl, des données sont introduites alors dans l'élément de mémoire DIO 20 par le flanc positif de cette impulsion. Le flanc arrière de l'impulsion Tl excite la bascule bistable SI de l'étage de commande. Etant donné que la bascule bistable est à l'état de repos et que le circuit à coïncidences GA est ainsi bloqué, le circuit à coïnci -dences G1 s'ouvre. L'impulsion, qui apparait à la sortie du cir-25 cuit à coïncidences Gl, remplit à présent trois fonctions : 1 - Son flanc positif provoque la reprise du bit de la donnée stockée dans l'élément de mémoire DIO par l'élément de mémoire DAO. 2 - Le flanc positif est appliqué avec retard, à travers le 30 circuit de retard VI à l'entrée R de remise à l'état de repos de la bascule bistable SI. 3 - La remise à la position de repos de la' bascule bistable SI provoque la fermeture du circuit à coïncidences Gl. Le flanc négatif qui en résulte à la sortie du circuit à coïncidences Gl 35 excite la bascule bistable SA de l'étage de commandé de l'étage tampon suivant. Mais alors le circuit à coïncidences GA s'ouvre et le bit passe de l'élément de mémoire DAO dans l'élément DB0;la bascule bistable SA retourne à l'état de repos après un intervalle de temps déterminé par le circuit de retard et par Conséquent, 40 le circuit à coïncidences GA se ferme à nouveau. Le flanc arrière 70 24182 6 2050467 du signal à la sortie du circuit à coïncidences GA excite alors la bascule bistable SB de l'étage tampon suivant. Ce processus se poursuit jusqu'au moment où le bit aboutit à l'élément de mémoire D20 du dernier étage tampon. La bascule bistable S2 est 5 alors excitée aussi longtemps que l'information reste dans l'élément de mémoire D20 - donc non reprise par l'appareil d'utilisation des données - cette bascule bistable S2 reste excitée. Mais alors le circuit à coïncidences GB de l'étage précédent est toujours bloqué. Donc aucun signal de cadence provenant de la 10 sortie du circuit à coïncidences GB ne peut plus arriver à l'entrée de l'élément de mémoire du dernier étage tampon et, par conséquent, le bit stocké dans l'étage précédent ne peut être prélevé. L'information ultérieurement fournie par la source de données ne peut donc qu'être avancée jusqu'à l'étage tampon précë-15 dent le dernier étage tampon. De cette façon la mémoire tampon se remplit progressivement. Si l'appareil d'utilisation des données désire appeler les données stockées dans le dernier étage tampon,il applique une impulsion de cadence T2 à l'entrée du circuit à coïncidences G2. 20 Des données étant enregistrées dans le dernier étage tampon, la bascule bistable S2 de l'étage de commande est excitée. Ainsi, grâce à l'impulsion T2, le circuit à coïncidences G2 s'ouvre, l'impulsion produite à la sortie ouvre les circuits "ET" UO, Ul, etc., de façon que les bits stockés dans le dernier étage puissent 25 passer dans l'appareil d'utilisation.Après un intervalle de temps déterminé par le circuit de retard V2,la bascule bistable S2 est remise à son état de repos Si les éléments de mémoire de l'étage tampon précédent contiennent des données, la bascule bistable S de l'étage de commande précédent est alors excitée et le retour à 30 la position de repos de la bascule bistable S2 de l'étage de commande du dernier étage tampon provoque l'ouverture du circuit à coïncidences de l'étage de commande précédent, de sorte que les données progressent à partir des éléments de mémoire de l'étage tampon précédent vers les éléments de mémoire du dernier étage 35 tampon. Ce processus continue jusqu'à ce que toutes les données soient ainsi transférées. Si la mémoire tampon , suivant l'invention est réalisée en vue d'un stockage intermédiaire des données , il faut alors dans chaque étage tampon un seul étage jde commande par étage de 40 stockage. Toutefois,si elle est utilisée en tant que mémoire 70 24182 7 2050467 tampon à défilement en biais de la bande, il faut alors un étage de commande par élément de mémoire dans chaque étage de stockage. Chaque piste sur la bande magnétique doit alors disposer de sa propre commande tampon. 5 La réalisation des éléments de mémoire à l'aide des bascules bistables n'est pas absolument indispensable. Il est nécessaire seulement que les éléments de mémoire puissent être commandés par des impulsions de cadence. 70 24182 8 2050467 REVEND ICA T I Q N S 1 - Mémoire tampon composée de plusieurs étages tampon en série, dont chacun contient un étage de stockage comportant au moins un élément de mémoire, et dans laquelle les données sont amenées au premier étage tampon et prélevées dans l'étage tampon 5 le plus haut, les données étant progressivement transférées, à l'aide d'une commande, du premier étage tampon jusqu'au dernier étage ne contenant pas encore de données, caractérisée en ce qu'on prévoit, en tant que commande de la mémoire tampon, pour la génération des impulsions de cadence nécessaires au transfert pro-10 gressif de données, pour chaque étage tampon au moins un étage de commande constitué par une bascule bistable fS) par un circuit à coïncidences (G) à la sortie duquel apparaissent les impulsions de cadence et par un circuit de retard (V), qu'à la sortie du circuit à coïncidences (G) d'un étage de commande apparait alors 15 une impulsion de cadence pour l'étage tampon suivant, lorsque la bascule bistable (S) du même étage de commande est excitée et la bascule bistable de l'étage de commande suivant est en position de repos, et que l'excitation de la bascule bistable de chaque étage de commande est provoquée par le flanc arrière de l'im-20 pulsion à la sortie du circuit à coïncidences de l'étage de commande précédent et son retour à la position de repos par le flanc avant de l'impulsion de cadence du même étage de commande, transmise à travers le circuit de retard (V). 2 - Mémoire tampon, suivant la revendication 1, caractérisée 25 en ce que la bascule bistable (S) de chaque étage de commande, exceptée celle du premier étage de commande, est connectée par son entrée de déclenchement, avec la sortie du circuit à coïncidences de l'étage de commande précédent, et par sa sortie qui est marquée par la remise à l'état de repos avec une entrée du circuit 30 à coïncidences de l'étage de commande précédent, que chaque bascule bistable (S) est connectée par sa deuxième sortie avec une entrée du circuit à coïncidences du même étage de commande (G) et par l'entrée de remise à l'état de repos, par l'intermédiaire du circuit de retard (V)t avec la sortie du circuit à coïncidences 35 CG) du même étage de commande, et que la sortie de chaque circuit à coïncidences est, de plus, reliée avec l'entrée des impulsions de cadence des éléments de mémoire (D) de l'étage tampon suivant. 3 - Mémoire tampon, suivant la revendication 2, caractérisée en ce que le circuit à coïncidence (G) de chaque étage de comman- 40 de est relié, par l'intermédiaire d'un organe de négation, à 24182 9 2050467 l'entrée du circuit à coïncidences (G) de l'étage de commande suivant. 4 - Mémoire tampon, suivant la revendication 1 , ou 2, ou 3, caractérisée en ce qu'une entrée du circuit à coïncidences (G2) 5 de l'étage de commande le plus haut est reliée au circuit des impulsions de cadence de l'appareil d'utilisation des données. 5 - Mémoire tampon, conforme à la revendication 1, ou 2, ou 3, ou 4, caractérisée en ce que pour chaque élément de mémoire est prévu un étage de commande. 10 6 - Mémoire tampon, conforme à la revendication 1, ou 2, ou 3, ou 4, ou 5, caractérisée en ce que les bascules bistables (S) utilisées sont des Masters-Slave-Flip-Flops.