FR 2030154 A1 19701030 FR 7000447 A 19700107 70 00447 20301S4 La présente invention concerne des mémoires permanentes, pour lecture seulement, dans lesquelles on procède de manière déterminée à l'inscription permanente de données logiques sous forme binaire pendant la fabrication de la mémoire, les données em-5 magasinées pouvant être lues par interrogation de la mémoire, a-vec accès aléatoire. L'une des unités de base pour la construction d'appareils de traitement de données numériques est la mémoire permanente, pour lecture seulement. On utilise ces mémoires dans des calcula-10 teurs, spéciaux ou non, dans les cas impliquant le fonctionnement selon un programme fixe d'une partie du calculateur, dans laquelle il faut prévoir une source de données permanentes. Ainsi qu'il est classique dans les mémoires de ce genre, les données sont emmagasinées dans tine multiplicité d'adresses ou emplacements de la mé-15 moire au niveau desquels l'un de deux signaux distincts, correspondant l'un à l'état logique "0" et l'autre à l'état logique "1". Dans une mémoire permanente, on répartit les niveaux logiques des adresses de mémoire suivant la distribution permanente désirée, lors de la fabrication de la mémoire. On peut alors lire le niveau 20 logique présent à une adresse donnée à l'aide d'un circuit d'interrogation approprié constitué couramment par un circuit de sélection d'adresse, intervenant poui* fournir un mot ou chiffre binaire de sortie correspondant au niveau logique emmagasiné de manière permanente à l'adresse ou aux adresses choisies. Du fait 25 qu'on ne peut inscrire de nouvelles données dans la mémoire, celle-ci est couramment dite pour seule lecture. Les principales propriétés à conférer par construction, pour rendre son rendement optimum à une mémoire permanente ainsi qu'à des mémoires d'autres types, sont une haute densité d'emma-50 gasinage des données logiques, une grande vitesse d'accès et de lecture, une faible dissipation de l'énergie, un prix de revient modéré et un fonctionnement sûr. Il est aussi très désirable que les données logiques emmagasinées dans la mémoire ne soient pas destructibles, c'est-à-dire qu'une lecture opérée à une adresse 55 choisie ne modifie pas le niveau logique existant pour des lectures ultérieures. Les mémoires permanentes connues comportent des éléments d'emmagasinage de types divers, par exemple des condensateurs disposés sélectivement ou des noyaux magnétiques qu'on aimante conve-40 nablement, au moyen de courants de sens voulus, pour établir un é1414/69. 70 ÛÛ447 2. 2030 T 54 tat logique donné à chacune des adresses formées par les éléments d'emmagasinage. On a aussi utilisé des transistors de commutation classiques, auxquels on applique des polarisations convenables pour leur conférer de manière plus ou moins permanente l'un des 5 deux états, afin d'établir le niveau logique désiré pour chaque transistor particulier. Certes, ces mémoires jouent le rôle de principe prévu d'emmagasinage permanent d'un niveau logique à des adresses données, mais aucune d'entre elles ne présente au degré optimal l'en-10 semble des propriétés citées plus haut, désirables dans de telles mémoires. Autrement dit, chacune des mémoires permanentes connues laisse à désirer quant à l'une ou plusieurs de ces propriétés s temps d'accès, densité d'emmagasinage, encombrement, dissipation d'énergie, prix de revient et facilité de fabrication. 15 Au cours de ces dernières années, on a mis au point, dans l'industrie des semi-conducteurs, une nouvelle technologie permettant de fabriquer une série de dispositifs de commutation formant un circuit intégré sur une tranche mince ou pastille de semi-conducteur. Dans la fabrication de ces pastilles, il se révè-20 le particulièrement intéressant d'utiliser des transistors à effet de champ (TEC) très efficaces pour assurer les commutations à grande vitesse. On forme ces transistors, sur la pastille de semiconducteur, par des opérations adéquates exécutées sur des régions convenablement dopées du semi-conducteur pour obtenir les éléments 25 ou régions de base formant Tin TEC, Ces éléments comportent une borne de commande, généralement dite grille, et deux bornes de sortie généralement dites source et drain respectivement. Si le signal appliqué à la grille est négatif, le circuit de sortie reliant la source au drain s'établit et si ce signal est au poten-30 tiel de la masse ou à un potentiel positif, le circuit de sortie est bloqué. Ainsi, le TEC fonctionne en dispositif de commutation à grande vitesse, commandé par le niveau du signal appliqué à sa grille. Aucun signal de polarisation extérieur n'est nécessaire pour assurer les commutations par le TEC. "35 Or, on a constaté que, dans des montages logiques com portant des TEC, on obtient un fonctionnement optimal en utilisant des signaux horaires logiques quadriphasés, les actions des divers circuits logiques étant distribuées dans le temps sous la commande de quatre signaux horaires successifs, tous liés les uns 40 aux autres par des relations dans le temps et des relations de 1414/69 70 00447 3. 2030154 phase bien définies. En utilisant une telle commande logique qua-driphasée, on peut concentrer davantage les dispositifs de commutation dans une zone de pastille donnée et l'on apporte en outre à la dissipation d'énergie dans ce circuit une réduction atteignant 5 50 % par rapport aux circuits logiques biphasés classiques. En conséquence, l'utilisation de circuits logiques quadriphasés comportant des TEC comme dispositifs de commutation se révèle hautement avantageuse pour accélérer le fonctionnement, accroître la capacité de commutation et réduire la dissipation d'énergie. Un 10 montage typique propre à engendrer des signaux horaires quadriphasés est décrit dans la demande de brevet des Etats-Unis n° 63 837, déposée le 30 Septembre 1969 et cédée à la Demanderesse. Les tentatives faites antérieurement pour réaliser des mémoires permanentes à TEC de manière pratique et industriellement 15 acceptable se sont révélées infructueuses pour diverses raisons, notamment la difficulté que présente la fabrication de telles mémoires en quantités et à des prix permettant de les faire adopter et utiliser largement. La présente invention a pour buts de réaliser s 20 - une mémoire permanente comportant des TEC qui consti tuent les dispositifs déterminant le niveau logique de fonctionnement ; ' ■ - une mémoire permanente dans laquelle des signaux: logiques quadriphasés assurent la lecture des données contenues dais 25 une ou plusieurs adresses de la mémoire; - une mémoire permanente à densité d'emmagasinage accrue, à faible dissipation d'énergie, assurant à grande vitesse l'accès aux données emmagasinées et la lecture de ces données; - une mémoire permanente qu'on puisse facilement fabri-30 quer en quantités industrielles moyennant des frais réduits; - une mémoire permanente qu'on puisse modifier lors de sa fabrication pour obtenir un "mot" de sortie comportant un nombre déterminé d'éléments d* information ou "chiffres" logiques et dans laquelle .on puisse lire ce mot par interrogation de la mé- 35 moire avec accès aléatoire. A ces fins, la présente invention vise une mémoire permanente comportant un substrat ou support sur lequel une multiplicité d'éléments d'information ou chiffres binaires de niveau logique "0" ou "l", sont emmagasinés de manière déterminée en une 4-0 multiplicité d'adresses définies sur ce substrat. La présence à 1414/69. 70 00447 4. 2030154 une adresse d'un élément porteur d'une information potentielle représente l'emmagasinage à cette adresse de l'un des niveaux logiques et l'absence d'un tel élément présente l'autre niveau logi^ que. Suivant le mode de réalisation qu'on décrira en détail, les-5 dits éléments sont formés par des TEC qu'on réalise sur le substrat, à des adresses déterminées, pendant la fabrication de l'ensemble de la mémoire. Pour l'emmagasinage d'un niveau logique à u-ne adresse donnée on forme à cette adresse un TEC actif par traitement approprié du substrat à cet endroit, tandis qu'en une a-10 dresse où il doit être présent un second niveau logique, on s'abstient de traiter le substrat, de sorte qu'il existe à l'adresse intéressée un TEC inactif, c'est-à-dire incapable d'assurer une commutation même lorsqu'un signal de commande négatif s'applique à sa borne d'entrée. 15 Pour déterminer pendant la fabrication de la mémoire la présence ou l'absence d'un TEC actif à une adresse donnée, on a— mincit localement une couche isolante, déposée sur la surface d'une pastille de matériau semi-conducteur, dans laquelle on a dé^à formé la source, le drain et la grille du transistor. On amincit 20 la couche isolante dans les parties superposées aux régions de grille de ceux de ces transistors virtuels qu'on doit rendre actifs. Les autres transistors virtuels, dont les régions de grille sont situées sous des parties non amincies de la couche isolante, restent inactifs. En opérant sélectivement un tel amincissement 25 au niveau des adresses dans toute la section d'emmagasinage de données de^La mémoire, on assure l'emmagasinage de données suivant une distribution déterminée. Chaque adresse de la section de données de la mémoire comprend une entrée et une sortie et les éléments ou dispositifs 30 de données, qu'ils soient actifs ou non, sont montés entre l'entrée et la sortie de chaque adresse. Un dispositif ou transistor de données actif assure, lorsqu'il reçoit un signal approprié du circuit de sélection d'adresse, la connexion de la sortie à l'entrée tandis qu'un dispositif inactif situé à une adresse n'assure 35 pas cette connexion, quel que soit le type de signal qu'il reçoit du circuit de sélection d'adresse. Suivant -un aspect particulier de l'invention, on dispose les adresses en rangées et colonnes, l'intersection d'une rangée et d'une colonne définissant une adresse individuelle. (Dans 40 la présente description, les mots rangée et colonne sont utilisés 1414/69. 70 00447 5. 2030154 dans un sens large. Kn général, une rangée s'étend horizontalement et une colonne verticalement et tel est le cas dans les exemples particuliers- qu'on décrira, mais il est bien entendu qu'on peut intervertir rangées et colonnes, utiliser des coordonnées polaires 5 et non rectangulaires et concevoir d'autres variantes, sans sortir pour cela du cadre de l'invention). Le circuit de sélection d'adresse comprend des circuits de sélection de rangée et de colonne. Le circuit de sélection de colonne suivant la présente invention peut être incorporé aux dispositifs de données de chacune des co-10 lonnes, ce qui constitue un avantage important de la mémoire décrite. Les signaux reçus par les dispositifs de données sont déterminés par les signaux de sortie du circuit de sélection de rangée. Ces signaux de sélection de rangée ne sont à un premier niveau ou niveau unique, que pour la rangée choisie et sont à un 15 second niveau pour toutes les rangées non choisies, le signal unique de sélection de rangée suffisant à lui seul à mettre en action un dispositif de données présent dans une rangée choisie si ce dispositif est du type actif. Pour chaque cycle de lecture, il est prévu des moyens 20 propres à mettre d'avance les sorties de toutes les colonnes à un premier niveau de signal. Le circuit de sélection de colonne met par décharge les sorties de toutes les colonnes non choisies à un second niveau de signal et maintient la sortie de la colonne choisie au premier niveau de signal. S'il existe un dispositif de don-25 nées actif à l'intersection entre la colonne et la rangée choisies (c'est-à-dire à l'adresse choisie) ce dispositif devient conducteur et met par décharge la sortie de la colonne choisie au second niveau de signal. Par contre, si le dispositif de données situé à l'adresse choisie est du type inactif, il demeure en circuit ou-30 vert même s'il reçoit un signal unique de sélection de rangée et n'assure donc pas la connexion de la sortie de la colonne choisie à la source du second signal. Jin conséquence, la sortie demeure au premier niveau de signal. Le's sorties individuelles de toutes les colonnes (choi-35 sies et non choisies) sont toutes connectées à un circuit de sortie final qui élabore leurs signaux de sorties individuels pour fournir un mot de sortie final correspondant au signal présent à la sortie de la colonne choisie, ce signal étant, on l'a dit, déterminé par le caractère actif ou non actif du dispositif de don-40 nées situé à l'adresse choisie. 1414/69» 70 00447 6. 2030154 Dans la mémoire permanente suivant l'invention comportant des TEC dans les dispositifs de données ainsi que dans les circuits de sélection d'adresse et de sortie, de graves problèmes peuvent se poser quand certaines régions de dispositifs voisins à 5 conductibilité de même type tendent à former en fait un transistor avec le matériau de support, à conductibilité d'un second type. Il tend à en résulter un passage indésirable de porteurs d'une région à l'autre du TEC, ce qui fait apparaître dans l'une de ces régions un niveau de signal incorrect. Par exemple, la région de la mémoi-10 re engendrant le signal de sélection de rangée peut être voisine de la région de mémoire comportant les dispositifs de données et le montage de décodage de colonne. Si les colonnes non choisies prennent par décharge un niveau de signal positif (c'est-à-dire le second niveau de signal cité plus haut), il y a tendance à l'appa-15 rition, sur les sorties de décodage des rangées non choisies, d'un potentiel plus positif que celui du substrat. De ce fait, des porteurs positifs (trous) quittent les "noeuds" (points de branchement) de sortie de décodage de rangée et, s'ils ne sont pas interceptés, ils sont recueillis sur le noeud de colonne voisin. Si 20 cette dernière colonne est celle choisie, elle est sous charge négative, de sorte que la combinaison avec les porteurs positifs annule en fait la charge négative que doit présenter la colonne choisie. Pour éviter cette combinaison indésirable, on prévoit u-ne région d'interception, en semi-conducteur ayant le même type 25 de conductibilité que les deux régions de TEC voisines, entre les régions de décodage de rangée et les régions de noeud de'colonne. Cette région d'interception interdit efficacement l'effet de transistor indésirable apparaissant entre ces régions par formation d'un transistor effectif avec l'une de ces régions. Les por-30 teurs indésirables passent ainsi de la région de décodage de rangée, à charge positive, dans la région d'interception, sensiblement sans affecter l'autre région (à charge négative), ce qui assure le résultat désiré. Pour atteindre ces buts, ainsi que d'autres qui appa-35 raîtront plus loin, la présente invention concerne une mémoire permanente telle que décrite dans les revendications annexées, et qu'on va maintenant décrire en se référant aux dessins annexés, sur lesquels ; fig. 1 est une vue en plan de dessus de la mémoire per-40 manente suivant l'invention, montrant la matrice de données et de 1414/69. 70 00447 7. 2030154 décodage en colonne et indiquant schématiquement les emplacements des circuits associés, d'adresse et de sortie, de la mémoire; fig. 2 montre la mémoire en coupe transversale suivant la ligne 2-2 de la fig. 1; 5 fig. 3 est un schéma logique montrant les trajets con ducteurs actifs établis entre les noeuds de sortie et les noeuds témoins de colonnes, à travers les dispositifs de données et de décodage de colonne de la mémoire montrée sur la fig. 1; fig. 4 est un schéma logique illustrant le mode de con-10 nexion des noeuds de sortie de colonne au circuit de sortie; fig. 5 représente schématiquement les circuits de décodage, de données et de sortie associés à l'une des colonnes de la mémoire montrée sur la fig. 1, et fig. 6 est un diagramme illustrant les relations de 15 phase, qui existent dans le temps entre les signaux horaires quadriphasés utilisés à la commande des circuits de données, d'adresse et de sortie, représentés sur la fig. 5, de la mémoire suivant 1'invention. La présente invention vise une mémoire permanente, pour 20 seule lecture, dans laquelle on assure de manière déterminée l'emmagasinage permanent de données sous forme binaire en des adresses définies dans la mémoire. Les dispositifs de données (c'est-à-dire dispositifs déterminant le niveau logique établi à chacune des adresses) sont définis pa^ÎLa présence ou l'absence d'un dis-25 positif ou élément porteur d'une information potentielle au niveau d'une adresse. Les dispositifs de données se présentent sous forme de transistors à effet de champ (TEC) qui, pendant la fabrication de la mémoire permanente suivant l'invention, sont rendus actifs ou non selon le niveau logique à emmagasiner à -une a-30 dresse. Ainsi, par exemple, la présence à une adresse d'un TEC susceptible "actif" peut correspondre à un niveau logique "1" et la présence à cette adresse d'un dispositif non actif peut cor-' respondre à un niveau logique "0", ces niveaux logiques pouvant bien entendu être intervertis. 35 Les adresses sont définies par les intersections entre deux séries de rangées et de colonnes, la sélection d'une adresse étant opérée par sélection d'une rangée et d'une colonne particulières. Pour cette sélection, il est prévu dés moyens propres à dériver tin signal de sélection de rangée original et à élaborer 40 des signaux de sélection d'entrée de colonne de manière à sélec- 1414/69. 70 00447 8. 2030154 ter, aux fins de lecture, la colonne et la rangée correspondant à l'adresse choisie. Suivant l'invention, les dispositifs de décodage de colonne qui reçoivent les signaux de sélection de colonne é-laborés sont incorporés aux dispositifs de données présents dans 5 chaque colonne de la mémoire. En conséquence, on n'a pas à prévoir de circuit séparé pour dériver un signal de sélection de colonne original, comme il faut le faire pour la sélection de rangée, ce qui réduit le nombre de TEC nécessaire pour l'adressage, et réduit en outre l'énergie dissipée dans la mémoire. 10 II est prévu des moyens propres à mettre par pré-charge de chaque colonne à un premier niveau de signal au début d'un cycle de lecture, puis à mettre par décharge toutes les colonnes non choisies à un second niveau de signal, à travers le circuit de décodage des colonnes non choisi. Un second trajet virtuel de dé-15 charge est prévu, pour le signal de sortie de la Golonne choisie, à travers le dispositif de données situé au point d'intersection entre la rangée choisie et la colonne choisie (c'est-à-dire à l'adresse choisie). Ainsi, s'il existe un dispositif de données actif au niveau de cette rangée choisie, le signal de sortie de la co-20 lonne prend par décharge à travers ce dispositif le second niveau de signal et, réciproquement, si le dispositif de données situé sur cette rangée n'est pas actif, le trajet de décharge de la colonne demeure interrompu et le signal de sortie de la colonne conserve le premier niveau de signal, correspondant à la charge ini-25 tiale. Ainsi, le signal de sortie de la colonne choisie correspond au signal logique emmagasiné à l'adresse choisie; ce signal de sortie s'applique à un circuit de sortie qui engendre à la sortie de la mémoire un chiffre binaire ou mot correspondant au niveau logique présent à l'adresse choisie, tel que déterminée par la 30 nature du dispositif de données présent à cette adresse. On va maintenant décrire l'ensemble des circuits prévus sur la pastille 10. Les fig. 1 et 2 montrent comment on réalise la mémoire permanente, à seule lecture, suivant l'invention sur une pastille 10 de matériau semi-conducteur. On divise la pastil-35 le 10 en plusieurs régions, jouant chacune un rôle dans le fonctionnement de la mémoire permanente. Le coeur de la mémoire est une matrice de données, désignée par la référence générale 12, sur laquelle une pluralité de chiffres binaires ou éléments de représentation logique sont emmagasinés de manière déterminée. La 40 matrice 12 est formée d'une multiplicité d'adresses en chacune 1414/69. 70 00447 9. 2030154 desquelles un dispositif de données actif, formé par xm TEC, est présent ou absent selon le niveau logique à emmagasiner à-l'adresse intéressée. Les dispositifs de données du genre décrit peuvent être répartis sur une série de rangées et colonnes sécantes, cha-5 que intersection d'une rangée et d'une colonne formant une adresse. A la pastille s'appliquent de l'extérieur des signaux d'entrée de rangée et de colonne, qu'un circuit de décodage de rangée et de colonne traite pour choisir l'adresse désirée définie par une rangée et par une colonne choisies. Ainsi, la pastille 10 comprend u-10 ne région 13, comportant un circuit de décodage de colonne désigné par la référence générale 14, et une région 15, comportant xm circuit de décodage de rangée désigné par la référence générale 16. Pour assurer le décodage de rangée et de colonne, il faut appliquer au circuit de décodage de rangée et de colonne les valeurs 15 inverses ainsi que les valeurs vraies des signaux d'entrée de rangée et de colonne respectivement. A cet fin, on prévoit, dans la région 19, un circuit inverseur de signal de rangée, désigné par la référence générale 18, et dans la région 21 de la pastille 10, un circuit inverseur de signal de colonne, désigné par la réfé-20 rence générale 20. Dans la région 23 de la pastille est prévu un circuit de mise en forme des signaux de sortie, désigné par la référence générale 22. La fig. 2 montre comment on obtient suivant une distribution déterminée d'avance des dispositifs de données actifs ou 25 non actifs en huit adresses typiques disposés sur une seule rangée dans la matrice de données 1.2. La pastille 10 comprend un substrat 24 en matériau semi-conducteur du type ÏT, dans lequel u-ne série de régions P longitudinales 26 à 48, parallèles, sont formées dans la matrice de données 12 et dans la région 13 par u-30 ne technique connue, par exemple de diffusion. Un écran eiyfeioxyde de silicium 50 recouvre la face supérieure du substrat 24 et est en contact avec les faces supérieures des régions P 26 à 48. Deux régions P voisines, par exemple 26 et 28, peuvent être agencées pour former 'la source et le drain d'un TEC virtuel, la partie de 35 substrat 24 interposées entre les régions de source et de drain formant la région de grille de ce T_iC. En amincissant sélectivement, par exemple par photo gravure, l'écran en bioxyde de silicium 50 en des endroits déterminés, situés au-dessus et en regard des régions de grille de TEC virtuels particuliers, on obtient un 40 TEC actif, c'est-à-dire dont le circuit de sortie, reliant la 1414/69. 70 00447 10. 2030154 source au drain, s'établit lors de l'application à sa grille d'un signal négatif approprié. Réciproquement, des TEC non actifs, c'est-à-dire inaptes à opérer une commutation même lors de l'application à leur grille d'un signal de commande approprié, sont 5 présents dans les régions de la matrice 12 dans lesquelles on n'amincit pas l'écran 50* On peut, de préférence, commander l'amincissement sélectif de l'écran 50 par un programme conforme à la répartition désirée des chiffres binaires ou éléments - de représentation logique dans les adresses de la matrice de donnée 12. 10 Cet amincissement sélectif de l'écran est à la portée du technicien au courant de l'élaboration et de la fabrication de dispositifs semi-conducteurs, et on s'abstiendra donc de décrire ici en détail cette opération. Ainsi, si l'on considère les régions P 26 et 28, l'écran 15 50 présente au-dessus du substrat du type ïf, entre ces régions P, une épaisseur nettement inférieure à son épaisseur initiale, ce qui fait apparaître à cet endroit un TEC actif. (Sur la fig. 1, les régions dans lesquelles on a aminci la couche de bioxyde de silicium 50 pour former des TEC actifs dans la matrice de données 12 20 sont indiquées par des traits gras sur cette matrice). On amincit aussi l'écran 50 entre les régions P 34 et'36, 38 et 40 et 40 et 42. Pour qu'un dispositif de données virtuel fonctionne à la manière d'un transistor actif après amincissement de la couche de bioxyde de silicium recouvrant sa grille, on relie à un conduc-25 teur témoin l'une des régions P formant la source ou le drain de ce dispositif. En conséquence, un groupe de six régions P forme quatre TEC virtuels, deux de ces régions étant reliées au conducteur témoin. Ainsi, sur la fig. 2, les régions P reliées au conducteur témoin sont les régions 28, 34, 40 et 46, de sorte que 30 les douze régions P montrées sur la fig. 2 constituent huit dispositifs de données virtuels et représentent ainsi huit des colonnes de la matrice de données 12. De droite à gauche sur la fig. 2, huit dispositifs de données virtuels, et, ainsi huit colonnes de matrice de données 12 sont respectivement formées par les ré-35 gions P 46 et 48 (colonne 1), 44 et 46 (colonne 2), 40 et 42 (colonne 3), 38 et 40 (colonne 4), 34 et 36 (colonne 5), 32 et 34 (colonne 6), 28 et 30 (colonne 7) 26 et 28 (colonne 8). Ainsi, dans la structure représentée à titre d'exemple sur la fig. 2, il n'existe de dispositif de données, ou TEC, ac-40 tif que dans les colonnes 3, 4, 5 et 8, des dispositifs de don- 1414/69. 70 00447 ii. 2030154 nées non actifs étant présents dans les autres colonnes, 1, 2, 6 et 7» Comme on l'exposera plus loin, pendant un cycle de lecture, un dispositif de données (actif ou non) ne reçoit Tan signal néga-tig dans sa région de grille que s'il est situé sur la rangée 5 choisie, ce signal de grille négatif constituant un signal unique de sélection de rangée. La région P 52 représente le point de branchement ou noeud de sortie du circuit de sélection de rangée 16, sur lequel est prélevé le signal de sélection de rangée et l'écran d'oxyde 50 est aminci au niveau de chaque rangée de la ma-10 trice 12 superposée à la région P 52 (Pig. 1). Une bande conductrice 54, en aluminium ou analogue, est formée par dessus la face supérieure de l'écran 50, par exemple par dépôt de vapeurs sous vide, pour établir une liaison résistant entre la région de sélection de rangée P 52 de chaque rangée et les régions de grille 15 de chacun des dispositifs de données présents dans cette rangée. Comme représenté, la bande 54- épouse les dénivellations de l'écrai aminci 50 et conserve une épaisseur sensiblement uniforme tant au niveau des parties non amincies de cet écran qu'au niveau des parties amincies ou dépressions ménagées dans l'écran en regard 20 des dispositifs de données (TEC) actifs. Dans la matrice 12 ayant ia structure particulière décrite ici, les dispositifs de données sont répartis en une matrice qui comprend trente-deux rangées coupant soixante-quatre colonnes. Ainsi, la pastille 10 comporte au total quatre-vingt-sei-25 ze régions P parallèles groupées par six, chaque groupe correspondant, comme décrit plus haut, à quatre colonnes, et trente-deux bandes conductrices 54- sont montées en parallèle en travers de la matrice de données, chacune à l'emplacement de l'une des trente-deux rangées. Ces rangées et colonnes sécantes définissent 30 ainsi dans la matrice 2048 adresses au niveau desquelles des dispositifs de données actifs peuvent être soit absents, soit présents, selon la répartition des amincissements imprimés à l'écran en bioxyde de silicium 50 pendant la fabrication de la mémoire. Comme on l'exposera plus loin, la mémoire fournit, lorsqu'on 1'-35 interroge, des données de sortie différentes selon qu'un dispositif actif est présent ou absent à l'adresse choisie ou interrogée, de sorte que la présence ou l'absence d'un tel dispositif à une adresse donnée assure à cette adresse l'emmagasinage d'un niveau logique appartenant à l'un de deux types distincts. 40 Les quatre-vingt-seize régions P ressortent de la ma1414/69. 70 00447 12. 2030154 trice de données 12 et pénètrent dans la région 13, où est formé le circuit de décodage de colonne. Ce circuit qu'on décrira en détail ci-dessous à propos de la fig. 5, comprend une porte NI associée "à chaque colonne, ces portes comprenant des TEC qu'on forme 5 aussi par amincissement sélectif de l'écran d'oxyde 50 dans la région 13. La fig. 1 représente un certain nombre de ces dispositifs, associés aux colonnes 1 à 16 (de gauche à droite). Les fig. 3 et 4 illustrent schématiquement le mode de fonctionnement de la mémoire ayant l'aspect physique représenté 10 sur les fig. 1 et 2. Comme décrit plus haut, les adresses de la matrice 12 sont réparties sur une série de rangées et.colonnes sécantes. Chaque colonne présente un point de branchement, ou noeud, de sortie, ln à 64n, et un point de branchement ou noeud témoin, Ir à 64 r. Chacun des noeuds de sortie de la colonne est initiale-15 ment chargé pendant le temps au cours duquel le signal (Eig.6) est négatif c'est-à-dire pendant le "temps" *2x au cours duquel les circuits de sortie respectifs des TEC Qui à Qn64 deviennent conducteurs pour mettre tous les noeuds de colonne à un potentiel négatif tendant vers un niveau de -7 volts. Chacun des noeuds de 20 sortie de colonne est relié au noeud témoin correspondant à travers deux trajets parallèles, susceptibles de conduction, dont l'un comprend une porte NI de colonne CL à C64, commandé par des signaux d'entrée de colonne, et dont l'autre, qui comprend tous les dispositifs de données situés dans la colonne intéressée, est 25 commandé par les signaux de sélection de rangée. Dans une sélection d'adresse donnée, pour toutes les colonnes non sélectées, les signaux appliqués aux portes NI de colonne associées aux colonnes non choisies sont tels que l'un au moins d'entre eux est négatif, ce qui active la porte intéressée. Pendant le temps 30 au cours duquel les circuits de sortie des TEC Qrï. à Qr64 deviennent conducteurs, les noeuds de sortie des colonnes non choisies prennent, par décharge à travers les portes NI respectives et à travers les circuits de sortie conducteurs des TEC Qr, un potentiel positif V correspondant à celui de la source de tension. Par 35 contre, pour la colonne choisie, tous les signaux appliqués à la porte NI associée sont positifs, de sorte que cette porte NI demeure non conductrice et que le noeud de sortie de la colonne choisie n'est pas connecté, pendant le temps à la source de tension positive à travers la porte NI de la colonne intéressée. 40 Ainsi, le noeud de sortie de cette colonne tend à demeurer chargé 1414/69, 70 00447 13. 2030154 au niveau négatif initiale En conséquence, sur les soixante-quatre colonnes de la matrice 12, les noeuds de sortie de soixante-trois de ces colonnes (colonnes non choisies) prennent par décharge pendant le temps 5 un niveau positif, le noeud de sortie de la colonne choisie tendant à conserver son niveau négatif de pré-charge. On peut considérer que les dispositifs de données D1 à D32 de cette colonne ferment des portes UT R£ à R64, à trente-deux entrées, associés chacun à une colonne, dans laquelle l'un seulement de ces disposi-10 tifs, c'est-à-dire celui appartenant à la rangée choisie, reçoit un signal de sélection de rangée négatif susceptible d'action. Si un dispositif de données actif (tel qu'indiqué en D^ par un cercle noir sur la fig. 3) est présent sur la rangée choisie, ce dispositif devient conducteur et, si c'est un dispositif non actif (tel 15 que représenté en D31 par un cercle blanc sur la fig. 3) qui est présent sur la rangée choisie, ce dispositif demeure non conducteur même si le signal de sélection de rangée négatif s'applique à sa grille. Ainsi, si un dispositif de données actif est présent sur la rangée choisie, de la colonne choisie (c'est-à-dire au 20 poste d'adresse choisi), un trajet conducteur s'établit à travers ce dispositif (et ainsi à travers la porte HT de cette rangée), dans la colonne choisie, de sorte Comme représenté sur la fig. 4, les noeuds de sortie "j-n à 64n de toutes les colonnes sont connectés par groupe de huit à l'uiEde huit portes UT de sortie respectives 01 à 08, incorporées au circuit 'de. sortie 22. Dans l'exemple illustré, les sorties des 35 portes 01 à 08 sont reliées ensemble pour former en 55 une sortie unique de mot de mémoire. On a déjà vu que, pour chacune des colonnes non choisies, les signaux présents sur les noeuds de sortie respectifs, constituant les signaux appliqués aux portes de sortie 01 à 08 sont positifs et que le signal présent sur le-noeud 40 de sortie de la colonne choisie est soit positif, soit négatif, 1414/69. 70 00447 14.. 2030154 selon qu'un dispositif de données actif est présent ou absent à l'adresse choisie. Le signal de sortie du circuit de sortie, présent en 55, correspond aux signaux appliqués aux portes de sortie 01 à 08, et, ainsi, au niveau logique emmagasiné en permanence 5 dans l'adresse choisie. Ce signal de sortie présent en 55 peut ê-tre soit à un premier niveau logique, correspondant à la présence d'un dispositif de données actif, soit à un second niveau, correspondant à l'absence, d'un dispositif de données actif. On va maintenant donner du circuit une description dé-10 taillée. La fig. 5 représente un circuit typique de données et de sélection d'adresse associé à une colonne de la matrice de données 12. La fig. 6 illustre les relations existant dans le temps entre les divers signaux horaires utilisés pour commander ce circuit. Dans la matrice particulière décrite, les données sont emmagasi-15 nées dans trente-deux rangées et soixante-quatre colonnes, de sorte que pour choisir une rangée et une colonne (c'est-à-dire une adresse), on applique à la pastille 10 cinq signaux de sélection de rangée Al à A5 et six signaux de sélection de colonne B1 à 336 et il est prévu des moyens propres à fournir les inverses de ces 20 signaux. Les inverses des signaux de rangée A sont formés dans des inverseurs de rangée 18 et les trente-deux permutations possibles de ces signaux sont appliquées au circuit de décodage de rangée 16. Les signaux B d'entrée de colonne sont appliqués aux inverseurs de signaux d'entrée de colonne 20 qui fournissent, par dou-25 ble inversion, la valeur vraie du signal et, par simple inversion, l'inverse de ce signal. Les diverses permutations des valeurs vraies et inverses des signaux B sont appliquées aux entrées des portes NT de colonne du circuit de décodage de colonne 14, associés chacun à l'une des soixante-quatre colonnes de la matrice de 30 données 12. Les valeurs vraies et inverses des signaux de sélection de rangée servent à dériver, dans le circuit.de décodage de rangée 16, un signal de sélection de rangée al à a32 qui n'est négatif que pour l'une des trente-deux rangées, les trente-et-un autres signaux de sélection de rangée étant positifs. Les signaux 35 de sélection de rangée (négatifs et positifs) sont appliqués chacun à l'un des soixante-quatre dispositifs de données de chaque rangée. On obtient ce résultat en appliquant le signal de sélection de rangée aux bandes conductrices 54 qui s'étendent toutes en travers de toutes les rangées de la matrice de données 12. Le 40 circuit représenté à titre d'exemple sur la fig. 5 constitue un 1414/69. 70 00447 15. 2030154 moyen permettant de dériver les valeurs vraies et inverses des signaux de rangée Al et de colonne Bl, mais on conçoit qu'on prévoit des circuits semblables dans les régions 15, 19 et 21 pour obtenir les valeurs vraies et inverses des autres signaux d'adres-5 se correspondant aux autres signaux d'entrée de rangée et de colonne (a) Logique de matrice de données La colonne associée au circuit représenté sur la fig. 5 comporte un noeud de sortie n et un noeud témoin r. Le noeud de 10 sortie est chargé, pendant le temps /ax sous l'action du transistor Qn, comme décrit ci-dessus, et est en outre relié à une entrée d'une porte Kl de sortie à huit entrées On. Le noeud témoin de colonne r est relié à travers le circuit de sortie du transistor Qp à une source positive de potentiel Y. Comme décrit à propos de la 15 fig. 3, le noeud de sortie et le noeud témoin sont reliés entre eux à travers deux portes montées en parallèle, dont l'une, On, comprend six TEC QC1 à QC6 recevant l'une des soixante-quatre permutations possibles des signaux d'entrée de colonne Bl à B6, et dont l'autre, En, comprend trente-deux dispositifs de données D1 20 à D32, représentés par des TEC QR1 à QB32, qui peuvent être actifs ou non actifs selon l'état logique emmagasiné au point d'intersection de la rangée et de la colonne Intéressées. Dans l'exemple illustré par la fig. 5, les TEC QC1 à QC6 de la porte de décodage de colonne Cn reçoivent chacun une permutation des valeurs vraies 25 et inverses des signaux d'entrée de colonne Bl à B6. Si l'on suppose que la colonne considérée est celle comportant l'adresse choisie, tous ces signaux d'entrée sont positifs, de sorte çjue tous les circuits de sortie des dispositifs QC1 à QC6 formant cette porte sont non conducteurs et n'assurent donc pas la conne-30 xion du noeud de sortie n au noeud témoin r. Le noeud de sortie n demeure donc pendant le tempsà son niveau négatif de pré-charge, (On se souvient que les portes HT de colonne des soixante-trois autres colonnes non choisies sont rendues conductrices pour définir des'trajets conducteurs entre les noeuds de sortie et 35 noeuds témoins respectifs afin de mettre par décharge, pendant le temps^J^ les noeuds témoins intéressés à Tin niveau positif). Chacun des trente-deux dispositifs de données D1 à D32 (QE1 à QP32) formant la porte ÏTI de rangée En reçoit sur sa grille l'un des signaux de sélection de rangée al à a32. Si l'on sup-40 pose l'adresse choisie située dans la rangée 1, le signal de sé- 1414/69. 70 00447 16. 2030154 lection de rangée appliqué au dispositif D1 est seul négatif, tous les autres dispositifs (D2 à D32) recevant sur leurs grilles un signal positif, les dispositifs des rangées non choisies demeurent non conducteurs, qu'ils soient ou non actifs, et il n'existe donc 5 qu'un trajet de conduction possible dans la porte En entre le noeud de sortie n et le noeud témoin r de la colonne choisie, ce trajet traversant le dispositif D1 de la rangée choisie. Ce dispositif est conducteur, par suite de l'application à sa grille du signal négatif de sélection de rangée, à condition qu'il soit du 10 genre actif correspondant à l'emmagasinage d'un signal logique "l" à l'adresse choisie. Ainsi, un TEC de dispositif de données actif présent dans la rangée choisie intervient pour mettre par décharge le noeud de sortie n de la colonne choisie à un niveau de signal positif, pendant le tempsà travers son circuit de sortie, 15 monté en série avec le circuit de sortie TEC Qr et avec la source de tension positive T. Si par contre le dispositif de données situé sur la rangée choisie n'est pas actif, la présence sur sa grille du signal négatif unique de sélection de rangée ne le rend pas conducteur, de sorte qu'il ne s'établit pas de tr.ajet conduc-20 teur à travers aucun des trente-deux dispositifs de données interposés entre le noeud de sortie et le noeud témoin dë la colonne choisie (c'est-à-dire à travers les dispositifs de la porte NI de rangée En). Dans ce cas, correspondant à l'emmagasinage à l'adresse choisie d'un "0" logique, le noeud de sortie de colonne n. con-25 serve son niveau négatif de pré-charge. Ainsi, le niveau de signal présent sur le noeud de sortie de la colonne comportant l'adresse choisie répète le signal logique emmagasiné à cette adresse, lui-même déterminé, comme décrit plus haut, par la présence pré-établie à cette adresse d'un 30 dispositif de données actif ou non actif. b) Décodage de rangée et de colonne le circuit inverseur de rangée 18 comprend un noeud 100 qui reçoit pendant le temps jÇ une pré-charge négative à travers le circuit de sortie du TEC Q10, rendu conducteur pendant le temps •35/3. Un signal d'entrée de rangée tel que Al est appliqué à la grille du TEC Q12, dont le circuit de sortie est monté en série a-vec le circuit de sortie du TEC Q14 et avec la source de tension positive. Si le signal d'entrée de rangée Al est négatif, le TEC Q12 débite et, pendant le temps où le TEC QL4 est conducteur, 40 le noeud de signal 100 acquiert une charge positive. En conséquen1414/69. 70 00447 17. 2030154 ce, le niveau de signal présent au noeud 100 constitue l'inverse désiré du signal d'entrée de rangée appliqué à la grille du TEC Q12. Ce signal Âï s'applique à une entrée d'une porte HT 102 du décodeur de rangée 16. Cette porte comprend cinq TEC QA.1 à QA.5, 5 recevant chacun la valeur vraie ou inverse de l'un des signaux d'entrée de rangée Al à A5. la porte 102 comprend un noeud de sortie 104 et un noeud d'entrée 106 auxquels s'applique une phase horaire Un noeud de sortie 108 du circuit de décodage de rangée 16 reçoit pendant le tempsj^ une pré-charge négative à travers le 10 circuit de sortie du TEC Q16. Le noeud 108 est relié, à travers le circuit de sortie du TEC Q18, qui est conducteur pendant le temps au noeud de sortie 104 la porte 102. Pour la rangée choisie, tous les signaux appliqués à la porte NI 102 sont positifs, les cinq TEC QA.1 à QA5 formant cette porte sont tous non conducteurs9 15 le circuit entre le noeud 108 et le noeud 106 est interrompu et le noeud 108 conserve donc son niveau négatif de pré-chargePour les rangées non choisies, un ou plusieurs des signaux appliqués à la porte 102 sont négatifs pour rendre celle-ci conductrice et le noeud 108 est relié pendant le temps à travers la porte 102 et 20 le circuit de sortie du TEC Q18, au noeud 106. Pendant le temps le noeud 106 reçoit la partie positive de la phase et ce signal positif est .appliqué au noeud 108 pour fournir un signal positif sur les noeuds de sortie de décodage de rangée des rangées non choisies. Tous les signaux de sélection de rangée, tant uni-25 ques (négatif) que non uniques (positifs) sont stables sur le noeud de sortie 108 à la fin du tempset ainsi, au début du temps quand la décharge des noeuds de colonne non choisis s'opère comme décrit plus haut. Les signaux d'entrée de colonne Bl à B6 s'appliquent 50 aux inverseurs de colonne 20 qui en dérivent les valeurs vraies et inverses. La fig. 5'représente le circuit qui dérive ces valeurs à partir d'un seul signal d'entrée Bl, mais on conçoit que ces circuits sont prévus au nombre de six, recevant chacun l'un des six signaux d'entrée de colonne Bl à B6.'Ainsi, le signal 35 d'entrée de colonne Bl s'applique aux grilles des TEC Q20 et Q22. Le TEC Q22 fait partie d'un seul inverseur qui comprend aussi un TEC Q24 recevant sur sa grille la phase horaire et un TEC 26 recevant sur sa grille la phase horaire et qui imprime pendant le temps une pré-charge négative au noeud 110. Si le signal 40 d'entrée de colonne Bl est négatif, le TEC Q22 est conducteur, 1414/69o 70 00447 18. 2030154 transmettant la phase horaire pendant la seconde moitié du temps A au cours duquel le TEC Q24 est conducteur, pour imprimer au noeud 110 une charge positive, étant donné que la phase horaire appliquée au noeud 110 est positive à ce moment. On obtient 5 ainsi comme désiré le signal inverse TsT sur le noeud 110. Si le signal Bl est positif, le TEC Q22 est non conducteur et le noeud 110 conserve son niveau négatif de pré-charge. Le signal prélevé sur le noeud 112 est de même l'inverse du signal d'entrée Bl, obtenu sensiblement de la même manière que le signal présent sur le 10 noeud 110. Le noeud 112 acquiert une pré-charge négative, à travers le TEC Q28, pendant le temps^ et la phase horaire est appliquée, à travers le circuit de sortie du TEC Q30, au circuit de sortie du TEC Q20, pendant le tempsSi le signal d'entrée de colonne Bl est positif, le TEC Q20 demeure non conducteur et le 15 noeud de sortie 112 conserve son niveau négatif. Si le signal d'entrée Bl est négatif, le TEC Q20 débite et le noeud 112 se charge à tua niveau positif. Le signal BÏ émanant du noeud 112 est appliqué à la grille du TEC Q32, dont le circuit de sortie est monté en série avec celui du TEC Q34, recevant sur sa grille la phase 20 horaire J^. Un noeud 114 acquiert une charge négative pendant le temps J^, à travers le circuit de sortie du TEC Q36. Pendant le temps J^2, au cours duquel le circuit de sortie du TEC Q34 est conducteur, le signal bl de double inversion du signal d'entrée Bl est obtenu sur le noeud 114. Si le signal ËX est négatif, le TEC 25 Q32 devient conducteur et le signal positif est appliqué à travers les TEC Q32 et Q34 au noeud 114 pour lui imprimer une charge positive. Si Bl est positif, Le TEC Q32 n'est pas conducteur et le signal présent au noeud 114 conserve son niveau négatif, correspondant au niveau vrai du signal d'entrée Bl. Le signal vrai bl 30 émanant du noeud 114 s'applique à la moitié des soixante-quatre portes NI de colonne du circuit de décodage de colonne 14 (par e-xemple, porte Cn sur la fig. 5). Le signal complémentaire bl émanant du noeud 114 s'applique à l'autre moitié des portes NI de colonne du circuit de décodage de colonne 14. 35 c) Circuit de sortie final Le niveau de signal présent sur le noeud de sortie n de la colonne choisie, et qui correspond au niveau logique emmagasiné dans l'adresse choisie, s'applique à une entrée d'une porte NI On à huit entrées, qui reçoit des signaux d'entrée des noeuds de 40 sortie de huit colonnes. La porte NI de sortie comprend huit TEC 1414/69. 70 00447 19. 2030154 QOl à Q08, recevant chacun sur sa grille l'un des signaux cl à c8 émanant des noeuds de sortie de colonne. On se souvient que les signaux présents sur les noeuds de sortie de toutes les colonnes non choisies sont positifs, de sorte que seul le dispositif de la 5 porte On qui reçoit un signal du noeud de sortie de la colonne choisie est à prendre en considération dans le fonctionnement de la porte NI On. Si ce signal est négatif ("0" logique), la porte On devient conductrice. la phase horaire s'applique au noeud 116 et est transférée, à travers la porte NI On conductrice,. au noeud 10 118 et, à travers le circuit de sortie du TEC Q3-8, qui est conducteur pendant le temps A. -à un noeud 120, lequel reçoit pendant le temps une charge négative à travers le circuit de sortie du TEC Q40. Le noeud 120 reçoit alors une charge positive, pendant la seconde moitié du temps du fait que la phase - horaire est po-15 sitive pendant ce temps. Réciproquement, si le signal de noeud de sortie de la colonne choisie est positif, la porte NI On est non conductrice et le noeud 120 conserve son niveau négatif de pré- -charge. le signal présent au noeud 120 est appliqué à la grille du TEC Q42, recevant sur son circuit de sortie un signal de tension 20 positif Y. Le noeud 122 acquiert une pré-charge négative pendant le temps à travers le circuit de sortie du TEC Q46. Si le signal présent au noeud 120 est négatif, le'circuit de sortie du TEC Q42 est établi et assure la connexion du circuit de sortie du TEC Q44 à la source de tension positive Y, assurant ainsi la charge 25 positive du noeud 122 pendant le tempsau cours duquel le TEC Q44 est conducteur. Le signal présent au noeud 122 correspond à u-ne double inversion et a ainsi la valeur réelle du signal présent sur le noeud de sortie de la colonne choisie. Ce signal présent sur le noeud 122 s'applique à la grille du TEC Q48 et, s'il est 30 négatif, il rend ce TEC conducteur pour appliquer un signal négatif au noeud de sortie de mémoire 124. Si le signal présent sur le noeud 122 est positif, le TEC Q48 est non conducteur et un circuit - à forte impédance ou circuit interrompu se présente au noeud de sortie 124. 'Ainsi, le niveau présent sur ce fioeud 124 correspond 35 au signal présent sur le noeud de sortie de la colonne choisie et, ainsi, au niveau logique régnant à l'adresse choisie tel que déterminé par l'état du dispositif de données situé à cette adresse. On va maintenant décrire les régions d'interception P. On se souvient que, pendant la sélection de colonne, soixante-40 trois des soixantè-quatre noeuds de sortie de colonne ln à 64n 1414/69. 70 00447 20. 2030154 portant une pré-eharge négative initiale prennent par décharges soudaines et simultanées un niveau positif. En prenant par décharge un niveau positif, les noeuds de sortie de colonne impriment u-ne charge positive aux régions P associées aux dispositifs de don-5 nées des colonnes non choisies. Les trente-deux points de sortie de décodage de rangée formés sur. la région P 52 (Fig. 1 et 2) sont disposés parallèlement à faible distance par rapport aux régions P de la matrice de données 12 et aux régions de décodage de colonne 13« Ces régions P voisines, par exemple 52 et 4-8, sont séparées 10 par le matériau semi-conducteur de type H" formant le substrat 24, de sorte qu'il se forme l'équivalent d'un transistor PCTP. Qaand la charge positive des régions P (par exemple 48) du dispositif de données devient suffisante, un potentiel positif tend à se transférer à la région P 52 du décodeur de rangée et provoque lui-même 15 le passage de porteurs positifs (trous) de la région de décodage de rangée vers le colonne choisie, qui est seule a présenter une charge négative. Ltffet de transistor résultant tend à altérer ce niveau négatif et un niveau positif erroné risque ainsi d'apparaître au niveau de la colonne choisie. Des difficultés analogues, 20 mais moins graves, apparaissent par suite de cet effet de transistor entre les régions P voisines de la région d'inverseur de rangée 10 et de Ta région de décodage de rangée 15, de la région d'inverseur de colonne 21 et de la région de décodage de colonne 13 et entre les portes UT de sortie 01 à 08 et les noeuds 120 as-25 sociés à chacune de ces portes. Le problème est le mœne pour chaque couple de régions P voisines ï un transfert de porteurs positifs apparaissant entre une région P à charge positive et une région Pvoisine, à charge négative, modifie le niveau négatif désiré de cette dernière, lui conférant une valeur position erro-30 née. Suivant la présente invention, on résoud ce problème en prévoyant une série de régions P d'interception, telles qu'indiquées en 126 sur la fig. 2, formées dans le substrat U 24 entre les régions P des régions de circuit voisines décrites ci-dessus. '35 Ces régions P d'interception sont reliées au conducteur sous tension négative -Y et ont pour effet de former avec la région P voisine à charge positive, un transistor PNP supplémentaire qui recueille les porteurs positifs quittant la région P à charge positive (c'est-à-dire le décodeur de rangée) et empêchent ainsi 40 ces porteurs d'atteindre une région P à charge négative voisine 1414/69 70 00447 si- 2030154 (située dans la colonne choisie) . D'autres régions P d'interception de ce genre sont représentées sur la fig. 1 en 128, entre la région de décodage de rangée 15 et la région d'inversion d'entrée de rangée 19; en 130 et 132 entre la région d'inversion d'entrée 5 de colonne 21 et la région de décodage de colonne 13 de la matrice (la région peut être un prolongement de la région P d'interception 126), et en 134- dans la région de mise en forme de signal de sortie 22, entre les portes NI de sortie de colonne 01 à v.'08 et le circuit de double inversion du signal de sortie. Ces régions d'in-10 terception P sont aussi symbolisées par des rectangles hachurés sur la fig. 5> la charge positive appliquée rapidement et simultanément aux soixante-trois colonnes non choisies risque encore de faire varier le signal, seul négatif, de décodage de rangée par suite du 15 transport parasite dee signaux positifs apparaissant, entre les noeuds de sortie de colonne et la sortie du décodeur de rangée, par l'intermédiaire des capacités entre électrodes des soixante-quatre dispositifs de données de la rangée choisie, dont les grilles sont reliées au point de sortie du décodeur de rangée. Là enr-20 core, on risque d'obtenir un signal positif erroné sur le noeud de sortie 108 du décodeur de rangée sur lequel on prélève le signal négatif unique de sélection dé rangée. On résout efficacement ce problème en appliquant une pré-charge initiale aux noeuds de sortie de colonne, à travers les dispositifs Qnl à Qn64 pendant 25 le temps j£>x. Comme le montre la fig. 6, la partie négative de est de - 12 Y alors que les phases horaires comparables jï^ et A sont à un niveau de - 8V. (Le mode de génération deJÉ^. est décrit daas la demande de brevet précitée). La valeur négative supérieure prise par sur la grille de ces dispositifs assure 30 l'application aux noeuds de sortie de colonne d'un potentiel négatif plus grand qui*se transmet à travers les capacités entre é-lectrodes des dispositifs de données de. la rangée intéressée pour accroître la pré-charge négative du noeud de sortie du décodeur, lequel a déjà.reçu une pré-charge négative pendant le temps -fi-35 Ainsi, cette pré-charge négative additionnelle, appliquée au noeud de sortie du décodeur de rangée pendant le temps tend à compenser l'effet du transfert parasite positif, intervenant à travers les dispositifs de données vers ce noeud de sortie pendant le temps par suite de la décharge des colonnes, iin conséquen-40 ce, le noeud de sortie de décodeur de rangée 108 de la rangée 1414/69. 70 00447 2030154 choisie demeure effectivement négatif. On va maintenant décrire les diverses formes que peut présenter le mot de sortie. La mémoire suivant l'invention, telle que décrite, fournit sur le noeud 124 un mot de sortie 55 formé 5 d'un seul chiffre binaire. Eventuellement, on peut modifier la mémoire lors de sa fabrication pour qu'elle fournisse tin mot de sortie comprenant deux, quatre ou huit chiffres binaires, à volonté. Pour obtenir un mot de sortie à deux chiffres binaires, on n'utilise que cinq des six signaux d'entrée de sélection de colonne Bl 10 à B6 et on laisse inactif l'un des TEC de chacune des portes HT de colonne Cl à C64. De cette manière, deux adresses définies par deux colonnes et par une rangée, sont choisies à chaque opération de lecture. L'obtention d'un mot de sortie à deux chiffres binaires implique une autre modification : au lieu de grouper les sor-15 ties des huit portes de sortie 01 à 08 pour former une seule borne de sortie, on groupe quatre à quatre les sorties des portes 01 à 04 et 05 à 08 pour former deux bornes de sortie, l'un des chiffres binaires du mot de sortie se formant sur chacune de ces bornes. Le signal ou chiffre binaire présent sur la borne de sortie d'une 20 telle porte de sortie à quatre sections NI correspond au niveau logique emmagasiné à l'une des adresses choisies et le mot de sortie à deux chiffres binaires est la combinaison des deux niveaux logiques. Pour obtenir un mot de sortie à quatre chiffres binaires, on laisse inutilisés deux des signaux d'entrée de colonne, on 25 laisse inactifs deux des TEC de chaque porte NI de colonne et l'on groupe deux à deux les portes de sortie pour former quatre bornes de sortie. De même, si l'on désire un mot de sortie à huit chiffres binaires, on laisse inutilisés trois des signaux d'entrée de colonne et inactifs trois des dispositifs de chaque porte NI de 30 colonne, on s'abstient de grouper les sorties de huit portes NI de sortie, de sorte qu'il existe huit bornes de sortie, et l'on prélève un chiffre binaire sur chaque borne des huit portes NI de sortie, pour obtenir un mot de sortie à huit chiffres binaires. En outre, on peut éventuellement combiner en une unité '35 préfabriquée un certain nombre de pastilles formant une mémoire permanente telle que décrite, pour accroître la capacité d'emmagasinage de la mémoire. Les signaux d'entrée de colonne inutilisés peuvent constituer des signaux binaires de sélection de pastille, assurant la sélection d'une des pastilles de l'unit.é. De cette ma-40 nière, lorsqu'on opère avec deux chiffres binaires, c'est-à-dire 1414/69o 70 00447 23. 2030154 que chaque pastille de mémoire fournit deux signaux de sortie, on peut faire commander deux de ces pastilles par les signaux d'entrée disponibles de manière à ce que chaque pastille ait -une capacité de 1 024 mots de deux chiffres binaires chacun, de sorte que 5 le total de chiffres binaires emmagasinés dans l'unité de mémoire combinée est de 4096. De même, si l'on opère avec des mots à quatre chiffres binaires, on fait en sorte que deux signaux soient disponibles pour la sélection de pastille, ce qui permet d'utiliser quatre pastilles dans chaque unité de mémoire. Chaque pastille 10 de mémoire est apte à fournir 512 mots à quatre chiffres binaires et le total de chiffres binaires disponibles dans la combinaison est porté à 8 192. Si l'on utilise trois des signaux de sélection de colonne inutilisés à la sélection de pastille, on peut incorporer huit pastilles à l'unité, qui a alors une capacité de 16 384 15 chiffres binaires. Le nombre de chiffres binaires par mot est déterminé lors de la fabrication des pastilles, au cours de laquelle on forme les dispositifs de décodage de colonne dans la région de décodage de colonne 13 et l'on groupe les sorties des portes HI de sortie de la manière déterminée décrite. 20 En résumé, la présente invention concerne une mémoire permanente, à seule leeture, dans laquelle on emmagasine de manière déterminée des données logiques 'dans une multiplicité d'adresses. La sélection du niveau logique présent à une adresse particulière est déterminée lors de la fabrication de la mémoire par 25 la mise à l'état actif ou le maintien à l'état non actif, opérés sélectivement, de dispositifs de données ou TEC prévus à chacune des adresses. Une fois la mémoire fabriquée, les niveaux logiques présents aux adresses demeurent inchangés et non affectés par les lectures opérées dans la mémoire. La mémoire peut être fabriquée 30 relativement à bon compte, en grandes séries, et est ainsi hautement indiquée pour utilisation industrielle à .grande échelle. Son fonctionnement consomme peu d'énergie grâce à l'utilisation d'une logique quadriphasée, qui évite d'avoir à utiliser du courant continu de repos pour faire fonctionner la mémoire ou pour conser-35 ver aux dispositifs de données leurs états d'emmagasinage de niveaux logiques désirés. On peut interroger la mémoire par sélection de rangées et de colonnes, la sélection de colonne étant assurée par combinaison ou fusion, dans chaque colonne de données, des dispositifs de décodage de colonne avec les dispositifs de 40 données, ce.qui réduit le nombre de dispositifs de ce genre né1414/69. 70 00447 24. 2030154 cessaires à la sélection de colonne et réduit en outre la consommation d'énergie pendant la sélection d'adresse. La mémoire à simple lecture a un fonctionnement sûr et on peut l'interroger, pour opérer une lecture avec accès aléatoire, de manière à la fois ra-5 pide et précise, de sorte qu'elle est intéressante pour la quasi-totalité des applications exigeant des mémoires permanentes de ce type, dans le traitement de données numériques. Bien qu'on n'ait décrit qu'un seul mode de réalisation de l'invention, on pourra bien entendu lui apporter diverses mo-10 difications et variantes, sans sortir du cadre de l'invention, défini par les revendications ci-dessous. 1414/69. 70 00447 25. 2030154 REVENDICATIONS . 1. Mémoire permanente du genre comportant un substrat qui comporte une multiplicité d'adresses dans lesquelles on peut emmagasiner suivant une distribution déterminée une multiplicité 5 d'éléments d'information ou chiffres binaires, ces chiffres binaires étant représentés par un premier niveau ou par un second niveau logiques, chaque adresse étant caractérisée par la présence ou par l'absence d'un élément porteur d'une information potentielle ou dispositif actif, la présence à une adresse d'un dispositif 10 actif représentant l'emmagasinage à cette adresse dudit premier niveau logique et l'absence d'un dispositif actif représentant l'emmagasinage dudit second niveau logique. 2. Mémoire selon la revendication 1, caractérisée en ce que chaque adresse comprend une entrée et une sortie, la mémoire 15 comportant des moyens propres à appliquer auxdites entrées un signal déterminé, et en ce que chacun desdits dispositifs, s'il est présent à une adresse, peut connecter ensemble, en fonctionnement, l'entrée et la sortie respectives, l'entrée et la sortie de chaque adresse caractérisée par l'absence d'un desdits dispositifs 20 demeurant en fonctionnement déconnectées l'une de l'autre. 3. Mémoire' selon la revendication 1 ou 2, caractérisée en ce que lesdits dispositifs de données sont des moyens de commutation dont chacun présente une entrée de commande et assure l'établissement ou l'interruption d'un circuit selon la nature du 25 signal de commande appliqué à son entrée de commande. ' 4. Mémoire selon la revendication 1, caractérisée en ce qu'elle est formée sur une pastille en semi-conducteur, comportant un substrat à conductibilité d'un premier type, sur laquelle est formé un premier circuit, et du matériau semi-conducteur à con- 30 ductibilité d'un second type, un second circuit formé sur ladite • pastille, étant en sêmi-conducteur à conductibilité dudit second type et étant connecté audit premier circuit, et en ce qu'une région semi-conductrice à conductibilité dudit second type est interposée, sur .ladite pastille, entre lesdits premier et second 35 circuits et interdit efficacement l'apparition d'un effet de transistor entre ces premier et second circuits. 5. Mémoire selon l'une quelconque des revendications 1, 3 et 4, caractérisée en ce que des dispositifs de données, formés chacun par un élément semi-conducteur qui comporte des électrodes 40 de sortie et une électrode de commande, sont présents à chacune 1414/69. 70 00447 26. 2030154 des adresses, la relation liant en fonctionnement lesdites électrodes de ceux des éléments qui forment des dispositifs de données actifs étant de nature à engendrer un effet de transistor entre lesdite électrodes de sortie, la relation liant en fonctionnement 5 les électrodes des éléments qui ne forment pas des dispositifs de données actifs n'éteint pas de nature à provoquer un effet de transistor entre lesdites électrodes de sortie. 6. Mémoire selon la revendication 5, caractérisée en ce que lesdits éléments semi-conducteurs comprennent des régions de 10 source, de drain et une région de grille, une région isolante é-tant en contact avec ladite région de grille et s'étendant entre lesdites régions de source et de drain, l'activité ou la non activité dudit élement semi-conducteur en tant que dispositif de données étant déterminée par l'épaisseur plus ou moins grande que le- 15 dit isolant présente dans sa zone de contact avec ladite région de grille. - - 7. Mémoire selon la revendication 1 ou 6, caractérisée en ce que chacune desdites adresses comprend un point de branchement, ou "noeud", de sortie, un moyen propre à charger ce noeud 20 de sortie à un premier niveau de fonctionnement correspondant audit premier niveau logique, des moyens propres à choisir une a-dresse donnée, des moyens propres à décharger les noeuds de sor- . tie de toutes les adresses non choisies à un second niveau de fonctionnement correspondant audit second niveau logique et des 25 moyens de commutation, comportant lesdits dispositifs de données, connectés audit moyen de sélection d'adresse et assurant la décharge du noeud de sortie de l'adresse choisie audit second niveau, si un dispositif de données actif est présent à l'adresse choisie, ou le maintien dudit noeud de sortie audit premier ni- 30 veau, si l'adresse choisie ne comporte pas de dispositif de données actif. 8. Mémoire selon la revendication 7, caractérisée en ce que lesdites adresses sont réparties sur une multiplicité de rangées et colonnes sécantes, une adresse étant définie à chaque in- 35 tersection de l'une desdites rangées et avec l'une desdites colonnes, lesdits moyens de sélection d'adresse comportant des moyens de sélection de rangée et de colonne, et lesdits moyens de sélection de colonne étant constitués par lesdits moyens assurant la décharge des adresses non choisies. 4-0 9» Mémoire selon la revendication 8, caractérisée en ce 1414/69. 70 00447 27. 2030154 que chaque moyen de sélection de colonne comprend une source de signal audit second niveau, une porte montée entre le noeud de sortie de chacune desdites adresses et ladite source de signal et assurant, lorsqu'il est conducteur, la décharge du noeud de sor-5 tie d'une adresse non choisie jusqu'audit second niveau. 10. Mémoire selon la revendication 9, caractérisée en ce que lesdits dispositifs de données comprennent des moyens de commutation reliant, lorsqu'ils sont présents, ledit noeud de sortie à ladite source, ces moyens de commutation étant agencés pour ê- 10 tre déclenchés par un signal de commande qu'ils reçoivent dudit moyen de sélection de rangée et assurant, lorsqu'ils sont ainsi déclenchés, la charge du noeud de sortie d'une adresse choisie gusqu'audit second niveau. 11. Mémoire selon la revendication 1 ou 9, caractérisée 15 eu ce qu'elle comprend une multiplicité de rangées et colonnes sécantes, l'intersection d'une rangée et d'une colonne définissant l'une desdites adresses, lesdits moyens de sélection comportant des moyens propres à choisir l'une desdites rangées et l'une desdites colonnes pour choisir l'une desdites adresses, lesdites co-20 lonnes comportant chacune un noeud de sortie et un noeud témoin, des sources fournissant un premier et un second niveaux de signal, des moyens propres à connecter les moeuds de sortie de toutes les colonnes à ladite source de premier niveau de signal et à charger normalement ges noeuds de sortie Jusqu'audit premier niveau, des 25 moyens propres à connecter lesdits noeuds témoins à ladite source de second niveau de signal, lesdits moyens de sélection de colonne comportant des portes associées à chaque colonne et des moyens propres à faire connecter par lesdites portes associées à toutes les colonnes non choisies les noeuds de sortie de ces colonnes 30 aux noeuds témoins de ces colonnes, pour provoquer ainsi la charge desdits noeuds de sortie jusqu'audit second niveau. 12. Mémoire selon la revendication 11, caractérisée en , ce que lesdits dispositifs de.commutations actifs sont montés entre lesdits"noeud de sortie et noeud témoin-de colonnes, sont 35 reliés, pour être déclenchés par lui, audit moyen de sélection de rangée et en ce que chacun d'eux assure, s'il est présent à une adresse donnée et quand il est déclenché par tm signal émanant dudit moyen de sélection de rangée, une connexion entre ledit noeud de sortie et ledit noeud témoin de colonne afin de charger ce 40 noeud de sortie audit second niveau. 1414/69. 70 00447 28. 2030154 13. Mémoire selon la revendication 7, caractérisée en ce qu'elle comporte des moyens propres à choisir soit une seule a-dresse, soit un nombre donné de ces adresses, un circuit de sortie présentant une multiplicité d'entrées et de sorties, un moyen con- 5 nectant sélectivement chacune desdites entrées du circuit à l'une desdites adresses choisies et des moyens connectant ensemble les sorties dudit circuit de sortie suivant une combinaison donnée pour fournir un nombre de signaux de sortie égal audit nombre donné d'adresses choisies, chacun de ces signaux de sortie correspon-10 dant au niveau logique du ou des adresses choisies, de manière à. ce qu'on obtienne un mot de sortie unique comportant un nombre de chiffres binaires donné, égal audit nombre donné d'adresses choisies. 14. Mémoire selon la revendication 1, caractérisée en ce 15 que lesdites adresses sont formées par une série de rangées et de colonnes sécantes, chacune desdites colonnes présentant un noeud de sortie et un noeud témoin, des moyens de commutation étant montés chacun entre le noeud de sortie èt le noeud témoin de l'une desdites colonnes, une première et une seconde sources fournissant 20 l'une ledit premier et l'autre ledit second niveaux de potentiel, des moyens propres à connecter lesdits noeuds de sortie à ladite première - source de potentiel pour charger ces noeuds de sortie audit premier niveau et des moyens propres à connecter lesdits noeuds témoins à lâdifce seconde source de potentiel, lesdits moyens 25 de commutation comportant des moyens de commande agencés pour recevoir les données d'entrée de colonne, les données d'entrée appliquées à toutes les colonnes non choisies agissant sur l'un Vqb moyens de commutation pour le rendre conducteur, les données d'entrée appliquées au moyen de commutation de la colonne choisie qpeak 30 pour effet de rendre ce moyen non conducteur, de sorte que les moyens de commutation des colonnes non choisies assurent la connexion des noeuds de sortie auxdits noeuds témoins pour charger les noeuds de sortie des colonnes non choisies audit second nivesou 15. Mémoire selon la revendication 1, caractérisée en '35 ce que chacune desdites adresses comprend une entrée et une sortie et en ce qu'il est prévu des sources fournissant l'une un premier et l'autre un second niveaux de signal correspondants auxdits premier et second niveaux logiques, des moyens mettant normalement lesdites sorties audit premier niveau de signal, des moyens 40 appliquant xm signal dudit second niveau aux sorties de toutes 1414/69 70 00447 29® 2030154 les adresses non choisies, des moyens détecteurs montés entre l'entrée et la sortie de l'adresse choisie pour déceler le niveau logique qui y est présent et déterminer si c'est ledit premier ou ledit second niveau de signal qui apparaît à la sortie de ladite 5 adresse choisie et un moyen de sortie relié aux sorties desdites adresses et agencé pour émettre un signal de sortie, différent selon que c'est ledit premier ou ledit second niveau de signal qui est décelé par ledit moyen détecteur à la sortie de l'adresse choisie, afin de fournir une indication sur le niveau logique em-10 magasiné dans cette adresse» 16. Mémoire selon la revendication 15, caractérisée en ce que lesdites adresses sont réparties sur une multiplicité de rangées et colonnes sécantes, lesdites colonnes présentant chacune un noeud de sortie constituant les sorties desdites adresses, les-15 dits moyens d'application de signal comprenant des moyens propres à mettre par décharge les noeuds de sortie de toutes les colonnes non choisies audit second niveau de signal, lesdits moyens détecteurs comprenant un moyen propre à mettre par décharge le noeud de sortie de la rangée choisie audit premier niveau de signal si le-20 dit premier niveau logique est décelé à l'adresse choisie et à maintenir la sortie de la rangée choisie audit second niveau de signal si c'est ledit second niveau'logique qui est décelé à l'adresse choisie. 1414/69a