FR 2028352 A1 19701009 FR 6945793 A 19691230 69 45793 1 2028352 La présente invention concerne les compteurs qui sont utilisés habituellement dans les systèmes de traitement de données pour effectuer des additions par bloci Les compteurs sont aussi fréquemment appelés codeurs ou circuits d'élimination car ils fonctionnent pour compter des entrées d'un ou 5 plusieurs poids différents en termes de sorties de un ou plusieurs poids différents. Le nombre de sorties est inférieur au nombre d'entrées de telle sorte que les compteurs fonctionnent pour réduire le nombre des lignes de signaux à la sortie par rapport au nombre des lignes de signaux à l'entrée. Bien que l'on ait identifié dans l'art antérieur les compteurs comme 10 codeurs, on doit faire une distinction entre les compteurs et les codeurs. Les codeurs sont en général considérés comme l'inverse des décodeurs. En général, un décodeur reçoit un nombre à N bits comme entrée et excite en N réponse une (et seulement l'une) de ses 2 sorties. L'inverse d'un décodeur, par conséquent, détecte l'excitation d'une (et seulement d'une) entrée pos-N 15 sible parmi 2 et forme un nombre de N bits identifiant cette entrée. A titre de comparaison et de distinction, un compteur détecte le nombre des entrées N excitées, une ou plusieurs parmi le total de 2 -1 entrées et forme un nombre à N bits identifiant le nombre des entrées excitées. Par exemple huit en- 3 trées (2 ) peuvent être exactement codées en trois bits. Afin de compter huit 20 entrées, cependant, quatre bits sont nécessaires. Trois bits dans un compteur peuvent compter un maximum de sept entrées de poids égal. Par conséquent, quand trois bits sont utilisés comme codeurs, ils peuvent détecter et identifier laquelle (et seulement une) des huit lignes de signaux d'entrée est excitée et trois bits dans un compteur peuvent détecter combien de signaux 25 d'entrée parmi sept sont excités. On décrit une technique d'addition par bloc de l'art antérieur dans la demande de brevet déposée en France par la demanderesse le 29.12.1961 et obtenu sous le n° 1 312 211. Dans ce brevet des nombres binaires multi-bits sont emmagasinés dans des mots de mémoire, un nombre par-mot. En utilisant 30 l'appareil décrit ici, plusieurs mots (cela signifie,des nombres multi-bits) sont additionnés simultanément ensembles. Des compteurs formés de réseaux de comptage et de décodage qui utilisent la technologie cryogénique sont utilisés dans l'addition et conduisent à des réductions de sept à trois. Cela signifie que pour sept entrées de même poids, on forme trois sorties de poids inégaux 35 (1,2,4). On ne peut pas convertir économiquement les circuit cryogéniques en dispositif à état solide tels que ceux trouvés dans la technologie monolithique puisqu'ils utilisent des techniques qui emploient des nombres élevés de niveaux de circuit. L'utilisation de beaucoup de niveaux de circuit, naturellement est indésirable du fait du etard introduit dans le compteur en 40 conséquence de la propagation des signaux à travers plusieurs niveaux de cir 69 45793 2 2028352 cuit. Chaque niveau de circuits ajoute un retard inutile. □ans le brevet américain 3 348 729 on décrit l'utilisation de circuits de seuil analogique pour réaliser des compteurs 5 à 3, 4 à 3. Puisque les compteurs de ce brevet nécessitent la sommation analogique des signaux d'en-5 trée, les compteurs doivent être ajustés de façon plus critique que les circuits logiques binaires classiques et par conséquent ne peuvent être utilisés pour une fiabilité élevée. De plus, le fonctionnement en seuil analogique utilise des trajets de retour pour bloquer, à des moments choisis, le fonctionnement de sorties choisies. Les trajets retour ralentissent nécessairement 10 le fonctionnement du compteur. D'autres dispositifs de l'art antérieur ont aussi utilisé des compteurs convenables pour utilisation dans les additionneurs par bloc. Par exemple, le brevet américain 2 941 720 décrit dans la figure 6Ce) un compteur 7 à 3 qui est constitué de deux niveaux de circuits de compteurs classiques 3 à 2. Cha-15 cun des compteurs 3 à 2 est construit en utilisant des tubes électroniques bien que l'on puisse facilement les construire en utilisant des transistors ou d'autres éléments électroniques. Le brevet demandé en FRANCE par la demanderesse le 15.12.1964 et obtenu sous le n° 1 421 B89 décrit un additionneur par bloc construit en utilisant des compteurs 3 à 2. Dans le brevet américain 2 941 720, 20 on utilise deux niveaux de compteurs 3 à 2 pour réaliser un compteur 7 à 3. Cette réalisation cependant, a comme inconvénient que les trois compteurs 3 à 2 du premier niveau propagent le report dans chacun des deux compteurs d'ordre élevé 3 à 2 puisqu'ils comportent une entrée de report provenant des compteurs 3 à 2 immédiatement inférieurs. Cette interconnexion classique d'entrée de 25 report d'étage à étage dans le mime niveau de circuit, est"un inconvénient en ce que le report doit être propagé à travers chaque étage d'ordre supérieur ralentissant ainsi le fonctionnement du compteur. L'utilisation de niveaux supplémentaires de compteurs en distinction des reports glissant d'un compteur au suivant dans le même niveau est connue dans 30 l'art antérieur. Afinde réaliser un compteur 7 à 3 sn utilisant des groupes de compteurs 3 à 2 sans propagation d'un report dans tous les compteurs d'un même niveau, on emploie dans le brevet 1 421 669, cinq niveaux de compteur 3 à 2 comme on peut le voir dans la figure 3C de ce brevet. Bien que ce brevet suggère cinq niveaux de compteurs 3 à 2 pour éviter la propagation, des circuits 35 sans propagation utilisant aussi peu que trois niveaux de compteurs 3 à 2 ont aussi été construits. Bien que trois niveaux soient plus désirables que cinq, une réduction même supérieure est souhaitable à condition qu'un circuit à "bon rendement" puisse être employé pour obtenir cette réduction. Avec la technologie moderne d'état solide, la mesure de "rendement" dans la conception 40 des circuits change et par conséquent va être revue. M 45793 3 2028352 r Comme les techniques modernes de réalisation de circuits à l'état solide disposent de nombres de plus en plus grand de circuits sur des petites pastilles de silicium ou d'autres semi-conducteurs, le coût des transistors individuels ou des autres composants diminue bien qu'il soit encore important. Un paramètre 5 très important est le nombre des circuits en série qu'un signal doit traverser puisque plus est grand le niveau de circuit, plus est grand le retard. Un autre paramètre intéressant les compteurs est la possibilité de réduction des circuits que l'on peut disposer sur une pastille semi-conductrice unique, (fréquemment appelé une micro-plaquette) puisque plus est élevé le rapport de ré-10 duction d'un compteur, plus est petit le nombre des interconnexions entre microplaquettes quis'avèrent être nécessaires. Une réduction dans le nombre de ces interconnexions est souhaitable, naturellement, car elles sont un facteur de limitation dans la miniaturisation des circuits (cela signifie la densité) tout en étant moins fiable lorsqu'on les compare aux connexions internes 15 d'une micro-plaquette. Une mesure du rapport de réduction d'un compteur peut être obtenue en élevant le nombre des entrées du compteur divisé par le nombre des sorties du compteur à la puissance des niveaux des compteurs. Par exemple, si un compteur 3 à 2 nécessite un niveau de circuit pour réalisation,alors deux niveaux de 20 circuits (deux niveaux de compteur 3à 2 aussi) auront un rapport de réduction de (3/2)2 » 9/4 = 2,25. Un autre paramètre intéressant est la capacité d'entrée et de sortie des blocs constitutifs de base à partir desquels les divers niveaux logiques sont construits. Un compteur efficace naturellement ne doit pas dépasser les limites 25 pratiques d'entrée et de sortie. En plus de tous les paramètres ci-dessus, on doit utiliser un dessin qui n'entraine pas la propagation du report dans les étages du même niveau de circuit puisqu'une telle propagation est nuisible à l'objectif de réduire le retard. En considération des désavantages qui apparaissent dans les dispositifs 30 de l'art antérieur résumés ci-dessus, un objectif de la présente invention est de réaliser un compteur convenable pour utilisation dans les additionneurs par bloc, qui utilise, un minimum de niveaux de circuit afin de minimiser les retards, qui présente un rapport de réduction élevé afin de réduire le nombre des connexions extérieures (entre micro-plaquettes), qui n'entrainent pas de 35 retard par propagation de report dans le même niveau logique, et qui peut être réalisé en utilisant des circuits exigeant des capacités raisonnables. La présente invention est donc un compteur servant à compter des entrées en termes d'un nombre de sorties inférieures.De tels compteurs sont particulièrement utiles dans les additionneurs par bloc qui additionnent simultané-40 ment plusieurs nombres multi-bits. 69 45793 4 2028352 Les compteurs de la présente invention comprennent un premier et un second générateurs de fonction de seuil binaire. Dans une réalisation un premier groupe d'entrées de même poids est connecté au premier générateur de fonction st un second groupe d'entréesde mime poids est connecté au second générateur E de fonction. Le premier et le second générateurs de fonction sont en parallèle par rapport aux entrées et chacun engendre plusieurs fonctions de seuil binaires en n'utilisant qu'un niveau de circuit logique. Les fonctions de seuil binaire provenant des générateurs sont sélectivement combinées dans un premier, un second et un troisième circuits de combinaison de seuil. Les circuits 10 de combinaison, comme les générateurs de fpnctions sont disposés en parallèle et ne comprennent qu'un niveau de circuits logiques. Chaque circuit de combinaison comprend une ou plusieurs entrées de fonction de seuil provenant de chacun des générateurs de fonction. En général, le nombre des fonctions de seuil engendrées dépasse le nombre des entrées de même poids du générateur 15 de fonction. Afin d'engendrer les fonctions de seuil binaires, chaque générateur de fonction comprend plusieurs dispositifs de commutation de courant qui combinent logiquement des groupes d'entrée binaires pour former des sorties de seuil binaires. Les combinaisons logiques sont engendrées sans dépasser les 20 capacités d'entrée et de sortie des commutateurs courants. Les fonctions de seuil binaire de la présente invention doivent être distinguées des fonctions de seuil analogique de l'art antérieur. Dans les dispositifs analogiques, les râseaux d'addition analogique telles que des résistances sont utilisées pour combiner [addition analogique) les entrées afin d'obtenir des sorties binai-25 res pondérées. Dans la présente invention aucune sommation analogique critique n'est nécessaire. Les fonctions de seuil binaire engendrées par les générateurs de la présente invention ne sont pas seulement des fonctions de seuil binaire des entrées, mais sont des fonctions binaires "efficaces". L'efficacité provient 30 en partie, selon la présente invention de la division des entrées en deux groupes et de la formation de deux groupes de fonctions de seuil respectivement, comme combinaison logique de ces entrées. Les sorties du compteur sont alors formées par combinaison logique des fonctions de seuil en choisissant, - en général pour chaque sortie, des fonctions provenant des deux groupes. 35 Bien que l'on puisse réaliser la présente invention pour des compteurs B à 3, 5 à 3 et d'autres, elle est particulièrement utile pour des compteurs 7 à 3 puisque sept entrées de poids égaux est le nombre maximum que l'on peut compter avec un nombre à 3 bits. Un compteur 7 à 3 d'après la présente invention permet une réduction plus rapide des entrées qu'une combinaison de 40 compteurs 3 à 2 groupées pour obtenir une réduction 7 à 3. Comme on l'a déjà 69 45793 5 2028352 indiqué le rapport de réduction des deux niveaux des compteurs 3 à 2 dont chaque niveau est réalisé avec un minimum d'un niveau de circuit, et de 9/4 = 2,25. Les compteurs 7 à 3 de la présente invention sont réalisés en deux niveaux de circuits qui forment un niveau de compteurs 7 à 3. Les rapports de 1 5 réduction du compteur 7 à 3, par conséquent, est (7/3) = 2,33. Puisque le rapport de réduction est supérieur pour le compteur 7 à 3, il est à employer de préférence dans les technologies semi-conductrices modernes lorsque un nombre important de compteurs est en cause,comme dans les additionneurs par bloc. Il est préférable, naturellement car eplus est grand le rapport de ré-10 duction, plus est grandB la probabilité de réduction des connexions extérieures aux micro-plaquettes. Un autre avantage des compteurs de la présente invention est qu'ils permettent l'utilisation de signaux à polarité unique tout en utilisant encore le même nombre de niveaux de circuits nécessaire pour les niveaux à polarité 15 double. L'utilisation de signaux de polarité unique, naturellement, réduit avantageusement le nombre des entrées, ce qui réduit de façon désirable le nombre des entrées extérieures à une micro-plaquette. En opposition, les procédés connus utilisant des combinaisons de compteurs 3 à 2 nécessitent un nombre plus grand de niveaux de circuit pour un fonctionnement en polarité 20 unique que pour un fonctionnement en polarité double. Les compteurs 7 à 3 de la présente invention sont spécialement avantageux dans les cas où le nombre des entrées égales à compter est plus proche d'une puissance de 7 qu'une puissance de 3. Comme on l'a déjà indiqué, trois niveaux de compteurs 3 à 2 sont nécessaires pour réduire sept nombres binaires en 25 trois nombres ce qui est possible avec un seul niveau des compteurs 7 à 3. Il est évident du résumé ci-dessus de l'invention que l'an réalise un appareil qui compte les entrées de façon efficace en termes d'un nombre inférieur de sorties tout en évitant de nombreux désavantages attenants à l'art antérieur. 30 D'autres objets, caractéristiques et avantages de la présente invention, ressortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte, qui représentent des réalisations préférées de l'invention. La figure 1 représente sous forme de diagramme de bloc, un compteur 7 à 3 selon la présente invention. 35 La figure 2 représente un additionneur par bloc qui utilise plusieurs compteurs 7 à 3 de la figure 1. La figure 3 représente sept nombres à N bits A.B....G qui forment les entrées de l'additionneur de la figure 2. La figure 4 est une légende décrivant des fonctions logiques représenta-40 tives et leurs symboles qui sont utilisés dans le reste des dessins. 69 45793 6 2028352 La figure 5 représente un commutateur de courant et son utilisation comme bloc de construction pour réaliser les fonctions indiquées dans la figure 4. La figure 6 représente un compteur 5 à 3 utilisant les circuits de la 5 figure 5 représenté par les symboles de la figure 4. La figure 7 représente un compteur 7 à 3 de la figure 1 endétail. La figure 8 représente un autre compteur 7 à 3 qui utilise des signaux d'entrée et de sortie à polarité double. La figure 9 représente un autre compteur 7 à 3. 10 Plusieurs entrées de même poids 1 ayant comme référence ABCDEFG sont comptées par les circuits de la figure 1 en trois sorties de poids différent 14 ayant pour référence X,Y,Z. La sortie X est conçue comme ayant un poids 1, la sortie Y comme ayant un poids 2 et la sortie Z comme ayant un poids 4. Les entrées 1 peuvent prendre soit un état binaire 1 ou 0 et les sorties 14 peuvent 15 Se façon semblable prendre un état 1 ou 0. Si trois des sept entrées sont dans un état binaire 1 et toutes les autres dans un état binaire 0, alors à la fois les sorties X et Y seront 1 alors que la sortie Z sera 0. Si cinq des sept entrées sont dans un état 1, alors les sorties X et Z sont 1 et la sortie Y est 0. Avec le fonctionnement indiqué, il est évident que les circuits 20 de la figure 1 fonctionnent pour compter le nombre des entrées 1 dans l'état binaire 1. en terme de sorties X, Y et Z. L'appareil de la figure 1 est formé de générateurs de fonction de seuil 2 et 3 dont chacun reçoit un groupe des entrées 1. Les générateurs de fonctions 2 et 3 engendrent respectivement plusieurs fonctions de seuil binaires sur les 25 sorties 4 et 5. Les fonctions de.seuil sur les sorties 4 et 5 sont formées de signaux binaires qui sont produits par un seul niveau de circuit logique, cela signifie, le niveau formé par les générateurs 2 et 3. Le premier générateur de fonction de seuil 2 engendre plusieurs signaux de fonction de seuil binaires à la sortie 4 en formant des combinaisons logiques du premier groupe des 30 entrées A,B.C. Le second générateur de fonction de seuil 3 engendre de façon semblable plusieurs signaux de seuil binaires à la sortie 5 en formant des combinaisons logiques du second groupe des entrées D,E,F et G. Après formation des deux groupes des fonctions de seuil dans un niveau "du circuit logique, les deux groupes des signaux sont combinés dans trois 35 circuits de combinaison de seuil 6,7 et 8. Chaque circuit de combinaison de seuil comprend une entrée provenant du premier et du second générateurs de fonction de seuil. Les circuits de combinaison combinent logiquement les signaux de fonctionde seuil binaires fen n'utilisant qu'un niveau e circuit logique pour former les sorties pondérées, X,Y et Z. 40 La figure 2 représente, sous référence 15, les compteurs 7-à-3 semblables 69 45793 7 2028352 au compteur de la figure 1, utilisés-pour ajouter plusieurs nombres à N bits avec l'additionneur à trois entrées 16. Les nombres à N bits sont décrits avec d'autres détails dans la figure 3. On donne à chaque nombre une lettre différente A,B,...G. Chaque nombre a 0„ 1» 2»..== lu positions de bit. Les sept 5 r.ombre ds la figure 3 peuvent se trouver dans tout emplacement convenable d'un système de traitement de données tel que dans un registre, dans une mémoire ou dynamiquement sur un bus. On utilise des moyens pour connecter tous les bits semblables de chaque nombre de la figure 3 à l'un des différents compteurs 7 à 3 de la figure 2. Par exemple, chacun des bits 0 provenant de chacun des 10 nombres de la figure 3 est connecté à son entrée respective A,B,.... G du compteur 7-3, 0, 15 de la figure 2. De façon semblable tous bits 1 des nombres de la figure 3 sont connectés au compteur 7-à-3 , 1-15 de la figure 2. Puisque, les entrées de chacun des compteurs 7-à-3,15 de la figure 2 proviennent d'une même position de bit que les nombres de la figure 3, toutes les entrées à 15 l'un quelconque des compteurs 15 sont d'un poids égal. Les sorties provenant de chacun des compteurs 15 dans la figure 2 sont de poids inégaux et peuvent être groupées selon leur poids comme entrée aux trois entrées de l'additionneur 16. Plus particulièrement, la sortie X de poids 1 provenant du compteur 7-à-3, 0,15 est connectée à l'étage 0 de l'additionneur à trois entrées 16. La sortie 20 Y cependant, est connectée à l'étage suivant supérieur, qui est l'étage 1 de l'additionneur 16. De façon semblable la sortie Z provenant du compteur 7-à-3, 0,15 est connectée à l'étage 2 de l'additionneur 16. De façon semblable., las sorties provenant de chacun des compteurs 15 sont connectées par la sortie d'ordre le plus bas au mime étage dans l'additionneur 16, la sortie de 25 niveau suivant Y à l'étage de l'additionneur de niveau suivant supérieur et finalement la sortie de niveau le plus haut Z à l'étage de niveau suivant le plus élevé de l'additionneur 16. L'additionneur à trois entrées 16 de la figure 2 dans la réalisation préférée est le même que celui décrit dans l'IBM Technical Disclosure Bulletin, 30 volume 10 N° 11 avril 1968 pages 1717-1719, dans un article ayant pour titre "Fast Three-Input Adders"par A. WEINBERGER. Naturellement n'importe quel additionneur à trois entrées ou combinaison équivalente de compteurs peut être utilisé comme additionneur 16. Dans la figure 4, on montre la représentation logique d'un commutateur 35 de courant 22, qui lorsqu'il comprend,les entrées A et B engendre la sortie logique NON DU sur la ligne 20, soit A B ou signal de déphasage et la sortie logique OU sur la ligne 21 soit A+B ou signal en phase [avec les notations de Boole). Comme indiqué dans la figure 4, on peut obtenir de la logique supplémentaire en reliant par les collecteurs les interrupteurs de cou-40 rant 22 pour former le ET logique. Par exemple, deux commutateurs de courant 69 45793 8 2028352 peuvent respectivement avoir les sorties (A+B) et (E+F) et les collecteurs sont liés en un point pour former (A+B). (E+F) comme on le montre par le triangle de la ligne 23. De façon semblable on peut obtenir le OU logique en reliant en un point les émetteurs des interrupteurs de courant 22 comme on le montre 5 à l'aide du cercle à la ligne 24. Par exemple, la liaison des émetteurs des interrupteurs de courant comprenant les signaux représentés sur les lignes 20 et 23 donnent ((A+B). (E+F))+ A B . Bien que chacune des représentations de la figure 4 ne montre que deux entrées, on peut utiliser plus de deux entrées. Par exemple, un interrupteur de courant avec des entréesABCD aura 10 une sortie NON OU sur la ligne 20 A B C D et une modification semblable pour chacune des autres sorties. Dans la figure 5, les commutateurs de courant 2 qui effectuent les fonctions indiquées de la figure 4 peuvent être de toutes formes connues de l'art antérieur. Une réalisation préférée utilise des transistors de commutation 15 de courant 26, un pour chacune des entrées A,B,.... E.F, etc... Les transistors 26 sont connectés par l'intermédiaire de leurs collecteurs à un transis-tor-émetteur suiveur 28 pour donner à la borne de sortie 20 la sortie NON OU A B. La sortie en phase est formée par l'intermédiaire du transistor 29 donnant à la borne 21 le signal A+B. La sortie A+B en 21 apparait à la borne 23 20 lorsque la ligne 30 est absente et qu'aucune liaison collecteur n'est désirée comme on l'expliquera ci-après. On peut utiliser en parallèle avec les transistors 26 un ou deux transistors supplémentaires (non représentés) comprenant les entrées C et D. Lorsque ces deux transistors sont disposés en parallèle, les sorties aux bornes 20 et 21 deviennent respectivement A B C D et 25 A+B+C+D. Un autre commutateur de courant 22 a comprenant les entrées E et F est identique au commutateur de courant 22 et comprend les transistors à conmutatlon de courant 26a, les transistors émetteur-suiveur 28a et le transistor de sortie en phase 29a formant respectivement les sorties E F et E+F. 30 En reliant les collecteurs de sortie en phase 29 et 29a par l'intermédiaire de la ligne 30, on réalise le ET (A+B). (E+F), qui apparait à la borne de sortie 23. La sortie à la borne 23 s'effectue à travers le circuit de blocage 32 qui agit pour éviter la saturation des transistors 29 et 29a. Un seul circuit v de blocage est nécessaire 32 pour un nombre de commutateurs de courant 22 ne 35 dépassant pas -4 bien qu'un transistor de sortie 33 soit nécessaire pour chaque OU (par exemple A+B) non relié. En reliant les bornes de sortie 20 et 23 è l'aide de la ligne 31, la liaison émetteur du transistor émetteur-suiveur 28 avec l'émetteur du transistor 33 est obtenue afin de former le OU logique des signaux en 20 et 23 40 indiqué par A B + (A+B) . (E.F). 69 45793 9 2028352 Des commutateurs de courant 5z.supplémentaires comprenant les entrées K,L..., et P, Q peuvent être obtenues avec une configuration identique à celle des commutateurs de courant ayant les entrées A,B et E.F. Les collecteurs et les émetteurs dans le circuit 22 de la figure 5 peuvent être ou non 5 reliés pour donner diverses fonctions logiques soulignées dans le tableau de la figure 4. Si la connexion 31 n'est pas réalisée et, d'autre part, des connexions sont réalisées aux lignes P Q,(K + L) et la borne 23, alors la sortie OU "PÔ + (K+L) + (A+B). (E + F)"est formée. Le nombre des collecteurs reliés, émetteurs reliés et des transistors 10 de commutation de courant 26 en parallèle pour un fonctionnement correct au circuit de la figure 5 est limité, comme indiqué dans la colcnne "entrées" de la figure 4. Pour tout commutateur de courant 22, le nombre maximum de transistors de commutateurs de courant en parallèle 26 est de quatre. Par conséquent, le commutateur de courant comme élément logique a un nombre d'en-15 trées limité à quatre. Le nombre des commutateurs de courant 22 qui peuvent être reliés par collecteur (comme reliés par la ligne 30) est de quatre. Le nombre maximum d'entrées de ce circuit ET par liaison de collecteur, par conséquent est de quatre. La liaison d'émetteur, (comme représenté à l'aide de la ligne 31), peut comprendre jusqu'à huit entrées, pourvu que quatre au 20 maximum soient excitées, cela signifie dans l'état binaire 1, à tout moment. L'entrée par liaison d'émetteur par conséquent est de huit, mais limitée à un maximum de quatre "conducteurs". De façon semblable des limitations de sortie des circuits de la figure 5 sont indiquées dans la colonne "sorties" de la figure 4, c'est-à-dire que chaque sortie, peut être reliée, comme 25 entrée, à 10 commutateurs de courant différents : la sortie 20 directement ou par l'intermédiaire d'émetteurs reliés, la sortie 21, directement par collecteurs reliés ou par l'intermédiaire d'émetteurs reliés, la sortie 23 directement ou par l'intermédiaire d'émetteurs reliés, la sortie 24 directement La figure 6 représente un compteur 5à 3 selon la présente invention 30 construit à l'aide des commutateurs de courant de la figure 5 selon la représentation de la figure 4. En plus de la représentation de la figure 4, les sorties de fonction de seuil binaire provenant des générateurs de fonction de seuil 2 et 3 sont définies comme étant un binaire lorsqu'il y a exactement n ou i ou j.... ou B, bits de valeur 1 parmi les entrées I , I2».. In selon 35 la notation (I , I2>... InH (h,i,j..., S)). Par exemple lorsqu'un commutateur de courant du type représenté dans la figure 5 comprend les entrées A, B et C et que les circuits doivent fonctionner de telle sorte qu'un signal de seuil de sortie soit excité (cela signifie un 1 binaire) si exactement l'une des trois entrées ou exactement les trois entrées sont un 1, on uti-40 lisera la notation (A,B,C) (1,3). De façon semblable si un circuit comprend 69 45793 10 2028352 les entrées D,E,F et G et que le signal de seuil doit être un 1, si 2 ou 3 ou 4 des entrées sont un 1 alors on utilisera la notation (D,E,F,G,) (2,3,43. Dans les compteurs qui utilisent les signaux à polarité double, la notation indiquant que A,B ou C est un 1 implique nécessairement que les au-5 très signaux de polarité, A B ou C soient respectivement des zéro ou vice versa. Par conséquent, l'expression (A, B, C) (0,1,2) provenant d'un circuit qui comprend les entrées A, B et C implique que le signal de seuil de sortie sera un 1 si exactement 0 ou 1, ou 2 de ces trois entrées sont un 0. Dans l'exemple donné avec les entrées Â, B et ÏÏ, si les trois entrées sont 0, alors 10 la sortie sera aussi un 0. En référence à la figure B, on représente en détail un compteur 5 à 3 utilisant des signaux à polarité double. Les cinq entrées A,B,C,D,E (comprenant les autres niveaux de polarité A, B... E)sont divisées en deux groupes comprenant A,B,C, A, B et C dans le premier groupe et D, E, D et E, dans le 15 second groupe. Le premier groupe des entrées est connecté au premier générateur de fonction de seuil 2 qui est formé de six commutateurs de courant 22 ayant pour référence I,II...vr. De façon semblable, le second groupe d'entrée est connecté au second générateur de fonction de seuil 3 qui comprend quatre commutateurs de courant 22 ayant pour référence VII ,X. 20 ■ • • L'interrupteur de courant 22 ayant pour référence I reçoit comme entrées A,B et C. De façon semblable l'interrupteur de courant II comprend les entrées A,B et C. De façon semblable chacun des autres commutateurs de courant 22 comprend les entrées indiquées dans la figure 6. En reliant les émetteurs des sorties NON OU provenant des commutateurs 25 de courant I,II,III et IV la fonction de seuil binaire (A,B,C) (1,3) est formée comme l'une des six fonctions de seuil dans le premier groupe 4 des fonctions de seuil. De façon semblable la liaison collecteur des sorties OU des commutateurs de courant I, II, III et IV forme la fonction de seuil (A,B,C) (0,2) qui est une seconde fonction des six fonctions de seuil du premier grou-30 pe 4. On doit remarquer que la fonction (A,B,C) (0,2) est la réciproque de la fonction (A,B,C) (1,3) et en général dans l'appareil de la présente invention, la liaison émetteur des sorties NON DU est la réciproque exacte de la liaison collecteur des sorties OU. De façon semblable, les quatre fonctions de seuil ^restantes formées de A,B,C (0), (A,B,C,3 (1,2,3), (A,B,C) (3) et (A,B;C) (0,1,2) 35 sont formées. Les fonctions de seuil 5 provenant du générateur de seuil 3 sont formées de façon semblable aux fonctions de seuil 4 provenant du premier générateur de seuil 2. Ces fonctions 5 comprennent (D,E) (1), (D,E) (2), (D,E) (0,1) et (D,E). (0). Ayant ainsi formé deux groupes de fonctions de seuil en n'utilisant qu'un 40 niveau de circuit logique (ce niveau formé par les commutateurs I,... X dans 69 45793 11 2028352 les générateurs 2 et 3] il est nécessaire de combiner logiquement cas fonctions de seuil en utilisant qu'un niveau supplémentaire de circuit logique. Afin de former la sortie de poids 1 ayant pour référence X, deux commutateurs de courant 22, ayant pour référence VI et VII, forment le premier circuit de 5 combinaison de seuil 8. Puisque la sortie X doit être 1 chaque fois que 1,3 ou 5 entrées sont un 1, le symbole approprié pour le signal de sortie X est (A,B,C,D,E) [1,3,53 et le signal de l'autre polarité est par conséquent nécessairement (A,B,C,D,E) (0,2,4). Ces signaux sont formés par combinaison, après le commutateur de courant VI du circuit de combinaison 8, de la sortie 10 NON OU des fonctions de seuil (D,E) (1) et (A,B,C) (0,2) en un point d'émetteur OU avec la sortie NON OU du commutateur de courant VII, dont la dernière comprend comme entrées (D,E) (2), (D,E) (0) et (A,B,C) (1,3) ce qui forme la sortie (A,B,C,D,E) (1,3,5). De façon semblable, la sortie (A,B,C,(D,E) (0,2,4) est formée par liaison-15 collecteur des sorties OU des commutateurs de courant VI et VII dans le premier circuit de combinaison 8. De façon semblable au premier circuit de combinaison de seuil 8, le second circuit de combinaison de seuil 7, formé des commutateurs de courant III, IV et V combine logiquement des signaux choisis parmi les signaux du premier 2Q et du second seuil dans les groupes 4 et 5. Les sorties Z sont formées de façon semblable. On peut encore expliquer l'appareil de la figure 6 au moyen des expressions suivantes pour X, Y et Z. Les numéros en chiffres romains dans la colonne de droite correspondent au commutateur de courant des circuits de combinaison 6,7 25 et 8 de la figure 6. Les termes à droite de toutes les équations sont facilement tirées des termes situés à gauche sur une base ligne par ligne. Z = (A,B,C,D,E) (4,53 (A,B,C) (3).(D,E)(1,2) = (A,B,C) (0,1,2) + (D,E) (0) I + (A,B,C) (2).(D,E)(2) +(A,B,C) (0)+ (A,B,C3 (1,3)+(D,E) (0,1) II 30 Y = (A,B,C,D,E3 (2,3) 35 = (A,B,C) (0) . (D,E) (2) = (A,B,C) (1,2,3) + (D,E) (0,1) III + (A,B,C) (1) . (D,E)(1,2) +(A,B,C3(0,23+(A,B,C3 (33 + (D,E) (0) IV + (A,B,C) (2) . (D,E)(0,1) +(A,B,C3 (0) + (A,B,C) (1,3)+ (D,E) (2) V X = (A,B,C,D,E) (1,3,5) 40 = (A,B,C) (1,3) . (D,E) (0,2)= (A,B,C) (0,23 + (D.E) (13 VI + (A,B,C3 (0,23 . (D,E) (1) (A,B,C) (1,3) + (D,E) (0,2) VII Dans la figure 7 on décrit en détail un compteur 7 à 3 à polarité unique. 69 45793 12 2028352 Le compteur de la figure 7, comme le compteur de la figure 6 comprend un premier et un second générateurs de fonction de seuil respectivement 2 et 3, qui forment respectivement des première et seconde fonctions de seuil 4et 5. Ces fonctions de seuil sont combinées sélectivement dans le premier, le second et 5 le troisième circuits de combinaisons de seuil 8, 7 et 6 respectivement. Puisque la représentation de la figure 7 est la même que celle de la figure 6, .les nombreuses interconnexions sont supprimées sur la figure 7 et ne nécessitent aucune description supplémentaire à une exception près. Cette exception est la sortie (D,E,F,G) (0,1,2) provenant du générateur 3. Cette sortie est montrée 10 comme contenant deux lignes de sortie 37 et 38 plutôt qu'une ligne unique. La raison pour laquelle deux lignes sont nécessairesest que la connexion des lignes 37 et 38 directement ensemble ne satisfairait pas les limites de capacité d'entrée de quatre "conducteurs" puisqu'il existe trois commutateurs de courant connectés à chaque ligne 37 et 38. Les lignes 37 et 38, cependant, 15 lorsque connectées aux commutateurs de courant dans les circuits de combinaison B, 7 et 8 sont toutes les deux toujours connectées comme entrée au même commutateur de courant. De cette façon la limite des quatre émetteurs reliés étant "sur 1" à un moment, est satisfaite tout en obtenant effectivement le OU de six lignes. 20 Les sorties Z, Y et X sont facilement obtenues comme représenté par les expressions suivantes. On donne aux commutateurs de courant 22 dans chacun des circuits de combinaison 6,7,8 des numéros romains qui correspondent aux expressions suivantes sur une base ligne pour ligne. Z = (A,B,C,D,E,F,G) (4,5,6,7) 25 = .(A,B,C) (3).(D,E.F,G) (1,2,3,4) = (A,B,C) (0,1,2) + (D,E,F,G) (0) I + CA,B,C) (2,3)(D,E.F,G) (2,3,4) + (A,B,C) (0,1) + (D.E.F.G) (0,1) II (A.B.C) (1.2,3).(D.E.F.G) (3.4) + (A,B,C) (0) + (D.E.F.G) (0.1.2)111- + (D.E.F.G) (4) (D,E,F,G)(0,1,2,3)IV 30 Y = (A.B.C,D,E.F,G) (2.3,6.7) = (A.B.C) (3).(D.E.F.G) (0,3,4) = (A,B,C) (3).(D,E,F,G) (3,4) + (A.B.C) (2).(D.E.F.G) (0,1.4) + (A.B.C) (2.3). (D.E.F.G) (0) + (A.B.C) (1).(D.E.F.G) (1,2) + (A.B.C) (2.3) . (D.E.F.G) (4) + (A.B.C) (0).(D.E.F.G) (2,3) + (A.B.C) (0.1) . (D.E.F.G) (2) 35 + (A.B.C) (1.2). (D,E,F,G) (1) + (A,B,C) (0). (D.E.F.G) (2,3) = (A,B,C) (0,1,2) + [D.E.F.G) (0,1.2) + (A,B,C) (0.1) + (D.E.F.G) (1.2.3,4) + (A.B.C) (0,1) + (D.E.F.G) (0,1,2,3) I II III 69 45793 13 2028352 + (A,B,C) (0,1) .((D,E,F,G)(0,1,2)),((D,E,F,G)(2.3,4)) IV,V, VI + (A,B,C) (0) + (A,B,C) (3) + (D,E,F,G)(0)+(D,E,F,G)(2,3,4) VII + (A,B,C)(1,2,3)+(D,E,F,G)(0,1)+(D,E,F,G)(4) VIII X = (A,B,C,D,E,F,G)(1,3,5,7) 5 = (A,B,C) (0,2). (D,E,F,G) (1,3) + (A,B,C) (1,3).(D.E.F.G) (0.2.4) = (A.B.C) (0) . (D,E,F,G)- (1) + (A,B,C) (2) . (D,E,F,G) (1) + (A.B.C) (0) . (D,E,F,G) (3) 10 + (A,B,C) (2) . (D,E,F,G) (3) + (A,B,C)(1,3).(D,E,F,G)(0,2,4) = (A.B,C)(1,2,3)+(D,E,F,G)(0)+(D,E,F,G)(2,3,4) I + (A.B,C)(0,1)+(A,B,C)(3)+(D,E,F,G)(0)+(D.E,F,G)(2,3,4) II 15 + (A.B.C)(1,2,3)+(D,E,F,G)(0,1,2)+(D,E,F,G)(4) III + (A,B,C) (0,1,3)+(D,E,F,G)(0,1,2)+(D,E,F,G) (4) IV + ((A.B.C) (0,1)+(A,B,C) (3)) V . ((A.B.C) (1.2.3)) VI . ((D,E,F,G) (0,1.2)+(D,E,F,G) (4)) VII 20 ■ ((D,E,F,G) (0) + (D,E,F,G) (2,3,4)) VIII La figure 8 décrit un compteur 7 à 3 réalisé en utilisant des entrées et des sorties à polarités double. Le compteur comprend les générateurs 2 et 3 pour engendrer les fonctions de seuil binaires et des circuits de combinaison 6,7 et 8, pour combiner les fonctions de seuil. Les expressions sem-25 blables à celles déjà données avec la description des figures 6 et~7 peuvent aussi être données pour le compteur de la figure B. La figure 9 décrit un compteur 7 à 3 à polarité unique où la limite de capacité d'entrée par liaison d'émetteur est limitée à quatre ou moins. Comme on l'a déjà montré une capacité d'entrée de liaisons par émetteur peut être 30 aussi importante que 8 à condition que pas plus de quatre des entrées ne soient excitées. Dans la réalisation de la figure 7, d'un compteur 7 à 3 à polarité unique, il y avait six commutateurs de courant reliés par émetteur alors que pas plus de quatre se trouvaient "sur 1" à tout moment. Dans la figure 7. par exemple, les dernières connexions avant les sorties X et Y 35 comprenaient respectivement 5 et 6, connexions par émetteur. Le compteur de la figure 9 réduit les connexions d'émetteur à quatre ce qui élimine la néces 69 45793 14 2028352 sité de déterminer si plus de quatre sont "conducteurs". La description de fonctionnement est présentée sommairement ci-dessous. Dans la figure 7, on suppose que les entrées de compteurs A,B G sont représentées respectivement par 1100110. Avec ces entrées de compteurs, 5 la fonction de seuil [A.B.C) (0) est dans un état 0 car le nombre des uns est supérieur à exactement 0 dans les trois entrées A,B et C. De façon semblable les fonctions de seuil binaire (A,B,C) (0,1) (A.B,C) (3), (A.B.C,)(0,1,3) sont aussi 0. En conséquence, les fonctions de seuil(A,B,C) (1,2,3) et (A,B,C) (0,1,2)sont un 1 binaire. 10 Dans les secondes entrées, D,E,F et G de nouveau seulement deux, E et F sont dans l'état 1. Par conséquent, les fonctions de seuil binaire à l'état zéro dans le second groupe de fonction sont (D,E,F) (0), (D,E,F,G) (0,1) et (D,E,F,G) (4). Ayant engendré un premier et un second groupes de fonctions de seuil, le 15 premier, le second et le troisième circuits de combinaison 8,7 et 6 combinent logiquement des fonctions choisies parmi les fonctions de seuil provenant du premier et du second groupes de fonctions de seuil engendrées 4 et 5. Dans l'exemple donné, il n'y a exactement quatre 1 en entrée, de telle sorte que les sorties X et Y sont 0 et la sortie Z est un 1. 20 Dans un autre exemple,les entrées du compteur étant 0110111 les sorties des compteurs seront 1 pour X, 0 pour Y et 1 pour Z. De façon semblable, les entrées de compteur 1001111 donneront des sorties de compteur de X et de Z égales 1 et Y = 0. Toute autre entrée de compteur pour la figure 7 ou autres compteurs de la présente invention donneront les sorties de compteurs appro-25 priées X, Y et Z. Bien qu'une logique par commutation de courant [comme les commutateurs de courant 22 de la figure 5) est désirable du fait de sa rapidité de fonctionnement on peut remplacer les commutateurs de courant 22 par d'autres circuits logiques tant qu'ils peuvent réaliser les mimes ou des combinaisons logiques 30 semblables d'entrées. Le compteur de la figure B met en évidence un compteur 5 à 3 à polarité double caractéristique selon la présente invention, mais la présente invention comprend aussi des entrées de compteur groupées d'une façon différente. Plus particulièrement, le premier nombre des entrées de compteur dans la figure 6 35 est formé de A,B,C (aussi bien que des signaux de polarité opposés) et le second nombre des entrées de compteur est formé des entrées D et E (aussi bien que des signaux de polarité opposés). Dans la figure 6, par conséquent, il existe un groupe de fonctionnement d'entrées 3-2, cela signifie 3 dans un groupe et deux dans l'autre. D'autres arrangements équivalents pour des compteurs 5 40 à 3 peuvent comprendre des groupements d'entrée tels que 4-1, 2-3, ou 1-4. 69 45793 15 2028352 Bien que l'on ait décrit 1'invention en rapport avec des compteurs comprenant trois sorties, des compteurs logiques, tels que des compteurs 15 à 4 peuvent être réalisées en utilisant les principes de la présente invention. Par exemple, on peut réaliser un compteur 15 à 4 en utilisant comme entrées trois 5 groupes de cinq chacun. Les trois groupes d'entrée sont analogues aux deux groupes d'entrée décrits en connexion avec la figure 1, et les autres compteurs de cette invention. Les quatre sorties sont dérivées de façon semblable des quatre circuits de combinaison de seuil analogues aux circuits 6,7 et 8 de la figure 1. Bien que quinze entrées soient le maximum que l'on puisse compter 10 à l'aide de quatre sorties de compteurs, on peut réaliser les compteurs 14 à 4, 13 à 4 de façon analogue à celle décrite dans les compteurs 6 à 3,5 à 3. Bien que deux groupes d'entrée soient préférés lorsqu'on désire des compteurs 7 à 3 et trois groupes pour des compteurs 15 à 4, des compteurs 4 à 3 peuvent n'utiliser qu'un générateur de fonction de seuil pour un premier groupe d'en-15 trées sans générateur de fonction pour le second groupe d'entrées. Des modifications semblables dans des groupements d'entrée peuvent être utilisées pour des compteurs de n'importe quelle taille. Bien que les compteurs de la présente invention aient tous utilisé des entrées d'un même poids, on peut utiliser des entrées de poids différent dans 20 1b cadre de la présente invention. Par exemple, un compteur 7 à 3 comprenant trois entrées de même poids de valeur 1 et deux entrées de même "poids de valeur 2 peuvent être comptées avec un compteur ayant trois sorties. Avec un tel compteur les fonctions de seuil binaire formées sont connectées de façon appropriée pour compenser les entrées de différents poids. 25 Une autre modification dans le cadre de la présente invention comprend des fonctions de seuil qui sont engendrées sélectivement. Plus précisément, une fonction (A,B,C) [0,1,3) comprend normalement une sortie quand toute combinaison de totaux d'entrées est exactement 0, ou exactement 1, ou exactement 3. Dans la modification, cependant, les fonctions de seuil sont engendrées dans 30 lesquelles seulement quelques combinaisons mais pas toutes, sont exactement 0, exactement 1 ou exactement 3. Par exemple, une fonction de seuil type telle que (A,B,C) (0,1,3) peut être dans l'état 1 lorsque A et C sont tous les deux zéro et B est 1 mais peut être dans l'état 0 lorsque A et B sont tous les deux 0 et C est 1. 35 Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de l'invention, appliquées à un mode de réalisation préférée de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 69 45793 16 2028352 REVENDICATIONS 1..Compteur pour totaliser plusieurs entrées en parallèle et donner le résultat sur des sorties en nombre inférieur caractérisé en ce qu'il comprend : - un groupe de générateurs de fonction de seuil sur lesquels sont répartis les entrées du compteur, chacun de ces générateurs comprenant un ou plu- 5 sieurs circuits logiques formant chacun une fonction de seuil des entrées qui lui sont connectées. - une pluralité de moyens de combinaison de fonctions de seuil en nombre égal aux sorties du compteur où chaque moyen de combinaison est connecté pour recevoir certaines fonctions de seuil différentes sélectées, ledit moyen 10 de combinaison combinant logiquement les dites fonctions de seuil sélectées pour alimenter une sortie du compteur. 2. Compteur selon la revendication 1 caractérisé en ce que : - les générateurs de fonction de seuil et les moyens de combinaison de fonctions de seuil comportent respectivement un seul niveau de circuits logi- 15 13 que. 3. Appareil selon les revendications 1 ou 2 caractérisé en ce que les dites entrées de compteur et les dites sorties de compteur sont des lignes de signaux à polarité unique. 4. Appareil selon les revendications 1 ou 2, caractérisé en ce que les dites 20 entrées de compteur et les dites sorties de compteur sont-des lignes de signaux à-polarité double. 5. Appareil selon la revendication 2, caractérisé en ce que ledit premier groupe et ledit second groupe de circuits logiques comprennent plusieurs commutateurs de courant, pour réaliser les fonctions logiques. 25 6. Appareil selon la revendication 1 caractérisé en ce que il comprend : - un premier et un deuxième générateurs de fonction, - trois moyens de combinaison 7. Appareil selon la revendication 6, caractérisé en ce que le nombre d'entrées du compteur sur le premier générateur de fonctions est égal à trois et 30 où le nombre d'entrées de compteur sur le deuxième générateur de fonctions est égal à quatre ce qui forme un compteur 7 à 3. 69 45793 17 2028352 0. Appareil selon la revendication T caractérisé en ce que le premier générateur, auquel sont connectées les entrées A.B et C forme les fonctions de seuil binaires suivantes:(A,B,C) (0], (A,B,C) (1,2,3), (A,B,C) (0,1), (A,B,C) (0,1,2), (A,B,C) (3) et (A.B.C) (0,1,3) et le deuxième générateur auquel sont 5 connectées les entrées D,E,F,G forme des fonctions de seuil binaires suivantes : (D.E.F.G) (0). (D.E.F.G) (1,2,3,4), (D.E.F.G) (0,1), (D.E.F.G) (2.3.4), (D,E,F,G) (0.1.2), (D.E.F.G) (0.1,2,3) et (D.E.F.G) (4). 9. Appareil d'addition par bloc pour additionner simultanément plusieurs nombres où chaque nombre comporte plusieurs positions de bit caractérisé en ce 10 qu'il comprend : - plusieurs compteurs ordonnés, un pour chaque position de bit, où chaque compteur est connecté pour recevoir une entrée de compteur,provenant de chaque nombre afin de compter les entrées avec une réduction des sorties de compteur et où chaque compteur est conforme à la revendication 1» 15 - un additionneur comprenant plusieurs étages ordonnés, un étage pour chaque position de bit et chaque étage correspondant à 1'un des dits compteurs et comprenant pour chaque compteur, des moyens connectant ladite première sortie de compteur à un étage d'addition correspondant, des moyens connectant ladite seconde sortie de compteur à l'étage d'addition d'ordre suivant supé-20 rieur, et des moyens connectant ladite troisième sortie de compteur à l'étage d'addition d'ordre suivant encore le plus élevé ainsi de suite, et ledit additionneur forme l'addition finale de ladite quantité de nombres.