FR 2027840 A1 19701002 FR 6934456 A 19691008 69 34456 1 2027840 La présente invention se rapporte à une mémoire, et plus particulièrement à une mémoire dans laquelle des transistors ou composants à effet de champ sont combinés, en l'absence de division de tension, en vue de réduire la puissance consommée et pour 5 permettre l'emploi de composants de petites dimensions. Il serait avantageux de pouvoir utiliser des composants ou transistors MOS à canal du.type £ ou n dans la production d'un circuit à mémoires à faible puissance à transistors MOS sans division de tension. Quand des transistors MOS se comportent en 10 résistances,avec division de tension, de la puissance est nécessairement consommée. En outre, des composants ayant des résistance relativement différentes doivent être utilisés pour produire des niveaux de tension représentant des états logiques différents. Il serait préférable d'utiliser des composants ayant la 15 même forme géométrique, c'est-à-dire les mêmes dimensions. Toutefois, pour ce faire,un moyen doit être utilisé pour produire des niveaux de tension représentant des niveaux logiques sans nécessiter une division de tension. Bien que des condensateurs puissent être produits facile-20 ment et utilisés facilement en éléments d'emmagasinage avec des circuits d'emmagasinage à transistors MOS de façon à constituer un système ayant la plus haute utilité, le montage devrait avoir la propriété de lecture non destructrice. Sinon, après toute période de lecture, une puissance supplémentaire serait néces-25 saire pour rétablir un état logique, par exemple par charge ou décharge du condensateur. En outre, les capacités inhérentes aux connexions des électrodes des composants MOS perdent des charges par fuite. Par conséquent, il doit être prévu un second moyen pour maintenir la 30 charge représentant un état logique jusqu'au moment où la charge est changée pour indiquer un état logique différent. La présente invention fournit un circuit à mémoire à composants MOS qui utilise des composants MOS sans division de tension et des condensateurs pour assurer une lecture non destructrice de 35 l'information logique emmagasinée. En résumé, la mémoire comprend un circuit à mémoire comportant un moyen pour charger conditionnellement une capacité pendant un premier intervalle de taaps et un moyen sensible qui réagit à la même condition en changeant le niveau de tension de la capacité 40 pendant un intervalle suivant. Le moyen sensible est connecté de 69 34456 2 2027840 façon à réagir au niveau de tension ainsi modifié. Un mode d'exécution de l'invention comprend un moyen pour charger une première capacité à travers une matrice d'-adressage ou sélecteur matriciel à une première tension discrète représen-5 tant un état logique pendant un premier intervalle de temps, la capacité a une borne reliée à la masse. Son autre borne est reliée à l'électrode de commande ou grille d'un premier composant MOS qui réagit à la charge de la capacité. Le premier composant MOS a une éLectrode d'entrée connectée à une source d'impulsions 10 de rythme et est utilisé pour lire 1'état logique emmagasiné dans la première capacité. Une seconde capacité, conditionnellement chargée en fonction dudit état logique, â une première borne connectée à une électrode de sortie du premier composant MOS et une seconde borne 15 connectée, par l'intermédiaire d'un second composant MOS, à la borne non reliée à la masse de la première capacité, pour transmettre dans un circuit de réaction la variation de la tension de 1'électrode de sortie du premier composant MOS de façon à augmenter la tension de commande appliquée à la grille de ce premier 20 composant MOS sous forme d'une variation de tension vers un second niveau de tension pendant -un intervalle suivant. Du fait qu'il peut accroître la tension de commande appliquée à sa grille quand l'état logique est l'état "1", le premier composant MOS peut être commandé de telle sorte que la tension apparaissant sur son élec-25 trode de sortie surmonte la chute de tension correspondant à la tension de seuil de ce premier composant MOS. Bien que la première capacité ait, d'après la description précédente, une borne reliée à la masse, il est bien entendu que cetbe borne pourrait être reliée à une borne d'alimentation portée à n'importe 30 quel potentiel approprié. Toute charge perdue par la première capacité par suite d'une fuite est remplacée par la charge injectée pendant la phase de réaction. Le montage comprend aussi un autre composant MOS de commutation qui est débloqué pendant un cycle de lecture et 35 d'écriture de la mémoire de façon à ramener à zéro la tension de la capacité répartie des conducteurs et des composants MOS du sélecteur matriciel d'une mémoire pour empêcher que des lectures erronnées ne se produisent. L'invention se propose en conséquence de fournir : 40 - un circuit à mémoire comprenant des transistors MOS fonctionnant 69 34456 3 2027840 sans division de tension ; - un circuit à mémoire à composants MOS dans lequel des transistors MOS ayant des dimensions géométriques semblables sont utilisés avec des capacités pour constituer un circuit d'emmagasinage 5 dynamique consommant une puissance réduite ; - un circuit d'emmagasinage utilisant une première capacité pour emmagasiner une tension représentant un état logique et une seconde capacité pour rétablir et/ou accroître la charge de la première capacité de façon à permettre une lecture non destruc- 10 trice de 11 information emmagasinée ; - une série de circuits d'emmagasinage à composants MOS interconnectés par l'intermédiaire d'un sélecteur matriciel, chaque composant ayant la possibilité de ramener conditionnellement les conducteurs et composants de la matrice au potentiel de la masse 15 après chaque période d'écriture d'un cycle de lecture et d'écriture de la mémoire ; - un circuit: à mémoire à lecture non destructrice à composants MOS pour emmagasiner un état logique dans une première capacité qui est aussi utilisée pour commander le signal de sortie d'un compo- 20 sant MOS représentant l'état logique. D'autres caractéristiques et avantages de la présente invention ressortiront de la description qui va suivre, faite en regard des dessins annexés et donnant, à titre explicatif mais nullement limitatif, une forme de réalisation conforme à l'inven-25 tion. Sur ces dessins : - la figure 1 représente un exemple de réalisation d'un circuit à mémoire à composants MOS utilisable* dans une mémoire ; - la figure 2 illustre les signaux de commande utilisables 30 par le circuit pendant un cycle de lecture et d'écriture de la mémoire ; et - la figure 3 représente un exemple de réalisation d'une mémoire utilisant le circuit à mémoire de la figure 1. La figure 1 représente un exemple de réalisation préféré 35 d'un seul circuit à mémoire 1 à composants ou transistors MOS comprenant une ligne d'entrée et de sortie commune 2 d'un sélecteur matriciel (non représenté) connectée par l'intermédiaire d'un composant MOS 3 de commande d'écriture à une borne d'une capacité 4. L'autre borne de la capacité est reliée à la masse. Cette 40 dernière borne pourrait aussi être reliée à une borne d'alimentation 69 34456 4 2027840 portée à un potentiel de polarisation pour certaines applications. Le potentiel de la masse est destiné simplement à illustrer un cas possible. La ligne commune d'entrée et de sortie 2 est aussi reliée à la borne 17 de la capacité 5 par l'intermédiaire du 5 composant 6 de commande de lecture et de remise à zéro. La borne 18 de la capacité 5 est reliée par un composant MOS 7 à une borne -Y d'une source de tension et,par l'intermédiaire d'un composant MOS 8, à la borne non reliée à la masse de la capacité 4. Le composant MOS 9 est connecté entre la borne 17 de la capacité 5 et la 10 source de signal de rythme 19. La source 50 d'imposions de rythme de lecture et de remise à zéro et la source 51 d'impulsions de rythme d'écriture sont connectées aux grilles des composants MOS 6 et 3» respectivement. La grille 10 du composant MOS 9 est connectée à la borne 15 non reliée à la masse de la capacité 4> à la grille 11 du composant MOS 7 et à la source 12 du composant MOS 8. Puisque la grille 10 et la grille 11 sont connectées à la borne non reliée à la masse de la capacité 4, les composants correspondants réagissent à la charge de la capacité de la manière qui sera décrite ci-20 après. La grille du composant MOS 8 et son drain 13 sont connectés à la borne 18 de la capacité 5, répartie ou sous forme d'un condensateur, et à la source 14 du composant MOS 8. Le drain 15 du composant MOS 7 est relié à la borne -V de la source de tension. 25 L'information logique est emmagasinée dans le circuit à mémoire quand celui-ci est distingué par son adresse par l'inter-médiair^&u sélecteur matriciel par le fait que la- capacité 4 sous forme d'un condensateur, est à un niveau de tension discret représentant soit un bit 1 soit un bit 0. On va considérer, à titre 30 d'exemple, dans la description suivante qu'un "1" logique est représenté par un potentiel négatif et qu'un "0" logique est représenté par le potentiel de la masse. Une tension représentant 1'information emmagasinée est lue sur le circuit d'emmagasinage à partir de la borne 17 de la capacité 5 à travers le transistor 35 MOS 6 pendant la période de lecture du cycle. L'information pourrait aussi être lue sur la borne 18 de la capacité 5. Pendant un intervalle d'écriture, l'impulsion de rythme d'écriture provenant de la source 51 devient négatif, ainsi qu'il est représenté sur la figure 2, et le composant d'écriture 3 est 40 débloqué. En supposant que le circuit 1 est choisi par l'intermé- 69 34456 5 2027840 diair'e du sélecteur matriciel représenté d'une. manière plus détaillée sur la figure 3, si la capacité 4 a une charge telle que sa tension est nulle, par exemple quand un "0" logique est emmagasiné, les transistors MOS 7 et 9 sont bloqués. Ensuite, 5 quand le signal de lecture provenant de la source 19 prend son niveau "1" ou négatif, ainsi qu'il est représenté sur la figure 2, le composant MOS 9 reste bloqué et les charges des capacités restent inchangées. De même, pendant la période de remise à "0" séparant la période d'écriture de la période de lecture, le tran-10 sistor MOS 6 est débloqué par l'impulsion de rythme de lecture et de remise à zéro provenant de la source 50, et la ligne d'entrée et de sortie 2 reste au potentiel de la masse. Puisque la tension de la capacité 16 a été annulée auparavant pendant la période d'écriture dans l'exemple considéré, sa charge reste 15 inchangée. Il est bien entendu que la capacité 16 est une représentation de la capacité inhérente associée à la ligne d'entrée et de sortie 2. Ordinairement, la capacité 16 représenterait les capacités d'électrodes inhérentes réparties des composants le long 20 de la ligne d'entrée et de sortie commune du sélecteur matriciel du système à mémoire représenté sur la figure 3. Pour plus de commodité, on n'a représenté sur la figure 1 qu'une seule capacité. La capacité 4 peut être chargée négativement pendant la 25 période d'écriture du cycle de mémoire à' une tension de -10 volts par exemple quand un chiffre logique 1 est écrit dans le"circuit à mémoire 1 et quand celui-ci est distingué par adressé. Dans ce cas, pendant la période de remise à zéro qui suit, le signal de lecture provenant de la source 19 est au niveau zéro (potentiel 30 de la masse) et la borne 17 de la capacité 5 est reliée à la masse par l'intermédiaire du composant 9. Le composant MOS 6 est débloqué pendant la période de remise à zéro pour décharger effectivement la capacité 16 à la masse de sorte que la ligne commune d'entrée et de sortie 2 est neutralisée. Si cette ligne n'avait 35 pas été neutralisée, comme on peut le voir plus clairement en référence à la figure 3> la charge emmagasinée par la capacité 16 pourrait avoir provoqué l'apparition d'erreurs de lecture lors de l'adressage d'autres circuits à mémoire du système. Si on suppose que la valeur absolue de -V est égale à 10 40 volts et que chacun des composants MOS a une tension de seuil de 69 34456 6 2027840 3 volts, la charge négative de la capacité 4 débloque le composant 7 et la capacité 5 est chargée à -7 volts environ par l'intermédiaire du composant MOS 7. Ensuite, quand le signal de lecture provenant de la source 19 prend le niveau de travail ou 5 négatif le composant MOS 9, qui a été débloqué pendant la période de remise à zéro précédente reste débloqué de sorte que son électrode de sortie est soumise à un échelon de tension approximativement égal à -7 volts. Cette variation de 7 volts est transmise instantanément à la borne 18 de la capacité 5 dont le potentiel 10 passe alors de -7 volts environ à -14 volts environ. En conséquence, le composant MOS 8 est débloqué et laisse passer un courant supplémentaire vers la capacité 4 pour augmenter la charge de celui-ci de la quantité correspondant à la tension apparaissant sur la borne 18 de la capacité 5» moins la chute de tension 15 à travers le composant MOS 8. Lorsque la charge de la capacité 4 augmente, la tension de commande du composant MOS 9 augmente de sorte que la tension de , son électrode de sortie est accrue elle aussi. Cette augmentation de tension provoque une augmentation instantanée de la tension 20 de la borne 18 de la capacité 5» de sorte qu'un courant supplémentaire traverse le composant MOS 8 pour être appliqué à la capacité 4 de façon à augmenter davantage la tension de commande appliquée a^fcomposant MOS 9. Le cycle est répété jusqu'au moment où la fuite à partir de la capacité 4 pendant un cycle d'écriture 25 et de lecture est égale à l'accroissement qui se produit pendant -la période de lecture du cycle ou jusqu'au moment où une tension égale à l'amplitude de l'impulsion de rythme de lecture en provenance de la source 19 apparaît sur la borne 17 de la capacité 5. 30 Ainsi qu'il ressort manifestement de la description précé dente, la tension de sortie développée sur la ligne d'entrée et de sortie commune 2 ne dépend pas du rapport entre les résistances des composants MOS. De même, l'emploi d'une seconde capacité 5 entre la capacité d'emmagasinage 4 et le composant MOS 9 permet 35 l'application d'un courant de fuite à la capacité 4 de sorte que le circuit peut emmagasiner un état logique pendant une période indéfinie. Puisque la capacité 4 n'est pas déchargée chaque fois que l'information est lue, le circuit permet une lecture non destructrice et a une consommation réduite par rapport à celle qui 40 serait nécessaire si la capacité était déchargée pendant chaque 69 34456 7 2027840 période de lecture. La figure 3 représente un mode d'exécution d'un système à mémoire adressable comprenant des circuits semblables au circuit à mémoire 1 représenté sur la figure 1. Des composants MOS inter-5 posés entre les circuits à mémoire et les bornes d'entrée et de sortie du système permettent l'adressage des circuits à mémoire. Un seul circuit à transistor MOS, par exemple, peut emmagasiner ion bit logique unique d'un mot utilisé dans une calculatrice. Pour plus de commodité, on n'a représenté que quatre positions de bit 10 pour la calculatrice. Il est bien entendu qu'on peut utiliser une série de tels circuits dont le nombre dépend des exigences relatives au système à mémoire particulier. Des lignes de sélection d'adresses des composants MOS, désignés généralement par les numéros 20, 21 et 22 du système ont 15 été exclues pour plus de commodité. Les lignes d'adresse SAO-SA3 ont été représentées pour les composants 23, 24, 25 et 26 et servent à choisir un des circuits à mémoire désignés respectivement par les numéros 27, 28 , 29 et 30 dans l'exemple de réalisation du système représenté. Le conducteur d'écriture 31 et le 20 conducteur de lecture 32 provenant respectivement d'une source d'impulsions de rythme d'écriture et d'une source d'impulsions de rythme de lecture sont connectés aux circuits à mémoire d'après la figure. Le conducteur 40 de lecture et de remise à zéro provenant d'une source d'impulsions de rythme de lecture et de remise 25 à zéro est aussi représenté-. La capacité inhérente représentée par la capacité 16 sur la figure 1 est représentée par les capacités réparties 46-49 sur la figure 3. Des capacités semblables sont par inhérence présentes à titre de parties des conducteurs et des électrodes des composants 30 connectés en tant qu'éléments du sélecteu^faatriciel, entre les circuits à mémoire et les bornes d'entrée et de sortie du système. Si la tension de la capacité inhérente n'est pas remise à zéro comme dans la description relative à la figure 1, après chaque période d'écriture, la lecture de la charge peut donner par er-35 reur un bit logique 1 (en supposant qu'un bit 1 a été emmagasiné pendant une période d'écriture) pendant la période de lecture d'un circuit à mémoire distingué par adresse, dans lequel un bit logique 0 a été emmagasiné. Une donnée est lue à partir de la borne d'entrée de donnée 40 34 en étant transmise par le composant MOS 35 de commande 69 34456 8 2027840 d'écriture, le composant MOS 36 de sélection de pastille semi-conductrice et les composants MOS appropriés formant le sélecteur matriciel, au circuit à mémoire particulier distingué. le "bit d'information emmagasiné est lu par l'intermédiaire 5 de la ligne d'entrée et de sortie commune et est transmis à la borne de sortie de donnée 39 par l'intermédiaire du composant MOS 37 de lecture et du composant MOS de sortie 38. Quand un bit logique 1 est lu dans un circuit à mémoire, la capacité 33 est chargée négativement et doit être ramenée à 10 la tension "0" avant le cycle de lecture suivant. Par conséquent pendant la période de remise à zéro du cycle de lecture et d'écriture, le composant MOS 44 est débloqué de façon à relier la capacité 33 à la masse. Une impulsion de rythme de remise à zéro est appliquée à l'électrode de commande du composant MOS 44 de 1 5 façon à le débloquer. En même temps, le circuit logique de remise \ zéro 43 est débloqué de façon à connecter la capacité 45 se trouvant à la sortie à la borne -V de la source de tension peur charger cette capacité 45 à une tension égale à la tension -V moins la tension 20 du seuil correspondant à la chute de tension à travers les composants MOS constituant le circuit logique de la remise à "zéro"43. Quand le composant MOS 38 est débloqué, par exemple quand un bit logique 1 est lu dans un circuit distingué par adresse, la capacité 45 est déchargée à la masse. 25 On comprendra également qu'une série de systèmes à mémoire tels que celui qui est représenté schématiquement sur la figure 3 peuvent être incorporés dans un mode d'exécution pratique tel qu'une calculatrice à but général à composants MOS. les systèmes peuvent être incorporés dans plusieurs pastilles de telle sorte 30 que par sélection par adresse d'un composant MOS d'une pastille choisie, l'information puisse être écrite dans un élément à mémoire se trouvant sur la pastille choisie ou être lue dans l'élément à mémoire en question. Des mémoires supplémentaires à pastille semi-conductrice 35 sont représentées par les rectangles 41 et 42. Il est bien entendu que, bien que des composants MOS de commutation aient été représentés et décrits, on peut aussi utiliser des composants tels que des composants MUS et des composants MN0S et d'autres dispositifs à effet de champ accentué. 40 II doit donc être entendu que l'invention n'a été repré sentée et décrite qu'à titre illustratif et qu'elle pourra recevoir toutes variantes rentrant dans son esprit et dans son cadre. 69 34456 2027840 S LEG-ENDE DES DBSSIHS Figures Repères 1 A Vers le sélecteur matriciel 2 B Impulsion de rythme de lecture " C Impulsion de rythme de lecture et de remise à zéro " D Impulsion de rythme d'écriture " E Adresse 3 D Impulsion de rythme d'écriture " B Impulsion de rythme de lecture " F Grande résistance " G- Petite résistance " H Signal de sélection de pastille semi-conductriee " C Impulsion de rythme de remise à zéro 11 I Montage logique de remise à zéro 69 34456 )(j, 2027840 BUTOroTnATTOWS 1. Montage à mémoire comprenant une capacité, un premier moyen pour charger conditionnellement cette capacité pendant un premier intervalle de temps à un premier niveau de tension discret, un second moyen qui réagit à ce même état en changeant le 5 niveau de tension de la capacité pendant un intervalle ultérieur, ce second moyen étant connecté de façon à réagir audit niveau de tension ainsi changé. 2. Montage selon la revendication 1, caractérisé en ce que le second moyen comprend un circuit arithmétique pour appliquer 10 des tensions de niveau discret à la capacité ; 3. Montage caractérisé en ce qu'il comprend un premier moyen pour charger conditionnellement une capacité pendant un premier intervalle de temps, un second moyen qui réagit à la même condition en changeant le niveau de la tension de la capacité en 15 la faisant passer à un second niveau de tension discret pendant un intervalle suivant, et qui est connecté de façon-à réagir au niveau de tension ainsi changé, ou second niveau de tension. 4. Circuit à mémoire ayant un cycle de lecture et d'écriture de mémoire, caractérisé en ce qu'il comprend un moyen de charge 20 pour charger une première capacité à une tension représentant -un premier état logique, une seconde capacité ayant une première borne connectée à la première capacité pour augmenter la charge de la première capacité en fonction du changement du potentiel de sa seconde borne, un moyen qui réagit à la charge de la pre- 25 mière capacité en changeant le potentiel de la seconde borne de la seconde capacité et en indiquant ledit état logique pendant le cycle de lecture et d'écriture de la mémoire. 5. Montage selon la revendication 1, caractérisé en ce que la première capacité a une borne reliée à la masse et une 30 borne non reliée à la masse qui est connectée à ladite première borne de la seconde capacité. 6. Montage selon la revendication 5, comportant une source de signaux de lecture connectée audit second moyen, ce montage étant caractérisé en ce que ce second moyen comprend vin premier 35 composant MOS ayant une première électrode connectée à la source de signaux et une seconde électrode connectée à une borne de la seconde capacité, ce premier composant MOS ayant une électrode de commande connectée à la borne non reliée à la masse de la première capacité de façon à porter la seconde électrode du com- 40 posant MOS à un potentiel égal au niveau de tension provenant de 69 34456 h 2027840 la source de lecture en fonction de la teneion de la première capacité, ledit niveau de tension représentant l'état logique emmagasiné par la première capacité. 7. Montage selon la revendication 6, caractérisé en ce que 5 ledit second moyen comprend un second composant MOS connecté entre une borne d'une source de tension et la seconde borne ds la seconde capacité et ayant une électrode de commande connectée entre la borne non reliée à la masse de la première capacité pour débloquer ce second composant MOS en fonction de la tension de la première 10 capacité en me de charger la seconde capacité. 8. Montage selon la revendication 7, caractérisé en cecjie le second moyen comprend un troisième composant MOS ayant une électrode de commande, une électrode connectée au second composant MDS et à la seconde capacité, et une troisième et dernière électrode 15 connectée à la borne non reliée à la masse de la première capacité pour être débloqué^uand la tension de la seconde capacité dépasse la tension de la première capacité d'une quantité nécessaire pour débloquer le troisième composant MOS de façon à accroître la charge de la troisième capacité pendant chaque cycle d'écriture et de 20 lecture du circuit à mémoire. 9. Montage à mémoire selon la revendication 8, caractérisé en ce qu'il comprend une série desdits circuits à mémoire connectés à des bornes d'entrée et" à des bornes de sortie du montage à mémoire par l'intermédiaire d'un sélecteur matriciel comprenant 25 des lignes et des composants MOS ayant des capacités inhérentes, chaque circuit à mémoire comprenant un composant MOS connecté entre une borne de sortie du montage et une borne de la seconde capacité pour décharger conditionnellement au moins une partie de la capacité inhérente à la masse entre -les périodes de lecture et 30 d'écriture d'un cycle de mémoire. 10. Circuit à mémoire ayant un cycle de lecture et d'écriture de mémoire, caractérisé en ce qu'il comprend un moyen pour charger une première capacité à une tension représentant un état logique pendant un premier intervalle et une seconde capacité pour 35 fournir conditionnellement une charge à la première capacité en fonction dudit état logique pendant un second intervalle de temps, et un moyen réagissant à ladite charge en indiquant ledit état logique pendant le second intervalle de temps.