FR 2037223 A1 19701231 FR 7009566 A 19700317 70 09566 2037223 La présente invention se rapporte en général à des mémoires électroniques et plus particulièrement à des éléments de mémoires à accès direct qui utilisent des transistors, de préférence du type à effet de champ. 5 Par le passé, de nombreux systèmes à mémoire utilisaient des noyaux ou tores magnétiques comme éléments de mémorisation ainsi que les circuits de commande et amplificateurs nécessaires constituant un système complet. Dans un tel système, des organes de sélection X (verticale) et des organes de sélection Y (hori-10 zontale) étaient utilisés pour faire changer d'état les noyaux choisis tandis que les organes d'écriture de bit et les ampïifi-.cateurs de lecture fonctionnaient respectivement pendant les cycles d'écriture et les cycles de lecture. Toutefois, depuis le développement des circuits intégrés miniature, les recherches visent 15 la fabrication de systèmes à mémoire par les techniques d'intégration à grande échelle au lieu de mémoires à tores séparés. Certains avantages présentés par l'utilisation de ces techniques au lieu de mémoires à noyaux distincts sont : des vitesses de fonctionnement plus grandes, une plus faible puissance consommée, 20 une sensibilité moindre aux variations de température, et un prix de revient plus bas. Jusqu'à présent, de tels éléments de mémoire à circuits intégrés ne permettaient d'obtenir ces avantages que d'une manière limitée. En particulier, des éléments de mémoire électronique con-25 nus nécessitent chacun un nombre considérable de transistors et ne produisent donc que des économies limitées sur le prix de revient et les dimensions. En outre, les éléments de mémoire connus nécessitent un nombre relativement grand de connexions extérieures. Par conséquent, l'invention a pour but de réaliser un élé-30 ment de mémoire transistorisé pouvant être fabriqué par "des techniques d'intégration connues et comprenant seulement trois transistors dans l'élément fondamental. L'élément de mémoire est caractérisé en outre en ce qu'il peut être lu sans qu'il y ait destruction du bit qu'il emmagasine, et fonctionner avec un niveau 35 de puissance relativement bas, et qu'il est d'une fabrication tout à fait bon marché. Pour présenter les avantages susmentionnés, un but de -l'invention est de réaliser un élément de mémoire ayant un nombre minimal 70 09566 -2- 2037223 de transistors à effet de champ du type MOS (métal-oxyde-semi-conducteur). Conformément à l'invention, il est prévu un élément de mémoire électronique qui peut être connecté à une paire de conduc-5 teurs de hit et au moins à un conducteur de sélection, qui est destiné, en outre, à être couplé à un amplificateur de lecture pendant un intervalle de lecture et à un organe d'écriture de bit pendant un intervalle d'écriture, et qui comprend un premier transistor, un second transistor et un troisième transistor arran-10 gés de façon à emmagasiner sélectivement une charge au point de jonction de deux électrodes de deux transistors différents pour mémoriser un chiffre binaire, l'élément de mémoire étant en outre arrangé de façon à produire un signal de lecture correspondant à la valeur de la charge emmagasinée et à modifier cette charge 15 emmagasinée en réponse à des signaux d'écriture qui lui sont appliqués.. ' Ainsi, les buts de l'invention sont atteints au moyen d'un élément de mémoire comprenant trois transistors, de préférence du type MOS à effet de champ ou d'un type présentant des caractéris-20 tiques analogues. Dans un exemple de réalisation de l'invention, la troisième électrode ou drain d'un premier transistor et une première électrode ou grille d'un second transistor sont couplés à un noeud d'enregistrement de bit sous la forme d'une charge emmagasinée dans les capacités inhérentes de ces transistors. 25 l'élément de mémoire comprend en outré un troisième transistor connecté en série avec le second transistor, entre un conducteur à un potentiel de référence et un premier conducteur de bit. la source du premier transistor est reliée à un second conducteur de bit, tandis que les grilles des premier et troisième transistors 30 sont reliées à un conducteur de sélection extérieure. Lors du fonctionnement, quand un signal de sélection est présent sur le conducteur de sélection, un chiffre binaire ou bit peut être écrit ou lu dans l'élément de mémoire par l'intermédiaire des. conducteurs de bit. L'élément de mémoire est commandé par un signal de 35 sélection à trois niveaux, comme on le verra ci-après, ce qui permet l'emploi d'un nombre minimal de connexions à des circuits extérieurs. 70 09566 "3" 2037223 L'élément de mémoire électronique peut comporter deux transistors supplémentaires connectés entre les conducteurs de bits et une borne d'écriture et de lecture de bit. Ces deux transistors supplémentaires stabilisent les tensions des conducteurs de bits 5 et amplifient le signal de lecture sortant. La borne d'inscription et de lecture de chiffre binaire est reliée à des circuits extérieurs qui comprennent un amplificateur de lecture pour lire un bit enregistré emmagasiné dans l'élément de mémoire et un organe d'écriture de bit dans l'élément de mémoire. 10 D'autres caractéristiques et avantages de la présente inven tion ressortiront de la description qui va suivre, faite en regard des dessins annexés et donnant à titre explicatif, mais nullement limitatif, des formes de réalisation conformes à l'invention : Sur ces dessins : 15 La figure 1 est un schéma d'un élément de mémoire selon les principes de 1'invention ; La figure 2 est un schéma d'un circuit complétant l'élément de mémoire de la figure 1 ; La figure 3 est un diagramme de synchronisation de signaux 20 dans le temps illustrant le fonctionnement de l'élément de mémoire de la figure 1 ; et La figure 4 est un schéma d'une matrice d'éléments de mémoire selon la figure 1 et des circuits supplémentaires qui lui sont associés. 25 Bien qu'on envisage que l'invention ne se limite pas à des types particuliers de transistors, l'élément de mémoire représenté à titre d'exemple par la figure 1 utilise des transistors à effet de champ de type MOS à canal £ (métal-oxyde-semi-conducteur). De tels transistors peuvent être fabriqués de la manière suivante. 30 Deux régions du type jd sont formées dans un substrat en silicium du type n par une opération de diffusion. Ces deux régions du type £ sont ensuite reliées l'une à l'autre par une "grille" en métal isolée du substrat par une pellicule de silice obtenue par croissance sur la surface du substrat. Deux électrodes de 35 connexion sont fixées aux régions de type £, l'un constituant le drain et l'autre la "source". La borne restante qui est reliée à la grille sera appelée borne de grille. 70 09566 -4- 2037223 Les caractéristiques de tels composants à canal £ sont telles que l'impédance entre le drain et la source est déterminée par la différence de potentiel entre la grille et l'autre électrode. Cette tension appliquée à la grille fixe par conséquent 5 l'intensité du courant circulant entre le drain et la source sous une tension fixe. Par exemple, si la source est à la masse et si le drain est porté à un potentiel négatif, un courant commence à circuler entre le drain et la source lorsque le potentiel de grille dépasse une valeur négative appelée potentiel de seuil 10 et désigné par le symbole V^. est généralement compris entre 3 et 4 volts. Un tel composant à canal £, qui fonctionne de la manière décrite précédemment, est appelé transistor à effet de champ du "type MOS à enrichissement. Il entre aussi dans le cadre de l'invention d'utiliser des transistors du type à appauvrisse-15 ment qui sont caractérisés en ce que la conduction cesse quand la tension grille-source dépasse la valeur de seuil La figure 1 représente un exemple de réalisation préféré d'un élément de mémoire unique selon l'invention qui comprend des transistors MOS 12, 14 et 16. Du point de vue de la structure, 20 les connexions sont telles qu'elles sont représentées sur la figure 1. Plus particulièrement, les grilles des transistors 12 et 16 sont reliées au conducteur de sélection 18, tandis que les sources des transistors 12, 14 et 16 sont reliées, respectivement, au conducteur de bit 20, à la masse de référence et au drain du 25 transistor 14. Le drain du transistor 16 est relié au conducteur de bit 22, tandis que le drain du transistor 12 et la grille du transistor 14 sont reliés à la borne nodale 11 ou noeud de mémorisation. Cet arrangement à trois transistors enregistre un bit sous 30 la forme d'une tension aux bornes de la capacité 10, c'est-à-dire sous forme du potentiel de la borne nodale 11. En fait, la présence matérielle de la capacité 10 est facultative étant donné que, pour la plupart des applications, les capacités internes inhérentes des transistors 12 et 14,qui peuvent être considérées 35 comme étant associées à la borne nodale 11, sont suffisantes pour enregistrer le bit. L'information peut être considérée comme étant mémorisée dans la capacité des connexions de source et de 70 09566 2037223 grille des transistors 12 et 14. Par conséquent, une telle réalisation en circuit intégré ne comporte pas de condensateur séparé (la capacité 10 est fictive). La figure 1 représente, en outre, des transistors 24 et 26 5 connectés essentiellement entre les conducteurs de bit 20 et 22. Les grilles des transistors 24 et 26 sont reliées respectivement au conducteur de bit 22 et à la borne de commande 30. Le drain du transistor 24 est relié au conducteur de bit 20, tandis que les sources des transistors 24 et 26 sont reliées à la borne de comman-10 de 28. Les deux connexions restantes sont faites du drain du transistor 26 au conducteur de bit 22, au conducteur de bit 20 et à la borne d'écriture et de lecture 36. ' Bien que l'élément de mémoire de la figure 1 soit utilisé normalement dans une matrice telle que celle qui est représentée 15 sur la figure 4, on pourra expliquer sûn fonctionnement en se référant aux figures 1 et 3• La figure 3 comprend des graphiques représentatifs des variations,en fonction du temps, des tensions de fonctionnements, produites extérieurement, qui sont appliquées à l'élément de mémoire au cours d'un cycle lecture-régénération-20 écriture. La tension Y^. est appliquée au conducteur de sélection 18, tandis que les tensions Y^ et Y^ sont appliquées, respectivement, à la borne de commande 28 et à la borne de commande 30. En outre, la borne d'écriture et de lecture 36 est reliée à un amplificateur de lecture 40 et à un organe d'.écriture 44 qui ont 25 tous deux des. structures classiques. Une unité de commande séparée commande l'organe d'écriture pour qu'il ne fonctionne que pendant l'opération d'écriture et ne fait fonctionner l'amplificateur de lecture que pendant l'opération de lecture. En référence aux figures 1 et 3, l'intervalle de temps 30 t - t.| qui précède l'opération de lecture correspond à un état qui peut être appelé état normal ou préparatoire. Pendant cet intervalle de temps, les tensions des conducteurs de bit 20 et 22 sont stabilisées sans perturber le bit enregistré. Comme on l'a mentionné précédemment, le potentiel de la borne nodale 11 déter-35 mine l'état binaire de l'information enregistrée. Dans le mode d'exécution de l'invention illustré par la figure 1, un potentiel de la borne nodale 11 inférieur , en valeur absolue, à la tension de seuil du transistor 14 est dit potentiel 0 tandis qu'un poten- 70 09566 2037223 tiel de la borne nodale supérieur, en valeur absolue, à la tension de seuil est dit potentiel 1. Par exemple, avec les tensions de fonctionnement illustrées, un potentiel de la borne nodale 11 de -2 volts correspond au bit 0, tandis qu'un potentiel de -12 volts 5 correspond au bit 1. Pendant l'intervalle de temps t - t^, la tension Y^- du conducteur de sélection 18 est le potentiel de la masse, la tension Vg de la borne de commande 28 est de -13 volts, et la tension Yd de la borne de commande 30 est de -20 volts. En outre, l'or-10 gane d'écriture de bit est commandé de façon à faire prendre à la tension Yg de la borne 36 la valeur -17 volts. Avec ces tensions, le transistor 26 est débloqué, ce qui établit une tension de l'ordre de -13 volts sur le conducteur de bit 22. Toutefois, le transistor 24 est bloqué et, par suite, la tension du conducteur 15 de bit 20 prend une valeur Vg de -17 volts. Dans cet état, les transistors 24 et- 26 stabilisent les tensions des 'conducteurs de bit. les transistors 12, 14 et 16 sont bloqués et la tension de la borne nodale 11 reste relativement inchangée et égale la valeur déterminée par l'opération d'écriture précédente. 20 Une opération de lecture commence à l'instant t1 et se ter mine à l'instant t^. Pendant cet intervalle de temps, V^. prend une valeur comprise entre Y^ et 2 Y^ de -6 volts par exëmple. devient égale au poténtiel de la masse, ce qui bloque le transistor 26, tandis que Y^ reste à -13 volts. Si on suppose que l'élé-25 ment de mémoire contient un bit 1 la borne nodale 11 est à environ -12 volts . La tension de la grille du transistor 12 n'est pas suffisamment négative pour débloquer ce transistor 12, mais aussi cette tension de grille qui est/appliquée à la grille du transistor 16, est suffisamment négative pour débloquer ce transistor 16. La 30 tension négative de la borne 11 débloque aussi le transistor 14. L'état conducteur des transistors 14 et 16 provoque une décharge du conducteur de bit 22 vers la masse. qui reste à -13 volts jusqu'à l'instant t2, maintient bloqué le transistor 24 jusqu'au moment où le conducteur de bit 22 se décharge. A l'instant 35 Yc devient égale au potentiel de la masse, mais, du fait que le conducteur de bit 22 reste à une tension voisine de 0, le transistor 24 reste bloqué. Lors d'une opération de lecture d'un bit 1, par 70 09566 -7" 2037223 conséquent, l'amplificateur de lecture 40 est'débloqué par application d'une impulsion appropriée à la borne 42 pendant l'intervalle de temps t^ - t^ mais aucun courant n'est décelé étant donné que les transistors 12 et 24 sont bloqués. 5 Cette absence d'un courant de lecture indique par définition la présence d'un bit 1. Il est aussi à remarquer que cette lecture n'est pas destructive, étant donné que la tension de la borne nodale 11 reste stable même quand les transistors 14 et 16 sont conducteurs. 10 Si on suppose que la lecture d'un bit 0 doit être accomplie, le processus suivant se déroule. La borne nodale d'emmagasinage de bit 11 emmagasinant un 0 et étant, par suite, à un potentiel voisin de celui de la masse, par exemple de -2 volts, le signal de -6 volts appliqué au conducteur de sélection 18 peut rendre 15 le transistor 12 temporairement conducteur pendant une fraction de l'intervalle de temps jusqu'au moment où la tension entre le drain et la grille tombe à la valeur V^. La tension légèrement négative de la borne nodale 11 n'est pas suffisante, toutefois, pour provoquer le déblocage du transistor 14. Sans le circuit de passage 20 d'un courant à la masse établi par le transistor 14, le transistor 16 n'est pas débloqué et le conducteur de bit 22 reste à environ -13 volts. Si on considère la forme d'onde Vq de la figure 3 à l'instant tla tension appliquée à la borne de commande 28 prend la valeur du potentiel de la masse. Le conducteur de bit 22 25 étant à -13 volts et la source du transistor 24 étant à la masse. Ce transistor 24 est débloqué et laisse passer un courant de lecture de son drain vers sa source de mise à la masse. Comme on l'a mentionné précédemment, l'amplificateur de lecture 40 est débloqué par l'application d'une impulsion de déblocage à la borne 30 42 entre les instants et t^. Par conséquent, pendant une opération de lecture d'un bit 0, l'amplificateur détecte le passage d'un courant à travers le drain du transistor 24. Ce courant détecté indique, par définition, l'emmagasinage d'un bit 0. En outre, une telle lecture n'est pas destructive car, du fait que le con-35 ducteur 18 est à -6 volts, le potentiel de la borne 11 ne tombe pas au-dessous de -2 volts. 70 09566 2037223 Le bit étant mémorisé dans un condensateur imparfait, elle est effacée à un rythme déterminé par le courant de fuite d'une diode polarisée en inverse (drain du transistor 12), la résistance de fuite de grille du transistor 14, la valeur de la capacité 5 et l'échelon de tension admissible permis. Par conséquent, un cycle de régénération, qui garantit que la tension de la borne nodale 11 reflète correctement l'état de l'élément de mémoire, se déroule pendant l'intervalle de temps t^ - t^. Ainsi qu'on l'a mentionné précédemment, avec le montage illustré, une tension 10 voisine de 0 représente un bit 0, et une tension supérieure à-V^, ( -4 volts), en valeur absolue, représente un bit 1. Evidemment, des tensions de l'ordre de -12 volts constituent une bonne indication d'un bit 1, tandis que des tensions de l'ordre de -5 volts constituent une mauvaise indication d'un 1. De même, une ten-15 sion de -1 volt est une bonne indication de la valeur 0, et une tension de -3 volts est une mauvaise indication de 'la valeur 0. Le but du cycle de régénération est d1interpréter une mauvaise indication d'un bit et d'y substituer une bonne indication de ce même bit. Ceci est accompli par passage de la tension de -6 volts 20 à -20 volts à l'instant t^. On va supposer que la capacité 10 contient un bit 1 mais est chargée seulement à -5 volts. Quant la tension de la grille du transistor 12 prend la valeur -20 volts, ce transistor 12 est débloqué, faisant tendre la tension de la borne nodale 11 vers la valeur de la tension du conducteur de bits 20 25 auquel l'organe d'écriture 44 applique une tension de -17 volts, comme représenté sur la figure 3- La capacité 10 emmagasine alors une tension constituant une bonne indication de la valeur "1". D'autre part, quand la tension de la borne nodale 11 identifie un zéro pendant l'intervalle de.régénération, le conducteur de 30 bit 20 étant approximativement au potentiel de' la masse du fait que le transistor.24 est conducteur, le transistor 12 est débloqué et fait passer la tension aux bornes de la capacité 10 à une valeur voisine de 0, ce qui constitue une bonne indication de la valeur 0. 35 Entre l'instant t^ et l'instant t,~, l'inscription d'informa tion a lieu. Pendant cet intervalle de temps, la tension appli- quée au conducteur de sélection 18 reste à--20 volts et la tension Yn 0 70 09566 -9- 2037223 reste voisine du potentiel de la masse. La tension appliquée à la grille du transistor 26 prend la valeur -20 volts pendant que l'organe d'écriture de "bit 44 applique à la borne d'écriture et de lecture 36 une tension qui est différente selon que l'on veut 5 inscrire un 0 ou un 1. Un 0 est enregistré lorsque le potentiel de la masse est appliqué à la borne d'écriture et de lecture 36, tandis que 1' écriture d'un 1 se produit quand un potentiel de -20 volts est appliqué à la borne 36. Le processus est le suivant : la borne de commande 28 étant au potentiel de la masse et la 10 borne de commande étant à -20 volts, le transistor 26 est débloqué pendant un court moment jusqu'à l'instant où le conducteur 22 prend, par décharge, un potentiel voisin de celui de la masse, ce qui bloque le transistor 24. Le conducteur de bit 22 étant à un potentiel voisin de celui de la masse, les transistors 14 et 15 16 sont essentiellement bloqués. L'organe d' écriture de bit 44 comprend une entrée "1" 43 qui reçoit un signal pour inscrire un 1 dans l'élément de mémoire et une entrée "0" pour inscrire un 0 dans cet élément. Quand l'entrée 43 est choisie pendant un intervalle d'écriture, l'organe 20 d'écriture 44 applique un potentiel de -17 volts à la borne 36, et la borne nodale 11 prend, par charge de la capacité à travers le transistor 12, conducteur, un potentiel négatif indiquant la présence d'un 1 (-15 volts, par exemple). De même, quand l'entrée 45 est choisie, l'organe d'écriture de bit 44 applique un potentiel 25 0 à la borne 36 et la borne nodale 11 prend par charge de la capacité associée,encore à travers le transistor 12, essentiellement le potentiel de la masse qui indique la présence d'un 0. Ainsi, on peut considérer que l'élément de mémoire de la figure 1 comporte deux transistors 14 et 16 connectés en porte ET ; 30 la borne nodale 11 constitue une entrée de ce circuit ET et le conducteur de sélection 18 constitue l'autre entrée. Quand le conducteur de sélection est à un potentiel négatif, pendant une opération de lecture et pendant une opération de régénération, le transistor 16 peut être débloqué. Toutefois, il n'est débloqué 35 que quand, en même temps, la borne nodale 11 est à la tension négative correspondant au bit 1 et que le transistor 14 est conducteur. Quand les deux transistors 14 et 16 sont conducteurs, ils 70 09566 -,0- . 2037223 portent le conducteur de bit 22 au potentiel de la masse. (Le transistor 26 porte à nouveau le conducteur de bit 22 à un potentiel négatif pendant chaque intervalle de charge de conducteur de bit). 5 Le transistor 24 lit la tension du conducteur de bit 22 par sa grille. Par conséquent, pendant une opération de lecture, quand un 0 est enregistré et que, par suite, les transistors 14 et 16 sont bloqués, de sorte que le conducteur de bit 22 est à un potentiel négatif, le transistor 24 est conducteur et laisse 10 passer un courant de lecture. L'inverse se produit lors de la lecture d'un 1. De même, pendant une opération de régénération, le transistor 24 est conducteur quand un 0 est enregistré. Cette conduction décharge le conducteur de bit 20, de sorte que la borne nodale 11 est ramenée à un potentiel voisin de 0 souhaité pour 15 indiquer un 0. Le transistor 24 ne réagit pas à la tension du conducteur de bit 22 pendant un intervalle de charge du conducteur de bit, étant donné qu'une tension de commande négative bloque le transistor. Ceci porte le second conducteur de bit 20 à un potentiel négatif. 20 Les transistors 14 et 16, de même que les transistors 24 et 26 ne sont pas utilisés pendant une opération d'écriture, sauf qu'une tension de commande appliquée au transistor 26 empêche une conduction appréciable dans les transistors 14 et 16. Le transistor 12 fonctionne pendant les opérations d'écriture 25 et de régénération en réponse aux tensions engendrées sur le conducteur de bit 20 et sur le conducteur de sélection. Pour cette opération, la tension de sélection débloque le transistor 12 pendant ces deux intervalles, couplant le conducteur de bit 20 à la borne nodale 11. Par suite, la capacité associée à la borne 30 nodale est chargée en fonction de la tension du conducteur de bit 20 qui correspond, elle-même, à la valeur binaire à mémoriser. L'élément nodal de mémoire fonctionne avec une tension de commande de sélection ayant une valeur parmi trois valeurs. Pendant un intervalle de charge du conducteur de bit, la tension de sélec-35 tion a une valeur qui est, d'après l'illustration, celle du potentiel de la masse, et qui maintient bloqués les trois transistors de l'élément de mémoire. Pendant les opérations d'écriture et de 70 09566 -11- 2037223 régénération, la tension de sélection a une valeur négative relativement grande en valeur absolue qui débloque les deux transistors 12 et 16. Toutefois, pendant les opérations de lecture, la tension de sélection a une valeur comprise entre les deux autres qui est 5 suffisante pour débloquer le transistor 16, mais insuffisante pour maintenir le transistor 12 conducteur. On remarquera que les trois transistors 12, 14 et 16, qui constituent l'élément fondamental, peuvent selon une variante du montage illustré, être arrangés de telle sorte que les transistors 14 10 et 16 soient essentiellement intervertis. C'est-à-dire que l'élément fondamental peut avoir une structure telle que le transistor 12 soit arrangé suivant le montage illustré dans lequel son drain est relié à la borne nodale 11, la grille du transistor 14 étant reliée au conducteur de sélection 18 et la grille du transistor 15 16 étant reliée à la borne nodale 11. Les trajets source-drain des transistors 14 et 16 sont encore en série l'un avec l'autre entre la masse et le conducteur de bit 22, comme sur la figure 1. Cette variante de l'élément de mémoire fonctionne de la même manière que l'élément de mémoire de la figure 1. 20 La figure 2 représente trois transistors 32, 46 et 48 qui peu vent être ajoutés à l'élément de mémoire de la figure 1 pour isoler l'un de l'autre l'amplificateur de lecture 40 et l'organe d'inscription 44, sauf quand l'amplificateur de l'organe d'écriture doit être commandé à partir de la borne d'écriture et de lecture 25 36. En particulier, le drain du transistor 32 est relié à la borne 36, et sa source est reliée aux drains des transistors 46 et 48. La source du transistor 46 est reliée à l'amplificateur 40 et l'organe d'écriture 44 est relié à la source du transistor 48. L'application d'un signal négatif à la grille 33 du transis-30 tor 32 débloque ce transistor de façon à établir un circuit de passage d'un courant allant de la borne 36 aux drains des transistors 46 et 48. L'application, à ce moment, d'un signal négatif à la grille 34 du transistor 46 couple l'amplificateur de lecture à la borne 36 pour une opération de lecture. Pendant une opéra-35 tion d'écriture, l'application d'un signal négatif à la grille 38 du transistor 48 couple l'organe d'écriture de bit 44 à la borne 36. Toutefois, quand le transistor 46 est bloqué, l'amplificateur 40 70 09566 -12- 2037223 est isolé du reste du montage et, quand le transistor 48 est "bloqué, l'organe d'écriture 44 est isolé, le transistor 32 fonctionne quand l'élément de mémoire est incorporé dans un réseau d'éléments de mémoire de la manière qui sera décrite ci-après en 5 référence à la figure 4. la figure 4 illustre l'utilisation de l'élément de mémoire de la figure 1 dans une matrice dont les éléments de mémoire sont tous semblables et représentés chacun par un rectangle 50. Chaque élément de mémoire 50 comprend l'élément fondamental de la figure 10 1 constitué par les trois transistors 12, 14 et 16. Les deux transistors 24 et 26 de la figure 1 sont montés, dans le réseau de la figure 4, dans un unique circuit de lecture de bit 76 connecté à tous les éléments 50 d'une colonne de la matrice. La matrice comporte aussi des circuits de sélection X 58,des circuits de 15 sélection Y 70, un amplificateur de lecture 80, un organe d'écriture 82 et des circuits internes de lecture de bit 76. L'excitation d'un circuit de sélection X (verticale)choisit la rangée horizontale d'éléments qui lui sont connectés, tandis que l'excitation d'un circuit de sélection Y (horizontale) choisit une co-20 lonne verticale d'éléments. Le circuit interne de lecture de bit 76 fonctionne d'une manière analogue au^/fcransistors 24 et 26 représentés sur la figure 1. Chaque circuit de sélection X 58 représenté, qui reçoit une paire différente de signaux de sélection XA. et XB, comprend des transistors MOS 62, 64 et 66. les sources 25 des transistors 64 et 66 sont reliées ensemble à la masse de référence, leurs drains étant reliés ensemble à la source du transistor 62 et leurs grilles étant reliées respectivement à la borne d'entrée logique 69 et la borne d'entrée logique 71 de la matrice. La grille du transistor 62 est reliée à une borne soumise 30 à une tension (-20 volts par exemple), tandis que le drain du transistor 62 est relié à une entrée 65 à signal à trois niveaux. La sortie du circuit de sélection X 58 relie les drains des transistors 64 et 66 au conducteur de sélection X 56. La borne d'entrée 55 reçoit un signal à trois niveaux qui contribue 35 à la commande de la séquence lecture-régénération-écriture. Les bornes d'entrée 69 et 71 permettent la sélection logique de n'importe quel circuit de sélection en X de la matrice ; en ce qui concerne le circuit de sélection X représenté par un schéma 70 09566 -13- 2037223 détaillé sur la figure 4, ces entrées sont désignées par XAO et XBO. Quand les deux entrées XA.0 et XBO prennent le potentiel de la masse, les transistors 64 et 66 sont bloqués. Quand une tension négative est appliquée à la grille du transistor 62, le circuit 5 est débloqué et la tension appliquée à l'entrée 65, à trois niveaux possibles, est transmis au conducteur de sélection X 56. Cette action choisit la rangée horizontale d'éléments la plus haute et un élément de cette rangée est rendu actif en fonction du circuit de sélection Y excité. 10 La figure 4 représente aussi un circuit de sélection en Y 70 comprenant des transistors 72 et 74. Ces deux transistors sont connectés en série, la source du transistor 72 étant reliée au drain du transistor 74. Les grilles des transistors 72 et 74 sont reliées aux bornes d'entrée logiques 73 et 83. Le drain du tran-15 sistor 72 est relié au conducteur de bit 52 et la source du transistor 74 est reliée au conducteur de bit 78. En ce qui concerne le circuit de sélection Y représenté par un schéma détaillé sur la figure 4, les entrées sont désignées par YA0 et YBO. Quand les entrées YA0 et YBO sont portées à -20 volts, les transistors 72 20 et 74 sont débloqués, reliant ainsi le conducteur de bit 52 au conducteur de chiffre 78. Cette action choisit seulement la colonne verticale d'éléments la plus à gauche et, quand les signaux XA.0 et XBO sont présents, seul l'élément le plus haut de cette colonne est mis en action. De même, des combinaisons variées diffé-25 rentes de signaux d'entrée logiques aux bornes 73, 83 et 69, 71 choisissent un des seize éléments de mémoire représentés par la figure 4. Le circuit interne 76 de lecture de bits comprend des transistors 75 et 77 connectés de la même manière que les transistors 30 24 et 26 de la figure 1. Des tensions de commande sont appliquées aux bornes 79 et 81 de la même manière que les tensions Y^ et le sont au montage de la figure 1. Le bit du circuit intérieur de lecture de bit 76 est d'amplifier le courant de lecture pendant une opération de lecture et de stabiliser les conducteurs de bit 35 avant une opération de lecture. Pendant l'intervalle de temps t - t.j (figure 3), Yç est à -13 volts et est à -20 volts. 70 09566 -14- 2037223 Lorsque ceci se produit dans le cas du montage de la figure 4, la borne 79 est à -13 volts et la borne 81 est à -20 volts, ce qui rend le transistor 77 temporairement conducteur. Cette action stabilise les tensions des deux conducteurs de bit 52 et 54 à -17 volts 5 et -13 volts, respectivement. Pendant l'opération de lecture subséquente, si l'élément emmagasine un 0, le conducteur de bit 54 reste à -13 volts, le transistor 75 est débloqué par l'intermédiaire des transistors 72 et 74 et les conducteurs de chiffre 78, et l'amplificateur de lecture 80 quand il est débloqué, détecte un courant 10 de lecture. Pour une opération de lecture, l'organe d'écriture de chiffre 82 est choisi et une tension 1 ou une tension 0 est appliquée. au conducteur de bit 52 par l'intermédiaire des transistors 72 et 74. 15 Ainsi qu'on l'a mentionné précédemment, le cycle de régéné ration interprète une mauvaise indication d'un bit' et lui substitue une bonne indication du même bit. Avec le mode d'exécution de l'invention de la figure 4, l'opération de régénération se produit tous les deux cycles de mémoire et régénère une seule rangée hori-20 zontale d'éléments de mémoire. Pendant cette opération de régénération, toutes les entrées logiques Y 73, 83 sont sélectées, ainsi qu'une entrée logique X ( XAO et XBO, par exemple). Le signal d'entrée à trois niveaux appliqué à la borne 65 prend son niveau le plus négatif (-20 volts) après que les tensions des conducteurs de 25 bit 52 et 54 ont été stabilisées. Si un élément de mémoire particulier contient un 1, les conducteurs de bit 52 et 54 sont respectivement à -17 volts et au potentiel de la masse. Pendant une opération de régénération, le potentiel de -17 volts du conducteur de bit- 52 contraint l'élément de mémoire à contenir une bonne 30 indication du bit 1. De même, si un élément de mémoire particulier contient un 0, les conducteurs de bit 52 et 54 sont respectivement pratiquement au potentiel de la masse et à -13 volts. Pendant une régénération d'un bit 0, par conséquent, le potentiel.de la masse du conducteur de bit 52 contraint l'élément de mémoire à contenir 35 une bonne indication du bit 0. Dans le montage de la figure 4, comme dans celui de la figure 1, l'amplificateur de lecture 80 peut avoir une structure 70 09566 -15- 2037223 classique et fonctionne de façon à lire le courant traversant le conducteur de chiffre 78. L'organe d'écriture de chiffre 82 peut aussi avoir une structure classique et fonctionne pendant un cycle d'écriture de façon à écrire un 1 ou un 0 dans un élément 5 de mémoire choisi. On voit donc que l'élément de mémoire décrit ci-dessus comporte un nombre minimal de transistors et permet une lecture non destructive à de faibles puissances. Eh outre, l'emploi de signaux d'entrée à trois niveaux réduit le nombre de connexions par-10 tant des éléments de mémoire et facilite leur fabrication. Il va de soi que la présente invention n'a été décrite et représentée qu'à titre explicatif, mais nullement limitatif, et qu'elle est susceptible de recevoir diverses variantes sans sortir de son cadre. Légende des dessins Figure Repère 3 A Charge du conducteur de bit B Lecture C Déblocage D Régénération E Ecriture E Ecriture du bit 70 09566 -16- . 2037223 REVENDICATIONS 1. Cellule de mémoire électronique pouvant être connectée à une paire de conducteurs de bit et à au moins un conducteur de sélection et destinée,en outre, à être couplée, à un amplifi-5 cateur de lecture pendant un intervalle de lecture et à un amplificateur d'éeriture de bit pendant un intervalle d1écriture, ladite cellule étant caractérisée en ce qu'elle comprend un premier transistor, un second transistor et un troisième transistor connectés de façon à emmagasiner sélectivement une charge au point de 10 jonction de deux électrodes de deux transistors différents pour mémoriser une information binaire et pour produire un signal de lecture correspondant à la valeur de la charge emmagasinée et modifier cette dernière en réponse à des signaux d'écriture appliqués à la cellule de mémoire. 15 2. Cellule de mémoire selon la revendication 1, caractérisée en ce que la première électrode du premier transistor, à laquelle est associée une capacité inhérente, est reliée à la seconde électrode du second transistor à laquelle est également associée une capacité inhérente, le point de jonction des deux électrodes 20 constituant un noeud de mémorisation pouvant être porté à un potentiel compris dans l'une de deux gammes de potentiel respectivement associées aux deux valeurs binaires possibles. 3. Cellule de mémoire électronique selon la revendication 1, caractérisée en ce que les premier, second et troisième transis- 25 tors sont du type à effet de champ. 4. Cellule de mémoire électronique ayant une première borne et une seconde borne destinées à être connectées à une paire de conducteurs de bit, un noeud ou borne nodale d'enregistrement commun et une troisième borne destinée à être connectée à un 30 conducteur de sélection, le contenu de ladite cellule pouvant être détecté par un amplificateur de lecture et un bit pouvant être mémorisé dans la cellule sous l'action d'un amplificateur d'écriture, ladite cellule étant caractérisée en ce qu'elle comprend un premier transistor dont une première électrode est 35 reliée à ladite troisième borne, sa seconde électrode étant reliée au premier conducteur de bit et sa troisième électrode étant reliée à un noeud de mémorisation commun avec une première électrode d'un second transistor, et un troisième transistor dont 70 09566 -17- 2037223 une première électrode est reliée à ladite troisième borne, les deux autres électrodes des second et troisième transistors interconnectées de telle manière qu'ils soient en série entre une borne commune de potentiel de référence et le second conducteur 5 de bit, la capacité inhérente associée audit noeud de mémorisation pouvant emmagasiner une charge représentative d'un bit. 5. Cellule de mémoire selon la revendication 3, caractérisée en ce qu'elle comprend une première borne de commande, une seconde borne de commande et un quatrième transistor dont une première 10 électrode est reliée à l'un des conducteurs de bit, sa seconde électrode étant reliée à la première borne de commande et sa troisième électrode étant reliée au second conducteur de bit, et un cinquième transistor dont une première électrode est reliée à la seconde borne de commande, sa seconde électrode étant reliée 15 à la seconde électrode du quatrième transistor et sa troisième électrode étant reliée à la première électrode du quatrième transistor, les quatrième et cinquième transistors étant branchés de façon à être connectés entre les conducteurs de bit pour constituer un circuit de stabilisation de la tension des conduc-20 teurs de bit, et un circuit d'amplification du courant de lecture. 6. Cellule de mémoire selon la revendication 4, caractérisée en ce qu'elle comprend une borne d'entrée de lecture destinée à recevoir un signal d'excitation pendant un intervalle de lecture, une borne d'entrée d'écriture destinée à recevoir un signal 25 d'excitation pendant un intervalle d'écriture, un amplificateur de lecture et un amplificateur d'écriture de bit, un sixième transistor et un septième transistor dont les premières électrodes sont reliées respectivement à la borne d'entrée de lecture et à la borne d'entrée d'écriture, leurs secondes électrodes étant 30 reliées respectivement à l'amplificateur de lecture et à l'amplificateur d'écriture et leurs troisièmes électrodes étant reliées ensemble à l'un des conducteurs de bit, les sixième et septième transistors étant connectés de façon à assurer une sélection et une liaison séquentielles des amplificateurs de lecture et 35 d'écriture audit conducteur de bit. 7. Cellule de mémoire selon la revendication 4, caractérisée en ce qu'elle comprend en outre une quatrième borne et un huitième 70 09566 -18- 2037223 transistor dont une première électrode est reliée à la seconde borne de sélection tandis que ses seconde et troisième électrodes sont interposées entre le conducteur de bit et les troisièmes électrodes des sixièmes et septième transistors. 5 8. Cellule de mémoire électronique destinée à être connectée à une paire de conducteurs de bit et à au moins un conducteur de sélection et à être sélectivement couplée à un amplificateur de lecture pendant un intervalle de lecture et à un amplificateur d'écriture de bit pendant un intervalle d'écriture, ladite cellule 10 étant caractérisée en ce qu'elle comprend un premier transistor et dont une première électrode peut être connectée au conducteur de sélection dont une seconde électrode peut être connectée à l'un des conducteurs de bit, sa troisième électrode étant reliée à un noeud de mémorisation commun à une électrode d'un second transis-15 tor dont une seconde électrode est reliée à une borne de potentiel de référence commun et un troisième transistor dont une première électrode peut être reliée au conducteur de sélection, sa seconde électrode étant reliée à la troisième électrode du second transistor et sa troisième électrode pouvant être reliée au second con-20 ducteur de bit, la capacité inhérente associée au noeud permettant d'emmagasiner des charges le portant à des potentiels compris dans l'une de deux gammes de potentiel respectivement associées aux deux valeurs binaires possibles. 9. Cellule de mémoire électronique destinée à être connectée 25 à une paire de conducteurs de bit et à au moins un conducteur de sélection à être sélectivement couplé à un amplificateur de lecture pendant un intervalle de lecture et à un amplificateur d'écriture de bit pendant un intervalle d'écriture, ladite cellule étant caractérisée en ce qu'elle comprend un premier transistor dont 30 une première électrode peut être reliée au conducteur de sélection, sa seconde électrode pouvant être reliée à l'un des conducteurs de bit et sa troisième électrode étant reliée à un noeud de mémorisation commun, à l'une des électrodes d'un second transistor dont la seconde électrode est reliée au second conducteur de 35 bit, et un troisième transistor dont une première électrode peut être reliée au conducteur de sélection, sa seconde électrode étant reliée une borne commune de potentiel de référence et sa troisième électrode étant reliée à la seconde électrode du second tran 70 09566 -19- 2037223 sistor, la capacité inhérente associée au noeud commun pouvant emmagasiner une charge le portant à des potentiels compris dans l'une des deux gammes de potentiel associées aux deux valeurs binaires possibles. 5 10. Cellule de mémoire électronique pouvant être connectée à une borne d'écriture et de lecture de bit et à un conducteur de sélection, ladite cellule étant sélectivement couplée à un amplificateur de lecture pendant un intervalle de lecture et à un amplificateur d'écriture de bit pendant un intervalle d'écri-10 ture, ladite cellule étant caractérisée en ce qu'elle comprend un élément de mémorisation binaire destiné à être relié au conducteur de sélection et comportant deux bornes de conducteurs de bits, une première borne de commande, une seconde bornesde commande et une paire de transistors connectés entre les bornes des conducteurs 15 de bit et en outre, aux première et seconde "bornes de commande et à la borne d'écriture et de lecture, ces deux transistors étant connectés de façon à stabiliser les tensions aux bornes des conducteurs de bit avant un intervalle de lecture, et à amplifier le courant qui sera lu par l'amplificateur de lecture pendant un 20 intervalle de lecture. 1î. Cellule de mémoire électronique selon la revendication 10, caractérisée en ce que les deux transistors sont interconnectés l'un à l'autre de façon que la première électrode de l'un des transistors soit reliée à la troisième électrode du second tran-25 sistor, la seconde électrode du premier transistor étant reliée à la fois à la première électrode du second transistor et à la première borne de commande, la troisième électrode du premier transistor étant connectée à l'un des conducteurs de bit et la première électrode du second transistor étant reliée à la seconde 30 borne de commande. 12. Mémoire électronique à accès direct formée d'un certain nombre de cellules de mémoire disposées selon les lignes et les colonnes d'une matrice et capables chacune de mémoriser un bit d'information et comportant un amplificateur de lecture et un 35 amplificateur d'écriture reliés eh commun à une ligne de lecture-écriture, ladite mémoire étant caractérisée en ce qu'elle comprend une paire de conducteurs de bit reliés à chaque cellule de mémoire de chaque colonne, un conducteur de sélection de ligne relié à 70 09566 -20- 2037223 chaque cellule de mémoire de chaque ligne, un circuit de sélection de ligne pour choisir logiquement une ligne particulière de cellules de mémoire, et un circuit interne de lecture connecté aux conducteurs de bit et destiné à stabiliser les tensions des con-5 ducteurs de bit avant un intervalle de lecture et à amplifier le courant circulant dans au moins un conducteur de bit pendant -un intervalle de lecture, et un circuit de sélection de colonne relié au circuit interne de lecture pour choisir logiquement une colonne particulière*de cellules de mémoire et pouvant en 10 outre établir une liaison entre le circuit interne de lecture et le conducteur d'écriture et de lecture.