FR 2027309 A1 19700925 FR 6942871 A 19691211 OV 42871 1 2027309 La présente invention est relative à des mémoires de lecture seulement appartenant à des machines à calculer numériques et se rapporte plus particulièrement à l'amélioration des possibilités de fonctionnement de ces mémoires en prenant les compléments à la 5 fois des rangées et des colonnes de la matrice de mémoire jusqu'à ce que le nombre de uns dans une rangée quelconque et dans une colonne quelconque soit inférieure la moitié du nombre de bits d'une rangée ou d'une colonne quelconque et en emmagasinant simultanément des bits de repère représentant les rangées et les co-lOlortnes affectées de compléments . On sait que les mémoires à lecture seulement sont limitées du fait de la capacité d'attaque limitée d'un dispositif d'attaque de mot unique .Elles sont limitées en outre par le nombre de mots pouvant être emmagasinés en raison du nombre limité d'entrées des 15 portes OU à la sortie de la mémoire . L'invention-vise à obtenir une information maximale de sortie d'une mémoire en réduisant à une valeur minimale le nombre de bits qui y sont emmagasinés .L'avantage d'une faible puissance d'utilisation pour une matrice de mémoire est décrit dans le brevet 20 des Etats-Unis d'Amérique N° 2 976 520 .Une solution a été donnée à ce problème en réduisant à une valeur minimale le nombre de composants grâce à l'emploi d'un code binaire cyclique qui est décrit dans le brevet des Etats Unis d'Amérique N° J> 146 4^6 . Dans le brevet des Etats Unis d'Amérique N° 2 8ll 11J>. Il est établi que 25 les matrices de mémoire peuvent devenir peu sûres si leur dimension est augmentée . Selon l'invention , les possibilités de fonctionnement d'une mémoire à lecture seulement sont augmentées en prenant sélectivement les compléments de chaque rangée et de chaque colonne de la 30 mémoire jusqu'à ce que le nombre de uns emmagasiné dans une rangée ou une colonne quelconque de la matrice ne soit pas supérieur à la moitié du nombre de bits contenu dans la rangée ou la colonne de mémoire respectivement .Simultanément, un premier jeu de bits de repère est emmagasiné de façon à représenter les rangées com-35 plémentées et un second jeu de bits de repère est emmagasiné pour représenter les colonnes complémentées . Selon un aspect plus particulier de l'invention , il est fourni une matrice de mémoire dans laquelle la présence ou l'absence d'un élément tel qu'une résistance ou une diode signifie un l.ou 40un 0 respectivement .Dans le dispositif de Jjémoire de l'invention, BAD ORIGINAL 69 42871 2 2027309 chaque rangée et chaque colonne de la matrice est le complément de la rangée de la colonne ayant un nombre de 1 plus grand que la moitié du nombre de bits dans une rangée ou une colonne donnée . Il est prévu des moyens pour emmagasiner un bit de repère 5 pour chaque rangée affectés d'un complément et un bit de repère pour chaque colonne complémentée, cette dernière pouvant être lue en même temps que la mémoire . D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description suivante , donnée à titre 10 d'exemple et faite en référence aux dessins annexés, dans lesquels : la Pig.l est un schéma électrique d'une mémoire de lecture seulement à quatre mots et à six bits ; la Fig.2 représente la mémoire de la Fig.l, les diodes étant 15 connectées et représentées sous la forme de portes OU j la Fig.3 représente la mémoire des Pig.l et 2 à laquelle l'invention a été appliquée •. Deux techniques sont ordinairement utilisées pour la conception d'une mémoire de lecture seulement . La première tech-20 nique consiste à employer un dispositif qui présente deux états stables pour chacun des éléments de mémoire .La seconde technique consiste à utiliser un certain dispositif tel qu'une diode ou une résistance qui, lorsqu'elle est présente, signifie un 1 et lorsqu'elle est absente signifie un 0. C'est ce second type 25 de mémoire de lecture seulement auquel se rapporte l'invention. A la Pig.l par exemple, il est représenté une mémoire à quatre mots et à six bits par mot .11 existe quatre lignes de mots W1,W2,W3 et W4. Il existe six lignes de bits 2^ à 2^ . Des diodes 10 à 13 connectent la ligne de mots W1 à la ligne 30 de bits 2°,21,2^ et 2^ respectivement . Des diodes 14 à 16 0 2 connectent les lignes de mots W2, aux lignes de bits 2 ,£ et ij. 2 respectivement . Des diodes 17 et 18 connectent la ligne de 2 ^ mots W3 aux lignes de bits 2 et 2^ respectivement . Des diodes il 19*20 et 21 connectent la ligne de mots W aux lignes de bits 13 5 35 2 ,2^ et 2J respectivement . Deux basculeurs de décodage A et B sont connectés, au moyen de portes ET 22 à 25, aux lignes de mots W1 à W4 . Les lignes 0 5 de bits 2 à 2 sont connectées au moyen de résistances 26 à une borne d'alimentation négative 27 . 40 Dans cette matrice, les quatre lignes de mots W1 à W4 sont BAD ORIGINAL 69 42871 5 2027309 excitées sélectivement par les états de sortie des basculeurs d'adresse de décodage A et B. L'une quelconque des lignes peut être décodée en lui appliquant une tension dans l'état 1 , comme il est bien connu dans la technique .Lorsque ceci se produit, 5 les diodes situées aux intersections menant aux lignes de bits ont pour effet de faire apparaître les états de sortie représentant des uns sur les lignes de bits . Deux problèmes se posent pour la conception d'une telle mémoire .Le premier problème réside en ce que chacune des portes 10 ET 22 à25 doit être capable d'attaquer autant de chsr.ge qu'il existe de bits dans le mot . Ceci n'est pas difficile pour le cas du mot à six bits qui est représenté à la Fig.l mais le problème devient très difficile pour des mots dont la longueur est supérieure à la capacité d'attaque de mot unique . 15 Le second problème réside en ce que chaque porte OU doit avoir autant d'entrées qu'il existe de mots dans la mémoire .Ceci n'est pas un problème important pour la mémoire à quatre mots représentée à la Fig.l mais pour des mémoires ayant un plus grand nombre de mots, il devient très difficile . 20 Selon l'invention, les deux problèmes sus-âaentionnés sont simplifiés en prenant les compléments des rangées et des colonnes de la matrice jusqu'à ce que le nombre de 1 d'une rangée ou d'une colonne quelconque n'excède pas la moitié du nombre de bits contenus dans une rangée ou une colonne respectivement .Simultané-25 ment, un jeu de bits de repère est emmagasiné pour représenter chaque rangée qui a été affectée d'un complément . Un autre jeu de bits de repère est emmagasiné afin de représenter le nombre de colonnes ayant été affectées de compléments . La conception d'une telle mémoire de lecture seulement peut 30 être examinée en partant d'une mémoire à deux rangées et deux colonnes et en continuant ensuite progressivement jusqu'à ce que la configuration désirée soit atteinte . A titre d'exemple, l'agencement représenté à la Fig.l indique qu'il existe douze 1 et douze 0 dans cette mémoire . L'agencement 35 est représenté par le Tableau I s T A B L E A U I W1 1 0 1 0 i: .1 W2 0 1 0 1 0 î W3 0 0 1 1 0 0 W4 1 0 1 0 î 0 •AB WWûINAt 69 42871 2027309 Afin de réduire la charge de chaque dispositif d'attaque, on prend le complément de chaqueorangée lorsque le nombre de 1 est supérieur à la moitié du nombre de bits . Par exemple, la rangée contient quatre 1 de sorte que l'on 5 prand son complément .Une position binaire supplémentaire est utilisée dans la mémoire pour emmagasiner un bit de repère pour chaque rangée affectée d'ion complément . Ainsi, le changement dû à l'emmagasinage des bits de repère est représenté dans le Tableau II. 10 TABLEAU II bit de repère de commande de mot W1 010100 1 W2 010101 0 W3 001100 0 W4 101010 0 p On voit maintenant que la colonne 2 du Tableau II contient trois 1 . Un second stade consiste maintenant à affecter un complément à cette colonne .Un mot de commande de bits (BCW) est également mis en mémoire pour indiquer les colonnes affectées 20 de compléments .La colonne 4 étant complémentée, la matrice obtenue est représentée par le Tableau III . T A B L EAU III 25 2 ' La colonne 2 étant affectée d'un complément on voit maintenant que le mot W4 contient un nombre de 1 supérieur à la moitié 30 du nombre de Mts . Ainsi, on répète de nouveau le premier stade et on obtient la matrice représentée dans le Tableau IV. TABLEAU IV ¥1 0 10 0 0 0 1 W2 0 10 0 0 10 35 W3 0010000 W4 0100011 BCW 0 0 0 10 0 0 On voit maintenant que la colonne 2 contient un nombre de 1 supérieur à la moitié du nombre de bits .On répète donc le stade 2 et le résultat est représenté dans le Tableau V. W1 0 1 0 0 0 0 1 W2 0 1 0 0 0 1 0 W3 0 0 1 0 0 0 0 W4 1 0 1 1 1 0 0. BCW 0 0 0 1 0 0 0 BAD ORIGINAL 69 42871 5 2027309 TABLE A..U„ V W1 W2 W3 W4 BCW OOOOOOl 0 0 0 0 0 1 0 0. 1 1 0 0 0 0 0 0 0 0 0 1 1 0 10 10 0 0 A ce point , on voit qu1aucune colonne ni aucune rangée ne contient plus de la moitié du nombre de 1 respectivement.Ainsi une matrice représentée par le .Tableau Y représente une solution optimale aux problèmes qui limitent de telles mémoires. On répète les stâdes décrits ci-dessus sur toute matrice donnée en même temps que l'on produit les bits de repère de commande de mot et un mot de commande de bits jusqu'à ce que le nombre de 1 dans toutes les rangées et dans toutes les colonnes ne soit pas supérieur à la moitié du nombre de bits . Dans l'exemple représenté dans le Tableau Y, en ajoutant deux 1 supplémentaires mot de commande de bit et deux 1 supplémentaires aux bits de repère de commande de mot, le nombre de 1 est réduit de 12 à 4 .Ce qui est plus important toutefois,c'est que la charge du dispositif d'attaque de mots est toujours la moitié du no&bre de bits et il suffit que la porte OU ait la moitié du nombre d'entrées comme mots . A la Fig.2, il a été représenté la matrice de la Fig.l dans laquelle ont été montées les portes OU.Les connexions entre les lignes de mot et les lignes de bit ont été représentées par vin simple point . Chacune des portes OU de sortie 31 à 36 comporte quatre lignes d'entrée .La porte OU 31 est connectée aux lignes W1 et W2. La porte OU 32 est connectée aux lignes W1 et W2. La porte OU 32 est connectée aux lignes W1 et W4 .La porte OU 33 est connectée aux lignes W1 et W3. La porte OU 34 est connectée aux lignes Wl, W3 et W4 .La porte OU 35 est connectée à la ligne W2. La porte OU 36 est connectée aux lignes Wl et W4 . Par opposition à la matrice représentée aux Fig.l et 2 ,on notera que la matrice représentée à la Fig.3 est simplifiée et présente des possibilités accrues . La Fig.3 représente un mode de réalisation de l'invention appliqué à la matrice représentée dans le Tableau I mais modifiée de manière à correspondre à la matrice représentée dans le Tableau V. ORIGINAL 69 428.71 2027309 A la Fig.3, il a été ajouté une porte OU supplémentaire 37 pour extraire et lire les bits de commande de mot .Un jeu de portes OU exclusif 41 à 47 est utilisé afin d'extraire , de lire et de reconstruire le mot initial .La porte OU 31,est connectée 5 à la porte OU exclusif 41 dont la sortie est connectée à la porte OU exclusif 51• La porte OU 32 est connectée à la porte OU exclusif 42 dont la sortie est connectée à la porte OU exclusif 52. La porte OU 33 est connectée à la porte OU exclusif 43. La seconde entrée de la porte OU exclusif 43 est connectée à la !0 ligne de mots de commande de bit . La sortie de la porte 99 exclusif 43 est connectée à une entrée de la porte OU exclusif 53» La porte OU 34 est connectée à une entrée de la porte OU exclusif 44 dont la sortie est connectée à une entrée d'une porte OU exclusif 54 .La porte 35 est connectée à une entrée de la 15 porte OU exclusif 45. La seconde entrée de la porte OU exclusif 45 est connectée à la ligne de ibots de commande de bit . La sortie de la porte OU exclusif 45 est connectée à une entrée de la porte OU exclusif 55» La porte OU 36 est connectée à une entrée de la porte OU exclusif 46 dont la sortie est connectée à une 20 entrée de la porte OU exclusif 56. La porte OU 37 est connectée à line entrée d'une porte OU exclusif 47 dont la sortie sert à alimenter la ligne 58 qui est connectée à la seconde entrée de chacune des portes OU exclusif 51 à 56 . Les lignes de sortie provenant des portes OU- exclusif 51 à 56 sont les lignes de 0 5 25 sortie de bit 2 à 2r respectivement . Les connexions menant à l'entrée de la porte OU 37 correspondent aux 1 de la colonne des bits de mot de commande du Tableau V .Les connexions entre la ligne BCW et les portes OU exclusif 4l à 46 correspondent aux 1 du mot BCW du Tableau V. 30 le circuit logique de la 34g.3 reconstruit le mot initial désiré de la manière suivante s A* - ieme de mot- choisi B^ - îème (lecture à chaque cycle) 35 W CL. - A -# B c c A est le bit de commande du mot choisi Bq est le bit de commande du mot de commande de bit . BAD ORIGINAL 69 42871 7 2027309 A* B* C Virale sortie 1 1 m 0 0 0 0 1 1 1 1 Sprtie - ABC+ABC+ABC+ABC -r.( B C + B C) + A (BC+.BC J = A? © B* © C 1 1 w dans laquelle © = ou exclusive Pour illustrer la lecture du mot 1. Mot 1= 0 0 0 0 0 0 1 = A Mot de commande de bit 0 1 0 1 0 0 0 = B A ® B = 0101001 cw = 1 111111 - A © B ® C = 101011 w Le dernier mot est le mot dé.siré . La'Fig.3 représente la matrice de mémoire munie des circuits de sortie de conversion • Aucune ligne de mot n'est nécessaire pour attaquer plus de deux charges et aucune porte OU ne nécessite plus de deux entrées . Bien que cette mémoire de lecture seulement ait été décrite **ëc des portes ET et OU , il est clair qjœ d'autres types d'éléments logiques peuvent également être utilisés .Les mémoirès utilisant des séries de noyaux magnétiques , des armatures de condensateur et des transformateurs linéaires pourront employer l'invention pour réduire les conditions de charge et d'éventail d1 entrée . De plus, on notera qjie le mot de commande de bit est utilisé avec un circuit logique comprenant les porte OU exclusif 4l à 47 . Le mot de commande de bit peut être mécanisé par l'emploi de portes OU 31 à 37 à condition qu' elles réçoivent la sortie ainsi que son complément . Les connexions entre la porte ET 33 (Fig.3) et la porte OU exclusif 53 peuvent être constituées sans employer de porte OU exclusif 43 en employant simplement le com- 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 69 42871 8 2027309 plément de la porte OU 33 pour fournir la première entrée de la porte OU exclusif 53 • Ainsi, lorsqu'un mot de commande de bit est désigné ici, il est entendu qu'il peut être mis en oeuvre au moyen du circuit logique représenté à la Fig.3 ou en choisis sant des prises convenables des portes ou eomplémentées . 69 42871 9 2027309 REVENDICATIONS 1-Mémoire de lecture seulement dans laquelle la présence ou l'absence d'un élément dans une matrice d'emmagasinage signifie un 1 et un 0 respectivement ,comprenant un moyen pour augmenter 5 la capacité d'attaque d'un dispositif d'attaque de mot unique ainsi que le nombre de mot s qoi peuvent être emmagasinés, caractérisé en ce qu'il comprend vin moyen représentant le complément de chaque bit d'un mot donné, dans lequel le nombre d'éléments du laot donné excède la moitié du nombre de bits du mot, un moyen lisible en 10 même temps que le mot destiné à emmagasiner un repère désignant les mots dont les bits sont affectés de compléments, un moyen représentant le complément de chaque bit de chaque colonne de la matrice dans lequel le nombre d'éléments excède la moitié du nombre de bits contenus dans une colonne donnée , et un moyen lisible 15 en même temps que chaque colonne , destiné à emmagasiner un repère indiquant les colonnès dont les bits ont été affectés de compléments . 2-Dispositif suivant la revendication 1, caractérisé en ce qu'il est prévu des moyens sensibles au décodage des mots emma- 20 gasinés dans la matrice et à un repère au moins afin de reconstruire les mots emmagasinés dans la matrice » 3-Dispositif suivant la revendication 1, caractérisé en ce qu'il comprend des portes OU de sortie dont le nombre correspond au nombre de bits des mots et dont les entrées sont connectées à 25 chaque ligne de mot lorsqu'un état 1 doit être décodé, une porte OU de bit de repère connectée à chaque ligne de mot lorsque le mot a été affecté de son complément , des portes OU exclusif dont chacune a une entrée alimentée par l'une des portes OU de' sortie et la porté OU de bit de repère, une seconde entrée connectée à 30 un© ligne de mot de commande de bit pour chaque colonne dont les bits sont affectés de complément et des portes OU exclusif dont le nombre correspond au nombre de bits de chacun des mots et ayant chacune une entrée alipentée par la sortie des portes OU exclusif correspondant aux colonnes et ayant toutes une seconde entrée 35 alimentée par la sortie de la porte OU exclusif connectée à la porte OU de bit de repère . 4-Dispositif suivant la revendication 1, caractérisé en ce que le moyen représentant le complément de chaque bit de chaque colonne de la matrice comprend un registre destiné à emmagasiner i^Q un mot de commande de bit . bad 69 42871 10 2027309 5-Dispositif suivant la revendication 1, caractérisé en ce que le moyen représentant le complément de chaque bit de chaque colonne de la matrice comprend des portes OU de sortie ayant des connexions appliquées sélectivement à la sortie ou à son complément pour fournir un mot de commande de bit mécanisé . 6-Procédé d'amélioration de la coopération entre une matrice pour calculateur de mémoire à lecture seulement dans laquelle la présence ou l'absence d'un élément-dans une rangée ou une colonne représente un 1 ou un 0 respectivement et son dispositif de commande et de sortie , caractérisé en ce qu'il consiste à prendfce le complément de tous les bits de chaque rangée et de chaque colonne de la matrice jusqu'à ce que le nombre d'éléments d'une rangée ou d'une colonne donnée soit inférieur à la moitié du nombre de bits de cette rangée ou de cette colonne , h emmagasi- " ner un premier jeu de bits de repère représentant les rangées affectées de compléments à emmagasiner un second jeu de bits de repère représentant les colonnes affectées de compléments et à la lecture des données représentées par les 1 et les 0 provenant de la mémoire , à lire parmi les jeux de bits de repère ceux qui représentent les rangées et les colonnes extraites de la mémoire de façon à corriger les données lues afin de représenter les données envisagées . 7-Procédé suivant la revendication 6, caractérisé en ce que les signaux extraits.de la mémoire sont reconstruit» pour compenser l'opération de prise de compléments. 8-Proeédé d'augmentation de la capacité d'attaque des dispositifs d'attaque de mots uniques afin de lire une mémoire d'une matrice de mémoire à lecture seulement pour calculateur dans laquelle la présence ou l'absence d'éléments signifie tan 1 ou un 0 respectivement,caractérisé en ce qu'il consiste à prendre les compléments de chaque mot de mémoire lorsque le nombre d'éléments est supérieur à la moitié du nombre de bits du mot, à emmagasiner dans la mémoire un bit de repère peur chacun des iiots , le bit de repère indiquant la prise de compléments à la lecture de chacun des mots de la mémoire, à lire le bit de repère . 9-Procédé suivant la revendication 8, caractérisé en ce qu'il consiste , au moment de la lecture de la mémoire, à reprendre le complément des bits choisis pour compenser la prise de complément. 10-Procédé d'augmentation du nombre de mots pouvant être mis en mémoire sans excéder le nombre d'entrées des portes OU à BAD ORIGINAL 69 42871 ii 2027309 la sortie d'une mémoire d'uae matrice de mémoire à lecture seulement pour calculateur dans laquelle la présence ou l'absence d'un élément dans une colonne quelconque représente un 1 ou un 0 respectivement , caractérisé en ce qu'il consiste à prendre les 5 compléments de tous les bits de chaque colonne lorsque le nombre d'éléments excède la moitié du nombre de bits contenus dans chaque colonne, à mettre en mémoire un bit de repère destiné à chaque colonne qui représente la prise de complément et, à la lecture de chaque colonne de la îaatrice, à lire le bit de re~ 10 père , et un moyen de correction destiné à récupérer les données -envisagées .