FR 2047058 A1 19710312 FR 7023009 A 19700622 70 23009 t 2047058 La présente invention se rapporte aux systèmes dremmagasina-ge d'information à mémoire électronique du type utilisé dans les calculatrices digitales ou numériques et concerne, plus particulièrement, un montage sélecteur d'adresse perfectionné. 5 Dans les calculatrices modernes organisées en mots, chaque mot d'information est emmagasiné et retrouvé à une adresse séparée .dans -Ta mémoire.. Lorsqu' on désire mémoriser de grandes quantités de données, il est nécessaire de prévoir un système de mémoire comportant un .très .grand nombre d'adresses capables, chacune, de 10 recevoir un mot composé de plusieurs chiffres ou bits binaires. Dans une mémoire électronique à l'état solide, par exemple, chaque rangée d'éléments ou cellules de mémoire a une adresse particulière qui définit'Tin emplacement matériel séparé. Chaque rangée de cellules permet de mémoriser un mot d'information et chaque cel-15 Iule de la rangée est capable de recevoir un bit d^information élémentaire. Un signal d'adresse, généralement sous forme binaire, est décodé chaque fois qu'on désire sélectionner un conducteur dsadresse particulier couplé avec une rangée de cellules particulières» Dans une calculatrice, la mémoire principale comporte géné-20 ralement un nombre fixe d'adresses' qui contiennent des mots d'information. Lors du fonctionnement normal de la calculatrice pour lequel on utilise une mémoire à tores magnétiques, il se produit des appels de données contenues dans la mémoire» Ces appels se présentent sous la forme d'une séquence de lecture de mémoire au cours 25 de laquelle le contenu d'une adresse prédéterminée est détectée et transféré au processeur central ou à un autre emplacement. Généralement, on ne transfère que le contenu d'une seule adresse à la fois. Par conséquent, une seule adresse doit être sélectée au cours d'un cycle lecture-écriture de la mémoire. Juste après un change= 30 ment d'adresse, il est important que l'adresse antérieure et la nouvelle adresse ne soient pas toutes deux sélectionnées lorsqu'une lecture doit être effectuée à la nouvelle adresse. A cet effet9 on prévoit généralement line période d'attente qui se prolonge jusqu'à ce que la nouvelle adresse soit la seule adresse sélectionnée, 35 ce qui assure une récupération précise des données voulues. Etant donné qu'il est nécessaire que la nouvelle adresse se stabilise, un tel mode de fonctionnement limite la vitesse de sélection dans la mémoire et, par conséquent^ la vitesse de fonctionnement de la calculatrice . 70 23009 2 2047058 Un autre problème relatif, à la sélection de? adresses, en particulier dans un système de "mémoire à l'état solide, concerne la destruction de données due à la sélection multiple de plusieurs conducteurs d'adresse,, Si plusieurs adresses sont simultanément sé-5 lectionnées au cours de 1-' intervalle de changement d'adresse, même pour un temps .relativement court8 des apports de courant de détection importants peuvent se. produire à partir de cellules de mémoire correspondantes de rangées adjacentes, ■ ce qui peut provoquer une modification inopinée des données rangées à ces emplacements de 10 bit» ' • ' Les techniques'existantes destinées à éviter la sélection •de. conducteurs dradresse multiples exigent l'utilisasion d''une impulsion d'inhibition périodique au cours de chaque intervalle de changement d'adresse pour empêcher toute sélection de conducteur 15 d'adresse. C'est là une technique coûteuse qui axige l'utilisation d'un montage supplémentaire■pour produire des implosions d'inhibi-' tion. En - outré, ces --impulsions - drinhibition 'doivent-être synchronisées avec les instants auxquels se produisent les changements d'adresse. Ceci introduit un retard supplémentaire indésirable 20 dans le montage de distribution des impulsions d'inhibition. 1*invention a principalement pour objet de créer un dispositif nouveau et perfectionné permettant de résoudre les problèmes mentionnés ci-dessus. • Suivant l'invention,, il est prévu un système de mémoire élec-25 "cronique comprenant i - a) une série de conducteurs d?entrée d'adresse destinés à recevoir chacun un signal ô.!entrée binaire comportant un flanc a-vant-'et'un flanc- arrière ; b)"- une série de circuits de sélection couplés chacun à un 30- conducteur d * entrée dfadresse et comprenant chacun un premier montage binaire couplé avec le conducteur d'entrée et capable, en réponse au flanc avant du signal d*entrée? de générer un premier signal de' sortie- ayant un flanc avant-retardé par rapport à celui du signal' dJentréef et un second montage binaire couplé avec le conduc-35 teur d'entrée et capable, en'Répons® au flanc avant du premier signal de sortie, de générer un-second, signal de sortie ayant un flanc avant retardé par rapport à celui du premierf ce second montage binaire- ët-ant en "outré capable s en réponse au flanc arrière du signal d'entrée, de générer un flanc arrière du second signal de 70 23009 3 2047058 sortie retardé par rapport à celui du signal d'entrée, le flanc arrière du premier signal de sortie étant également retardé par rapport au flanc arrière du second signal de sortie ; c} des décodeurs comportant une série de "bornes d'entrée et 5 de sortie connectées aux circuits de sélection précités, de manière à recevoir les premier et second signaux de sortie précédemment mentionnés de ces circuits, et d) un montage d'emmagasinage à mémoire comprenant line série de conducteurs d'adresse couplés aux décodeurs, les circuits de 10 sélection précités fonctionnant de manière à empêcher la sélection simultanée de plusieurs conducteurs d'adresse. Dans la forme d'exécution préférée, le montage est interposé entre un conducteur d'entrée d'adresse et un circuit décodeur de mémoire et fonctionne de manière à empêcher la sélection de plu-15 sieurs conducteurs d'adresse de mémoire à la fois. le circuit de sélection comporte une "borne d'entrée connectée à l'un des conducteurs d'entrée d'adresse et destinée à recevoir un signal d'excitation d'entrée comportant un flanc avant et un flanc arrière. Le circuit de sélection comprend, en outre, des premier et second 20 montages binaires tous deux couplés avec la borne d'entrée du circuit de sélection. Le premier montage "binaire est capable3 en réponse au flanc avant du signal d'excitation d'entrée, de générer un premier signal de sortie dont le flanc avant est retardé par rapport à ce-25 lui du signal d'excitation d'entrée. Le second montage binaire est capable, en réponse au flanc avant du premier signal de sortie, de générer un second signal de sortie dont le flanc avant est retardé par rapport à celui du premier. Le second montage binaire est, en outre, capable, en réponse au flanc arrière du signal d'entrée, 30 de générer un flanc arrière du second signal de sortie retardé par rapport au flanc arrière du signal d'entrée. En outre, le flanc arrière du premier signal de sortie est retardé par rapport à eelui du second. Les premier et seeond signaux de sortie sont de polari- *• tés opposées, c'est-à-dire que ce sont des signaux complémentaires. 35 Les signaux complémentaires, qui sont appliqués à des déco deurs d'adresse, empêchent la sélection de conducteurs d'adresse multiples. Lors du fonctionnement effectif, les niveaux de sélection des signaux complémentaires n'apparaissent jamais en même temps. En conséquence, lorsqu'on passe d'une adresse donnée à une 70 23009 4 2047058 autre, aucun adressage multiple ne se produit. Par contre, il existe un cas dans lequel aucune adresse n'est sélectionnée. On peut désigner ce cas sous le nom de "troisième état'" (de non sélection) % les premier et second états correspondant à l'adresse antérieure 5 et à la nouvelle adresse. En conséquence, l'un des avantages du système suivant l'invention réside en ce qu'il permet de réaliser un circuit de sélection qui engendre des signaux complémentaires et qui, en outre, empêche par inhérence la sélection d*adresses multiples. Un autre" tO avantage réside en ce que le montage suivant l'invention peut être utilisé avec un système de mémoire sans qu'il soit nécessaire de prévoir un montage supplémentaire complexe pour empêcher la sélection multiple. L'absence d'un tel montage supplémentaire se traduit par une économie de prix de revient importante. 15 D'autres caractéristiques et avantages de la présente inven tion ressort iront de la description qui va suivre § faite en regard des dessins annexés et donnant à titr© "xplieatif^ et nullement limitatif «june forme de réalisation conforme- à l'invention. Sur ces dessins î 20 Les figures 1 (a) et 1 (h) représentent, respectivements un mon tage de sélection et un décodeur de la technique antérieure. Les lignes (c) à (l) de la figure 1 montrant les relations temporelles associées au montage des figures 1 (a) et 1 (b), La figure 2a représente un mode de réalisation préféré du 25 montage de sélection suivant 1:invention. La figure 2b représente les forme s d'onde associées au montage de sélection suivant 15 invention5 et La figure 5 représente un systè&e de mémoire utilisant le montage de sélection suivant 1* invention, 30 Avant de décrire le montage suivant l'invention tel qu'il est représenté sur les figures 2as 2b et 3, il est avantageux d'examiner un montage de sélection de la technique antérieure et de discuter certains des inconvénients de e-3lui-ci<> Un montage de ce genre est représenté sur la figura 1a où l'on peut voir qu'il comprend 55 deux circuits inverseurs 5 et 6 montés en série. Comme c'est d'ailleurs également le cas dans le montage c.e sélection suivant 1s invent ion, les circuits représentés sur la figure 1a sont interposés entre des conducteurs d'entrée de données et des circuits décodeurs de mémoire. Un aœata-sg© décodeur de mémoire, qui comprend des portes 70 23009 2047058 de décodage 7, est représenté sur la figure 1b et diverses relations temporelles ,sont représentées sur les lignes c à 1 de la figure 1. Par commodités deux .signaux d'information d'entrée seulement 5 sont utilisés. Ces signaux sont représentés sur les lignes o et f de la figure 1 pour une séquence d'adresses particulière et sont désignés logiquement comme étant les signaux d'entrée A^ et B^. Chacun des circuits de sélection comporte également des signaux de sortie jumelés complémentaires, logiquement désignés par Aq, 10 Aq' et BQ, Bq'. Le tableau de vérité ci-après indique les entrées binaires qui sont décodées en quatre adresses particulières (ADD1-ADD4) par le montage de la figure 1b : ADD1 0 0 ADD2 t 0 ADD3 0 1 ADD4 1 1 Si l'on examine, plus particulièrement, les relations temporelles des lignes c à 1 de la figure 1r on peut voir que les pério-25 des de temps , ?2 et P^ représentent des intervalles d'adresse au cours desquels mie unique adresse est sélectée. A titre d'exemple, on a supposé que l'adresse 4 est sélectée pendant les périodes P.j et P^ et que l'adresse 1 est sélectée pendant la période ?£• Les lignes ç, d et e de la figure 1 représentent, respecti-50 vement, les formes d'onde logiques A^, Aq1 et Aq. Il est important de noter que les deux flancs de la forme d'onde Aq8 sont retardés par rapport à la forme d'onde A^ et que les deux flancs de la forme dronde Aq sont retardés par rapport à-la forme, d'onde Aq1. Les lignes f, g et h de la figure 1 représentent, respectivement, les 55 formes d'onde logiques B^, Bq' et Bq. Comme dans le cas des formes d'onde A, les deux: flancs de la forme d'onde Bq' sont retardés par rapport à la forme d'onde B^ et les deux flancs de la forme d'onde Bq sont retardés par rapport à la forme d'onde Bq.'• 70 23009 6 2047058 Les lignes i, I I âe la figure 1 représentent les quatre sorties logiques des portes de décodage 7. Ces sorties sont associées aux conducteurs d'adresse ADD1-ADD4, comme représenté sur la figure 1b„ Pour la séquence d'adresses représentée, seuls ADD1 5 ou ADD4 doivent être sélectés (niveau-supérieur). La ligne i de la figure t montre l'apparition.d'un niveau de sélection au cours de la période tandis que la ligne 1 de la même figure, montre l'apparition d'un niveau de.seleetion.au cours des périodes P^ et P^ (dans le cadre de cette description détaillée, le niveau de sé-10 lection est le.niveau logique supérieur (UN)),Toutefois, les portes 7 comportant les entrées Aq et Bq1 ; Aq1 et Bq correspondent également à un® période ciioisie en raison du chevauchement des niveaux logiques. La figure 2a représente un mode de réalisation préféré du 15 montage de sélection suivant l'invention capable d'empêcher l'exécution d'une sélection d'adresses multiples. La figure 2b représente un diagramme temporel d8impulsions d'entrée et de sortie du montage de la figure 2a. le signal d'entrée 8 est représenté sur la figure 2a comme étant une impulsion positive appliquée à la bor-20 ne d'entrée 12. Les signaux de sortie complémentaires sont représentés sous la forme d'un signal de sens positif 51 généré à la borne de sortie 50 et d'un signal de sens négatif 53 généré à la borne de sortie 52. Les deux signaux 51 et 53 sont retardés par rapport au signal d'entrée 8 (l'impulsion 53 étant d'une durée plus 25 longue que l'impulsion. 51) comme décrit plus loin. Sur la figure 2a est représentée une diode 14 dont l'anode est mise à la masse et dont la cathode est connectée à l'émetteur du transistor 11. La base du.transistor 11 est reliée, par l'intermédiaire de la résistance 16, à la source d'alimentation +V\j, 30 c'est-à-dire que le collecteur du transistor 11 est couplé avec la base 20b du transistor 20. Le collecteur du transistor 20, qui est désigné sous le nom de "collecteur 20e_% est connecté, par l'intermédiaire .de la résistance- 18 à la source d'alimentation +Y^. Le transistor 20 comprends en outre, des émetteurs 20a et 20d connec-35 tés, respectivement, à la résistance 22 et au collecteur du transistor 40„ Lf autre , côté de la résistance 22 est sais à la masse dans le montage de la figure 2a. Bans xm. mode de réalisation pratique de 1' invention, une valeur nominale de la résistance 1pourrait être de 3 kilohms, avec 2 kilolims pour la résistance 22 et 4 70 23009 7 2047058 kilohms pour la résistance 16. Si l'on considère seulement le fonctionnement des transistors 11 et 20, lorsque le signal d'entrée 8 est au potentiel de la masse dénommé ici "ZERO", le transistor 11 est conducteur et inhi-5 be l'excitation de la "base du transistor 20? ce qui maintient celui-ci "bloqué (non conducteur). La diode 14 se comporte comme un élément de verrouillage de niveau pour empêcher une réaction indue tive excessive à la borne dfentrée 12. Le transistor 20 étant bloqué» son collecteur 20c est à la plus élevée de ses deux valeurs 10 possibles, c'est-à-dire que l'émetteur 20a est sensiblement au potentiel de la masse. Lorsque le signal d'entrée 8 prend son niveau plus positif (par exemple, +3 volts), le transistor 11 gesse sa conduction base-émetteur et le courant passant dans la base polarisée dans le sens direct vers la jonction du collecteur du tran-15 sistor 11 débloque le transistor 20. La tension des émetteurs du transistor 20 augmente et la tension de son collecteur diminue. Le reste du montage est interposé entre les émetteurs et le collecteur du transistor 20. Les anodes des diodes 23 et 24 sont connectées en commun entre le collecteur 20cï du transistor 20 et 20 la base et le collecteur, respectivement, du transistor 30. Le montage de la paire de diodes 42, 44 est analogue, les anodes des diodes 42 et 44 étant mises en commun et les cathodes étant, respectivement , connectées au collecteur et à la base du transistor 30. Une résistance 36 est interposée entre les anodes des diodes 42 et 25 44 et le collecteur du transistor 40. Une troisièass paire de diodes 46, 48 est montée de telle manière que leurs anodes soient en commun et que leurs cathodes soient, respectivement, connectées à la base et au collecteur du transistor 40. La résistance 38 relie les anodes communes des diodes 46 et 48 au collecteur du transis-30 tor 30. Les émetteurs des deux transistors 30 et 40 sont mis à la masse. Les résistances 32 et 34 sont, respectivement, interposées entre les collecteurs des transistors 30 et 40 et la source d'alimentation +¥^. Les sorties 50 et 52 sont recueillies sur les collecteurs des transistors 30 et 40? respectivement. 35 Comme précédemment décrit, lorsque le signal d'entrée 8 est au potentiel de la masse, le transistor 20 est bloqué. Un courant-passe, toutefois, dans la résistance 18 et dans les diodes 23 et 24. Ce courant estjéuffisant pour débloquer le transistor 30 en pestant son collecteur sensiblement au potentiel de la masse. Le tran» 70 23009 8 2047058 sistor 20 n'étant pas conducteur, 1© transistor 40, dont la base est sensiblement au potentiel de la sasse, n'est pas débloqué par le transistor 20® En conséquence, tant que le transistor 30 est conducteur et que les diodes 46 si 43 sont polarisées en sens in— 5 verse, le transistor 40 ne peut être rendu conducteur par une con-" duction provenant de la paire de diodes 46, 48. En conséquence, le collecteur du transistor 40 reste sensiblement à +3?5 volts c Cette tension particulière est principalement déterminée par la tension de la source +V.j et les valeurs des résistances 36 et 34. Par con-10 séquent , et pour récapituler, lorsque le signal "d'entrée 8 est au potentiel de la nasse, la borne de sortie 50 est également sensiblement au potentiel de la masse et la borne de sortie 52 est à environ +3,5 volts. Ces niveaux initiaux sont représentés sur la figure 2b à l'instant t^o 15 Dans chacune des paires de diodes de la figure 2a, l'une des diodes coammea représentées a sa cathode connectée au collecteur soit du transistor 30s soit du transistor 40o Ces diodes (24, 42, et 48) se comportent comme des composants anti-saturation en empêchant la saturation complète du transistor associé lorsque celui-ci 20 est conducteur a Par exemple, lorsque le transistor 20 est bloqué et que son collecteur 20£ est à la plus élevée de ses deux valeurs de tension possibles, come précédemment décrit-une conduction se produit à travers les diodes 23 et 24- C'est la diode 24 qui empêche le transistor 30 de se saturer, en raison de sa chute de ten~ 25 sion directe limitative = D'une manière analogue, l'émetteur 2qd est couplé avec le collecteur du transistor 40 et empêche celui-ci de se saturer lorsque le transistor 20 est conducteur,, On supposera maintenant- que 1s signal d'excitation d'entrée est eosDffluté à sa valeur la plus positiTe^ c'est-à-dire à -une ten-30 sion de l'ordre de +3 volts. Cette situation est représentée sur la figure 2b comme se produisant sensiblement à l'instant t^. Le signal de sens positif bloque le coursât base-émetteur du transistor 11 et permet le passage d'un courant base-collecteur, par l'intermédiaire de la résistanoe 16 vers la base du transistor 20, ce 35 qui débloque celui-ci» L'émetteur 20a Su transistor 20 devient positif asses rapidement et débloque le transistor 40. Le collecteur du transistor 40 qui est couplé avec la borne de sortie 52 atteint^ en conséquence, sensiblement le potentiel de la masse à 1'instant tg (figure 2b)0 le collecteur 20c tu - transistor-20 ne-présente qu'u 70 23009 9 2047058 ne excursion de tension relativement faible. Toutefois, lorsque le transistor 20 est conducteur, son collecteur 20c; devient légèrement négatif par rapport à sa valeur précédente. Lorsque le transistor 40 est conducteur et que son collecteur tend vers la masse à par-5 tir d'une valeur antérieure d'environ +3,5 volts, à une tension d'environ +2,8 volts, toute conduction à travers les diodes 42 et 44 cesse et le transistor 30 peut se bloquer. Le niveau de 2,8 volts est principalement déterminé par la valeur des résistances 26 et 36. Le blocage du transistor 30 est indiqué sur la figure 10 2b à l'instant t^ auquel la forme d'onde 51 prend sa valeur la plus positive, ce qui indique que le transistor 30 est bloqué. Cette valeur positive est de l'ordre de +3?5 volts et est déterminée par la valeur des résistances 32 et 380 Au cours du fonctionnement du montage de la figure 2a, on 15 supposera, en outre, qu'à l'instant t^? représenté sur la figure 2b, l'impulsion d'excitation 8 reprend le niveau auquel elle se trouvait à l'instant tg et qui est représenté comme correspondant sensiblement au potentiel delà masse» Sur la figure 2b, l'intervalle de temps qui sépare les instants t^ et t^ est représenté cont= 20 me ayant une valeur arbitraire 0 Cet/Intervalle de temps peut être défini comme un intervalle d'adresse au cours duquel une seule a-dresse de mémoire est sélectionnée» Si l'impulsion 8 était programmé® de manière à rester à son niveau positif pendant plusieurs intervalles d'adresse, les flancs arrière des impulsions 8, 51 et 53 25 seraient décalés vers la droite dans le temps„ Le retour de l'impulsion 8 au potentiel de la masse provoque les événements suivants : le transistor 11 est conducteur et le courant passant dans la résistance 165 qui alimentait antérieurement la base du transistor 20, est maintenant conduit par le tran» 30 sistor 11. Simultanément au blocage du transistor 20, la tension de collecteur de.celui-ci croît et la tension de l'émetteur 20a tend vers la masse. Le transistor 40, toutefoiss ne se bloque pas instantanément en raison du fait que le courant passant dans les diodes 46, 48 et la résistance 38 et qui provient du collecteur du 35 transistor 30 maintient le transistor 40 conducteur. La tension de collecteur augmentée du transistor 20 couplé, par l'intermédiaire de la diode 23, débloque initialement le transistor 30. La tension de collecteur du transistor 30, qui était à +3S5 volts, varie alors dana le sens négatif vers le potentiel de la masse. Cet état de cho- 70 23009 2047058 ses est représenté sur la figure 2b à l'instant t^ de l'impulsion de sortie-51 (borne 50). Lorsque la tension du collecteur du transistor 30 atteint environ +2,8 volts, la conduction à travers les diodes 46 et 48 cesse et le transistor 40 peut se bloquer. En con-5 séquence, sa tension de collecteur croît positivement vers +3,5 . volts° Cet effet;est représenté sur la figure 2b comme se produisant à l'instant tg de l'impulsion 53 (borne 52). On remarquera que les deux impulsions 51 et 53 ne sont simultanément ni positives, ni dans ce qu'on pourrait appeler leur état de sélection. Ceci empê-10 che une sélection d'adresses multiples? comme décrit plus loin de façon plus détaillée. Sur la figure 3 est représenté un système.de mémoire utilisant les principes de 1'invention. Ce système comprend essentiellement des circuits de sélection Î0A? 10B, 10C e;ç 1QD, un décodeur 15 100, un circuit d'autorisation 110f des conducteurs d'adresse et d'informa t ion s des ce Utile s de mémoire (éléments) bO et des circuits de détection digitale 88. Sur la figure 3 est représenté m autre mode de réalisation du circuit de sélection. Bien que le circuit de sélection de la 20 figure 3 soit légèrement différent dans sa structure de celui de la figure 2a, les composants analogues sont désignés dans les deux cas par les mêmes références numériques. Le fonctionnement du circuit de sélection de la figure 3 sera exposé dans ses grandes lignes seulements étant donné qu'il est pratiquement identique à ce-25 lui de la figiire 2b « Lorsque la borne dsentrée 12 est au potentiel de la masse, les transistors 20 et 40 ne sont pas cond\icteurs, tandis que le transistor 30 est conducteur„ L^borae de sortie 50 est à la masse et la borne de sortie 5?jést à son niveau positif (OT). Lorsque la 50 borne d{entrée 12 prend son niveau positif, le transistor 20 devient conducteur puis, successivementf le transistor 40 devient à son tour- conducteur et le transistor 30 se bloque. Si l'on examine, à nouveau, la figure 2b, on voit que le transistor 40 devierit conducteur à l'instant tp et que le transistor 30 cesse d'être conduc-35 teur à l'instant t^0 Ensuite, lorsque la borne d'entrée 12 reprend le potentiel de la masse? le transistor 20 se bloque. Successivement ? le transistor 30 devient conducteur (instant t^) et le transistor 40 se bloque (instant tg). Les sorties aux bornes 50 et 52 sont» respaetivemeats aaalogu.es axix formes d'ondes 51 et 53 repré 70 23069 tt 2047058 sentées sur la figure 2b. Les quatre circuits de sélection représentés sur la figure 3 comportent des bornes drentrée individuelles séparées 12 auxquelles sont appliquées des formes d'onde qui sont logiquement dé- 5 signées par A.„ B.» G. et D„a Chacun des circuits de sélection 1Q i i x comporte, en outre, des bornes de sortie complémentaires jumelées 50, 52 à partir desquelles sont générées des formes d'onde logiquement désignées par A&' ; BQ, BQf j C0? C * et UQJ . Le circuit d'autorisation 110 est interposé entre une bor-10 ne d'entrée d'autorisation 111 et les bornes de sortie 50s 52 du circuit de sélection Î0Â et est destiné à empêcher la sélection d'un conducteur d'adresse quelconque tant qu'un signal d'autorisation n'est pas présent à la borne 111. En ce qui concerne le mode de réalisation de la figure 3? un potentiel de masse, appliqué à 15 la borne d'entrée 111, est considéré comme un niveau AUTORISATION. Ce potentiel, lorsqu'il est appliqué à l'émetteur du transistor 112, maintient celui-ci conducteur. La base du transistor 112 est couplée, par l'intermédiaire de la résistance 114, avec la source d'alimentation +V^. Le collecteur du transistor 112 est couplé 20 avec/la base du transistor 116, tandis que le collecteur de ce dernier est lié à la source d'alimentation par l'intermédiaire de la résistance 1180 L'émetteur du transistor 116 est couplé avec les bases des transistors 122 et 124 et? en outre, est mis à la masse, par l'intermédiaire de la résistance 120. Les émetteurs des 25 transistors 122 et Î24 sont à la masse tandis que leurs collecteurs sont, respectivement, connectés aux bornes de sortie 50 et 52. En fonctionnement, lorsqu'un signal de masse (AUTORISATION) est appliqué à la borne drentrée 111 pour autoriser la sélection, 30 le transistor 112 conduit un courant à travers la résistance 114 à partir de la source d'alimentation +V^. Aucune excitation de courant de base n'étant disponible pour le transistor 116, celui-ci est maintenu bloqué. Aucun courant ne passe dans la résistance 118 ni dans la résistance 120 et les transistors 122 et 124 restent 35 également bloqués. En conséquence, les bornes de sortie 50 et 52 sont libres de prendre des niveaux complémentaires prédéterminés. Lorsqu'on désire inhiber complètement l'adressage7 le signal appliqué à la borne d'entrée 111 devient positif. Le courant base-emei-teur du transistor 112 est interrompu et un courant base-cclleetstir 70 23009 12 2047058 passe à sa place et provoque une conduction du transistor 116. Le courant de collecteur du transistor 116 provient de la source d'a-limsntation , par l'intermédiaire de la résistance 118. Le courant passant dans l'émetteur du transistor 116 provoque une con-5 duction des transistors 122 et 124. Les collecteurs de ces deux transistors de sortie prennent essentiellement le potentiel de la masse en verrouillant les "bornes de sortie 50 et 52 du circuit de sélection 101 au niveau de la masse et en empêchant tout décodage par les portes 104 et toute sélection d'un 'conducteur d'adresse de 10 mémoire» A^ et Aq! étant maintenus au potentiel de la masse, aucune porte de décodage 104 n'est sélectionnée. Le décodeur 100 comprend une série de portes de décodage 104 et est capable de décoder une information comprenant quatre bits d'adresse (et leurs compléments) en seize conducteurs d'adres-\5 se (trois de ces conducteurs seulement sont représentés). Les quatre bits d'adresse sont les formes û'onds de sortie logiques des ~ circuits de sélection et sont désigses gsr- Aq, Bqs Gq et Bq. Leurs compléments sont désignés par Aq!9 BCqs et Dq». Une seule porte de décodage 104 est représentée de façon détaillée comme compre-20 nant un transistor à émetteurs multiples 101 et une résistance 102. Le transistor à émetteurs multiples 101, représenté sur la figure 3$, comporte quatre émetteurs montés chacun de manière à recevoir une forme d ' ondeyà ' adresse (A quinze autres por tes 104 reçoivent des entrées de toutes les autres combinaisons bi-25 naires possibles. Une résistance 102 est couplée entrera base du transistor 101 et la source d'alimentation +V^. Le collecteur du transistor 101 est en fait la sortie de la porte de décodage 104. Les seize collecteurs forment en fait les sorties du décodeur 100, qui sont associées aux conducteurs d'adresse de mémoire dénommés" 30 "conducteurs d'adresse 82, 84 et 86" sur la figure 3. Lorsque toutes les entrées d'une porte 104 sont positives, le transistor 101 se bloque et le conducteur d'adresse associé à cette porte de décodage 104 est sélectionné, La sélection est effectuée dans le modQÊe réalisation de la figure 3 lorsqu'aucun courant ne passe sur le 35 conducteur d'adresse sélectionné0Ceci permet écrire et d^retrouver des données dans la rangée de cellules associée au. conducteur d'adresse sélectionnéo 70 23009 13 2047058 le montage de mémoire lui-même est considéré comme comprenant les cellules de mémoire 80, les conducteurs d'information 90 à 97, les conducteurs d'adresse, qui sont en fait au nombre de seize (trois conducteurs-d'adresse 82, 84 et 86 seulement étant 5 représentés) et un montage de détection digitale 88. La première cellule (bit) de chaque adresse comporte une paire de conducteurs d'information 90, 91 qui y sont connectés. Les autres cellules de chaque adresse comportent des paires de conducteurs d'information .92, 93 ; 94 , 95 ; et 96, 97 qui y sont connectés. Chaque paire de 10 conducteurs d'information est, en outre, reliée à un circuit de détection digitale 88 qui permet d'écrire des données dans la cellule associée à la fois à la paire de conducteurs d'information et à l'adresse sélectionnée et qui a également pour fonctioïj&ofcermettre de retrouver des données dans cette cellule. Le montage des cellu-15 les de mémoire 80 est représenté de façon détaillée pour l'une d'entre elles. Dans la demande de brevet des Etats-Unis d'Amérique n° 517 218 déposée le par on a représenté des cellules de mémoire ainsi qu'un montage de détection digitale utilisable dans le mode de réalisation de la fig.3. 20 On va maintenant examiner la cellule de mémoire, représentée de façon détaillée sur la figure 3 J deux transistors à émetteurs multiples 81, 83 sont représentés ; ils comportent des résistances de collecteur respectives 85, 87 et des émetteurs respectifs 81a, 81b ; 83a, 83b» Les émetteurs 31b et 83b sont reliés au conducteur 25 d'adresse 82 tandis que les basés et les collecteurs des transistors 81 et 83 sont interconnectés en croix. Gomme précédemment déerit, la sélection d'un conducteur d'adresse s'effectue au moment où aucun courant ne passe sur ce conducteur d'adresse particulier. Au cours de cette opération, si le 30 transistor 83 était précédemment conducteur et si le transistor 81 était précédemment bloqué, un courant passe sur le conducteur d'information 90, par l'intermédiaire de l'émetteur 83a, lorsque le conducteur d'adresse 82 est sélectionné,Ce courant esi/6-étecté pour déterminer l'état de cet élément de mémoire particulier. 35 Sij, en outre, des cellules adjacentes assurent un ap^or^de courant de détection pour sélectionner le conducteur 90, par/dfun adressage multiple erronét la tension du conducteur de détection 90 croît et, à un nireaa particulier, cette tension positive provoqua , un changesent d'état de la cellule de mémoire représentée de façon 70 23009 14 2047058 détaillée sur la figure 3. La collecteur du transistor 83 devient suffisamment positif pour .débloquer le transistor 81, ce qui bloque le transistor 85® Il est également possible que cette destruction d'information se produise dans d'autres cellules associées à 5 la paire de conducteurs d'information 90, 91. Le montage de sélection de la figure 3, toutefoiss empêche cette sélection multiple de conducteurs d'adresse de se produire et évitef par conséquent, la destruction correspondante de données de. la manière suivante. Si l'on examine à nouveau la figure 2b, et si l'on suppose 10 que le niveau supérieur est le niveau de sélection, à aucun moment les formes d'onde 51 et 53 ne sont, toutes deux à leur niveau supérieur (de sélection)8 Même si l'impulsion 8 est à nouveau ramenée à son niveau supérieur, l'impulsion 53 prend un niveau inférieur avant que l'impulsion 51 prenne un niveau supérieur0 D'une manière 15 analogue, toutes les autres formes d'onde associées au décodeur 100 (figure 3) présentent des flancs avant et arrière retardés, comme représenté sur la figure 2b a la conséquence, lorsque des formes d'onde sont appliquées au décodeur 100, au cours d'un changement d'adresse, il existe effectivement un troisième état (absence 20 d'adresse) dans lequel aucun adressa."® ne se produit. Les périodes de sélection courtes5 représentées sur les lignes et k de la figure t, ne se produisent plus0 D'âprès es qui précède, on peut- voir que les buts de l'invention tels qu' ils ont été énumérée dans le préambule sont bien at-25 teints® Le circuit de sélection e@pâehe toute sélection multiple de plusieurs conducteurs d1adresse de mémoire® En particulier, il y parvient par inhérence et sans utiliser un montage supplémentaire complexe. En outre, en utilisant le circuit de sélection suivant l'invention, on obtient use vitesse accélérée de la mémoire sans 30 avoi^/a utiliser des moyens d'inhibition supplémentaires. Il va de soi eue la présente invention n'a été décrite ci-dessus qu'à titre explicatif mais nullement limitatif et que l'on pourra j apporter toutes variantes sans sortir de son cadre. Par exemple* les valeurs et les polarités des tensions peuvent être dif-35 férentes de celles qui ont été indiquées à propos des figures 2a et 3. En outre, 1® niveau de sélection n'esjfc pas nécessairement le niveau de tension positif supérieur représenté mais pourrait également être le niveau négatif inférieure D'une manière analogue, l'invention XIeest nullement limitée à une cellule de mémoire spécifique 40 sais peut fonctionnes* aw un. certain nombre de circuits bien connus» 70 23009 15 2047058 KEVEHDIOATIONS 1. Système de mémoire électronique, caractérisé en ce qu'il comprend une série de conducteurs d'entrée d'adresse destinés à recevoir chacun un signal d'entrée binaire comportant un flanc 5 avant et un flanc arrière, une série de montages de sélection couplés chacun avec un conducteur drentrée d'adresse, chacun de ces montages comprenant, en outres un premier circuit binaire couplé avec ledit conducteur d'entrée et capables en réponse au flanc a— vant du signal d'entrée, de générer un premier signal de sortie 10 dont le flanc avant est retardé par rapport à celui .du signal d'entrée et un second circuit binaire couplé avec ledit conducteur d'entrée et capable, en réponse au flanc avant du premier signal de sortie, de générer un second signal de s ortie dont le flanc avant est retardé par rapport à celui du premierf ce second circuit bi-15 naire étant, en outre, capable^ en réponse au flanc arrière du signal d'entrée, de générer un flanc arrière du second signal de sortie retardé par rapport au flanc arrière du signal d'entrée, le flanc arrière du premier signal de sortie étant? en outre, retardé par rapport à celui du second, des moyens décodeurs comportant une 20 série de bornes d'entrée et de sorti®, connectées aux divers montages sélecteurs et destinés à recevoir les premier et second signaux de sortie de ceux-ci et un montage de mémoire comprenant une série de conducteurs d'adresse couplés avec les moyens décodeurs, les montages de sélection fonctionnant de manière à empêcher la 25 sélection simultanée de plusieurs conducteurs d'adresse. 2. Dispositif de mémoire électronique suivant la revendication 1, caractérisé en ce que les premier et second circuits binaires comprennent des premier et second éléments semi-conducteurs actifs, respectivement, chacun de ces éléments comportant une bor- 30 ne d'entrée couplée avec le conducteur d'entrée et une borne de sortie couplée avec les moyens décodeurs. 3. Système de mémoire électronique suivant la revendication 2, caractérisé en ce qu'il comprend, en outre? des première et seconde résistances, la première résistance étant couplée entre la 35 borne de sortie du premier élément semi-conducteur actif et la borne d'entrée du second et la seconde résistance étant couplée entre la borne de sortie du second élément semi-eonducteur actif et la borne d'entrée du premier. 70-23009 2047058 te 4.'* Système de mémoire" électronique'suivant là revendication 3, caractérisé en ce que le premier signal de sortie est essentiellement le complément du second» 5. Système de mémoire électronique suivant la revendication 5 t, caractérisé en ce que les moyens décodeurs comprennent une série de circuits décodeurs comportant chacun un transistor a plusieurs émetteurs, chacun de ceux-ci étant couple avec l'une des bornes d'entrée des moyens décodeurss et le collecteur dudit transistor étant couplé avec l'une des bornes de sortie des moyens décodeurs, i0 6. Dans un système de mémoiré électronique, un montage de sé lection d'adresse caractérisé en ce qu'il comprend un circuit d'entrée destiné à recevoir un signal d1excitation d'une borne d'entrée» ce signal d'excitation comportant un niveau de sélection et un niveau de non sélection, un premier 'circuit binaire couplé avec ledit 15 circuit d'entrée et capable, en'réponse à une première transition, du niveau de non sélection au niveau de sélectioîi du signal d'excitation, de générer un premier signal de sortie comportant un flanc avant retardé par rapport à ladite première transition du signal d'excitation et un second circuit binaire couplé avec le cir-20 cuit d'entrée et avec le premier circuit binaire et capable, en réponse au flanc avant du premier signal de sortie, de générer un second signal de sortie dont le flanc avant est retardé par rapport à celui du premier, le flanc arrière de ce second signal de sortie étant retardé par rapport à une seconde transition, du niveau de 25 sélection au niveau de non sélection,, du signal d'excitation et le flanc arrière du premier signal de sortie étant retardé par rapport au flanc arrière du second. 7. Montage de sélection suivant la revendication 6, carac-térisé en ce que le circuit d'entrée comprend un premier transis-30 tor dont l'émetteur est couplé avec la b orne d'entrée précitée, des moyens pour appliquer un potentiel à la base de ce premier transistor, et un second transistor, le collecteur du premier transistor étant couplé avec la base du second et la sortie du second'transistor étant couplée avec le montage binaire précité. 35 80 Montage de sélection suivant la revendication 6, caracté risé en ce que ledit circuit d'entrée comprend des première et seconde bornes de sortie, le premier circuit binaire comprenant un troisième transistor dont l'eritrée est couplée avec la première borne de sortie dudit circuit d'entrée, le second circuit binaire 70 23009 17 2047058 comprenant un quatrième transistor dont l'entrée est couplée avec la seconde "borne de sortie dudit circuit d'entrée, le montage de sélection comprenant des bornes de sortie complémentaires et les troisième et quatrième transistors étant couplés avec ces "bornes 5 de sortie complémentaire s. 9. Montage de sélection suivant la revendication 8, caractérisé en ce que. les troisième et quatrième, transistors comportent chacun une base, un.émetteur et un collecteur, chacune des "bases étant couplée avec.l'une des "bornes de sortie dgkircuit d'entrée 10 et le montage comprenant, en outre, des première et seconde résistances, la première résistance étant couplée entre le collecteur du troisième transistor et la base du quatrième, et la seconde résistance étant couplée entre le collecteur du quatrième/transistor et la base du troisième. 15- 10. Montage de sélection suivant la revendication 9, compre nant, en outre, des moyens connectés aux troisième et quatrième - transistors pour empêcher leur saturation. 11. Montage de sélection destiné à fournir des signaux de sortie complémentaires comportant des flancs avant et arrière non 20 coïncidents, ledit montage étant caractérisé en ce qu'il comprend une borne d'entrée, un premier transistor comportant une base, un émetteur et un collecteur, ledit émetteur étant couplé avec la borne d'entrée et ladite base étant couplée avec une source de référence, un second transistor comportant une base, un collecteur et 25 au moins un émetteur, la base du second transistor étant couplée avec le collecteur . du_ premier-, le collecteur du second transistor étant couplé -avec la source de référence et l'un des émetteurs du second transistor étant couplé,.par l'intermédiaire d'une résistance, avec la masse, un troisième transistor comportant line base, un émetteur et un collecteury la base du troi-30 sième transistor .étant connectée avec l'émetteur particulier ci-. dessus mentionné du second transistor et l'émetteur du troisième transistor étant couplé .avec la- masse, un quatrième transistor comportant une base, un émetteur et un collecteur, la base du quatrième transistor étânt couplée avec le collecteur du second et 35 "l'émetteur du quatrième transistor étant directement couplé avec la masse, des première et seconde bornes de sortie, la première borne de sortie étant couplée avec le collecteur du troisième transistor et la seconde étant couplée avec le collecteur du quatrième transistor, une première résistance montée entre le collée- 70 23009 18 2047058 teur du troisième transistor et la base du quatrième et une seconde résistance montée entre le collecteur du quatrième transistor et la base du troisième, le montage de sélection étant, en outre, agencé de manière à fournir des signaux de sortie complémentaires 5 auxdites première et seconde bornes de sortie.