FR 2028356 A1 19701009 FR 6945798 A 19691230 69 45798 1 2028356 La présents invention concerne en général des dispositifs qui emmagasinent l'information sous forme binaire. Plus particulièrement, elle concerne un ensemble de ciruits intégrés qui comprend des circuits bistables à transistor à effet de champ comme cellules de mémoire, des décodeurs de lignes 5 de mot et de bit sur le mime bloc semiconducteur qui contient l'ensemble des cellules de mémoire, et un dispositif de polarisation du conducteur de bit couplé au conducteur de bit non choisi. Grâce à la combinaison des éléments, on élimine une inscription fausse ou parasite d'information dans les cellules de mémoire non choisies durant la lecture ou l'inscription d'un bit choisi. 10 La combinaison du dispositif de polarisation du conducteur de bit avec les circuits de décodage permettant de choisir un bit unique lors de la lecture ou de l'inscription est particulièrement important dans les ensembles organisés par bit car on élimine une source d'erreur qui n'existe pas dans les ensembles organisés par mot du même type. 15 Le problème résolu par la présente invention apparaît être particulier aux ensembles organisés par bit où les cellules de mémoire individuelles sont réalisées à l'aide de transistors à effet de champ. La plupart des ensembles mémoire à transistor à effet de champ connus sont organisés par mot; cela signifie qu'on écrit ou lit en parallèle simultanément dans plusieurs cellules 20 de mémoire associées avec une ligne de mot, chacune des cellules étant adaptée pour mettre en mémoire un bit d'information et former un mot binaire. Ainsi, chaque fois qu'une ligne de mot est excitée, il se forme un circuit de telle sorte que toutes les cellules transfèrent un courant par l'intermédiaire de la partie enclenchée d'un circuit bistable. Le courant résultant 25 est détecté dans les amplificateurs de détection associés à chaque ligne de bit. Lorsque la ligne de mot est désexcitée, les dispositifs d'entrée/sortie de chaque cellule débranchent la cellule des conducteurs de bit. Dans la présente application, l'action décrite ci-dessus se rapporte à une cellule choisie. Toutes les autres cellules associées avec la même ligne 30 de mot ont leurs dispositifs d'entrée/sortie associés rendus conducteurs d'une façon assemblable à celle de la cellule choisie. Les lignes de bit des cellules non choisies, cependant, sont déconnectés du circuit de commande de bit et de l'amplificateur de détection par l'ouverture d'interrupteurs de ligne de bit disposés en série sous l'action de signaux provenant d'un décodeur. 35 Les lignes de bit associées avec une cellule de mémoire non choisie "voient" un potentiel élevé et un potentiel bas aux noeuds de la cellule par l'intermédiaire des dispositifs d'entrée/sortie fermés. Pendant que les dispositifs d'entrée/sortie d'une cellule non choisie sont fermés, la capacité de chaque ligne de bit se charge vers le potentiel 40 de son noeud associé. L'ouverture de dispositifs d'entrée/sortie, lorsque 69 45798 2 2028356 l'impulsion de commande de mot est terminée, laisse la ligne de bit associée avec le noeud à bas potentiel à un potentiel inférieur au potentiel précédent. Après plusieurs cycles de lecture ou d'inscription, (par exemple de la même cellule] le potentiel d'une ligne de bit est ramené au potentiel de masse. 5 Dans de telles circonstances, une autre cellule de mémoire non choisie, lorsque sa ligne île mot est excitée, peut rencontrer des états d'un potentiel bas sur l'une de ses lignes de bit et amener l'inscription d'une fausse information dans cette cellule de mémoire. Le seul art antérieur connu est l'application d'un potentiel par l'intermédiaire d'une résistance de charge pour main-10 tenir un potentiel correct sur le noeud d'un circuit bistable à transistor à effet de champ tqui autrement décroîtrait sous l'action des fuites). La conservation de potentiel sur un noeud de cellule de mémoire, cependant, ne résoud pas le problème de la fausse inscription dans des cellules de mémoire non choisies d'un ensemble de mémoire organisé par bit. Du fait que le problè-15 me de fausse inscription dans les cellules de mémoire non choisies dans les ensembles de mémoire organisé par bit diminue leur valeur, la présente invention peut améliorer leur fiabilité à un point où elles seront compétitives avec les ensembles de mémoire organisés par mot du même type général. L'appareil de la présente invention est formé, dans son aspect le plus 20 large, de la combinaison d'un ensemble organisé par bit de cellules de mémoire dont chacune emmagasine l'information.par l'intermédiaire de conducteurs de bit et de mot, et de moyens de polarisation de ligne de bit couplés aux conducteurs de bit pour maintenir le potentiel sur les conducteurs de bit à un niveau donné. L'application d'un potentiel de polarisation appropriée aux conduc-25 teurs de bit de façon constante ou intermittente élimine la possiblité d'inscription fausse dans les cellules de mémoire non choisies, car de telles cel-Iules "voient" des potentiels qui indiquent un état d'inscription lorsque leurs lignes de mot associées sont excitées. Selon un aspect plus spécifique de la présente invention, on fabrique 30 un ensemble de cellules de mémoires à transistors à effet de champs avec leurs conducteurs associés de bit et de mot et décodeurs de bit et de mot sur un substrat semiconducteur. Ces éléments, avec les circuits de commande appropriées de bit et de mot, forment un système de mémoire organisé par bit. L'ensemble, en combinaison avec le dispositif de polarisation de lignes de bit, forme 35 un ensemble de mémoire qui n'est pas sujet aux erreurs dues à de fausses inscriptions des bits non choisis. Le moyen de polarisation de lignes de bit comprend spécifiquement une alimentation de potentiel dont le potentiel est appliqué par l'intermédiaire d'une résistance à chacun des conducteurs de bits de l'ensemble à tout moment. Dans une autre réalisation, il peut être 40 formé d'une alimentation de potentiel et d'un élément coimiutable, tel qu'un 69 45798 3 2028356 transistor à effet de ohamp qui, lorsque mis en circuit, n'applique un potentiel aux conducteurs de bit que lorsqu'aucun des conducteurs de mot n'est excité. L'alimentation de potentiel fournit un potentiel qui est approximativement égal au potentiel le plus élevé auquel les noeuds intérieurs de la cellule 5 de mémoire à transistor à effet de champ sont chargés durant l'inscription. Par conséquent, un objet de la présente invention est d'apporter un procédé et un appareil qui éliminent la possiblité de fausses inscriptions ou d'inscriptions parasites dans un ensemble de transistor à effet de champ organisé par bit. 10 Un autre objet de la présente invention est d'apporter un procédé et un appareil pour éliminer de fausses inscriptions ou des inscriptions parasites de bit non choisi qui soient à la fois simples et peu coûteux. Un autre objet de la présente invention est d'apporter un procédé et un appareil pour polariser les conducteurs de bit qui augmentent matérielle-15 ment la fiabilité des ensembles de mémoire orientés par bit. D'autres objets caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente en partie sous forme schématique, en partie sous 20 forme de diagramme de blocs, l'organisation de l'ensemble de mémoire organisé par bit qui utilise des cellules de mémoire réalisées avec des transistors à effet de champ (FET). La figure 2 représente sous forme schématique, et partiellement en diagramme de bloc, une partie de l'ensemble de la figure 1, représentant la cel-25 Iule de mémoire utilisée à chaque position de bit dans l'ensemble de la figure 1. La figure 2 comprend les dispositifs qui évitent la décharge à la masse des conducteurs de bit, ce qui créé l'état amenant une inscription fausse ou parasite d'une cellule non choisie. La figure 3 représente un diagramme de bloc d'un décodeur utilisé dans 30 le bloc décodeur de lignes de mot de la figure 1. La figure 4 représente un diagramme schématique d'un circuit inverseur utilisé dans le décodeur de la figure 3. La figure 5 représente un diagramme schématique montrant un circuit NI utilisé dans le décodeur de la figure 3 et un circuit de commande de ligne 35 de mot. En référence à la figure 1, on représente sous forme partiellement schématique et sous forme partielle de diagramme de blocs, un ensemble de mémoire ayant une organisation organisée par bit. Dans les buts de la présente invention, un ensemble de mémoire "organisé par bit" signifie qu'à tout instant on 40 n'écrit ou ne lit qu'une seule cellule de mémoire de l'ensemble. Dans la 69 45798 4 2028356 figure 1, plusieurs cellules de mémoire représentées par les blocs 100, sont représentées disposées en rangées et en colonnes sur la surface d'un bloc semiconducteur 101, qui peut Stre réalisée avec du silicium ou d'autres matériaux semiconducteurs convenables. Sur la surface du bloc semiconducteur 101 5 se trouvent aussi les décodeurs de mot et de bit représentés respectivement par les blocs 102 et 103. Le décodeur 102 peut Stre tout décodeur convenable qui, par exemple, convertisse une adresse binaire de 5 bits en la sélection d'un conducteur parmi trente-deux. Dans la figure 1, cinq conducteurs d'adresses 104 sont reliés au décodeur 102 et apportent l'information d'adresse prove-10 nant d'un registre d'adresses (non représenté) qui n'est pas sur le bloc 101. On décrira un décodeur convenable avec plus de détails à l'aide des figures 3-5; pour l'instant, il suffit de dire, que le décodeur 102 délivre trente-deux signaux de sortie par l'intermédiaire des lignes de mot 105 dont chacune est associée avec les rangées de cellules de mémoire 100. Chaque rangée de 15 la cellule de mémoire 100 est repérée dans la figure 1 par les nombres 1 à 32 qui sont disposés à la gauche de chaque rangée de cellules de mémoire 100 et adjacents à la ligne de mot 105 associé avec cette rangée. On a représenté un conducteur de circuit de commande de mot 106 relié au décodeur 102. Le conducteur 106 apporte un signal provenant d'un circuit 20 de consiande de mot (non représenté) qui peut être appliqué à toute ligne de mot 105. Une seule ligne de mot 105, cependant, est Bxcitée car le décodeur 102 n'a sélectionné qu'une ligne de mot 105 et l'a conditionnée par l'Intermédiaire d'un dispositif de porte. Cela sera décrit avec plus de détail dans ce qui suit avec la description de la figure 5. 25 Le décodeur 103 peut Stre semblable au décodeur 102,- si ce n'est que le nombre des conducteurs d'entrée et de sortie est différent. Le nombre de positions de bit nécessaires et les exigences d'organisation et de synchronisai' tion déter mine les besoins du décodeur. Dans la disposition de la figure 1, on applique quatre entrées binaires par l'intermédiaire des conducteurs 30 d'adresses 107 au décodeur 103 pour obtenir la sélection de l'un des seize conducteurs de sortie du décodeur 108. Les conducteurs de sortie du décodeur 108 sont associés avec seize colonnes de cellules de mémoire 100 et chaque colonne est désignée par le numéro de référence 1' à 16' qui est disposé sur la droite de chaque conducteur de sortie 108 associé avec une colonne particu-35 lière. Il apparait évident, à cet instant, que 512 positions de mémoire peuvent Stre obtenues dans l'ensemble de l'exemple. Les conducteurs 108 de sortie des décodeurs sont représentés dans la figure 1, chacun étant reliés aux électrodes de porte 109 d'une paire de transistor à effet de champ 110 (appelés ci-après FET). Les sources 111 des tran-40 sistors 110 les plus à gauche de chaque paire de transistors sont reliées 69 45798 5 2028356 en parallèle à l'un des conducteurs de bit et de détection 112, alors que les sources 111 des transistors les plus à droite de chaque paire de transistors 110 sont reliées en parallèle à l'autre conducteur de bit de détection 113. Les conducteurs 112 et 113 ont aussi été désignés dans la figure 1 par 5 les numéros 0 et 1, respectivement, à la limite du bloc 101 pour indiquer qu'un des signaux binaires "zéro" et "un" sont respectivement appliqués aux conducteurs 112, 113 pour inscription un état binaire "un" dans la mémoire. L'inversion des signaux appliqués à ces conducteurs, naturellement, inscrit l'état opposé dans la mémoire. Chacun des drains 114 des transistors à effet 10 de champ 110 est relié à un conducteur de bit 115, les drains de chaque paire de transistors est reliée à une colonne de cellules de mémoire 100. On a représenté un conducteur de sélection de bloc 116 relié aux décodeurs 102 et 103, pour n'exciter les circuits logiques mis en cause dans le décodeur que lorsqu'une cellule de mémoire particulière 100 dans l'ensemble est nécessaire. 15 On réduit la consommation d'énergie à l'aide de cet expédient] on discutera plus tard de ce fait à l'aide de la description de la figure 5. L'ensemble de la figure 1 fonctionne comme suit lors d'une inscription dans une cellule de mémoire choisie. Un signal provenant du conducteur de sélection de bloc 118 conditionne 20 les décodeurs 102 et 103 qui, en réponse aux signaux d'adresse sur les conducteurs d'adresse 104, 107, respectivement, choisissent une ligne de mot 105 et un conducteur de sortie de décodeur 108. En supposant que les adresses reçues choisissent la rangée 32 et la colonne 1', la ligne de mot 105 associée avec la rangée 32 est conditionnée, et un potentiel estappliqué aux électro-25 des de porte 109 de la paire de transistors à effet de champ 11*0 par l'intermédiaire du conducteur de sortie 108 associé avec la colonne 1', ce qui conditionne ou rend conducteur ces transistors. A ce moment, un signal est appliqué par l'intermédiaire du conducteur du circuit de commande de mot 106 à la ligne de mot 105 associée avec la rangée 32; un signal est fourni sur l'un 30 des conducteurs 112, 113, qui, par l'intermédiaire de l'un des transistors à effet de champ conditionnés 110 et l'un des conducteurs de bit 115, excitela cellule de mémoire 100 qui se trouve à l'intersection de la colonne 1' et de la rangée 32. La lecture de l'information mise en mémoire à une position de mémoire se 35 trouvant à l'intersection de la rangée 32 et de la colonne 1* est réalisée par le conditionnement des décodeurs 102 et 103 de la mfime façon que décrit ci-dessus pour une inscription.Les transistors à effet de champ 110 associés avec la ligne de conduction de bit 115 sont fermés et les conducteurs de détection de bit 112, 113 sont maintenus à un potentiel positif à l'aide d'une 40 alimentation "non représentée). Lors de la sélection d'une ligne de mot 105 69 45798 6 2028356 associée avec la rangée 32, les dispositifs d'entrée/sortie associés avec cette rangée sont excités; le courant ne s'écoule que pour le bit choisi, puisque tous les autres transistors à effet de champ 110 sont ouverts. Le courant s'écoule d'une alimentation de potentiel (non représentée] associée 5 avec les conducteurs de détection de bit 112, 113 par l'intermédiaire de l'un de ces conducteurs à travers un transistor à effet de champ 110 et un conducteur de bit 115 jusqu'à la cellule de mémoire 100, où le courant passe par l'intermédiaire d'un dispositif d'entrée/sortie à travers le dispositif enclenché du circuit blstable jusqu'à la masse. Ce courant estdétecté dans un 10 amplificateur de détection (non représenté). La suppression d'un signal du conducteur de sélection de bloc 116 termine à la fois les opérations de lecture et d'inscription* Jusqu'ici, on n'a pas parlé de ce qui concerne la possibilité de l'inscription de fausses informations dans les cellules de mémoire non choisies, 15 La figure 1 représente l'organisation fondamentale d'une mémoire organisée par bit et l'on en a donné une description détaillée car le problème de fausse inscription ne se pose que du fait de la nature mSme des mémoires organisées par bit. On rappelle qu'un seule conducteur de sortie de décodeur 106 et par conséquent qu'une seule paire de lignes de bit 115 ont été conditionnés durant 20 l'inscription dans une cellule de mémoire choisie et qu'une seule ligne de mot 105 a été conditionnée] il doit Stre clair que tous les autres transistors à effet de champ 110 que l'on peut maintenant caractériser comme commutateurs de ligne de bit, restent ouverts. La mSme situation se produit durant la lecture d'une cellule de mémoire choisie 100 si ce n'est qu'aucun signal n'est 25 appliqué à la cellule choisis par les conducteurs 112, 113; Ainsi, toute cellule qui n'.est pas dans la colonne choisie "voit" un circuit ouvert en conséquence des interrupteurs de lignes de bit ouverts 110 associés avec chaque colonne de cellules. L'application d'une impulsion de lecture à la ligne de mot 105 associée avec la cellule choisie, cependant, est aussi appliquée aux 30 cellules non choisies 100 de la môme rangée. En conséquence, les capacités de conducteurs de bit d'une colonne non choisie durant une opération soit de lecture, soit d'écriture, se chargent à un potentiel proche du potentiel de cellules par l'intermédiaire des dispositifs d'entrée/sortie conditionnés associés avec chaque cellule de mémoire. Puisque l'un des potentiels de cellu-35 le se trouve au potentiel de masse, l'une des capacités de conducteurs de bit se chargera au potentiel de masse. La sélection subséquente de la ligns de mot d'une cellule non choisie différente ayant les mSmes conducteurs de bit créée un état qui peut conduire à une fausse inscription dans cette cellule. La seconde cellule non choisie a ses dispositifs d'entrée/sortie rendus 40 conducteurs par l'intermédiaire de son conducteur de mot. Puisque l'un de 69 45798 7 2028356 ses conducteurs de bit associés se trouve au potentiel de masse, et que cela est un état pour l'inscription, on peut réaliser l'inscription d'un état dans la cellule non choisie qui est opposé à celui de l'information que l'on suppose Stre emmagasinée dans la cellule. Evidemment cela n'est pas désirable. 5 La discution précédente sera plus claire après la description plus détaillée suivante faite à l'aide de la figure 2. La figure 2 représente partiellement sous forme d'un schéma, et partiellement sous forme d'un diagramme de blocs, une partie de l'ensemble de la figure 1 illustrant une cellule de mémoire utilisée à chaque position de bit 10 et, comprenant les dispositions qui évitent la production d'inscriptions fausses ou parasites sitées ci-dessus. Les éléments de la figure 2 sont les mSmes que ceux de la figure 1 et sont identifiés par les mSmes numéros de référence. On représente quatre cellules de mémoire 100 de l'ensemble des cellules de mémoire de la figure 1 15 dans la figure 2, dont une est représentée en détail, La cellule 100, représentée en détail, est formée des transistors à effet de champ 117, 118, dont les portes 119, 120 sont respectivement couplées en croix aux noeuds N1, N2 respectivement. Les sources 121 des transistors à effet de champ 117, 118 sont reliées à la masse alors que leurs drains 122 sont reliés par l'intermé-20 diaire de résistances de charge 123 à une alimentation de potentiel +V, par exemple, lorsque les transistors à effet de champ utilisés sont des dispositifs NPN, Les transistors à effet de champ d'entrée/sortie 124, 125 sont représentés comme étant reliés respectivement entre les conducteurs de bit 115 et les noeuds N1 et N2. La ligne de mot 105 est reliée en commun aux portes 126 25 de chacun des transistors à effet de champ d'entrée/sortie 124, 125 de toutes les cellules de mémoire de la mSme rangée. On suppose pour les buts de l'explication que les noeuds N1 et N2 ont été respectivement chargés au potentiel de masse et au potentiel +V, par l'application d'un potentiel par l'intermédiaire de la ligne de mot 105 aux portes 30 126 des dispositifs d'entrée/sortie 124 et 125, qui, en fait, relient les noeuds N1 et N2 aux conducteurs de bit 115. Dans cette opération, les interrupteurs de ligne de bit 110 sont fermés en réponse à un signal provenant du décodeur 103 (non représenté) pari'intermédiaire du conducteur de sortie 108. Le circuit de commande de bit 127 applique alors un potentiel de masse 35 par l'intermédiaire du conducteur 112, le conducteur de bit 115 et le dispositif d'entrée/sortie 124 au noeud N1. Au mSme instant, le potentiel +V est appliqué par l'intermédiaire du conducteur 113, l'interrupteur de ligne de bit 110, le conducteur de bit 115 et le transistor à effet de champ d'entrée/ sortie 125 au noeud N2. A la fin des impulsions des circuits de commande de 40 bit et de mot, les interrupteurs de ligne de bit 110 et les dispositifs d'en 69 45798 8 2028356 trée/sortie 124, 125 sont ouverts et l'information a été inscrite dans la cellule de mémoire 100, Pour une explication plus détaillée du fonctionnement de la cellule de mémoire que l'on vient de décrire, on doit se référer à un article ayant pour titre "An Investigation of The Potentiel MOS Transistor 5 Memories" par P. Pleshko et L. Terman dans la revue américaine IEEE Transactions on Electronic Computers, EC15, N° 4, d'Août 1066. Supposons que la cellule de mémoire 100 se trouvant Immédiatement à la droite de la cellule de mémoire dont on vient de parler reçoive de la même façon un ordre d'inscription. La cellule de mémoire qui a reçu l'inscription 10 précédente a ses dispositifs d'entrée/sortie 124, 125 fermés en conséquence de l'inscription ultérieure. Puisque les interrupteurs de ligne de bit associés 110 sont ouverts, les noeuds N1 et N2 ont tendance à charger les capacités de ligne de bit 126, 129 de leurs conducteurs de bit associé au potentiel de ces noeuds. En conséquence, la capacité de ligne de bit 12B est chargée 15 au potentiel de masse et la capacité de ligne de bit 129 est chargée au potentiel +V. On suppose en outre que la cellule de mémoire 100 se trouvant en haut à droite dans la figure 2, est choisie pour une opération d'inscription ou de lecture. Cette action excite la ligne de mot 105 qui lui est associée et 20 en conséquence les dispositifs d'entrée/sortie de la cellule de mémoire 100 en haut à gauche de la figure 2 sont fermés et relient les conducteurs de bit 115 aux capacités de ligne de bit 128, 129. Puisque la capacité 128 se trouve au potentiel de masse, le noeud N1 de la cellule de mémoire en haut à gauche 100 de la figure 2 "verra" le potentiel de masse et son noeud N2 25 un potentiel positif, et inscrira l'information dans cette cellule lorsque l'on n'a pas l'intention de l'écrire. Pratiquement, la situation décrite ci-dessus se produit lorsque la capacité de ligne de bit est plus importante que la capacité du noeud N1 par rapport à la masse. Pour éliminer cette Inscription involontaire ou fausse qui peut se pro-30 duire n'importe quand, on excite la ligne de mot d'une cellule non choisie, les capacités de ligne de bit des conducteurs de bit non choisis sont chargées jusqu'à la valeur de potentiel la plus haute qui peut apparaître aux noeuds de chaque cellule de mémoire. Dans le cas présent, les noeuds N1 et N2 peuvent se charger au potentiel +V. La charge des capacités de ligne de bit est 35 réalisée de préférence de façon intermittente. Cela peut être réalisé comme on le montre dans la figure 2, en utilisant une source de potentiel +V représentée en 130 dans la figure 2 qui est reliée aux conducteurs de bit 115 par des éléments commutables 131, représentés comme des transistors à effet de champ, dont les portes 132 sont reliées à une alimentation de potentiel par 40 l'intermédiaire du conducteur 133. A ce point, on doit remarquer qu'une paire 69 45798 g 2028356 d'éléments commutables 131 semblables; ayant une source de potentiel 130 est associée avec chaque paire de conducteurs de bit de l'ensemble, et que tous les éléments commutables 131 sont reliés en commun par l'intermédiaire de leurs portes au conducteur 133, Une alimentation de potentiel sous la forme 5 du signal de sortie d'un inverseur 134 peut Stre reliée entre le conducteur du circuit de commande de mot 106 et le conducteur 133 de telle sorte que la fin de l'impulsion de conditionnement du circuit de commande de mot applique un potentiel aux portes 132 des transistors à effet de champ 131. Lorsque les éléments commutables 131 sont rendus conducteurs, les capacités de ligne 10 de bit 12B, 129 associées avec chacun des conducteurs de bit 115 sont chargées jusqu'au potentiel +V. Les potentiels aux noeuds N1 et N2 des cellules de mémoire 100 sont, évidemment, non modifiés car, dans un cas, le noeud se trouve au potentiel +V et, dans l'autre cas, le noeud est maintenu au potentiel de masse par le transistor à effet de champ conducteur 117, par exemple, 15 de la cellule de mémoire 100. Les inverseurs convenables pour utilisation dans la technique de charge décrite ci-dessus seront décrits en détail et avec la figure 4. Puisque le problème d'inscription fausse ne se produit que lorsque les interrupteurs de ligne de bit 110 sont ouverts, il s'ensuit qu'il est néces-20 saire de n'appliquer le potentiel +V de l'alimentation 130 aux conducteurs de bit 115 que lorsque les interrupteurs 110 sont ouverts. Dans la figure 2, l'application d'un potentiel sur le conducteur 108 de sortie du décodeur ferme les interrupteurs de ligne de bit 110. L'application de ce mSme potentiel provenant du conducteur 108 à un inverseur 135 rend les transistors à 25 effet de champ 131 conducteurs lorsque le potentiel de commande est éliminé du conducteur 108. Le dispositif que l'on vient de décrire est représenté au-dessous de la cellule de mémoire 100 la plus à droite de la figure 2. Dans cette réalisation, un Inverseur 135 est nécessaire pour chaque paire de ligne de bit 115 et, en conséquence, il est moins préférable au dispositif qui uti-30 lise l'inverseur 134 qui commande tous les transistors à effet de champ 110 en parallèle. Comme autre technique de charge intermittente, on peut charger la capacité de ligne de bit, sur une base continue, en remplaçant simplement par des résistances 136 [représentées en lignes pointillées sur la figure 2) les élé-35 ments commutablBS 131. Cette tentative d'élimination des fausses inscriptions est moins préférée que l'approche intermittente, car, durant la lecture, le courant de détection traverse des résistances 136, ce qui entraîne une sortie de courant de détection réduite sur la ligne de bit sélectionnée. Dans la figure 3, on représente un diagramme de blocc d'un décodeur que 40 l'on peut utiliser dans le décodeur de ligne de mot 102 représenté dans la 69 45798 10 2028356 figure 1. Dans la figure 3, les caractères de référence A1 à Ag représentent les entrées binaires aux conducteurs 141 à 145. Les entrées binaires A„ à A5 proviennent d'un registre de mémoire (non représenté) ou similaire et sont appliquées aux inverseurs 151 à 155 et simultanément aux conducteurs 141 à 5 145. Les inverseurs 151 à 155 ont pour fonction de fournir le complément de l'entrée appliquée aux conducteurs 141 à 145. Ainsi, un potentiel élevé durant un: intervalle donné sur le conducteur 141 apparaît comme potentiel de masse à la sortie de l'inverseur 151 et, un potentiel de masse sur le conducteur 141 apparaît comme potentiel élevé à la sortie de l'inverseur 151. Ainsi, 10 si A^ est une impulsion positive ( un 1 binaire), un potentiel nul ou de masse apparaît à la sortie de l'inverseur 151 durant l'intervalle d'impulsion. - On représente dans la figure 4, un circuit inverseur caractéristique. On peut utiliser des inverseurs de ce type partout où l'on a mentionné des inverseurs dans la demandB de brevet. 15 Dans la figure 4, on représente un transistor à effet de champ 161 relié à une alimentation de potentiel +V et à un autre transistor à effet de champ en série 162. Une connexion de sortie 163 a tendance à être au potentiel +V lorsque le transistor à effet de champ 161 est polarisé à l'état conducteur par un potentiel positif *V^ sur sa porte 164. La polarisation du transistor 20 à effet de champ 161 de la façon montrée l'amène à agir comme un dispositif de charge linéaire. Le transistor à effet de champ 162 est normalement non conducteur de sorte que le potentiel +V apparaît à la borne de sortie 163. Lorsqu'un signal Ar apparaît sur la porte 165 du transistor à effet de champ 162, le rendant conducteur, le potentiel +V est shunté par l'intermédiaire 25 de la connexion à la masse 166 au potentiel de masse et un signal A^ qui est le complément du signal A^ apparaît à la borne de sortie 183. En référence de nouveau à la figure 3, on représente plusieurs circuits NI sous forme de blocs 170 ayant chacun plusieurs conducteurs d'entrée 171-175, dont chacun est relié à l'un des conducteurs 141 à 145 ou à l'un des 30 inverseurs 151 à 155. Les connexions des circuits NI 170 sont réalisées de telle sorte que chacune des 32 combinaisons possibles des conducteurs 141 à 145 et des connexions aux inverseurs 151 à 155 se rapporte uniquement à un circuit NI respectif 170. On représente quelques unes de ces combinaisons d'impulsions uniques à côté des circuits NI 170 dans la figure 3. Les circuits 35 NI 170 fonctionnent de telle sorte que l'absence d'un potentiel sur les conducteurs d'entrée 171 à 175 de l'un des circuits NI 170 entraînent une sortie de ce circuit. Cet état peut se produire pour n'importe lequel des circuits NI 170 représentés dans la figure 3, pour une combinaison unique d'entrées. Ainsi, pour le circuit NI le plus en haut 170, dont les conducteurs d'entrée 40 171 à 175 sont reliés respectivement aux conducteurs 141 à 145, on obtient 69 4S798 11 2028356 une sortie lorsque toutes les entrées'binaires à ces connexions sont "zéro" comme représenté par représenté à cQté de ce circuit dans la figure 3. De façon semblable, lorsque les conducteurs d'entrée 171 à 175 du circuit NI le plus bas 170 sont reliés respectivement aux inverseurs 151 à 155, on 5 obtient une sortie que lorsque les entrées binaires aux conducteurs 141 à 145 sont tous des "uns" comme représenté par A^A^AgA^A,. représenté à côté de ce circuit dans la figure 3, Corme on l'indique ci-dessus, on peut modifier le décodeur de la figure 3, pour obtenir la sélection d'un nombre supérieur ou inférieur de sorties. 10 Dans la figure 3, les connexions de sortie des circuits NI ont pour référence le numéro 105, pour rapprocher ce décodeur au décodeur 102 représenté de la figure 1. On peut utiliser d'autres dipositifs de décodage dans la réalisation de la présente invention, mais l'arrangement de la figure 3 est souhaitable si l'on considère un petit nombre de lignes d'entrée. 15 En référence à la figure 5, on représente un schéma d'un circuit NI 170 que l'on utilise dans la réalisation de la présente invention. Le circuit NI 170 est formé d'un transistor à effet de champ de charge 200 relié en série avec une alimentation de potentiel *V et d'un groupe de transistors à effet de champ en parallèle 201 à 205. Les transistors à effet de champ 201 à 205 00 ont une de leurs électrodes reliée en commun à la masse 206. Une autre élec-- trode des transistors à effet de champ 201 à 205 est représentée comme étant reliée en commun au conducteur de sortie 207. Les portes des transistors à effet de champ 201 à 205 correspondent aux conducteurs d'entrée 171 à 175 de la figure 3. Le conducteur de sortie 207 est relié à la porte d'un transis-25 tor à effet de champ de conditionnement de ligne de mot 208 qui est disposé en série avec le conducteur 106 du circuit de commande de mot et la ligne de mot 105. Le conducteur de circuit de commande 106 est aussi représenté dans la figure 1 et se connecte à un circuit de commande de mot (non représenté). Pour choisir la ligne de mot 105 comme représenté dans la figure 5, les 30 potentiels binaires et les conducteurs 171 à 175 doivent être tels qu'aucun des transistors à effet de champ 201 à 205 soit rendu conducteur. Dans de telles circonstances, lorsqu'une impulsion 209 ayant une amplitude +V est appliquée à la porte du transistor à effet de champ 200 simultanément avec les signaux binaires sur les portes des transistors à effet de champ 201 à 35 205, ces derniers transistors à effet de champ sont maintenus dans un état non conducteur alors que le premier conduit et applique le potentiel +V sur le conducteur de sortie 207. Il doit être clair que, si l'un des transistors à effet de champ 201-205 est rendu conducteur, le potentiel du conducteur de sortie 207 peut être considéré comme étant presque à zéro ou au potentiel 40 de masse lorsque le transistor à effet de champ 200 est rendu conducteur par 69 45798 12 2028356 l'Impulsion 209, L'application du potentiel +V sur la porte du transistor à effet de champ 208 amène ce dispositif à l'état conducteur, de telle sorte qu'une impulsion provenant du circuit de commande de mot par le conducteur du circuit de commande de mot excite la ligne de mot choisie 105. 5 La disposition du circuit NI 170 et du décodeur de ligne de mot et du transistor à effet de champ 206 est utilisés pour amortir la charge capacitive relativement importante de la ligne de mot 105 et apporte un fonctionnement global plus rapide. Dans la description précédente, on a caractérisé les dispositifs conduc-10 teurs à effet de champ comme étant des dispositifs NPN, On doit remarquer que l'on peut tout aussi bien utiliser des dispositifs PNP en renversant simplement les potentiels appliqués aux dispositifs NPN. Bien que la fabrication de l'ensemble de la présente Invention ne fasse pas partie de la présente invention, on doit reconnaître que l'ensemble de mé-15 moire et les circuits l'entourant peuvent Ôtre formés dans le substrat semiconducteur par les techniques bien connues de diffusion, de métallurgie, et de photolithographie. On peut former tous les dispositifs discrets tels que les transistors à effet de champ et les résistances en utilisant les diffusions à travers des masques décapés de dioxyde de silicium ou de nitrure de silicium 20 et la croissance d'oxyde de porte convenable. On peut formsr les contacts, la métallurgie et les interconnexions à l'aide des techniques de dépôt, de masque et de décapage, bien connus des spécialistes de la fabrication de circuits intégrés. La réalisation de la présente Invention ne dépend pas de l'utilisation 25 de paramètres de potentiels spécifiques, de courant ou de puissance. On doit remarquer que la combinaison décrite ci-dessus peut être utilisée dans divers environnements et avec une grande variété de considérations de conceptions. En outre, on doit noter que seulement un ensemble de 512 bits a été décrit. Il est évident pour l'homme de l'art qu'on peut utiliser un nombre plus impor-30 tant de ces ensembles, qui aerônt montés en parallèles, chaque ensemble étant sélectionné au moyen d'un signal de choix de l'ensemble, Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y ap-35 porter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite Invention. 69 45798 13 2028356 «s* REVENDICATIONS 1.- Ensemble de mémoire organisée par bit, pourvue de cellules de mémoire emmagasinant une information grâce à des conducteurs de mots et de bits, caractérisé par un circuit de polarisation des lignes de bits couplé aux li- 5 gnes de bits 8t maintenant le potentiel appliqué à ces lignes au-dessus d'un niveau donné. 2.- Ensemble de mémoire selon la revendication 1, caractérisé en ce que le circuit de polarisation comprend une source de tension et un dispositif de commutation connecté entre la source de tension et les lignes de bits. 10 3.- Ensemble de mémoire selon la revendication 2, caractérisé en ce qu'il comprend un dispositif connecté au dispositif de commutation pour actionner ce dispositif de commutation et appliquer de façon périodique une tension à partir de la source de tension aux lignes de bits. 4.- Ensemble de mémoire selon la revendication 1, caractérisé en ce que le 15 circuit de polarisation comprend une source de tension et un dispositif présentant une impédance élevée connectée entre la source de tension et les lignes de bits. 5.- Ensemble de mémoire selon la revendication 1, caractérisé par un circuit de décodage sélectionnant une ligne de mots parmi toutes les lignes de mots, 20 chaque ligne de mots étant connectée à un circuit de commutation monté en série avec cette ligne, le circuit de décodage commandant chaque circuit de commutation de ligne de mots de façon à appliquer à la ligne de mots sélectionnée un potentiel électrique qui est transmis à toutes les cellules de mémoire associées à cette ligne de mots. 25 B.- Ensemble de mémoire selon la revendication 5, caractérisé en ce que le circuit de décodage comprend plusieurs fils de sortie, plusieurs circuits inverseurs de signaux, un circuit inverseur étant connecté à un fil de sortie, plusieurs circuits logiques possédant autant de bornes d'entrées que le nombre de fils de sortie, chacune de des bornes d'entrée étant reliée à un fil 30 de sortie et à un circuit inverseur de telle façon qu'un circuit logique délivre un signal de sortie lorsque les fils de sorties du décodeur sont excités selon une certaine configuration de tension. 7.- Ensemble de mémoire selon la revendication 6, caractérisé en ce que 69 45798 14 2028356 chaque circuit inverseur de signaux comprend une paire de transistors à effet de champ connecté entre une source d'alimentation et la masse, un des transistors étant polarisé dans son état conducteur afin d'appliquer le potentiel de cette source d'alimentation au noeud entre les transistors de la paire et 5 l'autre transistor, qui répond à un signal appliqué sur sa porte afin de réduire approximativement au potentiel de masse le potentiel de ce noeud, étant polarisé dans son état non conducteur. 8.- Ensemble de mémoire selon la revendication 1, caractérisé en ce que les lignes de bits sont groupées par paires auxquelles sont associées un groupe 10 de cellules de mémoire, chaque paire de lignes de bits étant connectée à un circuit décodeur de lignes de bits qui en fait la sélection. S.- Ensemble de mémoire selon la revendication 8, caractérisé en ce que le circuit décodeur de lignes de bits comprend un élément de commutation disposé sn série avec chacune des lignes de bits, 15 10.- Ensemble de mémoire selon la revendication 1, dans lequel des informations binaires sont emmagasinées dans des cellules de mémoires bistables comportant au moins un transistor à effet de champ en changeant le condensateur de porte du ou des transistors à effet de champ au potentiel de la source d'alimentation de la cellule grâce aux lignes de mots et de bits, caractérisé 20 par un circuit de charge du condensateur de ligne de bits à une valeur approximativement égale au potentiel de la source d'alimentation pendant les intervalles de temps où les lignes de bits ne sont pas sélectionnées, 11.- Méthode d'élimination de faussa écriture d'Information dans des cellules de mémoires non sélectionnées d'un ensemble de mémoire organisé par bit, cha-25 que cellule étant constituée d'un circuit bistable avec au moins un transistor à effet de champ, caractérisé en ce que la capacité de porte d'un des transistors à effet de champ de la cellule est chargée à un potentiel électrique donné au moyen des lignes de mots et de bits et en ce qu'un potentiel électrique approiimativement égal au potentiel électrique donné est appliqué 30 aux lignes de bits associées aux cellules non sélectionnées de façon à charger le condensateur de ligne de bits de chaque cellule non sélectionnée à ce potentiel électrique donné.