FR 2000420 A1 19690905 FR 6900462 A 19690114 69 00462 1 2000420 L'invention a pour objet un système pour transmettre des signaux en groupes (blocs; contenant chacun un certain nombre de signaux d'information permettant la détection de fautes et un signal d'essai dérivé des signaux d'information» système 5 dans lequel, dans le cas de la détection d'au plus un signal mutilé par bloc, la correction de ce signal mutilé peut être effectuée du côté récepteur même. Il est universellement connu de convertir, avant la transmission, les signaux d'information d'un code binaire, comme des 10 signaux télégraphiques, en signaux présentant un rapport fixe travail-repos (rapport fixe des bits 0 aux bits 1). Dans ce cas le signal reçoit, par l'émetteur, une certaine redondance. Bu côté récepteur le rapport travail-repos de chaque signal est contrôlé dans un détecteur de fautes. Si le résultat du contrôle 15 est positif, le signal en question est imprimé. Au cas contraire le poste récepteur demande la répétition du signal et la redemande jusqu'à ce qu'il constate la réception correcte du signal. Cette méthode a le désavantage que la demande de répétition et la répétition elle-même comportent toujours une perte 20 de temps. De plus il y a possibilité d'introduire de nouvelles fautes sur la voie de transmission. Dans ee système la répétition est nécessaire pour effectuer la correction. Afin d'éviter ou de limiter ces répétitions on a crée d'autres systèmes connu% dans lesqueDs l'émetteur donne aux Signaux tant de redondance que 25 1© poste récepteur lui-même peut effectuer la correction. Le système de l'invention est du genre défini en dernier lieu. Il est constitué du côté transmetteur, de façon que les signaux d'information soient composés de manière à permettre le contrôle de leur exactitude au moyen d'un détecteur de fautes, 30 que les bits du signal d'essai transmis avec un bloc, à partir du premier jusqu'au dernier, soient obtenus par l'addition mo-dulo 2 des bits correspondants de tous les signaux d'information du bloc en question, et que du côté récepteur l'exactitude de tous les signaux d'information d'un bloc soit contrôlée et 35 que ces signaux, s'ils sont exacts, soient imprimés, tandis qu'au cas où un signal au maximum s'avère incorrect, tous les bits emmagasinés dans le registre et faisant partie de ce signal sont réduits à la valeur 0, après quoi tous les signaux faisant partie du bloc et le signal d'essai sont additionnés module 2, 69 00462 2 2000420 le résultat ainsi obtenu constituant le signal reçu mutilé sous forme corrigée, signal qui, avant d'être imprimé, est contrôlé par le détecteur de fautes. lï signaux, dont chacun est susceptible d'être contrôlé par 5 le poste récepteur, sont accompagnés, dans la transmission, d'un signal d'essai constitué par la somme modulo 2 de tous les N signaux d'information comme signal supplémentaire, le premier bit de ce signal étant ±a somme modulo 2 des premiers bits de tous les signaux d'information, le deuxième bit la somme modulo 10 2 des deuxiem.es bits, etc. Or si dans une série comprenant N signaux d'information et un signal d'essai, un signal est arrivé mutilé, on peut récupérer le signal primitif en substituant au signal mutilé la somme modulo 2 de tous les autres signaux d'information et du signal 15 d'essai, l'information du signal trouvé mutilé étant ignorée. L'opération revient à ce que le signal mutilé est réduit à la valeur 0 et redéterminé par l'addition modulo 2 de tous les bits correspondants, les bits du signal mutilé ayant tous la valeur 0. Cette méthode repose sur la proposition suivante : 20 si la somme modulo 2 de deux signaux A et B est choisie. =0, A © B = C, mais aussi, dans ce calcul A © C = B et A © 0 = A, de sorte que A © O ©C= B 25 Si le signal B est le signal d'information mutilé, il est réduit à la valeur 0. Par une addition modulo 2 de A, 0 et C (le signal d'essai) on obtient alors la combinaison B, qui est l'information primitive du deuxième signal. La fig. 1 donne, à titre d'exemple, le schéma synoptique 30 d'un transmetteur destiné à être utilisé dans le système selon l'invention. Le diagramme de temps qui l'accompagne indique les temps où se"produisent les impuxsions Ps, Pd et Pt, qui commandent le transmetteur. Dans cet exemple N=2. A chaque impulsion Pt l'électro-35 aimant de transport TM. du dispositif de lecture de bande, TR, avance la bande perforée d'un caractère. Le caractère lu est converti par le convertisseur de code, CY5-7, en un signal à sept unités présentant un rapport constant travail-repos. Sous la commande des impulsions Pd le signal de sortie de ce conver- 3 2000420 69 00462 tisseur de code est transféré aux baseuleurs A à G d'un registre de décalages, les impulsions Ps effectuent le transfert de cette information au registre AA-GG de décalages, où le signal se trouve inscrit après sept impulsions Ps. Les poten-5 tiels de sortie des bascileurs G- et GG sont additionnés modulo 2 dans KOD 2, le résultat étant enregistré dans le bascaxeur A. L'impulsion Pd1 effectue l'enregistrement du caractère K1 dans le registre A-G. Après sept impulsions Ps ce caractère se trouve dans les baseuleurs AA à GG. Le registre 10 A-G contient alors la somme modulo 2 du caractère K1 et du contenu précédent du registre AA-GG. A ce moment, cependant le contenu du registre A-G est remplacé par l'information du caractère K2 sous l'effet de l'impulsion Pd2. Pendant sept impulsions Ps ultérieures l'information de signal K1 est 15 transmise bit à bit par le basculeur manipulateur K. Après ces impulsions Ps le registre AA-GG contient l'information K2, A-C contenant la somme modulo 2 de K1 et K2. Comme, cependant, à cet instant, il ne se produit pas d'impulsion Pd, la somme modulo 2 n'est pas effacée, mais transférée à AA—GG. 20 Pendant encore sept nouvelles impulsions Ps cette somme (Ï1-2) est introduite dans le registre AA-GG ; en même temps l'information K2 contenue dans le registre AA-GG est transmise par K. A la fin de l'opération, le registre A-G contient la somme modulo 2 de K2 et de T1-2, qui. est effacée alors et remplacée 25 par l'information £3 sous la commande de l'impulsion Pd3. Les sept impulsions Ps suivantes effectuent le transfert de K3 à AA-GG et la somme modulo 2 de K1 et de K2 (T1-2) est transmise par K. L'impulsion Pd4 effectue l'inscription de K4 dans le 30 registre A-G, d'où la somme modulo 2 de E3 et de T1-2 est effacée. Ainsi le poste transmet enaque fois deux caractères provenant du convertisseur de code» suivis de leur somme modulo 2. La fig. 2 donne à titre d'exemple le schéma synoptique d'un. 35 récepteur destiné à être utilisé dans le système selon l'inventirç le diagramme de temps qui l'accompagne indique les temps où se produisent les impuisions de commande du recepteur. Le signal reçu et redressé est amené aux registres de décalages, SRI et SRII, du récepteur ; les premiers sept bits sont 4 2000420 69 00462 inscrits dans le registre SRI par des impulsions Psi. Les baseuleurs E, S et T divisent les impulsions en séries de sept impulsions Psi, de sept impulsions PsII et de sept impulsions PsIII, le distributeur septuple OPQ donnant, toutes les sept 5 impulsions Ps, une impulsion à RST afin d'assurer la possibilité de la selection. Après les premiers sept impulsions Ps (Psi) le premier signal reçu (K1) se trouve inscrit dans j.e registre SRI. Durant l'enregistrement même le nombre de bits 1 de ce signal est 10 contrôlé dans le detecteur de fautes PD. Si le nombre de bits 1 n'est pas correct, PD donne le critère d'erreur, de sorte que le basculeur Pi prend l'état 1, quand se produit l'impulsion Pfl. Pendant les impulsions PsII le signal suivant est inscrit dans SRII, le nombre de bits 1 en étant compté dans 15 le détecteur de fautes PD. Si ce dispositif constate une déviation du nombre cccrect de bits 1, le critère d'erreur de PD met le basculeur PII à l'état 1, quand se produit l'impulsion Pfll. Ce système de correction de fautes est basé sur la néces-20 site que parmi les signaux d'un bloc, tous les signaux d'information et le signal d'essai d'un bloc ne figure pas plus d'un signal mutilé. On suppose maintenant que le premier signal (K1) ait été reçu mutilé. Après l'impulsion Pfl le basculeur PI se trouve 25 alors à l'état 1, de sorte qu'il se produit une impulsion PrI, qui efface toute l'information du registre SRI et met tous les baseuleurs à l'état u. Après l'inscription, dans SRII, du deuxième signal, reçu correct, le signai d'essai entre sdus la commande des impuisions PsIII. Comme PI est à l'état 1, c'est 30 la somme modulo 2 du signal d'essai et du deuxième signal d'information, inscrit correctement dans le registre SRII, qui est enregistrée dans le registre SRI. En même temps j_'information tirée du registre SRII y est inscrite de nouveau sous la commande des impuxsions PsIII, inscription conditionnée par 35 l'état 1 de PI. Après sept impulsions PsIII le registre SRI contient donc la somme modulo 2 du signal d'essai et du .deuxième signal d'information. L'information du deuxième signal se trouve rétablie dans iRII. L'impulsion PflII qui suit alors, ramène le oa.ocuj.eur PI à l'état zéro et provoque en même temps 69 00462 5 2000420 la conversion de code des signaux K1 et K2 contenus dans les registres respectifs SRI et SRII par les convertisseurs respectifs CV7-5 (I) et CV7-5 (II). Les signaux K1 et K2 convertis en signaux à 5 bits sont inscrits dans les registres 5 d'impression respectifs DRI et DRU, les premiers baseuleurs de ces deux registres et le dernier étant mis respectivement à l'état de la polarité de démarrage et à l'état de la polarité d'arrêt. Les baseuleurs 2 à 6 des deux registres reçoivent respectivement les bits 1 à 5 des signaux convertis. 10 Sous la commande des impulsions Pp ces signaux à cinq. bits, munis de bits de démarrage et d'arrêt, sont dirigés vers l'appareil imprimeur. Une procédure analogue est suivie, si le deuxième signal arrive mutilé, tandis que le premier signal, ainsi que le signal 15 d'essai sont reçus correctement. Dans ce cas l'impulsion Pfll met le basculeur PII à l'état 1, ce qui provoque l'impulsion Prll, qui efface le contenu du registre SRII, mettant tous les baseuleurs à l'état 0. Comme PII se trouve à l'état 1, la somme modulo 2 du premier signal et du signal d'essai est 20 inscrite dans le registre SRII sous la commande des impulsions PsIII ; en même temps l'information fournie par le registre SRI y est inscrite de nouveau. Après les sept impuisions - PsIII le registre SRI contient donc de nouveau l'information primitive K1 et SRII contient la somme modulo 2 du signai K1 25 et du signal d'essai, c'est-à-dire l'information K2. Si les deux signaux K1 et K2 sont reçus correctement, les deux baseuleurs PI et PII demeurent à l'état O, de sorte qu'il n'y a pas d'addition modulo 2 et qu'il ne se fait .-as de déplacement de l'information des signaux EL1 et 30 K2 contenus dans les registres SRI et- SRII. Pendant les impulsions PsIII les signaux enregistres ne sont pas chargés. Après les sept impulsions PsIII la conversion et l'impression des signaux Kl et K2 se font de la manière decrite plus haut. 69 00462 2000420 REVENDICATIONS 1 - Système pour transmettre des signaux en groupes (blocs) contenant chacun un certain nombre de signaux d'information permettant la détection de fautes et un signal d'essai dérive 5 des signaux d'information, système dans lequel, dans le cas de la détection d'au plus un signal mutilé par bloc, la correction de ce signal mutilé peut être effectuée du côté récepteur même, caractérisé par le fait que du côté transmetteur les signaux d'information sont composés de manière à permettre le 10 contrôle de leur exactitude au moyen d'un détecteur de fautes, que les bits du signal d'essai transmis avec un bloc, à partir du premier jusqu'au dernier, sont obtenus par l'addition modulo 2 des bits correspondants de tous les signaux d'information du bloc en question, et que du côté récepteur l'exactitude de tous 15 les signaux d'information d'un bloc est contrôlée et que ces signaux s'ils sont constatés exacts sont imprimés, tandis qu'au cas ou un signal au maximum s'avère incorrect, tous les bits emmagasinés dans le registre et faisant partie de ce signal sont réduits à la valeur 0, après quoi tous les signaux faisant 20 partie du bloc et le signal d'essai sont additionnés modulo 2, le résultat ainsi obtenu constituant le signal reçu mutilé sous forme corrigée, signal qui, avant d'être imprime» est contrôlé par le détecteur de fautes. 2 - Système selon la revendication 1, dans lequel un bloc 25 contient deux signaux d'informations caractérisé du côté transmetteur par un premier registre de décalages (baseuleurs" A à G),dans lequel, après être convertis d'un code à cinq unités en un code à sept unités présentant un rapport constant des bits de travail et de repos par signal, les signaux sont inscrits 30 un à un, pour être déplacés, un à un, à un deuxième registre de décalages (baseuleurs AA à GG), dont l'entrée est connectée à la sortie du premier registre de decalages et auquel le signal contenu dans le premier registre est transféré dans le temps où un signal suivant est inscrit dans le premier registre de déca-35 lages, par un circuit d'addition modulo 2 (Mod 2), dont 1'entrée est connectee aux sorties du premier ez du deuxième registre, la sortie de ce dernier est connectée à l'eatree du premier registre, dans lequel un signal d'information que contient le deuxième registre lors du transfert de ce signal à la voie de 69 00462 2000420 transmission est additionné bit a bit au signal d'information que contient le premier registre lors du transfert de ce signal au deuxième registre, et d'où la somme formée ainsi est transférée bit à bit au premier registre. 5 3 - Système selon la revendication 1, caractérisé par un premier registre de décalages (SRI) destiné à enregistrer le premier signal d'information d'un bloc, par un deuxième registre de décalages (SRII) destiné à enregistrer le deuxième signal d'information d'un bloc, par un détecteur de fautes (PD) destiné 10 à contrôler le rapport des bits de travail et de repos des signaux d'information lors de l'inscription de ces signaux dans les registres, par un premier circuit d'addition modulo 2 (A), dont une entrée est connectée à l'entrée où les signaux arrivent^ dont une autre entrée est connectée à la sortie du deuxième 15 registre et dont la sortie est connectée à l'entrée du premier registre, par un deuxième circuit d'addition modulo 2 (B), dont une entrée est connectée à l'entree où les signaux arrivent, dont une autre entrée est connectée à la sortie du premier registre et dont la sortie est connectée à l'entrée du deuxième 20 registre, les deux signaux d'un seul et même bloc, la bonne réception des deux signaux étant constatée par le détecteur de fautes, étant conduits chacun par un convertisseur de code, qui les convertit du code à sept unités en code à cinq, unités, respectivement à un troisième registre de décalages et à un 25 quatrième (DRI et DRU), d'où, précédés chacun d'une polarité de démarrage et suivis chacun d'une polarité d'arrêt, ces signaux sont conduits au dispositif imprimeur, le signal d'essai qui les accompagne étant négligé, tandis que dans le cas de la constatation de la réception incorrecte d'un signal d'un seul 30 et même bloc tous les baseuleurs du registre en question, (respectivement du premier ou du second) sont mis à l'état zéro, après quoi le signal d'essai en question est inscrit dans ce registre, pour être additionné ensuite au signal d'information contenu dans l'autre registre (respectivement le deuxième ou le 35 premier;, la somme ainsi obtenue, et qui contient le signal mutilé sous forme corrigée, étant conduite au registre (respectivement au premier ou au second) qui contenait le signal mutilé, après quoi se font la conversion et l'envoi ^dispositif imprimeur.