FR 2008224 A1 19700116 FR 6914785 A 19690508 69 14785 -i- 2008224 La présente invention se rapporte d'une manière générale à un appareil de détection et de correction des erreurs, pour des systèmes de transmission de données numériques, et en particulier à la détection et la correction des erreurs en temps réel et sans 5 redondance dans des systèmes de transmission de données à modulation de phase et à codage différentiel Plus particulièrement, la présente invention se rapporte à un appareil servant à détecter et corriger des erreurs dans un système de transmission de données codé, dans lequel les valeurs 10 de paires de chiffres binaires sont codées suivant la différence de phase entre des impulsions de l'onde porteuse se produisant dans les intervalles successifs d'émission des signaux, après quoi le récepteur décode ces différences de phase entre les impulsions de l'onde porteuse dans les intervalles successifs d'émission 15 des signaux, pour les ramener à leurs valeurs de paires de chiffres binaires respectives. Les techniques antérieures de détection et de correction des erreurs pour les transmissions de données numériques font appel, pour la grande part, au principe de la parité. Suivant 20 ce principe, les données numériques qui doivent être transmises sont groupées en bloc de longueurs déterminées et un ou plusieurs chiffres de vérification de la parité sont calculés pour rendre pair le nombre de bits de l'un ou de l'autre type. En calculant des chiffres de parité multiples à partir de chaque bloc de 25 données, et en entremêlant ces chiffres de parité avec les chiffres du message, on peut établir une base pour la correction ainsri^ue /dftection de la plupart des erreurs qui peuvent se produire au cours d'une transmission à travers un milieu produisant des distorsions. Les blocs de données reçus sont vérifiés pour déterminer s'il 30 existe une correspondance prédéterminée entre les chiffres du message et les chiffres de parité. Le fait de ne pouvoir trouver de correspondance entre ces chiffres indique la présence d'erreurs et suivant la complexité du code de parité, une ou plusieurs erreurs peuvent être corrigées. 35 Cette technique de vérification de la parité présente cer tains inconvénients inhérents. Il faut un équipement de codage de la parité à l'émetteur pour produire les chiffres de parité. Il faut également un équipement de décodage de la parité au récep- 69 14785 • I -2- 2008224 teur pour interpréter les données reçues et supprimer les chiffres de parité. De plus, la redondance des chiffres de parité réduit le rendement de la transmission du système d'ensemble suivant le rapport entre le nombre de chiffres de parité produits et la 5 longueur du bloc qui a été transmis. Dans les brevets des Etats-Unis d'Amérique N° 3.128.342 et N° 3.128.343, on a décrit un système de transmission de données numériques utilisant une modulation de la phase et un codage différentiel. Dans ce système, un train de données binaires en 10 série, constitué par des bits de données "1" et "0" est transformé en paires de bits appelées des dibils ..A chacun des quatre dibits possibles ; à savoir 00, 01, 10 et 11, est affecté à un déphasage incrémentiel par multiples impairs de 45°. Par exemple, aux dibits 00 et 10 peuvent être affectés un déphasage respectif 15 de +45° et -45°, et aux dibits 01 et 11, des déphasages de +135° et -135°. Ces quatre déphasages sont appliqués à une onde porteuse d'une fréquence déterminée suivant les données qui doivent être transmises, la phase absolue de la porteuse pour un dibit particulier est décalée de l'incrément approprié par rapport 20 à la phase absolue transmise pour le dibit précédent. De ce fait, chaque dibit est codé par la différence de phase qui existe entre les intervalles successifs d'émission des signaux, c'est-à-dire que les dibits sont codés d'une manière différentielle. Aucune référence de phase déterminée n'est nécessaire au récepteur. 25 On peut utiliser certaines caractéristiques propres à la transmission des données modulées en phase et à codage différentiel pour détecter et corriger les erreurs. Le problème indiqué ci-dessus est résolu suivant la présente invention, dans laquelle un circuit décodeur détecte les 30 impulsions de l'onde porteuse des intervalles non voisins d'émission des signaux s'étendant entre les intervalles successifs d'émission des signaux et décode les différences de phase entre les impulsions non voisines de l'onde porteuse. Un circuit de détection des erreurs comprenant une section de comparaison et une section 35 produisant des signaux d'erreurs dans laquellela section de comparaison compare la valeur de la différence de phase entre des impulsions non voisines de l'onde porteuse avec la valeur de la différence de phase entre des impulsions voisines de l'onde porteu- 69 14785 -3- 2008224 et oii la section, de production des signaux d'erreurs produit un signal d'erreur de sortie lorsque cette comparaison n'indique pas de correspondance. Un autre aspect de l'invention réside dans le fait que 5 la section de comparaison du circuit de détection des erreurs comprend des circuits servant à comparer une série de valeurs décodées successives des différences de phase entre des impulsions voisines de l'onde porteuse avec la valeur décodée des différences de phase entre des impulsions non voisines de l'onde porteuse 10 s'étendant entre les intervalles d'émission des signaux qui constituent la série des différences de phase successives entre les impulsions voisines de l'onde porteuse. Un autre aspect de l'invention réside également dans le fait qu'un circuit de comptage détecte le signal d'erreur de 15 sortie et produit une impulsion de commande d'erreur lorsque le signal d'erreur de sortie est détecté au moins dans deux intervalles successifs d'émission des signaux. Un circuit de correction des erreurs qui est sensible à la fois à une impulsion de commande d'erreur et à l'erreur comprend un circuit 20 de détection muni d'un circuit de différence servant à retrancher la valeur décodée de la différence de phase voisine la plus récente de la valeur décodée de la différence de phase non voisine la plus récente pour donner un signal servant à corriger la valeur décodée de la différence de phase voisine précédente. 25 D'autres avantages et caractéristiques de la présente invention ressortiront au cours de la description détaillée qui va suivre, faite en regard des dessins annexés, qui donnent à titre explicatif, mais nullement limitatif, une forme de réalisation conforme à l'invention. 30 Sur ces dessins, la figure 1 est un diagramme linéaire de minutage des signaux servant à expliquer le principe de l'invention ; les figures 2 et 3 sont des diagrammes vectoriels représentant le procédé de codage par phase numérique pour des dibits voisins et alternés, respectivement j la figure 4 est un tableau de validité représentant les relations qui existent entre les codes de dibits de phase valable voisins et alternés ; 69 14785 -4" 2008224 la figure 5 est un schéma synoptique d'un système de détection et de correction des erreurs selon l'invention, appliqué à un récepteur à modulation de phase du type Baker ; la figure 6 est un schéma logique de l'appareil de détection 5 des erreurs selon l'invention ; la figure 7 est un schéma logique de l'appareil de correction des erreurs selon l'invention ; la figure 8 est un schéma logique d'un circuit compteur pouvant être utilisé pour la mise en pratique de l'invention ; et 10 la figure 9 est un diagramme des formes d'ondes représentant le fonctionnement de l'appareil de détection et de correction des erreurs selon l'invention sur un exemple de flux de données en série dans lequel se produisent deux erreurs. Suivant la présente invention, des erreurs simples produites 15 par la transmission ou l'émission de données à déphasage et à codage différentiel sur un milieu de transmission produisant des distorsions sont détectées et corrigées en tirant- profit des caractéristiques propres à de tels signaux. Du fait que chacun des dibits émis est codé suivant la différence de phase entre 20 les intervalles successifs d'émission des signaux, la différence de phase entre des intervalles alternés d'émission des signaux doit être égale à la somme algébrique des différences de phase entre deux intervalles successifs et voisins d'émission des signaux, si aucune erreur ne s'est produite. Des récepteurs 25 de données à modulation de phase construits suivant les enseignements des brevets des Etats-Unis d'Amérique précités, déterminent d'une façon continue la différence de phase entre les intervalles voisins d'émission des signaux, en intermodulant la phase reçue actuellement avec la phase reçue précédemment 30 T>:i & été retardée exactement de la durée d'un intervalle d'émission des signaux. Suivant la présente invention, chacune des phases reçues est retardée d'un autre intervalle d'émission des signaux et est à nouveau intermodulée avec la phase reçue actuellement pour déterminer la différence de phase entre les -55 intervells^felternés d'émission des signaus® les erreurs sont détectées en comparant d'une façon continus la somme des différences de phase détectées pour chaque paire d'intervalles successifs et voisins d'émission des signaux" avec la différence 69 14785 -5- 2008224 de phase détectée entre des intervalles alternés d'émission des signaux . Un manque de correspondance trouvé au cours de la comparaison des deux intervalles successifs d'émission des signaux indique une erreur dans le premier de ces intervalles. Les 5 erreurs sont corrigées en retranchant la différence de phase voisine obtenue dans le second des deux intervalles d'émission des signaux pour lequel la comparaison est défaillante de la différence de phase altérnée obtenue en même temps. La phase qui résulte de cette soustraction correspond à la phase qui 10 aurait été obtenue dans le premier des deux intervalles correspondant gâ.1 émission des signaux si aucune erreur ne s'était produite. En partant de cette phase corrigée, on produit le dibit correct et on l'introduit dans le flux de données démodulées. La mise en oeuvre de cette technique de détection et 15 de correction des erreurs est facilitée en rendant numériques, sous forme binaire, les diverses phases démodulées. Les phases voisines sont démodulées, exactement comme dans le récepteur Baker. Chacune des phases voisines antérieures est rendue disponible pour le détecteur d'erreurs, en même temps que la 20 phase voisine actuelle en retardant la représentation numérique de cette phase d'un intervalle supplémentaire d'émission des signaux ou signalisation. Ceci équivaut à la démodulation des phases alternées, c'est-à-dire à la démodulation effectuée sur deux intervalles de signalisation. Le flux de données en 25 série est obtenu à la sortie du récepteur Baker, de la manière décrite dans les brevets des Etats-Unis d'Amérique précités. Les données en série sont de plus décalées à travers un registre de décalage à étages multiples, avant d'être appliquées à un circuit d'utilisation des données. Les états de ce registre 30 de décalage sont modifiés d'une manière appropriée par le circuit de correction des erreurs toutes les fois où. une erreur est corrigée. Cependant, le circuit de correction des erreurs n'est mis en action que lorsque deux indications successives d'erreurs sont produites dans le circuit de détection de celles-ci. 35 Suivant un aspect important de la présente invention, le système de détection et de correction des erreurs est mis en oeuvre sous la forme d'un ensemble annexe ajouté à un récepteur standard de données à modulation de phase . La seule modification 69 14785 "6" 2008224 nécessaire du récepteur existant est d'amener certains points de connexion à l'ensemble annexe. Aucune modification n'est nécessaire sur l'émetteur et, de ce fait, aucune modification du format des signaux n'est non plus nécessaire. 5 On se reportera au brevet des Etats-Unis d'Amérique N° 3.128.342 pour les détails du codage différentiel de données binaires en série par paire de dibits sur une onde porteuse de fréquence déterminée. En bref, les bits de données en série sont réunis par paire pour former des dibits et par l'intermé-10 diaire de circuits logiques appropriés, la phase de l'onde porteuse est décalée par rapport à la phase existante d'un multiple impair de 45° électrique , suivant le schéma de la figure 2. La phase existante est la phase de référence qu'on voit sur la figure 2. Les dibitgÔO et 10 produisent des déphasages 15 respectifs de 45° positifs et négatifs. De même, les dibits 01 et 11 produisent des déphasages positifs et négatifs respectifs de 135°. De cette manière, il se produit un déphasage pour tout dibit afin d'appliquer une transition distincte pour le signal de ligne et aider à récupérer le signal de minutage au récepteur. 20 Aucune information de phase de référence spéciale n'a besoin d'être émise, du fait que chaque intervalle d'émission des signaux donne sa propre référence pour celui qui le suit. . Au récepteur, comme décrit plus en détail dans le brevet des Etats-Unis d'Amérique N° 3.128.343, chacune des phases 25 distinctes reçues est retardée d'un intervalle de signalisation des dibits, et elle est intermodulée avec la phase de l'intervalle de signalisation immédiatement suivant,afin de démoduler le dibit approprié. A l'aide d'une conversion de parallèle-en-série, le flux de données en série est reconstruit. Du fait du codage 30 différentiel, les erreurs ne sont pas cumulatives. Aucune erreur ne se produit aussi longtemps que la perturbation d'une seule phase transmise est inférieure à 45°. Cependant, deux phases absolues successives, dont chacune est perturbée de moins de 45°, peuvent se combiner algébriquement au cours du processus 35 de démodulation pour produire une erreur différentielle supérieure à 45° et un seul débit résultant qui est démodulé d'une façon incorrecte. Le bruit Gaussien constitue la cause habituelle de ce type d'erreurs. Suivant la présente invention, les erreurs 69 14785 -7- 2008224 simples dues à une perturbation produite par un bruit G-aussien sont détectées et corrigées en contraignant ces erreurs à se manifester d'elles-mêmes au cours de deux intervalles de signalisation successifs. Des impulsions de bruit, ainsi qu'un bruit 5 G-aussien, à l'occasion, peuvent également perturber la phase transmise de plus de 45°. Dans ce cas, on obtient des erreurs doubles . les erreurs doubles ne sont pas corrigées par l'exemple de mode de réalisation dé l'invention, bien que ses principes puissent être étendus de manière à détecter et corriger de telles 10 erreurs doubles. La figure 1 est un diagramme linéaire de minutage des signaux, s'étendant sur quatre intervalles successifs d'émission de dibit. Les intants tQ à t^ indiquent les points milieu des intervalles d^feignalisation successifs des dibits, et à 15 les intervalles de signalisation réels. Pendant chacun des intervalles de signalisation Tq, T^, et ainsi de suite, la phase est constante. Pendant l'intervalle Tq, une phase absolue ©q est transmise; pendant l'intervalle une phase absolue 6^ est transmise, et ainsi de suite. Le récepteur de données prend la 20 différence entre les phases absolues dans des intervalles de signalisation voisins. C'est ainsi que la différence entre les phases ©g prise à l'instant d'échantillonnage tg sert à coder le dibit AB ; et la différence entre les phases et à l'instant d'échantillonnage t^ sert à coder le dibit CD. 25 Dans la description restante, CD indique le dibit actuel reçu, où C et D peuvent représenter les chiffres binaires "1" ou "0". AB indique d'une manière semblable le dibit immédiatement . précédent. AB et CD sont par suite des paires de dibits voisins. La technique de détection et de correction des erreurs 30 selon l'invention dépend d'une comparaison effectuée entre la somme de deux des modulations de dibits voisins et une démodulation de dibits alternés englobant les deux dibits voisins. De cette manière, le dibit BP de la figure 1 représente la démodulation de dibits obtenus en retranchant de la phase sa 55 phase alternée antérieure 0^ à l'instant dséchantillonnage t^. Cette soustraction des phases alternées ne s-effectue pas dans le récepteur de données existante La figure 3 représente les relations qui existent entre les phases et les dibits alternés. 69 14785 -8- 2008224 10 On voit que les phases sont des multiples de 90° électriques. Des différences de phases positives et négatives de 90° sont démodulées, sous la foime de dibits 10'et 01, respectivement. De même, des différences de phases opposées de 0° et de 180° sont démodulées comme les dibits 11 et 00, rspectivement. Le principe de la présente invention est basé sur l'observation que., lorsqu'il n'y a pas d'erreur : e - e 0 = (e - e ■-) + (e , - e «). (1) n n-2 x n n-1 v n-1 n-2' V' On suppose, comme/particulier, que le dibit AB est 00 et le dibit CD est 00, alors ^ ~ ®i = +45°, 9^ - ©2 = +45°, et, lorsqu'il n'y a pas d'erreur , 0^ - = +90°, et le dibit EF est 10. Ceci représente le cas oîi la phase reçue est sensiblement la même que la phase émise, c'est-à-dire à moins de 45° de la phase émise. 15 On supposey de plus,que la phase reçue est perturbée par un bruit ou un autre parasite, par exemple, par des variations de fréquence dans un système de transmission par porteuse. Soit : e = S + N (2) n n n ^ ' 20 où est la phase reçue , S est la phase émise, et n il est la perturbation de phase due au passage à travers le milieu de transmission. Les critères de décision incorporés au récepteur de 25 données sont tels qu'une différence de phase tombant dans le premier quadrant est interprétée comme le dibit 00, dans le second quadrant comme le dibit 01, et ainsi de suite, comme on 2.3 voit sur la figure 2. Ds même, des différences de phases aumériques altesmees à moins de 45° des position^ectorielles fv oMsat à 0°, 90®, 180° et 270° sont interprétées comme en le voit sur la figure 3® De ce fa:-.t., une différence de phase sugJ3?i'3ïo?e à 45° par- rapport à la position ezaete produit une ffOTSUSra Afeattons que le signal de données en série à émettre 5'j os'i «a train d© 0. De ce fait, les phases absolues émises peuvent 69 14785 -9- 2008224 être S» = 0°, S_ = +45°, S_ = +90° et S, = +135°. Admettons de 0 1 d. 5 plus que les phases et S2 sont perturbées suivant des quantités = +30° et ÎJ2 = -30°. Alors à l'instant t2, on obtient : 61 - e0 = Sx + Nx - S0 = +75° (00, correct ) (3) 5 e2 - ex = S2 + N2 - S1 - ^ = -15° (10, erreur) (4) ®2 " ®0 = S2 + N2 ~ S0 = 60° ^10' correct ) (5) La différence de phase obtenue dans l'équation (3) est différente de 45° (la valeur correcte), mais la valeur ( 75°) ob-.tenue se trouve dans le premier quadrant de la figure 2 et est 10 démodulée correctement comme dibit 00, comme on le voit entre parenthèses. La perturbation totale ^2 ~ ^1 = à0113 l'équation (4), dépasse cependant 45°, c'est-à-dire la valeur de S2_- S^, et de ce fait la valeur (-15°) obtenue est démodulée d'une manière incorrecte comme dibit 10. De même, dans l'équation (5) le 15 dibit alterné est démodulé d'une façon correcte, comme 10, d'après la figure 3. Suivant la présente invention, une impulsion d'erreur est produite à l'instant tg. A l'instant d'échantillonnage suivant t^, on obtient : ©2 - 6^ = Sg + N2 - S^ - = -15° (10, erreur) (6) 20 e3 - e2 = S3 - S2 - N2 = +75° (00, correct ) (7) 0^ - ©1 = S3 - Si - Ni = +60° (10, correct ) (8) On voit que l'équation (6) est identique à l'équation (4), et qu'elle contient la même erreur. Les équations (7) et (8) sont démodulées d'une façon correcte, même lorsqu'il existe des 25 erreurs respectives de plus ou moins 30°. Suivant la présente invention, une autre impulsion d'erreur est produite à l'instant tj. L'apparition des impulsions d'erreur à deux instants d'échantillonnage successifs tg et t^ est utilisée pour déclencher la correction de l'erreur qui existe à l'instant t2, suivant l'équa 69 14785 _10_ 2008224 tion (l). En fait, l'équation (l) est résolue pour le second terme (0^ x ~ 2^' sur "'"e droit, les angles de phase interprétés d'une manière correcte ( à moins de 45° d'un angle admissible)correspondent aux équations (7) et (8) qui sont 5 substituées dans l'équation (l) pour obtenir la différencie phase correcte ©2 - 0^ = (0^ - 0.^) -(0^ - ©2) = 90° - 45° = 45°. La technique selon l'invention est facilitée en utilisant les dibits démodulés, plutôt que les angles réels. Le tableau de validité de la figure 4 forme la base permettant de rendre 10 numérique cette technique. Le dibit voisin démodulé à l'instant d'échantillonnage t2, auquel une erreur est reconnue en premier est indiquée par AB, le dibit voisin démodulé à l'instant d'échantillonnage t^ où une erreur est à nouveau reconnue est indiquée par CD et le dibit alterné démodulé à l'instant d'échan-15 tillonnage t^ est indiqué par EF. Le tableau de validité de la figure 4 est de ce fait construit en examinant les figures 2 et 3. Les dibits AB qui correspondent à des différences de phase nominal es indiquées entre parenthèses, forment les têtes des colonnes ; les dibits CD les rangées ; ët les dibits EP, les 20 entrées du tableau. Les indications Tl, T2, T3 et T4 indiquent également les colonnes pour permettre le développement logique. Le tableau de la figure 4 peut être décrit en fonctioh de l'algèbre de Boole. Pour la colonne Tl, on peut écrire : Tl = A'B1(C'D'EP' + C'DE'P' + CD'EF + CDE'P) 25 = A'B'[O'P'(D'E + DE') + CP(D'E + DE')] = A'B'(CP + C'P')(DE« + D'E) . (9) de même : T2 = A'B(CE + C'E')(DP' + D'P') „ (10) T3 = AB*(CE' + C'E)(DP' + D'P) . (il) 30 T4 = AB(CP« + C'P)(DE + D'E') .. (12) m 147815' -11- 2008224 Dans les équations de (9) à (12), le signe plus indique la fonction logique OU et les relations de multiplication indiquent la fonction logique ET. Les indices prime indiquent des inversions® Les substitutions valables dans ces équations produisent un "1" 5 logique de sortie pour au moins l'une de ces équations à un instant d'échantillonnage donné. L'apparition d'une erreur produit une sortie logique "0" pour toutes les quatre équations. Les équations logiques de (9) à (12) peuvent être mises en oeuvre par des circuits standard, comme expliqué plus loin, 10 en liaison avec la figure 6. Il convient de se rendre compte que pour chacune des entrées EP du tableatjAe la figure 4, il existe quatre possibilités mathématiques pour un total de 64. Cependant, seules les seize possibilités représentées sont valables. L'apparition de l'une 15 quelconque des quarante-huit autres possibilités indique une erreur. La mise en oeuvre logique de la figure 4 forme une base pour la détection, ainsi que pour la correction des erreurs. En continuant à examiner le tableau de validité de la figure 4 et l'application de la figure (1) à ce dernier, on 20 peut développer des équations logiques pour la récupération du dibit AB. Le bit A devient un "1", si, et seulement si, les colonnes 3 et 4 du tableau sont satisfaites. Par suite. A déclenchement = C'D'EF + C'DEP' + CD'E'P + CDE'F» + CD'E'P + C'DEP + CD'E'F» + CDEF' 25 = C'D'F(E+E') + C'DE(F+F') + CD'E'(F+P) + CDF'(E+E«) = CDP» + CD'E' + C'DE + CD'F (13) Les termes entre parenthèses sont égaux à l'unité, du fait de l'identité de Boole. 10 D« une manière semblable, on peut développer des équations pour Rétablissement ' ^déclenchement - ^rétablissement. De ce tfcit : 69 14785 -i2- 2008224 A rétablissement = CDF + CD'E + C'DE' + C'D'F' (14) = CDE + CD'E' + C'DF + CD'E' (15) B. rétablissement = CDE' + CD'F + C'DF' + CD'E (16) Les équations logiques de (13) à (16) peuvent être mises 5 en. oeuvre par des circuits standard afin d'obtenir des signaux de commande de correction.d'erreurs, comme expliqué plus loin, en liaison avec la figure 7. La figure 5 est un schéma synoptique de l'ensemble du système de détection et de correction des erreurs selon l'in-10 vention, appliqué à un système de transmissions de données à modulation de phase et à codage, différentiel . Le système complet comprend un récepteur 50 de données à modulation de phase du type décrit dans le brevet des Etats-Unis d'Amérique N° 3.128.343 en liaison avec la figure 11 de ce dernier, et 15 un système 70 de détection et de correction des erreurs suivant la présente invention. à modulation de phase synchrone dans lequel la différence de phase entre des intervalles de signalisation successifs 20 sert à coder un dibit formé par deux signaux binaires. Le signal d'entrée de la ligne 25 est amplifié et normalisé dans un circuit à commande de gain automatique 51. La sortie du circuit 51, au point 52 est appliquée directement à des démodulateurs 56 et 57 qui sont identiques, ainsi qu'à une ligne à retard 25 analogique 53* La ligne à retard 53 retarde le signal normalisé d'un dibit ou d1un intervalle de signalisation (par exemple de 1/1200 secondes)® Il y a une sortie 0° et une sortie 90° pour la ligne à 2?®tard 53, afin de fournir des vecteurs de ■ xûfézsnce & 0° et 90°, qu'on voit sur la figure 2. On voit fa-30 cilessat d'après le codage choisi qus 1® premier bit du dibit peut Être démodulé par rapport à l'axe ds référence horizontal de 0e, le premier bit étant un 0 dans le premier et le .second quadrants, c'est-à-dire avancé en phase par rapport à la référence d© 0°, et 1 dans le troisième et le quatrième quadrants, c'est-à- Le récepteur 50 de données accepte un signal de ligne 69 14785 ■ 2008224 dire retardé en phase, par rapport à celui-ci. De même, le second hit du dibit peut être démodulé par rapport à l'axe de référence vertical de 90°, le second bit étant 0 dans le premier et le quatrième quadrants et 1 dans le second et le troisième -5 quadrants. Le démodulateur 56 qui reçoit comme entrées la phase absolue du dibit reçu actuel et la phase de référence de 0° du dibit reçu antérieurement, produit au point 58 le bit C ou le premier bit du dibit actuel CD. De même, le démodulateur 57 dont les entrées sont la phase absolue du dibit reçu actuellement 10 et la phase de référence de 90° du dibit reçu antérieurement, produit au point 59 le bit D ou second bit du dibit actuel CD. Un convertisseur parallèle-en-série 60 transforme les bits C et D démodulés simultanément en une relation en série, d'une manière directe et donne par suite un flux de données brutes non corrigées 15 .MM sur le conducteur 61. Le récepteur 50 des données fonctionne d'une manière continue sur le signal de déphasage d'arrivée, comme décrit plus complètement dans le brevet des Etats-Unis d'Amérique ET0 3.128.343. Un circuit d'horloge 62 produit des ondes de minutage de dibit 20 en série. Le circuit de détection et de correction d'erreurs annexe 70 est ajouté au récepteur de données connues, comme on le voit sur la figure 5. Le circuit 70 comprend un déphaseur de 45° 63, dont une entrée est connectée au point de référence de 0° 54 du 25 récepteur 50, une ligne à retard analogique d'un dibit 69 identique à la ligne à retard 53, des démodulateurs 72 et 73, des ensembles à retard numérique d'un dibit 64 et 65 connectés respectivement aux/koiniE de démodulation 58 et 59 du récepteur 50, un ensemble 68 de détection des erreurs, un ensemble 71 de 30 correction des erreurs, un compteur à deux impulsions 76 et des étages 78, 80 et 82 d'un registre à décalage recevant comme entrée les données brutes du conducteur 61, provenant du récepteur 50. Les démodulateurs 72 et 73 reçoivent comme entrées la 35 phase absolue reçue actuelle provenant du point 52 à la sortie du circuit de commande automatique de gain 51 et les phases de référence respectives de 0° et 90° provenant du dibit émis deux intervalles d'émission de signaux de dibit auparavant. 69 14785 ~14~ 2008224 les entrées de référence des démodulateurs 72 et 73 ont subi un retard de deux intervalles de signalisation par le fait qu'elles ont traversé la ligne à retard 53 du récepteur 50 et la ligne à retard 69 de l'ensemble annexe 70. De plus, un déphasage 5 de 45° a été appliqué dans le déphaseur 63 pour former le diagramme vectoriel de la figure 3. les démodulateurs 72 et 73 produisent respectivement le premier et le second bit E et P d'un dibit EP, qui décode un angle de phase représentant la différence de phase entre des périodes alternées de dibit, 10 c'est-à-dire entre les phases existant aux instants t^ et t^ de la figure 1 par exemple. les ensembles à retard 64 et 65»qui peuvent être de simples étages d'un registre à décalage avancés par l'onde de rythme des dibits, emmagasine les bits individuels des dibits 15 précédents pendant un intervalle de signalisation d'un dibit et les rendent disponibles pour l'ensemble de détection d'erreur 68 sur des conducteurs 66 et 67. l'ensemble 68 de détection des erreurs reçoit comme entrées les bits démodulés respectifs des dibits voisins AB et CD 20 et d'un dibit alterné EP. les équations de (9)/& (12) y sont mises en oeuvre comme expliqué plus complètement ci-après » en liaison avec la description de la figure 6. Ses sorties apparaissent sur des conducteurs 95. Elles sont combinées dans une porte OU intermédiaire 73. Une sortie 1 apparaît sur l'un 25 des conducteurs 95 toutes les fois où. la comparaison entre des dibits voisins et des dibits alternés est valable, et autrement c'est une sortie 0 qui apparaît. De ce fait, un inverseur 96 est monté à la suite de la porte OU 74 pour donner une indication d'erreur positive. 30 Comme expliqué précédemment, chacune des erreurs simples dans le signal émis se manifeste d'elle-même par une indication d'erreur dans deux intervalles de signalisation voisins. De ce fait, on utilise un compteur à deux impulsions 76 pour produire une impulsion de commande d'erreur sur un conducteur 77 toutes 35 les fois où. se produit une double indication d'erreur. Un mode de réalisation d'un compteur à deux impulsions pouvant être utilisé pour mettre en pratiqu^la présente invention est représente sur la figure 8. 69 14785 -15- 2008224 . L'ensemble 71 de correction des erreurs reçoit comme entrées les bits démodulés respectifs du dibit actuel CD et un dibit alterné EF ainsi que le signal d'impulsion d'erreur Q sur le conducteur 77«H présente comme sorties sur lés conduc-5 teurs 81 des signaux de correction pour les bits du dibit AB précédent. L'ensemble 71 de correction des erreurs met en oeuvre les équations (13) à (16),comme expliqué plus complètement en liaison avec la description de la figure 7* Les données brutes de sortie du récepteur 50 sont trans-10 férées à la fréquence de rythme en série(SCR)sur le conducteur 79travers les étages 78 et 80 du registre à décalage» Ces étages emmagasinent respectivement les bits individuels B et A du dibit précédent AB.Lorsqu'il n'y a pas d'erreur,leurs contenus sont transférés par l'intermédiaire d'un troisième étage 82 15 du registre à décalage,à une ligne de sortie 83 qui est connectée à un.circuit d'utilisation des données(non.représenté). L'étage 82 est avancé par l'onde SCR inversée dans un inverseur 84,c'est-à-dire décalée de 180°.Quand une erreur a été détectée et corrigée,les bits corrects'sont reconstruits par 2 0 l'ensemble 71 de correction des erreurs par l'intermédiaire des conducteurs d'entrée 81 de déclenchement et de rétablissement. La figure 6 représente les circuits logiques servant à mettre en oeuvre l'ensemble 68 de détection des erreurs, en utilisant des portes EŒ et OU classiques.Aux entrées 90 sont 2 5 appliqués les bits antérieurs A,B qui sont disponibles simultanément et qui proviennent des ensembles à retard 64 et 65»les bits 0, D actuels provenant du récepteur 50,et les bits alternés E, 3? provenant des démodulateurs 72 et 73.Chacune de ces entrées est inversée dans l'un des inverseurs 91jComme on le voit. De 30 ce fait,chaque entrée et son complément sont disponibles et peuvent être appliqués à des portes ET 92 afin de produire des signaux représentant les paires nécessaires pour mettre en oeuvre les équations de commande.Les signaux respectifs ainsi produits sont indiqués sur le dessin.Des paires appropriées de portes 55 ET 92 sont connectées à des portes OU intermédiaires ^3 pour produire les combinaisons nécessaires, comme indiqué sur le dessin.Des portes ET de sortie 94 produisent les sorties de commande Tl à T4, suivant les équations (9) à (12) sur les conducteurs 95.1'ar exemple,la sortie Tl met en oeuvre l'é-40 quation (9)en combinant la sortie A'B'ds l'une des portes ET 92(la quatrième en partant du sommet), avec les sortie (OF^-CF1) et (DE'+D'E) des deux portes OU 93» d'une manière directe. Le conducteur Tl devient positif si l'équation est 69 14785 -16- 2008224 résolue et autrement il reste au potentiel de la masse. Les autres sorties sont de même en rapport avec les équations. On estime inutile de donner toute autre description plus détaillée. Les équations de commande peuvent être facilement b mises en oeuvre également par ce qu'on appelle des circuits logiques dénégation-intersection" si cela est plus commode. Les circuits logiques servant à mettre en oeuvre l'ensemble 71 de correction des erreurs en utilisant également des portes ET et OU sont représentés sur la figure 7. Aux ;0 entrées 100, les bits actuels C, D qui sont disponibles simultanément et qui proviennent du récepteur 50 et les bits E, I" alternés provenant des démodulateurs 72 et 73, sont appliqués au circuit. Chacune de ces entrées est inversée dans des inverseurs 101, comme on le voit. De ce fait, chacune des entrées 15 et son complément sont disponibles et peuvent être appliqués à des portes ET 102 pour former des signaux représentant les triplets nécessaires pour mettre en oeuvre les équations de commande, comme on le voit sur le dessin. Des sorties appropriées de ces portes ET sont connectées à des portes OU inter-20 médiaires 103. Finalement, les signaux intermédiaires sont appliqués à des portes ET de sortie 104 qui, à leur tour sont conditionnées par l'impulsion d'erreur Q obtenue sur le conducteur. 77 à partir du compteur à deux impulsions 76. Les signaux qui sont présentés aux/conducteurs de sortie 81 forment les signaux 25 de correction pour le dibit précédent A. B suivant les équations de (13) à (16). Le fonctionnement du circuit logique de la figure 7 est clair pour un spécialiste et on estime tout autre description détaillée inutile. Il suffit simplement de noter que pour chaque erreur corrigée, le dibit AB complet est produit, 30 c'est-à-dire qu'une porte A 104 et une porte B 104 / ensemble des sorties significatives 1. La figure 8 représente la réalisation d'un compteur à deux impulsions 76 de la figure 5 qui est utile pour la mise 'îîi pratique de la présente inventionc Comme on le voit, on 35 utilise des éléments de coïncidence classiques ou des portes ET et des bascules bistables. Les portes ET produisent des sorties 1 lorsque toutes leurs entrées sont des 1„ et des sorties O aatrernsnt. Les bascules comportent des entrées de déclenchement, 69 14785 -17- 2008224 de rétablissement, et de "bascule. Seules certaines de ces entrées sont utilisées dans une bascule donnée. Un signal 1 appliqué à une entrée de déclenchement (S) produit une sortie sur le conducteur 1. Un signal 1 appliqué à une entrée de rétablissement (R) 5 produit une sortie sur le conducteur 0. Un signal 1 appliqué à une entrée de bascule (T) fait changer d'état les sorties existantes. L'ensemble du circuit est destiné à produire une sortie 1 après que deux impulsions T aient été appliquées sur un conducteur 97 depuis l'ensemble 68 de détection des erreurs. 10 Le circuit est minuté à l'aide d'impulsions de transition N se produisant au début de chaque intervalle de signalisation de dibits . Une impulsion T sur le conducteur 97 après un échantillonnage SS dans la porte ET 75 (figure 5) estappliquée directement 15 à la porte d'entrée ET 31 et à la porte de sortie ET 38 au moyen d'un conducteur 99. La porte ET 31 est conditionnée lorsque la bascule 32 est dans son état normal de rétablissement par le conducteur 33. La porte ET 38 est normalement hors service. De ce fait, la première impulsion t produit une sortie 1 déclen-20 chant la bascule 32, après quoi la porte et 31 est Immédiatement mise hors service. La bascule 32 passe à son état 1 , comme on le voit sur la ligne (M) du diagramme des formes d'onde de la figure 9. A la transition suivante du rythme de dibit M sur le conducteur 98 (la forme d'onde de transition apparaît 25 sur la ligne D de la figure 9), la porte et 34 produit une sortie 1, comme on le voit sur la ligne (U). La bascule 37 qui a été à l'état déclenché est alors basculé et prend son état de rétablissement, comme on le voit sur la ligne (0) de la.figure 9, pour conditionner la porte et 37 et faire basculer la bascule 30 36 qui a été à son état normal de rétablissement, et l'amener à son état de déclenchement. La sortie de la bascule 36 est représentée sur la ligne (t) de la figure 9. La porte et 37 est alors complètement conditionnée et lors de l'apparition de l'impulsion de rythme de transmission suivante sur le conducteur 35 98, une impulsion de rétablissement de la bascule 32 est produite comme on le voit sur la ligne (R) de la figure 9. Le rétablissement de la bascule 32 produit un signal 1 sur le -conducteu» 35 qui conditionne à nouveau la porte d'entrée 31 et ramène les 69 14785 -m- 2008224 bascules 35 et 36 à leurs états noimaux de déclenchement et de rétablissement. La sortie de la bascule 36 a conditionné la porte de sortie 38 pendant un intervalle de signalisation de dibit afin de former une fenêtre pour la seconde impulsion 5 T. Si une seconde impulsion T se produit, elle est dirigée au moyen du conducteur 99 vers la porte de sortie ET 38 et elle produit une impulsion d'erreur sur le conducteur 77, laquelle est destinée à être appliquée à l'ensemble 71 de correction des erreurs. La porte d'entrée ET 31 a été mise hors service par 10 la sortie 0 de la bascule 32 pendant l'intervalle de la fenêtre. Le fonctionnement de l'ensemble du circuit de la figure 5 peut être décrit en particulier par l'exemple de la transmission d'un signal de données, tel que celui représenté sur la ligne (E) de la figure 9. La figure 5 est associée à la figure 9 par 15 les lettres majuscules entourées d'un cercle. L'horloge 62 de la figure 5 fournit des signaux de' rythme de dibits et des signaux de rythme de série, comme représenté sur les lignes (A) et (B) de la figure 9. Ces signaux proviennent d'une source commune et sont déjà disponibles dans le récepteur de données 20 de base. De plus, des impulsions d'échantillonnage et de transition qu'on voit sur les lignes (C) et (D) de la figure 9 sont tirées des transitions négatives et positives respectives de l'onde de rythme des dibits. Les impulsions d'échantillonnage se produisent au centre des intervalles des dibits. 25 L'exemple de train de données en série représenté sur la Iggne (E) de la figure 9 a été codé d'une façon différentielle sur une onde porteuse dans l'émetteur avant toute transmission d'une perturbation de phase. Cette onde porteuse est reçue sur la ligne d'entrée 25 et est démodulée dans le récepteur 50 30 suivant deux trains de signaux en parallèle avec la perturbation de phase, ces trains de signaux étant représentés sur les lignes (E) et (G) de la figure 9. Les intervalles de dibits successifs sont numérotés de 1 à 16 à titre de référence. Les erreurs sont indiquées aux positions de dibits 3 et 8 par des 35 lignes en pointillé qui sont en fait les conditions de démodula-' tion correctes. L'erreur à la position 3 se produit dans le premier bit du dibit , et l'erreur à la position 8 dans le second bit. Les trains de signaux des lignes (E) et (ti-; sont ~etardés 69 14785 -19- 008224 d'un, intervalle de dibit afin de représenter les trains de signaux AB sur les lignes(H) et (I).Les trains de signaux de dibits alternés E,P, produits dans les démodulateurs 72 et 73 sont représentés de la même manière sur les lignes (J) et (K).Un 5 rythme commun peut s'appliquer à tous les six trains de signaux qui sont de ce fait disponibles simultanément et d'une manière continue pour l'ensemble de détection 68 des erreurs.Ce dernier ensemble produit des impulsions T toutes les fois où la vérification de validité est défaillante,suivant le tableau de la 10 figure 4» La validité est défaillante aux positions 3 de l'onde C,D du fait que l'échantillon C a été démodulé d'une façon incorrecte comme un signal 1. Aucune des équations de (9) à (12) ne produit une sortie 1. Le ce fait,la sortie 0 de la porte OU 7^ 15 est inversée pour donner un signal 1 dans un inverseur 96 et elle est transmise par la porte ET 75 sur l'impulsion d'échantillonnage suivante provenant de l'horloge 62 pour faire commencer le fonctionnement du compteur de deux impulsions 76.1a fenêtre de recherche y est ouverte,comme décrit précédemment.Les impul-20 sions Œ sont représentées sur la ligne(L)de la figure 9.La validité est vérifiée à nouveau dans l'intervalle de signalisation 4 et elle est défaillante du fait que le bit A est erroné.Une seconde impulsion T est produite,et une impulsion d'erreur se produit,comme on le voit sur la ligne (Q) de la figure 9«L'impul-25 sion d'erreur met en service l'ensemble 71 de correction des erreurs qui calcule d'après les trains de signaux C, B, E et ï à la position 4, que les bits A, B de la position 3 auraient dû être 0, 1. L'ensemble de correction de ce fait marque ses sor— 30 (14) et (15)» En se reportant à la figure 4,on voit que pour lesdits bits CD et EP soient 11,le dibit AB doit être 01. Le train MM de données brutes du conducteur 61 a été emmagasiné en série dans les étages 78 et 80 au registre à décalage. Le bit A incorrect se trouve dans l'étage 80 et le bit B dans 35 l'étage 78«Ces trains en série sont représentés sur les lignes (S) et (T) de la figure 9* L'impulsion d'erreur de gauche sur la ligne (Q)rétablit le bit Â à la position 3 qui a été décodée de l'étage 78 à l'état déclenché,avant l'échantillonnage présent an centre du bit, c crame indiqué sur la ligne (T)de la i»v* f-gurs L'impulsion d3erreur sur la ligne (Q) rétablit le bit ties Rétablissement et déclenchement suivant les équations 69 14785 -20- 2008224 A dans la position 3, qui. a été déplacé depuis l'étage 78 dans l'état réglé avant l'échantillonnage présent au centre du hit, comme indiqué sur la ligne (T) de la figure 9. La flèche en pointillés entre l'impulsion d'erreur sur la ligne (Q) et le 5 flux de données de la ligne (T) représente cette relation. Le bit de droite du train de signaux démodulés dans la huitième position de dibit sur la ligne (G) de la figure 9 est suposé de plus être erroné. La même erreur se produit, dans l'intervalle de signalisation suivant, comme on le voit 10 sur la ligne (I) de la figure 9, à la position 8. Le bit démodulé comme étant un signal 1 aurait dû être un signal 0. Deux impulsions T sont produites dans les intervalles de signalisation successifs, comme on le voit sur la ligne (L) de la figure 9 et produisent une impulsion d'erreur à la figure 9, comme on 15 le voit sur la ligne (Q). L'ensemble 71 de correction des erreurs calcule , en partant du fait que CD est égal à 11 et que EP est égal à 01, que AB aurait dû. être 00. De ce fait, il marque les conducteurs de sertie ArftablleBem Le bit A emmagasiné dans l'étage 80 du registre à décalage est ?o correct, et aucun changement ne se produit. Le bit B qui vient d'être démodulé comme signal 1, est ramené à un signal 0 avant l'instant d'échantillonnage 78. Une flèche en pointillé entre * l'impulsion d'erreur de droite de la ligne (Q) et le flux de données de la ligne (S) représente cette relation. Dans tous les autres intervalles de signalisation, les données ont été démodulées d'une manière appropriée. Le flux de données de l'étage 80 est transféré à travers l'étage final 82 sous la commande des impulsions de rythme en série inversées, comme on le voit sur la ligne -fU) de la figure 9 . Le flux de donéées de la ligne (U) correspond aux données initiales de la ligne (E). Le bit A qui se trouve à la position 3 et le bit B à la position 8 ont été démodulés d'une manière erronée, mais les erreurs ont été corrigées dans les étages 78 et 80 du registre à décalage avant des les envoyer par le registre 82 du registre 55 à décalage au conducteur de sortie 83. 11 n'y a eu aucune redondance dans le signal qui a été transmis. La sortie n'a été retardée que d'une période et demie de dibits. Le taux global d'erreur sur des connexions téléphoniques à grande distance 30 69 14785 -21- 2008224 essayée n'a été trouvé que de l'ordre de 10 à 1. Le mode de réalisation décrit en détail ci-dessus n'est destiné qu'à servir d'exemples, appliqué à la correction d'erreurs simples. Il rentre dans la technique de modifier 5 la mise en oeuvre décrite et d'étendre le principe de l'invention de façon à pouvoir corriger des erreurs multiples en effectuant des comparaisons entre les différences de phases voisines et non voisines s'étendant sur plus de deux intervalles de signalisation de dibit, sans sortir du cadre de la présente 10 invention. Il va de soi que la présente invention n'a été décrite et représentée qu'à titre explicatif mais nullement limitatif, et qu'elle est susceptible de diverses variantes, sans sortir de son cadre. 69 14785 -22- 2008224 REVENDICATIONS 1. Appareil servant à détecter et corriger des erreurs dans un système de transmission de données codées, dans lequel des valeurs de paires de chiffres binaires sont codées par les différences de phase entre les impulsions d'une onde porteuse 5 se produisant dans des intervalles successifs d'émission des signaux, après quoi le récepteur décode ces différences de phase entre les impulsions de l'onde porteuse dans des intervalles successifs d'émission des signaux pour leur rendre leur valeur de paires numériques binaires respectives (50), appareil 10 caractérisé en ce qu'un circuit décodeur (63, '69, 72, 73) détecte les impulsions de l'onde porteuse dans des intervalles non voisins d'émission de signaux s'étendant entre les intervalles successifs d'émission des signaux et décodent la différence de phasg/entre les impulsions non voisines de l'onde porteuse !; un 15 circuit de détection des erreurs (68) comprenant une section de comparaison (91, 92, 93, 94) et une section produisant- deé signaux d'erreur (94, 95, 74, 96) , cette section de comparaison comparant la valeur de la différence de phase entre les impulsions non voisines de l'onde porteuse et la.valeur de la différence 20 de phase entre les impulsions voisines de l'onde porteuse, la section produisant les signaux d'erreur produisant un signal de sortie d1 erreur, lorsqu'une "telle comparaison est défaillante. ~ 2. Appareil servant à détecter et corriger des erreurs dans un système de transmission de données numériques codées, 25 suivant la revendication 1, caractérisé en ce que la section de comparaison du circuit de détection des erreurs comprend des circuits servant à comparer une série des valeurs décodées successives ou différences de phase entre des impulsions voisines de l'onde porteuse avec la valeur décodée de la différence 30 de phase entre des impulsions non voisines de l'onde porteuse s'étendant entre les intervalles d'émission de signaux comprenant la série de différences de phase successives entre les impulsions voisines de l'onde porteuse. 3. Appareil servant à détecter et corriger les erreurs 35 dans un système dé transmission de données numériques codées, suivant la revendication 1, caractérisé en ce qu'un circuit de comptage (76) détecte le signal d'erreur de sortie (31, 32) et 69 14785 -23- 2008224 produit une impulsion de commande d'erreur (77) lorsque le signal d'erreur de sortie est détecté dans au moins deux intervalles successifs d'émission des signaux ; et un circuit de correction d'erreurs (71) qui est sensible à la fois à 5 une impulsion de commande d'erreur et à l'erreur comprend un circuit de détection muni d'un circuit de différence servant à retrancher la valeur décodée de la différence de phase voisine la plus récente de la valeur déeôdée de la différence de phase non voisine la plus récente pour donner un signal -(81) servant . 10 à corriger la valeur décodée de la différence de phase voisine précédente.