FR 2012945 A1 19700327 FR 6920449 A 19690619 69 20449 1 2012945 La présents invention concerne un circuit d'horloge dont le temps peut être partagé par plusieurs mémoires. L'horloge commande les mémoires de façon à ce qu'elles fonctionnent simultanément et partagent le temps du circuit de correction d'erreurs et d'autres circuits communs. 5 II serait bon avant de commencer la description de l'invention, de revoir les caractéristiques générales des mémoires et des circuits de chronologie de mémoires qui s'appliquent à cette invention. Une mémoire emmagasine les données en unités appelée mots. Dans un cycle lecture-écriture, un mot adressé est d'abord lu à partir de la mémoire et il peut être transmis au système 10 associé à la mémoire. L'opération de lecture vide aussi l'emplacement de mots adressés de ses données précédentes pour le préparer à la partie d'écriture à venir dans le cycle. Ce mot est ensuite ré-écrit dans le même emplacement ou un autre mot nouveau est écrit dans cet emplacement. Le système associé peut agir sur des parties d'un mot qui sont appelées multiplets. Par exemple, une 15 mémoire peut avoir une longueur de mots de 72 bits qui se répartissent en huit multiplets de neuf bits chacun. Chaque mémoire à un circuit de chronologie appelé horloge qui fournitune séquence pré-établie de signaux de chronologie aux circuits qui actionnent la mémoire pour réaliser le cycle de lecture et d'écriture. Le système associé 20 fournit à la mémoire l'adresse de l'emplacement de mot où doit avoir lieu l'opération de lecture et d'écriture, les données à écrire dans l'emplacement adressé et un signal appelé "sélection" qui met en route l'horloge de la mémoire. Le système fournit aussi des signaux qui désignent des emplacements de multiplets particuliers qui doivent recevoir de nouvelles données, ces si-25 gnaux sont appelés bits de marque et ils sont emmagasinés dans un registre de marques. Dans le système associé à la mémoire, chaque multiplet de données comprend un bit de parité à partir duquel les circuits de vérification de parité peuvent détecter des erreurs dans un seul emplacement de bit. Une telle erreur 30 est appelée "erreur unique" et des circuits de vérification de parité simples ne peuvent détecter les erreurs doubles ou les erreurs d'ordre supérieur. Dans l'exemple du multiplet de neuf bits, un multiplet comprend huit bits de données et un bit de parité, ainsi un mot comprend 64 bits de données et huit bits de parité. Dans la mémoire il est intéressant d'utiliser les huit posi-35 tions de parité pour emmagasiner une configuration de bits pour corriger les erreurs uniques (qui peuvent être détectées mais non corrigées par un circuit de vérification de parité simple,} et pour détecter les erreurs doubles. Un objet de cette invention est de réaliser un circuit d'horloge nouveau et perfectionné pour une mémoire utilisant un circuit de correction d'erreur. 40 Lorsque la fonction du cycle de lecture et d'écriture n'est que de fournir 69 20449 2 2012945 les données à partir de la mémoire au système associé, l'opération est. appelée une recherche. Dans une opération de recherche dans une mémoire utilisant une correction d'erreur, le mot de donnée est lu à partir de la mémoire dans sa forme de correction d'erreur, il est vérifié pour trouver les erreurs et les 5 erreurs uniques sont corrigées et il est transmis au système associé. L'opération d'écriture ultérieure restaure le mot initial ou corrigé dans le même emplacement dans la mémoire. Dans une opération d'emmagasinage, le système associé fournit un mot à écrire dans la mémoire en même temps qu'un bit de parité pour chaque multiplet du mot. Les bits de données sont codés pour for-10 mer des bits de correction d'erreur et des bits de données et les bits de correction d'erreur sont emmagasinés dans l'emplacement adressé de la mémoire. Une opération d'emmagasinage partielle se produit lorsque le registre de marque identifie les emplacements de multiplets qui ^doivent recevoir de nouvelles données et les emplacements de multiplets qui doivent conserver leurs données 15 initiales. Le circuit permettant de réaliser l'opération de recherche déjà décrite reçoit un mot complet à partir de la mémoire et vérifie le mot pour trouver les erreurs. Les circuits pour l'opération d'emmagasinage déjà décrite reçoivent les multiplets à partir du système et les multiplets à partir du circuit de recherche qui doivent être conservés et les circuits d'emmagasinage 20 forment une nouvelle série de bits de correction d'erreur pour la partie écriture à venir du cycle de la mémoire. Les erreurs qui sont détectées dans les multiplets qui doivent être conservées sont corrigées. Dans une telle mémoire le cycle classique lecture-écriture peut être allongé du temps nécessaire entre la partie lecture et la partie écriture pour faire les corrections. 25 Du fait que la mémoire fonctionne indépendamment du système pendant la plupart du temps de son cycle, il est intéressant de faire se chevaucher les opérations de plusieurs mémoires de telle sorte qu'une mémoire peut recevoir les données à partir du système ou fournir les données au système pendant que les autres mémoires fonctionnent indépendamment pendant les parties de leurs 30 cycles lecture-écriture qui n'impliquent pas le système associé. Un objet de cette invention est de réaliser une horloge nouvelle et perfectionnée pour fournir les signaux de chronologie afin d'actionner les mémoires dans un mode de "chevauchement" pour partager le temps des circuits de correction d'erreur et d'autres circuits communs. 35 Les moyens pour atteindre cet objet général seront décrits dans la descrip tion suivante de l'invention et dans une description ultérieure de circuits et autres composants. La présente invention comprend un circuit d'horloge qui fournit une disposition pré-établie d'impulsions pour déterminer la chronologie de certai-40 nés opérations de chaque mémoire et pour déterminer la chronologie des cir 20449 3 2012945 cuits qui sont communs aux mémoires. Par exemple l'horloge fournit le signal sélection qui met en route l'horloge d'une mémoire individuelle. Le circuit de chronologie est mis en route en réponse à un signal de sélection adressé à une quelconque des mémoires et il est monté pour réaliser la chronologie de deux 5 ou plusieurs mémoires qui fonctionnent en des phases différentes de leur cycle. Le système utilisant la mémoire est généralement monté pour fournir les signaux de sélection à un temps ne dépassant pas un temps de séparation mini-mun prédéterminé. Par exemple, la mémoire particulière a un cycle lecture-écri-ture d'un micro-seconde environ et le système fonctionne pour sélectionner 10 une mémoire à des instants qui ne sont pas séparés par moins d'1/4 de microseconde. De plus, les signaux de sélection ont une chronologie telle qu'ils se produisent à des instants particuliers, par exemple des intervalles de 80 nanosecondes environ. * De la façon que l'invention a été décrite jusqu'ici l'horloge fournit des 15 signaux aux circuits de correction d'erreurs et aux autres composants communs sans se soucier de la mémoire qui a en fait accès aux circuits dont la chronologie est en cours de détermination. Pour ces circuits le temps nécessaire pour agir sur un groupe associé de circuits est rendu inférieur à l'intervalle minimum entre les signaux de sélection. Ainsi une mémoire termine son opération 20 sur ses groupes de circuits avant qu'une seconde mémoire commence à fonctionner. D'autres opérations de chronologie sont associées à une mémoire particulière et ses signaux de chronologie ne peuvent être fournis simplement à toutes les mémoires, par exemple lorsqu'une mémoire est sélectionnée une bascule est enclenchée pour signaler que la mémoire n'est pas disponible pour les autres 25 opérations avant la fin du cycle lecture-écriture lorsque la bascule est restaurée. On prévoit un dispositif pour assurer que les signaux de chronologie ne soient dirigés qu'aux circuits qui sont au stade correspondant du cycle lecture-écriture. On prévoit des circuits pour établir des périodes de temps dans l'horloge qui s'excluent mutuellement les unes les autres pour les diffé-30 rentes mémoires. Une période de temps s'étend pàr exemple pendant toute l'opération de correction d'erreur. Une seule mémoire à la fois peut être dans une période particulière pour recevoir les signaux de chronologie correspondants. Au fur et à mesure que le cycle lecture-écriture de la mémoire se déroule elle passe d'une période à l'autre. 35 Pour chaque mémoire l'horloge comprend une bascule pour chaque période. La bascule pour la première période est enclenchée en réponse à un signal de sélection qui identifie la mémoire particulière. Au fur et à mesure, que l'impulsion de chronologie qui est formée par ce signal de sélection progresse pour réaliser la chronologie de la première zone, les impulsions de chronologie 40 correspondantes ne sont amenées qu'à la mémoire particulière. Lorsque cette 20449 4 2012945 mémoire est dans la première période, les autres mémoires fonctionnant dans d'autres périodes reçoivent les signaux de chronologie appropriés. Quand la séquence de chronologie pour cette mémoire passe à la seconde période, la bascule pour la première période est restaurée et la bascule correspondant à la 5 seconde période est enclenchée. Ainsi, une autre mémoire peut commencer à fonctionner pendant la première période sans produire de signaux de chronologie qui affectent la mémoire fonctionnant maintenant pendant la seconde période. Le circuit décrit jusqu'ici fournit une séquence fixe de signaux de chronologie qui sont indépendants des signaux de chronologie des autres mémoires 10 fonctionnant simultanément. Certaines opérations peuvent être avancées si en fait il n'y a pas de mémoire fonctionnant dans la période suivante. Par exemple la mémoire qui sera décrite particulièrement comprend un registre qui reçoit les bits de donnée et de parité è partir du système associé et conserve les données à transférer dans un registre des circuits de correction d'erreur. Il 15 est nécessaire que les données ne soient pas transférées du premier registre au second registre avant que les opérations de correction d'erreur soient terminées. Il est bon, que le premier registre soit vidé de sorte qu'il puisse accepter les données provenant du système associé . Pour une telle opération, l'invention prévoit soit une chronologie "en avance" soit une chronologie "en 20 retard" suivant le cas. A un stade antérieur du fonctionnement de la mémoire, le signal de sortie de la bascule est échantillonné pour détecter si l'autre mémoire fonctionnait juste avant de sorte que la chronologie "en avance'*inter-fèrera avec le fonctionnement de l'autre mémoire. Si aucune mémoire n'est à ce stade du cycle lecture-écriture la mémoire déclenche sa bascule pour signaler 25 qu'elle utilise la chronologie "en avance"et que n'importe quelle mémoire arrivant à un instant ultérieur ne peut utiliser cette chronologie. La bascule est aussi connectée pour conditionner les circuits qui fournissent la chronologie "en avance" et pour inhiber les circuits qui fourniraient autrement une impulsion de chronologie en retard. Si l'opération ne permet pas la chronolo-30 gie en avance, la mémoire fonctionne suivant une séquence de chronologie en retard. A un instant ultérieur approprié, la mémoire déclenche aussi la bascule pour empêcher aux autres mémoires d'utiliser et de fournir une chronologie en avance.Ainsi certaines opérations avancent suivant l'état des autres mémoires et leurs cycles de fonctionnement. 35 D'autres objets, caractéristiques et avantages de la présente invention, ressortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente deux mémoires et un circuit de correction d'erreur dont le temps est partagé par les mémoires. 40 Les figures 2 et 3 représentent la réalisation préférée de l'horloge de 20449 5 2012945 cette invention. La figure 1 représente deux mémoires A et B et les circuits associés qui sont commandés par l'horloge des figures 2 et 3. Chaque mémoire comprend des circuits logiques et de chronologie pour réaliser les opérations de lecture 5 et d'écriture qui sont amorcées en réponse à une adresse et un signal de sélection fourni par le système associé. Les dessins représentent un registre de données pour chaque mémoire. Les données à emmagasiner dans la mémoire apparaissent sur un bus {bus d'entrée de données) et les données lues à partir de la mémoire pour les amener au système apparaissent sur un autre bus (bus 10 de sortie). Le système amène aussi les signaux de marque pour chaque mémoire. Ces signaux sont emmagasinés dans les registres de marques. Sur le dessin les lettres d, c, et p identifient des lignes transmettant respectivement les données, les bits de correction d'erreurs et les bits de parité. Sur les bus d'entrée et de sortie le mot est sous la forme de parité, dans la mémoire, le mot 15 est sous la forme de correction d'erreur. Les circuits qui transmettent le mot entre les bus et les mémoires seront décrits au fur et à mesure qu'ils apparaîtront dans l'exposé suivant décrivant les opérations d'emmagasinage, de recherche et d'emmagasinage partiel. Dans une opération d'emmagasinage les données sont transférées depuis le 20 bus dans un registre dans lequel des circuits non représentés sur le dessin réalisent une vérification de parité classique. La portion donnée du mot est transférée à un second registre "emmagasinage". A partir de ce registre les données sont amenées à un registre (mise à jour d'emmagasinage) et le mot appa-rait à la fois dans le registre d'emmagasinage et dans le registre de mise à 25 jour d'emmagasinage pendant presque tout le temps de fonctionnement des circuits de correction d'erreur. La sortie du registre d'emmagasinage est aussi connectée pour fournir la partie données du mot à un circuit (GEN ECC) qui code les bits de données pour former les bits de code de correction d'erreur. Les bits de correction d'erreur sont introduits dans le registre de mise à 30 jour d'emmagasinage à partir de la sortie du registre de mise à jour d'emmagasinage et les nouvelles données à emmagasiner sont transmises par l'intermédiaire de l'un ou l'autre de deux circuits de porte à la mémoire sélectionnée. Pendant l'opération décrite, la mémoire réalise une opération de lecture 35 qui sert à vider l'emplacement de mot adressé en vue de l'opération d'écriture. Dans une opération de recherche, un mot sous la forme de correctionâ'erreur est transféré depuis la mémoire sélectionnée au registre de recherche. La partie de données du mot dans le registre de recherche est transférée au registre d'emmagasinage où elle est codée dans l'opération déjà décrite afin d'être 40 emmagasinée dans la mémoire sélectionnée au cours de l'opération d'écriture 20449 6 2012945 à venir. La partie donnée du registre de recherche est aussi amenée au circuit générateur de code de correction d'erreur CGEN ECC) et à un registre de mise à jour de recherche. Le générateur de code de correction d'erreur fournit des bits de parité au registre de mise à jour de recherche. 5 Le générateur de bit de correction d'erreur peut fournir aussi une noueelle série de bits de correction d'erreur. Si la nouvelle série de bits de correction d'erreur s'accorde aux bits de correction d'erreur, à partir de la mémoire, il. n'y a pas d'erreur détectable dans le mot. Les bits de correction d'erreur provenant du circuit de recherche et du générateur de code de correction 10 d'erreur sont appliqués à un circuit (comparateur) qui compare les bits correspondants et produit des signaux de sortie appelés syndromes. Les syndromes sont appliqués à un circuit de décodage qui identifie la position du bit d'erreur dans les registres de mise à jour de recherche et de mise à jour d'emmagasinage et les sorties du circuit à diode sont connectées pour changer Ibs 15 étapes appropriées du registre pour corriger l'erreur. Dans le registre de mise à jour d'errmagasinage , la sortie du circuit de décodage corrige un bit mauvais et change aussi les bits de correction d'erreur pour former un nouveau code de correction d'erreur. Dans le registre de mise à jour de recherche, la sortie du circuit de décodage corrige le bit mauvais et change le bit de parité 20 du multiplet dans lequel se produit l'erreur. Le mot dans le registre de mise à jour de recherche est alors disponible pour être transféré par l'intermédiaire d'un circuit de porte au bus de sortie. Le circuit de décodage fournit aussi des signaux signalant l'apparition d'une erreur simple ou d'une erreur double. Comme le registre de recherche ne reçoit pas les données avant la fin de l'o-25 pération de lecture, les données pour une opération peuvent être conservées dans le registre de mise à jour de recherche tandis que les données pour l'opération suivante sont introduites dans le registre d'emmagasinage. Dans une opération d'emmagasinage partielle le registre de marque a son contenu établi pour signifier qu'un ou plusieurs multiplets, mais en nombre de 30 multiplets inférieur à un mot complet sur le bus d'entrée, doivent être combinés avec les multiplets restants du mot adressé pour former un nouveau mot dans la mémoire. Le registre de marque commande le registre de recherche pour n'amener au registre d'errmagasinage que des multiplets qui doivent être écrits de nouveau dans la mémoire. Le nouveau mot dans le registre d'emmagasinage 35 est alors traité de la manière déjà décrite pour l'opération d'emmagasinage. Les circuits de recherche agissent sur le mot complet en mémoire, ce qui est nécessaire pour détecter les erreurs dans les multiplets qui doivent être réécrits. Les erreurs qui sont localisées dans les multiplets à réécrire sont corrigées dans le registre de mise à jour d'emmagasinage comme on l'a déjà 40 expliqué. Pour les erreurs qui se produisent dans les multiplets qui ne sont 69 20449 7 2012945 pas à réécrire, le registre de marque empêche de produire des corrections indésirables dans le registre de mise à jour d'emmagasinage. La figure 1 représente plusieurs mémoires qui sont munies d'un nombre suffisant de circuits individuels pour fonctionner de façon indépendante pendant 5 des parties importantes de leur cycle. On prévoit des circuits qui sont utilisés généralement par les mémoires pendant une partie du cycle de la mémoire. Certains groupes de ces circuits agissent ensemble pendant un intervalle de temps important et d'autres circuits dépendent partiellement d'autres circuits pour leur chronologie. 10 La plupart des composants de la figure 2 existent en double pour les deux mémoires A et B et ces composants sont identifiés par les mêmes numéros de référence, auxquels on a ajouté un suffixe d'identification a ou b. On se référera à ces composants en omettant d'ajouter les suffixes lorsque les descriptions sont générales. 15 Un signal de sélection mentionné dans la description de la figure 1 est reçu à partir du système associé sur la ligne 12 et transmis par l'intermédiaire d'un circuit ET 13 à une ligne 14 qui est connectée à la mémoire sélectionnée. La sortie du circuit 13 est aussi appliquée par l'intermédiaire du circuit 15 à l'entrée de déclenchement d'une bascule 16. Lorsque la bas-20 cule 16 est déclenchée elle fournit un signal OCCUPE sur sa sortie 1 signifiant qu'une mémoire a été sélectionnée et ne peut pas être sélectionnée une autre fois. La bascule 16 est aussi connectée par l'intermédiaire d'un circuit ET 18 pour inhiber la transmission d'autres signaux de sélection par l'intermédiaire du circuit 13 pendant que la mémoire est occupée. La bascule 25 16 est connectée afin de restaurer à la fin d'un cycle de chronologie comme on l'expliquera par la suite pour autoriser la mémoire à commencer une autre opération. La bascule 16 est de préférence constituée de deux circuits ET ayant leurs sorties connectées aux entrées d'un circuit OU inverseur. La sortie du circuit 30 OU inverseur est représentée comme nulle dans le schéma de la bascule. La sortie du circuit OU inverseur est connectée par l'intermédiaire d'un inverseur pour former la sortie 1. La sortie 1 est connectée à une entrée d'un circuit ET ayant une seconde entrée appelée R (restauration!, sur lé schéma. Le second circuit ET reçoit l'entrée d'enclenchement. Pour les autres bascules des fi-35 gures 2 et 3, le second circuit ET nécessite l'excitation simultanée pour enclencher la bascule ou un troisième circuit ET utilise une fonction OU pour enclencher la bascule comme cela sera expliqué pour les circuits particuliers. La sortie de chaque circuit 13a, 13b est aussi connectée par l'intermédiaire d'un circuit OU commun 21 pour fournir une sortie afin de mettre en route un 40 circuit de chronologie qui sera décrit ensuite. La sortie du circuit 21 est 69 20449 8 2012945 aussi connectée par l'intermédiaire de circuits classiques non représentés pour restaurer le registre "bus entrée" et ensuite le charger pour emmagasiner 1b mot sur le bus d'entée au commencement du cycle. Le circuit comprend un générateur de chronologie qui comprend de préfé-5 rence uns ligns à retard 24 et un circuit générateur d'impulsions 25 qui est connecté pour envoyer au départ une impulsion sur la ligne à retard, en réponse à un signal à la sortie du circuit OU 21. La ligne à retard est munie de prises pour fournir des impulsions dans une séquence prédéterminée. La ligne à retard est divisée en cinq zones de temps de périodes qui sont identi-10 fiées par les chiffres romains I à V. La ligne peut être divisée du point de vue structure en segments correspondants par des circuits qui reçoivent des impulsions de synchronisation à la fin d'un segment et fournissent un signal d'entrée amplifié au segment suivant. Les segments peuvent être en double afin de fournir des prises supplémentaires et ils peuvent se chevaucher pour fournir 15 une meilleure chronologie pour des impulsions de chronologie associées qui se produisent dans des zones différentes. Telle que l'horloge a été décrite Jusqu'ici, elle fournit des signaux qui se produisent à des instants particuliers dans le cycle de la mémoire, qui fournissent une impulsion de chronologie mais sans se soucier quelle mémoire 20 est en fait dans la phase correspondante de son cycle. Les zones de temps sont rendues légèrement inférieures à l'intervalle entre les signaux de sélection provenant du système associé. Ainsi une seule mémoire peut fonctionner dans une zone de temps quelconque. Les parties des circuits de correction d'erreur dont les chronologies dépendent les unes des autres, sont disposées de façon 25 à fonctionner à l'intérieur d'une seule zôns de temps. Ainsi, les signaux de chronologie qui sont pris directement à partir des circuits à retard àction-nent les circuits qui sont communs aux deux mémoires. Beaucoup de circuits de correction d'erreur reçoivent les signaux directement à partir de la ligne à retard. D'autres chronologies sont associées aux 30 signaux qui sont en double pour chaque mémoire et on prévoit des moyens pour diriger ces signaux à la mémoire appropriée. On prévoit un moyen pour diriger certains signaux de chronologie, soit à la mémoire A, soit à la mémoire B suivant le cas. Chaque mémoire est munie d'une bascule pour chaque zone de temps. Sur le dessin, les bascules sont 35 identifiées par la lettre A ou B et le numéro de la zone de temps* Les bascules sont reliées avec la ligne à retard de sorte qu'une seule bascule peut être déclenchée pour chaque zone de temps Bt qu'une seule bascule peut être déclenchée pour chaque mémoire. La bascule AI a son entrée de déclenchement connectée à la sortie du circuit 15a qui doit être déclenchée au commencement 40 d'un cycle de chronologie pour la mémoire A lorsque le circuit 15a transmet le 69 20449 9 2012945 signal de sélection pour déclencher la bascule 16a. La bascule AI a son entrée de restauration connectée de façon à recevoir un signal vers la fin de la première zone de temps. Ainsi, la bascule AI est déclenchée pendant que la mémoire A fonctionne dans la zone de temps I.La bascule AU est connectée de 5 façon à être enclenchée en réponse à la coïncidence d'un signal de chronologie se produisant vers la fin de la zone I et de la sortie T de la bascule précédente AI. L'entrée provenant de la bascule AI assure que la bascule AU n'est enclenchée que lorsque la mémoire A arrive dans la zone II de son cycle de fonctionnement. Des bascules AIII, AIV et AV sont montées de la même 10 façon pour être enclenchées et ensuite restaurées en séquence au fur et à mesure que la mémoire A progresse dans ses zones de temps. Les bascules pour la mémoire B sont reliées de la même façon et sont connectées aux. mêmes points du circuit à retard que les bascules de la mémoire A. Ainsi lorsque la chronologie de l'horloge est réglée pour l'une ou l'autre mémoire les chronologies 15 correctes sont fournies pour chaque mémoire. La figure 2 représente aussi une connexion typique entre les sorties des bascules et la sortie du circuit à retard pour donner sélectivement une chronologie à une mémoire particulière. Un circuit 29a combine les sorties dg la bascule AV et un signal de chronologie vers la fin de la zone V pour produire 20 une sortie afin de restaurer la bascule 16a à la fin du1 cycle de la mémoire A. Un circuit 29b combine la même sortie de chronologie avec la sortie provenant de la bascule BV pour produire un signal de restauration pour la bascule 16b. Ainsi chaque mémoire a un signal de chronologie pour cette fonction à un point correspondant dans son cycle et ses signaux ne sont dirigés qu'à la mémoire 25 appropriée. Les circuits déjà décrits sur la figure 1 sont connectés pour recevoir les impulsions de chronologie appropriées provenant des circuits du type représenté par le circuit ET 29 ou provenant directement de la ligne à retard 24. Pendant la zone I les registres de marque de la mémoire particulière sont chargés. 30 La zone de temps I fournit aussi le signal désigné TI sur le dessin qui est appliqué au circuit de la figure 3 pour commander le chargement du registre d'emmagasinage. La zone de temps II fournit un signal d'entrée au circuit de la figure 3 et des signaux d'entrée pour charger le registre d'emmagasinage, pour restaurer et ensuite charger un registre dans le circuit de comparaison 35 qui emmagasine les syndromes engendrés pendant l'opération de comparaison, pour charger les registres de mise à jour d'emmagasinage et de mise à jour de recherche et ensuite restaurer les registres de recherche et d'emmagasinage, pour fournir un signal au système associé où les données arrivent sur le bus de sortie et pour-restaurer les registres de données de la mémoire. La zone IV 40 fournit un signal afin de commander une porte sélectionnée pour transférer 69 20449 10 2012945 l'information depuis le registre de mise à jour de recherche au bus de sortie de données. La zone V fournit divers signaux de restauration lorsque le cycle de la mémoire se termine. Ainsi les zones I et II correspondent approximativement à l'opération de lecture d'une mémoire, la zone III correspond à l'opé-5 ration de correction d'erreur et les zones IV et V correspondent à l'opération d'écriture du cycle de la mémoire. Le circuit logique 15 qui a été introduit mais n'a pas été expliqué fournit une entrée supplémentaire au circuit. Chaque fois que l'alimentation de puissance tombe en panne et qu'elle est ensuite remise en service, il est sou-10 haitable de remettre toutes les bascules à leur état initial; une entrée aux circuits 15a, 15b et une entrée analogue pour enclencher les bascules 16 et pour charger les registres de bus entrée actionnent de façon appropriée les circuits pendant un cycle complet pour restaurer toutes les bascules. La transmission des données est inhibée pendant cette opération. 15 Telle que la mémoire a été décrite jusqu'ici, le circuit fournit une sé quence fixe d'impulsions de chronologie, assure que les mémoires utilisant l'horloge sont suffisamment séparées dans le temps et assure que lorsque plusieurs mémoires fonctionnent simultanément certains signaux ne sont dirigés qu'à des mémoires particulières. Le circuit de la figure 3 qui est introduit 20 au sujet des sorties de chronologie t1 à t4 de la ligne à retard 24 avance ou retarde sélectivement des opérations sélectionnées de la mémoire à l'intérieur d'un cycle d'une mémoire suivant l'état de fonctionnement des mémoires dans une zone de temps adjacente. Le circuit de la figure 3 reçoit les signaux de chronologie et les sorties 25 provenant des bascules de chronologie de la figure 2 et produit un signal pour charger le registre d'emmagasinage à partir du registre de bus d'entrée. Le circuit pour chaque mémoire est réalisé en double et les indices ajoutés désignent les mémoires particulières. Le temps t2 donne une impulsion de chronologie "en avance" qui peut charger le registre d'emmagasinage uniquement s'il 30 n'y a pas d'autres mémoires fonctionnant dans une zone de temps proche antérieure. Le temps t1 est un instant antérieur pendant lequel on décide s'il faut charger le registre d'emmagasinage à l'instant antérieur t2 ou s'il faut le charger plus tard à l'instant t4. L'instant t4 est suffisamment éloigné pour que le registre d'emmagasinage puisse être chargé sans se soucier du fonction-35 nement d'une autre mémoire quelconque. A l'instant t5 est fourni un signal de restauration. Les composants seront décrits ultérieurement au fur et à mesure qu'ils apparaîtront à la description de l'opération de sélection du signal "en avance" et du signal "en retard". Une bascule 35 a sa sortie 1 connectée pour commander une porte 54 afin 40 de transmettre l'impulsion de chronologie t2 par l'intermédiaire d'un circuit 69 20449 11 2012945 56 qui est commun à toutes les mémoires pour produire un signal de sortie de chargement d'emmagasinage. La bascule 53 est enclenchée à l'apparition de l'une ou l'autre des entrées sur son entrée d'enclenchement. L'entrée d'enclenchement 58 est fournie par un circuit 59 qui reçoit le signal de chronologie 5 t1 qui se produit dans la zone I, la sortie de la bascule de la zone I pour une mémoire particulière et un signal provenant de la bascule 53 de chaque autre mémoire. Les bascules 53 et les circuis ET 59 sont reliés de telle façon qu'une seule mémoire peut avoir sa bascule 53 enclenchée pour utiliser la chronologie "en avance". Par exemple si la mémoire B fonctionne dans la zone 10 II, la bascule 53b est enclenchée. Si la mémoire A fonctionne dans la zone I on ne peut utiliser la chronologie en avance car elle interférerait avec le fonctionnement de la mémoire B. Le fonctionnement du circuit 59 a en réponse aux signaux t1 et AU sera inhibé par l'entrée provenant de la bascule 53b et la bascule 53a ne sera pas enclenchée à l'instant antérieur dans le cycle. 15 Le signal de chronologie en retard "t4" est transmis par l'intermédiaire d'une porte ET 62 qui est commandée par une bascule 63. La bascule 63 est restaurée à la fin de l'opération décrite et de ce fait conditionne la porte 62 pour fournir le signal de chronologie "en retard". La bascule 63 est connectée afin d'être enclenchée en réponse à une sortie du circuit ET associé 59 20 pour empêcher l'apparition d'un signal "en avance" et "en retard" pendant le même cycle de la mémoire. Le circuit ET 64 est connecté pour recevoir un signal de chronologie t3 qui est associé au signal de chronologie t2. Le circuit 64 reçoit aussi un signal de zône II pour la mémoire associée. La sortie du circuit 64 enclenche la bascule associée 63 pour fournir des signaux de sortie inhibant 25 les autres mémoires et les empêcher d'utiliser la chronologie "en avance" pendant qu'une mémoire particulière utilise la chronologie "en retard". Un circuit 65 qui reçoit des signaux d'entrée pour restaurer les bascules 53 et 63 à la fin de cette opération. Bien que l'on ait décrit dans ce qui précède et représenté sur les des-30 sins, les caractéristiques essentielles de l'invention, appliquées à un mode de réalisation préféré de celle-ci il est évident que l'homne de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utile sans pour autant sortie du cadre de ladite invention. 69 20449 12 2012945 REVENDICATIONS 1. Système comportant plusieurs mémoires, des circuits de correction d'er reur et des circuits associés fournissant des signaux de sélection aux mémoires individuelles à des intervalles de temps minimum prédéterminés inférieurs à la durée du cycle d'une mémoire caractérisé en ce qu'il comprend : - un circuit commun aux dites mémoires et ayant des composants indépen- ■ 5 dants fonctionnant durant une partie prédéterminée d'un cycls de la mémoire pendant un temps qui n'est pas très supérieur à l'intervalle prédéterminé, - un moyen de chronologie connecté de façon à être sensible à un signal de sélection pour une des mémoires afin de fournir des signaux de chronologie aux circuits de correction d'erreur et des signaux de chronologie exclusive- 10 ment à ladite mémoire. 2. Système selon la revendication 1 dans lequel le moyen de chronologie comprend pour chaque mémoire plusieurs bascules qui sont connectées de façon à être commandées par le moyen de chronologie de façon à correspondre à un 15 intervalle de temps à l'intérieur d'un cycle de mémoire, des moyens reliant les bascules pour fournir les intervalles de temps correspondant à la mémoire associée. 3. Système comportant plusieurs mémoires, des circuits de correction d'er 20 reur et des circuits associés fournissant des signaux de sélection aux mémoires individuelles à des intervalles de temps minimum prédéterminés inférieurs à la durée du cycle d'une mémoire, caractérisé en ce qu'il comprend : - un moyen pour produire une séquence de signaux de chronologie afin d'actionner une mémoire et un circuit de correction d'erreur pendant un cycle 25 et un moyen connectant certains des signaux sélectionnés aux composants correspondants du circuit de correction d'erreur, - et des bascules pour chaque mémoire connectées lorsqu'elles sont enclen chées pour diriger les signaux de chronologie prédéterminés se produisant pendant un intervalle de temps correspondant aux composants individuels à la 30 mémoire correspondante et un moyen connectant ce moyen de chronologie et une première des zones en réponse à un signal sélectionné. 4. Système selon la revendication 3 comprenant un moyen pour avancer ou retarder certaines opérations de chronologie suivant l'état de fonctionnement 35 des autres mémoires. 5. Système selon la revendication 4 comprenant pour une opération sélectionnée 20449 13 2012945 dont la chronologie est déterminée une chronologie "en avance" et une chronologie "en retard", un moyen pour que chaque mémoire qui fonctionne avant l'impulsion de chronologie en "retard" inhibe l'impulsion de chronologie "en avance" allant à une autre mémoire et des moyens répondant aux dits moyens 5 pour que chaque autre mémoire avant cette chronologie en "avance" fournisse la chronologie "en avance". B. Système selon la revendication 3 comprenant un moyen connectant les entrées d'enclenchement et de restauration des bascules au moyen fournissant 10 les signaux de chronologie et aux sorties des bascules d'intervalles de temps précédentes pour maintenir pour chaque mémoire fonctionnant une bascule dans l'état enclenché conformément à l'intervalle de temps de l'opération de la mémoire associée. 15 7.Système selon la revendication 6 dans lequel le circuit de correction d'erreur comprend des composants indépendants fonctionnant pendant l'intervalle de temps prédéterminé et une des bascules pour chaque mémoire est connectée de façon à définir un intervalle de temps reliant les opérations dont les chronologies sont dépendantes. 20 8. Système selon la revendication 7 dans lequel le circuit de correction d'erreur comporte des opérations indépendantes à l'extérieur du temps alloué aux opérations inter-dépendantes, comprenant des moyens connectant une bascule correspondant à une période adjacente à celle de ladite bascule pour commander ces opérations inter-indépendante.