FR 2002055 A1 19691003 FR 6903703 A 19690214 69 03703 1 2002055 La présente invention se rapporte à un circuit recaden-ceur destiné à recadencer un signal à impulsions digitales, comprenant une porte d'entrée pour recevoir d'un circuit d'horloge une séquence d'impulsions d'horloge à une vitesse de répétition 5 égale à la vitesse de répétition des impulsions du signal digital. On utilise actuellement des mémoires à lignes à retard ultrasoniques pour emmagasiner des informations digitales dans un certain nombre de systèmes électroniques. Comme des impulsions introduites à l'entrée d'une ligne à retard ultrasonique arrivent 10 à la sortie de celle-ci dans le même ordre que celui dans lequel elles ont été introduites, les mémoires à lignes à retard conviennent bien pour emmagasiner des informations digitales séquentielles. Parmi les autres avantages de ces mémoires on peut citer le faible coût par bit, la vitesse de bit élevée, et le poids et le 15 volume faibles par bit. Une mémoire à ligne à retard typique comprend une ligne à retard ultrasonique associée à un circuit régénérateur et re-cadengeur d'impulsions approprié . On trouvera une description d'exemples de mémoires à lignes à retard typi dqns l'article 20 intitule "Ultrasonic Delay Lines Used to Store Digital Data" par A. H. Meitzler, paru dans Bell Laboratories Record, 315,- Octobre 1964 . Le montage est conçu pour permettre d'appliquer une séquence d'impulsions à'l'entrée de la ligne à retard,, d'emmagasiner les impulsions dans la ligne à retard et de régénérer et 25 recadencer ces impulsions a la sortie de la ligne à retard. Les impulsions obtenues à la sortie de la ligne à retard peuvent alors être réintroduites à l'entrée de celle-ci afin de réaliser une mémoire à recirculation. Le circuit recadeneeur est nécessaire pour corriger les 30 erreurs de cadence subies par la séquence d'impulsions durant leur transmission. Ce sont des facteurs tels que le bruit, l'instabilité des circuits et l'interférence entre symboles qui peuvent soit avancer, soit retarder la position relative d'une impulsion dans la séquence. Ces erreurs de cadence peuvent être corrigées en 35 synchronisant la séquence des impulsions régénérées avec un signal d'horloge extérieur. Dans les circuits recadencsurs typiques connus la séquence d'impulsions régénérées est recadencae en la comparant à une séquence d'impulsions d'horloge plus étroites, ayant la même vitesse de répétition que la vitesse des bits de la mémoire. 69 03703 2 2nr'2055 Si une impulsion d'horloge tombe à l'intérieur de l'intervalle d'une impulsion régénérée, celle-ci est conservée dans la séquence de sortie et est synchronisée avec l'impulsion d'horloge. Par contre, si aucune impulsion d'horloge ne tombe à l'intérieur de 5 l'intervalle d'une impulsion régénérée, celle-ci est abandonnée. L'impulsion d'horloge est choisie de manière à être suffisamment étroite en sorte qu'elle tombe à l'intérieur de l'intervalle d'une impulsion régénérée affectée de la distorsion mex .maie qui peut se produire durant un cycle de mémoire. L'impulsion d'horloge est ha-10 bituellement deux à quatre fois plus étroite que l'impulsion régénérée. Pour pouvoir travailler avec ces impulsions plus étroites, le circuit recadenceur doit avoir une vitesse de bit maximum plus grande (c'est-à-dire une vitesse plus grande) que celle de la mémoire. 15 Ces circuits recadencaurs connus ne conviennent cepen dant pas bien à leur utilisation économique dans des systèmes de mémoire à lignes à retard utilisant des circuits intégrés. Dans ces systèmes, il est souhaitable d'utiliser des circuits auxiliaires qui permettent d'éviter le fonctionnement avec des impulsions 20 étroites en raison de. la difficulté de réaliser des circuits intégrés convenant pour des vitesses élevées. Dans ce but, il est souhaitable d'utiliser des processus de remise en cadence qui n'imposent pas des exigences strictes en ce qui concerne l'étroitesse de l'impulsion d'horloge. En particulier, il est souhaitable d'a-25 dopter un processus de remisé en cadence qui peut utiliser des impulsions d' horloge plus larges que celles normalement utilisées dans les dispositifs antérieurs. La présente invention a pour but de procurer un circuit recadenceur qui satisfasse à ces desiderata. Le circuit recaden- 30 ceur selon l'invention se caractérise en ce qu'il comprend un compteur d'impulsions binaires pour recevoir les signaux à impulsions digitales; qui a les sorties normale et complémentaire , et un circuit de sélection contenant la porte d'entrée des impulsions d'horloge afin de combiner lès "impulsions d'horloge avec 35 les sorties du compteur d'impulsions binaires de manière à sélectionner la première impulsion d'horloge qui suit chaque modification d'état dù- compteur d'impulsions binaires. Le circuit logique associé au circuit recadenceur peut donc fonctionner à présent à la même vitesse-d'impulsions ou'vitessë de bit que la ligne à re-.tard, ce.qui réduit'le coût de-la lighe à retard. 69 03703 3 2002055 La présente invention apparaîtra plus clairement à la lecture de la description qui va suivre, faite en regard des dessins joints dans lesquels: - la figure 1 est un schéma fonctionnel d'un exemple de 5 forme de réalisation d'une mémoire à ligne à retard ultrasonique selon l'invention; - les figures 2 et 3 sont des schémas fonctionnels d'exemples de formes de réalisation d'un circuit recadenceur selon l'invention, destinées à être utilisées dans la mémoire il- 10 lustrée sur la figure 1 ; - les figures 4 à 8 servent à illustrer le fonctionnement du dispositif selon l'invention, elles montrent une séquence d'impulsions typiques telle qu'elle apparaît en divers points du cycle de mémoire. 15 Dans la description qui va suivre on va décrire une mémoire à ligne à retard économique danslaquelle le circuit recadenceur peut fonctionner à une vitesse aussi faible que celle de la ligne à retard. En particulier, la remise en cadence de la séquence d'impulsions régénérées se fait en convertissant cette 20 séquence en une séquence hybride dam laïuelle chaque impulsion peut prendre l'un des deux états 0 et 1 et en combinant cette séquence à une séquence d'impulsions d'horloge afin de produire un signal de sortie comprenant uniquement la première impulsion d'horloge qui suit chaque changement d'état de la séquence hybri-25 de. La mémoire à ligne à -retard ultrasonique illustrée schématiquement sur la figure 1 comprend essentiellement une ligne à retard ultrasonique 9» un circuit régénérateur d'impul -sions 10, un circuit d'accès 11 et un circuit recadenceur 12. 30 La ligne à retard ultrasonique 9 peut être constituée d'un type quelconque de ligne à retard connu convenant pour emmagasiner des signaux digitaux à haute fréquence. On trouvera une description d'exemples de lignes à retard convenant à cet usage dans l'article intitulé A Survey of Ultrasonic Delay Lines 35 Operating Below 100 mc/s, par J. H. Eveleth, paru dans Proc. IEEE 1406, 1$65. La ligne à retard présente une perte relativement faible et une stabilité en fonction de la température. Une ligne à retard utilisant des transducteurs de niobate de sodium-potassium et un milieu de retard constitué de verrer à coefficient 40 de température nul. s'est avérée pouvoir être utilisée avec profit. f-9 0 370? 4 2002055 Pour des lignes à retard ayant une perte relativement faible c'est-à-dire ayant une perte inférieure à 20 décibels environ, le circuit régénérateur d'impulsions 10 comprend un circuit de seuil destiné à établir une discrimination entre les états lc-5 giques 1 et 0 avec une probabilité d'erreur minimum. Le choix d'un circuit de seuil approprie peut s'étendre depuis un circuit élaboré tel qu'un amplificateur différentiel jusqu'à une simple porte logique OU. Pour des lignes à retard ayant une perte relativement élevée, le circuit régénérateur d'impulsions peut com-^0 prendre un amplificateur linéaire approprié (non représenté) inséré entre la ligne à retard et le circuit de seuil afin de procurer le gain voulu pour compenser la perte de la ligne à retard. Le circuit recadenceur 12 comprend essentiellement un compteur d'impulsions binaires 13, un circuit d'horloge 15 et 15 un circuit de sélection d'impulsions 14 ayant pour but de sélectionner la première impulsion d'horloge qui suit chaque changement d'état du compteur binaire 13. Le compteur d'impulsions binaires 13 peut être constitué d'un type quelconque de compteur connu ayant une sortie nor-20 maie et une sortie complémentaire, chacune de ces sorties changeait de polarité une fois en réponse à chaque impulsion dTentrée. Un exemple d'un tel compteur est la bascule J-K bien connue. Dans sa forme la plus simple, toutefois, le compteur peut être constitué par quatre portes NON-^Tseulement. 25 Le circuit d'horloge 15 comprend un circuit pour procu rer une séquence d'impulsions d'horloge ayant la même vitesse de répétition que la vitesse de bit de la mémoire. Il peut par exemple être constitué par un oscillateur stable et, si on le désire, sa phase peut être réglée en sorte de correspondre au retard total 30 de la ligne. Le circuit de sélection d'impulsions 14 comprend une combinaison de portes logiques prévues pour sélectionner la première impulsioi d'horlcge qui suit chaque changement d'état du compteur binaire 13- 35 La figure 2 illustre un premier exemple d'un circuit re- caderceur contenant un circuit de sélection d'impulsions convenable. Dans cette forme de réalisation, la sortie normale et la sortie complémentaire du compteur 13 sont combinées séparément avec le signal d'horloge provenant du circuit 15 dans deux portes K0K-3T 20 et 21 à trois entrées- Les sorties des portes 20 et 21 sont 69 03703 5 2002055 connectées aux entrées S (établissement) et R (remise à zéro) d'une bascul-e 22 laquelle, ainsi qu'il est bien connu, peut être constituée par deux portes NON-ET. Les sorties des portes 20 et 21 sont en outre combinées dans une porte NON-ET 23. La 5 sortie normale N et la sortie complémentaire C de la bascule 22 sont ramenées aux entrées des portes N0N-ET20 at 21 respectivement. Lorsque le retard de propagation ae chacune des portes du circuit de sélection est égal à une valeur qui tombe entre la moitié et le tiers de la largeur d'une impulsion d'hor-10 loge, le signal de rétroaction provenant de la première impulsion H'une séquence d'impulsions,qui attein, l'une des portes NON-ET 20 -5t 21, bloque celle-ci jusqu'à ce qu'une impulsion soit transmise par l'autre porte NON-ET. Dans ces conditions, la sortie de la porte 23 comprend la première impulsion d'horloge qui 15 suit chaque changement d'état du compteur binaire 13. La figure 3 illustre un second exemple d'un circuit recadenceur selon l'invention. Ce circuit est sensiblement le même que celui illustré sur la figure 2 sauf que deux portes NON-ET30 et 31 supplémentaires sont prévues pour permettre d'uti-20 liser des portes ayant des retards de propagation plus petits que le tiers de l'intervalle d'une impulsion d'horloge, et que les sorties de la bascule 22 ont été inversées. En particulier, deux portes NON-ET 30 et 31 à deux entrées sont insérées dans les boucles de rétroaction reliant la bascule 22 aux portes 25 NON-ET 2C 3t 21. La sortie de la porte 20 est combinée à la sortie complémentaire de la bascule 22 dans la porte NÔN-ET j}0 tandis que la sortie de la porte 21 est combinée à la sortie normale de la bascule 22 dans la porte NON-ET 31. Les sorties des portes NON-ET 30 et 31 sont ramenées à des entrées des portes 20 et 30 21 respectivement. L'insertion des portes 30 et 31 empêche le signal de rétroaction provenant de la bascule 22 de bloquer les portes 20 et 21 avant qu'une impulsion d'horloge xfait été complètement transmise par ces portes. Outre le.circuit régénérateur d'impulsions et le cir-3 5 cuit recadencsur, le circuit de la mémoire selon la figure 1 comprend encore en un point ou en des points appropriés de la boucle un circuit d'accès 11 comprenant un circuit d'écriture 16, un circuit d'inhibition 17 et un circuit de lecture 18. L'accès a lieu d'une manière usuelle. Des portes à entrées multiples peuvent être utilisées en un point approprié quelconque pour les 69 03703 6 2002055 circuits d'écriture et d'inhibition, le circuit d'inhibition devant cependant toujours précéder le circuit d'écriture dans la boucle si l'inhibition et l'écriture doivent avoir lieu durant le même cycle. L'information emmagasinée peut être lue d'une ma-5 nière non destructive en un point quelconque de la boucle. L'information peut être extraite à raison du nombre voulu de bits en parallèle en insérant un registre à décalage dans la boucle. En fonctionnement, un signal contenant l'information sous la forme d'une séquence d'impulsions est inséré à l'entrée 10 de la ligne à retard 9. Par exemple, la figure 4A illustre une partie typique d'une telle séquence d'impulsions d'entrée comprenant, comme illustré, une séquence binaire 11010011. A la fin du retard introduit par la ligne à retard, le signal apparaît à la sortie de la ligne à retard sous la forme d'une sé-15 quence de sinusoïdes comme montré sur la figure 4B qui est l'allure typique de la réponse d'un dispositif passe-bande à phase linéaire ayant une caractéristique en forme de cloche. La sortie de la ligne à retard est appliquée au circuit régénérateur d'impulsions 10 dans lequel elle est ampli-20 fiée si la chose est nécessaire et restituée sous la forme d'une séquence d'impulsions. Comme le montre la figure 4C, la sortie du circuit régénérateur est une séquence d'impulsions^ sensiblement similaire à la séquence introduite dans la ligne à retard sauf que des erreurs de cadence subiesdurant le cycle 25 précédent de mémoire n'ont pas encore été corrigées. La séquence d'impulsions provenant du circuit régénérateur est appliquée au circuit recadenceur 12 dans lequel elle est synchronisée avec le signal d'horloge provenant du circuit 15 en vue d'éliminer les erreurs de caderce. 30 La séquence d'impulsions est remise en cadence en l'ap pliquant à l'entré® du compteur binaire 13 qui fournit un sienal de sortie normal et un signal de sortie complémentaire représentés en traits pleins sur le diagramme de la figure 4D, qui changent de polarité une fois en réponse à chaque impulsion d'entrée; 3 5 ces signaux de sortie du compteur binaire sont ensuite combinés dans le circuit de sélection 14 avec la séquence d'impulsions d'horloge représentée en traits interrompus sur le diagramme 4D. La sortie du circuit de sélection, comme mentionné précédemment et illustré sur la figure 4E, est la première impulsion d'horloge qui suit chaque.changement d'état du compteur 13. Ce signal de 69 03703 7 2002055 sortie correspond à la séquence d'impulsions introduite dans la li gne à retard Ç, les erreurs de cadence étant éliminées. Ce signal de sortie peut être réintroduit dans la ligne à retard afin de répéter le cycle. 5 L'avantage de ce type de mémoire à ligne à retard, com me on l'a mentionné précédemment, est que le circuit recadenceur peut fonctionner à une vitesse aussi faible que celle de la ligne retard. Comme on peut le voir sur la figure 4D, les signaux de sor tie du compteur dvimpulsions ont une largeur au moins égale au dou 10 ble de celle d'une impulsion d'entrée. Les impulsions du signal bi naire soumises à une erreur d-3 cadence maximum inférieure" à 25 fo de la largeur d'une impulsion peuvent ainsi être remises en cadence par un circuit recadenceur qui utilise une impulsion d'horloge ayant la même largeur d'impulsion que celle de l'impulsion du si-15 gnal d'entrée. En utilisant une impulsion d'horloge plus étroite, on peut même obtenir des tolérances plus grandes. En général, l'erreur de cadence maximum doit être inférieure à la moitié de la différence entre la largeur d'une impulsion régénérée et celle d'une impulsion d'horloge. 69 03703 8 2002055 REVENDICATIONS. 1.- Circuit recadenceur destiné à recadencer un signal à impulsions digitales, comprenant une porte d'entrée pour recevoir dvun circuit d'horloge une séquence d'impulsions d'horloge 5 à une vitesse de répétition égale à la vitesse de répétition des impulsions du signal digital, caractérisé en ce qu'il comprend en outre un compteur d'impulsions binaires pour recevoir les signaux à impulsions digitale., qui comporte une sortie normale et une sortie complémentaire, et un circuit de sélection contenant ladite 10 porte d'entrée pour combiner les impulsions d'horloge avec les signaux de sortie du compteur binaire de manière à sélectionner la première impulsion d'horloge qui suit chaque changement d'état du compteur binaire. 2.- Circuit recadenceur suivant la revendication 1, carac-15 térisé en ce que le circuit de sélection comprend en outre une bascule bistable pour recevoir les signaux de sortie de ladite porte d'entrée, et des boucles de rétroaction pour connecter les sorties de la bascule aux entrées de la porte d'entrée. 3«- Circuit recadenceur suivant la revendication 2, carac-20 térisé en ce que le circuit de sélection comprend la porte d'entrée constituée par une paire de portes NON-iT à trois entrées afin de combiner séparément les impulsions d'horloge avec la sortie normale et la sortie complémentaire du compteur binaire, une bascule bistable dont les entrées sont connectées aux sorties des portes 25 NGj ET à trcos entrées respectivement,les sorties norm- 1 • et complémentaire de la bascule étant connectées chacune par l'intermédiaire d'une boucle de rétroaction à une entrée de la porte NON-ET recevant la sortie normale et la sortie complémentaire du compteur binaire respectivement, et une porte N0-N-3T ae sortie dont les deux entrées 30 sont connectées aux sorties des portes NON-ET d'entrée respectivement afin de fournir la séquence d'impulsions constituée par la première impulsion d'horloge qui suit chaque changement d'état du compteur binaire-. 4.- Circuit recadenceur suivant la revendication 2f carac-3 5 térisé en ce que le circuit de sélection comprend la porte d'entrée constituée par une -paire de portes HON-ET à trois entrées afin de combiner séparément les impulsions dîhorloge avec la sortie normale et la sortie complémentaire du compteur binaire, une bascule bistable dont les entrées sont connectées aux sorties des portes NQR-ETâtrois entrées respectivement^ une paire de portes 69 03703 9 2002055 NON-ET à deux entrées, les entrées de l'une étant connectées à la sortie de la porte NON-ET à trois entrées qui reçoit la sortie normale du compteur binaire et à la sortie complémentaire de la bascule respectivement, les entrées de l'autre étant connectées 5 à la sortie de la porte NON-ET i trois entrées qui reçoit la sortie complémentaire du compteur binaire et à la sortie normale de la bascule respectivement, les sorties de ces deux portes NON-ET à deux entrées étant connectées à une entrée delà oorte NON-ET à trois entrées qui reçoit la sortie normale et la sortie complémentaire du 10 compteur binaire respectivement, et une porte NON-ET 3e sortie à deux entrées dont les entrées sont connectées aux sorties des portes NON-ETà trois entrées recevant la sortie normale et la sortie complémentaire du compteur binaire respectivement. 5.- Circuit recadencaur suivant l'une ou l'autre des 15 revendications 3 et 4, caractérisé en ce que la bascule bistable est constituée par une paire de deux portes NON-ETà deux bornes et en ce que le retard de propagation de chaque porte du circuit de sélection est égal à une valeur inférieure à la moitié de la largeur d'une impulsion d'horloge. 20. 6.- Circuit recadenceur suivant la revendication 2, caractérisé en ce qu'il est utilisé pour remettre en cadence la séquence d'impulsions régénérées et pour réintroduire la séquence régénérée dans une mémoire à ligne à retard ultrasonique, cette mémoire comprenant une ligne à retard ultrasonique, un circuit 25 régénérateur d'impulsions pour convertir la sortie de la ligne à retarc en une séquence d'impulsions binaires, êt un circuit d'accès destiné à introduire, à modifier et à lire l'information digitale dans la mémoire f iine vitesse~de bit égale- à la vitesse de répétition des impulsions d'horloge reçues par le circuit re-30 cadenceur. ' 7.- Mémoire suivant la revendication 6, caractérisée en ce que le décalage maximum dans le temps d'une impulsion traversant la mémoire est inférieur à la moitié de la différence entre la largeur d'une impulsion régénérée et la largeur d'une impulsion d'horloge. " •