FR 2010055 A1 19700213 FR 6918194 A 19690603 69 18194 i 2010055 Le terme "accumulateur" désigne couramment un dispositif qui emmagasine un nombre et, à la réception d'un autre nombre, additionne ces deux nombres, puis mémorise la somme. On connaît de nombreux types d'accumulateurs conçus à des fins particulières 5 dans de nombreux, genres différents d'équipements. On pourra par exemple se référer au Chapitre 4 et notamment aux pages 98 et suivantes d'un livre de R.K. Richards intitulé "Arithmetic Opérations in Digital Computers" (Les opérations arithmétiques dans les calculatrices numériques) publié en 1955 par D. Van Nostrand 10 Company, Inc. En ce qui concerne les composants et circuits qui effectuent les opérations ici envisagées, on pourra également se référer à un autre livre du même auteur, paru chez le même éditeur et intitulé "Digital Computer Components and Circuits" (Composants et circuits des calculatrices numériques), publié en 1957. 15 Jusqu'ici, les additionneurs en général et les accumula teurs en particulier appartenaient au type à fonctionnement parallèle ou à fonctionnement série. S'agissant d'unités de commande d'exploitation du type auquel l'invention se rapporte en particulier, dans lesquelles le nouveau nombre ou nombre d'entrée qui 20 doit être ajouté peut être limité au cas où il s'agit toujours d'un "O" ou d'un "1", c'est-à-dire au cas où les événements unitaires sont, comptés un par un et où un total est accumulé, les accumulateurs appartenaient jusqu'ici au type a fonctionnement parallèle, de façon à se prêter â une lecture non destructive, à 25 tout .instant aléatoire, même pendant l'application d'une nouvelle impulsion d'entrée. Cette utilisation d'un accumulateur du type à fonctionnement parallèle nécessite évidemment un sombre de canaux de transmission plus élevé et un équiperaent beaucoup plus coia-pls:-:e qu'il n'est nécessaire lorsqu'on fait appel à un accumula-30 tsmr h fonctionnement série® Grâce à des paramètres appropriés ûçr chronologie et a un circuit additionneur de conception nou--ellGs feistat appel au fait qae le nerafere à additionner ne peut dércseer -iane 1capplication envisagée, 1 «invention un circiîit peroti-rant '1g tirer profit dos avanteges de SC v". {.r-ic. cive et de Feindre vcûi cid. ccrsctérisent un r.ccusrai-àtoc:r; série9 to":i en e.ciU"Oiveal la v- cke 69 18194 2 2010055 la fig. lb est un tableau qui donne les différents rapports numériques binaires possibles qui peuvent intervenir dans l'addition ; la fig. le est un exemple numérique particulier illustrant 5 l'addition d'un "1" binaire à quatre reprises en séquence à un nombre de départ donné à titre d'exemple ; la fig. 2 est un schéma-bloc sous forme de blocs fonctionnels de l'accumulateur selon l'invention ; la fig. 3 est un schéma détaillé du circuit logique de 10 l'accumulateur représenté dans la fig. 2 ; la fig. 4 reproduit plusieurs formes d'onde illustrant les relations chronologiques entre les impulsions de temps et de tension lors du fonctionnement du circuit. L'invention a pour but de fournir un accumulateur à partir 15 duquel une sortie puisse être lue en série à tout moment, sans interférence avec une entrée et sans destruction du compte établi. Un autre but de l'invention est de fournir un accumulateur tel qu'il convienne particulièrement à l'emploi dans des systèmes 20 de commande d'exploitations, par exemple des systèmes de surveillance et de commande dans le domaine pétrolier, dans lesquels plusieurs unités subordonnées, contenant chacune un ou plusieurs accumulateurs et situées à distance, peuvent être connectées par l'intermédiaire d'une unité pilote a un appareil de commande 25 d'exploitation. Un autre but de l'invention est de fournir un circuit additionneur simplifié utilisable en association avec un organe tampon d'entrée et un registre à décalage en série, monté dans une boucle de rétroaction qui contient ce circuit additionneur, 30 pour constituer un accumulateur à recyclage. Ces buts et avantages sont atteints, ainsi que d'autres, selon ce qui est généralement indiqué ci-dessus, par la connexion d'un registre à décalage en série avec un circuit additionneur dans une boucle de rétroaction et par l'introduction d'un 3 5 étage tampon d'entrée à partir duquel la commande d'addition n'est appliquée au circuit additionneur que lorsqu'une impulsion de comptage d'événement unitaire parvient à l'organe tampon d'entrée. La durée d'une impulsion d'entrée de comptage unitaire est choisie de façon.à être supérieure à la longueur du mot 40 binaire contenu dans le registre à décalage. A partir de ce fait 69 13194 3 2010055 et de la logique du circuit, qui sera décrite en détail ci-après, on peut démontrer que le mot contenu dans le registre à décalage peut être recyclé en permanence à travers l'additionneur, à partir duquel une sortie directe peut être obtenue en permanence ou par 5 intermittences, et que l'additionneur ajoutera "1" au contenu de l'accumulateur qui circule à travers lui, une fois et une seule fois pour chaque impulsion de comptage d'événement appliquée à l'organe tampon, quel que soit le moment où cette impulsion de comptage est appliquée au cours du cycle de recyclage. Cette opé-10 ration arithmétique est effectuée par le circuit logique qui sera décrit en détail ci-après, circuit qui constitue l'additionneur spécialement conçu à cette fin et qui met en oeuvre un algorithme qui., comme on le montrera, produit nécessairement les résultats voulus. 15 La fig. la des dessins donne une représentation générale d'un nombre binaire qui, au temps t , peut être égal à un compta % ° 2 1 accumulé dont la valeur est égale à : a 2 ... + a~ 2 + a., 2 + • a n n 2 1 aQ 2 . Au temps t , ce nombre sera mémorisé dans le registre à décalage de données 11 montré à la fig. 2. Le contenu du registre 20 de données 11 est appliqué, sur la ligne de sortie lia, au circuit 12 d'addition de "l",dont la sortie est à son tour disponible directement pour un circuit utilisateur sur la ligne 12a, et est également réintroduite par la ligne 12b à l'entrée du registre de données 11. A l'état de repos, le circuit 12 d'addition 25 de "1" se contente de transmettre le contenu du registre de données 11 sous forme non modifiée, de sorte que ce contenu est lu en série sur la ligne 12a et également renvoyé dans le registre par la ligne 12b. Le mot binaire contenu dans le registre de données est évidemment représenté par une série d'intervalles cor-30 respondant à des caractères de mot et qui contiennent des impulsions de tension ou sont dépourvus d'impulsions, selon la notation binaire classique usuelle. Si une impulsion d'entrée de comptage d'événement, en provenance du transducteur de comptage d'exploitation, est appli-35 quée par la ligne 35 au flip-flop 10 formant étage tampon, ce flip-flop 10 délivre une commande d'addition sur la ligne 14 pour le circuit 12 d'addition de "1M. Le circuit additionneur 12, le registre de données 11 et le flip-flop tampon 10 sont tous rythmés par une série commune d'impulsions d'horloge qui sont ap-40 pliquées à ces trois circuits par la ligne' 8 d'impulsions d'horlor- 69 18194 4 201 ge et les branchements indiqués. Si le mot contenu dans le registre de données 11 traverse le circuit additionneur 12 après qu'une commande d'addition a été reçue par celui-ci, le circuit du bloc 12 va augmenter de "1" la valeur numérique binaire du 5 mot, puis renvoyer sur la ligne 22 une impulsion signalant que l'addition est achevée, pour remettre dans s©n état initial le flip-flop 10. Le mot qui représente le nouveau compte total est alors disponible de la même façon en vue d'une utilisation directe sur la ligne 12a et il est réintroduit à l'entrée du re-10 gistre de données 11 sur la ligne 12b. La ligne 35 d'impulsions d'entrée de comptage d'événement est connectée non seulement au flip-flop tampon 10, mais aussi, par la ligne 13b, à une autre entrée-du circuit additionneur 12 au niveau de la porte 18, pour indiquer constamment à celui-ci la présence d'une impulsion d'en-15 trée sur la ligne 35, afin d'éviter un double comptage de la même impulsion d'entrée, selon ce qui est représenté en détail dans la fig. 3. On pourra se rendre compte du genre d'addition qui doit être effectué dans le circuit additionneur 12 en se référant en 20 particulier aux fig. la, lb et le. Le nombre binaire général précité, qui présente la valeur indiquée à l'instant tQ, prend, lorsqu'il est augmenté d'un compte "1", une valeur au temps t n 2 1 o qui est égale à an 2 ... + ag 2 + a^ 2 + (aQ + 1) 2 , comme indiqué dans la fig. la. La fig. lb est un tableau des différen- 25 tes situations possibles qui peuvent intervenir en supposant par hypothèse que chaque opération d'addition est une addition de "1" et de nln seulement. Naturellement, si aucune impulsion de compte n'est appliquée pendant le passage du mot à travers le circuit additionneur, le fait trivial d'ajouter "O" au nombre existant 30 donne lieu au même nombre non modifié à la sortie. Par contre, lorsqu'un compte unitaire est ajouté, le résultat peut être l'un ou l'autre des deux cas indiqués dans la fig. lb. Si aQ est N0U au temps t- , (a + 1) au temps t sera "1M avec un report "O". o o + D'autre part, si aQ est déjà "1" au temps tQ, l'addition binaire 35 destinée à donner (aQ + 1) produira au temps t+ un coefficient "O" avec un report "1". La manière spéciale par laquelle cela est effectué dans un cas particulier est illustrée, dans la fig. le, pour quatre additions successives de nln au chiffre le moins significatif du 40 nombre binaire primitif 000101100. Il est visible que la première 69 18194 5 2010055 addition de "1" au "O" de droite transforme celui-ci en un "1" • et ne donne lieu à aucun report, conformément au tableau. Par contre, la deuxième addition de "1" porte sur un nombre qui présente un "1" à droite, et ce "1" est donc remplacé par un "On 5 en donnant lieu à un report "1", de sorte qu'à la suite de la deuxième addition binaire, le nouveau total accumulé est 000101110. La troisième addition de "1" transforme le chiffre "O" d'ordre inférieur en un "1", de sorte que le troisième total accumulé devient 000101111. La quatrième et dernière addition de 10 "1" transforme les quatre derniers "1" en des "O" et donne le chiffre "1" de report au cinquième emplacement, c'est-à-dire à 4 l'emplacement d'ordre 2 . Le total final devient donc 000110000. Du fait spécifié que le nombre à additionner n'est jamais supérieur à "l", il ressort qu'aucun report ne sera produit si 15 le chiffre d'ordre inférieur du total précédemment accumulé n'est pas lui-même un "l". Si un tel report est produit, il sera transféré vers le haut à travers les ordres numériques du total antérieur jusqu'à ce qu'il soit additionné à un "O", ce qui transformera ce "O" en un "1", mais ne produira aucun report, 20 comme il ressort du tableau de la fig. lb ou de la dernière addition de l'exemple de la fig. le. De ces faits, on peut déduire un algorithme que le circuit additionneur 12 peut appliquer de manière beaucoup plus simple que le procédé de calcul couramment utilisé pour la mise en oeuvre de circuits additionneurs à appli-25 cation universelle. Cet algorithme est le suivant : 1. Commencer par le bit d'ordre inférieur, c'est-à-dire commencer par le coefficient 2° et progresser vers les bits d'ordres progressivement supérieurs jusqu'à la rencontre du premier coefficient "0" d'ordre quelconque. 30 2. Produire le complément à "1" des coefficients de tous les ordres examinés dans la phase 1, y compris le premier "0" rencontré. 3. Reproduire exactement les bits qui restent après le premier "0". 35 Un examen des fig. la, lb et le met en évidence que l'exé cution de l'algorithme ci-dessus produira dans toutes les circonstances l'addition binaire de "1" voulue. Ainsi, dans la fig. le, si l'on considère le nombre binaire primitif et qu'on lui applique l'algorithme, le complément à 1 du tout premier chiffre est 40 transcrit et une reproduction exacte des autres chiffres est 69 18194 6 2010055 réalisée. Cela donne le premier total ou deuxième nombre binaire indiqué. Dans la phase suivante, on progresse jusqu'au deuxième chiffre avant de rencontrer un "O" et, en conséquence, le complément à "1", c'est-à-dire 10, des deux premiers chiffres 01, 5 est transcrit et une reproduction exacte des autres chiffres est ensuite effectuée. La troisième addition est une répétition de la première, en ce sens que le premier chiffre est un "O". Lors de la quatrième addition, on rencontre quatre "1" avant de retrouver le premier "O**. Par conséquent, c'est le complément bi-10 naire, "O", de chacun des quatre "1" qui est transcrit. Le complément binaire, "1", du premier "O" rencontré est également transcrit, puis une reproduction exacte des bits restant est transcrite pour donner le résultat numérique correct. La manière par laquelle le registre à décalage à recyclage 15 qui comprend le circuit additionneur 12 applique l'algorithme va maintenant être décrite à propos du schéma logique détaillé de la fig. 3 et des formes d'onde reproduites dans la fig. 4. Dans la fig. 3, les éléments représentés sous la forme schématique de blocs dans la fig. 1 sont reproduits par des cadres en 20 traits discontinus, tandis que les éléments logiques des circuits qui remplissent ces fonctions sont indiqués en traits pleins à l'intérieur de ces cadres en traits discontinus. C'est ainsi que le registre de données 11, le circuit 12 d'addition de "1" et le flip-flop tampon d'entrée 10 sont désignés dans la 25 fig. 3 par des références correspondantes. La sortie du registre de données est délivrée sur les lignes lia vers le circuit additionneur 12 dont la sortie apparait sur la ligne 12a pour 1'utilisation directe et est renvoyée sur la ligne 12b vers l'entrée du registre à décalage 11. De même, la ligne 22 du signal d'ad-30 dition achevée est désignée dans la fig. 3 par le numéro de référence 22, de même que la ligne de signal 13b et que la ligne de commande d'addition 14. On a utilisé des symboles conventionnels sous forme de blocs normalisés dans la fig. 3 pour indiquer les circuits à 35 fonction logique tels que le circuit ET d'entrée 10a qui alimente le flip-flop tampon d'entrée 10b dans l'étage d'entrée de comptage d'événement 10, et le circuit OU logique 24c qui est connecté de façon à recevoir les sorties des circuits ET 24a et 24b de l'étage additionneur 12. L'étage additionneur 12 comprend éga-40 lement les circuits ET 25a et 25b dont les sorties sont connec :9 13194 7 2010055 tées au circuit OU 25c• Les portes 25a, 25b et 25c servent à déceler si le bit qui est transrais à travers l'additionneur est un "1" ou un "O". Un flip-flop 21 est également contenu dans le circuit additionneur pour mettre fin à l'addition lorsqu'un "O" 5 a été reconnu. Dans le registre à décalage 11, il est prévu deux étages de registres à décalage à huit bit 11b et 11c, ce qui îSonne un format de mot de seize bits. Si l'on considère maintenant les différentes lignes d'entrée indiquées dans la fig. 3, on notera que l'entrée d'horloge 10 qui était représentée schématiquement sous la forme de la simple ligne 8 dans la fig. 1 est réalisée en fait par un signal d'horloge provenant de la borne 32 et appliqué sur la ligne 33a à l'étage d'entrée et à l'additionneur, et par le complément de ce signal d'horloge qui provient de la borne 38 et qui est appliqué 15 sur la ligne 15a au registre à décalage 11. Cette disposition d'un signal d'horloge double dans cet étage accumulateur n'a aucune signification particulière. Elle a été simplement indiquée parce qu'elle existait en fait et qu'elle a été utilisée avantageusement dans l'équipement auquel le dispositif a été incorporé. 20 Les formes d'onde disponibles aux bornes 32 et 38 sont illustrées en fonction du temps respectivement par les courbes a et b de la fig. 4. Un signal d'encadrement de mot, convenant à un système qui utilise un mot de seize bits, est représenté en fonction du temps par la courbe c de la fig. 4 et est disponible sur la li-25 gne 17 en provenance de la borne 36. De même, le complément du signal d'encadrement de mot est disponible à partir de la borne 30 sur la ligne 31a et est représenté en fonction du temps par la courbe d de la fig. 4. Le temps d'horloge t, tel qu'il est indiqué dans la courbe a de la fig. 4, est défini par le front 30 à allure négative de l'impulsion d'horloge qui, dans la courbe a, est chronologiquement encadré par le premier état positif de la forme d'onde d'encadrement de mot représentée dans la courbe c. Outre les connexions indiquées dans la fig. 3, la forme d'onde d'encadrement de mot peut être également appliquée pour ac-35 tiver une porte ET dont l'entrée est constituée par la sertie de donnée sur la ligne 12a et qui nécessite, si on le désire, une commande de lecture émise à distance en coïncidence à titre de second signal d'activation pour la transmission de la donnée à une unité de lecture à distance ou unité pilote. 40 XI est bien entendu qu'en pratique on montera normalement j7 18194 e 2010055 sur une même plaque de circuit quatre accumulateurs ou davantage du type représenté dans la fig. 3. C'est pourquoi les lignes d'horloge et d'encadrement de mot ont été connectées sur le schéma à des conducteurs qui peuvent aboutir à des accumulateurs voisins 5 pour un fonctionnement en alimentation parallèle. Ainsi, la borne 30 sur laquelle apparaît le signal d'encadrement de mot inversé est connectée non seulement à la ligne 31a, mais aussi à la ligne 31b qui aboutit à des étages voisins. De même, le signal d'encadrement de mot en provenance de la borne 36 est appliqué non 10 seulement à la ligne 12, mais aussi à la ligne 37b qui se dirige vers des étages voisins. De façon semblable, le signal d'horloge provenant de 32 est appliqué à la fois aux lignes 33a et 33b, tandis que le signal d'horloge inversé ou signal d'horloge complémentaire issu de la borne 38 est appliqué non seulement à la 15 ligne 15a, mais aussi à la ligne 15b qui se dirige vers des étages voisins. Par contre, le signal d'effacement qui est disponible à partir de la borne 40 sur la ligne 16 pour effacer le contenu du registre à décalage 11 est appliqué individuellement pour commander séparément chaque accumulateur et, de même, l'impulsion 20 de comptage d'événement unitaire, en provenance de l'exploitation ou de l'événement qui doit être contrôlé ou compté, est disponible individuellement à chaque étage sur la borne 34 qui est connectée par la ligne 35 à l'étage ET lGa du tampon d'entrée 10. Une impulsion d'entrée de comptage d'événement unitaire, telle 25 qu'elle apparaît normalement sur la borne 34, a été représentée en fonction du temps dans la courbe e de la fig. 4. On notera en particulier que l'impulsion brute d'entrée de comptage d'événement doit être plus longue que l'impulsion d'encadrement de mot et doit recouvrir le début et la fin de l'encadrement de mot. 30 Pour s'assurer qu'il en sera ainsi dans la pratique, l'impulsion d'entrée de comptage d'événement est choisie égale au double de la durée de 1'impulsion d'encadrement de mot dans le dispositif de 1'exemple. Logiquement, tout recouvrement effectif correspondant à (n + 1) temps de bit, est suffisant. 35 La commande d'addition qui est engendrée sur la ligne 14 est représentée en fonction du temps dans la courbe f de la fig. 4. Il est à noter que cette commande d'addition débute au commencement d'un cadre de mot tel que représenté dans la courbe c, lorsqu'une impulsion de comptage d'événement coexiste avec 40 le début d'un encadrement de mot. Toutefois, 1'impulsion de 69 13194 9 2010055 commande d'addition de la courbe f se termine avant la fin de l'encadrement de mot, alors que l'impulsion de comptage d'événement est plus longue que l'encadrement de mot. L'impulsion d'addition interne qui est engendrée pour 5 l'exécution de l'algorithme précité a été représentée en fonction du temps dans la courbe g de la fig. 4 et commence une impulsion d'horloge après le début de l'impulsion de commande d'addition de la courbe f. La durée de l'impulsion d'addition interne de la courbe g dépend du contenu antérieur du registre à déca-10 lage 11, mais elle ne dépassera en aucun cas la durée de 1'impulsion de commande d'addition de la sôurbe f. Considérons maintenant le fonctionnement de l'accumulateur représenté dans la fig. 3. Avant que survienne une impulsion de comptage d'événement 15 sur la borne 34, la donnée antérieurement accumulée est contenue dans le registre à décalage 11. Des impulsions d'horloge du type représenté dans la courbe b sont appliquées à la borne 38 et par la ligne 15a pour faire circuler vers la droite la donnée dans le registre à décalage. Le signal d'effacement sur la ligne 16 20 en provenance de la borne 40 est normalement un signal réel (qui, dans le système ici considéré, est sous la forme d'un niveau positif). Le signal d'encadrement de mot, du type représenté dans la courbe c, qui est appliqué à partir de la borne 36 par la ligne 17, peut avoir un état quelconque. On supposera qu'il se 25 trouve dans son état de basse tension, ce qui implique qu'on se trouve au milieu du cycle en cours. La ligne 17 inhibe alors la porte 18. Ainsi, quel que soit l'état de la ligne 13b qui porte l'impulsion brute ou impulsion de comptage d'événement du type représenté dans la courbe e à partir de la borne 34 et de 30 la ligne 35, et quel que soit l'état de la ligne 14 qui porte la commande d'addition représentée dans la courbe f, la porte 18a est bloquée, ce qui empêche le positionnement du flip-flop 21. Etant donné que le flip-flop 21 est à l'état initial, la donnée dans le registre 11 circule le long de la boucle de rétroaction 35 sans être modifiée. Avant l'augmentation du contenu du registre : 11,' le signal sur la ligne 35 en provenance de la borne 34 est nul ou à basse tension. Pour débuter la séquence, le signal sur la ligne 35 sa devenir réel à un certain temps tQ. C'est-à-dire qu'un compte de "1" va bientôt être ajouté. Le flip-flop 21 va 40 être positionné à t = tQ, c'est-à-dire au front négatif d'une 69 18194 10 2010055 impulsion d'horloge, tandis que l'impulsion d'entrée est au niveau positif. A t_, le signal sur la ligne 22 est égal à "O" et le signal sur la ligne 23 à "1". On peut donc être sûr que la donnée est recyclée par le système de portes des circuits 5 24a, 24b et 24c. A t__, la progression due à l'impulsion brute de comptage d'événement en cours commence. La ligne 22 passe de "O" à "1" et la ligne 23 passe de "1" à "O". Ayant passé la porte 24a, la donnée est complémentée par la porte 24c. Il s'agit de la réalisa-10 tion de la phase n° 1 de l'algorithme. Cette opération se poursuit jusqu'à ce qu'un "O" soit détecté par la porte 25b qui est activée par le signal d'encadrement de mot de complément. Lorsque le "O"5 est présenté à l'entrée de la porte 25b, la ligne de sortie 26 de la porte 25c passe de "O" à "1". Cela remet le flip-15 flop 21 en l'état initial à l'impulsion d'horloge suivante et a-chève donc un cycle d'addition de "1" au compte contenu précédemment dans le registre 11, en réponse à l'arrivée d'une impulsion de comptage d'entrée. Afin de constater que la lecture correcte sera obtenue 20 indépendamment du moment où l'impulsion d'entrée arrive, on notera dans ce qui précède que 1'addition débute au temps de bit zéro tQ, comme indiqué dans la fig. 4, et se termine à un certain temps entre t = 1 et t = 15 du cycle de comptage des impulsions d'horloge, en fonction de la donnée antérieurement pré-25 sente dans le registre 11. Toutefois, avant que l'addition ne commence, le compte correct précédent était contenu dans le registre à décalage 11 et était disponible sur la ligne 12b, étant donné que le flip-flop 21 était en l'état initial et que des portes 24b et 24c 30 transmettaient la donnée. Le bit de donnée sur la ligne 12b va être traité au moment où le flip-flop 21 est positionné. Etant donné que la borne de positionnement du flip-flop 21 est commandée par la porte ET 18-18a et étant donné que les entrées de la porte 18 comprennent à la fois la forme d'impulsion de chro-35 nologie d'encadrement de mot représentée dans la courbe c et l'impulsion d'entrée brute de comptage d'événement, le flip-flop 21 ne passera en fait à l'état positionné que lorsque l'impulsion d'encadrement de mot survient, tandis qu'une impulsion d'événement est également appliquée. Ainsi, le compte d'encadrement 40 de mot sert en fait d'impulsion d'horloge ou d'échantillonnage 69 18194 ii 2010055 qui détermine le moment où l'impulsion de comptage d'événement (qui est plus longue que la durée de l'encadrement de mot)^ devient en mesure de positionner le flip-flop 21. A ce moment, quand le flip-flop 21 est positionné, la donnée sur la ligne 12b 5 est la donnée précédente contenue dans le registre plus Ml", étant donné que la donnée a circulé à travers le circuit additionneur 12 activé. Il est du reste bien entendu que le mode de réalisation de l'invention qui a été décrit ci-dessus, en référence aux dessins 10 annexés, a été donné à titre purement indicatif et nullement limitatif et que de nombreuses modifications peuvent être apportées sans que l'on s'écarte pour cela du cadre de la présente invention. 69 18194 12 2010055 REVENDICATIONS 1. Circuit de traitement de données pour ajouter "1" à un nombre binaire codé sous forme digitale, caractérisé par le fait qu'il comprend : 5 - des moyens d'entrée pour présenter à ce circuit un nombre codé binaire comportant une pluralités de poids différents, dont chacun a un coefficient qui est "1" ou "O", ce coefficient étant présenté en séquence dans l'ordre croissant de poids ; - des circuits pour réaliser en séquence le complément à 10 1 de ces coefficients, tandis qu'ils sont présentés jusqu'à ce que le premier coefficient "0" de poids quelconque de ce nombre soit rencontré ; • - des circuits qui répondent à la détection de ce premier coefficient nO" pour reproduire ensuite sans modification les 15 autres coefficients des ordres supérieurs du nombre binaire, de telle sorte que ce nombre binaire complet soit augmenté de 1. 2. Circuit de traitement de données caractérisé parle fait qu'il comprend : - des moyens pour emmagasiner une représentation codée sous 20 forme digitale d'un nombre codé binaire comportant une pluralité de poids différents dont chacun a un coefficient qui peut être "O" ou "1" ; - des moyens pour déterminer si le coefficient de poids inférieur du nombre binaire est "O" ou "1" et pour répéter en sé- 25 quence cette détermination à l'égard de chaque poids progressivement croissant du nombre binaire ; - des moyens qui répondent à cette détermination pour produire le complément à "l" du coefficient de chaque poids du nombre binaire, jusqu'à ce que le premier coefficient "O" d'un 30 poids quelconque du nombre ait été déterminé ; - et des moyens qui répondent à la détermination de ce premier coefficient "O" pour reproduire les autres coefficients des poids supérieurs du nombre binaire sans modification, de sorte que le nombre binaire complet soit augmenté de "1". 35 3. Accumulateur de données à accès aléatoire sans interférence entre l'entrée et la sortie, caractérisé par le fait qu'il comprend : - un registre à décalage de données, destiné à contenir un mot codé sous forme digitale ; 40 - une boucle de rétroaction connectée de façon à extraire 69 18194 13 2010055 en série le contenu du registre à décalage de données à partir de la sortie de celui-ci, pour le renvoyer, à travers un circuit additionneur, à l'entrée de ce registre ; - des moyens bistables qui répondent à la réception d'une 5 impulsion d'entrée de comptage d'événement unitaire, ces moyens bistables étant connectés de façon à activer le. circuit additionneur à la réception de ladite impulsion pour qu'il ajoute "1" au mot contenu dans le registre, tandis que ce mot traverse le circuit additionneur, cette impulsion de comptage d'événement 10 unitaire ayant une durée supérieure à la durée totale du mot contenu dans le registre ; - des moyens pour appliquer en série la sortie du circuit additionneur à un circuit d'utilisation. 4. Accumulateur de données selon la revendication 3, caracté-15 risé par le fait qu'il comprend en outre des moyens connectés de façon à changer l'état des moyens bistables en réponse à l'achèvement de l'addition par le circuit additionneur. ♦ . 5. Circuit de traitement de données, caractérisé par le fait qu'il comprend : 20 un registre à décalage destiné à contenir une représenta tion d'un nombre binaire ; - une boucle de rétroaction connectée de façon à extraire en série le contenu du registre à décalage de données à partir de la sortie de celui-ci, pour le renvoyer, à travers un circuit 25 additionneur, à l'entrée de ce registre, cette lecture en série commençant par le poids inférieur du nombre binaire et se poursuivant en séquence vers des ordres progressivement croissants ; le circuit additionneur comprenant des moyens-qui réagissent à une commande pour produire le complément à 1 du coefficient de 30 chaque poids du nombre binaire jusqu'à ce que le premier coefficient "0" d'un poids quelconque de ce nombre soit transmis à travers le circuit additionneur, ainsi que des moyens qui réagissent à la transmission de ce premier coefficient "O" pour transmettre les autres coefficients de poids supérieurs du nom-35 bre binaire à travers le circuit additionneur et la boucle de rétroaction sans modification, de sorte qu'une circulation complète du nombre entier contenu dans le registre à décalage à travers le circuit additionneur accroisse la grandeur numérique du nombre binaire contenu dans ledit registre de "1" lorsque les moyens 40 réagissant à une commande ont été activés. 69 18194 14 2010055 6» Accumulateur de données à accès aléatoire sans interférence entre l'entrée et la sortie, caractérisé par le fait qu'il comprend : - un circuit additionneur pour ajouter "1" à un nombre bi- 5 naire codé sous forme digitale qui comporte plusieurs bits et qui est transmis à travers ce circuit additionneur ; - un registre à décalage qui contient une représentation d'un nombre binaire codé sous forme digitale ; - des moyens qui relient la sortie du registre à décalage 10 à. l'entrée du circuit additionneur et d'autres moyens qui relient la sortie du circuit additionneur à l'entrée du registre à décalage pour former une boucle fermée de rétroaction ; - des moyens pour délivrer un signal d'horloge au registre à décalage afin de déplacer en série en permanence le contenu de 15 ce registre à travers le circuit additionneur et de le réintroduire dans le registre à décalage ; - un circuit tampon d'entrée destiné à recevoir une impulsion de comptage d'événement unitaire ; - un circuit de porte ET connecté de façon à recevoir un 20 signal de sortie du circuit tampon à l'une de ses entrées et à re> cevoir une impulsion d'encadrement de mot à une autre de ses entrées ; - ce signal d'encadrement de mot ayant une durée égale à la somme des périodes totales des impulsions d'horloge correspondant 25 à la représentation totale de tous les bits du nombre binaire contenu dans le registre à décalage, et l'impulsion d'entrée d'événement unitaire ayant une période de durée plus longue que la période de l'impulsion d'encadrement de mot ; -•des moyens qui relient la sortie du circuit porte ET pour 30 conditionner le circuit additionneur afin qu'il commence l'addition lors de la présence simultanée d'une impulsion de comptage d'événement unitaire et de l'impulsion d'encadrement de mot ; - des moyens pour appliquer un signal en provenance du circuit additionneur au circuit tampon d'entrée, ce signal indiquant 35 l'achèvement du traitement d'addition ; - des moyens pour extraire une sortie de lecture directe à partir de la sortie du circuit additionneur.