FR 2009729 A1 19700206 FR 6917507 A 19690529 17507 i 2009729 L'invention concerne plus particulièrement un procédé pour contrôler le fonctionnement de circuits logiques, procédé suivant lequel une configuration de signaux d'entrée numériques est sélectionnée dans une mémoire et fournie à partir de celle-ci à des 5 entrées des circuits logiques, les résultats de l'opération - efféctuée sur ces condifurations dans les circuës logiques apparaissant dans un registre de résultats. Un procédé de ce genre et un dispositif pour la mise en oeuvre de ce procédé sont déjà connus» Le résultat qui après l'qpé-iOration apparaît dans le registre ad hoc, est alors comparé dans un dispositif comparateur à un résultat fixe désiré qui est fourni simultanément à partir d'une mémoire à ce dispositif comparateur. Si le résultat de l'opération est identique au résultat désiré,un signal de commande est fourni à la mémoire, signal à l'aide dupel 15une configuration suivante de signaux d'entrée numériques est sélectionnée dans la éiémeire et fournie à partir de celle-cL aux entrées des circuits logique» à contrôler. Si le résultat de 1 * opération n'est pas identique au résultat désiré, un signal d'alarme est fourni par le dispositif comparateur.Cette méthode est souvent utilisée dans 20des calculatrices et constitue une partie du diagnostic de la calculatrice.Un inconvénient de cette méthode est que,outre la sélection et la lecture dans la mémpire d'une configuration de signaux d'entrée pour un circuit logique,le résultat correspondant doit être sélectionné dans une mémoire et transmis au dispositif canparateuz* 25 de façon à pouvoir comparer, après l'opération sur la configuraticr; d'entrée,le résultat de cette opération avec le résultat désiré correspondant. En pratique,cela revient à ce qu'il y a lieu de prévoir une mémoire (par exemple une mémpire connue sous la dénomination de mémoire à lecture non destructive)comportant des organes de sélec-30tion et des dispositifs électronique, de lecture pour les configurations de signaux d'entrée pour les circuits logiques à contrôler, une mémoire,également par exemple une mémpire à lecture non destruc tive,comportant des organes de sélection et dos dispositifs électroniques ds lecture pour les résultats désiréssaisasi qu'un 17|«7 2 2009729 «t noter que la procédure de comparaison, qui reste indispensable, prend en tout cas du temps en supplément. La remarque qui, précède ne s'applique en général pas du fait qu'une même configuration de signaux d'entrée peut servir, entièrement ou partiellement, pour différents circuits logiques â contrôler, tandis que les résultats désirés correspondants des opérations sont différents, de sorte que les configurations et les résultats doivent pouvoir être emmagasinés séparément et être sélectionnés et lus également séparément. L'invention obvie â cet inconvénient. J. cet effet, le procédé conforme â l'invention est remarquable en ce que dans le cas où un circuit logique fonctionne correctement, au moins uns partie du résultat de l'opération sert dans le registre de résultat au moins comme partie de l'adresse de mémoire d'une configuration suivante de signaux d'entrée numériques à sélectionner dans la mémoire, et que dans le cas où un circuit logique ne fonctionne pas correctement, au moins une partie du résultat de l'opération sert dans le registre de résultat au moins comme partie de l'adresse de mémoire d'un mot qui dans ce cas sert de mot d'alarme dans la mémoire. Le résultat de l'opération effectuée sur une configuration de signaux d'entrée fournit alors directement l'adresse ou au moins une partie de l'adreœe d'un mot suivant dans la mémoire. Si le circuit logique est en ordre par rapport à cette configuration, le contrôle se poursuit directement du fait qu'à l'adresse ainsi sélectionnée, se trouve la configuration suivante de signaux d'entrée. Si une faute a été commise, le mot sélectionné dans la mémoire l'indique. En pratique, cela pourrait signifier que pour chaque résultat qui apparaît dans le registre aû hoe comme résultât d'une configuration de signaux d'entrée et qui sert au moins cornue partie de l'adresse de mémoire d'un mot â sélectionner ensuite, il se trouve dans la mémoire chaque fois, outre le mot de configuration suivant, également au moins un mot qui indique que le résultat est erroné. Cela se traduirait par un agrandissement notable de la mémoire. Suivant une autre forme de réalisation de 1'invention8 ceci peut être évité du fait que les mots dans la mémoire sont munis de bits additionnels, dont au moins un premier bit additionnel ayant trait â au moins un bit additionnel d'un mot précédent,, contient l'information selon laquelle un mot envisagé sert de mot de configuration de signaux d'entrée suivant, ou doit être interprété comme mot indiquant une erreur, ,et dont au moins un deuxième bit additionnel contient l'information concernant le contenu d'information désiré d'au moins un premier bit additionnel 17507 3 2009729 du mot suivant, à obtenir par suite de l'opération effectuée sur la configuration de signaux d'entrée. On a ainsi la possibilité que les mots situés dans là mémoire servent dans le premier cas de mot de configuration pour fournir une configuration suivante de signaux 5 d'entrée, et dans l'autre cas indiquent qu'il y a une erreur. Une autre forme de réalisation de ce procédé utilisant des bits additionnels est remarquable en ce que les bits additionnels des mots situés dans la mémoire sont un bit de caractéristique (0 ou 1) et un bit de changement de caractéristique (0 ou 1), alors que dans le cas 10 où un circuit logique fonctionne convenablement, le mot suivant, sélecté à l'aide du résultat de l'opération dans la mémoire, a le même bit de caractéristique que le mot de mémoire dont la configuration de signaux d'entrée a été fournie au circuit logique, et que le cas où le circuit logique fonctionne incorrectement, les bits de 15 caractéristique des deux mots de mémoire sont différants pour cette valeur du bit de changement de caractéristique (0), tandis que pour l'autre valeur du bit de changement de caractéristique (1) en cas de fonctionnement correct, les deux mots de mémoire ont un bit de caractéristique différent et en cas de fonctionnement incorrect un bit de 20 caractéristique identique. Dans le cas où une série de mots de configuration ont par exemple un bit de caractéristique (1), et s'il ne se produit pas de changement du bit de changement de caractéristique, les mots correspondants qui indiquent une erreur sont munis du bit de caractéristique (0). A la fin d'une telle série, la 25 situation s'inverse, notamment par suite d'un changement de bit de changement de caractéristique, tel que les mots de configuration (les mots antérieurs indiquant une erreur) ont un bit de caractéristique (0) et les mots indiquant une erreur (antérieurement les mots de configuration) ont un bit de caractéristique (1). Un tel 30 changement de caractéristique peut toutefois se produire en n'importe quel endroit dans -une série de mots si cela s'avérait nécessaire. Cette méthode permet d'utiliser très efficacément la capacité ds la mémoire. Une forme de réalisation légèrement différente du procédé utilisant les bits additionnels des mots situés dans la mémoirs est 35 remarquable en ce que les bits additionnels sont un premier et un deuxième bit de caractéristique, alors que le premier bit de caractéristique d'un mot déterminé est comparé au deuxième bit de caractéristique d'un mot précédent, l'identité entre ces deux bits indiquant un bon fonctionnement du circuit logique par suite de la configuration 40 de signaux d'entrée du mot précédent, tandis qu'une différence indique 17507 4 2009729 lin fonctionnement incorrect, alors que le deuxième bit de caractéristique du mot déterminé indique ce que doit être le premier bit de caractéristique d'un mot suivant qui est sélectionné par suite de le •configuration de signaux d'entrée du mot déterminé, dans le cas où 5 le circuit logique fonctionne correctement. Il est possible en pratique que comme résultat d'un mot de configuration traité, il n'y ait pas un seul mais plusieurs résultats incorrects. Pour chaque erreur possible, il doit se trouver un mot comme indication d'erreur dans la mémoire. Dans le cas où cela 10. nécessiterait de nombreux mots additionnels, on peut utiliser pour ces erreurs possibles, par mot de configuration, au lieu d'un premier et H'un deuxième bit additionnel ou d'un bit de caractéristique et un . bit de changement de caractéristique., plusieurs de ces bits. L'invention concerne également un dispositif pour la mise 15 en oeuvre du procédé conforme à l'invention. Un dispositif simple comporte â cet effet une mémoire pour l'emmagasinage de mots de configuration, un registre d'adresse, des organes de sélection et un registre tampon à la sortie de la mémoire, registre qui peut être connecté à des entrées d'un circuit logique à contrôler et â une 20 première partie du registre d'adresse, et est remarquable en ce qu'une sortie du circuit logique est connectée â un registre de résultat servant de registre d'adresse ou de partie de celui-ci. Un autre dispositif pour la mise en œtwre du procédé suivant lequel on fait usage du procédé avec les bits additionnels, 25 est remarquable en ce que le registre tampon à la sortie de la mémoire comporte une partie pour l'emmagasinage d'au moins un premier et un deuxième bit additionnel d'un mot de mémoire et comporte par ailleurs un élément de mémoire pour retenir l'information que contient le deuxième bit additionnel d'un mot de mémoire précédent le 30 mot de mémoire au sujet de contenu d'information désiré du premier bit additionnel du mot de mémoire, ainsi qu'un dispositif pour comparer le contenu d'information de l'élément de mémoire avec le premier bit additionnel du mot de mémoire. La description suivante, en regard des dessins annexés, le 35 tout donné â titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée, les particularités qui. ressortent tant du texte que des figures des dessins faisant, bien entendu, partie de ladite invention. La fig. 1 illustre schématiquement le procédé conforme à 40 l'invention. 17 5.0 7 5 2009729 La fig. 2 représente un dispositif pour la mise en oeuvre de ce procédé. La fig. 3 illustre schématiquement un autre exemple du procédé conforme â 1'inventioh. La fig. 4 illustre schématiquement le procédé suivant un autre aspect de l'invention. La fig. 5 représente un dispositif pour la mise en oeuvre du procédé suivant l'autre aspect de l'invention. La "fig. 6 illustre schématiquement un autre procédé suivant l'autre aspect de l'invention. La fig. 7 représente un dispositif pour la mise en oeuvre dé l'autre procédé suivant l'autre aspect de l'invention. Sur la fig, 1, dans la colonne située'sous la lettre A se trouvent les différentes adresses dans une mémoire.(dans le présent cas on n'a pris que 8 adresses à titre d'exemple). A gauche se trouvent les uns au-dessous des autres aux emplacements d'adresse 000, 011, 101 et 111, des mots de mémoire , Vg et V^, qui renferment les configurations , PWg, FW^ .et PW^ sous la forme d'un certain nombre de bits (0 ou 1). Les mots de mémoire renferment également des parties d'adresse AW^, AWg, AW^, AW^ et ce respectivement 01, 10, 11 et 00. Dans la colonne de droite se trouvent aux emplacements d'adresse 010, 100, 110 et 001, des mots #.indiquant des erreurs. On va maintenant éxpliquer le fonctionnement en se référant â la fig. 2. Sur la fig. 2, la référence DM indique une mémoire â lecture non destructive, S0 ses organes de sélection et BR registre tampon de sortie comportant une partie AVJR comme partie d'adresse .(A.^ etc) du registre tampon, et une partie FWR comme partie de mot de configuration (PW.| etc) du registre tampon. Le registre tampon de mot de configuration FWR est relié aux entrées d'un circuit logique LC à contrôler, alorB que la mémoire tampon de partie d1adresse AVR est connectée à une partie de registre d'adresse (1) d'un registre d'adresBe AR qui est connecté aux organes de sélection S0. ïïne sertie du circuit logique LC est reliée à un registre de résultat (2) faisant partie du registre d'adresse AR. Le registre de résultat (2) peut être constitué par un certain nombre de montages flip-flop dits de condition. Tous ces ''flip-flops" ou une partie de ces "flip-flops" t de condition sont connectés à une ou plusieurs sorties de résultat suivant la fonction du circuit logique LC, remplis par le résultat 17507 6 2009729 de l'opération effectuée par le circuit logique, et servant alors de partie du registre d'adresse AR. La référence L désigne un dispositif d'alarme. Lorsque le circuit logique LC doit être contrôlé, cela se fait, dans cet exemple de la façon suivante en différentes 5 étapes. L'adresse 000 est sélectionnée dans la mémoire DM à la demande des organes de sélection S0, Le mot , situé à cette adresse, apparaît dans le registre tampon BR. Ce mot comporte une partie d'adresse AW^ 01 qui est transmise à la partie de registre d'adresse (1) du registre d'adresse AR. Le mot de configuration qui se 10 trouve dans la partie de registre tampon PWR est transmis au circuit logique LC. Celui-ci traite cette configuration d'entrée (un certain nombre-de 0' et de 1') et fournit un résultat, c'est-à-dire un 0 ou un 1. Ce résultat apparaît dans le registre de résultat (2). Soit que le résultat (1) indique que le fonctionnement du circuit logique 15 LC est correct, et que le résultat 0 indique une erreur. Il faut remarquer que l'on suppose chaque fois qu'il ne se produit que des fautes simples, car ce qui précède n'est pas univoque s'il se produisait des erreurs Multiples, c'est-à-dire simultanément deux ou plus de deux erreurs, de sorte qu'un bon résultat - par exemple 1 -20 puisse également être provoqué par deux fautes ne donnant pas un 0 mais un 1. L'adresse qui se présente dans le registre AR, dans cet exemple l'adresse 011 ou 010, est transmise aux organes de sélection S0. A l'adresse 010 se trouve un mot.avec le contenu "ERREUR" ou "STOP" Ce mot içui comporte par exemple uniquement des zéros, est reconnu 25 dans le dispositif L et produit un signal d'alarme. Si le fonctionnement du circuit pour la configuration présentée PW^ est correct, on trouve à l'adresse 011. le mot Wg avec la configuration FWg qui est alors fournie au circuit logique LC. Le mot Wg comporte la partie d'adresse 10, Le résultat du mot de configuration appliqué PWg est 30 de nouveau 0 ou 1, et ainsi de suite. Soit que le résultat du mot de configuration FW^ ne doit pas, comme' pour les autres, être égal à 1 mais 0. Dans ce cas, l'adresse 000 formée dans le registre AR contient le mot de configuration suivant (dans ce cas PW^), tandis que l'adresse 001 contient un mot erroné P. Le cycle de contrôle du 35 circuit LC est .ainsi termina. Un contrôle plus poussé est évidemment possible avec une mémoire DM plus grande. Le circuit logique LC peut en principe naturellement contenir plusieurs parties ayant ensemble une seule sortie comme c'est le cas dans -cet exemple. Il est également possible qu'un circuit logique LC comporte plusieurs sorties aux-40 quelles apparaît ie résultat d'une opération. Par exemple! au lieu 17507 7 2009729 d'une seule sortie, deux sorties: voir fig. 3» Avec un cycle tel que décrit ci-dessus, on peut également contrôler différents circuits logiques simultanément ou successivment. La numérotation utilisée sur la fig. 3 est la même que sur 5 la fig. 1. Aux mots de mémoire .... W^, on a ajouté respectivement un bit additionnel .... D^, indiquant si le résultat d'une opération effectuée sur un circuit logique sert (D = 0) ou ne sert pas (D = 1 ) de partie d'adresse d'un mot de mémoire â sélectionner ensuite. En effet, il se peut qu'il ne soit pas désirable ou sensé d'avoir 10 la possibilité d'un contrôle direct après la fourniture de chaque configuration de signaux d'entrée â un circuit logique. Lorsqu'il ne" se produit pas un contrôle direct, le mot de mémoire suivant peut Stre sélectionné sur une adresse complète existant dans le mot de mémoire précédent. Lorsque le bit D = 1, il se peut que par exemple 15 après inversion d'un flip-flop, les premiers quatre bits (partie A^ de Wj, partie Ag de W^, partie A^ de et partie A^ de Wg) d'un mot de mémoire servent d'adresse complète d'un mot suivant W^, W,., Wg et Wy. Le flip-flop envisagé (non indiqué plus en détail) peut à cet effet fournir aux endroits correspondants du registre de la mémoire 20 tampon un signal de commande par lequel, dans, le registre d'adresse, les bits parviennent sur les endroits où dans l'autre cas serait indiqué le résultat de l'opération par la configuration (PW^, PW^,. PWjj et Ftfg) dans le mot. A deux sorties d'un circuit logique, la configuration PW^ fournit dans cet exemple un résultat, à savoir 25 00, ou 01, ou 10 ou 11. est égal à 0 et la partie d'adresse AW.J »01, de sorte que dans le registre d'adresse apparaît l'adresse 0100 ou 0101 ou 0110 ou 0111. Une seule adresse sera correcte, par exemple l'adresse 0110. A cette adresse se trouve le mot ¥2» etc. Aux trois autres adresses se trouve une indication que le circuit 30 logique fournit une erreur, â savoir les trois mots F dans le groupe . La même chose est valable pour le mot Wg: dans le cas d'un résultat exact, le mot W^ se trouve à l'adresse 1000, et les mots fautifs F aux adresses 1011, 1010, 1001 dans le groupe Fg. Le mot W, comporte le bit = 1, de sorte que la partie A^ de ce mot sert 35 d'adresse complète 1100 du mot suivant W^, et ainsi de suite jusqu'au mot Wg. Cinq configurations PW^, PW^, FW^, PWg et PW^ sont donc présentées à un circuit logique avant qu'après la cinquième configuration PWy (Dj =0), le résultat sert de nouveau comme partie d'adresse Le résultat 00 avec l'autre partie 00 se trouvant à AW^ donne de 40 nouveau l'adresse originale 0000, alors que les adresses 0001, 0010 69 17507 8 2009729 et .0011 fournissent un mot fautif F (groupe Fj). Les figures 4 et 5 illustrent l'emploi du procédé et un dispositif, pour l'utilisation des bits additionnels sous la forme d'un bit de caractéristique et d'un bit de changement de caracté-5 ristique. Chaque mot de mémoire ....'Wg a un bit de caractéristique .... Kg, ainsi qu'un bit de changement de caractéristique , Vg (fig. 4). Le registre tampon BR (fig. 5) a des endroits KR et VR, destinés respectivement au bit de caractéristique et au bit de change-10 ment de caractéristique. Un caractéristique déterminé 0 ou 1 est emmagasiné dans le flip-flop FF. Soit qu'il n'y ait pas de variation pouf le bit de changement de caractéristique V = 0, et qu'il y en ait line pour le bit V » 1. Soujî l'effet de V « 1, le flip-flop FF s'inverse et retient le nouveau caractéristique, maintenant 1 ou 0. 15 Dans un dispositif comparateur Q, le contenu du flip-flop FF est comparé au contenu de la partie de registre tampon KR. Le dispositif comparateur Q comporte par exemple deux portes EN (4) et (5) auxquelles sont présentés respectivement le bit K' (K inversé) et le bit K, ainsi que respectivement le contenu du flip-flop FF et l'inverse 20 de ce contenu. Dans le cas d'égalité, il n'apparaît aucun signal à la sortie (3), alors que dans le cas opposé, il y apparaît un signal (» alarme). Le fonctionnement est identique â celui du dispositif suivant la fig. 2 en combinaison avec ce qui suit ci-dessôus, en réfé-25 rence à la fig. 4« La fig. 4 montre de manière simple le fonctionnement avec la méthode de bit de caractéristique et de bit de changement de caractéristique. A l'adresse 000, le mot de mémoire comporte une configuration PW^ qui est présentée â un circuit logique. Le résultat est égal à 0 ou â 1, et ce résultat, combiné avec la 30 partie d'adresse AW^ t 01, fournit ainsi l'adresse 010 ou 011. A l'adresse 010 se trouve le mot Wg, et sur l'adresse 011 le mot Wg. Le mot W.j a comme bit de caractéristique =1, et comme bit de changement de•caractéristique = 0: il ne se produit donc pas de - variation de caractéristique. Le mot Wg a comme bit de caractéristique 55 Kg « 0f de sorte que cette adresse obtenue 010 indique l'existence d'une erreur, étant donné que » 1 jl Kg « Q. Dans ce cas, on a supposé que sur la fig, 5» le flip-flop FF occupait la position 1. La partie de registre tampon KR pour Kg du mot Wg comporte un 0, de sorte que le dispositif comparateur Q constate une différence et 40 débite un signal d'alarme â la sortie (3)« Lorsque l'adresse 011 est 17507 2009729 formée, on y trouve le mot avec le bit de caractéristique Kg « 1, de sorte qu'il y a pas d'erreur, étant donné que « 1 ■ ■ 1 et que V.| - 0. (le flip-flop FF sur la fig. 5,maintient la position 1). La configuration PWg du mot est maintenant utilisée comme confi-5 guration d'entrée suivante d'un circuit logique. Dé nouveau, le résultat est 0 ou 1, résultat qui, combiné avec la partie d'adresse AW^, fournit l'adresse 100 ou 101. A l'adresse 100 se trouve le mot W^. Le mot Wg a comme bit de caractéristique Kg - 1 et comme bit de changement de caractéristique Vg « 0. Le mot W^ a comme bit de carac-10 téristique » 0, de sorte que cette adresse obtenue 100 indique la présence d'une erreur étant donné que Kg « 1 Ky « O et que Vg i 0. Pour l'adresse 101, il n'y a pas d'erreur nôn plus. Le mot Wj fournit maintenant la- configuration W^, et ainsi de suite. Le mot W^ fournit la configuration FW^, le résultat est 15 égal 8. 0 ou t et fournit les adresses 001 ou 000. Le mot W^ a comme bit de caractéristique K^ ■ 1 et comme bit de changement de caractéristique V^ - 1. Il y a donc cette fois-ci une variation de caractéristique, le flip-flop FF de la fig. 5 s'inverse et retient maintenant un bit de caractéristique K^ » 0, de sorte que le résultat de 20 la configuration-PW^ s'avère ainsi exact. A l'autre adresse 000 se trouve dans le mot W^ le bit de caractéristique « 1, et non pas O, de sorte que le résultat 0 de la configuration PW^ est ainsi mentionné comme étant erroné. Le processus de contrôle est maintenant continué â l'aide de la configuration PW^ du mot W^. Le résultat est 25 0 ou 1, ce qui, combiné avec la partie d'adresse AW,., donne comme adresse 010 ou 011. Dans le mot W^, le bit de caractéristique K,- = 0 et le bit de changement de caractéristique V^ = 0. A lradresse 010 se trouve dans le mot Wg le caractéristique Kg "= 0; par conséquent, du fait que = Kg « 0, ceci était un résultat exact pour la confi-30 guration FW^ présentée â un circuit logique. A l'adresse Q11 se trouve dans le mot Wg le bit Kg » 1 / K^ ■ 0, de sorte qu'il s'ensuit ici une indication erronée. Le mot Wg fournit la configuration PWg, le résultat est égal â 0 ou 1, ce qui fournit comme adresse 100 ou 101. A l'adresse 101 se trouve le mot PW^. Etant donné- que Kg = 0, Vg = 0 35 et Kj = 1, ceci indique la présence d'une erreur^ A Ifadresse 100 se trouve le mot W^ avec Ky = 0, de sorte que ce résultat 0 de la configuration PWg est un résultat exact, etc. Dans le mot Wg, le bit de caractéristique Kg * 0 et le bit de changement de caractéristique Vg ■ 1, de sorte que cette fois-ci, il y a un èhangement de caracté-40 ristique.(le flip-flop FF de la fig. 5 reprend la position 1). 17507 10 2009729 Les adresses possibles 000 ou 001 comme résultat de la configuration PWg du mot Wg et AWg comportent respectivement ». 1 (mot W^) ou Kjj * 0. (mot W^). Le mot W^ est donc exact, et le mot Wg indique une erreur, etc. A cette méthode préconisant l'emploi d'un bit de carac-5 téristique et d'un bit de'changement de caractéristique, on a donc utilisé entiSrement tous les mots de mémoire W^ ,.... Wg, ce qui signifie un perfectionnement maximal par rapport à la méthode selon la fig. 1. L'exemple tracé ci-dessus peut être appliqué de façon identique â un exemple décrit par référence à la fig. 3; dans ce cas, 10 un perfectionnement maximal de l'emploi de la mémoire est alors possible également. ' Les figures 6 èt 7 illustrent l'emploi du procédé et un dispositif pour l'emploi des bits additionnels sous la forme d'un premier bit additionnel et d'un deuxième bit additionnel. 15 Chaque mot de mémoire W^ .... Wg a un premier bit addi tionnel EB*^f KB'g**.* et un deuxième bit additionnel KB".j, KB'^, .... (fig.6). Le registre tanpon BR (fig. 7) présente des endroits KB'R et KB"R servant respectivement au premier et au deuxième bit additionnel. La mémoire élémentaire que constitue le flip-flop FF 20 a conservé le deuxième bit additionnel d'un mot qui danB le registre tampon BR précède le mot envisagé. La référence Q indique de nouveau le dispositif comparateur constitué par des portes ET (4) et (5), Les autres constituants correspondent à la description de la fig. 5« Le fonctionnement sera décrit à l'appui d'vin examen suivant la fig.6. 25 Un bit additionnel KB*^ indique ce que doit être comme résultat exact de l'opération le bit additionnel KB'^ du mot suivant, tandis que bit additionnel KB" indique ce que doit être comme résultat exact X*- I de la configuration du mot précédent le bit additionnel KB'x du mot. A ITadresse 000 se trouve le mot W^ t soit que celui-ci se trouve dans 30 : le registre tampon BR. Ce mot W^ comporte la partie d'adresse AW.j a 01, un mot de configuration FW^ et des bits additionnels KB'^ *1 et KB" « 1. Le résultat d'une opération logique avec le mot de configuration PW1 sur un circuit logique peut dans ce cas être 0 ou 1. Ce résultat, combiné avec la partie d'adresse AW.j, fournit les adresses 35 010 ou 011. A l'adresse 010 se trouve le mot Wg avec les bits additionnels KB'g - 0 et KB"g - 1. Avec XB'^ =1, le bit additionnel KBM1 du mot W^ indique que du mot suivant, le bit KBdoit également •être 1 pour un fonctionnement exact du circuit logique. Le bit KB'g est dans ce cas égal â 0, ce qui indique un fonctionnement incorrect. 40 A l'adresse 011 se trouve le mot Wg avec KB'2 « 1» étant donné que- 69 17507 n 2009729 dans ce cas, le résultat 1 était un résultat exact. Le mot Wg fournit lia configuration PWg. Si le résultat 0 est supposé être le résultat exact, le bit KB"g a été choisi égal à 0, de sorte que KB1 du mot suivant doit également Stre 0. Le mot Wg comporte la partie d'adresse 5 AWg » 10, de sorte que l'adresse 100 est exacte. À cet endroit se trouve le mot W^ avec KB•^ » 0, ce mot fournissant la configuration suivante PW^. A l'adresse 101 se trouve comme autre résultat possible - toutefois fautif - le mot W^, pour lequel KB'^ = 1 / KB"g » 0, de sorte que ce mot indique une erreur. Le flip-flop FF (fig. 7) 10 retient toujours le bit KB" du mot précédent, ici donc le bit KB"g =« 0 et compare ce dernier au bit KB' des mots suivants possibles: et W^. Il se produit donc ici une inégalité1 pour KB' » 1, la sortie (3) fournit un signal d'alarme, etc. En examinant par exemple également le- mot Wjj qui comporte le bit KB"^ « 0 en raison de ce que le ré-15 sultat de l'opération avec PW^ a comme résultat exact un 0. Du fait que la partie d'adresse » 01, le mot se trouvant â l'adresse 010 sera donc exact. Audit endroit se trouve le mot Wg dans lequel KB'g = 0, ce qui est donc exact. Le résultat 1 est erroné. A l'adresse 011, on trouve â cet effet W^ avec KB1^ « 1 KB"^ = 0, ce qui indique une 20 erreur, et ainsi' de suite. 69 17507 12 2009729 REVENDICATIONSt • 1. Procédé pour contrôler le fonctionnement de circuits logiques, procédé suivant lequel une configuration de signaux d'entrée numériques est sélectionnée dans une mémoire et fournie â partir 5 de celle-ci à des entrées des circuits logiques, les résultats de l'opération effectuée sur ces configurations dans les circuits logiques apparaissant dans un registre de résultat, caractérisé en ce que dans le cas où. un circuit logique fonctionne correctement, au moins une partie du résultat de l'opération sert dans le registre 10 de résultat au moins comme partie de l'adresse de mémoire d'une configuration suivante de signaux d'entrée numériques â sélectionner dans t la mémoire, et que dans lé cas où un circuit logique ne fonctionne pas correctement, au moins une partie du résultat de l'opération sert dans le registre de résultat au moins comme partie de l'adresse de 15 mémoire d'un mot qui dans ce cas sert de mot d'alarme dans la mémoire. 2. , Procédé selon la revendication 1, caractérisé en ce que lès mots dans la mémoire sont munis de bits additionnels, dont au moins un premier bit additionnel ayant trait à au moins un bit additionnel d'un mot précédent, contient l'information selon laquelle un mot 20 envisagé sert de mot de configuration de signaux d'entrée suivant, ou doit être interprété comme mot indiquant une erreur, et dont au moins un deuxième bit additionnel contient l'information concernant le contenu d'information désiré d'au moins Tin premier bit additionnel du mot suivant, à obtenir par suite de l'opération effectuée sur la 25 configuration de signaux d'entrée. 3. Procédé selon la revendication 2, caractérisé en ce que les bits additionnels des mots situés dans la mémoire sont un bit de caractéristique (0 ou 1) et un bit de changement de caractéristique (0 ou 1), alors que dans le cas où un circuit logique fonctionne oon- 30 venablement, le mot suivant, sectionné àl'aite du résultat de l'opération dans la mémoire, a le même bit de caractéristique que le mot de mémoire dont la configuration de signaux d'entrée a été fournis au circuit logique, et que dans le cas où le circuit logique fonctionne incorrectement, les bits de caractéristique des deux mots de 35 mémoire sont différents pour cette valeur du bit de changement de caractéristique (0), tandis que pour l'autre valeur du bit de changement de caractéristique (1) en cas de fonctionnement correct, les deux mots de mémoire ont un bit de caractéristique différent et en cas de fonctionnement incorrect un bit de caractéristique identique. 40 4» Procédé selon la revendication 2, caractérisé en ce que 69 17507 13 2009729 les bits additionnels sont un premier et un deuxième bit de caractéristique, alors que le premier bit de caractéristique' d'un mot déterminé est comparé au deuxième bit de caractéristique d'un mot précédent, l'identité entre ces deux bits indiquant un bon fonctionne-5 ment du circuit logique par suite de la configuration de signaux d'entrée du mot précédent, tandis qu'une différence indique un fonctionnement incorrect, alors que le deuxième bit de caractéristique du mot déterminé indique ce' que doit être le premier bit de caractéristique d'un mot suivant qui est sélectionné par suite de la confi-10 guration de signaux d'entrée du mot déterminé, dans le cas où le Circuit logique fonctionne correctement. 5• Dispositif permettant la mise en oeuvre du procédé selon la revendication 1 et comportant une mémoire pour 1'emmagasinage de mots de configuration, un registre d'adresse; des organes de sélection 15 et un registre tampon â -la sortie de la mémoire, registre qui peut être connecté.à des entrées d'un circuit logique â contrôler et à une première partie du registre d'adresse, dispositif caractérisé en ce qu'une sortie du circuit logique est connectée à un registre de résultat servant de registre d'adresse ou de partie de celui-ci. 20 • 6. Dispositif selon la revendication 5, permettant la mise en oeuvre du procédé selon la revendication 2, 3 ou 4, ce dispositif étant caractérisé en ce que le registre tampon à la sortie de la mémoire comporte une partie pour l'emmagasinage d'au moins un premier et un deuxième bit additionnel d'un mot de mémoire et comporte par 25 ailleurs rui élément de mémoire pour retenir 1'information*que contient le deuxième bit additionnel d'un mot de mémoire précédent le mot de mémoire au sujet de contenu d'information désiré du premier bit additionnel du mot de mémoire, ainsi qu'un dispositif pour comparer le contenu d'information de l'élément de mémoire avec le premier bit 30 additionnel du mot de mémoire.