Brevet FR3153181A1 — publié le 20250321

Pixel d'affichage comprenant des dispositifs émetteurs de lumière et écran d'affichage comportant de tels pixels d'affichage La présente description concerne un pixel d'affichage (12 i,j ) comprenant un dispositif d'émission de lumière (LED), une source de courant commandable (CS) alimentant le dispositif d'émission de lumière (LED) et un circuit pilote (50) recevant un signal de couleur numérique (R, G, B). Le signal de couleur numérique comprend un nombre NB de bits ayant chacun un rang allant du bit le moins significatif au bit le plus significatif. Le circuit pilote reçoit au moins certains desdits NB bits dans un premier ordre puis dans un deuxième ordre, différent du premier ordre, et, pour chaque bit reçu, active la source de courant commandable lorsque ledit bit est à une première valeur logique pendant une durée qui dépend du rang dudit bit ou désactive la source de courant commandable pendant ladite durée lorsque ledit bit est à une deuxième valeur logique, lesdites durées augmentant depuis le bit le moins significatif jusqu'au bit le plus significatif. Figure pour l'abrégé : Fig. 2 Pixels d'affichage comprenant des dispositifs d'émission de lumière et écran d'affichage comportant de tels pixels d'affichage La présente description concerne un pixel d'affichage comprenant des dispositifs d'émission de lumière, par exemple des diodes électroluminescentes, et un écran d'affichage comportant de tels pixels d'affichage. Un pixel d'une image correspond à l'élément unitaire de l'image affichée par un écran d'affichage. Pour l'affichage d'images en couleur, l'écran d'affichage comprend généralement, pour l'affichage de chaque pixel d'image, au moins trois composantes, également appelées sous-pixels d'affichage, qui émettent chacune un rayonnement lumineux, appelé composante de couleur du pixel d'image, essentiellement dans une seule couleur (par exemple, rouge, vert et bleu). La superposition des composantes de couleur du pixel d'image émises par les trois sous-pixels d'affichage fournit à l'observateur la sensation colorée correspondant au pixel d'image affiché. Dans ce cas, l'ensemble formé par les trois sous-pixels d'affichage utilisés pour l'affichage d'un pixel d'une image est appelé pixel d'affichage de l'écran d'affichage. Chaque sous-pixel d'affichage peut comporter une source lumineuse, notamment une diode électroluminescente. Les pixels d'affichage peuvent être répartis dans une matrice, chaque pixel d'affichage étant situé à l'intersection d'une rangée (également appelée ligne) et d'une colonne de la matrice. Des électrodes sont prévues le long des lignes et des colonnes pour connecter chaque pixel d'affichage à des circuits de commande. En général, chaque rangée de pixels d'affichage est successivement sélectionnée par un signal transmis le long des électrodes de rangée, et les pixels d'affichage de la rangée sélectionnée sont programmés pour afficher les pixels d'image souhaités par des signaux transmis le long des électrodes de colonne. Il est connu de commander une diode électroluminescente, par modulation de largeur d'impulsion, également appelée PWM (acronyme anglais pour "Pulse Width Modulation"). Ce type de commande consiste à faire circuler dans la diode électroluminescente des impulsions de courant successives d'intensité constante, les impulsions étant répétées de manière cyclique, le rapport cyclique déterminant l'intensité lumineuse émise par la diode électroluminescente. Une telle commande permet avantageusement de faire fonctionner la diode électroluminescente à son point de fonctionnement optimal où l'efficacité de la diode électroluminescente, égale au rapport entre la puissance lumineuse émise par la diode électroluminescente et la puissance électrique consommée par la diode électroluminescente, est maximale. De plus, une commande de modulation de largeur d'impulsion permet de maintenir constante la densité de courant traversant la diode électroluminescente. Ceci est avantageux car, pour certains types de diodes électroluminescentes, la longueur d'onde centrale du rayonnement émis par la diode électroluminescente peut varier avec la densité de courant traversant la diode électroluminescente. La diode électroluminescente peut être alimentée par une source de courant commandable. La source de courant commandable peut comprendre une source de courant en série avec un commutateur. Le commutateur est commandé pour obtenir la modulation de largeur d'impulsion pendant que la source de courant délivre le courant constant. La source de courant peut comprendre un transistor MOS, l'intensité du courant traversant le transistor MOS dépendant de la tension de grille du transistor MOS. La tension de grille du transistor MOS peut correspondre à une tension stockée dans un condensateur. Toutefois, certains courants de fuite peuvent entraîner une variation de la tension stockée dans un condensateur, ce qui entraîne une variation de l'intensité du courant fourni par la source de courant au fil du temps. Il peut être nécessaire de prévoir un circuit de rafraîchissement qui peut être complexe afin de rafraîchir fréquemment la tension aux bornes du condensateur. Un objet d'un mode de réalisation est de fournir un pixel d'affichage comprenant des diodes électroluminescentes et un écran d'affichage comprenant de tels pixels d'affichage qui pallient tout ou partie des inconvénients des pixels d'affichage existants comprenant des diodes électroluminescentes et des écrans d'affichage comprenant de tels pixels d'affichage. Un mode de réalisation propose un pixel d'affichage comprenant au moins un dispositif d'émission de lumière, une source de courant commandable alimentant ledit dispositif d'émission de lumière en courant, et un circuit pilote configuré pour activer ou désactiver la source de courant commandable, et pour recevoir des bits d'un signal de couleur numérique, ledit signal de couleur numérique comprenant un nombre NB de bits ayant chacun un rang allant du bit le moins significatif du signal de couleur numérique au bit le plus significatif du signal de couleur numérique, chaque bit du signal de couleur numérique ayant une première valeur logique ou une deuxième valeur logique, ledit circuit pilote étant configuré pour recevoir au moins certains desdits NB bits dans un premier ordre puis dans un deuxième ordre, différent du premier ordre, ledit circuit pilote étant configuré, pour chaque bit reçu, pour allumer la source de courant commandable lorsque ledit bit est à la première valeur logique pendant une durée qui dépend du rang dudit bit ou pour éteindre la source de courant commandable pendant ladite durée lorsque ledit bit est à la deuxième valeur logique, lesdites durées étant croissantes du bit le moins significatif au bit le plus significatif. Cela permet avantageusement de réduire la non-linéarité différentielle du pixel d'affichage. En outre, il peut avantageusement ne pas y avoir de variations brusques dans l'évolution du courant par rapport à la valeur du signal de couleur numérique. Selon un mode de réalisation, ledit circuit pilote est configuré pour recevoir au moins certains desdits NB bits dans le premier ordre selon les rangs décroissants des bits et dans le deuxième ordre selon les rangs croissants des bits, ou inversement. Cela permet avantageusement de réduire le risque d'apparition du phénomène de faux contours dynamiques. Selon un mode de réalisation, ledit circuit pilote est configuré pour recevoir au moins certains de ces NB bits dans le premier ordre comprenant des premier, deuxième et troisième bits successifs, le rang du deuxième bit étant supérieur au rang du premier bit et au rang du troisième bit, ou le rang du deuxième bit étant inférieur au rang du premier bit et au rang du troisième bit. Selon un mode de réalisation, ledit circuit pilote est configuré, après la réception desdits bits dans le deuxième ordre, pour recevoir ensuite lesdits bits dans un troisième ordre, puis dans un quatrième ordre, différent du troisième ordre. Ceci permet avantageusement de réduire les phénomènes de faux contours dynamiques. Selon un mode de réalisation, le troisième ordre est identique au premier ordre et le quatrième ordre est identique au deuxième ordre, ou le troisième ordre est identique au deuxième ordre et le quatrième ordre est identique au premier ordre. Selon un mode de réalisation, la source de courant commandable comprend un commutateur en série avec une source de courant constant, le circuit pilote étant configuré, pour chaque bit reçu, pour activer ledit commutateur pendant ladite durée lorsque ledit bit est à la première valeur logique ou pour désactiver ledit commutateur pendant ladite durée lorsque ledit bit est à la deuxième valeur logique. Selon un mode de réalisation, la source de courant constant comprend un transistor MOS et un condensateur, ledit transistor MOS ayant son drain ou sa source relié audit commutateur et ledit condensateur ayant une électrode connectée à la grille dudit transistor MOS. Selon un mode de réalisation, le pixel d'affichage comprend en outre un circuit de stockage configuré pour stocker ledit signal de couleur numérique et pour fournir au circuit pilote au moins certains desdits NB bits dans le premier ordre, puis dans le deuxième ordre. Avantageusement, il n'est pas nécessaire d'avoir un circuit de rafraîchissement complexe pour rafraîchir le circuit de stockage. Selon un mode de réalisation, le circuit de stockage comprend NB cellules mémoire DFF i , i variant de 0 à NB-1, pour stocker les bits du signal de couleur numérique, où chaque cellule mémoire DFF i est une bascule cadencée par un signal de synchronisation. La structure du circuit de stockage est avantageusement simplifiée. Selon un mode de réalisation, le circuit de stockage comprend NB premiers multiplexeurs MUX i , i étant dans la plage allant de 0 à NB-1, chacun étant commandé par un signal de commande, chaque premier multiplexeur MUX i , i étant dans la plage allant de 1 à NB-2, comprenant une première entrée connectée à la sortie de la cellule mémoire DFF i-1 , une deuxième entrée connectée à la sortie de la cellule mémoire DFF i+1 et une sortie connectée à l'entrée de la cellule mémoire DFF i , dans lequel chaque premier multiplexeur MUX i , i étant compris entre 1 et NB-2, est configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF i-1 lorsque le signal de commande est à une première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF i+1 lorsque le signal de commande est à une deuxième valeur logique, dans lequel le premier multiplexeur MUX NB-1 comprend une première entrée connectée à la sortie de la cellule mémoire DFF NB-2 , une deuxième entrée connectée à la sortie de la cellule mémoire DFF 0 et une sortie connectée à l'entrée de la cellule mémoire DFF NB-1 , dans lequel le premier multiplexeur MUX NB-1 est configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF NB-2 lorsque le signal de commande est à la première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF 0 lorsque le signal de commande est à la deuxième valeur logique, dans lequel le premier multiplexeur MUX 0 comprend une première entrée connectée à la sortie de la cellule mémoire DFF NB-1 , une deuxième entrée connectée à la sortie de la cellule mémoire DFF 1 et dans lequel le premier multiplexeur MUX 0 est configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF NB-1 lorsque le signal de commande est à la première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF 1 lorsque le signal de commande est à la deuxième valeur logique. Selon un mode de réalisation, le circuit de stockage comprend un deuxième multiplexeur, commandé par le signal de commande et comprenant une première entrée connectée à la sortie de la cellule mémoire DFF NB-1 , une deuxième entrée connectée à la sortie de la cellule mémoire, et une sortie fournissant lesdits bits au circuit pilote, le deuxième multiplexeur étant configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF NB-1 lorsque le signal de commande est à la première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF 0 lorsque le signal de commande est à la deuxième valeur logique. Selon un mode de réalisation, ledit circuit de stockage est configuré pour fournir au circuit pilote tous les bits du signal de couleur numérique dans le premier ordre, puis dans le deuxième ordre, à l'exception du bit le moins significatif du signal de couleur numérique qui n'est fourni qu'une seule fois. Il peut être avantageux que le bit le moins significatif affiché pendant la durée la plus courte ne soit affiché qu'une seule fois, lorsqu'il peut être difficile de générer des impulsions successives pour fournir les deux durées les plus courtes successives, par exemple en raison de latences dans le fonctionnement de l'écran d'affichage. Un autre mode de réalisation prévoit un écran d'affichage comprenant : des pixels d'affichage tels que définis précédemment ; des premières électrodes reliées aux pixels d'affichage ; un premier circuit pour délivrer un signal de sélection sur chaque première électrode pour la sélection des pixels d'affichage reliés à la première électrode ; des deuxièmes électrodes reliées aux pixels d'affichage ; et un deuxième circuit pour délivrer des signaux de données sur les deuxièmes électrodes. Un autre mode de réalisation prévoit un procédé pour commander un pixel d'affichage comprenant au moins un dispositif d'émission de lumière, une source de courant commandable alimentant ledit dispositif d'émission de lumière avec un courant, un circuit pilote configuré pour activer ou désactiver la source de courant commandable, et pour recevoir des bits d'un signal de couleur numérique, ledit signal de couleur numérique comprenant un nombre NB de bits ayant chacun un rang allant du bit le moins significatif du signal de couleur numérique au bit le plus significatif du signal de couleur numérique, chaque bit du signal de couleur numérique ayant une première valeur logique ou une deuxième valeur logique, le procédé comprenant les étapes consistant à fournir au circuit pilote au moins certains de ces NB bits dans un premier ordre, puis dans un deuxième ordre, différent du premier ordre, et à amener ledit circuit pilote, pour chaque bit reçu, à activer la source de courant commandable lorsque ledit bit est à la première valeur logique pendant une durée qui dépend du rang dudit bit ou à désactiver la source de courant commandable pendant ladite durée lorsque ledit bit est à la deuxième valeur logique, lesdites durées augmentant depuis le bit le moins significatif jusqu'au bit le plus significatif. Selon un mode de réalisation, le pixel d'affichage comprend en outre un circuit de stockage configuré pour stocker ledit signal de couleur numérique, le procédé comprenant l'étape consistant à amener ledit circuit de stockage à fournir au circuit pilote au moins certains desdits NB bits dans le premier ordre, puis dans le deuxième ordre. Selon un mode de réalisation, la source de courant commandable comprend un commutateur en série avec une source de courant constant et la source de courant constant comprend un transistor MOS et un condensateur. Le rafraîchissement de la tension aux bornes du condensateur est empêché pendant que le circuit de stockage fournit au circuit pilote au moins certains desdits NB bits dans le premier ordre, puis dans le deuxième ordre. Étant donné que le rafraîchissement de la tension aux bornes du condensateur ne doit pas être effectué fréquemment, en particulier pendant la phase d'affichage, la structure d'un circuit de rafraîchissement qui rafraîchit la tension aux bornes du condensateur peut avantageusement être simple. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 illustre partiellement et schématiquement un mode de réalisation d'un écran d'affichage ; la FIG. 2 montre un exemple de schéma bloc d'un pixel d'affichage de l'écran d'affichage de la FIG. 1 ; la FIG. 3 montre des exemples de chronogrammes d'un signal utilisé par le pixel d'affichage de la FIG. 2 pour commander une diode électroluminescente par modulation de largeur d'impulsion et du courant fourni à la diode électroluminescente ; la FIG. 4 montre un exemple de source de courant commandable du pixel d'affichage de la FIG. 2 ; la FIG. 5 montre l'évolution du courant fourni par la source de courant commandable de la FIG. 4 avec une première configuration de courants de fuite ; la FIG. 6 montre l'évolution de la non-linéarité différentielle du pixel d'affichage avec l'évolution du courant illustrée en FIG. 5 en fonction du signal de couleur à afficher ; la FIG. 7 montre l'évolution de la luminosité du pixel d'affichage avec l'évolution du courant illustrée en FIG. 5 en fonction du signal de couleur à afficher ; la FIG. 8 montre l'évolution du courant fourni par une source de courant commandable de la FIG. 4 avec une deuxième configuration de courants de fuite ; la FIG. 9 montre l'évolution de la non-linéarité différentielle du pixel d'affichage avec l'évolution du courant illustrée en FIG. 8 en fonction du signal de couleur à afficher ; la FIG. 10 montre l'évolution de la luminosité du pixel d'affichage avec l'évolution du courant illustrée en FIG. 8 en fonction du signal de couleur à afficher ; la FIG. 11 illustre l'affichage successif de deux pixels d'image correspondant à des niveaux de gris successifs ; la FIG. 12 montre l'évolution de la période d'allumage dans le temps pour l'affichage des pixels d'image illustrée en FIG. 11 ; la FIG. 13 illustre un procédé de détermination de la période d'allumage au cours d'une trame dans le temps ; la FIG. 14 présente un schéma-bloc d'un exemple de circuit de stockage du pixel d'affichage de la FIG. 2 ; la FIG. 15 montre un schéma-bloc d'un exemple de circuit de rafraîchissement du pixel d'affichage de la FIG. 2 ; la FIG. 16 montre l'évolution du courant fourni par la source de courant commandable de la FIG. 4 avec la première configuration des courants de fuite selon un mode de réalisation de fonctionnement du pixel d'affichage ; la FIG. 17 montre l'évolution de la non-linéarité différentielle du pixel d'affichage avec l'évolution du courant illustrée en FIG. 16 en fonction du signal de couleur à afficher ; la FIG. 18 montre l'évolution de la luminosité du pixel d'affichage avec l'évolution du courant illustrée en FIG. 16 en fonction du signal de couleur à afficher ; la FIG. 19 montre l'évolution du courant fourni par la source de courant commandable de la FIG. 4 avec la deuxième configuration de courants de fuite selon un mode de réalisation de fonctionnement du pixel d'affichage ; la FIG. 20 montre l'évolution de la non-linéarité différentielle du pixel d'affichage avec l'évolution du courant illustrée en FIG. 19 en fonction du signal de couleur à afficher ; la FIG. 21 montre l'évolution de la luminosité du pixel d'affichage avec l'évolution du courant illustrée en FIG. 19 en fonction du signal de couleur à afficher ; la FIG. 22 illustre un mode de réalisation de fonctionnement du pixel d'affichage pour l'affichage successif de deux pixels d'image correspondant à des niveaux de gris successifs ; la FIG. 23 montre l'évolution de la période d'allumage dans le temps pour l'affichage des pixels d'image représenté en FIG. 22 ; la FIG. 24 illustre un autre mode de réalisation de fonctionnement du pixel d'affichage pour l'affichage successif de deux pixels d'image correspondant à des niveaux de gris successifs ; la FIG. 25 montre l'évolution de la période d'allumage dans le temps pour l'affichage des pixels d'image illustrée en FIG. 24 ; la FIG. 26 illustre des modes de fonctionnement du pixel d'affichage pour l'affichage d'un pixel d'image ; La FIG. 27 illustre d'autres modes de réalisation de fonctionnement du pixel d'affichage pour l'affichage d'un pixel d'image ; et La FIG. 28 montre un schéma-bloc d'un exemple de mode de réalisation de circuit de stockage du pixel d'affichage de la FIG. 2 . Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. En outre, un signal qui alterne entre un premier état constant, par exemple un état logique bas, noté "0", et un deuxième état constant, par exemple un état logique haut, noté "1", est appelé "signal binaire". Les états haut et bas des différents signaux binaires d'un même circuit électronique peuvent être différents. En pratique, les signaux binaires peuvent correspondre à des tensions ou à des courants qui peuvent ne pas être parfaitement constants à l'état haut ou bas. En outre, sauf indication contraire, lorsqu'il est fait mention d'une tension au niveau d'un plot conducteur, on considère la différence entre le potentiel au niveau dudit plot conducteur et un potentiel de référence, par exemple la masse, considéré comme égal à 0 V. En outre, les "bornes de puissance" d'un transistor à effet de champ à métal-oxyde-semiconducteur, également appelé transistor MOS, font référence à la source et au drain du transistor MOS. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. En outre, l'expression "sensiblement constante" signifie qui varie de moins de 10 % dans le temps par rapport à une valeur de référence. Une diode électroluminescente est dite tridimensionnelle lorsqu'elle comprend un élément semiconducteur tridimensionnel de taille micrométrique ou nanométrique s'étendant dans une direction privilégiée, par exemple un microfil ou un nanofil, recouvert d'une zone active. En particulier, une diode électroluminescente tridimensionnelle est dite de type radial lorsque sa zone active s'étend au moins sur les parois latérales de l'élément semiconducteur tridimensionnel. La FIG. 1 illustre partiellement et schématiquement un mode de réalisation d'un écran d'affichage 10. L'écran d'affichage 10 comprend des pixels d'affichage 12 i,j , par exemple, disposés en M lignes et en N colonnes, M étant un nombre entier variant de 1 à 8 000 et N étant un nombre entier variant de 1 à 16 000, i étant un nombre entier variant de 1 à M, et j étant un nombre entier variant de 1 à N. A titre d'exemple, dans la FIG. 1 , M et N sont égaux à 6. Chaque pixel d'affichage 12 i,j est relié à une source de potentiel de référence bas Gnd, par exemple la masse, par l'intermédiaire d'une électrode 14 i et à une source de potentiel de référence haut Vcc par l'intermédiaire d'une électrode 16 j . À titre d'exemple, les électrodes 14 i sont représentées comme étant alignées selon les lignes de la FIG. 1 et les électrodes 16 j sont représentées comme étant alignées selon les colonnes de la FIG. 1 , la disposition inverse étant possible. La tension d'alimentation de l'écran d'affichage correspond à la tension entre le potentiel de référence haut Vcc et le potentiel de référence bas Gnd, et est notée Vcc comme le potentiel de référence haut. La tension d'alimentation Vcc dépend en particulier de l'agencement des diodes électroluminescentes et de la technologie selon laquelle les diodes électroluminescentes sont fabriquées. À titre d'exemple, la tension d'alimentation Vcc peut être de l'ordre de 3,5 V à 5,5 V. Pour chaque ligne, les pixels d'affichage 12 i,j de la ligne sont reliés à une électrode de ligne 18 i . Pour chaque colonne, les pixels d'affichage 12 i,j de la colonne sont reliés à une électrode de colonne 20 j . L'écran d'affichage 10 comprend un circuit de sélection 22 relié aux électrodes de ligne 18 i et adapté pour délivrer un signal de sélection Com i sur chaque électrode de ligne 18 i . L'écran d'affichage 10 comprend un circuit de transmission de données 24 relié aux électrodes de colonne 20 j et adapté à la transmission d'un signal de données Data j sur chaque électrode de colonne 20 j . Le circuit de sélection 22 et le circuit de commande 24 sont commandés par un circuit 26, comprenant par exemple un microprocesseur. La FIG. 2 montre un exemple de schéma-bloc d'un pixel d'affichage 12 i,j de l'écran d'affichage 10. Pour un écran d'affichage couleur, le pixel d'affichage 12 i,j comprend au moins trois circuits d'émission de lumière émettant des radiations de différentes couleurs. Chaque circuit d'émission de lumière comprend au moins une diode électroluminescente LED reliée en série à une source de courant commandable CS, un seul circuit d'émission de lumière étant illustré en FIG. 2 . Chaque diode électroluminescente LED est reliée en série à une source de courant commandable CS, comprenant par exemple un transistor MOS en série avec une source de courant fournissant un courant constant. Dans le présent exemple, pour chaque diode électroluminescente LED, l'anode de la diode électroluminescente LED reçoit un potentiel de référence haut Vcc et la cathode de la diode électroluminescente LED est par exemple reliée à une borne de la source de courant commandable CS, l'autre borne de la source de courant commandable CS recevant un potentiel de référence bas Gnd. Dans le cas d'un écran d'affichage monochromatique, chaque pixel d'affichage 12 i,j peut comprendre un circuit d'émission de lumière comportant une seule diode électroluminescente LED. Le pixel d'affichage 12 i,j comprend en outre un circuit pilote 40 pour piloter la source de courant commandable CS. Le circuit pilote 40 peut notamment comprendre des composants électroniques tels que des transistors MOS. Le circuit pilote 40 comprend un circuit de stockage 48 (Color Data registers) cadencé par un signal d'horloge Clk configuré pour stocker des signaux de couleur numériques R, G, B sur la base du signal numérique reçu Data. Les signaux numériques de couleur R, G, B comprennent chacun un nombre NB de bits, allant du bit le plus significatif, appelé MSB, au bit le moins significatif, appelé LSB, et sont représentatifs des composantes de couleur des pixels d'image à afficher. Le circuit pilote 40 comprend un circuit 50 (LED driver) configuré pour commander les sources de courant commandables CS reliées aux diodes électroluminescentes LED avec des signaux I_red, I_green et I_blue, obtenus à partir des signaux de couleur numériques R, G, B, et d'un signal PWM. Le signal Data peut correspondre au signal Data j transmis au pixel d'affichage 12 i,j sur l'électrode de colonne 20 j pendant une phase d'écriture. Le signal PWM peut correspondre au signal de sélection et de synchronisation Com i transmis au pixel d'affichage 12 i,j sur l'électrode de ligne 18 i pendant une phase d'affichage. La FIG. 3 montre des chronogrammes du signal PWM et des signaux I_red_1, I_red_2, I_red_3 et I_red_4 correspondant au signal I_red fourni par le circuit 50 du pixel d'affichage 12 i,j de la FIG. 2 pour l'affichage de quatre signaux de couleur numériques différents R. Selon un mode de réalisation, les diodes électroluminescentes LED du pixel d'affichage 12 1,j sont commandées par modulation de largeur d'impulsion. À cette fin, pendant un cycle d'affichage, le signal PWM présente une succession d'impulsions P à l'état logique "1" qui rythme le fonctionnement du circuit 50 pour la commande des diodes électroluminescentes LED par modulation de largeur d'impulsion. Le nombre d'impulsions P dans la succession d'impulsions peut correspondre au nombre NB+1. Chaque paire d'impulsions successives P délimite une durée Di, i étant dans la plage allant de NB-1 à 0. A titre d'exemple, lorsque la source de courant CS correspond à une source de courant fournissant un courant constant en série avec un commutateur, le commutateur est fermé ou ouvert en fonction de la valeur logique "0" ou "1" de chaque bit du signal de couleur numérique R, G ou B, du bit le plus significatif MSB au bit le moins significatif LSB, au rythme des impulsions P du signal PWM, le commutateur étant maintenu ouvert ou fermé jusqu'à l'impulsion suivante P du signal PWM. Par conséquent, la source de courant commandable CS est activée ou désactivée pendant NB durées successives Di selon les valeurs logiques des bits du signal de couleur numérique R, G ou B. Par exemple, la source de courant CS peut être activée pendant une durée Di lorsque le bit des données numériques de couleur R, G ou B associé à cet intervalle de temps est à la valeur logique "1" et peut être désactivée pendant une durée Di lorsque le bit des données numériques de couleur R, G ou B associé à cet intervalle de temps est à la valeur logique "0". Dans un cycle d'affichage, la durée Di, i étant dans la plage allant de NB-1 à 0, entre deux impulsions P successives du signal PWM est divisée chaque fois par deux, de sorte que la durée totale pendant laquelle la diode électroluminescente LED est allumée dépende de la valeur du signal de couleur numérique R, G ou B. La phase d'affichage d'un pixel d'image peut comprendre deux cycles d'affichage ou plus. C’est-à-dire que la succession d'impulsions P du signal PWM illustré en FIG. 3 peut être répétée jusqu'à l'affichage d'un autre pixel d'image. Dans la FIG. 3 , à titre d'exemple, le nombre NB est égal à 7 et un seul cycle d'affichage est représenté. Le signal I_red_1 est obtenu pour l'affichage d'une composante de couleur de pixel d'image correspondant au signal de couleur R égal à "1010101". Le signal I_red_2 est obtenu pour l'affichage d'une composante de couleur de pixel d'image correspondant au signal de couleur R égal à "0101010". Le signal I_red_3 est obtenu pour l'affichage d'une composante de couleur de pixel d'image correspondant au signal de couleur R égal à "1111111". Le signal I_red_4 est obtenu pour l'affichage d'une composante de couleur de pixel d'image correspondant au signal de couleur R égal à "0000000". La FIG. 4 montre un schéma-bloc d'un exemple de source de courant commandable CS du pixel d'affichage 12 i,j de la FIG. 2 . Dans le présent exemple, pour chaque diode électroluminescente LED, l'anode de la diode électroluminescente LED reçoit un potentiel de référence haut Vcc, et la cathode de la diode électroluminescente LED est par exemple reliée à une borne de la source de courant commandable CS, l'autre borne de la source de courant commandable CS recevant un potentiel de référence bas Gnd. Dans une variante, la cathode de la diode électroluminescente LED reçoit un potentiel de référence bas Gnd et l'anode de la diode électroluminescente LED est reliée à une borne de la source de courant commandable CS, l'autre borne de la source de courant commandable CS recevant un potentiel de référence haut Vcc. À titre d'exemple, la source de courant commandable CS comprend un commutateur SW1 qui est relié en série à un transistor T1. Le pixel d'affichage 12 i,j comprend en outre un condensateur C pour régler la tension à la grille du transistor T1. Le condensateur C a une première électrode reliée, de préférence connectée, à la grille du transistor T1, et une deuxième électrode recevant un potentiel de référence bas Gnd. La tension à la grille du transistor T1 peut correspondre à la tension aux bornes du condensateur C. Le commutateur SW1 est commandé par les signaux I_red (ou I_green ou I_blue). Le courant I CS traversant la diode électroluminescente LED correspond au courant au drain du transistor T1. En fonctionnement, il peut y avoir des fuites de courant au niveau du condensateur C. Sur la FIG. 4 , les fuites de courant éventuelles sont représentées par une première source de courant constant L1 et une deuxième source de courant constant L2. La première source de courant constant L1 a une première borne recevant le potentiel de référence haut Vcc et une deuxième borne connectée à la première électrode du condensateur C. La première source de courant constant L1 fournit un courant L1 à la première électrode du condensateur C. La deuxième source de courant constant L2 a une première borne connectée à la première électrode du condensateur C et une deuxième borne connectée à la deuxième électrode du condensateur C. La deuxième source de courant constant L2 tire un courant L2 de la première électrode du condensateur C. La FIG. 5 montre l'évolution du courant I CS au cours du temps pendant une phase d'affichage DP dans une première configuration des courants de fuite et des durées D5 à D0 des valeurs successives du signal I_red, un seul cycle d'affichage étant représenté. La durée D5 est associée au MSB de la donnée de couleur numérique R à afficher et la durée D0 est associée au LSB de la donnée de couleur numérique R à afficher. Dans la première configuration, l'intensité du courant de fuite L1 est inférieure à l'intensité du courant de fuite L2, de sorte que la tension aux bornes du condensateur C diminue avec le temps. A titre d'exemple, le courant I CS diminue de 30 µA à 20 µA pendant la phase d'affichage. Par exemple, le nombre NB est égal à 6. Le signal de couleur numérique R peut prendre 64 valeurs différentes. La FIG. 6 montre l'évolution de la non-linéarité différentielle DNL du pixel d'affichage 12 i,j avec l'évolution du courant I CS illustrée en FIG. 5 en fonction de la valeur du signal de couleur numérique R indiquée en décimales. La non-linéarité différentielle DNL décrit l'écart entre les deux valeurs du courant moyen fourni à la diode électroluminescente pendant une phase d'affichage correspondant à des valeurs numériques d'entrée adjacentes du signal de couleur numérique R. Dans la première configuration des courants de fuite, la DNL est supérieure à 1 bit à certaines transitions entre deux valeurs numériques d'entrée adjacentes, en particulier lorsqu'un nombre élevé de bits bascule entre les deux valeurs numériques d'entrée adjacentes, par exemple au moment de la transition entre les valeurs numériques d'entrée adjacentes "011111" et "100000". La FIG. 7 montre l'évolution de la luminosité BR du pixel d'affichage 12 i,j avec l'évolution du courant I CS illustrée en FIG. 5 en fonction de la valeur du signal de couleur numérique R indiquée en décimales. Idéalement, la luminosité BR devrait être proportionnelle au signal de couleur numérique R. Cependant, la FIG. 5 montre que l'évolution de la luminosité BR comporte des augmentations soudaines et abruptes. La FIG. 8 montre l'évolution du courant I CS au cours du temps pendant une phase d'affichage DP dans une deuxième configuration des courants de fuite et des durées D5 à D0 des valeurs successives du signal I_red, un seul cycle d'affichage étant représenté. Dans la deuxième configuration, l'intensité du courant de fuite L1 est supérieure à l'intensité du courant de fuite L2, de sorte que la tension aux bornes du condensateur C augmente avec le temps. A titre d'exemple, le courant I CS passe de 20 µA à 30 µA pendant la phase d'affichage. De plus, la FIG. 8 montre le signal I_red qui est le même que celui de la FIG. 5 . La FIG. 9 montre l'évolution de la non-linéarité différentielle DNL du pixel d'affichage 12 i,j avec l'évolution du courant I CS montré à la FIG. 8 en fonction du signal de couleur numérique R indiqué en décimales. Dans la deuxième configuration des courants de fuite, la DNL est inférieure à -1 bit à certaines transitions entre deux valeurs numériques d'entrée adjacentes, en particulier lorsqu'un nombre élevé de bits bascule entre les deux valeurs numériques d'entrée adjacentes, par exemple au moment de la transition entre les valeurs numériques d'entrée adjacentes "011111" et "100000". La FIG. 10 montre l'évolution de la luminosité BR du pixel d'affichage 12 i,j avec l'évolution du courant I CS montré dans la FIG. 8 en fonction du signal de couleur numérique R indiqué en décimales. La courbe d'évolution de la luminosité n'est pas monotone. Les écrans numériques de conduite peuvent poser des problèmes de rendu d'images dynamiques. Lors de l'affichage d'images animés, l'œil humain peut percevoir des niveaux de gris qui n'existent pas réellement au bord des niveaux de gris. Ce type de défaut dans les niveaux de gris est appelé phénomène de faux contour dynamique (DFC). Le phénomène de faux contour dynamique est une sorte de fausse perception visuelle qui se forme sur la rétine lors de l'observation d'images animés sur les écrans de conduite numériques. Cela n'existe pas sur la source d'image proprement dite. La FIG. 11 montre un chronogramme du signal I_red pour deux trames successives F1 et F2 pendant lesquelles deux pixels d'image successifs sont affichés par le pixel d'affichage 12 i,j . Chaque trame F1, F2 comprend successivement une phase d'écriture WRT pendant laquelle les données du signal Data j sont envoyées au pixel d'affichage 12 i,j , une phase d'affichage DP pendant laquelle le pixel d'image est affiché par le pixel d'affichage 12 i,j , et une phase d'extinction d'attente, jusqu'à la fin de la trame F1, F2, pendant laquelle aucun pixel d'image n'est affiché par le pixel d'affichage 12 i,j . A titre d'exemple, le nombre NB de bits du signal de couleur numérique R est égal à 6. La première composante de couleur du pixel d'image correspond au signal de couleur numérique R égal à "10000" (niveau de gris égal à "16") et la deuxième composante de couleur du pixel d'image correspond au signal de couleur numérique R égal à "01111" (niveau de gris égal à "15"). Chaque durée D4 à D0 représentée en gris pour chaque trame F1 et F2 correspond à la fermeture du commutateur SW1 de la source de courant commandable CS et chaque durée D4 à D0 représentée en blanc correspond à l'ouverture du commutateur SW1 de la source de courant commandable CS. Le risque d'apparition du phénomène de faux contour dynamique est estimé à l'aide d'un critère appelé période d'allumage au cours d'une période de temps d'une trame, comme cela est expliqué ci-après. Le risque d'apparition du phénomène de faux contour dynamique est réduit lorsque les variations de la période d'allumage au cours d'une période de temps d'une trame sont réduites. La FIG. 12 montre l'évolution de la période d'allumage TUP au cours d'une période de temps d'une trame pour l'affichage des pixels d'image illustrée en FIG. 11 . L'axe des abscisses x correspond à la position P de la fenêtre glissante, comme expliqué ci-après. Une forte variation de la période d'allumage TUP peut être mesurée. La FIG. 13 illustre un procédé de détermination de la période d'allumage TUP pendant une trame au cours du temps. On considère des première et deuxième trames successives. La première trame FRAME1 correspond à l'affichage de la première composante couleur du pixel d'image correspondant au signal de couleur numérique R égal à "10000" (niveau de gris égal à "16") et la deuxième trame FRAME2 correspond à l'affichage de la deuxième composante couleur du pixel d'image correspondant au signal de couleur numérique R égal à "01111" (niveau de gris égal à "15"). Chaque trame est divisée en un nombre NF de pas, un pas correspondant à une durée D0. Dans l'exemple de la FIG. 13 , NF est égal à 43. Une fenêtre glissante est déplacée de la première trame à la deuxième trame, un pas à la fois. Pour chaque position P de la fenêtre glissante, on détermine la période d'allumage TUP égale au nombre de pas dans la fenêtre glissante pour laquelle la diode électroluminescente LED est allumée pour les première et deuxième trames. La FIG. 14 montre un schéma-bloc d'un mode de réalisation du circuit de stockage 48 du pixel d'affichage 12 i,j de la FIG. 2 qui permet d'obtenir la phase d'affichage illustrée aux figures 3, 5, 8 ou 11. Le circuit de stockage 48 comprend des cellules mémoire DFF 0 à DFF NB - 1 . Chaque cellule mémoire DFF i , i étant dans la plage allant de 0 à NB-1, est configurée pour stocker un bit du signal de couleur numérique R, G ou B. Selon un mode de réalisation, chaque cellule mémoire DFF i correspond à une bascule, par exemple une bascule D ayant une entrée D et une sortie Q, cadencée par un signal Clk ou PWM en fonction de la phase de fonctionnement du pixel d'affichage. Pour chaque cellule mémoire DFF i , i étant dans la plage allant de 0 à NB-2, la sortie Q de la cellule mémoire DFF i est connectée à l'entrée D de la cellule mémoire DFF i+1 . La sortie Q de la cellule mémoire DFF NB - 1 fournit le signal I_red. Le circuit de stockage 48 comprend en outre un multiplexeur MUX commandé par un signal Mode. Le multiplexeur MUX comprend une première entrée "0" recevant le signal Data, une deuxième entrée "1" connectée à la sortie Q de la cellule mémoire DFF NB - 1 , et une sortie connectée à l'entrée D de la cellule mémoire DFF 0 . Lorsque le signal Mode est à une première valeur logique, par exemple "0", le multiplexeur MUX envoie à sa sortie le signal Data. Lorsque le signal Mode est à une deuxième valeur logique, par exemple "1", le multiplexeur MUX envoie à sa sortie le signal fourni par la cellule mémoire DFF. NB - 1 Pendant une phase d'écriture, le signal Mode est à la valeur logique "0" et les cellules de mémoire DFF i , i étant dans la plage allant de 0 à NB-1, sont cadencées par le signal Clk. Le signal Data correspond aux bits du signal de couleur numérique R qui sont successivement fournis, depuis le bit le plus significatif jusqu'au bit le moins significatif, au multiplexeur MUX, et qui progressent dans la succession de cellules de mémoire DFF i , i étant dans la plage allant de 0 à NB-1, de sorte que, à la fin de la phase d'écriture, le bit le plus significatif soit stocké dans la cellule mémoire DFF NB - 1 et que le bit le moins significatif soit stocké dans la cellule mémoire DFF 0 . Pendant une phase d'affichage, le signal Mode est réglé sur la valeur logique "1" et les cellules de mémoire DFF i , i étant dans la plage allant de 0 à NB-1, sont cadencées par le signal PWM. Le multiplexeur MUX fournit à sa sortie le signal fourni par la cellule mémoire DFF NB - 1 . Par conséquent, le signal I_red est successivement égal à chaque bit du signal de couleur numérique R, depuis le bit le plus significatif jusqu'au bit le moins significatif. Il serait souhaitable de pallier les inconvénients des pixels d'affichage existants expliqués précédemment en ce qui concerne la DNL et le DFC, tout en conservant un pixel d'affichage doté d'un circuit de stockage comprenant des cellules de mémoire correspondant à des bascules. Afin d'éviter que la tension aux bornes du condensateur C ne varie, il peut être nécessaire de prévoir un circuit de rafraîchissement qui rafraîchit la tension aux bornes du condensateur C. La FIG. 15 montre un schéma-bloc d'un mode de réalisation d'un circuit de rafraîchissement 60 du pixel d'affichage 12 i,j de la FIG. 2 , configuré pour rafraîchir la tension aux bornes du condensateur C. Le circuit de rafraîchissement 60 comprend une résistance R en série avec un commutateur SW2 commandé par un signal binaire Rsh. Le signal Rsh est fourni par un circuit de commande de rafraîchissement 62. Le circuit de rafraîchissement 60 comprend en outre un miroir de courant comprenant des transistors MOS T2 et T3, par exemple des transistors PMOS. Les sources des transistors T2 et T3 reçoivent une tension de référence haute Vcc. Le drain du transistor T2 est relié, de préférence connecté, à une borne de la résistance R. L'autre borne de la résistance R est reliée, de préférence connectée, à une borne du commutateur SW2. L'autre borne de l'commutateur SW2 reçoit la référence de tension basse Gnd. La grille du transistor T2 est reliée, de préférence connectée, à la grille du transistor T3 et au drain du transistor T2. Le circuit de rafraîchissement 60 comprend en outre un transistor MOS T4, par exemple un transistor NMOS. Le drain du transistor T4 est relié, de préférence connecté, au drain du transistor T3. La source du transistor T4 reçoit la référence de tension basse Gnd. La grille du transistor T4 est connectée au drain du transistor T4. Le circuit de rafraîchissement 60 comprend en outre un commutateur SW3 commandé par le signal Rsh. Une borne du commutateur SW3 est reliée, de préférence connectée, à la grille du transistor T4. L'autre borne du commutateur SW3 est reliée, de préférence connectée, à la première électrode du condensateur C. Le rapport des tailles entre le transistor T2 et le transistor T3 est de 1 :n. Le rapport des tailles entre le transistor T1 et le transistor T4 est de 1 :m. Le circuit de commande de rafraîchissement 62 peut être complexe lorsqu'un rafraîchissement de la tension aux bornes du condensateur C doit être effectué fréquemment, en particulier pendant la phase d'affichage. Selon un mode de réalisation, la phase d'affichage d'un pixel d'image comprend au moins un premier cycle d'affichage et un deuxième cycle d'affichage et l'ordre des bits du signal de couleur numérique R, G ou B qui sont affichés dans le premier cycle d'affichage est différent de l'ordre des bits du signal de couleur numérique R, G ou B qui sont affichés dans le deuxième cycle d'affichage. Cela signifie que pour un signal de couleur numérique R, G ou B comportant NB bits, chaque bit de rang i étant associé à une durée Di, i étant dans la plage allant de NB-1 à 0, l'ordre des durées successives Di pendant lesquelles la source de courant commandable CS est activée ou désactivée dans le premier cycle d'affichage est différent de l'ordre des durées successives Di pendant lesquelles la source de courant commandable CS est activée ou désactivée dans le deuxième cycle d'affichage. Selon un mode de réalisation illustrée par la FIG. 16 décrite ci-après, l'ordre des durées Di dans le premier cycle d'affichage est inversé par rapport à l'ordre des durées Di dans le deuxième cycle d'affichage, à l'exception éventuellement de la durée à la fin du premier cycle d'affichage qui peut ne pas être répétée au début du deuxième cycle d'affichage. Cela signifie que la première durée du premier cycle d'affichage est la dernière durée du deuxième cycle d'affichage, la deuxième durée du premier cycle d'affichage est l'avant-dernière durée du deuxième cycle d'affichage, et ainsi de suite. La dernière durée du premier cycle d'affichage peut être la première durée du deuxième cycle d'affichage, ou bien la dernière durée du premier cycle d'affichage n'est pas présente dans le deuxième cycle d'affichage et la première durée du deuxième cycle d'affichage est l'avant-dernière durée du premier cycle d'affichage. La FIG. 16 montre l'évolution du courant I CS au cours du temps dans la première configuration de courants de fuite (courant de fuite L1 supérieur au courant de fuite L2) et les durées des valeurs successives du signal I_red avec une phase d'affichage DP d'un pixel d'image comprenant des premier et deuxième cycles d'affichage C1 et C2 successifs, l'ordre des bits du signal de couleur numérique R affiché dans le premier cycle d'affichage C1 étant l'inverse de l'ordre des bits du signal de couleur numérique R affiché dans le deuxième cycle d'affichage C2. Selon un mode de réalisation, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif jusqu'au bit le moins significatif et, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le moins significatif jusqu'au bit le plus significatif. Dans le présent mode de réalisation, le bit le moins significatif LSB est affiché une fois à la fin du premier cycle d'affichage et une fois au début du deuxième cycle d'affichage. En variante, le bit le moins significatif peut être affiché une seule fois à la fin du premier cycle d'affichage, le deuxième cycle d'affichage commençant par le bit suivant le bit le moins significatif (LSB+1). La FIG. 17 montre l'évolution de la non-linéarité différentielle DNL du pixel d'affichage 12 i,j avec l'évolution du courant I CS illustré en FIG. 16 en fonction de la valeur du signal de couleur numérique R indiquée en décimales. La non-linéarité différentielle DNL est égale à zéro pour chaque valeur du signal de couleur numérique R. La FIG. 18 montre l'évolution de la luminosité BR du pixel d'affichage 12 i,j avec l'évolution du courant I CS illustrée en FIG. 16 en fonction de la valeur du signal de couleur R, G ou B indiquée en décimales. La luminosité BR est proportionnelle à la valeur du signal de couleur R, G ou B. Il n'y a pas de variations brusques. La FIG. 19 montre l'évolution du courant I CS au cours du temps pendant une phase d'affichage dans la deuxième configuration (courant de fuite L1 inférieur au courant de fuite L2) et les durées des valeurs successives du signal I_red avec une phase d'affichage identique à celle de la FIG. 16 . La FIG. 20 montre l'évolution de la non-linéarité différentielle DNL du pixel d'affichage 12 i,j avec l'évolution du courant I CS illustrée en FIG. 18 en fonction de la valeur du signal de couleur numérique R indiquée en décimales. La non-linéarité différentielle DNL est égale à zéro pour chaque valeur du signal de couleur numérique R. La FIG. 21 montre l'évolution de la luminosité BR du pixel d'affichage 12 i,j avec l'évolution du courant I CS illustrée en FIG. 19 en fonction de la valeur du signal de couleur R, G ou B indiquée en décimales. La luminosité BR est proportionnelle à la valeur du signal de couleur R, G ou B. Il n'y a pas de variations brusques. La DNL est maintenue à zéro quel que soit le type de fuite du condensateur C. Il n'est pas nécessaire d'utiliser un circuit de rafraîchissement complexe pour actualiser la tension aux bornes du condensateur C. La FIG. 22 est une figure similaire à la FIG. 11 sauf que, pour chaque trame F1 et F2, la phase d'affichage DP comprend deux cycles d'affichage C1 et C2 selon le mode de réalisation des figures 16 et 19, et sauf que le bit le moins significatif affiché pendant la durée D0 n'est pas affiché deux fois mais une seule. En particulier, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif pendant la durée D0 et, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit après le bit le moins significatif pendant la durée D1 jusqu'au bit le plus significatif pendant la durée D4. Il peut être avantageux que le bit le moins significatif affiché pendant la durée D0 ne soit affiché qu'une seule fois, lorsqu'il peut être difficile de générer des impulsions successives pour fournir les deux durées successives D0, par exemple en raison de latences dans le fonctionnement de l'écran d'affichage. La FIG. 23 montre l'évolution de la période d'allumage TUP dans le temps pour l'affichage des pixels d'image illustrés en FIG. 22 . Les unités de l'axe des temps sont arbitraires. Les extrema de la période d'allumage TUP illustrés en FIG. 23 sont réduits par rapport à la période d'allumage TUP illustrée en FIG. 12 . Le risque d'apparition du phénomène de faux contour dynamique est donc avantageusement réduit. La FIG. 24 est une figure similaire à la FIG. 22 sauf que, pour chaque trame F1 et F2, la phase d'affichage DP comprend quatre cycles d'affichage C1, C2, C3 et C4. Selon un mode de réalisation, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis bit le plus significatif pendant la durée D4 jusqu'au bit suivant le bit le moins significatif pendant la durée D1. Dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le deuxième bit après le bit le moins significatif pendant la durée D2 jusqu'au bit le plus significatif pendant la durée D4, puis par le bit le moins significatif pendant D0. Le troisième cycle d'affichage C3 est identique au premier cycle d'affichage C1 et le quatrième cycle d'affichage C4 est identique au deuxième cycle d'affichage C2. La FIG. 25 montre la courbe d'évolution de la période d'allumage TUP dans le temps pour l'affichage des pixels d'image illustré en FIG. 24 . Les extrema de la période d'allumage TUP illustrée en FIG. 25 sont réduits par rapport à la période d'allumage TUP illustrée en FIG. 25 . Le risque d'apparition du phénomène de faux contour dynamique est donc avantageusement réduit. La FIG. 26 montre les durées des valeurs successives du signal I_red avec une phase d'affichage d'un pixel d'image comprenant les premier et deuxième cycles d'affichage C1 et C2 successifs selon trois modes de réalisation. Dans le chronogramme supérieur, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis bit le moins significatif pendant la durée D0 jusqu'au bit le plus significatif pendant la durée D4 et, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif pendant la durée D0. La phase d'affichage est suivie d'une phase d'extinction d'attente. Dans les modes de réalisation décrits précédemment, la phase d'extinction d'attente suit la phase d'affichage. Toutefois, lorsque la phase d'affichage comprend au moins deux cycles d'affichage, une phase d'extinction d'attente peut être prévue après chaque cycle d'affichage de la phase d'affichage. Dans le chronogramme central, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le moins significatif pendant la durée D0 jusqu'au bit le plus significatif pendant la durée D4, le premier cycle d'affichage C1 étant suivi d'une phase d'extinction d'attente, et, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif suivi pendant la durée D0, le deuxième cycle d'affichage C2 étant suivi d'une phase d'extinction d'attente. Dans le chronogramme inférieur, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif pendant la durée D0, le premier cycle d'affichage C1 étant suivi d'une phase d'extinction d'attente et, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le moins significatif pendant la durée D0 jusqu'au bit le plus significatif pendant la durée D4, le deuxième cycle d'affichage C2 étant suivi d'une phase d'extinction d'attente. La FIG. 27 montre quatre exemples de chronogrammes du signal I_red d'une phase d'affichage comprenant les premier, deuxième, troisième et quatrième cycles d'affichage C1, C2, C3 et C4 selon quatre modes de réalisation. Dans le chronogramme le plus haut, dans le premier cycle d'affichage C1, l'commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif pendant la durée D0, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le moins significatif pendant la durée D0 jusqu'au bit le plus significatif pendant la durée D4, le troisième cycle d'affichage C3 étant identique au premier cycle d'affichage C1, et le quatrième cycle d'affichage C4 étant identique au deuxième cycle d'affichage C2. Dans le chronogramme du milieu supérieur, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le moins significatif pendant la durée D0 jusqu'au bit le plus significatif pendant la durée D4, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif pendant la durée D0, le troisième cycle d'affichage C3 étant identique au premier cycle d'affichage C1, et le quatrième cycle d'affichage C4 étant identique au deuxième cycle d'affichage C2. Dans le chronogramme du milieu inférieur, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif pendant la durée D0, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le moins significatif pendant la durée D0 jusqu'au bit le plus significatif pendant la durée D4, le troisième cycle d'affichage C3 étant identique au deuxième cycle d'affichage C2, et le quatrième cycle d'affichage C4 étant identique au premier cycle d'affichage C1. Dans le chronogramme le plus bas, dans le premier cycle d'affichage C1, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le moins significatif pendant la durée D0 jusqu'au bit le plus significatif pendant la durée D4, dans le deuxième cycle d'affichage C2, le commutateur SW1 de la source de courant commandable CS est commandé par les bits du signal de couleur numérique R successivement depuis le bit le plus significatif pendant la durée D4 jusqu'au bit le moins significatif pendant la durée D0, le troisième cycle d'affichage C3 étant identique au deuxième cycle d'affichage C2, et le quatrième cycle d'affichage C4 étant identique au premier cycle d'affichage C1. La FIG. 28 montre un schéma-bloc d'un mode de réalisation du circuit de stockage 48 du pixel d'affichage 12 i,j de la FIG. 2 qui permet d'obtenir la phase d'affichage illustrée en FIG. 16 . Le circuit de stockage 48 comprend des cellules de mémoire DFF 0 à DFF NB - 1 . Chaque cellule mémoire DFF i , i étant dans la plage allant de 0 à NB-1, est configurée pour stocker un bit du signal de couleur numérique R, G ou B. Selon un mode de réalisation, chaque cellule mémoire DFF i correspond à une bascule, par exemple une bascule D ayant une entrée D et une sortie Q, cadencée par un signal Clk ou PWM en fonction de la phase de fonctionnement du pixel d'affichage. Le circuit de stockage 48 comprend en outre des multiplexeurs MUX 0 à MUX NB - 1 commandés par un signal Dir. Chaque multiplexeur MUX i , i étant dans la plage allant de 1 à NB-2, comprend une première entrée "0" connectée à la sortie Q de la cellule mémoire DFF i - 1 , une deuxième entrée "1" connectée à la sortie Q de la cellule mémoire DFF i+1 et une sortie connectée à l'entrée D de la cellule mémoire DFF i . Lorsque le signal Dir est à une première valeur logique, par exemple "0", le multiplexeur MUX i , i étant dans la plage allant de 1 à NB-2, envoie à sa sortie le signal fourni par la cellule mémoire DFF i - 1 . Lorsque le signal Dir est à une deuxième valeur logique, par exemple "1", le multiplexeur MUX i , i étant dans la plage allant de 1 à NB-2, envoie à sa sortie le signal fourni par la cellule mémoire DFF i+1 . Le multiplexeur MUX NB - 1 comprend une première entrée "0" connectée à la sortie Q de la cellule mémoire DFF NB - 2 , une deuxième entrée "1" connectée à la sortie Q de la cellule mémoire DFF 0 et une sortie connectée à l'entrée D de la cellule mémoire DFF NB - 1 . Lorsque le signal Dir est à la première valeur logique, par exemple "0", le multiplexeur MUX NB - 1 envoie à sa sortie le signal fourni par la cellule mémoire DFF NB - 2 . Lorsque le signal Dir est à la deuxième valeur logique, par exemple "1", le multiplexeur MUX NB - 1 envoie à sa sortie le signal fourni par la cellule mémoire DFF 0 . Le multiplexeur MUX 0 comprend une première entrée "0" connectée à la sortie Q de la cellule mémoire DFF NB - 1 , une deuxième entrée "1" connectée à la sortie Q de la cellule mémoire DFF 1 . Lorsque le signal Dir est à la première valeur logique, par exemple "0", le multiplexeur MUX 0 envoie à sa sortie le signal fourni par la cellule mémoire DFF NB - 1 . Lorsque le signal Dir est à la deuxième valeur logique, par exemple "1", le multiplexeur MUX 0 envoie à sa sortie le signal fourni par la cellule mémoire DFF 1 . Le circuit de stockage 48 comprend en outre un multiplexeur MUXI commandé par un signal Mode. Le multiplexeur MUXI comprend une première entrée "0" recevant le signal Data, une deuxième entrée "1" connectée à la sortie Q du multiplexeur MUX 0 et une sortie connectée à l'entrée D de la cellule mémoire DFF 0 . Lorsque le signal Mode est à une première valeur logique, par exemple "0", le multiplexeur MUXI envoie à sa sortie le signal Data. Lorsque le signal Mode est à une deuxième valeur logique, par exemple "1", le multiplexeur MUXI envoie à sa sortie le signal fourni par le multiplexeur MUX 0 . Le circuit de stockage 48 comprend en outre un multiplexeur MUXO commandé par le signal Dir. Le multiplexeur MUXO comprend une première entrée "0" connectée à la sortie Q de la cellule mémoire DFF NB - 1 , une deuxième entrée "1" connectée à la sortie Q de la cellule mémoire DFF 0 , et une sortie fournissant le signal I_red. Lorsque le signal Dir est à la première valeur logique, par exemple "0", le multiplexeur MUXO envoie à sa sortie le signal fourni par la cellule mémoire DFF NB - 1 . Lorsque le signal Dir est à la deuxième valeur logique, par exemple "1", le multiplexeur MUXO envoie à sa sortie le signal fourni par la cellule mémoire DFF. 0 Pendant une phase d'écriture, le signal Mode est à la valeur logique "0", le signal Dir est à la valeur logique "0", et les cellules de mémoire DFF i , i étant dans la plage allant de 0 à NB-1, sont cadencées par le signal Clk. Le signal Data correspond aux bits du signal couleur numérique R qui sont fournis successivement, depuis le bit le plus significatif jusqu'au bit le moins significatif, au multiplexeur MUXI. Les bits fournis par le multiplexeur MUXI se déplacent dans la succession des cellules de mémoire DFF i , i étant dans la plage allant de 0 à NB-1, de sorte que, à la fin de la phase d'écriture, le bit le plus significatif soit stocké dans la cellule mémoire DFF NB - 1 et que le bit le moins significatif soit stocké dans la cellule mémoire DFF 0 . Pendant une phase d'affichage, le signal Mode est placé à la valeur logique "1" et les cellules de mémoire DFF i , i étant dans la plage allant de 0 à NB-1, sont cadencées par le signal PWM. Le multiplexeur MUXI fournit à sa sortie le signal fourni par le multiplexeur MUX 1 . Dans le premier cycle d'affichage, le signal Dir est à la valeur logique "0", de sorte que le multiplexeur MUXO fournisse à sa sortie le signal fourni par la cellule mémoire DFF NB - 1 . De plus, chaque multiplexeur MUX i , i étant dans la plage allant de 0 à NB-1, envoie à sa sortie le signal fourni par la cellule mémoire DFF i - 1 . Par conséquent, le signal I_red est successivement égal à chaque bit du signal couleur numérique R, depuis le bit le plus significatif jusqu'au bit le moins significatif. Dans le deuxième cycle d'affichage, le signal Dir est à la valeur logique "1", de sorte que le multiplexeur MUXO fournisse à sa sortie le signal fourni par la cellule mémoire DFF 0 . De plus, chaque multiplexeur MUX i , i étant dans la plage allant de 0 à NB-2, envoie à sa sortie le signal fourni par la cellule mémoire DFF i+1 . Par conséquent, le signal I_red est successivement égal à chaque bit du signal de couleur numérique R, depuis le bit le moins significatif jusqu'au bit le plus significatif. Les signaux Mode et Dir peuvent être générés par le circuit pilote 40 sur la base du signal de synchronisation Com i et du signal de données Dataj. Le circuit de stockage 48 illustré en FIG. 28 a avantageusement une structure comportant des cellules de mémoire à bascule DFF 0 à DFF NB - 1 , comme pour le circuit de stockage 48 illustré en FIG. 14 . Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Pixel d'affichage (12 i,j ) comprenant au moins un dispositif d'émission de lumière (LED), une source de courant commandable (CS) alimentant ledit dispositif d'émission de lumière (LED) en courant, et un circuit pilote (50) configuré pour activer ou désactiver la source de courant commandable (CS), et pour recevoir des bits d'un signal de couleur numérique (R, G, B), ledit signal de couleur numérique (R, G, B) comprenant un nombre NB de bits ayant chacun un rang allant du bit le moins significatif du signal de couleur numérique au bit le plus significatif du signal de couleur numérique, chaque bit du signal de couleur numérique ayant une première valeur logique ou une deuxième valeur logique, ledit circuit pilote (50) étant configuré pour recevoir au moins certains desdits NB bits dans un premier ordre puis dans un deuxième ordre, différent du premier ordre, ledit circuit pilote (50) étant configuré, pour chaque bit reçu, pour activer la source de courant commandable (CS) lorsque ledit bit est à la première valeur logique pendant une durée qui dépend du rang dudit bit ou pour désactiver la source de courant commandable (CS) pendant ladite durée lorsque ledit bit est à la deuxième valeur logique, lesdites durées étant croissantes en allant du bit le moins significatif au bit le plus significatif. Pixel d'affichage selon la revendication 1, dans lequel ledit circuit pilote (50) est configuré pour recevoir au moins certains desdits NB bits dans le premier ordre selon le rang décroissant des bits et dans le deuxième ordre selon le rang croissant des bits, ou inversement. Pixel d'affichage selon la revendication 1 ou 2, dans lequel ledit circuit pilote (50) est configuré pour recevoir au moins certains desdits NB bits dans le premier ordre comprenant des premier, deuxième et troisième bits successifs, le rang du deuxième bit étant supérieur au rang du premier bit et au rang du troisième bit, ou le rang du deuxième bit étant inférieur au rang du premier bit et au rang du troisième bit. Pixel d'affichage selon l'une des revendications 1 à 3, dans lequel ledit circuit pilote (50) est configuré, après la réception desdits bits dans le deuxième ordre, pour recevoir ensuite lesdits bits dans un troisième ordre, puis dans un quatrième ordre, différent du troisième ordre. Pixel d'affichage selon la revendication 4, dans lequel le troisième ordre est identique au premier ordre et le quatrième ordre est identique au deuxième ordre, ou dans lequel le troisième ordre est identique au deuxième ordre et le quatrième ordre est identique au premier ordre. Pixel d'affichage selon l'une des revendications 1 à 5, dans lequel la source de courant commandable (CS) comprend un commutateur (SW1) en série avec une source de courant constant (T1), le circuit pilote (50) étant configuré, pour chaque bit reçu, pour rendre passant ledit commutateur (SW1) pendant ladite durée lorsque ledit bit est à la première valeur logique ou pour ouvrir ledit commutateur (SW1) pendant ladite durée lorsque ledit bit est à la deuxième valeur logique. Pixel d'affichage selon la revendication 6, dans lequel la source de courant constant (T1) comprend un transistor MOS (T1) et un condensateur (C1), ledit transistor MOS (T1) ayant son drain ou sa source reliés audit commutateur (SW1) et ledit condensateur (C1) ayant une électrode connectée à la grille dudit transistor MOS (T1). Pixel d'affichage selon l'une des revendications 1 à 7, comprenant en outre un circuit de stockage (48) configuré pour stocker ledit signal de couleur numérique (R, G, B) et pour fournir au circuit pilote (50) au moins certains desdits NB bits dans le premier ordre puis dans le deuxième ordre. Pixel d'affichage selon la revendication 8, dans lequel le circuit de stockage (48) comprend NB cellules mémoire DFF i , i variant de 0 à NB-1, pour stocker les bits du signal de couleur numérique (R, G, B), dans lequel chaque cellule mémoire DFF i est une bascule cadencée par un signal de synchronisation (CLK, PWM). Pixel d'affichage selon la revendication 9, dans lequel le circuit de stockage (48) comprend NB premiers multiplexeurs MUX i , i dans la plage allant de 0 à NB-1, chacun étant commandé par un signal de commande (Dir), chaque premier multiplexeur MUXi, i étant dans la plage allant de 1 à NB-2, comprenant une première entrée connectée à la sortie de la cellule mémoire DFF i-1 , une deuxième entrée connectée à la sortie de la cellule mémoire DFF i+1 et une sortie connectée à l'entrée de la cellule mémoire DFF i , dans lequel chaque premier multiplexeur MUX i , i étant dans la plage allant de 1 à NB-2, est configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF i-1 lorsque le signal de commande (Dir) est à une première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF i+1 lorsque le signal de commande (Dir) est à une deuxième valeur logique, dans lequel le premier multiplexeur MUX NB-1 comprend une première entrée connectée à la sortie de la cellule mémoire DFF NB-2 , une deuxième entrée connectée à la sortie de la cellule mémoire DFF 0 et une sortie connectée à l'entrée de la cellule mémoire DFF NB-1 , dans lequel le premier multiplexeur MUX NB-1 est configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF NB-2 lorsque le signal de commande (Dir) est à la première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF 0 lorsque le signal de commande (Dir) est à la deuxième valeur logique, dans lequel le premier multiplexeur MUX 0 comprend une première entrée connectée à la sortie de la cellule mémoire DFF NB-1 , une deuxième entrée connectée à la sortie de la cellule mémoire DFF 1 et dans lequel le premier multiplexeur MUX 0 est configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF NB-1 lorsque le signal de commande (Dir) est à la première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF 1 lorsque le signal de commande (Dir) est à la deuxième valeur logique. Pixel d'affichage selon la revendication 10, dans lequel le circuit de stockage (48) comprend un deuxième multiplexeur (MUXO), commandé par le signal de commande (Dir) et comprenant une première entrée connectée à la sortie de la cellule mémoire DFF NB-1 , une deuxième entrée connectée à la sortie de la cellule mémoire, et une sortie fournissant lesdits bits au circuit pilote (50), le deuxième multiplexeur (MUXO) étant configuré pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF NB-1 lorsque le signal de commande (Dir) est à la première valeur logique, et pour envoyer à sa sortie le signal fourni par la cellule mémoire DFF 0 lorsque le signal de commande (Dir) est à la deuxième valeur logique. Pixel d'affichage selon l'une des revendications 1 à 11, dans lequel ledit circuit de stockage (48) est configuré pour fournir au circuit pilote (50) tous les bits du signal de couleur numérique dans le premier ordre, puis dans le deuxième ordre, à l'exception du bit le moins significatif du signal de couleur numérique qui n'est fourni qu'une seule fois. Écran d'affichage (10) comprenant : des pixels d'affichage (12 i,j ) selon l'une des revendications 1 à 10 ; des premières électrodes (18 i ) reliées aux pixels d'affichage (12 i,j ) ; un premier circuit (22) pour délivrer un signal de sélection (Com i ) sur chaque première électrode pour la sélection des pixels d'affichage (12 i,j ) reliés à la première électrode ; des deuxièmes électrodes (20 j ) reliées aux pixels d'affichage (12 i,j ) ; et un deuxième circuit (24) pour délivrer des signaux de données (Data j ) sur les deuxièmes électrodes. Procédé de commande d'un pixel d'affichage (12 i,j ) comprenant au moins un dispositif d'émission de lumière (LED), une source de courant commandable (CS) alimentant ledit dispositif d'émission de lumière (LED) en courant, un circuit pilote (50) configuré pour activer ou désactiver la source de courant commandable (CS) et pour recevoir des bits d'un signal de couleur numérique (R, G, B), ledit signal de couleur numérique (R, G, B) comprenant un nombre NB de bits ayant chacun un rang allant du bit le moins significatif du signal de couleur numérique jusqu'au bit le plus significatif du signal de couleur numérique, chaque bit du signal de couleur numérique ayant une première valeur logique ou une deuxième valeur logique, le procédé comprenant les étapes consistant à fournir au circuit pilote (50) au moins certains desdits NB bits dans un premier ordre, puis dans un deuxième ordre, différent du premier ordre, et à amener ledit circuit pilote (50), pour chaque bit reçu, à activer la source de courant commandable (CS) lorsque ledit bit est à la première valeur logique pendant une durée qui dépend du rang dudit bit ou à désactiver la source de courant commandable (CS) pendant ladite durée lorsque ledit bit est à la deuxième valeur logique, lesdites durées augmentant depuis le bit le moins significatif jusqu'au bit le plus significatif. Procédé selon la revendication 14, dans lequel le pixel d'affichage (12 i,j ) comprend en outre un circuit de stockage (48) configuré pour stocker ledit signal de couleur numérique (R, G, B), le procédé comprenant l'étape consistant à amener ledit circuit de stockage (48) à fournir au circuit pilote (50) au moins certains desdits NB bits dans le premier ordre, puis dans le deuxième ordre. Procédé selon la revendication 14 ou 15, dans lequel la source de courant commandable (CS) comprend un commutateur (SW1) en série avec une source de courant constant (T1), dans lequel la source de courant constant (T1) comprend un transistor MOS (T1) et un condensateur (C1), dans lequel le rafraîchissement de la tension aux bornes du condensateur (C1) est empêché pendant que le circuit de stockage (48) fournit au circuit pilote (50) au moins certains desdits NB bits dans le premier ordre et ensuite dans le deuxième ordre.