Brevet FR3160051A1 — publié le 20250912

Procédé de fabrication d’un dispositif électronique La présente description concerne un procédé de fabrication d’un dispositif électronique comprenant : - la formation d’une couche de nitrure de silicium (105) d’une première épaisseur sur une couche diélectrique (102) ; - le dopage par implantation ionique d’une première portion (105A) de la couche de nitrure de silicium, une deuxième portion (105B) de ladite couche de nitrure de silicium étant protégée de ladite implantation ionique ; et - la gravure partielle de la couche de nitrure de silicium de sorte que la première portion est gravée sur une première profondeur (p1) inférieure ou égale à la première épaisseur et la deuxième portion est gravée sur une deuxième profondeur (p2) inférieure à la première profondeur, ladite gravure partielle formant une couche de nitrure de silicium gravée (105’) comprenant une cavité (111) dans toute ou partie de la première portion. Figure pour l'abrégé : Fig. 1E Procédé de fabrication d’un dispositif électronique La présente description concerne de façon générale les dispositifs électroniques, et en particulier la fabrication de dispositifs électroniques. La présente description concerne notamment la fabrication d’un dispositif électronique comprenant un composant électronique en tranchée dans un substrat semiconducteur et un autre composant électronique sur le même substrat semiconducteur. Lors de la fabrication d’un dispositif électronique comprenant des composants électroniques différents dans et sur un même substrat semiconducteur, un fabricant peut chercher à utiliser un même procédé de fabrication pour tout ou partie des composants électroniques, notamment pour des raisons de coût de fabrication. Par exemple, les composants électroniques du dispositif électronique peuvent être fabriqués sur une même ligne de fabrication. Cependant, si le procédé de fabrication est entièrement mis en œuvre sur l’ensemble du substrat semiconducteur, sans traitement séparé comme le fait de prévoir des protections, telles que des masques, tout traitement mis en œuvre s’applique à l’ensemble des composants électroniques. Or, un traitement employé pour former un composant électronique peut ne pas être adapté pour un autre composant électronique, et il est généralement nécessaire de prévoir des protections, telles que des masques, pour que certains traitements ne s’appliquent pas à tous les composants électroniques. Selon le dispositif électronique à fabriquer, et notamment selon les différents composants électroniques à former dans et sur le même substrat semiconducteur, il peut être compliqué, voire impossible, de fabriquer les différents composants électroniques sur la même ligne de fabrication. Par exemple, il peut être nécessaire de mettre en œuvre des étapes technologiques spécifiques pour former un composant électronique en tranchée, ou composant électronique vertical, dans le substrat semiconducteur et d’autres étapes technologiques spécifiques pour former un autre composant électronique sur le substrat semiconducteur (composant électronique dit "planaire") qui peuvent être difficilement compatibles avec les étapes technologiques spécifiques pour former le composant électronique en tranchée. Il est précisé que, lorsqu’il est indiqué que le composant électronique est "sur le substrat semiconducteur", cela ne signifie pas nécessairement que tous les éléments de ce composant électronique sont sur le substrat semiconducteur, d’autres éléments pouvant être formés dans le substrat semiconducteur mais pas dans une tranchée formée dans le substrat semiconducteur. Le composant électronique en tranchée peut être, par exemple, une capacité, un transistor de sélection, un transistor vertical ou un transistor en tranchée. Le composant électronique sur le substrat semiconducteur peut être, par exemple, un transistor MOS ou une grille. Par ailleurs, il est généralement recherché l’utilisation d’un nombre de masques de protection qui soit le plus faible possible. Il existe un besoin d’un procédé de fabrication permettant de fabriquer un dispositif électronique comprenant des composants électroniques différents dans et sur un même substrat semiconducteur, en particulier un composant électronique en tranchée dans le substrat semiconducteur et un autre composant électronique sur le substrat semiconducteur, et qui ne nécessite pas d’utiliser des étapes technologiques spécifiques pour former tout ou partie des composants électroniques. Il serait avantageux que ce procédé de fabrication permette d’utiliser un nombre réduit d’étapes de fabrication, par exemple le plus possible d’étapes communes de fabrication, et/ou le moins de masques de protection. Un mode de réalisation pallie tout ou partie des inconvénients des procédés de fabrication de dispositifs électroniques connus. Un mode de réalisation prévoit un procédé de fabrication d’un dispositif électronique comprenant : - la fourniture d’un substrat semiconducteur recouvert d’une couche diélectrique ; - la formation d’une couche de nitrure de silicium d’une première épaisseur sur la couche diélectrique ; - le dopage par implantation ionique d’une première portion de la couche de nitrure de silicium localisée au-dessus d’une première région semiconductrice du substrat semiconducteur, une deuxième portion de ladite couche de nitrure de silicium localisée au-dessus d’une deuxième région semiconductrice du substrat semiconducteur étant protégée de ladite implantation ionique ; - la gravure partielle de la couche de nitrure de silicium, la vitesse de gravure de la première portion étant supérieure à la vitesse de gravure de la deuxième portion de sorte que la première portion est gravée sur une première profondeur inférieure ou égale à la première épaisseur et la deuxième portion est gravée sur une deuxième profondeur inférieure à la première profondeur, ladite gravure partielle formant une couche de nitrure de silicium gravée comprenant une cavité dans toute ou partie de la première portion. Selon un mode de réalisation, la vitesse de gravure de la première portion est supérieure à quatre fois la vitesse de gravure de la deuxième portion, par exemple supérieure ou égale à cinq fois, voire dix fois, la vitesse de gravure de la deuxième portion. Selon un mode de réalisation, la gravure de la première portion s’arrête avant, ou à, la couche diélectrique, la couche diélectrique formant par exemple une couche d’arrêt de gravure du nitrure de silicium, la couche diélectrique étant par exemple en oxyde de silicium. Selon un mode de réalisation, le procédé comprend la formation d’une tranchée isolante dans le substrat semiconducteur entre la première région semiconductrice et la deuxième région semiconductrice, la formation de ladite tranchée isolante étant réalisée avant la formation de la couche de nitrure de silicium. Selon un mode de réalisation, le procédé comprend la formation d’une tranchée dans la deuxième région semiconductrice à travers la couche de nitrure de silicium et la couche diélectrique, de préférence avant la gravure partielle de la couche de nitrure de silicium, la formation de ladite tranchée comprenant par exemple une gravure sèche. Selon un mode de réalisation, le procédé comprend la formation d’une couche de remplissage en polysilicium de manière à au moins remplir la cavité et la tranchée, formant une première région de polysilicium dans ladite cavité et une deuxième région de polysilicium dans ladite tranchée. Selon un mode de réalisation, le procédé comprend la formation d’une première couche d’oxyde, par exemple d’oxyde de silicium, sur les flancs et les fonds de la cavité et de la tranchée, avant la formation de la couche de remplissage. Selon un mode de réalisation, le procédé comprend le retrait de la couche de nitrure de silicium gravée, après la formation de la couche de remplissage, ledit retrait comprenant par exemple une gravure humide avec une solution comprenant de l’acide phosphorique. Selon un mode de réalisation, le procédé comprend la formation d’une deuxième couche d’oxyde sur les première et deuxième régions de polysilicium, et par exemple également sur des portions du substrat semiconducteur desquelles la couche diélectrique a été retirée, la formation de la deuxième couche d’oxyde étant réalisée après le retrait de la couche de nitrure de silicium gravée. Selon un mode de réalisation, le procédé comprend le retrait d’une deuxième épaisseur de polysilicium dans la deuxième région de polysilicium à partir d’une première face de la couche de nitrure de silicium gravée, la première région de polysilicium étant protégée par un masque lors de ce retrait. Selon un mode de réalisation, la première région de polysilicium forme tout ou partie d’une première région de grille d’un premier composant électronique, ladite première région de grille étant sur la première région semiconductrice, et la deuxième région de polysilicium forme tout ou partie d’une deuxième région de grille d’un deuxième composant électronique, ladite première région de grille étant en tranchée dans la deuxième région semiconductrice. Selon un mode de réalisation, le premier composant est un transistor MOS, le procédé comprenant : - la formation d’un caisson dopé dans la première région semiconductrice, avant la formation de la couche de nitrure de silicium ; - la formation espaceurs isolants sur les flancs de la première région de grille ; et - la formation de régions de drain et de source dans la première région semiconductrice. Selon un mode de réalisation, le deuxième composant est un transistor en tranchée, par exemple un transistor de sélection en tranchée. Selon un mode de réalisation, la gravure partielle de la couche de nitrure de silicium est une gravure humide, par exemple avec une solution comprenant de l’acide phosphorique, ou une solution à base d’acide fluorhydrique. Selon un mode de réalisation : - la première profondeur est supérieure ou égale à 80% de la première épaisseur, par exemple sensiblement égale à la première épaisseur ; et/ou - la deuxième profondeur est inférieure ou égale à 50% de la première épaisseur, par exemple inférieure ou égale à 20% de la première épaisseur, voire inférieure ou égale à 10% de la première épaisseur. Selon un mode de réalisation, le dopage de la première portion de la couche de nitrure de silicium est configuré pour moins doper une première sous-couche en contact avec la couche diélectrique par rapport à une deuxième sous-couche au-dessus de la première sous-couche, de sorte que, lors de la gravure partielle de la couche de nitrure de silicium, la cavité formée dans la couche de nitrure de silicium comprend une première partie correspondant à la première sous-couche moins dopée et une deuxième partie correspondant à la deuxième sous-couche plus dopée, la deuxième partie étant plus large que la première partie, par exemple la deuxième partie présentant une forme bombée plus large que la première partie présentant une forme cylindrique. Un autre mode de réalisation prévoit un dispositif électronique comprenant : - un premier composant électronique incluant une première région de grille sur une première région semiconductrice d’un substrat semiconducteur ; et - un deuxième composant électronique incluant une deuxième région de grille dans une tranchée dans une deuxième région semiconductrice du substrat semiconducteur, la première région de grille ayant une épaisseur supérieure à 50 nm, par exemple supérieure ou égale à 100 nm. Selon un mode de réalisation, la première région de grille comprend une première partie sur le substrat semiconducteur et une deuxième partie sur la première partie, la deuxième partie étant plus large que la première partie, par exemple la première partie présentant une forme cylindrique et la deuxième partie présentant une forme bombée plus large que la première partie. Un mode de réalisation prévoit un dispositif électronique susceptible d’être obtenu au cours d’un des procédés de fabrication décrits ci-dessus. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 et la FIG. 1 sont des vues en coupe représentant des étapes d’un procédé de fabrication d’un dispositif électronique selon un mode de réalisation ; la FIG. 2 est une vue en coupe représentant un dispositif électronique selon un mode de réalisation ; et la FIG. 3 et la FIG. 3 sont des vues en coupe représentant une variante du procédé de fabrication des figures 1A à 1Q. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, toutes les étapes du procédé de fabrication des composants électroniques n'ont pas été décrites, étant réalisables avec les procédés usuels de la microélectronique. De même, tous les détails des composants électroniques n’ont pas été décrits. En outre, les applications que peuvent avoir les dispositifs électroniques décrits n’ont pas toutes été détaillées. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un dispositif électronique dans une position normale d'utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Lorsqu’il est fait référence à une tranchée traversant le substrat semiconducteur, cela ne signifie pas que la tranchée traverse nécessairement toute l’épaisseur du substrat semiconducteur. La tranchée peut être formée à partir d’une face supérieure du substrat semiconducteur, qui est la face recouverte par la couche diélectrique et la couche de nitrure de silicium décrits plus après. Lorsqu’on fait référence à un composant électronique en tranchée, il est fait référence à un composant électronique principalement positionné dans une tranchée traversant le substrat semiconducteur, par exemple comprenant une grille qui est incluse dans la tranchée. Lorsqu’on fait référence à un composant électronique planaire, ou à un composant électronique sur le substrat semiconducteur, il est fait référence à un composant électronique qui n’est pas positionné dans une tranchée traversant le substrat semiconducteur, et qui comprend un élément, par exemple une grille, positionné sur le substrat semiconducteur. Dans la description qui suit, les qualificatifs "isolant" et "conducteur" signifient respectivement, sauf précision contraire, électriquement isolant et électriquement conducteur. La FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 , la FIG. 1 et la FIG. 1 , sont des vues en coupe représentant un procédé de fabrication d’un dispositif électronique selon un mode de réalisation. La FIG. 1 représente une structure de départ comprenant un substrat semiconducteur 101 recouvert d’une couche 102 en matériau diélectrique, ou couche diélectrique. Le substrat semiconducteur 101 peut être un substrat semiconducteur massif, par exemple en silicium, sans que cela ne soit limitatif. Le substrat semiconducteur 101 peut être une couche de semiconducteur, par exemple une couche de silicium, sur une couche isolante enterrée d’une structure SOI (de l’anglais "Silicon On Insulator", silicium sur isolant). Plus généralement, le substrat semiconducteur 101 peut être tout substrat semiconducteur dans lequel on peut réaliser une tranchée. La couche diélectrique 102 est de préférence une couche d’oxyde, par exemple en un oxyde de silicium, par exemple en dioxyde de silicium (SiO2). Selon des variantes, la couche diélectrique 102 pourrait être en d’autres matériaux isolants, tels que notamment SiON, HfSiON, ZrO2, TiO2, TaO2 (liste non limitative). De manière avantageuse, le matériau de la couche diélectrique 102 peut être choisi pour être moins rapidement gravable, voire non gravable, par rapport au nitrure de silicium (SiN). Par exemple, le matériau de la couche diélectrique 102 peut être choisi pour former une couche d’arrêt de gravure lorsque le nitrure de silicium est gravé. La couche diélectrique 102 peut former une couche d’interface entre la couche semiconductrice 101, par exemple en silicium, et une couche en nitrure de silicium 105 décrite plus après. Par exemple, la couche diélectrique 102 présente une épaisseur comprise entre 1 et 50 nm. Une première région semiconductrice 11 est définie dans le substrat semiconducteur 101 par des première et deuxième tranchées isolantes 103A, 103B. Une deuxième région semiconductrice 12 est définie dans le substrat semiconducteur 101, isolée de la première région semiconductrice 11 par la première tranchée isolante 103A. Bien que cela ne soit pas représenté, d’autres régions semiconductrices peuvent être définies dans le substrat semiconducteur 101. Un dopage par implantation ionique, schématisé par les six flèches verticales, est réalisé dans la première région semiconductrice 11, à partir de la face supérieure du substrat semiconducteur 101 recouverte par la couche diélectrique 102, de manière à former un caisson dopé 104. Par exemple, si la première région semiconductrice 11 est destinée à former les régions de drain, de source et de canal d’un transistor NMOS, le caisson est dopé P. En variante, si la première région semiconductrice 11 est destinée à former les régions de drain, de source et de canal d’un transistor PMOS, le caisson est dopé N. Bien que cela ne soit pas représenté, afin de bien définir la zone d’implantation ionique pour former le caisson dopé 104, on peut utiliser un masque comprenant notamment une ouverture localisée au-dessus de la première région semiconductrice 11, par exemple entre les tranchées isolantes 103A, 103B, mais recouvrant d’autres régions semiconductrices, et notamment la deuxième région semiconductrice 12. Ce masque peut être un masque déjà utilisé pour implanter d’autres régions semiconductrices (non représentées), c’est-à-dire ouvert sur ces autres régions semiconductrices, et on peut prévoir de former dans ce masque existant cette ouverture localisée au-dessus de la première région semiconductrice pour implanter cette première région semiconductrice. La FIG. 1 représente une structure obtenue à l’issue du dépôt d’une couche de nitrure de silicium 105 sur la couche diélectrique 102. L’épaisseur e1 (première épaisseur) de la couche de nitrure de silicium 105 peut être comprise, par exemple, entre 50 et 200 nm, par exemple égale à environ 80 nm. Ces valeurs de l’épaisseur e1 sont non limitatives, l’épaisseur e1 pouvant par exemple dépendre de l’effet de déstructuration du nitrure de silicium souhaité dans l’étape décrite ci-après. La FIG. 1 représente une structure obtenue à l’issue de la formation d’un premier masque 106 sur la face supérieure de la couche de nitrure de silicium 105, puis du dopage par implantation ionique, schématisée par les deux flèches verticales, de la couche de nitrure de silicium 105 à travers le premier masque 106. Le premier masque 106 comprend une première ouverture 106A laissant exposée une première portion 105A de la couche de nitrure de silicium 105 positionnée au-dessus de la première région semiconductrice 11, de sorte que seule cette première portion 105A est dopée par implantation ionique. D’autres portions 105B, 105C de la couche de nitrure de silicium 105 sont recouvertes par ce premier masque 106. Ces autres portions comprennent notamment une deuxième portion 105B localisée au-dessus de la deuxième région semiconductrice 12, et des troisièmes portions 105C localisées de part et d’autre de la première portion 105A au-dessus de la première région semiconductrice 11. Le premier masque 106 peut être formé par dépôt d’une résine photosensible qui est retirée en regard de la première portion 105A de la couche de nitrure de silicium 105. D’autres portions de la couche de nitrure de silicium au-dessus d’autres régions semiconductrices définies dans le substrat semiconducteur pourraient être recouvertes par le premier masque. En outre, le premier masque pourrait comprendre plusieurs premières ouvertures laissant exposées plusieurs premières portions de la couche de nitrure de silicium, de sorte que la couche de nitrure de silicium pourrait comprendre plusieurs premières portions dopées, par exemple au-dessus d’autres régions semiconductrices définies dans le substrat semiconducteur. Les paramètres d’implantation ionique sont de préférence déterminés de manière à ce que la vitesse de gravure de la première portion 105A dopée soit supérieure à la vitesse de gravure des portions 105B, 105C non dopées de la couche de nitrure de silicium 105. La première portion 105A de la couche de nitrure de silicium 105 peut être dite "déstructurée". Par exemple, la vitesse de gravure du nitrure de silicium dopé peut être jusqu’à 4 fois, ou 5 fois, voire jusqu’à 10 fois, supérieure à la vitesse de gravure du nitrure de silicium non dopé. La vitesse de gravure du nitrure de silicium dopé peut varier en fonction du type et/ou du nombre d'atomes implantés. La personne du métier saura agir sur le type et/ou le nombre d’atomes implantés pour augmenter la vitesse de gravure du nitrure de silicium dopé. La vitesse de gravure du nitrure de silicium dopé peut être fonction de la modification du réseau cristallin du nitrure de silicium induite par l'implantation ionique. L'énergie d'implantation peut être choisie pour pouvoir atteindre toute l’épaisseur de la couche de nitrure 105 dans la première portion 105A, mais ceci n’est pas limitatif et elle peut ne pas atteindre toute l’épaisseur de la couche de nitrure 105. A titre d’exemple, pour une épaisseur e1 de la couche de nitrure de silicium 105 comprise entre 60 et 200 nm, l’énergie d’implantation est comprise entre 10 et 150 keV. Les atomes implantés peuvent être choisis parmi l’argon, l’azote et le phosphore, mais d’autres atomes peuvent être utilisés. La personne du métier saura choisir les atomes adéquats en fonction du procédé de fabrication mis en œuvre. La FIG. 1 représente une structure obtenue à l’issue du retrait du premier masque 106, et de la formation d’un deuxième masque 107 sur la face supérieure de la couche de nitrure de silicium 105, puis de la gravure d’une tranchée 109 traversant la couche de nitrure de silicium 105, la couche diélectrique 102 et le substrat semiconducteur 101 sur tout ou partie de son épaisseur. Le deuxième masque 107 comprend une deuxième ouverture 107A laissant exposée une quatrième portion 105D de la couche de nitrure de silicium 105 positionnée au-dessus de la deuxième région semiconductrice 12, le deuxième masque recouvrant le reste de la couche de nitrure de silicium, de sorte que la gravure est localisée dans et sous cette quatrième portion, et dans la deuxième région semiconductrice 12. Le deuxième masque 107 peut être formé par dépôt d’une résine photosensible qui est retirée en regard de la quatrième portion 105D de la couche de nitrure de silicium 105. Le deuxième masque pourrait comprendre plusieurs deuxièmes ouvertures laissant exposées plusieurs quatrièmes portions de la couche de nitrure de silicium, de sorte que plusieurs tranchées pourraient être formées, par exemple dans d’autres régions semiconductrices définies dans le substrat semiconducteur. La gravure de la tranchée 109 est de préférence une gravure sèche, du type gravure plasma. Dans l’exemple représenté, la tranchée 109 ne traverse pas le substrat semiconducteur 101 sur toute son épaisseur. La FIG. 1 représente une structure obtenue à l’issue du retrait du deuxième masque 107, et de la gravure de la couche de nitrure de silicium 105. Cette gravure est une gravure partielle dans la mesure où la couche de nitrure de silicium n’est pas entièrement retirée. Cette gravure peut être désignée par l’acronyme NPB, de l’anglais "Nitride Pull Back", ou retrait de nitrure. Lors du NPB, la première portion 105A dopée de la couche de nitrure de silicium 105 est gravée plus rapidement que les portions non dopées 105B, 105C de la couche de nitrure de silicium 105, typiquement au moins 4 fois ou 5 fois plus rapidement, pouvant aller jusqu’à 10 fois. On peut parler de facteur de surgravure. Ainsi, la couche de nitrure de silicium gravée 105’ présente une cavité 111 localisée au niveau de la première portion 105A gravée, sans qu’il soit nécessaire de prévoir un masque spécifique pour réaliser cette cavité, et sans gravure sèche qui pourrait générer des charges parasites et/ou des problèmes de défectivité. Ainsi, la première portion 105A dopée est gravée sur une première profondeur p1 égale à la première épaisseur e1, et les portions non dopées 105B, 105C sont gravées sur une deuxième profondeur p2 inférieure à la première profondeur p1, par exemple très inférieure à la première profondeur p1. La première profondeur p1 étant égale à la première épaisseur e1, la première portion 105A est gravée sur toute son épaisseur e1, jusqu’à la couche diélectrique 102. la gravure du nitrure de silicium est de préférence une gravure humide, à base d’une solution. La solution est par exemple une solution comprenant de l’acide phosphorique (H 3 PO 4 ), ou une solution à base d’acide fluorhydrique (HF) dilué. Une telle solution présente un avantage de rendre la gravure du nitrure de silicium très sélective vis-à-vis de l’oxyde de silicium qui peut constituer la couche diélectrique 102. Ainsi, on peut graver le nitrure de silicium en conservant pratiquement intacte la couche diélectrique 102. La solution peut avantageusement être chaude, par exemple à une température supérieure ou égale à 160°C. Les paramètres de la gravure du nitrure de silicium, en particulier la composition et la concentration de la solution, la durée et la température de la gravure, peuvent être choisis pour que la première profondeur p1 soit égale à la première épaisseur e1. La deuxième épaisseur p2 peut notamment dépendre du facteur de surgravure et de la première épaisseur e1 à graver dans la première portion 105A. A titre d’exemple, la deuxième profondeur p2 peut être comprise entre 10 et 50 % de la première épaisseur e1. La deuxième profondeur p2 est, par exemple, égale à environ 10 à 20 nm pour une épaisseur e1 comprise entre 60 et 200 nm. Lors de cette étape de gravure, le substrat semiconducteur 101 n’est pas gravé. La couche diélectrique 102 est également de préférence non gravée, et peut former une couche d’arrêt de gravure. Dans l’exemple représenté, on constate que cette gravure vient davantage graver le nitrure de silicium que le matériau, par exemple le SiO 2 , de la couche diélectrique 102, de sorte à former un retrait latéral R du nitrure de silicium au-dessus et de part et d’autre de la tranchée 109. Cette technique de retrait latéral peut être désignée en anglais par le terme de "Nitrure Pull Back", NPB, et permet de réaliser une ouverture évasée qui peut faciliter le remplissage ultérieur de cette tranchée. Ce retrait latéral R peut par exemple être compris entre 4 et 40 nm, par exemple entre 10 et 20 nm. La FIG. 1 représente une structure obtenue à l’issue du dépôt d’une première couche d’oxyde 112, par exemple d’oxyde de silicium, sur la structure de la FIG. 1 . La première couche d’oxyde 112 vient au fond et sur les flancs de la tranchée 109, au fond et sur les flancs de la cavité 111, et sur la couche de nitrure de silicium gravée 105’. Cette étape de dépôt de la première couche d’oxyde 112 peut être précédée par une étape de suppression des portions exposées de la couche diélectrique 102, par exemple au moins la portion 102A de la couche diélectrique localisée au fond de la cavité 111. Cette suppression peut être réalisée en mettant en œuvre une gravure humide, par exemple avec une solution d’acide fluorhydrique (HF). Cette première couche d’oxyde 112 peut former une couche d’isolant de grille de futures régions de grille, par exemple pour former de futurs transistors dans la tranchée 109 et/ou dans la cavité 111. Cet oxyde peut être déposé ou réalisé par croissance, par exemple de type SiO2 ou SiON, d’une épaisseur de, par exemple, 2 à 25 nm. La FIG. 1 représente une structure obtenue à l’issue du dépôt d’une première couche de polysilicium 113 (couche de remplissage) sur la première couche d’oxyde 112. La première couche de polysilicium 113 remplit au moins la tranchée 109 et la cavité 111, et peut comprendre une portion qui s’étend au-dessus de la première couche d’oxyde 112. La FIG. 1 représente une structure obtenue à l’issue de l’aplanissement de la première couche de polysilicium 113, pour supprimer la portion qui s’étend au-dessus de la première couche d’oxyde 112, de sorte que le polysilicium affleure à la face supérieure de la couche de nitrure de silicium gravée 105’. Cet aplanissement est par exemple réalisé par la technique de polissage mécanochimique (CMP, de l’anglais Chemical Mechanical Polishing). Lors de ce polissage, des portions exposées de la première couche d’oxyde 112 peuvent également être supprimées, comme représenté. On forme ainsi une première région de polysilicium 114 sur la première couche d’oxyde 112 dans la cavité 111 au-dessus de la première région semiconductrice 11 du substrat semiconducteur 101 et une deuxième région de polysilicium 115 sur la première couche d’oxyde 112 dans la tranchée 109 dans la deuxième région semiconductrice 12 du substrat semiconducteur 101. La première région de polysilicium 114 peut former une première région de grille 130 dans la cavité 111, par exemple la région de grille d’un premier transistor (premier composant électronique), par exemple un transistor MOS 13, comme décrit plus après en lien avec la FIG. 1 . L’épaisseur de la première région de polysilicium 114, et ainsi de la première région de grille 130 peut être sensiblement égale, ou supérieure ou égale, à la profondeur p1 de la cavité, c’est-à-dire à l’épaisseur e1 de la couche de nitrure de silicium 105. L’épaisseur de la première région de polysilicium 114 peut être supérieure à 50 nm, voire supérieure à 100 nm, par exemple comprise entre 50 et 200 nm. La deuxième région de polysilicium 115 peut former une deuxième région de grille 140 dans la tranchée 109, par exemple la région de grille d’un deuxième transistor en tranchée (deuxième composant électronique), par exemple un transistor de sélection 14, comme décrit plus après en lien avec la FIG. 1 . Plus largement, les modes de réalisation permettent de former une première région de polysilicium sur une couche d’oxyde sur une première région semiconductrice d’un substrat semiconducteur, et une deuxième région de polysilicium sur une couche d’oxyde dans une tranchée dans une deuxième région semiconductrice du même substrat semiconducteur. La description qui suit montre que, selon les modes de réalisation, un procédé de fabrication d’un transistor en tranchée dans un substrat semiconducteur peut être réalisé sans impact sur la fabrication d’un transistor planaire sur le substrat semiconducteur, et inversement. Par exemple, on peut réaliser en même temps le transistor en tranchée et le transistor planaire. La description qui suit montre également qu’après la formation de la cavité dans la couche de nitrure de silicium et le remplissage en polysilicium de cette cavité, on peut mettre en œuvre des étapes de fabrication communes, par exemple selon une même ligne de fabrication, pour réaliser les deux types de transistors, et ce, sans avoir à multiplier les masques. En outre, le fait de doper une portion de la couche de nitrure de silicium pour ensuite graver le nitrure de silicium sélectivement dans cette portion dopée permet d’éviter de réaliser une gravure sèche, autre que la gravure sèche pour former la tranchée. Cela permet ainsi de former une région de polysilicium sans autre gravure sèche (une gravure sèche pouvant être trop impactante dans pour les composants électroniques à proximité). Les étapes suivantes du procédé de fabrication sont particulières à la formation d’un transistor en tranchée dans le substrat semiconducteur, tel qu’un transistor de sélection de cellules mémoire, à côté d’un transistor MOS sur le substrat semiconducteur. Le procédé de fabrication pourra être adapté par la personne du métier pour réaliser d’autres composants électroniques dont au moins un composant électronique en tranchée dans le substrat semiconducteur et un autre composant électronique sur le substrat semiconducteur. La FIG. 1 représente une structure obtenue à l’issue d’une étape, optionnelle, de retrait par gravure d’une épaisseur de polysilicium dans la tranchée 109, c’est-à-dire le retrait d’une épaisseur e2 (deuxième épaisseur) de polysilicium dans la deuxième région de polysilicium 115, à partir de la face supérieure (première face) de la couche de nitrure de silicium gravée 105’. A titre d’exemple non limitatif, le retrait peut être réalisé de sorte que la face supérieure de la deuxième région de polysilicium gravée 115’ arrive en dessous du niveau de la couche diélectrique 102. Cette gravure du polysilicium est, par exemple, une gravure sèche. Au cours de ce retrait par gravure du polysilicium, la première région de polysilicium 114 est de préférence protégée par un masque 116, qui est ensuite retiré de la couche de nitrure de silicium 105’. Les portions 105C (troisièmes portions) de nitrure de silicium localisées au-dessus de la première région semiconductrice 11 peuvent également être protégées par le masque 116. La FIG. 1 représente une structure obtenue à l’issue du retrait de la couche de nitrure de silicium gravée 105’. Le retrait du nitrure de silicium peut être réalisé par gravure humide à l’aide d’une solution d’acide phosphorique (H3PO4). La FIG. 1 représente une structure obtenue à l’issue du dépôt d’une deuxième couche d’oxyde 117 sur la structure de la FIG. 1 . Cette étape de dépôt de la deuxième couche d’oxyde 117 peut être précédée par une étape de suppression des portions exposées de la couche diélectrique 102. Cette suppression peut être réalisée en mettant en œuvre une gravure humide, par exemple avec une solution d’acide fluorhydrique (HF). A l’issue de cette étape, on a réalisé tout ou partie d’une grille planaire avec la première région de polysilicium 114 au-dessus du substrat semiconducteur 101 co-intégrée à côté d’une grille verticale avec la deuxième région de polysilicium 115 dans la tranchée 109. Partant de cette structure, on peut réaliser différents composants électroniques dont au moins un composant électronique planaire et un composant électronique en tranchée. Les figures 1L à 1Q décrites ci-après montrent un exemple de composants électroniques pouvant être fabriqués, c’est-à-dire un exemple de co-intégration, en partant de la structure de la FIG. 1 . Cet exemple consiste à former des empilements de grilles de part et d’autre de la grille verticale pour former des cellules mémoire, et un transistor MOS à partir de la grille planaire. Ceci est un exemple non limitatif et d’autres exemples de co-intégration d’un composant électronique planaire avec un composant électronique vertical, ou en tranchée, peuvent être envisagés par la personne du métier. La FIG. 1 représente une structure obtenue à l’issue du dépôt d’une deuxième couche de polysilicium 118 sur la structure de la FIG. 1 . La FIG. 1 représente une structure obtenue à l’issue de la suppression d’une portion 118A de la deuxième couche de polysilicium 118 localisée au-dessus de la première région semiconductrice 11, par exemple par gravure sèche. Ainsi, la deuxième couche de polysilicium 118 est localisée au-dessus de la deuxième région semiconductrice 12. La FIG. 1 représente une structure obtenue à l’issue du dépôt d’une couche oxyde-nitrure-oxyde (ONO) 119 sur la structure de la FIG. 1 puis d’une troisième couche de polysilicium 120 sur la couche ONO 119. La FIG. 1 représente une structure obtenue à l’issue de la suppression d’une portion 120A de la troisième couche de polysilicium 120 localisée au-dessus de la première région semiconductrice 11, par exemple par gravure sèche. Ainsi, la troisième couche de polysilicium 120 est localisée au-dessus de la deuxième région semiconductrice 12. La couche ONO 119 peut être conservée sur la deuxième couche d’oxyde 117. La première région de polysilicium 114 ainsi recouverte par la deuxième couche d’oxyde 117 et la couche ONO 119 peut former une première région de grille 130 au-dessus de la première région semiconductrice 11. La FIG. 1 représente une structure obtenue à l’issue de la formation de régions de drain faiblement dopées 131 (LDD, de l’anglais "lightly doped drain") dans la première région semiconductrice 11 et d’espaceurs isolants 132 sur les flancs de la première région de grille 130. Les régions de drain et de source peuvent ensuite être formées dans la première région semiconductrice 11, avec une région de formation de canal entre ces régions de drain et de source. On peut réaliser des régions de contact, par exemple via des régions siliciurées, sur les régions de drain, de source et de grille. On obtient ainsi un transistor MOS 13 (premier composant électronique). La FIG. 1 représente une structure obtenue à l’issue de la gravure de la deuxième couche de polysilicium 118, de la couche ONO 119 et de la troisième couche de polysilicium 120, de manière à former des transistors d’état 15 de cellules mémoire séparés par un transistor de sélection 14 (deuxième composant électronique) dont la région de grille 140 est dans la tranchée 109. Chaque transistor d’état 15 comprend une région de grille 150 comportant par exemple une grille flottante 151 formée par une portion de la deuxième couche de polysilicium 118 surmontée par une grille de commande 153 formée par une portion de la troisième couche de polysilicium 120, la grille de commande étant isolée de la grille flottante par une portion 152 de la couche ONO 119. La région de grille 150 de chaque transistor d’état 15 peut être isolée par des espaceurs isolants 154. Le dispositif électronique 100 représenté dans la FIG. 1 comprend ainsi un transistor MOS 13 dont la région de grille 130 est sur le substrat semiconducteur 101 (sur la première région semiconductrice 11) à côté de transistors d’état 15 de cellules mémoire séparées par un transistor de sélection 14 dont la région de grille 140 est dans la tranchée 109 dans le substrat semiconducteur 101 (dans la deuxième région semiconductrice 12). Comme indiqué précédemment, ceci est un exemple non limitatif de co-intégration d’un composant électronique planaire avec un composant électronique vertical, mais d’autres exemples de co-intégration peuvent être envisagés par la personne du métier. En particulier, partant d’une technologie de fabrication d’un composant électronique en tranchée, les modes de réalisation permettent de réaliser au moins un composant électronique planaire. La FIG. 2 est une vue en coupe représentant un dispositif électronique selon un mode de réalisation. La FIG. 2 illustre plus généralement un dispositif électronique 200 pouvant être obtenu par un procédé de fabrication selon un mode de réalisation. Le dispositif électronique 200 comprend : - un premier composant électronique 23 incluant une première région de grille 230 sur une première région semiconductrice 11 d’un substrat semiconducteur 101 ; et - un deuxième composant électronique 24 incluant une deuxième région de grille 240 dans une tranchée 109 dans une deuxième région semiconductrice 12 du substrat semiconducteur. Une couche d’isolant de grille 112 est de préférence comprise entre la première région de grille 230 et le substrat semiconducteur 101, et entre la deuxième région de grille 240 et le substrat semiconducteur 101. Les premier et deuxièmes composants électroniques peuvent être séparés par une première tranchée isolante 103A. Par exemple, l’épaisseur de la première région de grille 230 est supérieure à 50 nm, voire supérieure ou égale à 100 nm, par exemple comprise entre 50 et 200 nm. La FIG. 3 et la FIG. 3 sont des vues en coupe représentant une variante du procédé de fabrication des figures 1A à 1Q, en particulier des étapes des figures 1C à 1H. Dans les figures 3A et 3B, seule la première région semiconductrice 11 a été représentée pour ne pas alourdir la figure, mais la deuxième région semiconductrice 12 pourrait être présente, ainsi que d’autres régions semiconductrices dans le même substrat semiconducteur 101. Selon cette variante, comme représenté en FIG. 3 , le dopage par implantation ionique de la couche de nitrure de silicium 305 est réalisé de manière à doper davantage une portion supérieure 305S (deuxième sous-couche) de la couche de nitrure de silicium qu’une portion inférieure 305I (première sous-couche) de cette couche de nitrure de silicium en contact avec la couche diélectrique 102. Ainsi, lors de la gravure partielle de la couche de nitrure de silicium 305, la cavité 311 formée dans le nitrure de silicium peut prendre une forme particulière. Dans l’exemple représenté, la cavité 311 comprend une partie inférieure 311A sur la couche diélectrique 102, la partie inférieure étant sensiblement cylindrique, et une partie supérieure 311B sur la partie inférieure 311A, la partie supérieure 311B ayant une forme bombée plus large que la partie inférieure. Comme représenté en FIG. 3 , lorsqu’on remplit la cavité 311 avec la première couche de polysilicium, telle que la première couche de polysilicium 113 de la FIG. 1 , on peut obtenir une première région de grille 330 en polysilicium, qui comprend une première partie 330A en contact avec la couche d’isolant de grille 112 et une deuxième partie 330B sur la première partie 330A, la deuxième partie 330B étant plus large que la première partie 330A, par exemple la première partie présentant une forme cylindrique et la deuxième partie présentant une forme bombée plus large que la première partie. D’autres formes de première région de grille peuvent être envisagées. Ceci permet par exemple de réduire les capacités parasites de chevauchement entre la région de grille 330 formée dans la cavité 311, l’isolant de grille 112 sous la région de grille 330 et le substrat semiconducteur 101 sous l’isolant de grille 112. Plus largement, le dopage par implantation ionique de la couche de nitrure de silicium peut être adapté pour réaliser des formes de cavité spécifiques lors de la gravure partielle de la couche de nitrure de silicium, de sorte à obtenir une région de polysilicium de forme spécifique. Les dispositifs électroniques obtenus par les procédés de fabrication décrits, plus largement par un procédé de fabrication selon un mode de réalisation, peuvent trouver des applications dans les domaines des microcontrôleurs, de l’internet des objets (IoT, de l’anglais "Internet of Things"), des circuits analogiques, des mémoires, par exemple les mémoires non volatiles (NVM, de l’anglais "Non Volatile Memory"), ou les mémoires du type EEPROM (de l’anglais "Electrically Erasable Programmable Read-Only Memory", mémoire en lecture seule programmable électriquement effaçable). Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, on a représenté un premier composant électronique planaire adjacent à un deuxième composant électronique en tranchée, mais d’autres configurations sont possibles. Par exemple, un ou plusieurs autres composants électroniques peuvent être prévus entre le composant électronique en tranchée et le composant électronique planaire. Le premier composant électronique planaire peut être un composant électronique différent d’un transistor MOS, par exemple une capacité, une résistance …. Le deuxième composant électronique planaire peut être un composant électronique différent d’un transistor de sélection, par exemple un autre transistor, une capacité …. En outre, on a décrit une couche de polysilicium pour remplir la tranchée et la cavité, mais d’autres matériaux conducteurs ou semiconducteurs pourront être envisagés par la personne du métier, par exemple des matériaux pour former une grille métallique à constante k élevée, ou HKMG, de l’anglais High-K metal gate. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Procédé de fabrication d’un dispositif électronique (100 ; 200) comprenant : - la fourniture d’un substrat semiconducteur (101) recouvert d’une couche diélectrique (102) ; - la formation d’une couche de nitrure de silicium (105 ; 305) d’une première épaisseur (e1) sur la couche diélectrique ; - le dopage par implantation ionique d’une première portion (105A) de la couche de nitrure de silicium localisée au-dessus d’une première région semiconductrice (11) du substrat semiconducteur, une deuxième portion (105B) de ladite couche de nitrure de silicium localisée au-dessus d’une deuxième région semiconductrice (12) du substrat semiconducteur étant protégée de ladite implantation ionique ; - la gravure partielle de la couche de nitrure de silicium, la vitesse de gravure de la première portion (105A) étant supérieure à la vitesse de gravure de la deuxième portion (105B) de sorte que la première portion est gravée sur une première profondeur (p1) inférieure ou égale à la première épaisseur (e1) et la deuxième portion est gravée sur une deuxième profondeur (p2) inférieure à la première profondeur, ladite gravure partielle formant une couche de nitrure de silicium gravée (105’) comprenant une cavité (111 ; 311) dans toute ou partie de la première portion. Procédé selon la revendication 1, dans lequel la vitesse de gravure de la première portion (105A) est supérieure à quatre fois la vitesse de gravure de la deuxième portion (105B), par exemple supérieure ou égale à cinq fois, voire dix fois, la vitesse de gravure de la deuxième portion. Procédé selon la revendication 1 ou 2, dans lequel la gravure de la première portion (105A) s’arrête avant, ou à, la couche diélectrique (102), la couche diélectrique formant par exemple une couche d’arrêt de gravure du nitrure de silicium, la couche diélectrique étant par exemple en oxyde de silicium. Procédé selon l’une quelconque des revendications 1 à 3, comprenant la formation d’une tranchée isolante (103A) dans le substrat semiconducteur (101) entre la première région semiconductrice (11) et la deuxième région semiconductrice (12), la formation de ladite tranchée isolante étant réalisée avant la formation de la couche de nitrure de silicium (105 ; 305). Procédé selon l’une quelconque des revendications 1 à 4, comprenant la formation d’une tranchée (109) dans la deuxième région semiconductrice (12) à travers la couche de nitrure de silicium (105 ; 305) et la couche diélectrique (102), de préférence avant la gravure partielle de la couche de nitrure de silicium, la formation de ladite tranchée comprenant par exemple une gravure sèche. Procédé selon la revendication 5, comprenant la formation d’une couche de remplissage (113) en polysilicium de manière à au moins remplir la cavité (111 ; 311) et la tranchée (109), formant une première région de polysilicium (114) dans ladite cavité et une deuxième région de polysilicium (115) dans ladite tranchée. Procédé selon la revendication 6, comprenant la formation d’une première couche d’oxyde (112), par exemple d’oxyde de silicium, sur les flancs et les fonds de la cavité (111) et de la tranchée (109), avant la formation de la couche de remplissage (113). Procédé selon la revendication 6 ou 7, comprenant le retrait de la couche de nitrure de silicium gravée (105’), après la formation de la couche de remplissage, ledit retrait comprenant par exemple une gravure humide avec une solution comprenant de l’acide phosphorique. Procédé selon la revendication 8, comprenant la formation d’une deuxième couche d’oxyde (117) sur les première et deuxième régions de polysilicium (114, 115), et par exemple également sur des portions du substrat semiconducteur (101) desquelles la couche diélectrique (102) a été retirée, la formation de la deuxième couche d’oxyde étant réalisée après le retrait de la couche de nitrure de silicium gravée (105’). Procédé selon l’une quelconque des revendications 5 à 9, comprenant le retrait d’une deuxième épaisseur (e2) de polysilicium dans la deuxième région de polysilicium (115) à partir d’une première face de la couche de nitrure de silicium gravée (105’), la première région de polysilicium (114) étant protégée par un masque (116) lors de ce retrait. Procédé selon l’une quelconque des revendications 6 à 10, dans lequel la première région de polysilicium (114) forme tout ou partie d’une première région de grille (130 ; 230 ; 330) d’un premier composant électronique (13 ; 23), ladite première région de grille étant sur la première région semiconductrice (11), et la deuxième région de polysilicium (115) forme tout ou partie d’une deuxième région de grille (140 ; 240) d’un deuxième composant électronique (14 ; 24), ladite première région de grille étant en tranchée (109) dans la deuxième région semiconductrice (12). Procédé selon la revendication 11, dans lequel le premier composant (13) est un transistor MOS, le procédé comprenant : - la formation d’un caisson dopé (104) dans la première région semiconductrice (11), avant la formation de la couche de nitrure de silicium (105 ; 305) ; - la formation espaceurs isolants (132) sur les flancs de la première région de grille (130) ; et - la formation de régions de drain et de source dans la première région semiconductrice (11). Procédé selon la revendication 11 ou 12, dans lequel le deuxième composant est un transistor en tranchée (14), par exemple un transistor de sélection en tranchée. Procédé selon l’une quelconque des revendications 1 à 13, dans lequel la gravure partielle de la couche de nitrure de silicium (105 ; 305) est une gravure humide, par exemple avec une solution comprenant de l’acide phosphorique, ou une solution à base d’acide fluorhydrique. Procédé selon l’une quelconque des revendications 1 à 14, dans lequel : - la première profondeur (p1) est supérieure ou égale à 80% de la première épaisseur (e1), par exemple sensiblement égale à la première épaisseur ; et/ou - la deuxième profondeur (p2) est inférieure ou égale à 50% de la première épaisseur (e1), par exemple inférieure ou égale à 20% de la première épaisseur, voire inférieure ou égale à 10% de la première épaisseur. Procédé selon l’une quelconque des revendications 1 à 15, dans lequel le dopage de la première portion de la couche de nitrure de silicium (305) est configuré pour moins doper une première sous-couche (305I) en contact avec la couche diélectrique (102) par rapport à une deuxième sous-couche (305S) au-dessus de la première sous-couche, de sorte que, lors de la gravure partielle de la couche de nitrure de silicium, la cavité (311) formée dans la couche de nitrure de silicium comprend une première partie (311A) correspondant à la première sous-couche moins dopée et une deuxième partie (311B) correspondant à la deuxième sous-couche plus dopée, la deuxième partie étant plus large que la première partie, par exemple la deuxième partie présentant une forme bombée plus large que la première partie présentant une forme cylindrique. Dispositif électronique (100 ; 200) obtenu par le procédé de fabrication selon l’une quelconque des revendications 1 à 16, le dispositif électronique comprenant : - un premier composant électronique (13 ; 23) incluant une première région de grille (130 ; 230 ; 330) sur une première région semiconductrice (11) d’un substrat semiconducteur (101) ; et - un deuxième composant électronique (14 ; 24) incluant une deuxième région de grille (140 ; 240) dans une tranchée (109) dans une deuxième région semiconductrice (12) du substrat semiconducteur, la première région de grille ayant une épaisseur supérieure à 50 nm, par exemple supérieure ou égale à 100 nm. Dispositif électronique (100 ; 200) selon la revendication 17, dans lequel la première région de grille (330) comprend une première partie (330A) sur le substrat semiconducteur et une deuxième partie (330B) sur la première partie, la deuxième partie étant plus large que la première partie, par exemple la première partie présentant une forme cylindrique et la deuxième partie présentant une forme bombée plus large que la première partie.