Brevet FR3155361A1 — publié le 20250516

COMPOSANT ÉLECTRONIQUE DE PUISSANCE À STRUCTURE VERTICALE ET PROCÉDÉ DE FABRICATION Un aspect de l’invention concerne un composant électronique de puissance comprenant : un substrat (31) en un matériau électriquement conducteur ; un empilement (32) de couches semi-conductrices comprenant : une première couche semi-conductrice (321) disposée sur le substrat (31) et formée d’un matériau semi-conducteur dopé de type n ; et une deuxième couche semi-conductrice (322) disposée sur la première couche semi-conductrice (321) et formée d’un matériau semi-conducteur dopé de type p ; l’empilement (32) présentant des parois latérales (W) inclinées d’un angle (α) strictement supérieur à 90° par rapport à une surface (S) du substrat (31) recouverte par l’empilement (32). Figure à publier avec l’abrégé : Figure 3 COMPOSANT ÉLECTRONIQUE DE PUISSANCE À STRUCTURE VERTICALE ET PROCÉDÉ DE FABRICATION Le domaine technique de l’invention est celui de l’électronique de puissance. La présente invention concerne un composant électronique de puissance à structure verticale et un procédé de fabrication de ce composant. Le composant peut être une diode ou un transistor, par exemple de type MOSFET (pour « metal-oxide-semiconductor field-effect transistor » en anglais) à tranchée. ÉTAT DE LA TECHNIQUE Un transistor à haute mobilité d’électrons (ou HEMT, pour « high electron mobility transistor » en anglais) est un transistor à effet de champ bénéficiant des propriétés de conduction d’un gaz d’électrons bidimensionnel (ou 2DEG, pour « 2-dimensional electron gas » en anglais). Il comprend un empilement vertical de couches de semi-conducteur III-N sur un substrat, typiquement en silicium, carbure de silicium ou saphir. Le gaz d’électrons bidimensionnel est formé par une hétérojonction entre une couche de canal, typiquement en nitrure de gallium (GaN), et une couche de barrière, typiquement en nitrure d’aluminium-gallium (AlGaN). Ce transistor à hétérojonction est qualifié de transistor à structure latérale, car l’électrode de source, l’électrode de drain et l’électrode de grille du transistor sont disposés d’un même côté du substrat, l’électrode de source et l’électrode de drain étant situées de part et d'autre de l’électrode de grille. Le HEMT supporte des densités de courant élevées à l’état passant, en raison de la forte densité de porteurs de charge et de la grande mobilité de ces porteurs dans le gaz d’électrons bidimensionnel. Il peut également présenter une vitesse de commutation élevée. En revanche, pour obtenir une bonne tenue en tension dans l’état bloqué, autrement dit une tension de claquage élevée, un espacement important entre l’électrode de grille et l’électrode de drain est nécessaire, ce qui augmente l’encombrement du transistor. Un transistor GaN à structure verticale peut au contraire présenter une tension de claquage élevée sans augmenter la surface du composant, en jouant sur l’épaisseur d’une couche active appelée couche de dérive (« drift layer » en anglais). Ce type de transistor est généralement formé à partir d’un substrat autoportant en GaN. Le document [« 1.8 mΩ.cm 2 vertical GaN-based trench metal–oxide–semiconductor field-effect transistors on a free-standing GaN substrate for 1.2-kV-class operation », Tohru Oka et al., Appl. Phys. Express 8, 054101, 2015] décrit un exemple de transistor GaN vertical, de type MOSFET à tranchée. En référence à la FIG. 1 , ce transistor 10 comprend un substrat 11 en GaN fortement dopé n (n + -GaN), une couche de dérive 12 en GaN faiblement dopé n (n - -GaN) disposée sur une première face 11a du substrat 11, une couche de canal 13 en GaN dopé p (p-GaN) disposée sur la couche de dérive 12 et une couche de contact de source 14 en GaN fortement dopé n (n + -GaN) disposée sur la couche de canal 13. Une électrode de source 15 est disposée sur la couche de contact de source 14, tandis qu’une électrode de drain 16 est disposée sur une deuxième face opposée 11b du substrat 11. Enfin, une couche diélectrique de grille 17a et une électrode de grille 17b sont disposées au fond et contre les parois latérales d’une tranchée 18. La tranchée 18 s’étend jusqu’à la couche de dérive 12 à travers la couche de canal 13 et la couche de contact de source 14. Le transistor 10 de la FIG. 1 présente une tension de claquage élevée, de l’ordre de 1,2 kV, et un encombrement réduit. En revanche, il est coûteux à fabriquer en raison principalement de l’utilisation d’un substrat autoportant en GaN. L'utilisation de substrats à bas coûts dits étrangers (à la famille des semi-conducteurs III-N), tels que les substrats en silicium, permettrait de fabriquer des composants électroniques de puissance performants sur des plaquettes de grand diamètre (200 mm, voire 300 mm) et donc de réduire considérablement le coût de fabrication de ces composants. L’article [« Gallium nitride vertical power devices on foreign substrates: a review and outlook », Yuhao Zhang et al., J. Phys. D: Appl. Phys., Vol. 51, 273001, 2018] décrit plusieurs composants de puissance formés à partir de substrats en silicium ou en saphir (Al 2 O 3 ), en particulier une diode GaN à structure verticale et des transistors GaN à structure quasi-verticale, de type MOSFET à tranchée et de type FinFET (« fin field-effect transistor » en anglais). La FIG. 2 illustre les principales étapes du procédé de fabrication de la diode GaN à structure verticale 20, décrites en détail dans l’article [« High-Performance 500 V Quasi- and Fully-Vertical GaN-on-Si pn Diodes », Yuhao Zhang et al., IEEE Electron Device Letters, Vol. 38, No. 2, pp. 248-251, 2016]. Le procédé de fabrication comprend notamment les étapes suivantes : la croissance, à partir d’un substrat 21 en silicium, d’un empilement comprenant successivement des couche tampons 22, une couche de GaN semi-isolante 23, une couche de GaN fortement dopé n (n + -GaN) 24, une couche de GaN faiblement dopé n (n - -GaN) 25 et une couche de GaN dopé p (p-GaN) 26 ; la gravure de l’empilement jusqu’au substrat 21 pour former un îlot appelé mesa ; la formation d’une anode 27 (contact ohmique Ni/Au) sur la couche de p-GaN 26 ; le retournement et le collage de l’empilement côté anode 27 à un substrat de report 31 (en silicium) recouvert de couches métalliques 32 ; et le retrait du substrat de croissance 21, des couches tampon 22 et de la couche de GaN semi-isolante 23 ; et la formation d’une cathode 28 (contact ohmique Ti/Al) sur la couche de n + -GaN 24. Cette diode GaN sur silicium présente toutefois une tension de claquage bien plus faible que son équivalent formé à partir d’un substrat GaN, de l’ordre de 520 V. Il existe donc un besoin de prévoir un composant électronique de puissance peu coûteux à fabriquer et présentant une meilleure tenue en tension que les composants de l’art antérieur. Selon un premier aspect de l’invention, on tend à satisfaire ce besoin en prévoyant un composant électronique de puissance comprenant : un substrat en un matériau électriquement conducteur ; un empilement de couches semi-conductrices comprenant : une première couche semi-conductrice disposée sur le substrat et formée d’un matériau semi-conducteur dopé de type n ; et une deuxième couche semi-conductrice disposée sur la première couche semi-conductrice et formée d’un matériau semi-conducteur dopé de type p. Ce composant électronique de puissance est remarquable en ce que l’empilement présente des parois latérales inclinées d’un angle strictement supérieur à 90° par rapport à une surface du substrat recouverte par l’empilement. L’inclinaison des parois latérales confèrent à l’empilement une forme évasée. Cette géométrie est avantageuse pour la tenue en tension de composant, car elle réduit le champ électrique à la surface des parois latérales et déplace le lieu de claquage du composant à l’intérieur de l’empilement. Dans un premier mode de réalisation, le composant comprend en outre : une électrode de source disposée sur la deuxième couche semi-conductrice ; une structure de grille s’étendant jusqu’à la première couche semi-conductrice à travers la deuxième couche semi-conductrice, la structure de grille comprenant une électrode de grille et une couche diélectrique de grille ; et le substrat forme une électrode de drain. Selon un développement de ce premier mode de réalisation, l’empilement comprend en outre une couche de contact de source disposée entre l’électrode de source et la deuxième couche semi-conductrice. Selon un autre développement compatible avec le précédent, l’empilement comprend en outre une couche de contact de drain disposée entre le substrat et la première couche semi-conductrice. Dans un deuxième mode de réalisation : la deuxième couche semi-conductrice est structurée en motifs ; l’électrode de source comprend plusieurs portions, chaque portion d’électrode de source étant disposée sur un motif ; et la structure de grille comprend plusieurs portions entremêlées avec les motifs. Dans un troisième mode de réalisation, le composant comprend en outre des motifs en matériau semiconducteur disposés sur la première couche semi-conductrice et dans lequel la deuxième couche semi-conductrice comprend des portions entremêlées avec les motifs, le composant comprenant en outre : une électrode de source comprenant plusieurs portions, chaque portion d’électrode de source étant disposée sur un motif ; une électrode de grille comprenant plusieurs portions, chaque portion d’électrode de grille étant disposée sur une portion de la deuxième couche semi-conductrice ; et dans lequel le substrat forme une électrode de drain. Dans un quatrième mode de réalisation, le composant comprend une anode disposée sur la deuxième couche semi-conductrice et le substrat forme une cathode. Dans un cinquième mode de réalisation, le composant comprend une anode s’étendant jusqu’à la première couche semi-conductrice à travers la deuxième couche semi-conductrice et le substrat forme une cathode, l’anode étant en contact Schottky avec la première couche semi-conductrice. Selon un développement du quatrième ou cinquième mode de réalisation, l’empilement comprend en outre une couche de matériau semi-conducteur fortement dopé de type n disposée entre le substrat et la première couche semi-conductrice. Le composant selon le premier aspect de l’invention peut également présenter une ou plusieurs des caractéristiques ci-dessous, considérées individuellement ou selon toutes les combinaisons techniquement possibles : l’angle d’inclinaison des parois latérales est compris entre 110° et 160°. la première couche semi-conductrice présente une épaisseur supérieure ou égale à 3 µm, de préférence supérieure ou égale à 10 µm ; le composant comprend en outre une couche métallique disposée entre le substrat et l’empilement ; le substrat est en métal ; et le composant comprend en outre une couche de passivation recouvrant les parois latérales de l’empilement. Un deuxième aspect de l’invention concerne un procédé de fabrication d’un composant électronique de puissance, comprenant les étapes suivantes : former un empilement de couches semi-conductrices sur un substrat de croissance, en faisant croître successivement par épitaxie sélective une première couche semi-conductrice en un matériau semi-conducteur dopé de type p et une deuxième couche semi-conductrice en un matériau semi-conducteur dopé de type n, de sorte que l’empilement présente des parois latérales inclinées d’un angle strictement inférieur à 90° par rapport à une surface du substrat de croissance recouverte par l’empilement ; déposer une couche métallique sur l’empilement ; retourner l’empilement et coller la couche métallique à un substrat de report en un matériau conducteur ; et retirer le substrat de croissance. Dans un mode de mise en œuvre préférentiel, le procédé comprend en outre, entre l’étape de formation de l’empilement et l’étape de dépôt de la couche métallique, les étapes suivantes : former une couche de passivation sur les parois latérales de l’empilement ; et enrober l’empilement d’une couche diélectrique. Le substrat de report est de préférence en métal, par exemple en cuivre. Le substrat de croissance est avantageusement en silicium, carbure de silicium ou saphir. L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. BRÈVE DESCRIPTION DES FIGURES D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures suivantes : la FIG. 1 , précédemment décrite, est une vue en coupe d’un transistor à effet de champ à structure verticale selon l’art antérieur ; la FIG. 2 , précédemment décrite, illustre les principales étapes de fabrication d’une diode à structure verticale selon l’art antérieur ; la FIG. 3 est une vue en coupe schématique d’un composant électronique de puissance selon un premier mode de réalisation de l’invention ; la FIG. 4 est une vue en coupe schématique d’un composant électronique de puissance selon un deuxième mode de réalisation de l’invention ; la FIG. 5 est une vue en coupe schématique d’un composant électronique de puissance selon un troisième mode de réalisation de l’invention ; la FIG. 6 est une vue en coupe schématique d’un composant électronique de puissance selon un quatrième mode de réalisation de l’invention ; et les figures 7A à 7G représentent des étapes d’un procédé de fabrication du composant électronique de puissance de la FIG. 3 . Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de référence identiques sur l’ensemble des figures. DESCRIPTION DÉTAILLÉE Les figures 3 à 6 représentent en vue de coupe schématique différents modes de réalisation d’un composant électronique de puissance 30. Le composant 30 peut être un transistor (cf. Figs.3-5) ou une diode (cf. FIG. 6 ). Il peut commuter de manière réversible entre un premier état appelé « état passant » (ou « état ON ») et un deuxième état appelé « état bloqué » (ou « état OFF »). Il peut être employé dans de nombreux dispositifs électroniques, comme un module électronique de puissance pour réaliser un circuit de conversion d'énergie (ex. convertisseur abaisseur ou élévateur de tension ou convertisseur courant continu – courant alternatif). D’une manière commune à tous ces modes de réalisation, le composant 30 comprend : un substrat 31 en un matériau électriquement conducteur ; un empilement 32 de couches semi-conductrices comprenant au moins : une première couche semi-conductrice 321 disposée sur le substrat 31 ; une deuxième couche semi-conductrice 322 disposée sur la première couche semi-conductrice 321. Le substrat 31 peut être en métal, par exemple en cuivre, en un matériau semi-conducteur dégénéré, par exemple en silicium dégénéré. Il peut également comprendre une couche de métal sur une couche de matériau semi-conducteur dégénéré (ex. titane sur silicium dégénéré). La première couche semi-conductrice 321, appelée couche de dérive (« drift layer » en anglais) ou couche de tenue en tension, est constituée d’un matériau semi-conducteur dopé de type n, et de préférence d’un matériau semi-conducteur III-N dopé n comme le nitrure de gallium dopé n (n-GaN). La concentration en impuretés dopantes de type n de la première couche semi-conductrice 321 est avantageusement comprise entre 10 1 4 cm -3 et 10 1 7 cm -3 , par exemple égale à 10 16 cm -3 . L’épaisseur de la première couche semi-conductrice 321 est avantageusement supérieure ou égale à 3 µm, de préférence supérieure ou égale à 10 µm, afin de conférer au composant 30 une bonne tenue en tension (tension drain-source V DS dans le cas d’un transistor), par exemple d’au moins 1000 V. La deuxième couche semi-conductrice 322, aussi appelée couche de canal dans le cas d’un transistor (soit la couche dans laquelle se forme le canal de conduction du transistor), est constituée d’un matériau semi-conducteur dopé de type p, et de préférence d’un matériau semi-conducteur III-N dopé p comme le nitrure de gallium dopé p (p-GaN). L’épaisseur de la deuxième couche semi-conductrice 322 peut être comprise entre 200 nm et 1000 nm. La deuxième couche semi-conductrice 322 est de préférence en contact direct avec la première couche semi-conductrice 321. Autrement dit, l’empilement 32 comprend une jonction PN. Le matériau semi-conducteur de la deuxième couche semi-conductrice 322 est de préférence identique au matériau semi-conducteur de la première couche semi-conductrice 321. Ainsi, la jonction PN est une homojonction. Le composant 30 comprend au moins deux électrodes : une première électrode formée par le substrat 31 en matériau électriquement conducteur et une deuxième électrode 33 disposée sur la deuxième couche semi-conductrice 322, à l’opposé du substrat 31. Le composant 30 présente ainsi une structure verticale, plus avantageuse en termes d’encombrement et/ou de conductivité à l’état passant que les structures horizontale et quasi-verticale. La deuxième électrode 33 est de préférence en métal, par exemple en TiN ou TiN sur Ti (bicouche). Pour un composant 30 de type transistor ou diode à jonction PN, la première électrode (substrat 31) est en contact ohmique avec la première couche semi-conductrice 321 (type n), tandis que la deuxième électrode 33 est en contact ohmique avec la deuxième couche semi-conductrice 322 (type p) Le composant 30 peut également comprendre une couche métallique 34 disposée entre le substrat 31 et l’empilement 32. Cette couche métallique 34, par exemple en titane (Ti) ou formée d’un bicouche titanium sur aluminium (Ti/Al) améliore la qualité du contact électrique entre le substrat 31 (première électrode) et la première couche semi-conductrice 321. Pour obtenir un contact (ohmique) faiblement résistif avec la première électrode (substrat 31) et/ou avec la deuxième électrode 33, l’empilement 32 de couches semi-conductrices peut comprendre en outre : une troisième couche semi-conductrice 323 en un matériau semi-conducteur fortement dopé de type n et disposée entre le substrat 31 et la première couche semi-conductrice 321, (la troisième couche semi-conductrice 323 devenant ainsi la première couche de l’empilement 32, en partant du substrat 31 ; cf. Figs.3-6) ; et/ou une quatrième couche semi-conductrice 324 en un matériau semi-conducteur fortement dopé de type n et disposée entre la deuxième électrode 33 et la deuxième couche semi-conductrice 322 (en tant que dernière couche de l’empilement 32 ; cf. Figs.3-4). Un matériau semi-conducteur fortement dopé de type n désigne ici un matériau ayant une concentration en impuretés dopantes de type n comprise entre 10 17 cm -3 et 10 20 cm -3 , par exemple égale à 10 18 cm -3 . Les troisième et quatrième couches semi-conductrices 323-324 sont de préférence en un matériau semi-conducteur III-N fortement dopé n, par exemple en nitrure de gallium fortement dopé n (n + -GaN). La deuxième électrode 33 est alors, au moins en partie, séparée de la deuxième couche semi-conductrice 322 par la quatrième couche semi-conductrice 324. Bien que cela ne soit pas représenté sur les figures, la deuxième électrode 33 peut s’étendre en partie à travers la quatrième couche semi-conductrice 324 jusqu’à la deuxième couche semi-conductrice 322, afin de pouvoir polariser cette dernière (au lieu de la laisser flottante). Comme illustré sur les figures 3 à 6, l’empilement 32 présente des parois latérales (ou flancs) W inclinées par rapport à une surface S du substrat 31 recouverte par l’empilement 32. L’angle d’inclinaison α des parois latérales W, c’est-à-dire l’angle formé entre la surface S du substrat 31 et chacune des parois latérales W de l’empilement 32 (mesuré dans le sens trigonométrique), est strictement supérieur à 90°. Ainsi, l’empilement 32 présente une forme évasée. Des parois latérales W inclinées ont pour effet de réduire l’amplitude du champ électrique à la surface de ces parois, au niveau de la zone de déplétion (aussi appelée zone de charge d’espace) de la jonction PN. Il en résulte un déplacement du lieu de claquage du composant, de la surface vers le volume de l’empilement 32, et donc une augmentation de la tension de claquage, comme expliqué dans l’ouvrage de référence [« Fundamentals of Power Semiconductor Devices », B. Jayant Baliga, Springer 2019, Chap.3. Breakedown Voltage, pp.139-140]. L’angle d’inclinaison α des parois latérales W est de préférence strictement supérieure à 95° et plus préférentiellement encore compris entre 110° et 160°, afin de réduire le champ électrique de manière significative au niveau des parois à l’endroit de la jonction PN. En outre, le composant 30 comprend une couche de passivation 35 recouvrant les parois latérales W de l’empilement 32. La couche de passivation 35 diminue les chemins de conduction parasite (et donc les courants de fuite) et améliore encore davantage la tension de claquage du composant 30. Elle peut être formée d’une couche diélectrique, par exemple en alumine (Al 2 O 3 ), d’un empilement de sous-couches diélectriques ou d’une jonction PN déplétée (donc un empilement comprenant une couche semi-conductrice dopée n et une couche semi-conductrice dopée p). Enfin, le composant 30 peut comprendre une couche diélectrique 36 disposée sur le substrat 31 et qui enrobe l’empilement 32 et la couche de passivation 35, le cas échéant. La couche diélectrique 36 est par exemple en dioxyde de silicium (SiO 2 ). Dans le premier mode de réalisation représenté par la FIG. 3 , le composant 30 est un transistor de type MOSFET à tranchée. La première électrode, formée par le substrat 31, est une électrode de drain et la deuxième électrode 33 est une électrode de source. Outre les électrodes de drain et de source, le transistor comprend une structure de grille 37, de type MOS (Métal-Oxyde-Semi-conducteur). La structure de grille 37 comprend une couche diélectrique de grille et une électrode de grille séparée, au moins latéralement, des couches semi-conductrices de l’empilement 32 par la couche diélectrique de grille. La couche diélectrique de grille est par exemple en dioxyde de silicium (SiO 2 ), en oxyde d’aluminium (Al 2 O 3 ), en nitrure d’aluminium (AlN) ou en nitrure de silicium (SiN). Elle peut comprend plusieurs sous-couches formées de ces matériaux diélectriques. L’électrode de grille est de préférence en métal, par exemple en nitrure de titane (TiN). De préférence, l’empilement comprend successivement (en partant du substrat 31) la troisième couche semi-conductrice 323 (ex. n + -GaN), la première couche semi-conductrice 321 (ex. n-GaN), la deuxième couche semi-conductrice 322 (ex. p-GaN) et la quatrième couche semi-conductrice 324 (ex. n + -GaN). La troisième couche semi-conductrice 323 forme une couche de contact de drain et la quatrième couche semi-conductrice 324 forme une couche de contact de source. La structure de grille 37 est disposée dans une tranchée 38, qui s’étend jusqu’à la première couche semi-conductrice 321 à travers la deuxième couche semi-conductrice 322 et, ici, la couche de contact de source 324. L’électrode de source 33 et l’électrode de grille peuvent comporter chacune plusieurs portions. Les portions d’une même électrode sont reliées électriquement entre elles afin d’être soumises au même potentiel électrique. Dans un souci de clarté, seule une portion de l’électrode de grille et deux portions de l’électrode de source 31, disposées de part et d’autre de la portion de l’électrode de grille, ont été représentées sur la FIG. 3 . Les portions de l’électrode de source 33 sont avantageusement entremêlées (ou imbriquées) avec les portions de l’électrode de grille afin de diminuer la résistance du transistor dans l’état passant. Plusieurs agencements (« layout » en anglais) sont possibles pour l’électrode de source et l’électrode de grille : peignes interdigités, structures à cellules hexagonales comme décrit dans le document [« 1.8 mΩ.cm 2 vertical GaN-based trench metal–oxide–semiconductor field-effect transistors on a free-standing GaN substrate for 1.2-kV-class operation », Tohru Oka et al., Appl. Phys. Express 8, 054101, 2015]... Dans le deuxième mode de réalisation représenté par la FIG. 4 , le composant 30 est également un transistor, mais de type FinFET. Le transistor FinFET de la FIG. 4 diffère du transistor MOSFET à tranchée de la FIG. 3 essentiellement en ce que la deuxième couche semi-conductrice 322 (c.-à-d. la couche de canal) et la couche de contact de source 324 sont structurées en motifs communément appelés ailettes (« fins » en anglais). Ces motifs peuvent avoir différentes formes en vue de dessus, par exemple une forme rectangulaire, hexagonale, circulaire, annulaire… L’électrode de source 33 comprend plusieurs portions (reliées électriquement entre elles), chaque portion d’électrode de source étant disposée sur une ailette. La structure de grille 37 comprend également plusieurs portions (reliées électriquement entre elles) entremêlées avec les motifs de la deuxième couche semi-conductrice 322 (selon l’agencement choisi : peignes interdigités, structures à cellules hexagonales…). Dans la vue de coupe de la FIG. 4 , chaque portion de la structure de grille 37 est disposée (dans une tranchée 38) entre deux ailettes (et comprend une portion d’électrode de grille séparée desdites ailettes par une portion de la couche diélectrique de grille). La deuxième couche semi-conductrice 322 dopée p, bien que facultative dans un FinFET, confère au transistor une tension de seuil V TH plus élevée. Dans le troisième mode de réalisation représenté par la FIG. 5 , le composant 30 est un transistor de type JFET (« junction field-effect transistor » en anglais). Le composant 30 comprend des motifs 325 en matériau semiconducteur disposés sur la première couche semi-conductrice 321. Chaque motif 325 est avantageusement surmonté par une portion 326 d’une couche de contact de source (en matériau semiconducteur fortement dopé n, par exemple en n + -GaN) et par une portion de l’électrode de source 33. Les motifs 325 sont avantageusement formés dans la deuxième couche semi-conductrice 322 en passivant (localement) les impuretés dopantes de type p, conférant ainsi au matériau semiconducteur un comportement intrinsèque. La deuxième couche semi-conductrice 322 comprend plusieurs portions distinctes. Les portions de la deuxième couche semi-conductrice 322 sont entremêlées avec les motifs 325. Dans la vue de coupe de la FIG. 5 , les portions de la deuxième couche semi-conductrice 322 sont séparées deux à deux par un motif 325 et surmontées chacune par une portion d’électrode de grille 37’. Dans le quatrième mode de réalisation représenté par la FIG. 6 , le composant 30 est une diode à jonction PN. La première électrode, formée par le substrat 31, est une cathode et la deuxième électrode 33 est une anode. Enfin, dans un cinquième mode de réalisation non représenté, le composant 30 est une diode Schottky. La première électrode (cathode) est formée par le substrat 31 et la deuxième électrode (l’anode) traverse la deuxième couche semi-conductrice 322 jusqu’à atteindre la première couche semi-conductrice 321 (à la manière de la structure de grille 37 de la FIG. 3 ), plutôt que d’être disposée sur la deuxième couche semi-conductrice 322. La deuxième électrode est en contact Schottky avec la première couche semi-conductrice 321 (et non ohmique avec la deuxième couche semi-conductrice 322). De préférence, l’empilement 32 de la diode à jonction PN ( FIG. 6 ) ou de la diode Schottky comprend successivement (en partant du substrat 31) la troisième couche semi-conductrice 323 (ex. n + -GaN), la première couche semi-conductrice 321 (ex. n-GaN) et la deuxième couche semi-conductrice 322 (ex. p-GaN). Un mode de mise en œuvre préférentiel d’un procédé de fabrication du composant 30 va maintenant être décrit en référence aux figures 7A à 7G, en prenant pour exemple le transistor MOSFET à tranchée de la FIG. 3 . Dans ce procédé, il est considéré que le composant 30 comprend les troisième et quatrième couches semi-conductrices 323-324 (couches de contact de drain et de source). Cependant, l’une de ces couches ou les deux pourraient être omises. Les figures 7A à 7G représentent schématiquement des étapes S1 à S7 du procédé de fabrication. L’étape S1 illustrée par la FIG. 7 consiste à former l’empilement 32 de couches semi-conductrices sur un substrat de croissance 70. Le substrat de croissance 70 est avantageusement un substrat à bas coût, par exemple en silicium, carbure de silicium ou saphir. Il est de préférence recouvert d’une ou plusieurs couches tampon 71, permettant d’adapter le désaccord de maille entre le substrat de croissance 70 et les couches semi-conductrices de l’empilement 32 et ainsi minimiser le nombre de défauts de croissance. Une première particularité de cette étape S1 est que l’empilement 32 est formé en faisant croître les couches semi-conductrices par épitaxie dans l’ordre inverse de celui décrit en référence aux figures 3 à 6 (qui est aussi l’ordre classique de croissance). Ainsi, dans ce mode de mise en œuvre préférentiel du procédé de fabrication, on fait croître successivement la quatrième couche semi-conductrice 324 fortement dopée n (ex. n + -GaN), la deuxième couche semi-conductrice 322 dopée p (ex. p-GaN), la première couche semi-conductrice 321 dopée n (ex. n-GaN) et, enfin, la troisième couche semi-conductrice 323 fortement dopée n (ex. n + -GaN). Une deuxième particularité de cette étape S1 est l’emploi d’une technique d’épitaxie sélective communément appelée SAE (pour « selective area epitaxy » en anglais). Cette technique peut comprendre la formation d’un masque (non représenté) sur la surface du substrat de croissance 70, avant ou après la croissance de la (ou des) couche(s) tampon 71, et la croissance des couches semi-conductrices de l’empilement 32 dans le ou les évidements de ce masque. Le nombre d’empilements 32 obtenus sur le substrat de croissance 70 est égal au nombre d’évidements du masque. Ainsi, il est possible de former plusieurs empilements 32 appelés « îlots » simultanément (ces empilements 32 appartenant à différents composants ou à un même composant). Le masque est formé d’un matériau capable de résister aux températures de croissance, généralement supérieures à 1000 °C. Il s’agit typiquement d’un matériau diélectrique, par exemple un oxyde d’aluminium (AlO x ). Il est également possible, après la croissance de la (ou des) couche(s) tampon 71, de graver (au travers d’un masque) la couche tampon 71 jusqu’au substrat de croissance 70 pour former les îlots, avant de reprendre la croissance des autres couches semi-conductrices uniquement sur ces îlots. Cette option relâche la contrainte dans les îlots, et donne la possibilité de faire des îlots plus larges sans fissures. Une technique d’épitaxie sélective est notamment décrite dans l’article [« Selective-area growth study of GaN micropillars for quasi-vertical Schottky diodes », A. Debald et al., Semicond. Sci. Technol., Vol. 36, 034005, 2021] pour la fabrication d’une diode Schottky à structure quasi-verticale. La croissance par épitaxie donne à chaque empilement 32 ou îlot une forme tronconique, avec des parois latérales W (aussi appelées facettes) inclinées. Les parois latérales W sont inclinées par rapport à une surface S’ du substrat de croissance 70 recouverte par l’empilement 32 d’un angle α’ strictement inférieur à 90°, de préférence strictement inférieur à 85° et plus préférentiellement encore compris entre 20° et 70°. L’angle α’ d’inclinaison des parois latérales W de l’empilement 32 sur le substrat de croissance 70 satisfait à la relation suivante : où α est l’angle d’inclinaison des parois latérales W de l’empilement 32 sur le substrat 31 en matériau électriquement conducteur (Figs.3-6). La formation en îlot(s) permet également de réduire les contraintes des couches épitaxiées induites par la croissance puis le refroidissement et par conséquent d’augmenter l’épaisseur des couches épitaxiées par rapport une épitaxie classique (« pleine plaque »). Ceci est particulièrement intéressant pour la première couche semi-conductrice 321, ou couche de dérive, qui assure la tenue en tension du composant. Ainsi, une couche de dérive 321 d’épaisseur supérieure à 3 µm, de préférence supérieure ou égale à 10 µm, et faiblement contrainte peut être obtenue. Enfin, la formation en îlot(s) permet d’activer plus facilement la deuxième couche semi-conductrice 322 (par exemple en p-GaN) après l’étape S1 de croissance, en permettant à l’hydrogène contenu dans cette couche de s’échapper par les côtés. L’étape S2 de la FIG. 7 est une étape optionnelle consistant à former la couche de passivation 35 sur les parois latérales W de l’empilement 32. A l’étape S3 de la FIG. 7 , l’empilement 32 est enrobé de la couche diélectrique 36. L’enrobage de l’empilement 32 peut comprend une étape de dépôt d’un matériau diélectrique jusqu’à recouvrir entièrement l’empilement 32, puis une étape de planarisation (par exemple par polissage mécano-chimique) pour que la couche diélectrique 36 forme une surface plane avec la face supérieure de l’empilement 32. La face supérieure de l’empilement 32 est formée par la couche semi-conductrice épitaxiée en dernier, soit ici la troisième couche semi-conductrice 323. Puis, en S4 (cf. FIG. 7 ), la couche métallique 34 est formée sur l’empilement 32. La couche métallique 34 est ici en contact avec la troisième couche semi-conductrice 323. La couche métallique 34 peut recouvrir à la fois l’empilement 32 et la couche diélectrique 36 ou seulement l’empilement 32, comme cela est représenté sur la FIG. 7 . Il est également possible de déposer la couche métallique 34 sur la couche de passivation 35 et la face supérieure de l’empilement 32, avant l’étape d’enrobage par la couche diélectrique 36. Une étape de planarisation est ensuite accomplie pour que la couche diélectrique 36 forme une surface plane avec la portion de la couche métallique 34 disposée sur la face supérieure de l’empilement 32. En référence à la FIG. 7 , le procédé de fabrication du composant 30 comprend ensuite une étape S5 de retournement de l’empilement 32 et son collage, par l’intermédiaire de la couche métallique 34, au substrat 31 en matériau conducteur. Ce substrat 31 dit de report est avantageusement en métal, par exemple en cuivre, afin d’améliorer la dissipation thermique du composant 30 et la conductivité électrique de la première électrode (électrode de drain dans l’exemple du transistor). Le collage est alors de type direct métal-métal (sans apport de matière). Puis, à l’étape S6 de la FIG. 7 , le substrat de croissance 70 et la couche tampon 71 sont retirées de manière à exposer l’empilement 32, et plus particulièrement la couche semi-conductrice épitaxiée en premier, soit ici la quatrième couche semi-conductrice 324. La majeure partie du substrat de croissance 70 peut être retirée par meulage (« grinding » en anglais), par décollement laser (« laser lift-off ») ou par une technique appelée « écaillage » (« spalling » en anglais) et décrite dans le document [« Kerf-less removal of Si, Ge, and III–V layers by controlled spalling to enable low-cost PV technologies », Stephen W. Bedell et al., IEEE Journal of Photovoltaics, Vol. 2, No. 2, pp. 141-147, 2012]. Puis, la portion restante du substrat de croissance 70 et la couche tampon 71 sont retirées par gravure sèche, pour éviter d’endommager les couches électriquement actives. L’étape S7 représentée par la FIG. 7 est relative à la formation de la deuxième électrode 33 (électrode de source) sur la surface exposée de l’empilement (soit ici la quatrième couche semi-conductrice 324) et d’une structure de grille 37 dans le cas d’un transistor. Dans l’exemple du transistor MOSFET, la structure de grille 37 est une structure de grille MOS comprenant une couche diélectrique de grille et une électrode de grille (séparée au moins latéralement des couches semi-conductrices par la couche diélectrique de grille). Sa formation comprend de préférence les étapes suivantes : la formation d’une tranchée 38 s’étendant jusqu’à la première couche semi-conductrice 321, de préférence par gravure de la quatrième couche semi-conductrice 324, de la deuxième couche semi-conductrice 322 et éventuellement d’une portion superficielle de la première couche semi-conductrice 321’ ; la formation de la couche diélectrique de grille au moins contre les parois latérales de la tranchée 38, le fond de la tranchée 38 pouvant être recouvert par une couche dite de passivation en un matériau électriquement isolant ; le remplissage de la tranchée 38 par un matériau électriquement conducteur, de préférence un métal, pour former l’électrode de grille. Pour fabriquer le transistor de type FinFET de la FIG. 4 , l’étape S7 comprend la gravure de plusieurs tranchées 38 à travers la quatrième couche semi-conductrice 324 et la deuxième couche semi-conductrice 322, de façon à structurer ces couches sous la formes d’ailettes, puis la formation des différentes portions de l’électrode de source 33 sur les ailettes. La couche diélectrique de grille et l’électrode de grille sont ensuite formées dans les différentes tranchées 38 comme décrit précédemment. Le procédé de fabrication du transistor de type JFET de la FIG. 5 comprend les étapes S1-S6 des figures 7A-7H, à la différence que l’empilement 32 de couches épitaxiées à l’étape S1 est dépourvu de la quatrième couche semi-conductrice 324. Le procédé de fabrication comprend ensuite une étape de passivation des impuretés dopantes de type p (ex. ions magnésium) dans des régions de la deuxième couche semi-conductrice 322, pour former les motifs 325 en matériau semiconducteur (au comportement intrinsèque), et de préférence une étape d’implantation d’impuretés dopantes de type n pour former les portions 326 de la couche de contact de source situées sur les motifs 325. Les impuretés dopantes de type p sont de préférence passivées (c’est-à-dire rendues inactives) par implantation d’ions hydrogène. Les portions d’électrode de source 33 et d’électrode de grille 37’ sont ensuite formées, respectivement sur les portions 326 de la couche de contact de source et sur les portions de la deuxième couche semi-conductrice 322. Dans le cas de la diode à jonction PN (cf. FIG. 6 ), l’empilement 32 de couches épitaxiées à l’étape S1 est également dépourvu de la quatrième couche semi-conductrice 324 et seule la deuxième électrode 33 (anode) est formée sur l’empilement 32 lors de l’étape S7. Dans le cas de la diode à jonction Schottky, une tranchée s’étendant jusqu’à la première couche semi-conductrice 321 est formée, de préférence par gravure de la deuxième couche semi-conductrice 322 et éventuellement d’une portion superficielle de la première couche semi-conductrice 321, puis la tranchée est remplie d’un métal permettant de former un contact Schottky avec la première couche semi-conductrice 321. Quel que soit le composant, le procédé de fabrication peut également comprendre une étape de formation d’un plot de contact en face arrière du substrat de report 31, pour faciliter la connexion ultérieure du composant après sa mise sous boîtier. Composant électronique de puissance (30) comprenant : un substrat (31) en un matériau électriquement conducteur ; un empilement (32) de couches semi-conductrices comprenant : une première couche semi-conductrice (321) disposée sur le substrat (31) et formée d’un matériau semi-conducteur dopé de type n ; et une deuxième couche semi-conductrice (322) disposée sur la première couche semi-conductrice (321) et formée d’un matériau semi-conducteur dopé de type p ; caractérisé en ce que l’empilement (32) présente des parois latérales (W) inclinées d’un angle (α) strictement supérieur à 90° par rapport à une surface (S) du substrat (31) recouverte par l’empilement (32). Composant (30) selon la revendication 1, dans lequel l’angle (α) d’inclinaison des parois latérales (W) est compris entre 110° et 160°. Composant (30) selon l’une des revendications 1 et 2, dans lequel la première couche semi-conductrice (321) présente une épaisseur supérieure ou égale à 3 µm, de préférence supérieure ou égale à 10 µm. Composant (30) selon l’une quelconque des revendications 1 à 3, comprenant en outre une couche métallique (34) disposée entre le substrat (31) et l’empilement (32). Composant (30) selon l’une quelconque des revendications 1 à 4, dans lequel le substrat (31) est en métal. Composant (30) selon l’une quelconque des revendications 1 à 5, comprenant en outre : une électrode de source (33) disposée sur la deuxième couche semi-conductrice (322) ; une structure de grille (37) s’étendant jusqu’à la première couche semi-conductrice (321) à travers la deuxième couche semi-conductrice (322) ; et dans lequel le substrat (31) forme une électrode de drain. Composant (30) selon la revendication 6, dans lequel l’empilement (32) comprend en outre une couche de contact de source (324) disposée entre l’électrode de source (33) et la deuxième couche semi-conductrice (322). Composant (30) selon l’une des revendications 6 et 7, dans lequel l’empilement (32) comprend en outre une couche de contact de drain (323) disposée entre le substrat (31) et la première couche semi-conductrice (321). Composant (30) selon l’une quelconque des revendications 6 à 8, dans lequel : la deuxième couche semi-conductrice (322) est structurée en motifs ; l’électrode de source (33) comprend plusieurs portions, chaque portion d’électrode de source étant disposée sur un motif ; et la structure de grille (37) comprend plusieurs portions entremêlées avec les motifs. Composant (30) selon l’une quelconque des revendications 1 à 5, comprenant en outre des motifs (325) en matériau semiconducteur disposés sur la première couche semi-conductrice (321) et dans lequel la deuxième couche semi-conductrice (322) comprend des portions entremêlées avec les motifs (325), le composant comprenant en outre : une électrode de source (33) comprenant plusieurs portions, chaque portion d’électrode de source étant disposée sur un motif (325) ; une électrode de grille (37’) comprenant plusieurs portions, chaque portion d’électrode de grille étant disposée sur une portion de la deuxième couche semi-conductrice (322) ; et dans lequel le substrat (31) forme une électrode de drain. Composant (30) selon l’une quelconque des revendications 1 à 5, comprenant en outre une anode (33) disposée sur la deuxième couche semi-conductrice (322) et dans lequel le substrat (31) forme une cathode. Composant (30) selon l’une quelconque des revendications 1 à 5, comprenant en outre une anode (33) s’étendant jusqu’à la première couche semi-conductrice (321) à travers la deuxième couche semi-conductrice (322), l’anode étant en contact Schottky avec la première couche semi-conductrice (321), et dans lequel le substrat (31) forme une cathode. Composant (30) selon l’une des revendications 11 et 12, dans lequel l’empilement comprend en outre une couche de matériau semi-conducteur fortement dopé de type n (323) disposée entre le substrat (31) et la première couche semi-conductrice (321). Composant (30) selon l’une quelconque des revendications 1 à 13, comprenant en outre une couche de passivation (35) recouvrant les parois latérales (W) de l’empilement (32). Procédé de fabrication d’un composant électronique de puissance (30), comprenant les étapes suivantes : former (S1) un empilement (32) de couches semi-conductrices sur un substrat de croissance (70), en faisant croître successivement par épitaxie sélective une couche semi-conductrice (322) en un matériau semi-conducteur dopé de type p et une couche semi-conductrice (321) en un matériau semi-conducteur dopé de type n, de sorte que l’empilement (32) présente des parois latérales (W) inclinées d’un angle (α’) strictement inférieur à 90° par rapport à une surface (S’) du substrat de croissance (70) recouverte par l’empilement (32) ; déposer (S4) une couche métallique (34) sur l’empilement (32) ; retourner (S5) l’empilement (32) et coller la couche métallique (34) à un substrat de report (31) en un matériau conducteur ; et retirer (S6) le substrat de croissance (70). Procédé selon la revendication 15, comprenant en outre, entre l’étape (S1) de formation de l’empilement (32) et l’étape (S4) de dépôt de la couche métallique (34), les étapes suivantes : former (S2) une couche de passivation (35) sur les parois latérales (W) de l’empilement (32) ; et enrober (S3) l’empilement (32) d’une couche diélectrique (36). Procédé selon l’une des revendications 15 et 16, dans lequel le substrat de report (31) est en métal. Procédé selon l’une quelconque des revendications 15 à 17, dans lequel le substrat de croissance (70) est en silicium, carbure de silicium ou saphir.