Brevet FR3162591A1 — publié le 20251128

Un aspect de l’invention concerne un assemblage (100) de puces électroniques comprenant : une première puce (10) et une deuxième puce (20) superposées et reliées électriquement et mécaniquement entre elles ; des premiers plots d’interconnexion supraconducteurs (31) disposés sur une première face (10a) de la première puce (10) et présentant dans une première direction (X) un premier pas de répétition (P X1 ) inférieur ou égal à 10 µm ; et des deuxièmes plots d’interconnexion supraconducteurs (32) disposés sur une première face (20a) de la deuxième puce (20) et présentant dans la première direction (X) un deuxième pas de répétition (P X 2 ) égal au premier pas de répétition (P X1 ) ; les premiers plots d’interconnexion supraconducteurs (31) étant en contact direct avec les deuxièmes plots d’interconnexion supraconducteurs (32) ; et la première face (10a) de la première puce (10) et la première face (20a) de la deuxième puce (20) étant séparées par un espace (G) vide de matière solide. Figure à publier avec l’abrégé : Figure 2 ASSEMBLAGE DE PUCES ÉLECTRONIQUES COMPRENANT DES PLOTS D’INTERCONNEXION SUPRACONDUCTEURS DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui des assemblages en trois dimensions de puces électroniques. L’invention concerne plus particulièrement un assemblage comprenant deux puces électroniques et des plots d’interconnexion supraconducteurs pour relier électriquement les deux puces tout en minimisant le transfert de chaleur entre elles. ARRIERE-PLAN TECHNOLOGIQUE DE L’INVENTION L’intégration tridimensionnelle (3D) consiste à empiler plusieurs puces électroniques (aussi appelées circuits intégrés) et à les relier électriquement entre elles, par exemple par une technique de collage. Cette approche permet notamment de réduire l’encombrement des systèmes dits « hétérogènes » qui sont composés de circuits appartenant à des générations différentes d’une même technologie de dispositifs semiconducteurs ou de circuits appartenant à des technologies différentes, par exemple un capteur d’images comprenant une matrice de photodiodes et un circuit CMOS de traitement d’images comprenant des circuits logiques. L’intégration 3D permet également d’augmenter la densité de transistors par unité de surface sans réduire leurs dimensions, de diminuer la consommation électrique et/ou d’augmenter la vitesse de fonctionnement d’un système, en remplaçant de longues interconnexions horizontales par de courtes interconnexions verticales. On distingue plusieurs architectures d’empilement 3D, en fonction notamment de la manière dont sont empilées les puces, de l’orientation des puces et du type de collage. L’empilement peut être réalisé selon différentes approches : de plaque à plaque (pour « wafer-to-wafer » en anglais), de puce à plaque (« die-to-wafer ») ou encore de puce à puce (« die-to-die »). La technique d’empilement plaque à plaque est la plus rapide en nombre de puces collées par heure, car il s’agit d’un collage collectif à l’échelle des plaques de silicium. Elle est également la plus précise pour une vitesse de collage donnée. En revanche, à la différence des deux autres techniques, elle n’offre pas la possibilité de n’assembler que les puces fonctionnelles (dites « Known Good Dies »), sélectionnées après une série de tests et la découpe des plaques. La technique d’empilement puce à puce est naturellement la plus longue à mettre en œuvre, car les puces sont collées entre elles deux par deux après la découpe des plaques. Lorsque les puces (ou les plaques) sont orientées dans le même sens, la face avant d’une puce est collée à la face arrière d’une autre puce (ce mode d’assemblage est appelé « face-to-back »). Inversement, lorsque les puces (ou les plaques) sont assemblées après retournement de l’une d’entre elles, les puces sont collées face avant contre face avant (« face-to-face ») ou face arrière contre face arrière (« back-to-back »). L’article [« Hybrid bonding for 3D stacked image sensors: impact of pitch shrinkage on interconnect robustness » ; J. Jourdon et al., 2018 IEEE International Electron Devices Meeting (IEDM), pp. 7.3.1-7.1.4, 2018] décrit un exemple d’empilement 3D comprenant deux puces électroniques assemblées face avant contre face avant (« face-to-face ») par collage hybride (Cu/SiO 2 ). La puce supérieure est un capteur d’images éclairé en face arrière (BSI) et la puce inférieure est un circuit logique de traitement d’images fabriqué en technologie CMOS. L’assemblage des deux puces est réalisé par des plots d’interconnexion en cuivre entourés de dioxyde de silicium. Les plots d’interconnexion (aussi appelés « plots HBM » pour « Hybrid Bonding Metal pads » en anglais) présentent un pas de répétition compris entre 1,44 µm et 8,8 µm. Dans certaines applications, les interconnexions sont prévues pour limiter au maximum le transfert de chaleur entre les puces électroniques qu’elles relient. Typiquement, lorsqu’une première puce est destinée à fonctionner à très basse température, il est nécessaire de limiter le plus possible les transferts thermiques entre cette première puce et une deuxième puce qui dissipe de la chaleur ou qui est soumise à une température différente, sans pour autant compromettre la conduction électrique entre les deux puces. On peut citer à titre d’exemple les puces pour le calcul quantique destinées à fonctionner à des températures proches du zéro absolu (typiquement inférieures à 1,5 K) et à contenir des bits quantiques, communément appelés qubits, dont l’état est très sensible à la température. Une telle puce quantique est généralement disposée dans un cryostat à dilution et peut être couplée électriquement à un circuit de lecture et de contrôle en technologie CMOS, également disposé à l’intérieur du cryostat. Ce circuit de lecture et de contrôle, communément appelé « cryo-CMOS », est conçu pour dégager le minimum de chaleur, mais doit néanmoins être découplé thermiquement de la puce quantique pour ne pas altérer son fonctionnement. Une solution pour permettre une excellente conduction électrique tout en limitant la conduction thermique entre deux puces consiste à utiliser un ou plusieurs matériaux supraconducteurs pour réaliser l'interconnexion entre les deux puces. En effet, il existe deux mécanismes principaux de conduction de la chaleur à basse température. D'une part, la chaleur se transmet par les électrons libres d'un matériau à l'autre. Ce phénomène ne se manifeste par conséquent que dans les matériaux conducteurs électriques. D'autre part, la chaleur se transmet également par les vibrations du réseau d’atomes, autrement dit les phonons, du ou des matériaux constitutifs de l'interconnexion. Dans un matériau supraconducteur porté à une température inférieure à sa température critique T C (soit la température de transition de phase supraconducteur-conducteur), autrement dit dans l’état supraconducteur, les électrons libres se condensent en paires de Cooper. Ces paires de Cooper ont la particularité de ne pas conduire la chaleur. Utiliser un ou plusieurs matériaux supraconducteurs pour réaliser l’interconnexion permet donc de réduire la conduction thermique par les électrons libres. Néanmoins, lorsque la température de l'interconnexion est proche de la température critique T C , des électrons résiduels n'ayant pas formé de paires de Cooper continuent de conduire la chaleur. Pour un matériau supraconducteur donné, plus la température est basse, plus il y a d’électrons qui s’organisent en paires de Cooper dans le matériau et donc moins bonne est la conduction thermique par les électrons libres résiduels. Pour réduire considérablement la conduction thermique par les électrons libres, on estime généralement qu’il faut atteindre une température T inférieure à T C /10. Les figures 1A et 1B représentent un assemblage de deux circuits électroniques 1 et 2, décrit dans la demande de brevet FR2984602A1. Les circuits électroniques 1 et 2 sont assemblés et reliés électriquement entre eux au moyen d’un réseau d’interconnexions 8. Chaque interconnexion 8 comprend deux empilements de couches minces 3-4 supraconductrices, situés aux extrémités de l’interconnexion 8. Ces empilements de couches minces 3-4 forment des miroirs à phonons et limitent par conséquent la conduction thermique par les phonons de l’interconnexion 8. Chaque interconnexion 8 comprend en outre : des couches métalliques 5, disposées sur les empilements de couches minces 3-4 et formant une surface de mouillage pour un matériau de brasure ; et un plot de brasure 6 en forme de bille disposé entre les couches métalliques 5. Ce type d’interconnexion est particulièrement complexe et long à fabriquer. En outre, l’utilisation de billes de brasure limite la densité d’intégration, les techniques de fabrication imposant des tailles de billes et des distance inter-billes qu’il est très difficile de réduire. Les billes de brasure sont formées d’indium qui est également un matériau supraconducteur. Seulement, ce matériau présente une température critique T C plus faible que celles des matériaux supraconducteurs formant les empilements de couches minces 3-4, par exemple le nobium (Nb) et le nitrure de titane (TiN), ce qui oblige à fonctionner à une température encore plus basse pour atteindre le régime « T C /10 ». Par ailleurs, l’article [« Nb-Nb direct bonding at room temperature for superconducting interconnects », M. Fujino et al., Journal of Applied Physics 133, 015301, 2023] décrit l’assemblage de deux substrats en silicium par collage direct de plots d’interconnexion en niobium. Les plots d’interconnexion, formés à la surface de chacun des substrats, ont un diamètre de 200 µm et présentent un pas de répétition de 650 µm. Un tel pas de répétition est notamment incompatible avec l’intégration à grande échelle des puces quantiques. Le procédé de collage utilisé dans cet article est le collage par activation de surface (ou SAB, pour « Surface Activated Bonding » en anglais), qui repose sur la formation de liaisons métalliques entre les surfaces à coller. Le procédé de collage comprend une étape dite d’activation de surface, accomplie sous ultravide (pression : 2.10 - 6 Pa) et consistant à bombarder les deux surfaces à coller avec des atomes d’argon afin de créer des liaisons pendantes, puis une étape de mise en contact des surfaces, toujours sous ultravide, avec une force de compression de 1000 N appliquée pendant 30 s. Ce procédé de collage est très contraignant et crée une couche d’interface riche en argon (car le SAB implique une implantation d’argon sur une épaisseur de 4-5 nm à partir de la surface). Cette couche d’interface riche en argon peut dégrader les propriétés supraconductrices de l’interconnexion, telles que la température critique (T C ), la densité de courant critique (J C ) et le champ critique (B C ). Il existe donc un besoin de prévoir un assemblage de puces électroniques qui soit simple à réaliser et dans lequel les interconnexions entre puces présentent de bonnes propriétés supraconductrices et une densité élevée. Selon un premier aspect de l’invention, on tend à satisfaire ce besoin en prévoyant un assemblage de puces électroniques comprenant : une première puce et une deuxième puce superposées et reliées électriquement et mécaniquement entre elles, chacune des première et deuxième puces comprenant une première face et une deuxième face opposée à la première face, la première face de la première puce étant disposée en regard de la première face de la deuxième puce ; une pluralité de premiers plots d’interconnexion supraconducteurs disposés sur la première face de la première puce et présentant dans une première direction un premier pas de répétition inférieur ou égal à 10 µm ; et une pluralité de deuxièmes plots d’interconnexion supraconducteurs disposés sur la première face de la deuxième puce et présentant dans la première direction un deuxième pas de répétition égal au premier pas de répétition. En outre, dans cet assemblage, les premiers plots d’interconnexion supraconducteurs sont en contact direct avec les deuxièmes plots d’interconnexion supraconducteurs, et la première face de la première puce et la première face de la deuxième puce sont séparées par un espace vide de matière solide. L’espace inter-puces dépourvu de matériau, et notamment de matériau diélectrique, réduit la conduction thermique entre les puces (de même que l’utilisation de plots d’interconnexion supraconducteurs), la diaphonie et les pertes diélectriques. Le contact direct entre les premiers plots d’interconnexion supraconducteurs et les deuxièmes plots d’interconnexion supraconducteurs confère de bonnes propriétés supraconductrices aux interconnexions entre puces. Ces propriétés, combinées à la forte densité d’interconnexion apportée par le pas de répétition, permettent à l’assemblage de puces de répondre aux exigences de nombreuses applications dans les domaines de l’informatique quantique, de l’électronique supraconductrice et du spatial. De préférence, les premiers plots d’interconnexion supraconducteurs sont collés aux deuxièmes plots d’interconnexion supraconducteurs par collage direct hydrophile. Dans un premier mode de réalisation de l’assemblage, les premiers plots d’interconnexion supraconducteurs et/ou les deuxièmes plots d’interconnexion supraconducteurs sont constitués d’un seul et même matériau supraconducteur. Les premiers plots d’interconnexion supraconducteurs et/ou les deuxièmes plots d’interconnexion supraconducteurs peuvent comprendre chacun un empilement d’au moins une première couche supraconductrice et d’au moins une deuxième couche supraconductrice, ladite au moins une première couche supraconductrice étant formée d’un premier matériau supraconducteur et ladite au moins une deuxième couche supraconductrice étant formée d’un deuxième matériau supraconducteur différent du premier matériau supraconducteur. Dans un deuxième mode de réalisation, les premiers plots d’interconnexion supraconducteurs et/ou les deuxièmes plots d’interconnexion supraconducteurs comprennent chacun un empilement de plusieurs premières couches supraconductrices et plusieurs deuxièmes couches supraconductrices en alternance. Les premières couches supraconductrices sont formées d’un premier matériau supraconducteur et les deuxièmes couches supraconductrices sont formées d’un deuxième matériau supraconducteur différent du premier matériau supraconducteur. Selon un développement, le premier matériau supraconducteur et le deuxième matériau supraconducteur sont choisis de sorte à former au moins une interface de désadaptation acoustique. Outre les caractéristiques qui viennent d’être évoquées dans les paragraphes précédents, l’assemblage de puces électroniques selon le premier aspect de l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : les premiers plots d’interconnexion supraconducteurs présentent un troisième pas de répétition dans une deuxième direction sécante à la première direction et les deuxièmes plots d’interconnexion supraconducteurs présentent dans la deuxième direction un quatrième pas de répétition égal au troisième pas de répétition ; le troisième pas de répétition est inférieur ou égal à 10 µm, de préférence compris entre 1 µm et 7 µm ; le troisième pas de répétition est égal au premier pas de répétition ; la première puce est un circuit quantique et la deuxième puce est un circuit de lecture et de contrôle du circuit quantique ; la première puce est un capteur bolométrique infrarouge et la deuxième puce est un circuit de multiplexage ou un circuit de lecture du capteur bolométrique infrarouge ; et le premier pas de répétition est compris entre 1 µm et 7 µm. Un deuxième aspect de l’invention concerne un procédé de fabrication d’un assemblage de puces électroniques comprenant une première puce et une deuxième puce superposées et reliées électriquement et mécaniquement entre elles, chacune des première et deuxième puces comprenant une première face et une deuxième face opposée à la première face. Le procédé comprend les étapes suivantes : former une pluralité de premiers plots d’interconnexion supraconducteurs sur la première face de la première puce, les premiers plots d’interconnexion supraconducteurs présentant dans une première direction un premier pas de répétition inférieur ou égal à 10 µm ; former une pluralité de deuxièmes plots d’interconnexion supraconducteurs sur la première face de la deuxième puce, les deuxièmes plots d’interconnexion supraconducteurs présentant dans la première direction un deuxième pas de répétition égal au premier pas de répétition ; assembler la première puce et la deuxième puce par collage direct hydrophile, en mettant en contact les premiers plots d’interconnexion supraconducteurs avec les deuxièmes plots d’interconnexion supraconducteurs, de sorte que la première face de la première puce et la première face de la deuxième puce soient disposées en regard et séparées par un espace vide de matière solide. Dans un mode de mise en œuvre préférentiel, la formation des premiers plots d’interconnexion supraconducteurs comprend les sous-étapes suivantes : former une couche supraconductrice sur la première face de la première puce ; polir la couche supraconductrice de sorte à obtenir une rugosité de surface inférieure à 0,5 nm ; former un masque de gravure sur la couche supraconductrice ; graver la couche supraconductrice à travers le masque de gravure ; et retirer le masque de gravure. Avantageusement, le procédé de fabrication comprend en outre : avant la formation de la couche supraconductrice, le dépôt d’une couche barrière sur la première face de la première puce ; et après la gravure de la couche supraconductrice, la gravure de la couche barrière. Par exemple, la couche supraconductrice comprend du niobium et la couche barrière est en nitrure de titane. Le procédé de fabrication peut comprendre en outre : entre le polissage de la couche supraconductrice et la formation du masque de gravure, le dépôt d’une couche de protection sur la couche supraconductrice ; avant la gravure de la couche supraconductrice, la gravure de la couche de protection à travers le masque de gravure pour exposer la couche supraconductrice ; et après le retrait du masque de gravure, le retrait de la couche de protection. Outre les caractéristiques qui viennent d’être évoquées dans les paragraphes précédents, le procédé de fabrication selon le deuxième aspect de l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : le collage direct hydrophile est réalisé à température ambiante et sous pression atmosphérique ; le collage direct hydrophile est réalisé sous vide, avec une pression résiduelle comprise entre 10 - 2 Pa et 1000 Pa (10 -4 mbar et 10 mbar) ; et le procédé de fabrication comprend, après l’étape d’assemblage de la première puce et la deuxième puce, une étape de recuit de l’assemblage à une température comprise entre 100 °C et 400 °C, de préférence entre 100 °C et 350 °C, et plus préférentiellement encore entre 100 °C et 300 °C. BREVE DESCRIPTION DES FIGURES D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures annexées, parmi lesquelles : la FIG. 1 , précédemment décrite, représente un assemblage de puces selon l’art antérieur ; la FIG. 1 , précédemment décrite, représente l’une des interconnexions de l’assemblage de puces de la FIG. 1 , cette interconnexion comprenant plusieurs couches supraconductrices ; la FIG. 2 représente en vue de coupe un premier mode de réalisation d’un assemblage de puces selon le premier aspect de l’invention ; la FIG. 3 représente en vue de coupe un deuxième mode de réalisation d’un assemblage de puces selon le premier aspect de l’invention ; la FIG. 4 représente la première face de l’une des puces de l’assemblage de la FIG. 2 ou la FIG. 3 ; les figures 5A-5D, 6A-6D et 7 représentent des étapes d’un procédé de fabrication d’assemblage de puces électronique selon le deuxième aspect de l’invention. Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de référence identiques sur l’ensemble des figures. DESCRIPTION DETAILLEE La FIG. 2 est une vue en coupe partielle et schématique d’un assemblage de puces électroniques 100 selon un premier mode de réalisation de l’invention. L’assemblage de puces électroniques 100, appelé simplement « assemblage 100 » ci-après, comprend au moins deux puces électroniques : une première puce 10 et une deuxième puce 20. Par « puce électronique », on entend un composant électronique basé sur un matériau semi-conducteur, remplissant une ou plusieurs fonctions électroniques et intégrant plusieurs composants électroniques dans un volume réduit. L’expression « circuit intégré » sera considéré comme un synonyme de puce électronique. La première puce 10 et le deuxième puce 20 sont superposées, autrement dit disposées l’une sur l’autre. Ainsi, l’assemblage 100 peut être également désigné par l’expression « empilement de puces électroniques ». Dans l’orientation de la FIG. 2 , la première puce 10, dite supérieure, est disposée au-dessus de la deuxième puce 20, dite inférieure. En outre, la première puce 10 et le deuxième puce 20 sont reliées électriquement et mécaniquement entre elles. L’assemblage 100 est destiné à fonctionner à très basse température, c’est-à-dire à une température inférieure ou égale à 1.5 K, typiquement à une température inférieure ou égale à 100mK. Il est conçu pour limiter le transfert de chaleur entre les puces 10 et 20 afin d’éviter, par exemple, que la chaleur dégagée par l’une des puces se propage à l’autre puce et empêche son fonctionnement (à très basse température) ou altère ses performances. L’assemblage 100 trouve notamment des applications avantageuses dans les domaines de l’informatique quantique, de l’électronique supraconductrice et du spatial. A titre d’exemple, la première puce 10 est un circuit quantique, c’est-à-dire un circuit destiné à contenir des bits quantiques ou qubits, et la deuxième puce est un circuit de lecture et de contrôle du circuit quantique, par exemple en technologie CMOS. Pour être porté à très basse température, l’assemblage 100 peut être disposé dans un cryostat à dilution. Selon un autre exemple, la première puce 10 est un capteur d’image bolométrique (par exemple pour l’observation spatiale) et la deuxième puce 20 est un circuit de lecture du capteur d’image bolométrique ou un circuit de multiplexage. La première puce 10 peut comprendre un substrat 11 et un ou plusieurs niveaux d’interconnexion, aussi appelés niveaux de routage, disposés sur le substrat 11. Le substrat 11 de la première puce 10 comprend une couche active en un matériau semiconducteur, tel que le silicium. Il peut contenir des composants ou dispositifs électroniques (non représentés), tels que des transistors, des photodiodes, des cellules mémoires, des dispositifs quantiques, des bolomètres… Ces dispositifs électroniques sont formés, au moins en partie, dans la couche active semi-conductrice. Le ou les niveaux de routage 12 peuvent relier les dispositifs électroniques de la première puce 10 électriquement entre eux. De la même façon, la deuxième puce 20 peut comprendre un substrat 21 et un ou plusieurs niveaux de routage 22 disposés sur le substrat 21. Le substrat 21 de la deuxième puce 20 peut contenir des dispositifs électroniques (transistors, photodiodes, cellules mémoires, dispositifs quantiques…), formés au moins en partie dans une couche active semi-conductrice (le matériau semi-conducteur peut être différent de celui du substrat 11). Le ou les niveaux de routage 22 peuvent relier les dispositifs électroniques de la deuxième puce 20 électriquement entre eux. Les dispositifs électroniques d’une même puce appartiennent à un premier bloc fonctionnel (ou ensemble de niveaux technologiques) appelé « Front End Of Line » ou FEOL, tandis que les niveaux de routage 12, 22 d’une même puce appartiennent à un deuxième bloc fonctionnel appelé « Back End Of Line » ou BEOL. Chacune des première et deuxième puces 10, 20 comprend une première face 10a, 20a et une deuxième face 10b, 20b opposée à la première face 10a, 20a. La première face 10a de la première puce 10 est disposée en regard de la première face 20a de la deuxième puce 20. De préférence, les premières faces 10a et 20a des puces sont des surfaces planes qui s’étendent en parallèle l’une de l’autre. Outre les première et deuxième puces 10, 20, l’assemblage 100 comprend des premiers plots d’interconnexion supraconducteurs 31 (désignés ci-après « premiers plots 31 ») disposés sur la première face 10a de la première puce 10 et des deuxièmes plots d’interconnexion supraconducteurs 32 (désignés ci-après « deuxièmes plots 32 ») disposés sur la première face 20a de la deuxième puce 20. De préférence, les premiers plots 31 ont une forme et des dimensions identiques (aux tolérances de fabrication près). Les deuxièmes plots 32 ont également de préférence une forme et des dimensions identiques, qui peuvent néanmoins être différentes de celles des premiers plots. Dans un plan parallèle à la première face 10a, 20a, les premiers et deuxièmes plots 31-32 peuvent avoir une section rectangulaire (par exemple carré), ronde, hexagonale… Leurs dimensions dans ce même plan peuvent être comprises entre 100 nm et 7 µm, de préférence entre 1 µm et 5 µm. Chaque premier plot 31 est relié électriquement à l’un des niveaux de routage 12 de la première puce 10 (par exemple le plus proche des premiers plots 31), de préférence par un premier via conducteur 41. Les premiers plots 31 sont ainsi reliés électriquement aux dispositifs électroniques de la première puce 10. De même, chaque deuxième plot 32 est relié électriquement à l’un des niveaux de routage 22 de la deuxième puce 20 (par exemple le plus proche des deuxièmes plots 32), de préférence par un deuxième via conducteur 42. Lorsque la première ou deuxième puce 10, 20 comprend plusieurs niveaux de routage 12, 22 superposés, ceux-ci sont également reliés électriquement entre eux par des via conducteurs. Chaque niveau de routage 12, 22 comprend une ou plusieurs pistes conductrices, qui s’étendent dans un plan parallèle à la première face 10a, 20a de la puce considérée. Les via conducteurs s’étendent dans une direction perpendiculaire à ce plan. Les pistes conductrices et les via conducteurs sont enrobés d’un matériau diélectrique. Les pistes conductrices et les via conducteurs sont avantageusement constitués d’un ou plusieurs matériaux supraconducteurs, afin de limiter le transport thermique à l’intérieur des puces. Les premiers plots 31 sont en contact direct avec les deuxièmes plots 32. Ces premiers et deuxièmes plots 31-32 assurent la connexion électrique et mécanique entre les deux puces. Plus précisément, chacun des premiers plots 31 est en contact direct avec un deuxième plot 32, et inversement, chacun des deuxièmes plots 32 est en contact direct avec un premier plot 31. Autrement dit, les premiers et deuxièmes plots 31-32 sont tous connectés par paires. Les puces 10 et 20 sont interconnectées entre elles au moyen des premiers et deuxièmes plots 31-32 par une technique de collage direct, c’est-à-dire sans introduire de composé intermédiaire (tel qu'un adhésif, une cire ou un alliage à faible point de fusion) au niveau de l'interface de collage, et plus particulièrement par collage direct hydrophile. Ainsi, les interconnexions entre les puces 10 et 20 sont dépourvues de composé intermédiaire, et notamment de matériau de brasure. Chaque interconnexion est de préférence constituée d’un premier plot 31 et d’un deuxième plot 32. L’interconnexion est alors entièrement supraconductrice. Dans l’assemblage 100, un espace G sépare la première face 10a de la première puce 10 et la première face 20a de la deuxième puce 20. Cet espace G sépare également les paires de premier et deuxième plots 31-32 entre elles. Cet espace G est dépourvu de matière solide, et notamment de matériau diélectrique. Il peut contenir un gaz ou un mélange de gaz, par exemple de l’air. L’espace G constitue une cavité inter-puces dans laquelle s’étendent les premiers plots 31 et les deuxièmes plots 32. Cette cavité inter-puces est de préférence ouverte sur l’environnement extérieur. Ainsi, lors de l’utilisation de l’assemblage 100, par exemple dans un cryostat à dilution, la pression du gaz ou du mélange de gaz dans l’espace G peut être diminuée jusqu’à obtenir un niveau de vide donné. L’espace G dépourvu de matériau améliore l’isolation thermique entre les puces 10 et 20 (en limitant le transport thermique des phonons entre les puces), comparativement à deux puces séparées par un matériau de remplissage (« underfill » en anglais) ou par un oxyde (cas du collage hybride Cu/SiO 2 par exemple). En outre, l’espace G limite la diaphonie entre des signaux RF se propageant dans les deux puces. Par « signaux RF », on entend des signaux dont la fréquence est comprise entre 3 kHz et 300 GHz. Comme l’espace G sépare en outre les premiers plots 31 entre eux et les deuxièmes plots 32 entre eux, il limite également la diaphonie entre des signaux RF se propageant dans des interconnexions différentes. Enfin, du fait de l’absence de matériau diélectrique entre les plots d’interconnexion, les pertes diélectriques sont également diminuées. La distance d qui sépare la première face 10a de la première puce 10 et la première face 20a de la deuxième puce 20 (autrement dit la hauteur de la cavité inter-puces) est avantageusement comprise entre 100 nm et 2 µm. Elle est mesurée perpendiculairement aux premières faces 10a et 20a. Les premiers plots 31 présentent, dans une première direction X du plan de la première face 10a, un premier pas de répétition (« pitch » en anglais) P X1 inférieur ou égal à 10 µm, et de préférence compris entre 1 µm et 7 µm. En outre, les deuxièmes plots 32 présentent, dans la même direction X, un deuxième pas de répétition P X 2 égal au premier pas de répétition P X1 . De tels pas de répétition assurent une excellente tenue mécanique entre les puces 10 et 20 et permettent d’obtenir une densité élevée d’interconnexions entre les puces, compatible avec certaines applications à forte densité d’intégration. Ces pas de répétition sont notamment compatibles avec le besoin de montée en échelle des circuits quantiques. En effet, les circuits quantiques sont destinés à contenir un très grand nombre de qubits, qui doivent être connectés individuellement au circuit de lecture et de contrôle. Le nombre requis d’interconnexions entre les puces est donc très important, particulièrement dans les circuits quantiques à qubits de spin dans le silicium. L’utilisation de plots d’interconnexion supraconducteurs diminue la conduction thermique par les électrons entre les puces 10 et 20 (lors de l’utilisation à très basse température). Des interconnexions entièrement supraconductrices sont en outre particulièrement intéressantes lorsque la première puce 10 est un circuit quantique à qubits supraconducteurs, car elles permettent de conserver les propriétés de phase et d’amplitude du signal lors du passage d’une puce à l’autre. Les premiers et deuxièmes plots 31-32 sont constitués d’un ou plusieurs matériaux supraconducteurs, par exemple choisis parmi le niobium (Nb), le niobium-titane (NbTi), le niobium-germanium (Nb 3 Ge), le nitrure de niobium (NbN), l’alumine de niobium (Nb 3 Al), le tantale (Ta), le nitrure de tantale (TaN), le nitrure de titane (TiN), le vanadium (V) et le siliciure de vanadium (V 3 Si). Les premiers plots 31 et/ou les deuxièmes plots 31-32 peuvent être formés d’un alliage d’au moins deux de ces matériaux. Ils peuvent également comprendre plusieurs couches supraconductrices empilées et formées de matériaux différents. Dans ce premier mode de réalisation, les premiers plots 31 sont constitués d’un seul et même matériau supraconducteur (de préférence choisi parmi les matériaux précités et leurs alliages). De même, les deuxièmes plots 32 sont constitués d’un seul et même matériau supraconducteur, qui peut être identique ou différent de celui des premiers plots 31. Les premiers et deuxièmes plots 31-32 sont par exemple en niobium. Dans une variante de réalisation non représentée sur les figures, les premiers plots 31 et/ou les deuxièmes plots 32 comprennent chacun un empilement d’une première couche supraconductrice et d’une deuxième couche supraconductrice. La première couche supraconductrice est formée d’un premier matériau supraconducteur, par exemple le TiN, et la deuxième couche supraconductrice est formée d’un deuxième matériau supraconducteur différent du premier matériau supraconducteur, par exemple le niobium. La première couche supraconductrice est celle en contact avec la puce 10, 20. Ainsi, lorsque les premiers et deuxièmes plots 31-32 comprennent tous des empilements, le collage s’effectue entre les deuxièmes couches supraconductrices. Le premier matériau supraconducteur et le deuxième matériau supraconducteur peuvent être choisis de sorte à former une interface de désadaptation acoustique (aussi appelée interface de Kapitza). Une telle interface permet de réfléchir une partie des phonons et donc diminue la conductivité thermique par les phonons des interconnexions. En effet, une résistance thermique d’interface se crée au niveau de l’interface entre les première et deuxième couches supraconductrices. Cette résistance thermique d’interface est d’autant plus grande que la différence de vitesse du son entre les deux matériaux supraconducteurs est importante. Cette différence de vitesse induit une réflexion très efficace des phonons à l’interface, raison pour laquelle on emploie aussi l’expression de « miroir à phonons ». Des exemples de couple de matériaux supraconducteurs pour créer une interface de désadaptation acoustiques sont décrits dans les demandes de brevet FR3125359A1 et FR2984602A1. La FIG. 3 représente, selon la même vue de coupe partielle, un deuxième mode de réalisation de l’assemblage 100, qui diffère du premier mode de réalisation uniquement dans la composition des premiers et deuxièmes plots 31-32. Ici, les premiers plots 31 et les deuxièmes plots 32 comprennent chacun un empilement de plusieurs premières couches supraconductrices et plusieurs deuxièmes couches supraconductrices en alternance, afin de former une multitude d’interfaces de désadaptation acoustique (de préférence plus de 10 interfaces) et ainsi diminuer drastiquement la conduction thermique par les phonons entre les deux puces. Plus le nombre d’interfaces est important, plus le miroir à phonons est efficace. La FIG. 4 représente un exemple d’agencement (« layout ») des premiers plots 31 sur la première face 10a de la première puce 10 ou des deuxièmes plots 32 sur la première face 20a de la deuxième puce 20. Les premiers et deuxièmes plots 31-32 ont ici une section carrée. Comme cela est représenté, les premiers plots 31 peuvent présenter un troisième pas de répétition P Y1 dans une deuxième direction Y sécante à la première direction X et les deuxièmes plots 32 peuvent présenter dans la deuxième direction Y un quatrième pas de répétition P Y2 égal au troisième pas de répétition P Y1 . Ainsi, les premiers et deuxièmes plots 31-32 sont agencés en un réseau régulier, ou matrice, comprenant des lignes et des colonnes. La deuxième direction Y est de préférence perpendiculaire à la première direction X. Le troisième pas de répétition P Y1 est avantageusement inférieur ou égal à 10 µm, de préférence compris entre 1 µm et 7 µm. Il peut être égal au premier pas de répétition P X1 . Les premiers ou deuxièmes plots 31, 32 forment alors un réseau à maille carrée. Les premiers et deuxièmes plots 31-32 sont des plots fonctionnels dans le sens où ils sont reliés aux dispositifs électroniques des puces 10, 20 par les niveaux de routage 12, 22. Ils sont avantageusement contenus dans une zone dite active de la première face 10a, 20a. Outre ces plots fonctionnels, l’assemblage 100 peut comprendre, sur la première face 10a, 20a de chacune des puces 10, 20, d’autres plots, notamment des plots de liaison non-fonctionnels 33 aussi appelés « factices » (« dummies » en anglais). Ces plots non-fonctionnels 33 sont exclusivement dédiés au collage de deux puces. Autrement dit, il s’agit de plots de liaison mécanique seulement (et non électrique). Ils ne sont connectés ni à des dispositifs électroniques des puces 10, 20, ni même aux niveaux de routage 12, 22. Les plots non-fonctionnels 33 sont avantageusement placés pour éviter d’avoir de grandes zones vides de plots, typiquement supérieures à 100x100 µm 2 , avantageusement supérieures à 20x20 µm 2 . Ils ont par exemple la forme de carrés de 2 µm à 100 µm de côté et sont espacés deux à deux d’une distance d’ comprise entre 2 µm et 50 µm. Enfin, l’assemblage 100 peut comprendre, sur la première face 10a, 20a de chacune des puces 10, 20, un ou plusieurs plots de test 34 permettant de vérifier le bon fonctionnement des puces avant leur collage. Ces plots de test 34 participent au collage, au même titre que les premiers et deuxièmes plots 31-32 et les plots non-fonctionnels 33. Ces plots de test 34 ont typiquement des dimensions bien supérieures à celles des plots fonctionnels 31-32 et des plots non-fonctionnels 33. Les plots non-fonctionnels 33 et les plots de test 34 de chaque puce sont avantageusement formés du ou des mêmes matériaux supraconducteurs que les premiers ou deuxièmes plots 31, 32. Cela contribue à réduire la conduction thermique entre les deux puces. La surface (de collage) des plots de liaison, tous types confondus (premiers/deuxièmes plots, plots non-fonctionnels et plots de test), est de préférence supérieure à 30 % de la superficie de la première face 10a, 20a, plus préférentiellement supérieure à 45 %. Les figures 5A à 5D, 6A à 6D et 7 représentent schématiquement des étapes S1 à S3 d’un procédé de fabrication de l’assemblage de puces 100. Le procédé de fabrication comprend une étape S1 de formation des premiers plots 31 sur la première face 10a de la première puce 10 et une étape S2 de formation des deuxièmes plots 32 sur la première face 20a de la deuxième puce 20. Selon un mode de mise en œuvre préférentiel, l’étape S1 de formation des premiers plots 31 comprend plusieurs sous-étapes S1-1 à S1-4 représentées par les figures 5A à 5D. La sous-étape S1-1 de la FIG. 5 comprend la formation d’une couche supraconductrice 51 sur la première face 10 de la première puce 10. L’épaisseur de la couche supraconductrice 51 peut être comprise entre 100 nm et 10 µm, par exemple égale à 400 nm. La couche supraconductrice 51 peut comprendre plusieurs sous-couches formées de matériaux supraconducteurs différents, afin de former notamment une ou plusieurs interfaces de désadaptation acoustique, comme indiqué précédemment. Le procédé de fabrication peut également comprendre le dépôt d’une couche barrière 52 avant la formation de la couche supraconductrice 51. La couche barrière 52 permet à la couche supraconductrice 51 de mieux adhérer à la première face 10a de la première puce 10 et de protéger la couche supraconductrice 51 de l’oxydation, en formant une barrière à la diffusion des espèces oxydantes. Elle est formée d’un matériau électriquement conducteur, avantageusement supraconducteur, de préférence le nitrure de titane (TiN). Le nitrure de titane convient particulièrement bien à une couche supraconductrice 51 comprenant du niobium (Nb NbTi, Nb 3 Ge, NbN, Nb 3 Al…). L’épaisseur de la couche barrière 52 peut être comprise entre 5 nm et 200 nm, par exemple égale à 20 nm. Avec une telle épaisseur, la couche barrière 52 devient supraconductrice par effet de proximité avec la couche supraconductrice 51 quand bien même elle serait formée d’un matériau non supraconducteur. La couche supraconductrice 51 est de préférence en contact électrique avec des premiers via conducteurs 41 (qui débouchent sur la première face 10a de la première puce 10), par l’intermédiaire de la couche barrière 52 le cas échéant, afin de relier les futurs premiers plots 31 à un niveau de routage 12 sous-jacent (non représenté sur les figures 5A-5D). La sous-étape S1-2 de la FIG. 5 consiste à polir la couche supraconductrice 51 de sorte à obtenir une rugosité de surface compatible avec le collage direct hydrophile, typiquement inférieure à 0,5 nm, de préférence inférieure à 0,2 nm. Ces valeurs de rugosité sont exprimées en valeur moyenne quadratique. La rugosité moyenne quadratique (notée Rq) est déterminée par une analyse statistique d’une image de microscope à force atomique, en prenant comme échantillon une surface de 1x1 µm 2 . Cette sous-étape S1-2 de polissage peut être accomplie par polissage mécanochimique (ou CMP, pour « chemical mechanical polishing » en anglais). La couche supraconductrice 51 polie est ensuite structurée pour former les premiers plots 31. Cette structuration est ici accomplie en deux sous-étapes S1-3 et S1-4 illustrées par les figures 5C et 5D. En S1-3 (cf. FIG. 5 ), un masque de gravure 53 est formé sur la couche supraconductrice 51. Le masque de gravure 53 peut être un masque en résine ou un masque dur. Sa formation comprend notamment une étape de photolithographie. Le masque de gravure 53 comprend des premiers motifs (formés par des parties pleines du masque) dont la forme et les dimensions correspondent à celles des premiers plots 31 à former. Le masque de gravure 53 peut également comprendre d’autres motifs (non représentés) correspondant aux autres plots de liaison des puces (plots non-fonctionnels 33 et plots de test 34). Puis, lors de la sous-étape S1-4 (cf. FIG. 5 ), la couche supraconductrice 51 est gravée à travers le masque de gravure 53, obtenant ainsi les premiers plots 31 (et le cas échéant, les plots non-fonctionnels 33 et plots de test 34). La couche supraconductrice 51 est de préférence gravée par gravure ionique réactive (ou RIE, pour « Reactive-Ion Etching » en anglais). La couche barrière 52 est également gravée à travers le masque de gravure 53 lors de la sous-étape S1-4, afin de ne pas court-circuiter les premiers plots 31. La gravure de la couche barrière 52 peut être immédiatement consécutive à la gravure de la couche supraconductrice 51 et accomplie dans le même bâti de gravure, de préférence en utilisant la même chimie. Enfin, le masque de gravure 53 est retiré après la sous-étape de gravure S1-4. De manière avantageuse, le procédé de fabrication comprend en outre, entre le polissage de la couche supraconductrice 51 (sous-étape S1-2) et la formation du masque de gravure 53 (sous-étape S1-3), le dépôt d’une couche de protection sur la couche supraconductrice 51. Cette couche de protection, aussi appelée couche d’encapsulation, protège la couche supraconductrice 51 de la formation du masque de gravure 53, de la gravure de la couche supraconductrice 51 et du retrait du masque de gravure 53 afin que les premiers plots 31 présentent une face supérieure sans altération (ex. oxydation), défauts ou résidus. La couche de protection est par exemple en dioxyde de silicium (SiO 2 ), en nitrure de silicium (SiN) ou en titane (Ti). Son épaisseur est de préférence comprise entre 5 nm et 2 µm dans le cas du SiO 2 ou du SiN et entre 5 nm et 500 nm dans le cas du titane. Entre la formation du masque de gravure 53 (sous-étape S1-3) et la gravure de la couche supraconductrice 51 (sous-étape S1-4), la couche de protection est gravée à travers le masque de gravure 53 pour exposer la couche supraconductrice 51 (sous-étape dite d’ouverture de la couche de protection). La couche de protection est retirée après le retrait du masque de gravure 53, de préférence par gravure humide, par exemple dans une solution d’acide fluorhydrique (HF) dilué. La formation des deuxièmes plots 32 sur la première face 20a de la deuxième puce 20 peut être accomplie de la même façon que la formation des premiers plots 31. Ainsi, la description ci-dessus de l’étape S1 s’applique mutatis mutandis à l’étape S2 qui comprend notamment les sous-étapes S2-1, S2-2, S2-3 et S2-4 illustrées respectivement par la FIG. 6 , la FIG. 6 , la FIG. 6 et la FIG. 6 . Ainsi, on formera (avantageusement) une deuxième couche barrière 52’, une deuxième couche supraconductrice 51’, (avantageusement) une deuxième couche de protection et un deuxième masque dur 53’. A l’issue des étapes S1 et S2, les premiers plots 31 sont en saillie par rapport à la première face 10a de la première puce 10 et les deuxièmes plots 32 sont en saillie par rapport à la première face 20a de la deuxième puce 20. Ils sont ici surélevés par des portions de la couche barrière 52, 52’. L’étape S3 de la FIG. 7 consiste à assembler les première et deuxième puces 10, 20 par collage direct hydrophile, en mettant en contact les premiers plots 31 avec les deuxièmes plots 32, d’où il résulte l’assemblage 100. Le collage direct hydrophile, ou collage par adhésion moléculaire hydrophile, est une technique de collage qui met en œuvre des surfaces de collage hydrophiles (ce qui est le cas des faces supérieures des premiers et deuxièmes plots 31-32) et dont le principe repose sur l’adhésion spontanée des surfaces grâce aux forces de van der Waals (incluant les liaisons hydrogène et les ponts capillaires). Il peut être accompli à température ambiante et sous pression atmosphérique, contrairement au collage par activation de surface (SAB) qui est réalisé sous ultravide. L’alignement des premiers plots 31 avec les deuxièmes plots 32 est également plus facile que dans le cas du SAB. Il peut être réalisé au sein d’une machine de collage hybride classiquement utilisée pour les applications 3D. Par ailleurs, il n’est pas utile d’appliquer une force de compression entre les deux puces, car ce type de collage est spontané. Pour toutes ces raisons, le collage direct hydrophile est particulièrement simple et rapide à mettre en œuvre. Il est en outre compatible avec les procédés de l’industrie microélectronique. Par ailleurs, le collage direct hydrophile occasionne très peu de défauts à l’interface de collage, comme des espaces vides (« void » en anglais). En outre, il ne produit pas de couche d’interface avec, par exemple, des atomes d’argon implantés, qui peut être à l’origine d’une dégradation des propriétés supraconductrices de l’interconnexion, telles que la température critique (T C ), la densité de courant critique (J C ) et le champ critique (B C ). Le collage direct hydrophile peut néanmoins être réalisé sous vide de façon facultative, avec un niveau de vide compris entre 10 - 2 Pa et 1000 Pa (10 -4 mbar et 10 mbar) ce qui est bien plus facile et économique à atteindre que l’ultravide (10 - 6 -10 -1 0 Pa, soit 10 -8 -10 -12 mbar). Il peut aussi être réalisé sous une atmosphère comprenant de l’hélium, voire une atmosphère humide comprenant de l’hélium, avec un taux d’humidité pouvant aller jusqu’à 80 %. Après le collage, le procédé de fabrication peut également comprendre une étape de recuit de l’assemblage 100 à basse température, afin de créer en outre des liaisons métalliques entre les plots supraconducteurs et ainsi renforcer le maintien entre les puces. La température du recuit est suffisamment basse pour ne pas nuire aux dispositifs électroniques des puces. Elle peut être comprise entre 100 °C et 400 °C, de préférence entre 100 °C et 350 °C, et plus préférentiellement encore entre 100 °C et 300 °C. Cette étape de recuit est facultative, car la force d’adhérence des puces collées par collage direct hydrophile est déjà élevée. De manière optionnelle également, l’un des deux substrats 11 et 21 peut être aminci, par meulage (« grinding » en anglais) et/ou gravure (sèche ou humide). Les étapes S1, S2 et S3 (plus le recuit éventuel) du procédé de fabrication sont avantageusement mises en œuvre à l’échelle des plaques ou « wafer ». Ainsi, la première puce appartient à une première plaque et la deuxième puce appartient à une deuxième plaque. L’assemblage de puces 100 est alors individualisé par découpage de l’assemblage des deux plaques. La première plaque peut comprendre plusieurs exemplaires de la première puce 10 et la deuxième plaque peut comprendre plusieurs exemplaires de la deuxième puce 20, afin d’obtenir plusieurs exemplaires de l’assemblage 100. Le collage direct hydrophile entre deux plaques ne nécessite en général pas l’application d’une force sur les faces arrière des plaques. Il peut toutefois être intéressant d’appliquer une pression après ou pendant l’opération de collage afin de contacter l’ensemble des plots. Ceci est intéressant si l’une des plaques ou les deux plaques présentent des flèches importantes (typiquement, entre 100 µm et 500 µm). Après le collage, l’assemblage de plaques peut être soumis à d’autres étapes de fabrication, certaines faisant intervenir un ou plusieurs fluides (gaz, liquide ou plasma). Afin d’éviter la pénétration du fluide dans l’espace G entre les puces 10 et 20, ce qui pourrait endommager les puces, les plots d’interconnexion ou nuire à la qualité du collage, un anneau de scellement périphérique peut être formé dans la zone située entre les plaques. Cet anneau de scellement peut comprendre deux parties, l’une sur la surface de la première plaque et l’autre sur la surface de la deuxième plaque. De préférence, la première partie de l’anneau de scellement est formée en même temps que les premiers plots 31 (par gravure de la première couche supraconductrice 51, préalablement déposée pleine plaque) et la deuxième partie de l’anneau de scellement est formée en même temps que les deuxièmes plots 32 (par gravure de la deuxième couche supraconductrice 51’, préalablement déposée pleine plaque). Les première et deuxième parties de l’anneau sont mises en contact (direct) lors de l’étape S3 de collage direct hydrophile. Un anneau de scellement périphérique peut alternativement être prévu pour chaque assemblage de puces (en formant un demi-anneau sur chaque puce), et non au niveau de l’assemblage de plaques, pour faciliter le dégazage lors du recuit et ainsi éviter les contraintes dues à la pression. L’anneau de scellement périphérique peut présenter une largeur comprise entre 10 µm et 2mm, en fonction du nombre et de la nature des étapes technologiques à accomplir après le collage. Dans une variante de mise en œuvre, seules les étapes S1 et S2 du procédé de fabrication sont mises en œuvre à l’échelle des plaques. L’étape S3 de collage direct hydrophile est mis en œuvre selon l’approche puce à plaque, ou puce à puce, autrement dit après le découpage de la première puce et/ou le découpage de la deuxième puce. L’assemblage de puces électroniques et son procédé de fabrication ne sont pas limités aux modes de réalisation décrits ci-dessus. Les premier et deuxième modes de réalisation de l’assemblage peuvent notamment être combinés en un troisième mode de réalisation, dans lequel les premiers plots 31 sont formés d’un seul et même matériau supraconducteur et dans lequel les deuxièmes plots 32 comprennent chacun un empilement de couches supraconductrices, ou inversement. Assemblage (100) de puces électroniques comprenant : une première puce (10) et une deuxième puce (20) superposées et reliées électriquement et mécaniquement entre elles, chacune des première et deuxième puces (10, 20) comprenant une première face (10a, 20a) et une deuxième face (10b, 20b) opposée à la première face, la première face (10a) de la première puce (10) étant disposée en regard de la première face (20a) de la deuxième puce (20) ; une pluralité de premiers plots d’interconnexion supraconducteurs (31) disposés sur la première face (10a) de la première puce (10) et présentant dans une première direction (X) un premier pas de répétition (P X1 ) inférieur ou égal à 10 µm ; et une pluralité de deuxièmes plots d’interconnexion supraconducteurs (32) disposés sur la première face (20a) de la deuxième puce (20) et présentant dans la première direction (X) un deuxième pas de répétition (P X 2 ) égal au premier pas de répétition (P X1 ) ; dans lequel les premiers plots d’interconnexion supraconducteurs (31) sont en contact direct avec les deuxièmes plots d’interconnexion supraconducteurs (32) ; et dans lequel la première face (10a) de la première puce (10) et la première face (20a) de la deuxième puce (20) sont séparées par un espace (G) vide de matière solide. Assemblage (100) selon la revendication 1, dans lequel les premiers plots d’interconnexion supraconducteurs (31) sont collés aux deuxièmes plots d’interconnexion supraconducteurs (32) par collage direct hydrophile. Assemblage (100) selon l’une des revendications 1 et 2, dans lequel les premiers plots d’interconnexion supraconducteurs (31) présentent un troisième pas de répétition (P Y 1 ) dans une deuxième direction (Y) sécante à la première direction (X) et dans lequel les deuxièmes plots d’interconnexion supraconducteurs (32) présentent dans la deuxième direction (Y) un quatrième pas de répétition (P Y2 ) égal au troisième pas de répétition (P Y 1 ). Assemblage (100) selon la revendication 3, dans lequel le troisième pas de répétition (P Y 1 ) est inférieur ou égal à 10 µm. Assemblage (100) selon l’une des revendications 3 et 4, dans lequel le troisième pas de répétition (P Y 1 ) est égal au premier pas de répétition (P X 1 ). Assemblage (100) selon l’une quelconque des revendications 1 à 5, dans lequel les premiers plots d’interconnexion supraconducteurs (31) et/ou les deuxièmes plots d’interconnexion supraconducteurs (32) sont constitués d’un seul et même matériau supraconducteur. Assemblage (100) selon l’une quelconque des revendications 1 à 5, dans lequel les premiers plots d’interconnexion supraconducteurs (31) et/ou les deuxièmes plots d’interconnexion supraconducteurs (32) comprennent chacun un empilement d’au moins une première couche supraconductrice et d’au moins une deuxième couche supraconductrice, ladite au moins une première couche supraconductrice étant formée d’un premier matériau supraconducteur et ladite au moins une deuxième couche supraconductrice étant formée d’un deuxième matériau supraconducteur différent du premier matériau supraconducteur. Assemblage (100) selon la revendication 7, dans lequel le premier matériau supraconducteur et le deuxième matériau supraconducteur sont choisis de sorte à former au moins une interface de désadaptation acoustique. Assemblage (100) selon l’une des revendications 7 et 8, dans lequel les premiers plots d’interconnexion supraconducteurs (31) et/ou les deuxièmes plots d’interconnexion supraconducteurs (32) comprennent un empilement de plusieurs premières couches supraconductrices et plusieurs deuxièmes couches supraconductrices en alternance. Assemblage (100) selon l’une quelconque des revendications 1 à 9, dans lequel la première puce (10) est un circuit quantique et la deuxième puce (20) est un circuit de lecture et de contrôle du circuit quantique. Assemblage (100) selon l’une quelconque des revendications 1 à 9, dans lequel la première puce (10) est un capteur bolométrique infrarouge et la deuxième puce (20) est un circuit de multiplexage ou un circuit de lecture du capteur bolométrique infrarouge. Assemblage (100) selon l’une quelconque des revendications 1 à 11, dans lequel le premier pas de répétition (P X 1 ) est compris entre 1 µm et 7 µm. Procédé de fabrication d’un assemblage (100) de puces électroniques comprenant une première puce (10) et une deuxième puce (20) superposées et reliées électriquement et mécaniquement entre elles, chacune des première et deuxième puces (10, 20) comprenant une première face (10a, 20a) et une deuxième face (10b, 20b) opposée à la première face, le procédé comprenant les étapes suivantes : former (S1) une pluralité de premiers plots d’interconnexion supraconducteurs (31) sur la première face (10a) de la première puce (10), les premiers plots d’interconnexion supraconducteurs (31) présentant dans une première direction (X) un premier pas de répétition (P X1 ) inférieur ou égal à 10 µm ; former (S2) une pluralité de deuxièmes plots d’interconnexion supraconducteurs (32) sur la première face (20a) de la deuxième puce (20), les deuxièmes plots d’interconnexion supraconducteurs (32) présentant dans la première direction (X) un deuxième pas de répétition (P X 2 ) égal au premier pas de répétition (P X1 ) ; assembler (S3) la première puce (10) et la deuxième puce (20) par collage direct hydrophile, en mettant en contact les premiers plots d’interconnexion supraconducteurs (31) avec les deuxièmes plots d’interconnexion supraconducteurs (32), de sorte que la première face (10a) de la première puce (10) et la première face (20a) de la deuxième puce (20) soient disposées en regard et séparées par un espace (G) vide de matière solide. Procédé selon la revendication 13, dans lequel la formation des premiers plots d’interconnexion supraconducteurs (31) comprend les sous-étapes suivantes : former (S1-1) une couche supraconductrice (51) sur la première face (10a) de la première puce (10) ; polir (S1-2) la couche supraconductrice (51) de sorte à obtenir une rugosité de surface inférieure à 0,5 nm ; former (S1-3) un masque de gravure (53) sur la couche supraconductrice (51) ; graver (S1-4) la couche supraconductrice (51) à travers le masque de gravure (53) ; et retirer le masque de gravure (53). Procédé selon la revendication 14, comprenant en outre : avant la formation (S1-1) de la couche supraconductrice (51), le dépôt d’une couche barrière (52) sur la première face (10a) de la première puce (10) ; et après la gravure (S1-4) de la couche supraconductrice (51), la gravure de la couche barrière (52). Procédé selon la revendication 15, dans lequel la couche supraconductrice (51) comprend du niobium et la couche barrière (52) est en nitrure de titane. Procédé selon l’une quelconque des revendications 14 à 16, comprenant en outre : entre le polissage (S1-2) de la couche supraconductrice (51) et la formation (S1-3) du masque de gravure (53), le dépôt d’une couche de protection sur la couche supraconductrice (51) ; avant la gravure (S1-4) de la couche supraconductrice (51), la gravure de la couche de protection à travers le masque de gravure (53) pour exposer la couche supraconductrice (51) ; et après le retrait du masque de gravure (53), le retrait de la couche de protection.