Brevet FR3160538A1 — publié le 20250926

Un circuit intégré comprend : un dispositif semi-conducteur haute tension comprenant une première région dopée, une deuxième région dopée et une région de dérive située entre la première région dopée et la deuxième région dopée ; une pluralité de couches métalliques empilées ; une structure métallique chevauchant la région de dérive ; une structure de plaques de champ agencée entre la structure métallique et la région de dérive, la structure de plaques de champ comprenant un ensemble de plaques de champ flottantes, et une paire de plaques de champ, comprenant des première et deuxième plaques de champ, la paire de plaques de champ chevauchant l’ensemble de plaques de champ flottantes ; et la première plaque de champ et la deuxième plaque de champ étant séparées par un espace, l’espace étant agencé en diagonale sur la région de dérive. [Fig. 4B] PLAQUE DE CHAMP AMÉLIORÉE L’invention concerne des plaques de champ améliorées, et en particulier des plaques de champ améliorées dans des circuits intégrés avec un dispositif semi-conducteur haute tension. CONTEXTE DE L’INVENTION Les dispositifs semi-conducteurs haute tension (HT) latéraux dans des circuits intégrés sont utilisés pour des convertisseurs CA/CC et des commutateurs de puissance. Par exemple, les transistors MOS à double diffusion latérale (LDMOS) sont employés pour des applications haute tension (HT) dans des circuits intégrés. La fiabilité et les caractéristiques de claquage des LDMOS dépendent de la région de dérive (la région faiblement dopée entre le drain et la source). Les lignes métalliques situées au-dessus de la région de dérive peuvent y altérer considérablement la distribution du champ électrique et, ainsi, réduire la tension de claquage ou encore avoir un impact négatif sur les performances du dispositif. Cela restreint la liberté de conception du circuit intégré et peut demander des connexions hors puce (par exemple un câblage filaire). Koicho Endo (Toshiba), « Power Semiconductor Integrated Circuit Device Without Concentration of Electric Field », US005315139A, juin 1993, propose une résistance placée entre la région de dérive HT et la couche de câblage passant au-dessus de celle-ci. Cependant, la résistance introduit un courant de fuite indésirable dans le dispositif HT lors de l’utilisation de couches existantes du processus CMOS donné, telles que la couche de poly-Si. Akio Nakagawa et al. (Toshiba), « Planar Semiconductor Device having High Breakdown Voltage », US005086332A, septembre 1989, décrit comment réduire les fuites grâce à un polysilicium semi-isolant spécial (SIPOS). Cependant, le SIPOS demande des étapes de fabrication supplémentaires et les fuites demeurent importantes, surtout à haute température. Tomohide Terashima (Mitsubishi), « Structure for Preventing Electric Field Concentration in Semiconductor Device », EP 00461877A2, décembre 1991, décrit des bandes de plaques de champ agencées de manière à obtenir un champ électrique uniforme par couplage capacitif entre elles. Une petite ligne métallique peut alors être passée sur les plaques de champ, si le couplage capacitif entre cette ligne métallique et les plaques de champ est négligeable par rapport au couplage entre les plaques de champ. RÉSUMÉ Des aspects de l’invention concernent des circuits intégrés tels que décrits dans les revendications annexées. En variante, des aspects de l’invention peuvent être définis par l’un quelconque des paragraphes numérotés suivants. 1. Circuit intégré comprenant : un dispositif semi-conducteur haute tension comprenant une première région dopée, une deuxième région dopée et une région de dérive située entre la première région dopée et la deuxième région dopée ; une pluralité de couches métalliques empilées ; une structure métallique chevauchant la région de dérive ; une structure de plaques de champ agencée entre la structure métallique et la région de dérive, la structure de plaques de champ comprenant : un ensemble de plaques de champ flottantes, et une paire de plaques de champ polarisées, la paire de plaques de champ polarisées chevauchant l’ensemble de plaques de champ flottantes. 2. Circuit intégré selon le paragraphe 1, dans lequel ledit ensemble de plaques de champ flottantes sont formées dans une couche de polysilicium ou une première couche métallique de ladite pluralité de couches métalliques empilées. 3. Circuit intégré selon le paragraphe 1 ou 2, dans lequel ladite paire de plaques de champ polarisées sont formées dans une deuxième couche métallique de ladite pluralité de couches métalliques empilées. 4. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel les plaques de champ flottantes ont une dimension étendue agencée sensiblement perpendiculairement à un courant traversant la région de dérive lors de l’utilisation. 5. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel les plaques de champ flottantes ont une forme rectangulaire. 6. Circuit intégré selon le paragraphe 5, dans lequel la forme rectangulaire présente un côté court dont la dimension va de 1 µm à 5 µm, et un côté long dont la dimension va de 1 µm à 10 mm. 7. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel la paire de plaques de champ polarisées comprend une première plaque de champ reliée électriquement à un point basse tension, et une deuxième plaque de champ reliée électriquement à un point haute tension. 8. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel la première plaque de champ est reliée électriquement à la première région dopée, et la deuxième plaque de champ est reliée électriquement à la deuxième région dopée. 9. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel la première plaque de champ et la deuxième plaque de champ sont séparées par un espace dans la couche métallique, et dans lequel l’espace est agencé en diagonale sur la région de dérive. 10. Circuit intégré selon le paragraphe 9, dans lequel l’espace a une largeur allant de 0,5 µm à 5 µm. 11. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel la paire de plaques de champ polarisées recouvre une zone sensiblement rectangulaire, et dans lequel chacune des première et deuxième plaques de champ a une forme triangulaire. 12. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel la paire de plaques de champ polarisées est agencée par rapport à l’ensemble de plaques de champ flottantes de telle façon qu’un potentiel électrique augmente de manière sensiblement linéaire, d’une première plaque de champ flottante située le plus près de la deuxième région dopée vers une dernière plaque de champ flottante située le plus près de la première région dopée. 13. Circuit intégré selon l’un quelconque des paragraphes précédents, comprenant en outre une ou plusieurs paires supplémentaires de plaques de champ polarisées agencées sur la région de dérive et chevauchant l’ensemble de plaques de champ flottantes. 14. Circuit intégré selon le paragraphe 13, dans lequel l’espace entre les plaques de champ de la paire de plaques de champ polarisées et un espace entre les plaques de champ des une ou plusieurs paires supplémentaires de plaques de champ polarisées forment ensemble un motif en zigzag sur la région de dérive. 15. Circuit intégré comprenant : un dispositif semi-conducteur haute tension comprenant une première région dopée, une deuxième région dopée et une région de dérive située entre la première région dopée et la deuxième région dopée ; une pluralité de couches métalliques empilées ; une structure métallique chevauchant la région de dérive ; et une structure de plaques de champ agencée entre la structure métallique et la région de dérive, ladite structure de plaques de champ comprenant une couche métallique délimitant une fente. 16. Circuit intégré selon le paragraphe 15, dans lequel ladite fente sépare la couche métallique en deux parties et dans lequel chaque partie assure une couverture métallique continue sur la région de dérive. 17. Circuit intégré selon le paragraphe 15 ou 16, dans lequel ladite couche métallique est formée dans une couche de ladite pluralité de couches métalliques empilées. 18. Circuit intégré selon le paragraphe 15, 16 ou 17, dans lequel ladite couche métallique est située dans Métal 4 ou Métal 5 de ladite pluralité de couches métalliques empilées. 19. Circuit intégré selon l’un quelconque des paragraphes 15 à 18, dans lequel la fente a une dimension de largeur allant de 1 µm à 5 µm. 20. Circuit intégré selon l’un quelconque des paragraphes 15 à 19, dans lequel la fente a un axe longitudinal sensiblement perpendiculaire à une direction allant de ladite première région dopée à ladite deuxième région dopée. 21. Circuit intégré selon l’un quelconque des paragraphes 15 à 20, dans lequel la fente est positionnée sensiblement à mi-chemin entre ladite première région dopée et ladite deuxième région dopée. 22. Circuit intégré selon l’un quelconque des paragraphes 15 à 21, dans lequel la fente est située sous la structure métallique. 23. Circuit intégré selon le paragraphe 22, dans lequel ladite fente est la seule fente, formée dans ladite couche métallique, à être située sous la structure métallique. 24. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel ladite structure métallique recouvre complètement ladite région de dérive. 25. Circuit intégré selon l’un quelconque des paragraphes précédents, dans lequel ladite structure métallique recouvre complètement ladite structure de plaques de champ. 26. Dispositif à circuit intégré comprenant : un circuit intégré selon l’un quelconque des paragraphes précédents ; une région haute tension comprenant le dispositif semi-conducteur haute tension dudit circuit intégré ; et une région basse tension comprenant une pluralité de dispositifs semi-conducteurs basse tension ; et dans lequel ladite pluralité de couches métalliques empilées comprend des lignes métalliques configurées pour fournir des connexions électriques au dispositif semi-conducteur haute tension et à la pluralité de dispositifs semi-conducteurs basse tension. Des modes de réalisation spécifiques sont décrits ci-dessous en référence aux dessins. La FIG. 1 montre une vue de dessus schématique d’un circuit intégré ; La FIG. 2 montre une coupe schématique d’un dispositif semi-conducteur HT ; La FIG. 2 montre le même dispositif HT, pourvu d’une ligne métallique dans la quatrième couche métallique au-dessus de la région de dérive ; La FIG. 3 montre une vue en perspective schématique d’une structure de plaques de champ ; La FIG. 4 montre une vue de dessus schématique d’une structure de plaques de champ et d’une partie d’un dispositif semi-conducteur HT ; La FIG. 4 montre une autre vue de dessus schématique de la structure de plaques de champ ; La FIG. 4 montre une coupe schématique du dispositif semi-conducteur HT, comprenant la structure de plaques de champ ; La FIG. 5 montre une vue de dessus schématique d’un dispositif HT comprenant une structure de plaques de champ ; La FIG. 6 montre une vue de dessus schématique d’un dispositif semi-conducteur HT de grande surface ; La FIG. 7 montre une vue de dessus schématique d’une autre structure de plaques de champ ; La FIG. 8 montre une coupe schématique d’un dispositif semi-conducteur HT, comprenant une structure de plaques de champ ; La FIG. 9 montre une coupe schématique d’un dispositif semi-conducteur HT, comprenant une structure de plaques de champ ; et Les figures 10A et 10B montrent des graphiques représentant l’évolution de la tension de claquage du drain à la source. DESCRIPTION DÉTAILLÉE La FIG. 1 montre une vue de dessus schématique d’un circuit intégré 2 (par exemple un convertisseur CA/CC) présentant une région HT 4 comprenant deux transistors LDMOS 6, comprenant une source 8, un drain 10 et une région de dérive 12 entre eux. Le circuit intégré 2 comprend en outre une région basse tension (BT) 14 comprenant une pluralité de dispositifs BT 16. Les régions HT 4 et BT 14 sont formées sur la même plaquette semi-conductrice. Les dispositifs BT 16 sont généralement des dispositifs CMOS formés selon des procédés CMOS conventionnels. Les dispositifs BT comprennent généralement des transistors, des diodes, des résistances et des condensateurs. Afin d’éviter des densités de champ électrique élevées dans la région de dérive 12, aucune ligne ni connexion métallique ne chevauche cette région de dérive 12. Il est donc nécessaire de prévoir des connexions au plot de drain 10 externes. Celles-ci sont par exemple souvent réalisées au moyen d’un câblage filaire aux plots de connexion métalliques. Cela implique des étapes de fabrication supplémentaires, des connexions plus longues et des points de défaillance potentiels supplémentaires. La FIG. 2 montre une coupe schématique d’un dispositif semi-conducteur HT 18 (par exemple un LDMOS). Ce dispositif semi-conducteur HT 18 peut être le transistor LDMOS 6 décrit ci-dessus en lien avec la FIG. 1 . Le dispositif 18 comprend une région de source 20, une région de drain 22 et une région de dérive 24 entre elles. Le dispositif 18 comprend une pluralité de couches métalliques 26a à 26d (seules les couches 26a à 26c sont représentées sur les figures 2A et 2B, tandis que les couches 26a à 26d sont représentées sur la FIG. 4 ). Les couches métalliques sont : Métal 1 (Métal un) 26a (le plus proche de la couche semi-conductrice sous-jacente), Métal 2 (Métal deux) 26b, Métal 3 (Métal trois) 26c et Métal 4 (Métal quatre) 26d. Les couches métalliques 26a à 26d sont généralement formées selon un processus CMOS back-end-of-line (BEOL) pour former un empilement dorsal. Les couches métalliques 26a à 26d sont séparées par des couches interdiélectriques (comprenant par exemple de l’oxyde de silicium) et reliées par des trous d’interconnexion 28 traversant ces couches interdiélectriques. Les lignes de champ électrique 30 (lignes en pointillés) sont réparties de manière sensiblement uniforme dans et au-dessus de la région de dérive 24. La couche active de silicium, comprenant les régions de source 20 et de drain 22, est située sur un substrat 25, pouvant par exemple être un substrat de silicium ou un substrat de silicium sur isolant (SOI). La FIG. 2 montre le même dispositif HT 18, toutefois pourvu d’une ligne métallique 32 dans la troisième couche métallique 26c (Métal 3) sur la région de dérive 24. La ligne métallique 32 déforme les lignes de champ électrique 30 et crée des régions de forte densité de champ électrique. Des régions locales de forte densité de champ peuvent réduire la tension de claquage. Dans l’exemple illustré, la ligne métallique 32 est reliée à la borne haute (correspondant à la région de drain 22) du dispositif HT latéral et repousse le champ électrique vers la borne basse (correspondant à la région de source 20), y créant une zone de forte densité de champ. Pour résoudre au moins partiellement ce problème, la présente invention propose une structure de plaques de champ située entre la région de dérive et toute ligne métallique surjacente. Cette structure de plaques de champ protège la région de dérive et permet une distribution plus uniforme du champ électrique sous la ligne métallique. La FIG. 3 montre une vue en perspective schématique d’une structure de plaques de champ 34 et un graphique de la tension le long d’une direction longitudinale (x) par rapport à cette structure de plaques de champ 34. La structure de plaques de champ comprend un ensemble de plaques de champ flottantes 35 dans une première couche 36 (par exemple Poly ou Métal 1) et une paire de plaques de champ polarisées 38 chevauchant les plaques de champ flottantes 35 dans une deuxième couche 39 (par exemple Métal 1, Métal 2 ou Métal 3). La paire de plaques de champ polarisées 38 comprend une première plaque de champ 40 reliée à un point basse tension (par exemple à la source) et une deuxième plaque de champ 42 reliée à un point haute tension (par exemple au drain). Par exemple, si les plaques de champ flottantes 35 sont situées dans la couche Poly, la paire de plaques de champ polarisées peut être située dans la couche Métal 1, et le routage métallique peut être situé dans la couche Métal 2 et au-dessus. Si les plaques de champ flottantes sont situées dans Métal 1, la paire de plaques de champ polarisées 38 peut être située dans Métal 2 et le routage métallique peut être situé dans Métal 3 et au-dessus. La couche Poly est la même que celle dans laquelle se trouve le polysilicium de grille. Les plaques de champ flottantes 35 peuvent par conséquent être formées lors des mêmes étapes de processus permettant le dépôt et la structuration que pour le polysilicium de grille du dispositif. Les première et deuxième plaques de champ 40 et 42 présentent une forme sensiblement triangulaire et sont séparées par un espace 48. Ces formes triangulaires présentent un coin à angle droit et recouvrent ensemble une zone sensiblement rectangulaire. L’espace 48 s’étend en diagonale sur l’ensemble de plaques de champ flottantes 35. L’angle de l’espace 48 par rapport à la longueur (axe x) peut aller de 30° à 60°. L’espace 48 peut mesurer de 2 µm à 4 µm. En raison de contraintes d’usinage et de fabrication, la forme sensiblement triangulaire peut avoir une extrémité sensiblement plate ou arrondie. L’ensemble de plaques de champ flottantes 35 peuvent comprendre des bandes rectangulaires de métal ou de polysilicium. Les bandes sont agencées dans le sens de la longueur (x), leur axe longitudinal étant orienté dans le sens de la largeur (y). La dimension étendue des bandes peut être comprise entre 1 µm et 10 mm et couvre généralement toute la largeur du LDMOS sous-jacent. L’espace ou écartement entre les bandes peut aller de 0,5 µm à 5 µm. Ainsi qu’il ressort du graphique au bas de la FIG. 3 , la tension parcourant les plaques de champ flottantes 35 augmente dans la direction x. La première plaque de champ flottante 35 (à l’extrême gauche) est en grande partie recouverte par la première plaque de champ 40 (reliée au point basse tension), tandis que la dernière plaque de champ flottante 35 (à l’extrême droite) est en grande partie recouverte par la deuxième plaque de champ 42 (reliée au point haute tension). La FIG. 4 montre une vue de dessus schématique d’une structure de plaques de champ 34 et d’une partie d’un dispositif semi-conducteur HT 18. La structure de plaques de champ 34 est représentée en transparence (par ses contours), permettant de visualiser les régions semi-conductrices sous-jacentes. La structure de plaques de champ 34 peut être la structure de plaques de champ 34 décrite en lien avec la FIG. 3 ci-dessus. Le dispositif 18 comprend une région de source 20, une région de drain 22 et une région de dérive 24 entre elles. La structure de plaques de champ 34 recouvre la région de dérive 24. Il ressort qu’un ensemble de plaques de champ flottantes 35 est agencé dans la direction x sur la région de dérive 24, entre la région de source 20 et la région de drain 22. Les plaques de champ flottantes 35 ont une forme rectangulaire et leur dimension étendue est sensiblement orientée dans la direction y (la direction de la largeur de la région de dérive 24). Les plaques de champ flottantes 35 ont une largeur 46 (selon x) et un écartement 44. Une paire de plaques de champ polarisées 38 sont agencées sur les plaques de champ flottantes 35. La paire 38 comprend une première plaque de champ 40 en forme de triangle rectangle et une deuxième plaque de champ 42 en forme de triangle rectangle correspondant. Les première et deuxième plaques de champ sont séparées par un espace 48. Une ligne métallique 32 traverse la structure de plaques de champ 34. La FIG. 4 montre la même vue de dessus schématique que la FIG. 4 , mais avec des éléments opacifiés de la structure de plaques de champ 34 pour illustrer leur position respective. Pour faciliter la compréhension, les figures 4A et 4B montrent des plaques de champ 40 et 42 triangulaires qui recouvrent une surface plus grande que les plaques de champ flottantes 35 sous-jacentes. Toutefois, dans des modes de réalisation préférés, la paire de plaques de champ polarisées peut être de même largeur que l’ensemble de plaques de champ flottantes et couvrir sensiblement la même surface sur la région de dérive 24. La FIG. 4 montre une coupe schématique du dispositif semi-conducteur HT 18 comprenant la structure de plaques de champ 34 des figures 3, 4A et 4B. Le dispositif HT comprend quatre couches métalliques empilées 26a à 26d (Métal 1 à Métal 4) séparées par des couches diélectriques. La première couche métallique 26a est directement reliée à la région de source 20 et à la région de drain 22. Les plaques de champ flottantes 35 sont également situées dans la première couche métallique 26a, et la paire de plaques de champ polarisées 38 (comprenant la première plaque de champ 40 et la deuxième plaque de champ 42) est située dans la deuxième couche métallique 26b. La ligne métallique 32, sur la région de dérive 24, est située dans la troisième couche métallique 26c. La ligne métallique 32 peut recouvrir entièrement la région de dérive 24. La structure de plaques de champ prévoit également l’ajout d’autres lignes métalliques et un routage dans la quatrième couche métallique 26d, voire des niveaux de couches métalliques plus élevés selon le processus CMOS employé. L’avantage de ce mode de réalisation, et des modes de réalisation associés, est qu’il permet d’avoir un revêtement métallique complet sur le dessus du dispositif. Par exemple, la ligne métallique 32 et/ou d’autres lignes métalliques ou le routage dans la quatrième couche métallique 26d ou des niveaux de couches métalliques plus élevés peuvent recouvrir entièrement la région de dérive 24 et/ou les plaques métalliques flottantes 35 et/ou la paire de plaques de champ polarisées 38. Le dispositif semi-conducteur HT 18 comprend ou est situé sur un substrat 25. Le substrat 25 peut par exemple être un substrat silicium sur isolant (SOI), silicium sur saphir ou GaN sur Si. La largeur de la paire de plaques de champ polarisées 38 (direction y) peut être réglée, dans une certaine mesure, en ajustant l’angle de l’espace compris entre les plaques 40 et 42. Cependant, pour les dispositifs HT de dimensions de l’ordre du millimètre, la paire de plaques de champ polarisées 38 peut être une cellule unitaire répétée pour couvrir une zone plus vaste. L’espace entre des plaques de plusieurs cellules unitaires peut alors former un motif en zigzag. La dimension longitudinale des plaques de champ flottantes 35 peut être étendue pour couvrir la largeur (direction y) de la région de dérive 24, et le nombre de plaques flottantes 35 peut être augmenté pour couvrir la longueur (direction x) de ladite région de dérive 24. La FIG. 5 montre une vue de dessus schématique d’une structure de plaques de champ 34 comprenant deux paires de plaques de champ polarisées 38a et 38b, comprenant des plaques respectives 40a, 42a et 40b, 42b. Les plaques de champ polarisées 38a, 38b chevauchent des plaques de champ flottantes 35. Des plaques voisines (par exemple 40a et 40b) reliées à la même tension peuvent être constituées à partir d’une seule pièce d’une couche métallique. Autrement dit, il peut n’y avoir aucune ligne ou marqueur physique entre elles. La FIG. 6 montre une vue de dessus schématique d’un dispositif semi-conducteur HT 18 doté d’une structure de plaques de champ 34. Le dispositif 18 présente une configuration multi-doigts comprenant six doigts (agencement S-D-S-D-S-D-S), mais la structure de plaques de champ peut être configurée pour un dispositif différent comportant un seul doigt (S-D) ou un nombre différent de doigts. Le dispositif semi-conducteur HT 18 peut être l’un des transistors LDMOS 6 décrits ci-dessus en référence à la FIG. 1 . La région de dérive 24 s’étend entre la région de source 20 et la région de drain 22, reliées respectivement aux contacts de source 8 et de drain 10. Des rangées de paires de plaques de champ polarisées 38 sont agencées de manière à recouvrir la région de dérive. Les plaques de champ flottantes sous-jacentes ne sont pas représentées. L’espace 48 entre les plaques de champ polarisées 38 comprend un motif en zigzag. Dans certains modes de réalisation, la structure de plaques de champ 34 recouvre sensiblement la totalité du dispositif semi-conducteur HT 18, ce qui permet un routage métallique libre sur le dispositif. La fente présentant cette configuration, en diagonale et en ligne droite, il se produit une distribution de potentiel quasi-linéaire par paliers (voir par exemple le graphique de la FIG. 3 décrite ci-dessus), donnant lieu à un champ électrique sensiblement uniforme. Une modification de la forme de la fente permet une distribution de potentiel non linéaire. Le champ électrique résultant peut ainsi être librement ajusté. Par exemple, le champ électrique peut être déplacé vers la gauche ou vers la droite. Cela peut être particulièrement avantageux pour couvrir des parties courbes de la région de dérive, telles que la région entourant le drain 10 de la FIG. 1 décrite ci-dessus. Dans ces extrémités en forme de piste de course de la région de dérive (également dénommées zones de terminaison), l’obtention d’une uniformité du champ électrique peut s’avérer difficile, mais la structure de plaques de champ ici décrite offre une solution possible. La FIG. 7 montre une vue de dessus schématique d’un dispositif semi-conducteur HT 18 doté d’une structure de plaques de champ 34. La structure de plaques de champ 34 comprend un ensemble de plaques de champ flottantes 35 et une paire de plaques de champ polarisées 38. La paire de plaques de champ polarisées 38 comprend une première plaque de champ 40 reliée à un point basse tension (par ex. la source) et une deuxième plaque de champ 42 reliée à un point haute tension (par ex. le drain). L’espace 48 entre les plaques de champ 40 et 42 présente une forme incurvée, assurant une variation non linéaire du potentiel au niveau des plaques de champ flottantes 35 dans la direction x. Une variante de solution propose une structure de plaques de champ comprenant une couche métallique sur la région de dérive et dotée d’une fente sensiblement droite et ne nécessitant pas de bandes de champ flottantes sous-jacentes. La fente divise la couche métallique en deux parties (deux plaques de champ), l’une étant reliée à la borne basse tension et l’autre à la borne haute tension du dispositif semi-conducteur HT. La longueur des plaques de champ ne dépasse de préférence pas sensiblement une hauteur de la couche métallique sur la région de dérive. Cette solution peut donc être plus efficace pour les dispositifs dont la région de dérive est de moindre longueur (correspondant à des tensions plus faibles). Cette limitation dépend de la technologie CMOS mise en œuvre, c’est-à-dire du nombre de couches métalliques et de l’épaisseur du diélectrique intercouche. La FIG. 8 montre une coupe schématique d’un dispositif HT 52 comprenant une structure de plaques de champ 54 comprenant une couche métallique 56 pourvue d’une fente 58 unique, sur la région de dérive 24, sensiblement au milieu de celle-ci. Hormis la fente 58, la couche métallique 56 couvre toute la longueur de la région de dérive 24 (et peut également couvrir toute la largeur de cette région 24). La fente 58 est sensiblement perpendiculaire à la direction de la largeur (y) du dispositif HT 52. La structure de plaques de champ 54 est située dans la troisième couche métallique 26c (Métal 3), mais, selon la longueur de la région de dérive, il peut être nécessaire de l’agencer dans une couche métallique plus basse ou plus élevée (par ex. Métal 4 ou Métal 5) ou toute autre couche conductrice telle que poly-Si, pour assurer une distribution du champ électrique suffisamment uniforme. La fente 58 peut présenter une largeur de 1 µm à 5 µm. La structure de plaques de champ 54 est normalement reliée à la région de drain et de source par les couches métalliques sous-jacentes 26a à 26b et les trous d’interconnexion 28. L’avantage de ce mode de réalisation, et des modes de réalisation associés, est qu’il permet d’obtenir un revêtement métallique complet sur le dessus du dispositif. Par exemple, la ligne métallique 32 et/ou d’autres lignes métalliques ou le routage dans la quatrième couche métallique 26d, ou des niveaux de couches métalliques plus élevés peuvent recouvrir entièrement la région de dérive 24 et/ou la structure de plaques de champ 54. La FIG. 9 montre une coupe schématique d’un dispositif semi-conducteur HT 18 (par exemple un LDMOS), doté d’une structure de plaques de champ 54 comprenant une couche métallique 56 pourvue d’une seule fente 58. Le dispositif semi-conducteur HT 18 peut être le transistor LDMOS 6 décrit ci-dessus en lien avec la FIG. 1 . Le dispositif 18 comprend une région de source 20, une région de drain 22 et une région de dérive 24 entre elles. Le dispositif 18 comprend une pluralité de couches métalliques 26a à 26d : Métal 1 (Métal un) 26a (le plus proche de la couche semi-conductrice sous-jacente), Métal 2 (Métal deux) 26b, Métal 3 (Métal trois) 26c et Métal 4 (Métal quatre) 26d. Les couches métalliques 26a à 26d sont généralement formées selon un processus CMOS back-end-of-line (BEOL) pour former un empilement dorsal. Les couches métalliques 26a à 26d sont séparées par des couches interdiélectriques (comprenant par exemple de l’oxyde de silicium) et reliées par des trous d’interconnexion 28 traversant les couches interdiélectriques. La structure de plaques de champ 54 assure une répartition sensiblement uniforme des lignes de champ électrique 30 (lignes en pointillés) dans et au-dessus de la région de dérive 24. Les figures 10A et 10B montrent des graphiques représentant l’évolution de la tension de claquage du drain à la source (BVdss) pour les deux modes de réalisation différents décrits ci-dessus en comparaison d’un dispositif NMOS nu (sans structure de plaques de champ). La FIG. 10 représente Δ BVdss en fonction de la tension appliquée à une plaque métallique située dans la quatrième couche métallique (Métal 4) sur la région de dérive pour un dispositif NMOS de 155 V. Comme on peut le constater, le mode de réalisation mettant en œuvre l’ensemble de plaques de champ flottantes et une paire de plaques de champ triangulaires polarisées ainsi que le mode de réalisation mettant en œuvre une fente centrale offrent une amélioration significative par rapport au dispositif NMOS nu. Cet effet est particulièrement notable à haute tension (155 V et 400 V sur le graphique). La FIG. 10 représente Δ BVdss en fonction de la tension appliquée à une plaque métallique située dans la quatrième couche métallique (Métal 4) sur la région de dérive pour un dispositif NMOS de 290 V. Dans ce cas, le mode de réalisation à plaques de champ triangulaires offre de meilleures performances que le mode de réalisation à fente centrale, mais ces deux modes de réalisation sont supérieurs à un cas dépourvu de plaques de champ. Les modes de réalisation décrits permettent un revêtement métallique complet sur le dessus du dispositif. Cela favorise une conception améliorée des dispositifs de forte puissance. Les modes de réalisation décrits permettent non seulement la mise en œuvre de petits fils de liaison pour les « signaux » entourés de grandes structures pour les protéger, mais permettent aussi de connecter de grandes structures métalliques, polygones et/ou couches complètes pour obtenir une connexion à faible résistance ohmique et/ou une faible résistance thermique. Dans l’ensemble, les modes de réalisation ici décrits donnent un circuit intégré (CI) comprenant une région haute tension comprenant un dispositif semi-conducteur haute tension (par ex. un FET LDMOS) comprenant une première région dopée, une deuxième région dopée et une région de dérive située entre la première et la deuxième région dopée, et une région basse tension comprenant une pluralité de dispositifs semi-conducteurs basse tension. Le circuit comprend en outre une pluralité de couches métalliques empilées (par ex. six couches métalliques) comprenant des lignes métalliques configurées pour assurer les liaisons électriques au dispositif semi-conducteur haute tension et à la pluralité de dispositifs semi-conducteurs basse tension. Une structure métallique chevauche la région de dérive. Le circuit comprend en outre une structure de plaques de champ agencée entre la structure métallique et la région de dérive, la structure de plaques de champ comprenant un ensemble de plaques de champ flottantes dans une première couche et une paire de plaques de champ polarisées dans une deuxième couche, la paire de plaques de champ polarisées chevauchant l’ensemble de plaques de champ flottantes. Le dispositif peut être une diode PIN latérale, dont la première région dopée est la région de type N qui est une région de cathode du dispositif, et la deuxième région dopée est la région de type P qui est une région d’anode du dispositif. Le dispositif peut également être un transistor LDMOS, dans lequel la première région dopée est une région de drain et la deuxième région dopée est une région de source. En variante, le dispositif peut être un transistor à effet de champ à jonction (JFET), un transistor bipolaire à grille isolée (IGBT) ou un autre transistor HT, tel qu’un transistor bipolaire HT latéral. Pour un transistor, la première région dopée peut être une région de collecteur ou de drain, et la deuxième région dopée peut être une région d’émetteur ou de source. Pour une diode, la première région dopée peut être une région de cathode et la deuxième région dopée peut être une région d’anode. La première région dopée peut être une région de type N reliée à un point ou borne haute tension (HT), et la deuxième région dopée peut être une région dopée de type P reliée à un point ou borne basse tension (BT). Lorsque le dispositif est un dispositif bipolaire (par ex. un IGBT), les première et deuxième régions dopées peuvent avoir le même type de dopage. Par exemple, les première et deuxième régions dopées peuvent être toutes deux de type P. La structure métallique peut être une ligne ou une plaque métallique et peut être reliée indirectement à la première ou à la deuxième région dopée. Par exemple, la structure métallique peut être une ligne métallique large (à faible résistance) transportant une tension élevée vers la première région dopée (par ex. vers le drain d’un LDMOS). Afin de réduire la résistance, la structure métallique peut recouvrir une majeure partie de la région de dérive. La structure métallique pourrait normalement déformer et concentrer les lignes de champ électrique dans la région de dérive, affectant ainsi négativement le comportement au claquage du dispositif semi-conducteur haute tension. La structure de plaques de champ entre la ligne métallique et la région de dérive atténue ce phénomène et peut assurer une répartition uniforme du champ électrique dans la région de dérive. La pluralité de couches métalliques empilées peut comprendre Métal 1, Métal 2, Métal 3, Métal 4, Métal 5 et Métal 6 ; Métal 1 étant plus proche du silicium sous-jacent et des régions semi-conductrices dopées. Le dispositif peut comprendre plus ou moins de couches métalliques, en fonction de la technologie employée. Par exemple, la technologie CMOS 28 nm peut permettre jusqu’à douze couches métalliques. Métal 6 peut représenter la couche métallique supérieure, la plus éloignée verticalement du silicium. Métal 1 peut être directement relié aux régions semi-conductrices dopées (par ex. aux première et deuxième régions dopées) et relié à Métal 2 et aux autres couches métalliques de ladite pluralité par des trous d’interconnexion. Les première et deuxième régions dopées peuvent être formées dans une couche active de silicium (par ex. une couche de silicium épitaxial) sur un substrat. Le substrat peut être un substrat de silicium ou un substrat SOI comprenant une couche d’oxyde enterré (BOX). Dans d’autres modes de réalisation, le substrat peut être de type silicium sur saphir ou GaN sur Si. Les plaques de champ flottantes peuvent présenter une dimension étendue, agencée sensiblement perpendiculairement au courant traversant la région de dérive lors de l’utilisation. Par exemple, les plaques de champ flottantes peuvent être des bandes agencées perpendiculairement à l’espace existant entre la source et le drain d’un transistor. La région de dérive peut comprendre une zone sensiblement rectangulaire dont un côté se trouve au niveau d’une première interface avec la première région dopée et un deuxième côté, opposé, se trouve au niveau d’une deuxième interface avec la deuxième région dopée. Les plaques de champ flottantes peuvent alors être agencées parallèlement aux premier et deuxième côtés. Les plaques de champ flottantes peuvent avoir une forme sensiblement rectangulaire. Généralement, toutes les plaques de champ flottantes de l’ensemble sont de mêmes dimensions. Par exemple, chaque plaque de champ peut avoir la même largeur et la même longueur. L’ensemble peut s’étendre depuis le dessus de la deuxième région dopée jusqu’au dessus de la première région dopée, de manière à couvrir ainsi sensiblement la totalité d’une longueur de la région de dérive. L’ensemble peut également être présent uniquement sur les régions de dérive si la source et le drain s’étendent légèrement à l’intérieur des régions de dérive, formant ainsi de courtes plaques de champ source et drain. La dimension étendue (selon l’axe y) des plaques de champ flottantes est au moins suffisante pour couvrir la structure métallique sur la région de dérive. Généralement, la dimension étendue va de 1 µm à 10 mm, selon la largeur de la région de dérive. La forme rectangulaire présente une petite dimension (selon x) allant de 1 µm à 5 µm. Un espace entre des plaques de champ flottantes voisines peut aller de 1 µm à 5 µm. La paire de plaques de champ polarisées peut comprendre une première plaque de champ reliée électriquement à un point basse tension et une deuxième plaque de champ reliée électriquement à un point haute tension. La paire de plaques de champ polarisées peut comprendre une première plaque de champ reliée électriquement à la première région dopée et une deuxième plaque de champ reliée électriquement à la deuxième région dopée. Les première et deuxième plaques de champ sont séparées par un espace (par ex. une fente rectangulaire) dans la deuxième couche, et l’espace peut être agencé en diagonale sur la région de dérive. Par « diagonale », on entend que l’espace forme un angle avec la dimension de la largeur de la région de dérive. La région de dérive peut comprendre une zone rectangulaire, et l’espace peut s’étendre diagonalement sur cette zone rectangulaire, en formant des méandres ou en zigzag. Par exemple, dans un mode de réalisation, l’espace s’étend depuis le dessus d’un coin de la région de dérive jusqu’à un coin diagonalement opposé. L’angle formé par l’espace avec une direction de la largeur de la région de dérive peut aller de 30 à 60 degrés. L’espace peut avoir une largeur allant de 1 µm à 5 µm. La paire de plaques de champ polarisées peut couvrir une zone sensiblement rectangulaire, par exemple, chacune des première et deuxième plaques de champ présentant une forme sensiblement triangulaire (dite également « forme en coin »). Par exemple, chaque plaque de champ de la paire peut avoir la forme d’un triangle rectangle. Les hypoténuses peuvent se faire face, formant un espace entre elles. En raison de contraintes de fabrication, la forme triangulaire peut présenter des extrémités plates ou arrondies. Les bords de la forme triangulaire le long de la diagonale (par ex. le bord formant l’hypoténuse) peuvent être irréguliers. Par exemple, la structuration en motif peut être contrainte à des mouvements linéaires selon x et y, créant une diagonale en escalier. La zone rectangulaire peut recouvrir entièrement (à l’exception de l’emplacement de l’espace) l’ensemble sous-jacent de plaques de champ flottantes. La paire de plaques de champ polarisées peut être agencée par rapport à l’ensemble de plaques de champ flottantes de telle façon qu’un potentiel électrique augmente de manière sensiblement linéaire, d’une première plaque de champ flottante située le plus près de la deuxième région dopée vers une dernière plaque de champ flottante située le plus près de la première région dopée. La première couche (qui comprend l’ensemble de plaques de champ flottantes) peut être la couche Poly-Si, Métal 1 ou Métal 2 de la pluralité de couches métalliques empilées. Par exemple, l’ensemble de plaques de champ flottantes peut être formé dans la couche de polysilicium (par ex. la même couche de polysilicum que celle servant à former la couche Poly de grille d’un transistor), la couche métallique la plus proche du silicium sous-jacent ou la couche métallique située juste après la plus proche du silicium sous-jacent, par exemple. La deuxième couche (qui comprend la paire de plaques de champ polarisées) peut être la couche Métal 1, Métal 2 ou Métal 3 de ladite pluralité de couches métalliques empilées (en fonction de la couche dans laquelle se trouvent les plaques de champ flottantes). La paire de plaques de champ polarisées est de préférence située dans la couche métallique directement au-dessus de la couche contenant les plaques de champ flottantes. Cela étant, il ne peut se trouver aucune autre couche métallique entre la première et la deuxième couche. D’autres modes de réalisation ici décrits peuvent donner un circuit intégré (CI) comprenant une région haute tension comprenant un dispositif semi-conducteur haute tension (par ex. un FET LDMOS) comprenant une première région dopée, une deuxième région dopée et une région de dérive située entre la première et la deuxième région dopée, et une région basse tension comprenant une pluralité de dispositifs semi-conducteurs basse tension. Le circuit comprend en outre une pluralité de couches métalliques empilées (par ex. six couches métalliques) comprenant des lignes métalliques configurées pour assurer les liaisons électriques au dispositif semi-conducteur haute tension et à la pluralité de dispositifs semi-conducteurs basse tension. Une structure métallique est reliée au dispositif semi-conducteur haute tension et chevauche la région de dérive. Le circuit comprend en outre une structure de plaques de champ agencée entre la structure métallique et la région de dérive, la structure de plaques de champ comprenant une couche métallique continue pourvue d’une fente située sous la structure métallique. La deuxième région dopée peut être reliée à la région basse tension. La fente sépare la couche métallique en deux parties (deux plaques de champ). Une première partie peut être reliée à la première région dopée et une deuxième partie à la deuxième région dopée. Les deux parties de la couche métallique sont continues sur la région de dérive, mais d’autres parties de la couche métallique peuvent être utilisées et comprennent d’autres connexions métalliques latéralement distantes de la région de dérive. La fente est généralement unique et peut être située sensiblement au centre de la région de dérive (par ex. à équidistance de la source et du drain). Dans d’autres modes de réalisation, la fente peut être située entre 40 % et 60 % du centre. La largeur de la fente peut aller de 1 à 5 µm, en est de préférence comprise entre 2 µm et 4 µm. La structure de plaques de champ peut être située dans les couches Métal 4 ou Métal 5 de la pluralité de couches métalliques empilées. Par exemple, la pluralité de couches métalliques empilées peut inclure six couches métalliques et la structure de plaques de champ peut être située dans la deuxième couche métallique en partant du haut, tandis que la structure métallique peut être située dans Métal 6 (la couche métallique supérieure). La hauteur requise pour la structure de plaques de champ dépend de la longueur de la région de dérive. Pour une région de dérive courte, on peut utiliser une couche métallique plus basse (par ex. Métal 2 ou Métal 3), ce qui offre une plus grande liberté de routage métallique, car il y a davantage de couches métalliques disponibles sur la structure de plaques de champ. Pour un dispositif présentant une région de dérive longue, une couche métallique plus haute peut être nécessaire. La hauteur de la structure de plaques de champ peut être supérieure ou égale à la moitié de la longueur de la région de dérive. Bien que des modes de réalisation spécifiques de l’invention aient été décrits ci-dessus, il est entendu que l’invention peut être mise en œuvre autrement que de la manière décrite. Les descriptions ci-dessus sont données à titre illustratif et non limitatif. L’homme du métier comprendra que des modifications peuvent être apportées à l’invention décrite sans sortir du cadre des revendications ci-dessous. Chaque caractéristique divulguée ou illustrée dans le présent fascicule peut être incorporée dans l’invention, seule ou dans toute combinaison appropriée avec toute autre caractéristique ici divulguée ou illustrée. Circuit intégré comprenant : un dispositif semi-conducteur haute tension comprenant une première région dopée, une deuxième région dopée et une région de dérive située entre la première région dopée et la deuxième région dopée ; une pluralité de couches métalliques empilées ; une structure métallique chevauchant la région de dérive ; une structure de plaques de champ agencée entre la structure métallique et la région de dérive, la structure de plaques de champ comprenant un ensemble de plaques de champ flottantes, et une paire de plaques de champ, comprenant des première et deuxième plaques de champ, la paire de plaques de champ chevauchant l’ensemble de plaques de champ flottantes ; et la première plaque de champ et la deuxième plaque de champ étant séparées par un espace, et l’espace étant agencé en diagonale sur la région de dérive. Circuit intégré selon la revendication 1, dans lequel ledit ensemble de plaques de champ flottantes est formé dans une couche de polysilicium ou une première couche métallique de ladite pluralité de couches métalliques empilées. Circuit intégré selon la revendication 1 ou la revendication 2, dans lequel ladite paire de plaques de champ est formée dans une deuxième couche métallique de ladite pluralité de couches métalliques empilées. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel les plaques de champ flottantes ont une dimension étendue agencée sensiblement perpendiculairement à un courant traversant la région de dérive lors de l’utilisation. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel les plaques de champ flottantes ont une forme rectangulaire. Circuit intégré selon la revendication 5, dans lequel la forme rectangulaire présente un côté court dont la dimension va de 1 µm à 5 µm, et un côté long dont la dimension va de 1 µm à 10 mm. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel la paire de plaques de champ comprend une première plaque de champ reliée électriquement à un point basse tension, et une deuxième plaque de champ reliée électriquement à un point haute tension. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel la première plaque de champ est reliée électriquement à la première région dopée, et la deuxième plaque de champ est reliée électriquement à la deuxième région dopée. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel la première plaque de champ et la deuxième plaque de champ sont formées à partir d’une couche de ladite pluralité de couches métalliques empilées. Circuit intégré selon la revendication 9, dans lequel l’espace a une largeur allant de 0,5 µm à 5 µm. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel la paire de plaques de champ recouvre une zone sensiblement rectangulaire, et dans lequel chacune des première et deuxième plaques de champ a une forme triangulaire. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel la paire de plaques de champ sont agencées par rapport à l’ensemble de plaques de champ flottantes de telle façon qu’un potentiel électrique augmente de manière sensiblement linéaire, d’une première plaque de champ flottante située le plus près de la deuxième région dopée vers une dernière plaque de champ flottante située le plus près de la première région dopée. Circuit intégré selon l’une quelconque des revendications précédentes, comprenant en outre une ou plusieurs paires supplémentaires de plaques de champ agencées sur la région de dérive et chevauchant l’ensemble de plaques de champ flottantes. Circuit intégré selon la revendication 13, dans lequel l’espace entre les plaques de champ de la paire de plaques de champ et un espace entre des plaques de champ des une ou plusieurs paires supplémentaires de plaques de champ forment ensemble un motif en zigzag sur la région de dérive. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel ladite paire de plaques de champ sont des plaques de champ polarisées. Circuit intégré comprenant : un dispositif semi-conducteur haute tension comprenant une première région dopée, une deuxième région dopée et une région de dérive située entre la première région dopée et la deuxième région dopée ; une pluralité de couches métalliques empilées ; une structure métallique chevauchant la région de dérive ; et une structure de plaques de champ agencée entre la structure métallique et la région de dérive, ladite structure de plaques de champ comprenant une couche métallique qui est reliée auxdites première et deuxième régions dopées et qui délimite une fente ; la fente étant située sous la structure métallique ; et la fente étant la seule fente, formée dans ladite couche métallique, à être située sous la structure métallique. Circuit intégré selon la revendication 16, dans lequel ladite fente sépare la couche métallique en deux parties et dans lequel chaque partie assure une couverture métallique continue sur la région de dérive. Circuit intégré selon la revendication 16 ou 17, dans lequel ladite couche métallique est formée dans une couche de ladite pluralité de couches métalliques empilées. Circuit intégré selon la revendication 16, 17 ou 18, dans lequel ladite couche métallique est située dans Métal 4 ou Métal 5 de ladite pluralité de couches métalliques empilées. Circuit intégré selon l’une quelconque des revendications 16 à 19, dans lequel la fente a une dimension de largeur allant de 1 µm à 5 µm. Circuit intégré selon l’une quelconque des revendications 16 à 20, dans lequel la fente a un axe longitudinal sensiblement perpendiculaire à une direction allant de ladite première région dopée à ladite deuxième région dopée. Circuit intégré selon l’une quelconque des revendications 16 à 21, dans lequel la fente est positionnée sensiblement à mi-chemin entre ladite première région dopée et ladite deuxième région dopée. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel ladite structure métallique recouvre complètement ladite région de dérive. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel ladite structure métallique recouvre complètement ladite structure de plaques de champ. Dispositif à circuit intégré comprenant : un circuit intégré selon l’une quelconque des revendications précédentes ; une région haute tension comprenant le dispositif semi-conducteur haute tension dudit circuit intégré ; et une région basse tension comprenant une pluralité de dispositifs semi-conducteurs basse tension ; et dans lequel ladite pluralité de couches métalliques empilées comprend des lignes métalliques configurées pour fournir des connexions électriques au dispositif semi-conducteur haute tension et à la pluralité de dispositifs semi-conducteurs basse tension.