Brevet FR3160809A1 — publié le 20251003

Véhicule de test et méthode de test pour des dispositifs microélectroniques L’invention porte sur un une structure de test (1) pour un transistor à grille (23) enterrée, comprenant : - Un substrat (20), - Une grille (23) en partie (24) enterrée dans le substrat (20), - Un diélectrique de grille (25) isolant la grille (23) du substrat (20), - Un premier contact (21) présentant une première extrémité (201) connectant un chemin de conduction (C) dans le substrat (20), - Un deuxième contact (22) présentant une deuxième extrémité (202) connectant le chemin de conduction (C), - Au moins une plaque de champ indépendante (231, 211, 221), non connectée à la grille (23) ou au premier contact (21) ou au deuxième contact (22), et disposée au-dessus du chemin de conduction (C). Une méthode de test est également proposée. Figure pour l’abrégé : Fig. 2 Véhicule de test et méthode de test pour des dispositifs microélectroniques La présente invention concerne le domaine de la microélectronique. Elle trouve pour application particulièrement avantageuse la caractérisation électrique de transistors de puissance. Un exemple d’application particulier concerne l’analyse de défaillance de transistors de puissance à grille enterrée à gaz bidimensionnel d’électrons (2DEG). ETAT DE LA TECHNIQUE Les structures de transistors latéraux de type métal-oxyde-semiconducteur (MOS) présentent généralement une grille enterrée ou semi-enterrée dont les flancs participent au chemin de conduction. Les flancs de la grille peuvent être typiquement inclinés ou verticaux. Différentes architectures de transistors de puissance latéraux à base de silicium, de carbure de silicium ou de nitrure de gallium sont par exemple divulguées dans les documents « SiC Trench MOSFET With Shielded Fin-Shaped Gate to Reduce Oxide Field and Switching Loss, IEEE Electron Device Letters, Volume: 37, Issue: 10, Oct. 2016 p.1324 – 1327 » et « The trench power MOSFET: Part I - History, technology, and prospects, IEEE Transactions on Electron Devices, Volume: 64, Issue: 3, March 2017 p. 674 – 691 ». Pour améliorer la tenue en tension de ces transistors de puissance, des plaques de champ connectées respectivement à la grille, à la source et au drain du transistor sont généralement utilisées. Malgré ces éléments structurels, les fortes contraintes en tension appliquées à ces transistors de puissance, par exemple une tension à l’état bloquant de l’ordre de 300V à 400V pendant plusieurs dizaines de minutes, peuvent conduire à des défaillances. Le piégeage de charges, la dégradation structurelle au sein du transistor peuvent générer différents courants de fuite, voire un claquage du transistor, lors de l’utilisation de ces transistors dans des conditions sévères d’utilisation. L’étude et la compréhension des mécanismes conduisant à la défaillance des transistors de puissance sont des enjeux importants pour le développement de ces technologies. Les méthodes classiques de caractérisation électrique des transistors de puissance sont notamment basées sur le suivi de la tension de seuil et les éventuelles dérives de cette tension de seuil dans le temps, et sur la mesure de résistance dynamique à l'état passant. Ces méthodes ne permettent pas de déterminer clairement les phénomènes de piégeage de charges parasites au sein du transistor. Elles ne permettent pas non plus d’identifier l’origine locale du claquage dans les transistors. Il est difficile de dissocier et d’étudier séparément les différents mécanismes de défaillance avec ces méthodes. Un objet de la présente invention est de proposer une méthode et une structure de test surmontant les inconvénients mentionnés ci-dessus. En particulier, un objet de la présente invention est de proposer une structure de test permettant de déterminer l’origine locale et la nature des mécanismes de défaillance dans un transistor de puissance latéral. Un autre objet de la présente invention est de proposer une méthode de test mettant en œuvre une telle structure de test. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. RESUME Pour atteindre cet objectif, selon un mode de réalisation on prévoit une structure de test comprenant un transistor à grille enterrée, ledit transistor comprenant : Un substrat à base d’au moins un matériau semiconducteur, Une grille présentant une partie enterrée dans le substrat, Un diélectrique de grille isolant électriquement la grille du substrat, Un premier contact, par exemple une source, situé d’un premier côté de la grille et présentant une première extrémité connectant un chemin de conduction dans le substrat, Un deuxième contact, par exemple un drain, situé d’un deuxième côté de la grille, opposé au premier côté, et présentant une deuxième extrémité connectant le chemin de conduction dans le substrat, Avantageusement, la structure de test comprend au moins une plaque de champ indépendante, dite de test, non connectée à la grille ou au premier contact ou au deuxième contact, séparée du substrat et disposée au-dessus du chemin de conduction entre les premier et deuxième contacts. La ou les plaques de champ indépendantes permettent de moduler localement le champ électrostatique apparaissant dans le transistor en fonctionnement. Cela permet de sonder électriquement différentes zones du transistor, en particulier le long du chemin de conduction. Cela permet de mesurer la distribution de champ électrostatique au sein du transistor, notamment à partir de la mesure des courants de fuite à travers les plaques de champ indépendantes, qui présentent des caractéristiques courant/champ connues. Au contraire, l’état de la technique se base généralement uniquement sur des simulations par éléments finis pour estimer la répartition du champ électrostatique au sein du transistor. Chaque plaque de champ indépendante peut avantageusement être polarisée indépendamment des contacts et de la grille du transistor. Cela permet d’étudier séparément les effets liés à chaque plaque de champ indépendante. Les courants de fuite, les charges parasites et plus généralement les instabilités du transistor peuvent être étudiés et mesurés localement. La polarisation d’une ou plusieurs plaques de champ indépendantes peut également permettre de reproduire la signature d’une défaillance, et remonter à l’origine locale de cette défaillance. La structure de test selon l’invention permet donc avantageusement de déterminer localement l’origine et la nature des mécanismes de défaillance dans un transistor de puissance latéral. Selon un autre aspect de l’invention, on prévoit un procédé de test mettant en œuvre une structure de test selon le mode de réalisation exposé plus haut, comprenant les étapes suivantes : Polariser la grille et les premier et deuxième contacts, de façon à reproduire une situation d’utilisation réelle du transistor, Polariser l’au moins une plaque de test de façon à moduler localement le champ électrostatique dans la structure de test, Varier la polarisation de l’au moins une plaque de test de façon à reproduire ou étudier une situation de dégradation ou de claquage du transistor. Les avantages de la structure de test cités plus haut s’appliquent mutatis mutandis au procédé de test. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée de modes de réalisation de cette dernière qui sont illustrés par les dessins d’accompagnement suivants dans lesquels : FIG. 1 La FIG. 1 illustre schématiquement, en coupe transverse, un transistor à grille enterrée comprenant des plaques de champ selon l’art antérieur. FIG. 2 La FIG. 2 illustre schématiquement, en coupe transverse, une structure de test selon un mode de réalisation de la présente invention. [ FIG. 3 La FIG. 3 illustre schématiquement, en coupe transverse, une structure de test selon un autre mode de réalisation de la présente invention. FIG. 4 La FIG. 4 illustre schématiquement, en vue de dessus, une structure de test selon un autre mode de réalisation de la présente invention. FIG. 5 La FIG. 5 illustre schématiquement, en vue de dessus, un transistor à grille enterrée comprenant des plaques de champ selon l’art antérieur. FIG. 6 FIG. 7 FIG. 8 FIG. 9 Les figures 6 à 9 illustrent schématiquement, en vue de dessus, une structure de test selon différents modes de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs des différentes couches, et les dimensions des différents motifs (grille, source, drain etc) ne sont pas représentatives de la réalité. DESCRIPTION DÉTAILLÉE Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement : Selon un exemple, la structure de test comprend une pluralité de plaques de champ indépendantes, dites de test, non connectées à la grille ou au premier contact ou au deuxième contact, séparées du substrat et disposées régulièrement au-dessus du chemin de conduction entre les premier et deuxième contacts de sorte à mailler la structure de test. Ce maillage de plaques de champ indépendantes permet de sonder précisément la distribution du champ électrostatique dans la structure de test comprenant le transistor à étudier. Cela permet également de moduler localement le champ électrostatique et de générer localement des dégradations ou des défaillances, par exemple afin de reproduire la signature d’une défaillance dans une situation d’utilisation donnée du transistor. Selon un exemple, chaque plaque de test est connectée à un contact de test dédié. Cela permet de polariser indépendamment chaque plaque de test. Selon un exemple, chaque plaque de test est configurée pour moduler localement la distribution de champ électrostatique sous ladite plaque de test. Selon un exemple, au moins l’un parmi la grille et les premier et deuxième contacts est connecté à au moins une plaque de champ dite de dispositif. La structure de test vise à reproduire les caractéristiques d’un transistor de puissance latéral réel, qui comprend généralement de telles plaques de champ reliées à la grille et aux contacts. Selon un exemple, le premier contact est connecté à une première plaque de dispositif, le deuxième contact est connecté à une deuxième plaque de dispositif et la grille est connectée à une troisième plaque de dispositif. Selon un exemple, l’au moins une plaque de test est située au moins en partie sous les première et/ou deuxième plaques de dispositif. Cela permet d’accéder à une distribution de champ locale, à proximité du chemin de conduction du transistor, qui est généralement masquée par les plaques de dispositif. Selon un exemple, l’au moins une plaque de test et la troisième plaque de dispositif sont situées sur un même plan, typiquement sur différentes portions du diélectrique de grille. La troisième plaque de dispositif est par exemple « morcelée » de façon à former l’au moins une plaque de test. L’au moins une plaque de test est au plus proche du chemin de conduction, au même niveau que la troisième plaque de dispositif. Selon un exemple, la structure de test comprend une première plaque de test déconnectée du premier contact, configurée pour remplacer au moins en partie une première plaque de dispositif connectée au premier contact, une deuxième plaque de test déconnectée du deuxième contact, configurée pour remplacer au moins en partie une deuxième plaque de dispositif connectée au deuxième contact, une troisième plaque de test déconnectée de la grille, configurée pour remplacer au moins en partie une troisième plaque de dispositif connectée à la grille. La structure de test peut typiquement conserver le design des première et deuxième plaques de dispositif pour former les première et deuxième plaques de test, en isolant électriquement les première et deuxième plaques de dispositif respectivement des premier et deuxième contacts. Selon un exemple, la première plaque de test reproduit au moins en partie la forme de la première plaque de dispositif. Selon un exemple, la deuxième plaque de test reproduit au moins en partie la forme de la deuxième plaque de dispositif. Selon un exemple, la troisième plaque de test reproduit au moins en partie la forme de la troisième plaque de dispositif. La structure de test vise à reproduire au mieux la structure réelle de transistor, de façon à étudier des comportements similaires à ceux se produisant lors des situations de fonctionnement réelles. Selon un exemple, le transistor à grille enterrée comprend une couche barrière sur le substrat configurée pour former un gaz bidimensionnel d’électrons (2DEG) confiné sous ladite couche barrière, dans le substrat. Selon un exemple, le gaz 2DEG forme le chemin de conduction, les premier et deuxième contacts du transistor traversant ladite couche barrière. Le transistor à grille enterrée est typiquement de type HEMT. Selon un exemple, le substrat est à base de GaN et la couche barrière est à base de d’AlN et/ou d’AlGaN. Selon un exemple alternatif, le substrat est à base de silicium ou de carbure de silicium. Selon un exemple, l’ensemble des plaques de test est situé entre la grille et le deuxième contact. Le transistor n’est généralement pas symétrique, et la portion du chemin de conduction située entre la grille et le drain est généralement celle où survient le plus de défaillances associées à la circulation du courant de drain. Selon un exemple, la situation d’utilisation réelle du transistor est une situation de blocage du courant électrique entre les premier et deuxième contacts. Cela correspond à l’utilisation d’un transistor de puissance « normally off » (normalement bloqué). Selon un exemple, l’au moins une plaque de test comprend une pluralité de plaques de test réparties entre la grille et le deuxième contact. Selon un exemple, chaque plaque de test est polarisée indépendamment des autres plaques de test, la polarisation de chacune des plaques de test étant modulée dans le temps de façon à déterminer localement une apparition d’un ou plusieurs phénomènes de dégradation du transistor. Sauf incompatibilité, des caractéristiques techniques décrites en détail pour un mode de réalisation donné peuvent être combinées aux caractéristiques techniques décrites dans le contexte d’autres modes de réalisation décrits à titre exemplaire et non limitatif, de manière à former un autre mode de réalisation qui n’est pas nécessairement illustré ou décrit. Un tel mode de réalisation n’est évidemment pas exclu de l’invention. Dans le cadre de la présente invention, les architectures de transistors de puissance envisagées sont typiquement à grille enterrée dans le substrat. Elles sont parfois qualifiées de « latérales » ou se réfèrent à des « transistors de puissance latéraux ». Certaines de ces architectures sont plus particulièrement basées sur un principe de conduction par gaz bidimensionnel d’électrons (2DEG). Une telle architecture de transistor inclut la superposition de deux couches semi-conductrices ayant des bandes interdites différentes qui forment un puit quantique à leur interface. Des électrons sont confinés dans ce puits quantique pour former un gaz bidimensionnel d’électrons. Les transistors de type HEMT (acronyme de « High Electron Mobility transistor », qui signifie transistor à effet de champ à haute mobilité d'électrons), parfois également désignés par le terme de transistor à effet de champ à hétérostructure, sont des exemples de transistors basés sur cette architecture à gaz bidimensionnel d’électrons. Pour des raisons de tenue en puissance (en particulier à haute tension) et en température, le matériau semi-conducteur de ces transistors est de préférence choisi de façon à présenter une large bande d'énergie interdite. Parmi les transistors HEMT à large bande d’énergie interdite, les transistors à base de nitrure de gallium sont généralement préférés. Dans le cadre de la présente invention, le passage du courant est typiquement piloté par une grille polarisée positivement par rapport à la source. Cette grille peut être de type MOS ou MOSFET (acronyme anglais de « Metal Oxide Semiconductor Field Effect Transistor »). Dans ce cas, la grille métallique est isolée électriquement des couches semi-conductrices par un diélectrique de grille. D’autres compositions de grille peuvent être envisagées. Une particularité des architectures de transistors selon la présente invention est que la grille traverse le puit quantique au niveau duquel est confiné le gaz bidimensionnel d’électrons. La continuité du gaz bidimensionnel d’électrons est ainsi rompue par une tranchée dans laquelle est réalisée la grille MOS du transistor. Généralement, si la grille du transistor est mise à une tension supérieure à une tension seuil, la source et le drain sont connectés par le gaz bidimensionnel d’électrons et le transistor est dit passant. Si la grille du transistor est mise à une tension inférieure à la tension seuil, la source et le drain ne sont plus connectés et le transistor est dit bloqué. Les transistors HEMT à grille enterrée envisagés dans le cadre de l’invention sont de préférence à l’état bloqué lorsque la grille n’est pas polarisée. Ce type de fonctionnement de transistor est couramment désigné par « normally off » (normalement bloqué). Il est précisé que, dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre », « sous-jacent », en « vis-à-vis » et leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact, soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément. Par exemple et de façon connue en soi dans le domaine des transistors de type HEMT à base de GaN, une fine couche en AlN peut être intercalée entre deux couches semi-conductrices en GaN et en AlGaN. Une couche peut par ailleurs être composée de plusieurs sous-couches d’un même matériau ou de matériaux différents. On entend par un substrat, un empilement, une couche, « à base » d’un matériau A, un substrat, un empilement, une couche comprenant ce matériau A uniquement ou ce matériau A et éventuellement d’autres matériaux, par exemple des éléments d’alliage et/ou des éléments dopants. Les gammes de dopage associées aux différents types de dopage éventuellement indiqués dans la présente demande sont les suivantes : dopage p++ ou n++ : supérieur à 1 x 10 20 cm -3 dopage p+ ou n+ : 1 x 10 18 cm -3 à 9 x 10 19 cm -3 dopage p ou n : 1 x 10 17 cm -3 à 1 x 10 18 cm -3 dopage intrinsèque ou non intentionnellement dopé: 1.10 15 cm -3 à 1.10 17 cm -3 Dans la présente demande, « structure de test » et « véhicule de test » sont employés en synonymes. Un repère de préférence orthonormé, comprenant les axes x, y, z est représenté sur les figures annexées. Lorsqu’un seul repère est représenté sur une même planche de figures, ce repère s’applique à toutes les figures de cette planche. Dans la présente demande de brevet, l’épaisseur d’une couche est prise selon une direction normale au plan d’extension principal de la couche. Ainsi, une couche présente typiquement une épaisseur selon z. Les termes relatifs « sur », « surmonte », « sous », « sous-jacent » se réfèrent à des positions prises selon la direction z. Les termes « vertical », « verticalement » se réfèrent à une direction selon z. Les termes « horizontal », « horizontalement » se réfèrent à une direction dans le plan xy. Un élément situé « à l’aplomb » ou « au droit d’» un autre élément signifie que ces deux éléments sont situés tous deux sur une même ligne perpendiculaire à un plan dans lequel s’étend principalement une face inférieure ou supérieure d’un substrat, c’est-à-dire sur une même ligne orientée verticalement sur les figures. Un exemple de transistor T à grille enterrée connu est illustré aux figures 1 et 5, respectivement en coupe transverse et en vue de dessus. L’architecture générale de ce transistor T de type HEMT comprend un premier contact, par exemple une source 21 et un deuxième contact, par exemple un drain 22 formés de part et d’autre d’un motif de grille ou grille 23. La grille 23 s’étend en partie au travers d’un empilement de couches 32, 31, jusque dans le substrat 20. Ce transistor T est basé sur un principe de conduction par gaz bidimensionnel d’électrons (2DEG). D’autres types de transistors à grille enterrée sont également envisageables. Le substrat 20 peut être un substrat à base de GaN. Des substrats connus de GaN sur saphir ou de GaN sur silicium peuvent typiquement être utilisés. Le support 10 peut ainsi comprendre de façon connue une partie massive en silicium et une ou plusieurs couches tampon intercalées entre la partie en silicium et le substrat 20 à base de GaN. Le substrat 20 est typiquement non intentionnellement dopé. Une couche barrière 31, typiquement à base d’AlGaN, est directement disposée en surface du substrat 20. Cette couche barrière 31 présente une épaisseur par exemple comprise entre 20 nm et 100 nm. De façon connue, un gaz bidimensionnel d’électrons se forme sous la couche barrière 31 à base d’AlGaN, dans le substrat 20 à base de GaN. Le gaz bidimensionnel d’électrons 2DEG est typiquement confiné à l’interface entre la couche barrière 31 à base d’AlGaN et le substrat 20 à base de GaN. Ce gaz bidimensionnel d’électrons 2DEG forme un chemin de conduction C dans le substrat 20. Une couche de passivation 32, par exemple à base de nitrure de silicium SiN, est typiquement disposée sur la couche barrière 31. Une couche d’encapsulation 33, par exemple à base d’oxyde de silicium SiO2, peut être typiquement formée sur la couche 32, entre les contacts 21, 22 et la grille 23, de manière à isoler les contacts et la grille entre eux, et pour planariser la structure. La grille 23 est typiquement disposée sur cet empilement de couches 31, 32, et comprend une partie 24 traversant l’empilement et s’étendant jusque dans le substrat 20, dite partie enterrée 24. La partie enterrée 24 présente typiquement des flancs sensiblement verticaux. La grille 23, 24 peut être à base d’un alliage métallique, par exemple à base d’or et/ou de platine et/ou de titane. Un diélectrique de grille 25 sépare typiquement la grille 23, 24 de l’empilement de couches 31, 32 et du substrat 20. Ce diélectrique de grille 25 est par exemple à base d’alumine Al2O3, et présente une épaisseur de l’ordre de quelques nanomètres à quelques dizaines de nanomètres, par exemple de l’ordre de 30 nm. La partie enterrée 24 de la grille 23 est configurée pour interrompre le gaz bidimensionnel d’électrons le long du chemin de conduction C. Le contrôle de la tension de grille Vg permet d’autoriser ou de bloquer le passage des électrons du gaz bidimensionnel d’électrons de part et d’autre de la grille 23. La tension de grille Vg permettant d’autoriser le passage des électrons est ici typiquement positive, par exemple comprise entre 0V et 15V. En l’absence de polarisation de la grille 23, ce type de transistor T est configuré de façon à ce que le passage des électrons soit bloqué. Ce type de transistor T est dit « normally off ». Les contacts source et drain 21, 22 présentent respectivement une extrémité 201, 202 directement au contact du substrat 20. Dans le transistor T connu, le contact source 21 est typiquement relié à une ou plusieurs plaques de champ 210. Le contact drain 22 est typiquement relié à une plaque de champ 220. La grille 23 est typiquement reliée à une plaque de champ 230 ( FIG. 5 ). La grille 23 et la ou les plaques de champ 230 forment typiquement un T en coupe transverse, comme illustré sur la FIG. 1 . La ou les plaques de champ 210 du contact source 21 couvrent en partie le chemin de conduction C et surmontent en partie les plaques de champ 230 de la grille 23. Cela permet d’améliorer la tenue en tension du transistor T. La ou les plaques de champ 220 du contact drain 22 couvrent en partie le chemin de conduction C, et surmontent en partie la plaque de champ 210 du contact source 21 et la plaque de champ 230 de la grille 23, entre le grille 23 et le drain 22. Cela permet d’améliorer encore la tenue en tension du transistor T. Comme illustré à la FIG. 2 , une structure de test 1 dédiée à l’étude des phénomènes de défaillance dans le transistor T est proposée. Cette structure de test 1 reprend sensiblement le design du transistor T et comprend des plaques de champ indépendantes 211, 221, 231. Selon une possibilité, la plaque 210 du transistor T illustré à la FIG. 1 est déconnectée du contact source 21 pour former la plaque de champ indépendante 211. La plaque 220 du transistor T illustré à la FIG. 1 est déconnectée du contact drain 22 pour former la plaque de champ indépendante 221. La plaque 230 du transistor T illustré à la FIG. 1 est morcelée pour former la plaque de champ indépendante 231. Dans cette configuration, la plaque de champ indépendante 211 conserve le design de la plaque 210 qu’elle remplace. La plaque de champ indépendante 221 conserve le design de la plaque 220 qu’elle remplace. La plaque de champ indépendante 231 complète le design initial de la plaque 230. La structure de test 1 conserve ainsi un design très proche de celui du transistor T illustré à la FIG. 1 . Cela permet de reproduire au mieux le comportement du transistor T en fonctionnement. L’analyse des défaillances en fonctionnement du transistor T, via la structure de test 1, est fiable et représentative des situations de défaillances réelles. Les plaques de champ indépendantes 211, 221, 231 sont typiquement reliées à des contacts de test dédiés (non illustrés). Cela permet de polariser indépendamment chacune des plaques de champ indépendantes 211, 221, 231. Il est ainsi possible de moduler la distribution de champ électrostatique pour détecter et déterminer un type de défaut, par exemple du piégeage ou un claquage, et le localiser. En particulier, le claquage peut se traduire par la détection d’un courant de fuite au travers d’une des plaques de champ indépendantes 211, 221, 231. Une première localisation du claquage est ainsi possible. Le piégeage de charges parasites, qui est lié à la présence de pièges dans la structure et à la distribution du champ électrostatique vis-à-vis de ces pièges, peut être plus facilement étudié via la structure de test 1. Plus généralement, les effets de chaque plaque de champ 210, 220, 230 sur les instabilités et les défaillances observées lors du fonctionnement du transistor de puissance peuvent être surveillés et analysés grâce à la substitution par les plaques de champ indépendantes 211, 221, 231. La structure de test 1 proposée dans la présente demande est donc à la fois polyvalente et efficace pour déterminer localement la ou les zones de claquage ou de piégeage, et pour améliorer le design du transistor de puissance. La FIG. 3 illustre un autre mode de réalisation où une pluralité de plaques de champ indépendantes 211, 221, 231, 232, 233, 234, 235 sont intégrées à la structure de test 1. Cela permet de sonder et/ou de moduler plus finement le champ électrostatique au sein de la structure de test 1. Selon une possibilité illustrée à la FIG. 3 , la plaque de champ indépendante 231 est dupliquée pour former les plaques de champ indépendantes 232, 233, 234, 235 régulièrement réparties le long du chemin de conduction, entre la grille 23 et le drain 22. Cela permet de mailler la structure de test 1 avec une plus grande résolution. La distribution de champ électrostatique peut ainsi être mieux comprise, et/ou mieux exploitée pour détecter ou reproduire certains mécanismes de défaillance. Les combinaisons de polarisation possibles augmentent en augmentant le nombre de plaques de champ indépendantes 211, 221, 231, 232, 233, 234, 235. Cela permet par exemple de simuler ou de reproduire une signature de défaillance observée dans un transistor de puissance réel. La FIG. 4 illustre en vue de dessus un autre mode de réalisation de la structure de test 1 comprenant également une pluralité de plaques de champ indépendantes 211, 231, 232, 233, 234, 235. Dans ce mode de réalisation, il apparaît que toutes les plaques de champ indépendantes 211, 231, 232, 233, 234, 235 ne présentent pas nécessairement une même dimension selon y. En particulier, la plaque de champ indépendante 231 s’apparente ici à une petite portion complémentaire de la plaque de champ 230. Elle peut être utilisée par exemple pour la détection tandis que les autres plaques de champ indépendantes 232, 233, 234, 235 peuvent être utilisées pour la modulation du champ électrostatique. Les figures 6 à 9 illustrent en vue de dessus d’autres modes de réalisation de la structure de test 1 comprenant également une pluralité de plaques de champ indépendantes 211, 231, 232, 233, 234, 235. La disposition et la forme de ces plaques de champ indépendantes 211, 231, 232, 233, 234, 235 peuvent varier en fonction des besoins de test ou d’étude. Les plaques de champ indépendantes 232, 233, 234, 235 peuvent être disposées transversalement à la direction x, comme illustré à la FIG. 7 , ou longitudinalement, comme illustré à la FIG. 8 . Elles peuvent mailler plus ou moins « ponctuellement » la zone active où se forme le chemin de conduction dans le substrat, comme illustré à la FIG. 9 . La structure de test 1 peut avantageusement être mise en œuvre pour étudier différents mécanismes de dégradation. Différents tests peuvent notamment être effectués. Selon une possibilité, les contacts source, drain, grille 21, 22, 23 du transistor de puissance sont polarisés de façon à ce que le transistor soit en situation de blocage. Les plaques de champ indépendantes 211, 221, 231, 232, 233, 234, 235 sont alors simplement utilisées pour surveiller les courants de fuite, et/ou pour mesurer localement les valeurs de potentiel électrostatique. Une autre possibilité consiste à polariser certaines plaques de champ indépendantes 211, 221, 231, 232, 233, 234, 235 de façon à générer volontairement une dégradation localisée dans la structure de test comprenant le transistor. Cela permet d’étudier plus précisément certains mécanismes de dégradation, par exemple en combinant cette méthode électrique à d’autres méthodes de caractérisation physiques. Une autre possibilité consiste à polariser les plaques de champ indépendantes 211, 221, 231, 232, 233, 234, 235 de façon à reproduire la signature d’une défaillance, par exemple une dégradation de la résistance à l’état passant, observée sur un transistor de puissance réel. Cette approche comparative permet également de connaître l’origine de la défaillance. Par exemple, pour étudier l’impact de la tension de grille sur les plaques de champ 211, 221, 231, 232, 233, 234, 235, le drain 22, la source 21, la grille 23 et les plaques de champ 211, 221, 231, 232, 233, 234, 235 sont d’abord maintenues à la masse. Une des plaques de champ 211, 221, 231, 232, 233, 234, 235 est ensuite polarisée durant un temps variable, typiquement compris entre 1µs et plusieurs centaines de secondes, à une tension typiquement comprise entre -10 V et +10V. Les différences de fonctionnement de la structure de test à l’état passant, avant et après polarisation, sont ensuite étudiées comparativement pour évaluer les effets de charge. Selon un autre exemple, pour étudier l’impact de la tension de drain sur les effets de charge dans une plaque de champ ciblée, la source est maintenue à la masse, la grille est polarisée à une tension typiquement comprise entre 0 et -2V (état off), l’une parmi les plaques de champ 211, 221, 231, 232, 233, 234, 235 est maintenue au potentiel de source (masse) et les autres plaques de champ 211, 221, 231, 232, 233, 234, 235 sont flottantes, le drain est polarisé à une tension comprise entre 10V et 600V (ou le maximum déterminé par la tenue en tension du dispositif). Cet état est maintenu pendant un temps variable typiquement compris entre 1µs et plusieurs centaines de secondes. Les différences de fonctionnement de la structure de test à l’état passant, avant et après polarisation, sont ensuite étudiées comparativement pour évaluer les effets de charge. Il apparaît que la structure de test 1 permet d’étudier avantageusement et de façon versatile et polyvalente différents mécanismes de fonctionnement et de défaillance des transistors de puissance latéraux. L’invention n’est pas limitée aux modes de réalisations précédemment décrits. Structure de test (1) comprenant un transistor à grille (23) enterrée, ledit transistor comprenant : Un substrat (20) à base d’au moins un matériau semiconducteur, Une grille (23) présentant une partie (24) enterrée dans le substrat (20), Un diélectrique de grille (25) isolant électriquement la grille (23) du substrat (20), Un premier contact (21), par exemple une source, situé d’un premier côté de la grille (23) et présentant une première extrémité (201) connectant un chemin de conduction (C) dans le substrat (20), Un deuxième contact (22), par exemple un drain, situé d’un deuxième côté de la grille (23), opposé au premier côté, et présentant une deuxième extrémité (202) connectant le chemin de conduction (C) dans le substrat (20), Ladite structure de test (1) étant caractérisée en ce qu’elle comprend : Au moins une plaque de champ indépendante (231, 211, 221), dite de test, non connectée à la grille (23) ou au premier contact (21) ou au deuxième contact (22), séparée du substrat (20) et disposée au-dessus du chemin de conduction (C) entre les premier et deuxième contacts (21, 22). Structure de test (1) selon la revendication précédente comprenant une pluralité de plaques de champ indépendantes (231, 232, 233, 234, 235, 211, 221), dites de test, non connectées à la grille (23) ou au premier contact (21) ou au deuxième contact (22), séparées du substrat (20) et disposées régulièrement au-dessus du chemin de conduction (C) entre les premier et deuxième contacts (21, 22) de sorte à mailler la structure de test. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle chaque plaque de test (231, 232, 233, 234, 235, 211, 221) est connectée à un contact de test dédié. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle chaque plaque de test (231, 232, 233, 234, 235, 211, 221) est configurée pour moduler localement la distribution de champ électrostatique sous ladite plaque de test. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle au moins l’un parmi la grille (23) et les premier et deuxième contacts (21, 22) est connecté à au moins une plaque de champ (210, 220, 230) dite de dispositif. Structure de test (1) selon la revendication précédente dans laquelle le premier contact (21) est connecté à une première plaque de dispositif (210), le deuxième contact (22) est connecté à une deuxième plaque de dispositif (220) et la gille (23) est connectée à une troisième plaque de dispositif (230), et dans laquelle l’au moins une plaque de test (231, 211, 221) est située au moins en partie sous les première et/ou deuxième plaques de dispositif (210, 220). Structure de test (1) selon la revendication précédente dans laquelle l’au moins une plaque de test (231) et la troisième plaque de dispositif (230) sont situées sur un même plan, typiquement sur différentes portions (250, 251, 252, 253, 254) du diélectrique de grille (25). Structure de test (1) selon l’une quelconque des revendications précédentes comprenant : une première plaque de test (211) déconnectée du premier contact (21), configurée pour remplacer au moins en partie une première plaque de dispositif (210) connectée au premier contact (21), une deuxième plaque de test (221) déconnectée du deuxième contact (22), configurée pour remplacer au moins en partie une deuxième plaque de dispositif (220) connectée au deuxième contact (22), une troisième plaque de test (231) déconnectée de la grille (23), configurée pour remplacer au moins en partie une troisième plaque de dispositif (230) connectée à la grille (23). Structure de test (1) selon la revendication précédente dans laquelle la première plaque de test (211) reproduit au moins en partie la forme de la première plaque de dispositif (210), et/ou la deuxième plaque de test (221) reproduit au moins en partie la forme de la deuxième plaque de dispositif (220), et/ou la troisième plaque de test (231) reproduit au moins en partie la forme de la troisième plaque de dispositif (230). Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle le transistor à grille (23) enterrée comprend une couche barrière (31) sur le substrat (20) configurée pour former un gaz bidimensionnel d’électrons (2DEG) confiné sous ladite couche barrière (31), dans le substrat (20), dans lequel le gaz 2DEG forme le chemin de conduction (C), les premier et deuxième contacts (21, 22) traversant ladite couche barrière (31). Structure de test (1) selon la revendication précédente dans laquelle le substrat (20) est à base de GaN et la couche barrière (31) est à base de d’AlN et/ou d’AlGaN. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle l’ensemble des plaques de test (231, 232, 233, 234, 235, 211, 221) est situé entre la grille (23) et le deuxième contact (22). Procédé de test mettant en œuvre une structure de test (1) selon l’une quelconque des revendications précédentes, comprenant les étapes suivantes : Polariser la grille (23) et les premier et deuxième contacts (11, 12), de façon à reproduire une situation d’utilisation réelle du transistor, Polariser l’au moins une plaque de test (231, 232, 233, 234, 235, 211, 221) de façon à moduler localement le champ électrostatique dans la structure de test (1), Varier la polarisation de l’au moins une plaque de test (231, 232, 233, 234, 235, 211, 221) de façon à reproduire ou étudier une situation de dégradation ou de claquage du transistor. Procédé selon la revendication précédente dans lequel la situation d’utilisation réelle du transistor est une situation de blocage du courant électrique entre les premier et deuxième contacts (21, 22). Procédé selon l’une quelconque des deux revendications précédentes dans lequel l’au moins une plaque de test comprend une pluralité de plaques de test (231, 232, 233, 234, 235, 211, 221) réparties entre la grille (23) et le deuxième contact (22), et dans lequel chaque plaque de test est polarisée indépendamment des autres plaques de test, la polarisation de chacune des plaques de test étant modulée dans le temps de façon à déterminer localement une apparition d’un ou plusieurs phénomènes de dégradation du transistor.