Brevet FR3160288A1 — publié le 20250919

Calculateur avionique comprenant une passerelle de communication. Le calculateur avionique (10) comprend un processeur (14) relié à un bus de communication (18) de type PCIe et intègre un commutateur (28) prévu pour permettre des communications de trames de données avec d’autres calculateurs avioniques. Le calculateur avionique (10) comprend une passerelle de communication (24) comprenant une première interface (23) de type PCIe reliée au processeur (14) et une deuxième interface (25) de type Ethernet reliée au commutateur (28). La passerelle (24) comprend une première file d’attente (30) de type FIFO prévue pour recevoir des données issues d’une voie de réception (23a) de la première interface et pour fournir en sortie des données à destination d’une voie de transmission (25a) de la deuxième interface. Un enregistrement d’une trame de données complète dans la première file d’attente (30) déclenche l’envoi de ladite trame de données sur la voie de transmission de données (25a) de la deuxième interface (25). Figure pour l’abrégé : Fig. 2 Calculateur avionique comprenant une passerelle de communication. L’invention est relative au domaine des calculateurs avioniques communiquant entre eux grâce à un réseau de communication de type Ethernet. De nombreux aéronefs modernes utilisent des calculateurs avioniques communiquant grâce à un réseau de communication de type Ethernet, utilisant en particulier un protocole de communication de type Ethernet commuté déterministe conforme au standard ARINC 664 part 7. Un calculateur avionique comporte alors au moins un port de communication de type Ethernet. De façon particulière, un calculateur avionique peut en outre intégrer un commutateur prévu pour permettre des communications de trames de données entre le calculateur avionique et d’autres calculateurs avioniques de l’aéronef via un tel réseau de communication embarqué de l’aéronef mettant en œuvre un protocole de communication de type Ethernet. Un tel calculateur avionique est par exemple divulgué par le document FR3103340. Dans un mode de réalisation, le calculateur avionique comprend un processeur relié à un bus de type PCI Express, aussi dénommé PCIe. Lorsque le commutateur est implanté sur une carte électronique distincte d’une carte électronique sur laquelle est implanté le processeur, il est envisagé d’utiliser une communication entre ces deux cartes électroniques au moyen du bus de type PCIe. Il existe alors un besoin de transmettre des données issues du bus de type PCIe vers le commutateur et réciproquement, tout en respectant des contraintes relatives au protocole de communication Ethernet, au protocole de communication sur le bus de type PCIe ainsi qu’à des capacités de traitement de données reçues par le processeur. La présente invention a notamment pour but d’apporter une solution à ce problème. Elle concerne un calculateur avionique prévu pour être installé à bord d’un aéronef, tel que : - le calculateur avionique intègre un commutateur prévu pour permettre des communications de trames de données entre le calculateur avionique et d’autres calculateurs avioniques de l’aéronef via un réseau de communication embarqué de l’aéronef mettant en œuvre un protocole de communication de type Ethernet ; et - le calculateur avionique comprend un processeur relié à un bus de communication de type PCIe. Le calculateur avionique est remarquable en ce qu’il comprend une première passerelle de communication comprenant une première interface de type PCIe reliée au processeur au moyen d’un bus de communication de type PCIe et une deuxième interface, de type Ethernet, reliée au commutateur, la première passerelle de communication étant telle que : - la première interface comprend une voie de réception et une voie de transmission de données ; - la deuxième interface comprend une voie de réception et une voie de transmission de données ; - la première passerelle de communication comprend une première file d’attente de type FIFO dimensionnée pour enregistrer une trame de données et prévue pour recevoir des données issues de la voie de réception de la première interface et pour fournir en sortie des données à destination de la voie de transmission de la deuxième interface ; et - la première passerelle de communication est configurée de telle façon qu’un enregistrement d’une trame de données complète dans la première file d’attente de type FIFO déclenche l’envoi de ladite trame de données sur la voie de transmission de données de la deuxième interface. Ainsi, la première passerelle de communication permet la communication de trames de données entre le processeur et le commutateur, et réciproquement, en utilisant le bus de type PCIe. L’utilisation de la première file d’attente de type FIFO permet de réaliser une adaptation entre une première vitesse de transmission des données sur le bus de type PCIe et une deuxième vitesse de transmission des données vers le commutateur. Dans un mode de réalisation : - la première file d’attente de type FIFO comprend une première zone mémoire et une deuxième zone mémoire, chacune dimensionnée pour enregistrer une trame de données ; - un enregistrement d’une trame de données complète dans la première file d’attente de type FIFO correspond à un enregistrement de la trame de données complète dans l’une parmi la première zone mémoire et la deuxième zone mémoire ; - la première passerelle de communication est configurée de telle façon que suite à un enregistrement d’une trame de données complète dans la première file d’attente de type FIFO, la première passerelle de communication vérifie si une lecture de l’autre parmi la première zone mémoire et la deuxième zone mémoire est en cours, attend si une lecture est en cours que cette lecture soit terminée, puis commande un échange de la première zone mémoire et de la deuxième zone mémoire ; et - la première passerelle de communication est configurée de telle façon que lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire et la deuxième zone mémoire, la première passerelle de communication commande l’envoi de ladite trame de données sur la voie de transmission de données de la deuxième interface. Dans un mode de réalisation : - la première passerelle de communication comprend une deuxième file d’attente de type FIFO dimensionnée pour enregistrer une trame de données et prévue pour recevoir des données issues de la voie de réception de la deuxième interface et pour fournir en sortie des données à destination de la voie de transmission de la première interface ; - la première passerelle de communication est configurée pour produire un signal d’horloge de cadencement ayant une fréquence dite de cadencement basée sur une horloge du bus de communication de type PCIe auquel est reliée la première interface de type PCIe de la première passerelle, le signal d’horloge de cadencement présentant des fronts de cadencement à ladite fréquence de cadencement ; et - la première passerelle de communication est configurée de telle façon que suite à un enregistrement d’une trame de données complète dans la deuxième file d’attente de type FIFO, la première passerelle de communication commande l’envoi de ladite trame de données sur la voie de transmission de données de la première interface après un front de cadencement du signal d’horloge de cadencement postérieur à l’enregistrement de la trame de données complète. De façon avantageuse, dans ce mode de réalisation : - la deuxième file d’attente de type FIFO comprend une première zone mémoire et une deuxième zone mémoire, chacune dimensionnée pour enregistrer une trame de données ; - un enregistrement d’une trame de données complète dans la deuxième file d’attente de type FIFO correspond à un enregistrement de la trame de données complète dans l’une parmi la première zone mémoire et la deuxième zone mémoire ; - la première passerelle de communication est configurée de telle façon que suite à un enregistrement d’une trame de données complète dans la deuxième file d’attente de type FIFO, la première passerelle de communication attend un front de cadencement du signal d’horloge de cadencement, puis vérifie si une lecture de l’autre parmi la première zone mémoire et la deuxième zone mémoire est en cours ou si une nouvelle écriture de ladite une parmi la première zone mémoire et la deuxième zone mémoire est en cours, attend si une lecture ou une écriture est en cours que cette lecture ou cette écriture soit terminée, puis commande un échange de la première zone mémoire et de la deuxième zone mémoire ; et - la première passerelle de communication est configurée de telle façon que lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire et la deuxième zone mémoire, la première passerelle de communication commande l’envoi de ladite trame de données sur la voie de transmission de données de la première interface. Dans un mode de réalisation, la première passerelle de communication est mise en œuvre dans un circuit logique de type FPGA comprenant un étage de parallélisation de données de type AXI en lien avec le bus de communication de type PCIe auquel est reliée la première interface de type PCIe de la première passerelle. De façon particulière, le commutateur est également mis en œuvre dans ledit circuit logique de type FPGA. Dans un mode de réalisation, la première interface de type PCIe de la première passerelle et le processeur sont reliés directement à un même bus de communication de type PCIe. Dans un mode de réalisation, le calculateur avionique comprend en outre une deuxième passerelle de communication comprenant une première interface de type PCIe reliée au processeur au moyen d’un premier bus de communication de type PCIe et une deuxième interface de type PCIe reliée à la première passerelle au moyen d’un deuxième bus de communication de type PCIe. De façon particulière, dans ce mode de réalisation : - le calculateur avionique comporte deux boîtiers électroniques d’architectures similaires, chaque boîtier électronique comprenant au moins une première carte électronique comprenant d’une part une interface de type PCIe reliée à un bus de type PCIe inter-boîtiers électroniques et une autre interface de type PCIe, et d’autre part une deuxième carte électronique comprenant une interface de type PCIe reliée au bus de type PCIe inter-boîtiers électroniques et une autre interface de type PCIe reliée à l’autre interface de type PCIe de la première carte électronique ; et - le processeur est hébergé sur la première carte électronique de l’un des deux boîtiers électroniques, la première passerelle de communication est hébergée sur la première carte électronique de l’autre des deux boîtiers électroniques et la deuxième passerelle de communication est hébergée sur la deuxième carte électronique de l’autre des deux boîtiers électroniques. L’invention est également relative à un aéronef comprenant un tel calculateur avionique. L'invention sera mieux comprise à la lecture de la description qui suit et à l'examen des figures annexées. La FIG. 1 illustre un aéronef équipé d’un calculateur avionique conforme à un mode de réalisation de l’invention. La FIG. 2 illustre de façon schématique un calculateur avionique conforme à un mode de réalisation de l’invention. La FIG. 3 illustre de façon schématique un mode de réalisation d’une première passerelle de communication du calculateur avionique illustré sur la FIG. 2 . La FIG. 4 illustre de façon schématique un mode de réalisation d’une première file d’attente de la première passerelle de communication illustrée sur la FIG. 3 . La FIG. 4 illustre de façon schématique un mode de réalisation d’une deuxième file d’attente de la première passerelle de communication illustrée sur la FIG. 3 . La FIG. 5 illustre de façon schématique un mode particulier de réalisation de la première passerelle de communication illustrée sur la FIG. 3 . La FIG. 6 illustre de façon schématique un calculateur avionique conforme à un mode particulier de réalisation de l’invention. L’aéronef 1 représenté sur la FIG. 1 comporte un calculateur avionique tel que le calculateur avionique 10 représenté sur la FIG. 2 . Le calculateur avionique 10 comprend un processeur 14, libellé « Proc » sur la figure, relié à un bus de communication 18 de type PCIe par une liaison 16 bidirectionnelle. Le calculateur avionique 10 intègre un commutateur 28, libellé « SW » sur la figure, prévu pour permettre des communications de trames de données entre le calculateur avionique et d’autres calculateurs avioniques de l’aéronef via un réseau de communication embarqué de l’aéronef mettant en œuvre un protocole de communication de type Ethernet. De façon particulière, ce protocole de communication est de type Ethernet commuté déterministe, conforme au standard ARINC 664 part 7. Le commutateur 28 comporte un ensemble de ports de communication prévus pour être reliés à ces autres calculateurs avioniques de l’aéronef. Ces ports de communication sont reliés à un ensemble de connecteurs Eth de type Ethernet du calculateur avionique par un ensemble de liaisons 29. Le calculateur avionique 10 comprend en outre une première passerelle de communication 24 comprenant une première interface 23 de type PCIe reliée au processeur 14 au moyen d’un bus de communication de type PCIe via une liaison 22. La passerelle de communication 24 comprend également une deuxième interface 25, de type Ethernet, reliée au commutateur 28. Plus particulièrement, cette deuxième interface 25 de type Ethernet est reliée à un port de communication 21 du commutateur 28, interne au calculateur avionique 10, par l’intermédiaire d’une liaison 26 prévue pour permettre l’échange de signaux conformes à un protocole de communication de type Ethernet. Plus particulièrement, comme représenté sur la FIG. 3 , la première passerelle de communication 24 comprend une première file d’attente 30 de type FIFO dimensionnée pour enregistrer une trame de données et prévue pour recevoir des données issues d’une voie de réception 23a de la première interface 23 et pour fournir en sortie des données à destination d’une voie de transmission 25a de la deuxième interface 25. La voie de réception 23a est reliée au processeur 14 au moyen du bus de communication 18 de type PCIe, via une liaison 22a. La voie de transmission 25a est reliée au port de communication 21 du commutateur 28 par une liaison 26a. La première passerelle de communication 24 est configurée de telle façon qu’un enregistrement d’une trame de données complète dans la première file d’attente 30 de type FIFO déclenche l’envoi de ladite trame de données sur la voie de transmission de données 25a de la deuxième interface 25. Dans le mode de réalisation illustré sur la FIG. 4 , la première file d’attente 30 de type FIFO comprend une première zone mémoire 34a et une deuxième zone mémoire 34b, chacune dimensionnée pour enregistrer une trame de données. La première file d’attente 30 comprend en outre un contrôleur 37. Un enregistrement d’une trame de données complète dans la première file d’attente 30 de type FIFO correspond à un enregistrement de la trame de données complète dans l’une parmi la première zone mémoire 34a et la deuxième zone mémoire 34b. Le contrôleur 37 est configuré de telle façon que suite à un enregistrement d’une trame de données complète dans la première file d’attente 30 de type FIFO, le contrôleur 37 vérifie si une lecture de l’autre parmi la première zone mémoire et la deuxième zone mémoire est en cours, attend si une lecture est en cours que cette lecture soit terminée, puis commande un échange de la première zone mémoire 34a et de la deuxième zone mémoire 34b. Le contrôleur 37 est en outre configuré de telle façon que lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire 34a et la deuxième zone mémoire 34b, le contrôleur 37 commande l’envoi de ladite trame de données sur la voie de transmission de données 25a de la deuxième interface 25. De façon avantageuse, comme représenté sur la FIG. 3 , la première passerelle de communication 24 comprend en outre une deuxième file d’attente 32 de type FIFO dimensionnée pour enregistrer une trame de données et prévue pour recevoir des données issues d’une voie de réception 25b de la deuxième interface 25 et pour fournir en sortie des données à destination d’une voie de transmission 23b de la première interface 23. La voie de réception 25b est reliée au port de communication 21 du commutateur 28 par une liaison 26b. La voie de transmission 23b est reliée au processeur 14 au moyen du bus de communication 18 de type PCIe, via une liaison 22b. La première passerelle de communication 24 comprend un diviseur d’horloge 31, libellé « Clk » sur la FIG. 3 , configuré pour produire un signal d’horloge de cadencement ayant une fréquence dite de cadencement basée sur une horloge du bus de communication 18 de type PCIe auquel est reliée la première interface 23 de type PCIe de la première passerelle 24. Le signal d’horloge de cadencement présente des fronts de cadencement à ladite fréquence de cadencement. Selon une première alternative, les fronts de cadencement correspondent à des fronts montants du signal d’horloge de cadencement. Selon une deuxième alternative, les fronts de cadencement correspondent à des fronts descendants du signal d’horloge de cadencement. Selon une troisième alternative, les fronts de cadencement correspondent aussi bien à des fronts montants qu’à des fronts descendants du signal d’horloge de cadencement. La première passerelle de communication 24 est configurée de telle façon que suite à un enregistrement d’une trame de données complète dans la deuxième file d’attente 32 de type FIFO, la première passerelle de communication commande l’envoi de ladite trame de données sur la voie de transmission de données 23b de la première interface 23 après un front de cadencement du signal d’horloge de cadencement postérieur à l’enregistrement de la trame de données complète. Le fait d’attendre ce front de cadencement pour envoyer la trame de données vers le processeur 14 permet de protéger le processeur 14 en cas de transmission de trames de données à une fréquence élevée par le commutateur 28. En effet, dans un tel cas, la fréquence de réception des trames de données par le processeur 14 est limitée à la réception d’une trame de données à chaque front de cadencement du signal d’horloge de cadencement. Dans le mode de réalisation illustré sur la FIG. 4 , la deuxième file d’attente 32 de type FIFO comprend une première zone mémoire 36a et une deuxième zone mémoire 36b, chacune dimensionnée pour enregistrer une trame de données. La deuxième file d’attente 32 comprend en outre un contrôleur 39. Le contrôleur 39 est relié en entrée à une sortie du diviseur d’horloge 31. Un enregistrement d’une trame de données complète dans la deuxième file d’attente 32 de type FIFO correspond à un enregistrement de la trame de données complète dans l’une parmi la première zone mémoire 36a et la deuxième zone mémoire 36b. Le contrôleur 39 est configuré de telle façon que suite à un enregistrement d’une trame de données complète dans la deuxième file d’attente 32 de type FIFO, le contrôleur 39 attend un front de cadencement du signal d’horloge de cadencement, puis vérifie si une lecture de l’autre parmi la première zone mémoire 36a et la deuxième zone mémoire 36b est en cours ou si une nouvelle écriture de ladite une parmi la première zone mémoire et la deuxième zone mémoire est en cours. Il attend si une lecture ou une écriture est en cours que cette lecture ou cette écriture soit terminée, puis il commande un échange de la première zone mémoire 36a et de la deuxième zone mémoire 36b. Le contrôleur 39 est en outre configuré de telle façon que lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire 36a et la deuxième zone mémoire 36b, le contrôleur 39 commande l’envoi de ladite trame de données sur la voie de transmission de données 23b de la première interface 23. En fonctionnement, lorsque le processeur 14 envoie des données sur le bus de communication 18 de type PCIe en vue de leur transmission sur le réseau de communication de type Ethernet, ces données sont reçues, via la liaison 22a, sur la voie de réception 23a de la première interface 23 de la passerelle de communication 24. Au fur et à mesure de leur réception, ces données sont enregistrées dans la première file d’attente 30 de type FIFO. Plus particulièrement, ces données sont enregistrées dans l’une de la première zone mémoire 34a et de la deuxième zone mémoire 34b. Lorsque le contrôleur 37 détermine que les données correspondant à une trame de données complète ont été enregistrées dans ladite zone mémoire, il vérifie si une lecture de l’autre parmi la première zone mémoire et la deuxième zone mémoire est en cours. Si une lecture est en cours, le contrôleur 37 attend que cette lecture soit terminée, puis il commande un échange de la première zone mémoire 34a et de la deuxième zone mémoire 34b. Sans sortir du cadre de l’invention, l’échange des deux zones mémoire 34a et 34b peut être réalisé aussi bien par un échange de pointeurs pointant vers ces deux zones mémoire, que par un échange des contenus des deux zones mémoire. Après l’échange des deux zones mémoire, il est considéré que les données reçues correspondant à ladite trame de données sont ainsi enregistrées dans l’autre parmi la première zone mémoire 34a et de la deuxième zone mémoire 34b, quel que soit le mode de réalisation de l’échange des zones mémoire. Lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire 34a et la deuxième zone mémoire 34b, le contrôleur 37 commande l’envoi de ladite trame de données sur la voie de transmission de données 25a de la deuxième interface 25. Cela a pour effet d’extraire ces données de ladite autre zone mémoire et par conséquent de vider cette autre zone mémoire selon un principe usuel de lecture d’une file d’attente de type FIFO. Lors de l’envoi des données sur la voie de transmission de données 25a, le contrôleur 37 encapsule ces données conformément au protocole de communication de type Ethernet utilisé par le commutateur 28 et par le réseau de communication de type Ethernet. Ces données sont ainsi transmises vers le commutateur 28 via la liaison 26a. Lorsque le commutateur 28 envoie des données à destination du processeur 14, ces données sont reçues, via la liaison 26b, sur la voie de réception 25b de la deuxième interface 25 de la passerelle de communication 24. Ces données sont transmises par le commutateur 28, conformément au protocole de communication de type Ethernet utilisé par le commutateur 28 et par le réseau de communication de type Ethernet. Le contrôleur 39 désencapsule les données utiles reçues dans une trame de données. Au fur et à mesure de leur réception, ces données sont enregistrées dans la deuxième file d’attente 32 de type FIFO. Plus particulièrement, ces données sont enregistrées dans l’une de la première zone mémoire 36a et de la deuxième zone mémoire 36b. Lorsque le contrôleur 39 détermine que les données correspondant à une trame de données complète ont été enregistrées dans ladite zone mémoire, il attend un front de cadencement du signal d’horloge de cadencement, puis il vérifie si une lecture de l’autre parmi la première zone mémoire 36a et la deuxième zone mémoire 36b est en cours ou si une nouvelle écriture de ladite une parmi la première zone mémoire et la deuxième zone mémoire est en cours. Si une lecture ou une écriture est en cours, le contrôleur attend que cette lecture ou cette écriture soit terminée, puis il commande un échange de la première zone mémoire 36a et de la deuxième zone mémoire 36b. Sans sortir du cadre de l’invention, l’échange des deux zones mémoire 36a et 36b peut être réalisé aussi bien par un échange de pointeurs pointant vers ces deux zones mémoires, que par un échange des contenus des deux zones mémoire. Après l’échange des deux zones mémoire, il est considéré que les données reçues correspondant à ladite trame de données sont ainsi enregistrées dans l’autre parmi la première zone mémoire 36a et de la deuxième zone mémoire 36b, quel que soit le mode de réalisation de l’échange des zones mémoire. Lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire 36a et la deuxième zone mémoire 36b, le contrôleur 39 commande l’envoi de ladite trame de données sur la voie de transmission de données 23b de la première interface 23. Cela a pour effet d’extraire ces données de ladite autre zone mémoire et par conséquent de vider cette autre zone mémoire selon un principe usuel de lecture d’une file d’attente de type FIFO. Les données envoyées sur la voie de transmission de données 23b sont transmises, via la liaison 22b, vers le bus de communication 18 de type PCIe et ainsi vers le processeur 14. Dans un mode particulier de réalisation, comme illustré sur la FIG. 5 , la première passerelle de communication 24 est mise en œuvre dans un circuit logique de type FPGA comprenant un étage 33 de parallélisation de données de type AXI (acronyme de « Advanced eXtensible Interface » en anglais) en lien avec le bus de communication 18 de type PCIe auquel est reliée la première interface 23 de type PCIe de la première passerelle de communication 24. Cela permet ainsi d’une part des échanges de données de type série entre l’étage 33 et le bus de communication 18 de type PCIe et d’autre part des échanges de données de type parallèle entre l’étage 33 et les files d’attente 30 et 32. De façon avantageuse, la première passerelle de communication 24 et le commutateur 28 sont mis en œuvre dans un même circuit logique 27 de type FPGA. Dans un premier mode de réalisation la première interface 23 de type PCIe de la première passerelle 24 et le processeur 14 sont reliés directement au même bus de communication 18 de type PCIe. Le terme « reliés directement » signifie que d’une part la première interface 23 est reliée au bus de communication 18 sans passer par l’intermédiaire d’une passerelle ou d’une autre interface sur une carte électronique distincte de celle sur laquelle est implémentée la première interface 23 et d’autre part que le processeur 14 est relié au bus de communication 18 sans passer par l’intermédiaire d’une passerelle ou d’une autre interface sur une carte électronique distincte de celle sur laquelle est implanté le processeur 14. Dans un deuxième mode de réalisation, comme représenté sur la FIG. 6 , le calculateur avionique 10 comprend en outre une deuxième passerelle de communication 54 comprenant une première interface de type PCIe reliée au processeur 14 au moyen d’un premier bus de communication 18 de type PCIe via une liaison 56 et une deuxième interface de type PCIe reliée à la première passerelle 24 au moyen d’un deuxième bus de communication 19 de type PCIe via une liaison 55. La première passerelle 24 est reliée au deuxième bus de communication 19 via la liaison 22. De façon particulière, le calculateur avionique 10 comporte deux boîtiers électroniques 40, respectivement 50, d’architectures similaires. Chaque boîtier électronique comprend au moins une première carte électronique 12, respectivement 20, comprenant une interface de type PCIe reliée à un bus de communication inter-boîtiers électroniques 18 de type PCIe via une liaison 16, respectivement 58. La première carte électronique comprend également une autre interface de type PCIe reliée à un bus de communication 19’, respectivement 19, de type PCIe interne au boîtier électronique. Chaque boîtier électronique 40, 50 comprend d’autre part une deuxième carte électronique 42, respectivement 52 comprenant une interface de type PCIe reliée au bus de communication inter-boîtiers électroniques 18 via une liaison 46, respectivement 56, et une autre interface de type PCIe reliée à l’autre interface de type PCIe de la première carte électronique 12, respectivement 20, au moyen du bus de communication 19’, respectivement 19, interne au boîtier électronique, via une liaison 48, respectivement 55. Le processeur 14 est hébergé sur la première carte électronique 12 de l’un 40 des deux boîtiers électroniques, la première passerelle de communication 24 est hébergée sur la première carte électronique 20 de l’autre 50 des deux boîtiers électroniques et la deuxième passerelle de communication 54 est hébergée sur la deuxième carte électronique 52 de l’autre 50 des deux boîtiers électroniques. Cela présente l’avantage de permettre l’utilisation de deux boîtiers électroniques similaires en ce qui concerne leur matériel. Seuls les composants électroniques et les logiciels sont configurés de façons différentes pour ces deux boîtiers électroniques. En fonctionnement, lorsque le processeur 14 transmet une trame de données à destination du commutateur 28, les données issues du processeur 14 sont transmises vers le bus de communication 18 de type PCI via la liaison 16. Ces données sont ensuite transmises vers la deuxième passerelle de communication 54 via la liaison 56. Les données sont reçues par la deuxième passerelle de communication 54 qui les retransmet vers la première passerelle de communication 24 via la liaison 55, le bus de communication19 de type PCIe et la liaison 22. Comme mentionné précédemment, la première passerelle de communication 24 transmet alors des trames de données correspondantes, conformes au protocole de communication Ethernet, vers le commutateur 28. Lorsque le commutateur 28 envoie une trame de données vers le processeur 14, les données encapsulées dans une trame de données conforme au protocole de communication Ethernet sont transmises vers la première passerelle de communication 24 via la liaison 26. Comme mentionné précédemment, la première passerelle de communication 24 transmet alors des données correspondantes, par sa première interface 23. Ces données sont transmises vers la deuxième passerelle de communication 54 via la liaison 22, le bus de communication 19 de type PCIe et la liaison 55. Les données sont reçues par la deuxième passerelle de communication 54 qui les retransmet vers le bus de communication 18 de type PCIe via la liaison 56. Ces données sont ensuite transmises vers le processeur 14 via la liaison 16. 1) Calculateur avionique (10) prévu pour être installé à bord d’un aéronef (1), tel que : - le calculateur avionique intègre un commutateur (28) prévu pour permettre des communications de trames de données entre le calculateur avionique et d’autres calculateurs avioniques de l’aéronef via un réseau de communication embarqué de l’aéronef mettant en œuvre un protocole de communication de type Ethernet ; et - le calculateur avionique comprend un processeur (14) relié à un bus de communication (18) de type PCIe, caractérisé en ce qu’il comprend une première passerelle de communication (24) comprenant une première interface (23) de type PCIe reliée au processeur (14) au moyen d’un bus de communication de type PCIe et une deuxième interface (25), de type Ethernet, reliée au commutateur (28), la première passerelle de communication étant telle que : - la première interface (23) comprend une voie de réception (23a) et une voie de transmission de données (23b) ; - la deuxième interface (25) comprend une voie de réception (25b) et une voie de transmission de données (25a) ; - la première passerelle de communication (24) comprend une première file d’attente (30) de type FIFO dimensionnée pour enregistrer une trame de données et prévue pour recevoir des données issues de la voie de réception (23a) de la première interface et pour fournir en sortie des données à destination de la voie de transmission (25a) de la deuxième interface ; et - la première passerelle de communication (24) est configurée de telle façon qu’un enregistrement d’une trame de données complète dans la première file d’attente (30) de type FIFO déclenche l’envoi de ladite trame de données sur la voie de transmission de données (25a) de la deuxième interface (25). 2) Calculateur avionique selon la revendication 1, caractérisé en ce que : - la première file d’attente (30) de type FIFO comprend une première zone mémoire (34a) et une deuxième zone mémoire (34b), chacune dimensionnée pour enregistrer une trame de données ; - un enregistrement d’une trame de données complète dans la première file d’attente (30) de type FIFO correspond à un enregistrement de la trame de données complète dans l’une parmi la première zone mémoire et la deuxième zone mémoire ; - la première passerelle de communication (24) est configurée de telle façon que suite à un enregistrement d’une trame de données complète dans la première file d’attente (30) de type FIFO, la première passerelle de communication vérifie si une lecture de l’autre parmi la première zone mémoire (34a) et la deuxième zone mémoire (34b) est en cours, attend si une lecture est en cours que cette lecture soit terminée, puis commande un échange de la première zone mémoire (34a) et de la deuxième zone mémoire (34b) ; et - la première passerelle de communication (24) est configurée de telle façon que lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire et la deuxième zone mémoire, la première passerelle de communication commande l’envoi de ladite trame de données sur la voie de transmission de données (25a) de la deuxième interface (25). 3) Calculateur avionique selon l’une des revendications 1 ou 2, caractérisé en ce que : - la première passerelle de communication (24) comprend une deuxième file d’attente (32) de type FIFO dimensionnée pour enregistrer une trame de données et prévue pour recevoir des données issues de la voie de réception (25b) de la deuxième interface (25) et pour fournir en sortie des données à destination de la voie de transmission (23b) de la première interface (23) ; - la première passerelle de communication (24) est configurée pour produire un signal d’horloge de cadencement ayant une fréquence dite de cadencement basée sur une horloge du bus de communication de type PCIe auquel est reliée la première interface (23) de type PCIe de la première passerelle de communication (24), le signal d’horloge de cadencement présentant des fronts de cadencement à ladite fréquence de cadencement ; et - la première passerelle de communication (24) est configurée de telle façon que suite à un enregistrement d’une trame de données complète dans la deuxième file d’attente (32) de type FIFO, la première passerelle de communication (24) commande l’envoi de ladite trame de données sur la voie de transmission de données (23b) de la première interface (23) après un front de cadencement du signal d’horloge de cadencement postérieur à l’enregistrement de la trame de données complète. 4) Calculateur avionique selon la revendication 3, caractérisé en ce que : - la deuxième file d’attente (32) de type FIFO comprend une première zone mémoire (36a) et une deuxième zone mémoire (36b), chacune dimensionnée pour enregistrer une trame de données ; - un enregistrement d’une trame de données complète dans la deuxième file d’attente (32) de type FIFO correspond à un enregistrement de la trame de données complète dans l’une parmi la première zone mémoire (36a) et la deuxième zone mémoire (36b) ; - la première passerelle de communication (24) est configurée de telle façon que suite à un enregistrement d’une trame de données complète dans la deuxième file d’attente (32) de type FIFO, la première passerelle de communication attend un front de cadencement du signal d’horloge de cadencement, puis vérifie si une lecture de l’autre parmi la première zone mémoire (36a) et la deuxième zone mémoire (36b) est en cours ou si une nouvelle écriture de ladite une parmi la première zone mémoire et la deuxième zone mémoire est en cours, attend si une lecture ou une écriture est en cours que cette lecture ou cette écriture soit terminée, puis commande un échange de la première zone mémoire (36a) et de la deuxième zone mémoire (36b) ; et - la première passerelle de communication (24) est configurée de telle façon que lorsqu’une trame de données est enregistrée dans l’autre parmi la première zone mémoire (36a) et la deuxième zone mémoire (36b), la première passerelle de communication commande l’envoi de ladite trame de données sur la voie de transmission de données (23b) de la première interface (23). 5) Calculateur avionique selon l’une quelconque des revendications précédentes, caractérisé en ce que la première passerelle de communication (24) est mise en œuvre dans un circuit logique de type FPGA comprenant un étage (33) de parallélisation de données de type AXI en lien avec le bus de communication (18) de type PCIe auquel est reliée la première interface (23) de type PCIe de la première passerelle. 6) Calculateur avionique selon la revendication précédente, caractérisé en ce que le commutateur (28) est également mis en œuvre dans ledit circuit logique de type FPGA. 7) Calculateur avionique selon l’une quelconque des revendications précédentes, caractérisé en ce que la première interface (23) de type PCIe de la première passerelle de communication (24) et le processeur (14) sont reliés directement à un même bus de communication (18) de type PCIe. 8) Calculateur avionique selon l’une quelconque des revendications précédentes, caractérisé en ce qu’il comprend en outre une deuxième passerelle de communication (54) comprenant une première interface de type PCIe reliée au processeur au moyen d’un premier bus de communication (18) de type PCIe et une deuxième interface de type PCIe reliée à la première passerelle de communication (24) au moyen d’un deuxième bus de communication (19) de type PCIe. 9) Calculateur avionique selon la revendication précédente, caractérisé en ce que : - il comporte deux boîtiers électroniques (40, 50) d’architectures similaires, chaque boîtier électronique comprenant au moins une première carte électronique (12, 20) comprenant d’une part une interface de type PCIe reliée à un bus (18) de type PCIe inter-boîtiers électroniques et une autre interface de type PCIe, et d’autre part une deuxième carte électronique (42, 52) comprenant une interface de type PCIe reliée au bus (18) de type PCIe inter-boîtiers électroniques et une autre interface de type PCIe reliée à l’autre interface de type PCIe de la première carte électronique (12, 20) ; et - le processeur (14) est hébergé sur la première carte électronique (12, 20) de l’un des deux boîtiers électroniques (40, 50), la première passerelle de communication (24) est hébergée sur la première carte électronique (12, 20) de l’autre des deux boîtiers électroniques (40, 50) et la deuxième passerelle de communication (54) est hébergée sur la deuxième carte électronique (42, 52) de l’autre des deux boîtiers électroniques. 10) Aéronef (1), caractérisé en ce qu’il comprend un calculateur avionique (10) selon l’une quelconque des revendications précédentes.