Brevet FR3160042A1 — publié le 20250912

Cellule de mémoire programmable une seule fois La présente description concerne une cellule de mémoire (101) programmable une seule fois comprenant : - un premier transistor (110) connecté entre un premier noeud de sélection (140) et un noeud intermédiaire (148) ; et - un deuxième transistor (120) connecté entre le noeud intermédiaire (148) et une première électrode (152) d’un élément de programmation (130), une deuxième électrode (144) de l’élément de programmation étant reliée à un rail de tension de programmation (HV), le premier transistor (110) ayant une première largeur et le deuxième transistor (120) ayant une deuxième largeur inférieure à la première largeur. Figure pour l'abrégé : Fig. 2 Cellule de mémoire programmable une seule fois La présente description concerne de façon générale les circuits électroniques et en particulier les c ellules de mémoire programmable une seule fois et des procédés de fabrication de ces cellules. Dans une mémoire programmable une seule fois (en anglais, « One Time Programmable », OTP), chaque cellule est programmable de façon irréversible. Après une unique programmation, chaque cellule programmable une seule fois n’est plus programmable et est accessible en lecture seule. Après la programmation de toutes les cellules de la mémoire, la mémoire devient alors une mémoire morte. Des mémoires programmables une seule fois sont par exemple utilisées pour effectuer du stockage de données ou dans des circuits d’ajustement (en anglais, « trimming »). De telles mémoires peuvent comprendre un grand nombre de cellules de mémoire. Il existe donc un besoin pour des cellules de mémoire programmable une seule fois avec un faible encombrement. Un mode de réalisation prévoit une cellule de mémoire programmable une seule fois comprenant : - un premier transistor connecté entre un premier noeud de sélection et un noeud intermédiaire ; et - un deuxième transistor connecté entre le noeud intermédiaire et une première électrode d’un élément de programmation, une deuxième électrode de l’élément de programmation étant reliée à un rail de tension de programmation, le premier transistor ayant une première largeur et le deuxième transistor ayant une deuxième largeur inférieure à la première largeur. Selon un mode de réalisation, le rail de tension de programmation est configuré pour recevoir une tension supérieure à une tension appliquée sur la grille du deuxième transistor. Selon un mode de réalisation, l’élément de programmation est un troisième transistor ayant sa grille reliée au rail de tension de programmation, la grille du troisième transistor réalisant la deuxième électrode de l’élément de programmation. Selon un mode de réalisation, la deuxième largeur est égale à une troisième largeur, la troisième largeur correspondant à la largeur du troisième transistor. Selon un mode de réalisation, la première électrode de l’élément de programmation est réalisée par la source ou le drain du troisième transistor. Selon un mode de réalisation, l’élément de programmation est un condensateur. Selon un mode de réalisation, les transistors sont des transistors de type MOS. Selon un mode de réalisation, la première largeur correspond à largeur de grille du premier transistor et la deuxième largeur correspond à largeur de grille du deuxième transistor. Selon un mode de réalisation, la somme de la deuxième largeur et de la troisième largeur est inférieure à la première largeur. Un autre mode de réalisation prévoit une matrice mémoire comprenant : - une première cellule de mémoire telle que décrite ci-dessus ; et - une deuxième cellule de mémoire telle que décrite ci-dessus ; la deuxième électrode de l’élément de programmation des première et deuxième cellules étant réalisées par un unique conducteur continu. Selon un mode de réalisation, les première et deuxième cellules de mémoire sont imbriquées l’une par rapport à l’autre et la somme de la deuxième largeur et de la troisième largeur est inférieure à la différence de la première largeur et de la largeur d’une tranchée d’isolement séparant les première et deuxième cellules de mémoire. Un autre mode de réalisation prévoit un dispositif électronique comprenant une mémoire comprenant des cellules programmables une seule fois, la mémoire comprenant la matrice mémoire décrite ci-dessus. Un autre mode de réalisation prévoit un procédé de fabrication d’une cellule de mémoire programmable une seule fois, comprenant : - la formation d’un premier transistor connecté entre un premier noeud de sélection et un noeud intermédiaire, avec une première largeur ; - la formation d’ un deuxième transistor, avec une deuxième largeur inférieure à la première largeur, connecté entre le noeud intermédiaire et une première électrode d’un élément de programmation ; et - la formation de l’élément de programmation, une deuxième électrode de l’élément de programmation étant reliée à un rail de tension de programmation. Un autre mode de réalisation prévoit un procédé de fabrication d’une matrice mémoire comprenant : - la fabrication d’une première cellule de mémoire selon le procédé décrit ci-dessus ; et - la fabrication d’une deuxième cellule de mémoire selon le procédé décrit ci-dessus ; la deuxième électrode de l’élément de programmation des première et deuxième cellules étant réalisées par un unique conducteur continu. Selon un mode de réalisation, les première et deuxième cellules de mémoire sont imbriquées l’une par rapport à l’autre et la somme de la deuxième largeur et de la troisième largeur est inférieure à la différence de la première largeur et de la largeur d’une tranchée d’isolement séparant les première et deuxième cellules de mémoire. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente schématiquement un exemple de mémoire programmable une seule fois comprenant plusieurs cellules de mémoire ; la FIG. 2 représente un circuit d’une cellule de mémoire programmable une seule fois de la FIG. 1 selon un mode de réalisation de la présente description ; la FIG. 3 est une vue en coupe d’une cellule de mémoire programmable une seule fois selon un autre mode de réalisation de la présente description; la FIG. 4 est une vue du dessus d’une mémoire comprenant 6 cellules de mémoire programmables une seule fois, selon un mode de réalisation de la présente description; la FIG. 5 est une vue du dessus de deux cellules de mémoire programmables une seule fois de la FIG. 3 ; et la FIG. 6 représente schématiquement un exemple de dispositif comprenant la cellule de mémoire programmable une seule fois de la FIG. 2 ou 3. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, le fonctionnement et les procédés de fabrication d’un transistor sont connus de l’homme du métier et ne seront pas détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 représente schématiquement un exemple de mémoire 100 programmable une seule fois comprenant 4 cellules de mémoire 101 à 104. Bien que dans l’exemple de la FIG. 1 , la mémoire 100 comprenne quatre cellules de mémoire 101 à 104, il sera évident pour l’homme du métier qu’un nombre plus faible ou plus important de cellules de mémoire peuvent être présentes dans la mémoire 100. Les quatre cellules de mémoire sont agencées en lignes et en colonnes de sorte que les cellules de mémoire d’une même ligne soient reliées à un même conducteur de ligne configuré pour être alimenté par des tensions de sélection BL0, BL1 et que les cellules de mémoire d’une même colonne soient reliées à un même conducteur de colonne configuré pour être alimenté par des tensions de sélection WL0, WL1. Chacune des cellules de mémoire est ainsi reliée à l’une des tensions de sélection BL0, BL1 et à l’une des tensions de sélection WL0, WL1. Chacune des cellules de mémoire 101 à 104 comprend un élément de programmation, non illustré dans la FIG. 1 . L’élément de programmation peut par exemple être dans l’un de deux états : un premier état vierge, avant programmation, et un deuxième état, après programmation, ce qui permet un stockage d’un bit de données binaires. La conductivité électrique de l’élément de programmation est par exemple modifiée de façon irréversible lors de la programmation. Par exemple, la conductivité de l’élément de programmation est plus élevée dans le deuxième état que dans le premier état. La mesure de la conductivité électrique de l’une des cellules de mémoire 101 à 104 permet de déterminer l’état de l’élément de programmation. Lors d’une étape de programmation ou de lecture d’une des cellules de mémoire 101 à 104, une cellule de mémoire est sélectionnée par le biais de la tension de sélection BL0, BL1 et de la tension de sélection WL0, WL1. Chacune des tensions de sélection WL0, WL1, BL0, BL1 peut par exemple prendre l’une parmi deux valeurs de tension : un niveau de tension basse et un niveau de tension haute. L’application du niveau de tension basse pour la tension de sélection BL0 active par exemple toutes les cellules de mémoires de la ligne de cellules correspondante, les cellules de mémoires 101 et 103 dans l’exemple de la FIG. 1 , et l’application du niveau de tension haute pour la tension de sélection WL0 active par exemple toutes les cellules de mémoires de la colonne de cellules correspondante, les cellules de mémoires 101 et 102 dans l’exemple de la FIG. 1 . Seule la cellule de mémoire 101 recevant alors simultanément le niveau de tension basse en tension de sélection BL0 et le niveau de tension haute en tension de sélection WL0 est configurée pour que son élément de programmation passe du premier état au deuxième état lors d’une étape de programmation et pour que sa conductivité électrique puisse être mesurée lors d’une étape de lecture. Une telle mémoire 100 peut être programmée et lue une cellule de mémoire à la fois. Selon un mode de réalisation, plusieurs cellules de mémoire d’une même ligne ou d’une même colonne peuvent être programmées simultanément en appliquant par exemple une tension de sélection WL0 et plusieurs tensions de sélection BL0, BL1 ou inversement. La FIG. 2 représente un circuit d’une cellule de mémoire 101 programmable une seule fois de la FIG. 1 selon un mode de réalisation de la présente description. La cellule de mémoire 101 comprend par exemple un transistor 110, un transistor 120, et l’élément de programmation 130, connectés en série entre un noeud de sélection 140 et un noeud d’alimentation 144. Le noeud de sélection 140 est par exemple configuré pour recevoir la tension de sélection BL0. Le noeud d’alimentation 144 est par exemple relié à un rail de tension configuré pour être alimenté par une tension HV. Le transistor 110 est connecté entre le noeud de sélection 140 et un noeud intermédiaire 148. La grille du transistor 110 est configurée pour être alimentée par la tension de sélection WL0. Le transistor 120 est connecté entre le noeud intermédiaire 148 et un autre noeud intermédiaire 152. La grille du transistor 120 est par exemple reliée à un rail de tension configuré pour être alimentée par une tension BT. Les transistors 110 et 120 sont par exemple des transistors de type MOS (de l’anglais « Metal Oxyde Semiconductor ») à canal p ou n. Selon un mode de réalisation, les transistors 110 et 120 sont des transistors de type MOS silicium sur isolant, SOI (de l’anglais « Silicon On Insulator »). L’élément de programmation 130 a une première électrode connectée au noeud 152 et une deuxième électrode connectée au noeud 144. Dans l’exemple de la FIG. 2 , l’élément de programmation 130 est un condensateur. Selon d’autres modes de réalisation, non illustrés en FIG. 2 , l’élément de programmation 130 est un transistor. L’élément de programmation 130 comprend par exemple une couche d’un matériau isolant positionnée entre deux couches conductrices. L’application d’une tension élevée, parfois appelée tension de claquage, entre les deux couches conductrices modifie de façon irréversible la conductivité de la couche isolante. L’élément de programmation 130 est donc dans le premier état avant application de cette tension élevée et dans le deuxième état ensuite. Cela permet de programmer la cellule de mémoire 101. La lecture de la cellule de mémoire 101 s’effectue en mesurant la conductivité de l’élément de programmation, qui est par exemple supérieure dans le deuxième état. La tension HV est par exemple comprise entre 3V et 5V lors de la programmation, par exemple entre 4V et 5V. Le niveau de tension basse des tensions de sélection BL0 et WL0 est par exemple égale à 0V. Le niveau de tension haute, pour les tensions de sélection BL0 et WL0, est par exemple comprise entre 0,5V et 1,5V, par exemple entre 0,9V et 1,1V. La tension BT est par exemple supérieure au niveau de tension haute de la tension WL0 et inférieure à la tension HV, par exemple comprise entre 2V et 2,5V. Selon un mode de réalisation, lors d’une étape de lecture, les tensions HV et BT sont diminuées pour éviter une programmation involontaire d’un élément de programmation et réduire la consommation de la mémoire 100 tout en restant toutefois suffisantes pour assurer la lecture de l’état de l’élément de programmation 130. La largeur du transistor 120 est inférieure à la largeur du transistor 110, ce qui permet de réduire la taille de la cellule, sans pour autant réduire le courant de programmation lors d’une opération d’écriture. En effet, dans le cas où les transistors 110 et 120 ont la même largeur, puisque la tension BT est supérieure au niveau de tension haute de la tension WL0, le transistor 110 limite le courant maximal qui puisse circuler à travers la cellule de mémoire 101, entre le noeud 140 et le noeud 144. Ainsi, la largeur du transistor 120 peut être réduite dans une certaine mesure sans impacter la valeur du courant maximal. Par exemple, la largeur du transistor 120 est choisie de sorte que ce transistor présente une résistance RON, lorsque la tension BT est appliquée à sa grille, inférieure ou égale à la résistance RON du transistor 110, lorsque le niveau de tension haute de la tension WL0 est appliqué à sa grille. Lors d’une étape de programmation, la tension de sélection BL0 prend la valeur du niveau de tension basse et la tension de sélection WL0 prend la valeur du niveau de tension haute. Les niveaux de tension sont configurés pour que le transistor 110 soit alors passant et qu’un courant circule entre le noeud de sélection 140 et le noeud 148. La tension BT est choisie de sorte que, lorsque le transistor 110 est passant, le transistor 120 soit également passant et que le courant circule entre le noeud 148 et la première électrode de l’élément de programmation 130. La tension HV, appliquée à la deuxième électrode de l’élément de programmation 130, est choisie pour être suffisamment élevée pour que la tension de claquage soit atteinte entre la première et la deuxième électrode et que l’élément de programmation 130 passe du premier état au deuxième état. Lors d’une étape de lecture, la tension de sélection BL0 prend la valeur du niveau de tension basse et la tension de sélection WL0 prend la valeur du niveau de tension haute pour qu’un courant circule entre le noeud de sélection 140 et le noeud 144, comme décrit ci-dessus pour une étape d’écriture. Cependant, les tensions BL0, WL0, BT et HV sont alors configurées pour que la tension entre les deux électrodes de l’élément de programmation 130 soit inférieure à la tension de claquage pour assurer que la cellule de mémoire 101 soit seulement lue et non programmée. Les tensions HV, BT, WL0 et BL0 sont également choisies de sorte que la tension de claquage ne soit pas atteinte lorsque la tension de sélection BL0 est au niveau de tension haute ou que la tension de sélection WL0 est au niveau de tension basse. Bien que deux transistors d’accès 110, 120 soient représentés sur la FIG. 2 , un plus grand nombre de transistors d’accès, par exemple trois, peuvent être connectés en série avec l’élément de programmation 130. Par exemple, parmi les transistors d’accès, un des transistors est le transistor 110, et les autres sont des transistors similaires au transistor 120, et reçoivent à leur grille des tensions fixes qui sont par exemple croissantes en se rapprochant de l’élément de programmation 130. La FIG. 3 est une vue en coupe d’une cellule de mémoire 301 programmable une seule fois selon un autre mode de réalisation de la présente description. Certains éléments de la FIG. 3 sont similaires à ceux de la FIG. 2 et ont été référencés avec les mêmes numéros de référence et ne seront pas décrits à nouveau en détail. Dans l’exemple de la FIG. 3 , le transistor 110 et le transistor 120 sont des transistors MOS à canal n. L’élément de programmation 130 de la cellule de mémoire 301 est un transistor MOS 330 à canal n. La première électrode de l’élément de programmation correspond à un noeud de connexion du transistor 330, par exemple sa source, et la deuxième électrode de l’élément de programmation correspond à la grille du transistor 330. Le troisième noeud de connexion du transistor 330, par exemple son drain, n’est par exemple pas alimenté en tension, et est donc flottant. Selon un autre mode de réalisation, le drain et la source du transistor 330 sont connectés entre eux. Lorsqu’une tension suffisamment élevée est appliquée entre le noeud 152, par exemple la source du transistor 330, et le noeud 144 correspondant à la grille du transistor 330, la couche d’oxyde située entre la grille et le substrat du troisième transistor 330 est modifiée de façon irréversible et sa conductivité électrique est augmentée. Dans l’exemple de la FIG. 3 , le substrat des transistors 110, 120, 330 est dopé p (« (p) ») et le drain et la source des transistors 110, 120, 330 sont fortement dopés n (« (n+) »). Deux transistors voisins partagent un noeud de connexion, par exemple le drain du transistor 110 est confondu avec la source du transistor 120 et le drain du transistor 120 est confondu avec la source du transistor 330. Les transistors sont par exemple encadrés par des tranchées d’isolement peu profondes 360 (STI, de l’anglais, « Shallow Trench Isolation ») permettant d’isoler la cellule de mémoire 301 de son environnement proche, par exemple d’une autre cellule de mémoire 301. Selon des modes de réalisation, les transistors 110, 120, 130 sont des transistors de type MOS SOI totalement épuisé (FDSOI, de l’anglais « Fully Depleted Silicon On Insulator »). Dans de telles structures SOI, une couche isolante est par exemple présente entre les régions de silicium dopé des transistors et le substrat. La grille de chaque transistor 110, 120, 330 est par exemple formée d’un empilement de grille comprenant un conducteur de grille 370, 374 et 378 respectivement, séparé du substrat en silicium par une couche d’isolant 380, par exemple d’oxide. La FIG. 4 est une vue du dessus d’une mémoire 400 comprenant 6 cellules de mémoire, chacune réalisée par exemple par la cellule de mémoire 301 programmable une seule fois de la FIG. 3 , selon un mode de réalisation de la présente description. Certains éléments de la FIG. 4 sont similaires à ceux de la FIG. 2 ou 3 et ont été référencés avec les mêmes numéros de référence et ne seront pas décrits à nouveau en détail. La FIG. 4 illustre certaines couches de l’architecture d’une mémoire 400 programmable une seule fois et comprenant une ligne formée de 6 cellules de mémoire 301. Sont représentées des pistes conductrices en polysilicon 405, par exemple des conducteurs de grille pour des transistors ou une électrode d’un condensateur, des contacts métalliques 420, 422, 424, 428 configurés pour recevoir une tension et des couches de silicium dopé 415, par exemple le substrat des transistors. Bien que cela ne soit pas visible dans la vue de la FIG. 4 , chaque transistor 110, 120, 330 comprend l’empilement de grille illustré en FIG. 3 s’étendant sur la région de silicium dopé 415 recouverte par la piste conductrice 405. Le conducteur de grille 370, 374, 378 de chaque transistor 110, 120, 330 est par exemple formé par la partie de la piste conductrice 405 au-dessus de la région dopée 415, et le prolongement de cette piste conductrice 405 sert à assurer la connexion entre les conducteurs de grille et les contacts métalliques 420, 422, 424. Dans l’exemple de la FIG. 4 , la grille du transistor 120 a une largeur L2 inférieure à une largeur L1 de la grille du transistor 110. Dans l’exemple de la FIG. 4 , la largeur L2 de la grille du transistor 120 est égale à une largeur L3 de la grille du transistor 330. Dans d’autres modes de réalisation, la largeur L2 de la grille du transistor 120 est comprise entre L3 et L1. Chacune des 6 cellules de mémoire 301 est configurée pour recevoir la même tension de sélection BL0, appliquée, via les contacts métalliques 428, à son noeud de sélection 140, non représenté sur la FIG. 4 , relié à la source de son transistor 110. Chacune des 6 cellules de mémoire 301 est configurée pour recevoir une des tensions de sélection WL0, WL1, WL2, WL3, WL4, WL5, via les contacts métallique 420 connectés à son conducteur de grille 370. Chacune des 6 cellules de mémoire 301 est configurée pour recevoir la tension BT, via les contacts métalliques 422 reliés à son conducteur de grille 374. Chacune des 6 cellules de mémoire 301 est configurée pour recevoir la tension HV, via les contacts métalliques 424 reliés à son conducteur de grille 378. Les régions de silicium dopé 415 sont par exemple entourées de tranchées d’isolation peu profondes, par exemple pour être isolées d’autres cellules de mémoire 301 voisines. La région de silicium dopé 415 de chaque cellule mémoire 301 n’a pas la forme d’un rectangle puisque la largeur L1 de la grille du transistor 110 est supérieure aux largeurs L2 et L3. Dans l’exemple de la FIG. 4 , les largeurs L2 et L3 étant égales, chaque cellule de mémoire 301 a la forme d’un « L ». Une première et une deuxième cellules de mémoire 301 voisines sont par exemple tournées de 180° dans le plan l’une par rapport à l’autre, de sorte que la première des deux cellules ait la forme d’un « L » et que la deuxième ait la forme d’un « L » inversé. De plus, les deux cellules de mémoire 301 voisines sont par exemple imbriquées. Pour illustrer cette caractéristique, sont dessinés en FIG. 4 un premier rectangle 440 de largeur L1 et ayant la longueur de la première cellule de mémoire 301, entourant la première cellule de mémoire 301 et un deuxième rectangle 445 de largeur L1 et ayant la longueur de la deuxième cellule de mémoire 301 entourant la deuxième cellule de mémoire 301. Les premier et deuxième rectangles se recouvrent partiellement, sur une longueur d. En conséquence, la longueur d’un motif constitué de deux cellules de mémoire 301 voisines, agencées comme décrit ci-dessus, est inférieure à deux fois la longueur d’une cellule de mémoire 301, tout en respectant des écartements minimaux, déterminés par des procédés de fabrication mis en jeu lors de la fabrication de la mémoire 400, entre les régions de silicium dopé 415 voisines et entre les pistes conductrices 405. Dans le cas où les largeurs L2 et L3 sont égales, cet agencement de cellules imbriquées est possible lorsque L2 est L3 sont inférieures à L1 divisée par 2 et de préférence inférieures à (L1-e)/2, où e est la largeur de la tranchée d’isolement séparant deux régions de silicium dopé 415 de cellules de mémoire 301 voisines. Par exemple, la largeur e est égale ou supérieure à un écartement minimal entre deux régions de silicium dopé 415, dans le sens de la largeur des transistors, l’écartement minimal étant par exemple déterminé par des procédés de fabrication mis en jeu lors de la fabrication de la mémoire 400. Un premier motif et un deuxième motif sont par exemple juxtaposés de sorte que la source du transistor 110 de la deuxième cellule de mémoire 301 du premier motif soit confondue avec la source du transistor 110 de la première cellule de mémoire 301 du deuxième motif. Ces sources sont par exemple reliées aux mêmes contacts métalliques 428. L’agencement des cellules de mémoire 301 et la différence entre la largeur L1 de la grille du transistor 110 et la largeur L2 de la grille du transistor 120 permettent par exemple d’utiliser un même contact métallique 424 et une même piste conductrice 405 pour former les deuxièmes électrodes des éléments de programmation 130 de deux cellules de mémoire 301 voisines. Dans l’exemple de la FIG. 4 , les contacts métalliques 424 et les conducteurs de grille 378 des transistors 330 de deux cellules de mémoire 301 voisines sont partagées. En conséquence, seulement 5 pistes conductrices 405, au lieu de 6, sont utilisées pour alimenter deux cellules de mémoire 301. La distance minimale séparant deux pistes conductrices 405 (« P », en anglais « pitch ») est par exemple imposée pour les procédés de fabrication et contraint la largeur minimale que peut avoir la mémoire 400. En utilisant une ligne conductrice 405 de moins par motif, la mémoire 400 a une largeur réduite d’au moins P/2 par cellule de mémoire 301 présente sur une ligne. Selon des modes de réalisation dans lesquels un plus grand nombre de transistors d’accès sont connectés en série avec l’élément de programmation 130, la largeur d’une cellule de mémoire 301 reste réduite d’au moins P/2. Par exemple, la largeur d’une cellule de mémoire 301 comprenant deux transistors d’accès 110, 120 est de 5P/2 car 5 pistes conductrices sont utilisées pour deux cellules de mémoire 301. Par exemple, la largeur d’une cellule de mémoire comprenant trois transistors d’accès, non illustrée en FIG. 4 , est de 7P/2 et une piste conductrice est utilisée par deux cellules de mémoire voisines. Bien que la mémoire 400 comprenant des cellules de mémoire 301 comprenant trois transistors ait été détaillée, des cellules de mémoire 101 comprenant un condensateur ou un autre élément de programmation 130 à la place du transistor 330 est possible également de sorte que chaque cellule de mémoire 101 comprenne deux transistors. La FIG. 5 est une vue du dessus d’un motif comprenant deux cellules de mémoire 301 programmables une seule fois de la FIG. 3 . Certains éléments de la FIG. 5 sont similaires à ceux de la FIG. 4 et ont été référencés avec les mêmes numéros de référence et ne seront pas décrits à nouveau en détail. La FIG. 5 illustre un exemple d’agencement de deux cellules de mémoire 301 dans lesquelles la largeur L2 de la grille du transistor 120 est comprise entre L3 et L1. Les largeurs L2 et L3 n’étant plus égale dans l’exemple de la FIG. 5 , les cellules de mémoire 301 n’ont plus la forme d’un « L ». L’agencement en quinconce décrit pour la FIG. 4 avec deux cellules de mémoire 301 imbriquées reste possible et est reproduit dans la FIG. 5 . Comme pour l’exemple de la FIG. 4 , une même ligne conductrice 405 est utilisée pour former les conducteurs de grilles 378 du transistor 330 de chacune des deux cellules de mémoire 301. Dans le cas de la FIG. 5 , il est possible d’imbriquer les cellules lorsque L2+L3 est inférieure à L1, et de préférence lorsque L2+L3 est inférieure à L1-e. La surface des cellules de mémoire 301 reste diminuée en diminuant la largeur L2 de la grille du transistor 120 et seulement 5 pistes conductrices 405 sont par exemple utilisées pour alimenter deux cellules de mémoire 301. La FIG. 6 représente schématiquement un exemple de dispositif 600 comprenant la cellule de mémoire 101 de la FIG. 2 ou la cellule de mémoire 301 de la FIG. 3 . Le dispositif 600 est un dispositif électronique comprenant une mémoire 605 (MEM), par exemple la mémoire 400 de la FIG. 4 . La mémoire 605 comprend une matrice formée d’une pluralité de cellules de mémoire 101 ou 301 agencées en lignes et en colonnes, ainsi que des circuits, non représentés sur la FIG. 6 , configurés pour programmer et lire les cellules de mémoire. Le dispositif 600 comprend par exemple également un circuit de traitement des données, tel qu’un processeur (« CPU » de l’anglais « Central Processing Unit ») relié à la mémoire 605. Le dispositif 600 est par exemple un ordinateur portable, un téléphone mobile, une tablette électronique ou un dispositif similaire. Un avantage de prévoir une cellule de mémoire programmable une seule fois selon les modes de réalisation décrits dans la présente description, dans laquelle la largeur L2 de la grille du transistor 120 est inférieure à la largeur L1 du transistor 110, est de réduire la surface de la cellule de mémoire et de réduire la surface de la mémoire 400 comprenant ces cellules de mémoire. Un avantage d’utiliser une seule piste conductrice 405 pour alimenter les éléments de programmation 130 de deux cellules de mémoire distinctes, outre le gain en surface, est un gain en sécurité en rendant plus difficile la détection d’une donnée stockée dans la mémoire 400. Par exemple, la position de deux éléments de programmation 130 voisins est rapprochée et il sera plus difficile pour un malfaiteur de distinguer leurs états par des techniques d’observation du dispositif contenant les cellules de mémoire. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, le nombre de cellules de mémoire et le nombre de lignes et de colonnes comprises par la mémoire 400 peut être différent par rapport aux exemples illustrés dans les figures. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, les procédés de fabrication de transistors et condensateurs sont à la portée de l’homme du métier et n’ont pas été détaillé. Cellule de mémoire (101, 301) programmable une seule fois comprenant : - un premier transistor (110) connecté entre un premier noeud de sélection (140) et un noeud intermédiaire (148) ; et - un deuxième transistor (120) connecté entre le noeud intermédiaire (148) et une première électrode (152) d’un élément de programmation (130), une deuxième électrode (144) de l’élément de programmation étant reliée à un rail de tension de programmation (HV), le premier transistor (110) ayant une première largeur (L1) et le deuxième transistor (120) ayant une deuxième largeur (L2) inférieure à la première largeur. Cellule de mémoire selon la revendication 1, dans laquelle le rail de tension de programmation est configuré pour recevoir une tension (HV) supérieure à une tension (BT) appliquée sur la grille du deuxième transistor (120). Cellule de mémoire selon l’une quelconque des revendications 1 à 2, dans laquelle l’élément de programmation (130) est un troisième transistor (330) ayant sa grille reliée au rail de tension de programmation (HV), la grille du troisième transistor réalisant la deuxième électrode de l’élément de programmation. Cellule de mémoire selon la revendication 3, dans laquelle la deuxième largeur (L2) est égale à une troisième largeur (L3), la troisième largeur correspondant à la largeur du troisième transistor (330). Cellule de mémoire selon l’une quelconque des revendications 3 à 4, dans laquelle la première électrode (152) de l’élément de programmation est réalisée par la source ou le drain du troisième transistor (330). Cellule de mémoire selon l’une quelconque des revendications 1 à 2, dans laquelle l’élément de programmation (130) est un condensateur. Cellule de mémoire selon l’une quelconque des revendications 1 à 6, dans laquelle les transistors (110, 120, 330) sont des transistors de type MOS. Cellule de mémoire selon l’une quelconque des revendications 1 à 7, dans laquelle la première largeur (L1) correspond à largeur de grille du premier transistor (110) et la deuxième largeur (L2) correspond à largeur de grille du deuxième transistor (120). Cellule de mémoire selon l’une quelconque des revendications 1 à 8, dans laquelle la somme de la deuxième largeur (L2) et de la troisième largeur (L3) est inférieure à la première largeur (L1). Matrice mémoire comprenant : - une première cellule de mémoire (101, 301) selon l’une quelconque des revendications 1 à 9 ; et - une deuxième cellule de mémoire (101, 301) selon l’une quelconque des revendications 1 à 9 ; la deuxième électrode (144) de l’élément de programmation des première et deuxième cellules étant réalisées par un unique conducteur continu. Matrice mémoire selon la revendication 10, dans laquelle les première et deuxième cellules de mémoire sont imbriquées l’une par rapport à l’autre et la somme de la deuxième largeur (L2) et de la troisième largeur (L3) est inférieure à la différence de la première largeur (L1) et de la largeur (e) d’une tranchée d’isolement séparant les première et deuxième cellules de mémoire (101, 301). Dispositif électronique comprenant une mémoire comprenant des cellules programmables une seule fois, la mémoire comprenant la matrice mémoire selon l’une quelconque des revendications 10 à 11. Procédé de fabrication d’une cellule de mémoire programmable une seule fois, comprenant : - la formation d’un premier transistor (110) connecté entre un premier noeud de sélection (140) et un noeud intermédiaire (148), avec une première largeur (L1) ; - la formation d’ un deuxième transistor (120), avec une deuxième largeur (L2) inférieure à la première largeur, connecté entre le noeud intermédiaire (148) et une première électrode (152) d’un élément de programmation (130) ; et - la formation de l’élément de programmation (130), une deuxième électrode (144) de l’élément de programmation étant reliée à un rail de tension de programmation (HV). Procédé de fabrication d’une matrice mémoire comprenant : - la fabrication d’une première cellule de mémoire (101, 301) selon le procédé de la revendication 13 ; et - la fabrication d’une deuxième cellule de mémoire (101, 301) selon le procédé de la revendication 13 ; la deuxième électrode (144) de l’élément de programmation des première et deuxième cellules étant réalisées par un unique conducteur continu. Procédé de fabrication d’une matrice mémoire selon la revendication 14, dans lequel les première et deuxième cellules de mémoire sont imbriquées l’une par rapport à l’autre et la somme de la deuxième largeur (L2) et de la troisième largeur (L3) est inférieure à la différence de la première largeur (L1) et de la largeur (e) d’une tranchée d’isolement séparant les première et deuxième cellules de mémoire (101, 301).