Brevet FR3158594A1 — publié le 20250725

Transistor MOSFET La présente description concerne un transistor (200) comprenant une région de canal (224) s’étendant dans une première direction (X) entre une région de drain (121) et une région de source (122) d’une couche semiconductrice (120) et une structure de grille (230) surmontant la région de formation de canal et comprenant un isolant de grille (231) surmonté par une région de grille (132) ; - la région de formation de canal (224) comprenant une première région de canal (224A) épitaxiale présentant une première longueur (L1) dans la première direction, et une deuxième région de canal (224B) dans la couche semiconductrice, la première région de canal étant entre la deuxième région de canal et la structure de grille ; et - l’isolant de grille comprenant des premières portions (231A) d’une première épaisseur (e1) de part et d’autre de la première région de canal (224A), et une deuxième portion (231B) d’une deuxième épaisseur (e2) sur la première région de canal (224A), la deuxième épaisseur étant inférieure à la première épaisseur. Figure pour l'abrégé : Fig. 2A Transistor MOSFET La présente description concerne de façon générale les composants électroniques et plus particulièrement les transistors à effet de champ de type MOSFET (de l'anglais "Metal Oxide Semiconductor Field Effect Transistor", transistor à effet de champ métal oxyde semiconducteur). Les transistors de type MOSFET sont des transistors à effet de champ comprenant une grille électriquement conductrice, qui est électriquement isolée d’un substrat semiconducteur par une couche diélectrique appelée isolant de grille. Diverses réalisations de transistors MOSFET ont déjà été proposées. Il serait souhaitable de pallier au moins en partie certains inconvénients des réalisations connues de transistors MOSFET. On s’intéresse ici plus particulièrement à l’amélioration des performances électriques de transistors MOSFET, par exemple pour des applications dans la commutation de signaux radiofréquence (RF), l’analogique avancée, les mémoires non volatiles intégrées … Un mode de réalisation pallie tout ou partie des inconvénients des transistors MOSFET connus. Un mode de réalisation prévoit un transistor comprenant une région de drain et une région de source dans une couche semiconductrice, une région de formation de canal s’étendant dans une première direction entre la région de drain et la région de source, et une structure de grille surmontant la région de formation de canal et comprenant un isolant de grille surmonté par une région de grille isolée de ladite région de formation de canal par ledit isolant de grille ; - la région de formation de canal comprenant une première région de canal présentant une première longueur dans la première direction et étant une région épitaxiale, et une deuxième région de canal dans la couche semiconductrice, la première région de canal étant entre la deuxième région de canal et la structure de grille ; et - l’isolant de grille comprenant des premières portions d’une première épaisseur de part et d’autre de la première région de canal, et une deuxième portion d’une deuxième épaisseur sur la première région de canal, la deuxième épaisseur étant inférieure à la première épaisseur. Selon un mode de réalisation, la deuxième portion est positionnée entre les premières portions dans la première direction. Selon un mode de réalisation, le transistor comprend en outre une région de drain légèrement dopé dans la couche semiconductrice, entre la deuxième région de canal et chacune des régions de drain et de source. Un mode de réalisation prévoit un procédé de fabrication d’un transistor, le procédé comprenant : - la formation d’une première couche d’isolant d’une troisième épaisseur sur une couche semiconductrice ; - la formation d’une ouverture dans la première couche d’isolant, ladite ouverture ayant une première longueur dans une première direction ; - la formation par épitaxie, dans l’ouverture, d’une première région de canal d’une région de formation de canal ; - la formation d’une deuxième couche d’isolant d’une deuxième épaisseur sur au moins la première région de canal ; les portions de la première couche d’isolant restant de part et d’autre de l’ouverture formant des premières portions d’un isolant de grille, lesdites premières portions ayant une première épaisseur supérieure ou égale à la troisième épaisseur, et supérieure à la deuxième épaisseur, et la portion de la deuxième couche d’isolant surmontant la première région de canal formant une deuxième portion de l’isolant de grille ; - la formation d’une région de grille sur l’isolant de grille ; et - la formation d’une région de drain et d’une région de source dans la couche semiconductrice, une deuxième région de canal de la région de formation de canal s’étendant dans la première direction entre la région de drain et la région de source. Selon un mode de réalisation, le procédé comprend en outre la formation, dans la couche semiconductrice, d’une région de drain légèrement dopé entre la deuxième région de canal et chacune des régions de drain et de source. Selon un mode de réalisation, la formation de l’ouverture comprend la gravure de la première couche d’isolant dans toute la troisième épaisseur et sur la première longueur dans la première direction, la gravure s’arrêtant à la couche semiconductrice, la gravure étant par exemple une gravure humide. Selon un mode de réalisation, la première épaisseur est sensiblement égale à la troisième épaisseur. Les modes de réalisation suivants peuvent s’appliquer au transistor et au procédé de fabrication du transistor. Selon un mode de réalisation, la première épaisseur est comprise entre 5 et 10 nm, par exemple entre 6 et 9 nm, et la deuxième épaisseur est comprise entre 1 et 4,5 nm, par exemple entre 2 et 4 nm. Selon un mode de réalisation, la région de grille a une deuxième longueur dans la première direction, la première longueur étant inférieure à la deuxième longueur. Selon un mode de réalisation, la région de grille s’étend au-dessus et de part et d’autre de la première région de canal dans la première direction. Selon un mode de réalisation particulier, la région de grille est centrée par rapport à la première région de canal. Selon un mode de réalisation, une distance non nulle sépare une paroi latérale de la région de grille et la deuxième portion d’isolant de grille, par exemple la distance est comprise entre 70 et 100 nm, ou entre 80 et 90 nm. Selon un mode de réalisation, la distance est supérieure à une longueur de chevauchement de la région de drain légèrement dopé sous la région de grille. Selon un mode de réalisation, la première région de canal épitaxiale est en silicium. Selon un autre mode de réalisation, la première région de canal épitaxiale en un alliage silicium-germanium. Selon un mode de réalisation, l’isolant de grille est en un oxyde de silicium, par exemple en dioxyde de silicium, et/ou la couche semiconductrice est en silicium. Un mode de réalisation prévoit un dispositif électronique comprenant au moins un transistor tel que décrit précédemment. Un mode de réalisation prévoit un commutateur radiofréquence comprenant au moins un transistor tel que décrit précédemment. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente, par une vue en coupe longitudinale, un exemple de dispositif électronique comprenant un transistor MOSFET ; la FIG. 2 représente, par une vue en coupe longitudinale, un dispositif électronique comprenant un transistor MOSFET selon un mode de réalisation ; la FIG. 2 représente, par une vue de dessus en coupe, le dispositif électronique de la FIG. 2 ; la FIG. 3 , la FIG. 3 , la FIG. 3 , la FIG. 3 et la FIG. 3 sont des vues en coupe longitudinale, illustrant de façon partielle et schématique des étapes successives d'un exemple de procédé de fabrication d'un transistor MOSFET similaire au transistor de la FIG. 2 ; et la FIG. 4 et la FIG. 4 montrent des courbes représentant des valeurs de courant de drain en fonction de la tension de grille pour un transistor de référence et pour un transistor selon un mode de réalisation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, toutes les étapes du procédé de fabrication d’un transistor MOSFET n'ont pas été décrites, étant réalisables avec les procédés usuels de la microélectronique. De même, tous les détails des transistors MOSFET n’ont pas été décrits. En outre, les applications que peuvent avoir les transistors décrits n’ont pas toutes été détaillées. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la description qui suit, une longueur correspond à une dimension dans une première direction latérale d’un transistor MOSFET (direction X repérée dans les figures), correspondant à une direction parallèle à la direction de conduction du transistor, une largeur correspond à une dimension dans une deuxième direction latérale (direction Y repérée dans les figures), orthogonale à la première direction, et une épaisseur ou une profondeur correspond à une dimension dans une troisième direction perpendiculaire aux première et deuxième directions (direction verticale Z repérée dans les figures). Ainsi, on appelle longueur de canal du transistor la dimension, selon la direction X, d’une région de formation de canal du transistor, correspondant sensiblement à la distance entre une région de source et une région de drain du transistor. Dans la description qui suit, pour alléger celle-ci, un transistor MOSFET peut être désigné transistor. Les transistors représentés dans la description qui suit sont, par exemple, des transistors MOS à canal N (NMOS) c'est-à-dire des transistors dont les régions de source et de drain sont dopées de type N, par exemple dopées d'atomes d'arsenic ou de phosphore, alors que la région de corps est dopée de type P, par exemple dopée d'atomes de bore. En variante, les transistors représentés peuvent être des transistors MOS à canal P (PMOS) c'est-à-dire des transistors dont les régions de source et de drain sont dopées de type P, par exemple dopées d'atomes de bore, alors que la région de corps est dopée de type N, par exemple dopée d'atomes d'arsenic ou de phosphore. La FIG. 1 représente, par une vue en coupe longitudinale, un exemple de dispositif électronique comprenant un transistor MOSFET 100. Le transistor MOSFET 100 est formé dans et sur une couche semiconductrice 120. Le dispositif électronique comprend une couche isolante enterrée 110, sous la couche semiconductrice 120. Les couches 110 et 120 correspondent par exemple à un empilement de type SOI (de l’anglais "Semiconductor On Insulator", semiconducteur sur isolant), le dispositif électronique comprenant alors un substrat en contact et sous la couche isolante enterrée 110 (substrat non représenté). La couche semiconductrice 120 est par exemple sur et en contact avec la couche isolante enterrée 110. La couche semiconductrice 120 est par exemple en silicium, par exemple en silicium monocristallin, et la couche isolante enterrée 110 est par exemple en dioxyde de silicium (SiO 2 ). Le transistor 100 comprend une région de drain 121 et une région de source 122 formées dans une région de la couche semiconductrice 120 appelée région de corps (body) 123. Une partie supérieure 124 de la région de corps 123, entre la région de drain 121 et la région de source 122, constitue la région de formation de canal 124 du transistor 100, ou "région de canal". A titre d'exemple, les régions de drain 121, de source 122, et de corps 123 affleurent à la face supérieure de la couche semiconductrice 120. Le transistor 100 comprend, en outre, une structure de grille 130 située au-dessus de la région de corps 123, de préférence au-dessus de la région de canal 124. La structure de grille 130 comprend généralement une région de grille 132 conductrice, qui comprend par exemple du silicium polycristallin et/ou du métal, et une couche isolante 131, dite isolant de grille, qui isole la région de grille 132 de la couche semiconductrice 120. Par exemple, la région de grille 132 présente une longueur CD supérieure ou égale à 50 nm, voire supérieure ou égale à 100 nm. Par exemple, l'isolant de grille 131 est en dioxyde de silicium (SiO 2 ). Par exemple, l'isolant de grille 131 a une épaisseur comprise entre environ 1 nm et 10 nm. L'isolant de grille peut avoir une épaisseur comprise entre environ 1 et 4,5 nm pour un transistor dit GO1 ("Gate Oxide 1" en anglais), c’est-à-dire un transistor à isolant de grille de faible épaisseur, ou une épaisseur comprise entre environ 5 et 10 nm, voire entre environ 5 et 7,5 nm, pour un transistor dit GO2 ("Gate Oxide 2" en anglais), c’est-à-dire un transistor à isolant de grille de forte épaisseur. A titre d'exemple, en FIG. 1 , l’isolant de grille 131 est sur et en contact avec la couche semiconductrice 120 et la région de grille 132 est sur et en contact avec l’isolant de grille 131. La région de grille 132 peut être surmontée par une couche conductrice de contact 133, qui peut être en siliciure. La région de drain et la région de source peuvent également être surmontées chacune par une couche conductrice de contact 126, qui peut être en siliciure, qui permet par exemple de réduire la résistance d’accès. De part et d’autre de la région de grille 132, sur des parties de la couche semiconductrice 120 non recouvertes par cette région de grille et sur les parois latérales (flancs) de la région de grille 132, le transistor 100 comprend généralement une fine couche d’oxyde 134 de protection, par exemple une couche de SiO 2 . L’épaisseur de la fine couche d’oxyde 134 est par exemple comprise entre 2 et 10 nm, voire entre 2 et 5 nm. En outre, le transistor 100 comprend des espaceurs isolants 135 qui viennent revêtir les flancs de la région de grille 132 recouverte par la fine couche d’oxyde 134 et qui s’étendent sur les parties de la couche de semiconducteur 120 recouvertes de cette fine couche d’oxyde 134. Chaque espaceur isolant 135 est, par exemple, en un nitrure de silicium (SiN). Des régions d’extensions 125, ou régions LDD (de l’anglais Lightly Doped Drain, région de drain faiblement dopée), ayant un dopage un peu plus faible que le dopage des régions de drain et de source, peuvent être formées au niveau de chaque jonction entre la région de canal 124 et les région de drain 121 et de source 122, par exemple pour limiter le champ électrique latéral dans le transistor MOS. Les régions LDD 125, et parfois les régions de drain 121 et de source 122, présentent généralement un chevauchement sous la région de grille 132. En effet, lors de l’opération de dopage pour former les régions LDD 125, voire pour former les régions de drain 121 et de source 122, le dopant peut venir diffuser sur une certaine longueur sous la région de grille. Ce chevauchement ("overlap" en anglais) est représenté dans la FIG. 1 par une longueur de chevauchement Xj entre la paroi latérale 132A de la région de grille 132 et le bord interne de la région LDD 125 (ce bord interne correspond à la jonction de la région LDD 125 avec la région de canal 124). Ce chevauchement réduit la longueur effective Leff de la région de formation de canal 124 qui est sensiblement égale à la longueur CD de la région de grille 132 moins deux fois la longueur de chevauchement Xj. En outre, ce chevauchement peut former une capacité parasite de chevauchement entre la région de grille et les régions LDD, voire les régions de drain et de source, pouvant entraîner une réduction des performances du transistor. La FIG. 1 représente une même longueur de chevauchement Xj du côté de la région de drain 121 que du côté de la région de source 122, mais ce chevauchement peut ne pas être égal des deux côtés. Bien que non représenté dans la FIG. 1 , une couche d’arrêt de gravure, par exemple en SiN (ou Si 3 N 4 ), surmontée par une région dite "PMD" (de l’anglais "Pre-Metal Dielectrique") en un matériau diélectrique qui peut être du dioxyde de silicium (SiO 2 ) peuvent être localisées sur le transistor 100, et des contacts peuvent venir traverser la couche d’arrêt de gravure et la région PMD jusqu’aux régions de drain, de source et de grille du transistor 100, par exemple jusqu’aux couches conductrices de contact de ces régions. Dans certaines applications, il est recherché une meilleure maîtrise des capacités de chevauchement, qui peuvent être désignées par le terme de "capacités Miller". Il peut être recherché la diminution de ces capacités, notamment pour éviter une trop grande dispersion dans les performances des transistors MOSFET. Une solution pour diminuer les capacités Miller est d’augmenter l’épaisseur de l'isolant de grille. Cependant, ce faisant, cela peut avoir pour conséquence, toutes autres caractéristiques égales, d’augmenter la tension de seuil du transistor, et de dégrader certaines performances du transistor, par exemple sa vitesse de commutation. Les inventeurs proposent un transistor MOSFET permettant de répondre aux besoins d'amélioration décrits précédemment, et de pallier tout ou partie des inconvénients des transistors MOSFET décrits précédemment. En particulier, les inventeurs proposent un transistor MOSFET qui permette de diminuer les capacités de chevauchement, ou capacités Miller, sans pour autant dégrader des performances du transistor, en particulier sans augmenter la tension de seuil du transistor. Il serait souhaitable de disposer d’un tel transistor MOSFET sans complexifier le procédé de fabrication du transistor. Il serait avantageux que les modes de réalisation ne nécessitent pas de réduire la longueur effective de la région de formation de canal. Des modes de réalisation de transistors MOSFET vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description. La FIG. 2 représente, par une vue en coupe longitudinale, un dispositif électronique comprenant un transistor MOSFET 200 selon un mode de réalisation. La FIG. 2 représente, par une vue de dessus en coupe, le transistor MOSFET 200 de la FIG. 2 . La vue en coupe de la FIG. 2 est réalisée selon le plan de coupe AA repéré dans la FIG. 2 . Le transistor MOSFET 200 des figures 2A et 2B se distingue du transistor MOSFET 100 de la FIG. 1 principalement en ce que : - la région de canal 224 comprend une première région de canal 224A qui est une région épitaxiale, et une deuxième région de canal 224B dans la couche semiconductrice 120, cette deuxième région de canal pouvant être similaire à la région de canal 124 de la FIG. 1 , la première région de canal 224A étant localisée entre la deuxième région de canal 224B et la structure de grille 230 ; et - l’isolant de grille 231 de la structure de grille 230 comprend des premières portions 231A de part et d’autre de la première région de canal 224A, et une deuxième portion 231B qui est positionnée sur la première région de canal 224A. La deuxième région de canal 224B s’étend en dessous de la première région de canal 224A et également en partie sous les premières portions 231A d’isolant de grille. L’isolant de grille 231 peut être en un oxyde de silicium, par exemple en SiO 2 . Les premières portions 231A de l’isolant de grille 231 présentent une première épaisseur e1, et la deuxième portion 231B de l’isolant de grille 231 présente une deuxième épaisseur e2 qui est inférieure à la première épaisseur e1. Par exemple, les premières portions 231A sont du type GO2 et la deuxième portion 231B est du type GO1. Par exemple, la première épaisseur e1 est comprise entre 5 et 10 nm, voire entre 6 et 9 nm, et la deuxième épaisseur e2 est comprise entre 1 et 4,5 nm, voire entre 2 et 4 nm. De préférence, la longueur L1 (première longueur) de la première région de canal 224A, qui correspond sensiblement à la longueur de la deuxième portion 231B d’isolant de grille, est inférieure à la longueur CD (deuxième longueur) de la région de grille 132. Par exemple, la longueur L1 est comprise entre 1 et 2,5 µm, par exemple égale à environ 1,8 µm. L’épaisseur de la première région de canal 224A est de préférence inférieure ou égale à la première épaisseur e1. Par exemple, l’épaisseur de la première région de canal 224A est comprise entre 6 et 9 nm. La première région de canal 224A épitaxiale peut être en silicium (Si). En variante, la première région de canal 234A épitaxiale peut être en un alliage silicium-germanium (SiGe), permettant d’avoir une région de canal 224 sous contrainte, et d’augmenter la mobilité des charges. De préférence, la région de grille 132 est au-dessus, et déborde de part et d’autre, de la première région de canal 224A, ou de la deuxième portion 231B, dans la direction X, de sorte qu’une distance Ov non nulle sépare la paroi latérale 132A de la région de grille 132 et la deuxième portion 231B d’isolant de grille. Cette distance Ov correspond à une longueur dans laquelle la région de grille 132 est séparée de la région semiconductrice 120, notamment des régions LDD et des régions de drain et de source, par l’épaisseur la plus grande (la première épaisseur e1) de l’isolant de grille, correspondant à l’épaisseur des premières portions 231A d’isolant de grille. Par exemple, la région de grille 132 est centrée par rapport à la première région de canal 224A et/ou à la deuxième portion 231B d’isolant de grille. De préférence, la distance Ov est supérieure à la longueur de chevauchement Xj de la région LDD 125, et/ou des régions de drain 121 et de source 122, sous la région de grille 132, de sorte que ce chevauchement se produit sous l’épaisseur d’isolant de grille la plus grande (épaisseur e1). Ainsi, la capacité de chevauchement peut être réduite. En outre, du fait d’une plus faible épaisseur d’isolant de grille (épaisseur e2) entre la région de grille 132 et la première région de canal 224A, la tension de seuil peut être réduite. Il est à noter que pour réduire la capacité de chevauchement, on peut chercher à réduire la distance de chevauchement Xj. Une solution connue consiste à former un espaceur de décalage, connu sous le terme "offset spacer" en anglais, sur les parois latérales de la région de grille 132 et sur la fine couche d’oxyde 134 de protection, permettant d’offrir un décalage lors de la formation des régions LDD 125, avant de former les espaceurs isolants 135 et les régions de drain 121 et de source 122. Un tel espaceur de décalage forme un masque de protection qui prolonge le masque formé par la région de grille 132 et la fine couche d’oxyde 134 lors de l’opération de dopage des régions LDD, afin de limiter la diffusion de dopant sous la région de grille. Les modes de réalisation peuvent permettre de se passer avantageusement de tels espaceurs de décalage, permettant notamment de simplifier le procédé de fabrication. A titre d’exemple, la distance de chevauchement Xj est comprise entre 40 et 80 nm, par exemple égale à environ 60 nm. Par exemple, la distance Ov est comprise entre 70 et 100 nm, par exemple entre 80 et 90 nm, par exemple égale à environ 85 nm. Les figures 2A et 2B représentent une même longueur de chevauchement Xj du côté de la région de drain 121 et du côté de la région de source 122, mais cette longueur de chevauchement peut ne pas être égale des deux côtés. De même, les figures 2A et 2B représentent une même distance Ov du côté de la région de drain 121 et du côté de la région de source 122, mais cette distance peut ne pas être égale des deux côtés. Les inventeurs ont déterminé que la présence d’une marche dans l’isolant de grille 231, entre chaque première portion 231A et la deuxième portion 231B, permettait de modifier les lignes de courant et en particulier de concentrer le courant au niveau de l’interface entre la première région de canal 224A et la deuxième portion 231B d’isolant de grille qui a une plus faible épaisseur (épaisseur e2), favorisant la conduction du courant à cette interface, et ainsi potentiellement diminuer la tension de seuil du transistor. En outre, comme expliqué plus avant, la capacité de chevauchement peut être réduite du fait d’une épaisseur d’isolant de grille plus importante (épaisseur e1 des premières portions 231A d’isolant de grille). Ainsi, les modes de réalisation permettent de réduire la capacité de chevauchement, sans augmenter la tension de seuil, voire en la diminuant. Les inventeurs ont également déterminé que les modes de réalisation pouvaient améliorer la fiabilité dans le temps du transistor, notamment en réduisant le phénomène de porteurs de charge. En effet, la présence de la marche dans l’isolant de grille 231, permettant notamment de modifier les lignes de courant comme expliqué plus avant, permet de ralentir les porteurs de charge de sorte que ces derniers se retrouvent dans une zone réduite entre chaque première portion 231A d’isolant de grille et chaque région LDD 125. Ainsi, moins de porteurs de charge peuvent venir s’accumuler entre la structure de grille 230 et chaque région LDD. Les autres caractéristiques du transistor MOSFET 200 des figures 2A et 2B, désignées par les mêmes références que celles de la FIG. 1 , peuvent être similaires à celles du transistor MOSFET 100 de la FIG. 1 , et ne sont pas décrites à nouveau. La FIG. 3 , la FIG. 3 , la FIG. 3 , la FIG. 3 , et la FIG. 3 sont des vues en coupe longitudinale, illustrant de façon partielle et schématique des étapes successives d'un exemple de procédé de fabrication d'un transistor MOSFET similaire au transistor de la FIG. 2 . La FIG. 3 représente une structure de départ comportant une couche semiconductrice 120. La structure de départ peut comprendre une couche isolante enterrée, en contact et sous la couche semiconductrice 120, voire un substrat en contact et sous la couche isolante enterrée (substrat et couche isolante enterrée non représentés), correspondant par exemple à un empilement de type SOI. La structure de la FIG. 3 comprend en outre une première couche d’isolant 301 sur la couche semiconductrice 320. Cette première couche d’isolant 301 est destinée à former les premières portions 231A d’isolant de grille, et a une troisième épaisseur e3 qui peut être inférieure ou égale à la première épaisseur e1. La première couche d’isolant 301 peut être formée en oxydant la couche semiconductrice 120. La première couche d’isolant 301 peut être formée en oxydant la couche semiconductrice 120 sur une épaisseur initiale supérieure à la troisième épaisseur e3, par exemple environ 20 nm, puis en supprimant une partie de cette épaisseur jusqu’à obtenir la troisième épaisseur e3. Par exemple, la couche semiconductrice 120 est en silicium, et la première couche d’isolant 301 est en un oxyde de silicium, par exemple en SiO 2 . En outre, un masque de gravure 302 est formé sur la première couche d’isolant 301. Le masque de gravure 302 comprend une ouverture 303, correspondant à l’ouverture souhaitée dans la première couche d’isolant 301 dans l’étape suivante. La FIG. 3 correspond à une structure obtenue à l'issue d'une étape de gravure de la première couche d’isolant 301 à travers le masque de gravure 302. Lors de cette étape, la première couche d’isolant 301 est gravée à partir de sa face supérieure, seule une partie centrale de la première couche d’isolant 301 située sous l’ouverture 303 du masque de gravure 302 est retirée, formant une ouverture 304 dans la première couche d’isolant 301, et les parties de la première couche d’isolant 301 situées sous le masque de gravure 302 subsistent, formant tout ou partie des premières portions 231A d’isolant de grille. La gravure est de préférence une gravure humide. Par exemple, cette étape de gravure est réalisée avec de l’acide fluorhydrique, par exemple pendant une durée comprise entre 150 et 400 secondes. La gravure s’arrête à la couche semiconductrice 120. Le masque de gravure 302 est ensuite supprimé. On a représenté en FIG. 3 un mode de réalisation dans lequel les parties de la première couche d’isolant 301 subsistant après la gravure forment les premières portions 231A d’isolant de grille, et dans lequel la troisième épaisseur e3 est sensiblement égale à la première épaisseur e1, mais d’autres modes de réalisation peuvent être envisagés par une personne du métier. Par exemple, la formation de la deuxième portion 231B d’isolant de grille décrite plus après peut augmenter l’épaisseur e3 des deuxième portions 231A d’isolant de grille jusqu’à obtenir la première épaisseur e1. La FIG. 3 correspond à une structure obtenue à l’issue de la formation, par croissance épitaxiale, d’une couche de semiconducteur, par exemple de silicium, dans l’ouverture 304 de la première couche d’isolant 301, formant ainsi la première région de canal 224A. La deuxième région de canal 224B est destinée à être formée sous la première région de canal 224A. L’épaisseur de la première région de canal 224A épitaxiale est par exemple sensiblement égale à la troisième épaisseur e3. Dans ce cas, la première région de canal 224A peut affleurer au niveau des premières portions d’isolant de grille 231A. En variante, l’épaisseur de la première région de canal 224A épitaxiale peut être inférieure à la troisième épaisseur e3, par exemple la première région de canal 224A ne remplit pas complètement l’ouverture 304. La FIG. 3 correspond à une structure obtenue à l’issue de la formation d’une deuxième couche d’isolant sur la première région de canal 224A, correspondant à la deuxième portion 231B d’isolant de grille, d’épaisseur e2 (deuxième épaisseur). La deuxième épaisseur e2 est de préférence inférieure à la troisième épaisseur e3. Cette deuxième portion 231B d’isolant de grille peut être formée en oxydant la première région de canal 224A. Par exemple, la première région de canal 224A est en silicium, et la deuxième portion 231B d’isolant de grille est en un oxyde de silicium, par exemple en SiO 2 . Une oxydation peut se produire dans une moindre mesure, c’est-à-dire généralement moins rapide et ainsi sur une épaisseur inférieure à la deuxième épaisseur e2, sur les premières portions 231A d’isolant de grille. Dans ce cas, l’épaisseur des premières portions 231A d’isolant de grille peut augmenter légèrement lors de l’oxydation pour former la deuxième région 231B d’isolant de grille, de sorte que la première épaisseur e1 est supérieure à la troisième épaisseur e3, et supérieure à la deuxième épaisseur e2. La deuxième portion 231B d’isolant de grille peut être surélevée par rapport au niveau des premières portions 231A, comme illustré dans la FIG. 3 . En variante, la deuxième portion 231B d’isolant de grille peut affleurer au niveau des premières portions 231A, comme illustré dans la FIG. 2 . En variante, la deuxième portion 231B d’isolant de grille peut être formée par dépôt d’une deuxième couche d’isolant sur la deuxième région de canal 224A, et éventuellement également sur les premières portions 231A d’isolant de grille. Par exemple, la troisième épaisseur e3 est comprise entre 4,5 et 9,5 nm, la première épaisseur e1 est comprise entre 5 et 10 nm, voire entre 6 et 9 nm, et la deuxième épaisseur e2 est comprise entre 1 et 4,5 nm, voire entre 2 et 4 nm. La FIG. 3 correspond à une structure, similaire au transistor 200 de la FIG. 2 , obtenue à l’issue d’étapes standard de formation de la région de grille 132 sur l’isolant de grille 231, de couches d’oxyde 134 de protection sur les flancs de la région de grille 132, des régions LDD par dopage de la couche semiconductrice 120 de part et d’autre de la région de grille 132 recouverte des couches d’oxyde 134, d’espaceurs isolants 135 sur les couches d’oxyde 134, puis des régions de drain 121 et de source 122 par dopage de la couche semiconductrice 120 de part et d’autre de la région de grille 132 recouverte des espaceurs isolants 135. Lors de la formation de la structure de grille 230, on peut déposer un empilement d’une ou plusieurs couches de matériau(x) destinées à former la région de grille 132 sur l’isolant de grille 231, puis on vient graver latéralement cet empilement pour former la région de grille 132 selon la longueur CD souhaitée de cette région de grille. Cette gravure est de préférence choisie pour que cette longueur CD soit supérieure à la longueur L1 de la première région de canal 224A. De préférence, la gravure de l’empilement est choisie pour que la région de grille 132 déborde de part et d’autre de la deuxième portion 231B d’isolant de grille dans la direction X, d’une distance Ov non nulle. Par exemple, la région de grille 132 est centrée par rapport à la deuxième portion 231B. Dans la FIG. 3 , on a représenté une longueur CD de région de grille 132 supérieure à la longueur CD de la FIG. 2 , la distance Ov étant sensiblement la même. Ceci peut être réalisé simplement en augmentant l’ouverture 303 dans le masque de gravure 302, pour augmenter la longueur de l’ouverture 304 dans la première couche d’isolant 301. Plus généralement, la personne du métier saura modifier les valeurs de longueur CD et de distance Ov en adaptant simplement le procédé de fabrication. Pour un transistor NMOS, le dopage des régions de source et de drain, et des régions LDD, peut utiliser des dopants de type N tels que l'arsenic (As) ou le phosphore (P). Pour un transistor PMOS, le dopage des régions de source et de drain, et des régions LDD, peut utiliser des dopants de type P tels que le bore (B). Ainsi, la fabrication d’un transistor MOSFET selon les modes de réalisation peut être faite en mettant en œuvre un procédé standard de fabrication de transistors MOSFET. La FIG. 4 et la FIG. 4 montrent des courbes représentant des valeurs de courant de drain en fonction de la tension de grille pour un transistor de référence, similaire au transistor de la FIG. 1 , et pour un transistor selon un mode de réalisation, similaire au transistor des figures 2A et 2B. Les caractéristiques de fabrication du transistor de référence et du transistor selon un mode de réalisation sont similaires mis à part l’isolant de grille et la région de canal épitaxiale, notamment les longueurs CD et Leff et les dopages sont similaires. Les courbes 401 et 403 correspondent au transistor de référence. Les courbes 402 et 404 correspondent au transistor selon un mode de réalisation au transistor des figures 2A et 2B. Dans la FIG. 4 , les valeurs de courant à l’échelle décimale, tandis que dans la FIG. 4 , les valeurs de courant sont à l’échelle logarithmique. Il ressort de ces courbes que les modes de réalisation permettent de diminuer la tension de seuil V T du transistor, ce qu’on a représenté par une flèche horizontale dans la FIG. 4 . ils permettent également d’augmenter le courant de saturation ce qu’on a représenté par une flèche verticale dans la FIG. 4 . Ainsi, cela peut augmenter la vitesse du transistor, par exemple la vitesse de commutation pour des applications telles que la commutation de signaux radiofréquence (RF). Un transistor selon un mode de réalisation peut être intégré dans un dispositif électronique, qui peut comprendre en outre un ou plusieurs transistors de référence, c’est-à-dire sans isolant de grille à marche et sans région de canal épitaxiée sous la marche. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Transistor (200) comprenant une région de drain (121) et une région de source (122) dans une couche semiconductrice (120), une région de formation de canal (224) s’étendant dans une première direction (X) entre la région de drain et la région de source, et une structure de grille (230) surmontant la région de formation de canal et comprenant un isolant de grille (231) surmonté par une région de grille (132) isolée de ladite région de formation de canal par ledit isolant de grille ; - la région de formation de canal (224) comprenant une première région de canal (224A) présentant une première longueur (L1) dans la première direction (X) et étant une région épitaxiale, et une deuxième région de canal (224B) dans la couche semiconductrice, la première région de canal étant entre la deuxième région de canal et la structure de grille (230) ; et - l’isolant de grille (231) comprenant des premières portions (231A) d’une première épaisseur (e1) de part et d’autre de la première région de canal (224A), et une deuxième portion (231B) d’une deuxième épaisseur (e2) sur la première région de canal (224A), la deuxième épaisseur étant inférieure à la première épaisseur. Transistor (200) selon la revendication 1, dans lequel la deuxième portion (231B) est positionnée entre les premières portions (231A) dans la première direction (X). Transistor (200) selon la revendication 1 ou 2, comprenant en outre une région de drain légèrement dopé (125) dans la couche semiconductrice (120), entre la deuxième région de canal (224B) et chacune des régions de drain (121) et de source (122). Procédé de fabrication d’un transistor (200), le procédé comprenant : - la formation d’une première couche d’isolant (301) d’une troisième épaisseur (e3) sur une couche semiconductrice (120) ; - la formation d’une ouverture (304) dans la première couche d’isolant, ladite ouverture ayant une première longueur (L1) dans une première direction (X) ; - la formation par épitaxie, dans l’ouverture (304), d’une première région de canal (224A) d’une région de formation de canal (224) ; - la formation d’une deuxième couche d’isolant d’une deuxième épaisseur (e2) sur au moins la première région de canal (224A) ; les portions de la première couche d’isolant restant de part et d’autre de l’ouverture (304) formant des premières portions (231A) d’un isolant de grille (231), lesdites premières portions ayant une première épaisseur (e1) supérieure ou égale à la troisième épaisseur (e3), et supérieure à la deuxième épaisseur (e2), et la portion de la deuxième couche d’isolant surmontant la première région de canal formant une deuxième portion (231B) de l’isolant de grille ; - la formation d’une région de grille (132) sur l’isolant de grille (231) ; et - la formation d’une région de drain (121) et d’une région de source (122) dans la couche semiconductrice (120), une deuxième région de canal (224B) de la région de formation de canal s’étendant dans la première direction (X) entre la région de drain et la région de source. Procédé selon la revendication 4, comprenant en outre la formation, dans la couche semiconductrice (120), d’une région de drain légèrement dopé (125) entre la deuxième région de canal (224B) et chacune des régions de drain (121) et de source (122). Procédé selon la revendication 4 ou 5, dans lequel la formation de l’ouverture (304) comprend la gravure de la première couche d’isolant (301) dans toute la troisième épaisseur (e3) et sur la première longueur (L1) dans la première direction (X), la gravure s’arrêtant à la couche semiconductrice (120), la gravure étant par exemple une gravure humide. Procédé selon l’une quelconque des revendications 4 à 6, dans lequel la première épaisseur (e1) est sensiblement égale à la troisième épaisseur (e3). Transistor (200) selon l’une quelconque des revendications 1 à 3, dans lequel la première épaisseur (e1) est comprise entre 5 et 10 nm, par exemple entre 6 et 9 nm, et la deuxième épaisseur (e2) est comprise entre 1 et 4,5 nm, par exemple entre 2 et 4 nm. Transistor (200) selon l’une quelconque des revendications 1 à 3, 8, dans lequel la région de grille (132) a une deuxième longueur (CD) dans la première direction (X), la première longueur (L1) étant inférieure à la deuxième longueur. Transistor (200) selon l’une quelconque des revendications 1 à 3, 8, 9, dans lequel la région de grille (132) s’étend au-dessus et de part et d’autre de la première région de canal (224A) dans la première direction (X), par exemple la région de grille est centrée par rapport à la première région de canal. Transistor (200) selon l’une quelconque des revendications 1 à 3, 8 à 10, dans lequel une distance (Ov) non nulle sépare une paroi latérale (132A) de la région de grille (132) et la deuxième portion (231B) d’isolant de grille, par exemple la distance (Ov) est comprise entre 70 et 100 nm, ou entre 80 et 90 nm. Transistor (200) selon la revendication 11 dans sa dépendance avec la revendication 3, dans lequel la distance (Ov) est supérieure à une longueur de chevauchement (Xj) de la région de drain légèrement dopé (125) sous la région de grille (132). Transistor (200) selon l’une quelconque des revendications 1 à 3, 8 à 12, dans lequel la première région de canal (234A) épitaxiale est en silicium ou en un alliage silicium-germanium. Transistor (200) selon l’une quelconque des revendications 1 à 3, 8 à 13, dans lequel l’isolant de grille (231) est en un oxyde de silicium, par exemple en dioxyde de silicium, et/ou la couche semiconductrice (120) est en silicium. Dispositif électronique comprenant au moins un transistor selon l'une quelconque des revendications 1 à 3, 8 à 14. Commutateur radiofréquence comportant au moins un transistor selon l'une quelconque des revendications 1 à 3, 8 à 14.