Brevet FR3162553A1 — publié le 20251128

Circuit électronique et son procédé de fabrication La présente description concerne un circuit électronique (10) comprenant des composants électroniques (T1), au moins l'un des composants électroniques comprenant une région semiconductrice (11_T1) comprenant un empilement d'au moins trois couches semiconductrices d'un même matériau semiconducteur selon une première direction d'empilement (D). Figure pour l'abrégé : Fig. 2 Circuit électronique et son procédé de fabrication La présente description concerne de façon générale les circuits électroniques intégrés et leurs procédés de fabrication. Un circuit électronique intégré peut comprendre des transistors en couches minces, également appelés TFT (acronyme anglais pour Thin Film Transistor). Un procédé de fabrication d'un transistor en couches minces comprend le dépôt, sur un support, de couches minces successives de quelques centaines de nanomètres. Ces couches sont principalement constituées de matériaux diélectriques, semiconducteurs et métalliques. Ces couches peuvent être réalisées par impression 3D. La FIG. 1 est une vue en perspective, avec coupe, partielle et schématique, d'un exemple d'un transistor à couches mince à structure plane. Le transistor T comprend une couche semiconductrice 1 entre une couche conductrice 2 formant le contact de drain et une couche conductrice 3 formant le contact de source. Le transistor T comprend en outre une couche isolante 4 recouvrant la région semiconductrice 1 et les régions conductrices 2 et 3, la partie de la couche isolante 4 recouvrant la région semiconductrice 1 formant l'isolant de grille du transistor T. Le transistor T comprend en outre une couche conductrice 5 recouvrant la couche isolante 4 et formant la grille du transistor T. Le transistor T est formé sur un support 6, par exemple une plaque de verre. En général, plusieurs exemplaires du circuit électronique comprenant les transistors en couches minces sont formés sur une plaque qui est ensuite découpée pour séparer les circuits électroniques. Le circuit électronique obtenu a ainsi une structure essentiellement plane. Selon l'application visée, des étapes d'assemblage doivent ensuite généralement être prévues pour intégrer le circuit électronique dans un système électromécanique en tenant compte de la structure plane du circuit électronique, afin notamment d'assurer la tenue mécanique du circuit électronique dans un système électromécanique, l'interconnexion du circuit électronique avec d'autres éléments, etc. La conception du système électromécanique intégrant le circuit électronique peut ainsi être complexe. Il serait souhaitable de rendre plus simple la conception d'un système électromécanique intégrant un circuit électronique. Un mode de réalisation pallie tout ou partie des inconvénients des circuits électroniques connus et de leurs procédés de fabrication. Un mode de réalisation prévoit un circuit électronique comprenant des composants électroniques, au moins l'un des composants électroniques comprenant une région semiconductrice comprenant un empilement d'au moins trois couches semiconductrices d'un même matériau semiconducteur selon une première direction d'empilement. Selon un mode de réalisation, tous les composants électroniques sont noyés dans une matrice diélectrique comprenant un empilement d'au moins trois couches diélectriques d'un même matériau diélectrique selon la première direction d'empilement ou une deuxième direction d'empilement inclinée par rapport à la première direction d'empilement. Selon un mode de réalisation, ledit composant électronique est un transistor en couches minces comprenant en outre une région isolante électriquement au contact de la région semiconductrice et formant l'isolant de grille du transistor en couches minces, et une première région conductrice électriquement recouvrant la région isolante électriquement, au contact de la région isolante électriquement, et formant la grille du transistor en couches minces, la région isolante électriquement comprenant un empilement d'au moins trois couches isolantes électriquement d'un même matériau isolant électriquement selon la première direction d'empilement ou une troisième direction d'empilement inclinée par rapport à la première direction d'empilement et la première région conductrice électriquement comprenant un empilement d'au moins trois premières couches conductrices électriquement d'un même matériau conducteur électriquement selon la première direction d'empilement ou une quatrième direction d'empilement inclinée par rapport à la première direction d'empilement. Selon un mode de réalisation, le transistor en couches minces comprend en outre une deuxième région conductrice électriquement au contact de la région semiconductrice et une troisième région conductrice électriquement au contact de la région semiconductrice, la deuxième région conductrice électriquement comprenant un empilement d'au moins trois deuxièmes couches conductrices électriquement du même matériau conducteur électriquement selon la première direction d'empilement ou une cinquième direction d'empilement inclinée par rapport à la première direction d'empilement et la troisième région conductrice électriquement comprenant un empilement d'au moins trois troisièmes couches conductrices électriquement du même matériau conducteur électriquement selon la première direction d'empilement ou une sixième direction d'empilement inclinée par rapport à la première direction d'empilement. Selon un mode de réalisation, la région semiconductrice à la forme d'un tube ou d'un secteur de tube. Selon un mode de réalisation, la région semiconductrice à la forme d'une sphère creuse ou d'une calotte de sphère creuse. Un mode de réalisation prévoit également un système électromécanique comprenant un corps dans lequel est noyé au moins un circuit électronique tel que défini précédemment. Un mode de réalisation prévoit également un procédé de fabrication d'un circuit électronique comprenant des composants électroniques, au moins l'un des composants électroniques comprenant une région semiconductrice, la formation de la région semiconductrice comprenant la formation d'un empilement d'au moins trois couches semiconductrices d'un même matériau semiconducteur selon une première direction d'empilement. Selon un mode de réalisation, le procédé comprend la formation d'une matrice diélectrique comprenant un empilement d'au moins trois couches diélectriques du même matériau diélectrique selon la première direction d'empilement ou une deuxième direction d'empilement inclinée par rapport à la première direction d'empilement dans laquelle sont noyés tous les composants électroniques. Selon un mode de réalisation, ledit composant électronique est un transistor en couches minces comprenant en outre une région isolante électriquement au contact de la région semiconductrice et formant l'isolant de grille du transistor en couches minces, et une première région conductrice électriquement recouvrant la région isolante électriquement, au contact de la région isolante électriquement, et formant la grille du transistor en couches minces, la formation de la région isolante électriquement comprenant la formation d'un empilement d'au moins trois couches isolantes électriquement du même matériau isolant électriquement selon la première direction d'empilement ou une troisième direction d'empilement inclinée par rapport à la première direction d'empilement et la formation de la première région conductrice électriquement comprenant la formation d'un empilement d'au moins trois premières couches conductrices électriquement du même matériau conducteur électriquement selon la première direction d'empilement ou une quatrième direction d'empilement inclinée par rapport à la première direction d'empilement. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 , décrite précédemment, est une vue en perspective avec coupe, partielle et schématique, d'un exemple d'un transistor à couches mince à structure plane ; la FIG. 2 est une vue en coupe, partielle et schématique, d'un circuit électronique comprenant des composants électroniques ; la FIG. 3 , la FIG. 4 , la FIG. 5 , et la FIG. 6 sont des vues en perspective, partielles et schématiques, de modes de réalisation de transistors en couches minces ; la FIG. 7 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'un condensateur ; la FIG. 8 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'une diode électroluminescente ; la FIG. 9 est un schéma électrique fonctionnel et simplifié d'un inverseur réalisé par des transistors en couches minces ; la FIG. 10 est une vue en perspective, partielle et schématique, d'un mode de réalisation de l'inverseur selon le schéma électrique de la FIG. 9 ; la FIG. 11 est un schéma électrique fonctionnel et simplifié d'une porte logique NON ET réalisée par des transistors en couches minces ; la FIG. 12 est une vue en perspective, partielle et schématique, d'un mode de réalisation d'une porte logique NON ET selon le schéma électrique de la FIG. 11 ; la FIG. 13 est une vue de côté de la structure développée de la porte logique NON ET selon le mode de réalisation de la FIG. 12 ; la FIG. 14 est une vue en perspective, partielle et schématique, d'un autre mode de réalisation d'un inverseur ; la FIG. 15 est une vue en perspective, partielle et schématique, d'un mode de réalisation d'un circuit électronique ; et la FIG. 16 est une vue en perspective, partielle et schématique, d'un mode de réalisation d'un système électromécanique. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. En outre, on considère ici que les termes "isolant" et "conducteur" signifient respectivement "isolant électriquement" et "conducteur électriquement". Dans la suite de la description, pour décrire la structure d'un composant électronique, la référence utilisée pour désigner une région semiconductrice du composant électronique comprend le nombre 11 suivi d'un tiret bas et de la référence du composant électronique, la référence utilisée pour désigner une région conductrice du composant électronique comprend le nombre 12, 13, ou 15 suivi d'un tiret bas et de la référence du composant électronique, et la référence utilisée pour désigner une région isolante du composant électronique comprend le nombre 14 suivi d'un tiret bas et de la référence du composant électronique. A titre d'exemple, dans le cas d'un transistor en couches minces, la référence utilisée pour désigner la région semiconductrice du transistor dans laquelle se forme le canal en fonctionnement comprend le nombre 11 suivi d'un tiret bas et de la référence du transistor, la référence utilisée pour désigner le contact de drain du transistor comprend le nombre 12 suivi d'un tiret bas et de la référence du transistor, la référence utilisée pour désigner le contact de source du transistor comprend le nombre 13 suivi d'un tiret bas et de la référence du transistor, la référence utilisée pour désigner la région isolante du transistor dans laquelle l'isolant de grille est formé comprend le nombre 14 suivi d'un tiret bas et de la référence du transistor, et la référence utilisée pour désigner le région conductrice du transistor dans laquelle la grille est formée comprend le nombre 15 suivi d'un tiret bas et de la référence du transistor. La FIG. 2 est une vue en coupe, partielle et schématique, d'un circuit électronique 10 comprenant des composants électroniques, un seul composant électronique T1 étant représenté en FIG. 2 . Le composant électronique T1 peut comprendre au moins une région semiconductrice 11_T1, au moins une région conductrice 12_T1, 13_T1, 15_T1, et/ou au moins une région isolante 14_T1. Tous les composants électroniques du circuit électronique 10 sont intégrés dans une matrice diélectrique 16. La matrice 16 peut être composée du même matériau isolant que la région isolante 14_T1 ou être en un matériau isolant différent de celui de la région isolante 14_T1. A titre d'exemple, le composant électronique T1 représenté en FIG. 2 correspond à un transistor en couches minces. Le transistor T1 comprend trois régions conductrices 12_T1, 13_T1, 15_T1 dont une région conductrice de drain 12_T1 au contact de la région semiconductrice 11_T1 et une région conductrice de source 13_T1 au contact de la région semiconductrice 11_T1. La région isolante 14_T1 est au contact de la région semiconductrice 11_T1 et forme l'isolant de grille du transistor T1, et la région conductrice 15_T1 recouvre la région isolante 14_T1, au contact de la région isolante 14_T1, et forme la grille du transistor T1. Selon un mode de réalisation, chaque transistor en couches minces T1 ainsi que la matrice 16 sont réalisés par impression 3D. L'impression 3D ou fabrication additive regroupe les procédés de fabrication permettant de créer des pièces en volume par ajout d'un matériau fluide en couches successives. Des exemples de procédés d'impression 3D comprennent l'impression par jet d'encre, l'héliographie, la sérigraphie, la flexographie, le revêtement par pulvérisation (en anglais spray coating) ou le dépôt de gouttes (en anglais drop-casting). De préférence, chaque transistor en couches minces T1 est réalisée par impression par jet d'encre. Selon un mode de réalisation, pour chaque composant électronique du circuit électronique 10, la région semiconductrice 11_T1, la région isolante 14_T1, et/ou la région conductrice 12_T1, 13_T1, et 15_T1 est réalisée par empilement de couches jointives selon une direction d'empilement D, chaque couche pouvant correspondre à un cordon ou à des cordons jointifs formés dans un plan perpendiculaire à la direction d'empilement D. De même, la matrice 16 du circuit électronique 10 est réalisée par empilement de couches selon la direction d'empilement D, chaque couche de la matrice 16 comprenant des cordons jointifs formés dans un plan perpendiculaire à la direction d'empilement D. Plus précisément, la région semiconductrice 11_T1 est réalisée par un empilement de couches semiconductrices 11L jointives selon la direction d'empilement D. La région isolante 14_T1 est réalisée par un empilement de couches isolantes 14L jointives selon la direction d'empilement D. La région conductrice 12_T1, 13_T1, et/ou 15_T1 est réalisée par un empilement de couches conductrices 12L, 13L, 15L jointives selon la direction d'empilement D. La matrice 16 est réalisée par un empilement de couches diélectriques 16L jointives selon la direction d'empilement D. Selon un mode de réalisation, l'épaisseur moyenne de chaque couche 11L, 12L, 13L, 14L, 15L, 16L, mesurée selon la direction d'empilement D, est comprise entre 0,1 µm et 1 mm. Selon un mode de réalisation, le nombre de couches semiconductrices 11L par région semiconductrice 11_T1 est supérieure à 3, et est par exemple compris entre 3 et 300. Selon un mode de réalisation, le nombre de couches isolantes 14L par région isolante 14_T1 est supérieure à 3, et est par exemple compris entre 3 et 300 . Selon un mode de réalisation, le nombre de couches conductrices 12L, 13L, 15L par région conductrice 12_T1, 13_T1, 15_T1 est supérieure à 3, et est par exemple compris entre 3 et 300. Selon un mode de réalisation, l'épaisseur minimale de la région semiconductrice 11_T1 selon une direction perpendiculaire à la direction d'empilement D est comprise entre 0,1 µm et 100 µm. Selon un mode de réalisation, l'épaisseur minimale de la région conductrice 12_T1, 13_T1, 15_T1 selon une direction perpendiculaire à la direction d'empilement D est comprise entre 0,1 µm et 25 µm. Selon un mode de réalisation, l'épaisseur minimale de la région isolante 14_T1 selon une direction perpendiculaire à la direction d'empilement D est comprise entre 0,1 µm et 100 µm. La direction d'empilement D dépend de l'orientation relative entre le dispositif mettant en oeuvre le procédé de fabrication additive et les couches déjà formées du circuit électronique 10. Dans le mode de réalisation illustré en FIG. 2 , la direction d'empilement D est la même pour la région semiconductrice 11_T1, les régions conductrices 12_T1, 13_T1, 15_T1, la région isolante 14_T1, et la matrice 16. Selon un autre mode de réalisation, les directions d'empilement parmi la direction d'empilement lors de la formation de la région semiconductrice 11_T1, la direction d'empilement lors de la formation des régions conductrices 12_T1, 13_T1, 15_T1, la direction d'empilement lors de la formation de la région isolante 14_T1, et la direction d'empilement lors de la formation de la matrice 16, ne sont pas toutes identiques. Ceci peut être le cas lorsque l'orientation relative entre le dispositif mettant en oeuvre le procédé de fabrication additive et les couches déjà formées du circuit électronique 10 est modifiée entre la fabrication d'au moins deux régions parmi la région semiconductrice 11_T1, les régions conductrices 12_T1, 13_T1, 15_T1, la région isolante 14_T1, et la matrice 16. Selon un autre mode de réalisation, la direction d'empilement d'au moins une région parmi la région semiconductrice 11_T1, chaque région conductrice 12_T1, 13_T1, 15_T1, la région isolante 14_T1, et/ou la matrice 16 n'est pas constante tout au long de la formation de cette région. Ceci peut être le cas lorsque l'orientation relative entre le dispositif mettant en oeuvre le procédé de fabrication additive et les couches déjà formées du circuit électronique 10 est modifiée au cours de la fabrication de la région. On considère par la suite que la direction d'empilement est au moins constante pour la formation de trois couches successives de la région. Selon un mode de réalisation, le transistor T1 est un transistor à effet de champ organique, également appelé OFET (acronyme anglais pour Organic Field-Effect Transistor). Selon un mode de réalisation, le matériau semiconducteur composant les région semiconductrice 11_T1, le matériau conducteur composant les régions conductrices 12_T1, 13_T1, 15_T1, le matériau isolant composant la région isolante 14_T1, et/ou le matériau diélectrique composant la matrice 16 est un matériau organique. Le matériau semiconducteur composant la région semiconductrice 11_T1 est choisi dans le groupe comprenant un polymère semiconducteur de type P, par exemple le poly(vinyltriphénylamine) connu sous l’abréviation PvTPA, le poly(vinyldiméthoxy-triphénylamine) connu sous l’abréviation PvDMTPA, le poly(vinyldiméthoxy-triphényldiamine) connu sous l’abréviation PvDMTPD, le 2,9-didecyl-dinaphtho[2,3-b:20,30-f]thiéno[3,2-b]thiophène connu sous l’abréviation C10-DNTT, le poly(3-hexylthiophène) connu sous l’abréviation P3HT et ses dérivés, le poly-(2,5-bis(3-alkylthiophène-2-yl)thiéno[3,2-b]thiophène) connu sous l’abréviation pBTTT, le 2,7-dioctyl[1]benzothiéno[3,2-b][1]benzothiophène connu sous l’abréviation C8-BTBT, le poly(3-hexylthiophène) connu sous l’abréviation P3HT, le poly-(2,5-bis (3-alkylthiophène-2-yl) thiéno [3,2-b]thiophène) connu sous l’abréviation pBTTT, le 2,3,5,6-tétrafluoro-7,7,8,8-tétracyanoquinodiméthane connu sous l’abréviation F4-TCNQ, le 5,6,11,12-tétraphénylnaphtacène connu sous l’abréviation rubrène, le 2- Décyl-7-phényl[1] benzothiéno [3,2-b][1] benzothiophène connu sous l’abréviation DPh-BTBT-10, ou un polymère semiconducteur de type N, par exemple le poly {[N,N' -bis (2-octyldodécyl) -naphthalène -1,4,5,8- bis(dicarboximide) -2,6-diyl] -alt-5,' -(2,2' -bithiophène)} ou poly[[1,2,3,6,7,8- hexahydro-2,7-bis (2-octyldodécyl) -1,3,6,8-dioxobenzo [lmn] [3,8] phénanthroline-4,9-diyl] [2,2'-bithiophène] -5,5'-diyl] connus sous l’abréviation P(NDI2OD-T2), le N,N'-Dioctyl-3,4,9,10-pérylenedicarboximide connu sous l’abréviation PTCDI-C8, le 4,4'-(2λ4δ2- benzo[1,2-c:4,5-c'] bis[1,2,5] thiadiazole- 4,8-diyldi- 5,2-thiophènediyl) bis[2-dodécyl benzonitrile], 4,8-Bis [5-(4-cyano-3-alkylphényl)-2-thiényl] benzo[1,2-c:4,5-c'] bis [1,2,5] thiadiazole connu sous l’abréviation TU-3. Le matériau conducteur composant les régions conductrices 12_T1, 13_T1, 15_T1 est choisi dans le groupe comprenant un polymère conducteur, par exemple du PEDOT:PSS qui est un mélange de deux polymères, le poly(3,4-éthylènedioxythiophène) (PEDOT) et le poly(styrène sulfonate) de sodium (PSS), un polymère chargé de nanoparticules métalliques ou plus généralement un polymère chargé de nanoparticules conductrices électriquement, par exemple des nanofils de carbone, des nanotubes de carbones (CNT), des nanofils d’argent, des nano-flocons d’argent, de l'oxyde de graphène, et un mélange d'au moins deux de ces matériaux. Le matériau isolant composant la région isolante 14_T1 est choisi dans le groupe comprenant l’ABS, le SU-8, le polyimide, le polyamide, le polycarbonate, le polypropylène, le polystyrène (PS), l’acrylique ou l’époxy acrylique ou tout polymère présentant une constante diélectrique assez faible (inférieure à 5 typiquement). Le matériau diélectrique composant la matrice 16 est choisi dans le groupe comprenant le poly(flurorure de vinylidène) (PVDF) et ses dérivés comme par exemple le poly(flurorure de vinylidène - trifluoroéthylène) [P(VDF-TrFE)], le poly(flurorure de vinylidène - -co-chlorotrifluoroéthylène) (PVDF-CTFE), le poly(méthyl méthacrylate) (PMMA), le polyéthylène basse densité (LDPE) ou comprenant le groupe des polymères conjugués, par exemple le phthalocyanine (H 2 Pc) et ses dérivés comme le phthalocyanine de cuivre (CuPc) et le poly-CuPc, ou comprenant le groupe des élastomères comme par exemple le silicone (RTV), le polyisobutylène (PIB). Le polymère peut être chargé avec des poudres inorganiques de céramiques comme l’alumine Al 2 O 3 , ou le titanate de baryum (BaTiO 3 ) et ses dérivés comme le Ba 0 , 5 Sr 0 , 5 TiO 3 (BST), le titanate de strontium (SrTiO 3 , également appelé ST), le Bi 0 , 5 Na 0 , 5 TiO 3 (BNT), le niobate d’argent (AgNbO 3 , également appelé AN), le niobate de potassium (K 0 , 5 Na 0 , 5 NbO 3 , également appelé KNN), la ferrite de bismuth (BiFeO 3 , également appelée BF). Les taux de charge peuvent atteindre un ratio maximal de 80 % en volume. Des modes de réalisation de composants électroniques et de circuits électroniques vont maintenant être décrits. Pour ces composants électroniques et ces circuits électroniques, la matrice 16 décrite précédemment n'est pas représentée. La FIG. 3 est une vue en perspective, partielle et schématique, d'un autre mode de réalisation d'un transistor T2 en couches minces. Le transistor T2 comprend l'ensemble des éléments du transistor T1 décrit en relation avec la FIG. 2 , la région semiconductrice 11_T2 ayant la forme d'un tube d'axe Δ à base circulaire, ayant une face interne 20_T2, une face externe 21_T2, et deux bords opposés 22_T2, un seul bord 22_T2 étant visible en FIG. 3 . La région semiconductrice 11_T2 est entourée par la région isolante 14_T2 qui a la forme d'un tube d'axe Δ, la région isolante 14_T2 étant au contact de la région semiconductrice 11_T2. La région isolante 14_T2 est entourée par la région conductrice 15_T2 qui a la forme d'un tube d'axe Δ, la région conductrice 15_T2 étant au contact de la région isolante 14_T2. La région conductrice de drain 12_T2 et la région conductrice de source 13_T2 ont chacune la forme d'un secteur annulaire et reposent sur l'un des bords 22_T2 de la région semiconductrice 11_T2, au contact de la région semiconductrice 11_T2. En FIG. 3 , la région conductrice de drain 12_T2 et la région conductrice de source 13_T2 sont situées de façon diamétralement opposée par rapport à l'axe Δ. La FIG. 4 est une vue en perspective, partielle et schématique, d'un mode de réalisation d'un transistor T3 en couches minces. Le transistor T3 comprend l'ensemble des éléments du transistor T2 décrit en relation avec la FIG. 3 , à la différence que la région conductrice de drain 12_T3 et la région conductrice de source 13_T3 correspondent chacune à une piste conductrice s'étendant selon l'axe Δ sur la face interne 20_T3 de la région semiconductrice 11_T3. En FIG. 4 , la région conductrice de drain 12_T3 et la région conductrice de source 13_T3 sont situées de façon diamétralement opposée par rapport à l'axe Δ. La FIG. 5 est une vue en perspective, partielle et schématique, d'un autre mode de réalisation d'un transistor T4 en couches minces. Le transistor T4 comprend l'ensemble des éléments du transistor T1 décrit en relation avec la FIG. 2 , à la différence que la région semiconductrice 11_T4 a la forme d'un secteur d'un tube d'axe Δ à base circulaire, par exemple un demi-tube, ayant une face interne 20_T4, et une face externe 21_T4. La région semiconductrice 11_T4 est recouverte, du côté de la face externe 21_T4, par la région isolante 14_T4 qui a la forme d'un secteur d'un tube d'axe Δ à base circulaire, par exemple un demi-tube, la région isolante 14_T4 étant au contact de la région semiconductrice 11_T4. La région isolante 14_T4 est recouverte, du côté opposé à la face externe 21_T4, par la région conductrice 15_T4 qui a la forme d'un secteur d'un tube d'axe Δ à base circulaire, par exemple un demi-tube, la région conductrice 15_T4 étant au contact de la région isolante 14_T4. La région conductrice de drain 12_T4 et la région conductrice de source 13_T2 correspondent chacune à une piste conductrice s'étendant selon l'axe Δ sur la face interne 20_T4 de la région semiconductrice 11_T4. L'angle du secteur de tube d'axe Δ formant la région semiconductrice 11_T4 est notamment choisi en fonction de la "longueur" souhaitée du canal du transistor T2. Ceci permet de façon avantageuse de pouvoir faire varier la longueur" souhaitée du canal du transistor T4 tout en conservant le rayon de la base circulaire de la région semiconductrice 11_T4. En FIG. 5 , la région semiconductrice 11_T4 a la forme d'un demi-tube et la région conductrice de drain 12_T4 et la région conductrice de source 13_T4 sont situées de façon diamétralement opposée par rapport à l'axe Δ. De façon générale, le composant électronique comprend au moins une région semiconductrice formée par un empilement de couches semiconductrices jointives selon une direction d'empilement, chaque couche semiconductrice ayant la forme d'une bande suivant une droite ou une courbe, de préférence une courbe, ouverte ou fermée. Dans le cas où chaque couche semiconductrice de la région semiconductrice recouvre exactement la couche semiconductrice sous-jacente, la région semiconductrice a la forme générale d'un cylindre, au sens mathématique du terme, s'étendant selon la direction d'empilement. Dans le cas où au moins certaines des couches semiconductrices de la région semiconductrice ne recouvre que partiellement la couche semiconductrice sous-jacente correspondante, la région semiconductrice peut présenter une courbure dans un plan contenant la direction d'empilement. La FIG. 6 est une vue en perspective, partielle et schématique, partiellement écorchée, d'un autre mode de réalisation d'un transistor T5 en couches minces. Le transistor T5 comprend l'ensemble des éléments du transistor T1 décrit en relation avec la FIG. 2 , à la différence que la région semiconductrice 11_T5 a la forme d'une sphère creuse de centre C, ayant une face interne 20_T5 et une face externe 21_T5. La région semiconductrice 11_T5 est entourée par la région isolante 14_T5 qui a la forme d'une sphère creuse de centre C, la région isolante 14_T5 étant au contact de la région semiconductrice 11_T5. La région isolante 14_T5 est entourée par la région conductrice 15_T5 qui a la forme d'une sphère creuse de centre C, la région conductrice 15_T5 étant au contact de la région isolante 14_T5. La région conductrice de drain 12_T5 et la région conductrice de source 13_T5 ont chacune la forme d'un secteur d'une calotte d'une sphère creuse de centre C et reposent sur la face interne 20_T5 de la région semiconductrice 11_T5, au contact de la région semiconductrice 11_T5. En FIG. 6 , la région conductrice de drain 12_T5 et la région conductrice de source 13_T5 sont situées de façon diamétralement opposée par rapport au centre C. La connexion de la région conductrice de source 12_T5 et de la région conductrice de drain 13_T5 à d'autres composants électroniques peut être réalisée par l'intermédiaire de vias conducteurs, non représentés, traversant la région semiconductrice 11_T5, la région isolante 14_T5, et la région conductrice 15_T5 pour venir au contact des régions conductrices de drain 12_T5 et de source 13_T5, ces vias étant isolés électriquement de la région semiconductrice 11_T5 et la région conductrice 15_T5. De façon plus générale, au lieu d'une sphère creuse, la région semiconductrice 11_T5 peut avoir la forme d'un volume creux quelconque, par exemple la forme d'un tore creux, ou d'un polyèdre creux, par exemple d'un cube creux. La FIG. 7 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'un condensateur CAP. Le condensateur CAP comprend une région isolante 14_CAP prise en sandwich entre deux régions conductrices 12_CAP et 13_CAP. La région isolante 14_CAP et les régions conductrices 12_CAP et 13_CAP ont chacune la forme d'un tube d'axe Δ à base circulaire. La région isolante 14_CAP a une face interne 23_CAP et une face externe 24_CAP. La région isolante 14_CAP est entourée par la région conductrice 12_CAP, la région conductrice 12_CAP étant au contact de la face externe 24_CAP de la région isolante 14_CAP. La région conductrice 13_CAP est entourée par la région isolante 14_CAP, la région conductrice 13_CAP étant au contact de la face interne 23_CAP de la région isolante 14_CAP. Les régions conductrices 12_CAP et 13_CAP forment les armatures du condensateur CAP. La FIG. 8 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'une diode électroluminescente LED. La diode électroluminescente DEL comprend une région semiconductrice 11_LED, deux régions conductrices 12_LED et 13_LED, et deux régions d'interface 11'_LED et 11"_LED. La région semiconductrice 11_LED, les régions conductrices 12_TAP et 13_CAP et les régions d'interface 11'_LED et 11"_LED ont chacune la forme d'un tube d'axe Δ à base circulaire. La région semiconductrice 11_LED est prise en sandwich entre les régions d'interface 11'_LED et 11"_LED, la région conductrice 12_LED entoure la région d'interface 11'_LED et la région conductrice 13_LED est entourée par la région d'interface 11"_LED. La région semiconductrice 11_LED correspond à la région active de la diode électroluminescente, c'est-à-dire la région dans laquelle est émise le rayonnement électromagnétique fourni par la diode électroluminescente. Les régions conductrices 12_LED et 13_LED forment les électrodes de la diode électroluminescente LED. Selon un mode de réalisation, l'électrode externe 12_LED est transparente au rayonnement lumineux L émis par la région semiconductrice 11_LED. La région d'interface 11'_LED et 11"_LED peut correspondre à une couche injectrice d'électrons ou à une couche injectrice de trous. De façon générale, les composants électroniques du circuit électronique 10 peuvent correspondre à d'autres composants électroniques que ceux décrits précédemment et peuvent comprendre une résistance, une photodiode, une cellule solaire, etc. Les composants électroniques décrits précédemment peuvent être agencés pour formés des circuits électroniques élémentaires. Des exemples de circuits électroniques 10 comprenant au moins deux transistors en couches minces vont maintenant être décrits. En particulier, des exemples de circuits électroniques 10 correspondant à des portes logiques vont être décrits. La FIG. 9 est un schéma électrique d'un inverseur INV. L'inverseur INV permet de réaliser la fonction logique NON. L'inverseur INV comprend un transistor T6 à canal P et un transistor T7 à canal N. Les grilles des transistors T6 et T7 sont connectées à un noeud IN_INV qui représente l'entrée de l'inverseur INV. La source du transistor T6 est destinée, en fonctionnement, à être reliée à une source d'un potentiel de référence haut Vdd. La source du transistor T7 est destinée, en fonctionnement, à être reliée à une source d'un potentiel de référence bas Vss. Le drain du transistor T6 est connecté au drain du transistor T7. Le drain du transistor T6 et le drain du transistor T7 sont connectés à un noeud OUT_INV qui représente la sortie de l'inverseur INV. La FIG. 10 est une vue en perspective, partielle et schématique, d'un mode de réalisation d'un inverseur INV1 dont le schéma électrique correspond à l'inverseur INV de la FIG. 9 . Chaque transistor T6 et T7 de l'inverseur INV1 représenté en FIG. 10 a la structure représentée en FIG. 5 . En particulier, la région semiconductrice 11_T6 du transistor T6 et la région semiconductrice 11_T7 du transistor T7 ont chacune la forme d'un secteur d'un tube d'axe Δ à base circulaire, la région semiconductrice 11_T6 n'étant pas au contact de la région semiconductrice 11_T7 en FIG. 10 . En outre, la région isolante 14_T6 du transistor T6 est jointive avec la région isolante 14_T7 du transistor T7, les régions isolantes 14_T6 et 14_T7 formant un tube d'axe Δ. De plus, la région conductrice de grille 15_T6 du transistor T6 est jointive avec la région conductrice de grille 15_T7 du transistor T7, les régions conductrices de grille 15_T6 et 15_T7 formant un tube d'axe Δ. La région conductrice de drain 12_T6 est jointive avec la région conductrice de drain 12_T7 du transistor T7. La FIG. 11 est un schéma électrique d'un circuit électronique NAND. Le circuit électronique NAND permet de réaliser la fonction logique NON ET. Le circuit électronique NAND comprend deux transistors T8 et T9 à canal P et deux transistor T10 et T11 à canal N. La grille du transistor T8 et la grille du transistor T10 sont destinées en fonctionnement à recevoir chacune un signal A. La grille du transistor T9 et la grille du transistor T11 sont destinées en fonctionnement à recevoir chacune un signal B. La source du transistor T8 et la source du transistor T9 sont destinées, en fonctionnement, à être reliées à une source du potentiel de référence haut Vdd. La source du transistor T11 est destinée, en fonctionnement, à être reliée à une source du potentiel de référence bas Vss. Le drain du transistor T10 est connecté aux drains des transistors T8 et T9. La source du transistor T10 est connectée au drain du transistor T11. Les drains des transistors T8 et T9 et le drain du transistor T10 sont connectés à un noeud OUT_NAND qui représente la sortie du circuit électronique NAND. La FIG. 12 est une vue en perspective, partielle et schématique, d'un mode de réalisation de la porte logique NAND selon le schéma électrique de la FIG. 11 et la FIG. 13 est une vue de côté de la structure développée de la porte logique NAND de la FIG. 12 . Chaque transistor T8, T9, T10 et T11 de la porte logique NAND représentée en FIG. 12 a la structure représentée en FIG. 5 , les transistors T8 et T10 étant situés au-dessus des transistors T9 et T11 en FIG. 12 . En outre, la région semiconductrice 11_T8 du transistor T8 à canal P est jointive avec la région semiconductrice 11_T9 du transistor T9 à canal P, l'ensemble des régions semiconductrices 11_T8 et 11_T9 ayant la forme d'un secteur d'un tube d'axe Δ à base circulaire. La région semiconductrice 11_T10 du transistor T10 à canal N est jointive avec la région semiconductrice 11_T11 du transistor T11 à canal N, l'ensemble des régions semiconductrices 11_T10 et 11_T11 ayant la forme d'un secteur d'un tube d'axe Δ à base circulaire. L'ensemble des régions semiconductrices 11_T8 et 11_T9 n'est pas au contact de l'ensemble des régions semiconductrices 11_T10 et 11_T11 en FIG. 12 . En outre, la région isolante 14_T8 du transistor T8, la région isolante 14_T9 du transistor T9, la région isolante 14_T10 du transistor T10, et la région isolante 14_T11 du transistor T11 sont jointes, l'ensemble des régions isolantes 14_T8, 14_T9, 14_T10 et 14_T11 formant un tube d'axe Δ à base circulaire. La région conductrice de grille 15_T8 du transistor T8 est jointive avec la région conductrice de grille 15_T10 du transistor T10, l'ensemble des régions conductrices de grille 15_T8 et 15_T10 formant un tube d'axe Δ à base circulaire. La région conductrice de grille 15_T9 du transistor T9 est jointive avec la région conductrice de grille 15_T11 du transistor T11, l'ensemble des régions conductrices de grille 15_T9 et 15_T11 formant un tube d'axe Δ à base circulaire, et situé, en FIG. 12 , sous le tube formant les régions conductrices de grille 15_T8 et 15_T10 et séparé de celui-ci. Dans les modes de réalisation décrits précédemment, les transistors en couches minces sont des transistors à grille unique. Selon un mode de réalisation, au moins certains transistors du circuit électronique peuvent être des transistors en couches minces à grille double. La FIG. 14 est une vue en perspective, partielle et schématique, d'un mode de réalisation d'un inverseur INV2 illustrant l'utilisation de transistors en couches minces à grille double. L'inverseur INV2 comprend l'ensemble des éléments de l'inverseur INV1 représenté en FIG. 10 et comprend en outre des régions isolantes supplémentaires 25_T6, 25_T7, correspondant chacune à un secteur d'un tube d'axe Δ à base circulaire, la région isolante 25_T6 étant située du côté de la face interne 21_T6 du transistor T6, au contact de la région semiconductrice 11_T6, et la région isolante 25_T7 étant située du côté la face interne 21_T7 du transistor T7, au contact de la région semiconductrice 11_T7. L'inverseur INV2 comprend en outre des régions conductrices supplémentaires 26_T6, 26_T7, correspondant chacune à un secteur d'un tube d'axe Δ à base circulaire, la région conductrice 26_T6 recouvrant la région isolante 25_T6 et étant au contact de celle-ci et la région conductrice 26_T7 recouvrant la région isolante 25_T7 et étant au contact de celle-ci. Les régions conductrices supplémentaires 26_T6, 26_T7 jouent le rôle de deuxième grille des transistors T6 et T7. De façon avantageuse, les deuxièmes grilles permettent un meilleur contrôle des propriétés électriques des transistors T6 et T7. La FIG. 15 est une vue en perspective, partielle et schématique, d'un mode de réalisation du circuit électronique 30. Le circuit électronique 30 comprend plusieurs composants électroniques ou circuits électroniques élémentaires 32, par exemple selon les modes de réalisation décrits précédemment. Selon un mode de réalisation, les composants électroniques ou circuits électroniques élémentaires 32 sont empilés pour former plusieurs empilements 34 de composants électroniques ou circuits électroniques élémentaires 32, quatre empilements 34 étant représentés à titre d'exemple en FIG. 15 . Les composants électroniques ou circuits électroniques élémentaires 32 d'un même empilement 34 ou d'empilements 34 différents peuvent être connectés les uns aux autres par des pistes conductrices formées de la même façon que les régions conductrices décrites précédemment. Selon un mode de réalisation, les empilements 34 sont noyés dans la matrice 16. La densité volumique de composants électroniques du circuit électronique 30 peut de façon avantageuse être élevée. La FIG. 16 est une vue en perspective, partielle et schématique, d'un mode de réalisation d'un système électromécanique 40 comprenant des circuits électroniques 30, deux circuits électroniques 30 étant représentés à titre d'exemple en FIG. 16 . Les circuits électroniques 30 sont noyés dans la matrice 16, dont la forme extérieure peut correspondre à la forme souhaitée du système électromécanique 40. Selon un mode de réalisation, le système électromécanique 40 peut de façon avantageuse être fabriqué en totalité par impression 3D. Il n'y a alors pas à prévoir d'étapes d'assemblage des circuits électroniques 30 dans le système électromécanique 40, les circuits électroniques 30 étant formés simultanément avec le système électromécanique 40. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, le condensateur CAP représenté en FIG. 7 et la diode électroluminescente LED représentée en FIG. 8 peuvent avoir une structure en demi-tube comme pour le transistor T4 représenté en FIG. 5 ou une structure de sphère creuse comme pour le transistor T5 représenté en FIG. 6 . En outre, dans les modes de réalisation décrit précédemment, des circuits électroniques ont été décrits dans lesquels des composants électroniques sont formés de façon empilée selon la même direction que la direction d'empilement des couches jointives déposées par fabrication additive pour former les différentes régions de ces composants. Toutefois, il est clair que des composants électroniques, notamment des transistors en couches minces, peuvent être formés de façon empilée selon une autre direction que la direction d'empilement des couches jointives déposées par fabrication additive pour former les différentes régions de ces composants. A titre d'exemple, des premier et deuxième transistors en couches minces peuvent être formés selon les modes de réalisation décrits précédemment en relation avec les figures 3, 4, et 5, et peuvent être empilés de façon radiale par rapport à l'axe Δ, c’est-à-dire de sorte que les régions semiconductrices de ces transistors aient la forme de tubes, ou de secteurs de tubes, d'axe Δ, la région semiconductrice du premier transistor étant située à l'intérieur de la région conductrice du deuxième transistor. De même, se un autre exemple, des premier et deuxième transistors en couches minces peuvent être formés selon le mode de réalisation décrit précédemment en relation avec la FIG. 6 , et peuvent être empilés de façon radiale par rapport au centre C, c’est-à-dire de sorte que les régions semiconductrices de ces transistors aient la forme de sphères creuses, ou de calottes de sphères creuses, de centre C, la région semiconductrice du premier transistor étant située à l'intérieur de la région conductrice du deuxième transistor. De plus, dans les modes de réalisation décrit précédemment, des circuits électroniques ont été décrits dans lesquels des composants électroniques sont formés par fabrication additive avec la même direction d'empilement des couches jointives déposées pour former les différentes régions de ces composants. Toutefois, il est clair que le circuit électronique peut comprendre des premier et deuxième composants électroniques, notamment des transistors en couches minces, pour lesquels le premier composant électronique est formé par fabrication additive avec une première direction d'empilement des couches jointives déposées pour former les différentes régions de ce premier composant et le deuxième composant électronique est formé par fabrication additive avec une deuxième direction d'empilement des couches jointives déposées pour former les différentes régions de ce deuxième composant, la première direction d'empilement étant inclinée par rapport à la deuxième direction d'empilement. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Circuit électronique (10 ; 30) comprenant des composants électroniques (T1 ; T2 ; T3 ; T4 ; T5), au moins l'un des composants électroniques comprenant une région semiconductrice (11_T1 ; 11_T2 ; 11_T3 ; 11_T4 ; 11_T5) comprenant un empilement d'au moins trois couches semiconductrices d'un même matériau semiconducteur selon une première direction d'empilement (D). Circuit électronique selon la revendication 1, dans lequel tous les composants électroniques (T1 ; T2 ; T3 ; T4 ; T5) sont noyés dans une matrice diélectrique (16) comprenant un empilement d'au moins trois couches diélectriques (16L) d'un même matériau diélectrique selon la première direction d'empilement (D) ou une deuxième direction d'empilement inclinée par rapport à la première direction d'empilement. Circuit électronique selon la revendication 1 ou 2, dans lequel ledit au moins l'un des composants électroniques (T1 ; T2 ; T3 ; T4 ; T5) est un transistor en couches minces (T1 ; T2 ; T3 ; T4 ; T5) comprenant en outre une région isolante électriquement (14_T1 ; 14_T2 ; 14_T3 ; 14_T4 ; 14_T5) au contact de la région semiconductrice (11_T1) et formant l'isolant de grille du transistor en couches minces (T1 ; T2 ; T3 ; T4 ; T5), et une première région conductrice électriquement (15_T1 ; 15_T2 ; 15_T3 ; 15_T4 ; 15_T5) recouvrant la région isolante électriquement (14_T1 ; 14_T2 ; 14_T3 ; 14_T4 ; 14_T5), au contact de la région isolante électriquement (14_T1 ; 14_T2 ; 14_T3 ; 14_T4 ; 14_T5), et formant la grille du transistor en couches minces (T1 ; T2 ; T3 ; T4 ; T5), la région isolante électriquement comprenant un empilement d'au moins trois couches isolantes électriquement (14L) d'un même matériau isolant électriquement selon la première direction d'empilement (D) ou une troisième direction d'empilement inclinée par rapport à la première direction d'empilement et la première région conductrice électriquement comprenant un empilement d'au moins trois premières couches conductrices électriquement (15L) d'un même matériau conducteur électriquement selon la première direction d'empilement (D) ou une quatrième direction d'empilement inclinée par rapport à la première direction d'empilement. Circuit électronique selon la revendication 3, dans lequel le transistor en couches minces (T1 ; T3 ; T4 ; T5) comprend en outre une deuxième région conductrice électriquement (12_T1 ; 12_T3 ; 12_T4 ; 12_T5) au contact de la région semiconductrice (11_T1 ; 11_T3 ; 11_T4 ; 11_T5) et une troisième région conductrice électriquement (13_T1 ; 13_T3 ; 13_T4 ; 13_T5) au contact de la région semiconductrice (11_T1 ; 11_T3 ; 11_T4 ; 11_T5), la deuxième région conductrice électriquement comprenant un empilement d'au moins trois deuxièmes couches conductrices électriquement (12L) du même matériau conducteur électriquement selon la première direction d'empilement (D) ou une cinquième direction d'empilement inclinée par rapport à la première direction d'empilement et la troisième région conductrice électriquement comprenant un empilement d'au moins trois troisièmes couches conductrices électriquement (13L) du même matériau conducteur électriquement selon la première direction d'empilement (D) ou une sixième direction d'empilement inclinée par rapport à la première direction d'empilement. Circuit électronique selon l'une quelconque des revendications 1 à 4, dans lequel la région semiconductrice (11_T1 ; 11_T2 ; 11_T3 ; 11_T4) à la forme d'un tube ou d'un secteur de tube. Circuit électronique selon l'une quelconque des revendications 1 à 4, dans lequel la région semiconductrice (11_T5) à la forme d'une sphère creuse ou d'une calotte de sphère creuse. Système électromécanique (40) comprenant un corps (16) dans lequel est noyé au moins un circuit électronique selon l'une quelconque des revendications 1 à 6. Procédé de fabrication d'un circuit électronique (10 ; 30) comprenant des composants électroniques (T1 ; T2 ; T3 ; T4 ; T5), au moins l'un des composants électroniques comprenant une région semiconductrice (11_T1 ; 11_T2 ; 11_T3 ; 11_T4 ; 11_T5), la formation de la région semiconductrice comprenant la formation d'un empilement d'au moins trois couches semiconductrices d'un même matériau semiconducteur selon une première direction d'empilement (D). Procédé selon la revendication 8, comprenant la formation d'une matrice diélectrique (16) comprenant un empilement d'au moins trois couches diélectriques (16L) du même matériau diélectrique selon la première direction d'empilement (D) ou une deuxième direction d'empilement inclinée par rapport à la première direction d'empilement dans laquelle sont noyés tous les composants électroniques (T1 ; T2 ; T3 ; T4 ; T5). Procédé selon la revendication 8 ou 9, dans lequel ledit au moins l'un des composants électroniques (T1 ; T2 ; T3 ; T4 ; T5) est un transistor en couches minces (T1 ; T2 ; T3 ; T4 ; T5) comprenant en outre une région isolante électriquement (14_T1 ; 14_T2 ; 14_T3 ; 14_T4 ; 14_T5) au contact de la région semiconductrice (11_T1) et formant l'isolant de grille du transistor en couches minces (T1 ; T2 ; T3 ; T4 ; T5), et une première région conductrice électriquement (15_T1 ; 15_T2 ; 15_T3 ; 15_T4 ; 15_T5) recouvrant la région isolante électriquement (14_T1 ; 14_T2 ; 14_T3 ; 14_T4 ; 14_T5), au contact de la région isolante électriquement (14_T1 ; 14_T2 ; 14_T3 ; 14_T4 ; 14_T5), et formant la grille du transistor en couches minces (T1 ; T2 ; T3 ; T4 ; T5), la formation de la région isolante électriquement comprenant la formation d'un empilement d'au moins trois couches isolantes électriquement (14L) du même matériau isolant électriquement selon la première direction d'empilement (D) ou une troisième direction d'empilement inclinée par rapport à la première direction d'empilement et la formation de la première région conductrice électriquement comprenant la formation d'un empilement d'au moins trois premières couches conductrices électriquement (15L) du même matériau conducteur électriquement selon la première direction d'empilement (D) ou une quatrième direction d'empilement inclinée par rapport à la première direction d'empilement.