Brevet FR3164834A1 — publié le 20260123

Procédé de réalisation d’un dispositif à transistors CFET La présente description concerne un procédé de réalisation d’un dispositif à transistors CFET, comprenant : - réalisation d’un premier super-réseau semi-conducteur (102) surmonté d’une première couche diélectrique (110) ; - réalisation d’un deuxième super-réseau semi-conducteur (112) surmonté d’une deuxième couche diélectrique (120) ; - collage des première et deuxième couches diélectriques l’une à l’autre ; - traitement de consolidation mis en œuvre à une première température inférieure à 500°C ; - gravure d’au moins une tranchée (122) à travers au moins le deuxième super-réseau semi-conducteur, la deuxième couche diélectrique et au moins une partie de l’épaisseur de la première couche diélectrique ; - recuit mis en œuvre à une deuxième température supérieure ou égale à 500°C. Figure pour l'abrégé : Fig. 4 Procédé de réalisation d’un dispositif à transistors CFET La présente description concerne de façon générale le domaine de la fabrication de dispositifs semi-conducteurs, et plus particulièrement la réalisation de dispositifs à transistors CFET (« Complementary Field-Effect Transistors » en anglais, ou transistors à effet de champ complémentaires). Un dispositif à transistors CFET comporte, sur un substrat, des nanofeuilles (« nanosheets » en anglais) de semi-conducteur superposées formant les régions actives de transistors de types de conductivité différents, nMOS et pMOS. Les nanofeuilles formant les régions actives des transistors nMOS sont séparées de celles formant les régions actives des transistors pMOS par du matériau diélectrique. Les empilements de nanofeuilles utilisés pour la réalisation d’un dispositif à transistors CFET peuvent être fabriqués de deux manières différentes : monolithique ou séquentielle. La fabrication séquentielle de ces empilements consiste à réaliser séparément, sur des substrats différents, les empilements de couches servant à la réalisation des régions actives de transistors de types différents sous la forme de deux structures indépendantes et distinctes, puis de les solidariser par collage. L’un des deux substrats utilisés est ensuite démonté pour n’en conserver qu’un seul servant de support à l’ensemble obtenu. Par rapport à une fabrication monolithique dans laquelle les couches servant à la réalisation des régions actives des deux types de transistors sont réalisées successivement les unes au-dessus des autres sous la forme d’un seul empilement disposé sur un même substrat, la fabrication séquentielle des super-réseaux permet d’optimiser séparément, avant le collage, chacun d’eux, et envisager ainsi l’obtention de transistors CFET plus performants. Le collage est mis en œuvre entre deux couches diélectriques chacune formée au sommet d’un des super-réseaux réalisés. Idéalement, les épaisseurs de ces couches diélectriques sont faibles, typiquement telles que l’épaisseur totale du diélectrique présent entre les super-réseaux soit inférieure à 50 nm. Le collage est généralement un collage direct hydrophile. Un recuit de consolidation du collage à une température supérieure ou égale à 500°C est ensuite mis en œuvre. Il est toutefois très difficile de réaliser un collage direct hydrophile avec des couches diélectriques aussi fines du fait que des défauts vont être générés à l’interface de collage lors de la mise en œuvre du recuit servant à consolider l’interface. En effet, des défauts apparaissent à l’interface de collage lorsque le recuit de consolidation est mis en œuvre à une température supérieure ou égale à 500°C, en particulier lorsque les couches diélectriques minces sont réalisées par oxydation thermique d’un semi-conducteur. Ces défauts sont créés en raison de l’eau piégée à l’interface de collage et qui passe à travers les couches diélectriques et réagit avec le semi-conducteur contre lequel les couches diélectriques sont disposées. Cette réaction génère du gaz dihydrogène qui se retrouve piégé et mène à la création de bulles à l’interface de collage. Il existe un besoin de proposer un procédé de réalisation d’un dispositif à transistors CFET ne présentant pas les inconvénients des procédés de réalisation connus. Un mode de réalisation pallie tout ou partie des inconvénients des procédés connus et propose un procédé de réalisation d’un dispositif à transistors CFET, comprenant au moins : - réalisation, sur un premier substrat, d’un premier empilement comportant au moins une première couche semi-conductrice et une deuxième couche semi-conductrice disposées l’une sur l’autre, l’une des première et deuxième couches semi-conductrices étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une première couche diélectrique étant réalisée ensuite sur le premier empilement ; - réalisation, sur un deuxième substrat, d’un deuxième empilement comportant au moins une troisième couche semi-conductrice et une quatrième couche semi-conductrice disposée l’une sur l’autre, l’une des troisième et quatrième couches semi-conductrices étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une deuxième couche diélectrique étant réalisée ensuite sur le deuxième empilement ; - collage des première et deuxième couches diélectriques l’une à l’autre ; - traitement de consolidation mis en œuvre à une première température inférieure à 500°C ; - gravure d’au moins une tranchée à travers au moins le deuxième empilement, la deuxième couche diélectrique et au moins une partie de l’épaisseur de la première couche diélectrique ; - recuit mis en œuvre à une deuxième température supérieure ou égale à 500°C. Selon un mode de réalisation particulier, le collage des première et deuxième couches diélectriques l’une à l’autre comporte un collage direct hydrophile des première et deuxième couches diélectriques l’une contre l’autre. Selon un mode de réalisation particulier, les première et deuxième couches diélectriques sont réalisées telles que l’épaisseur totale des première et deuxième couches diélectriques collées l’une à l’autre soit inférieure ou égale à 50 nm. Selon un mode de réalisation particulier, la première couche diélectrique est réalisée en mettant en œuvre une oxydation thermique de la première couche semi-conductrice, et/ou la deuxième couche diélectrique est réalisée en mettant en œuvre une oxydation thermique de la troisième couche semi-conductrice. Selon un mode de réalisation particulier, les première et troisième couches semi-conductrices comportent du silicium, et/ou les deuxième et quatrième couches semi-conductrices comportent du SiGe. Selon un mode de réalisation particulier, le traitement de consolidation correspond à un premier recuit, et le recuit mis en œuvre après la gravure correspond à un deuxième recuit. Selon un mode de réalisation particulier, le premier substrat correspond à un substrat massif de silicium, et/ou dans lequel le deuxième substrat correspond à un substrat SOI. Selon un mode de réalisation particulier, la première température est comprise entre 200°C et 300°C, et/ou la deuxième température est comprise entre 550°C et 700°C. Selon un mode de réalisation particulier, le premier empilement comporte plusieurs premières couches semi-conductrices et plusieurs deuxièmes couches semi-conductrices disposées de manière alternée les unes sur les autres, et/ou le deuxième empilement comporte plusieurs troisièmes couches semi-conductrices et plusieurs quatrièmes couches semi-conductrices disposées de manière alternée les unes sur les autres. Selon un mode de réalisation particulier, le procédé comporte en outre, entre le collage des première et deuxième couches diélectriques l’une à l’autre et la gravure de la tranchée, une suppression d’au moins une partie du deuxième substrat. Selon un mode de réalisation particulier, le deuxième substrat correspond à un substrat SOI, et la suppression de ladite au moins une partie du deuxième substrat correspond à une suppression d’une couche massive et d’une couche d’oxyde enterré du substrat SOI. Selon un mode de réalisation particulier, la tranchée est gravée à travers toute l’épaisseur de la première couche diélectrique et également à travers le premier empilement. Selon un mode de réalisation particulier, plusieurs tranchées sont gravées, entre le traitement de consolidation et le recuit, à travers les premier et deuxième empilements telles que des portions restantes des première ou deuxième couches semi-conductrices et des portions restantes des troisième ou quatrième couches semi-conductrices forment des nanofeuilles configurées pour former les régions actives des transistors CFET. Selon un mode de réalisation particulier, le procédé comporte en outre, après le recuit, une gravure de portions restantes de la première ou deuxième couche semi-conductrice et/ou une gravure de parties restantes de la troisième ou quatrième couche semi-conductrice, et un dépôt d’un diélectrique de grille et d’un matériau conducteur de grille autour de premières parties des portions des couches semi-conductrices restantes formant des canaux des transistors CFET, et un dopage de deuxièmes parties des portions des couches semi-conductrices restantes formant des régions de source et de drain des transistors CFET. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 , la FIG. 2 , la FIG. 3 et la FIG. 4 représentent schématiquement des étapes d’un exemple de procédé de réalisation d’un dispositif à transistors CFET selon un mode de réalisation particulier. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Sur les figures, afin de faciliter leur lecture, les différents éléments et les différentes couches de matériaux ne sont pas représentés à la même échelle les uns par rapport aux autres. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, différentes étapes mises en œuvre après le deuxième recuit et portant sur la réalisation des éléments des transistors CFET autres que les nanofeuilles ne sont pas détaillées. L’homme du métier sera à même de mettre en œuvre de telles étapes à partir de la description donnée ici. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures dans une position normale d'utilisation. Toutefois, ces termes ne présument pas de la position et de l’orientation réelles du dispositif lors de son utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Un exemple de procédé de réalisation d’un dispositif à transistors CFET est décrit ci-dessous en lien avec les figures 1 à 4. Un premier empilement 102 comprenant au moins une première couche semi-conductrice 104 et au moins une deuxième couche semi-conductrice 106 disposées l’une sur l’autre est réalisé sur un premier substrat 108, par exemple par épitaxie. Le premier empilement 102 forme un premier super-réseau de couches semi-conductrices 104, 106 disposé sur le premier substrat 108. Le premier substrat 108 correspond par exemple à un substrat de semi-conducteur, bulk (ou massif) ou SOI (« Silicon-On-Insulator » en anglais, ou silicium sur isolant), ou tout type de substrat adapté à la réalisation du premier empilement 102. Selon un exemple de réalisation particulier, le premier substrat 108 correspond à un substrat bulk de silicium. Par exemple, son diamètre est égal à environ 300 mm et son épaisseur est égale à environ 775 µm. Préalablement à la réalisation du premier empilement 102 sur le premier substrat 108, le premier substrat 108 peut être nettoyé, par exemple avec de l’eau ozonée à 15 ppm d’ozone dissout dans de l’eau désionisée, puis avec du SC1 (mélange d’ammoniaque à 30%, d’eau oxygénée 30% et d’eau dans des proportions 1:1:5), suivie de SC2 (mélange d’acide chlorhydrique 30%, d’eau oxygénée 30% et d’eau dans des proportions 1:1:5). Lorsque la ou les premières couches semi-conductrices 104 sont destinées à servir à la réalisation de régions actives de transistors de type nMOS, le premier substrat 108 peut comporter du silicium d’orientation cristalline (100). Lorsque la ou les premières couches semi-conductrices 104 sont destinées à servir à la réalisation de régions actives de transistors de type pMOS ou nMOS, le premier substrat 108 peut comporter du silicium d’orientation cristalline (110). Lorsque le premier substrat 108 est de type bulk, l’ensemble du semi-conducteur, par exemple du silicium, du premier substrat 108 peut avoir cette orientation cristalline. Lorsque le premier substrat 108 est de type SOI, le semi-conducteur de la couche superficielle semi-conductrice du premier substrat 108 peut avoir cette orientation cristalline, celle du semi-conducteur de la couche massive du substrat SOI pouvant être différente ou non. Dans l’exemple décrit, du fait que les couches semi-conductrices 104, 106 du premier empilement 102 sont réalisées par épitaxie à partir de la face supérieure du premier substrat 108, l’orientation cristalline du semi-conducteur depuis lequel l’épitaxie est mise en œuvre est également celle des semi-conducteurs de ces couches 104, 106. Ainsi, la mobilité des électrons est favorisée lorsque les régions actives de transistors nMOS sont réalisées à partir de semi-conducteur d’orientation cristalline (100), et la mobilité des trous est favorisée lorsque les régions actives de transistors pMOS sont réalisées à partir de semi-conducteur d’orientation cristalline (110). Les semi-conducteurs des première et deuxième couches 104, 106 sont tels que l’une des première et deuxième couches 104, 106 peut être gravée sélectivement vis-à-vis de l’autre. Cette sélectivité de gravure servira par la suite à graver la deuxième couche 106 notamment lors de la réalisation d’une grille autour d’une partie de la première couche 104 destinée à former le canal d’un des transistors CFET, ou à graver la première couche 104 notamment lors de la réalisation d’une grille autour d’une partie de la deuxième couche 106 destinée à former le canal d’un des transistors CFET. Dans l’exemple décrit, le premier empilement 102 est réalisé tel que la première couche 104 comporte du silicium et que la deuxième couche 106 comporte du SiGe. Inversement, il est possible que la première couche 104 comporte du SiGe et que la deuxième couche 106 comporte du silicium. Par exemple, la deuxième couche 106 comporte du Si 0,25 Ge 0,75 et une épaisseur égale à environ 10 nm, et la première couche 104 comporte du silicium et une épaisseur égale à environ 17,5 nm. Plus généralement, l’épaisseur de la première couche 104 peut être comprise entre environ 5 nm et 22,5 nm et/ou l’épaisseur de la deuxième couche 106 peut être comprise entre environ 5 nm et 22,5 nm. De plus, lorsque la deuxième couche 106 comporte du SiGe, le pourcentage de germanium de ce SiGe peut être compris entre 20% et 35%. Le nombre de premières couches 104 et de deuxièmes couches 106 du premier empilement 102 dépend du nombre de nanofeuilles destinées à former les régions actives des transistors qui seront ultérieurement réalisés à partir de ces nanofeuilles. De manière avantageuse, le premier empilement 102 comporte plusieurs premières couches 104 et plusieurs deuxièmes couches 106 disposées de manière alternée les unes sur les autres. Sur l’exemple de la FIG. 1 , le premier empilement 102 comporte trois premières couches 104 et trois deuxièmes couches 106. Par exemple, le premier empilement 102 peut comporter un nombre total de premières couches 104 et de deuxièmes couches 106 compris entre deux et six. Une première couche diélectrique 110 est réalisée au sommet du premier empilement 102, c’est-à-dire sur la dernière des premières couches 104 dans l’exemple décrit ici (ou sur la première couche 104 lorsque le premier empilement 102 ne comporte qu’une seule première couche 104). Par exemple, la première couche diélectrique 110 peut correspondre à une couche de SiO 2 réalisée par oxydation thermique et dont l’épaisseur est égale à environ 5 nm. La mise en œuvre de cette oxydation thermique peut consommer une épaisseur de la dernière des premières couches 104 égale à environ 2,5 nm, l’épaisseur restante de la dernière des premières couches 104 après la mise en œuvre de cette oxydation thermique étant donc égale à environ 15 nm. Cette oxydation peut être mise en œuvre sous atmosphère humide, par exemple à une température égale à environ 700°C sous une atmosphère de H 2 O. Un nettoyage similaire à celui précédemment décrit pour le premier substrat 108 peut être mis en œuvre après la réalisation de la première couche diélectrique 110. En variante, la première couche diélectrique 110 peut comporter un oxyde formé par dépôt, par exemple à base de TEOS (orthosilicate de tétraéthyle) ou de silane. Selon une autre variante, la première couche diélectrique 110 peut comporter du nitrure de silicium par exemple déposé par LPCVD (dépôt chimique en phase vapeur à basse pression). Selon une autre variante, la première couche diélectrique 110 peut comporter un matériau diélectrique dit « low-k », ou à faible permittivité, comme par exemple du SiOCH, ou un matériau diélectrique dit « high-k », ou à forte permittivité, comme par exemple du HfO 2 . En variante, la première couche diélectrique 110 peut correspondre à un empilement de plusieurs couches superposées et formées de différents matériaux diélectriques. En variante de l’exemple précédemment décrit, le premier empilement 102 peut comporter des couches de matériaux supplémentaires en plus de celles décrites ci-dessus. Un deuxième empilement 112 comprenant au moins une troisième couche semi-conductrice 114 et au moins une quatrième couche semi-conductrice 116 disposées l’une sur l’autre est réalisé sur un deuxième substrat 118, par exemple par épitaxie. Le deuxième empilement 112 forme un deuxième super-réseau de couches semi-conductrices 114, 116 disposé sur le deuxième substrat 118. Le deuxième substrat 118 correspond par exemple à un substrat de semi-conducteur, bulk (ou massif) ou SOI (« Silicon-On-Insulator » en anglais, ou silicium sur isolant), ou tout type de substrat adapté à la réalisation du deuxième empilement 112. Selon un exemple de réalisation particulier, le deuxième substrat 118 peut correspondre à un substrat SOI. Par exemple, son diamètre est égal à environ 300 mm. Ce substrat SOI comprend par exemple une couche massive de silicium dont l’épaisseur est égale à environ 775 µm ainsi qu’une couche d’oxyde enterrée d’épaisseur égale à environ 145 nm et une couche superficielle de silicium d’épaisseur égale à environ 15 nm. Préalablement à la réalisation du deuxième empilement 112 sur le deuxième substrat 118, le deuxième substrat 118 peut être nettoyé de manière similaire au nettoyage du premier substrat 108 précédemment décrit. Lorsque la ou les troisièmes couches semi-conductrices 114 sont destinées à servir à la réalisation de régions actives de transistors de type nMOS, le deuxième substrat 118 peut comporter du silicium d’orientation cristalline (100). Lorsque la ou les troisièmes couches semi-conductrices 114 sont destinées à servir à la réalisation de régions actives de transistors de type pMOS, le deuxième substrat 118 peut comporter du silicium d’orientation cristalline (110). Lorsque le deuxième substrat 118 est de type bulk, l’ensemble du semi-conducteur, par exemple du silicium, du deuxième substrat 118 peut avoir cette orientation cristalline. Lorsque le deuxième substrat 118 est de type SOI, le semi-conducteur de la couche superficielle semi-conductrice du deuxième substrat 118 peut avoir cette orientation cristalline, celle du semi-conducteur de la couche massive du substrat SOI pouvant être différente ou non. Les semi-conducteurs des troisième et quatrième couches 114, 116 sont tels que l’une des troisième et quatrième couche 114, 116 peut être gravée sélectivement vis-à-vis de l’autre. Cette sélectivité de gravure servira par la suite à graver la quatrième couche 116 lors de la réalisation d’une grille autour d’une partie de la troisième couche 114 destinée à former le canal d’un des transistors CFET, ou à graver la troisième couche 114 notamment lors de la réalisation d’une grille autour d’une partie de la quatrième couche 116 destinée à former le canal d’un des transistors CFET. Dans l’exemple de réalisation décrit, le deuxième empilement 112 est réalisé tel que la troisième couche 114 comporte du silicium et que la quatrième couche 116 comporte du SiGe. Inversement, il est possible que la troisième couche 114 comporte du SiGe et que la quatrième couche 116 comporte du silicium. Par exemple, la quatrième couche 116 comporte du Si 0,25 Ge 0,75 et une épaisseur égale à environ 10 nm, et la troisième couche 114 comporte du silicium et une épaisseur égale à environ 17,5 nm. Plus généralement, l’épaisseur de la troisième couche 114 peut être comprise entre environ 5 nm et 22,5 nm et/ou l’épaisseur de la quatrième couche 116 peut être comprise entre environ 5 nm et 22,5 nm. De plus, lorsque la quatrième couche 116 comporte du SiGe, le pourcentage de germanium de ce SiGe peut être compris entre 20 % et 35 %. Le nombre de troisièmes couches 114 et de quatrièmes couches 116 du deuxième empilement 112 dépend du nombre de nanofeuilles destinées à former les régions actives des transistors qui seront ultérieurement réalisés à partir de ces nanofeuilles. De manière avantageuse, le deuxième empilement 112 comporte plusieurs troisièmes couches 114 et plusieurs quatrièmes couches 116 disposées de manière alternée les unes sur les autres. Sur l’exemple de la FIG. 1 , le deuxième empilement 112 comporte trois troisièmes couches 114 et trois quatrièmes couches 116. Par exemple, le deuxième empilement 112 peut comporter un nombre total de troisièmes couches 114 et de quatrièmes couches 116 compris entre deux et six, ce nombre de couches pouvant être identique ou non à celui du nombre de couches du premier empilement 102. Une deuxième couche diélectrique 120 est réalisée au sommet du deuxième empilement 112, c’est-à-dire sur la dernière des troisièmes couches 114 dans l’exemple décrit ici (sur la troisième couche 114 lorsque le deuxième empilement 112 ne comporte qu’une seule troisième couche 114). Par exemple, la deuxième couche diélectrique 120 est similaire à la première couche diélectrique 110, obtenue par oxydation thermique. Un nettoyage similaire à celui précédemment décrit pour le premier substrat 108 peut être mis en œuvre après la réalisation de la deuxième couche diélectrique 120. Les variantes de réalisation précédemment décrites pour la première couche diélectrique 110 peuvent s’appliquer à la deuxième couche diélectrique 120. Dans l’exemple décrit, les épaisseurs des première et deuxième couches diélectriques 110, 120 sont telles que la somme de ces épaisseurs est inférieure ou égale à 50 nm, voire avantageusement inférieure ou égale à 30 nm, ou 20 nm, ou 15 nm, ou 10 nm. Par exemple, l’épaisseur de chacune des première et deuxième couches diélectriques 110, 120 peut être égale à environ 5 nm, voire égale à environ 3 nm. En variante de l’exemple précédemment décrit, le deuxième empilement 112 peut comporter des couches de matériaux supplémentaires à celles précédemment décrites. Les structures obtenues à ce stade du procédé sont représentées schématiquement sur la FIG. 1 . Les première et deuxième couches diélectriques 110, 120 sont ensuite collées l’une contre l’autre. Dans l’exemple de réalisation décrit, cette solidarisation est réalisée en mettant en œuvre un collage direct hydrophile des première et deuxième couches diélectriques 110, 120 l’une contre l’autre. Selon un exemple particulier, avant de mettre en œuvre ce collage, une ou plusieurs étapes de nettoyage et/ou de préparation et/ou de traitement des surfaces des première et deuxième couches diélectriques 110, 120 à solidariser l’une contre l’autre peuvent être mises en œuvre. Par exemple, un nettoyage particulaire des première et deuxième couches diélectriques 110, 120, par exemple au moyen d’un générateur d’ultrasons à très hautes fréquences, ou mégasons, de fréquence par exemple égale à 1 MHz, en phase liquide avec une solution à 1% d’ammoniaque dilué, une puissance de 2 W/cm² et pendant une durée de 60 s, peut être mis en œuvre. Ensuite, un traitement plasma, par exemple à 0,3 mbar d’oxygène allumé avec deux électrodes à 397 kHz et 40 kHz avec une puissance de 75 et 100 W et pendant une durée de 30 s, peut être réalisé sur chaque surface à coller. Par exemple, au moins l’un des plasmas suivants peut être utilisé : O 2 , N 2 , CF 4 0,2% dans du O 2 ou du N 2 , SF 6 0,2% dans du O 2 ou du N 2 . Une chambre de traitement plasma à une seule électrode fonctionnant à 13,56 MHz peut être par exemple utilisée. Enfin, une solution à base d’éthalonamine avec une concentration de 10 -4 M est par exemple étalée sur les surfaces à coller. En variante, l’éthalonamine peut être remplacé par exemple par du diéthyléthalonamine, de la soude, ou de l’hydrazine. Un traitement plasma tel que décrit ci-dessus va permettre de renforcer le collage réalisé par la suite. Un tel traitement plasma est facultatif, un traitement avec de l’éthalonamine pouvant être mis en œuvre seul. D’autres types de traitement, nettoyage et/ou préparation des surfaces à coller peuvent être mis en œuvre avant le collage. Le collage est ensuite réalisé entre les surfaces supérieures des première et deuxième couches diélectriques 110, 120, par exemple sous vide. La structure obtenue à ce stade du procédé est représentée sur la FIG. 2 . Un traitement de consolidation du collage réalisé entre les première et deuxième couches diélectriques 110, 120 est ensuite mis en œuvre à une première température T1. Une durée d’attente entre le collage et la mise en œuvre de ce traitement est de préférence comprise entre 0 et 2 heures. Dans l’exemple de réalisation décrit, ce traitement de consolidation est un premier recuit. La première température T1 peut être strictement inférieure à 500°C, ou inférieure ou égale à 450°C, ou 400°C, ou 300°C, ou 200°C, voire égale à 150°C ou 100°C. De préférence, la première température est comprise entre 200°C et 300°C. Ce traitement est par exemple mis en œuvre pendant une durée comprise entre environ 10 mn et 2 heures ou entre 30 mn et 1 heure, et par exemple égale à environ deux heures. En outre, ce traitement peut par exemple être mis en œuvre sous atmosphère d’azote. En variante, en mettant en œuvre un traitement plasma et en utilisant une solution d’éthalonamine, il est possible de laisser l’ensemble traité à température ambiante pendant une durée de plusieurs jours, par exemple au moins 15 jours, préférentiellement 30 jours voire 60 jours, avec de continuer la mise en œuvre des étapes suivantes. La valeur de la température T1 avec laquelle le traitement de consolidation est mis en œuvre est strictement inférieure à 500°C, ce qui évite l’apparition de défaut à l’interface de collage formé par les première et deuxième couches diélectriques 110, 120, entre les premier et deuxième empilements 102, 112. Dans l’exemple de réalisation décrit, au moins une partie du deuxième substrat 118 est supprimée. Lorsque le deuxième substrat 118 correspond à un substrat SOI, cette suppression peut comporter une suppression de la couche massive du substrat SOI, par exemple réalisée par rodage, ou amincissement mécanique, puis par une gravure humide à base de TMAH (ayant une concentration à 25%) à 70°C, ou une gravure sèche, en utilisant la couche d’oxyde enterré comme couche d’arrêt. La couche d’oxyde enterré est ensuite retirée, par exemple par une solution de HF avec une concentration à 10%. La structure obtenue à ce stade du procédé est représentée sur la FIG. 3 , sur laquelle la référence 121 désigne la couche superficielle de silicium du deuxième substrat 118 qui est conservée sur le deuxième empilement 112. Au moins une tranchée 122 est ensuite gravée à travers au moins le deuxième empilement 112, la deuxième couche diélectrique 120 et au moins une partie de l’épaisseur de la première couche diélectrique 110. Dans l’exemple décrit, la ou les tranchées 122 sont gravées à travers toute l’épaisseur de la première couche diélectrique 110 et également à travers le premier empilement 102 et une partie de l’épaisseur du premier substrat 108. Par exemple, une étape de dépôt d’un masque dur, puis de photolithographie et de gravure ionique peut définir plusieurs tranchées 122 telles que des portions restantes des premier et deuxième empilements 102, 112 et des couches diélectriques 110, 120 forment des ailerons, ou ailettes (« fin » en anglais) d’une largeur par exemple de quelques dizaines de nanomètres. Les portions restantes des premières et troisièmes couches 104, 114 forment, dans cet exemple, des empilements de nanofeuilles configurées pour former les régions actives des transistors CFET du dispositif. La largeur des tranchées 122 gravées, correspondant à la distance entre des portions restantes voisines des premier et deuxième empilements 102, 112 et des couches diélectriques 110, 120, est par exemple d’au moins 50 µm ou d’au moins 200 µm, par exemple en fonction de la rampe de montée en température utilisée pour le recuit de consolidation mis en œuvre par la suite. La structure obtenue à ce stade du procédé est représentée sur la FIG. 4 . Un recuit de consolidation du collage réalisé entre les première et deuxième couches diélectriques 110, 120 est ensuite mis en œuvre à une deuxième température T2 supérieure ou égale à 500°C. Lorsque le précédent traitement de consolidation correspond à un premier recuit mis en œuvre à une température inférieure à 500°C, ce recuit de consolidation mis en œuvre ici correspond à un deuxième recuit de consolidation mis en œuvre à une température supérieure ou égale à 500°C. La deuxième température T2 de ce recuit peut être supérieure ou égale à 600°C, ou 650°C, et par exemple comprise entre 550°C et 1100°C. Ce recuit est par exemple mis en œuvre pendant une durée comprise entre environ 30 mn et 2 heures. De manière avantageuse, ce recuit est mis en œuvre à une température comprise entre 550°C et 700°C, et par exemple égale à 650°C, pendant 30 mn environ. En outre, ce recuit est par exemple mis en œuvre sous atmosphère de N 2 ou Ar. A titre d’exemple, le recuit peut être mis en œuvre sous atmosphère humide, par exemple en autoclave à une température de 500°C sous une pression de 250 bars où l’eau est alors un fluide supercritique. Lors de ce recuit, compte tenu de la température importante mise en jeu, du gaz est généré dans les première et deuxième couches diélectriques 110, 120. Toutefois, grâce à la ou aux tranchées 122 précédemment gravées, les flancs des portions restantes des empilements 102, 112 forment, au niveau des première et deuxième couches diélectriques 110, 120, des surfaces libres permettant au gaz généré de s’échapper et aucun défaut n’est formé aux interfaces avec les empilements 102, 112 ni à l’interface de collage entre les couches diélectriques 110, 120. Le traitement de consolidation permet de renforcer suffisamment l’interface de collage pour permettre la suppression, par exemple par amincissement mécano-chimique, d’au moins une partie du deuxième substrat, tout en restant à une température suffisamment basse pour ne pas générer de défaut à l’interface de collage ou aux interfaces entre les couches diélectriques 110, 120 et les empilements 102, 112. Les transistors CFET sont achevés à partir des empilements de nanofeuilles obtenus. Les étapes mises en œuvre pour achever la réalisation des transistors CFET sont par exemple similaires à celles décrites dans le document de S. Liao et al., “ Complementary Field-Effect Transistor (CFET) Demonstration at 48nm Gate Pitch for Future Logic Technology Scaling ” 2023 International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2023, pp. 1-4, ou dans le document « 3-D Self-aligned Stacked NMOS-on-PMOS Nanoribbon Transistors for Continued Moore’s Law Scaling », C.-Y. Huang et al., Technical Digest, International Electron Devices Meeting, IEDM, 2020, pp. 20.6.1-20.6.4. D’une manière générale, la réalisation des transistors CFET à partir de la structure obtenue à l’issue du recuit à la température T2 comporte au moins la réalisation des grilles qui inclut une gravure sélective des portions restantes des deuxièmes et quatrièmes couches semi-conductrices 106, 116 par rapport aux couches 104, 114, et un dépôt d’un diélectrique de grille et d’un conducteur de grille autour des portions restantes des premières et troisièmes couches semi-conductrices 104, 114, et la mise en œuvre d’épitaxies sélectives pour former les sources et drains des transistors. D’autres étapes non détaillées ici sont également mises en œuvre pour achever la réalisation des transistors CFET. En variante, la réalisation des transistors CFET à partir de la structure obtenue à l’issue du recuit à la température T2 peut comporter au moins la réalisation de grilles qui inclut une gravure sélective des portions restantes des premières et troisièmes couches semi-conductrices 104, 114 par rapport aux couches 106, 116, et un dépôt d’un diélectrique de grille et d’un matériau conducteur de grille autour d’une partie des portions restantes des deuxièmes et quatrièmes couches semi-conductrices 106, 116, et la mise en œuvre d’épitaxies sélectives pour former les source et de drain des transistors. D’autres étapes non détaillées ici sont également mises en œuvre pour achever la réalisation des transistors CFET. Si la gravure sélective des couches 106 et 114 par rapport aux couches 104 et 116, ou la gravure sélective des couches 104 et 116 par rapport aux couches 106 et 114 est souhaitable, il est possible de procéder à cette gravure sélective en deux étapes, en protégeant de manière alternée les flancs des parties des ailerons formés par les portions restantes des premier et deuxième empilements 102, 110 et des autre couches qui doivent être conservées lors de chacune de ces gravures. Le procédé de réalisation du dispositif précédemment décrit permet d’obtenir, entre les premier et deuxième empilements 102, 112, une portion diélectrique de faible épaisseur, par exemple inférieure à 50 nm, consolidée et sans défaut à l’interface de collage. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Procédé de réalisation d’un dispositif à transistors CFET, comprenant au moins : réalisation, sur un premier substrat (108), d’un premier empilement (102) comportant au moins une première couche semi-conductrice (104) et une deuxième couche semi-conductrice (106) disposées l’une sur l’autre, l’une des première et deuxième couches semi-conductrices (104, 106) étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une première couche diélectrique (110) étant réalisée ensuite sur le premier empilement (102) ; réalisation, sur un deuxième substrat (118), d’un deuxième empilement (112) comportant au moins une troisième couche semi-conductrice (114) et une quatrième couche semi-conductrice (116) disposée l’une sur l’autre, l’une des troisième et quatrième couches semi-conductrices (114, 116) étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une deuxième couche diélectrique (120) étant réalisée ensuite sur le deuxième empilement (112) ; collage des première et deuxième couches diélectriques (110, 120) l’une à l’autre ; traitement de consolidation mis en œuvre à une première température inférieure à 500°C ; gravure d’au moins une tranchée (122) à travers au moins le deuxième empilement (112), la deuxième couche diélectrique (120) et au moins une partie de l’épaisseur de la première couche diélectrique (110) ; recuit mis en œuvre à une deuxième température supérieure ou égale à 500°C. Procédé selon la revendication 1, dans lequel le collage des première et deuxième couches diélectriques (110, 120) l’une à l’autre comporte un collage direct hydrophile des première et deuxième couches diélectriques (110, 120) l’une contre l’autre. Procédé selon l’une quelconque des revendications précédentes, dans lequel les première et deuxième couches diélectriques (110, 120) sont réalisées telles que l’épaisseur totale des première et deuxième couches diélectriques (110, 120) collées l’une à l’autre soit inférieure ou égale à 50 nm. Procédé selon l’une quelconque des revendications précédentes, dans lequel la première couche diélectrique (110) est réalisée en mettant en œuvre une oxydation thermique de la première couche semi-conductrice (104), et/ou dans lequel la deuxième couche diélectrique (120) est réalisée en mettant en œuvre une oxydation thermique de la troisième couche semi-conductrice (114). Procédé selon l’une quelconque des revendications précédentes, dans lequel les première et troisième couches semi-conductrices (104, 114) comportent du silicium, et/ou dans lequel les deuxième et quatrième couches semi-conductrices (106, 116) comportent du SiGe. Procédé selon l’une quelconque des revendications précédentes, dans lequel le traitement de consolidation correspond à un premier recuit, et dans lequel le recuit mis en œuvre après la gravure correspond à un deuxième recuit. Procédé selon l’une quelconque des revendications précédentes, dans lequel le premier substrat (108) correspond à un substrat massif de silicium, et/ou dans lequel le deuxième substrat (118) correspond à un substrat SOI. Procédé selon l’une quelconque des revendications précédentes, dans lequel la première température est comprise entre 200°C et 300°C, et/ou dans lequel la deuxième température est comprise entre 550°C et 700°C. Procédé selon l’une quelconque des revendications précédentes, dans lequel le premier empilement (102) comporte plusieurs premières couches semi-conductrices (104) et plusieurs deuxièmes couches semi-conductrices (106) disposées de manière alternée les unes sur les autres, et/ou dans lequel le deuxième empilement (112) comporte plusieurs troisièmes couches semi-conductrices (114) et plusieurs quatrièmes couches semi-conductrices (116) disposées de manière alternée les unes sur les autres. Procédé selon l’une quelconque des revendications précédentes, comportant en outre, entre le collage des première et deuxième couches diélectriques (110, 120) l’une à l’autre et la gravure de la tranchée (122), une suppression d’au moins une partie du deuxième substrat (118). Procédé selon les revendications 7 et 10, dans lequel le deuxième substrat (118) correspond à un substrat SOI, et dans lequel la suppression de ladite au moins une partie du deuxième substrat (118) correspond à une suppression d’une couche massive et d’une couche d’oxyde enterré du substrat SOI. Procédé selon l’une quelconque des revendications précédentes, dans lequel la tranchée (122) est gravée à travers toute l’épaisseur de la première couche diélectrique (110) et également à travers le premier empilement (102). Procédé selon la revendication 12, dans lequel plusieurs tranchées (122) sont gravées, entre le traitement de consolidation et le recuit, à travers les premier et deuxième empilements (102, 112) telles que des portions restantes des première ou deuxième couches semi-conductrices (104, 106) et des portions restantes des troisième ou quatrième couches semi-conductrices (114, 116) forment des nanofeuilles configurées pour former les régions actives des transistors CFET. Procédé selon l’une quelconque des revendications précédentes, comportant en outre, après le recuit, une gravure de portions restantes de la première ou deuxième couche semi-conductrice (104, 106) et/ou une gravure de parties restantes de la troisième ou quatrième couche semi-conductrice (112, 114), et un dépôt d’un diélectrique de grille et d’un matériau conducteur de grille autour de premières parties des portions des couches semi-conductrices restantes formant des canaux des transistors CFET, et un dopage de deuxièmes parties des portions des couches semi-conductrices restantes formant des régions de source et de drain des transistors CFET.