Brevet FR3164094A1 — publié le 20260102

On équipe le circuit intégré d’un mur annulaire (MR) comportant dans une première partie (Z1) une alternance de modules élémentaires (MD1, MD2) contenant des pistes métalliques réparties sur plusieurs niveaux de métal et ayant une section longitudinale trapézoïdale alternativement inversée, toutes ces pistes formant ensemble au moins un chemin électriquement conducteur ayant au moins une portion en escalier dans une deuxième partie du mur. Des moyens de détection de défauts sont situés dans le circuit intégré et reliés à des zones semiconductrices enterrées dans le substrat sous la deuxième partie du mur et connectées aux deux extrémités dudit au moins un chemin électriquement conducteur. Figure pour l’abrégé : Fig 5 Détection de défaults structurels dans un circuit intégré, par exemple des fissures et/ou des délaminages Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, notamment la détection de défauts structurels de ces circuits intégrés, par exemple des fissures et/ou des délaminages. Les circuits intégrés sont fabriqués simultanément sur des emplacements d’une plaquette de silicium (« wafer » en langue anglaise) séparés par des lignes de découpe. Puis, une fois fabriqués, les circuits intégrés sont individualisés par découpe, typiquement par sciage, de la plaquette le long des lignes de découpe. Un circuit intégré comporte classiquement -une partie connue par l’homme du métier sous l’acronyme anglosaxon « FEOL » (« Front End Of Line » ou plus simplement « front end ») comportant les divers composants, tels que des transistors, réalisés dans et sur le substrat semiconducteur du circuit intégré, et -une partie connue par l’homme du métier sous l’acronyme anglosaxon « BEOL » (« Back End Of Line » ou plus simplement « back end ») comportant un réseau de pistes métalliques et de vias noyés dans un matériau diélectrique et réalisant notamment une interconnexion entre les composants du circuit intégré. Un circuit intégré comporte également généralement un anneau d’étanchéité situé en périphérie du circuit intégré. Un anneau d’étanchéité comprend classiquement des pistes métalliques interconnectées par des vias, le tout noyé dans un matériau diélectrique. En outre une couche de passivation est située au sommet de l’anneau d’étanchéité et assure en combinaison avec l’anneau d’étanchéité une protection contre la pénétration d’humidité à l’intérieur du circuit intégré ce qui impacterait la fiabilité du circuit intégré. Lors de l’opération de sciage de la plaquette mentionnée ci-dessus, il peut se produire des fissures et/ou un phénomène de délaminage (c’est-à-dire une décohésion de couches) dans la partie BEOL en particulier en périphérie du circuit intégré. Ces défauts structurels peuvent en particulier affecter l’anneau d’étanchéité ce qui est préjudiciable. Il existe déjà des structures permettant de détecter des défauts structurels. Cependant de telles structures ne permettent pas de détecter certaines configurations de fissures et/ou certains emplacements de délaminage. Il existe donc un besoin de remédier à cet inconvénient. Selon un mode de réalisation il est proposé une nouvelle structure permettant d’améliorer grandement la détection de tels défauts structurels en augmentant les localisations détectables de fissures et de délaminage. Selon un aspect il est proposé un circuit intégré, comprenant - un substrat semiconducteur, et -un mur annulaire, situé sur et en périphérie du substrat semiconducteur. Ce mur annulaire comporte dans une première partie, au moins un premier module élémentaire et au moins un deuxième module élémentaire, de préférence une alternance de premiers et de deuxièmes modules élémentaires, adaptés à être mutuellement électriquement connectés. Chaque premier module élémentaire comporte un empilement de premiers éléments électriquement conducteurs (par exemple des pistes métalliques réparties sur N, par exemple 5, niveaux de métal du circuit intégré) séparés par un matériau électriquement isolant et agencés selon un premier motif ayant une section longitudinale de type trapézoïdal. Chaque deuxième module élémentaire comporte un empilement de deuxièmes éléments électriquement conducteurs (par exemple des pistes métalliques réparties sur N-1 niveaux de métal et une couche semiconductrice dopée recouvrant le substrat semiconducteur) séparés par le matériau électriquement isolant et agencés selon un deuxième motif ayant une section longitudinale de type trapézoïdal inversée par rapport à la section longitudinale du premier motif. Tous les premiers et deuxièmes éléments électriquement conducteurs formant ensemble au moins un chemin électriquement conducteur ayant dans une deuxième partie du mur deux extrémités. Chaque extrémité de chaque chemin électriquement conducteur est adaptée à être électriquement connectée à une zone semiconductrice enterrée dans le substrat sous la deuxième partie du mur. Au moins un chemin électriquement conducteur comporte dans ladite deuxième partie du mur une portion en escalier. Le circuit intégré comporte également des moyens de détection adaptés à être connectés auxdites zones semiconductrices et configurés pour détecter au moins un type de défaut structurel du circuit intégré, par exemple une fissure ou un délaminage, en détectant au moins une interruption électrique d’au moins un chemin électriquement conducteur du mur annulaire. La combinaison de modules à section longitudinale trapézoïdale alternativement inversée et non inversée et d’une ou de plusieurs portions en escalier permet d’augmenter le nombre de localisations détectables de défauts. Selon un mode de réalisation, les premiers éléments électriquement conducteurs comprennent N premières pistes métalliques respectivement situées sur les N premiers niveaux de métal du circuit intégré, N étant supérieur ou égal à 2 et les deuxièmes éléments électriquement conducteurs comprennent une couche électriquement conductrice sur la surface supérieure du substrat et N-1 deuxièmes pistes métalliques respectivement situées sur les N-1 premiers niveaux de métal. Selon un mode de réalisation, tous les premiers et deuxièmes éléments électriquement conducteurs forment ensemble N chemins électriquement conducteurs respectivement situés sur les N premiers niveaux de métal du circuit intégré, et le circuit intégré comporte 2N zones semiconductrices enterrées. Ces N chemins électriquement conducteurs sont ainsi ici connectés séparément aux moyens de détection. Selon un autre mode de réalisation possible permettant de réduire le nombre de zones semiconductrices enterrées, tous les premiers et deuxièmes éléments électriquement conducteurs forment ensemble N chemins électriquement conducteurs respectivement situés sur les N premiers niveaux de métal du circuit intégré, les N chemins électriquement conducteurs ayant respectivement N premières extrémités respectivement connectées à N premières zones semiconductrices enterrées distinctes et N deuxièmes extrémités toutes connectées à une même deuxième zone enterrée. Ainsi dans ce mode de réalisation les N chemins électriquement conducteurs sont connectés en étoile. Selon un mode de réalisation permettant de réduire encore le nombre de zones semiconductrices enterrées, tous les premiers et deuxièmes éléments électriquement conducteurs forment ensemble un seul chemin électriquement conducteur s’étendant sur les N premiers niveaux de métal du circuit intégré, les deux extrémités du chemin étant connectés à deux zones semiconductrices enterrées. En d’autres termes les N chemins électriquement conducteurs sont ici connectés en série pour ne former qu’un seul chemin électriquement conducteur. Le circuit intégré comprend généralement avantageusement un anneau d’étanchéité situé sur et en périphérie du substrat semiconducteur. Cet anneau d’étanchéité peut contenir ledit mur annulaire. En variante ledit mur annulaire peut s’appuyer sur l’un ou l’autre des côtés de l’anneau d’étanchéité. En variante le circuit intégré peut comporter deux murs annulaires s’appuyant respectivement sur les deux côtés de l’anneau d’étanchéité. Selon un autre aspect il est proposé un procédé de détection d’au moins un type de défaut structurel d’un circuit intégré, par exemple une fissure et/ou un délaminage, dans lequel -on équipe le circuit intégré d’un mur annulaire, situé sur et en périphérie du substrat semiconducteur du circuit intégré, et comportant dans une première partie une alternance de premiers et de deuxièmes modules élémentaires mutuellement électriquement connectés, chaque premier module élémentaire comportant un empilement de premiers éléments électriquement conducteurs séparés par un matériau électriquement isolant et agencés selon un premier motif ayant une section longitudinale de type trapézoïdal et, chaque deuxième module élémentaire comportant un empilement de deuxièmes éléments électriquement conducteurs séparés par le matériau électriquement isolant et agencés selon un deuxième motif ayant une section longitudinale de type trapézoïdal inversée par rapport au premier motif, tous les premiers et deuxièmes éléments électriquement conducteurs formant ensemble au moins un chemin électriquement conducteur ayant dans une deuxième partie du mur deux extrémités, chaque extrémité de chaque chemin électriquement conducteur étant électriquement connectée à une zone semiconductrice enterrée dans le substrat sous la deuxième partie du mur, au moins un chemin électriquement conducteur comportant dans ladite deuxième partie du mur une portion en escalier, -on applique une différence de potentiel entre les deux extrémités dudit au moins un chemin électriquement conducteur, et -on détecte une absence de courant circulant dans ledit au moins un chemin électriquement conducteur. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 9 illustrent des modes de mise en œuvre et de réalisation de l’invention. Sur la FIG. 1 la référence IC désigne un circuit intégré représenté ici très schématiquement en vue de dessus. Le circuit intégré comprend un cœur CR comportant typiquement un ou plusieurs composants, par exemple mais non limitativement un microcontrôleur, entouré par un anneau de plages de contacts (« pads » en langue anglaise) PDR, lui-même entouré dans ce mode de réalisation par un anneau d’étanchéité SR incorporant ici un mur annulaire MR. L’anneau d’étanchéité SR et le mur annulaire MR sont situés sur et en périphérie du substrat semiconducteur du circuit intégré. Ce mur annulaire, dont on détaillera des exemples de structures ci-après, comporte comme on le verra ci-après, au moins un chemin électriquement conducteur dont les deux extrémités sont connectées à deux zones semiconductrices W1 et W2, par exemple des puits de type de conductivité N, enterrées sous le mur annulaire MR dans le substrat semiconducteur, par exemple de type de conductivité P, du circuit intégré. Le cœur CR du circuit intégré comporte des moyens de détection MDET connectés auxdites zones semiconductrices W1, W2, et configurés pour détecter au moins un type de défaut structurel du circuit intégré, par exemple une fissure et/ou un délaminage, en détectant au moins une interruption électrique d’au moins un chemin électriquement conducteur du mur annulaire. A cet égard, comme on le verra plus en détail ci-après, les moyens de détection MDET, de structure classique, sont configurés pour appliquer une différence de potentiel entre les deux zones semiconductrices W1, W2 et donc entre les deux extrémités du chemin électriquement conducteur, et pour détecter la présence ou l’absence d’un courant. En variante, comme illustré schématiquement sur la FIG. 2 , le mur MR peut être situé à l’extérieur de l’anneau d’étanchéité SR et s’appuyer sur le côté externe de l’anneau d’étanchéité. En variante, comme illustré schématiquement sur la FIG. 3 , le mur MR peut être situé à l’extérieur de l’anneau d’étanchéité SR et s’appuyer sur le côté interne de l’anneau d’étanchéité, c’est-à-dire du côté du cœur CR. En variante, comme illustré schématiquement sur la FIG. 4 , le circuit intégré peut comporter -un premier mur MR1 situé à l’extérieur de l’anneau d’étanchéité SR et s’appuyant sur le côté externe de l’anneau d’étanchéité, et - un deuxième mur MR2 situé à l’extérieur de l’anneau d’étanchéité SR et s’appuyant sur le côté interne de l’anneau d’étanchéité. On se réfère maintenant plus particulièrement aux figures 5 à 8 pour décrire un exemple de structure du mur MR. Ces figures 5 à 8 sont des coupes longitudinales schématiques. Comme illustré sur la FIG. 5 , le mur annulaire MR, qui se situe dans la partie BEOL du circuit intégré, comporte dans une première partie Z1, une alternance de premiers modules élémentaires MD1 et de deuxièmes modules élémentaires MD2 mutuellement électriquement connectés. Chaque premier module élémentaire MD1 comporte un empilement de premiers éléments électriquement conducteurs répartis sur N niveaux de métal du circuit intégré, et séparés par un matériau électriquement isolant, typiquement un matériau diélectrique DL. Plus précisément, ici, N est égal à 5 et les premiers éléments électriquement conducteurs comportent 5 premières pistes métalliques PST11, PST12, PST13, PST14 et PST15 respectivement situées sur les cinq premiers niveaux de métal M1, M2, M3, M4 et M5 du circuit intégré. Ces pistes métalliques sont agencées selon un premier motif ayant une section longitudinale de type trapézoïdal, la piste PST15 formant la grande base du trapèze et la piste PST11 formant la petite base du trapèze. Chaque deuxième module élémentaire MD2 comporte un empilement de deuxièmes éléments électriquement conducteurs réparties sur N-1 niveaux de métal et une couche électriquement conductrice CS, par exemple une couche de siliciure de métal, séparés par le matériau électriquement isolant DL. Plus précisément, les deuxièmes éléments électriquement conducteurs comportent 4 pistes métalliques PST21, PST22, PST23 et PST24 respectivement situées sur les quatre premiers niveaux de métal M1, M2, M3 et M4. Ces quatre pistes métalliques et la couche CS sont agencées selon un deuxième motif ayant une section longitudinale de type trapézoïdal inversée par rapport à la section longitudinale du premier motif. Plus précisément dans le deuxième motif c’est cette fois-ci la couche CS qui forme la grande base du trapèze et c’est la piste PST24 qui forme la petite base du trapèze. La connexion électrique entre un premier module MD1 et un deuxième module MD2 s’effectue à l’aide de vias et de contacts entre les premiers éléments et les deuxièmes éléments électriquement conducteurs. Plus précisément les vias V45 connectent électriquement la deuxième piste PST24 d’un deuxième module MD2 à la première piste PST15 de chaque premier module MD1 encadrant le deuxième module MD2. Les vias V34 connectent électriquement la deuxième piste PST23 d’un deuxième module MD2 à la première piste PST14 de chaque premier module MD1 encadrant le deuxième module MD2. Les vias V23 connectent électriquement la deuxième piste PST22 d’un deuxième module MD2 à la première piste PST13 de chaque premier module MD1 encadrant le deuxième module MD2. Les vias V12 connectent électriquement la deuxième piste PST21 d’un deuxième module MD2 à la première piste PST12 de chaque premier module MD1 encadrant le deuxième module MD2. Les contacts CT1 connectent électriquement la couche CS d’un deuxième module MD2 à la première piste PST11 de chaque premier module MD1 encadrant le deuxième module MD2. Les contacts CT2 connectent électriquement la première piste PST11 d’un premier module MD1 à la couche CS de chaque deuxième module MD2 adjacent au premier module MD1. D’autres vias connectent électriquement respectivement les premières pistes PST12-PST15 d’un premier module MD1 aux deuxièmes pistes PST21chaque deuxième module MD2 adjacent au premier module MD1. Enfin une région isolante RIS, par exemple une tranchée peu profonde, située dans le substrat semiconducteur SB du circuit intégré entre les contacts CT1 et CT2, interrompt la continuité électrique de la couche CS. Le mur MR comporte également une deuxième partie Z2 avec différents exemples de structures respectivement illustrées sur les figures 6 à 8. Dans l’exemple de la FIG. 6 , le circuit intégré comporte dix zones semiconductrices W11-W15 et W21-W25 enterrées dans le substrat SB sous la deuxième partie Z2 du mur. Ces zones semiconductrices sont par exemple des puits dopés N, le substrat étant de type de conductivité P. Formation d’un chemin électriquement conducteur CH5 Pour la formation de ce chemin CH5, le mur comporte également au niveau de métal M5, deux pistes métalliques PST50 et PST52 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST50 est connectée à la zone semiconductrice W15 par l’intermédiaire des pistes métalliques PST410, PST311, PST212, PST113 respectivement situées aux niveaux de métal M4, M3, M2 et M1, de vias et d’un contact. La piste PST52 est connectée à la zone semiconductrice W25 par l’intermédiaire des pistes métalliques PST411, PST312, PST213, PST114 respectivement situées aux niveaux de métal M4, M3, M2 et M1, de vias et d’un contact. Les pistes PST15 et PST24 des modules MD1 et MD2 forment avec les pistes PST50, PST52, PST410, PST311, PST212, PST113, PST411, PST312, PST213, PST114 et les vias et contacts correspondants, le chemin électriquement conducteur CH5 dont les deux extrémités EX15 et EX25 sont connectées aux deux zones enterrées W15 et W25. Par ailleurs comme on le voit sur la figure ce chemin CH5 comporte -une première portion en escalier formée par la piste PST410 et l’empilement des pistes PST311, PST212 et PST113, et - une deuxième portion en escalier formée par la piste PST411, la piste PST312 et l’empilement des pistes PST213 et PST114. Formation d’un chemin électriquement conducteur CH4 Pour la formation de ce chemin CH4, le mur comporte également au niveau de métal M4, deux pistes métalliques PST40 et PST42 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST40 est connectée à la zone semiconductrice W14 par l’intermédiaire des pistes métalliques PST310, PST211, PST112, respectivement situées aux niveaux de métal M3, M2 et M1, de vias et d’un contact. La piste PST42 est connectée à la zone semiconductrice W24 par l’intermédiaire des pistes métalliques PST313, PST214, PST115 respectivement situées aux niveaux de métal M3, M2 et M1, de vias et d’un contact. Les pistes PST14 et PST23 des modules MD1 et MD2 forment avec les pistes PST 40, PST42, PST310, PST211, PST112, PST313, PST214, PST115 et les vias et contacts correspondants, le chemin électriquement conducteur CH4 dont les deux extrémités EX14 et EX24 sont connectées aux deux zones enterrées W14 et W24. Par ailleurs comme on le voit sur la figure ce chemin CH4 comporte une portion en escalier formée par les pistes PST313, PST214 et PST115. Formation d’un chemin électriquement conducteur CH3 Pour la formation de ce chemin CH3, le mur comporte également au niveau de métal M3, deux pistes métalliques PST30 et PST32 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST30 est connectée à la zone semiconductrice W13 par l’intermédiaire des pistes métalliques PST210, PST111 respectivement situées aux niveaux de métal M2 et M1, de vias et d’un contact. La piste PST32 est connectée à la zone semiconductrice W23 par l’intermédiaire des pistes métalliques PST215, PST116 respectivement situées aux niveaux de métal M2 et M1, de vias et d’un contact. Les pistes PST13 et PST22 des modules MD1 et MD2 forment avec les pistes PST30, PST32, PST210, PST111, PST215, PST116 et les vias et contacts correspondants, le chemin électriquement conducteur CH3 dont les deux extrémités EX13 et EX23 sont connectées aux deux zones enterrées W13 et W23. Par ailleurs comme on le voit sur la figure ce chemin CH3 comporte une portion en escalier formée par les pistes PST215 et PST116. Formation d’un chemin électriquement conducteur CH2 Pour la formation de ce chemin CH2, le mur comporte également au niveau de métal M2, deux pistes métalliques PST20 et PST22 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST20 est connectée à la zone semiconductrice W12 par l’intermédiaire de la piste métallique PST110 située au niveau de métal M1, d’un via et d’un contact. La piste PST22 est connectée à la zone semiconductrice W22 par l’intermédiaire de la piste métallique PST117 située au niveau de métal M1, d’un via et d’un contact. Les pistes PST12 et PST21 des modules MD1 et MD2 forment avec les pistes PST20, PST22, PST110, PST117 et les vias et contacts correspondants, le chemin électriquement conducteur CH2 dont les deux extrémités EX12 et EX22 sont connectées aux deux zones enterrées W12 et W22. Formation d’un chemin électriquement conducteur CH1 Pour la formation de ce chemin CH1, le mur comporte également au niveau de métal M1, deux pistes métalliques PST10 et PST12 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST10 est connectée à la zone semiconductrice W11 par l’intermédiaire d’un contact. La piste PST12 est connectée à la zone semiconductrice W12 par l’intermédiaire d’un contact. Les pistes PST11 et la couche semiconductrice CS des modules MD1 et MD2 forment avec les pistes PST10, PST12 et les vias et contacts correspondants, le chemin électriquement conducteur CH1 dont les deux extrémités EX11 et EX21 sont connectées aux deux zones enterrées W11 et W21. Dans le mode de réalisation qui vient d’être décrit les cinq chemins électriquement conducteurs CH1-CH5 sont individualisés et sont destinés à recevoir chacun une différence de potentiel entre leurs deux extrémités respectives. Ils sont ainsi connectés séparément aux moyens de détection. Cela étant, il est possible comme illustré sur la FIG. 7 de réduire le nombre de zones enterrées, et donc l’encombrement sur silicium, en réalisant cinq chemins électriquement conducteurs connectés en étoile. Plus précisément, dans l’exemple de la FIG. 7 , le circuit intégré comporte six zones semiconductrices W11-W15 et W2 enterrées dans le substrat SB sous la deuxième partie Z2 du mur MR. Tous les chemins électriquement conducteurs ont une extrémité connectée à la zone W2. Formation d’un chemin électriquement conducteur CH15 Pour la formation de ce chemin CH15, le mur comporte également au niveau de métal M5, deux pistes métalliques PST50 et PST52 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST50 est connectée à la zone semiconductrice W15 par l’intermédiaire des pistes métalliques PST41, PST311, PST212, PST112 respectivement situées aux niveaux de métal M4, M3, M2 et M1, de vias et d’un contact. La piste PST52 est connectée à la zone semiconductrice W2 par l’intermédiaire des pistes métalliques PST42, PST32, PST22, PST12 respectivement situées aux niveaux de métal M4, M3, M2 et M1, de vias et d’un contact. Les pistes PST15 et PST24 des modules MD1 et MD2 forment avec les pistes PST50, PST52, PST41, PST311, PST212, PST112, PST42, PST32, PST22, PST12 et les vias et contacts correspondants, le chemin électriquement conducteur CH15 dont les deux extrémités EX15 et EX2 sont connectées aux deux zones enterrées W15 et W2. Par ailleurs comme on le voit sur la figure ce chemin CH15 comporte -une première portion en escalier formée par les pistes PST41, PST311, PST212 et PST112, et - une deuxième portion en escalier formée par les pistes PST42, PST32, PST22 et PST12. Formation d’un chemin électriquement conducteur CH14 Pour la formation de ce chemin CH14, le mur comporte également au niveau de métal M4, deux pistes métalliques PST40 et PST42 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST40 est connectée à la zone semiconductrice W14 par l’intermédiaire des pistes métalliques PST310, PST211, PST111, respectivement situées aux niveaux de métal M3, M2 et M1, de vias et d’un contact. La piste PST42 est connectée à la zone semiconductrice W2 par l’intermédiaire des pistes métalliques PST32, PST22, PST12 respectivement situées aux niveaux de métal M3, M2 et M1, de vias et d’un contact. Les pistes PST14 et PST23 des modules MD1 et MD2 forment avec les pistes PST40, PST42, PST310, PST211, PST111, PST32, PST22, PST12 et les vias et contacts correspondants, le chemin électriquement conducteur CH14 dont les deux extrémités EX14 et EX2 sont connectées aux deux zones enterrées W14 et W2. Par ailleurs comme on le voit sur la figure ce chemin CH14 comporte -une première portion en escalier formée par les pistes PST310, PST211 et PST111, et - une deuxième portion en escalier formée par les pistes PST42, PST32, PST22 et PST12. Formation d’un chemin électriquement conducteur CH13 Pour la formation de ce chemin CH13, le mur comporte également au niveau de métal M3, deux pistes métalliques PST30 et PST32 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST30 est connectée à la zone semiconductrice W13 par l’intermédiaire des pistes métalliques PST210, PST110, respectivement situées aux niveaux de métal M2 et M1, de vias et d’un contact. La piste PST32 est connectée à la zone semiconductrice W2 par l’intermédiaire des pistes métalliques PST22, PST12 respectivement situées aux niveaux de métal M2 et M1, de vias et d’un contact. Les pistes PST13 et PST22 des modules MD1 et MD2 forment avec les pistes PST30, PST32, PST210, PST110, PST22, PST12 et les vias et contacts correspondants, le chemin électriquement conducteur CH13 dont les deux extrémités EX13 et EX2 sont connectées aux deux zones enterrées W13 et W2. Par ailleurs comme on le voit sur la figure ce chemin CH13 comporte -une première portion en escalier formée par les pistes PST210 et PST110, et - une deuxième portion en escalier formée par les pistes PST32, PST22 et PST12. Formation d’un chemin électriquement conducteur CH12 Pour la formation de ce chemin CH12, le mur comporte également au niveau de métal M2, deux pistes métalliques PST20 et PST22 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST20 est connectée à la zone semiconductrice W12 par l’intermédiaire de la piste métallique PST100 située au niveau de métal M1, d’un via et d’un contact. La piste PST22 est connectée à la zone semiconductrice W2 par l’intermédiaire de la piste métallique PST12 située au niveau de métal M1, d’un via et d’un contact. Les pistes PST12 et PST21 des modules MD1 et MD2 forment avec les pistes PST20, PST22, PST12 et les vias et contacts correspondants, le chemin électriquement conducteur CH12 dont les deux extrémités EX12 et EX2 sont connectées aux deux zones enterrées W12 et W2. Par ailleurs comme on le voit sur la figure ce chemin CH12 comporte une portion en escalier formée par les pistes PST22 et PST12. Formation d’un chemin électriquement conducteur CH11 Pour la formation de ce chemin CH11, le mur comporte également au niveau de métal M1, deux pistes métalliques PST10 et PST12 qui prolongent respectivement de chaque côté l’alternance des premiers et deuxièmes modules MD1 et MD2. La piste PST10 est connectée à la zone semiconductrice W11 par l’intermédiaire d’un contact. La piste PST12 est connectée à la zone semiconductrice W2 par l’intermédiaire d’un contact. Les pistes PST11 et la couche semiconductrice CS des modules MD1 et MD2 forment avec les pistes PST10, PST12 et les vias et contacts correspondants, le chemin électriquement conducteur CH11 dont les deux extrémités EX11 et EX2 sont connectées aux deux zones enterrées W11 et W2. Dans le mode de réalisation qui vient d’être décrit les cinq chemins électriquement conducteurs CH11-CH15 sont connectés en parallèle. Une tension de référence, par exemple la masse, peut être appliquée sur la zone W2 et donc sur l’extrémité commune des cinq chemins CH11-CH15 et une tension individualisée, par exemple 3 volts, peut être appliquée sur chaque autre extrémité des chemins. Cela étant, il est possible comme illustré sur la FIG. 8 de réduire encore le nombre de zones enterrées, et donc l’encombrement sur silicium, en réalisant un seul chemin électriquement conducteur CH21 avec l’ensemble des pistes, couche CS, vias et contacts du mur MR. Plus précisément, dans l’exemple de la FIG. 8 , le circuit intégré comporte deux zones semiconductrices W1 et W2 enterrées dans le substrat SB sous la deuxième partie Z2 du mur MR. Le mur comporte dans sa deuxième partie Z2 une piste métallique PST10 au niveau de métal M1, connectée à la zone W1 par un contact. L’extrémité EX11 du contact forme une première extrémité du chemin CH21. La piste métallique se prolonge par les pistes des modules MD1 et MD2 pour rejoindre la piste PST12. La piste PST12 est connectée par un via à la piste PST22, située au niveau de métal M2, qui se prolonge par les pistes des modules MD1 et MD2 pour rejoindre la piste PST20. La piste PST20 est connectée par un via à la piste PST30, située au niveau de métal M3, qui se prolonge par les pistes des modules MD1 et MD2 pour rejoindre la piste PST32. La piste PST32 est connectée par un via à la piste PST42, située au niveau de métal M4, qui se prolonge par les pistes des modules MD1 et MD2 pour rejoindre la piste PST40. La piste PST40 est connectée par un via à la piste PST50, située au niveau de métal M5, qui se prolonge par les pistes des modules MD1 et MD2 pour rejoindre la piste PST52. La piste PST52 est connectée à la zone enterrée W2 par les pistes PST41, PST31, PST21, PST11 (respectivement situées aux niveaux de métal M4, M3, M2, M1), des vias et un contact dont l’extrémité EX12 forme une deuxième extrémité du chemin CH21. Par ailleurs les pistes PST41, PST31, PST21, PST11 forment une portion en escalier du chemin CH21. Quel que soit le mode de réalisation, les modules de section longitudinale trapézoïdale, la ou les portions en escalier, et les vias et contacts garantissent une bonne détection d’une interruption électrique du ou des chemins électriquement conducteurs par des fissures verticales et/ou des fissures horizontales (délaminage) apparaissant dans le mur. En effet la détectabilité des défauts est largement améliorée par un large remplissage du mur par du métal et une réduction des régions diélectriques. La réalisation du mur s’effectue par étapes classiques utilisées dans la réalisation de la partie BEOL d’un circuit intégré, à savoir notamment des étapes de gravure, de dépôt de métal,…) On se réfère maintenant plus particulièrement à la FIG. 9 pour décrire un mode de mise en œuvre d’un procédé de détection de défauts. Dans une étape S90 on équipe le circuit intégré IC avec un mur MR du type de celui décrit ci-avant et comportant par exemple au moins un chemin électriquement conducteur. Dans une étape S91 on applique une différence de potentiel entre les deux extrémités EX1 et EX2 du chemin. On détecte dans une étape S92 l’absence ou la présence d’un courant dans le chemin électriquement conducteur. Si dans l’étape S93, on détecte la présence d’un courant, cela signifie une absence de défaut. Si au contraire on détecte une absence de courant, cela signifie la présence d’au moins un défaut. Circuit intégré, comprenant - un substrat semiconducteur (SB), -un mur annulaire (MR), situé sur et en périphérie du substrat semiconducteur, et comportant dans une première partie (Z1) au moins un premier module élémentaire et au moins un deuxième module élémentaire (MD1, MD2) adaptés à être mutuellement électriquement connectés, chaque premier module élémentaire (MD1) comportant un empilement de premiers éléments électriquement conducteurs séparés par un matériau électriquement isolant (DL) et agencés selon un premier motif ayant une section longitudinale de type trapézoïdal et, chaque deuxième module élémentaire (MD2) comportant un empilement de deuxièmes éléments électriquement conducteurs séparés par le matériau électriquement isolant (DL) et agencés selon un deuxième motif ayant une section longitudinale de type trapézoïdal inversée par rapport au premier motif, tous les premiers et deuxièmes éléments électriquement conducteurs formant ensemble au moins un chemin électriquement conducteur (CH1-CH5) ayant dans une deuxième partie (Z2) du mur deux extrémités, chaque extrémité de chaque chemin électriquement conducteur étant adaptée à être électriquement connectée à une zone semiconductrice enterrée (W1, W2) dans le substrat sous la deuxième partie du mur, au moins un chemin électriquement conducteur comportant dans ladite deuxième partie du mur une portion en escalier, et -des moyens de détection (MDET) adaptés à être connectés auxdites zones semiconductrices et configurés pour détecter au moins un type de défaut structurel du circuit intégré en détectant au moins une interruption électrique d’au moins un chemin électriquement conducteur du mur annulaire. Dispositif selon la revendication 1, dans lequel le mur (MR) comporte dans la première partie (Z1), une alternance de premiers modules élémentaires (MD1) et de deuxièmes modules élémentaires (MD2) adaptés à être mutuellement électriquement connectés. Circuit intégré selon la revendication 1 ou 2, dans lequel les premiers éléments électriquement conducteurs comprennent N premières pistes métalliques (PST11-PST15) respectivement situées sur les N premiers niveaux de métal (M1-M5) du circuit intégré, N étant supérieur ou égal à 2 et les deuxièmes éléments électriquement conducteurs comprennent une couche électriquement conductrice (CS) sur la surface supérieure du substrat et N-1 deuxièmes pistes métalliques (PST21-PST24) respectivement situées sur les N-1 premiers niveaux de métal (M1-M4). Circuit intégré selon l’une des revendications précédentes, dans lequel tous les premiers et deuxièmes éléments électriquement conducteurs forment ensemble N chemins électriquement conducteurs (CH1-CH5) respectivement situés sur les N premiers niveaux de métal du circuit intégré, et le circuit intégré comporte 2N zones semiconductrices enterrées. Circuit intégré selon l’une des revendications 1 à 3, dans lequel tous les premiers et deuxièmes éléments électriquement conducteurs forment ensemble N chemins électriquement conducteurs (CH11-CH15) respectivement situés sur les N premiers niveaux de métal du circuit intégré, les N chemins électriquement conducteurs ayant respectivement N premières extrémités respectivement connectées à N premières zones semiconductrices enterrées distinctes et N deuxièmes extrémités toutes connectées à une même deuxième zone enterrée. Circuit intégré selon l’une des revendications 1 à 3, dans lequel tous les premiers et deuxièmes éléments électriquement conducteurs forment ensemble un seul chemin électriquement conducteur (CH21) s’étendant sur les N premiers niveaux de métal du circuit intégré, les deux extrémités du chemin étant connectés à deux zones semiconductrices enterrées (W1, W2). Circuit intégré selon l’une des revendications précédentes, comprenant en outre un anneau d’étanchéité (SR) situé sur et en périphérie du substrat semiconducteur et contenant ledit mur annulaire (MR). Circuit intégré selon l’une des revendications 1 à 6, comprenant en outre un anneau d’étanchéité (SR) situé sur et en périphérie du substrat semiconducteur et dans lequel ledit mur annulaire (MR) s’appuie sur l’un ou l’autre des côtés de l’anneau d’étanchéité. Circuit intégré selon l’une des revendications 1 à 6, comprenant en outre un anneau d’étanchéité (SR) situé sur et en périphérie du substrat semiconducteur et deux murs annulaires (MR1, MR2) s’appuyant respectivement sur les deux côtés de l’anneau d’étanchéité. Circuit intégré selon l’une des revendications précédentes, dans lequel le type de défaut structurel comprend une fissure et/ou un délaminage. Procédé de détection d’au moins un type de défaut structurel d’un circuit intégré, dans lequel -on équipe (S90) le circuit intégré d’un mur annulaire, situé sur et en périphérie du substrat semiconducteur du circuit intégré, et comportant dans une première partie au moins un premier module élémentaire et au moins un deuxième module élémentaire mutuellement électriquement connectés, chaque premier module élémentaire comportant un empilement de premiers éléments électriquement conducteurs séparés par un matériau électriquement isolant et agencés selon un premier motif ayant une section longitudinale de type trapézoïdal et, chaque deuxième module élémentaire comportant un empilement de deuxièmes éléments électriquement conducteurs séparés par le matériau électriquement isolant et agencés selon un deuxième motif ayant une section longitudinale de type trapézoïdal inversée par rapport au premier motif, tous les premiers et deuxièmes éléments électriquement conducteurs formant ensemble au moins un chemin électriquement conducteur ayant dans une deuxième partie du mur deux extrémités, chaque extrémité de chaque chemin électriquement conducteur étant électriquement connectée à une zone semiconductrice enterrée dans le substrat sous la deuxième partie du mur, au moins un chemin électriquement conducteur comportant dans ladite deuxième partie du mur une portion en escalier, -on applique (S91) une différence de potentiel entre les deux extrémités dudit au moins un chemin électriquement conducteur, et -on détecte (S92, S93) une absence de courant circulant dans ledit au moins un chemin électriquement conducteur. Procédé selon la revendication 11, dans lequel le type de défaut structurel comprend une fissure et/ou une délamination.