Brevet FR3162552A1 — publié le 20251128

Un aspect de l’invention concerne un assemblage (100) de puces électroniques comprenant : une première puce (10) et une deuxième puce (20) superposées et reliées électriquement et mécaniquement entre elles, la première puce (10) comprenant une première structure d’interconnexion (12) et la deuxième puce (20) comprenant une deuxième structure d’interconnexion (22), la première structure d’interconnexion (12) et la deuxième structure d’interconnexion (22) comprenant chacune des niveaux d’interconnexion (221) superposés ; des premiers plots de collage (31) disposés sur la première structure d’interconnexion (12) ; et des deuxièmes plots de collage (32) disposés sur la deuxième structure d’interconnexion (22), les deuxièmes plots de collage (32) étant collés aux premiers plots de collage (31) ; assemblage dans lequel : le dernier niveau d’interconnexion de la première puce comprend des premières pistes conductrices (1211) ; une partie au moins des premiers plots de collage (31) sont connectés directement aux premières pistes conductrices (1211) ; et un espace (G) vide de matière solide sépare le dernier niveau d’interconnexion de la première puce (10) de la deuxième puce (20) et s’étend entre une partie au moins des premières pistes conductrices (1211). Figure à publier avec l’abrégé : Figure 1 ASSEMBLAGE DE PUCES ÉLECTRONIQUES COMPRENANT DES PLOTS DE COLLAGE DIRECTEMENT CONNECTÉS À DES PISTES CONDUCTRICES DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui des assemblages en trois dimensions de puces électroniques. L’invention concerne plus particulièrement un assemblage comprenant deux puces électroniques et des plots de collage pour relier électriquement les deux puces. L’assemblage est conçu pour réduire le transfert de chaleur entre les deux puces, la diaphonie et les pertes électriques. ARRIERE-PLAN TECHNOLOGIQUE DE L’INVENTION L’intégration tridimensionnelle (3D) consiste à empiler plusieurs puces électroniques (aussi appelées circuits intégrés) et à les relier électriquement entre elles, par exemple par une technique de collage. Cette approche permet notamment de réduire l’encombrement des systèmes dits « hétérogènes » qui sont composés de circuits appartenant à des générations différentes d’une même technologie de dispositifs semiconducteurs ou de circuits appartenant à des technologies différentes, par exemple un capteur d’images comprenant une matrice de photodiodes et un circuit CMOS de traitement d’images comprenant des circuits logiques. L’intégration 3D permet également d’augmenter la densité de transistors par unité de surface sans réduire leurs dimensions, de diminuer la consommation électrique et/ou d’augmenter la vitesse de fonctionnement d’un système, en remplaçant de longues interconnexions horizontales par de courtes interconnexions verticales. On distingue plusieurs architectures d’empilement 3D, en fonction notamment de la manière dont sont empilées les puces, de l’orientation des puces et du type de collage. L’empilement peut être réalisé selon différentes approches : de plaque à plaque (pour « wafer-to-wafer » en anglais), de puce à plaque (« die-to-wafer ») ou encore de puce à puce (« die-to-die »). La technique d’empilement plaque à plaque est la plus rapide en nombre de puces collées par heure, car il s’agit d’un collage collectif à l’échelle des plaques de silicium. Elle est également la plus précise pour une vitesse de collage donnée. En revanche, à la différence des deux autres techniques, elle n’offre pas la possibilité de n’assembler que les puces fonctionnelles (dites « Known Good Dies »), sélectionnées après une série de tests et la découpe des plaques. La technique d’empilement puce à puce est naturellement la plus longue à mettre en œuvre, car les puces sont collées entre elles deux par deux après la découpe des plaques. Lorsque les puces (ou les plaques) sont orientées dans le même sens, la face avant d’une puce est collée à la face arrière d’une autre puce (ce mode d’assemblage est appelé « face-to-back »). Inversement, lorsque les puces (ou les plaques) sont assemblées après retournement de l’une d’entre elles, les puces sont collées face avant contre face avant (« face-to-face ») ou face arrière contre face arrière (« back-to-back »). L’article [« Hybrid bonding for 3D stacked image sensors: impact of pitch shrinkage on interconnect robustness » ; J. Jourdon et al., 2018 IEEE International Electron Devices Meeting (IEDM), pp. 7.3.1-7.1.4, 2018] décrit un exemple d’empilement 3D comprenant deux puces électroniques assemblées face avant contre face avant (« face-to-face ») par collage hybride (Cu/SiO 2 ). La puce supérieure est un capteur d’images éclairé en face arrière (BSI) et la puce inférieure est un circuit logique de traitement d’images fabriqué en technologie CMOS. L’assemblage des deux puces est réalisé par des plots d’interconnexion en cuivre entourés de dioxyde de silicium. Les plots d’interconnexion (aussi appelés « plots HBM » pour « Hybrid Bonding Metal pads » en anglais) présentent un pas de répétition compris entre 1,44 µm et 8,8 µm. Dans certaines applications, on cherche à limiter au maximum le transfert de chaleur entre les puces électroniques de l’empilement. Typiquement, lorsqu’une première puce est destinée à fonctionner à très basse température, il est nécessaire de limiter le plus possible les transferts thermiques entre cette première puce et une deuxième puce qui dissipe de la chaleur ou qui est soumise à une température différente, sans pour autant compromettre la conduction électrique entre les deux puces. On peut citer à titre d’exemple les puces pour le calcul quantique destinées à fonctionner à des températures proches du zéro absolu (typiquement inférieures à 1,5 K) et à contenir des bits quantiques, communément appelés qubits, dont l’état est très sensible à la température. Une telle puce quantique est généralement disposée dans un cryostat à dilution et peut être couplée électriquement à un circuit de lecture et de contrôle en technologie CMOS, également disposé à l’intérieur du cryostat. Ce circuit de lecture et de contrôle, communément appelé « cryo-CMOS », est conçu pour dégager le minimum de chaleur, mais doit néanmoins être découplé thermiquement de la puce quantique pour ne pas altérer son fonctionnement. Les assemblages de puces électroniques obtenus par collage hybride métal/diélectrique (comme Cu/SiO 2 ) ne sont pas les plus adaptés pour ces applications à très basse température, car le matériau diélectrique est responsable de fuites thermiques entre les puces. Le matériau diélectrique est en outre responsable de pertes électriques qui peuvent être importantes selon la permittivité diélectrique du matériau (celle du SiO 2 , par exemple, est relativement faible). Une solution pour permettre une excellente conduction électrique tout en limitant la conduction thermique entre deux puces consiste à utiliser un ou plusieurs matériaux supraconducteurs pour réaliser l'interconnexion entre les deux puces. En effet, il existe deux mécanismes principaux de conduction de la chaleur à basse température. D'une part, la chaleur se transmet par les électrons libres d'un matériau à l'autre. Ce phénomène ne se manifeste par conséquent que dans les matériaux conducteurs électriques. D'autre part, la chaleur se transmet également par les vibrations du réseau d’atomes, autrement dit les phonons, du ou des matériaux constitutifs de l'interconnexion. Dans un matériau supraconducteur porté à une température inférieure à sa température critique T C (soit la température de transition de phase supraconducteur-conducteur), autrement dit dans l’état supraconducteur, les électrons libres se condensent en paires de Cooper. Ces paires de Cooper ont la particularité de ne pas conduire la chaleur. Utiliser un ou plusieurs matériaux supraconducteurs pour réaliser l’interconnexion permet donc de réduire la conduction thermique par les électrons libres. Néanmoins, lorsque la température de l'interconnexion est proche de la température critique T C , des électrons résiduels n'ayant pas formé de paires de Cooper continuent de conduire la chaleur. Pour un matériau supraconducteur donné, plus la température est basse, plus il y a d’électrons qui s’organisent en paires de Cooper dans le matériau et donc moins bonne est la conduction thermique par les électrons libres résiduels. Pour réduire considérablement la conduction thermique par les électrons libres, on estime généralement qu’il faut atteindre une température T inférieure à T C /10. A titre d’exemple, l’article [« Nb-Nb direct bonding at room temperature for superconducting interconnects », M. Fujino et al., Journal of Applied Physics 133, 015301, 2023] décrit l’assemblage de deux substrats en silicium par collage direct de plots d’interconnexion supraconducteurs en niobium. Les plots d’interconnexion supraconducteurs, formés à la surface de chacun des substrats, ont un diamètre de 200 µm et présentent un pas de répétition de 650 µm. L’utilisation de plots d’interconnexion supraconducteurs est une solution pour diminuer la conduction thermique dans un assemblage de puces fonctionnant à très basse température, mais elle n’apporte aucune amélioration dans les assemblages de puces fonctionnant à température ambiante. Par ailleurs, elle n’a pas d’influence sur les pertes électriques ou la diaphonie, qui sont deux paramètres importants pour les applications RF notamment. Il existe un besoin de limiter la conduction thermique, les pertes électriques et la diaphonie dans un assemblage de puces électroniques, quelle que soit la température de fonctionnement de l’assemblage. Selon un premier aspect de l’invention, on tend à satisfaire ce besoin en prévoyant un assemblage de puces électroniques comprenant : une première puce et une deuxième puce superposées et reliées électriquement et mécaniquement entre elles, la première puce comprenant : un premier substrat ; une première structure d’interconnexion disposée sur le premier substrat et comprenant une pluralité de niveaux d’interconnexion superposés ; la deuxième puce comprenant : un deuxième substrat ; une deuxième structure d’interconnexion disposée sur le deuxième substrat et comprenant une pluralité de niveaux d’interconnexion superposés ; une pluralité de premiers plots de collage disposés sur la première structure d’interconnexion ; et une pluralité de deuxièmes plots de collage disposés sur la deuxième structure d’interconnexion, les deuxièmes plots de collage étant collés aux premiers plots de collage. En outre, dans cet assemblage, le niveau d’interconnexion de la première puce le plus éloigné du premier substrat, dit dernier niveau d’interconnexion de la première puce, comprend des premières pistes conductrices qui s’étendent parallèlement à un plan du premier substrat ; une partie au moins des premiers plots de collage sont connectés directement aux premières pistes conductrices ; et un espace vide de matière solide sépare le dernier niveau d’interconnexion de la première puce de la deuxième puce et s’étend entre une partie au moins des premières pistes conductrices. L’espace vide de matière solide, et plus particulièrement de matériau diélectrique, réduit la conduction thermique entre les puces, la diaphonie et les pertes diélectriques. La connexion directe entre les premiers plots de collage et les premières pistes conductrices simplifie la fabrication de l’assemblage et diminue la résistance électrique des interconnections entre les deux puces, comparativement à une connexion au moyen de via conducteurs. Les pertes par effet Joule dans l’assemblage sont donc diminuées. De préférence, les premières pistes conductrices de ladite au moins une partie présentent des parois latérales mises à nu, au moins sur une partie de leur hauteur. Dans un mode de réalisation préférentiel de l’assemblage : le niveau d’interconnexion de la deuxième puce le plus éloigné du deuxième substrat, dit dernier niveau d’interconnexion de la deuxième puce, comprend des deuxièmes pistes conductrices qui s’étendent parallèlement à un plan du deuxième substrat ; une partie au moins des deuxièmes plots de collage sont connectés directement aux deuxièmes pistes conductrices ; et l’espace vide de matière solide s’étend en outre entre une partie au moins des deuxièmes pistes conductrices. Selon un développement de ce mode de réalisation préférentiel, les deuxièmes pistes conductrices de ladite au moins une partie présentent des parois latérales mises à nu, au moins sur une partie de leur hauteur. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, l’assemblage de puces électroniques selon le premier aspect de l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : les premiers plots de collage présentent dans une première direction un premier pas de répétition et les deuxièmes plots de collage présentent dans la première direction un deuxième pas de répétition égal au premier pas de répétition ; le premier pas de répétition est inférieur ou égal à 10 µm, de préférence compris entre 1 µm et 7 µm ; les premiers plots de collage présentent un troisième pas de répétition dans une deuxième direction sécante à la première direction et les deuxièmes plots de collage présentent dans la deuxième direction un quatrième pas de répétition égal au troisième pas de répétition ; le troisième pas de répétition est inférieur ou égal à 10 µm, de préférence compris entre 1 µm et 7 µm ; le troisième pas de répétition est égal au premier pas de répétition ; les premiers plots de collage et les deuxièmes plots de collage sont supraconducteurs ; la première puce est un circuit quantique et la deuxième puce est un circuit de lecture et de contrôle du circuit quantique ; la première puce est un capteur bolométrique infrarouge et la deuxième puce est un circuit de multiplexage ou un circuit de lecture du capteur bolométrique infrarouge ; et la première puce et la deuxième puce sont des circuits radiofréquences. Un deuxième aspect de l’invention concerne un procédé de fabrication d’un assemblage de puces électroniques comprenant une première puce et une deuxième puce superposées et reliées électriquement et mécaniquement entre elles, la première puce comprenant un premier substrat ; une première structure d’interconnexion disposée sur le premier substrat et comprenant une pluralité de niveaux d’interconnexion superposés ; la deuxième puce comprenant : un deuxième substrat ; une deuxième structure d’interconnexion disposée sur le deuxième substrat et comprenant une pluralité de niveaux d’interconnexion superposés ; Le procédé comprend les étapes suivantes : former une pluralité de premiers plots de collage sur la première structure d’interconnexion, le niveau d’interconnexion de la première puce le plus éloigné du premier substrat, dit dernier niveau d’interconnexion de la première puce, comprenant des premières pistes conductrices qui s’étendent parallèlement à un plan du premier substrat et une première couche diélectrique enrobant les premières pistes conductrices, une partie au moins des premiers plots de collage étant connectés directement aux premières pistes conductrices ; graver la première couche diélectrique entre une partie au moins des premières pistes conductrices ; former une pluralité de deuxièmes plots de collage sur la deuxième structure d’interconnexion ; assembler la première puce et la deuxième puce en collant les premiers plots de collage aux deuxièmes plots de collage, de sorte qu’un espace vide de matière solide sépare le dernier niveau d’interconnexion de la première puce de la deuxième puce et s’étend entre ladite au moins une partie des premières pistes conductrices. De préférence, les premiers plots de collage sont collés aux deuxièmes plots de collage par une technique de collage direct, avantageusement par collage direct hydrophile. Dans un mode de mise en œuvre préférentiel, la formation des premiers plots de collage comprend les sous-étapes suivantes : former une couche conductrice sur le dernier niveau d’interconnexion de la première puce ; polir la couche conductrice de sorte à obtenir une rugosité de surface inférieure à 0,5 nm ; former un masque de gravure sur la couche conductrice ; graver la couche conductrice à travers le masque de gravure ; et retirer le masque de gravure. Selon un premier développement de ce mode de mise en œuvre préférentiel, la première couche diélectrique est gravée avant le retrait du masque de gravure. Selon un deuxième développement compatible avec le premier, la formation des premiers plots de collage comprend en outre : avant la formation de la couche conductrice, le dépôt d’une couche barrière sur le dernier niveau d’interconnexion de la première puce ; et après la gravure de la couche conductrice, la gravure de la couche barrière. Selon un troisième développement compatible avec les premier et deuxième développements, le procédé comprend en outre les étapes suivantes : entre le polissage de la couche conductrice et la formation du masque de gravure, le dépôt d’une couche de protection sur la couche conductrice ; avant la gravure de la couche conductrice, la gravure de la couche de protection à travers le masque de gravure pour exposer la couche conductrice ; et après le retrait du masque de gravure, le retrait de la couche de protection. BREVE DESCRIPTION DES FIGURES D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures annexées, parmi lesquelles : la FIG. 1 représente en vue de coupe un mode de réalisation préférentiel d’un assemblage de puces selon le premier aspect de l’invention ; la FIG. 2 représente en vue de dessus les plots de collage de l’une des puces de l’assemblage de la FIG. 1 ; les figures 3A-3E, 4A-4E et 5 représentent des étapes d’un procédé de fabrication d’assemblage de puces électronique selon le deuxième aspect de l’invention. Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de référence identiques sur l’ensemble des figures. DESCRIPTION DETAILLEE La FIG. 1 est une vue en coupe partielle et schématique d’un assemblage de puces électroniques 100 selon un mode de réalisation préférentiel de l’invention. L’assemblage de puces électroniques 100, appelé simplement « assemblage 100 » ci-après, comprend au moins deux puces électroniques : une première puce 10 et une deuxième puce 20. Par « puce électronique », on entend un composant électronique basé sur un matériau semi-conducteur, remplissant une ou plusieurs fonctions électroniques et intégrant plusieurs composants électroniques dans un volume réduit. L’expression « circuit intégré » sera considéré comme un synonyme de puce électronique. La première puce 10 et le deuxième puce 20 sont superposées, autrement dit disposées l’une sur l’autre. Ainsi, l’assemblage 100 peut être également désigné par l’expression « empilement de puces électroniques ». Dans l’orientation de la FIG. 2 , la première puce 10, dite supérieure, est disposée au-dessus de la deuxième puce 20, dite inférieure. En outre, la première puce 10 et le deuxième puce 20 sont reliées électriquement et mécaniquement entre elles. L’assemblage 100 peut être destiné à fonctionner à très basse température, c’est-à-dire à une température inférieure ou égale à 1,5 K, typiquement inférieure ou égale à 100 mK. Il est conçu pour limiter le transfert de chaleur entre les puces 10 et 20 afin d’éviter, par exemple, que la chaleur dégagée par l’une des puces se propage à l’autre puce et empêche son fonctionnement (à très basse température) ou altère ses performances. L’assemblage 100 trouve notamment des applications avantageuses dans les domaines de l’informatique quantique, de l’électronique supraconductrice et du spatial. A titre d’exemple, la première puce 10 est un circuit quantique, c’est-à-dire un circuit destiné à contenir des bits quantiques ou qubits, et la deuxième puce est un circuit de lecture et de contrôle du circuit quantique, par exemple en technologie CMOS. Pour être porté à très basse température, l’assemblage 100 peut être disposé dans un cryostat à dilution. Selon un autre exemple, la première puce 10 est un capteur bolométrique infrarouge (par exemple pour l’observation spatiale) et la deuxième puce 20 est un circuit de lecture du capteur bolométrique infrarouge ou un circuit de multiplexage. Alternativement, l’assemblage 100 peut être destiné à fonctionner à plus haute température, par exemple à température ambiante, pour des applications dans lesquelles la conduction thermique entre les puces est moins problématique. Il trouve notamment des applications avantageuses dans le domaine des radiofréquences (RF). En effet, il est également conçu pour limiter les pertes électriques, plus particulièrement les pertes par effet Joule et les pertes diélectriques, ainsi que le phénomène de diaphonie entre les puces et au sein d’une même puce. Ainsi, la première puce 10 et la deuxième puce 20 peuvent être des circuits RF, c’est-à-dire des circuits fonctionnant avec des signaux dont la fréquence est comprise entre 3 kHz et 300 GHz. La première puce 10 comprend un premier substrat 11 et une première structure d’interconnexion 12 disposée sur le premier substrat 11. Le premier substrat 11 comprend une couche active en un matériau semiconducteur, tel que le silicium. Il contient des composants ou dispositifs électroniques (non représentés), tels que des transistors, des photodiodes, des cellules mémoires, des dispositifs quantiques, des bolomètres…Ces dispositifs électroniques sont formés, au moins en partie, dans la couche active semi-conductrice. Le premier substrat 11 s’étend suivant un plan XY. La première structure d’interconnexion 12 comprend plusieurs niveaux d’interconnexion 121 superposés, aussi appelés niveaux de routage. Les niveaux d’interconnexion 121 sont superposés suivant une direction Z perpendiculaire au plan XY du substrat. Les niveaux d’interconnexion 121 peuvent relier les dispositifs électroniques de la première puce 10 électriquement entre eux. Dans un souci de clarté, seul un niveau d’interconnexion 121, le plus éloigné du premier substrat 11, est représenté sur la FIG. 1 . Ce niveau d’interconnexion 121 est appelé « niveau N », N étant le nombre total de niveaux d’interconnexion 121 dans la première structure d’interconnexion 12 (N ≥ 2), ou encore « dernier niveau d’interconnexion » (leur numérotation, de 1 à N, étant communément accomplie en partant du substrat). De la même façon, la deuxième puce 20 comprend un deuxième substrat 21 et une deuxième structure d’interconnexion 22 disposée sur le deuxième substrat 21. Le deuxième substrat 21 contient des dispositifs électroniques (transistors, photodiodes, cellules mémoires, dispositifs quantiques…), formés au moins en partie dans une couche active semi-conductrice (le matériau semi-conducteur peut être différent de celui du premier substrat). Le deuxième substrat 21 s’étend suivant un plan parallèle au plan XY du premier substrat 11. A l’instar de la première structure d’interconnexion 12, la deuxième structure d’interconnexion 22 comprend plusieurs niveaux d’interconnexion 221 superposés (dans la direction Z). Les niveaux d’interconnexion 221 peuvent relier les dispositifs électroniques de la deuxième puce 20 électriquement entre eux. A nouveau, seul le dernier niveau d’interconnexion 221 de la deuxième structure d’interconnexion 22, le plus éloigné du deuxième substrat 21, est représenté sur la FIG. 1 . Un niveau d’interconnexion 121, 221 peut être un niveau dit « de ligne » (généralement désigné par « M1 », « M2 », « M3 »…) ou un niveau dit « de via » (« V1 », « V2 », « V3 »…). Un niveau de ligne comprend une pluralité de lignes ou pistes conductrices qui s’étendent parallèlement au plan XY du premier substrat 11, alors qu’un niveau de via comprend des via conducteurs qui s’étendent perpendiculairement au plan XY du premier substrat 11, donc suivant la direction Z. Les via conducteurs ont une section, dans un plan parallèle au plan XY, inférieure à celle des pistes conductrices. Les pistes conductrices et les via conducteurs sont typiquement formés d’un métal ou de plusieurs métaux empilés. Deux niveaux de lignes consécutifs sont avantageusement séparés et reliés électriquement par un niveau de via. Un via conducteur (dans un niveau de via) relie donc deux pistes conductrices appartenant à des niveaux différents. Outre les pistes conductrices et les via conducteurs, un niveau d’interconnexion 121, 221 peut comprendre une couche diélectrique enrobant les pistes conductrices ou les via conducteurs, ainsi qu’une ou plusieurs couches d’interface telles qu’une couche barrière de diffusion du métal, une couche de masque dur ou une couche d'arrêt de polissage. Les niveaux d’interconnexion 121, 221 sont par exemple obtenus grâce au procédé connu sous le nom de « Damascene ». Les dispositifs électroniques d’une même puce appartiennent à un premier bloc fonctionnel (ou ensemble de niveaux technologiques) appelé « Front End Of Line » ou FEOL, tandis que les niveaux d’interconnexion 121, 221 d’une même puce appartiennent à un deuxième bloc fonctionnel appelé « Back End Of Line » ou BEOL. Outre les première et deuxième puces 10, 20, l’assemblage 100 comprend des premiers plots de collage 31 disposés sur la première structure d’interconnexion 12 et des deuxièmes plots de collage 32 disposés sur la deuxième structure d’interconnexion 22. Les premiers plots de collage 31 appartiennent à un premier niveau de collage superposé au dernier niveau d’interconnexion 121 de la première structure d’interconnexion 12, tandis que les deuxièmes plots de collage 32 appartiennent à un deuxième niveau de collage superposé au dernier niveau d’interconnexion 221 de la deuxième structure d’interconnexion 22. Les premiers plots de collage 31 (désignés ci-après « premiers plots 31 ») et les deuxièmes plots de collage 32 (désignés ci-après « deuxièmes plots 32 ») peuvent être également appelés « premiers plots d’interconnexion » et « deuxièmes plots d’interconnexion » respectivement, dans la mesure où ils interconnectent électriquement et mécaniquement les deux puces. Les premiers plots 31 peuvent avoir une forme et des dimensions identiques (aux tolérances de fabrication près). Les deuxièmes plots 32 peuvent également avoir une forme et des dimensions identiques. La forme et les dimensions des deuxièmes plots 32 peuvent être différentes de celles des premiers plots 31. Dans un plan parallèle au plan XY du premier substrat 11, les premiers et deuxièmes plots 31-32 peuvent avoir une section rectangulaire (par exemple carré), ronde, hexagonale… Leurs dimensions dans ce même plan peuvent être comprises entre 100 nm et 1 mm, de préférence entre 100 nm et 7 µm, et plus préférentiellement encore entre 1 µm et 5 µm. Chacun des premiers plots 31 est collé à un deuxième plot 32, et inversement, chacun des deuxièmes plots 32 est collé à un premier plot 31. Autrement dit, les premiers et deuxièmes plots 31-32 sont connectés par paires. Les premiers et deuxièmes plots 31-32 assurent la connexion électrique et mécanique entre les deux puces. Avantageusement, les puces 10 et 20 sont interconnectées entre elles au moyen des premiers et deuxièmes plots 31-32 par une technique de collage direct, c’est-à-dire sans introduire de composé intermédiaire (tel qu'un adhésif, une cire ou un alliage à faible point de fusion) au niveau de l'interface de collage, et de préférence par collage direct hydrophile. Ainsi, les interconnexions entre les puces 10 et 20 sont dépourvues de composé intermédiaire, et notamment de matériau de brasure. Chaque interconnexion est de préférence constituée d’un premier plot 31 et d’un deuxième plot 32. Les premiers plots 31 sont reliés électriquement à la première structure d’interconnexion 12. Ils sont ainsi reliés électriquement aux dispositifs électroniques de la première puce 10. Plus particulièrement, le dernier niveau d’interconnexion 121 de la première puce 10 comprend des premières pistes conductrices 1211 et une partie au moins des premiers plots 31 sont connectés directement aux premières pistes conductrices 1211. Par « connecté directement », on entend que les premiers plots 31 sont en contact direct avec les premières pistes conductrices 1211, et non pas connectés par l’intermédiaire d’un via conducteur comme c’est le cas dans les assemblages de puces classiques. Une première piste conductrice 1211 peut être connectée à un ou plusieurs premiers plots 31 (qui sont donc électriquement reliés par la première piste). De préférence, chacun des premiers plots 31 est connecté directement à une première piste conductrice 1211. Le fait que l’assemblage 100 soit dépourvu de via conducteurs entre les premiers plots 31 et le dernier niveau d’interconnexion 121 de la première puce 10 (autrement dit que le premier niveau de collage soit dépourvu de via conducteurs) simplifie la fabrication de l’assemblage 100, car le procédé de fabrication ne comprend alors pas les étapes relatives à la formation de ces via. En outre, la résistance électrique entre les deux puces de l’assemblage est diminuée. En effet, les via conducteurs ont une résistance électrique plus importante que les pistes conductrices du fait de leur section plus faible et du fait qu’il comporte en général une couche métallique de barrière de diffusion. En outre, dans l’assemblage 100, un espace G sépare le dernier niveau d’interconnexion 121 de la première puce 10 et le dernier niveau d’interconnexion 221 de la deuxième puce 20. Cet espace G sépare également les paires de premier et deuxième plots 31-32 entre elles. Cet espace G est dépourvu de matière solide, et notamment de matériau diélectrique. Il peut contenir un gaz ou un mélange de gaz, par exemple de l’air. L’espace G constitue une cavité inter-puces dans laquelle s’étendent les premiers plots 31 et les deuxièmes plots 32. Cette cavité inter-puces est de préférence ouverte sur l’environnement extérieur. Ainsi, lors de l’utilisation de l’assemblage 100, par exemple dans un cryostat à dilution, la pression du gaz ou du mélange de gaz dans l’espace G peut être diminuée jusqu’à obtenir un niveau de vide donné. L’espace G dépourvu de matériau améliore l’isolation thermique entre les puces 10 et 20 (en limitant le transport thermique des phonons entre les puces), comparativement à deux puces séparées par un matériau de remplissage (« underfill » en anglais) ou par un oxyde (cas du collage hybride Cu/SiO 2 par exemple). En outre, l’espace G limite la diaphonie entre des signaux RF se propageant dans les deux puces. Par « signaux RF », on entend des signaux dont la fréquence est comprise entre 3 kHz et 300 GHz. Comme l’espace G sépare en outre les premiers plots 31 entre eux et les deuxièmes plots 32 entre eux, il limite également la diaphonie entre des signaux RF se propageant dans des interconnexions différentes. Enfin, du fait de l’absence de matériau diélectrique entre les plots de collage, les pertes diélectriques sont également diminuées. La distance d qui sépare le dernier niveau d’interconnexion 121 de la première puce 10 et le dernier niveau d’interconnexion 221 de la deuxième puce 20 est avantageusement comprise entre 100 nm et 2 µm. Elle est mesurée perpendiculairement au plan XY du premier substrat 11 (selon Z). Une autre particularité de l’assemblage 100 est que l’espace G vide de matière solide s’étend en outre entre une partie au moins des premières pistes conductrices 1211 du dernier niveau d’interconnexion 121 de la première puce 10, et de préférence entre chaque paire de premières pistes conductrices 1211. Ceci contribue à diminuer encore plus la diaphonie et les pertes diélectriques. Avantageusement, les premières pistes conductrices 1211 de ladite au moins une partie présentent des parois latérales mises à nu, au moins sur une partie de leur hauteur (mesurée selon Z) et de préférence sur toute leur hauteur. La hauteur des premières pistes conductrices 1211 est par exemple comprise entre 10 nm et 2 µm. De préférence, l’espace G entoure les premiers plots 31, les deuxièmes plots 32 et les premières pistes conductrices 1211. Dans le mode de réalisation préférentiel de l’assemblage 100 représenté par la FIG. 1 , ce qui vient d’être décrit pour la première puce 10 s’applique mutatis mutandis à la deuxième puce 20. Ainsi, le dernier niveau d’interconnexion 221 de la deuxième puce 20 comprend des deuxièmes pistes conductrices 2211 et une partie au moins des deuxièmes plots 32 sont connectés directement aux deuxièmes pistes conductrices 2211. De préférence, chaque deuxième plot 32 est connecté directement à une deuxième piste conductrice 2211. Par ailleurs, l’espace G s’étend en outre entre une partie au moins des deuxièmes pistes conductrices 2211, et de préférence entre toutes les deuxièmes pistes conductrices 2211. Avantageusement, les deuxièmes pistes conductrices 2211 de ladite au moins une partie présentent des parois latérales mises à nu, au moins sur une partie de leur hauteur et de préférence sur toute leur hauteur. La hauteur des deuxièmes pistes conductrices 2211 est par exemple comprise entre 10 nm et 2 µm. Le temps de fabrication de l’assemblage 100, la résistance électrique (absence de via conducteurs entre les deuxièmes plots 32 et les deuxièmes pistes conductrices 2211), la diaphonie et les pertes diélectriques (absence de matériau diélectrique entre les deuxièmes pistes conductrices 2211) sont encore plus diminués. Les premiers plots 31 peuvent présenter, dans une première direction X du plan XY, un premier pas de répétition (« pitch » en anglais) P X1 inférieur ou égal à 10 µm, et de préférence compris entre 1 µm et 7 µm. Les deuxièmes plots 32 présentent alors, dans la même direction X, un deuxième pas de répétition P X2 égal au premier pas de répétition P X1 . De tels pas de répétition assurent une excellente tenue mécanique entre les puces 10 et 20 et permettent d’obtenir une densité élevée d’interconnexions entre les puces, compatible avec certaines applications à forte densité d’intégration. Ces pas de répétition sont notamment compatibles avec le besoin de montée en échelle des circuits quantiques. En effet, les circuits quantiques sont destinés à contenir un très grand nombre de qubits, qui doivent être connectés individuellement au circuit de lecture et de contrôle. Le nombre requis d’interconnexions entre les puces est donc très important, particulièrement dans les circuits quantiques à qubits de spin dans le silicium. Les premiers et deuxièmes plots 31-32 sont constitués d’un ou plusieurs matériaux électriquement conducteurs, de préférence choisis parmi le titane (Ti), l’’aluminium (Al), l’or (Au), le cuivre (Cu), le platine (Pt), le niobium (Nb), le niobium-titane (NbTi), le niobium-germanium (Nb 3 Ge), le nitrure de niobium (NbN), l’alumine de niobium (Nb 3 Al), le tantale (Ta), le nitrure de tantale (TaN), le nitrure de titane (TiN), le vanadium (V) et le siliciure de vanadium (V 3 Si). Les premiers plots 31 et/ou les deuxièmes plots 31-32 peuvent être formés d’un alliage d’au moins deux de ces matériaux. Ils peuvent également comprendre plusieurs couches conductrices empilées et formées de matériaux différents. L’utilisation d’un ou plusieurs matériaux supraconducteurs pour former les plots 31-32 diminue la conduction thermique par les électrons entre les puces 10 et 20 lors d’une l’utilisation à très basse température. Des interconnexions entièrement supraconductrices sont en outre particulièrement intéressantes lorsque la première puce 10 est un circuit quantique à qubits supraconducteurs, car elles permettent de conserver les propriétés de phase et d’amplitude du signal lors du passage d’une puce à l’autre. Les premiers plots 31 peuvent être constitués d’un seul et même matériau supraconducteur (de préférence choisi parmi les matériaux précités et leurs alliages). De même, les deuxièmes plots 32 peuvent être constitués d’un seul et même matériau supraconducteur, de préférence identique à celui des premiers plots 31. Les premiers et deuxièmes plots 31-32 sont par exemple en niobium. Alternativement, les premiers plots 31 et/ou les deuxièmes plots 32 comprennent chacun un empilement d’une première couche supraconductrice et d’une deuxième couche supraconductrice. La première couche supraconductrice est formée d’un premier matériau supraconducteur, par exemple le TiN, et la deuxième couche supraconductrice est formée d’un deuxième matériau supraconducteur différent du premier matériau supraconducteur, par exemple le niobium. La première couche supraconductrice est celle en contact avec la puce 10, 20. Ainsi, lorsque les premiers et deuxièmes plots 31-32 comprennent tous des empilements, le collage s’effectue entre les deuxièmes couches supraconductrices. Le premier matériau supraconducteur et le deuxième matériau supraconducteur peuvent être choisis de sorte à former une interface de désadaptation acoustique (aussi appelée interface de Kapitza). Une telle interface permet de réfléchir une partie des phonons et donc diminue la conductivité thermique par les phonons des interconnexions. En effet, une résistance thermique d’interface se crée au niveau de l’interface entre les première et deuxième couches supraconductrices. Cette résistance thermique d’interface est d’autant plus grande que la différence de vitesse du son entre les deux matériaux supraconducteurs est importante. Cette différence de vitesse induit une réflexion très efficace des phonons à l’interface, raison pour laquelle on emploie aussi l’expression de « miroir à phonons ». Des exemples de couple de matériaux supraconducteurs pour créer une interface de désadaptation acoustiques sont décrits dans les demandes de brevet FR3125359A1 et FR2984602A1. Selon une autre alternative, les premiers plots 31 et les deuxièmes plots 32 comprennent chacun un empilement de plusieurs premières couches supraconductrices et plusieurs deuxièmes couches supraconductrices en alternance, afin de former une multitude d’interfaces de désadaptation acoustique (de préférence plus de 10 interfaces) et ainsi diminuer drastiquement la conduction thermique par les phonons entre les deux puces. Plus le nombre d’interfaces est important, plus le miroir à phonons est efficace. La FIG. 2 représente un exemple d’agencement (« layout ») des premiers plots 31 sur la première structure d’interconnexion 12 de la première puce 10 ou des deuxièmes plots 32 sur la deuxième structure d’interconnexion 22 de la deuxième puce 20. Les premiers et deuxièmes plots 31-32 ont ici une section carrée. Comme cela est représenté, les premiers plots 31 peuvent présenter un troisième pas de répétition P Y1 dans une deuxième direction Y sécante à la première direction X et les deuxièmes plots 32 peuvent présenter dans la deuxième direction Y un quatrième pas de répétition P Y2 égal au troisième pas de répétition P Y1 . Ainsi, les premiers et deuxièmes plots 31-32 sont agencés en un réseau régulier, ou matrice, comprenant des lignes et des colonnes. La deuxième direction Y est de préférence perpendiculaire à la première direction X. Le troisième pas de répétition P Y1 est avantageusement inférieur ou égal à 10 µm, de préférence compris entre 1 µm et 7 µm. Il peut être égal au premier pas de répétition P X1 . Les premiers ou deuxièmes plots 31, 32 forment alors un réseau à maille carrée. Les premiers et deuxièmes plots 31-32 sont des plots fonctionnels dans le sens où ils sont reliés aux dispositifs électroniques des puces 10, 20 par les structures d’interconnexion 12, 22. Ils sont avantageusement contenus dans une zone dite active de la surface des puces 10, 20. Outre ces plots fonctionnels, l’assemblage 100 peut comprendre, sur la structure d’interconnexion 12, 22 de chacune des puces 10, 20, d’autres plots, notamment des plots de liaison non-fonctionnels 33 aussi appelés « factices » (« dummies » en anglais). Ces plots non-fonctionnels sont exclusivement dédiés au collage de deux puces (cf. également FIG. 1 ). Autrement dit, il s’agit de plots de liaison mécanique seulement (et non électrique). Ils ne sont connectés ni à des dispositifs électroniques des puces 10, 20, ni même aux structures d’interconnexion 12, 22. Les plots non-fonctionnels 33 sont avantageusement placés pour éviter d’avoir de grandes zones vides de plots, typiquement supérieures à 100x100 µm 2 , avantageusement supérieures à 20x20 µm 2 . Ils ont par exemple la forme de carrés de 2 µm à 100 µm de côté et sont espacés deux à deux d’une distance d’ comprise entre 2 µm et 50 µm. Enfin, l’assemblage 100 peut comprendre, sur la structure d’interconnexion 12, 22 de chacune des puces 10, 20, un ou plusieurs plots de test 34 permettant de vérifier le bon fonctionnement des puces avant leur collage (cf. FIG. 2 ). Ces plots de test 34 participent au collage, au même titre que les premiers et deuxièmes plots 31-32 et les plots non-fonctionnels 33. Ces plots de test 34 ont typiquement des dimensions bien supérieures à celles des plots fonctionnels 31-32 et des plots non-fonctionnels 33. Les plots non-fonctionnels 33 et les plots de test 34 de chaque puce sont avantageusement formés du ou des mêmes matériaux que les premiers ou deuxièmes plots 31, 32. La surface (de collage) des plots de liaison, tous types confondus (premiers/deuxièmes plots, plots non-fonctionnels et plots de test), est de préférence supérieure à 25 % de la superficie de la première face 10a, 20a, plus préférentiellement supérieure à 40 %. Les figures 3A à 3E, 4A à 4E et 5 représentent schématiquement des étapes S1 à S5 d’un procédé de fabrication de l’assemblage de puces 100. Le procédé de fabrication comprend notamment une étape S1 de formation des premiers plots 31 sur la première structure d’interconnexion 12 de la première puce 10 et une étape S3 de formation des deuxièmes plots 32 sur la deuxième structure d’interconnexion 22 de la deuxième puce 20. Selon un mode de mise en œuvre préférentiel, l’étape S1 de formation des premiers plots 31 comprend plusieurs sous-étapes S1-1 à S1-4 représentées par les figures 3A à 3D. La première puce 10 est fournie avec un dernier niveau d’interconnexion 121 comprenant une première couche diélectrique 1212 qui enrobe les premières pistes conductrices 1211. Les premières pistes conductrices 1211 affleurent à la surface de la première couche diélectrique 1212. Le dernier niveau d’interconnexion 121 peut présenter une épaisseur (égale à l’épaisseur de la première couche diélectrique 1212 et des premières pistes conductrices 1211) comprise entre 10 nm et 2 µm, de préférence comprise entre 100 nm et 1 µm. Il présente de préférence une faible topographie ( La sous-étape S1-1 de la FIG. 3 comprend la formation d’une couche conductrice 51 sur le dernier niveau d’interconnexion 121 de la première puce 10. L’épaisseur de la couche conductrice 51 peut être comprise entre 100 nm et 10 µm, par exemple égale à 200 nm ou 400 nm. La couche conductrice 51 peut comprendre plusieurs sous-couches formées de matériaux conducteurs différents, en particulier des matériaux supraconducteurs différents afin de former une ou plusieurs interfaces de désadaptation acoustique, comme indiqué précédemment. La sous-étape S1-1 peut également comprendre le dépôt d’une couche barrière 52 avant la formation de la couche conductrice 51. La couche barrière 52 permet à la couche conductrice 51 de mieux adhérer à la surface de la première puce 10 et de protéger la couche conductrice 51 de l’oxydation, en formant une barrière à la diffusion des espèces oxydantes. Elle est formée d’un matériau électriquement conducteur, avantageusement supraconducteur, de préférence le nitrure de titane (TiN). Le nitrure de titane convient particulièrement bien à une couche (supra)conductrice 51 comprenant du niobium (Nb NbTi, Nb 3 Ge, NbN, Nb 3 Al…). L’épaisseur de la couche barrière 52 peut être comprise entre 5 nm et 200 nm, par exemple égale à 20 nm. La couche conductrice 51 est en contact électrique avec les premières pistes conductrices 1211 (qui débouchent sur la surface de la première puce 10), par l’intermédiaire de la couche barrière 52 le cas échéant, afin de connecter les futurs premiers plots 31 directement aux premières pistes conductrices 1211. La sous-étape S1-2 de la FIG. 3 consiste à polir la couche conductrice 51 de sorte à obtenir une rugosité de surface compatible avec le collage direct, typiquement inférieure à 0,5 nm, de préférence inférieure à 0,2 nm. Ces valeurs de rugosité sont exprimées en valeur moyenne quadratique. La rugosité moyenne quadratique (notée Rq) est déterminée par une analyse statistique d’une image de microscope à force atomique, en prenant comme échantillon une surface de 1x1 µm 2 . Cette sous-étape S1-2 de polissage peut être accomplie par polissage mécanochimique (ou CMP, pour « chemical mechanical polishing » en anglais). La couche conductrice 51 polie est ensuite structurée pour former les premiers plots 31. Cette structuration est ici accomplie en deux sous-étapes S1-3 et S1-4 illustrées par les figures 3C et 3D. En S1-3 (cf. FIG. 3 ), un masque de gravure 53 est formé sur la couche conductrice 51. Le masque de gravure 53 peut être un masque en résine ou un masque dur. Sa formation comprend notamment une étape de photolithographie. Le masque de gravure 53 comprend des premiers motifs (formés par des parties pleines du masque) dont la forme et les dimensions correspondent à celles des premiers plots 31 à former. Le masque de gravure 53 peut également comprendre d’autres motifs correspondant aux autres plots de liaison des puces (plots non-fonctionnels 33 et plots de test 34). Puis, lors de la sous-étape S1-4 (cf. FIG. 3 ), la couche conductrice 51, et la couche barrière 52 le cas échéant, sont gravées à travers le masque de gravure 53, obtenant ainsi les premiers plots 31 (et le cas échéant, les plots non-fonctionnels 33 et plots de test 34). Ici, chaque premier plot 31 comprend une portion de la couche conductrice 51 et une portion de la couche barrière 52. La couche conductrice 51 et la couche barrière 52 sont de préférence gravées par gravure ionique réactive (ou RIE, pour « Reactive-Ion Etching » en anglais). La gravure de la couche barrière 52 peut être immédiatement consécutive à la gravure de la couche conductrice 51 et accomplie dans le même bâti de gravure, de préférence en utilisant la même chimie. Enfin, le masque de gravure 53 est retiré après la sous-étape de gravure S1-4. De manière avantageuse, le procédé de fabrication comprend en outre, entre le polissage de la couche conductrice 51 (sous-étape S1-2) et la formation du masque de gravure 53 (sous-étape S1-3), le dépôt d’une couche de protection sur la couche conductrice 51. Cette couche de protection, aussi appelée couche d’encapsulation, protège la couche conductrice 51 de la formation du masque de gravure 53, de la gravure de la couche conductrice 51 et du retrait du masque de gravure 53, afin que les premiers plots 31 présentent une face supérieure sans altération (ex. oxydation), défauts ou résidus. La couche de protection est par exemple en dioxyde de silicium (SiO 2 ), en nitrure de silicium (SiN) ou en titane (Ti). Son épaisseur est de préférence comprise entre 5 nm et 2 µm dans le cas du SiO 2 ou du SiN et entre 5 nm et 500 nm dans le cas du titane. Entre la formation du masque de gravure 53 (sous-étape S1-3) et la gravure de la couche conductrice 51 (sous-étape S1-4), la couche de protection est gravée à travers le masque de gravure 53 pour exposer la couche conductrice 51 (sous-étape dite d’ouverture de la couche de protection). La couche de protection est retirée après le retrait du masque de gravure 53, de préférence par gravure humide, par exemple dans une solution d’acide fluorhydrique (HF) dilué. En référence à la FIG. 3 , le procédé de fabrication comprend une étape S2 de gravure de la première couche diélectrique 1212 entre une partie au moins des premières pistes conductrices 1211. Cette gravure vise à former une partie de l’espace G vide de matériau solide entre lesdites pistes conductrices 1211. Avantageusement, la première couche diélectrique 1212 est gravée sélectivement par rapport aux premières pistes conductrices 1211 (et aux premiers plots 31) de sorte à dénuder toutes les pistes conductrices 1211, au moins sur une partie de leur hauteur, et de préférence sur toute leur hauteur. La première couche diélectrique 1212 est de préférence gravée par gravure ionique réactive (ou RIE, pour « Reactive-Ion Etching » en anglais). L’étape S2 de gravure de la première couche diélectrique 1212 peut être accomplie avant ou après le retrait du masque de gravure 53. Il est toutefois préférable qu’elle soit accomplie avant (et donc avant le retrait de la couche de protection, le cas échant) de sorte que la face supérieure des premiers plots 31 ne soit pas exposée à cette gravure. La formation des deuxièmes plots 32 sur la deuxième structure d’interconnexion 22 de la deuxième puce 20 peut être accomplie de la même façon que la formation des premiers plots 31. Ainsi, la description ci-dessus de l’étape S1 s’applique mutatis mutandis à l’étape S3 qui comprend notamment les sous-étapes S3-1, S3-2, S3-3 et S3-4 illustrées respectivement par la FIG. 4 , la FIG. 4 , la FIG. 4 et la FIG. 4 . Ainsi, on formera (avantageusement) une deuxième couche barrière 52’, une deuxième couche conductrice 51’, (avantageusement) une deuxième couche de protection et un deuxième masque dur 53’. Les deuxièmes plots 32 sont avantageusement formés de manière à être connectés directement aux deuxièmes pistes conductrices 2211 du dernier niveau d’interconnexion 221. Les deuxièmes pistes conductrices 2211 sont enrobées d’une deuxième couche diélectrique 2212, de la même manière que les première premières pistes conductrices 1211 sont enrobées de la première couche diélectrique 1212. A l’instar du dernier niveau d’interconnexion 121 de la première puce 10, le dernier niveau d’interconnexion 221 de la deuxième puce 20 peut présenter une épaisseur comprise entre 10 nm et 2 µm, de préférence comprise entre 100 nm et 1 µm. Il présente de préférence une faible topographie ( Afin de dénuder également les deuxièmes pistes conductrices 2211 (pour diminuer encore davantage la diaphonie et les pertes diélectriques dans l’assemblage), le procédé de fabrication peut comprendre, en référence à la FIG. 4 , une étape S4 de gravure de la deuxième couche diélectrique 2212 entre une partie au moins des deuxièmes pistes conductrices 2211. Cette étape S4 peut être accomplie de la même façon que l’étape S3 de la FIG. 3 . A l’issue des étapes S2 et S3 (ou S4), les premiers plots 31 sont en saillie par rapport à la surface de la première puce 10 (formée par la première structure d’interconnexion 12) et les deuxièmes plots 32 sont en saillie par rapport à la surface de la deuxième puce 20 (formée par la deuxième structure d’interconnexion 22). L’étape S5 de la FIG. 5 consiste à assembler les première et deuxième puces 10, 20 en collant les premiers plots 31 aux deuxièmes plots 32, d’où il résulte l’assemblage 100. Ce collage est accompli après avoir retourné l’une des deux puces 10, 20, ici la première puce 10 (on parle de « flip-chip bonding » en anglais). La technique de collage employée est, dans ce mode de mise en œuvre préférentiel, une technique de collage direct, par exemple le collage direct hydrophile ou le collage par activation de surface (ou SAB, pour « Surface Activated Bonding » en anglais). Le collage direct hydrophile, ou collage par adhésion moléculaire hydrophile, est une technique de collage qui met en œuvre des surfaces de collage hydrophiles (ce qui est le cas des faces supérieures des premiers et deuxièmes plots 31-32) et dont le principe repose sur l’adhésion spontanée des surfaces grâce aux forces de van der Waals (incluant les liaisons hydrogène et les ponts capillaires). Il est plus simple et rapide à mettre en œuvre que le collage par activation de surface (SAB), car il peut être accompli à température ambiante et sous pression atmosphérique, contrairement au collage par activation de surface (SAB) qui est réalisé sous ultravide. L’alignement des premiers plots 31 avec les deuxièmes plots 32 est également plus facile que dans le cas du SAB. Il peut être réalisé au sein d’une machine de collage hybride classiquement utilisée pour les applications 3D. Par ailleurs, il n’est pas utile d’appliquer une force de compression entre les deux puces, car ce type de collage est spontané. Par ailleurs, le collage direct hydrophile occasionne très peu de défauts à l’interface de collage, comme des espaces vides (« void » en anglais). En outre, il ne produit pas de couche d’interface comprenant typiquement des atomes d’argon implantés (comme ça peut être le cas pour le SAB). Le collage direct hydrophile peut néanmoins être réalisé sous vide de façon facultative, avec un niveau de vide compris entre 10 - 2 Pa et 1000 Pa (10 -4 mbar et 10 mbar), qui est bien plus facile et économique à atteindre que l’ultravide (10 - 6 -10 -1 0 Pa, soit 10 -8 -10 -12 mbar). Après le collage, le procédé de fabrication peut également comprendre une étape de recuit de l’assemblage 100 à basse température, afin de créer en outre des liaisons métalliques entre les plots de collage et ainsi renforcer le maintien entre les puces. La température du recuit est suffisamment basse pour ne pas nuire aux dispositifs électroniques des puces. Elle peut être comprise entre 100 °C et 400 °C, de préférence entre 100 °C et 350 °C, et plus préférentiellement encore entre 100 °C et 300 °C. Cette étape de recuit est facultative, car la force d’adhérence des puces collées par collage direct est déjà élevée. De manière optionnelle également, l’un des deux substrats 11 et 21 peut être aminci, par meulage (« grinding » en anglais) et/ou gravure (sèche ou humide) Les étapes S1 à S5 (plus le recuit éventuel) du procédé de fabrication sont avantageusement mises en œuvre à l’échelle des plaques ou « wafer ». Ainsi, la première puce appartient à une première plaque et la deuxième puce appartient à une deuxième plaque. L’assemblage de puces 100 est alors individualisé par découpage de l’assemblage des deux plaques. La première plaque peut comprendre plusieurs exemplaires de la première puce 10 et la deuxième plaque peut comprendre plusieurs exemplaires de la deuxième puce 20, afin d’obtenir plusieurs exemplaires de l’assemblage 100. Le collage direct hydrophile entre deux plaques ne nécessite en général pas l’application d’une force sur les faces arrière des plaques. Il peut toutefois être intéressant d’appliquer une pression après ou pendant l’opération de collage afin de contacter l’ensemble des plots. Ceci est intéressant si l’une des plaques ou les deux plaques présentent des flèches importantes (typiquement, entre 100 µm et 500 µm). Après le collage, l’assemblage de plaques peut être soumis à d’autres étapes de fabrication, certaines faisant intervenir un ou plusieurs fluides (gaz, liquide ou plasma). Afin d’éviter la pénétration du fluide dans l’espace G entre les puces 10 et 20, ce qui pourrait endommager les puces, les plots de collage ou nuire à la qualité du collage, un anneau de scellement périphérique peut être formé dans la zone située entre les plaques. Cet anneau de scellement peut comprendre deux parties, l’une sur la surface de la première plaque et l’autre sur la surface de la deuxième plaque. De préférence, la première partie de l’anneau de scellement est formée en même temps que les premiers plots 31 (par gravure de la première couche conductrice 51, préalablement déposée pleine plaque) et la deuxième partie de l’anneau de scellement est formée en même temps que les deuxièmes plots 32 (par gravure de la deuxième couche conductrice 51’, préalablement déposée pleine plaque). Les première et deuxième parties de l’anneau sont mises en contact lors de l’étape S5 de collage. Un anneau de scellement périphérique peut alternativement être prévu pour chaque assemblage de puces (en formant un demi-anneau sur chaque puce), et non au niveau de l’assemblage de plaques, pour faciliter le dégazage lors du recuit et ainsi éviter les contraintes dues à la pression. L’anneau de scellement périphérique peut présenter une largeur comprise entre 10 µm et 2 mm, en fonction du nombre et de la nature des étapes technologiques à accomplir après le collage. Dans une variante de mise en œuvre, seules les étapes S1 à S4 du procédé de fabrication sont mises en œuvre à l’échelle des plaques. L’étape S5 de collage est mise en œuvre selon l’approche puce à plaque, ou puce à puce, autrement dit après le découpage de la première puce et/ou le découpage de la deuxième puce. L’assemblage de puces électroniques et son procédé de fabrication ne sont pas limités aux modes de réalisation décrits ci-dessus. En particulier, l’espace G vide de matière solide peut ne pas s’étendre entre des deuxièmes pistes conductrices 2211 de la deuxième puce 20 (en ne gravant pas la deuxième couche diélectrique 2212 du dernier niveau d’interconnexion 221). Par ailleurs, la deuxième structure d’interconnexion 22 de la deuxième puce 20 peut être surmontée d’un niveau de collage comprenant les deuxièmes plots 32 et des via conducteurs reliant les deuxièmes plots 32 à la deuxième structure d’interconnexion 22 (et plus particulièrement au dernier niveau d’interconnexion 221). Les via conducteurs sont enrobés de matériau diélectrique, de même que les deuxièmes pistes conductrices 2211. Assemblage (100) de puces électroniques comprenant : une première puce (10) et une deuxième puce (20) superposées et reliées électriquement et mécaniquement entre elles, la première puce (10) comprenant un premier substrat (11) ; une première structure d’interconnexion (12) disposée sur le premier substrat (11) et comprenant une pluralité de niveaux d’interconnexion (121) superposés ; la deuxième puce (20) comprenant : un deuxième substrat (21) ; une deuxième structure d’interconnexion (22) disposée sur le deuxième substrat (21) et comprenant une pluralité de niveaux d’interconnexion (221) superposés ; une pluralité de premiers plots de collage (31) disposés sur la première structure d’interconnexion (12) ; et une pluralité de deuxièmes plots de collage (32) disposés sur la deuxième structure d’interconnexion (22), les deuxièmes plots de collage (32) étant collés aux premiers plots de collage (31) ; assemblage dans lequel : le niveau d’interconnexion (121) de la première puce (10) le plus éloigné du premier substrat (11), dit dernier niveau d’interconnexion de la première puce, comprend des premières pistes conductrices (1211) qui s’étendent parallèlement à un plan (XY) du premier substrat (11) ; une partie au moins des premiers plots de collage (31) sont connectés directement aux premières pistes conductrices (1211) ; et un espace (G) vide de matière solide sépare le dernier niveau d’interconnexion de la première puce (10) de la deuxième puce (20) et s’étend entre une partie au moins des premières pistes conductrices (1211). Assemblage (100) selon la revendication 1, dans lequel les premières pistes conductrices (1211) de ladite au moins une partie présentent des parois latérales mises à nu, au moins sur une partie de leur hauteur. Assemblage (100) selon l’une des revendications 1 et 2, dans lequel : le niveau d’interconnexion (221) de la deuxième puce (20) le plus éloigné du deuxième substrat (21), dit dernier niveau d’interconnexion de la deuxième puce, comprend des deuxièmes pistes conductrices (2211) qui s’étendent parallèlement à un plan du deuxième substrat (21) ; une partie au moins des deuxièmes plots de collage (32) sont connectés directement aux deuxièmes pistes conductrices (2211) ; et l’espace (G) vide de matière solide s’étend en outre entre une partie au moins des deuxièmes pistes conductrices (2211). Assemblage (100) selon la revendication 3, dans lequel les deuxièmes pistes conductrices (2211) de ladite au moins une partie présentent des parois latérales mises à nu, au moins sur une partie de leur hauteur. Assemblage (100) selon l’une quelconque des revendications 1 à 4, dans lequel les premiers plots de collage (31) présentent dans une première direction (X) un premier pas de répétition (P X1 ) et dans lequel les deuxièmes plots de collage (32) présentent dans la première direction (X) un deuxième pas de répétition (P X2 ) égal au premier pas de répétition (P Y1 ). Assemblage (100) selon la revendication 5, dans lequel le premier pas de répétition (P X1 ) est inférieur ou égal à 10 µm. Assemblage (100) selon l’une des revendications 5 et 6, dans lequel les premiers plots de collage (31) présentent un troisième pas de répétition (P Y1 ) dans une deuxième direction (Y) sécante à la première direction (X) et dans lequel les deuxièmes plots de collage (32) présentent dans la deuxième direction (Y) un quatrième pas de répétition (P Y2 ) égal au troisième pas de répétition (P Y1 ). Assemblage (100) selon l’une quelconque des revendications 1 à 7, dans lequel les premiers plots de collage (31) et les deuxièmes plots de collage (32) sont supraconducteurs. Assemblage (100) selon l’une quelconque des revendications 1 à 8, dans lequel la première puce (10) est un circuit quantique et la deuxième puce (20) est un circuit de lecture et de contrôle du circuit quantique. Assemblage (100) selon l’une quelconque des revendications 1 à 8, dans lequel la première puce (10) est un capteur bolométrique infrarouge et la deuxième puce (20) est un circuit de multiplexage ou un circuit de lecture du capteur bolométrique infrarouge. Assemblage (100) selon l’une quelconque des revendications 1 à 8, dans lequel la première puce (10) et la deuxième puce (20) sont des circuits radiofréquences. Procédé de fabrication d’un assemblage (100) de puces électroniques comprenant une première puce (10) et une deuxième puce (20) superposées et reliées électriquement et mécaniquement entre elles, la première puce (10) comprenant un premier substrat (11) ; une première structure d’interconnexion (12) disposée sur le premier substrat (11) et comprenant une pluralité de niveaux d’interconnexion (121) superposés ; la deuxième puce (20) comprenant : un deuxième substrat (21) ; une deuxième structure d’interconnexion (22) disposée sur le deuxième substrat (21) et comprenant une pluralité de niveaux d’interconnexion (221) superposés ; procédé comprenant les étapes suivantes : former (S1) une pluralité de premiers plots de collage (31) sur la première structure d’interconnexion (12), le niveau d’interconnexion (121) de la première puce (10) le plus éloigné du premier substrat (11), dit dernier niveau d’interconnexion de la première puce, comprenant des premières pistes conductrices (1211) qui s’étendent parallèlement à un plan (XY) du premier substrat (11) et une première couche diélectrique (1212) enrobant les premières pistes conductrices, une partie au moins des premiers plots de collage (31) étant connectés directement aux premières pistes conductrices (1211) ; graver (S2) la première couche diélectrique (1212) entre une partie au moins des premières pistes conductrices (1211) ; former (S3) une pluralité de deuxièmes plots de collage (32) sur la deuxième structure d’interconnexion (22) ; assembler (S5) la première puce (10) et la deuxième puce (20) en collant les premiers plots de collage (31) aux deuxièmes plots de collage (32), de sorte qu’un espace (G) vide de matière solide sépare le dernier niveau d’interconnexion de la première puce (10) de la deuxième puce (20) et s’étend entre ladite au moins une partie des premières pistes conductrices (1211). Procédé selon la revendication 12, dans lequel les premiers plots de collage (31) sont collés aux deuxièmes plots de collage (32) par une technique de collage direct, avantageusement par collage direct hydrophile. Procédé selon l’une des revendications 12 et 13, dans lequel la formation des premiers plots de collage (31) comprend les sous-étapes suivantes : former (S1-1) une couche conductrice (51) sur le dernier niveau d’interconnexion de la première puce (10) ; polir (S1-2) la couche conductrice (51) de sorte à obtenir une rugosité de surface inférieure à 0,5 nm ; former (S1-3) un masque de gravure (53) sur la couche conductrice (51) ; graver (S1-4) la couche conductrice (51) à travers le masque de gravure (53) ; et retirer le masque de gravure (53). Procédé selon la revendication 14, dans lequel la première couche diélectrique (1212) est gravée avant le retrait du masque de gravure (53). Procédé selon l’une des revendications 14 et 15, dans lequel la formation des premiers plots de collage (31) comprend en outre : avant la formation de la couche conductrice (51), le dépôt d’une couche barrière (52) sur le dernier niveau d’interconnexion de la première puce (10) ; et après la gravure de la couche conductrice (51), la gravure de la couche barrière (52). Procédé selon l’une des revendications 14 à 16, comprenant en outre les étapes suivantes : entre le polissage de la couche conductrice (51) et la formation du masque de gravure (53), le dépôt d’une couche de protection sur la couche conductrice (51) ; avant la gravure de la couche conductrice (51), la gravure de la couche de protection à travers le masque de gravure (53) pour exposer la couche conductrice (51) ; et après le retrait du masque de gravure (53), le retrait de la couche de protection.