Brevet FR3158194A1 — publié le 20250711

Dispositif comprenant plusieurs circuits intégrés et procédé d’assemblage et d’encapsulation de circuits intégrés La présente description concerne un procédé comprenant : la formation sur un substrat (104) d’une première couche d’une résine compatible avec une structuration par laser directe, LDS, un premier circuit intégré (101) monté sur le substrat étant incorporé dans la première couche, le substrat comprenant une première (123) et une deuxième (125) borne de connexion recouverte par la première couche ; la formation d’un premier via (112) par LDS, le premier via traversant la première couche de résine et formant un contact électrique avec la deuxième borne de connexion ; le montage d’un deuxième circuit (102) intégré sur le premier circuit intégré ; la formation sur le substrat d’une deuxième couche de la résine, le deuxième circuit intégré étant incorporé dans la deuxième couche ; et la formation d’un deuxième via (118) par LDS traversant la deuxième couche et formant un contact électrique avec le premier via. Figure pour l'abrégé : Fig. 1 Dispositif comprenant plusieurs circuits intégrés et procédé d’assemblage et d’encapsulation de circuits intégrés La présente description concerne de façon générale des dispositifs comprenant plusieurs circuits intégrés et des procédés de fabrication de tels dispositifs. En microélectronique, la tendance est à la miniaturisation pour consommer moins de matières premières et réduire les coûts de production ou pouvoir ajouter de nouvelles fonctionnalités à un produit sans augmenter sa taille. Dans cette optique, il est intéressant de superposer des circuits intégrés sur un même substrat pour qu’ils prennent moins de place. Des connexions électriques entre un premier circuit intégré monté sur un substrat peuvent être assurées par des connexions directes entre des plots métalliques, et le câblage par fils (en anglais « wire bonding ») présente une solution pour réaliser des connexions électriques entre un deuxième circuit intégré monté sur le premier circuit intégré. Cependant, l’utilisation de fils nécessite un espace important autour des circuits intégrés à connecter. Il existe donc un besoin pour un procédé d’assemblage de plusieurs circuits superposés entre eux sur un même substrat permettant de réduire les dimensions du dispositif final. Un mode de réalisation prévoit un procédé comprenant : - la formation sur un substrat d’une première couche d’une résine compatible avec une structuration par laser directe, LDS, un premier circuit intégré monté sur le substrat étant incorporé dans la première couche, le substrat comprenant une première borne de connexion reliée au premier circuit intégré et une deuxième borne de connexion reliée à la première borne de connexion et recouverte par la première couche ; - la formation d’un premier via par LDS, le premier via traversant la première couche de résine et formant un contact électrique avec la deuxième borne de connexion ; - le montage d’un deuxième circuit intégré sur le premier circuit intégré ; - la formation sur le substrat d’une deuxième couche de la résine compatible avec la LDS, le deuxième circuit intégré étant incorporé dans la deuxième couche ; et - la formation d’un deuxième via par LDS traversant la deuxième couche et formant un contact électrique avec le premier via. Selon un mode de réalisation, la formation de la première couche de résine comprend le dépôt d’une couche initiale de résine et une étape d’amincissement de la couche initiale pour obtenir la première couche de résine. Selon un mode de réalisation, la formation de la deuxième couche de résine comprend le dépôt d’une couche initiale de résine et une étape d’amincissement de la couche initiale pour obtenir la deuxième couche de résine. Selon un mode de réalisation, le procédé comprend en outre l’ajout d’un dispositif sur la deuxième couche de résine, le dispositif étant relié au deuxième via. Selon un mode de réalisation, le procédé comprend en outre une étape de dépôt d’une troisième couche de résine sur la deuxième couche. Selon un mode de réalisation, le premier circuit intégré et le deuxième circuit intégré ont chacun une première face comprenant des métallisations comprenant une ou plusieurs bornes de connexion et une deuxième face opposée à la première face, le premier et deuxième circuits intégrés étant montés avec leurs deuxièmes faces orientées l’une vers l’autre. Selon un mode de réalisation, les vias sont formés par croissance autocatalytique ou croissance non électrolytique. Selon un mode de réalisation, le deuxième via est décalé latéralement par rapport au premier via. Selon un mode de réalisation, la hauteur de la première couche de résine est au moins égale à la distance séparant la deuxième borne de connexion de la face supérieure du premier circuit intégré. Selon un mode de réalisation, la hauteur de la deuxième couche de résine est au moins égale à la distance séparant le premier via de la face supérieure du deuxième circuit intégré. Un autre mode de réalisation prévoit un dispositif microélectronique comprenant : - un substrat ; - un premier circuit intégré monté sur le substrat ; - une première couche d’une résine, compatible avec une structuration par structuration par laser directe, LDS, déposée sur le substrat et dans laquelle le premier circuit intégré est incorporé ; - dans le substrat, une première borne de connexion reliée au premier circuit intégré et une deuxième borne de connexion reliée à la première borne de connexion et recouverte par la première couche ; - un premier via formé par LDS, le premier via traversant la première couche de résine et formant un contact électrique avec la deuxième borne de connexion ; - un deuxième circuit intégré monté sur le premier circuit intégré ; - une deuxième couche de la résine compatible avec la LDS, le deuxième circuit intégré étant incorporé dans la deuxième couche ; et - un deuxième via formé par LDS traversant la deuxième couche et formant un contact électrique avec le premier via. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 est une vue en coupe d’un dispositif comprenant deux circuits intégrés connectés entre eux et à un même substrat selon un mode de réalisation de la présente description ; la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 et la figure 2Isont des vues en coupe d’étapes successives d’un procédé de fabrication du dispositif de la FIG. 1 selon un mode de réalisation de la présente description ; la FIG. 3 et la FIG. 3 sont des vues en coupe d’étapes successives d’un procédé de fabrication pouvant s’appliquer au dispositif de la FIG. 1 ; et la FIG. 4 et la FIG. 4 représentent des vues en coupe partielles des étapes successives d’un procédé d’encapsulation à l’échelle d’une planche (de l’anglais « Panel-Embedded Packaging » - PEP) d’un circuit intégré. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les étapes de fabrication d’un substrat stratifié et des circuits intégrés sont usuelles et ne sont pas détaillées. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 est une vue en coupe d’un dispositif 100 comprenant deux circuits intégrés 101, 102 connectés entre eux et à un même substrat 104 selon un mode de réalisation de la présente description. Dans l’exemple de la FIG. 1 , les deux circuits intégrés 101 et 102 sont montés l’un sur l’autre par l’intermédiaire d’une couche de fixation 126 et encapsulés dans une résine 106. Le circuit intégré 101 est par exemple monté sur le substrat 104 par l’intermédiaire d’une couche diélectrique 105. Les circuits intégrés 101 et 102 sont reliés électriquement entre eux et au substrat 104 par un ensemble de vias 112, 117, 118, 112’, 117’, 118’ et de pistes métalliques 114, 119, 124, 114’, 119’, 124’ formés dans la résine 106, dans le substrat 104 et/ou dans la couche diélectrique 105. Le substrat 104 et la couche diélectrique 105 sont par exemple en film ABF (de l’anglais « Ajinomoto Build-up Film ») ou par exemple en polymère. Le substrat 104 a une épaisseur par exemple au moins égale à 50µm. La couche diélectrique 105 a une épaisseur par exemple au moins égale à 10µm. Les circuits intégrés 101 et 102 ont chacun des métallisations comprenant une ou plusieurs bornes de connexion 123, 130, 123’,130’ sur une première face de chacun des circuits intégrés 101, 102, et n’ont par exemple aucune métallisation ni borne de connexion sur une deuxième face opposée à la première face. Le deuxième circuit intégré 102 est monté sur le premier circuit intégré 101 de sorte que leurs deuxièmes faces soient en regard et que les bornes de connexion présentes sur leurs premières faces restent accessibles. La borne de connexion 123 du circuit intégré 101 est par exemple sur sa face inférieure, et est par exemple connectée par une ou plusieurs pistes métalliques 124 à une borne de connexion 125 sur la face supérieure du substrat 104. Les pistes métalliques 124 sont par exemple en cuivre, en or, en étain, en argent ou en un alliage de plusieurs de ces matériaux. Dans certains modes de réalisation, les bornes de connexion 123 et 125 sont également connectées par l’intermédiaire des pistes métalliques 124 à une borne de connexion 128 permettant de relier le dispositif 100 à un dispositif électronique externe non représenté. La borne de connexion 128 est par exemple présente sur la face inférieure du substrat 104. La borne de connexion 130 du circuit intégré 102 est par exemple sur sa face supérieure. Les bornes de connexion 125 et 130 sont connectées entre elles par l’intermédiaire du via 112 et du via 118. Dans l’exemple de la FIG. 1 , le via 112 a une hauteur au moins égale à la somme de la hauteur du premier circuit intégré 101 et de la hauteur de la couche diélectrique 105. Dans le cas général, le via 112 a une hauteur au moins égale à la distance séparant la borne de connexion 125 de la face supérieure du circuit intégré 101. Dans l’exemple de la FIG. 1 , le via 118 a une hauteur au moins égale à la somme de la hauteur du deuxième circuit intégré 102 et de la hauteur de la couche de fixation 126. Dans le cas général, le via 118 a une hauteur au moins égale à la distance séparant le via 112 de la face supérieure du circuit intégré 102. Selon un mode de réalisation, les vias 112 et 118 sont latéralement décalés, c’est-à-dire décalé dans une direction parallèle au plan du substrat 104, l’un de l’autre d’une distance δ. Les vias 112 et 118 sont par exemple connectés entre eux par l’intermédiaire de la piste métallique 114. Un via 117 est connecté d’une part à la borne de connexion 130 du circuit intégré 102 et est relié d’autre part au via 118 par l’intermédiaire d’une ou plusieurs pistes métalliques 119. La résine 106 utilisée pour encapsuler le circuit intégré 101 est par exemple une résine spécifique compatible avec une structuration par laser directe, LDS. L’épaisseur de la couche de résine 106 est par exemple au moins égale à la somme des hauteurs des vias 112 et 118. Dans l’exemple de la FIG. 1 , l’épaisseur de la couche de résine 106 est suffisante pour recouvrir les pistes métalliques 119. Dans l’exemple de la FIG. 1 , un deuxième ensemble de bornes de connexion 123’, 125’, 128’ et 130’ ainsi que de vias 112’, 117’, 118’ et de pistes métalliques 114’, 119’, 124’ sont représentés et sont similaires à ceux décrits ci-dessus et vont pas être décrits en détail. Dans d’autres modes de réalisation, il serait possible de prévoir un seul ensemble, ou plus que deux ensembles, de bornes de connexion, de vias et de pistes métalliques. Les figures 2A à 2I sont des vues en coupe d’étapes successives d’un procédé de fabrication du dispositif 100 de la FIG. 1 selon un mode de réalisation de la présente description. Certains éléments des figures 2A à 2I sont identiques à des éléments de la FIG. 1 , et ces éléments sont désignés par les mêmes références et ne sont pas décrits à nouveau en détail. Dans la description ci-après des figures 2A à 2I, uniquement la formation des pistes métalliques 114 et 119 et des vias 112, 117 et 118 est décrite, les mêmes étapes sont par exemple utilisées pour la formation des pistes métalliques 114’ et 119’ et des vias 112’, 117’ et 118’. La FIG. 2 présente un exemple d’un dispositif 200 présentant un point de départ pour le procédé de fabrication du dispositif 100 de la FIG. 1 . En comparaison avec le dispositif 100 de la FIG. 1 , le dispositif 200 ne comprend pas encore le deuxième circuit intégré 102 ni les vias 112, 118 permettant de connecter les circuits 101 et 102 entre eux et au substrat 104. Le dispositif 200 de la FIG. 2 est par exemple obtenu selon des étapes de fabrication d’un procédé d’encapsulation à l’échelle d’une planche (de l’anglais « Panel-Embedded Packaging » - PEP) détaillées aux figures 4A et 4B. Le dispositif 200, dans l’exemple de la FIG. 2 , comprend le premier circuit intégré 101 connecté au substrat 104 et encapsulé dans une couche de résine 106A. La hauteur h1 de la couche de résine 106A est par exemple suffisante pour recouvrir le circuit intégré 101 et la borne de connexion 125. La FIG. 2 présente le dispositif de la FIG. 2 après une étape facultative d’amincissement de la couche de résine 106A. Selon un mode de réalisation, l’épaisseur de la couche de résine est réduite pour rendre le circuit intégré 101 apparent. Cette étape est utile par exemple en prévision de la fixation d’un second circuit intégré 102 sur le premier 101. La hauteur finale h1’ de la couche de résine 106A’ est, dans l’exemple de la FIG. 2 , au moins égale à la somme de la hauteur d1 du premier circuit intégré 101 et de la hauteur d5 de la couche diélectrique 105. Dans le cas général, la hauteur h1’ est par exemple au moins égale à la distance séparant la borne de connexion 125 de la face supérieure du circuit intégré 101. Dans la description ci-après des figures 2C à 2K, on considère que les étapes sont appliquées au dispositif obtenu à l’étape de la FIG. 2 . Toutefois, dans le cas où l’étape de la FIG. 2 soit omise, il serait clair pour la personne du métier comment les étapes des figures 2C à 2K seraient adaptées. La FIG. 2 présente le dispositif de la FIG. 2 suite à une étape d’ablation laser. La couche de résine 106A’ est perforée par un faisceau laser pour partiellement exposer les bornes de connexion 125 présentes à la surface du substrat 104. Les perforations 110 réalisées correspondent aux emplacements de futurs vias métalliques. Au cours de l’étape d’ablation laser, le faisceau laser utilisé pour perforer la résine 106A’ interagit avec des additifs présents dans la résine 106A’ et active localement la périphérie des perforations 110. En outre, les emplacements de futures formations des pistes métalliques 114, sur la surface supérieure de la résine 106A’, c’est-à-dire la surface la plus éloignée du substrat 104, sont par exemple illuminés par le faisceau laser au cours de cette étape pour les activer localement. La FIG. 2 illustre le dispositif de la FIG. 2 par exemple suite à une étape de croissance autocatalytique ou croissance non électrolytique (en anglais « electroless plating »). Lors de ce procédé, un métal est déposé, sans avoir recours à un courant électrique, sur les surfaces de la résine 106A’ précédemment activées par un faisceau laser. L’activation de la résine par le faisceau laser créée une amorce à la surface de la résine, aux emplacements où elle a été illuminée. Par exemple, des vias 112 sont créés dans les perforations 110 de la FIG. 2 en partant des bornes de connexion 125 exposées et de la périphérie des perforations 110 précédemment activée. Des pistes métalliques 114 sont par exemple crées à la surface de la résine 106A’, sur les portions préalablement activées. Bien que la FIG. 2 représente un exemple de croissance non électrolytique pour former les pistes métalliques 114 et les vias 112, il serait également possible d’utiliser un procédé de croissance électrolytique. Dans ce cas, des pistes métalliques temporaires (non illustrées) sont par exemple créées à la surface de la couche de résine 106A’ pour faire circuler un courant électrique utilisé pour obtenir cette croissance électrolytique. Les vias 112 sont par exemple en cuivre, en or, en étain, en argent ou en un alliage de plusieurs de ces matériaux. Les étapes décrites ci-dessus en relation avec les figures 2C et 2D correspondent à une réalisation d’un procédé LDS. La FIG. 2 illustre le dispositif de la FIG. 2 suite à la fixation du deuxième circuit intégré 102 sur le premier circuit intégré 101. Comme décrit en relation avec la FIG. 1 , les circuits intégrés 101 et 102 comprennent chacun une première face comprenant des métallisations comprenant une ou plusieurs bornes de connexion et une deuxième face, opposée à la première face, qui est par exemple sans métallisation ni borne de connexion. Le deuxième circuit intégré 102 est par exemple fixé de sorte à ce que les deuxièmes faces des deux circuits intégrés 101 et 102 soient en contact et que ses bornes de connexion soient localisées sur sa face supérieure afin qu’elles restent accessibles après fixation. Les deux circuits intégrés sont par exemple fixés en utilisant une colle à base époxy qui se polymérise au cours d’une étape de chauffe. Selon un mode de réalisation, dans le cas où l’étape d’amincissement de la FIG. 2 est omise ou qu’un amincissement partiel soit réalisé, une couche de résine est présente entre les circuits intégrés 101 et 102. La FIG. 2 présente le dispositif de la FIG. 2 suite au dépôt d’une deuxième couche de résine 106B compatible avec la LDS. Le dépôt de la couche de résine 106B est, par exemple, effectuée par moulage par compression (en anglais, « compression molding »), la résine étant par exemple déposée sur la surface du dispositif de la FIG. 2 et pressée dans un moule. L’épaisseur h2 de la couche 106B est par exemple au moins égale à la hauteur des futurs vias 118, soit par exemple au moins suffisante pour recouvrir le circuit intégré 102. La FIG. 2 présente le dispositif de la FIG. 2 après une étape facultative d’amincissement de la couche de résine 106B. Comme pour la hauteur h2, la hauteur finale h2’ de la couche de résine 106B’ est, dans l’exemple de la FIG. 2 , au moins égale à la somme de la hauteur d2 du deuxième circuit intégré 102 et de la hauteur d26 de la couche de fixation 126. Dans le cas général, la hauteur h2’ est par exemple supérieure à la distance séparant le via 112 de la face supérieure du circuit intégré 102 pour recouvrir le circuit intégré 102. Dans la description ci-après des figures 2H à 2K, on considère que les étapes sont appliquées au dispositif obtenu à l’étape de la FIG. 2 . Toutefois, dans le cas où l’étape de la FIG. 2 soit omise, il serait clair pour la personne du métier comment les étapes des figures 2H à 2K seraient adaptées. La FIG. 2 présente le dispositif de la FIG. 2 suite à une étape d’ablation laser. La couche de résine 106B est perforée par un faisceau laser pour former des perforations 116 et par exemple des perforations 115 qui correspondent aux emplacements de futurs vias. Les perforations 116 exposent au moins une portion des pistes métallique 114 qui sont reliées à l’au moins une borne de connexion 123 du circuit intégré 101 et à l’au moins une borne de connexion 128 du substrat 104. Les perforations 115 exposent par exemple des bornes de connexion 130 du circuit intégré 102. Suite à l’étape d’ablation laser, la périphérie des perforations 115, 116 est activée. En outre, les emplacements de futures formations des pistes métalliques 119, sur la surface supérieure de la résine 106B’, sont par exemple illuminés par le faisceau laser au cours de cette étape pour les activer localement. La FIG. 2 présente le dispositif de la FIG. 2 par exemple suite à une étape de croissance autocatalytique. Lors de ce procédé, des vias 118 sont créés dans les perforations 116 de la FIG. 2 en partant des portions de pistes métalliques 114 exposées et de la périphérie des perforations 116 précédemment activée. Des vias 117 sont par exemple créés dans les perforations 115 de la FIG. 2 en partant des bornes de connexion du circuit intégré 102 exposées et de la périphérie des perforations 115 précédemment activée. Des pistes métalliques 119 sont par exemple crées à la surface de la résine 106B, sur les portions préalablement activées. Les vias 118, 117 et les pistes 119 sont par exemple en cuivre, en or, en étain, en argent ou en un alliage de plusieurs de ces matériaux. Les étapes décrites ci-dessus en relation avec les figures 2H et 2I correspondent à une réalisation d’un procédé LDS. Le procédé de LDS n’est possible que sur des couches de résine compatibles. Selon un mode de réalisation, les vias formés par croissance autocatalytique aux étapes 2C et 2H sont créés en formant une couche métallique sur les parois des perforations 110, 116, 115. Les vias 112, 118, 117 ainsi créés forment par exemple des cônes partiellement remplis en leur centre. Les vias 112 et 118 sont par exemple décalés les uns par rapport aux autres d’une distance δ et connectés par des pistes métalliques 114 pour assurer une bonne connexion. Bien que la FIG. 2 représente un exemple de croissance non électrolytique pour former les pistes métalliques 119 et les vias 114, il serait également possible d’utiliser un procédé de croissance électrolytique. Dans ce cas, des pistes métalliques temporaires (non illustrées) sont par exemple créées à la surface de la couche de résine 106B’ pour faire circuler un courant électrique utilisé pour obtenir cette croissance électrolytique. Suite à une étape de dépôt d’une troisième couche de résine à la surface du dispositif de la FIG. 2 , non représentée, on retrouve le dispositif 100 de la FIG. 1 . L’ensemble formé par les couches de résine 106A’, 106B’ et la troisième couche de résine correspond à la couche de résine 106 de la FIG. 1 . La FIG. 3 et la FIG. 3 sont des vues en coupe d’étapes successives d’un procédé de fabrication pouvant s’appliquer au dispositif de la FIG. 1 . Certains éléments des figures 3A et 3B sont identiques à des éléments de la FIG. 1 et/ou des figures 2A à 2I, et ces éléments sont désignés par les mêmes références et ne sont pas décrits à nouveau en détail. La FIG. 3 présente le dispositif de la FIG. 2 suite à une étape facultative de connexion d’un composant monté en surface 120 (SMD, de l’anglais « surface mount device ») aux pistes métalliques 119 et 119’. Selon un mode de réalisation, le composant monté en surface 120 est par exemple ajouté par rapport au dispositif 100 de la FIG. 1 et est intégré au cours du processus d’encapsulation. Le composant 120 est par exemple soudé ou collé avec une colle conductrice entre les pistes 119 et 119’. La FIG. 3 présente le dispositif de la FIG. 3 suite à une étape facultative de dépôt d’une couche de résine 106C pour encapsuler le composant 120. Une résine non compatible avec la LDS est par exemple utilisée pour cette couche. La hauteur de la couche de résine 106C est par exemple au moins aussi haute que le composant 120 et par exemple plus haute que le composant 120 pour le recouvrir pour le protéger et l’isoler. Selon un mode de réalisation alternatif à celui représenté par la FIG. 3 , une succession de couches, par exemple comprenant des couches de nickel et/ou d’or, est par exemple déposée par croissance électrolytique à la surface des pistes métalliques 119 pour les rendre inoxydables et aucune couche de résine 106C n’est déposée. Dans l’exemple de la FIG. 1 , des figures 2A à 2I et des figures 3A et 3B, une couche diélectrique 105 est présente entre le substrat 104 et la puce 101. Cependant, dans d’autres modes de réalisation, la couche 105 est omise, et le circuit intégré 101 est directement monté sur le substrat 104. Il serait clair pour la personne du métier comment les procédés seraient adaptés. Au cours du procédé ainsi décrit, deux séries de vias 112 et 118 sont successivement créés. Un avantage de créer ces deux séries de vias au lieu d’un seul via est que la hauteur de chaque via est réduite, permettant de rendre le dispositif final plus compact. En effet, le rapport d’aspect d’un via est généralement limité. Par exemple, dans le cas d’un via formé par LDS, le rapport d’aspect est limité à 1:1, c’est-à-dire que la hauteur ne peut pas excéder le diamètre du via. Créer deux vias successifs prend donc moins de surface que créer un unique via plus haut et donc plus large. Par exemple, lorsque l’on souhaite former un via de 300µm de hauteur, il est possible de créer deux vias de 150µm de hauteur et 150µm de diamètre maximal l’un au-dessus de l’autre pour une hauteur totale de 300µm et un diamètre maximal de 150µm dans le cas où le rapport d’aspect est limité à 1. En comparaison, un unique via de 300µm de hauteur nécessiterait 300µm de diamètre maximal. La surface nécessaire pour les vias est donc effectivement réduite. La FIG. 4 et la FIG. 4 représente des vues en coupe partielles des étapes successives d’un procédé d’encapsulation à l’échelle d’une planche (de l’anglais « Panel-Embedded Packaging » - PEP) d’un circuit intégré 101. Des éléments des figures 4A et 4B sont identiques à des éléments des figures 1 et/ou 2A à 2I et/ 3A à 3B, ils sont désignés par les mêmes références et ne sont pas redétaillés. Le procédé d’encapsulation PEP est par exemple utilisé pour obtenir le dispositif 200 de la FIG. 2 . Lors d’une étape A, un substrat, par exemple une plaque 301 (en anglais, « Wafer ») d’un matériau semiconducteur par exemple en silicium, comprenant des circuits intégrés (non illustrés à l’étape A) est recouverte de la couche diélectrique 105. La couche diélectrique 105 est par exemple un film ABF ou en polymère. Lors d’une étape B, suite au dépôt de la couche diélectrique 105, la couche 105 est par exemple localement ouverte par laser et/ou gravée au plasma pour créer des perforations par exemple à l’emplacement de la borne de connexion 123 du circuit intégré 101 des figures 1, 2A à 2I et 3A à 3B présents sur la plaque 301. Les perforations seront utilisées pour former des vias conducteurs. Lors d’une étape C, la plaque 301 de l’étape B est ensuite par exemple meulée pour retirer une épaisseur de substrat inutile au fonctionnement des circuits intégrés et découpée pour séparer les circuits intégrés 101 en des puces électroniques individuelles. Lors d’une étape D, suite à l’étape C, les puces électroniques sont retournées et repositionnées sur une planche de support par exemple en acier inoxydable de sorte que la couche diélectrique 105 soit fixée à la planche par un film de fixation temporaire 302. Lors d’une étape E, suite à l’étape D, les puces sont alors par exemple espacées, l’espacement entre les puces est par exemple suffisant pour la création des futurs vias 112 de la FIG. 2 . La planche de support est par exemple rectangulaire et est par exemple plus grande qu’une plaque de silicium, par exemple 700mm par 700mm. La couche de résine 106A est déposée pour encapsuler les puces électroniques. Lors d’une étape F, suite au dépôt de la couche de résine 106A, elle est par exemple amincie par polissage abrasif. Lors d’une étape G, suite à l’étape F, les puces encapsulées dans la résine 106A sont détachées de la planche de support, retournées pour exposer la couche diélectrique 105 et leur face opposée est fixée à la planche de support par un film de fixation temporaire 304. Une inspection optique automatisée (AOI, de l’anglais « Automatic Optical Inspection ») est par exemple effectuée pour détecter des défauts sur les puces. Lors d’une étape H, suite à l’étape G, des particules métalliques 306, par exemple de cuivre et de titane, sont déposées à la surface des puces encapsulées. Ces particules serviront d’amorce pour une étape de croissance autocatalytique ou electrocatalytique ultérieure. Lors d’une étape I, suite au dépôt de particules métalliques 306, une couche de résine photosensible 308 (en anglais, « photoresist ») est par exemple déposée. Lors d’une étape J, suite au dépôt de la couche 308, elle est exposée par imagerie directe laser (en anglais « Laser Direct Imaging » - LDI) et développée pour créer des ouvertures dans la couche diélectrique. L’utilisation d’un laser plutôt que d’un masque pour cette étape de photolithographie permet un ajustement du motif d’illumination de la couche diélectrique. La position des puces électroniques sur la planche de support peut varier d’une planche à une autre et l’imagerie par LDI permet de s’adapter aux variations. Lors d’une étape K, après la formation d’ouvertures, des vias et pistes métalliques 124 sont formées par exemple par croissance électrolytique. Lors d’une étape L, après la formation de pistes métalliques 124, une couche de résine photosensible 310 est par exemple déposée. Lors d’une étape M, la couche 310 est exposée par LDI et développée pour créer des ouvertures dans la couche de résine photosensible 310. Lors d’une étape N, suite à l’étape M, des pistes métalliques 128, par exemple en cuivre, sont créer sur les pistes métalliques déposées à l’étape K par exemple par croissance électrolytique selon les ouvertures dans la couche 310. Les pistes 128 forment par exemple des bornes de connexion. Lors d’une étape O, suite à l’étape N, les couches 308 et 310 ainsi que les particules précurseurs 306 restantes sous les couches 308 et 310 sont retirées, par exemple par gravure. Lors d’une étape P, après l’étape de gravure, une couche diélectrique 104 est déposée pour encapsuler les pistes et vias métalliques. Lors d’une étape Q, suite au dépôt de la couche diélectrique 104, elle est par exemple amincie jusqu’à rendre les pistes métalliques 328 apparentes et une succession de couches, par exemple comprenant des couches de nickel et/ou d’or, est par exemple déposée par croissance électrolytique à la surface des pistes métalliques 328 pour les rendre inoxydables. La structure comprenant deux circuits intégrés 101 est détachée de la planche de support. Le procédé décrit par les étapes A à Q détaillées en relation avec les figures 4A et 4B est par exemple utilisé pour encapsuler le circuit intégré 101 et obtenir le dispositif 200 de la FIG. 2 . La résine utilisée pour recouvrir les circuits intégrés est alors, par exemple, une résine spécifique compatible avec la LDS. Dans l’exemple des figures 4A et 4B, une structure comprenant deux circuits intégrés 101 est produite. Dans d’autres modes de réalisation, une structure comprenant un seul ou plus que deux circuits intégrés 101 côte à côte peut être produite par le même procédé. Le procédé décrit en relation avec les figures 2A à 2I est par exemple appliqué à l’ensemble des circuits intégrés 101 simultanément, et une pluralité de dispositifs individuels 100 sont obtenues en séparant la structure, par exemple par découpe laser ou sciage mécanique. En variante, après l’étape Q, lors d’une étape R, les puces électroniques sont par exemple séparées en puces électroniques individuelles, par exemple par découpe laser ou sciage mécanique. Dans ce cas, le procédé décrit en relation avec les figures 2A à 2I est appliqué à chaque puce électronique individuellement. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, le procédé décrit dans les figures 2A à 2I est illustré pour un unique dispositif 100 mais il pourrait être réalisé pour plusieurs dispositifs simultanément, fixés sur un substrat commun et séparés à la fin du procédé. Le procédé est détaillé pour deux circuits intégrés 101 et 102 mais peut être étendu à une pile d’au moins trois circuits intégrés, et dans ce cas, un ensemble de vias est par exemple réalisé pour chaque circuit intégré. De plus, bien qu’un exemple de la formation du dispositif 200 de la FIG. 2 a été détaillé en relation avec les procédés des figures 4A et 4B, d’autres procédés pourraient être utilisés pour obtenir ce dispositif. Procédé comprenant : - la formation sur un substrat (104) d’une première couche d’une résine (106A’) compatible avec une structuration par laser directe, LDS, un premier circuit intégré (101) monté sur le substrat étant incorporé dans la première couche, le substrat comprenant une première borne de connexion (123) reliée au premier circuit intégré et une deuxième borne de connexion (125) reliée à la première borne de connexion et recouverte par la première couche ; - la formation d’un premier via (112) par LDS, le premier via traversant la première couche de résine et formant un contact électrique avec la deuxième borne de connexion ; - le montage d’un deuxième circuit (102) intégré sur le premier circuit intégré ; - la formation sur le substrat d’une deuxième couche (106B’) de la résine compatible avec la LDS, le deuxième circuit intégré étant incorporé dans la deuxième couche ; et - la formation d’un deuxième via (118) par LDS traversant la deuxième couche et formant un contact électrique avec le premier via. Procédé selon la revendication 1, dans lequel la formation de la première couche de résine comprend le dépôt d’une couche initiale (106A) de résine et une étape d’amincissement de la couche initiale pour obtenir la première couche de résine (106A’). Procédé selon l’une quelconque des revendications 1 à 2, dans lequel la formation de la deuxième couche de résine comprend le dépôt d’une couche initiale (106B) de résine et une étape d’amincissement de la couche initiale pour obtenir la deuxième couche de résine (106B’). Procédé selon l’une quelconque des revendications 1 à 3, comprenant en outre l’ajout d’un dispositif (120) sur la deuxième couche de résine (106B’), le dispositif étant relié au deuxième via (118). Procédé selon l’une quelconque des revendications 1 à 4, comprenant en outre une étape de dépôt d’une troisième couche de résine sur la deuxième couche (106B’). Procédé selon l’une quelconque des revendications 1 à 5, dans lequel le premier circuit intégré (101) et le deuxième circuit intégré (102) ont chacun une première face comprenant des métallisations comprenant une ou plusieurs bornes de connexion et une deuxième face opposée à la première face, le premier et deuxième circuits intégrés étant montés avec leurs deuxièmes faces orientées l’une vers l’autre. Procédé selon l’une quelconque des revendications 1 à 6, dans lequel les vias (112, 117, 118) sont formés par croissance autocatalytique ou croissance non électrolytique. Procédé selon l’une quelconque des revendications 1 à 7, dans lequel le deuxième via (118) est décalé latéralement par rapport au premier via (112). Procédé selon l’une quelconque des revendications 1 à 8, dans lequel la hauteur de la première couche de résine (106A’) est au moins égale à la distance séparant la deuxième borne de connexion (125) de la face supérieure du premier circuit intégré (101). Procédé selon l’une quelconque des revendications 1 à 9, dans lequel la hauteur de la deuxième couche de résine (106B’) est au moins égale à la distance séparant le premier via (112) de la face supérieure du deuxième circuit intégré (102). Dispositif microélectronique comprenant : - un substrat (104) ; - un premier circuit intégré (101) monté sur le substrat ; - une première couche d’une résine (106A’), compatible avec une structuration par structuration par laser directe, LDS, déposée sur le substrat et dans laquelle le premier circuit intégré est incorporé ; - dans le substrat, une première borne de connexion (123) reliée au premier circuit intégré et une deuxième borne de connexion (125) reliée à la première borne de connexion et recouverte par la première couche ; - un premier via (112) formé par LDS, le premier via traversant la première couche de résine et formant un contact électrique avec la deuxième borne de connexion ; - un deuxième circuit intégré (102) monté sur le premier circuit intégré ; - une deuxième couche (106B’) de la résine compatible avec la LDS, le deuxième circuit intégré étant incorporé dans la deuxième couche ; et - un deuxième via (118) formé par LDS traversant la deuxième couche et formant un contact électrique avec le premier via.