Brevet FR3152897A1 — publié le 20250314

Compteur de durée La présente description concerne un circuit de gestion (150) d'un premier signal d'horloge (Timer_Clk) synchronisant un compteur de durée (130) adapté à être commandé par un processeur (110) synchronisé par un deuxième signal d'horloge (Main_Clk), dans lequel : - quand ledit processeur (110) est éteint, ledit premier signal d'horloge (Timer_Clk) est égal à un troisième signal d'horloge (LFO_Clk) dont la fréquence est inférieure à la fréquence dudit deuxième signal d'horloge (Main_Clk) ; et - quand ledit processeur (110) est allumé, ledit premier signal d'horloge (Timer_Clk) est égal à un quatrième signal présentant un front montant à chaque front montant dudit deuxième signal d'horloge (Main_Clk) suivant directement un front montant dudit troisième signal d'horloge (LFO_Clk). Figure pour l'abrégé : Fig. 1 Compteur de durée La présente description concerne de façon générale les dispositifs et circuits électroniques. La présente description se rapporte à la synchronisation des dispositifs et circuits par des signaux d'horloge, plus particulièrement à la synchronisation d'un circuit compteur de durée par un signal d'horloge. Il est courant qu'un dispositif électronique complexe utilise plusieurs signaux d'horloge de fréquence d'horloge différentes pour synchroniser les différents circuits qui le composent. Selon un exemple, un premier signal d'horloge principal ayant une première fréquence peut être utilisé pour certains circuits, comme un processeur, et un deuxième signal d'horloge secondaire ayant une deuxième fréquence peut être utilisé pour des circuits spécifiques, comme un circuit compteur de durée. Le gestion de plusieurs signaux d'horloge peut nécessiter l'utilisation de circuits de resynchronisation de signaux. Il serait souhaitable de pouvoir améliorer, au moins en partie, certains aspects de la gestion des signaux d'horloge d'un dispositif électronique. Il existe un besoin pour des dispositifs électroniques utilisant plusieurs signaux d'horloge de fréquence d'horloge différentes pour synchroniser les différents circuits qui le composent, et ne comprenant pas de circuit de resynchronisation. Il existe un besoin pour des dispositifs électroniques utilisant plusieurs signaux d'horloge de fréquence d'horloge différentes pour synchroniser un compteur de durée, et ne comprenant pas de circuit de resynchronisation. Il existe un besoin pour un circuit de gestion d'un signal d'horloge d'un circuit d'un dispositif électronique. Il existe un besoin pour un circuit de gestion d'un signal d'horloge d'un compteur de durée d'un dispositif électronique. Un mode de réalisation pallie tout ou partie des inconvénients de la gestion connue de plusieurs signaux d'horloge au sein d'un même dispositif électronique. Un mode de réalisation pallie tout ou partie des inconvénients des compteurs de durée connus. Un mode de réalisation prévoit un circuit de gestion d'un signal d'horloge d'un compteur de durée permettant d'éviter l'utilisation de circuits de resynchronisation. Un mode de réalisation prévoit un procédé de gestion d'un signal d'horloge d'un compteur de durée permettant d'éviter l'utilisation de circuits de resynchronisation. Un mode de réalisation prévoit un compteur de durée équipé d'un tel circuit de gestion d'un signal d'horloge. Un mode de réalisation prévoit un dispositif électronique comprenant un processeur et un compteur de durée équipé d'un tel circuit de gestion d'un signal d'horloge. Un mode de réalisation prévoit un circuit de gestion d'un premier signal d'horloge synchronisant un compteur de durée adapté à être commandé par un processeur synchronisé par un deuxième signal d'horloge, dans lequel : - quand ledit processeur est éteint, ledit premier signal d'horloge est égal à un troisième signal d'horloge dont la fréquence est inférieure à la fréquence dudit deuxième signal d'horloge ; et - quand ledit processeur est allumé, ledit premier signal d'horloge est égal à un quatrième signal présentant un front montant à chaque front montant dudit deuxième signal d'horloge suivant directement un front montant dudit troisième signal d'horloge. Un autre mode de réalisation prévoit un procédé de gestion d'un premier signal d'horloge synchronisant un compteur de durée adapté à être commandé par un processeur synchronisé par un deuxième signal d'horloge, mis en oeuvre par un circuit de gestion dudit premier signal d'horloge, dans lequel : - quand ledit processeur est éteint, ledit premier signal d'horloge est égal à un troisième signal d'horloge dont la fréquence est inférieure à la fréquence dudit deuxième signal d'horloge ; et - quand ledit processeur est allumé, ledit premier signal d'horloge est égal à un quatrième signal présentant un front montant à chaque front montant dudit deuxième signal d'horloge suivant directement un front montant dudit troisième signal d'horloge. Selon un mode de réalisation, le circuit de gestion comprend un premier circuit de génération dudit quatrième signal. Selon un mode de réalisation, le circuit de gestion comprend un deuxième circuit de génération d'un cinquième signal présentant un front montant à chaque front montant dudit deuxième signal d'horloge suivant directement un front descendant dudit troisième signal d'horloge. Selon un mode de réalisation, le circuit de gestion comprend un circuit de gestion de l'état dudit processeur. Selon un mode de réalisation, ledit circuit de gestion de l'état dudit processeur est adapté à fournir un signal de commande de l'état dudit processeur synchronisé sur ledit cinquième signal. Selon un mode de réalisation, la fréquence dudit deuxième signal d'horloge est comprise entre 60 MHz à 10 GHz. Selon un mode de réalisation, la fréquence dudit troisième signal d'horloge est comprise entre 1 kHz à 100 kHz. Un autre mode de réalisation prévoit un compteur de durée équipé d'un circuit de gestion dudit premier signal d'horloge décrit précédemment. Selon un mode de réalisation le compteur de durée comprend un coeur adapté à être synchronisé par ledit premier signal d'horloge. Selon un mode de réalisation, le compteur de durée comprend, en outre, des registres adaptés à être synchronisés par ledit deuxième signal d'horloge. Un autre mode de réalisation prévoit un dispositif électronique comprenant un compteur de durée décrit précédemment. Selon un mode de réalisation, le dispositif électronique comprend, en outre, ledit processeur. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente, très schématiquement et sous forme de blocs, un dispositif électronique et d'un mode de réalisation d'un circuit de gestion d'horloge ; la FIG. 2 représente, très schématiquement et sous forme de blocs, un mode de réalisation d'un circuit de gestion d'horloge ; la FIG. 3 représente des chronogrammes illustrant le fonctionnement du mode de réalisation de la FIG. 2 ; et la FIG. 4 d'autres chronogrammes illustrant le fonctionnement du mode de réalisation de la FIG. 2 . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Les modes de réalisation décrits ci-après concernent la gestion de l'utilisation de plusieurs signaux d'horloge de fréquences d'horloge différentes au sein d'un même dispositif électronique. En particulier, ces modes de réalisations concernent un dispositif électronique comprenant un compteur de durée (timer) dont certains circuits sont synchronisés par un signal d'horloge principal du dispositif, et dont d'autres circuits sont synchronisés par des signaux d'horloge dédiés dont les fréquences d'horloge sont inférieures à la fréquence d'horloge du signal d'horloge principal. Pour faire cohabiter des circuits synchronisés par des signaux d'horloge différents dans un même compteur de durée, il est commun d'utiliser des circuits de resynchronisation pour adapter les signaux échangés au sein du compteur de durée. Ces circuits de resynchronisation présentent différents inconvénients, et les modes de réalisation concernés ici s'attachent à s'affranchir l'utilisation de circuits de resynchronisation. En effet, les circuits de resynchronisation, et plus généralement la resynchronisation de signaux au sein d'un même dispositif électronique peut entraîner l'apparition de retard, comme un retard de démarrage d'un circuit compteur de durée, ou un retard pendant la lecture de données fournies par le circuit compteur de durée. Pour cela, les modes de réalisations décrits en détail ci-après concernent un circuit de gestion, et d'un procédé de gestion, d'un signal d'horloge unique fourni à un compteur de durée, et dont l'état dépend de l'état de fonctionnement du dispositif, et en particulier de l'état de fonctionnement d'un circuit principal du dispositif électronique, comme un processeur. Lorsque le circuit principal du dispositif est en veille ou est arrêté, tous les circuits du compteur de durée sont synchronisés par le signal d'horloge dédié. Lorsque le circuit principal du dispositif est en fonctionnement, tous les circuits du compteur de durée sont synchronisés par un signal d'horloge isochrone, synchronisé à la fois sur le signal d'horloge principal et sur le signal d'horloge dédié. Le signal d'horloge isochrone est décrit en détails ci-après. L'avantage de ce circuit de gestion et de ce procédé de gestion d'un signal d'horloge est qu'il permet au compteur de durée donc de s'affranchir de l'utilisation de circuits de resynchronisation. La FIG. 1 représente, très schématiquement et sous forme de blocs, un mode de réalisation d'un dispositif électronique 100. Le dispositif électronique 100 est un dispositif électronique complexe, adapté à comprendre plusieurs circuits électroniques. Le dispositif électronique 100 comprend un circuit principal 110 (CPU), adapté à commander les fonctions principales du dispositif électronique 100. Selon un mode de réalisation préféré, le circuit principal 110 (CPU) est un processeur du dispositif électronique 100. Ainsi, par la suite, le circuit principal 110 est appelé processeur 110. Le processeur 110 est cadencé, ou synchronisé, par au moins un signal d'horloge principal Main_Clk du dispositif 100. Selon un exemple, la fréquence du signal d'horloge principal Main_Clk est comprise entre 60 MHz à 10 GHz. Selon un mode de réalisation, le dispositif électronique 100 comprend plusieurs modes de fonctionnement, et, en particulier, au moins deux modes de fonctionnement. Un mode de fonctionnement à pleine puissance, pendant lequel le processeur 110 est en fonctionnement (running), et au moins un mode de veille (stand by) pendant lequel le processeur 110 n'est pas en fonctionnement, c'est-à-dire est éteint ou en veille. Le dispositif électronique 100 comprend, en outre, un circuit d'horloge principal 120 (Main Clk) adapté à générer le signal d'horloge principal Main_Clk. Le circuit d'horloge principal 120 fournit le signal d'horloge principal Main_Clk au processeur 110, mais aussi à d'autres circuits décrits ci-après. Selon un mode de réalisation, le dispositif électronique 100 comprend, en outre, un circuit compteur de durée 130 (TIMER), ou compteur de durée 130, adapté à être commandé par le processeur 110. Le compteur de durée 130 est configuré pour chronométrer des durées en se basant sur un signal d'horloge, et, par exemple, à envoyer un signal d'alerte quand une durée attendue est comptée. Pour cela, le compteur de durée 130 comprend un coeur 131 (Timer Core) mettant en oeuvre les fonctionnalités de décompte, et un ou plusieurs registres permettant au compteur de durée 130 d'échanger des données avec le processeur 110, ou avec n'importe quel autre circuit du dispositif 100 voulant utiliser des fonctionnalités du compteur de durée 130. Selon un mode de réalisation, le coeur 131 du compteur de durée 130 échangent des données avec les registres, et effectue les fonctionnalités d'un circuit compteur de durée. Le coeur 131 est synchronisé par un signal d'horloge dédié Timer_Clk du dispositif 100. La génération du signal d'horloge dédié Timer_Clk est décrite ci-après. Selon un mode de réalisation, les registres du compteur de durée 130 sont cadencés par un signal d'horloge utilisé par un circuit voulant mettre en oeuvre le compteur de durée 130. Dans le cas de la FIG. 1 , les registres sont cadencés par le signal d'horloge principal Main_Clk qui synchronise le processeur 110. Selon un exemple, le compteur de durée 130 comprend un premier ensemble de registres de commande 132 (Control Reg) adapté à recevoir des commandes de la part du processeur 110, et, par exemple, de la part d'autres circuits du dispositif 110 voulant mettre en oeuvre les fonctionnalités du compteur de durée 130. Selon un exemple, les commandes reçues par les registres de commande 132 sont des commandes de démarrage, des commandes d'arrêt, des commandes de réinitialisation, etc. Selon un exemple, le compteur de durée 130 comprend un deuxième ensemble de registres de configuration 133 (Config Reg) adapté à recevoir des données de configuration de la part du processeur 110, et, par exemple, de la part d'autres circuits du dispositif 110 voulant mettre en oeuvre les fonctionnalités du compteur de durée 130. Selon un exemple, les données de configuration reçues par les registres de configuration 133 sont des données définissant la durée à compter, des données définissant les conditions de décomptes utilisées par le compteur de durée 130, etc. Selon un exemple, le compteur de durée 130 comprend un troisième ensemble de registres de statut 134 (Statut Reg) adapté à transmettre des données de statut caractérisant l'état du compteur de durée 130. Selon un exemple, les données de statut transmises par les registres 134 sont, par exemple, des données indiquant qu'une certaine durée a été comptée, ou une donnée indiquant le compteur de durée 130 est en cours de décompte, etc. Le dispositif électronique 100 comprend, en outre, un circuit d'horloge 140 (LFO Clk) dédié à la synchronisation du compteur de durée 130, et adapté à générer un signal d'horloge LFO_Clk. Selon un mode de réalisation, le signal d'horloge principal a une fréquence d'horloge inférieure à la fréquence d'horloge du signal d'horloge principal Main_Clk. Selon un exemple, le signal d'horloge principal a une fréquence d'horloge très inférieure à la fréquence d'horloge du signal d'horloge principal Main_Clk. Selon un exemple, la fréquence du signal d'horloge LFO_Clk est comprise entre 1 kHz à 100 kHz. Selon un mode de réalisation, le dispositif électronique 100 comprend, en outre, un circuit de gestion 150 (Clk Management) du signal d'horloge Timer_Clk du compteur de durée 130. Plus particulièrement, le circuit de gestion 150 est adapté à fournir le signal d'horloge Timer_Clk en se basant sur le signal d'horloge principal Main_Clk, le signal d'horloge LFO_Clk, et l'état de fonctionnement du dispositif 100, et plus particulièrement, l'état de fonctionnement du processeur 110. Un exemple détaillé du circuit de gestion est décrit en relation avec la FIG. 2 . Le signal d'horloge Timer_Clk est donnée par les conditions suivantes. Quand le processeur 110 est éteint, ledit signal d'horloge Timer_Clk est égal au signal d'horloge LFO_Clk. Quand ledit processeur 110 est allumé, le signal d'horloge Timer_Clk est égal à un signal LFO_Clk_Rise présentant un front montant à chaque front montant du signal d'horloge principal Main_Clk suivant directement un front montant dudit signal d'horloge LFO_Clk. Le signal LFO_Clk_Rise est un isochrone décrit plus en détail en relation avec les figures 2 à 4. L'avantage de ce mode de réalisation est qu'il permet d'éviter l'utilisation de circuit de resynchronisation au sein du compteur de durée 130. En effet, les données reçues et transmises par les registres 132 à 134 se doivent d'être synchronisées sur le signal d'horloge du circuit les envoyant et/ou les recevant, c'est-à-dire ici le processeur 110. En synchronisant le coeur 131 du compteur de durée 130 sur le signal LFO_Clk_Rise, les données qu'il reçoit et transmet sont synchronisées à la fois sur le signal d'horloge principal Main_Clk et sur le signal d'horloge LFO_Clk, ce qui permet de s'affranchir de circuit de resynchronisation supplémentaire. La FIG. 2 représente, schématiquement et sous forme de blocs, un circuit de gestion 200 du type du circuit de gestion 150 décrit en relation avec la FIG. 1 , et ses liaisons avec le processeur 110 (CPU), le compteur de durée 130 (TIMER), et les circuits 120 (Main Clk) et 140 (LFO_Clk) tous décrits en relation avec la FIG. 1 . Le circuit de gestion 200 est un exemple pratique de mise en oeuvre du circuit de gestion 150 décrit précédemment. D'autres mises en oeuvre pratiques du circuit de gestion 150 sont à la portée de la personne du métier. Le circuit de gestion 200 comprend un circuit de management de signaux d'horloge 201 (CLKM). Le circuit 201 reçoit, sur une première borne d'entrée LFO_Clk, le signal d'horloge LFO_Clk, et, sur une deuxième borne d'entrée Main_Clk, le signal d'horloge principal Main_Clk. Le circuit 201 est adapté à fournir, sur une première sortie LFO_EN, un signal d'activation du circuit 140 de génération du signal d'horloge LFO_Clk. Il est à noter que le circuit 140 comprend une borne d'entrée d'activation EN adaptée à recevoir le signal d'activation LFO_EN. Le circuit 201 est, en outre, adapté à fournir, sur une deuxième sortie PClk, un signal Timer_PClk envoyé au compteur de durée 130 utilisé pour sauvegarder des données dans les registres du circuit compteur de durée. Le circuit de gestion 200 comprend, en outre, un circuit de gestion 202 de l'état du processeur 110, c'est-à-dire un circuit configuré pour recevoir l'information de l'état de fonctionnement du processeur 110. Ainsi, le circuit de gestion 202 est adapté à recevoir, sur une borne d'entrée Req, un signal STBY_Req de requête de passage à un état d'arrêt ou de veille du processeur 110. Le circuit de gestion 202 est, en outre, adapté à fournir, sur une borne de sortie STOP, un signal de requête STOP_Analog d'arrêt de l'horloge principale du dispositif. Le circuit de gestion 200 comprend, en outre, un circuit de gestion 203 de l'état de l'horloge principal du dispositif, c'est-à-dire un circuit configuré pour recevoir l'information une requête d'allumage ou d'arrêt de l'horloge principale, c'est-à-dire du circuit 120, et de fournir un signal de commande correspondant au circuit 120. Ainsi, le circuit de gestion 203 est adapté à recevoir, sur une borne d'entrée Req, le signal de requête STOP_Analog. Le circuit de gestion 202 est, en outre, adapté à fournir, sur une borne de sortie MAIN_EN, un signal d'activation MAIN_EN du circuit 120. Il est à noter que le circuit 120 comprend une borne d'entrée d'activation EN adaptée à recevoir le signal d'activation MAIN_EN. Le circuit de gestion 200 comprend, en outre, un circuit de génération 204 du signal LFO_Clk_Rise. Comme décrit précédemment, le signal isochrone LFO_Clk_Rise est un signal d'horloge isochrone synchronisé à la fois sur les fronts montants du signal d'horloge principal Main_Clk et sur les fronts montants du signal d'horloge LFO_Clk. Ainsi, le circuit de génération 204 comprend une première entrée LFO_Clk adaptée à recevoir le signal d'horloge LFO_Clk, et une deuxième entrée Main_Clk adaptée à recevoir le signal d'horloge principal Main_Clk. Le circuit de génération 204 est adaptée à déclencher un front montant du signal LFO_Clk_Rise au moment où le signal d'horloge principal Main_Clk présente un front montant suivant directement un front montant du signal d'horloge LFO_Clk. Autrement dit, un front montant du signal LFO_Clk_Rise est déclenché par le premier front montant du signal d'horloge principal Main_Clk suivant un front montant du signal d'horloge LFO_Clk. Une illustration de la génération du signal LFO_Clk_Rise est représentée en figures 3 et 4. Le circuit de gestion 200 comprend, en outre, un circuit de génération 205 d'un signal LFO_Clk_Fall. Le signal isochrone LFO_Clk_Fall est un signal d'horloge isochrone synchronisé à la fois sur les fronts montants du signal d'horloge principal Main_Clk et sur les fronts descendants du signal d'horloge LFO_Clk. Ainsi, le circuit de génération 205 comprend une première entrée LFO_Clk adapté à recevoir le signal d'horloge LFO_Clk, et une deuxième entrée Main_Clk adaptée à recevoir le signal d'horloge principal Main_Clk. Plus particulièrement, le circuit de génération 205 est adaptée à déclencher un front montant du signal LFO_Clk_Fall au moment où le signal d'horloge principal Main_Clk présente un front montant suivant directement un front descendant du signal d'horloge LFO_Clk. Autrement dit, un front montant du signal LFO_Clk_Fall est déclenché par le premier front montant du signal d'horloge principal Main_Clk suivant un front descendant du signal d'horloge LFO_Clk. Une illustration de la génération du signal LFO_Clk_Rise est représentée en figures 3 et 4. Le circuit de gestion 200 comprend, en outre, un sélecteur 206 à deux entrées, recevant sur une première entrée 1 le signal d'horloge LFO_Clk, et sur une deuxième entrée 0 le signal LFO_Clk_Rise. Le sélecteur 206 fournit, en sortie, le signal d'horloge Timer_Clk du compteur de durée 130. Le sélecteur 206 est commandé par un signal Status_Reg représentant le statut du processeur 110. Le sélecteur 206 permet donc de modifier l'origine du signal Timer_Clk en fonction de l'état de fonctionnement du processeur 110. Le circuit de gestion 200 comprend, en outre, une bascule 207 (DFF) comprenant une borne de synchronisation CK recevant le signal LFO_Clk_Fall, une borne d'entrée D recevant le signal STOP_Analog, et une borne de sortie Q fournissant le signal Status_Reg. La FIG. 3 comprend deux jeux de chronogrammes 300 et 350 illustrant le fonctionnement du circuit de gestion 200 décrit en relation avec la FIG. 2 , lorsque le processeur 110 décrit en relation avec la FIG. 1 , passe d'un état en fonctionnement (running) à un état d'arrêt (OFF). Les jeux de chronogrammes 300 et 350 comprennent tous les deux les chronogrammes suivants : - un chronogramme simplifié du signal d'horloge principal Main_Clk ; - un chronogramme du signal d'horloge LFO_Clk ; - un chronogramme du signal LFO_Clk_Rise ; - un chronogramme du signal LFO_Clk_Fall ; - un chronogramme du signal de requête STBY_Req ; - un chronogramme du signal de commande STOP_Analog ; et - un chronogramme du signal d'horloge Timer_Clk. Comme décrit précédemment, un front montant du signal LFO_Clk_Rise est déclenché par le premier front montant du signal d'horloge Main_Clk suivant un front montant du signal d'horloge LFO_Clk. De même, un front montant du signal LFO_Clk_Fall est déclenché par le premier front montant du signal d'horloge Main_Clk suivant un front descendant du signal d'horloge LFO_Clk. Le passage d'un état en fonctionnement à un état d'arrêt du processeur 110 est déclenché par une requête transmise par le signal STBY_Req. Une telle requête correspond ici à un passage du signal STBY_Req d'un état bas à un état haut. Le signal de commande STOP_Analog transmet la commande au prochain front montant du signal LFO_Clk_Fall, et déclenche ainsi l'arrêt du processeur 110 et du circuit 120 et le changement de signal d'origine du signal d'horloge Timer_Clk. Les jeux 300 et 350 illustrent deux cas de figures de cette mise en oeuvre. La FIG. 4 comprend deux jeux de chronogrammes 400 et 450 illustrant le fonctionnement du circuit de gestion 200 décrit en relation avec la FIG. 2 , lorsque le processeur 110 décrit en relation avec la FIG. 1 , passe d'un état d'arrêt (OFF) à un état en fonctionnement (running). Les jeux de chronogrammes 400 et 450 comprennent tous les deux les chronogrammes suivants : - un chronogramme simplifié du signal d'horloge principal Main_Clk ; - un chronogramme du signal d'horloge LFO_Clk ; - un chronogramme du signal LFO_Clk_Rise ; - un chronogramme du signal LFO_Clk_Fall ; - un chronogramme du signal de requête STBY_Req ; - un chronogramme du signal de commande STOP_Analog ; et - un chronogramme du signal d'horloge Timer_Clk. Le passage d'un état d'arrêt à un état de fonctionnement du processeur 110 est déclenché par une requête transmise par le signal STBY_Req. Une telle requête correspond ici à un passage du signal STBY_Req d'un état haut à un état bas. Le signal de commande STOP_Analog transmet la commande au prochain front montant du signal LFO_Clk_Fall, et déclenche ainsi la mise en fonctionnement du processeur 110 et du circuit 120 et le changement de signal d'origine du signal d'horloge Timer_Clk. Les jeux 400 et 450 illustrent deux cas de figures de cette mise en oeuvre. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Circuit de gestion (150) d'un premier signal d'horloge (Timer_Clk) synchronisant un compteur de durée (130) adapté à être commandé par un processeur (110) synchronisé par un deuxième signal d'horloge (Main_Clk), dans lequel : - quand ledit processeur (110) est éteint, ledit premier signal d'horloge (Timer_Clk) est égal à un troisième signal d'horloge (LFO_Clk) dont la fréquence est inférieure à la fréquence dudit deuxième signal d'horloge (Main_Clk) ; et - quand ledit processeur (110) est allumé, ledit premier signal d'horloge (Timer_Clk) est égal à un quatrième signal (LFO_Clk_Rise) présentant un front montant à chaque front montant dudit deuxième signal d'horloge (Main_Clk) suivant directement un front montant dudit troisième signal d'horloge (LFO_Clk). Circuit selon la revendication 1, dans lequel le circuit de gestion comprend un premier circuit de génération (204) dudit quatrième signal (LFO_Clk_Rise). Circuit selon la revendication 1 ou 2, dans lequel le circuit de gestion comprend un deuxième circuit de génération (205) d'un cinquième signal (LFO_Clk_Fall) présentant un front montant à chaque front montant dudit deuxième signal d'horloge (Main_Clk) suivant directement un front descendant dudit troisième signal d'horloge (LFO_Clk). Circuit selon l'une quelconque des revendications 1 à 3, dans lequel le circuit de gestion comprend un circuit de gestion (202) de l'état dudit processeur (110). Circuit selon la revendication 4, dans lequel ledit circuit de gestion (202) de l'état dudit processeur (110) est adapté à fournir un signal de commande (STOP_Analog) de l'état dudit processeur (110) synchronisé sur ledit cinquième signal. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel la fréquence dudit deuxième signal d'horloge (Main_Clk) est comprise entre 60 MHz à 10 GHz. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel la fréquence dudit troisième signal d'horloge (LFO_Clk) est comprise entre 1 kHz à 100 kHz. Compteur de durée (130) équipé d'un circuit de gestion (150) dudit premier signal d'horloge (Timer_Clk) selon l'une quelconque des revendications 1 à 7. Compteur selon la revendication 8, comprenant, un coeur (131) adapté à être synchronisé par ledit premier signal d'horloge (Timer_Clk). Compteur selon la revendication 8 ou 9, comprenant, en outre, des registres adaptés à être synchronisés par ledit deuxième signal d'horloge (Main_Clk). Dispositif électronique (100) comprenant un compteur de durée (130) selon l'une quelconque des revendications 8 à 10. Dispositif selon la revendication 11, comprenant, en outre, ledit processeur (110). Procédé de gestion d'un premier signal d'horloge (Timer_Clk) synchronisant un compteur de durée (130) adapté à être commandé par un processeur (110) synchronisé par un deuxième signal d'horloge (Main_Clk), mis en oeuvre par un circuit de gestion (150) dudit premier signal d'horloge (Timer_Clk), dans lequel : - quand ledit processeur (110) est éteint, ledit premier signal d'horloge (Timer_Clk) est égal à un troisième signal d'horloge (LFO_Clk) dont la fréquence est inférieure à la fréquence dudit deuxième signal d'horloge (Main_Clk) ; et - quand ledit processeur (110) est allumé, ledit premier signal d'horloge (Timer_Clk) est égal à un quatrième signal (LFO_Clk_Rise) présentant un front montant à chaque front montant dudit deuxième signal d'horloge (Main_Clk) suivant directement un front montant dudit troisième signal d'horloge (LFO_Clk).