Brevet FR3155957A1 — publié le 20250530

Substrat semi-conducteur sur isolant optimisé pour des basses températures La présente description concerne un substrat (100) de type semi-conducteur sur isolant, comprenant au moins : - une couche support (102) d’un premier semi-conducteur, - une couche superficielle (106) d’un deuxième semi-conducteur, - une couche diélectrique enterrée (104) disposée entre la couche support et la couche superficielle, et dans lequel la couche support comporte au moins une région (108) dopée avec un niveau de dopage supérieur ou égal à 10 15 cm -3 . Figure pour l'abrégé : Fig. 1 Substrat semi-conducteur sur isolant optimisé pour des basses températures La présente description concerne de façon générale le domaine des substrats de type semi-conducteur sur isolant, par exemple SOI (« Silicon-On-Insulator » en anglais, ou silicium sur isolant). Certaines applications nécessitent de faire appel à des composants électroniques de grande qualité, comme par exemple pour la réalisation de circuits intégrés RF (radiofréquence) destinés à être utilisés à de très faibles températures, par exemple comprises entre 4 K et 150 K. De tels circuits intégrés sont par exemple utilisés dans le domaine de l’aérospatiale ou pour la réalisation de dispositifs quantiques (notamment pour la lecture des qubits) qui sont amenés à fonctionner à des températures cryogéniques (températures inférieures à 100 K). De tels circuits sont appelés circuits cryo-CMOS ou cryo-CMOS RF. Pour réaliser des composants électroniques de grande qualité, et notamment pour réduire le plus possible les pertes micro-ondes, il est avantageux de réaliser ces circuits intégrés à partir d’un substrat SOI, en particulier de type HR-SOI (« High-Resistivity Silicon-On-Insulator » en anglais, ou silicium sur isolant à haute résistivité). Un tel substrat présente de bonnes performances à température ambiante (300 K). Toutefois, ces performances sont limitées notamment à cause d’une couche de conduction parasite de surface se formant en surface du silicium de la couche support, ou bulk, à cause des charges fixes présentes dans la couche diélectrique enterrée. Cette limitation des performances se produit à la fois à température ambiante et à basse température, notamment en dessous de 100 K. Pour améliorer les performances des substrats HR-SOI à température ambiante et à basse température, il est possible d’utiliser un substrat de type TR-SOI (« Trap-Rich Silicon-On-Insulator », ou silicium sur isolant à couche riche en pièges), également appelé substrat TR HR-SOI. Par rapport à un substrat HR-SOI, un substrat TR-SOI comporte une couche additionnelle de polysilicium non dopé (couche dite « Trap-Rich ») entre la couche support de silicium et la couche diélectrique enterrée, ou BOX (« Buried Oxide » en anglais), du substrat. Toutefois, l’inconvénient d’un tel substrat TR-SOI est son coût élevé. Il existe donc un besoin de proposer un nouveau type de substrat de type semi-conducteur sur isolant permettant d’améliorer le rapport performances / coût, en particulier à basses températures, par rapport aux substrats existants. Un mode de réalisation pallie tout ou partie des inconvénients des solutions connues et propose un substrat de type semi-conducteur sur isolant, comprenant au moins : une couche support d’un premier semi-conducteur, une couche superficielle d’un deuxième semi-conducteur, une couche diélectrique enterrée disposée entre la couche support et la couche superficielle, et dans lequel la couche support comporte au moins une région (108) dopée avec un niveau de dopage supérieur ou égal à 10 15 cm -3 . Selon un mode de réalisation particulier, le niveau de dopage de ladite au moins une région est inférieur ou égal à 10 19 cm - 3 . Selon un mode de réalisation particulier, ladite au moins une région est disposée à l’interface entre la couche diélectrique enterrée et la couche support. Selon un mode de réalisation particulier, ladite au moins une région est localisée au niveau d’une partie seulement de l’interface entre la couche diélectrique enterrée et la couche support. Selon un mode de réalisation particulier, ladite au moins une région est disposée au niveau de la totalité de l’interface entre la couche diélectrique enterrée et la couche support. Selon un mode de réalisation particulier, ladite au moins une région comporte une épaisseur supérieure ou égale à 3 µm. Selon un mode de réalisation particulier, la couche diélectrique enterrée est directement en contact avec la couche support et/ou ladite au moins une région. Il est également proposé un procédé de réalisation d’un substrat de type semi-conducteur sur isolant, comprenant la réalisation d’une couche support d’un premier semi-conducteur, d’une couche superficielle d’un deuxième semi-conducteur, et d’une couche diélectrique enterrée disposée entre la couche support et la couche superficielle, et comportant un dopage d’au moins une région de la couche support avec un niveau de dopage supérieur ou égal à 10 15 cm - 3 . Selon un mode de réalisation particulier, le dopage de ladite au moins une région de la couche support comporte la mise en œuvre d’une implantation ionique localisée de dopants dans ladite au moins une région de la couche support. Selon un mode de réalisation particulier, l’implantation ionique est mise en œuvre avec une énergie comprise entre 1 keV et 100 keV. Selon un mode de réalisation particulier, des paramètres de mise en œuvre du dopage de ladite au moins une région de la couche support sont choisis tels que, pour une température T inférieure à 150 K, la résistivité ρ de ladite au moins une région de la couche support soit supérieure à celle d’un substrat HR-SOI comprenant une couche support du premier semi-conducteur dont le dopage est inférieur à 10 15 cm - 3 . Selon un mode de réalisation particulier, la résistivité ρ de ladite au moins une région de la couche support est calculée selon l’équation suivante : avec ρ exprimée en Ohm.cm ; q correspondant à la charge élémentaire ; N ion correspondant à la densité de dopants ionisés, à la température T , dans ladite au moins une région de la couche support, exprimée en cm -3 ; µ correspondant à la mobilité, à la température T , des porteurs dont le type correspond à celui des dopants ionisés, exprimée en cm 2 .V - 1 .s -1 . Il est également proposé un circuit intégré comprenant plusieurs composants électroniques réalisés à l’aplomb de ladite au moins une région dopée de la couche support d’un substrat de type semi-conducteur sur isolant selon un mode de réalisation particulier. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 et la FIG. 2 représentent schématiquement des exemples d’un substrat de type semi-conducteur sur isolant selon un mode de réalisation particulier ; la FIG. 3 représente la variation du niveau de Fermi, en fonction de la température, dans un substrat de type semi-conducteur sur isolant selon un mode de réalisation particulier, pour différents niveaux de dopage d’au moins une région dopée de la couche support du substrat ; la FIG. 4 représente schématiquement des circuits intégrés réalisés dans un substrat de type semi-conducteur sur isolant selon un mode de réalisation particulier ; la FIG. 5 représente la variation de la résistivité d’au moins une région dopée de la couche support d’un substrat de type semi-conducteur sur isolant selon un mode de réalisation particulier, en fonction de la température et pour différents niveaux de dopage de ladite au moins une région dopée de la couche support du substrat ; la FIG. 6 représente la variation de la densité de dopants ionisés, en fonction de la température, dans un substrat de type semi-conducteur sur isolant selon un mode de réalisation particulier, et pour différents niveaux de dopage dans la couche support du substrat. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés ci-dessous. Sur les différentes figures, les éléments visibles ne sont pas représentés à la même échelle les uns par rapport aux autres pour faciliter la compréhension de ces figures. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures, dans une position normale d'utilisation du dispositif. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Un premier exemple d’un substrat de type semi-conducteur sur isolant 100 selon un mode de réalisation particulier est décrit ci-dessous en lien avec la FIG. 1 . Le substrat 100 comporte une couche support 102 à base d’un premier semi-conducteur, par exemple du silicium. L’épaisseur de la couche support 102 (dimension selon l’axe Z visible sur la FIG. 1 ) est par exemple supérieure ou égale à 700 µm. Dans une configuration particulière, le premier semi-conducteur peut être monocristallin. Le substrat 100 comporte également une couche diélectrique enterrée 104, ou BOX, disposée sur la couche support 102. La couche diélectrique enterrée 104 comporte par exemple du SiO 2 , et son épaisseur est par exemple comprise entre 10 nm et 1000 nm. Dans l’exemple décrit, la couche diélectrique enterrée 104 peut être disposée directement en contact avec la couche support 102, c’est-à-dire sans la présence d’une couche intermédiaire entre les couches 102 et 104. Le substrat 100 comporte également une couche superficielle 106 à base d’un deuxième semi-conducteur, par exemple du silicium, du germanium ou tout autre semi-conducteur adapté pour la réalisation de la couche superficielle du substrat 100. Le deuxième semi-conducteur peut être similaire ou non au premier semi-conducteur. L’épaisseur de la couche superficielle 106 est par exemple comprise entre 5 nm et 100 nm. La couche support 102 comporte au moins une région 108 dopée avec un niveau de dopage supérieur ou égal à 10 15 cm - 3 . Dans l’exemple décrit, ce niveau de dopage peut être inférieur ou égal à 10 1 9 cm - 3 . Les dopants présents dans la région 108 peuvent être de type n ou p, et peuvent correspondre par exemple à des atomes de bore, de phosphore ou d’arsenic. Dans les exemples ci-dessous, en particulier les courbes représentées sur les figures 3, 5 et 6, les dopants de la région 108 correspondent à des atomes de bore. La région 108 peut être réalisée telle que son épaisseur (dimension parallèle à l’axe Z sur la FIG. 1 , et qui correspond à la dimension de la région 108 qui est perpendiculaire à l’interface entre la couche diélectrique enterrée 104 et la couche support 102) soit supérieure ou égale à 3 µm. Sur l’exemple de la FIG. 1 , la profondeur jusqu’à laquelle s’étend la région 108 est représentée symboliquement par un trait pointillé. En variante, il est possible que la région 108 s’étende sur toute l’épaisseur de la couche support 102. En outre, sur l’exemple de la FIG. 1 , la région 108 est disposée à l’interface entre la couche diélectrique enterrée 104 et la couche support 102. Dans le premier exemple décrit, la région 108 est disposée au niveau de la totalité de l’interface entre la couche diélectrique enterrée 104 et la couche support 102. En variante, il possible qu’une ou plusieurs régions 108 dopées soient localisées au niveau d’une partie seulement de l’interface entre la couche diélectrique enterrée 104 et la couche support 102. La FIG. 2 représente un deuxième exemple de réalisation du substrat 100 correspondant à une telle variante. Sur cette FIG. 2 , trois régions 108 distinctes sont représentées. Comme pour la variante précédemment décrite en lien avec le premier exemple, il est possible qu’une ou plusieurs des régions 108 s’étendent sur toute l’épaisseur de la couche support 102. En l’absence de la ou des régions 108, lorsque la température descend en dessous de la température de gel des porteurs, également appelée température de « freeze-out », le dopage effectif dans le semi-conducteur de la couche support diminue exponentiellement avec la température. Dans ce cas, pour une couche support faiblement dopée, par exemple inférieure à 10 15 cm -3 , la formation d’une couche de conduction parasite de surface empêche la résistivité électrique d’augmenter exponentiellement. Dans le substrat 100, grâce au dopage réalisé dans la ou les parties de la couche support 102 formant la ou les régions 108, la température de gel des porteurs du semi-conducteur de la couche support 102 augmente par rapport à celle d’un substrat comportant les mêmes éléments mais dans lequel la couche support serait moins fortement dopée et ne comporterait pas la ou les régions 108, du fait qu’un gel de porteurs se produit avec l’abaissement de la température sans avoir la formation d’une couche de conduction parasite de surface dans le substrat 100. Ainsi, lorsque le substrat 100 est utilisé à des températures basses, par exemple inférieures à 150 K et pouvant être comprises entre 4 K et 150 K, ou entre 4 K et 100 K, sa résistivité est plus importante que celle d’un substrat sans couche support dopée. En réglant la valeur du dopage de la ou des régions 108, par exemple entre 10 15 et 10 18 cm -3 , il est possible de régler la température de gel des porteurs qui augmente avec le niveau de dopage. Pour une température donnée, il est donc possible d’atteindre des valeurs plus élevées de résistivité du substrat en choisissant un dopage plus important de cette ou ces régions 108. En outre, il est possible de jouer sur la température de gel des porteurs en utilisant des dopants différents (bore, Al, Ga, In, …). Les courbes 12, 14, 16 et 18 visibles sur la FIG. 3 représentent la variation du niveau de Fermi, en eV, en fonction de la température, en K, du semi-conducteur dopé de la région 108 pour différents niveaux de dopage de la région 108 : courbe 12 : dopage égal à 10 1 5 cm -3 ; courbe 14 : dopage égal à 10 1 6 cm -3 ; courbe 16 : dopage égal à 10 1 7 cm -3 ; courbe 18 : dopage égal à 10 1 8 cm -3 . A titre de comparaison, les courbes 10 et 20 représentent la variation du niveau de Fermi, en fonction de la température, dans un semi-conducteur similaire à celui de la région 108 mais dopé à un niveau de dopage respectivement égal à 10 14 et 10 1 3 cm -3 . Un substrat standard comporte une température de gel des porteurs comprise entre 30K et 50K, en raison du faible niveau de dopage (environ quelques 10 15 cm -3 ). Les courbes 10 à 20 montrent que la température de gel des porteurs, donnée par l’intersection du niveau de Fermi avec le niveau d’activation des dopants considérés, et désigné ici par la courbe 22 pour des dopants de bore dans du silicium, augmente avec le niveau de dopage dans le semi-conducteur de cette ou ces régions 108. Pour réaliser le substrat 100, il est possible de réaliser les couches 102, 104 et 106 du substrat 100 en mettant en œuvre des étapes classiquement utilisées pour réaliser un substrat SOI. Ensuite, le dopage de la couche support 102 peut être réalisé pour former la ou les régions 108. Pour cela, il est possible de mettre en œuvre une implantation ionique localisée de dopants pour former la ou les régions 108 dans la couche support 102. Une telle implantation ionique peut être mise en œuvre avec une énergie comprise entre 1 keV et 100 keV. A titre d’exemple, la dose utilisée peut être comprise entre 10 12 et 10 16 cm -2 . Les paramètres de mise en œuvre de cette implantation ionique (notamment l’énergie de faisceau) sont choisis en fonction du niveau de dopage souhaité dans la ou les régions 108. En variante, des techniques de dopage différentes d’une implantation ionique localisée peuvent être mises en œuvre pour réaliser la ou les régions 108 dans la couche support 102. Par exemple, il est possible de mettre en œuvre, avant le dépôt de la couche diélectrique enterrée 104, un dopage in situ pleine plaque. Le substrat 100 peut servir à la réalisation de circuits intégrés 200 comportant par exemple des composants passifs et/ou actifs tels que des transistors MOS. La FIG. 4 représente schématiquement plusieurs circuits intégrés 200 réalisés dans ou sur la couche active 106 du substrat 100, après la réalisation de la ou des régions 108, ces circuits intégrés 200 correspondant par exemple à des circuits intégrés RF, par exemple des circuits de type cryo-CMOS RF. Les composants électroniques des circuits intégrés 200 peuvent être réalisés à l’aplomb des régions 108 dopées. Comme indiqué précédemment, le dopage mis en œuvre pour former la ou les régions 108 dans la couche support 102 permet d’augmenter la température de gel de porteurs dans le semi-conducteur de cette ou ces régions 108. Un utilisateur peut choisir d’utiliser un substrat 100 dont le niveau de dopage dans la ou les régions 108 permette d’avoir la résistivité souhaitée, en fonction de la température de fonctionnement attendue pour les circuits qui sont réalisés à partir du substrat 100. Les courbes 30, 32, 34 et 36 visibles sur la FIG. 5 représentent la variation de la résistivité ρ , en Ohm.cm, de la région 108 de la couche support 102 du substrat 100, en fonction de la température T , en K, et pour différents niveaux de dopage : courbe 30 : dopage égal à 10 15 cm -3 ; courbe 32 : dopage égal à 10 1 6 cm -3 ; courbe 34 : dopage égal à 10 1 7 cm -3 ; courbe 36 : dopage égal à 10 1 8 cm -3 . Les courbes 38 et 39 représentent, à titre illustratif, la résistivité obtenue pour un niveau de dopage respectivement égal à 10 1 3 et 10 14 cm -3 , représentant le dopage effectif d’un substrat avec une couche dite « Trap-Rich ». En outre, la courbe 40 représente la résistivité obtenue avec un substrat HR-SOI standard ayant un niveau de dopage égal à 10 1 3 cm -3 mais dont la résistivité est impactée, à faible température, par la présence d’une couche de conduction parasite de surface entre la couche support et la couche diélectrique enterrée. Afin que les performances des composants réalisés dans le substrat 100 soient meilleures que celles obtenues pour des composants réalisés dans un substrat HR-SOI, les paramètres de mise en œuvre du dopage de la ou des régions 108 de la couche support 102 peuvent être choisis tels que, pour une température T inférieure à 150 K, la résistivité ρ de la ou des régions 108 de la couche support 102 soit supérieure à celle d’un substrat HR-SOI standard, c’est-à-dire comprenant une couche support du premier semi-conducteur (silicium dans l’exemple décrit) dont le dopage est inférieur à 10 15 cm -3 . La valeur de la résistivité ρ peut s’exprimer par l’équation suivante : avec ρ exprimée en Ohm.cm ; q correspondant à la charge élémentaire ; N ion correspondant à la densité de dopants ionisés, à la température T , dans la ou les régions 108 de la couche support 102, exprimée en cm -3 ; µ correspondant à la mobilité, à la température T , des porteurs dont le type correspond à celui des dopants ionisés, exprimée en cm 2 .V -1 .s -1 . La valeur de la densité de dopants ionisés N ion dépend notamment de la température ainsi que du niveau de dopage de la ou des régions 108. Elle peut être déterminée en appliquant le modèle d’ionisation incomplète tel que décrit dans le document A. K. Jonscher, « Semiconductors at cryogenic temperatures », Proceedings of the IEEE, vol. 52, n°10, pp.1092-1104 (1964) . Les courbes 41, 42, 44 et 46 visibles sur la FIG. 6 représentent la valeur de la densité de dopants ionisés, en cm -3 , en fonction de la température T , en K, lorsque les dopants correspondent à des atomes de bore et pour différents niveaux de dopage : courbe 41 : dopage égal à 10 15 cm -3 ; courbe 42 : dopage égal à 10 1 6 cm -3 ; courbe 44 : dopage égal à 10 1 7 cm -3 ; courbe 46 : dopage égal à 10 1 8 cm -3 . La courbe 48 représente, à titre illustratif, la densité de dopants ionisés obtenue avec un niveau de dopage égal à 10 1 3 cm -3 . La valeur de la mobilité µ dépend également de la température T ainsi que du type des dopants et du niveau de dopage de la ou des régions 108. La valeur de la mobilité µ peut être déterminée à partir de courbes obtenues de manière expérimentale ou d’abaques. Grâce au dopage réalisé dans la couche support 102 du substrat 100 pour former la ou les régions 108, le semi-conducteur de cette ou ces régions 108 est plus résistif à basses températures (inférieures à 150 K, ou inférieures à 100 K) et la position du niveau de Fermi est modifiée via les dopants implantés, ce qui engendre une augmentation de la température de gel des porteurs et donc une augmentation des performances des composants réalisés dans cette ou ces régions 108 du substrat 100. Le substrat 100 proposé permet d’avoir, à basses températures (par exemple inférieures à 150 K ou 100 K), une résistivité importante, permettant l’obtention de performances proches ou égales à celles obtenues avec un substrat de type TR-SOI mais avec un coût moindre. De plus, il est possible de localiser la ou les régions 108 dans certaines zones seulement du substrat 100, par exemple dans des régions du substrat 100 au niveau desquelles un ou plusieurs circuits intégrés RF sont destinés à être réalisés. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Par exemple, la nature précise des étapes de dépôt et de gravure mises en œuvre peut être choisie en fonction notamment du ou des matériaux à déposer ou à graver, ainsi que des épaisseurs de matériau à déposer ou à graver. Substrat (100) de type semi-conducteur sur isolant, comprenant au moins : une couche support (102) d’un premier semi-conducteur, une couche superficielle (106) d’un deuxième semi-conducteur, une couche diélectrique enterrée (104) disposée entre la couche support (102) et la couche superficielle (106), et dans lequel la couche support (102) comporte au moins une région (108) dopée avec un niveau de dopage supérieur ou égal à 10 15 cm -3 . Substrat (100) de type semi-conducteur sur isolant selon la revendication 1, dans lequel le niveau de dopage de ladite au moins une région (108) est inférieur ou égal à 10 19 cm -3 . Substrat (100) de type semi-conducteur sur isolant selon l’une des revendications précédentes, dans lequel ladite au moins une région (108) est disposée à l’interface entre la couche diélectrique enterrée (104) et la couche support (102). Substrat (100) de type semi-conducteur sur isolant selon l’une des revendications précédentes, dans lequel ladite au moins une région (108) est localisée au niveau d’une partie seulement de l’interface entre la couche diélectrique enterrée (104) et la couche support (102). Substrat (100) de type semi-conducteur sur isolant selon l’une des revendications 1 à 3, dans lequel ladite au moins une région (108) est disposée au niveau de la totalité de l’interface entre la couche diélectrique enterrée (104) et la couche support (102). Substrat (100) de type semi-conducteur sur isolant selon l’une des revendications précédentes, dans lequel ladite au moins une région (108) comporte une épaisseur supérieure ou égale à 3 µm. Substrat (100) de type semi-conducteur sur isolant selon l’une des revendications précédentes, dans lequel la couche diélectrique enterrée (104) est directement en contact avec la couche support (102) et/ou ladite au moins une région (108). Procédé de réalisation d’un substrat (100) de type semi-conducteur sur isolant, comprenant la réalisation d’une couche support (102) d’un premier semi-conducteur, d’une couche superficielle (106) d’un deuxième semi-conducteur, et d’une couche diélectrique enterrée (104) disposée entre la couche support (102) et la couche superficielle (106), et comportant un dopage d’au moins une région (108) de la couche support (102) avec un niveau de dopage supérieur ou égal à 10 15 cm -3 . Procédé de réalisation d’un substrat (100) de type semi-conducteur sur isolant selon la revendication 8, dans lequel le dopage de ladite au moins une région (108) de la couche support (102) comporte la mise en œuvre d’une implantation ionique localisée de dopants dans ladite au moins une région (108) de la couche support (102). Procédé de réalisation d’un substrat (100) de type semi-conducteur sur isolant selon la revendication 9, dans lequel l’implantation ionique est mise en œuvre avec une énergie comprise entre 1 keV et 100 keV. Procédé de réalisation d’un substrat (100) de type semi-conducteur sur isolant selon l’une des revendications 8 à 10, dans lequel des paramètres de mise en œuvre du dopage de ladite au moins une région (108) de la couche support (102) sont choisis tels que, pour une température T inférieure à 150 K, la résistivité ρ de ladite au moins une région (108) de la couche support (102) soit supérieure à celle d’un substrat HR-SOI comprenant une couche support du premier semi-conducteur dont le dopage est inférieur à 10 15 cm -3 . Procédé de réalisation d’un substrat (100) de type semi-conducteur sur isolant selon la revendication 11, dans lequel la résistivité ρ de ladite au moins une région (108) de la couche support (102) est calculée selon l’équation suivante : avec ρ exprimée en Ohm.cm ; q correspondant à la charge élémentaire ; N ion correspondant à la densité de dopants ionisés, à la température T , dans ladite au moins une région (108) de la couche support (102), exprimée en cm -3 ; µ correspondant à la mobilité, à la température T , des porteurs dont le type correspond à celui des dopants ionisés, exprimée en cm 2 .V -1 .s -1 . Circuit intégré (200) comprenant plusieurs composants électroniques réalisés à l’aplomb de ladite au moins une région (108) dopée de la couche support (102) d’un substrat (100) de type semi-conducteur sur isolant selon l’une des revendications 1 à 7.