Brevet FR3156619A1 — publié le 20250613

Conversion analogique numérique La présente description concerne un dispositif (1) comprenant un convertisseur analogique numérique (100) ayant une première entrée (101) recevant un signal analogique (sigi) à convertir, et un générateur (103) fournissant des rampes (VR) à une deuxième entrée (105) du convertisseur analogique numérique. Le convertisseur analogique numérique (100) comprend : - un comparateur (113) ayant une première entrée (115) connectée à la première entrée (101) du convertisseur analogique numérique, - un convertisseur numérique analogique (121) capacitif ayant une sortie (123) connectée à une deuxième entrée (117) du comparateur (113), et - un interrupteur (IT) connecté entre la deuxième entrée (117) du comparateur et la deuxième entrée (105) du convertisseur analogique numérique. Figure pour l'abrégé : Fig. 1 Conversion analogique numérique La présente description concerne de façon générale les circuits, dispositifs et systèmes électroniques, et, plus particulièrement, la conversion analogique numérique et les dispositifs de conversion analogique numérique. Des dispositifs de conversion analogique numérique sont connus. Par exemple, des dispositifs de conversion analogique numérique configurés pour mettre en œuvre une conversion analogique numérique par comparaison à une rampe en escalier puis par approximations successives sont connus. Par exemple, le document WO 2013/127751 A1 décrit un exemple d'un tel dispositif de conversion analogique numérique. Toutefois, les dispositifs connus de conversion analogiques numériques présentent divers inconvénients. Il existe un besoin de pallier tout ou partie des inconvénients des dispositifs de conversion analogique numérique connus. Par exemple, il serait souhaitable de diminuer le bruit des dispositifs de conversion analogique numérique connus. Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs de conversion analogique numérique connus. Par exemple, un mode de réalisation prévoit un dispositif de conversion analogique numérique ayant un bruit réduit par rapport aux dispositifs de conversion analogique numérique connus. Dans un premier aspect, un mode de réalisation prévoit un dispositif comprenant : un convertisseur analogique numérique ; un circuit d'échantillonnage comprenant : - un élément capacitif ayant une première électrode connectée à une première entrée du convertisseur, la première entrée étant configurée pour recevoir un signal analogique à convertir en un signal numérique, - un premier interrupteur ayant une première borne de conduction configurée pour recevoir une tension d'entrée et une deuxième borne de conduction connectée à une deuxième électrode de l'élément capacitif, - un deuxième interrupteur ayant une première borne de conduction configurée pour recevoir une tension continue et une deuxième borne de conduction connectée à la deuxième électrode de l'élément capacitif, et - un troisième interrupteur ayant une première borne de conduction configurée pour recevoir ladite tension continue et une deuxième borne de conduction connectée à la première entrée du convertisseur ; et un circuit de commande des interrupteurs configuré, lors d'une phase d'échantillonnage de la tension d'entrée, pour successivement : - mettre à l'état passant le troisième interrupteur, à l'état passant le premier interrupteur et à l'état bloqué le deuxième interrupteur, - mettre à l'état bloqué le troisième interrupteur alors que le premier interrupteur est à l'état passant et le deuxième interrupteur est à l'état bloqué, et - mettre à l'état bloqué le premier interrupteur et à l'état passant le deuxième interrupteur alors que le troisième interrupteur est à l'état bloqué. Selon un mode de réalisation, la tension continue a une valeur égale à (VNR+VPR)/2, avec VNR une tension minimale d'une dynamique de conversion du convertisseur analogique numérique et VPR une tension maximale de ladite dynamique de conversion. Selon un mode de réalisation, une valeur de capacité de l'élément capacitif est supérieure ou égale à une valeur Cmin définie par : Cmin =(Kb*Tmax*12)/(Qs*Qs), avec Kb la constante de Boltzmann, Tmax une température maximale de fonctionnement du convertisseur en Kelvin, et Qs un pas de quantification du convertisseur défini par : Qs = dyn/(Bit_nb)^2, avec dyn une amplitude en Volts d'une dynamique de conversion du convertisseur et Bit_nb le nombre de bits dudit signal numérique. Selon un mode de réalisation, le convertisseur comprend un comparateur ayant une première entrée connectée à la première entrée du convertisseur. Selon un mode de réalisation : le dispositif comprend un générateur de rampe configuré pour fournir des rampes à une deuxième entrée du convertisseur analogique numérique, chaque rampe présentant une succession de valeurs prédéterminées en escalier ; le comparateur du convertisseur analogique numérique comprend une deuxième entrée couplée à la deuxième entrée du convertisseur analogique numérique ; et le convertisseur analogique numérique comprend un convertisseur numérique analogique capacitif ayant une sortie connectée à la deuxième entrée du comparateur. Selon un mode de réalisation : chaque valeur prédéterminée de chaque rampe est déterminée par une combinaison correspondante d'états d'un ensemble de bits de poids forts ; le convertisseur analogique numérique comprend un interrupteur couplant sa deuxième entrée à la deuxième entrée du comparateur ; le convertisseur analogique numérique comprend un premier circuit configuré pour recevoir une sortie du comparateur ; le premier circuit est configuré, pendant une première phase de conversion analogique numérique où une desdites rampes est fournie à la deuxième entrée du convertisseur analogique numérique, pour : - détecter une commutation de la sortie du comparateur, - maintenir ledit interrupteur passant jusqu'à ladite détection et commuter ledit interrupteur à l'état bloqué suite à ladite détection, et - mémoriser les bits de poids forts correspondants à la valeur prédéterminée de la rampe ayant provoquée ladite commutation de la sortie du comparateur. Selon un mode de réalisation : le convertisseur numérique analogique comprend des éléments capacitifs ayant chacun une première électrode sélectivement couplée à une première tension de référence ou à une deuxième tension et une deuxième électrode couplée à la sortie du convertisseur numérique analogique, chacun desdits éléments capacitifs correspondant à un bit d'un ensemble de bits de poids faibles ; le premier circuit est configuré, pendant ladite première phase, pour coupler la première électrode de celui desdits éléments capacitifs qui correspond au plus fort des bits de poids faibles à la deuxième tension, la première électrode d'au moins un autre desdits éléments à la deuxième tension et les premières électrodes de tous les autres éléments capacitifs à la première tension de référence. Selon un mode de réalisation, le convertisseur numérique analogique comprend un élément capacitif supplémentaire connecté entre un premier noeud du convertisseur numérique analogique et la sortie du convertisseur numérique analogique, chacun desdits éléments capacitifs ayant sa deuxième électrode connectée audit premier noeud ou à ladite sortie, de préférence audit premier noeud. Selon un mode de réalisation, le premier circuit est configuré, après la commutation à l'état bloqué dudit interrupteur du convertisseur analogique numérique, pour : coupler la première électrode dudit au moins un autre desdits éléments capacitifs à la première tension de référence de sorte à provoquer un décalage sur la sortie dudit convertisseur numérique analogique ; puis, pendant une deuxième phase de conversion analogique numérique, commander le convertisseur numérique analogique pour déterminer par approximations successives lesdits bits de poids faibles ; et mémoriser les bits de poids faibles déterminés par approximations successives. Selon un mode de réalisation, le premier circuit est configuré pour fournir le signal numérique en assemblant les bits de poids forts mémorisés avec les bits de poids faibles mémorisés et en tenant compte dudit décalage. Selon un mode de réalisation, ledit décalage détermine une redondance entre les bits de poids forts mémorisés et les bits de poids faibles mémorisés, et le premier circuit est configuré, lors dudit assemblage, pour concaténer les bits de poids forts mémorisés et les bits de poids faibles mémorisés en tenant compte de ladite redondance. Selon un mode de réalisation, le circuit d'échantillonnage comprend en outre : un quatrième interrupteur ayant une première borne de conduction configurée pour recevoir lesdites rampes et une deuxième borne de conduction connectée à la deuxième électrode de l'élément capacitif du circuit d'échantillonnage ; et un cinquième interrupteur ayant une première borne de conduction configurée pour recevoir une tension de calibration et une deuxième borne de conduction connectée à la première électrode dudit élément capacitif. Selon un mode de réalisation, le circuit de commande des interrupteurs est configuré, lors d'une phase de calibration, pour : maintenir bloqués les premier, deuxième et troisième interrupteurs pendant toute la phase de calibration ; commuter à l'état bloqué le cinquième interrupteur alors qu'une première desdites rampes a une valeur donnée parmi lesdites valeurs prédéterminées et que le quatrième interrupteur est passant, puis commuter à l'état bloqué le quatrième interrupteur alors que la première rampe a une valeur égale à celle desdites valeurs prédéterminées qui suit immédiatement ladite valeur donnée ; et maintenir bloqués les quatrième et cinquième interrupteurs jusqu'à la fin de la première rampe et pendant une conversion analogique-numérique suivante mise en œuvre par le convertisseur analogique numérique. Un autre mode de réalisation prévoit un système de conversion de signaux analogiques, présents respectivement sur une pluralité de canaux, en des signaux numériques, le système comprenant, pour chaque canal, un dispositif tel que décrit ci-dessus pour le premier aspect et configuré pour recevoir le signal analogique dudit canal sur la première borne de conduction du premier interrupteur de son circuit d'échantillonnage. Un autre mode de réalisation prévoit un système de conversion de signaux analogiques, présents respectivement sur une pluralité de canaux, en des signaux numériques, le système comprenant, pour chaque canal, un dispositif tel que décrit ci-dessus pour le premier aspect et configuré pour recevoir le signal analogique dudit canal sur la première borne de conduction du premier interrupteur de son circuit d'échantillonnage, le générateur de rampe de chaque dispositif étant mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs. Dans un deuxième aspect, un mode de réalisation prévoit un dispositif comprenant : un convertisseur analogique numérique ayant une première entrée configurée pour recevoir un signal analogique à convertir et une deuxième entrée configurée pour recevoir des rampes de tension présentant chacune une succession de valeurs prédéterminées en escalier ; et un circuit d'échantillonnage comprenant : - un élément capacitif connecté entre la première entrée du convertisseur analogique numérique et un premier noeud, - un premier interrupteur connecté entre le premier noeud et un deuxième noeud configuré pour recevoir lesdites rampes de tension, et - un deuxième interrupteur connecté entre la première entrée du convertisseur analogique numérique et un troisième noeud configuré pour recevoir une tension de calibration. Selon un mode de réalisation, le dispositif comprend un circuit de commande des interrupteurs du circuit d'échantillonnage configuré, lors d'une phase de calibration, pour : commuter à l'état bloqué le deuxième interrupteur alors qu'une première desdites rampes a une valeur donnée parmi lesdites valeurs prédéterminées et que le premier interrupteur est passant, puis commuter à l'état bloqué le premier interrupteur alors que la première rampe a une valeur égale à celle desdites valeurs prédéterminées qui suit immédiatement ladite valeur donnée ; et maintenir bloqués les premier et deuxième interrupteurs jusqu'à la fin de la première rampe et pendant une conversion analogique-numérique suivante mise en œuvre par le convertisseur analogique numérique. Selon un mode de réalisation, le convertisseur analogique numérique comprend : un comparateur ayant une première entrée connectée à la première entrée du convertisseur analogique numérique ; un convertisseur numérique analogique ayant une sortie connectée à une deuxième entrée du comparateur ; et un interrupteur connecté entre la deuxième entrée du convertisseur analogique numérique et la deuxième entrée du comparateur. Selon un mode de réalisation : chaque valeur prédéterminée de chaque rampe est déterminée par une combinaison correspondante d'états d'un ensemble de bits de poids forts ; et le convertisseur numérique analogique comprend des premiers éléments capacitifs ayant chacun une première électrode sélectivement couplée à une première tension de référence ou à une deuxième tension et une deuxième électrode couplée à la sortie du convertisseur numérique analogique, chacun desdits éléments capacitifs correspondant à un bit d'un ensemble de bits de poids faibles. Selon un mode de réalisation, le convertisseur numérique analogique comprend un deuxième élément capacitif connecté entre un premier noeud du convertisseur numérique analogique et la sortie du convertisseur numérique analogique, chaque premier élément capacitif ayant sa deuxième électrode connectée audit premier noeud ou à ladite sortie, de préférence audit premier noeud. Selon un mode de réalisation : le dispositif comprend un premier circuit connecté à une sortie du comparateur ; et le premier circuit est configuré, pendant chaque conversion analogique numérique, pour : - détecter une commutation de la sortie du comparateur alors qu'une desdites rampes est fournie à la deuxième entrée du convertisseur analogique numérique, - maintenir l'interrupteur du convertisseur analogique numérique passant jusqu'à ladite détection, et commuter ledit interrupteur à l'état bloqué suite à ladite détection, - mémoriser les bits de poids forts correspondants à la valeur prédéterminée de la rampe ayant provoquée ladite commutation de la sortie du comparateur, et - après la commutation à l'état bloqué dudit interrupteur, pour commander le convertisseur numérique analogique pour déterminer par approximations successives lesdits bits de poids faibles, et - mémoriser les bits de poids faibles déterminés par approximations successives. Selon un mode de réalisation, le premier circuit est configuré, pendant chaque conversion analogique numérique, pour : coupler, au moins jusqu'à la commutation dudit interrupteur à l'état bloqué, la première électrode de celui desdits éléments capacitifs qui correspond au plus fort des bits de poids faibles à la deuxième tension, la première électrode d'au moins un autre desdits éléments capacitifs à la deuxième tension et les premières électrodes de tous les autres éléments capacitifs à la première tension de référence ; puis coupler, avant la mise en œuvre desdites approximations successives, la première électrode dudit au moins un autre desdits éléments capacitifs à la première tension de référence de sorte à provoquer un décalage sur la sortie dudit convertisseur numérique analogique. Selon un mode de réalisation, le premier circuit est configuré pour fournir un signal numérique en assemblant les bits de poids forts mémorisés avec les bits de poids faibles mémorisés et en tenant compte dudit décalage. Selon un mode de réalisation, le circuit d'échantillonnage comprend en outre : - un troisième interrupteur connecté entre le premier noeud et une entrée du dispositif configurée pour recevoir une tension d'entrée, - un quatrième interrupteur connecté entre le premier noeud et un quatrième noeud configuré pour recevoir une tension continue, et - un cinquième interrupteur connecté entre la première entrée du convertisseur analogique numérique et le quatrième noeud. Selon un mode de réalisation : le circuit d'échantillonnage comprend en outre : - un troisième interrupteur connecté entre le premier noeud et une entrée du dispositif configurée pour recevoir une tension d'entrée, - un quatrième interrupteur connecté entre le premier noeud et un quatrième noeud configuré pour recevoir une tension continue, et - un cinquième interrupteur connecté entre la première entrée du convertisseur analogique numérique et le quatrième noeud ; et le circuit de commande des interrupteurs du circuit d'échantillonnage est en outre configuré, lors d'une phase d'échantillonnage de la tension d'entrée, pour successivement : - mettre à l'état passant le cinquième interrupteur, à l'état passant le troisième interrupteur et à l'état bloqué le quatrième interrupteur, - mettre à l'état bloqué le cinquième interrupteur alors que le troisième interrupteur est à l'état passant et le quatrième interrupteur est à l'état bloqué, et - mettre à l'état bloqué le troisième interrupteur et à l'état passant le quatrième interrupteur alors que le cinquième interrupteur est à l'état bloqué. Selon un mode de réalisation, le circuit de commande des interrupteurs du circuit d'échantillonnage est en outre configuré, pendant toute la durée de ladite phase de calibration, pour maintenir ouverts les troisième, quatrième et cinquième interrupteurs. Selon un mode de réalisation, le dispositif comprend un générateur de rampe configuré pour fournir lesdites rampes à la deuxième entrée du convertisseur analogique numérique. Un autre mode de réalisation prévoit un système de conversion de signaux analogiques présents respectivement sur une pluralité de canaux, en des signaux numériques, le système comprenant, pour chaque canal, un dispositif tel que décrit ci-dessus pour le deuxième aspect, l'entrée dudit dispositif étant configurée pour recevoir le signal analogique. Selon un mode de réalisation, le générateur de rampe de chaque dispositif est mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs. Dans un troisième aspect, un mode de réalisation prévoit un dispositif comprenant : un convertisseur analogique numérique ayant une première entrée configurée pour recevoir un signal analogique à convertir ; et un générateur configuré pour fournir des rampes à une deuxième entrée du convertisseur analogique numérique, le convertisseur analogique numérique comprenant : - un comparateur ayant une première entrée connectée à la première entrée du convertisseur analogique numérique, - un convertisseur numérique analogique capacitif ayant une sortie connectée à une deuxième entrée du comparateur, et - un interrupteur connecté entre la deuxième entrée du comparateur et la deuxième entrée du convertisseur analogique numérique. Selon un mode de réalisation : chacune desdites rampes présente une succession de valeurs prédéterminées en escalier, chacune associée à une combinaison correspondante d'états d'un ensemble de bits de poids forts ; et le convertisseur numérique analogique comprend des éléments capacitifs ayant chacun une première électrode sélectivement couplée à une première tension de référence ou à une deuxième tension et une deuxième électrode couplée à la sortie du convertisseur numérique analogique, chacun desdits éléments capacitifs correspondant à un bit d'un ensemble de bits de poids faibles. Selon un mode de réalisation, le convertisseur numérique analogique comprend un élément capacitif supplémentaire connecté entre un premier noeud du convertisseur numérique analogique et la sortie du convertisseur numérique analogique, chacun desdits éléments capacitifs ayant sa deuxième électrode connectée audit premier noeud ou à ladite sortie, de préférence audit premier noeud. Selon un mode de réalisation : le convertisseur analogique numérique comprend un premier circuit couplé à la sortie du comparateur ; le premier circuit est configuré, lors d'une première phase de conversion analogique numérique où une desdites rampes est reçue par la deuxième entrée du convertisseur analogique numérique, pour : - détecter une commutation de la sortie du comparateur, - maintenir ledit interrupteur à l'état passant jusqu'à ladite détection, et commuter ledit interrupteur à l'état bloqué suite à ladite détection, - coupler la première électrode de celui desdits éléments capacitifs qui correspond au plus fort des bits de poids faibles à la deuxième tension, la première électrode, la première électrode d'au moins un autre desdits éléments capacitifs à la deuxième tension et les premières électrodes de tous les autres desdits éléments capacitifs à la première tension de référence, au moins jusqu'à la commutation à l'état bloqué dudit interrupteur, et - mémoriser les bits de poids forts correspondants à la valeur prédéterminée de la rampe ayant provoquée ladite commutation de la sortie du comparateur ; et le premier circuit est configuré, après la commutation à l'état bloqué dudit interrupteur, pour : - coupler la première électrode dudit au moins un autre desdits éléments capacitifs à la première tension de référence de sorte à provoquer un décalage sur la sortie dudit convertisseur numérique analogique, puis - pendant une deuxième phase de conversion analogique numérique, commander le convertisseur numérique analogique pour déterminer par approximations successives lesdits bits de poids faibles, et - mémoriser les bits de poids faibles déterminés par approximations successives. Selon un mode de réalisation, le premier circuit est configuré, après ladite deuxième phase de conversion, pour fournir un signal numérique de sortie du convertisseur analogique numérique en assemblant les bits de poids forts mémorisés avec les bits de poids faibles mémorisés et en tenant compte dudit décalage. Selon un mode de réalisation, ledit décalage détermine une redondance entre les bits de poids forts mémorisés et les bits de poids faibles mémorisés, et le premier circuit est configuré, lors dudit assemblage, pour concaténer les bits de poids forts mémorisés et les bits de poids faibles mémorisés et en tenant compte de ladite redondance. Selon un mode de réalisation, une dynamique de conversion du convertisseur analogique numérique s'étend d'une tension basse VNR à une tension haute VPR, chaque deux valeurs prédéterminées successives étant séparées par un pas égal à (VPR-VNR)/(2^MSB_nb), avec MSB_nb un nombre total de bits de l'ensemble de bits de poids forts. Selon un mode de réalisation, la première tension de référence est supérieure à la deuxième tension, la deuxième tension est égale à la tension basse VNR et une dynamique de sortie du convertisseur numérique analogique est supérieure ou égale au pas de rampe. Selon un mode de réalisation : le dispositif comprend en outre un circuit d'échantillonnage ; et le circuit d'échantillonnage comprend : - un premier élément capacitif ayant une première électrode connectée à la première entrée du convertisseur analogique numérique, - un premier interrupteur ayant une première borne de conduction configurée pour recevoir une tension d'entrée et une deuxième borne de conduction connectée à une deuxième électrode du premier élément capacitif, - un deuxième interrupteur ayant une première borne de conduction configurée pour recevoir une tension continue et une deuxième borne de conduction connectée à la deuxième électrode du premier élément capacitif, et - un troisième interrupteur ayant une première borne de conduction configurée pour recevoir ladite tension continue et une deuxième borne de conduction connectée à la première entrée du convertisseur analogique numérique. Selon un mode de réalisation, le dispositif comprend un circuit de commande des interrupteurs du circuit d'échantillonnage configuré, lors d'une phase d'échantillonnage de la tension d'entrée, pour successivement : - mettre à l'état passant le troisième interrupteur, à l'état passant le premier interrupteur et à l'état bloqué le deuxième interrupteur, - mettre à l'état bloqué le troisième interrupteur alors que le premier interrupteur est à l'état passant et le deuxième interrupteur est à l'état bloqué, et - mettre à l'état bloqué le premier interrupteur et à l'état passant le deuxième interrupteur alors que le troisième interrupteur est à l'état bloqué. Selon un mode de réalisation, la tension continue a une valeur égale à (VNR+VPR)/2. Selon un mode de réalisation, le circuit d'échantillonnage comprend en outre : un quatrième interrupteur ayant une première borne de conduction configurée pour recevoir lesdites rampes et une deuxième borne de conduction connectée à la deuxième électrode du premier élément capacitif ; et un cinquième interrupteur ayant une première borne de conduction configurée pour recevoir une tension de calibration et une deuxième borne de conduction connectée à la première électrode dudit premier élément capacitif. Selon un mode de réalisation, le circuit de commande des interrupteurs du circuit d'échantillonnage est configuré, lors d'une phase de calibration, pour : maintenir bloqués les premier, deuxième et troisième interrupteurs pendant toute la phase de calibration ; commuter à l'état bloqué le cinquième interrupteur alors qu'une première desdites rampes a une valeur donnée parmi lesdites valeurs prédéterminées et que le quatrième interrupteur est passant, puis commuter à l'état bloqué le quatrième interrupteur alors que la première rampe a une valeur égale à celle desdites valeurs prédéterminées qui suit immédiatement ladite valeur donnée ; et maintenir bloqués les quatrième et cinquième interrupteurs jusqu'à la fin de la première rampe et pendant une conversion analogique-numérique suivante mise en œuvre par le convertisseur analogique numérique. Un autre mode de réalisation prévoit un système de conversion de signaux analogiques, présents respectivement sur une pluralité de canaux, en des signaux numériques, le système comprenant, pour chaque canal : un dispositif tel que décrit ci-dessus pour le troisième aspect ayant la première entrée de son convertisseur analogique numérique configurée pour recevoir le signal analogique dudit canal, le générateur de rampe de chaque dispositif étant mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs ; ou un dispositif tel que décrit ci-dessus pour le troisième aspect ayant la première borne de conduction du premier interrupteur de son circuit d'échantillonnage configurée pour recevoir le signal analogique dudit canal, le générateur de rampe de chaque dispositif étant mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs. Dans un quatrième aspect, un mode de réalisation prévoit un dispositif comprenant un convertisseur analogique numérique ayant une première entrée configurée pour recevoir un signal analogique à convertir, le convertisseur analogique numérique comprenant : - un comparateur ayant une première entrée connectée à la première entrée du convertisseur analogique numérique, et - un convertisseur numérique analogique capacitif ayant une sortie connectée à une deuxième entrée du comparateur, le convertisseur numérique analogique comprenant : des premiers éléments capacitifs ayant chacun une première électrode sélectivement couplée à une première tension de référence ou à une deuxième tension et une deuxième électrode couplée à la sortie du convertisseur numérique analogique ; et un deuxième élément capacitif connecté entre un premier noeud du convertisseur numérique analogique et la sortie du convertisseur numérique analogique, chaque premier élément capacitif ayant sa deuxième électrode connectée audit premier noeud ou à ladite sortie. Selon un mode de réalisation, les premiers éléments capacitifs ont tous leurs premières électrodes connectées au premier noeud. Selon un mode de réalisation, le convertisseur numérique analogique comprend un commutateur couplant sélectivement le premier noeud du convertisseur numérique analogique à une tension de réinitialisation du convertisseur numérique analogique. Selon un mode de réalisation, le deuxième élément capacitif est mis en œuvre par une condensateur de type métal-isolant-métal ou métal-oxyde-métal reposant sur une couche semiconductrice, une électrode du condensateur la plus proche de la couche semiconductrice étant connectée au premier noeud du convertisseur numérique analogique. Selon un mode de réalisation, le convertisseur analogique numérique comprend en outre un interrupteur connecté entre la deuxième entrée du comparateur et une deuxième entrée du convertisseur analogique numérique, le dispositif comprenant en outre un générateur configuré pour fournir des rampes à la deuxième entrée du convertisseur analogique numérique. Selon un mode de réalisation : chacun des premiers éléments capacitifs correspond à un bit d'un ensemble de bits de poids faibles ; et chacune desdites rampes présente une succession de valeurs prédéterminées en escalier, chacune associée à une combinaison correspondante d'états d'un ensemble de bits de poids forts. Selon un mode de réalisation : le convertisseur analogique numérique comprend un premier circuit couplé à la sortie du comparateur ; le premier circuit est configuré, lors d'une première phase de conversion analogique numérique où une desdites rampes est reçue par la deuxième entrée du convertisseur analogique numérique, pour : - détecter une commutation de la sortie du comparateur, - maintenir ledit interrupteur à l'état passant jusqu'à ladite détection, et commuter ledit interrupteur à l'état bloqué suite à ladite détection, - coupler pour coupler la première électrode de celui desdits éléments capacitifs qui correspond au plus fort des bits de poids faibles à la deuxième tension, la première électrode d'au moins un autre desdits premiers éléments capacitif à la deuxième tension et les premières électrodes de tous les autres premiers éléments capacitifs à la première tension de référence, au moins jusqu'à la commutation à l'état bloqué dudit interrupteur, et - mémoriser les bits de poids forts correspondants à la valeur prédéterminée de la rampe ayant provoquée ladite commutation de la sortie du comparateur ; et le premier circuit est configuré, après la commutation à l'état bloqué dudit interrupteur, pour : - coupler la première électrode dudit au moins un autre desdits premiers éléments capacitifs à la première tension de référence de sorte à provoquer un décalage sur la sortie dudit convertisseur numérique analogique, puis - pendant une deuxième phase de conversion analogique numérique, commander le convertisseur numérique analogique pour déterminer par approximations successives lesdits bits de poids faibles, et - mémoriser les bits de poids faibles déterminés par approximations successives. Selon un mode de réalisation, le premier circuit est configuré, après ladite deuxième phase de conversion, pour fournir un signal numérique de sortie du convertisseur analogique numérique en assemblant les bits de poids forts mémorisés avec les bits de poids faibles mémorisés et en tenant compte dudit décalage. Selon un mode de réalisation, ledit décalage détermine une redondance entre les bits de poids forts mémorisés et les bits de poids faibles mémorisés, et le premier circuit est configuré, lors dudit assemblage, pour concaténer les bits de poids forts mémorisés et les bits de poids faibles mémorisés en tenant compte de ladite redondance. Selon un mode de réalisation : le dispositif comprend en outre un circuit d'échantillonnage ; et le circuit d'échantillonnage comprend : - un élément capacitif ayant une première électrode connectée à la première entrée du convertisseur analogique numérique, - un premier interrupteur ayant une première borne de conduction configurée pour recevoir une tension d'entrée et une deuxième borne de conduction connectée à une deuxième électrode dudit élément capacitif, - un deuxième interrupteur ayant une première borne de conduction configuré pour recevoir une tension continue et une deuxième borne de conduction connectée à la deuxième électrode dudit élément capacitif, et - un troisième interrupteur ayant une première borne de conduction configurée pour recevoir ladite tension continue et une deuxième borne de conduction connectée à la première entrée du convertisseur analogique numérique. Selon un mode de réalisation, le circuit d'échantillonnage comprend en outre : - un quatrième interrupteur ayant une première borne de conduction configurée pour recevoir lesdites rampes et une deuxième borne de conduction connectée à la deuxième électrode de l'élément capacitif du circuit d'échantillonnage, et - un cinquième interrupteur ayant une première borne de conduction configurée pour recevoir une tension de calibration et une deuxième borne de conduction connectée à la première électrode dudit élément capacitif. Selon un mode de réalisation, le dispositif comprend un circuit de commande du circuit d'échantillonnage configuré, lors d'une phase d'échantillonnage de la tension d'entrée, pour successivement : - mettre à l'état passant le troisième interrupteur, à l'état passant le premier interrupteur et à l'état bloqué le deuxième interrupteur, - mettre à l'état bloqué le troisième interrupteur alors que le premier interrupteur est à l'état passant et le deuxième interrupteur est à l'état bloqué, et - mettre à l'état bloqué le premier interrupteur et à l'état passant le deuxième interrupteur alors que le troisième interrupteur est à l'état bloqué. Selon un mode de réalisation, le circuit de commande est configuré, lors d'une phase de calibration, pour : maintenir bloqués les premier, deuxième et troisième interrupteurs pendant toute la phase de calibration ; commuter à l'état bloqué le cinquième interrupteur alors qu'une première desdites rampes a une valeur donnée parmi lesdites valeurs prédéterminées et que le quatrième interrupteur est passant, puis commuter à l'état bloqué le quatrième interrupteur alors que la première rampe a une valeur égale à celle desdites valeurs prédéterminées qui suit immédiatement ladite valeur donnée ; et maintenir bloqués les quatrième et cinquième interrupteurs jusqu'à la fin de la première rampe et pendant une conversion analogique numérique suivante mise en œuvre par le convertisseur analogique numérique. Un autre mode de réalisation prévoit un système de conversion de signaux analogiques présents respectivement sur une pluralité de canaux, en des signaux numériques, le système comprenant, pour chaque canal : - un dispositif tel que décrit ci-dessus pour le quatrième aspect et ayant la première entrée de son convertisseur analogique numérique configurée pour recevoir le signal analogique dudit canal, le générateur de rampe de chaque dispositif étant mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs ; ou - un dispositif tel que décrit ci-dessus pour le quatrième aspect et ayant la première borne de conduction du premier interrupteur de son circuit d'échantillonnage configurée pour recevoir le signal analogique dudit canal, le générateur de rampe de chaque dispositif étant mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente, sous la forme de blocs, un mode de réalisation d'un dispositif configuré pour mettre en œuvre une conversion analogique numérique ; la FIG. 2 représente, de manière plus détaillée qu'en FIG. 1 , un exemple de mode de réalisation d'un bloc de la FIG. 1 ; la FIG. 3 représente une variante de réalisation du bloc décrit en relation avec la FIG. 2 ; la FIG. 4 représente, de manière plus détaillée qu'en FIG. 1 , un exemple de mode de réalisation d'un autre bloc de la FIG. 1 ; la FIG. 5 représente une variante de réalisation du bloc décrit en relation avec la FIG. 4 ; et la FIG. 6 représente, sous la forme de blocs, un exemple d'un mode de réalisation d'un système électronique comprenant une pluralité de dispositifs tel que décrit en relation avec la FIG. 1 . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les circuits et applications connus dans lesquels au moins un dispositif de conversion analogique numérique est mis en œuvre n'ont pas été détaillés, les modes de réalisation et variantes décrits ci-après étant compatibles avec ces circuits et applications connus. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la suite de la description, sauf indication contraire, la tension d'un noeud correspond au potentiel de ce noeud référencé à la masse GND. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 représente, sous la forme de blocs, un mode de réalisation d'un dispositif 1 configuré pour mettre en œuvre une conversion analogique numérique. Le dispositif 1 comprend un convertisseur analogique numérique 100 (délimité par des traits en pointillés en FIG. 1 ). Le convertisseur ou circuit 100 comprend une entrée 101. L'entrée 101 est configurée pour recevoir un signal analogique sigi, de préférence une tension, à convertir. Le dispositif 1 comprend en outre un générateur de rampe 103 (bloc "R_Gen"). Le générateur 103 est configuré pour fournir des rampes VR à une entrée 105 du convertisseur 100. Par exemple, le générateur 103 comprend une sortie 107 couplée, de préférence connectée, à l'entrée 105 du convertisseur 100. Les rampes VR sont, par exemple, des rampes de tension. Les rampes VR sont, par exemple, toutes identiques. Par exemple, les rampes VR sont décroissantes, bien que dans d'autres exemples ces rampes VR puissent être croissantes. A titre d'exemple, les rampes VR ont une valeur ou tension maximale VPR et une valeur ou tension minimale VNR. Les valeurs VPR et VNR définissent, par exemple, la dynamique de conversion du dispositif 1. Par exemple, le dispositif 1 peut convertir, sans saturer, le signal sigi en un signal numérique sigi_num tant que le signal sigi a une valeur dans une plage allant de VPR inclus à VNR inclus, c'est à dire tant que le signal sigi est dans la dynamique de conversion du dispositif 1. La tension VPR est, par exemple, supérieure à la tension VNR. A titre d'exemple, le générateur de rampe 103 comprend une entrée 109 configurée pour recevoir la tension continue VPR et une entrée 111 configurée pour recevoir la tension continue VNR. Bien que cela ne soit pas illustré en FIG. 1 , les tensions VPR et VNR sont, par exemple, fournies par des générateurs de tension respectifs d'un système comprenant un ou plusieurs dispositif 1. Les rampes VR présentent chacune une succession de valeurs prédéterminées en escalier. Chaque valeur prédéterminée des rampes VR est associée à une combinaison correspondante d'états de bits de poids forts, ou, dit plus simplement, à des bits de poids forts. Par exemple, le générateur 103 est commandé par signal numérique ctrl1. Le signal ctrl1 est, par exemple, reçu par une entrée 131 du générateur 103. Par exemple, l'ensemble de bits de poids forts comprend, au total, un nombre MSB_nb de bits. Dans ce cas, le pas (ou palier) entre deux valeurs successives de chaque rampe VR est égal à (VPR-VNR)/(2^MSB_nb). En outre, chaque rampe VR prend alors 2^MSB_nb valeurs prédéterminées. Le nombre MSB_nb et les tensions VPR et VNR déterminent une plage de recherche de chaque rampe VR. Le générateur 103 est par exemple commandé par un circuit 141 (bloc "NUM") du dispositif 1. Le circuit 141 est, par exemple, configuré pour fournir le signal ctrl1. A titre d'exemple, le circuit 141 comprend une sortie 145 configurée pour fournir le signal ctrl1, la sortie 145 étant couplée, de préférence connectée, à une entrée 131 du circuit 103. Le circuit 141 est un circuit numérique. Le circuit 141 est, par exemple, cadencé par un signal d'horloge clk. Par exemple, le circuit 141 comprend une entrée 143 configurée pour recevoir le signal clk. A titre d'exemple, le signal ctrl1 est mis à jour sur les fronts montants du signal clk, de sorte que, pendant chaque rampe VR, la valeur prédéterminée courante de la rampe VR est mise à jour à chaque front montant du signal clk. A titre d'exemple, le circuit 141 comprend une entrée 147 configuré pour recevoir un signal start, par exemple un signal binaire, de requête d'une conversion analogique numérique du signal sigi par le dispositif 1. Par exemple, lorsque le signal start est dans un premier état binaire, correspondant par exemple à un niveau haut du signal start, le dispositif 1 est dans une phase d'initialisation d'une conversion analogique numérique, cette conversion analogique numérique démarrant par exemple avec la commutation à un deuxième état binaire du signal start, correspondant par exemple à un niveau bas. A titre d'exemple, pendant le premier état binaire du signal start, le générateur 103 initialise sa sortie 107 à VPR (rampes VR décroissantes) ou à VPN (rampes VR croissantes), sous le contrôle du signal ctrl1, voir directement sous le contrôle du signal start. Le convertisseur 100 comprend un comparateur 113 (bloc "CMP"). Le comparateur 113 a une entrée 115, une entrée 117 et une sortie 119. La sortie 119 fournit un bit cmp_out dans un premier état lorsque l'entrée 117 a une valeur supérieure à celle de l'entrée 115, et dans un deuxième état lorsque l'entrée 117 a une valeur inférieure à celle de l'entrée 115. A titre d'exemple, le comparateur 113 est cadencé par le signal d'horloge clk, le comparateur 113 étant par exemple sensible (ou actif) sur un deuxième type de fronts du signal clk, par exemple les fronts descendants. Dit autrement, le comparateur 113 met sa sortie 119 à jour en fonction de l'état de ses entrées 117 et 115 à chaque front du deuxième type du signal clk. L'entrée 115 du comparateur 113 est connectée à l'entrée 101 du convertisseur. L'entrée 115 reçoit donc le signal sigi à convertir. Le convertisseur 100 comprend en outre un convertisseur numérique analogique 121 (bloc "DAC"). Le convertisseur 121 est de type capacitif. Le convertisseur 121 a une sortie 123 configurée pour fournir un signal analogique de sortie du convertisseur 123, la sortie 123 étant connectée à l'entrée 117 du comparateur 113. L'entrée 117 du comparateur est en outre couplée à l'entrée 105 du convertisseur 100 par un interrupteur IT du convertisseur 100. Par exemple, l'interrupteur IT a une première borne de conduction connectée à l'entrée 117 et à la sortie 123, et une deuxième borne de conduction connectée à l'entrée 105. Le convertisseur numérique analogique 121 comprend des éléments capacitifs, par exemple un nombre LSB_nb d'éléments capacitifs. Chacun des LSB_nb éléments capacitifs a une première électrode sélectivement couplée à une VPD tension ou à une tension VND et une deuxième électrode couplée à la sortie 123 du convertisseur 121. La tension VPD est, par exemple, supérieure à la tension VND, cette dernière étant, par exemple, égale à la tension VNR. Chacun des LSB_nb éléments capacitifs correspond à un bit d'un ensemble de bits de poids faibles. L'ensemble de bits de poids faibles comprend LSB_nb bits de poids faibles au total. Plus exactement, chacun des LSB_nb éléments capacitif correspond à un des LSB_nb bits de poids faibles qui est dans un premier état lorsque la première électrode de l'élément capacitif correspondant est couplé à la tension VPD, et dans un deuxième état lorsque la première électrode de l'élément capacitif correspondant est couplé à la tension VND. A titre d'exemple, les tensions VPD et VND sont reçues par des entrées respectives 125 et 127 du convertisseur 121. Les tensions VPD et VND déterminent la dynamique de sortie du convertisseur 121. Selon un mode de réalisation, la dynamique de sortie du convertisseur 121 est au moins égale au pas des rampes VR, par exemple égale à deux pas de rampe VR. Les tensions VPD et VND déterminent une plage de recherche par approximations successives. Le convertisseur 100 comprend un circuit 133 (bloc "NUMi"). Le circuit 133 est un circuit numérique cadencé par le signal clk. Par exemple, le circuit 133 est actif ou sensible sur le premier type de fronts du signal clk, par exemple sur les fronts montants du signal clk. Par exemple, le circuit 133 comprend une entrée 135 configurée pour recevoir le signal clk. A titre d'exemple, lors d'une phase d'initialisation du dispositif 1, par exemple commandée par le signal start, le circuit 133 est également dans une phase d'initialisation. A titre d'exemple, bien que cela ne soit pas représenté en FIG. 1 , le circuit 133 reçoit le signal start. A titre d'autre exemple, le circuit reçoit un signal de commande indiquant l'état du signal start et commandant donc une initialisation du circuit 133 lorsque le signal start commande une initialisation du dispositif 1. Le circuit 133 est un circuit de commande du convertisseur 100. Le circuit 133 est couplé à la sortie 119 du comparateur 113, de manière à recevoir le bit cmp_out de sortie du comparateur. Par exemple, le circuit 133 comprend une entrée 137 couplée, de préférence connectée, à la sortie 119 du comparateur 113. Le circuit 133 est configuré pour commander l'interrupteur IT. Par exemple, le circuit 133 comprend une sortie 139 configurée pour fournir un signal de commande ctrl2 à l'interrupteur IT, la sortie 139 étant couplée, de préférence connectée, à une borne de commande de l'interrupteur IT. Plus particulièrement, lors d'une première phase d'une conversion analogique numérique du signal sigi par le dispositif 1, alors qu'une rampe VR est fournie à l'entrée 105 du convertisseur 100, le circuit 133 est configuré pour commuter à l'état passant l'interrupteur IT au début de la rampe VR, par exemple pendant une phase d'initialisation de la conversion analogique numérique, et pour commuter l'interrupteur IT à l'état bloqué suite à la détection d'une commutation du signal cmp_out. En outre, suite à la détection de la commutation du signal cmp_out, le circuit 133 est configuré pour mémoriser les MSB_nb bits de poids forts correspondants à la valeur prédéterminée de la rampe VR qui a provoqué la commutation du signal cmp_out, c'est à dire pour mémoriser la combinaison d'états des MSB_nb bits de poids fort correspondants à cette valeur prédéterminée. A titre d'exemple, pour savoir quand commence une rampe VR et quels sont les MSB_nb bits de poids forts correspondants à la valeur prédéterminée courante de la rampe VR qui est présente sur l'entrée 105 du convertisseur, par exemple pour être en mesure de mémoriser les MSB_nb bits de poids forts correspondants à la valeur prédéterminée de la rampe VR ayant provoquée la commutation de la sortie 119 du comparateur 113, le circuit 133 reçoit un signal ctrl3 du circuit 141. Par exemple, le circuit 141 a une sortie 151 configurée pour fournir le signal ctrl3, la sortie 151 étant par exemple couplée, de préférence connectée, à une entrée 153 du circuit 133. Le signal ctrl3 est un signal indiquant à quel moment de la conversion analogique numérique se trouve le dispositif 1. Par exemple, le signal ctrl3 est un signal de sortie d'un compteur (non représenté en FIG. 1 ) du circuit 141, qui est initialisé au début de chaque conversion analogique numérique, par exemple pendant une phase d'initialisation de la conversion analogique numérique, et qui est incrémenté à chaque période du signal clk, par exemple à chaque front descendant du signal clk. De préférence, le compteur est un compteur gray présentant moins de bruit numérique qu'un compteur classique. Le circuit 133 est en outre configuré pour commander le convertisseur numérique analogique 121. Par exemple, le circuit 133 commande le circuit 121 au moyen d'un signal DAC_ctrl. Par exemple, le circuit 133 comprend une sortie 155 configurée pour fournir le signal DAC_ctrl, la sortie 155 étant couplée, par exemple connectée, à une entrée 157 du circuit 121. Pendant la première phase d'une conversion analogique numérique correspondant à la réception d'une rampe VR par l'entrée 105 du convertisseur 100, par exemple dès début de la rampe VR et au moins jusqu'à l'ouverture de l'interrupteur IT, le circuit 133 commande le circuit 121 de sorte que les premières électrodes des LSB_nb éléments capacitifs du circuit 121 soient couplées à la tension VPD à l'exception des premières électrodes des éléments capacitifs correspondant au plus fort et au deuxième plus fort des LSB_nb bits de poids faible qui sont couplés à la tension VND. Après la commutation de l'interrupteur IT à l'état bloqué et avant une deuxième phase de la conversion analogique numérique, par exemple entre la première phase et la deuxième phase, le circuit 133 commande le convertisseur 121 de manière à décaler la tension sur la sortie 123 du convertisseur 121. Ce décalage est configuré pour créer une redondance entre la plage de recherche de la rampe VR et la plage de recherche par approximations successives, les approximations successives étant mises en œuvre pendant la deuxième phase de la conversion analogique numérique, au moyen du convertisseur 121, du comparateur 113 et du circuit 133. Pour mettre en œuvre ce décalage, après la commutation de l'interrupteur IT à l'état bloqué et avant la deuxième phase de la conversion analogique numérique, le circuit 133 commande le convertisseur 121 de sorte que chacun des LSB_nb éléments capacitifs ait sa première électrode couplée à la tension VPD, à l'exception de la première électrode de l'élément capacitif correspondant au plus fort des LSB_nb bits de poids faibles qui reste couplée à la tension VND. Dit autrement, le circuit 133 commande le convertisseur 121 de sorte que la tension à laquelle est couplée la première électrode de l'élément capacitif correspondant au deuxième plus fort des LSB_nb commute de la tension VND à la tension VPD.. Après la mise en œuvre de ce décalage, les LSB_nb éléments capacitifs du convertisseur 121 ont tous leurs premières électrodes couplées à la même tension VPD, cette tension étant dite tension de référence du convertisseur 121, à l'exception de la première électrode de l'élément capacitif correspondant au plus fort des LSB_nb bits de poids faibles qui est couplée à la tension VND. A titre d'exemple, lorsque la dynamique du convertisseur 121 est égale à deux pas de rampe VR, le décalage est alors d'un demi pas de rampe. Pendant la deuxième phase de conversion analogique numérique, le circuit 133 commande le convertisseur 121, sur la base de l'état du signal cmp_out, pour déterminer par approximations successives les LSB_nb bits de poids faibles, c'est à dire la combinaison d'états des LSB_nb bits de poids faibles correspondant à la tension sur la sortie 123 du circuit 121 qui est la plus proche de la tension sigi. Ces bits de poids faibles sont ensuite mémorisés par le circuit 133. La mise en œuvre de la conversion analogique numérique par approximations successives est à la portée de la personne du métier. Pendant la deuxième phase de conversion analogique numérique, l'interrupteur IT est maintenu à l'état ouvert par le circuit 133. A titre d'exemple, pendant la deuxième phase de conversion analogique numérique, le signal DAC_ctrl, et donc la tension sur la sortie 123 du convertisseur 121, sont mis à jour sous le contrôle du circuit 133 à chaque période du signal clk, par exemple à chaque front d'un premier type du signal clk, par exemple à chaque front montant du signal clk. A la fin de la deuxième phase de conversion analogique numérique, selon un mode de réalisation, le circuit 133 est configuré pour assembler les MSB_nb bits de poids forts mémorisés pendant la première phase avec les LSB_nb bits de poids faibles mémorisés pendant la deuxième phase. Cet assemblage est mis en œuvre en tenant compte du décalage opéré sur la sortie 123 du convertisseur 121 avant la mise en œuvre de la deuxième phase de la conversion analogique numérique. Le circuit 133 fournit alors le signal numérique sigi_num qui correspond à, ou est représentatif de, cet assemblage de bits. Le signal sigi_num est, par exemple, le signal numérique de sortie du convertisseur 100, et est, par exemple, fourni par une sortie 126 du circuit 133, la sortie 126 étant par exemple connectée à une sortie 128 du dispositif 1. Selon un mode de réalisation, cet assemblage de bits consiste à concaténer les MSB_nb bits de poids forts mémorisés avec les LSB_nb bits de poids faibles mémorisés en tenant compte du décalage opéré précédemment sur la sortie 123 du convertisseur 121, c'est à dire en tenant compte de la redondance entre la plage de recherche de chaque rampe VR et la plage de recherche par approximation successives, ou, dit encore autrement, en tenant compte de la redondance entre les MSB_nb bits de poids forts mémorisés et les LSB_nb bits de poids faibles mémorisés. Le signal sigi_num est alors un signal numérique comprenant, par exemple, MSB_nb + LSB_nb – 1 bits. A titre d'exemple, en reprenant l'exemple ci-dessus où le décalage est d'un demi pas de rampe VR et la dynamique de sortie du convertisseur 121 est de deux pas de rampe VR, l'assemblage des bits de poids forts mémorisés avec les bits de poids faibles mémorisés consiste à concaténer les LSB_nb bits de poids faibles mémorisés, à l'exception du plus fort, avec les MSB_nb bits de poids forts mémorisés auxquels a été ajouté le plus fort des bits de poids faibles, puis à soustraire, à cette concaténation de bits, un bit ayant un poids juste inférieur à celui du plus fort des bits de poids faibles. A titre d'exemple, on considère que : - MSB_nb est égal à 6, - LSB_nb est égal à 9, - les MSB_nb bits de poids forts correspondent au code "010101", c'est à dire à la valeur décimale 21, - les LSB_nb bits de poids faibles correspondent au code "100000001", c'est à dire à la valeur décimale 257. Dans cet exemple, le bit le plus forts des LSB_nb bits de poids faibles mémorisés est '1', et est ajouté au code des MSB_nb bits de poids forts mémorisés, ce qui donne un premier code intermédiaire "010110". Ce premier code intermédiaire "010110" est concaténé avec le code des LSB_nb bits de poids faibles mémorisés à l'exception du plus fort, c'est à dire avec le code "00000001", ce qui donne un deuxième code intermédiaire "01011000000001". On soustrait ensuite à ce deuxième code intermédiaire un bit ayant un poids juste inférieur à celui du plus fort des bits de poids faibles, c'est à dire un bit de poids LSB_nb-2 égal à 7 dans cet exemple, et on obtient le code final "01010110000001" qui correspond à la valeur décimale 5505, le signal sigi_num étant par exemple égal à ce code final. Dit autrement, en décimal, cela revient à mettre en œuvre le calcul suivant (val_MSB*2^(LSB_nb - 1)) + val_LSB – 2^(LSB_nb - 2), avec val_MSB la valeur décimale correspondant aux MSB_nb bits de poids forts mémorisés, et val_LSB la valeur décimale correspondant aux LSB_nb bits de poids faibles mémorisés, ce qui revient à 21*256 + 257 – 128 = 5505. Dans le dispositif 1, la valeur prédéterminée de la rampe VR ayant provoquée la commutation du signal cmp_out est donc stockée directement sur la sortie du convertisseur 121 suite à l'ouverture de l'interrupteur IT, puis la tension de sortie du convertisseur 121 est décalée pour créer une redondance entre la plage de recherche de la rampe et la plage de recherche plus fine par approximations successives, avant de mettre en œuvre ces approximations successives. L'assemblage des bits de poids forts mémorisés avec les bits de poids faibles mémorisés est ensuite mis en œuvre en tenant compte de la redondance déterminée par ce décalage, pour fournir le signal le signal sigi_num. Dans le dispositif 1, il n'y a pas besoin de prévoir une capacité dédiée à la mémorisation d'une différence entre une valeur prédéterminée de la rampe proche du signal à convertir et la valeur du signal à convertir, contrairement à ce qui est mis en œuvre dans le document WO 2013/127751 A1. En outre, le bruit dans le dispositif 1 est réduit par rapport au bruit dans le dispositif de conversion analogique numérique du document WO 2013/127751 A1. Bien que l'on ait décrit ci-dessus à titre d'exemple particulier le cas où la dynamique de sortie du convertisseur 121 est égale à deux pas de rampe VR, et où le décalage de la tension sur la sortie du convertisseur 121 est d'un demi pas de rampe et est mis en œuvre en contrôlant le couplages des premières électrodes des éléments capacitifs du convertisseur 121 de la manière décrite ci-dessus, la personne du métier est en mesure d'adapter l'exemple ci-dessus au cas où la dynamique de sortie du convertisseur 121 est plus généralement égale à au moins à un pas de rampe VR et/ou le décalage de la tension sur la sortie 123 du convertisseur 121 est différent d'un demi pas de rampe VR. En particulier, la personne du métier est en mesure d'adapter, en fonction du pas des rampes VR et de la dynamique de sortie du convertisseur 121, quels sont ceux des LSB_nb éléments capacitifs commandés ou utilisés pour mettre en œuvre le décalage, c'est à dire le ou les éléments capacitifs du convertisseur 121 pour lesquels la tension à laquelle sont couplées leurs premières électrodes commute de la tension VPD à la tension VND pour mettre en œuvre le décalage, de sorte que, après la mise en œuvre du décalage, le signal sigi à convertir se trouve dans la plage de recherche par approximations successives. La personne du métier sera également en mesure d'adapter la façon dont est mis en œuvre l'assemblage des bits de poids forts mémorisés avec les bits de poids faibles mémorisés en tenant compte du décalage, c'est à dire en tenant compte de la redondance entre les MSB_nb bits de poids forts mémorisés et les LSB_nb bits de poids faibles mémorisés. Selon un mode de réalisation, le dispositif 1 comprend en outre un circuit d'échantillonnage 153 (bloc "S/H"). Le circuit 153 est configuré pour recevoir une tension d'entrée Vi du dispositif 1, et pour fournir le signal sigi au convertisseur 100, le signal sigi étant représentatif d'une valeur échantillonnée de la tension Vi. A titre d'exemple, le circuit 153 comprend une entrée 155 configurée pour recevoir la tension Vi, et une sortie 157 configurée pour fournir le signal sigi à convertir, la sortie 157 étant par exemple connectée à l'entrée 101 du convertisseur 100. Le dispositif 1 comprend alors un circuit de commande (non représenté en FIG. 1 ) du circuit d'échantillonnage 153. Par exemple, le circuit de commande du circuit d'échantillonnage 153 est configuré pour fournir au moins un signal de commande ctrl4 au circuit 153, par exemple à une entrée 159 du circuit 153. Le circuit de commande du circuit d'échantillonnage 153 fait, par exemple, partie du circuit 133 et le circuit 133 comprend, par exemple, une sortie 161 configurée pour fournir ledit au moins un signal ctrl4. Dans d'autres exemples non illustrés, le circuit de commande du circuit 153 ne fait pas partie du circuit 133, et fait, par exemple, directement partie du circuit 153. Le circuit 153 est configuré pour mettre en œuvre une phase d'échantillonnage de la tension Vi, à l'issue de laquelle le signal sigi est stable et représentatif de la valeur échantillonnée de la tension Vi. Selon un mode de réalisation, le circuit 153 est en outre configuré pour permettre la mise en œuvre d'une phase de calibration du dispositif 1. Dans ce cas, le circuit 153 est en outre configuré pour recevoir les rampes VR. Par exemple, le circuit 153 comprend alors une entrée 163 configurée pour recevoir les rampes VR, l'entrée 163 étant par exemple connectée à la sortie 107 du circuit 103. En variante, le circuit 153 ne permet pas la mise en œuvre de cette phase de calibration, et l'entrée 163 est omise. La FIG. 2 représente, de manière plus détaillée qu'en FIG. 1 , un exemple de mode de réalisation du convertisseur 121 du dispositif 1. Comme cela a été décrit précédemment en relation avec la FIG. 1 , le convertisseur 121 comprend par exemple les entrées 125 et 127 configurées pour recevoir les tensions respectives VPD et VND déterminant la dynamique de sortie du convertisseur 121. Le convertisseur 121 comprend la sortie 123 configurée pour fournir la tension analogique de sortie du convertisseur 121, la sortie 123 étant connectée à l'entrée 117 du comparateur 113 (voir FIG. 1 ). Le convertisseur 121 comprend également l'entrée 157 configurée pour recevoir le signal DAC_ctrl de commande du convertisseur 121. Par ailleurs, comme cela a également été décrit précédemment en relation avec la FIG. 1 , le convertisseur comprend exactement LSB_nb éléments capacitifs Cj, avec j un indice entier allant de 0 à LSB_nb – 1. A titre d'exemple, chaque élément Cj est mis en œuvre à partir d'un ou plusieurs éléments capacitifs unitaires ayant chacun la même valeur Cunit. Par exemple, chaque élément Cj comprend exactement 2^j éléments capacitifs unitaires couplés ou connectés en parallèles. Dit autrement, chaque élément capacitif Cj a une valeur égale à 2^j fois Cunit. Chaque élément Cj a une première électrode ou borne 200 couplée sélectivement à l'entrée 127, c'est à dire à la tension VND, ou à l'entrée 125, c'est à dire à la tension VPD. En outre, chaque élément Cj a une deuxième électrode 202 ou borne couplée à la sortie 123 du convertisseur 121. Dans le mode de réalisation illustré par la FIG. 2 , l'électrode 202 de chaque élément Cj est connectée à la sortie 123. A titre d'exemple, chaque élément Cj est couplé sélectivement à l'entrée 127 ou 125 par un circuit 204. Chaque circuit 204 est commandé par le signal DAC_ctrl. Par exemple, chaque circuit 204 comprend une entrée 208 couplée, de préférence connectée, à la borne 200 d'un élément capacitif Cj correspondant. En outre, chaque circuit 204 a une sortie 210 connectée à l'entrée 125 (tension VPD) et une sortie 212 connectée à l'entrée 127 (tension VND). Dans un autre exemple non illustré, chacun des éléments capacitifs unitaire qui constitue un élément Cj est couplé sélectivement à l'entrée 127 ou 125 par un circuit 204 dédié, ou correspondant, à cet élément capacitif unitaire. Tous les circuits 204 dédiés aux éléments capacitifs unitaires d'un même élément Cj sont alors commandés de la même façon, par exemple par le signal DAC_ctrl. Par exemple, chaque circuit 204 a son entrée 208 qui est couplée, par exemple connectée, à une électrode ou borne de l'élément capacitif unitaire correspondant, l'autre électrode ou borne de cet élément capacitif unitaire étant couplée à la sortie 123, par exemple connectée à cette sortie 123 dans le mode de réalisation de la FIG. 2 . Le convertisseur 121 comprend en outre un élément capacitif C0' ayant la même valeur que l'élément capacitif C0. Cet élément capacitif C0' a une électrode 214 couplée à l'entrée 125 recevant la tension de référence VPD du convertisseur 121, et une électrode 216 couplée à la sortie 123, par exemple connectée à la sortie 123 dans le mode de réalisation de la FIG. 2 . Dans l'exemple de la FIG. 2 , l'électrode 214 de l'élément capacitif C0' est connectée à l'entrée 125 recevant la tension de référence VPD du convertisseur 121. Dans un autre exemple non illustré, l'électrode 214 de l'élément capacitif C0' est couplée à l'entrée 125 recevant la tension de référence VPD du convertisseur 121 par un circuit 204, ce dernier étant commandé ou configuré pour maintenir l'électrode 214 couplée à l'entrée 125. Lorsque chaque élément capacitif unitaire est associé à son propre circuit 204, il est possible de choisir de quel(s) élément(s) capacitif(s) unitaire(s) est constitué chaque élément Cj. Ce choix peut être fait de manière aléatoire, et être, par exemple, modifié sur commande ou de manière périodique. Ce choix peut également être fixe, et être, par exemple, le résultat d'une phase d'étalonnage du convertisseur 121 permettant de réduire l'impact des dispersions de fabrication de la valeur Cunit des éléments capacitifs unitaires sur les valeurs des LSB_nb éléments capacitif Cj. En reprenant l'exemple particulier décrit en relation avec la FIG. 1 où la dynamique de sortie du convertisseur 121 est égale à deux pas de rampe VR et le décalage mis en œuvre avant la deuxième phase de chaque conversion analogique numérique est d'un demi pas de rampe VR, la FIG. 2 illustre plus particulièrement l'état du convertisseur 121 pendant la première phase d'une conversion analogique numérique du signal sigi et avant que ne soit mis en œuvre le décalage de la tension sur la sortie 123 du convertisseur 121. Ainsi, comme cela est illustrée en FIG. 2 , le circuit 204 de l'élément CLSB_nb-2, qui correspond au deuxième plus fort des LSB_nb bits de poids faibles, couple son entrée 208 à sa sortie 212, et le circuit 204 de l'élément CLSB_nb-1, qui correspond au plus fort des LSB_nb bits de poids faibles, couple son entrée 208 à sa sortie 212, alors que tous les autres circuits 204 couplent leurs entrées 208 à leurs sorties 210. La mise en œuvre du décalage consiste alors à commander le circuit 204 de l'élément CLSB_nb-2 pour qu'il couple son entrée 204 à sa sortie 210, de sorte que la tension sur la sortie 123 augmente d'un demi pas de rampe VR. La FIG. 3 représente une variante de réalisation du convertisseur 121 décrit en relation avec la FIG. 2 . Seules les différences entre le convertisseur 121 de la FIG. 2 et celui de la FIG. 3 sont ici mises en exergue. Dans le convertisseur 121 de la FIG. 2 , les électrodes 202 de tous les éléments Cj et l'électrode 216 de l'élément C0' lorsque celui-ci est présent, sont toutes connectées à la sortie 123. En revanche, le convertisseur 121 de la FIG. 3 comprend un élément capacitif supplémentaire Cseg, par exemple appelé élément capacitif de segmentation. L'élément Cseg a une électrode, ou borne, 300 connectée à la sortie 123, et une électrode, ou borne, 302 connectée à un noeud 304 du convertisseur 121. En outre, au moins certains des éléments Cj ont leurs électrodes 202 connectées au noeud 304, les autres éléments Cj, s'il y en a, ayant leurs électrodes 202 connectées à la sortie 123. Par exemple, K éléments Cj, à savoir les éléments Cj d'indice i allant de 0 à K-1, ont leurs électrodes 202 connectées au noeud 304, et LSB_nb-K éléments Cj, à savoir les éléments Cj d'indice j allant de K à LSB_nb-1 ont leurs électrodes 202 connectées à la sortie 123, K étant un entier strictement positif et inférieur ou égal à LSB_nb. De préférence, tous les éléments Cj ont leurs électrodes 202 connectées au noeud 304 comme cela est illustré dans l'exemple de la FIG. 3 . Lorsque le convertisseur 121 comprend l'élément C0', l'électrode 216 de ce dernier est alors connectée au noeud 302. La prévision de l'élément capacitif Cseg permet de réduire la valeur de capacité équivalente du convertisseur 121 vue par le générateur de rampe 103 ( FIG. 1 ) lorsque l'interrupteur IT est passant. Toutefois, la diminution de la valeur de capacité équivalente du convertisseur 121 entraîne une plus grande sensibilité aux capacités parasites présentes sur la sortie 123. Selon un mode de réalisation, l'élément capacitif Cseg est mis en œuvre à partir d'un condensateur de type métal-isolant-métal (MIM) ou métal-oxyde-métal (MOM) reposant sur une couche semiconductrice, par exemple en silicium. Dans ce cas, et selon un mode de réalisation, l'électrode de ce condensateur qui est la plus proche de la couche semiconductrice, c'est à dire l'électrode basse du condensateur, est disposée du côté du noeud 304, c'est à dire qu'elle correspond à l'électrode 302. En effet, l'électrode basse d'un tel condensateur comprend plus de capacités parasites et l'effet des capacités parasites est plus critique sur la sortie 123 du convertisseur 121 que sur le noeud 304. Le convertisseur 121 comprend en outre, de manière optionnel, un interrupteur ou commutateur 306 configuré pour coupler sélectivement le noeud 304 à une tension de réinitialisation du convertisseur 121, par exemple la tension VDN dans l'exemple de la FIG. 3 . A titre d'exemple, l'interrupteur 306 est configuré pour initialiser la tension sur le noeud 304 au début de chaque rampe VR, en étant mis à l'état passant au début de chaque rampe VR, par exemple dans une phase d'initialisation de chaque conversion analogique numérique où la tension sur la sortie 107 du générateur 103 ( FIG. 1 ) est mise à la tension VP lorsque les rampes VR sont décroissantes, ou à la tension VN lorsque les rampes VR sont croissantes. A titre d'exemple, l'interrupteur 306 est commandé par le circuit 133, par le circuit 141 ou directement par le signal start ( FIG. 1 ). Pendant cette phase d'initialisation, l'interrupteur IT ( FIG. 1 ) est commandé à l'état passant. La FIG. 4 représente, de manière plus détaillée qu'en FIG. 1 , un exemple de mode de réalisation du circuit d'échantillonnage 153 de la FIG. 1 , étant entendu que le dispositif 1 peut être mis en œuvre avec d'autres circuits 153 que celui décrit ici, voir sans circuit 153. Le circuit 153 comprend un élément capacitif Csample, par exemple mis en œuvre à partir d'un ou plusieurs condensateurs de type MOM et/ou d'un ou plusieurs condensateurs de type MIM. L'élément Csample a une électrode 400 connectée à la sortie 157 du circuit 153, c'est à dire connectée à l'entrée 101 du convertisseur 100 qui reçoit le signal sigi à convertir. L'élément Csample a en outre une électrode 402. Le circuit 153 comprend un interrupteur IT1, un interrupteur IT2 et un interrupteur IT3. L'interrupteur IT1 couple l'entrée 155 à l'électrode 402. Dit autrement, l'interrupteur IT1 a une borne de conduction configurée pour recevoir la tension d'entrée Vi du dispositif 1, et autre borne de conduction connectée à l'électrode 402 de l'élément capacitif Csample. L'interrupteur IT2 couple un noeud 404 à l'électrode 402, le noeud 404 étant configuré pour recevoir une tension continue Vcm, la tension Vcm étant, par exemple, appelée tension de mode commun. Dit autrement, l'interrupteur IT2 a une borne de conduction connectée au noeud 404 configuré pour recevoir la tension Vcm et une autre borne de conduction connectée à l'électrode 402 de l'élément capacitif Csample L'interrupteur IT3 couple l'électrode 400 de l'élément capacitif Csample, c'est à dire la sortie 157 du circuit 153, au noeud 404. Dit autrement, l'interrupteur IT3 a une borne de conduction connectée au noeud 404 et une autre borne de conduction connectée à l'électrode 403. Comme cela a déjà été indiqué précédemment en relation avec la FIG. 1 , le dispositif 1 comprend un circuit de commande du circuit 153, c'est à dire un circuit de commande des interrupteurs du circuit 153. Ce circuit de commande est configuré, lors d'une phase d'échantillonnage de la tension Vi, pour d'abord mettre à l'état passant les interrupteurs IT3 et IT1, et à l'état bloqué l'interrupteur IT2. Tant que les interrupteurs IT1, IT2 et IT3 sont maintenus dans ces états, la tension sur l'électrode 400 est égale à Vcm et la tension sur l'électrode 402 est égale à Vi, d'où il résulte que la tension aux bornes de l'élément Csample est égale à Vcm-Vi en prenant par exemple l'électrode 402 comme référence. Le circuit de commande est ensuite configuré pour commuter à l'état bloqué l'interrupteur IT3, alors que l'interrupteur IT1 est à l'état passant et l'interrupteur IT2 à l'état bloqué, ou, dit autrement, en maintenant l'interrupteur IT1 est à l'état passant et l'interrupteur IT2 à l'état bloqué. Tant que les interrupteurs IT1, IT2 et IT3 sont maintenus dans ces états, l'électrode 400 est flottante et la tension aux bornes de l'élément Csample reste inchangée par rapport à l'étape précédente. Le circuit de commande est ensuite configuré pour commuter l'interrupteur IT1 à l'état bloqué et l'interrupteur IT2 à l'état passant alors que l'interrupteur IT3 est à l'état bloqué, ou, dit autrement en maintenant l'interrupteur IT3 à l'état bloqué. Il en résulte que l'électrode 402 reçoit alors la tension Vcm, ce qui provoque un décalage d'une amplitude Vcm de la tension sur l'électrode 400. Ainsi, à la fin de cette étape, la tension sur l'électrode 400, c'est à dire la tension sigi, est égale à 2*Vcm-Vi. A titre d'exemple, la commutation de l'interrupteur IT1 à l'état bloqué et celle de l'interrupteur IT2 à l'état passant peuvent être mises en œuvre de manière simultanée, ou alors la commutation de l'interrupteur IT2 à l'état passant peut-être mise en œuvre après la commutation à l'état bloqué de l'interrupteur IT1. A la fin de la phase d'échantillonnage, la tension sigi est égale à 2*Vcm - Vi, et est donc représentative de la valeur échantillonnée de la tension Vi. A titre d'exemple, chaque phase d'échantillonnage telle que décrite ci-dessus est mise en œuvre pendant une phase d'initialisation correspondante d'une conversion analogique numérique. Le circuit 153 décrit ici permet d'échantillonner la tension Vi avec moins de bruit qu'un circuit échantillonneur/bloqueur classique comprenant une capacité ayant une électrode couplée à la masse et une autre électrode couplée à la tension Vi par un interrupteur. . A titre d'exemple, pour commander les interrupteur IT1, IT2 et IT3, le circuit de commande de ces interrupteurs fournit le signal ctrl3 au circuit 153, par exemple à l'entrée 159 du circuit 153. Le signal ctrl3 est, par exemple, un signal de commande sur trois bits respectivement ctrl41, ctrl42 et ctrl43, le signal ou bit ctrl41 commandant l'interrupteur IT1, le signal ou bit ctrl42 commandant l'interrupteur IT2 et le signal ou bit ctrl43 commandant l'interrupteur IT3. A titre d'exemple, le signal ctrl41 correspond au signal ctrl43 retardé, de sorte que, lorsque le signal ctrl43 commute, le signal ctrl41 commute dans le même sens mais avec du retard. A titre d'exemple, le signal ou bit ctrl42 correspond au complémentaire du signal ou bit ctrl41. A titre d'exemple, le signal ctrl43 est déterminé par le signal start ( FIG. 1 ), par exemple correspond au signal start ou au complémentaire du signal start. Selon un mode de réalisation, la tension Vcm est choisie égale à (VPR+VNR)/2, c'est à dire à la tension de mode commun du dispositif 1. Ainsi, si la tension Vi est comprise dans la dynamique de conversion du dispositif 1, c'est à dire entre VPR et VPN, la tension sigi est également comprise entre VPR et VPN et est en opposition de phase avec la tension Vi par rapport à la tension Vcm. Le signal numérique correspondant à la conversion analogique numérique de la tension Vi par le dispositif 1 est alors plus facilement déterminé à partir du signal sigi_num que si la tension Vcm avait été quelconque . Selon un mode de réalisation, la valeur de capacité de l'élément capacitif Csample est choisie en prenant en compte le bruit KT/C, de sorte que la puissance de ce bruit soit inférieure ou égale à la puissance du bruit de quantification du dispositif 1. Dit autrement, la valeur de capacité de l'élément capacitif Csample est choisie supérieure ou égale, de préférence supérieure, à une valeur Cmin définie par : Cmin = (Kb*Tmax*12)/(Qs*Qs), avec Kb la constante de Boltzmann, Tmax une température maximale de fonctionnement du convertisseur en Kelvin, et Qs un pas de quantification du convertisseur 100 défini par : Qs = dyn/(Bit_nb)^2, avec dyn une amplitude en Volts d'une dynamique de conversion du convertisseur 100 égale à VPR-VNR et Bit_nb le nombre de bits du signal numérique sigi_num de sortie du convertisseur 100. La FIG. 5 représente une variante de réalisation du circuit 153 décrit en relation avec la FIG. 4 . Dans l'exemple illustré, le circuit 153 de la FIG. 5 comprend les mêmes éléments IT1, IT2, IT3 et Csample que le circuit 153 de la FIG. 5 . En outre, par rapport au circuit 153 décrit en relation avec la FIG. 4 , le circuit 153 décrit en relation avec la FIG. 5 est configuré pour permettre la mise en œuvre d'une phase de calibration. Ainsi, le circuit 153 de la FIG. 6 comprend l'entrée 163 recevant les rampes VR. Le circuit 153 de la FIG. 5 comprend un interrupteur IT4 couplant le noeud 402 à l'entrée ou noeud 163 configurée pour recevoir les rampes VR. Dit autrement, l'interrupteur IT4 a une borne de conduction connectée à l'entrée 163 et une autre borne de conduction connectée au noeud 402. Le circuit 153 de la FIG. 5 comprend un interrupteur IT5 couplant l'électrode ou noeud 400 à un noeud 500 configuré pour recevoir une tension continue Vcal, par exemple appelée tension de calibration. Dit autrement, l'interrupteur IT5 a une borne de conduction connectée au noeud 500 et une autre borne de conduction connectée au noeud 400. Le circuit de commande des interrupteurs du circuit 153 est configuré, lors d'une phase de calibration, pour que le circuit 153 fournisse un signal sigi représentatif de l'écart (ou pas ou palier) entre deux valeurs successives d'une première rampe VR reçue par le circuit 153 (première étape), de sorte que, lors de la réception d'une rampe VR suivante par le convertisseur 100, le signal sigi soit converti en le signal sigi_num (deuxième étape). Par exemple, en mettant en œuvre les deux étapes ci-dessus pour chaque couple de deux valeurs prédéterminées successives des rampes VR, il est alors possible de déterminer, pour chaque couple de deux valeurs prédéterminées successives des rampes VR, la valeur de l'écart qui sépare ces deux valeurs. Lorsque cet écart n'est pas égal au pas attendu des rampes VR (égal à (VPR-VNR)/(2^MSB_nb)), une correction peut être appliquée au signal sigi_num. Cette correction est, par exemple, mise en œuvre par un circuit de traitement numérique non représenté qui reçoit le signal sigi_num. Ainsi, la méthode de calibration mise en œuvre repose, pour chaque couple de deux valeurs prédéterminées successives, sur une conversion analogique numérique d'un signal déterminé par, ou représentatif de, l'écart entre ces deux valeurs, plutôt que sur une conversion analogique numérique d'une première des deux valeurs, suivi d'une conversion analogique numérique de l'autre des deux valeurs. Cette dernière solution présente des inconvénients liés à l’accumulation de l’erreur sur la valeur prédéterminée échantillonnée avec les erreurs des valeurs prédéterminées utilisées pour effectuer la conversion analogique numérique de la valeur prédéterminée échantillonnée. Ce n'est pas le cas dans la méthode proposée, du fait que la valeur à convertir est toujours sensiblement égale à un pas de rampe VR, ce qui entraîne que la valeur prédéterminée de rampe VR provoquant la commutation du signal cmp_out lors de la conversion analogique numérique de la valeur à convertir est toujours la même, d'où il résulte qu'il n'y a pas d'accumulation d'erreur. Plus particulièrement, lors d'une phase de calibration, le circuit de commande des interrupteurs du circuit 153 est configuré pour maintenir ouverts les interrupteurs IT1, IT2 et IT3. Dans une variante de réalisation non illustrée, où la tension Vi est fournie directement à l'entrée 101 du circuit 100, par exemple par un interrupteur couplant l'entrée 101 à un noeud sur lequel est disponible la tension Vi, les interrupteurs IT1, IT2 et IT3 et la capacité Csample peuvent être omis. Dans ce cas, le circuit 153 n'est alors utilisé que durant une phase de calibration. En outre, lors de la phase de calibration, l'interrupteur couplant l'entrée 101 à la tension Vi est maintenu ouvert. A une étape préalable de la phase de calibration, le dispositif 1 est utilisé, ou commandé, de sorte à mettre en œuvre une conversion analogique numérique de la tension Vcal, c'est à dire de sorte à convertir la tension Vcal en un mot numérique (ou code binaire) sigi_num de MSB_nb + LSB_nb – 1 bits. Pour cela, l'interrupteur IT5 est mis à l'état passant, les autres interrupteurs IT1 à IT4 étant maintenus bloqués. De cette manière, la tension sigi est alors égale à la tension Vcal. Une conversion analogique numérique par le dispositif 1 est ensuite mise en œuvre de sorte à obtenir, à la fin de cette conversion, un signal numérique sigi_num, c'est à dire un premier code numérique Vcal_num, représentatif de, ou déterminé par, la valeur de la tension Vcal. Le premier code numérique Vcal_num obtenu à l'issue de cette phase préalable de la phase de calibration est enregistré dans le dispositif 1, par exemple dans le circuit 141 du dispositif 1, ou dans un circuit de traitement recevant le signal sigi_num de sortie du dispositif 1. Cette étape préalable peut comprendre plusieurs conversions de la tension Vcal en un signal sigi_num correspondant, par exemple au moins 100 conversions, de préférence au moins 1000 conversions, et le premier code numérique Vcal_num correspond alors à la valeur numérique moyenne des signaux numériques sigi_num obtenus lors de ces conversions. Moyenner la valeur numérique Vcal_num de la tension Vcal sur plusieurs conversions permet de moyenner le bruit de conversion. En variante, le premier code numérique Vcal_num correspondant à la valeur de la tension Vcal a été déterminé lors de la conception du dispositif 1, et est pré-enregistré dans le dispositif 1, par exemple dans une mémoire du circuit 141, ou dans un circuit de traitement recevant le signal sigi_num de sortie du dispositif 1. En outre, pour un couple donné de deux valeurs prédéterminées successives des rampes VR, par exemple deux valeurs successives VRj-1 et VRj où j est un indice entier allant de 1 à 2^MSB_nb – 1 et où, pour chaque rampe, l'indice j croît entre une valeur courante et une valeur suivante de la rampe, lors de la réception d'une première de deux rampes VR successives, alors que la première rampe VR est à la première valeur VRj-1, le circuit de commande des interrupteurs du circuit 153 commande les interrupteurs IT4 et IT5 à l'état passant. Le circuit commande ensuite la commutation de l'interrupteur IT5 à l'état bloqué, avant la mise à jour de la valeur courante de la rampe VR. Ainsi, lorsque la rampe VR passe de la première valeur VRj-1 à la seconde valeur VRj, la tension sur le noeud 402 est décalée de la valeur du palier ∆j séparant ces deux valeurs prédéterminées successives VRj-1 et VRj. Il en résulte que la tension sigi sur le noeud 400 est alors égale à Vcal-∆j, avec ∆j le palier entre les deux valeurs VRj-1 et VRj. Le circuit de commande des interrupteurs commute alors l'interrupteur IT4 à l'état bloqué avant que la valeur de la première rampe VR ne soit de nouveau mise à jour, c'est à dire avant que la première rampe VR ne passe à la valeur VRj+1. Puis, alors que tous les interrupteurs du circuit 153 sont maintenus bloqués, une deuxième rampe VR est fournie au convertisseur 100 qui met en œuvre une conversion analogique numérique du signal sigi, donc de la valeur Vcal-∆j correspondant au couple de valeurs VRj-1 et VRj. Dit autrement, le circuit de commande du circuit 153 maintient bloqués les interrupteurs IT1 à IT5 jusqu'à la fin de la première rampe et pendant une conversion analogique numérique suivante mise en œuvre par le convertisseur 100, cette conversion comprenant la réception de la deuxième rampe VR. Lors de la réception de la première des deux rampes VR successives, des circuits du convertisseur 100, par exemple le comparateur 113 et/ou le circuit 121, peuvent être désactivés ou éteints, de sorte à obtenir un signal sigi, égal à Vcal-∆j, qui soit moins bruité. En mettant en œuvre ces étapes pour chaque couple de valeurs successives des rampes VR, il est possible d'évaluer, par exemple avec un circuit de traitement recevant le signal sigi_num, l'erreur sur la valeur du palier entre les deux valeurs prédéterminées successives de chaque couple de valeurs prédéterminées successives par rapport à la valeur attendue ∆th de ce palier. Une correction peut alors être mise en œuvre sur le signal numérique sigi_num délivré à l'issue d'une conversion du signal sigi correspondant à une valeur échantillonnée de la tension Vi. Par exemple, pour deux valeurs prédéterminées successives VRj-1 et VRj, le signal sigi est égal à Vcal-∆j, avec ∆j l'écart entre ces deux valeurs. Cet écart ∆j est égal à ∆th + errj, où j est l'indice entier allant de 1 à 2^MSB_nb – 1, ∆th est l'écart idéal (ou théorique) entre les deux valeurs successives qui est égal à (VPR-VNR)/(2^MSB_nb), et errj est l'erreur que l'on souhaite corriger. Sachant que sigi est égal à Vcal-∆j, alors -errj = sigi + ∆th – Vcal. Le code numérique, ou codage binaire, coeffj correspondant à -errj est alors égal au code numérique sigi_num auquel est ajouté le code numérique ∆th_num correspondant au codage binaire de la valeur ∆th, et soustrait le code numérique Vcal_num. Le code numérique coeffj est alors enregistré dans le dispositif 1, par exemple dans le circuit 141 du dispositif 1, ou dans un circuit de traitement recevant le signal sigi_num de sortie du dispositif 1. Le coefficient coeffj peut être négatif est donc un code numérique signé. En mettant en œuvre ces étapes ou calculs pour chacune des valeurs de l'indice j comprises entre 1 et MSB_nb-1, on obtient 2^MSB_nb – 1 coefficients coeffj correspondant aux 2^MSB_nb – 1 paliers (ou pas) des rampes VR. De la même façon que pour la tension Vcal, pour chaque palier ∆j, il est possible de mettre en œuvre plusieurs conversions, par exemple au moins 100, de préférence au moins 1000, du signal sigi égal à Vcal - ∆j en un signal sigi_num correspondant, de sorte que le coefficient coeffj soit égal à sigi_num_moy + ∆th_num – Vcal_num, avec sigi_num_moy le code numérique correspondant à la moyenne des codes sigi_num obtenus lors de ces conversions. A titre d'exemple, lors d'une conversion analogique numérique de la tension Vi par le dispositif 1, la correction est mise en œuvre : - en calculant un code binaire DMSB+LSB correspondant à la concaténation des MSB_nb bits de poids forts mémorisés avec les LSB_nb bits de poids faibles mémorisés, - en calculant un code binaire DMSB+LSB_cal correspondant à la somme du code DMSB+LSB avec la somme des coefficients coeffj pour j allant de 1 à 2^MSB_nb - MSB_val, où MSB_val est la valeur décimale correspondant aux MSB_nb bits de poids forts mémorisés, - en obtenant MSB_nb bits poids forts calibrés correspondant aux MSB_nb bits de poids forts du code DMSB+LSB_val, et LSB_nb bits de poids faibles calibrés correspondant aux MSB_nb bits de poids forts du code DMSB+LSB_val, et - en remplaçant les MSB_nb bits de poids forts mémorisés par les MSB_nb bits de poids forts calibrés et les LSB_nb bits de poids faibles mémorisés par les LSB_nb bits de poids faibles calibrés, de sorte que l'assemblage des MSB_nb bits de poids forts avec les LSB_nb bit de poids faibles pour obtenir le signal sigi soit mis en œuvre en utilisant les MSB_nb bits de poids forts calibrés et les LSB_nb bits de poids faibles calibrés. Pour corriger le signal sigi_num fourni à la suite d'une conversion analogique numérique d'un signal sigi représentatif d'un échantillonnage de la tension Vi, la personne du métier sera en mesure de prévoir d'autres façons d'utiliser les erreurs déterminées pour les paliers des rampes VR lors de la phase de calibration. La personne du métier est en mesure, à partir de la description faite ci-dessus, de déterminer la valeur de la tension Vcal utilisée pour la phase de calibration. Selon un mode de réalisation, la valeur de la tension Vcal est choisie pour permettre de mesurer des erreurs sur la valeur des paliers des rampes VR qui soient les plus grandes possibles (en valeur absolue du fait que l'erreur calculée pour un palier donné peut être négative) tout en assurant que le même palier des rampes VR est utilisé lors de la conversion des signaux sigi égaux à Vcal-∆j, avec j allant de 1 à 2^MSB_nb – 1. Dit autrement, la tension Vcal détermine la valeur maximale de l'erreur (en valeur absolue) qui peut être mesurée, et donc ensuite corrigée, pour chaque palier de rampe VR. Par exemple, il est préférable de choisir une tension Vcal qui soit proche de l'extrémité VPR ou VNR des rampes VR. De préférence, la tension Vcal est choisie proche de l'extrémité VPR ou VNR où les rampes VR sont les plus propres, c'est à dire les plus stables et/ou les moins bruitées, et/ou de l'extrémité VPR ou VNR des rampes VR où le comparateur 113 fonctionne le mieux. Par exemple, dans le cas où le décalage mis en œuvre lors d'une phase de conversion est égal à un demi pas de rampe VR et où Vcal est choisie proche de VPR, il est souhaitable que tous les signaux sigi fournis pendant la phase de calibration, c'est à dire les signaux sigi égaux à Vcal-∆j, avec j allant de 1 à 2^MSB_nb – 1, soient compris entre VPR-∆ et VPR+(∆/2). Il est souhaitable que les signaux sigi soient autour du milieu de la plage VPR-∆ et VPR+(∆/2), c'est à dire autour de VPR-(∆/4). Sachant qu'en l'absence d'erreur sur les paliers sigi = Vcal-∆, Vcal est alors de préférence choisie égale à VPR + 3*∆/4. Selon un autre exemple où le décalage mis en œuvre lors d'une phase de conversion est égal à un demi pas de rampe VR et où Vcal est choisie proche de VNR, il est souhaitable que tous les signaux sigi fournis pendant la phase de calibration soient compris entre VNR+∆ et VNR-(∆/2). De manière similaire à l'exemple précédant, la tension Vcal est alors de préférence choisie égale à VNR + 5*∆/4. A titre d'exemple, les interrupteur IT4 et IT5 sont commandés à partir du signal ctrl4. Par exemple, le signal ctrl4est un signal de commande sur cinq bits respectivement ctrl41, ctrl42, ctrl43, ctrl44 et ctrl45, les signaux ou bits ctrl41 à ctrl43 commandant les interrupteurs respectifs IT1 à IT3, le signal ou bit ctrl44 commandant l'interrupteur IT4 et le signal ou bit ctrl45 commandant l'interrupteur IT5. Bien que cela ne soit pas détaillé ici, lors d'une phase d'échantillonnage de la tension Vi, les interrupteurs IT1, IT2 et IT3 sont commandés de la façon décrite en relation avec la FIG. 4 , et, en outre, les interrupteurs IT4 et IT5 sont commandés à l'état bloqué. Plus généralement, en dehors d'une phase de calibration, les interrupteurs IT4 et IT5 sont maintenus à l'état bloqué. On a décrit ci-dessus en relation avec la FIG. 1 , la FIG. 2 , la FIG. 3 , la FIG. 4 et la FIG. 5 , des exemples de modes de réalisation et de variantes d'un dispositif 1 de conversion analogique numérique. Du fait de son faible encombrement et de son faible bruit, par exemple par rapport aux dispositifs de conversion analogique numérique connus, ce dispositif 1 est particulièrement adapté à une mise en œuvre en parallèle, par exemple pour convertir en parallèle une pluralité de signaux sigi présents sur une pluralité de canaux respectifs. Selon un mode de réalisation, le générateur 103 de rampe VR, et, par exemple, son circuit de commande 141, sont communs à tous les dispositifs 1. Dit autrement, le générateur 103 de chaque dispositif 1 est mis en œuvre par un unique générateur 103 et, par exemple, son circuit de commande 141 est partagé par tous les dispositifs 1, c'est à dire que chaque rampe VR délivrée par cet unique générateur est fournie simultanément à tous les convertisseur 100 des dispositifs 1. A titre d'exemple, le signal ctrl3 délivré par le circuit de commande 141 du générateur 103 partagé est alors fourni aux circuits 133 de tous les dispositifs 1 simultanément. A titre d'exemple, dans un système comprenant une pluralité de dispositifs 1 partageant un unique générateur 103, lorsqu'une phase de calibration est mise en œuvre, elle peut être mise en œuvre pour chaque dispositif 1, de sorte à déterminer, pour chaque dispositif 1, une correction correspondant à ce dispositif 1 en particulier qui lui est ensuite appliqué, ou de sorte à déterminer une correction moyennée sur l'ensemble des dispositifs 1 et appliquée de manière identique à tous les dispositifs 1. Selon un autre exemple, la calibration peut n'être mise en œuvre que pour l'un des dispositifs 1, de sorte à déterminer une correction spécifique à ce dispositif mais qui est ensuite appliquée de manière identique à tous les dispositifs 1. Dans des variantes de réalisation, un générateur 103 peut être partagé entre seulement certains dispositifs 1, ou un générateur 103 dédié peut être prévu par dispositif 1. A titre d'exemple, les canaux fournissant les signaux sigi correspondent aux canaux de sortie d'une matrice de capteurs, par exemple aux sorties colonnes de la matrice, les capteurs étant par exemple des photodétecteurs ou des bolomètres. Par exemple, des dispositifs 1 en parallèle sont utilisés pour lire des canaux de sortie d'une matrice d'un capteur de mouvement en imagerie visible en tirant partie de la rapidité de conversion des dispositifs 1, ou d'un capteur de lumière infrarouge en tirant partie du faible bruit de conversion des dispositifs 1. La FIG. 6 illustre sous la forme, sous la forme de blocs, un exemple d'un mode de réalisation d'un système électronique 6 comprenant une pluralité de dispositifs 1. Dans l'exemple représenté, un unique générateur 103, et, par exemple, un unique circuit de commande 141, sont partagés par l'ensemble des dispositifs 1. Dans l'exemple représenté, le système 6 comprend P=10 canaux channeli, avec i un indice entier allant de 0 à P-1. Toutefois, la personne du métier est en mesure d'adapter la description faite ici du système 6 au cas où P est supérieur strictement à 1 et différent de 10. Dans l'exemple représenté, chaque dispositif 1 comprend un circuit 153, seul un de ces circuits 153 étant référencé en FIG. 6 afin de ne pas surcharger la figure. Ainsi, dans cet exemple, chaque canal channeli fourni une tension Vi correspondante au circuit 153 du dispositif 1 qui est associé à ce canal, et plus particulièrement à l'entrée 155 de ce circuit 153, seules les entrées 155 des deux circuits 153 référencés en FIG. 6 , afin de ne pas surcharger la FIG. 6 . Dans chaque dispositif 1, l'entrée 155 du circuit 153 du dispositif 1 constitue alors une entrée de ce dispositif 1. Dans chaque dispositif 1, le circuit 153 du dispositif 1 fournit le signal sigi au convertisseur 100 du dispositif 1. Par exemple, le circuit 153 du dispositif 1 associé au canal channel0 reçoit le signal V0 sur son entrée 155 et fournit le signal sig0 sur sa sortie 157 qui est connectée à l'entrée 101 du convertisseur 100 de ce dispositif 1. Dans cet exemple, les circuits 153 permettent la mise en œuvre d'une phase de calibration et reçoivent donc tous les rampes VR. La personne du métier sera en mesure d'adapter l'exemple décrit au cas où les circuits 153 ne permettent pas la mise en œuvre d'une phase de calibration. En outre, dans un autre exemple non illustré, les dispositif 1 ne comprennent pas de circuit 153. Dans ce cas, chaque canal channeli fournit un signal sigi plutôt qu'un signal Vi, ce signal sigi étant directement fourni à l'entrée 101 du convertisseur 100 du dispositif 1 associé à ce canal channeli. Pour chaque canal channeli, le convertisseur 100 du dispositif 1 associé à ce canal fournit le signal sigi_num à partir du signal sigi. Par exemple, le convertisseur 100 du dispositif 1 associé au canal channel0 fournit le signal sig0-num à partir du signal sigi. A titre d'exemple, dans le système 6, les dispositifs 1 fonctionnent de manière synchronisée. Par exemple, pour chaque conversion analogique numérique, les dispositifs 1 sont tous simultanément dans la première phase de cette conversion analogique numérique, puis tous simultanément dans la deuxième phase de cette conversion analogique numérique, les dispositifs étant en outre, par exemple, tous simultanément dans la phase d'initialisation de cette conversion analogique numérique. A titre d'exemple très particulier de mise en œuvre, on considère que : - la dynamique de sortie des convertisseurs 121 ( FIG. 1 ) est égale à deux fois le pas des rampes VR ; - le décalage mis en œuvre sur la sortie 123 des convertisseurs 121 est égal à un demi pas de rampes VR et est mis en œuvre en une période du signal clk; - la phase d'initialisation de chaque conversion analogique numérique a une durée de X périodes du signal clk ; - la commutation à l'état bloqué de l'interrupteur IT ( FIG. 1 ) suite à la commutation du signal cmp_out prend une période du signal clk ; et - l'assemblage des MSB_nb bits de poids forts avec les LSB_nb bits de poids faibles prend une période du signal clk. Dans un tel exemple, une conversion analogique numérique du signal sigi en le signal sigi_num prend au plus X (initialisation) + 2^MSB_nb (durée d'une rampe VR) + 1 (commutation de l'interrupteur IT) + 1 (décalage de la sortie 123 du convertisseur 121) + LSB_nb (durée maximale des approximations successives) + 1 (assemblage des bits) périodes du signal clk, par exemple 76+X périodes du signal clk dans un exemple où MSB_nb égal 6 et LSB_nb égal à 9. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, bien que l'on ait décrit le circuit 153 de la FIG. 4 comme faisant partie d'un dispositif 1, ce circuit 153 peut être utilisé comme circuit d'échantillonnage d'autres dispositifs de conversion analogique, par exemple d'un dispositif de conversion analogique numérique comprenant un convertisseur analogique numérique ayant une entrée configurée pour recevoir un signal sigi à convertir et connectée à la sortie 157 du circuit 153. Par exemple, le circuit 153 peut être configuré pour fournir le signal V-i à l'entrée 6 du comparateur 5 du circuit CI-i du document WO 2013/127751 A1, l'autre entrée 13 du comparateur 5 étant couplée à une entrée du circuit CI-i configurée pour recevoir des rampes de tension fournies par un générateur 3 et à une sortie d'un convertisseur numérique analogique 12 du circuit CI-i. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Dispositif (1) comprenant : un convertisseur analogique numérique (100) ayant une première entrée (101) configurée pour recevoir un signal analogique (sigi) à convertir ; et un générateur (103) configuré pour fournir des rampes (VR) à une deuxième entrée (105) du convertisseur analogique numérique, le convertisseur analogique numérique (100) comprenant : - un comparateur (113) ayant une première entrée (115) connectée à la première entrée (101) du convertisseur analogique numérique, - un convertisseur numérique analogique (121) capacitif ayant une sortie (123) connectée à une deuxième entrée (117) du comparateur (113), et - un interrupteur (IT) connecté entre la deuxième entrée (117) du comparateur et la deuxième entrée (105) du convertisseur analogique numérique. Dispositif selon la revendication 1, dans lequel : chacune desdites rampes (VR) présente une succession de valeurs prédéterminées en escalier, chacune associée à une combinaison correspondante d'états d'un ensemble de bits de poids forts ; et le convertisseur numérique analogique (121) comprend des éléments capacitifs (C0, CLSB_nb-1) ayant chacun une première électrode (200) sélectivement couplée à une première tension de référence (VPD) ou à une deuxième tension (VND) et une deuxième électrode (202) couplée à la sortie (123) du convertisseur numérique analogique (121), chacun desdits éléments capacitifs correspondant à un bit d'un ensemble de bits de poids faibles. Dispositif selon la revendication 2, dans lequel le convertisseur numérique analogique (121) comprend un élément capacitif supplémentaire (Cesg) connecté entre un premier noeud (302) du convertisseur numérique analogique (121) et la sortie (123) du convertisseur numérique analogique (121), chacun desdits éléments capacitifs (C0, CLSB_nb-1) ayant sa deuxième électrode (202) connectée audit premier noeud (302) ou à ladite sortie (123), de préférence audit premier noeud. Dispositif selon la revendication 2 ou 3, dans lequel : le convertisseur analogique numérique (100) comprend un premier circuit (133) couplé à la sortie (119, cmp-out) du comparateur (113) ; le premier circuit (133) est configuré, lors d'une première phase de conversion analogique numérique où une desdites rampes (VR) est reçue par la deuxième entrée (105) du convertisseur analogique numérique (100), pour : - détecter une commutation de la sortie du comparateur (113), - maintenir ledit interrupteur (IT) à l'état passant jusqu'à ladite détection, et commuter ledit interrupteur (IT) à l'état bloqué suite à ladite détection, - coupler la première électrode (200) de celui desdits éléments capacitifs qui correspond au plus fort des bits de poids faibles à la deuxième tension (VND), la première électrode, la première électrode (200) d'au moins un autre desdits éléments capacitifs (C0, CLSB_nb-1) à la deuxième tension (VDN) et les premières électrodes (200) de tous les autres desdits éléments capacitifs (C0, CLSB_nb-1) à la première tension de référence (VPD), au moins jusqu'à la commutation à l'état bloqué dudit interrupteur (IT), et - mémoriser les bits de poids forts correspondants à la valeur prédéterminée de la rampe (VR) ayant provoquée ladite commutation de la sortie du comparateur (113) ; et le premier circuit est configuré, après la commutation à l'état bloqué dudit interrupteur (IT), pour : - coupler la première électrode (200) dudit au moins un autre desdits éléments capacitifs (C0, CLSB_nb-1) à la première tension de référence (VPD) de sorte à provoquer un décalage sur la sortie (123) dudit convertisseur numérique analogique (121), puis - pendant une deuxième phase de conversion analogique numérique, commander le convertisseur numérique analogique (121) pour déterminer par approximations successives lesdits bits de poids faibles, et - mémoriser les bits de poids faibles déterminés par approximations successives. Dispositif selon la revendication 4, dans lequel, le premier circuit (133) est configuré, après ladite deuxième phase de conversion, pour fournir un signal numérique (sigi_num) de sortie du convertisseur analogique numérique (100) en assemblant les bits de poids forts mémorisés avec les bits de poids faibles mémorisés et en tenant compte dudit décalage. Dispositif selon la revendication 5, dans lequel ledit décalage détermine une redondance entre les bits de poids forts mémorisés et les bits de poids faibles mémorisés, et le premier circuit (133) est configuré, lors dudit assemblage, pour concaténer les bits de poids forts mémorisés et les bits de poids faibles mémorisés et en tenant compte de ladite redondance. Dispositif selon l'une quelconque des revendications 2 à 6, dans lequel une dynamique de conversion du convertisseur analogique numérique (100) s'étend d'une tension basse VNR à une tension haute VPR, chaque deux valeurs prédéterminées successives étant séparées par un pas égal à (VPR-VNR)/(2^MSB_nb), avec MSB_nb un nombre total de bits de l'ensemble de bits de poids forts. Dispositif selon la revendication 7, dans lequel la première tension de référence (VPD) est supérieure à la deuxième tension (VND), la deuxième tension est égale à la tension basse VNR et une dynamique de sortie du convertisseur numérique analogique (121) est supérieure ou égale au pas de rampe. Dispositif selon l'une quelconque des revendications 1 à 8, dans lequel : le dispositif (1) comprend en outre un circuit d'échantillonnage (153) ; et le circuit d'échantillonnage (153) comprend : - un premier élément capacitif (Csample) ayant une première électrode (400) connectée à la première entrée (101) du convertisseur analogique numérique (100), - un premier interrupteur (IT1) ayant une première borne de conduction configurée pour recevoir une tension d'entrée (Vi) et une deuxième borne de conduction connectée à une deuxième électrode (402) du premier élément capacitif (Csample), - un deuxième interrupteur (IT2) ayant une première borne de conduction configurée pour recevoir une tension continue (Vcm) et une deuxième borne de conduction connectée à la deuxième électrode (402) du premier élément capacitif (Csample), et - un troisième interrupteur (IT3) ayant une première borne de conduction configurée pour recevoir ladite tension continue (Vcm) et une deuxième borne de conduction connectée à la première entrée (101) du convertisseur analogique numérique (100). Dispositif selon la revendication 9, dans lequel le dispositif (1) comprend un circuit de commande des interrupteurs du circuit d'échantillonnage (153) configuré, lors d'une phase d'échantillonnage de la tension d'entrée (Vi), pour successivement : - mettre à l'état passant le troisième interrupteur (IT3), à l'état passant le premier interrupteur (IT1) et à l'état bloqué le deuxième interrupteur (IT2), - mettre à l'état bloqué le troisième interrupteur (IT3) alors que le premier interrupteur (IT1) est à l'état passant et le deuxième interrupteur (IT2) est à l'état bloqué, et - mettre à l'état bloqué le premier interrupteur (IT1) et à l'état passant le deuxième interrupteur (IT2) alors que le troisième interrupteur (IT3) est à l'état bloqué. Dispositif selon la revendication 9 ou 10 prise dans sa dépendance à la revendication 7 ou 8, dans lequel la tension continue (Vcm) a une valeur égale à (VNR+VPR)/2. Dispositif selon l'une quelconque des revendications 9 à 11, dans lequel le circuit d'échantillonnage (153) comprend en outre : un quatrième interrupteur (IT4) ayant une première borne de conduction configurée pour recevoir lesdites rampes (VR) et une deuxième borne de conduction connectée à la deuxième électrode (402) du premier élément capacitif (Csample) ; et un cinquième interrupteur (IT5) ayant une première borne de conduction configurée pour recevoir une tension de calibration (Vcal) et une deuxième borne de conduction connectée à la première électrode (400) dudit premier élément capacitif (Csample). Dispositif selon la revendication 12 prise dans sa dépendance à la revendication 10, dans lequel le circuit de commande des interrupteurs du circuit d'échantillonnage (153) est configuré, lors d'une phase de calibration, pour : maintenir bloqués les premier, deuxième et troisième interrupteurs (IT1, IT2, IT3) pendant toute la phase de calibration ; commuter à l'état bloqué le cinquième interrupteur (IT5) alors qu'une première desdites rampes (VR) a une valeur donnée parmi lesdites valeurs prédéterminées et que le quatrième interrupteur (IT4) est passant, puis commuter à l'état bloqué le quatrième interrupteur (IT4) alors que la première rampe a une valeur égale à celle desdites valeurs prédéterminées qui suit immédiatement ladite valeur donnée ; et maintenir bloqués les quatrième et cinquième interrupteurs (IT4, IT5) jusqu'à la fin de la première rampe (VR) et pendant une conversion analogique-numérique suivante mise en œuvre par le convertisseur analogique numérique (100). Système de conversion de signaux analogiques (sig0, sig9 ; V0, V9), présents respectivement sur une pluralité de canaux (channel0, channel9), en des signaux numériques (sig0-num, sig9-num), le système (6) comprenant, pour chaque canal : un dispositif (1) selon l'une quelconque des revendications 1 à 8 ayant la première entrée (101) de son convertisseur analogique numérique (100) configurée pour recevoir le signal analogique (sig0, sig9) dudit canal, le générateur de rampe (103) de chaque dispositif étant mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs ; ou un dispositif selon l'une quelconque des revendications 9 à 13 ayant la première borne de conduction (155) du premier interrupteur (IT1) de son circuit d'échantillonnage (153) configurée pour recevoir le signal analogique (V0, V9) dudit canal, le générateur de rampe (103) de chaque dispositif étant mis en œuvre par un unique générateur de rampe partagé par tous les dispositifs.