Brevet FR3161505A1 — publié le 20251024

Dispositif électronique et procédé de fabrication d’un dispositif électronique La présente description concerne un procédé de fabrication d’un dispositif électronique comprenant : - la fourniture d’une structure comprenant un substrat semiconducteur (102), des éléments conducteurs (132) au-dessus du substrat semiconducteur, une première couche diélectrique intermétallique (131) entre les éléments conducteurs, des cavités (150) dans la première couche diélectrique intermétallique entre deux éléments conducteurs adjacents, et une deuxième couche diélectrique intermétallique (144) au-dessus de la première couche diélectrique intermétallique et des cavités, les cavités étant reliées entre elles de manière à former une cavité étendue continue entre les deux éléments conducteurs adjacents ; - la formation de premiers, respectivement de deuxièmes, orifices traversant la deuxième couche diélectrique intermétallique, s’étendant jusqu’aux cavités, respectivement jusqu’aux éléments conducteurs ; - le remplissage des premiers et deuxièmes orifices avec un matériau conducteur (148), le remplissage des premiers orifices remplissant les cavités, formant des régions conductrices (155) reliées entre elles, et ainsi une piste conductrice, et formant des premiers vias conducteurs (149A) reliés à la piste conductrice, et le remplissage des deuxièmes orifices formant des deuxièmes vias conducteurs (149B) reliés aux éléments conducteurs . Figure pour l'abrégé : Fig. 10 Dispositif électronique et procédé de fabrication d’un dispositif électronique La présente description concerne de façon générale les dispositifs électroniques à base de semiconducteur, et les procédés de fabrication de dispositifs électroniques à base de semiconducteur. En particulier, la présente description vise l’interconnexion dans un dispositif électronique. Les dispositifs électroniques à base de semiconducteur comprennent généralement des composants électroniques sur et/ou dans une couche de substrat semiconducteur. La couche de substrat peut, par exemple, être un substrat semiconducteur massif ou une couche de silicium sur isolant, ou SOI, de l’anglais Silicon On Insulator. La fabrication des composants électroniques est généralement réalisée dans un processus d'entrée de ligne, connu en anglais sous le terme "Front End Of Line" (FEOL). Une fois le processus FEOL terminé, la fabrication du dispositif électronique se poursuit en formant une structure d’interconnexion comportant un réseau de chemins de conduction électrique destinés à être reliés aux composants électroniques. Ceci est appelé, dans le domaine technique, un processus de fin de ligne, de l’anglais Back End of Line (BEOL). Le routage des chemins de conduction dans le processus BEOL nécessite la formation de plusieurs niveaux de métallisation (ou couches de métallisation) au-dessus de la couche de substrat qui comprend les composants électroniques formés pendant le processus FEOL. La métallisation comprend des vias métalliques qui s'étendent perpendiculairement à une face supérieure de la couche de substrat et des lignes métalliques qui s'étendent parallèlement à la face supérieure de la couche de substrat, un via permettant de relier des lignes métalliques de deux niveaux de métallisation différents. Il est courant d'utiliser du cuivre (Cu) comme matériau métallique pour les vias et les lignes métalliques, bien qu'il soit également connu d'utiliser d'autres matériaux métalliques, comme l’aluminium (Al) pour les lignes métalliques et/ou du tungstène (W) pour les vias, et éventuellement pour des couches barrière. La structure d’interconnexion comprend généralement un matériau diélectrique à et/ou entre chaque niveau de métallisation, les vias et les lignes métalliques étant entourés, et isolés électriquement entre eux, par le matériau diélectrique. À mesure que les composants électroniques deviennent plus petits et les dispositifs électroniques plus complexes, il y a une augmentation correspondante de la complexité de la métallisation BEOL, notamment pour connecter de plus en plus de composants électroniques, et en particulier cela peut nécessiter une augmentation du nombre de niveaux de métallisation. En même temps, on peut rechercher d’avoir des structures d’interconnexion de dimensions de plus en plus petites pour diminuer la taille du dispositif électronique. Il existe un besoin d’améliorer les dispositifs électronique à base de semiconducteur, en particulier d’améliorer l’interconnexion des composants électroniques dans un dispositif électronique. Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs électroniques connus. Un mode de réalisation prévoit un procédé de fabrication d’un dispositif électronique, le procédé comprenant : - la fourniture d’une structure comprenant un substrat semiconducteur sur et dans lequel sont formés des composants électroniques, des premiers éléments conducteurs au-dessus du substrat semiconducteur, une première couche diélectrique intermétallique entre les premiers éléments conducteurs, des cavités dans la première couche diélectrique intermétallique entre deux premiers éléments conducteurs adjacents parmi les premiers éléments conducteurs, et une deuxième couche diélectrique intermétallique au-dessus de la première couche diélectrique intermétallique et des cavités, les cavités étant reliées entre elles de manière à former une cavité étendue continue entre les deux premiers éléments conducteurs adjacents ; - la formation de premiers orifices et de deuxièmes orifices traversant la deuxième couche diélectrique intermétallique, les premiers orifices s’étendant chacun jusqu’à une des cavités et les deuxièmes orifices s’étendant chacun jusqu’à un des premiers éléments conducteurs ; - le remplissage des premiers et deuxièmes orifices avec un matériau conducteur, le remplissage des premiers orifices étant réalisé de manière à remplir les cavités, formant des régions conductrices reliées entre elles, et ainsi une piste conductrice, le remplissage des premiers orifices formant également des premiers vias conducteurs reliés à la piste conductrice, et le remplissage des deuxièmes orifices formant des deuxièmes vias conducteurs reliés aux premiers éléments conducteurs. Selon un mode de réalisation, la fourniture de la structure inclut la formation des cavités qui comprend : - la formation de troisièmes orifices traversant la première couche diélectrique intermétallique entre les deux premiers éléments conducteurs adjacents, la formation des troisièmes orifices comprenant une gravure, par exemple une gravure anisotropique et/ou une gravure sèche ; - l’élargissement des troisièmes orifices de manière à former des cavités ouvertes reliées entre elles dans la première couche diélectrique intermétallique, l’élargissement des troisièmes orifices comprenant une gravure, par exemple une gravure isotropique et/ou une gravure humide ; - la formation de la deuxième couche diélectrique intermétallique au-dessus des cavités ouvertes et de la première couche diélectrique intermétallique, de manière à fermer les cavités ouvertes. Selon un mode de réalisation, le procédé comprend, avant la formation des troisièmes orifices, le dépôt d’une première couche de protection au-dessus de la première couche diélectrique intermétallique et des premiers éléments conducteurs, puis la formation de premières ouvertures dans la première couche de protection, les troisièmes orifices étant formés au droit des premières ouvertures, la formation des premières ouvertures comprenant une gravure, par exemple une gravure anisotropique et/ou une gravure sèche. Selon un mode de réalisation, la formation de premiers et deuxièmes orifices comprend une gravure anisotropique et/ou une gravure sèche. Selon un mode de réalisation, la structure fournie comprend d’autres cavités dans la première couche diélectrique intermétallique entre deux autres premiers éléments conducteurs adjacents parmi les premiers éléments conducteurs, la deuxième couche diélectrique intermétallique s’étendant également au-dessus desdites autres cavités, lesdites autres cavités étant reliées entre elles et étant non remplies en le matériau conducteur, de sorte à former une cavité étendue continue entre les deux autres premiers éléments conducteurs adjacents . Un mode de réalisation prévoit un dispositif électronique comprenant : - un substrat semiconducteur sur et dans lequel sont disposés des composants électroniques ; - des premiers éléments conducteurs au-dessus du substrat semiconducteur ; - une première couche diélectrique intermétallique entre les premiers éléments conducteurs ; - des régions conductrices s’étendant au moins dans l’épaisseur de la première couche diélectrique intermétallique entre deux premiers éléments conducteurs adjacents parmi les premiers éléments conducteurs, les régions conductrices étant reliées entre elles sous la forme d’une piste conductrice ; - une deuxième couche diélectrique intermétallique au-dessus de la première couche diélectrique intermétallique, des premiers éléments conducteurs et de la piste conductrice ; - des premiers vias conducteurs traversant la deuxième couche diélectrique intermétallique et reliés à la piste conductrice ; - des deuxièmes vias conducteurs traversant la deuxième couche diélectrique intermétallique et reliés aux premiers éléments conducteurs. Selon un mode de réalisation, le dispositif électronique comprend en outre d’autres cavités dans la première couche diélectrique intermétallique entre deux autres premiers éléments conducteurs adjacents parmi les premiers éléments conducteurs, la deuxième couche diélectrique intermétallique s’étendant également au-dessus desdites autres cavités, lesdites autres cavités étant reliées entre elles de manière à former une cavité étendue continue entre les deux autres premiers éléments conducteurs adjacents. Les modes de réalisation suivants peuvent s’appliquer au dispositif ou au procédé. Selon un mode de réalisation, les premiers éléments conducteurs sont isolés entre eux par la première couche diélectrique intermétallique dans une première direction d’un plan sensiblement parallèle au plan du substrat semiconducteur, et les régions conductrices sont reliées entre elles dans une deuxième direction du plan perpendiculaire à la première direction. Selon un mode de réalisation, les régions conductrices sont également reliées entre elles dans la première direction du plan. Selon un mode de réalisation, les bords latéraux des premiers éléments conducteurs sont protégés par une deuxième couche de protection. Selon un mode de réalisation, les régions conductrices s’étendent également dans une couche diélectrique pré-métal localisée entre le substrat semiconducteur et la première couche diélectrique intermétallique, par exemple entre les composants électroniques et la première couche diélectrique intermétallique. Selon un mode de réalisation, des contacts traversant la couche diélectrique pré-métal sont reliés aux composants électroniques et aux premiers éléments conducteurs, les régions conductrices s’étendant également entre lesdits contacts. Selon un mode de réalisation, le matériau conducteur comprend du tungstène et/ou les premiers éléments conducteurs comprennent du cuivre ou de l’aluminium. Selon un mode de réalisation, les premiers éléments conducteurs et la première couche diélectrique intermétallique forment un premier niveau d’une structure d’interconnexion. Selon un mode de réalisation, un deuxième niveau de métallisation comprend des deuxièmes éléments conducteurs reliés aux premiers éléments conducteurs par les deuxièmes vias conducteurs, et d’autres deuxièmes éléments conducteurs reliés à la piste conductrice par les premiers vias conducteurs. Selon un mode de réalisation, la piste conductrice et les premiers vias conducteurs sont inclus dans un circuit de contrôle d’une continuité électrique entre les régions conductrices. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 est une vue en coupe longitudinale représentant schématiquement et partiellement un exemple de dispositif électronique ; la FIG. 2 , la FIG. 3 , la FIG. 4 , la FIG. 5 , la FIG. 6 , la FIG. 7 , la FIG. 8 , la FIG. 9 et la FIG. 10 sont des vues en coupe longitudinale représentant schématiquement et partiellement des structures obtenues à l’issue d’étapes intermédiaires successives d’un exemple de procédé de fabrication d’un dispositif électronique selon un mode de réalisation ; la FIG. 11 est une vue de dessus représentant schématiquement et partiellement une structure pouvant être obtenue à l’issue de l’étape représentée dans la FIG. 9 ; la FIG. 12 est une vue de dessus représentant schématiquement et partiellement un dispositif électronique pouvant être obtenu à l’issue de l’étape représentée dans la FIG. 10 ; et la FIG. 13 et la FIG. 13 sont des vues de dessus et tridimensionnelle représentant schématiquement et partiellement un dispositif électronique selon un mode de réalisation, tel que le dispositif électronique de la FIG. 12 , avec en outre un deuxième niveau de métallisation la FIG. 14 est une vue en coupe longitudinale représentant schématiquement et partiellement un dispositif électronique selon un autre mode de réalisation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les étapes de fabrication et les détails des composants électroniques, par exemple les régions de drain, de source et de grille pour un transistor MOS, ne sont pas détaillés, étant réalisables avec les procédés usuels de fabrication de composants électroniques. En outre, les étapes de fabrication et les détails des structures d’interconnexion ne sont pas décrits, étant réalisables avec les procédés usuels de fabrication de structures d’interconnexion. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % ou à 10° près, de préférence à 5 % ou à 5° près. Dans la description qui suit, les qualificatifs "isolant" et "conducteur" signifient respectivement, sauf précision contraire, électriquement isolant et électriquement conducteur. Dans la description qui suit, lorsque l'on fait référence à un substrat, il est fait référence sauf précision contraire à un substrat semiconducteur. Dans la description qui suit, lorsque l'on fait référence à un via, il est fait référence sauf précision contraire à un via conducteur, par exemple un via métallique. Dans la description qui suit, sauf précision contraire, une longueur correspond à une dimension dans une première direction, qui correspond à la direction longitudinale X repérée dans les figures, une largeur correspond à une dimension dans une deuxième direction, orthogonale à la première direction X, qui correspond à la direction transversale Y repérée dans les figures, et une épaisseur ou une profondeur correspond à une dimension dans une direction perpendiculaire aux première et deuxième directions, qui correspond à la direction verticale Z repérée dans les figures. Dans le cas d’un transistor de type MOSFET, la direction longitudinale X correspond à la direction de la longueur de canal entre une région de source et une région de drain du transistor. La FIG. 1 est une vue en coupe longitudinale représentant schématiquement et partiellement un exemple de dispositif électronique 100. Le dispositif électronique 100 de la FIG. 1 peut former une structure de départ du procédé décrit en lien avec les figures 2 à 10. Le dispositif électronique 100 comporte plusieurs transistors MOSFET 110 formés sur et dans un substrat semiconducteur 102. Dans certains modes de réalisation, le substrat 102 est constitué de silicium ou est une couche de silicium sur isolant, ou SOI, de l’anglais Silicon on Insulator. Le substrat 102 s’étend selon un plan XY, ou plan principal. Bien que deux transistors soient illustrés sur la FIG. 1 , n'importe quel nombre de transistors et/ou d’autres composants électroniques peut être formés sur et/ou dans le substrat 102. Les transistors, plus largement les composants électroniques, peuvent être positionnés les uns à côté des autres dans la direction X et/ou dans la direction Y. Chaque transistor 110 comprend une région de grille 111 recouvrant une région de formation de canal 103, ou région de canal, formée dans le substrat 102. La région de canal 103 est située entre deux régions semiconductrices dopées du substrat 102, formant respectivement la région de drain 104 et la région de source 105 du transistor 110, ou la région de source 104 et la région de drain 105 du transistor 110. La région de grille 111 peut être en silicium polycristallin (polysilicium) et/ou un matériau conducteur tel qu’un siliciure de terres rares, par exemple un siliciure de titane, ou de cobalt, ou une combinaison de plusieurs de ces matériaux. La région de grille 111 peut être multicouches avec par exemple une couche en polysilicium et une (ou plusieurs) couche(s) en matériau conducteur. La région de grille 111 est isolée du substrat 102 par un isolant de grille 112. L’isolant de grille, ou une autre couche d’isolant, peut également recouvrir les parois latérales de la région de grille 111. L’isolant de grille 112 peut être en un oxyde de silicium, tel que le dioxyde de silicium (SiO 2 ). Les flancs de la région de grille 111 sont recouverts par des espaceurs de grille 113. Les espaceurs de grille 113 comprennent une ou plusieurs couches diélectriques. Dans certains modes de réalisation, les espaceurs de grille 113 comprennent de l'oxyde de silicium, du dioxyde de silicium, du nitrure de silicium (par exemple Si 3 N 4 ), ou une combinaison de plusieurs de ces matériaux. Par exemple, les espaceurs de grille 113 peuvent comprendre une première couche de nitrure de silicium, une deuxième couche de dioxyde de silicium sur la première couche et une troisième couche de nitrure de silicium sur la deuxième couche. Comme illustré sur la FIG. 1 , les espaceurs de grille 113 peuvent comprendre une première couche et une deuxième couche avec chacune des profils en forme de L en coupe longitudinale. Dans certains modes de réalisation, une couche de couverture 114 recouvre la surface supérieure de la région de grille 111. La couche de couverture 114 comprend un matériau conducteur approprié, tel que, par exemple, du titane, du nitrure de titane, du tantale, du nitrure de tantale, du siliciure de cobalt (CoSi 2 ), ou une combinaison de plusieurs de ces matériaux. Dans certains modes de réalisation, une couche de siliciure de métal 108, ou couche de siliciure, est formée sur chacune des régions de drain et de source 104, 105. Une telle couche de siliciure permet de réduire fortement la valeur de la résistance électrique d'accès des contacts 120 décrits plus après, c’est-à-dire la résistance entre les régions de drain et de source et les contacts. Une couche d'arrêt de gravure 106 est formée sur les transistors 110, c’est-à-dire au moins sur les régions de grille 111, les régions de source et de drain 104, 105, et les espaceurs de grille 113. La couche d'arrêt de gravure 106 peut être utilisée pour contrôler les étapes de gravure ultérieures, pour former des contacts 120 par exemple. La couche d'arrêt de gravure 106 peut comprendre un nitrure tel que du nitrure de silicium (par exemple Si 3 N 4 ), un nitrure de carbone et silicium, ou tout autre matériau approprié. Une couche diélectrique pré-métal 107, ou couche PMD, de l’anglais Pre-Metal Dielectric layer, est formée sur la couche d'arrêt de gravure 106. Dans certains modes de réalisation, la couche PMD 107 comprend un oxyde de silicium, tel que le dioxyde de silicium (SiO 2 ). Dans d'autres modes de réalisation, la couche PMD 107 comprend un verre en phosphure de silicium connu sous l'abréviation anglaise "PSG" (Phospho-Silicon Glass), ou un verre en borophosphure de silicium, connu sous l’abréviation anglaise "BPSG" (Borophospho-Silicon Glass). Cependant, la couche PMD 107 peut comprendre une combinaison de plusieurs de ces matériaux, ou tout autre matériau approprié. Des contacts 120 sont formés à travers la couche PMD 107 et la couche d'arrêt de gravure 106 pour contacter physiquement et électriquement les régions de source et de drain 104, 105. Pour former ces contacts 120, on réalise des ouvertures à travers la couche PMD 107 et la couche d'arrêt de gravure 106 au moins jusqu’à la couche de siliciure 108 si elle est présente, ou jusqu’aux régions de source et de drain 104, 105 sinon, typiquement par une technique de masquage appropriée, telle que la photolithographie, puis une technique de gravure appropriée. Ensuite, une couche barrière 121 est déposée de manière conforme sur les parois internes et au fond de ces ouvertures. La couche barrière 121 comprend un matériau conducteur approprié tel que du tantale, du nitrure de tantale, du titane, du nitrure de titane, ou une combinaison de plusieurs de ces matériaux. La couche barrière 121 est formée par un procédé approprié tel qu’une technique de dépôt chimique en phase vapeur, connue sous l’acronyme anglais "CVD" (Chemical Vapor Deposition), une technique de dépôt physique en phase vapeur, connue sous l’acronyme anglais "PVD" (Physical Vapor Deposition), une technique de dépôt de couches atomiques, connue sous l’acronyme anglais "ALD" (Atomic Layer Deposition), ou par électrodéposition. Ensuite, un matériau de remplissage conducteur 122 est formé sur la couche barrière 121 pour remplir les ouvertures. Dans certains modes de réalisation, le matériau de remplissage conducteur 122 comprend du tungstène, du cobalt, du cuivre, ou une combinaison de plusieurs de ces matériaux. Le matériau de remplissage conducteur 122 est formé par un procédé approprié tel que CVD, PVD, ALD ou par électrodéposition. Les parties supérieures de la couche barrière 121 et du matériau de remplissage conducteur 122 peuvent être enlevées avec une technique de planarisation appropriée, tel qu'un polissage chimico-mécanique (CMP, de l’anglais Chemical Mechanical Polishing). Ainsi, les contacts électriques 120 traversent la couche PMD 107 de manière à coupler les régions de drain et de source 104, 105 à une structure d'interconnexion dont on voit un premier niveau de métallisation 130 dans la FIG. 1 . Le premier niveau de métallisation 130 comprend des éléments conducteurs 132, tels que des lignes métalliques (allongées dans la direction Y), isolés entre eux par des éléments diélectriques, ou éléments isolants 1310. L’ensemble de ces éléments diélectriques 1310 forme une couche diélectrique intermétallique 131 (première couche diélectrique intermétallique), ou couche IMD 131, de l’anglais Inter-Metal Dielectric. Les éléments conducteurs 132 sont reliés aux contacts 120, en étant de préférence positionnés sensiblement au droit des contacts 120. Le premier niveau de métallisation 130 peut être formé par un processus soustractif, par exemple pour des lignes en aluminium, ou par un processus du type Damascène, par exemple pour des lignes en cuivre. Un exemple de processus soustractif est décrit dans ce qui suit. Une couche conductive, par exemple en aluminium, est déposée sur la couche PMD 107 et les contacts 120. Le dépôt de la couche conductive est réalisé par un procédé approprié tel qu’une technique CVD, PVD ou ALD ou par électrodéposition. Ensuite, la couche conductive est gravée à travers un masque de gravure, obtenu par exemple par photolithographie, la gravure formant des ouvertures traversant la couche conductive jusqu’à la couche PMD 107. Le masque de gravure est dimensionné pour que les parties restantes de la couche conductrice, formant les éléments conducteurs 132, soient positionnés sensiblement au droit des contacts 120. Puis le masque de gravure est retiré. Une couche de protection 133 peut alors être déposée de manière à recouvrir les surfaces supérieures et les parois latérales des éléments conducteurs 132, et elle vient généralement recouvrir aussi les surfaces exposées de la couche PMD 107 au fond des ouvertures. La couche de protection 133 peut être en un nitrure, tel que du nitrure de silicium, ou tout autre matériau approprié. La couche de protection 133 peut être déposée par une technique CVD, ou tout autre technique appropriée. Les portions de la couche de protection qui sont localisées sur les surfaces exposées de la couche PMD 107 au fond des ouvertures peuvent ensuite être retirées. Ensuite, une couche IMD 131 est formée au moins pour combler les ouvertures entre les éléments conducteurs 132, formant les éléments isolants 1310. La couche IMD 131 comprend par exemple un oxyde de silicium, tel que le dioxyde de silicium (SiO 2 ), ou tout autre matériau diélectrique. La couche IMD 131 est déposée par une technique appropriée, tel qu’une technique CVD. Des parties excédentaires de la couche IMD 131 peuvent être éliminées au moyen d’une planarisation telle qu'un CMP. Selon une variante du processus soustractif décrit, une couche initiale de protection peut être formée sur la couche conductrice avant gravure de celle-ci, afin de protéger les couches sous-jacentes pendant la gravure, la gravure de la couche conductrice incluant la gravure de la couche initiale de protection à travers le masque de gravure, de sorte que la couche initiale de protection ne reste que sur les éléments conducteurs après gravure. Un exemple de processus Damascène est décrit dans ce qui suit. Une couche IMD 131 est déposée sur la couche PMD 107 et les contacts 120. La couche IMD 131 peut être similaire à la couche IMD décrite ci-dessus, ainsi que la technique de dépôt de la couche IMD. Ensuite, la couche IMD 131 est gravée à travers un masque de gravure, obtenu par exemple par photolithographie, formant des ouvertures traversant la couche IMD 131. Les portions restantes de la couche IMD 131 forment les éléments isolants 1310. Le masque de gravure est dimensionné pour que les ouvertures dans la couche IMD 131 soient positionnées sensiblement au droit des contacts 120. Le masque de gravure est retiré. Une couche de protection 133 peut alors être déposée dans les ouvertures, de manière à recouvrir les parois latérales des ouvertures, et elle recouvre aussi généralement les fonds des ouvertures et les éléments isolants 1310. La couche de protection 133 peut être similaire à la couche de protection décrite ci-dessus, ainsi que la technique de dépôt de la couche de protection. Les portions de la couche de protection 133 qui sont localisées au fond des ouvertures et sur les éléments isolants 1310 peuvent ensuite être retirées. Puis, une couche barrière 134 est déposée dans les ouvertures, de manière à recouvrir les parois latérales et les fonds des ouvertures, et elle recouvre aussi généralement les éléments isolants 1310. La couche barrière 134 comprend un matériau conducteur approprié tel que du tantale, du nitrure de tantale, du titane, du nitrure de titane, ou une combinaison de plusieurs de ces matériaux. La couche barrière 134 est formée par un procédé approprié tel qu’une technique de CVD, PVD, ALD, ou par électrodéposition. Ensuite, un matériau conducteur, par exemple en cuivre, est formé au moins pour combler les ouvertures entre les éléments isolants 1310, formant avec la couche barrière 134 les éléments conducteurs 132. Des parties excédentaires de la couche conductrice et de la couche barrière 134 localisées au-dessus des éléments isolants 1310 peuvent être éliminées au moyen d’une planarisation telle qu'un CMP. Selon une variante du processus Damascène décrit, une couche initiale de protection 135 peut être formée sur la couche PMD 107 et les contacts 120 avant dépôt de la couche IMD, afin de protéger les couches sous-jacentes pendant la gravure de la couche IMD 131, la gravure de la couche IMD 131 incluant la gravure de la couche initiale de protection 135 à travers le masque de gravure, la couche initiale de protection 135 restant sous les portions non gravées de la couche IMD 131. Dans les deux techniques, la couche de protection 133 se retrouve sur les flancs des éléments conducteurs 132, ce qui peut protéger les éléments conducteurs 132 lors d’étapes de fabrication ultérieures, telle qu’une gravure pour former des cavités comme décrit plus après. A titre d’illustration, la FIG. 1 montre des éléments conducteurs 132 en cuivre obtenus par le processus Damascène. Mais cela pourrait être des éléments conducteurs en aluminium obtenus par le processus soustractif. On a ainsi utilisé les mêmes références numériques pour les éléments similaires dans la description des deux processus. Comme on le voit dans la FIG. 1 , une couche de protection 141 est formée sur le premier niveau de métallisation 130, c’est-à-dire sur les éléments conducteurs 132 et la couche IMD 131. La couche de protection 141, ainsi que la technique de dépôt de la couche de protection 141, peut être similaire à la couche de protection 133 décrite ci-dessus en lien avec la FIG. 1 . La structure de départ du procédé de fabrication décrit en lien avec les figures 2 à 10 peut ne pas comprendre la couche de protection 141, le dépôt de cette couche de protection 141 pouvant faire partie du procédé de fabrication. La FIG. 2 , la FIG. 3 , la FIG. 4 , la FIG. 5 , la FIG. 6 , la FIG. 7 , la FIG. 8 , la FIG. 9 et la FIG. 10 sont des vues en coupe longitudinale représentant schématiquement et partiellement des structures obtenues à l’issue d’étapes intermédiaires successives d’un exemple de procédé de fabrication d’un dispositif électronique selon un mode de réalisation. La FIG. 2 montre une structure obtenue à l’issue de la formation d’un masque de gravure 142 sur la couche de protection 141. Le masque de gravure 142 peut être obtenu par une technique de photolithographie. Le masque de gravure 142 est destiné à être utilisé pour former des cavités 150 dans la couche IMD 131 et la couche PMD 107, entre les éléments conducteurs 132, et éventuellement entre les contacts 120, comme décrit ci-après en lien avec les figures 3 à 7. Des ouvertures 142A dans le masque de gravure 142 peuvent être formées à des emplacements souhaitables pour former ces cavités, comme par exemple au-dessus des régions de grille 111 des transistors 110. La FIG. 3 montre une structure obtenue à l’issue de la gravure de portions de la couche de protection 141 au travers des ouvertures 142A du masque de gravure 142, les portions gravées formant des ouvertures 141A (premières ouvertures) dans la couche de protection 141. Cette gravure est par exemple une gravure sèche, du type gravure plasma. La FIG. 4 montre une structure obtenue à l’issue de la gravure d’orifices 143 (troisièmes orifices) traversant la couche IMD 131 jusque dans la couche PMD 107, entre deux éléments conducteurs 132. La gravure est réalisée au travers des ouvertures 142A du masque de gravure 142 et des ouvertures 141A de la couche de protection 141. Les orifices 143 peuvent être formés au moyen d’une gravure anisotrope appropriée, tel qu'une gravure sèche, par exemple, du type gravure plasma. Le diamètre des orifices 143 peut correspondre sensiblement au diamètre des ouvertures 141A dans la couche de protection 141. Les gravures des figures 3 et 4 peuvent être réalisées en une seule étape de gravure. Le masque de gravure 142 est ensuite enlevé. La FIG. 5 montre une structure obtenue à l’issue de l’élargissement des orifices 143 par gravure, de manière à former des cavités ouvertes 151 dans la couche IMD 131 et la couche PMD 107 entre deux éléments conducteurs 132, et éventuellement entre deux contacts 120. Les ouvertures des cavités ouvertes 151 correspondent aux ouvertures 141A de la couche de protection 141. Les cavités ouvertes 151 peuvent être formées au moyen d’une gravure isotrope appropriée, avantageusement sélective du matériau de la couche IMD 131 et de la couche PMD 107 par rapport au matériau de la couche de protection 141, pour éviter de graver la couche de protection 141. Dans certains modes de réalisation, la gravure isotrope est une gravure humide, par exemple réalisée avec de l’acide fluorhydrique (HF) qui peut être sous forme de vapeur, de l’acide chlorhydrique (HCl), de l’hydroxyde de potassium (KOH), de l’hydroxyde de tétraméthylammonium (TMAH), de la soude (NaOH), de l’acide nitrique (HNO 3 ), de l’oxyde gravant tamponné (BOE, de l’anglais Buffered Oxide Etch), ou un mélange de plusieurs de ces produits. Le diamètre des orifices 143 peut permettre de définir les dimensions des cavités ouvertes 151. Par exemple, plus le diamètre des orifices 143 est grand, plus le diamètre moyen des cavités ouvertes 151 est grand. La couche de protection 133 qui est localisée sur les parois latérales, ou flancs, des éléments conducteur 132 peut avantageusement protéger les éléments conducteurs 132 pendant la gravure anisotrope et/ou la gravure isotrope. L’élargissement des orifices 143 est avantageusement réalisé de manière à ce que tout ou partie des cavités ouvertes 151 puissent être reliées entre elles, formant une cavité ouverte continue dans une ou plusieurs directions du plan XY entre les éléments conducteurs 132, par exemple au moins dans la direction Y. La coupe longitudinale des figures 5 et 6 montre un seul orifice 143 entre deux éléments conducteurs 132 adjacents dans la direction X, puis une seule cavité ouverte 151 par élargissement de l’orifice 143 entre deux éléments conducteurs 132 adjacents dans la direction X. Cette coupe correspond à un exemple, et on peut former plusieurs orifices 143, puis plusieurs cavités ouvertes 151 adjacentes reliées entre elles dans la direction X, et ensuite plusieurs cavités 150 reliées entre elles, entre deux éléments conducteurs adjacents dans la direction X, comme illustré dans la FIG. 11 décrite plus après. La FIG. 6 montre une structure obtenue à l’issue de la formation d’une couche diélectrique intermétallique 144 (deuxième couche diélectrique intermétallique), ou couche IMD 144, sur la couche de protection 141 et sur les ouvertures des cavités ouvertes 151, de manière à fermer ces cavités ouvertes 151, formant des cavités fermées 150 que l’on désignera cavités (air gap en anglais). La couche IMD 144 peut être formée en utilisant des matériaux et des procédés similaires à ceux de la couche IMD 131 comme décrit plus avant. En passant par les ouvertures 141A de la couche de protection 141, le matériau diélectrique de la couche IMD 144 peut venir recouvrir les surfaces internes des cavités 150 avant de fermer les cavités ouvertes 151, formant un revêtement interne 152 dans les cavités 150. Dans certains modes de réalisation, les cavités 150 sont au-dessus des régions de grille 111 des transistors 110, et elles peuvent avoir une largeur supérieure à la largeur combinée de la région de grille 110 et des espaceurs de grille 113. De préférence, les cavités 150 localisées entre deux éléments conducteurs 132 adjacents sont reliées entre elles dans une ou plusieurs directions, formant une ou plusieurs cavités étendues continues. En d’autres termes, des cavités 150 positionnées entre une même paire d’éléments conducteurs 132 adjacents peuvent former une cavité étendue continue, et d’autres cavités 150 positionnées entre une autre paire d’éléments conducteurs 132 adjacents peuvent former une autre cavité étendue continue. Par exemple, les cavités peuvent être reliées entre elles dans la direction transversale Y, voire également dans la direction longitudinale X, comme illustré dans les figures 11 et 12 décrites plus après. La FIG. 7 montre une structure obtenue à l’issue de la formation d’une couche de planarisation 145, par exemple une couche en un oxyde de silicium. Cette couche de planarisation est optionnelle et peut être omise. En variante, au lieu du dispositif électronique 100 de la FIG. 1 , le procédé de fabrication peut partir de la structure représentée dans l’une quelconque des figures 2 à 7, par exemple de la structure représentée dans la FIG. 6 (sans couche de planarisation) ou dans la FIG. 7 (avec couche de planarisation). La FIG. 8 montre une structure obtenue à l’issue de la formation d’un masque de gravure 146 sur la couche de planarisation 145. Le masque de gravure 146 peut être obtenu par une technique de photolithographie. Des ouvertures 146A dans le masque de gravure 146 peuvent être formées à des emplacements souhaitables pour former dans la couche IMD 144 des orifices 147 reliés aux cavités 150 et aux éléments conducteurs 132. La FIG. 9 montre une structure obtenue à l’issue de la gravure de la couche de planarisation 145, de la couche IMD 144 et de la couche de protection 141 pour former des orifices 147 traversant ces couches, la gravure étant réalisée au travers des ouvertures 146A du masque de gravure 146. Les orifices 147 comprennent des premiers orifices 147A qui sont formés au droit des cavités 150, et des deuxièmes orifices 147B qui sont formés au droit des éléments conducteurs 132. Les premiers orifices 147A permettent de rouvrir les cavités 150, pour les remplir en matériau conducteur, et ainsi remplir les cavités étendues continues, comme décrit plus après. Les premiers orifices remplis forment des premiers vias, comme décrit plus après. Par exemple, les premiers orifices 147A sont centrés avec les ouvertures 141A de la couche de protection 141. Les deuxièmes orifices 147B, une fois remplis en matériau conducteur, forment des deuxièmes vias, comme décrit plus après. Toutes les cavités 150 d’une même cavité étendue continue ne sont pas nécessairement reliées à un premier orifice 147A. En effet, dans la mesure où les cavités 150 d’une même cavité étendue continue sont reliées entre elles, il peut être suffisant d’avoir seulement deux premiers orifices 147A pour remplir les cavités 150 en matériau conducteur, par exemple un premier orifice d’entrée du matériau conducteur et un premier orifice de sortie du matériau conducteur. Cependant, par exemple selon la longueur de la cavité étendue continue, on peut prévoir plus de deux premiers orifices pour qu’elle puisse être correctement remplie. La FIG. 10 montre une structure obtenue à l’issue du remplissage des orifices 147 en un matériau conducteur 148, qui comprend par exemple du tungstène, formant des vias conducteurs 149. Le remplissage est réalisé à l’aide d’une technique de dépôt appropriée telle qu’une technique de ALD, ou par une technique de PVD ou de CVD, ou par électrodéposition. Les premiers orifices 147A permettent de remplir les cavités 150 en le matériau conducteur 148, formant des régions conductrices 155, et les premiers orifices 147A forment des premiers vias 149A une fois remplis, chaque premier via 149A étant relié à une des régions conductrices 155. Dans la mesure où, entre les éléments conducteurs 132, les cavités 150 sont reliées entre elles dans une ou plusieurs directions, formant des cavités étendues continues, les régions conductrices 155 sont également reliées entre elles, formant des pistes conductrices continues, ou pistes conductrices (un exemple de piste conductrice est représenté dans les figures 12, 13A et 13B). En d’autres termes, des régions conductrices 155 positionnées entre une même paire d’éléments conducteurs 132 adjacents peuvent former une piste conductrice, et d’autres régions conductrices 155 positionnées entre une autre paire d’éléments conducteurs 132 adjacents peuvent former une autre piste conductrice. Chaque premier via 149A est relié à une piste conductrice. Les vias 149 comprennent en outre des deuxièmes vias 149B qui sont reliés aux éléments conducteurs 132 et qui participent à l’interconnexion des éléments conducteurs 132 du premier niveau de métallisation 130 avec des éléments conducteurs d’un deuxième niveau de métallisation (représenté dans les figures 13A et 13B). Dans la description du procédé de fabrication décrite en lien avec les figures 8 à 10, on a considéré qu’il y a une couche de planarisation 145, mais le procédé de fabrication peut être facilement adapté dans le cas où il n’y a pas de couche de planarisation. Par exemple, le masque de gravure 146 de la FIG. 8 est alors formé sur la couche IMD 144, et les orifices 147 et vias 149 traversent la couche IMD 144 et la couche de protection 141. Les vues de dessus des figures 11 et 12 décrites dans ce qui suit sont des vues prises selon un plan de coupe horizontal A-A visible dans les figures 9 et 10, dans la couche IMD 131 du premier niveau de métallisation 130. La FIG. 11 est une vue de dessus représentant schématiquement et partiellement une structure pouvant être obtenue à l’issue de l’étape représentée dans la FIG. 9 . La FIG. 11 illustre un mode de réalisation dans lequel plusieurs cavités 150 sont formées dans la couche IMD 131 entre deux éléments conducteurs 132, et sont reliées entre elles à la fois dans la direction longitudinale X et dans la direction transversale Y. On obtient une cavité étendue continue 1150 entre les deux éléments conducteurs 132. Par exemple, la cavité étendue continue 1150 s’étend de manière sensiblement parallèle aux éléments conducteurs 132. On a représenté à l’intérieur de chaque cavité 150 les ouvertures 141A de la couche de protection 141. On a représenté dans la FIG. 11 seulement deux éléments conducteurs 132, bien qu’il puisse y en avoir d’autres, comme représenté dans la FIG. 9 . On peut alors avoir plusieurs cavités étendues continues 1150. La FIG. 9 pourrait correspondre à une coupe selon le plan de coupe B-B représenté en FIG. 11 , qui ne traverse qu’une ouverture 141A entre les deux éléments conducteurs 132. On voit en effet dans la FIG. 9 , comme dans la FIG. 11 , que chaque ouverture 141A n’est pas nécessairement centrée par rapport à la cavité étendue continue 1150 dans la direction X. Ainsi, la cavité 150 de la FIG. 9 peut en fait correspondre à une portion de la cavité étendue continue 1150 vue dans le plan de coupe B-B. Dans certains modes de réalisation, la couche IMD 131 a une longueur L1 entre les éléments conducteurs 132, mesurée dans la direction X, comprise entre 0,2 µm et 5 µm. La couche IMD 131 peut comporter des zones interdites 1130 adjacentes à chaque élément conducteur 132 qui ne sont de préférence pas gravées pour former les cavités 150, et ce, afin d'éviter d'endommager les éléments conducteurs 132. Par exemple, les zones interdites 1130 ont une longueur L2, mesurée dans la direction X, comprise entre 0,01 µm à 1 µm. Les ouvertures 141A représentées ont une forme carrée. Dans certains modes de réalisation, les ouvertures 141A ont une dimension L3, mesurée dans chacune des directions X et Y, comprise entre 50 nm à 300 nm. La forme représentée n’est pas limitative et les ouvertures 141A peuvent avoir n'importe quelle forme appropriée, telle que des formes rectangulaires, des formes circulaires, des formes ovales, des formes triangulaires, des formes hexagonales, des formes octogonales, ou similaires, et toutes les ouvertures 141A pourraient ne pas avoir les mêmes formes. On a représenté les ouvertures 141A disposées en quinconce. Généralement, la disposition des orifices 143 correspond à la disposition des ouvertures 141A, de sorte que les orifices 143 peuvent également être arrangés en quinconce. Cette forme en quinconce des orifices 143 peut être avantageuse pour que les cavités 150 formées lors de la gravure isotrope soient reliées entre elles et forment la cavité étendue continue 1150. Dans l’exemple représenté, les ouvertures 141A sont disposées en deux colonnes entre les éléments conducteurs 132, bien qu’elles pourraient être disposées en n'importe quel nombre approprié de colonnes, par exemple une à cinq colonnes. En outre, dans l’exemple représenté, les ouvertures 141A d’une colonne sont décalées dans la direction Y par rapport aux ouvertures 141A de l'autre colonne. Dans certains modes de réalisation, les ouvertures 141A sont disposées avec un pas P1 compris entre 50 nm et 300 nm, ou entre 50 nm et 200 nm. Cependant, les ouvertures 141A peuvent être disposées selon n'importe quel motif approprié. Ainsi, la configuration représentée n’est pas limitative et d’autres configurations sont possibles, dans la mesure où cela permet de former une cavité étendue continue. Chaque cavité 150 a été représentée de manière simplifiée avec une section circulaire centrée par rapport à l’ouverture 141A de la couche de protection 141, les cercles des cavités se chevauchant. Dans certains modes de réalisation, la distance L4 entre l’ouverture 141A et la paroi de la cavité 150 est comprise entre 0 et 500 nm, cette distance étant par exemple induite par le temps de gravure isotrope. En pratique, la section de chaque cavité peut avoir une forme différente, qui n’est pas parfaitement circulaire, et elle peut ne pas être parfaitement centrée par rapport à l’ouverture 141A de la couche de protection 141. Plus généralement, les cavités 150 peuvent avoir des formes diverses, avec des sections qui ne sont pas nécessairement uniformes selon le niveau du plan de coupe. Dans certains modes de réalisation, la cavité étendue continue 1150 présente une longueur L5, mesurée dans la direction X, comprise entre 0,1 µm et 5 µm. La gravure anisotrope pour former les orifices 143 et la gravure isotrope pour élargir les orifices 143 et former ainsi les cavités 150, peuvent être effectués de sorte que la longueur L5 de la cavité étendue continue 1150 soit inférieure ou égale à la longueur L1 de la couche IMD 131 entre les éléments conducteurs 132 moins les longueurs L2 additionnées des deux zones interdites 1130. En outre, les orifices 143 peuvent être positionnés pour que la cavité étendue continue 1150 soit sensiblement centrée dans la couche IMD 131 entre les éléments conducteurs 132. Les cavités 150 représentées dans la FIG. 11 sont ainsi réparties de manière décalée dans les deux directions X et Y et se chevauchent, mais d’autres configurations sont envisageables, dans la mesure où on forme une cavité étendue continue dans la direction longitudinale X et/ou dans la direction transversale Y. La FIG. 12 est une vue de dessus représentant schématiquement et partiellement un dispositif électronique pouvant être obtenu à l’issue de l’étape représentée dans la FIG. 10 . Le dispositif électronique de la FIG. 12 correspond à la structure de la FIG. 11 , après le remplissage des cavités 150 en matériau conducteur, formant des régions conductrices 155, l’ensemble des régions conductrices formant une piste conductrice 1155. Le reste de la description de la FIG. 11 peut s’appliquer à la FIG. 12 . On voit que la piste conductrice 1155 s’étend de manière sensiblement parallèle aux éléments conducteurs 132. On a représenté dans la FIG. 12 seulement deux éléments conducteurs 132, bien qu’il puisse y en avoir d’autres, comme représenté dans la FIG. 10 . On peut alors avoir plusieurs pistes conductrices 1155. La FIG. 10 pourrait correspondre à une coupe selon le plan de coupe B-B représenté en FIG. 12 , qui ne traverse qu’une ouverture 141A entre les deux éléments conducteurs 132. On voit en effet dans la FIG. 10 , comme dans la FIG. 12 , que chaque ouverture 141A n’est pas nécessairement centrée par rapport à la piste conductrice 1155 dans la direction X. Ainsi, la région conductrice 155 de la FIG. 10 peut en fait correspondre à une portion de la piste conductrice 1155 vue dans le plan coupe B-B de la FIG. 12 . La FIG. 13 et la FIG. 13 sont des vues de dessus et tridimensionnelle représentant schématiquement et partiellement un dispositif électronique selon un mode de réalisation, tel que le dispositif électronique de la FIG. 12 , avec en outre un deuxième niveau de métallisation. Plus précisément, les figures 13A et 13B montrent le dispositif électronique de la FIG. 12 , avec en outre un deuxième niveau de métallisation 230 (M2) comprenant des deuxièmes lignes métalliques 232 au-dessus du premier niveau de métallisation 130 (M1) qui comprend les premières lignes métalliques 132 dans la couche IMD 131. Les deuxièmes vias 149B relient les premières lignes métalliques 132 avec certaines des deuxièmes lignes métalliques 232, tandis les premiers vias 149A peuvent relier d’autres deuxièmes lignes métalliques 232 entre elles via la piste conductrice 1155, créant un circuit d’interconnexion 300. Ainsi, la métallisation des cavités 150 permet de créer un niveau d’interconnexion additionnel. La FIG. 14 est une vue en coupe longitudinale représentant schématiquement et partiellement un dispositif électronique selon un autre mode de réalisation. Dans ce mode de réalisation, le dispositif électronique comprend d’autres cavités 150’ entre deux autres éléments conducteurs adjacents, c’est-à-dire entre une paire d’éléments conducteurs 132, 132’ différente de la paire d’élément conducteurs 132 décrite dans les figures 1 à 10. On a représenté seulement une autre cavité 150’ mais il y en a plusieurs, au moins dans la direction transversale Y. Deux paires différentes d’éléments conducteurs peuvent comprendre un même élément conducteur 132, comme représenté dans la FIG. 14 . En variante, deux paires différentes d’éléments conducteurs peuvent ne pas comprendre un même élément conducteur. Les autres cavités 150’ sont reliées entre elles, au moins dans la direction Y, mais elles ne sont pas remplies en le matériau conducteur 148. En d’autres termes, dans le procédé, on n’a pas formé d’orifice 147 jusqu’à ces autres cavités 150’. On peut adapter le masque de gravure 146 de la FIG. 8 pour qu’il ne comprenne pas d’ouvertures 146A au droit des autres cavités 150’. Ainsi, un dispositif électronique peut comprendre à la fois des régions conductrices 155 reliées entre elles pour former une piste conductrice entre deux éléments conducteurs, et des cavités 150’ non remplies de matériau conducteur et reliées entre elles pour former une cavité étendue continue entre deux autres éléments conducteurs. On voit ainsi que les modes de réalisation permettent de former un niveau d’interconnexion additionnel, en utilisant chaque piste conductrice et les premiers vias reliés à cette piste, et ce, en adaptant un processus standard de fabrication de dispositif électronique. En particulier, on peut utiliser un processus de fabrication de cavités d’air, ou air gap en anglais, en jouant simplement sur les paramètres de gravure pour obtenir des cavités reliées entre elles, et ainsi une cavité étendue continue, et on peut utiliser un processus BEOL en modifiant le masque de gravure servant à former les orifices pour réaliser les vias conducteurs entre deux niveaux de métallisations, pour que certains des orifices servent à réouvrir les cavités pour les remplir de métal en même temps que les vias conducteurs sont formés. Une application des modes de réalisation concerne le contrôle de la formation des cavités. En métallisant les cavités et en les reliant à des vias conducteur, on peut former un circuit électrique et on peut contrôler la continuité des cavités métallisées, par exemple en contrôlant la conductivité du circuit électrique formé par la piste conductrice et les vias. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, dans les modes de réalisation, on a représenté des transistors MOSFET comme composants électroniques dans le dispositif électronique. Ceci n'est pas limitatif, les modes de réalisation décrits pouvant s'appliquer à un dispositif électronique comprenant d’autres composants électroniques, par exemple d’autres types de transistors et/ou des diodes. Plus généralement, les modes de réalisation décrits peuvent s'appliquer à tout dispositif électronique comprenant des composants électroniques et une structure d’interconnexion. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Procédé de fabrication d’un dispositif électronique, le procédé comprenant : - la fourniture d’une structure comprenant un substrat semiconducteur (102) sur et dans lequel sont formés des composants électroniques (110), des premiers éléments conducteurs (132) au-dessus du substrat semiconducteur, une première couche diélectrique intermétallique (131) entre les premiers éléments conducteurs, des cavités (150) dans la première couche diélectrique intermétallique entre deux premiers éléments conducteurs adjacents parmi les premiers éléments conducteurs, et une deuxième couche diélectrique intermétallique (144) au-dessus de la première couche diélectrique intermétallique (131) et des cavités (150), les cavités étant reliées entre elles de manière à former une cavité étendue continue (1150) entre les deux premiers éléments conducteurs adjacents ; - la formation de premiers orifices (147A) et de deuxièmes orifices (147B) traversant la deuxième couche diélectrique intermétallique (144), les premiers orifices (147A) s’étendant chacun jusqu’à une des cavités (150) et les deuxièmes orifices (147B) s’étendant chacun jusqu’à un des premiers éléments conducteurs (132) ; - le remplissage des premiers et deuxièmes orifices avec un matériau conducteur (148), le remplissage des premiers orifices (147A) étant réalisé de manière à remplir les cavités (150), formant des régions conductrices (155) reliées entre elles, et ainsi une piste conductrice (1155), le remplissage des premiers orifices (147A) formant également des premiers vias conducteurs (149A) reliés à la piste conductrice (1155), et le remplissage des deuxièmes orifices (147B) formant des deuxièmes vias conducteurs (149B) reliés aux premiers éléments conducteurs. Procédé selon la revendication 1, dans lequel la fourniture de la structure inclut la formation des cavités (150) qui comprend : - la formation de troisièmes orifices (143) traversant la première couche diélectrique intermétallique (131) entre les deux premiers éléments conducteurs adjacents (132), la formation des troisièmes orifices comprenant une gravure, par exemple une gravure anisotropique et/ou une gravure sèche ; - l’élargissement des troisièmes orifices (143) de manière à former des cavités ouvertes (151) reliées entre elles dans la première couche diélectrique intermétallique, l’élargissement des troisièmes orifices comprenant une gravure, par exemple une gravure isotropique et/ou une gravure humide ; - la formation de la deuxième couche diélectrique intermétallique (144) au-dessus des cavités ouvertes (151) et de la première couche diélectrique intermétallique (131), de manière à fermer les cavités ouvertes. Procédé selon la revendication 2, comprenant, avant la formation des troisièmes orifices (143), le dépôt d’une première couche de protection (141) au-dessus de la première couche diélectrique intermétallique (131) et des premiers éléments conducteurs (132), puis la formation de premières ouvertures (141A) dans la première couche de protection, les troisièmes orifices (143) étant formés au droit des premières ouvertures, la formation des premières ouvertures comprenant une gravure, par exemple une gravure anisotropique et/ou une gravure sèche. Procédé selon l’une quelconque des revendications 1 à 3, dans lequel la formation de premiers (147A) et deuxièmes orifices (147B) comprend une gravure anisotropique et/ou une gravure sèche. Procédé selon l’une quelconque des revendications 1 à 4, dans lequel la structure fournie comprend d’autres cavités (150’) dans la première couche diélectrique intermétallique (131) entre deux autres premiers éléments conducteurs adjacents (132, 132’) parmi les premiers éléments conducteurs, la deuxième couche diélectrique intermétallique (144) s’étendant également au-dessus desdites autres cavités, lesdites autres cavités étant reliées entre elles et étant non remplies en le matériau conducteur, de sorte à former une cavité étendue continue entre les deux autres premiers éléments conducteurs adjacents. Dispositif électronique comprenant : - un substrat semiconducteur (102) sur et dans lequel sont disposés des composants électroniques (110) ; - des premiers éléments conducteurs (132) au-dessus du substrat semiconducteur ; - une première couche diélectrique intermétallique (131) entre les premiers éléments conducteurs ; - des régions conductrices (155) s’étendant au moins dans l’épaisseur de la première couche diélectrique intermétallique entre deux premiers éléments conducteurs adjacents parmi les premiers éléments conducteurs, les régions conductrices étant reliées entre elles sous la forme d’une piste conductrice (1155) ; - une deuxième couche diélectrique intermétallique (144) au-dessus de la première couche diélectrique intermétallique, des premiers éléments conducteurs et de la piste conductrice ; - des premiers vias conducteurs (149A) traversant la deuxième couche diélectrique intermétallique et reliés à la piste conductrice (1155) ; - des deuxièmes vias conducteurs (149B) traversant la deuxième couche diélectrique intermétallique et reliés aux premiers éléments conducteurs. Dispositif selon la revendication 6, comprenant en outre d’autres cavités (150’) dans la première couche diélectrique intermétallique (131) entre deux autres premiers éléments conducteurs adjacents (132, 132’) parmi les premiers éléments conducteurs, la deuxième couche diélectrique intermétallique (144) s’étendant également au-dessus desdites autres cavités, lesdites autres cavités étant reliées entre elles de manière à former une cavité étendue continue entre les deux autres premiers éléments conducteurs adjacents. Dispositif selon la revendication 6 ou 7, dans lequel les premiers éléments conducteurs (132) sont isolés entre eux par la première couche diélectrique intermétallique (131) dans une première direction (X) d’un plan sensiblement parallèle au plan du substrat semiconducteur (102), et les régions conductrices (155) sont reliées entre elles dans une deuxième direction (Y) du plan perpendiculaire à la première direction. Dispositif selon la revendication 8, dans lequel les régions conductrices (155) sont également reliées entre elles dans la première direction (X) du plan. Dispositif selon l’une quelconque des revendications 6 à 9, dans lequel les bords latéraux des premiers éléments conducteurs (132) sont protégés par une deuxième couche de protection (133). Dispositif selon l’une quelconque des revendications 6 à 10, dans lequel les régions conductrices (155) s’étendent également dans une couche diélectrique pré-métal (107) localisée entre le substrat semiconducteur (102) et la première couche diélectrique intermétallique (131), par exemple entre les composants électroniques (110) et la première couche diélectrique intermétallique (131). Dispositif selon la revendication 11, dans lequel des contacts (120) traversant la couche diélectrique pré-métal (107) sont reliés aux composants électroniques (110) et aux premiers éléments conducteurs (132), les régions conductrices (155) s’étendant également entre lesdits contacts. Dispositif selon l’une quelconque des revendications 6 à 12, dans lequel le matériau conducteur comprend du tungstène et/ou les premiers éléments conducteurs comprennent du cuivre ou de l’aluminium. Dispositif selon l’une quelconque des revendications 6 à 13, dans lequel les premiers éléments conducteurs (132) et la première couche diélectrique intermétallique (131) forment un premier niveau (130) d’une structure d’interconnexion. Dispositif selon l’une quelconque des revendications 6 à 14, dans lequel un deuxième niveau de métallisation (230) comprend des deuxièmes éléments conducteurs (232) reliés aux premiers éléments conducteurs (132) par les deuxièmes vias conducteurs (149B), et d’autres deuxièmes éléments conducteurs (232) reliés à la piste conductrice (1155) par les premiers vias conducteurs (149A). Dispositif selon l’une quelconque des revendications 6 à 15, dans lequel la piste conductrice (1155) et les premiers vias conducteurs (149A) sont inclus dans un circuit de contrôle d’une continuité électrique entre les régions conductrices (155).