Brevet FR3160056A1 — publié le 20250912

Puce de circuit intégré comprenant un composant radiofréquence La présente description concerne une puce de circuit intégré (100) comprenant au moins un composant (120), disposé dans et/ou sur une structure (110) comprenant un substrat semiconducteur (111) sur lequel repose une couche isolante (112) sur laquelle repose une couche semiconductrice (113), dans laquelle au moins deux jonctions PN sont disposées au niveau de l'interface entre ledit substrat (111) et ladite couche isolante (112). Figure pour l'abrégé : Fig. 1 Puce de circuit intégré comprenant un composant radiofréquence La présente description concerne de façon générale le domaine des puces électroniques de circuit intégré et leurs procédés de fabrication. Elle vise plus particulièrement le domaine des puces électroniques de circuit intégré comportant un composant radiofréquence et leurs procédés de fabrication. On appelle généralement composants radiofréquences des composants destinés à utiliser des signaux électriques alternatifs à des fréquences comprises dans la plage allant de 3 kHz à 30 GHz. Parmi les composants radiofréquences connus, on trouve des composants actifs comme les amplificateurs, les mélangeurs et les convertisseurs de données, et des composants passifs comme les condensateurs, les inductances et les antennes. Il serait souhaitable de pouvoir améliorer, au moins en partie, certains aspects des puces de circuit intégré comprenant un composant radiofréquence. Il existe un besoin pour des composants électroniques formés sur une structure de type SOI mieux isolée électriquement. Il existe un besoin pour des puces de circuit intégré destinées à des applications radiofréquences comprenant de tels composants électroniques. Il existe un besoin pour des procédés de fabrication de tels composants électroniques. Un mode de réalisation pallie tout ou partie des inconvénients des composants électroniques connus. Un mode de réalisation pallie tout ou partie des inconvénients des puces de circuit intégré connues et destinées à des applications radiofréquences. Un mode de réalisation pallie tout ou partie des inconvénients des procédés de fabrication connus de telles puces électroniques. Un mode de réalisation prévoit un composant électronique formé dans et sur une structure de type SOI dans laquelle des jonctions PN sont formées au niveau de l'interface entre le substrat de support et la couche d'oxyde enterrée. Un mode de réalisation prévoit une puce de circuit intégré comprenant une telle puce électronique. Un mode de réalisation prévoit un procédé de fabrication d'un tel composant électronique. Un mode de réalisation prévoit une puce de circuit intégré comprenant au moins un composant, disposé dans et/ou sur une structure comprenant un substrat semiconducteur sur lequel repose une couche isolante sur laquelle repose une couche semiconductrice, dans laquelle au moins deux jonctions PN sont disposées au niveau de l'interface entre ledit substrat et ladite couche isolante. Selon un mode de réalisation, lesdites au moins deux jonctions PN sont disposées contre l'interface entre ledit substrat et ladite couche isolante. Selon un mode de réalisation, les jonctions PN comprennent une alternance de caissons dopés de type N et de caissons dopés de type P. Selon un mode de réalisation, lesdits caissons dopés de type N ont une largeur supérieure ou égale à 78 nm. Selon un mode de réalisation, lesdits caissons dopés de type P ont une largeur supérieure ou égale à 200 nm. Selon un mode de réalisation, ledit substrat semiconducteur comprend une résistivité supérieure à 125 Ohm.cm. Selon un mode de réalisation, ledit composant est un interrupteur. Selon un mode de réalisation, ledit composant est un transistor de type MOS. Selon un mode de réalisation, la puce est adaptée à des applications radiofréquences, le composant étant destiné à utiliser des signaux électriques alternatifs à des fréquences comprises dans la plage allant de 3 kHz à 30 GHz. Selon un mode de réalisation, la puce est un commutateur de type SPDT, ledit composant étant un interrupteur. Selon un mode de réalisation, la puce est un commutateur radiofréquence à sélection de bande de fréquence, ledit composant étant un interrupteur. Un autre mode de réalisation prévoit un procédé de fabrication d'une puce de circuit intégré comprenant au moins un composant, et étant formée dans et/ou sur une structure comprenant un substrat semiconducteur sur lequel repose une couche isolante sur laquelle repose une couche semiconductrice, ledit procédé comprenant une étape de formation d'au moins deux jonctions PN formées au niveau de l'interface entre ledit substrat et ladite couche isolante. Selon un mode de réalisation, l'étape de formation desdites au moins deux jonctions PN comprend les étapes suivantes : - une première étape de masquage ; - une première étape d'implantation de dopants de type P au niveau de l'interface entre ledit substrat et ladite couche isolante pour former des caissons dopés de type P ; - une deuxième étape de masquage ; - une deuxième étape d'implantation de dopants de type N au niveau de l'interface entre ledit substrat et ladite couche isolante pour former des caissons dopés de type N ; et - une étape de recuit. Selon un mode de réalisation, les dopants de type P comprennent du Bore. Selon un mode de réalisation, les dopants de type N comprennent de l'Arsenic. Selon un mode de réalisation, l'étape de recuit est une étape de rampe thermique réalisée par un laser. Selon un mode de réalisation, le procédé comprend, après l'étape de formation desdites au moins deux jonctions PN, une étape de fabrication dudit composant. Selon un mode de réalisation, ledit composant est formé à partir de ladite couche semiconductrice. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente une vue en coupe d'un mode de réalisation d'une puce de circuit intégré ; la FIG. 2 illustre une étape d'un mode de mise en oeuvre d'un procédé de fabrication du mode de réalisation de la FIG. 1 ; la FIG. 3 illustre une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication du mode de réalisation de la FIG. 1 ; la FIG. 4 illustre une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication du mode de réalisation de la FIG. 1 ; la FIG. 5 illustre une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication du mode de réalisation de la FIG. 1 ; la FIG. 6 illustre une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication du mode de réalisation de la FIG. 1 ; la FIG. 7 illustre une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication du mode de réalisation de la FIG. 1 ; la FIG. 8 illustre une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication du mode de réalisation de la FIG. 1 ; la FIG. 9 représente un mode de réalisation d'une puce comprenant le mode de réalisation de la FIG. 1 ; la FIG. 10 représente un exemple de la puce de la FIG. 9 ; et la FIG. 11 représente un autre exemple de la puce de la FIG. 9 . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Les modes de réalisation décrits ci-après concernent l'isolation électrique de puces électroniques, et plus particulièrement l'isolation électrique de puces de circuit intégré adaptées à recevoir des signaux radiofréquences, c'est-à-dire des signaux électriques alternatifs ayant une fréquence comprise dans la plage allant de 3 kHz à 30 GHz. Les composants dont ils sont question ici sont des puces formées dans et/ou sur une structure de type substrat sur isolant, ou structure de type SOI. Il peut arriver que des courants de fuite transverse la couche isolante entrée de la structure de type SOI par effet capacitif, il est donc important de bien isoler de telles puces. Un moyen permettant de pallier ce problème est de former des jonctions PN au niveau de l'interface entre la couche isolante enterrée et le substrat de support de la structure de type SOI. Une puce électronique formée dans et/ou sur une telle structure est décrit en relation avec la FIG. 1 , et un procédé de fabrication d'une telle puce est décrit en relation avec les figures 2 à 8. De plus, les modes de réalisation décrits ci-après sont tout particulièrement adaptés à être utilisés dans des puces de circuit intégré utilisées pour des applications radiofréquences, c'est-à-dire pour des applications utilisant des signaux radiofréquences. Des exemples d'application des modes de réalisation sont décrits en relation avec les figures 9 à 11. La FIG. 1 est une vue en coupe d'une puce de circuit intégré 100 formée dans et/ou sur une structure de type SOI 110 et comprenant au moins un composant électronique 120. La structure de type SOI 110 (Substrate On Insulator) comprend un empilement comportant : - un substrat semiconducteur 111 (P), aussi appelé substrat de support 111 ; - une couche isolante enterrée 112 (BOX) reposant sur et en contact avec une face supérieure du substrat de support 111 ; et - une couche semiconductrice 113 reposant sur et en contact avec une face supérieure de la couche isolante enterrée 112, opposée à une face inférieure de la couche isolante 112 en contact avec la face supérieure du substrat de support 111. Le substrat de support 111 est un substrat en un matériau semiconducteur, c'est-à-dire en un matériau comprenant un ou plusieurs éléments de la colonne 14 de la table périodique des éléments, comme le silicium ou le germanium. Selon un mode de réalisation préféré, le substrat de support 111 est un substrat à haute résistivité, c'est-à-dire un substrat ayant une résistivité supérieure ou égale à 125 Ohm.cm. La couche enterrée 112 est une couche isolante électriquement ayant une épaisseur comprise généralement entre 10 et 400 nm, de préférence entre 200 et 400 nm. Selon un mode de réalisation, la couche 112 est en oxyde de silicium. La couche semiconductrice 113 est une couche en un matériau comprenant un ou plusieurs éléments de la colonne 14 de la table périodique des éléments, comme le silicium ou le germanium. Selon un exemple, la couche semiconductrice 113 a une épaisseur comprise généralement entre 40 nm et 500 µm, de préférence comprise entre 40 nm et 3 µm. Selon un mode de réalisation, la structure SOI comprend, en outre, un moyen d'isolation permettant d'éviter des fuites de charges de composants, formés à partir de la couche semiconductrice 113, dans la couche isolante enterrée 112 par effet capacitif. Ce moyen d'isolation consiste en la formation de jonctions PN au niveau de l'interface entre le substrat de support 111 et la couche isolante enterrée 112. Pour cela, une alternance de caissons dopés de type P 114 (P) et de type N 115 (N) sont formés au niveau de cette interface. Selon un mode de réalisation, la structure SOI 110 comprend au moins deux jonctions PN formées au niveau de cette interface, de préférence plus de 5 jonctions PN, par exemple de l'ordre d'au moins une dizaine de jonctions PN. En FIG. 1 , pour ne pas surcharger la figure, 6 jonctions PN sont représentées. Un mode de mise en oeuvre d'un procédé de fabrication d'une telle structure SOI est décrit en détails en relation avec les figures 2 à 8. Plus particulièrement, on appelle ici alternance de caissons 114 dopés de type N et caissons 115 dopés de type P, une succession de caissons 114 et 115 dans laquelle chaque caisson 114 est entouré par deux caissons 115, et chaque caisson 115 est entouré par deux caissons 114. De cette façon, des jonctions PN, comme illustré en FIG. 1 , sont formées le long de l'interface entre le substrat 111 et la couche isolante enterrée 112. Selon un mode de réalisation, les caissons 114 sont des portions du substrat de support 111 s'étendant à partir de sa face supérieure qui sont dopées de type P. Autrement dit, les caissons 114 ont été dopés en utilisant un ou plusieurs éléments chimiques faisant partie de la colonne 13 de la table périodique des éléments, comme le bore. Selon un exemple, les caissons 114 ont une épaisseur minimale de 3 µm, et une largeur minimale de 200 nm. Selon un exemple, le caisson 114 comprend une concentration en éléments dopants comprise entre 10 18 cm -3 et 10 20 cm -3 , par exemple de l'ordre de 10 19 cm -3 . Selon un mode de réalisation, les caissons 115 sont des portions du substrat de support 111 s'étendant à partir de sa face supérieure qui sont dopées de type N. Autrement dit, les caissons 115 ont été dopés en utilisant un ou plusieurs éléments chimiques faisant partie de la colonne 15 de la table périodique des éléments, comme l'arsenic. Selon un exemple, les caissons 115 ont une épaisseur minimale de 3 µm, et une largeur minimale de 78 nm, par exemple comprises entre 78 nm et 5 µm. Selon un exemple, le caisson 114 comprend une concentration en éléments dopants comprise entre 10 18 cm -3 et 10 20 cm -3 , par exemple de l'ordre de 10 19 cm -3. Dans l'exemple de la FIG. 1 , le composant électronique 120 est un interrupteur, comme un interrupteur adapté à recevoir des signaux radiofréquences, c'est-à-dire des signaux de fréquence comprise entre 3 kHz et 30 GHz. Plus particulièrement, dans l'exemple de la FIG. 1 , le composant 120 est un transistor à effet de champ à grille métal-oxyde (metal-oxide-semiconductor field-effect transistor), ou transistor MOSFET, ou transistor MOS. De plus, le composant 120 est un transistor MOS à canal N, ou transistor MOS de type N, ou transistor NMOS. Le composant 120, ou transistor 120, est formé à partir de la couche semiconductrice 113. Le transistor 120 comprend une région de source 121 (N) dopée de type N, formée sur toute l'épaisseur d'une partie de la couche semiconductrice 113 (à gauche en FIG. 1 ), et une région de drain 122 (N) dopée de type N, formée sur toute l'épaisseur d'une autre partie de la couche semiconductrice 113 (à droite en FIG. 1 ). Les régions 121 et 122 sont séparées par une région de canal 123 (P) dopée de type P. La région de canal 123 est formée sur toute l'épaisseur d'une partie de la couche semiconductrice 113 (au centre en FIG. 1 ). Le composant 120 comprend, en outre, un empilement de grille comportant une couche d'isolant de grille 124 formée sur une face supérieure de la région de canal 123, et une couche de grille 125 (N) reposant sur et en contact avec la couche d'isolant de grille 123. Les couches 124 et 125 ont une largeur de l'ordre de la largeur de la région de canal 123. Le composant 120 comprend, en outre, des espaceurs 126 permettant de protéger les faces latérales de l'empilement de grilles. Des exemples d'espaceurs sont illustrés en FIG. 1 et sont à la portée de la personne du métier. En FIG. 1 , les espaceurs 126 comprennent trois couches isolantes reposant les unes sur les autres. Le composant 120 comprend, en outre, des couches de siliciuration 127 disposées sur une face supérieure des régions de source 121 et de drain 122 et sur une face supérieure de la couche de grille 125. Un avantage du mode de réalisation illustré en FIG. 1 est qu'il permet d'éviter les fuites de charges dans la couche isolante enterrée 112. Les figures 2 à 9 sont des vues en coupe illustrant des étapes d'un mode de mise en oeuvre d'un procédé de fabrication d'un dispositif du type du dispositif 100 décrit en relation avec la FIG. 1 . A l'étape de la FIG. 2 , on considère une structure SOI 200 du type de la structure SOI 110 décrite en relation avec la FIG. 1 . La structure 200 comprend, ainsi : - un substrat semiconducteur de support 201 du type du substrat de support 111 décrit en relation avec la FIG. 1 ; - une couche isolante enterrée 202 du type de la couche isolante enterrée 112 décrit en relation avec la FIG. 1 , la couche 202 reposant sur et en contact avec le substrat de support 202 ; et - une couche semiconductrice 203 du type de la couche semiconductrice 113 décrite en relation avec la FIG. 1 , la couche 203 reposant sur et en contact avec la couche isolante enterrée 202 sur une face opposée au substrat de support 201. A l'étape de la FIG. 3 , un masque 204 est formé sur une face supérieure de la couche semiconductrice 203, opposée à la face de la couche semiconductrice 203 en contact avec la couche isolante enterrée 202. Le masque 204 permet de définir la largeur de caissons dopés de type P du type des caissons 114 décrits en relation avec la FIG. 1 . Selon un exemple, le masque 204 est réalisé par une étape de photolithographie. A l'étape de la FIG. 4 , des éléments dopants de type P sont implantés profondément dans la structure 200 de la FIG. 3 . Plus particulièrement, ces éléments dopants forment des caissons 205 dopés de type P au niveau de l'interface entre la couche isolante enterrée 202 et le substrat de support 201. Ces caissons 205 peuvent s'étendre sur une portion de la couche isolante 202 et une portion du substrat de support 201. Selon un mode de réalisation, les éléments dopants sont ici des éléments chimiques faisant partie de la colonne 13 de la table périodique des éléments. Selon un exemple, les éléments dopants comprennent du bore. A l'étape de la FIG. 5 , le masque 204 est retiré de la face supérieure de la couche semiconductrice 203. De plus, à l'étape de la FIG. 5 , un masque 206 est formé sur une face supérieure de la couche semiconductrice 203, opposée à la face de la couche semiconductrice 203 en contact avec la couche isolante enterrée 202. Le masque 206 permet de définir la largeur de caissons dopés de type N du type des caissons 115 décrits en relation avec la FIG. 1 . Selon un exemple, le masque 206 est réalisé par une étape de photolithographie. A l'étape de la FIG. 6 , des éléments dopants de type N sont implantés profondément dans la structure 200 de la FIG. 5 . Plus particulièrement, ces éléments dopants forment des caissons 207 dopés de type N au niveau de l'interface entre la couche isolante enterrée 202 et le substrat de support 201, désignée en FIG. 6 par une ligne pointillée 208. Ces caissons 207 peuvent s'étendre sur une portion de la couche isolante 202 et une portion du substrat de support 201. Selon un mode de réalisation, les éléments dopants sont ici des éléments chimiques faisant partie de la colonne 15 de la table périodique des éléments. Selon un exemple, les éléments dopants comprennent de l'arsenic. Selon un mode de réalisation, et comme indiqué en relation avec la FIG. 1 , les caissons dopés de type P 205 et dopés de type N 207 sont disposés par alternance. Plus particulièrement, chaque caisson 204 est entouré par deux caissons 205, et chaque caisson 205 est entouré par deux caissons 204. De cette façon, des jonctions PN, comme illustrée en FIG. 6 , sont formées le long de l'interface entre le substrat 201 et la couche isolante enterrée 202. Pour obtenir un tel résultat, les masques 204 et 206 présentent des ouvertures périodiques en opposition l'un de l'autre. A l'étape de la FIG. 7 , une opération d'annihilation est mise en oeuvre. Cette étape permet de rendre la couche 202 isolante de nouveau. Selon un exemple, l'opération d'annihilation est une étape de traitement thermique, par exemple une étape de recuit ou une étape de rampe thermique. Selon un exemple particulier, l'opération d'annihilation est une étape de rampe thermique réalisée par un laser, avec une température variant entre 500 et 600 °C. L'étape de la FIG. 7 permet de faire migrer les éléments dopants présents dans la couche isolante enterrée 202 et, plus généralement, de diminuer l'épaisseur des caissons 205 et 207. A l'étape de la FIG. 8 , un composant 209, du type du composant 120 est formé à partir de la couche semiconductrice 203. Les étapes de fabrication d'un tel composant sont à la portée de la personne du métier. Selon un mode de réalisation, les dimensions des caissons 205 et 207 sont établies en fonction des différentes étapes de fabrication du composant 209. En effet, les étapes de fabrication du composant 209 peuvent comprendre des opérations de traitement thermique pouvant faire diffuser les éléments dopants des caissons 205 et 507, et ce phénomène est à éviter. C'est pour cela que les caissons 207 ont une épaisseur minimale de 3 µm, et une largeur minimale de 200 nm, et les caissons 207 ont une épaisseur minimale de 3 µm, et une largeur minimale de 78 nm. En pratique les caissons 207 ont une largeur bien supérieure à 78 nm, par exemple de l'ordre de plusieurs centaines de nm. La FIG. 9 représente un exemple de puce de circuit intégré 901 (RF) du type de la puce de circuit intégré 100 décrit en relation avec la FIG. 1 . Comme dit précédemment, une application de la puce 100 décrite en relation avec la FIG. 1 peut être une puce de circuit intégré formée sur une structure SOI du type de la structure 110 décrite en relation avec la FIG. 1 , dont une version précédente comporte des problèmes de fuite de courant dans la couche isolante enterrée de ladite structure. Plus particulièrement, la puce de circuit intégré 901 représente une application préférée de la puce 100 de la FIG. 1 , puisque la puce 901 est adaptée à utiliser des signaux radiofréquences. Plus précisément, la puce 901 comprend au moins un composant électronique 902 (HW) du type du composant 120 décrit en relation avec la FIG. 1 , adapté à utiliser un ou plusieurs signaux radiofréquences. Comme décrit précédemment, le composant 902 peut être n'importe quel composant électronique adapté à traiter un ou plusieurs signaux radiofréquences, comme un interrupteur, une ligne de transmission ou une inductance intégrée. La FIG. 10 représente un autre exemple de puce de circuit intégré 1000 du type de la puce de circuit intégré 100 décrit en relation avec la FIG. 1 . La puce de circuit intégré 1000 est un commutateur ou relais de type SPDT (Single Pole Double Throw) destiné à être commandé par des signaux radiofréquences par exemple des signaux utilisant les protocoles de communication WiFi domestique. Selon un exemple, la puce de circuit intégré 1000 comprend un noeud d'entrée RX1000 et un noeud de sortie TX1000 adapté, respectivement, à recevoir et à émettre des signaux radiofréquences. La puce de circuit intégré 1000 comprend, en outre, une connexion à une antenne ANT1000, et une connexion PDET100 permettant de récolter une image de la puissance de sortie de l'antenne. Cette image est obtenue en utilisant un signal prélevé au niveau d'un coupleur directionnel INV1001 décrit ci-après. La puce de circuit intégré 1000 comprend, sur une première branche de réception d'un signal par l'antenne, un condensateur C1001, un amplificateur LNA1000, un circuit de filtrage F1001, et un interrupteur SW1001. Une première borne de conduction du condensateur C1001 est reliée, de préférence connectée, au noeud d'entrée RX1000, et une deuxième borne de conduction du condensateur C1001 est reliée, de préférence connectée, à une sortie de l'amplificateur LNA1000. Une entrée de l'amplificateur LNA1000 est reliée, de préférence connectée, à une sortie du circuit de filtrage F1001. Selon un exemple, l'amplificateur LNA1000 est un amplificateur à faible bruit. L'interrupteur SW1001 est disposé en parallèle de l'amplificateur LNA1000 et du circuit de filtrage F1001. Plus particulièrement, une borne de conduction de l'interrupteur SW1001 est reliée, de préférence connectée, à la sortie de l'amplificateur LNA1000, et une deuxième borne de conduction de l'interrupteur SW1001 est reliée, de préférence connectée, à une entrée du circuit de filtrage F1001. La puce de circuit intégré 1000 comprend, en outre, un commutateur SW1002 dont une entrée est reliée, de préférence connectée, à l'antenne ANT1000 et comprenant deux sorties. Une première sortie est reliée à la première branche, et, plus précisément, est reliée, de préférence connectée, à l'entrée du circuit de filtrage F1001. Une deuxième sortie est reliée à une deuxième branche de transmission de la puce 1000 décrite ci-après. La puce de circuit intégré 1000 comprend, en outre, une bobine B1001 reliant l'antenne ANT1000 à une borne recevant un potentiel de référence, par exemple la masse. Ainsi, une première borne de la bobine B1001 est reliée, de préférence connectée, à l'antenne ANT1001, et une deuxième borne de la bobine B1001 est reliée, de préférence connectée, au noeud recevant le potentiel de référence. La puce de circuit intégré 1000 comprend, en outre, une deuxième branche de transmission de signaux à l'antenne ANT1000, comportant un condensateur C1002, un amplificateur PA1001, un circuit de filtrage F1002, le coupleur directionnel INV1001 et une diode D1001. Une première borne de conduction du condensateur C1002 est reliée, de préférence connectée, au noeud d'entrée TX1000, et une deuxième borne de conduction du condensateur C1002 est reliée, de préférence connectée, à une entrée de l'amplificateur PA1001. Une sortie de l'amplificateur PA1001 est reliée, de préférence connectée, à une sortie du circuit de filtrage F1002. Selon un exemple, l'amplificateur PA1001 est un amplificateur à gain commandable. Une entrée de l'inverseur IV1001 est reliée, de préférence connectée, à la sortie du circuit de filtrage F1002. Une première sortie du coupleur INV1001 est reliée, de préférence connectée, à la deuxième sortie du commutateur SW1002, et une deuxième sortie du coupleur INV1001 est reliée, de préférence connectée, à une anode de la diode D1001. Le coupleur directionnel INV1001 permet de prélever une fraction du signal arrivant à l’antenne afin de pouvoir déterminer une image du niveau de puissance émis par cette antenne. La cathode de la diode D1001 est reliée, de préférence connectée, à la connexion PDET100. Selon un exemple, le commutateur SW1002 peut être le composant 120 décrit en relation avec la FIG. 1 . La FIG. 11 représente un autre exemple de puce de circuit intégré 1100 du type de la puce de circuit intégré 100 décrit en relation avec la FIG. 1 . La puce de circuit intégré 1100 est un commutateur radiofréquence à sélection de bande de fréquence. La puce de circuit intégré 1100 comprend une interface de commande INT1100 (MIPI Interface) et un ensemble d'interrupteurs SW1100. L'interface INT1100 est adaptée à commander l'ensemble d'interrupteurs SW1100 et reçoit pour cela, un signal de communication VIO1100, un signal d'horloge CLK1100, et un signal de données SDATA1100. L'interface INT1100 est, en outre, reliée à un potentiel de référence, par exemple la masse GND1100. L'ensemble d'interrupteurs SW1100 comprend N interrupteurs, N étant un entier supérieur à un, ayant tous une entrée commune reliée à une antenne ANT1100, et des sorties distinctes. Plus particulièrement, chaque interrupteur de l'ensemble SW1100 a une première borne de conduction reliée, de préférence connectée, à l'antenne ANT1100, et une deuxième borne de conduction reliée, de préférence connectée, à une sortie de l'ensemble SW1100. Dans l'exemple illustré en FIG. 11 , l'ensemble comprend huit (8) interrupteurs. Selon un exemple, l'ensemble d'interrupteurs SW1100 peut être le composant 120 décrit en relation avec la FIG. 1 . Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Puce de circuit intégré (100 ; 901 ; 1000 ; 1100) comprenant au moins un composant (120 ; 902 ; SW1002 ; SW1100), disposé dans et/ou sur une structure (110) comprenant un substrat semiconducteur (111) sur lequel repose une couche isolante (112) sur laquelle repose une couche semiconductrice (113), dans laquelle au moins deux jonctions PN sont disposées au niveau de l'interface entre ledit substrat (111) et ladite couche isolante (112). Puce selon la revendication 1, dans laquelle lesdites au moins deux jonctions PN sont disposées contre l'interface entre ledit substrat (111) et ladite couche isolante (112). Puce selon la revendication 1 ou 2, dans laquelle les jonctions PN comprennent une alternance de caissons dopés de type N (115) et de caissons dopés de type P (114). Puce selon la revendication 3, dans laquelle lesdits caissons dopés de type N (115) ont une largeur supérieure ou égale à 78 nm. Puce selon la revendication 3 ou 4, dans laquelle lesdits caissons dopés de type P (114) ont une largeur supérieure ou égale à 200 nm. Puce selon l'une quelconque des revendications 1 à 5, dans laquelle ledit substrat semiconducteur (111) comprend une résistivité supérieure à 125 Ohm.cm. Puce selon l'une quelconque des revendications 1 à 6, dans laquelle ledit composant est un interrupteur (120 ; 902 ; SW1002 ; SW1100). Puce selon la revendication 7, dans laquelle ledit composant est un transistor de type MOS (120). Puce selon l'une quelconque des revendications 1 à 8, étant adaptée à des applications radiofréquences, le composant étant destiné à utiliser des signaux électriques alternatifs à des fréquences comprises dans la plage allant de 3 kHz à 30 GHz. Puce selon la revendication 9, étant un commutateur de type SPDT, ledit composant étant un interrupteur (SW1002). Puce selon la revendication 9, étant un commutateur radiofréquence à sélection de bande de fréquence, ledit composant étant un interrupteur (SW1002). Procédé de fabrication d'une puce de circuit intégré (100 ; 901 ; 1000 ; 1100) comprenant au moins un composant (120 ; 902 ; SW1002 ; SW1100), et étant formée dans et/ou sur une structure comprenant un substrat semiconducteur (201) sur lequel repose une couche isolante (202) sur laquelle repose une couche semiconductrice (203), ledit procédé comprenant une étape de formation d'au moins deux jonctions PN (115 ; 114) formées au niveau de l'interface entre ledit substrat (201) et ladite couche isolante (202). Procédé selon la revendication 12, dans lequel l'étape de formation desdites au moins deux jonctions PN (115 ; 114) comprend les étapes suivantes : - une première étape de masquage (204) ; - une première étape d'implantation de dopants de type P au niveau de l'interface entre ledit substrat (201) et ladite couche isolante (202) pour former des caissons dopés de type P (205) ; - une deuxième étape de masquage (206) ; - une deuxième étape d'implantation de dopants de type N au niveau de l'interface entre ledit substrat (201) et ladite couche isolante (202) pour former des caissons dopés de type N (207) ; et - une étape de recuit. Procédé selon la revendication 13, dans lequel les dopants de type P comprennent du Bore. Procédé selon la revendication 13 ou 14, dans lequel les dopants de type N comprennent de l'Arsenic. Procédé selon l'une quelconque des revendications 13 à 15, dans lequel l'étape de recuit est une étape de rampe thermique réalisée par un laser. Procédé selon l'une quelconque des revendications 12 à 16, comprenant, après l'étape de formation desdites au moins deux jonctions PN, une étape de fabrication dudit composant (120 ; 902 ; SW1002 ; SW1100). Procédé selon la revendication 17, dans lequel ledit composant (120 ; 902 ; SW1002 ; SW1100) est formé à partir de ladite couche semiconductrice (203).