Brevet FR3161273A1 — publié le 20251017

L’invention porte sur un détecteur d’un rayonnement électromagnétique, comportant un absorbeur configuré pour absorber le rayonnement électromagnétique, un transistor de type MOS-FET couplé thermiquement à l’absorbeur, et un circuit de contrôle. Le transistor comporte une source et un drain dopés d’un premier type de conductivité, un canal, et une grille isolée électriquement du canal par une couche diélectrique de grille du transistor. Le circuit de contrôle est connecté électriquement à la source, au drain et à la grille, et configuré pour appliquer une différence de potentiel électrique entre la grille et la source inférieure ou égale à une tension de seuil du transistor. La grille est en silicium dopé d’un deuxième type de conductivité opposé au premier type de conductivité avec une concentration en porteurs de charge majoritaire inférieure ou égale à 10 19 cm -3 . La couche diélectrique de grille a une épaisseur inférieure ou égale à 50 nm. Figure pour l’abrégé : figure 1A Détecteur d’un rayonnement électromagnétique Le domaine de l’invention est celui de la détection d’un rayonnement électromagnétique, en particulier infrarouge ou térahertz, plus précisément celui des détecteurs thermiques de type bolomètre mettant en œuvre un thermomètre comportant un transistor à effet de champ. L’invention concerne également un procédé de fabrication d’un tel détecteur. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Un détecteur d’un rayonnement électromagnétique, appelé aussi photodétecteur, peut comporter une matrice d’au moins un pixel comprenant chacun un détecteur thermique de type bolomètre. Chaque bolomètre comporte une micro-planche suspendue au-dessus d’un substrat par des bras d’isolation thermique. La micro-planche comprend un absorbeur apte à transformer le rayonnement électromagnétique en énergie thermique, et un thermomètre couplé thermiquement à l’absorbeur et adapté à fournir un signal électrique représentatif d’une variation de température de l’absorbeur. Le détecteur comporte en outre un circuit de contrôle intégré dans et sur le substrat. Il est connecté électriquement au thermomètre via les bras d’isolation thermique et il est configuré pour lire le signal électrique fourni par le thermomètre. Le thermomètre peut comporter un matériau sensible dont la résistivité électrique varie en fonction de la température du matériau, comme par exemple de l’oxyde de vanadium (VOx). La demande de brevet WO201855276 propose une solution pour laquelle le matériau sensible est remplacé par un transistor à effet de champ. Le dispositif décrit dans cette demande de brevet permet d’améliorer le temps de réponse des bolomètres à transistor de l’art antérieur. Il est de plus adapté pour des tailles de pixels inférieurs à 10 µm. Dans ce document, le thermomètre comporte un transistor de type MOS. Le transistor comprend une grille en métal de type « milieu de gap » (ou mid-gap, en anglais) permettant d’abaisser la tension de grille en fonctionnement dans une gamme comprise entre 50 mV et 75 mV. Ainsi, une variation de température du canal du transistor entraîne une forte variation du courant de drain, qui est le signal électrique lu par le circuit de contrôle. Le thermomètre est donc particulièrement sensible. La demande de brevet WO2021123616 propose un perfectionnement technique permettant d’augmenter le rapport signal sur bruit du signal électrique lu par le circuit de contrôle. Le thermomètre du dispositif décrit dans ce document comporte également un transistor à effet de champ qui comprend une grille avant en un métal de type « milieu de gap ». Le courant de drain du transistor constitue le signal électrique lu par le circuit de contrôle. Le transistor comporte en outre une grille arrière, d’un côté d’un canal du transistor opposé à la grille avant. Dans le WO2021123616, il est proposé de générer une couche de blocage au niveau de l’une parmi deux faces opposées du canal du transistor, s’étendant toutes deux parallèlement à la grille avant. La couche de blocage peut être une couche d’accumulation ou d’inversion de porteurs de charge. Elle permet de réduire l’influence d’une variation de tension de grille sur le courant de drain, et par conséquent d’augmenter le rapport signal sur bruit. La couche de blocage apparaît pour des tensions de polarisation de grille spécifiques assez élevées, pouvant atteindre 7 V, voire 12,5 V en valeur absolue, qui sont incompatibles avec un circuit de contrôle standard prévu pour délivrer généralement une tension de polarisation inférieure ou égale à 3 V. Il est possible de les abaisser en valeur absolue soit en dopant superficiellement le canal, soit en formant un oxyde de grille du transistor particulier. Plus précisément, dans ce dernier cas, l’oxyde de grille consiste en deux sous-couches en des matériaux particuliers permettant de générer un dipôle électrostatique entre la grille avant et le canal. Ces possibilités ont cependant toutes deux pour inconvénient d’être difficiles à fabriquer. L’invention a pour objectif de remédier au moins en partie aux inconvénients de l’art antérieur, et plus particulièrement de proposer un détecteur thermique sensible, comportant un rapport signal sur bruit amélioré, compatible avec un circuit de contrôle standard. Pour cela, l’objet de l’invention est un détecteur d’un rayonnement électromagnétique, comportant un absorbeur configuré pour absorber le rayonnement électromagnétique, un transistor de type MOS-FET couplé thermiquement à l’absorbeur. Le transistor de type MOS-FET comporte une source dopée d’un premier type de conductivité, un drain dopé du premier type de conductivité, un canal s’étendant de la source jusqu’au drain, une grille isolée électriquement du canal par une couche diélectrique de grille du transistor. Le détecteur comporte en outre un circuit de contrôle connecté électriquement à la source, au drain et à la grille ; et configuré pour appliquer une différence de potentiel électrique entre la grille et la source inférieure ou égale en valeur absolue à une tension de seuil du transistor. La grille est en silicium dopé d’un deuxième type de conductivité opposé au premier type de conductivité avec une concentration en porteurs de charge majoritaire inférieure ou égale à 10 19 cm -3 . La couche diélectrique de grille a une épaisseur inférieure ou égale à 50 nm. Certains aspects préférés mais non limitatifs de ce détecteur sont les suivants. Le détecteur peut comporter en outre un substrat, une micro-planche en un matériau diélectrique suspendue au-dessus du substrat, et une portion semiconductrice s’étendant sur une face inférieure de la micro-planche dans laquelle le drain, le canal et source peuvent être logés. L’absorbeur peut s’étendre sur une partie de la micro-planche dépourvue de la portion semiconductrice. Le transistor peut comporter en outre une grille arrière connectée électriquement au circuit de contrôle et isolée électriquement du canal par la micro-planche. La grille arrière peut être une partie de l’absorbeur. La micro-planche peut avoir une épaisseur comprise entre 10 nm et 150 nm. Le drain et la grille peuvent être connectés au circuit de contrôle par un premier bras d'isolation thermique, la source peut être connectée électriquement au circuit de contrôle par un deuxième bras d'isolation thermique, et la micro-planche peut être suspendue au-dessus du substrat par le premier et le deuxième bras d’isolation thermique. La grille arrière peut être connectée électriquement à la source par un contact électrique face arrière traversant de part en part la micro-planche, et la source peut être connectée électriquement au deuxième bras d'isolation thermique par une électrode de source en vis-à-vis du contact électrique face arrière. Le transistor peut être un transistor à appauvrissement. Le transistor peut être un transistor à enrichissement. L’invention porte également sur un procédé de fabrication d’un détecteur selon l’une quelconque des caractéristiques précédentes, comportant les étapes de formation de la grille suivantes : formation d’un plot sacrificiel ; formation d’espaceurs sur des flancs du plot sacrificiel ; dépôt conforme d’une première couche barrière sur les espaceurs et le plot sacrificiel ; dépôt d’une couche semiconductrice planarisante de façon à recouvrir entièrement la première couche barrière, polissage de la couche semiconductrice planarisante avec arrêt sur la première couche barrière pour obtenir une première couche sacrificielle ; gravure d’une ouverture de grille traversant de part en part la première couche barrière au travers d’une surface supérieure de la première couche barrière en regard du plot sacrificiel, l’ouverture ayant des dimensions strictement inférieures à des dimensions du plot sacrificiel ; retrait du plot sacrificiel pour obtenir une cavité en lieu et place du plot sacrificiel ; remplissage de la cavité par du silicium de façon à boucher l’ouverture de grille et obtenir ainsi la grille. Le plot sacrificiel peut être formé sur une portion semiconductrice dans laquelle le drain, le canal et source peuvent être logés, et le plot sacrificiel peut protéger le canal lors d’une étape d’implantation de la source et du drain. Le plot sacrificiel peut être en silicium. L’étape de remplissage de la cavité peut comprendre un dépôt d’une couche semiconductrice planarisante dopée in-situ, de façon à remplir totalement un volume de la cavité en communication avec l’ouverture de grille et à recouvrir la première couche sacrificielle et la première couche barrière ; un polissage de la couche semiconductrice planarisante avec arrêt sur la première couche sacrificielle. Le procédé de fabrication peut comprendre en outre une gravure de libération de la micro-planche au-cours de laquelle la première couche sacrificielle est gravée sélectivement par rapport à la première couche barrière et à la grille. D'autres aspects, buts, avantages et caractéristiques de l’invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : la FIG. 1 est une vue schématique selon un plan de coupe A-A d’un exemple de photodétecteur selon l’invention ; la FIG. 1 est une vue schématique selon un plan de coupe B-B de l’exemple de photodétecteur ; la FIG. 2 est une vue de dessus partielle de l’exemple de photodétecteur sur laquelle sont représentés les plans de coupe A-A et B-B ; la FIG. 3 illustre un schéma de polarisation d’un transistor mis en œuvre dans l’exemple de photodétecteur ; la FIG. 4 montre des résultats de simulation par un logiciel d’aide au design ; les figures 5A à 5N illustrent des étapes intermédiaires d’un procédé de fabrication d’une première structure intermédiaire ; la FIG. 6 est une vue schématique en coupe de la première structure intermédiaire ; la FIG. 6 est une vue schématique en coupe d’une deuxième structure intermédiaire à assembler avec la première structure intermédiaire pour obtenir l’exemple de photodétecteur. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Sur les figures et dans la suite de la description, les mêmes références représentent les éléments identiques ou similaires. De plus, les différents éléments ne sont pas représentés à l’échelle de manière à privilégier la clarté des figures. Par ailleurs, les différents modes de réalisation et variantes ne sont pas exclusifs les uns des autres et peuvent être combinés entre eux. Sauf indication contraire, les termes « sensiblement », « environ », « de l’ordre de » signifient à 10% près, et de préférence à 5% près. Par ailleurs, les termes « compris entre … et … » et équivalents signifient que les bornes sont incluses, sauf mention contraire. L’invention porte sur un détecteur d’un rayonnement électromagnétique, de préférence dans la gamme infrarouge ou térahertz. Le photodétecteur comporte une matrice d’au moins un pixel. Les pixels peuvent par exemple avoir une taille comprise entre 5 µm et 12 µm, notamment lorsque le rayonnement électromagnétique a une longueur d’onde comprise entre 8 µm et 14 µm, c’est-à-dire dans la gamme de l’infrarouge lointain. Chaque pixel comporte un absorbeur configuré pour absorber le rayonnement électromagnétique et un thermomètre. Le thermomètre comporte un transistor de type MOS-FET couplé thermiquement à l’absorbeur, de sorte que la température du transistor croit lorsque la puissance du rayonnement électromagnétique absorbé par l’absorbeur augmente. Le transistor est connecté électriquement à un circuit de contrôle. Il a une source et un drain dopés d’un premier type de conductivité, et une grille en un matériau semiconducteur dopé d’un deuxième type de conductivité. La grille est isolée électriquement d’un canal du transistor par une couche diélectrique de grille du transistor. En fonctionnement, le circuit de contrôle applique une différence de potentiel électrique entre la grille et la source inférieure ou égale en valeur absolue à une tension de seuil du transistor, avantageusement constante. Ainsi, le transistor fonctionne dans un régime dit de faible inversion. Dans ce régime, le courant de drain est sensible à des variations de paramètres du transistor, comme par exemple une fluctuation de la tension de grille ou une variation de la température du canal, ici proportionnelle à une variation de puissance du rayonnement électromagnétique absorbé par l’absorbeur. Dans le cadre de l’invention, le deuxième type de conductivité est opposé au premier type de conductivité, la grille a une concentration en porteurs de charge majoritaire inférieure à une concentration maximale identifiée par les inventeurs, et l’épaisseur de la couche diélectrique de grille a une épaisseur inférieure ou égale à une épaisseur maximale également identifiée par les inventeurs. Les inventeurs ont constaté qu’en fonctionnement, la combinaison de ces caractéristiques crée une zone déplétée dans la grille au voisinage de la couche diélectrique de grille. Les inventeurs ont de plus identifié que l’apparition de cette zone déplétée en combinaison avec le type de conductivité de la grille a pour résultat d’augmenter le coefficient de variation du courant en fonction de la température (TCC) du transistor, tout en réduisant la sensibilité du courant de drain aux variations de paramètres du transistor autres que la température. Ainsi, la sensibilité du détecteur est augmentée en même temps qu’un rapport signal sur bruit. La valeur du TCC peut être augmentée jusqu’à 25 % par rapport aux transistors mettant en œuvre une grille en métal de type « milieu de gap » de l’art antérieur. Un transistor MOS-FET (ou Metal-Oxide-Semiconductor Field Effect Transistor, en anglais) est un transistor à effet de champ comprenant un canal et une grille de contrôle électrostatique isolée électriquement du canal par une couche diélectrique de grille du transistor. La grille n’est pas forcément métallique contrairement à ce qu’une traduction littérale de la dénomination anglaise pourrait suggérer. Elle peut être en un matériau semiconducteur, comme du silicium polycristallin dopé. L’application d’une tension de polarisation à la grille permet de moduler une conductivité du canal pour contrôler un courant électrique circulant dans le canal entre une source et un drain du transistor. Ce courant électrique est appelé courant de drain I D . Le coefficient de variation du courant en fonction de la température (TCC, ou Temperature Coefficient of Current en anglais) est une caractéristique importante d’un transistor de type MOS-FET. Il est donné par la relation , où I D est le courant de drain du transistor et T la température. Par région ou zone déplétée d’une couche semiconductrice, on entend une région à l’intérieur de laquelle la concentration en porteurs de charge mobiles est substantiellement réduite, par exemple sous l’effet d’une diffusion, d’un champ électrique ou de recombinaisons. La région a une concentration en porteurs de charges mobiles strictement inférieure à la concentration d’espèces dopantes du même type que les porteurs de charges mobiles dans la région. La région peut être totalement dépourvue de porteurs de charge mobile ou libre. Une région ou une zone déplétée peut être repérée sur des résultats de simulation. Dans la description, deux éléments sont "couplés thermiquement" lorsqu’un chemin de conduction thermique lie les deux éléments de sorte que la chaleur puisse être transférée efficacement de l'un à l'autre. Les deux éléments peuvent être en contact physique l’un avec l’autre. Ils peuvent également être séparés l’un de l’autre par un milieu de faible résistance thermique, par exemple inférieure ou égale à 1E3 K/W. Alternativement ou en complément, la chaleur peut être transférée de l’un à l’autre par convection et/ou rayonnement. Par couche, on entend ici et pour la suite de la description, une étendue constituée d’une ou plusieurs sous-couches d’un matériau dont l’épaisseur suivant un axe z est inférieure, par exemple dix fois, voire vingt fois, à ses dimensions longitudinales de largeur et de longueur dans un plan xy perpendiculaire à l’axe z. Une couche peut être structurée. Lorsqu’elle consiste en plusieurs sous-couches, les sous-couches peuvent être en des matériaux différents. La ou les sous-couches s’étendent dans des plans sensiblement parallèles au plan xy. Des modes de réalisation particuliers vont être décrits se rapportant à un détecteur d’un rayonnement électromagnétique comportant un absorbeur configuré pour absorber le rayonnement électromagnétique, couplé thermiquement à un transistor de type MOS-FET. Cependant, ces modes de réalisation peuvent être adaptés à d’autres dispositifs optoélectroniques, comme par exemple un capteur d’empreintes digitales exploitant une différence de conductivité thermique entre les crêtes et les vallées d’empreintes digitales. Dans ce cas, la chaleur peut par exemple être transférée du doigt à l’absorbeur par conduction thermique. Un exemple de photodétecteur selon l’invention va être décrit en lien avec les figures 1A, 1B et 2. Un pixel unique du photodétecteur est représenté sur ces figures mais le photodétecteur peut comporter plusieurs pixels identiques à celui représenté, par exemple agencés en matrice. La FIG. 2 est une vue schématique de dessus du pixel sur laquelle seules certaines caractéristiques du photodétecteur ont été représentées par souci de clarté. Les figures 1A et 1B sont des vues partielles selon les plans de coupe A-A et B-B, respectivement, représentés sur la FIG. 2 . Par souci de clarté, seules deux parties extrêmes des plans de coupes respectifs sont représentées ici. Dans cet exemple, le transistor de type MOS-FET peut être un transistor de type NMOS à enrichissement. Alternativement, le transistor de type MOS-FET peut être un transistor de type NMOS à appauvrissement, un transistor de type PMOS à enrichissement, ou un transistor de type PMOS à appauvrissement, sans sortir du cadre de l’invention. Le photodétecteur 1 comprend un substrat 100, un circuit de contrôle (non représenté) et une matrice d’au moins un pixel. La matrice s’étend parallèlement au substrat 100. Le pixel comporte une micro-planche 160, un absorbeur 170 et un transistor de type MOS-FET. La micro-planche 160 est suspendue au-dessus du substrat 100. Le substrat 100 comprend une face supérieure 100.1 sensiblement plane du même côté que la micro-planche 160 par rapport au substrat 100. On définit ici et pour la suite de la description un repère direct tridimensionnel orthogonal (X, Y, Z), où les axes X et Y forment un plan parallèle à la face supérieure 100.1 du substrat 100, et où l’axe Z est orienté orthogonalement à la face supérieure 100.1, depuis la face supérieure 100.1 vers la micro-planche 160. Lorsque le photodétecteur 1 comprend une matrice de plusieurs pixels, l’axe X et/ou l’axe Y sont orientés selon des axes respectifs de la matrice. Dans la suite de la description, les termes « vertical » et « verticalement » s’entendent comme étant relatifs à une orientation sensiblement parallèle à l’axe Z, et les termes « horizontal » et « horizontalement » comme étant relatifs à une orientation sensiblement parallèle au plan (X, Y). Par ailleurs, les termes « inférieur » et « supérieur » s’entendent comme étant relatifs à un positionnement croissant lorsqu’on s’éloigne du substrat 100 suivant la direction +Z. Le substrat 100 peut par exemple être, au moins en partie, issu d’une plaque, par exemple en silicium, et peut éventuellement avoir subi des étapes de découpes et/ou d’amincissement. Il peut comprendre un empilement d’interconnexions comportant un ou plusieurs niveaux de lignes conductrices s’étendant parallèlement au plan (X, Y), éventuellement interconnectées entre elles par des via conducteurs. Le cas échéant, la face supérieure 100.1 du substrat 100 est une face supérieure de l’empilement d’interconnexions. Le circuit de contrôle est intégré dans et/ou sur le substrat 100 et peut comprendre des lignes conductrices et/ou des via de l’empilement d’interconnexions. La micro-planche 160 est ici en un ou plusieurs matériaux isolants électriques, avantageusement diélectriques, par exemple en oxyde de silicium (SiO). Elle peut comprendre sur une ou plusieurs de ses faces une couche isolante électrique, par exemple une couche servant à protéger la micro-planche 160 lors d’une gravure. Elle s’étend parallèlement à la face supérieure 100.1 du substrat 100. Elle est par exemple de forme rectangulaire ou carrée dans un plan parallèle au plan (X, Y). Le transistor MOS-FET comporte un drain 150.3, une source 150.1 et un canal 150.2 s’étendant parallèlement au plan (X, Y) du drain 150.3 jusqu’à la source 150.1. Le drain 150.3, la source 150.1 et le canal 150.2 sont logés dans une portion semiconductrice 150 en un matériau semiconducteur monocristallin, par exemple en silicium (Si) ou en silicium-germanium (SiGe). La portion semiconductrice 150 s’étend ici sur une face inférieure de la micro-planche 160 de façon à être en contact physique avec celle-ci. Elle a par exemple une épaisseur mesurée parallèlement à l’axe Z comprise entre 5nm et 100nm, préférentiellement comprise entre 15 nm et 50 nm. Le drain 150.3 et la source 150.1 sont dopés d’un premier type de conductivité et peuvent comporter des régions ayant des concentrations en atomes dopants différentes et/ou des atomes dopants de différentes natures. Dans cet exemple particulier, le drain 150.3 et la source 150.1 sont dopés de type N ; le canal 150.2 est dopé de type P ou intrinsèque. Le transistor comprend une grille 135 et une couche diélectrique de grille 140. La grille 135 est isolée électriquement du canal par la couche diélectrique de grille 140. La couche diélectrique de grille 140 comprend une ou plusieurs sous-couches, chacune en un matériau diélectrique. Le matériau diélectrique peut par exemple être un oxyde de silicium (SiO) ou un dioxyde d’hafnium (HfO2). Dans cet exemple, la couche diélectrique de grille 140 est une couche unique en oxyde de silicium (SiO). La grille 135 est en un matériau semiconducteur dopé d’un deuxième type de conductivité opposé au premier type de conductivité. Dans cet exemple, la grille 135 est en silicium polycristallin ou amorphe. Elle peut être en partie siliciurée, c’est-à-dire que la grille 135 peut comporter une région en un siliciure, située sur un côté de la grille 135 opposé à la couche diélectrique de grille 140. Elle est ici dopée de type P puisque le drain 150.3 et la source 150.1 sont dopés de type N. Elle a par exemple une épaisseur mesurée parallèlement à l’axe Z comprise entre 10 nm et 200 nm, préférentiellement comprise entre 25 nm et 100 nm. La couche diélectrique de grille 140 est intercalée entre le canal 150.2 et la grille 135, en contact physique avec le canal 150.2 et la grille 135. Elle a une épaisseur mesurée parallèlement à l’axe Z inférieure à une épaisseur maximale et la grille 135 a une concentration en porteurs de charge majoritaire inférieure à une concentration maximale, de sorte qu’en fonctionnement, une zone déplétée 135.1 apparaît dans la grille 135. L’épaisseur de la couche diélectrique de grille 140 est suffisamment faible pour qu’un niveau de Fermi de la grille 135 s’aligne avec un niveau de Fermi du canal 150.2 de sorte à courber des bandes d’énergie de gap de la grille 135 au voisinage de la couche diélectrique de grille 140. La zone déplétée 135.1 est matérialisée par une ligne en pointillés sur les figures 1A et 1B. Elle s’étend en profondeur dans la grille depuis la couche diélectrique de grille 140. Elle a par exemple une épaisseur comprise entre 2 nm et 15 nm. Elle peut par exemple être identifiée sur des résultats de simulation. Dans le cas où la grille est en silicium polycristallin ou amorphe, comme dans cet exemple, l’épaisseur maximale est égale à 50 nm et la concentration maximale est égale à 10 19 cm -3 . L’épaisseur de la couche diélectrique de grille 140 est par exemple comprise entre 3 nm et 50 nm, préférentiellement comprise entre 4 nm et 20 nm, voire entre 4 nm et 15 nm. La concentration moyenne en porteurs de charge majoritaire de la grille 135 est par exemple comprise entre 5.10 15 cm -3 et 10 19 cm -3 , préférentiellement comprise entre 10 16 cm -3 et 5.10 18 cm -3 . L’absorbeur 170 s’étend sur une face de la micro-planche 160 opposée à la portion semiconductrice 150, de façon à être en contact la micro-planche 160. Il s’agit ici d’une face supérieure de la micro-planche 160 puisque la portion semiconductrice 150 s’étend sur la face inférieure. L’absorbeur 170 est une couche métallique. Il a avantageusement une résistance sensiblement égale à l’impédance du vide, à savoir 377 Ω/carré. Il peut comprendre une ou plusieurs sous-couches métalliques de Ti, TiN, NiCr, Al, Au, W, Cu, AlCu… L’absorbeur 170 est ici une couche de nitrure de titane (TiN) d’épaisseur comprise entre 3 nm et 50 nm, préférentiellement comprise entre 3 nm et 10 nm. L’absorbeur 170 peut également comprendre une antenne. Dans cet exemple, l’absorbeur 170 comporte une partie en vis-à-vis du canal 150.2. La micro-planche 160 a une épaisseur mesurée parallèlement à l’axe Z au niveau du canal suffisamment faible pour permettre un couplage thermique entre l’absorbeur 170 et le canal 150.2, et pour pouvoir appliquer un champ électrique dans le canal 150.2 lorsque l’absorbeur 170 est polarisé électriquement. L’épaisseur de la micro-planche 160 est suffisamment grande pour assurer une bonne tenue mécanique. Dans le cas d’une micro-planche 160 en oxyde de silicium (SiO), comme dans cet exemple, la micro-planche 160 a une épaisseur comprise entre 10 nm et 150 nm, préférentiellement comprise entre 10 nm et 50 nm, par exemple égale à 25 nm. L’absorbeur 170 s’étend de préférence sur toute la face supérieure de la micro-planche 160, comme représenté ici. Avantageusement, il s’étend sur une partie de la micro-planche 160 dépourvue de la portion semiconductrice 150, c’est-à-dire qu’il s’étend sur une partie de la face supérieure qui n’est pas en vis-à-vis de la portion semiconductrice 150. Ainsi, l’absorption du rayonnement électromagnétique par l’absorbeur est maximisée. Ici, la grille 135 a une forme en anneau fermé dans un plan parallèle au plan (X, Y). La portion semiconductrice 150 a également une forme en anneau fermé dans ce plan. La grille 135 et la portion semiconductrice 150 ont par exemple chacune une largeur horizontale sensiblement constante le long de l’anneau. La grille 135 est ici en tout point centrée sur la portion semiconductrice 150. Des espaceurs 136 optionnels sont en contact avec des flancs opposés de la grille 135. Le drain 150.3 et la source 150.1 s’étendent ici dans des parties respectives de la portion semiconductrice 150 en regard des espaceur 136. Les limites entre le drain 150.3, le canal 150.2 et la source 150.1 sont matérialisés schématiquement par des lignes en pointillés sur les figures 1A et 1B. Les espaceurs 136 peuvent affleurer une face inférieure de la grille 135 opposée à la couche diélectrique de grille 140. Ils sont en un ou plusieurs matériaux isolants électriques, par exemple en un ou plusieurs matériaux diélectriques comme de l’oxyde de silicium (SiO) ou du nitrure de silicium (SiN). Ils sont ici en nitrure de silicium (SiN). La micro-planche 160 est suspendue au-dessus du substrat 100 par des bras d'isolation thermique 120, deux bras dans l’exemple représenté. En d’autres termes, la micro-planche 160 est maintenue au-dessus du substrat 100 par les bras de façon à ne pas être en contact physique avec le substrat 100. Les bras d'isolation thermique 120 sont disposés entre la micro-planche 160 et le substrat 100. Ils s’étendent dans un plan parallèle au plan (X, Y). Chaque bras d'isolation thermique 120 a une extrémité proximale fixée à la micro-planche 160 par une électrode 121, 123, 125, et une extrémité distale reposant sur un pilier d’ancrage 105, 115. Chaque bras d'isolation thermique 120 est conducteur de l’électricité. Il a une section transversale et une longueur permettant d’isoler thermiquement la micro-planche 160 et le transistor, du substrat 100 et du circuit de contrôle. Plus la surface de la section transversale est réduite et/ou plus la longueur d’un bras d'isolation thermique 120 est grande, meilleure est l’isolation thermique de la micro-planche 160. Pour augmenter la longueur, il est par exemple possible de donner à chaque bras d'isolation thermique 120 une forme en serpentin comme cela est représenté sur la FIG. 2 . Chaque bras d'isolation thermique 120 peut avoir un cœur métallique conducteur d’électricité, entouré d’une gaine isolante, par exemple en un matériau résistant à une gravure servant à retirer un matériau sacrificiel sur laquelle la micro-planche 160 repose au cours d’une étape intermédiaire d’un procédé de fabrication. Dans cet exemple, le cœur est en nitrure de titane (TiN) et la gaine est en silicium amorphe, apte à résister à une gravure par de l’acide fluorhydrique en phase vapeur. Ici, un premier bras d'isolation thermique 120 a son extrémité proximale fixée à la micro-planche 160 par une électrode de source 121 en contact avec la source 150.1 du transistor. L’électrode de source 121 est en un matériau conducteur de l’électricité. Elle est en contact avec le cœur du premier bras d'isolation thermique 120. L’extrémité distale du premier bras d'isolation thermique 120 repose sur un pilier d'ancrage supérieur 115, qui lui-même repose sur un pilier d'ancrage inférieur 105. Le pilier d'ancrage supérieur 115 est en contact avec le cœur du premier bras d'isolation thermique 120 et le pilier d'ancrage inférieur 105 est connecté électriquement au circuit de contrôle, de sorte que la source 150.1 est connecté électriquement au circuit de contrôle par l’électrode de source 121, le premier bras d'isolation thermique 120 et les piliers d'ancrage inférieur et supérieur 105, 115. Un deuxième bras d'isolation thermique 120 a son extrémité proximale fixée à la micro-planche 160 par une électrode de grille 125 en contact avec la grille 135 et une électrode de drain 123 en contact avec le drain 150.3. Les électrodes de drain et de grille 123, 125 sont en contact avec le cœur du deuxième bras d'isolation thermique 120, de sorte que la grille 135 et le drain 150.3 sont court-circuités. L’extrémité distale du deuxième bras d'isolation thermique 120 repose sur un pilier d'ancrage supérieur 115 additionnel, qui lui-même repose sur un pilier d'ancrage inférieur 105 additionnel. Le pilier d'ancrage supérieur 115 additionnel est en contact avec le cœur du deuxième bras d'isolation thermique 120 et le pilier d'ancrage inférieur 105 additionnel est connecté électriquement au circuit de contrôle, de sorte que la grille 135 et le drain 150.3 sont connectés électriquement au circuit de contrôle par le deuxième bras d'isolation thermique 120, les piliers d'ancrage inférieur et supérieur 105, 115, et, respectivement, l’électrode de grille 125 et l’électrode de drain 123. Les piliers d'ancrage inférieurs et supérieurs 105, 115 sont en métal, par exemple en un même matériau métallique. Dans ce dernier cas, il peut ne pas y avoir une interface entre le pilier d'ancrage inférieur 105 et le pilier d'ancrage supérieur 115. Les piliers d'ancrage inférieurs 105 sont par exemple tous de forme et de taille identiques. Les piliers d'ancrage supérieurs 115 sont par exemple tous de forme et de taille identiques. Les piliers d'ancrage inférieurs et supérieurs 105, 115 sont ici de forme cylindrique de même diamètre, d’axe longitudinal parallèle à l’axe Z. Ils sont dans cet exemple en cuivre, éventuellement enrobés d’un revêtement protecteur. Les électrodes de source, de drain et de grille 121, 123, 125 sont métalliques. Elles ont par exemple un cœur en tungstène (W) entouré d’un premier revêtement en nitrure de titane (TiN), lui-même entouré d’un deuxième revêtement en titane (Ti). Elles sont ici de forme cylindrique de même diamètre, d’axe longitudinal parallèle à l’axe Z. Dans cet exemple, le pixel comporte en outre un contact électrique face arrière 128 connectant électriquement l’absorbeur 170 à la source 150.1. Plus exactement, le contact électrique face arrière 128 est une partie de l’absorbeur 170 épousant une ouverture traversante 161 s’étendant de la face supérieure à la face inférieure de la micro-planche 160. L’ouverture traversante 161 a ici une forme cylindrique coaxiale avec l’électrode de source 121. Dans ce cas, la partie de l’absorbeur 170 en vis-à-vis du canal 150.2 constitue une grille arrière optionnelle du transistor, au même potentiel électrique que la source 150.1. Le photodétecteur 1 comprend en outre une couche barrière inférieure 110 et une couche barrière supérieure 130, optionnelles. La couche barrière inférieure 110 s’étend sur la face supérieure du substrat 100. Les piliers d'ancrage inférieurs 105 traversent de part en part la couche barrière inférieure 110, de façon à ne pas laisser d’espace entre la couche barrière inférieure 110 et les piliers d'ancrage inférieur 105. La couche barrière supérieure 130 s’étend sur la face inférieure de la micro-planche 160, sur la grille 135, les espaceurs 136, sur des flancs latéraux de la couche diélectrique de grille 140 et sur des flancs latéraux de la micro-planche 160. Les électrodes de source, de drain et de grille 121, 123, 125 traversent de part en part la couche barrière supérieure 130, de façon à ne pas laisser d’espace entre la couche barrière inférieure 110 et les électrodes de source, de drain et de grille 121, 123, 125. Les couches barrières inférieure et supérieure 110, 130 sont en un matériau apte à résister à une gravure servant à retirer un matériau sacrificiel sur laquelle la micro-planche 160 repose au cours d’une étape intermédiaire d’un procédé de fabrication. L’exemple de photodétecteur 1 décrit en lien avec les figures 1A, 1B, 2 est avantageux car il permet de suspendre la micro-planche 160 avec seulement deux bras d'isolation thermique 120, et donc d’isoler la micro-planche 160 et le transistor de type MOS-FET de façon optimale. Cependant, conformément au schéma de polarisation de la FIG. 3 , les potentiels électriques V G , V S , V D , V BG appliqués respectivement à la grille 135, au drain 150.3, à la source 150.1 et à la grille arrière optionnelle peuvent être fixés indépendamment les uns des autres, sans sortir du cadre de cette invention. La grille 135, la source 150.1, le drain 150.3 et la grille arrière peuvent chacun être connectés électriquement au circuit de contrôle par l’intermédiaire ou sans l’intermédiaire d’un bras d'isolation thermique. Les bras d'isolation thermique 120 sont par conséquent optionnels et peuvent être en nombre quelconque inférieur ou égal à 4 lorsqu’ils sont présents. En FIG. 4 , il est présenté des résultats de simulation de l’exemple de photodétecteur 1 des figures 1A, 1B et 2 obtenus par un logiciel d’aide au design (logiciel TCAD, ou Technology Computer Aided Design, en anglais). Le transistor est de type N-MOS. Le canal 150.2 a une longueur L égale à 0,5 µm, c’est-à-dire que le drain 150.3 est en tout point séparée de la source 150.1 d’une distance minimale égale à 0,5 µm sous la grille 135. La longueur L est communément appelée longueur de grille dans le domaine technique. La largeur de grille W est la longueur d’une ligne médiane séparant le drain 150.3 de la source 150.1 et s’étendant d’une extrémité à l’autre du canal 150.2. Lorsque le canal a une forme d’anneau fermé, la ligne médiane a aussi une forme d’anneau fermé. L’épaisseur de la couche diélectrique de grille 140 est égale à 9 nm. La couche diélectrique de grille 140 est en oxyde de silicium (SiO). Les potentiels électriques V BG et V S , respectivement appliqués à la grille arrière et à la source, sont égaux à 0V. La différence de potentiel électrique entre la grille 135 et la source 150.1 varie de façon à faire varier le courant de drain I D . En FIG. 4 , il est donné la valeur du TCC (axe des ordonnées en %.K -1 ) en fonction de I D .W/L (axe des abscisses en ampères) pour trois concentrations différentes en porteurs de charge majoritaire dans la grille 135 (courbes C1, C2 et C3), ici de type accepteur, et pour un transistor MOS-FET de l’art antérieur comportant une grille en métal de type « milieu de gap » (courbe C0). La courbe du TCC pour la grille en métal de type « milieu de gap » est toujours inférieure aux deux autres courbes. La valeur du TCC augmente lorsque la concentration en porteurs de charge majoritaire dans la grille 135 diminue. Le gain en TCC par rapport à une grille en métal de type « milieu de gap » est ainsi égal à 6 % pour une concentration de dopage de type accepteur Na égale à 10 19 cm -3 (courbe C1), égale à 14 % pour Na égale à 10 18 cm -3 (courbe C2), et égale à 25 % pour Na égale à 10 16 cm -3 (courbe C3). Les inventeurs ont de plus vérifié que le TCC ne varie sensiblement pas avec une variation de l’épaisseur de la couche diélectrique de grille 140. La variation relative du TCC est par exemple strictement inférieure à 2 % pour une variation d’épaisseur de la couche diélectrique de grille 140 comprise entre 5 nm et 20 nm, un courant de drain normalisé I D .W/L variant entre 10 -14 A et 5.10 -4 A et une concentration d’atomes dopant de type accepteur Na dans la grille 135 égale à 10 17 cm -3 . Les inventeurs ont également vérifié que le TCC ne varie sensiblement pas avec une variation de l’épaisseur de la grille 135. La variation du TCC est par exemple sensiblement nulle pour une variation d’épaisseur de grille 135 comprise entre 25 nm et 150 nm, et une concentration d’atomes dopant de type accepteur Na dans la grille 135 égale à 10 17 cm -3 . Un exemple de procédé de fabrication d’un photodétecteur 1 selon l’invention va à présent être décrit en lien avec les figures 5A à 5N, 6A et 6B. Dans cet exemple, le photodétecteur 1 comporte un transistor de type NMOS à enrichissement. Cependant, il est aisé de modifier les dopages du procédé de fabrication pour obtenir un photodétecteur 1 comportant un transistor de type NMOS à appauvrissement, ou un transistor de type PMOS à enrichissement, ou un transistor de type PMOS à appauvrissement. Les figures 5A à 5N illustrent des étapes intermédiaires de l’exemple de procédé de fabrication visant à obtenir une première structure intermédiaire 10 telle qu’illustrée en FIG. 6 . En FIG. 5 , on fournit un ensemble comportant un substrat temporaire 200, une couche diélectrique enterrée 210 et une couche semiconductrice supérieure. La couche diélectrique enterrée 210 est intercalée et en contact avec le substrat temporaire 200 et la couche semiconductrice supérieure. Le substrat temporaire 200 a une face supérieure située à l’interface entre le substrat temporaire 200 et la couche diélectrique enterrée 210. La couche semiconductrice supérieure peut être dopée ou intrinsèque. L’ensemble peut par exemple être une plaque de type silicium sur isolant ou SOI, pour « Silicon on Insulator » en anglais. La couche semiconductrice supérieure et le substrat temporaire 200 sont alors en silicium monocristallin, et la couche diélectrique enterrée 210 est en oxyde de silicium (SiO). Ici, l’ensemble est une plaque SOI, par exemple de 200 mm ou 300 mm de diamètre, et la couche semiconductrice supérieure est en silicium monocristallin dopé P. La couche diélectrique enterrée 210 a préférentiellement une épaisseur comprise entre 10 nm et 150 nm, préférentiellement comprise entre 10 nm et 50 nm, par exemple égale à 25 nm. La couche semiconductrice supérieure a par exemple une épaisseur comprise entre 5 nm et 100 nm, préférentiellement comprise entre 15 nm à 40 nm. On grave ensuite localement toute l’épaisseur de la couche semiconductrice supérieure pour obtenir une portion semiconductrice 150 destinée à accueillir une source 150.1, un canal 150.2 et un drain 150.3 d’un transistor MOS-FET. La portion semiconductrice 150 peut avoir une forme quelconque dans un plan parallèle à la face supérieure du substrat temporaire 200. Elle a une face supérieure et des flancs. La face supérieure de la portion semiconductrice 150 joint les flancs sur un côté de la portion semiconductrice 150 opposé à la couche diélectrique enterrée 210. La portion semiconductrice 150 peut avoir une largeur mesurée parallèlement à la face supérieure sensiblement constante. Elle a ici une forme en anneau fermé, sensiblement rectangulaire. En FIG. 5 , on forme une couche conforme sur les flancs et la face supérieure de la portion semiconductrice 150. La couche conforme est destinée à être une couche diélectrique de grille 140 du transistor. Elle est en un matériau diélectrique. Elle peut être obtenue par dépôt, ou, quand elle en oxyde de silicium (SiO), comme dans cet exemple, par une oxydation thermique. La couche conforme a typiquement une épaisseur comprise entre 3 nm et 50 nm, au niveau de la face supérieure de la portion semiconductrice 150. En FIG. 5 , on forme une couche sacrificielle planarisante 215. La couche sacrificielle planarisante 215 est en un matériau pouvant être gravé sélectivement par rapport à la couche diélectrique de grille 140. Elle peut par exemple être en silicium amorphe ou polycristallin, ou en un polymère. Elle est ici en silicium polycristallin, déposée par dépôt chimique en phase vapeur à basse pression, ou LPCVD (Liquid Phase Chemical Vapour Deposition, en anglais). La couche sacrificielle planarisante 215 a une surface sensiblement plane et parallèle à la face supérieure du substrat temporaire 200 en regard de la portion semiconductrice 150, de préférence en regard d’une partie substantielle de la face supérieure du substrat temporaire 200. En FIG. 5 , on forme un plot sacrificiel 220. Pour cela, on grave localement de part en part la couche sacrificielle planarisante 215 pour obtenir le plot sacrificiel 220. Le plot sacrificiel 220 a des flancs sensiblement orthogonaux avec la face supérieure du substrat temporaire 200, joints par une face supérieure du plot sacrificiel 220 située d’un côté du plot sacrificiel 220 opposé au substrat temporaire 200. Il a une largeur égale à la distance minimale séparant deux flancs opposés du plot sacrificiel 220 dans un plan parallèle à la face supérieure du substrat temporaire 200, et une épaisseur mesurée perpendiculairement à la face supérieure. Il repose entièrement sur une région centrale de la portion semiconductrice 150, de façon à séparer, l’une de l’autre, deux régions opposées de la portion semiconductrice 150, situées de part et d’autre de la région centrale. La largeur du plot sacrificiel 220 définit une longueur de grille du transistor. En FIG. 5 , on réalise une première implantation ionique de premiers ions dopants sur toute la structure obtenue à l’étape de la FIG. 5 , suivie d’une activation des premiers ions dopants. Au cours de cette étape, le plot sacrificiel 220 protège la partie de la portion semiconductrice 150 destinée à être le canal 150.2 du transistor et reçoit une quantité de premiers ions dopants pour obtenir un plot sacrificiel dopé 221, dopé au moins en partie. Les régions opposées de la portion semiconductrice 150 deviennent des régions dopées 231, dopées du même type que le plot sacrificiel dopé 221, dans cet exemple de type N. L’énergie des premiers ions dopants est préférentiellement choisie pour doper toute l’épaisseur de la portion semiconductrice 150 au niveau des régions opposées. La dose en premiers ions dopants est par exemple choisie pour obtenir une concentration en premiers atomes dopants dans les régions dopées 231 comprise entre 10 17 at.cm -3 et 10 20 at.cm -3 . Les premiers atomes dopants sont issus des premiers ions dopants et sont d’un premier type de conductivité. En FIG. 5 , on forme des espaceurs 136 sur les flancs du plot sacrificiel dopé 221. Pour cela, une couche diélectrique conforme peut être déposée sur la couche diélectrique enterrée 210, la couche diélectrique de grille 140 et le plot sacrificiel dopé 221. La couche diélectrique est dans cet exemple, une couche en nitrure de silicium (SiN) déposée par LPCVD. La couche diélectrique est ensuite gravée de façon anisotrope, perpendiculairement à la face supérieure du substrat temporaire 200, sur toute son épaisseur pour ne garder des résidus qu’au niveaux des flancs du plot sacrificiel dopé 221. Les résidus sont les espaceurs 136. Une fois les espaceur 136 formés, on réalise une deuxième implantation ionique de deuxièmes ions dopants. Au cours de cette étape, le plot sacrificiel dopé 221 protège la partie de la portion semiconductrice 150 destinée à être le canal 150.2 du transistor et reçoit une quantité de deuxièmes ions dopants pour obtenir un plot sacrificiel doublement dopé 222. De plus, les espaceurs 136 protègent une partie des région dopée 231 de sorte qu’une partie seulement de chaque région dopée 231 reçoit une quantité de deuxième ions dopants pour devenir une région doublement dopée 232. L’énergie des deuxièmes ions dopants est préférentiellement choisie pour doper en deuxièmes atomes dopants toute l’épaisseur de la portion semiconductrice 150 au niveau des régions doublement dopées 232. Les deuxièmes atomes dopants sont du premier type de conductivité. La dose en deuxièmes ions dopants est par exemple choisie pour obtenir une concentration totale en atomes dopants dans les régions doublement dopées 232 comprise entre 10 19 at.cm -3 et 10 21 at.cm -3 . Dans cet exemple de procédé de fabrication, il est possible d’omettre la première ou la deuxième sous-étape d’implantation. Il est également possible d’omettre la sous-étape de formation des espaceurs 136. En FIG. 5 , on dépose de façon conforme une première couche barrière 241 sur le plot sacrificiel doublement dopé 222, les espaceurs 136, la couche diélectrique de grille 140 et la couche diélectrique enterrée 210. La première couche barrière 241 est destinée à protéger les éléments qu’elle recouvre lors d’une étape ultérieure de gravure de couches sacrificielles, dite gravure de libération. La première couche barrière 241 est par exemple en alumine (Al 2 O 3 ) ou en nitrure d'aluminium (AlN), de façon à résister à une gravure par de l’acide fluorhydrique (HF) en phase vapeur. En FIG. 5 , on dépose une couche planarisante 250 de façon à recouvrir entièrement la première couche barrière 241. La couche planarisante 250 est en un matériau isolant électrique, par exemple diélectrique. Elle est apte à être gravée lors de la gravure de libération. Elle est dans cet exemple en oxyde de silicium (SiO). En FIG. 5 , on réalise un polissage mécano-chimique (CMP) de la couche planarisante 250 avec arrêt sur la première couche barrière 241 pour obtenir une première couche sacrificielle 251. A l’issue de cette étape, la première couche barrière 241 comporte une surface supérieure en regard du plot sacrificiel doublement dopé 222 affleurant la première couche sacrificielle 251. En FIG. 5 , on grave localement de part en part la première couche barrière 241 au travers de sa surface supérieure pour obtenir une ouverture de grille 225. L’ouverture de grille 225 a toutes ses dimensions selon des directions d’un plan parallèle à la face supérieure du substrat temporaire 200 strictement inférieures aux dimensions du plot sacrificiel doublement dopé 222 selon les mêmes directions. Une différence de dimension entre le plot sacrificiel doublement dopé 222 et l’ouverture de grille 225 est par exemple suffisante pour compenser des erreurs d’alignement lors d’une sous-étape de photolithographie mise en œuvre pour définir l’ouverture de grille 225 lors de l’étape de la FIG. 5 . A l’issue de cette étape, les parties de la première couche barrière 241 en contact physique avec le plot sacrificiel doublement dopé 222 constituent chacune un volet de protection 241.1. De préférence, chaque volet de protection 241.1 a toutes ses dimensions dans un plan parallèle à la face supérieure du substrat temporaire 200 suffisantes pour protéger les espaceurs 136 et la couche diélectrique de grille 140, lors de la gravure de libération. Elles sont par exemple toutes supérieures à 50 nm, voire supérieures à 100 nm. Une attaque des espaceurs 136 lors de la gravure de libération est susceptible de générer des charges parasites altérant le fonctionnement du photodétecteur 1. Une attaque de la couche diélectrique de grille 140 lors de la gravure de libération est susceptible d’induire un courant de grille parasite du transistor et/ou une diminution du TCC et/ou un bruit de détection plus important, lorsque le photodétecteur 1 est en fonctionnement. En FIG. 5 , on retire le plot sacrificiel doublement dopé 222. Pour cela, on grave tout le plot sacrificiel doublement dopé 222 sélectivement par rapport à la première couche barrière 241 et la première couche sacrificielle 251, de préférence par une gravure humide. On obtient ainsi une cavité 226 en lieu et place du plot sacrificiel doublement dopé 222. Lorsque la couche sacrificielle planarisante 215 est en silicium amorphe ou polycristallin, le plot sacrificiel doublement dopé 222 peut être gravé par une solution de TMAH, ou d’HF concentrée à 1 %. Lorsque la couche sacrificielle planarisante 215 est en un polymère, le plot sacrificiel doublement dopé 222 peut être gravé par un plasma oxygène. Les étapes des figures 5L et 5M visent à remplir la cavité 226 par un matériau semiconducteur pour obtenir une grille 135 du transistor. En FIG. 5 , on dépose de façon conforme une couche semiconductrice planarisante 260 de façon à remplir totalement un volume de la cavité 226 en communication avec l’ouverture de grille 225. La couche semiconductrice planarisante 260 recouvre totalement la couche diélectrique de grille 140 à l’intérieur de la cavité 226. De préférence, elle remplit sensiblement toute la cavité 226, comme cela est représenté ici. Dans ce cas, elle recouvre avantageusement la première couche sacrificielle 251 et la première couche barrière 241 au niveau des volets de protection 241.1, comme représenté sur la FIG. 5 . La couche semiconductrice planarisante 260 est ici dopée in situ, d’un deuxième type de conductivité opposé au premier type de conductivité. Elle est en un matériau semiconducteur résistant à la gravure de libération. Dans cet exemple, elle est en silicium polycristallin ou amorphe, pour une gravure de libération mettant en œuvre de l’acide fluorhydrique (HF) en phase vapeur. En FIG. 5 , lorsque la couche semiconductrice planarisante 260 recouvre la première couche sacrificielle 251, on réalise un polissage mécano-chimique (CMP) de la couche semiconductrice planarisante 260 avec arrêt sur la première couche sacrificielle 251, pour obtenir une partie résiduelle de la couche semiconductrice planarisante 260 localisée dans la cavité 226. Lorsque la couche semiconductrice planarisante 260 n’a pas été dopée in-situ, c’est-à-dire simultanément au dépôt de la couche semiconductrice planarisante 260, la partie résiduelle est dopée du deuxième type de conductivité à la suite de la sous-étape de planarisation, par exemple par implantation ou diffusion d’espèces dopantes. La partie résiduelle est destinée à être une grille 135 du transistor. Puisque la première couche sacrificielle 251 affleure la première couche barrière 241 et l’arrêt du polissage s’effectue sur la première couche sacrificielle 251, la grille 135 a une surface sommitale 135.2 affleurant la première couche barrière 241 et bouchant l’ouverture de grille 225. La couche semiconductrice planarisante 260 étant en un matériau semiconducteur résistant à la gravure de libération, la grille 135 n’est pas endommagée lors de la gravure de libération bien qu’elle ne soit pas recouverte par la première couche barrière 241 au niveau de sa surface sommitale 135.2. La première couche barrière 241 et la surface sommitale 135.2 de la grille 135 protègent, ensemble, les espaceurs 136 lors de la gravure de libération. En FIG. 5 , on dépose une deuxième couche sacrificielle 252, de préférence dans le même matériau que celui de la première couche sacrificielle 251. La deuxième couche sacrificielle 252 est en un matériau isolant électrique, par exemple diélectrique, ici en oxyde de silicium (SiO). On forme une électrode de drain 123, une électrode de grille 125 et une électrode de source 121 (non représentée), par des sous-étapes de photolithographie, de gravure, de dépôt et de polissage. Les électrodes de source, de drain et de grille 121, 123, 125 traversent de part en part la deuxième couche sacrificielle 252. Les électrodes de source et de drain se prolongent au travers de la première couche sacrificielle 251, de la première couche barrière 241 et de la couche diélectrique de grille 140, jusqu’à des régions doublement dopées 232 respectives. L’électrode de grille 125 est en contact physique avec la surface sommitale 135.2 de la grille 135. Les électrodes de source, de drain et de grille 121, 123, 125 affleurent une face supérieure de la deuxième couche sacrificielle 252. Chaque électrode de source 121 et chaque électrode de drain 123 ont une section en contact avec la première couche barrière 241 sur toute sa périphérie. A l’issue de l’étape de la FIG. 5 , on forme un ou plusieurs bras d'isolation thermique 120 par des sous-étapes de photolithographie, de gravure et de dépôt. On dépose ensuite une troisième couche sacrificielle 253 sur la deuxième couche sacrificielle 252 et chaque bras d'isolation thermique 120, de préférence dans le même matériau que celui de la première couche sacrificielle 251 et/ou de la deuxième couche sacrificielle 252. La troisième couche sacrificielle 253 est en un matériau isolant électrique, par exemple diélectrique, ici en oxyde de silicium (SiO). On forme ensuite des piliers d'ancrage supérieurs 115 s’étendant dans la troisième couche sacrificielle 253 depuis une face supérieure de la troisième couche sacrificielle 253 située d’un côté de la troisième couche sacrificielle 253 opposé au substrat temporaire 200, jusqu’à atteindre un bras d'isolation thermique 120. On obtient ainsi une première structure intermédiaire 10, représentée schématiquement en FIG. 6 . La face supérieure de la troisième couche sacrificielle 253 constitue avec des extrémités des piliers d'ancrage supérieurs 115, une première face à coller 253.1 de la première structure intermédiaire 10. La première face à coller 253.1 présente des caractéristiques d’état de surface, de rugosité et de planéité permettant un collage direct hybride. La FIG. 6 est une vue schématique en coupe d’une deuxième structure intermédiaire 20 à assembler avec la première structure intermédiaire 10 pour obtenir le photodétecteur 1. La deuxième structure intermédiaire 20 comporte, superposés, un substrat 100, une couche barrière inférieure 110 et une quatrième couche sacrificielle 254. La couche barrière inférieure 110 est intercalée et en contact avec le substrat 100 et la quatrième couche sacrificielle 254. La quatrième couche sacrificielle 254 est de préférence dans le même matériau que celui de la première couche sacrificielle 251 et/ou de la deuxième couche sacrificielle 252 et/ou de la troisième couche sacrificielle 253. La quatrième couche sacrificielle 254 est en un matériau isolant électrique, par exemple diélectrique, ici en oxyde de silicium (SiO). Le substrat 100 comporte un circuit de contrôle. La deuxième structure intermédiaire 20 comporte un ou plusieurs piliers d'ancrage inférieurs 105. Chaque pilier d'ancrage inférieur 105 traverse de part en part la quatrième couche sacrificielle 254 et la couche barrière inférieure 110, et s’étend jusqu’à un plot de connexion du circuit de contrôle. Lorsque le photodétecteur 1 comporte une matrice de plusieurs pixels, les piliers d'ancrage supérieurs 115 sont répétés au pas de pixel du photodétecteur 1. Le substrat 100 ou la deuxième structure intermédiaire 20 peuvent être fournies par une fonderie de puces électroniques, au moins en partie. La deuxième structure intermédiaire 20 comporte une deuxième face à coller 254.1 sur un côté opposé au substrat 100. La deuxième face à coller 254.1 comporte des extrémités des piliers d'ancrage supérieurs 115 et une surface de la quatrième couche sacrificielle 254. Elle présente des caractéristiques d’état de surface, de rugosité et de planéité permettant un collage direct hybride. Lors d’une étape finale, on met en contact la première face à coller 253.1 avec la deuxième face à coller 254.1 de façon à mettre en contact un pilier d'ancrage inférieur 105 avec un pilier d'ancrage supérieur 115 respectif, et la troisième couche sacrificielle 253 avec la quatrième couche sacrificielle 254. La première face à coller 253.1 et la deuxième face à coller 254.1 constituent ensemble une interface de collage. On renforce éventuellement l’interface de collage par un traitement thermique. On retire ensuite le substrat temporaire 200 par des sous-étapes de rodage et/ou de polissage et/ou de gravure humide ou sèche. L’épaisseur de la couche diélectrique enterrée 210 peut éventuellement être ensuite ajustée par une ou plusieurs sous-étapes de dépôt et/ou de polissage et/ou de gravure. Ceci peut par exemple être avantageux pour obtenir une épaisseur de la micro-planche 160 conférant à la micro-planche 160 des propriétés mécaniques et/ou électriques particulières à partir d’un ensemble pris parmi des plaques SOI standard. On dépose une couche métallique, par exemple en nitrure de titane (TiN), sur la couche diélectrique enterrée 210. De préférence, le couche métallique a une épaisseur permettant de l’adapter à l’impédance du vide. On grave localement, de part en part, la couche métallique et la couche diélectrique enterrée 210, jusqu’à atteindre la première couche barrière 241, sans la dépasser, de façon à délimiter une micro-planche 160 dans la couche diélectrique enterrée 210 en contact avec le transistor. La partie résiduelle de la couche métallique constitue un absorbeur 170 du photodétecteur 1. On dépose une couche barrière supplémentaire recouvrant totalement l’absorbeur 170, la micro-planche 160 et la première couche barrière 241. On pratique un évent au travers de la couche barrière supplémentaire et la première couche barrière 241 dans une région à l’intérieur de laquelle elles sont toutes deux en contact. On effectue la gravure de libération. Pour cela, on grave les première, deuxième, troisième et quatrième couches sacrificielles 251, 252, 253, 253 sélectivement par rapport à la première couche barrière 241, à la couche barrière inférieure 110 et à la grille 135, par exemple par de l’acide fluorhydrique en phase vapeur. Des modes de réalisation particuliers viennent d’être décrits. Différentes variantes et modifications apparaîtront à l’homme du métier. Détecteur (1) d’un rayonnement électromagnétique, comportant : un absorbeur (170) configuré pour absorber le rayonnement électromagnétique, un transistor de type MOS-FET couplé thermiquement à l’absorbeur (170), comportant une source (150.1) dopée d’un premier type de conductivité, un drain (150.3) dopé du premier type de conductivité, un canal (150.2) s’étendant de la source (150.1) jusqu’au drain (150.3), une grille (135) isolée électriquement du canal (150.2) par une couche diélectrique de grille (140) du transistor, un circuit de contrôle connecté électriquement à la source (150.1), au drain (150.3) et à la grille (135) ; et configuré pour appliquer une différence de potentiel électrique entre la grille (135) et la source (150.1) inférieure ou égale en valeur absolue à une tension de seuil du transistor, le détecteur (1) étant caractérisé en ce que la grille (135) est en silicium dopé d’un deuxième type de conductivité opposé au premier type de conductivité avec une concentration en porteurs de charge majoritaire inférieure ou égale à 10 19 cm -3 , et en ce que la couche diélectrique de grille (140) a une épaisseur inférieure ou égale à 50 nm. Détecteur (1) selon la revendication 1, comportant en outre un substrat (100), une micro-planche (160) en un matériau diélectrique suspendue au-dessus du substrat (100), et une portion semiconductrice (150) s’étendant sur une face inférieure de la micro-planche (160) dans laquelle le drain (150.3), le canal (150.2) et source (150.1) sont logés. Détecteur (1) selon la revendication 2, dans lequel l’absorbeur (170) s’étend sur une partie de la micro-planche (160) dépourvue de la portion semiconductrice (150). Détecteur (1) selon l’une quelconque des revendications 2 ou 3, dans lequel le transistor comporte en outre une grille arrière connectée électriquement au circuit de contrôle et isolée électriquement du canal (150.2) par la micro-planche (160). Détecteur (1) selon la revendication 4, dans lequel la grille arrière est une partie de l’absorbeur (170). Détecteur (1) selon la revendication 5, dans lequel la micro-planche (160) a une épaisseur comprise entre 10 nm et 150 nm. Détecteur (1) selon l’une quelconque des revendications 2 à 6, dans lequel le drain (150.3) et la grille (135) sont connectés au circuit de contrôle par un premier bras d'isolation thermique (120), la source (150.1) est connectée électriquement au circuit de contrôle par un deuxième bras d'isolation thermique (120), et la micro-planche (160) est suspendue au-dessus du substrat (100) par le premier et le deuxième bras d’isolation thermique (120). Détecteur (1) selon les revendications 4 et 7, dans lequel la grille arrière est connectée électriquement à la source (150.1) par un contact électrique face arrière (128) traversant de part en part la micro-planche (160), et la source (150.1) est connectée électriquement au deuxième bras d'isolation thermique (120) par une électrode de source (121) en vis-à-vis du contact électrique face arrière (128). Détecteur (1) selon l’une quelconque des revendications précédentes, dans lequel le transistor est un transistor à appauvrissement. Détecteur (1) selon l’une quelconque des revendications 1 à 8, dans lequel le transistor est un transistor à enrichissement. Procédé de fabrication d’un détecteur (1) selon l’une quelconque des revendications 1 à 10, comprenant les étapes de formation de la grille (135) suivantes : formation d’un plot sacrificiel (222), formation d’espaceurs (136) sur des flancs du plot sacrificiel (222), dépôt conforme d’une première couche barrière (241) sur les espaceurs (136) et le plot sacrificiel (222), dépôt d’une couche semiconductrice planarisante (260) de façon à recouvrir entièrement la première couche barrière (241), polissage de la couche semiconductrice planarisante (260) avec arrêt sur la première couche barrière (241) pour obtenir une première couche sacrificielle (251), gravure d’une ouverture de grille (225) traversant de part en part la première couche barrière (241) au travers d’une surface supérieure de la première couche barrière (241) en regard du plot sacrificiel (222), l’ouverture ayant des dimensions strictement inférieures à des dimensions du plot sacrificiel (222), retrait du plot sacrificiel (220) pour obtenir une cavité (226) en lieu et place du plot sacrificiel (222), remplissage de la cavité (226) par du silicium de façon à boucher l’ouverture de grille (225) et obtenir ainsi la grille (135). Procédé de fabrication selon la revendication 11, dans lequel le plot sacrificiel (222) est formé sur une portion semiconductrice (150) dans laquelle le drain (150.3), le canal (150.2) et source (150.1) sont logés, et le plot sacrificiel (220) protège le canal (150.2) lors d’une étape d’implantation de la source (150.1) et du drain (150.3). Procédé de fabrication selon l’une quelconque des revendications 11 ou 12, dans lequel le plot sacrificiel (220) est en silicium. Procédé de fabrication selon l’une quelconque des revendications 11 à 13, dans lequel l’étape de remplissage de la cavité (226) comprend : un dépôt d’une couche semiconductrice planarisante (260) dopée in-situ, de façon à remplir totalement un volume de la cavité (226) en communication avec l’ouverture de grille (225) et à recouvrir la première couche sacrificielle (251) et la première couche barrière (241), un polissage de la couche semiconductrice planarisante (260) avec arrêt sur la première couche sacrificielle (251). Procédé de fabrication selon l’une quelconque des revendications 11 à 14, dans lequel le détecteur (1) est un détecteur selon l’une quelconque des revendications 2 à 8, comprenant en outre une gravure de libération de la micro-planche (160) au-cours de laquelle la première couche sacrificielle (251) est gravée sélectivement par rapport à la première couche barrière (241) et à la grille (135).