Brevet FR3150346A1 — publié le 20241227

L’invention concerne un transistor à effet de champ comprenant un drain , une source et une grille déposés sur une couche supérieure en un premier matériau semi-conducteur d’un empilement de couches déposé sur un substrat et formant une structure de base ; la grille comprenant : une structure de contact électrique réalisée en un premier matériau électriquement conducteur ; une couche barrière réalisée en un alliage de tantale et d’oxyde de tantale ; la couche barrière séparant ladite couche supérieure de la structure de contact pour bloquer la diffusion du premier matériau électriquement conducteur dans la structure de base ; la couche barrière présentant un gradient de concentration en oxyde de tantale, l’oxyde de tantale étant majoritaire par rapport au tantale dans une première partie de la couche barrière située à une première interface entre la couche barrière et la couche supérieure . Figure pour l’abrégé : Fig. 2a Grille de transistor à base d’oxyde de tantale L’invention concerne le domaine de la fabrication des transistors, plus particulièrement la fabrication des grilles de transistors soumis à des fortes contraintes thermiques. La fabrication des transistors comprend une étape cruciale : la fabrication de la grille de commande. En effet, la grille est soumise à de fortes contraintes thermiques, tant pendant la fabrication que lors de l'utilisation. Les grilles de transistors produites ont tendance à ne pas suffisamment empêcher la diffusion du métal conducteur de ladite grille dans le corps du transistor, qui est constitué généralement d'un matériau semi-conducteur. On entend par le corps du transistor la structure en au moins une couche en semi-conducteur dans laquelle se forme le canal de conduction entre la source et le drain lorsque le transistor est dans un état passant. Cette diffusion entraîne une diminution des performances du transistor, avec une augmentation des courants de fuite. De plus, la diffusion du métal constituant le contact de la grille dans le corps du transistor induit une dégradation du contact redresseur entre la grille et la couche supérieure semi-conductrice du corps du transistor. En d'autres termes, la robustesse technique et la fiabilité des transistors dépendent des propriétés électriques, thermiques et mécaniques de la grille de commande. Le problème technique identifié est rencontré dans les différentes structures de transistors couvrant à titre d’exemple illustratif non limitatif les technologies CMOS (acronyme de l’expression en anglais Complementary metal-oxide-semiconductor) SOI (acronyme de l’expression en anglais Silicon-on-Insulator), HEMT (acronyme de l’expression en anglais High Electron Mobility Transistor) et FinFET (acronyme de l’expression en anglais fin field-effect transistor). De manière plus particulière, les transistors à haute mobilité électronique (High Electron Mobility Transistors – HEMT) sont destinés à des applications de puissance hyperfréquence. Ainsi, lors de leurs utilisations, les transistors HEMT sont soumis à d’importantes contraintes thermiques. Les hautes températures auxquelles les transistors sont exposés sont à l’origine de défaillances dues à la diffusion du matériau conducteur de la grille jusqu’à la surface du semi-conducteur constituant le corps du transistor. La diffusion entraine l’augmentation des courants de fuite qui dégradent les performances du transistor et réduisent sa durée de vie. De plus, le phénomène de diffusion peut présenter des limitations par rapport à l’exécution d’autres étapes du procédé de fabrication du transistor nécessitant l’application d’un fort budget thermique. Par exemple, la réalisation d’une couche d’encapsulation en diamant à haute température provoque le phénomène de diffusion préalablement décrit. Cela limite le choix des matériaux de la couche d’encapsulation et empêche le dépôt de couches d’encapsulation présentant une protection améliorée tel que le diamant. En ce sens, il est donc important de développer une architecture de grille et un procédé de fabrication de ladite grille permettant d’éliminer le phénomène de diffusion métallique de la grille de commande dans le corps du transistor soumis à de fortes contraintes thermiques et/ou électriques. Nous allons commencer par introduire les solutions connues par l’Homme de l’art présentant des matériaux utilisés pour réaliser une grille de commande d’un transistor soumis à de fortes contraintes thermiques ou électriques. Différents empilements métalliques constituant une grille de commande d’un transistor, tels que le Ni/Au, le Mo/Au, le Pt/Au et le Ni/Pt/Au, ont été étudiés, mais cela n'a pas conduit à une amélioration significative de la robustesse des grilles. Le brevet américain US7411226B2 concerne une structure de transistor à haute mobilité électronique en InP dans laquelle un empilement de métaux de grille comprend une fine couche supplémentaire d'un métal réfractaire, tel que le molybdène Mo ou le platine Pt. La couche de métal réfractaire réduit ou élimine la dégradation à long terme de la jonction Schottky entre le métal de grille et la couche barrière. Pour pallier les limitations des solutions existantes, l’invention propose une structure de grille de commande d’un transistor comprenant une couche barrière réalisée en un alliage de tantale et d’oxyde de tantale. La couche barrière CB sépare la structure de contact électrique de la grille, du corps du transistor pour bloquer la diffusion du métal dans le corps du transistor. Principalement, la structure de grille selon l’invention permet d’éliminer le phénomène de diffusion métallique et ainsi améliorer la fiabilité et la robustesse du transistor. De plus, l’invention permet l’amélioration des caractéristiques électriques du transistor. En effet, l’empilement de couches constituant la grille selon l’invention permet d’obtenir un contact redresseur à hauteur de barrière élevée avec ou sans recuit thermique. De plus, la structure de la grille de commande selon l’invention est compatible avec un fonctionnement des applications dans des environnements agressifs. En effet, la grille présente une résistance améliorée à la corrosion et aux agressions chimiques. L’invention propose en outre un procédé « in-situ » de fabrication de la grille de commande selon l’invention. En effet, l’empilement de couches formant la grille selon l’invention est réalisable dans le même environnement sans besoin de décharger l’échantillon de l’équipement du dépôt. Cela permet de simplifier le procédé de fabrication de la grille et ainsi gagner en temps de production et en rendement (du terme « yield » en anglais). Nous allons décrire l’invention dans le contexte d’un transistor à haute mobilité électronique à titre illustratif, non limitatif et sans perte de généralité. La grille selon l’invention et son procédé de fabrication restent compatibles avec tout type de transistor à effet de champ, indépendamment de la nature de l’empilement de couches constituant le corps du transistor. L’invention a pour objet un transistor à effet de champ comprenant un drain , une source et une grille déposés sur une couche supérieure en un premier matériau semi-conducteur d’un empilement de couches déposé sur un substrat et formant une structure de base ; la grille comprenant : une structure de contact électrique réalisée en un premier matériau électriquement conducteur ; une couche barrière réalisée en un alliage de tantale et d’oxyde de tantale ; la couche barrière séparant ladite couche supérieure de la structure de contact pour bloquer la diffusion du premier matériau électriquement conducteur dans la structure de base; la couche barrière présentant un gradient de concentration en oxyde de tantale, l’oxyde de tantale étant majoritaire par rapport au tantale dans une première partie de la couche barrière située à une première interface entre la couche barrière et la couche supérieure . Selon un aspect particulier de l’invention, la couche barrière comprend une seconde partie constituée de tantale située à une seconde interface opposée à la première interface. Selon un aspect particulier de l’invention, le premier matériau électriquement conducteur est l’or ou l’aluminium ou le cuivre. Selon un aspect particulier de l’invention, la grille comprend en outre une couche intermédiaire confinée entre la structure de contact et la couche barrière ; ladite couche intermédiaire étant réalisée en un platinoïde ou en nickel ou en molybdène. Selon un aspect particulier de l’invention, le premier matériau semi-conducteur présente un travail de sortie inférieur à celui du tantale pour réaliser un contact redresseur. Selon un aspect particulier de l’invention, la couche barrière présente une épaisseur comprise entre 5nm et 30nm. Selon un aspect particulier de l’invention, la première partie de la couche barrière présente une épaisseur comprise entre 5nm et 10nm. Selon un aspect particulier de l’invention, le transistor à effet de champ comprend en outre une couche d’encapsulation en diamant ou en nitrure de bore ; la grille étant couverte par ladite couche d’encapsulation. Selon un aspect particulier de l’invention, la structure de contact comprend un pilier et une couche supérieure de contact reposant sur ledit pilier et ayant une largeur supérieure à celle du pilier. L’invention a également pour objet un procédé de fabrication d’une grille d’un transistor à effet de champ comprenant les étapes suivantes: fournir un empilement de couches formant une structure de base comprenant une couche supérieure en un premier matériau semi-conducteur ; déposer une résine avec une composition chimique comprenant des fonctions oxygène libres sur la couche supérieure et fabriquer un motif correspondant à une forme prédéterminée de la grille dans la résine par lithographie; déposer une couche barrière réalisée en un alliage de tantale et d’oxyde de tantale sur les parois internes dudit motif dans l’enceinte d’un équipement de dépôt ayant une température supérieure à 1900°C; le dépôt étant réalisé à partir d’une source de tantale placée à une distance de séparation de la structure de base choisie de manière à obtenir une couche barrière présentant un gradient de concentration en oxyde de tantale ; déposer une couche en un premier matériau électriquement conducteur pour remplir le motif afin d’obtenir une structure de contact ; le dépôt étant réalisé dans l’enceinte dudit équipement de dépôt sans décharger la structure de base ; le dépôt étant réalisé à partir d’une source du premier matériau électriquement conducteur ; détruire la résine. D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants. la représente une vue en coupe d’un transistor ayant une grille selon un premier mode de réalisation de l’invention. la représente une vue en coupe d’un transistor ayant une grille selon un deuxième mode de réalisation de l’invention. la représente une vue en coupe de la grille selon le deuxième mode de réalisation de l’invention. la figure représente une vue en coupe d’un transistor ayant une grille selon un troisième mode de réalisation de l’invention. la figure représente une vue en coupe d’un transistor ayant une grille selon un quatrième mode de réalisation de l’invention. la illustre un organigramme du procédé de fabrication de la grille selon l’un quelconque des modes de réalisation de l’invention. la illustre la première étape du procédé de fabrication de la grille selon l’invention. la illustre la deuxième étape du procédé de fabrication de la grille selon l’invention. la illustre la troisième étape du procédé de fabrication de la grille selon l’invention. la illustre la troisième étape optionnelle du procédé de fabrication de la grille selon l’invention. la illustre la quatrième étape du procédé de fabrication de la grille selon l’invention. la illustre la cinquième étape du procédé de fabrication de la grille selon l’invention. la illustre la septième étape du procédé de fabrication de la grille selon l’invention. la illustre un exemple d’exécution de la troisième étape du procédé de fabrication de la grille selon l’invention. La représente une vue en coupe d’un transistor T1 ayant une grille G1 selon un premier mode de réalisation de l’invention. À titre illustratif et sans perte de généralité, le transistor T1 est un transistor à haute mobilité électronique. Le transistor T1 comprend un drain D1, une source S1, une grille G1 et une structure de base B1 correspondant au corps du transistor T1. La structure de base B1 est formée par un empilement de couches minces déposées sur un substrat SUB formant une hétéro-structure. Alternativement, la structure de base B1 peut être une couche massive en un matériau semi-conducteur. De manière générale, la structure de base comprend une couche supérieure semi-conductrice C1 en partant de substrat SUB. Le drain D1, la source S1 et la grille G1 sont disposés sur ladite couche supérieure semi-conductrice C1. La structure de base B1 est destinée à contenir le canal de conduction entre la source S1 et le drain D1. Dans l’exemple illustré d’un transistor T1 à haute mobilité électronique (HEMT), la structure de base B1 comprend l’empilement de couches suivant en partant du substrat SUB : une couche tampon C3 pour ajuster la structure cristalline lors de la croissance par épitaxie. Par exemple, la couche tampon C3 est réalisée en alliage de nitrure de gallium avec de l’aluminium GaN/AlGaN. La couche de canal C2 correspondant au canal du transistor. Elle est constituée d'un matériau semi-conducteur à haute mobilité électronique, comme le nitrure de gallium GaN. La couche de confinement C1 pour générer les porteurs de charges dans la couche de canal. La couche de confinement C1 est réalisée par un matériau semi-conducteur ayant un gap d’énergie supérieur à celui du matériau semi-conducteur de la couche de canal C2. Par exemple, la couche confinement C1 est réalisée en alliage quaternaire de semi-conducteur de type III-V. Avantageusement, la structure de base B1 comprend des tranchées d’isolation TR réalisées par gravure ou implantation ionique pour délimiter latéralement le transistor T1 et ainsi réduire les courants de fuite. Dans l’exemple illustré, la couche supérieure de la structure de base B1 est la couche de confinement C1. Ladite couche supérieure C1 présente une interface de contact avec la grille G1, le drain D1 et la source S1. Le drain D1 et la source S1 sont réalisés chacun par une couche en un matériau électriquement conducteur réalisant un contact ohmique avec la couche supérieure C1. À titre d’exemple, le drain D1 et la source S1 sont réalisés par du cuivre ou de l’aluminium ou de l’or de manière préférentielle, car l’or présente une meilleure résistance aux agressions chimiques. Alternativement, il est possible de réaliser le drain D1 et la source S1 par croissance par épitaxie de GaN. La grille G1 selon le premier mode de réalisation de l’invention comprend une structure de contact électrique SC formée par une couche en un premier matériau électriquement conducteur, une couche intermédiaire CI et une couche barrière CB. On obtient ainsi une grille sous forme de pilier formé par l’empilement des couches planaires CB, CI, SC. Le pilier est réalisé selon cet ordre en partant de la couche supérieure C1 de la structure de base B1 : la couche barrière CB puis la couche intermédiaire CI puis la structure de contact électrique SC. La couche barrière CB sépare la couche supérieure C1 semi-conductrice de la structure de contact électrique SC. La structure de contact SC électrique est destinée à recevoir un signal de commande appliqué à la grille de commande G1 du transistor T1 pour le configurer selon un état passant ou un état bloquant. À titre d’exemple, le premier matériau électriquement conducteur est l’or ou l’aluminium ou le cuivre. Préférentiellement, le premier matériau électriquement conducteur est l’or qui présente des caractéristiques électriques compatibles avec un fonctionnement hyperfréquence et une bonne résistance aux corrosions chimiques. La couche barrière est réalisée en un alliage de tantale et d’oxyde de tantale. La couche barrière CB présente un gradient de concentration en oxyde de tantale. La couche barrière à base de tantale et d’oxyde de tantale permet d’empêcher la diffusion des atomes du premier matériau électriquement conducteur dans l’ensemble des couches semi-conductrices C1, C2, C3 formant la structure de base B1, et correspondant au corps du transistor T1. L’élimination du phénomène de diffusion permet d’améliorer la fiabilité et la robustesse technologique du transistor. La couche barrière CB présente une épaisseur comprise entre 5nm et 30nm, de préférence comprise entre 10nm et 20nm. Une épaisseur de la couche barrière CB inférieure à 20nm permet de minimiser les courants de fuites du transistor T1. L’oxyde de tantale est majoritaire par rapport au tantale dans une première partie P1 de la couche barrière CB. La première partie P1 est située au niveau de l’interface entre la couche barrière CB et la couche supérieure C1 de la structure de base B1. La concentration en oxyde de tantale est ainsi maximale au niveau d’une première interface entre la couche barrière CB et la couche supérieure C1 et diminue progressivement en s’éloignant de ladite interface. La première partie P1 de la couche barrière CB est assimilable à une couche en oxyde de tantale présentant une épaisseur comprise entre 5nm et 10nm. La première partie P1 joue le rôle électrique d’une couche d’oxyde dans la grille d’un transistor à effet de champ au niveau de ladite interface. Inversement, le tantale est majoritaire par rapport à l’oxyde de tantale dans une seconde partie P2 de la couche barrière CB. La seconde partie P2 est située au niveau de l’interface opposée à la première interface entre la couche barrière CB et la couche supérieure C1 de la structure de base B1. La concentration en tantale est ainsi maximale au niveau de l’interface entre la couche barrière CB et la couche intermédiaire CI et diminue progressivement en s’éloignant de ladite interface. La seconde partie P2 en tantale permet d’améliorer la robustesse mécanique de la grille en supportant au moins la structure de contact électrique SC. Selon un aspect particulier de l’invention, l’épaisseur totale de la couche barrière CB est inférieure à 5nm. Dans ce cas, l’ensemble de la couche barrière CB est majoritairement en oxyde de tantale. Dans le contexte de l’invention, la couche intermédiaire CI est optionnelle. La couche intermédiaire CI est réalisée en un platinoïde ou en nickel ou en molybdène. Un platinoïde est un matériau choisi parmi le platine, le rhodium, le palladium, le ruthénium, l'iridium et l'osmium. La couche intermédiaire CI est confinée entre la couche barrière CB et la structure de contact électrique SC. Cela permet d’améliorer l’adhérence de la structure de contact électrique SC, plus particulièrement dans le cas de l’or, et ainsi améliorer la robustesse mécanique de la grille G1. De plus, l’introduction de la couche intermédiaire CI permet de rajouter une barrière supplémentaire à la diffusion des atomes du premier matériau électriquement conducteur dans l’ensemble des couches semi-conductrices C1, C2, C3 formant la structure de base B1. La structure de la grille G1 comprenant une couche barrière en un alliage de tantale et oxyde de tantale tel que décrit précédemment permet de réaliser un contact redresseur. Cela permet d’obtenir une réduction considérable des courants de fuite du transistor T1 dans le temps. Un contact électronique redresseur est conçu pour permettre la circulation du courant électrique dans un seul sens partant de la grille G1 vers la couche supérieure C1, en bloquant la circulation du courant dans le sens opposé. Par conséquent, un contact électronique redresseur offre une résistance élevée dans le sens inverse de la circulation du courant, et une résistance faible dans le sens direct. De plus, le tantale et l’oxyde de tantale sont des matériaux réfractaires qui peuvent résister à des températures élevées (généralement supérieures à 1000°C) sans se déformer, fondre ou se dégrader. Ainsi, la couche barrière CB permet d’offrir à la grille G1 une robustesse thermique élevée, et ainsi protéger le corps du transistor T1. La représente une vue en coupe d’un transistor T1 ayant une grille G1 selon un deuxième mode de réalisation de l’invention. La représente une vue en coupe agrandie de la grille G1 selon le deuxième mode de réalisation de l’invention. Les caractéristiques et les avantages techniques décrits pour le premier mode de réalisation restent valables pour le deuxième mode de réalisation. Le deuxième mode de réalisation de l’invention diffère du premier mode de réalisation par la forme de la grille G1. La grille G1 comprend une structure de contact électrique SC constituée d’un pilier PG et une couche supérieure de contact CH. La couche supérieure de contact CH se repose le pilier PG. Le pilier PG présente une première largeur L1 selon une direction parallèle X orthogonale à la direction de l’empilement Z. La couche supérieure de contact CH présente une seconde largeur L2 selon une direction parallèle X orthogonale à la direction de l’empilement Z. La seconde largeur L2 de couche supérieure de contact CH est supérieure à la première largeur L1 du pilier PG. La réduction de la première largeur L1 permet de réduire la capacité parasite de la grille G1 et l’augmentation de la fréquence de fonctionnement maximale du transistor T1. L’élargissement de la seconde largeur L2 permet de réduire la résistance de la grille G1. L’épaisseur e1 du pilier PG est comprise entre 20nm et 500nm. Une épaisseur e1 inférieure à 20nm peut engendrer une augmentation des capacités parasites de la grille G1. Une épaisseur e1 supérieure à 500nm peut fragiliser mécaniquement la grille G1. L’empilement formé par la couche barrière CB et la couche intermédiaire CI est disposé entre d’une part le pilier PG de la structure de contact électrique SC et d’autre part la couche supérieure C1. Avantageusement, la couche barrière CB est déposée sur les parois externes du pilier PG, avec un contact direct ou indirect à travers la couche intermédiaire CI. Avantageusement, la couche barrière CB est déposée, en outre, sur la paroi externe inférieure de la couche supérieure de contact CH, avec un contact direct ou indirect à travers la couche intermédiaire CI. Avantageusement, la seconde largeur L2 est supérieure ou égale à six fois la première largeur L1. Cela permet d’optimiser la résistance de la grille G1 et la réduction des capacités parasites d’un côté, et la robustesse mécanique de la structure de la grille G1 d’un autre côté. La représente une vue en coupe d’un transistor T1 ayant une grille G1 selon un troisième mode de réalisation de l’invention. Les caractéristiques et les avantages techniques décrits pour le premier et le deuxième mode de réalisation restent valables pour le troisième mode de réalisation. Le troisième mode de réalisation de l’invention diffère du deuxième mode de réalisation par une variation progressive de la largeur de la structure de contact électrique SC de manière à obtenir une structure de type « tulipe ». La structure de contact électrique SC s’élargit progressivement en s’éloignant de la structure de base B1. Cela permet de diminuer la résistance de la grille G1 tout en réduisant la capacité parasite de la grille G1. Une augmentation progressive de la largeur de la structure de contact électrique SC permet d’obtenir une grille plus robuste mécaniquement sans dégrader les performances électriques du transistor T1. La couche barrière CB est déposée sur les parois externes de la structure de contact électrique SC, avec un contact direct ou indirect à travers la couche intermédiaire CI de manière à confiner le premier matériau électriquement conducteur. La représente une vue en coupe d’un transistor T1 ayant une grille G1 selon un quatrième mode de réalisation de l’invention. Les caractéristiques et les avantages techniques décrits pour le premier et le deuxième mode de réalisation restent valables pour le quatrième mode de réalisation. Il s’agit d’une variante de la forme de la grille G1 sous forme de Gamma. Selon un aspect particulier de l’invention, le transistor T1 comprend une couche d’encapsulation en diamant ou en nitrure de bore qui encapsule au moins la grille G1. Cette variante est compatible avec tous les modes de réalisation préalablement décrits. Le dépôt d’une couche en diamant ou en nitrure de bore nécessite l’application d’une forte contrainte thermique sur le transistor T1. La structure de la grille G1 selon l’invention permet de réaliser cette étape de dépôt de couche d’encapsulation en diamant ou en nitrure de bore sans dégradation de la robustesse du transistor par diffusion grâce à la couche barrière en alliage de tantale et oxyde de tantale. La illustre un organigramme du procédé P1 de fabrication de la grille G1 selon l’un quelconque des modes de réalisation de l’invention. Les figures 6a à 6g illustrent les étapes du procédé P1 selon l’invention. La première étape i) consiste à fournir un empilement de couches formant une structure de base B1 comprenant la couche supérieure C1 en un premier matériau semi-conducteur. La structure de base B1 est réalisée sur un substrat SUB. La structure de base B1 est destinée à former le corps du transistor T1 en cours de fabrication. La illustre à titre d’exemple non limitatif et sans perte de généralité la structure de base B1 décrite précédemment pour la réalisation d’un transistor à haute vitesse d’électron HEMT. La première étape i) est réalisable par la croissance de couches minces par épitaxie. La deuxième étape ii) consiste à déposer une résine électro-sensible RES sur toute la surface supérieure de la structure de base B1 et à fabriquer un motif 11 correspondant à une forme prédéterminée de la grille G1 dans ladite résine. À titre d’exemple d’illustration non limitatif, la fabrication du motif 11 est réalisée par lithographie à faisceau d’électrons : La résine RES est exposée à un faisceau d’électrons. Le faisceau définit le motif 11 selon une programmation prédéterminée. Dans l’exemple illustré sur la , le motif 11 correspond à un volume vide fabriqué dans une portion de la résine. Les parties de la résine RES exposées au faisceau d’électrons sont fragilisées et ensuite retirées par un solvant adapté. La résine RES doit avoir une composition chimique comprenant des fonctions oxygène libres. À titre d’exemple, la résine RES est en Poly-méthyl-méthacrylate (PMMA).Le procédé P1 est illustré avec une forme de grille G1 selon le deuxième mode de réalisation à titre indicatif et non limitatif. Le procédé P1 est compatible avec les autres modes de réalisation de la grille G1 selon l’invention en adaptant la forme du motif 11. La troisième étape iii) consiste à déposer une couche barrière CB réalisée en un alliage de tantale et d’oxyde de tantale sur les parois internes dudit motif 11 comme illustré sur la . Le dépôt peut être réalisé par évaporation ou par pulvérisation. La illustre la réalisation de cette étape dans un équipement de dépôt par évaporation à titre d’exemple. En effet, l’échantillon est chargé dans l’enceinte E0 (appelée aussi bâti ou chambre) d’un équipement de dépôt. L’enceinte E0 comprend une source de tantale SoM1 chauffée à une température T 0 supérieure à 1900°C. La pression P 0 dans l’enceinte est inférieure à 5.10 -5 Pa. La source de tantale SoM1 est bombardée par un faisceau d’électrons, ce qui provoque l’arrachement d’atomes de tantale de la source de tantale SoM1 et leur déplacement vers la surface supérieure de l’échantillon (cible formée par la structure de base B1 sur laquelle le motif 11 a été fabriqué). La source de tantale SoM1 placée à une distance de séparation d1 par rapport la structure de base B1 choisie de manière à obtenir une réaction d’oxydation entre les atomes de tantale déposés et les atomes oxygène libres fournis par la résine RES. À titre d’exemple non limitatif, la distance de séparation d1 est comprise entre 30 cm et 70 cm et préférentiellement entre 45 cm et 55 cm. L’intensité des réactions d’oxydation diminue progressivement avec la croissance de la couche déposée. On obtient ainsi, la couche barrière CB réalisée en un alliage de tantale et d’oxyde de tantale avec un gradient de concentration en oxyde de tantale décroissant avec l’augmentation de l’épaisseur de la couche barrière CB, et inversement un gradient de concentration en tantale croissant avec l’augmentation de l’épaisseur de la couche barrière CB. La couche barrière CB est déposée sur des parois internes du motif 11 formé par la résine RES et sur la surface supérieure apparente de la couche supérieure C1 de la structure de base B1. Optionnellement, l’étape suivante iii’) consiste à déposer une couche intermédiaire CI sur la couche barrière CB déposée préalablement à l’intérieur du motif 11 comme illustré sur la . La couche intermédiaire CI est réalisée à partir d’une source d’un platinoïde ou de nickel ou de molybdène dans le même équipement de dépôt sans décharger l’échantillon de l’enceinte E0 et en gardant la même pression P 0 . On parle dans ce cas d’un dépôt « in-situ » car il ne nécessite pas la décharge de la structure de base B1 du bâti. Cela permet de réduire le nombre d’étapes du procédé de fabrication de la grille G1 par rapport à un procédé de fabrication selon l’état de l’art. L’étape iv) consiste à déposer une couche en un premier matériau électriquement conducteur pour remplir le motif 11 afin d’obtenir une structure de contact SC comme illustré sur la . Le dépôt est réalisé dans l’enceinte E0 du même équipement de dépôt sans décharger la structure de base B1 et en gardant la même pression P 0 . On parle dans ce cas d’un dépôt « in-situ » car il ne nécessite pas la décharge de la structure de base B1 du bâti. Le dépôt est réalisé à partir d’une source de métal en or par exemple bombardée par un faisceau d’électrons. L’étape v) consiste à détruire la structure de résine RES restante pour garder uniquement la grille G1 à partir du motif 11. La destruction de la résine RES est réalisable par voie chimique par des solvants spécifiques. Optionnellement, le procédé P1 comprend en outre une étape vi) de recuit thermique du transistor T1 à une température comprise entre 400°C et 600°C pendant une durée comprise entre 1 et 2 minutes dans une atmosphère d’azote ou sous vide. L’étape de recuit permet d’obtenir une forte réduction de la densité de courant de fuite à des valeurs inférieures à 200nA/mm. Cette réduction des courants de fuite s’accompagne également d’une augmentation de la densité de courant de sortie, passant par exemple de 0,77 A/mm (avant recuit) à 1,4 A/mm (après recuit). La structure de la grille G1 selon l’invention permet de réaliser cette étape de recuit thermique sans dégradation de la robustesse du transistor par diffusion grâce à la couche barrière en alliage de tantale et oxyde de tantale. Optionnellement, le procédé P1 comprend en outre une étape vii) de dépôt d’une couche d’encapsulation en diamant ou en nitrure de bore par la technique de dépôt chimique en phase vapeur (CVD acronyme de l’expression anglaise Chemical Vapor Deposition) à une température supérieure à 600°C comme illustré sur la . La structure de la grille G1 selon l’invention permet de réaliser cette étape de dépôt de couche d’encapsulation sans dégradation de la robustesse du transistor par diffusion grâce à la couche barrière en alliage de tantale et oxyde de tantale. De plus, la couche barrière CB confère à la grille G1 une excellente tenue en température, empêchant cette dernière de se déformer sous l’effet de la chaleur. Transistor à effet de champ (T1) comprenant un drain (D1), une source (S1) et une grille (G1) déposés sur une couche supérieure (C1) en un premier matériau semi-conducteur d’un empilement de couches déposé sur un substrat (SUB) et formant une structure de base (B1) ; la grille (G1) comprenant : une structure de contact (SC) électrique réalisée en un premier matériau électriquement conducteur ; une couche barrière (CB) réalisée en un alliage de tantale et d’oxyde de tantale ; la couche barrière (CB) séparant ladite couche supérieure (C1) de la structure de contact pour bloquer la diffusion du premier matériau électriquement conducteur dans la structure de base (B1) ; la couche barrière (CB) présentant un gradient de concentration en oxyde de tantale, l’oxyde de tantale étant majoritaire par rapport au tantale dans une première partie (P1) de la couche barrière (CB) située à une première interface entre la couche barrière (CB) et la couche supérieure (C1). Transistor à effet de champ (T1) selon la revendication 1 dans lequel la couche barrière (CB) comprend une seconde partie (P2) constituée de tantale située à une seconde interface opposée à la première interface. Transistor à effet de champ (T1) selon l’une quelconque des revendications 1 ou 2 dans lequel le premier matériau électriquement conducteur est l’or ou l’aluminium ou le cuivre. Transistor à effet de champ (T1) selon l’une quelconque des revendications 1 à 3 dans lequel la grille (G1) comprend en outre une couche intermédiaire (CI) confinée entre la structure de contact (SC) et la couche barrière (CB) ; ladite couche intermédiaire (CI) étant réalisée en un platinoïde ou en nickel ou en molybdène. Transistor à effet de champ (T1) selon l’une quelconque des revendications 1 à 4 dans lequel le premier matériau semi-conducteur présente un travail de sortie inférieur à celui du tantale pour réaliser un contact redresseur. Transistor à effet de champ (T1) selon l’une quelconque des revendications 1 à 5 dans lequel la couche barrière (CB) présente une épaisseur comprise entre 5nm et 30nm. Transistor à effet de champ (T1) selon l’une quelconque des revendications 1 à 6 dans lequel la première partie (P1) de la couche barrière (CB) présente une épaisseur comprise entre 5nm et 10nm. Transistor à effet de champ (T1) selon l’une quelconque des revendications 1 à 7 comprenant en outre une couche d’encapsulation (CE) en diamant ou en nitrure de bore ; la grille (G1) étant couverte par ladite couche d’encapsulation (CE). Transistor à effet de champ (T1) selon l’une quelconque des revendications 1 à 8 dans lequel la structure de contact (SC) comprend un pilier (PG) et une couche supérieure de contact (CH) reposant sur ledit pilier et ayant une largeur (L2) supérieure à celle du pilier (L1). Procédé (P1) de fabrication d’une grille (G1) d’un transistor à effet de champ (T1) comprenant les étapes suivantes: fournir un empilement de couches formant une structure de base (B1) comprenant une couche supérieure (C1) en un premier matériau semi-conducteur ; déposer une résine avec une composition chimique comprenant des fonctions oxygène libres sur la couche supérieure (C1) et fabriquer un motif (11) correspondant à une forme prédéterminée de la grille (G1) dans la résine par lithographie; déposer une couche barrière (CB) réalisée en un alliage de tantale et d’oxyde de tantale sur les parois internes dudit motif (11) dans l’enceinte d’un équipement de dépôt ayant une température supérieure à 1900°C; le dépôt étant réalisé à partir d’une source de tantale placée à une distance de séparation (d1) de la structure de base (B1) choisie de manière à obtenir une couche barrière (CB) présentant un gradient de concentration en oxyde de tantale ; déposer une couche en un premier matériau électriquement conducteur pour remplir le motif (11) afin d’obtenir une structure de contact (SC) ; le dépôt étant réalisé dans l’enceinte dudit équipement de dépôt sans décharger la structure de base (B1) ; le dépôt étant réalisé à partir d’une source du premier matériau électriquement conducteur ; détruire la résine (RES).