Brevet FR3151163A1 — publié le 20250117

Le circuit intégré comporte : - un terminal (IO_CC_PIN) configuré pour recevoir un signal (V_CC) à un niveau de tension nominal (Vnml) pouvant s’élever jusqu’à un niveau de tension maximal (Vmax) ; - un circuit de sortie comportant un premier transistor (TPcd) et un deuxième transistor (TPcs) couplés en série entre le terminal (IO_CC_PIN) et un étage de sortie (Ra, Rb, Nout) ; - un circuit de protection configuré pour générer une première tension (V_CASCd) commandant le premier transistor, et une deuxième tension (V_CASCs) commandant le deuxième transistor, de sorte que : -- dans un état activé (ON), la première tension (V_CASCd) et la deuxième tension (V_CASCs) sont obtenues par une division du niveau de tension dudit terminal (V_CC), -- dans un état désactivé (OFF), la première tension (V_CASCd) est obtenue par le niveau de tension dudit terminal (V_CC), et la deuxième tension (V_CASCs) est obtenue par le niveau d’une tension de commande (V_CASC) ôtée d’une tension de seuil d’un transistor de protection (TNc). Figure pour l’abrégé : Fig 1 Circuit intégré fonctionnel et tolérant à une tension maximale supérieure à une tension nominale, et procédé correspondant Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, notamment la conception de circuit vis-à-vis de contraintes de fonctionnement et de tolérance à une tension maximale supérieure à une tension nominale, tels que dans des circuits de dispositif d’entrée-sortie de port USB type-C. En effet, l’USB type-C prévoit en particulier un mode « transmission de puissance » usuellement « PD » pour « power delivery » en anglais, qui utilise un canal CC1 pour négocier l’alimentation entre les appareils connectés. Dans ce cadre, il existe une solution de détection sur des niveaux de tensions qui nécessitent une solution de diviseur par trois de la broche du canal CC1. Un petit circuit diviseur doit pouvoir garantir un fonctionnement fonctionnel et tolérant à une tension maximale de 5 V (volts). Fonctionnel à 5 V signifie que, lorsque le circuit d’entrée-sortie de port USB type-C est activé, le circuit connecté au terminal externe CC peut fonctionner correctement lorsque la tension augmente jusqu’à 5 V. Tolérant à 5 V signifie que, lorsque le circuit d’entrée-sortie de port USB type-C est désactivé, le circuit connecté au terminal externe CC peut supporter une tension augmentant jusqu’à 5 V. Dans les circuits simples du type diviseur de tension classiques, il existe au moins un transistor qui doit avoir une tenue en tension de 5 V pour assurer la fonctionnalité et la tolérance à 5 V du circuit. Or, il existe des filières technologiques qui ne prévoient pas de fabrication de transistors ayant une tenue en tension de 5 V, dans lesquelles il est néanmoins souhaitable de pouvoir assurer les contraintes de fonctionnement et de tolérance à 5 V afin de bénéficier un circuit d’entrée-sortie de port USB type-C. Des modes de réalisation et de mise en œuvre proposent de réaliser un circuit fonctionnel et tolérant à une tension maximale, par exemple de 5 V, supérieure à une tension nominale, par exemple de 3,3 V, uniquement avec des transistors ayant une tenue en tension (usuellement « maximum absolute rating » en anglais) inférieure à la tension maximale, par exemple sensiblement égale à la tension nominale. Selon un aspect, il est proposé à cet égard un procédé de protection, dans un circuit intégré, d’un circuit de sortie comportant un premier transistor et un deuxième transistor couplés en série entre un terminal et un étage de sortie, le terminal recevant un signal à un niveau de tension nominal pouvant s’élever jusqu’à un niveau de tension maximal, le procédé comprenant une génération, par un circuit de protection, d’une première tension commandant le premier transistor, et une génération d’une deuxième tension commandant le deuxième transistor, dans lequel : - dans un état activé, la première tension et la deuxième tension sont obtenues par une division du niveau de tension dudit terminal ; - dans un état désactivé, la première tension est obtenue par le niveau de tension dudit terminal, et la deuxième tension est obtenue par le niveau d’une tension de commande ôtée d’une tension de seuil d’un transistor de protection. En d’autres termes, la deuxième tension est plafonnée à un niveau égal à la tension de commande moins la tension de seuil, par exemple obtenu au moyen d’un montage de type « cascode » de transistors pouvant avoir une tenue en tension inférieure à la tension maximale, mais arrangée de manière à être fonctionnels et tolérant à la tension maximale. Ainsi, on peut construire un circuit, tel qu’un diviseur de tension, fonctionnel et tolérant à 5 V en utilisant seulement des transistors ayant une tenue en tension de 3,3 V, c’est-à-dire sans utiliser de transistors « haute tension » ayant une tenue en tension de 5 V ou plus. Selon un mode de mise en œuvre : - dans l’état activé le circuit de protection et le circuit de sortie sont aptes à écouler un courant entre le terminal à une borne de masse ; - dans l’état désactivé le circuit de protection et le circuit de sortie sont inaptes à écouler un courant entre le terminal et la borne de masse. Selon un mode de mise en œuvre, la première tension est obtenue par la tension de drain d’un transistor de protection et la deuxième tension est obtenue par la tension de source du transistor de protection, le transistor de protection étant couplé entre un premier élément résistif et un deuxième élément résistif d’un pont diviseur de tension. Selon un autre aspect, il est proposé un circuit intégré comportant un terminal configuré pour recevoir un signal à un niveau de tension nominal pouvant s’élever jusqu’à un niveau de tension maximal ; - un circuit de sortie comportant un premier transistor et un deuxième transistor couplés en série entre le terminal et un étage de sortie ; - un circuit de protection configuré pour générer une première tension commandant le premier transistor, et une deuxième tension commandant le deuxième transistor, de sorte que : -- dans un état activé, la première tension et la deuxième tension sont obtenues par une division du niveau de tension dudit terminal, -- dans un état désactivé, la première tension est obtenue par le niveau de tension dudit terminal, et la deuxième tension est obtenue par le niveau d’une tension de commande ôtée d’une tension de seuil d’un transistor de protection. Selon un mode de réalisation : - dans l’état activé le circuit de protection et le circuit de sortie sont aptes à écouler un courant entre le terminal et une borne de masse ; - dans l’état désactivé le circuit de protection et le circuit de sortie sont inaptes à écouler un courant entre le terminal et une borne de masse. Selon un mode de réalisation, le circuit de protection comporte un pont résistif diviseur de tension comportant un transistor de protection couplé en série entre un premier élément résistif et un deuxième élément résistif et configuré pour être commandé par la tension de commande sur sa grille, la grille du premier transistor étant couplée au drain du transistor de protection, la grille du deuxième transistor étant couplée à la source du transistor de protection. Selon un mode de réalisation, le premier élément résistif est couplé entre le terminal et le drain du transistor de protection, et le deuxième élément résistif est couplé entre la source du transistor de protection et la borne de masse. Selon un mode de réalisation, le transistor de protection, le premier transistor du circuit de sortie et le deuxième transistor du circuit de sortie ont une tenue en tension inférieure au niveau de tension maximal. Selon un mode de réalisation, la tension nominale est comprise entre 3,0 V et 3,6 V et la tension maximale est comprise entre 4,7 V et 5,0 V. Selon un autre aspect il est également proposé un système sur puce incorporant un circuit intégré tel que défini ci-avant, dans un dispositif d’entrée-sortie d’un port USB type-C. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels les figures : ; ; ; ; ; illustrent des modes de réalisation et de mise en œuvre de l’invention. La illustre un exemple de circuit DIV, tel qu’un diviseur, fonctionnel et tolérant à une tension maximale, de par exemple 5 V, comportant des transistors ayant tous une tenue en tension inférieure à 5 V, par exemple de sensiblement 3,3 V. La tenue en tension, ou « maximum absolute rating » en anglais, est la valeur de tension au-delà de laquelle le transistor risque un claquage (usuellement « breakdown » en anglais) lorsqu’elle est appliquée entre deux de ses bornes. On considère pour les transistors du circuit DIV, que la tension de claquage de grille, c’est-à-dire tenue en tension entre la borne de grille et les bornes de source / drain, est la même que la tension de claquage de jonction, c’est-à-dire la tenue en tension entre les bornes de source et de drain. Un circuit de sortie CRC_out du diviseur DIV comporte un étage de sortie Ra-Nout-Rb, apte à diviser la tension V_CC présente sur un terminal d’entrée. On appellera à cet égard « pont diviseur » l’étage de sortie Ra-Nout-Rb. Le terminal est configuré pour recevoir un signal V_CC à un niveau de tension nominal Vnml (figures 2 et 4) pouvant s’élever jusqu’à un niveau de tension maximal Vmax (figures 3 et 5). La division de tension est par exemple obtenue au moyen d’une série d’éléments résistifs Ra, Rb, de manière à fournir la tension divisée V_CC_div sur un nœud de sortie Nout à un niveau égal au rapport B/(A+B) du niveau de la tension du signal d’entrée V_CC (avec A la valeur de la résistance Ra et B la valeur de la résistance Rb). Par exemple, on pourra choisir les valeurs A et B de sorte que le rapport B/(A+B) soit égale à 1/3, notamment dans une application de détecteur sur le canal CC1/2 d’USB type-C dans le mode transmission de puissance, usuellement « USB PD CC ». Cela étant, le rapport des résistance Ra, Rb mettant en œuvre la division de tension sur la sortie Nout, peut être choisi à une valeur quelconque sans influence sur la fonctionnalité et la tolérance du circuit DIV à la tension maximale. La tension du signal d’entrée V_CC est transmise au pont diviseur Ra, Rb via un premier transistor TPcd et un deuxième transistor TPcs couplés en série entre le terminal V_CC et la résistance Ra de l’étage de sortie. Le premier transistor TPcd et le deuxième transistor TPcs sont des transistors du type PMOS (acronyme usité connu en soi pour « P-type Metal Oxide Semiconductor » en anglais). Le premier transistor TPcd est commandé sur sa grille par une première tension, dite « cascode », V_CASCd, tandis que le deuxième transistor TPcs est commandé sur sa grille par une deuxième tension, elle aussi dite « cascode », V_CASCs. La première tension cascode V_CASCd et la deuxième tension cascode V_CASCd sont générées par un circuit de protection CRC_prot, à partir notamment de la tension V_CC du signal d’entrée sur le terminal. Le circuit de protection CRC_prot comporte un pont résistif diviseur de tension R1-TNc-R2 comportant un transistor de protection TNc couplé en série entre un premier élément résistif R1 et un deuxième élément résistif R2. Par exemple, le premier élément résistif R1 est couplé entre le terminal et le drain du transistor de protection TNc, et le deuxième élément résistif R2 est couplé entre la source transistor de protection TNc et la borne de masse GND. Dans un exemple adapté pour une tension nominal de sensiblement 3,3 V (par exemple comprise entre 3,0 V et 3,6 V), et une tension maximale de sensiblement 5 V (par exemple comprise entre 4,7 V et 5,3 V), on choisira un rapport sensiblement égal à 1/3 dans le diviseur de tension du circuit de protection CRC_prot. Le transistor de protection TNc est par exemple du type NMOS (acronyme usité connu en soi pour « N-type Metal Oxide Semiconductor » en anglais). Le transistor de protection TNc est configuré pour être commandé par une tension de commande V_CASC sur sa grille, là-encore nommée « tension cascode ». En effet, on entend par « tension cascode » une tension de commande, par exemple statique, permettant de placer le transistor dans un état sensiblement invariable vis-à-vis de la mise en œuvre de la fonctionnalité du circuit auquel il appartient. En particulier ici, avec la tension de commande cascode V_CASC sur la grille du transistor de protection TNc, on peut plafonner le niveau de la tension de source « Vs », vis-à-vis de la tension de drain « Vd », la fonctionnalité du circuit comportant le transistor étant de diviser la tension V_CC du terminal. En effet, la tension de source Vs du transistor de protection TNc est plafonnée au niveau de la tension de grille « Vg » (Vg=V_CASC) ôtée de la valeur seuil « Vt » du transistor de protection TNc. Soit : Vs≤Vg-Vt=V_CASC-Vt. La tension de seuil Vt du transistor de protection TNc est par exemple comprise entre 0,6 V et 0,8 V. La tension de commande cascode V_CASC est par exemple générée par un circuit d’alimentation PWR_IO « externe » par exemple le circuit d’alimentation du circuit intégré incorporant le diviseur DIV. La tension de commande cascode V_CASC est par exemple générée au niveau de tension nominal, indépendamment du niveau de tension effectif V_CC sur le terminal. La première tension cascode V_CASCd commandant le premier transistor TPcd du circuit de sortie CRC_out, est prélevée sur le drain du transistor de protection TNc. Respectivement, la deuxième tension cascode V_CASCd commandant le deuxième transistor TPcs du circuit de sortie CRC_out, est prélevée sur la source du transistor de protection TNc. Par exemple à cet égard, la grille (V_CASCd) du premier transistor TPcd est couplée au drain du transistor de protection TNc ; tandis que la grille (V_CASCs) du deuxième transistor TPcs est couplée à la source du transistor de protection TNc. Enfin, des transistors du type NMOS, TNsw1, TNsw2, TNsw3 ayant fonctions de commutateurs d’activation/désactivation du circuit diviseur DIV sont prévus entre une borne de référence de masse GND et le circuit de protection CRC_prot, le circuit de sortie CRC_out et le nœud de sortie Nout. Un premier commutateur TNsw1 commandé par un signal d’activation V_EN peut par exemple être couplé entre la masse GND et le deuxième élément résistif R2 du circuit de protection CRC_prot. Un deuxième commutateur TNsw2 commandé par le signal d’activation V_EN peut par exemple être couplé entre la masse GND et l’élément résistif Rb du circuit de sortie CRC_out. Un troisième commutateur TNsw3 commandé par l’inverse du signal d’activation V_nEN peut par exemple être couplé entre la masse GND et le nœud de sortie Nout du circuit de sortie CRC_out. Ainsi, le signal d’activation V_EN et son inverse V_nEN permettent de placer le circuit DIV soit dans l’état activé ON (figures 2 et 3), soit dans l’état désactivé OFF (figures 4 et 5). Dans l’état activé ON, les commutateurs TNsw1, TNsw2 sont commandés passants par le signal d’activation V_EN, et le troisième commutateur TNsw3 est commandé bloqué par l’inverse du signal d’activation V_nEN. Ainsi, dans l’état activé ON le circuit de protection CRC_prot et le circuit de sortie CRC_out sont aptes à écouler un courant entre terminal et la borne de masse GND. Dans l’état désactivé OFF, les commutateur TNsw1, TNsw2 sont commandés bloqués par le signal d’activation V_EN, et le troisième commutateur TNsw3 est commandé passant par l’inverse du signal d’activation V_nEN. Ainsi, dans l’état désactivé OFF le circuit de protection CRC_prot et le circuit de sortie CRC_out sont inaptes à écouler un courant entre terminal et la borne de masse GND. En outre, le nœud de sortie Nout est « court-circuité » sur la masse GND. Par conséquent, cet exemple de circuit de protection CRC_prot permet de mettre en œuvre cette double condition fonctionnelle : -- Dans l’état activé ON, la première tension cascode V_CASCd et la deuxième tension cascode V_CASCs commandant le circuit de sortie CRC_out, sont obtenues par une division (facteur N/(N+2N)=1/3) du niveau de tension du terminal V_CC. On se référera à cet égard aux et 3 décrites ci-après. Et : -- Dans l’état désactivé OFF, la première tension cascode V_CASCd commandant le circuit de sortie CRC_out est obtenue par le niveau de tension du terminal V_CC ; et la deuxième tension cascode V_CASCs commandant le circuit de sortie CRC_out est plafonnée par le niveau de la tension de commande cascode V_CASC ôtée de la tension de seuil Vt du transistor de protection TNc. On se référera à cet égard aux et 5 décrites ci-après. La illustre le circuit DIV décrit ci-avant en relation avec la , dans l’état activé ON, pour une tension sur le terminal V_CC à la valeur nominale Vnml. La tension nominale Vnml peut être comprise entre 3,0 V et 3,6 V, par exemple 3,3 V. Le signal d’activation V_EN est porté à 3,3 V et son inverse V_nEN à 0 V. Dans ce cas, la tension de commande V_CASC à 3,3V commande le transistor de protection TNc (de type NMOS), vis-à-vis de sa tension de source, dans l’état passant. La tension de drain V_CASCd du transistor TNc est égale à la division (par 3) du niveau V_CC sur le terminal, c’est-à-dire à 1,1 V, puisque le circuit de protection CRC_prot est apte à écouler un courant. La tension de source V_CASCs du transistor TNc est égale à la tension de drain V_CASCd, à 1,1V. La première tension V_CASCd à 1,1 V commande le premier transistor TPcd (de type PMOS) du circuit de sortie CRC_out dans l’état passant ; et de même, la deuxième tension V_CASCd à 1,1 V commande le deuxième transistor TPcd (de type PMOS) du circuit de sortie CRC_out dans l’état passant. Ainsi, la tension V_CC à 3,3 V est transmise à l’étage de sortie Ra-Nout-Rb et la fonction de division de V_CC est mise en œuvre sur la tension V_CC_div sur le nœud de sortie Nout, là-aussi puisque le circuit de sortie CRC_out est apte à écouler un courant. La illustre le circuit DIV décrit ci-avant en relation avec la , dans l’état activé ON, pour une tension sur le terminal V_CC à la valeur maximale Vmax. La tension maximale Vmax peut être comprise entre 4,7 V et 5,3 V, par exemple 5,0 V. Dans ce cas, la tension de commande V_CASC à 3,3V commande le transistor de protection TNc (de type NMOS), vis-à-vis de sa tension de source, dans l’état passant. La tension de drain V_CASCd du transistor TNc est égale à la division (par 3) du niveau V_CC sur le terminal, c’est-à-dire à sensiblement 1,7 V, puisque le circuit de protection CRC_prot est apte à écouler un courant. La tension de source V_CASCs du transistor TNc est égale à la tension de drain V_CASCd, à 1,7V. La première tension V_CASCd à 1,7 V commande le premier transistor TPcd (de type PMOS) du circuit de sortie CRC_out, vis-à-vis de sa tension de source, dans l’état passant ; et de même, la deuxième tension V_CASCd à 1,7 V commande le deuxième transistor TPcd (de type PMOS) du circuit de sortie CRC_out, vis-à-vis de sa tension de source, dans l’état passant. Ainsi, la tension V_CC à 5 V est transmise à l’étage de sortie Ra-Nout-Rb et la fonction de division de V_CC est mise en œuvre sur la tension V_CC_div sur le nœud de sortie Nout, là-aussi puisque le circuit de protection CRC_prot est apte à écouler un courant. Par conséquent, le circuit DIV est fonctionnel à la valeur maximale de la tension V_CC. La illustre le circuit DIV décrit ci-avant en relation avec la , dans l’état désactivé OFF, pour une tension sur le terminal V_CC à la valeur nominale Vnml, par exemple 3,3 V. Dans ce cas, comme le circuit de protection CRC_prot est inapte à écouler un courant, la tension V_CC à 3,3 V du terminal est transmise par couplage résistif aux bornes de conduction (drain/source) du transistor de protection TNc. Ainsi, la tension de commande V_CASC à 3,3V commande le transistor de protection TNc (de type NMOS), vis-à-vis de sa tension de source, dans l’état linéaire (ou « ohmique »), c’est-à-dire de manière autorégulée à une tension source-grille Vs-Vg égale à la tension de seuil Vt du transistor TNc. La tension de drain V_CASCd du transistor TNc est égale au niveau V_CC sur le terminal, c’est-à-dire à 3,3 V. La tension de source V_CASCs du transistor TNc est plafonnée par le niveau de la tension de commande cascode V_CASC ôtée de la tension de seuil Vt du transistor de protection TNc, c’est-à-dire à sensiblement 2,5 V. La première tension V_CASCd à 3,3 V commande le premier transistor TPcd (de type PMOS) du circuit de sortie CRC_out dans l’état passant. La deuxième tension V_CASCd à 2,5 V commande le deuxième transistor TPcd (de type PMOS) du circuit de sortie CRC_out dans l’état linéaire, c’est-à-dire de manière autorégulée à une tension source-grille Vs-Vg égale à la tension de seuil Vtp du deuxième transistor TPcs. La tension de seuil Vtp du transistor de type P est de signe négatif, par exemple Vtp = -0,7 V. Cela permet ainsi de plafonner la tension de source V_INT1 du deuxième transistor TPcs du circuit de sortie CRC_out, à la deuxième tension V_CASCd ôtée de la tension de seuil Vtp du transistor de type P, TPcs, c’est-à-dire à sensiblement 3,3V = 2,5V – (-0,7V) (ou entre 3,0 V et 3,3 V, en pratique). Le nœud de sortie Nout est connecté à la masse, et la tension V_CC_div = 0V est transmise sur le drain du deuxième transistor PMOS TPcs, par couplage résistif via la résistance Ra. La illustre le circuit DIV décrit ci-avant en relation avec la , dans l’état désactivé OFF, pour une tension sur le terminal V_CC à la valeur maximale Vmax, par exemple 5 V. Dans ce cas, comme le circuit de protection CRC_prot est inapte à écouler un courant, la tension V_CC à 5 V du terminal est transmise par couplage résistif aux bornes de conduction (drain/source) du transistor de protection TNc. Ainsi, la tension de commande V_CASC à 3,3V commande le transistor de protection TNc (de type NMOS), vis-à-vis de sa tension de source, dans l’état linéaire (ou « ohmique »), c’est-à-dire de manière autorégulée à une tension source-grille Vs-Vg égale à la tension de seuil Vt du transistor TNc. La tension de drain V_CASCd du transistor TNc est égale au niveau V_CC sur le terminal, c’est-à-dire à 5 V. La tension de source V_CASCs du transistor TNc est plafonnée par le niveau de la tension de commande cascode V_CASC ôtée de la tension de seuil Vt du transistor de protection TNc, c’est-à-dire à sensiblement 2,5 V = 3,3 V – 0,7 V. La première tension V_CASCd à 5 V commande le premier transistor TPcd (de type PMOS) du circuit de sortie CRC_out dans l’état passant. La deuxième tension V_CASCd à 2,5 V commande le deuxième transistor TPcd (de type PMOS) du circuit de sortie CRC_out dans l’état linéaire, c’est-à-dire de manière autorégulée à une tension source-grille Vs-Vg égale à la tension de seuil Vtp du deuxième transistor TPcs. La tension de seuil Vtp du transistor de type P est de signe négatif, par exemple Vtp = -0,7 V. Cela permet ainsi de plafonner la tension de source V_INT1 du deuxième transistor TPcs du circuit de sortie CRC_out, à la deuxième tension V_CASCd ôtée de la tension de seuil Vtp du transistor de type P, TPcs, c’est-à-dire à sensiblement 3,3V = 2,5V – (-0,7V) (ou entre 3,3 V et 3,5 V, en pratique). Le nœud de sortie Nout est connecté à la masse, et la tension V_CC_div = 0V est transmise sur le drain du deuxième transistor PMOS TPcs, par couplage résistif via la résistance Ra. Ainsi, dans ce cas, aucun des transistors du circuit DIV ne sont polarisé avec tension supérieure à la tension de claquage entre chacune de leurs bornes. En particulier, ni le transistor de protection, ni le premier commutateur TNsw1, ni les deux transistors TPcd, TPcs du circuit de sortie CRC_out ne sont polarisé avec tension supérieure à la tension de claquage, par exemple de 3,3 V (voire à 3,5 V), entre leurs bornes de conduction, ni entre leur borne de grille et les bornes de conduction. Par conséquent, le circuit DIV est tolérant à la valeur maximale de la tension V_CC. La illustre schématiquement un système sur puce SOC, pouvant comporter un réseau de terminaux d’entrée-sortie IO_RNG et différents blocs fonctionnels. Les blocs fonctionnels peuvent inclure un circuit numérique DIG, par exemple un cœur ou un processeur ; un circuit de mémoire MEM, par exemple une mémoire volatile du type « SRAM » et éventuellement une mémoire non-volatile du type « EEPROM » ou « Flash » ; un circuit analogique ANL, par exemple de communication sans fil ou ayant une fonctionnalité de détection analogique d’une grandeur physique ; un circuit d’alimentation SUP, par exemple apte à fournir une tension régulée, et pouvant comporter l’alimentation PWR_IO mentionnée précédemment en relation avec la . Le réseau de terminaux d’entrée-sortie IO_RNG comporte en particulier un dispositif d’entrée-sortie IO_CC_CIRC apte à piloter un terminal IO_CC_PIN d’un port CC1/CC2 d’une connexion USB type-C. Le dispositif d’entrée-sortie IO_CC_CIRC comporte notamment un moyen de détection DET sur des niveaux de tensions qui nécessitent une solution de diviseur par 3 du niveau de tension V_CC sur le terminal IO_CC_PIN. Le moyen de détection DET incorpore notamment le circuit diviseur DIV, tel que décrit précédemment en relation avec les figures 1 à 5, qui permet de garantir un fonctionnement fonctionnel et tolérant à la tension maximale de 5 V (pour une tension nominale de 3,3 V). Le dispositif d’entrée-sortie IO_CC_CIRC comporte par ailleurs des terminaux internes, INTRN_PIN permettant de communiquer avec les blocs fonctionnels DIG - SUP du système sur puce SOC, par exemple selon des protocoles conventionnels I2C, AHB ou AXI. Ainsi, la contrainte de tolérance et fonctionnalité à 5 V imposée par la norme USB PD CC sur le dispositif d’entrée-sortie IO_CC_CIRC, n’empêche pas de réaliser le système sur puce SOC dans une filière technologique qui ne prévoit pas de fabrication de transistors ayant une tenue en tension supérieure ou égale à 5 V. Cela peut notamment être avantageux en matière de coûts de production et d’optimisation des procédés de fabrications. Procédé de protection, dans un circuit intégré, d’un circuit de sortie comportant un premier transistor et un deuxième transistor couplés en série entre un terminal (IO_CC_PIN) et un étage de sortie (Ra, Rb, Nout), le terminal (IO_CC_PIN) recevant un signal (V_CC) à un niveau de tension nominal (Vnml) pouvant s’élever jusqu’à un niveau de tension maximal (Vmax), le procédé comprenant une génération, par un circuit de protection, d’une première tension (V_CASCd) commandant le premier transistor, et une génération d’une deuxième tension (V_CASCs) commandant le deuxième transistor, dans lequel : - dans un état activé (ON), la première tension (V_CASCd) et la deuxième tension (V_CASCs) sont obtenues par une division du niveau de tension dudit terminal (V_CC) ; - dans un état désactivé (OFF), la première tension (V_CASCd) est obtenue par le niveau de tension dudit terminal (V_CC), et la deuxième tension (V_CASCs) est obtenue par le niveau d’une tension de commande (V_CASC) ôtée d’une tension de seuil d’un transistor de protection (TNc). Procédé selon la revendication 1, dans lequel : - dans l’état activé (ON) le circuit de protection et le circuit de sortie sont aptes à écouler un courant entre le terminal et une borne de masse ; - dans l’état désactivé (OFF) le circuit de protection et le circuit de sortie sont inaptes à écouler un courant entre le terminal et la borne de masse. Procédé selon l’une des revendications 1 ou 2, dans lequel la première tension (V_CASCd) est obtenue par la tension de drain d’un transistor de protection (TNc) et la deuxième tension (V_CASCs) est obtenue par la tension de source du transistor de protection (TNc), le transistor de protection (TNc) étant couplé entre un premier élément résistif (R1) et un deuxième élément résistif (R2) d’un pont diviseur de tension (RDIV). Circuit intégré comportant : - un terminal (IO_CC_PIN) configuré pour recevoir un signal (V_CC) à un niveau de tension nominal (Vnml) pouvant s’élever jusqu’à un niveau de tension maximal (Vmax) ; - un circuit de sortie comportant un premier transistor (TPcd) et un deuxième transistor (TPcs) couplés en série entre le terminal (IO_CC_PIN) et un étage de sortie (Ra, Rb, Nout) ; - un circuit de protection configuré pour générer une première tension (V_CASCd) commandant le premier transistor, et une deuxième tension (V_CASCs) commandant le deuxième transistor, de sorte que : -- dans un état activé (ON), la première tension (V_CASCd) et la deuxième tension (V_CASCs) sont obtenues par une division du niveau de tension dudit terminal (V_CC), -- dans un état désactivé (OFF), la première tension (V_CASCd) est obtenue par le niveau de tension dudit terminal (V_CC), et la deuxième tension (V_CASCs) est obtenue par le niveau d’une tension de commande (V_CASC) ôtée d’une tension de seuil d’un transistor de protection (TNc). Circuit intégré selon la revendication 4, dans lequel : - dans l’état activé (ON) le circuit de protection et le circuit de sortie sont aptes à écouler un courant entre le terminal et une borne de masse ; - dans l’état désactivé (OFF) le circuit de protection et le circuit de sortie sont inaptes à écouler un courant entre le terminal et la borne de masse. Circuit intégré selon l’une des revendications 4 ou 5, dans lequel le circuit de protection comporte un pont résistif diviseur de tension (RDIV) comportant un transistor de protection (TNc) couplé en série entre un premier élément résistif (R1) et un deuxième élément résistif (R2) et configuré pour être commandé par la tension de commande (V_CASC) sur sa grille, la grille du premier transistor (V_CASCd) étant couplée au drain du transistor de protection, la grille du deuxième transistor (V_CASCs) étant couplée à la source du transistor de protection. Circuit intégré selon l’une des revendications 4 ou 5, dans lequel le premier élément résistif (R1) est couplé entre le terminal (IO_CC_PIN) et le drain du transistor de protection (TNc), et le deuxième élément résistif (R2) est couplé entre la source du transistor de protection (TNc) et la borne de masse (GND). Circuit intégré selon l’une des revendications 4 à 6, dans lequel le transistor de protection (TNc), le premier transistor (TPcd) du circuit de sortie et le deuxième transistor (TPcs) du circuit de sortie ont une tenue en tension inférieure au niveau de tension maximal. Circuit intégré selon l’une des revendications 4 à 7, dans lequel la tension nominale est comprise entre 3,0 V et 3,6 V et la tension maximale est comprise entre 4,7 V et 5,3 V. Système sur puce (SOC) incorporant un circuit intégré selon l’une des revendications 4 à 9, dans un dispositif d’entrée-sortie (IO_CC_CIRC) d’un terminal (IO_CC_PIN) d’un port USB type-C.