Brevet FR3143044A1 — publié le 20240614

Structure (Struct) pour applications microélectroniques, s’étendant selon un plan d’extension, comprenant une couche (BAs lay ) cristalline d’arséniure de bore présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans le plan d’extension. Figure à publier avec l’abrégé : Fig. 1 STRUCTURE COMPRENANT UNE COUCHE D’ARSENIURE DE BORE DE HAUTE CONDUCTIVITE THERMIQUE ET PROCEDE DE FABRICATION DOMAINE TECHNIQUE DE L’INVENTION L'invention porte sur un cristal semiconducteur de haute conductivité thermique pouvant prendre la forme d’un substrat en vue d’applications dans l’industrie des semiconducteurs, en particulier dans la gestion thermique de dispositifs semiconducteurs formés sur un tel substrat. ARRIERE PLAN TECHNOLOGIQUE La dissipation de la chaleur est une question primordiale dans l'industrie de l'électronique et des semi-conducteurs. La puissance élevée et la haute densité des composants des circuits intégrés augmentent la température des appareils électroniques les incorporant, ce qui entraîne une surchauffe et des défaillances. Afin d’améliorer la fiabilité de ces appareils, il est nécessaire de répartir et d’évacuer rapidement la chaleur générée dans les circuits intégrés, aspect des dispositifs électronique connu sous la désignation de gestion thermique, ou « thermal management » en terminologie anglaise. Des matériaux de hautes conductivités thermiques sont proposées pour évacuer la chaleur produite par les circuits intégrés. On peut citer en particulier le nitrure d'aluminium (AlN) et le carbure de silicium (SiC), de conductivités thermiques respectives d’environ 285 W/m.K et 300 W/m.K, insuffisantes une gestion thermique satisfaisante. Le diamant a une conductivité thermique élevée d'environ 2000 W/m.K mais souffre de son coût élevé et de sa difficulté de mise en œuvre dans des dispositifs intégrés. Dans ce contexte, les caractéristiques thermiques de l’arséniure de bore (BAs) sont apparues attrayantes, avec en particulier une conductivité thermique évaluée théoriquement à environ 1400 W/m.K et mesurée expérimentalement vers 1200 W/m.K, donc bien supérieure aux matériaux conventionnellement utilisés dans le domaine, tel que le cuivre qui présente une conductivité thermique d’environ 400 W/m.K. Cependant, l’arséniure de bore est notoirement difficile à synthétiser, et ne peut offrir sa conductivité thermique maximale que sous une forme cristalline parfaite, exempte de défauts et d’impuretés qui diffusent les phonons dans le matériau, faisant drastiquement chuter sa conductivité thermique à seulement quelques centaines de watts par mètre et par kelvin. A ce sujet, on peut consulter la publication de de Fei Tian et Zhifeng Ren, « High Thermal Conductivity in Boron Arsenide : From Prediction to Reality » dans Angew. Chem. 2019, 131, 2-10. Le document US 2021/0035885 A1 décrit un circuit intégré disposé dans ou sur un substrat de BAs ainsi qu’un procédé de croissance cristalline d’un monocristal de BAs. Le procédé de croissance du BAs met en œuvre une technique de transport chimique en phase vapeur en présence d’un monocristal de phosphure de bore BP utilisé comme germe cristallin, à des températures d’environ 1000°C pour des périodes réactionnelles dans un tube de quartz scellé s’étendant sur 5 semaines, périodes répétés jusqu’à obtention de cristaux de BAs de haute qualité présentant des conductivités thermiques pouvant atteindre 1300 W/m.K à température ambiante. Le document US 2021/0269318 A1 décrit un procédé similaire, avec une première réaction de transport chimique en phase vapeur dans un tube de quartz en utilisant des monocristaux de BAs de tailles micrométriques comme germes cristallins, à des températures d’environ 800°C pour 2 semaines, suivie d’une deuxième réaction similaire à la première en utilisant les cristaux de meilleure qualités obtenus suite à la première réaction comme germes cristallins, pour obtenir des cristaux de BAs de tailles millimétriques. Nous constatons qu’il existe un besoin fort de fournir de l’arséniure de bore sous forme cristalline de haute qualité, préférablement sous une forme monocristalline, apte à être utilisée en vue de l’élaboration de circuits électroniques, et en particulier pour la gestion thermique de ces circuits. Plus spécifiquement, il est particulièrement souhaitable de fournir de l’arséniure de bore sous forme d’un substrat ou d’une couche apte à être transférée sur un substrat susceptible d’accueillir une pluralité de circuits électroniques, tel qu’une plaquette de silicium de 6”, 8”, ou 12”. Un premier objet de l’invention est de fournir une structure pour applications microélectroniques constituée au moins en partie d’une couche cristalline d’arséniure de bore, de structure zinc-blende. Un second objet est de fournir un procédé de fabrication permettant d’obtenir d’une telle structure, apte à l’accueil d’une pluralité de circuits électroniques ou déjà munie de tels circuits. En vue de la réalisation de ce but, un premier aspect de l’invention est une structure pour applications microélectroniques, s’étendant selon un plan d’extension (xy), comprenant une couche cristalline d’arséniure de bore présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans le plan d’extension. Un avantage de la structure selon l’invention dérive du fait qu’elle possède une très forte conductivité thermique tout en présentant une géométrie apte à sa mise en contact intime avec une pluralité de circuits électroniques dans un procédé de fabrication collectif compatible avec les techniques conventionnelles de fabrication de l’industrie microélectronique. Ainsi, cette structure est à même d’évacuer efficacement la chaleur produite par des circuits électroniques intégrés sur cette structure ou la chaleur produite par des circuits électroniques avec lesquels cette structure est mise en contact intime, et donc d’améliorer la fiabilité de ces circuits électroniques. Selon des caractéristiques additionnelles non-limitative du premier aspect de l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable : - la couche cristalline d’arséniure de bore peut être monocristalline ; - la structure peut en outre comprendre une couche de carbure de silicium de polytype 3C en contact direct avec la couche d’arséniure de bore ; - l’une de la couche cristalline d’arséniure de bore et de la couche de carbure de silicium de polytype 3C peut comprendre une couche d’implantation comprenant de l’hydrogène et/ou de l’hélium ; - la structure peut comprendre un support temporaire attaché à la couche cristalline d’arséniure de bore ; - le support temporaire peut être un ruban thermique adhésif ; et - la structure peut comprendre une couche de matériau stressant entre le support temporaire et la couche cristalline d’arséniure de bore ; L’invention s’étend à un dispositif électronique intégrant la structure. Selon des caractéristiques additionnelles non-limitative du dispositif électronique selon l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable : - le dispositif électronique peut comprendre un substrat semiconducteur intégrant au moins un circuit électronique juxtaposé à la couche cristalline d’arséniure de bore ; - la couche cristalline d’arséniure de bore peut être assemblée au substrat semiconducteur par collage direct ; - le dispositif électronique peut comprendre un transistor configuré pour comprendre un canal se formant dans la couche cristalline d’arséniure de bore. Un second aspect de l’invention porte sur la fabrication d’une structure comprenant une couche cristalline d’arséniure de bore, de manière à produire de manière pratique et économique des couches d’arséniure de bore de dimensions compatibles avec les besoins industriels de l’industrie des semi-conducteurs. En vue de la réalisation de ce but, un premier aspect de l’invention est un procédé de fabrication d’une structure pour applications microélectroniques, comprenant les étapes de fournir une couche de carbure de silicium de polytype 3C présentant une surface plane et de faire croître une couche cristalline d’arséniure de bore sur la couche de carbure de silicium, la couche (3C-SiC lay ) de carbure de silicium et la couche cristalline d’arséniure de bore présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans un plan d’extension parallèle à la surface plane de la couche de carbure de silicium Le procédé selon l’invention est avantageux en ce qu’il permet d’obtenir des couches d’arséniure de bore de grandes dimensions, de l’ordre du centimètre ou de dizaines de centimètres, en employant des techniques bien maîtrisées dans l’industrie des semi-conducteurs. Ce procédé permet d’envisager une fabrication standardisée et en série de structures comprenant des couches d’arséniure de bore aptes à être intégrées dans un procédé de fabrication de circuits électroniques. Les dimensions des couches obtenues permettent d’envisager la fabrication collective d’une pluralité de circuits semiconducteurs sur une même couche d’arséniure de bore obtenue selon le procédé de l’invention. Selon des caractéristiques additionnelles non-limitative du second aspect de l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable : - le procédé peut en outre comprendre la formation d’une couche de détachement et le détachement, au niveau de la couche de détachement, d’au moins une partie de la couche cristalline d’arséniure de bore vis-à-vis d’au moins une partie de la couche de carbure de silicium ; - la formation de la couche de détachement peut comprendre une étape d’introduction d’une espèce légère dans la couche de carbure de silicium de manière à y définir un plan de fragilisation avant l’étape de croissance de la couche cristalline d’arséniure de bore, puis un traitement thermique de fracture de la couche de carbure de silicium en deux parties au niveau du plan de fragilisation ; - l’étape de croissance de la couche cristalline d’arséniure de bore sur la couche de carbure de silicium peut être mise en œuvre à une température inférieure à 850°C ; - on peut faire croître la couche cristalline d’arséniure de bore jusqu’à une épaisseur comprise entre 100 µm et 2000 µm ; - la formation de la couche de détachement peut comprendre une étape d’introduction d’une espèce légère dans la couche cristalline d’arséniure de bore de manière à y définir un plan de fragilisation, puis un traitement thermique de fracture de la couche de d’arséniure de bore en deux parties au niveau de ce plan de fragilisation ; - on peut faire croître la couche cristalline d’arséniure de bore jusqu’à une épaisseur comprise entre 0,5 µm et 5 µm ; - la formation de la couche de détachement peut comprendre une étape de recouvrir le substrat de carbure de silicium d’une couche (vdW lay ) de matériau de van der Waals avant l’étape de faire croître la couche cristalline d’arséniure de bore ; - la couche de matériau de van der Waals peut comprendre une couche de graphène ; et - le procédé peut en outre comprendre une étape de détachement de la couche d’arséniure de bore de la couche de carbure de silicium par traction appliquée sur un support intermédiaire attaché à la couche d’arséniure de bore. L’invention s’étend à un procédé de fabrication d’un circuit microélectronique, comprenant le procédé de fabrication d’une structure décrit ci-dessus, et comportant en outre les étapes d’assembler la couche cristalline d’arséniure de bore à un substrat semiconducteur sur lequel est intégrée une pluralité de circuits électroniques et une étape de séparation des circuits électroniques les uns des autres après l’étape d’assemblage. BREVE DESCRIPTION DES FIGURES D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée de l’invention qui va suivre en référence aux figures annexées sur lesquels : La représente une première structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ; La représente une seconde structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ; La représente une troisième structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ; La représente une quatrième structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ; La représente une mise en œuvre particulière de la structure de la ; La représente une cinquième structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ; et La représente une première mise en œuvre particulière des structures des figures 1 à 6 ; La représente une seconde mise en œuvre particulière des structures des figures 1 à 6 ; et La illustre la géométrie des couches cristallines d’arséniure de bore des figures 1 à 6. DESCRIPTION DETAILLEE DE L’INVENTION Comme vu dans la section sur l’arrière-plan technologique de l’invention, une difficulté pour faire croître des cristaux, et donc des couches cristallines, d’arséniure de bore BAs est que l’on ne dispose pas de substrat pouvant servir de germe à la croissance cristalline de ce matériau sous forme de couches minces ou de plaquettes exploitables en tant que telle pour l’intégration de circuits électroniques. En effet, jusqu’ici, des germes de tailles micrométriques sont usuellement employés, menant à la croissance lente de cristaux de géométries non contrôlées. Cependant, la demanderesse a réalisé qu’un matériau connu mais peu utilisé dans l’industrie des semiconducteurs possède des paramètres cristallins compatibles avec ceux de l’arséniure de bore et peut donc servir de base à sa croissance cristalline : il s’agit du polytype 3C du carbure de silicium, aussi appelé β-SiC ou 3C-SiC, de type sphalérite. On notera en particulier que le paramètre de maille du 3C-SiC est de 4,3596 Å, suffisamment proche du paramètre de maille de 4,777 Å du BAs pour lui servir de germe en vue d’une croissance cristalline. Ce matériau peut, par exemple, être fabriqué par croissance sur un substrat de silicium Si monocristallin d’orientation cristalline (001), typiquement sous forme de plaquettes généralement circulaires, ou wafers en terminologie anglaise, dans des dimensions compatibles avec les procédés conventionnels de l’industrie des semiconducteurs, par exemple 6 pouces, 8 pouces, 12 pouces, ou encore 300 mm. En effet, grâce à la bonne compatibilité du 3C-SiC avec le Si, en particulier ce qui concerne leurs coefficients de dilatation thermiques, respectivement 3.8 10 -6 K -1 et 2.6 10 -6 K -1 , il est aisé d’augmenter les tailles des substrats des structures composites 3C-SiC/Si. Comme bien connu dans l’industrie du semiconducteur, des plaquettes peuvent être constituées de substrats isolants ou semiconducteurs en forme de disque, avec deux surfaces opposées sensiblement parallèles et planes, ainsi qu’une encoche ou un méplat en périphérie, servant de repère à l’orientation cristalline du substrat le cas échéant. Premier mode de réalisation Un premier mode de réalisation de l’invention est illustré par la . En (A), la représente une structure intermédiaire Struct inter obtenue par un procédé comprenant les étapes détaillées ci-dessous. Sur un support Sprt, par exemple un substrat de silicium monocristallin d’orientation (001), on fait croître selon des méthodes conventionnelles d’hétéroépitaxie une couche 3C-SiC lay de 3C-SiC jusqu’à une épaisseur comprise entre 0,3 et 5 µm, préférablement entre 0,5 et 1,5 µm par exemple par CVD ou MOCVD, respectivement Chemical Vapor Deposition et Metalorganic Chemical Vapour Deposition en terminologie anglaise. Sur la couche 3C-SiC lay , on fait croître une couche BAs lay cristalline de BAs par une méthode de MOCVD à pression atmosphérique en employant des gaz précurseurs de bore comme le diborane B 2 H 6 ou triethylboron B(C 2 H 5 ) 3 évaporé dans l’hydrogèneet d’arsine (AsH 3 ) ou TertiaryButylArsine (TBAs) ou TrimethylArsenic (TMAs), de l’hydrogène étant utilisé comme gaz porteur à pressionréduite et à une température de croissance comprise entre 450°C et 800°C, de préférence entre 500°C et 750°C. Alternativement à la méthode de MOCVD ou MBE, il est possible de faire croître la couche BAs lay cristalline de BAs sur la couche 3C-SiC lay par une méthode de CVT (Chemical Vapour Transport) similaire à celle décrite par Tian et mentionnée dans la section « Arrière-plan technologique », une importante différence tenant dans le fait que la couche de 3C-SiC est utilisée en tant que germe. Pour ce faire, on peut utiliser comme sources d’arsenic et de bore de l’arsenic et du bore sous forme élémentaire ou de l’arséniure de bore BAs, éventuellement en combinaison et, en tant qu’agent transporteur, de l’iode I 2 capable de former de façon réversible du triode de bore BI 3 avec le bore sous forme élémentaire B comme avec l’arséniure de bore BAs, et de la même manière capable de forme du triode d’arsenic AsI 3 . Outre l’iode I 2 , de l’iodure d’ammonium NH 4 I et du tétraiodure de tellure TeI 4 peuvent être employés comme agent transporteur. Placer la couche de 3C-SiC, la source et l’agent transporteur dans un réacteur fermé présentant un gradient de température mène à la croissance de BAs sous forme cristalline sur la couche de 3C-SiC placée du côté froid du réacteur, et donc à une couche de BAs sous forme cristalline. On peut considérer des plages de températures telles que 613°C-850°C ou 613°C-900°C, ou encore 727°C-850°C ou 727°C-900°C. Selon l’une ou l’autre de la méthode MOCVD et de la méthode CVT, on fait croître une couche cristalline, préférablement monocristalline, de BAs de 300 à 1000 µm d’épaisseur, préférablement 500 à 800 µm d’épaisseur. Une telle épaisseur permet d’obtenir une couche de BAs qui sera autoportante : elle ne nécessitera pas l’emploi d’un support temporaire pour sa manipulation. Un avantage de ce procédé par rapport aux méthodes de l’art antérieur réside dans l'utilisation d’une couche de 3C-SiC épitaxiée sur un substrat en silicium en tant que germe, ce qui permet d’obtenir des couches de BAs cristallin et préférablement monocristallin de relativement grandes surfaces, par exemple en utilisant une plaquette de silicium de 6 pouces, 8 pouces, 12 pouces, soit 150 mm, 200 mm ou encore 300 mm de diamètre respectivement, comme surface de formation de la couche de 3C-SiC. On peut ainsi obtenir des couches cristallines d’arséniure de bore présentant une dimension d’au moins 2 cm selon une direction donnée, et plus, selon la taille du substrat utilisé, par exemple 4 pouces, 6 pouces, 8 pouces, 12 pouces, 100 mm, 150 mm, 200 mm ou encore 300 mm respectivement si des plaquettes de ces diamètres sont utilisées, la forme de la couche de 3C-SiC ne se limitant en outre pas à la forme circulaire typique d’une plaquette de substrat semiconducteur. Les couches cristallines d’arséniure de bore selon l’invention peuvent encore présenter une surface plane présentant une aire supérieure à 1 cm 2 , préférablement supérieure à 10 cm 2 , encore préférablement supérieure à 100 cm 2 . Les couches cristallines d’arséniure de bore selon l’invention peuvent aussi présenter une surface plane dans laquelle un cercle d’un diamètre supérieur à 2 cm, préférablement supérieur à 5 cm, préférablement supérieur à 10 cm est inscrit. A ce stade, il est souhaitable de pouvoir détacher la couche BAs lay du support Sprt, par exemple par mise en œuvre du procédé Smart Cut TM . A cette fin, préalablement à la croissance de la couche BAs lay , on a pu préparer la couche 3C-SiCl ay en y introduisant une ou des d’espèces légères telles que de l’hydrogène ou de l’hélium. Cette introduction peut correspondre à une implantation d’hydrogène, c’est-à-dire, un bombardement ionique d’hydrogène à travers une face plane de la couche 3C-SiCl ay . Cette face peut optionnellement être munie d’une couche de protection formée avant le bombardement ionique, qui peut éventuellement être retirée après celui-ci. De façon connue en soi, et comme cela est illustré en (A), les ions hydrogène H + implantés de forment une couche d’implantation Imp au sein de la couche 3C-SiCl ay et ont pour but de former un plan de fragilisation Frgl SiC défini par cette couche d’implantation et divisant la couche 3C-SiCl ay en deux parties, l’une du côté support, l’autre du côté de la couche BAsl ay qui sera séparée du support au niveau de ce plan de fragilisation à une étape ultérieure. On considère la couche d’implantation Imp comme une couche de détachement de la couche BAsl ay vis-à-vis de son support Sprt et d’une partie de la couche 3C-SiCl ay . La nature, la dose des espèces implantées et l’énergie d’implantation sont choisies en fonction de l’épaisseur de la couche que l’on souhaite transférer. Dans le cas de la couche 3C-SiCl ay , on pourra choisir d’implanter une dose d’hydrogène comprise entre 10 16 et 5.10 17 at/cm² avec une énergie comprise entre 30 et 300 keV pour définir un plan de fragilisation à une profondeur de l’ordre de 200 à 2000 nm. Lorsqu’un tel procédé est mis en œuvre, incluant la formation d’un plan de fragilisation, il est préférable de maintenir la température de croissance de la couche de BAs inférieure à 850°C, par exemple entre 613°C et 850°C ou entre 727°C et 850°C, de manière à limiter les risques de clivage incontrôlé de la couche 3C-SiCl ay . La illustre en (B) une structure Struct comprenant une couche BAs lay cristalline d’arséniure de bore obtenue suite au détachement du support Sprt, et se présentant sous la forme d’une plaquette. L’étape de détachement du support Sprt est réalisée par fracture au niveau du plan de fragilisation Frgl SiC , qui peut être provoquée par application à la structure intermédiaire Struct inter d’un traitement thermique dans une gamme de température comprise entre 850°C à 920°C, préférablement entre 900°C et 920°C, pour permettre le détachement de la couche BAs lay tout en évitant un changement de phase de la couche BAs vers une couche B 12 As 6 . En outre, il est préférable d’opérer ce traitement thermique dans une atmosphère présentant une surpression en arsenic (AsH 3 , TBAs, TMAs) afin d’éviter une désorption de l’arsenic. En remplacement ou en complément du traitement thermique, cette étape peut comprendre l’application d’une lame ou un jet de fluide gazeux ou liquide, ou de tout autre effort de nature mécanique au niveau du plan de fragilisation Frgl SiC . Alternativement à la mise en œuvre du procédé Smart Cut TM détaillé ci-dessus, l’étape de détachement d’une partie du substrat donneur peut être remplacée par une étape d’amincissement mécano-chimique du support Sprt et, éventuellement, de tout ou partie de la couche 3C-SiC lay . Que l’élimination d’une partie de l’épaisseur du substrat donneur soit réalisée par amincissement ou par fracture, on peut appliquer à la structure Struct ainsi formée tout type de traitement de finition permettant de conformer la couche BAs lay à des spécifications d’épaisseur, d’uniformité d’épaisseur, de rugosité, de qualité cristalline ou à tout autre type de spécifications. Dans le présent exemple où le procédé Smart Cut TM est employé en fracturant la couche de 3C-SiC, la structure Struct est constituée de la couche BAs lay cristalline d’arséniure de bore et d’une partie de la couche de 3C-SiC ayant servi à sa croissance en tant que germe cristallin. Il est bien entendu possible d’éliminer totalement la couche 3C-SiC, par exemple par amincissement mécano-chimique, auquel cas la structure Struct n’est constituée que de la couche BAs lay cristalline d’arséniure de bore. L’exemple pris pour ce mode de réalisation consiste en une couche de BAs d’épaisseur comprise entre 200 et 1000 µm. Alternativement, cette épaisseur pourrait être comprise entre 0,5 et 2000 µm. Une couche épaisse est autoportante, une couche fine peut présenter une certaine souplesse lors de sa manipulation, selon ses dimensions latérales, et peut donc nécessiter d’être directement assemblée à un support définitif ou bien d’être assemblée à un support auxiliaire souple ou rigide de façon temporaire, pour faciliter sa manipulation. Un tel cas de figure sera traité dans les modes de réalisation suivants, en particulier le second et le quatrième, qui peuvent être combinés avec ce premier mode de réalisation. La couche BAs lay cristalline d’arséniure de bore obtenue finalement reproduit la forme et les dimensions de la couche de 3C-SiC qui a servi de germe pour sa croissance, et qui reproduit elle-même, le cas échéant, la forme et les dimensions du substrat de silicium ayant servi de base à sa formation. Il est pratique et approprié d’utiliser une plaquette de silicium de forme sensiblement circulaire largement disponible chez les fournisseurs de matériaux semiconducteurs ; mais tout type de support apte à faire croître la couche de 3C-SiC est adéquat, qu’il s’agisse d’une portion d’un substrat de silicium ou de tout autre matériau de forme arbitraire, préférablement s’étendant dans un plan de manière à faire croître une couche de BAs ayant une configuration géométrique plane apte à être utilisée dans l’industrie des semiconducteurs. On peut par exemple caractériser la couche obtenue selon l’invention comme formant une plaquette, c’est-à-dire comme un élément ayant deux dimensions dans deux directions normales l’une à l’autre situées dans un même plan d’extension qui soient chacune au moins dix fois, préférablement au moins cent fois, plus préférablement au moins 1000 fois et, encore plus préférablement au moins 10000 fois supérieures à une épaisseur de cet élément, épaisseur considérée comme une dimension de cet élément dans une direction perpendiculaire audit plan ou auxdites deux directions normales l’une à l’autre. Cette direction perpendiculaire est également perpendiculaire à une surface plane de la couche de 3C-SiC et à une surface plane de son substrat, la plaquette de silicium dans l’exemple présent. En outre, ces deux dimensions sont chacune préférablement supérieures à 2 cm, plus préférablement supérieure à 5 cm, encore plus préférablement supérieures à 10 cm. La illustre cette géométrie, avec une couche BAs lay cristalline d’arséniure de bore obtenue par l’un quelconque des modes de réalisation ci-dessus, s’étendant dans un plan xy perpendiculaire à une direction z, le plan xy étant défini par les directions x et y, les directions x, y et z formant un trièdre direct rectangle. En (a), la illustre la couche BAs lay vue selon la direction z, le plan xy se situant dans le plan de la figure ; en (b), la illustre une vue en coupe selon le plan xz de la couche BAs lay passant par l’axe AA’ défini en (a). Second mode de réalisation La illustre un second mode de réalisation de l’invention, proche du premier mode de sorte que la description ci-dessous se concentrera sur les différences d’avec le premier mode, et on pourra se reporter à la description du premier mode pour les éléments communs. Dans ce mode, la couche de BAs est plus fine que dans le premier mode, avec une épaisseur comprise entre 0,5 et 5 µm, préférablement 1 à 2 µm. En outre, comme illustré en (A) de la , le plan de fracture pour séparation de la couche BAs lay du support Sprt n’est pas défini dans la couche 3C-SiC lay mais dans la couche BAs lay elle-même, il est alors désigné comme Frgl BAs sur la , de sorte que la fracture, provoquée comme expliqué dans le premier mode de réalisation, intervient au sein de la couche BAs lay et seule une partie BAs splt.lay de cette couche sera finalement conservée, comme illustré en (B) de la . La couche d’implantation Imp du premier mode de réalisation est cette fois formée dans la couche BAs lay , cette fois comme une couche de détachement d’une partie seulement (la partie BAs splt.lay définie ci-dessous) de la couche BAsl ay vis-à-vis de de la couche BAs lay du support. Dans ce mode de réalisation, la couche BAs lay est assemblée à la face arrière d’un substrat semiconducteur Sub sur une face avant duquel est intégré une pluralité de circuits électroniques Crct, avant l’étape de détachement du support Sprt, ce qui permet d’éviter les difficultés liées à la manipulation d’une couche de cette épaisseur, généralement souple et fragile. Ces circuits sont destinés à être séparés les uns des autres au cours d’une étape dite de « dicing » consistant à séparer les uns des autres différents circuits électroniques formés sur un support commun. Lorsque l’on mentionne l’intégration d’un circuit électronique sur une face d’un substrat semiconducteur, ceci peut signifier que le circuit électronique comprend un transistor dont le canal se forme dans le volume du substrat semiconducteur, lequel peut être constitué d’une plaquette de matériau semiconducteur ou d’une couche de matériau semiconducteur supportée par un support, comme dans le cas d’une structure de type SOI. De préférence, avant l’étape d’assemblage, le substrat semiconducteur Sub sur lequel sont intégrés les circuits est aminci par sa face arrière, par exemple à moins de 300 µm, préférablement 200 µm, de manière à favoriser l’évacuation thermique. Le substrat semiconducteur peut être constitué de tout matériau semiconducteur usuellement utilisé dans l’industrie des semiconducteur, comme par exemple une plaquette de silicium, éventuellement d’orientation cristalline (100). Dans le cas où les circuits sont fabriqués sur un substrat de type SOI (Silicon on Insulator) comportant une couche semiconductrice supportée par un substrat de base par l’intermédiaire d’une couche électriquement isolante, il est également possible d’éliminer chimiquement l’entièreté du substrat de base et de stopper sélectivement l’attaque chimique à la couche électriquement isolante. On peut procéder à l’assemblage de la couche BAs lay au substrat Sub des circuits Crct électroniques au moyen d’une substance adhésive bonne conductrice de chaleur, comprenant par exemple de l’argent. Préférentiellement, on peut procéder à un assemblage au moyen d’un collage direct par mise en contact intime à une interface entre une face de la couche de BAs et la face arrière du substrat semoinconducteur Sub. En préalable, la face libre de la couche BAs lay et la face arrière du substrat Sub peuvent être préparée de manière à permettre un collage direct par mise en contact intime, par adhésion moléculaire par exemple.. On peut ainsi former une couche diélectrique telle que du dioxyde de silicium (non représentée ici) sur l’une ou l’autre des faces à contacter du circuit Crct et de la couche BAs lay , ou bien les deux, afin de faciliter l’assemblage. Comme cela est bien connu, au cours d’un procédé d’adhésion moléculaire, les surfaces à adhérer l’une à l’autre (l’une et/ou l’autre étant éventuellement recouverte d’une couche diélectrique), parfaitement propres, planes et lisses, sont mises en contact intime pour favoriser le développement de liaisons moléculaires, par exemple de type van der Waals ou covalentes. L’assemblage des deux corps est alors obtenu sans utilisation d’un adhésif. Le processus d’assemblage peut comprendre l’application d’un traitement thermique de faible température (compris par exemple entre 50°C et 300°C, typiquement 100°C) permettant de renforcer l’énergie de collage. Suite à l’adhésion et à l’étape de fracture au niveau du plan de fragilisation, une partie BAs splt.lay de la couche BAs lay reste fixée au circuit Crct, comme illustré en (B) de la . Un avantage de passer par une adhésion directe est d’éviter la formation d’une couche adhésive entre le circuit Crct et la couche BAs splt.lay , moins bonne conductrice que cette dernière. Si cette solution n’est pas praticable, pour des raisons techniques ou économique, on peut bien sûr mettre en œuvre une couche adhésive même s’il ne s’agit pas de la solution technique la plus optimale du point de vue des échanges thermiques. Dans ce mode de réalisation, alternativement à un assemblage de la couche BAs sur un circuit électronique, il est possible d’assembler la couche BAs à un support rigide tel qu’une plaquette de matériau semiconducteur ou à un support souple tel qu’un ruban thermique adhésif, comme cela sera vu dans le cas du quatrième mode de réalisation illustré par la . Il est également possible d’assembler la couche BAs à la face avant du substrat semiconducteur plutôt que sur sa face arrière. L’exemple pris pour ce mode de réalisation consiste en une couche de BAs d’épaisseur comprise entre 0,5 et 5 µm. Alternativement, cette épaisseur pourrait être comprise entre 0,5 et 2 µm. Troisième mode de réalisation La illustre un troisième mode de réalisation de formation d’une structure Struct se présentant sous la forme d’une plaquette de BAs. A la différence des premier et deuxième modes de mise en œuvre, ce troisième mode de réalisation repose sur la technologie 2DLT, ou 2D material-based Layer Transfer en terminologie anglaise. Il s’agit d’une technologie développée pour produire des éléments tels que des couches monocristallines, des films minces ou encore des structure plus complexes, sous une forme détachée du substrat sur lequel ils ont été formés. A cette fin, un matériau dit matériau 2D de van der Waals (2D car essentiellement à deux dimension) est interposé entre l’élément considéré et son substrat, permettant un détachement ultérieur. Dans le cas présent, le matériau de van der Waals est utilisé pour séparer une couche de BAs d’un substrat sur lequel on l’a faite croître. Pour les éléments en commun entre les modes de mises en œuvre, on peut se référer aux explications données pour le premier mode de réalisation. En particulier, les méthodes de croissances décrites dans le premier mode de réalisation sont applicables et on peut se référer à ce premier mode pour ces aspects du présent mode. Comme illustré en (A) de la , une couche de matériau dit matériau de van der Waals est formée sur une couche 3C-SiC lay de 3C-SiC portée par un support Sprt. Un matériau de van der Waals est définit comme un matériau constitué d’atomes fortement liés les uns aux autres par des liaisons covalentes ou ioniques uniquement dans le plan de formation du matériau, sans liaisons fortes perpendiculairement à ce plan. D’un point de vue pratique, on peut ainsi utiliser une ou plusieurs couches de graphène ou matériau 2D, de préférence une monocouche, pour retirer une structure formée sur le dessus de la couche de graphène du support située sous celle-ci, comme détaillé par exemple par Celesta Chang et al. dans « Remote Epitaxy », Nature Methods, June 2022, ou encore dans le document WO 2017/044577 A1. La structure intermédiaire Struct inter illustré en (A) de la est formée pour comprendre, dans cet ordre, un support Sprt, tel que du silicium monocristallin, une couche 3C-SiC lay de 3C-SiC, une couche vdW lay de matériau de van der Waals telle qu’une couche de graphène, une couche BAs lay de BaS, et un support temporaire Temp Sprt tel qu’un ruban thermique adhésif. Optionnellement, une couche Stres lay de matériau impliquant un fort stress mécanique tel que du nickel ou du cuivre facilitant le détachement ultérieur au niveau de la couche vdW lay peut être interposée entre la couche de BAs et le support temporaire, comme illustré par la . Nous considérons ici une couche de BAs suffisamment épaisse pour être autoportante, d’épaisseur similaire à celle de la couche du premier mode de réalisation. La couche de graphène peut être obtenue par exemple par une méthode de transfert humide d’une couche obtenue par CVD sur un substrat de métal catalytique ou par transformation graphitique de la couche de SiC par sublimation du silicium. Il est à noter que le motif cristallin de la couche de 3C-SiC est capable de guider la croissance cristalline de la couche de BAs à travers la couche de graphène lorsqu’elle est suffisamment fine, préférablement de 1 à moins de 10, préférablement de 1 à 3 feuilles de graphène. La illustre en (B) le résultat de la simple traction du support temporaire : la couche BAs lay a été détachée du support au niveau de la couche vdW lay puis le support temporaire a été détaché par application de chaleur s’il s’agit d’un ruban thermique adhésif, et la couche Stres lay a été éliminée chimiquement de manière conventionnelle. La couche autoportante BAs lay forme alors par elle-même la structure Struct. Il est possible de laisser la couche Stres lay sur la couche BAs lay , en fonction des applications visées par le praticien. On considère la couche vdW lay comme une couche de détachement de la couche BAsl ay de son support Sprt et de la couche 3C-SiC lay de 3C-SiC. Quatrième mode de réalisation La illustre un quatrième mode de réalisation de l’invention, proche du troisième mode de sorte que la description ci-dessous se concentrera sur les différences d’avec le troisième mode, et on pourra se reporter à la description du troisième mode pour les éléments communs. A la différence du troisième mode, on ne fait croître sur la couche de graphène qu’une épaisseur réduite de BAs, entre 0,5 et 5 µm, préférablement 1 à 2 µm, de sorte que la couche BAs lay n’est pas autoportante, ou bien est trop fragile pour être manipulée aisément seule, sans support auxiliaire. Dans cette situation, après détachement de la couche BAs lay au niveau de la couche vdW lay , on ne procède pas au détachement du support temporaire Temp Sprt et à l’élimination de la couche Stres lay , mais on conserve la couche BAs lay attachée au support temporaire Temp Sprt jusqu’à sa mise en œuvre définitive. Dans ce mode de réalisation, la couche BAs lay de BAs est supportée par le support temporaire Temp Sprt . Cinquième mode de réalisation La illustre une mise en œuvre de la couche BAs lay assemblée à un support temporaire comme illustré en (B) de la . Ce mode de réalisation peut se décrire comme une combinaison du second mode de réalisation pour les aspects liés à l’assemblage de la couche BAs lay à des circuits électroniques C rct avec le quatrième mode de réalisation pour les aspects liés à l’obtention d’une couche de BAs attachée à un support temporaire et au troisième mode de réalisation pour l’aspect concernant l’élimination du support temporaire et de la couche Stres lay . En d’autres termes, on peut appliquer l’une ou l’autre des techniques d’assemblage mentionnées dans le deuxième mode de réalisation pour assembler la couche BAs lay du quatrième mode de réalisation à un ou plusieurs circuits électroniques Crct intégrés à un substrat semiconducteur Sub, la mise en contact de la couche Bas lay se faisant alors que cette couche est manipulée par l’intermédiaire de son support temporaire Temp Sprt comme illustré en (A) de la , ce support et la couche Stres lay étant retirés après assemblage au circuit électronique, de manière à obtenir le dispositif Dev illustré en (B) de la . A la différence de la configuration illustré en (B) de la , la couche BAs lay est assemblée à la face avant du substrat semiconducteur Sub, c’est-à-dire à la face sur laquelle se trouvent intégrés les circuits Crct électroniques. Comme pour le deuxième mode de réalisation, après assemblage, on peut procéder à une étape de séparation des circuits électroniques les uns des autres au cours d’une opération connue dans l’industrie de la microélectronique sous le nom de « dicing » en terminologie anglaise. Sixième mode de réalisation La illustre un sixième mode de réalisation de l’invention, proche des troisième et quatrième modes de mise en œuvre illustrés par les figures 3 et 4, mais avec la particularité qu’au lieu de ne comprendre qu’une couche unique de BAs la structure intermédiaire comprend un empilement de couches de BAs chacune séparée des autres par une couche de matériau de van der Waals tel que du graphène. On peut se reporter à ces modes de mise en œuvre pour les éléments communs. La illustre ainsi en (A) une structure intermédiaire Struct inter avec n couches BAs lay-x de BAs et n couches vdW lay-x de matériau de van der Waals, x prenant une valeur entière de 1 à n croissant avec l’éloignement du support Sprt, la couche BAs lay-n , la plus éloignée du support Sprt, étant formée sur une couche vdW lay-n de matériau de van der Waals et munie d’une couche Stres lay-n de matériau stressant sur laquelle est attaché un support temporaire Temp Sprt . Comme dans le troisième mode de réalisation, on peut séparer la couche BAs lay-n de la structure intermédiaire. Par la suite, on retire la couche de matériau de van der Waals vdWlay-n, puis on dépose sur la couche BAs lay-(n-1) alors exposée une nouvelle couche de matériau stressant et on y attache un nouveau support temporaire. Le processus est alors répété jusqu’à ce que les n couches de BAs aient été enlevées de la structure intermédiaire et forment autant de structures de BAs se présentant sous la forme de plaquettes. Ce procédé est avantageux en ce qu’il permet une plus grande productivité lors de la fabrication des plaquettes de BAs. Comme illustré en (B) de la , les couches de BAs peuvent être séparées de leurs supports temporaires respectifs et nettoyés de leurs couches de matériau stressant. Cette option est adéquate lorsque les couches BAs lay-x sont suffisamment épaisses pour être autoportantes. Alternativement, lorsque les couches sont trop minces pour être aisément manipulables, elles peuvent être conservées attachées à leur supports temporaires, comme pour le cas illustré en (B) de la . Septième mode de réalisation Une application des couches de BAs décrites dans les modes de revendications précédents se trouve dans l’évacuation de la chaleur de circuits électroniques intégrés. Conventionnellement, un circuit électronique intégré est équipé d’un dissipateur thermique ou puits de chaleur Sink, éventuellement muni d’ailettes Fin d’évacuation de chaleur, afin de limiter l’échauffement de ce circuit électronique lors de son fonctionnement en évacuant la chaleur qu’il produit. Dans le cadre de la présente invention, on peut interposer, entre le circuit électronique et le dissipateur thermique, une couche BAs lay de BAs obtenue selon l’un quelconque des modes de réalisation décrits ci-dessus, comme illustré par la . L’avantage est de permettre l’évacuation de la chaleur au plus près du circuit et de limiter l’apparition de points chauds, îlots de chaleur localisés à la surface du circuit. La haute conductivité thermique de la couche de BAs et sa proximité avec le circuit améliorent considérablement l’efficacité de l’évacuation de la chaleur d’un circuit électronique par rapport aux solutions connues. La couche BAs lay peut se situer en face arrière ou en face avant d’un circuit intégré Chip et y être fixée par collage direct (sans ajout d’une couche de matériau adhésif intermédiaire) ou par l’intermédiaire d’un adhésif, de préférence bon conducteur de chaleur. Un collage direct est préférable afin d’assurer un contact intime entre le BAs et le circuit électronique et de favoriser l’échange thermique entre le circuit et la couche de BAs. Un adhésif, même relativement bon conducteur de chaleur, représentera une barrière thermique pris en comparaison avec la couche cristalline de BAs selon l’invention, meilleure conductrice de chaleur. Huitième mode de réalisation Les exemples d’applications donnés jusqu’ici consistent à mettre à profit la haute conductivité thermique du BAs cristallin pour assister l’évacuation de la chaleur produite par un circuit intégré sur un autre substrat semiconducteur tel que du silicium. Le présent mode de réalisation consiste à mettre à profit les caractéristiques semiconductrices du BAs, qui est un semiconducteur de type III-V, en y intégrant un dispositif Dev comprenant un circuit électronique comportant au moins un transistor configuré de manière à comprendre un canal se formant dans une couche de BAs formée selon n’importe lequel des procédés décrits plus haut, comme illustré par la avec un transistor Tr intégré sur une couche BAs lay de BAs selon l’un quelconque des modes de réalisation précédents. Le transistor Tr comprend une source S, un drain D et une grille G pouvant être formés de métaux, deux zones Dop de dopage entourant la grille, formées superficiellement dans le volume de la couche BAs lay et en contact électrique respectivement avec la source et de drain, et une zone Ch de formation de canal située entre les deux zones de dopage, superficiellement dans le volume de la couche BAs lay , une couche Diel de diélectrique isolant la grille de cette zone de formation de canal. On bénéficie ainsi d’une évacuation optimale de la chaleur produite au niveau d’éventuels points chauds du circuit, renforçant sa fiabilité et limitant le recours à des éléments dédiés spécifiquement à l’évacuation de la chaleur, simplifiant la conception et la fabrication de tels circuits par rapport à ceux basés sur d’autres semiconducteurs. Dans ce document, les figures ne sont pas nécessairement à l'échelle. Certaines caractéristiques et certains composants peuvent être représentés exagérés par rapport à d’autres composants ou sous une forme quelque peu schématique, et certains détails d'éléments conventionnels peuvent ne pas être représentés dans l'intérêt de la clarté et de la concision. Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications. Structure pour applications microélectroniques, s’étendant selon un plan d’extension (xy), comprenant une couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions (x, y) normales l’une à l’autre et comprises dans le plan d’extension (xy). Structure selon la revendication 1, dans laquelle la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore est monocristalline. Structure selon la revendication 1 ou 2, comprenant en outre une couche (3C-SiC lay , 3C-SiC splt.lay ) de carbure de silicium de polytype 3C en contact direct avec la couche (BAs lay , BAs splt.lay ) d’arséniure de bore. Structure selon la revendication 3, dans laquelle l’une de la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore et de la couche (3C-SiC lay , 3C-SiC splt.lay ) de carbure de silicium de polytype 3C comprend une couche d’implantation (Imp) comprenant de l’hydrogène et/ou de l’hélium. Structure selon l’une quelconque des revendications 1 à 3, comprenant un support temporaire (Temp Sprt ) attaché à la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore. Structure selon la revendication 5, le support temporaire (Temp Sprt ) étant un ruban thermique adhésif. Structure selon la revendication 5 ou 6, comprenant une couche (Stres lay ) de matériau stressant entre le support (Temp sprt ) temporaire et la couche (BAs lay ) cristalline d’arséniure de bore. Dispositif électronique (Dev) intégrant la structure selon l’une quelconque des revendications 1 à 3. Dispositif électronique (Dev) selon la revendication 8, comprenant un substrat semiconducteur (Sub) intégrant au moins un circuit (Crct) électronique juxtaposé à la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore. Dispositif électronique selon la revendication 9, dans lequel la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore est assemblée au substrat semiconducteur (Sub) par collage direct. Dispositif électronique (Dev) selon la revendication 8, comprenant un transistor (Tr) configuré pour comprendre un canal se formant dans la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore. Procédé de fabrication d’une structure pour applications microélectroniques, comprenant les étapes de : - fournir une couche (3C-SiC lay ) de carbure de silicium de polytype 3C présentant une surface plane; et - faire croître une couche cristalline d’arséniure de bore (BAs lay ) sur la couche (3C-SiC lay ) de carbure de silicium, la couche (3C-SiC lay ) de carbure de silicium et la couche cristalline d’arséniure de bore (BAs lay ) présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans un plan d’extension parallèle à la surface plane de la couche de carbure de silicium. Procédé selon la revendication 12, comprenant en outre la formation d’une couche de détachement (Imp, vdW lay ) et le détachement, au niveau de la couche de détachement, d’au moins une partie (BAs lay , BAs splt.lay ) de la couche cristalline d’arséniure de bore (BAs lay ) vis-à-vis d’au moins une partie de la couche (3C-SiC lay ) de carbure de silicium. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement (Imp) comprend une étape d’introduction d’une espèce légère dans la couche de carbure de silicium de manière à y définir un plan (Frgl SiC ) de fragilisation avant l’étape de croissance de la couche cristalline d’arséniure de bore, puis un traitement thermique de fracture de la couche de carbure de silicium en deux parties au niveau du plan de fragilisation. Procédé de fabrication selon la revendication 14, dans lequel l’étape de croissance de la couche cristalline d’arséniure de bore (BAs lay ) sur la couche (3C-SiC lay ) de carbure de silicium est mise en œuvre à une température inférieure à 850°C. Procédé de fabrication selon la revendication 14 ou 15, dans lequel on fait croître la couche cristalline d’arséniure de bore jusqu’à une épaisseur comprise entre 100 µm et 2000 µm. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement (Imp) comprend une étape d’introduction d’une espèce légère dans la couche cristalline d’arséniure de bore de manière à y définir un plan (Frgl BAs ) de fragilisation, puis un traitement thermique de fracture de la couche de d’arséniure de bore en deux parties au niveau de ce plan de fragilisation. Procédé de fabrication selon la revendication 17, dans lequel on fait croître la couche cristalline d’arséniure de bore jusqu’à une épaisseur comprise entre 0,5 µm et 5 µm. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement comprend une étape de recouvrir le substrat de carbure de silicium d’une couche (vdW lay ) de matériau de van der Waals avant l’étape de faire croître la couche cristalline d’arséniure de bore. Procédé selon la revendication 19 dans laquelle la couche de matériau de van der Waals comprend une couche de graphène. Procédé selon la revendication 19 ou 20, comprenant en outre une étape de détachement de la couche d’arséniure de bore (BAs lay ) de la couche (3C-SiC lay ) de carbure de silicium par traction appliquée sur un support intermédiaire (Temp Sprt ) attaché à la couche d’arséniure de bore. Procédé de fabrication d’un circuit microélectronique, comprenant le procédé de fabrication d’une structure pour applications microélectroniques selon la revendication 12, et comportant en outre les étapes de : - assembler la couche cristalline d’arséniure de bore à un substrat semiconducteur (Sub) sur lequel est intégrée une pluralité de circuits électroniques (Crct) ; et - une étape de séparation des circuits électroniques les uns des autres après l’étape d’assemblage.