Brevet FR3146232A1 — publié le 20240830

Selon un mode de réalisation, la cellule mémoire (CEL) comprend une diode PIN (DPIN) à trois contacts (CT1, CT2, CT3). On applique une tension de claquage (HV) pour claquer un oxyde de grille disposé entre une région de la diode PIN et une région substrat et on détermine l’état claqué ou non de l’oxyde de grille en appliquant une tension de lecture entre l’anode et la cathode de la diode et en déterminant la valeur du courant correspondant circulant dans la diode Figure pour l’abrégé : Fig 10 Cellule mémoire à programmation unique et procédé de gestion de l’état logique de la cellule mémoire Des modes de mise en œuvre et de réalisation de l’invention concernent les cellules mémoires non volatiles du type à programmation unique, connu par l’homme du métier sous l’acronyme anglosaxon « OTP » (« One Time Programmable »). Classiquement une cellule mémoire du type à programmation unique fonctionne comme un fusible ou un anti-fusible dont on modifie l’état de façon irréversible, par exemple par claquage d’un diélectrique, en appliquant une tension de programmation élevée, ou tension de claquage, à la cellule mémoire, de façon que la cellule mémoire passe d’un état non conducteur à un état conducteur, ce qui revient à changer sa résistance. Par exemple, une cellule mémoire du type à programmation unique sous forme d’un anti-fusible comprend généralement un condensateur possédant une couche de diélectrique entre ses deux électrodes. Ce condensateur peut être formé par un transistor MOS dont la source et le drain sont reliés. Selon la tension de programmation appliquée et le temps de programmation, on peut obtenir un canal conducteur qui traverse complètement la couche de diélectrique du condensateur, phénomène connu par l’homme du métier sous le terme anglosaxon « Hard Breakdown ». La couche diélectrique est alors dite (électriquement) « claquée ». En conséquence, ce canal conducteur change définitivement l’état du condensateur qui passe de non conducteur à conducteur, autrement dit la résistance de la cellule mémoire. La valeur logique de la cellule mémoire par exemple égale initialement à « 0 » devient alors « 1 » lorsque le canal conducteur créé traverse complètement la couche de diélectrique du condensateur. Habituellement, une structure anti-fusible comprend un premier transistor MOS ayant un oxyde de grille fin, monté en condensateur, de façon à permettre le claquage de cet oxyde, ainsi qu’un deuxième transistor ayant un oxyde de grille plus épais destiné à gérer le claquage de l’oxyde du premier transistor et lire la structure de façon à déterminer son état logique. Cependant une telle structure de cellule-mémoire OTP utilise deux transistors ce qui est préjudiciable du point encombrement sur silicium. Il existe par conséquent un besoin de proposer une cellule-mémoire OTP plus compacte. Selon un aspect il est proposé un dispositif intégré de mémoire comprenant une cellule mémoire programmable une fois. Cette cellule mémoire comporte -un premier barreau semiconducteur possédant une face inférieure et une face supérieure opposée à la face inférieure, -une première région électriquement isolante, par exemple une fine couche diélectrique située entre une première zone de la face inférieure du barreau et une région semiconductrice, par exemple une zone active de substrat, -une deuxième région électriquement isolante, par exemple une couche diélectrique comportant un empilement du type dioxyde de silicium- nitrure de silicium-dioxyde de silicium (connu par l’homme du métier sous l’acronyme anglosaxon ONO), plus épaisse que la première région isolante et située entre une deuxième zone de la face inférieure et ladite région semiconductrice. La cellule mémoire possède un premier état logique en présence d’une première région isolante non électriquement claquée et un deuxième état logique en présence d’une première région isolante électriquement claquée. Le dispositif intégré de mémoire comprend également -des premiers moyens configurés pour appliquer une différence de potentiel de claquage entre la région semiconductrice et le barreau semiconducteur de façon à claquer la première région isolante, et -des deuxièmes moyens configurés pour appliquer une tension de lecture entre deux emplacements de la face supérieure du barreau de silicium et pour déterminer la valeur du courant circulant entre les deux emplacements de façon à déterminer l’état logique de la cellule mémoire. La cellule-mémoire comporte ainsi par exemple au moins -un premier contact électriquement conducteur, -un deuxième contact électriquement conducteur, et -un troisième contact électriquement conducteur, -les premiers moyens étant configurés pour appliquer la différence de potentiel de claquage entre le troisième contact et le premier ou le deuxième contact et -les deux moyens étant configurés pour appliquer la tension de lecture et déterminer la valeur dudit courant entre le premier contact et le deuxième contact. Selon une variante possible, le premier barreau semiconducteur peut avoir un unique type de conductivité, de préférence opposé au type de conductivité de la région semiconductrice. Le premier barreau a par exemple le type de conductivité P. Un tel barreau forme alors un élément résistif. Le premier barreau chevauche une partie de la région semiconductrice, par exemple une région de substrat pour permettre le claquage de l’oxyde situé entre cette partie chevauchante et la région semiconductrice de substrat. Et on utilise le même barreau pour déterminer l’état logique de la cellule mémoire. On obtient donc une cellule mémoire OTP ayant un encombrement réduit par rapport à une cellule mémoire de l’art antérieur à deux transistors. Selon une autre variante possible le premier barreau peut comprendre une diode PIN. Une diode PIN (pour « Positive Intrinsic Negative » en anglais) est une diode comprenant une région de polysilicium intrinsèque, c’est-à-dire non dopée, intercalée entre deux régions respectivement dopées de type P (région d’anode) et de type N (région de cathode). La première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de polysilicium intrinsèque, ou de la région d’anode ou de la région de cathode en fonction du mode de réalisation envisagé. Les premiers moyens sont configurés pour appliquer la différence de potentiel de claquage entre la région semiconductrice et la région d’anode et/ou la région de cathode (en fonction du mode de réalisation envisagé), et les deuxièmes moyens sont configurés pour appliquer la tension de lecture entre un emplacement de la face supérieure de la région d’anode et un emplacement de la face supérieure de la région de cathode. Ainsi là encore le barreau comportant la diode PIN chevauche une partie de la région semiconductrice, par exemple une région de substrat pour permettre le claquage de l’oxyde situé entre cette partie chevauchante et la région semiconductrice de substrat. Et on utilise également le même barreau pour déterminer l’état logique de la cellule mémoire. On obtient donc également un encombrement réduit. En outre l’utilisation d’une diode PIN est plus avantageuse que l’utilisation d’un barreau résistif comme mentionné ci-avant. En effet la diode PIN est lue en direct et délivre un premier courant direct (« forward current ») lorsque la première région isolante n’est pas claquée, correspondant à un premier état logique de la cellule mémoire. La diode PIN délivre un deuxième courant direct lorsque la première région isolante est claquée, correspondant à un deuxième état logique. Et ce deuxième courant direct est très largement inférieur, par exemple de 5 décades, au premier courant direct car la diode PIN n’est plus opérationnelle. L’utilisation d’une diode PIN permet donc de faire aisément la distinction entre les deux états logiques de la cellule-mémoire. Plusieurs modes de réalisations de cette autre variante utilisant une diode PIN sont possibles. Ainsi selon un mode de réalisation, la région semiconductrice comprend une région semiconductrice de substrat, la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région d’anode et la deuxième zone de la face inférieure de la diode PIN est située à côté de la première zone et comprend le reste de la face inférieure de la diode PIN, la première région isolante comprend une couche isolante, par exemple un film de dioxyde de silicium, et la deuxième région isolante comprend une tranchée isolante peu profonde (STI : Shallow Trench Isolation) s’étendant à côté de cette couche isolante sous la deuxième zone de la face inférieure de la diode PIN. Ainsi dans ce mode de réalisation c’est la région d’anode qui chevauche la région semiconductrice de substrat. Selon un autre mode de réalisation possible, la région semiconductrice comprend une région semiconductrice de substrat, la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de cathode et la deuxième zone de la face inférieure de la diode PIN est située à côté de la première zone et comprend le reste de la face inférieure de la diode PIN, la première région isolante comprend une couche isolante, et la deuxième région isolante comprend une tranchée isolante peu profonde s’étendant à côté de cette couche isolante sous la deuxième zone de la face inférieure de la diode PIN. Dans ce mode de réalisation, c’est la région de cathode qui chevauche la région semiconductrice de substrat. L’inventeur a néanmoins observé qu’il était plus efficace pour distinguer lors de la lecture le premier courant direct (oxyde non claqué) du deuxième courant direct (oxyde claqué) que ce soit la région d’anode qui chevauche la région de substrat. Quel que soit le mode de réalisation, la région semiconductrice de substrat a de préférence un type de conductivité opposé au type de conductivité de la région d’anode. Selon encore un mode de réalisation possible, la région semiconductrice comprend un deuxième barreau semiconducteur situé entre la face inférieure de la diode PIN et une troisième région électriquement isolante, la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de polysilicium intrinsèque et la deuxième zone de la face inférieure de la diode PIN est située de part et d’autre de la première zone, la première région isolante comporte une première couche isolante et la deuxième région isolante comporte une deuxième couche isolante plus épaisse que la première couche isolante. Ainsi dans ce mode de réalisation, l’oxyde destiné à être claqué se situe entre la région semiconductrice intrinsèque et le deuxième barreau semiconducteur sur lequel repose la diode PIN. La troisième région isolante comporte par exemple une tranchée isolante peu profonde. Le deuxième barreau a de préférence un type de conductivité opposé à celui de la région d’anode. Selon encore un autre mode de réalisation possible de cette autre variante, compatible avec la fabrication de cellules-mémoire non volatiles à grilles flottantes et transistors de sélection enterrés dans la substrat, la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de polysilicium intrinsèque et la deuxième zone de la face inférieure de la diode PIN est située de part et d’autre de la première zone, la première région isolante comporte une première couche isolante, par exemple une couche de dioxyde de silicium et la deuxième région isolante comporte une deuxième couche isolante, par exemple un empilement dioxyde de silicium- nitrure de silicium-dioxyde de silicium, plus épaisse que la première couche isolante, et la région semiconductrice comporte une tranchée semiconductrice au contact de la première couche isolante et s’étendant au travers d’une quatrième région isolante, par exemple comportant une tranchée peu profonde. La tranchée semiconductrice a de préférence un type de conductivité opposé au type de conductivité de la région d’anode. Selon un autre aspect il est proposé un procédé de gestion de l’état logique d’une cellule mémoire intégrée programmable une fois, la cellule-mémoire comportant un premier barreau semiconducteur possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante située entre une première zone de la face inférieure et une région semiconductrice, une deuxième région électriquement isolante plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, procédé dans lequel on confère à la cellule mémoire un premier état logique en présence d’une première région isolante non électriquement claquée et un deuxième état logique en présence d’une première région isolante électriquement claquée, et on claque la première région isolante par application d’une différence de potentiel de claquage entre la région semiconductrice et le barreau semiconducteur. Selon un autre aspect il est proposé un procédé de gestion de l’état logique d’une cellule mémoire intégrée programmable une fois, la cellule-mémoire comportant un premier barreau semiconducteur possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante située entre une première zone de la face inférieure et une région semiconductrice, une deuxième région électriquement isolante plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, procédé dans lequel on confère à la cellule mémoire un premier état logique en présence d’une première région isolante non électriquement claquée et un deuxième état logique en présence d’une première région isolante électriquement claquée, et on détermine l’état logique de la cellule mémoire par application d’une tension de lecture entre deux emplacements de la face supérieure du barreau de silicium et détermination de la valeur du courant circulant entre les deux emplacements. Selon un mode de mise en œuvre, dans lequel le premier barreau comprenant une diode PIN comportant une région de polysilicium intrinsèque entre une région d’anode et une région de cathode, la première zone de la face inférieure de la diode PIN comportant au moins une partie de la face inférieure de la région de polysilicium intrinsèque, ou de la région d’anode et/ou de la région de cathode, on applique la différence de potentiel de claquage entre la région semiconductrice et la région d’anode et/ou la région de cathode, et on applique la tension de lecture entre un emplacement de la face supérieure de la région d’anode et un emplacement de la face supérieure de la région de cathode. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : ; ; ; ; ; ; ; ; ; ; ; ; et illustrent des modes de réalisation et de mise en œuvre de l’invention. Sur la , la référence DIS désigne un dispositif intégré de mémoire comprenant ici une cellule mémoire programmable une fois CEL (dite cellule « OTP »). Comme on le verra plus en détails ci-après, cette cellule mémoire CEL comporte une première région électriquement isolante destinée à être claquée ou non, la cellule mémoire CEL ayant un premier état logique en présence d’une première région isolante non claquée et un deuxième état logique en présence d’une première région isolante claquée. Le dispositif de mémoire DIS comporte également des premiers moyens MT1 de structure classique et connue en soi, configurés pour appliquer une différence de potentiel de claquage HV sur la cellule CEL de façon à claquer cette première région isolante si l’on souhaite conférer le deuxième état logique à la cellule CEL. Le dispositif DIS comporte également des deuxièmes moyens MT2, également de structure classique et connue en soi, configurés pour appliquer une tension de lecture RV entre deux emplacements de la cellule mémoire de façon à déterminer la valeur du courant IRV circulant entre ces deux emplacements et déterminer ainsi l’état logique de la cellule mémoire. Comme illustré sur la , le dispositif mémoire DIS peut comporter un plan-mémoire PM comportant une matrice de cellules mémoires CELi,j arrangée en lignes et en colonnes. Ainsi, chaque cellule mémoire CELi,j est connectée sur une ligne de mots WL pour recevoir la tension de lecture RV. La cellule mémoire CELi,j est également connectée sur une ligne de bits BL sur laquelle va circuler le courant de lecture IRV. Les deuxièmes moyens MT2 comportent par conséquent un circuit CTR2 connecté sur la ligne de mots WL, de structure classique et connue en soi, et destiné à délivrer la tension de lecture RV. Par ailleurs, les deuxièmes moyens MT2 comportent par exemple un amplificateur de lecture SA2 de structure classique et connue en soi permettant la détermination de la valeur du courant de lecture IRV. On se réfère maintenant plus particulièrement aux figures 3 à 10 pour décrire plusieurs modes de réalisation d’une première variante. Dans cette première variante, la cellule mémoire CEL comporte une diode PIN référencée DPIN schématiquement illustrée sur la . Plus particulièrement, cette diode PIN DPIN est une diode à trois contacts. Un premier contact CT1, connecté à la région d’anode est connecté à la ligne de mots WL. Un deuxième contact CT2, connecté à la région de cathode est connecté sur la ligne de bits BL tandis qu’un troisième contact CT3 est destiné à recevoir la tension de claquage HV. Si l’on se réfère maintenant plus particulièrement à la , on voit que la cellule mémoire programmable une fois CEL comporte un premier barreau semiconducteur BR1, par exemple en silicium, possédant une face inférieure FI et une face supérieure FS opposée à la face inférieure. Ce premier barreau comprend ici la diode PIN DPIN comportant une région de polysilicium intrinsèque RINT entre la région d’anode RAN et la région de cathode RCAT. La région de polysilicium intrinsèque RINT a par exemple une concentration de dopants inférieure à 10 15 atomes/cm3. La région d’anode RAN dopée P+ a par exemple une concentration de dopants de l’ordre de 10 20 atomes/cm3. La région de cathode, dopée N+ a par exemple également une concentration de dopants de l’ordre de 10 20 atomes/cm3. La face inférieure FI du premier barreau comporte une première zone FIZ1 comportant au moins une partie de la face inférieure de la région d’anode RAN. Une première région isolante RIS1, formée ici d’une fine couche de dioxyde de silicium ayant par exemple une épaisseur de l’ordre de la vingtaine d’Angström, est située entre la première zone FIZ1 et une région semiconductrice de substrat SB ayant par exemple un type de conductivité N. Cette région semiconductrice de substrat peut être le substrat lui-même ou bien un caisson (« well » en anglais) dopé N dans un substrat de type P. La cellule mémoire CEL comporte par ailleurs une deuxième région électriquement isolante RIS2, ici une tranchée peu profonde connue par l’homme du métier sous l’acronyme anglo-saxon STI (Shallow Trench Isolation) située entre une deuxième zone FIZ2 de la face inférieure FI de la diode PIN et la région semiconductrice de substrat SB. Cette deuxième zone FIZ2 de la face inférieure de la diode PIN est située à côté de la première zone FIZ1 et comprend le reste de la face inférieure de la diode PIN. La tranchée isolante peu profonde RIS2 s’étend à côté de la première région isolante RIS1. Le premier barreau BR1 comporte également sur ses flancs des espaceurs isolants ESP de structure classique et connue en soi. La face supérieure FS du premier barreau comporte, au-dessus de la région d’anode RAN une couche de siliciure de métal ZS, par exemple en CoSi 2 ainsi que le premier contact électriquement conducteur CT1, par exemple en cuivre ou en tungstène, venant contacter la zone siliciurée ZS. De même, la face supérieure FS du premier barreau comporte au-dessus de la région de cathode également une zone de siliciure de métal ZS, par exemple également en CoSi 2 , ainsi que le deuxième contact électriquement conducteur CT2 venant contacter cette zone siliciurée ZS. Le reste de la face supérieure FS du premier barreau est recouvert d’une couche de protection référencée Siprot destinée, lors de la fabrication de la cellule mémoire, à protéger la partie sous-jacente de la face supérieure du barreau de la siliciuration. Cette couche de protection comporte par exemple du dioxyde de silicium ou bien un empilement d’une couche de dioxyde de silicium surmontée de nitrure de silicium. La cellule CEL comporte également au sein de la région de substrat SB, une zone surdopée ZSP, ayant le type de conductivité P et par exemple une concentration de dopants de l’ordre de 10 20 atomes/cm3, recouverte d’une zone de siliciure de métal ZS, ainsi que le troisième contact électriquement conducteur CT3 venant contacter cette zone siliciurée ZS. On peut également prévoir, à côté de cette zone surdopée ZSP, une région isolante RIS 10 par exemple du type tranchée peu profonde, de façon à l’isoler électriquement d’autres composants du circuit intégré. Comme on le verra plus en détails ci-après, on va appliquer la haute tension de claquage HV entre le premier contact CT1 et le troisième contact CT3, par exemple en mettant la tension HV sur l’un de ces deux contacts et la masse sur l’autre. Par contre, la tension de lecture RV sera appliquée entre les deux contacts CT1 et CT2, par exemple en appliquant la tension RV sur le premier contact CT1 et la masse sur le deuxième contact CT2 de façon à polariser la diode DPIN en direct et lire le courant IRV correspondant. Bien entendu, il serait possible de placer le troisième contact CT3 à un autre endroit. Il serait ainsi par exemple possible, comme illustré sur la , de placer deux troisièmes contacts CT3 de part et d’autre de la région d’anode RAN. On se réfère maintenant plus particulièrement à la pour décrire un autre mode de réalisation d’une cellule mémoire CEL utilisant également une diode PIN DPIN. Seules les différences par rapport au mode de réalisation illustré sur la seront maintenant décrites. La cellule mémoire CEL de la comporte également un premier barreau semiconducteur BR10, par exemple en silicium, incorporant la diode PIN DPIN comportant la région d’anode RAN, la région de polysilicium intrinsèque RINT et la région de cathode RCAT. Une différence par rapport à la cellule CEL de la se situe au niveau de la localisation de la première région isolante RIS1. En effet, sur la , la première zone FIZ1 de la face inférieure de la diode PIN DPIN comporte une partie de la face inférieure de la région de cathode RCAT et la deuxième zone FIZ2 de la face inférieure de la diode PIN est située à côté de la première zone FIZ1 et comprend le reste de la face inférieure de la diode PIN DPIN. Ainsi, dans ce mode de réalisation, la première région isolante RIS1 (couche fine de dioxyde de silicium) est située entre la région de cathode et la région de substrat SB tandis que la deuxième région isolante RIS2 (par exemple du type tranchée peu profonde) est située entre le reste de la diode PIN et la région de substrat SB. En outre, ici, la région de substrat SB comporte une région ZSN fortement dopée N+ avec par exemple une concentration de dopants de l’ordre de 10 20 atomes/cm3, et le troisième contact CT3 vient contacter cette région surdopée ZSN par l’intermédiaire de la zone de siliciure de métal ZS. Une autre région isolante RIS10, est située à côté de la zone fortement dopée ZSN pour éventuellement isoler cette zone ZSN d’autres composants. Dans ce mode de réalisation, la haute tension de claquage HV est appliquée entre le deuxième contact CT2 et le troisième contact CT3. La tension de lecture RV est toujours appliquée entre le premier contact CT1 et le deuxième contact CT2. Ceci est illustré plus particulièrement sur les figures 11A et 11B. Ainsi, comme illustré sur la , pour claquer la première zone isolante RIS1 (la fine couche du type oxyde de grille) les premiers moyens MT1 appliquent la tension de claquage HV, par exemple de l’ordre 7,5 volts pendant une durée de l’ordre de 100 microsecondes, soit entre le premier contact CT1 et le troisième contact CT3, soit entre le deuxième contact CT2 et le troisième contact CT3. Par exemple, on peut appliquer la tension HV sur l’un ou l’autre des contacts CT1 et CT2 et la masse sur le troisième contact CT3 (étape ST110). Ceci résulte dans l’étape ST111 en le claquage de la première région isolante RIS1. Il en résulte alors que la diode DPIN n’est plus opérationnelle. La détermination de l’état logique de la cellule mémoire CEL est plus particulièrement illustrée sur la . Ainsi, les deuxièmes moyens MT2 appliquent la tension de lecture RV dans l’étape ST112 entre le premier contact CT1 et le premier contact CT2 de façon à lire la diode en direct. Cette tension de lecture peut être de l’ordre de 1 volt. Dans l’étape ST113, l’amplificateur de lecture SA2 détermine la valeur du courant IRV résultant de l’application de la tension de lecture RV. On obtient alors deux valeurs possibles de courant IRV1 et IRV2, la valeur du courant IRV1 étant supérieure à la valeur du courant IRV2. Si le courant IRV1 est détecté, cela signifie que la cellule mémoire CEL a le premier état logique ETL1 correspondant à la première région isolante RIS1 (oxyde de grille) non claquée. Par contre, si c’est le courant IRV2 qui est détecté, alors cela correspond à un deuxième état logique ETL2 de la cellule mémoire CEL correspondant à la première région isolante RIS1 claquée. Si l’on se réfère maintenant plus particulièrement à la qui illustre l’évolution du courant de lecture IRV en fonction de la tension de lecture RV appliquée sur l’anode de la diode PIN, on voit que le courant IRV suit la courbe CV1 lorsque la diode PIN est opérationnelle c’est-à-dire avec un oxyde de grille RIS1 non claqué. Plus précisément, la courbe CV1 qui correspond à l’évolution du courant IRV1, décroît depuis une valeur initiale supérieure à 10 picoampères jusqu’à atteindre une valeur de l’ordre de 1 picoampère puis, lorsque la diode devient passante, le courant IRV1 croît brutalement pour atteindre une valeur de l’ordre de 10 microampères aux alentours d’une tension de lecture RV de l’ordre de 1 volt. Par contre, si l’oxyde de grille RIS1 est claqué, alors, la diode n’est plus opérationnelle et le courant IRV2 suit la courbe CV2 dans le cadre du mode de réalisation de la ou bien la courbe CV3 dans le cadre du mode de réalisation de la . On voit donc qu’il y a une différence importante entre la valeur du courant IRV1 et la valeur du courant IRV2 ce qui permet d’avoir une sélection aisée entre les deux états logiques. On voit également que la localisation de l’oxyde de grille RIS1 sous la région d’anode est plus efficace que la localisation de l’oxyde de grille RIS1 sous la région de cathode, car dans la première localisation la différence entre les valeurs IRV1 et IRV2 est plus importante que dans la deuxième localisation. On se réfère maintenant plus particulièrement à la pour illustrer un autre mode de réalisation de la cellule mémoire CEL utilisant également un barreau BR1, par exemple en silicium, comportant une diode PIN DPIN. Là encore, seules les différences entre la et la seront maintenant décrites. A la différence du mode de réalisation de la , la diode PIN DPIN repose ici par l’intermédiaire des régions isolantes RIS1 et RIS2 sur un deuxième barreau semiconducteur BR2, par exemple en silicium ayant le type de conductivité N, ce deuxième barreau reposant lui-même sur une troisième région isolante RIS3, par exemple du type tranchée peu profonde, ménagée au sein d’un substrat SB ayant par exemple le type de conductivité N. La première zone FIZ1 de la face inférieure de la diode PIN comporte cette fois-ci une partie de la face inférieure de la région de polysilicium intrinsèque RINT et la deuxième zone FIZ2 de la face inférieure de la diode PIN est située de part et d’autre de la première zone FIS1. La première région isolante RIS1 comporte une première couche isolante du type oxyde de grille tandis que la deuxième région isolante RIS2 comporte une deuxième couche isolante plus épaisse que la première couche isolante, et formée ici d’un empilement de dioxyde de silicium 10, de nitrure de silicium 11 et de dioxyde de silicium 12. Le troisième contact CT3 est connecté sur un bord du deuxième barreau BR2 par l’intermédiaire d’une zone siliciurée ZS. La mise en œuvre du claquage éventuel de la zone RIS1 ainsi que la détermination de l’état logique de la cellule mémoire CEL, décrites en référence aux figures 11A et 11B, s’appliquent également pour ce mode de réalisation de la . La et la , qui est une vue en coupe selon la ligne IX - IX de la , illustrent encore un autre mode de réalisation de la cellule mémoire CEL utilisant une diode PIN DPIN. Par rapport au mode de réalisation de la , la région semiconductrice sur laquelle vient se connecter le troisième contact CT3 est cette fois-ci, non plus le deuxième barreau BR2 de la mais une tranchée semiconductrice TRN s’étendant sous la première région isolante RIS1 au travers d’une quatrième tranchée isolante RIS4 par exemple du type tranchée peu profonde. Cette tranchée semiconductrice TRN, par exemple en silicium fortement dopée de type N avec par exemple une concentration de dopants de l’ordre de 10 20 atomes/cm3, est également isolée du substrat sous-jacent SB par une enveloppe électriquement isolante RIS5. Dans ce mode de réalisation, bien que l’on eût pu ne prévoir qu’un seul troisième contact CT3, on peut, comme illustré sur la , en prévoir deux situés de part et d’autre de la région semiconductrice intrinsèque RINT de la diode PIN. Il convient de noter que sur les figures 7 à 9, la région Siprot ainsi que les espaceurs ESP n’ont pas été représentés à des fins de simplification de ces figures, mais bien entendu cette région et ces espaceurs sont présents sur le barreau BR1 d’une façon analogue à leur présence sur le barreau BR1 de la . On se réfère maintenant plus particulièrement à la pour illustrer encore un autre mode de réalisation d’une cellule mémoire CEL. Dans ce mode de réalisation, on n’utilise plus de diode PIN à trois contacts mais un premier barreau BR100 semiconducteur, par exemple en silicium, ayant un type de conductivité uniforme, par exemple de type de conductivité P+ avec une concentration de dopants de l’ordre de 10 20 atomes/cm3. Mise à part cette différence, la structure de la cellule CEL de la est analogue à celle de la . Le claquage de la première région isolante RIS1 s’effectue par application par exemple de la haute tension HV entre le premier contact CT1 et le troisième contact CT3 et la lecture du courant IRV s’effectue après application de la tension de lecture RV entre les contacts CT1 et CT2. Le barreau BR100 est un barreau résistif. Le mode de réalisation de la est certes plus simple à réaliser que les modes de réalisation utilisant une diode PIN. Si la première région RIS1 n’est pas claquée, la résistance entre les deux contacts CT1 et CT2 a une première valeur résistive. Par contre, si la première région isolante RIS1 est claquée, la résistance entre les deux contacts CT1 et CT2 a une valeur plus importante que la valeur résistive du barreau BR100. Par conséquent, si la première région isolante RIS1 n’est pas claquée, la valeur du courant IRV sera plus élevée que celle du courant IRV en présence d’une région RIS1 claquée. Cela étant, la différence entre ces deux valeurs est plus faible que dans le cas de l’utilisation d’une diode PIN. Ainsi ce mode de réalisation est moins efficace en termes de sélection de l’état logique de la cellule mémoire CEL que les modes de réalisation utilisant une diode PIN. L’invention n’est pas limitée aux modes de réalisation et de mise en œuvre qui viennent d’être décrits. Ainsi il est possible comme illustré sur la de combiner les modes de réalisation des figures 3 et 5. Plus précisément, la région semiconductrice comprend une région semiconductrice de substrat SB et la première zone FIZ1 de la face inférieure de la diode PIN DPIN comporte au moins une partie de la face inférieure de la région d’anode RAN et au moins une partie de la face inférieure de la région de cathode RCAT. La deuxième zone FIZ2 de la face inférieure de la diode PIN est située entre ladite au moins une partie de la face inférieure de la région d’anode RAN et ladite au moins une partie de la face inférieure de la région de cathode RCAT et comprend le reste de la face inférieure FI de la diode PIN. La deuxième région isolante RIS2 comprend une tranchée isolante peu profonde s’étendant sous la deuxième zone FIZ2 de la face inférieure de la diode PIN. La première région isolante RIS1 comprend deux couches isolantes, par exemple des couches diélectriques du type oxyde de grille, respectivement situées de part et d’autre de la tranchée isolante peu profonde RIS2. La cellule CEL comporte un troisième contact CT3 venant contacter la zone siliciurée ZS recouvrant la zone surdopée ZSP au sein de la région de substrat SB et un autre troisième contact CT3 venant contacter la zone siliciurée ZS recouvrant la zone surdopée ZSN également au sein de la région de substrat SB. Dans ce mode de réalisation, la haute tension de claquage HV peut être appliquée - a) soit uniquement entre le premier contact CT1 et le troisième contact CT3, - b) soit uniquement entre le deuxième contact CT2 et l’autre troisième contact CT3, - c) soit à la fois entre le premier contact CT1 et le troisième contact CT3 et entre le deuxième contact CT2 et l’autre troisième contact CT3 et ce successivement ou simultanément. Le cas c) aide à mieux différentier les deux états logiques de la cellule-mémoire correspondant aux états « claqué » et « non claqué » de la première région isolante RIS1. La tension de lecture RV est toujours appliquée entre le premier contact CT1 et le deuxième contact CT2. Dispositif intégré de mémoire comprenant -une cellule mémoire programmable une fois (CEL) comportant un premier barreau semiconducteur (BR1) possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante (RIS1) située entre une première zone de la face inférieure et une région semiconductrice (SB), une deuxième région électriquement isolante (RIS2) plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, la cellule mémoire possédant un premier état logique en présence d’une première région isolante non électriquement claquée et un deuxième état logique en présence d’une première région isolante électriquement claquée, -des premiers moyens (MT1) configurés pour appliquer une différence de potentiel de claquage entre la région semiconductrice et le premier barreau semiconducteur de façon à claquer la première région isolante, et -des deuxièmes moyens (MT2) configurés pour appliquer une tension de lecture entre deux emplacements de la face supérieure du barreau de silicium et pour déterminer la valeur du courant circulant entre les deux emplacements de façon à déterminer l’état logique de la cellule mémoire. Dispositif selon la revendication 1, dans lequel la cellule-mémoire (CEL) comporte au moins un premier contact électriquement conducteur (CT1), un deuxième contact électriquement conducteur (CT2) et un troisième contact électriquement conducteur (CT3), les premiers moyens (MT1) étant configurés pour appliquer la différence de potentiel de claquage entre le troisième contact et le premier ou le deuxième contact et les deux moyens (MT2) état configurés pour appliquer la tension de lecture et déterminer la valeur dudit courant entre le premier contact (CT1) et le deuxième contact (CT2). Dispositif selon la revendication 1 ou 2, dans lequel le premier barreau comprend une diode PIN (DPIN) comportant une région de polysilicium intrinsèque entre une région d’anode et une région de cathode, la première zone de la face inférieure de la diode PIN comportant au moins une partie de la face inférieure de la région de polysilicium intrinsèque, ou de la région d’anode ou de la région de cathode, les premiers moyens (MT1) sont configurés pour appliquer la différence de potentiel de claquage entre la région semiconductrice (SB) et la région d’anode (RAN) et/ou la région de cathode (RCAT), et les deuxièmes moyens (MT2) sont configurés pour appliquer la tension de lecture entre un emplacement de la face supérieure de la région d’anode et un emplacement de la face supérieure de la région de cathode. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend une région semiconductrice de substrat (SB), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région d’anode (RAN) et la deuxième zone de la face inférieure de la diode PIN est située à côté de la première zone et comprend le reste de la face inférieure de la diode PIN, la première région isolante (RIS1) comprend une couche isolante, et la deuxième région isolante (RIS2) comprend une tranchée isolante peu profonde s’étendant à côté de cette couche isolante sous la deuxième zone de la face inférieure de la diode PIN. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend une région semiconductrice de substrat (SB), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de cathode (RCAT) et la deuxième zone de la face inférieure de la diode PIN est située à côté de la première zone et comprend le reste de la face inférieure de la diode PIN, la première région isolante comprend une couche isolante, et la deuxième région isolante comprend une tranchée isolante peu profonde s’étendant à côté de cette couche isolante sous la deuxième zone de la face inférieure de la diode PIN. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend une région semiconductrice de substrat (SB), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région d’anode (RAN) et au moins une partie de la face inférieure de la région de cathode (RCAT), et la deuxième zone de la face inférieure de la diode PIN est située entre ladite au moins une partie de la face inférieure de la région d’anode (RAN) et ladite au moins une partie de la face inférieure de la région de cathode (RCAT) et comprend le reste de la face inférieure de la diode PIN, la deuxième région isolante (RIS2) comprend une tranchée isolante peu profonde s’étendant sous la deuxième zone de la face inférieure de la diode PIN et la première région isolante (RIS1) comprend deux couches isolantes respectivement situées de part et d’autre de la tranchée isolante peu profonde. Dispositif selon la revendication 4, 5 ou 6, dans lequel la région semiconductrice de substrat (SB) a un type de conductivité opposé au type de conductivité de la région d’anode. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend un deuxième barreau semiconducteur (BR2) situé entre la face inférieure de la diode PIN et une troisième région électriquement isolante (RIS3), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de polysilicium intrinsèque (RINT) et la deuxième zone de la face inférieure de la diode PIN est située de part et d’autre de la première zone, la première région isolante comporte une première couche isolante et la deuxième région isolante comporte une deuxième couche isolante plus épaisse que la première couche isolante. Dispositif selon la revendication 8, dans lequel la troisième région isolante (RIS3) comporte une tranchée isolante peu profonde. Dispositif selon la revendication 8 ou 9, dans lequel le deuxième barreau (BR2) a un type de conductivité opposé à celui de la région d’anode. Dispositif selon la revendication 3, dans lequel la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de polysilicium intrinsèque (RINT) et la deuxième zone de la face inférieure de la diode PIN est située de part et d’autre de la première zone, la première région isolante (RIS1) comporte une première couche isolante et la deuxième région isolante comporte une deuxième couche isolante (RIS2) plus épaisse que la première couche isolante, la région semiconductrice comporte une tranchée semiconductrice (TRN) au contact de la première couche isolante et s’étendant au travers d’une quatrième région isolante (RIS4). Dispositif selon la revendication 11, dans lequel la quatrième région isolante (RIS4) comporte une tranchée peu profonde. Dispositif selon la revendication 10 ou 11, dans lequel la tranchée semiconductrice (TRN) a un type de conductivité opposé au type de conductivité de la région d’anode. Dispositif selon la revendication 1 ou 2, dans lequel le premier barreau semiconducteur (BR100) a un unique type de conductivité. Dispositif selon la revendication 14, dans lequel le type de conductivité du premier barreau (BR100) est opposé au type de conductivité de la région semiconductrice (SB). Procédé de gestion de l’état logique d’une cellule mémoire intégrée programmable une fois, la cellule-mémoire comportant un premier barreau semiconducteur (BR1) possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante située entre une première zone de la face inférieure et une région semiconductrice, une deuxième région électriquement isolante plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, procédé dans lequel on confère à la cellule mémoire un premier état logique (ETL1) en présence d’une première région isolante non électriquement claquée et un deuxième état logique (ETL2) en présence d’une première région isolante claquée, et on claque la première région isolante par application d’une différence de potentiel de claquage (HV) entre la région semiconductrice et le barreau semiconducteur. Procédé de gestion de l’état logique d’une cellule mémoire intégrée programmable une fois, la cellule-mémoire comportant un premier barreau semiconducteur (BR1) possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante située entre une première zone de la face inférieure et une région semiconductrice, une deuxième région électriquement isolante plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, procédé dans lequel on confère à la cellule mémoire un premier état logique (ETL1) en présence d’une première région isolante non électriquement claquée et un deuxième état logique (ETL2) en présence d’une première région isolante électriquement claquée, et on détermine l’état logique de la cellule mémoire par application d’une tension de lecture (RV) entre deux emplacements de la face supérieure du barreau de silicium et détermination de la valeur du courant (IRV) circulant entre les deux emplacements. Procédé selon la revendication 16 ou 17, dans lequel le premier barreau (BR1) comprenant une diode PIN comportant une région de polysilicium intrinsèque entre une région d’anode et une région de cathode, la première zone de la face inférieure de la diode PIN comportant au moins une partie de la face inférieure de la région de polysilicium intrinsèque, ou de la région d’anode et/ou de la région de cathode, on applique la différence de potentiel de claquage (HV) entre la région semiconductrice et la région d’anode et/ou la région de cathode, et on applique la tension de lecture (RV) entre un emplacement de la face supérieure de la région d’anode et un emplacement de la face supérieure de la région de cathode.