Brevet FR3144402A1 — publié le 20240628

Circuit électronique comprenant une cellule de transistors La présente description concerne un circuit électronique (40) comprenant au moins une cellule de transistors (402), chaque cellule de transistors comprenant : - une pluralité de transistors (430) disposés dans et sur un substrat semiconducteur, chaque transistor comprenant une zone active (436) ; - des premières régions d’isolation (440) localisées au moins partiellement autour des transistors et s’étendant jusqu’à une première profondeur dans le substrat semiconducteur ; - des deuxièmes régions d’isolation (442) positionnées de manière à isoler entre elles les zones actives (436) de tout ou partie des transistors de la pluralité de transistors, les deuxièmes régions d’isolation s’étendant jusqu’à une deuxième profondeur dans le substrat semiconducteur, la deuxième profondeur étant supérieure à la première profondeur. Figure pour l'abrégé : Fig. 4A Circuit électronique comprenant une cellule de transistors La présente description concerne de façon générale les circuits électroniques, et en particulier les circuits électroniques comprenant une ou plusieurs cellules de transistors, tels que les transistors à effet de champ métal oxyde semiconducteur, ou MOSFET, de l'anglais "Metal Oxide Semiconductor Field Effect Transistor". Une mémoire EEPROM est typiquement composée d’un plan mémoire organisé en rangées et en colonnes de mots mémoire, chaque mot mémoire comportant des cellules mémoire. Une mémoire EEPROM comprend en outre généralement des circuits de pilotage adaptés pour réaliser des opérations, par exemple en écriture et/ou lecture, dans les cellules mémoire du plan mémoire. Une cellule mémoire EEPROM comprend typiquement une cellule de transistors incluant un transistor d’état comportant une grille flottante surmontée par une grille de commande, et un transistor de sélection connecté en série avec le transistor d'état pour pouvoir lui transmettre une tension, par exemple transmettre une tension à la région de drain dudit transistor d’état. Une mémoire EEPROM comprend en outre généralement des circuits de commutation des grilles de commande des transistors d’état. Un circuit de commutation comporte généralement une ou plusieurs cellules de transistors de commutation. Un transistor de commutation est adapté à transmettre une tension à la grille de commande du transistor d’état d’une cellule mémoire, et peut être désigné par le terme "CG Switch", pour "control gate switch" en anglais. Par exemple, un circuit de commutation est prévu pour chaque mot mémoire. Les circuits de commutation peuvent être intégrés dans le plan mémoire, par exemple entre des mots mémoire. Habituellement, une écriture de cellule mémoire comprend un effacement suivi d'une programmation. Au cours de l'effacement, une haute tension positive d'effacement est appliquée sur la grille de commande du transistor d'état et une tension sensiblement nulle est appliquée sur la région de drain du transistor d’état, de manière à injecter par effet Fowler-Nordheim une charge d'électrons de la région de drain vers la grille flottante. La région de source du transistor d’état est, par exemple, mise à la masse. Au cours de la programmation, une haute tension positive de programmation est appliquée sur la région de drain du transistor d'état, par exemple à travers le transistor de sélection, et une tension sensiblement nulle est appliquée est sur la grille de commande, de manière à extraire par effet Fowler-Nordheim la charge d'électrons potentiellement stockée dans la grille flottante. La haute tension de programmation appliquée à la région de drain via le transistor de sélection, et/ou la haute tension d’effacement appliquée à la grille de commande via le transistor de commutation, est, par exemple, comprise entre environ 10 et 20 V, par exemple de l'ordre de 13 V, ou de l’ordre de 15 V. Ainsi, le transistor de commutation et le transistor de sélection doivent être suffisamment robustes pour transmettre cette haute tension, ce qui est peut être une cause de l'encombrement des cellules mémoire et/ou des circuits de commutation. Or, un objectif dans le domaine des mémoires EEPROM peut être au contraire de réduire la surface des cellules mémoire. Cependant, il existe généralement une limite dans la réduction de la surface des cellules mémoire, en particulier dans la réduction des surfaces des transistors des cellules mémoire, surtout avec les hautes tensions appliquées. Dans les mémoires EEPROM, des cellules mémoire plus petites, comprenant par exemple des transistors haute tension plus compacts, peuvent rendre les circuits de pilotage, en particulier les circuits de commutation, plus complexes, et augmenter leurs surfaces, ce qui peut annuler le bénéfice de la réduction de taille des cellules mémoires. Par exemple, des techniques dites de tension partagée, utilisant une combinaison de potentiels positifs et négatifs pour générer des tensions de programmation, permettent un rétrécissement des cellules mémoires au détriment de circuits de commutation plus complexes, du type inverseurs, nécessitant en conséquence des caissons aux dopages complémentaires, ce qui augmente la surface occupée par ces circuits. Il existe un besoin de remédier au surcoût en termes de surface pour obtenir un réel avantage sur la réduction de la taille globale et du coût des mémoires EEPROM, et ce, sans dégrader d’autres performances. Plus généralement, il existe un besoin de réduction de la surface de cellules de transistors, en particulier pour des cellules de transistors destinés à fonctionner à des hautes tensions. Des modes de réalisation de la présente description concernent notamment les cellules de transistors dont au moins certains transistors sont adaptés à fonctionner à une haute tension, typiquement supérieure ou égale à 10 volts, voire supérieure ou égale à 15 volts, et dont au moins certains transistors haute tension peuvent être positionnés à faible distance l’un de l’autre, typiquement inférieure à 1 µm. Des modes de réalisation de la présente description concernent également des mémoires non-volatiles ("NVM", pour "Non Volatile Memory" en anglais), telles que les mémoires non volatiles électriquement effaçables et programmables, connues sous l’acronyme "EEPROM" » de l’anglais "Electrically Erasable and Programmable Read Only Memory", comprenant plusieurs cellules de transistors, par exemple réalisées sur circuit intégré. Un mode de réalisation pallie tout ou partie des inconvénients des cellules de transistors connus. Un mode de réalisation prévoit un circuit électronique comprenant au moins une cellule de transistors, chaque cellule de transistors comprenant : - une pluralité de transistors disposés dans et sur un substrat semiconducteur, chaque transistor comprenant une zone active ; - des premières régions d’isolation localisées au moins partiellement autour des transistors et s’étendant jusqu’à une première profondeur dans le substrat semiconducteur ; - des deuxièmes régions d’isolation positionnées de manière à isoler entre elles les zones actives de tout ou partie des transistors de la pluralité de transistors, les deuxièmes régions d’isolation s’étendant jusqu’à une deuxième profondeur dans le substrat semiconducteur, la deuxième profondeur étant supérieure à la première profondeur. Selon un mode de réalisation, chaque cellule de transistors comprend des premiers transistors parmi la pluralité de transistors ayant des zones actives séparées par une première distance et isolées entre elles par au moins une des premières régions d’isolation, et des deuxièmes transistors parmi la pluralité de transistors ayant des zones actives séparées par une deuxième distance inférieure à la première distance et isolées entre elles par au moins une des deuxièmes régions d’isolation. Selon un mode de réalisation, la première distance est supérieure ou égale à 400 nm et/ou la deuxième distance est inférieure à 350 nm. Selon un mode de réalisation, les premières régions d’isolation sont des premières tranchées d’isolation, par exemple des tranchées d’isolation peu profondes, et les deuxièmes régions d’isolation sont des deuxièmes tranchées d’isolation, par exemple des tranchées d’isolation profondes. Selon un mode de réalisation, les deuxièmes régions d’isolation s’étendent selon une première direction sensiblement parallèle à la direction longitudinale des zones actives. Selon un mode de réalisation, le circuit électronique comprend en outre des troisièmes régions d’isolation positionnées de manière à isoler les zones actives de la pluralité de transistors par rapport à d’autres cellules de transistors, les troisièmes régions d’isolation s’étendant jusqu’à une troisième profondeur dans le substrat semiconducteur, la troisième profondeur étant supérieure à la première profondeur, par exemple sensiblement égale à la deuxième profondeur, les troisièmes régions d’isolation étant, par exemple, des tranchées d’isolation profondes. Selon un mode de réalisation, les troisièmes régions d’isolation s’étendent selon une deuxième direction sensiblement parallèle à la direction transversale des zones actives. Selon un mode de réalisation, au moins certaines parmi les premières et deuxièmes régions d’isolation entourent les zones actives de tout ou partie des transistors de la pluralité de transistors. Selon un mode de réalisation, les transistors de la pluralité de transistors sont destinés à fonctionner à des tensions supérieures ou égales à 10 volts, par exemple supérieures ou égales à 15 volts. Selon un mode de réalisation, la cellule de transistors comprend en outre une structure de grille, par exemple du type à double grille, s’étendant au-dessus des zones actives de la pluralité de transistors, entre une région de source et une région de drain de chaque zone active. Selon un mode de réalisation, les transistors de la pluralité de transistors sont des transistors MOS à canal P et/ou des transistors MOS à canal N. Selon un mode de réalisation, le circuit électronique est compris dans une mémoire non volatile, par exemple une mémoire non volatile électriquement effaçable et programmable. Selon un mode de réalisation, les transistors de la pluralité de transistors forment des transistors de commutation d’un circuit de commutation couplé à des cellules de mémoire d’une mémoire non volatile, par exemple d’une mémoire non volatile électriquement effaçable et programmable. Un mode de réalisation prévoit un procédé de fabrication d’un circuit électronique comprenant au moins une cellule de transistors, chaque cellule de transistors comprenant une pluralité de transistors formés dans et sur un substrat semiconducteur, chaque transistor comprenant une zone active, le procédé comprenant : - la formation de premières régions d’isolation localisées au moins partiellement autour des transistors et s’étendant jusqu’à une première profondeur dans le substrat semiconducteur ; et - la formation de deuxièmes régions d’isolation positionnées de manière à isoler entre elles les zones actives de tout ou partie des transistors de la pluralité de transistors, les deuxièmes régions d’isolation s’étendant jusqu’à une deuxième profondeur dans le substrat semiconducteur, la deuxième profondeur étant supérieure à la première profondeur. Selon un mode de réalisation, le procédé comprend en outre : - la formation de troisièmes régions d’isolation positionnées de manière à isoler les zones actives de la pluralité de transistors par rapport à d’autres cellules de transistors, les troisièmes régions d’isolation s’étendant jusqu’à une troisième profondeur dans le substrat semiconducteur, la troisième profondeur étant supérieure à la première profondeur, par exemple sensiblement égale à la deuxième profondeur. Les modes de réalisation suivants peuvent s’appliquer à un circuit électronique ou à un procédé de fabrication. Selon un mode de réalisation, la première profondeur est comprise entre 250 et 450 nm, par exemple entre 300 et 400 nm, et la différence entre la troisième profondeur et la première profondeur est supérieure ou égale à 100 nm, par exemple comprise entre 100 et 200 nm. Selon un mode de réalisation, la première profondeur est comprise entre 250 et 450 nm, par exemple entre 300 et 400 nm, et la différence entre la deuxième profondeur et la première profondeur est supérieure ou égale à 100 nm, par exemple comprise entre 100 et 200 nm. Un mode de réalisation prévoit un circuit intégré comprenant l’un quelconque des circuits électroniques décrits précédemment. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la est un schéma électrique simplifié représentant un détail d’un plan mémoire d’une mémoire EEPROM ; la représente, par une vue de dessus, un détail d’un plan mémoire d’une mémoire EEPROM ; la représente, par une vue de dessus, un circuit électronique comprenant une cellule de transistors de commutation couplés avec des cellules mémoire, correspondant à une portion d’un plan mémoire d’une mémoire EEPROM ; la représente, par une vue en coupe, le circuit électronique de la ; la représente, par une vue de dessus, un circuit électronique selon un mode de réalisation comprenant une cellule de transistors de commutation couplés avec des cellules mémoire, correspondant à une portion d’un plan mémoire d’une mémoire EEPROM ; la représente, par une vue en coupe AA, le circuit électronique de la ; la représente, par une vue en coupe BB, le circuit électronique de la ; la illustre des courbes représentant un courant de fuite de jonction d’un transistor en fonction d’une tension de drain appliquée, et ce pour plusieurs exemples de cellules de transistors ; et la , la , la , la et la sont des vues en coupe illustrant de façon partielle et schématique des structures obtenues à la suite d’étapes successives d'un exemple simplifié de procédé de fabrication de tranchées d’isolation d’une cellule de transistors d’un circuit électronique selon un mode de réalisation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les étapes de fabrication des cellules de transistors n'ont pas été décrites, étant réalisables avec les procédés usuels de la microélectronique. De même, tous les détails des cellules de transistors, des transistors, ainsi que des mémoires, n’ont pas été décrits, étant à la portée de la personne du métier dans le domaine de la microélectronique. En outre, les applications que peuvent avoir les circuits électroniques décrits n’ont pas toutes été données. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Lorsqu’on fait référence à une "zone active", il est fait référence à une zone semiconductrice d’un transistor, par exemple délimitée par des régions d’isolation. Une zone active comprend typiquement une région de source, une région de drain et une région de formation de canal, ou région de canal, entre la région de source et la région de drain. La zone active peut être formée dans un substrat semiconducteur ou dans un caisson formé dans un substrat semiconducteur. Lorsqu’on fait référence à une "cellule de transistors", il est fait référence à un ensemble de plusieurs transistors formés dans et sur un même substrat semiconducteur. Dans la description qui suit, une longueur (par exemple de cellule de transistors, de transistor, ou de zone active de transistor) correspond à une dimension dans une première direction, correspondant à la direction X repérée dans les figures, d’un plan principal XY. Le plan principal correspond généralement au plan principal d’un substrat semiconducteur dans et sur lequel le transistor est formé. La première direction est parallèle à la direction de conduction du transistor. Ainsi, une longueur de canal du transistor correspond sensiblement à la distance entre une région de source et une région de drain du transistor. Une largeur (par exemple de cellule de transistors, de transistor, ou de zone active de transistor) correspond à une dimension dans une deuxième direction du plan principal, orthogonale à la direction X, correspondant à la direction Y repérée dans les figures. Une épaisseur ou une profondeur correspond à une dimension dans la direction perpendiculaire au plan principal, par exemple une direction verticale, correspondant à la direction Z repérée dans les figures. Le terme "longitudinal" ou "latéral" fait référence à la direction de la longueur de transistor (direction X), et le terme "transversal" fait référence à la direction de la largeur de transistor (direction Y). Dans la description qui suit, un MOSFET peut être désigné sous le terme de transistor MOS. Un transistor NMOS est un transistor MOS à canal N, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type N. Un transistor PMOS est un transistor MOS à canal P, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type P. La est un schéma électrique simplifié représentant un détail d’un plan mémoire 10 d’une mémoire EEPROM. La représente une intersection entre une colonne COL i et deux rangées RG j , RG j - 1 du plan mémoire 10. Dans la suite, les indices "i" dans les références indiqueront l’appartenance à la colonne respective COL i , et, les indices "j" dans les références indiqueront l’appartenance à la rangée respective RG j . Un mot mémoire MW i,j , MW i,j - 1 est situé à l’intersection d’une colonne COL i et d’une rangée RG j , RG j - 1 . Chaque mot mémoire MW i,j comporte plusieurs cellules mémoires 101 (CEL i,j,1 ,CEL i,j,1 … CEL i,j,k ), comportant chacune un transistor d’état 110 et un transistor de sélection 120. Le transistor d’état 110 est adapté pour stocker une donnée binaire et comporte à cet égard une structure de grille comprenant une grille flottante 112 surmontée par une grille de commande 114, la structure de grille étant entre une région de source et une région de drain du transistor d’état. Le transistor d’état 120 comprend une structure de grille 122 entre une région de source et une région de drain. Les transistors d’état et de sélection sont par exemple des transistors de type NMOS. Chaque cellule mémoire CEL i,j,k est couplée à une ligne de bits BL k dédiée et individuelle. Par exemple, la ligne de bits s’étend dans la direction des colonnes du plan mémoire. Chaque cellule mémoire CEL i,j,k est couplée à une ligne de mots WL j qui peut être commune pour toutes les cellules d’une même rangée RG j . Par exemple, la ligne de mots s’étend dans la direction des rangées du plan mémoire. Les cellules mémoire CEL i,j,k d’un même mot mémoire MW i,j peuvent être couplées à une même ligne de source SL, qui peut être commune à d’autres mots mémoire. Le transistor d’état 110 et le transistor de sélection 120 d’une cellule mémoire 101 sont connectés en série, la région de drain du transistor d’état 110 étant, par exemple, couplée à la région de source du transistor de sélection 120. Par exemple, la région de drain du transistor de sélection 120 est couplée à la ligne de bits BL k de la cellule mémoire CEL i,j,k , tandis que la région de source du transistor d’état 110 est couplée à la ligne de source SL, et la structure de grille 122 du transistor de sélection 120 est couplée à la ligne de mots WL j de sa rangée RG j . Les cellules mémoires CEL i,j,k , CEL i,j -1 ,k d’un même mot mémoire MW i,j , MW i,j-1 sont couplées à une ligne de grille de commande CG i,j , CG i, j-1 commune, adaptée à envoyer un signal aux grilles de commande 114 des transistors d’état 110 de ces cellules mémoire. Par exemple, chaque ligne de grille de commande CG i,j est exclusivement dédiée à un mot mémoire MW i,j d’une colonne COL i et d’une rangée RG j . L’accès à la ligne de grille de commande CG i,j dans le plan mémoire 10 est fait au moyen d’un circuit de commutation 102 (CGSW i,j ) de grille de commande situé dans une région CGSW du plan mémoire 10, de préférence à proximité du mot mémoire MW i,j associé. Par exemple, la ligne de grille de commande CG i,j achemine un signal issu du circuit de commutation 102 aux grilles de commande 114 des transistors d’état 110 des cellules mémoire 101 du mot mémoire MW i,j associé. Chaque circuit de commutation 102 peut comporter un (ou plusieurs) circuit(s) inverseur(s) comportant chacun un transistor PMOS 130 en série avec un transistor NMOS 140, commandés par un signal de commande sur leurs grilles. La représente, par une vue de dessus, un détail d’un plan mémoire 20 d’une mémoire EEPROM. Par exemple, la direction X représentée correspond à la direction des rangées du plan mémoire, et la direction Y représentée correspond à la direction des colonnes du plan mémoire. La représente un détail du plan mémoire 20, ce détail permettant de visualiser schématiquement un mot mémoire 21, comportant quatre cellules mémoire 201, associé avec un circuit de commutation 202 de grilles de commande. Chaque cellule mémoire 201 comprend un transistor d’état 210 dont la zone active 216 peut être continue avec les zones actives d’autres transistors d’état dans la direction X, en série avec un transistor de sélection 220 dont la zone active 226 peut être continue avec les zones actives d’autres transistors de sélection dans la direction X. On a représenté dans le circuit de commutation 202 plusieurs transistors de commutation 230 organisés en colonnes, chaque colonne comportant plusieurs transistors de commutation, par exemple des transistors de type PMOS, c'est-à-dire des transistors MOSFET dont les régions de source et de drain sont dopées de type P. Chaque colonne du circuit de commutation 202 comprend une structure de grille comportant une première grille 232 surmontée par une deuxième grille 234, par exemple plus longue (dans la direction X) et moins large (dans la direction Y) que la première grille 232. Les première et deuxième grilles sont de préférence connectées entre elles. La structure de grille 232, 234 est commune aux transistors d’une même colonne, et délimite une région de drain D et une région de source S dans une zone active 236 de chaque transistor 230 de la colonne. Un transistor de commutation 230 est isolé des autres transistors de commutation et de la cellule mémoire 201 par des régions d’isolation 240 peu profondes, par exemple des tranchées d’isolation peu profondes, ou "STI" de l’anglais "Shallow Trench Isolation". Bien que cela ne soit pas représenté, le circuit de commutation peut comprendre des transistors de type NMOS en série avec des transistors de type PMOS, afin de former des circuits inverseurs. Un transistor de commutation 230 (ou un circuit inverseur) est, par exemple, dédié à une ou plusieurs cellules 201 du plan mémoire 21, ou à une ou plusieurs cellules d’autres plans mémoire (non représentés dans la ). Le mot mémoire 21 pourrait comporter moins, ou plus, de quatre cellules mémoire 201, par exemple six ou huit cellules mémoire 201. La représente par une vue de dessus, un circuit électronique 30 comprenant une cellule de transistors de commutation couplés avec des cellules mémoire, correspondant à une portion d’un plan mémoire d’une mémoire EEPROM. La représente, par une vue en coupe selon le plan AA, le circuit électronique de la . Le plan mémoire des figures 3A et 3B est par exemple similaire au plan mémoire 20 de la , en plus détaillé. On a représenté trois cellules mémoire, un transistor de commutation et partiellement un autre transistor de commutation, bien que le circuit de commutation comporte plus de deux transistors de commutation, et le plan mémoire comporte plus de trois cellules mémoire. Chaque cellule mémoire 301 comporte un transistor d’état 310 et un transistor de sélection 320 en série avec le transistor d’état. Les transistors d’état et de sélection sont, par exemple, des transistors de type NMOS, c'est-à-dire des transistors MOS dont les régions de source et de drain sont dopées de type N. Les transistors d’état 310 et de sélection 320 sont formés dans et sur un substrat semiconducteur 304, par exemple du type P, avec un caisson 306 profond, par exemple du type N, formé dans le substrat semiconducteur, sous chaque cellule mémoire 301 et entre chaque cellule mémoire 301 et le transistor de commutation 330 décrit ci-après. Le transistor d’état 310 comporte une zone active 316 formée dans le substrat semiconducteur 304 ainsi qu’une structure de grille surmontant la zone active 316 et comprenant une grille flottante 312 surmontée par une grille de commande 314, la structure de grille 312, 314 étant entre une première région de source S1 et une première région de drain D1 de la zone active 316. Cette structure de grille est commune à plusieurs transistors d’état dans la direction Y. La grille flottante 312 est, par exemple, électriquement isolée de la grille de commande 314 par une couche diélectrique inter-grilles 313, et du substrat semiconducteur 304 par une couche diélectrique 311, par exemple en dioxyde de silicium (SiO 2 ). La grille de commande 314 est, par exemple, couplée avec le transistor de commutation 330 décrit ci-après. Le transistor de sélection 320 comporte une zone active 326 formée dans le substrat semiconducteur 304, ainsi qu’une structure de grille 322, 324 surmontant la zone active 326, la structure de grille 322, 324 étant entre une deuxième région de source S2 et une deuxième région de drain D2 de la zone active 326. Cette structure de grille est commune à plusieurs transistors de sélection dans la direction Y. Par exemple pour des raisons de simplification du procédé de fabrication de la cellule mémoire, la structure de grille du transistor de sélection peut être du type à double grille, comme représenté en , les deux grilles étant connectées entre elles de sorte à ne former qu'une seule grille. La première région de drain D1 du transistor d’état 310 est couplée à la deuxième région de source S2 du transistor de sélection 320. Dans l’exemple représenté en figures 3A et 3B, chaque transistor de commutation 330 est positionné sur le même substrat semiconducteur 304 que le transistor d’état 310 et le transistor de sélection 320 de chaque cellule mémoire 301. A l’inverse de la cellule mémoire 301, il n’y a pas de caisson profond formé dans le substrat semiconducteur sous le transistor de commutation 330. Le transistor de commutation 330 représenté est un transistor de type NMOS, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type N. Le transistor de commutation 330 comporte une zone active 336 formée dans le substrat semiconducteur 304 ainsi qu’une structure de grille 332, 334, similaire à la structure de grille 232, 234 de la , surmontant la zone active 336, la structure de grille 332, 334 étant entre une troisième région de source S3 et une troisième région de drain D3 de la zone active 336. Cette structure de grille est commune à plusieurs transistors de commutation dans la direction Y. Par exemple pour des raisons de simplification du procédé de fabrication, la structure de grille du transistor de commutation peut être du type à double grille, comme représenté en , les deux grilles étant connectées entre elles de sorte à ne former qu'une seule grille. Le transistor de commutation 330 est isolé des autres transistors de commutation du circuit de commutation 302 et des cellules mémoire 301 par des régions d’isolation 340 peu profondes, par exemple des STI. Les cellules mémoire 301 sont également isolées entre elles par des régions d’isolation 340 peu profondes, par exemple des STI. Comme on peut le constater avec les figures décrites précédemment, les circuits de commutation de grille de commande occupent une surface non négligeable dans un plan mémoire. Un moyen pour réduire la surface occupée par les circuits de commutation de grille de commande pourrait être de réduire la largeur W de la zone active 236, 336 du transistor de commutation 230, 330, mais ceci peut avoir pour conséquence de réduire la tension de claquage du transistor, ce qui peut être incompatible avec les hautes tensions de fonctionnement. Un autre moyen pourrait être de réduire l’espacement SP entre deux transistors de commutation adjacents dans la direction Y, mais ceci peut avoir pour conséquence d’augmenter le courant de fuite entre les transistors. Les inventeurs proposent une cellule de transistors permettant de répondre aux besoins d'amélioration décrits précédemment, et de pallier tout ou partie des inconvénients des cellules de transistors, telles que les cellules de transistors de commutation et/ou les cellules mémoire décrites précédemment. En particulier, les inventeurs proposent une cellule de transistors à encombrement réduit. Des modes de réalisation de cellules de transistors vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description. En particulier, dans les modes de réalisation décrits ci-après, une cellule de transistors est comprise dans une mémoire de type EEPROM, par exemple dans un plan mémoire. Une cellule de transistors peut composer tout ou partie d’un circuit de commutation et/ou d’une cellule de mémoire d’une mémoire de type EEPROM. Cependant cette application n’est pas limitative, et une cellule de transistors pourrait composer ou être comprise, par exemple, dans une mémoire FLASH du type flash NOR et NAND, ou dans une mémoire du type split-gate. La représente par une vue de dessus, un circuit électronique 40 selon un mode de réalisation comprenant une cellule de transistors de commutation couplés avec des cellules mémoire 401, correspondant à une portion d’un plan mémoire d’une mémoire EEPROM. La représente, par une vue en coupe selon le plan AA, le circuit électronique de la . La représente, par une vue en coupe selon le plan BB, le circuit électronique de la . Similairement aux figures 3A et 3B, les figures 4A, 4B et 4C représentent des cellules mémoire 401 associées à des transistors de commutation 430 d’un circuit de commutation 402. On a représenté, dans les figures 4A, 4B et 4C, trois cellules mémoire, bien que le plan mémoire comporte plus de trois cellules mémoire. Le circuit de commutation 402 comporte plusieurs transistors de commutation, bien qu’ils ne soient pas tous représentés dans les figures 4A, 4B et 4C. Chaque cellule mémoire 401 comporte un transistor d’état 410 et un transistor de sélection 420 en série avec le transistor d’état. Les transistors d’état et de sélection sont, par exemple, des transistors de type NMOS, c'est-à-dire des transistors dont les régions de source et de drain sont dopées de type N. Les transistors d’état et de sélection sont, par exemple, formés dans et sur un substrat semiconducteur 404, par exemple du type P. Un caisson 406 profond, par exemple du type N, est formé dans le substrat semiconducteur, sous chaque cellule mémoire 401 et entre chaque cellule mémoire 401 et les transistors de commutation 430 décrits ci-après. Le transistor d’état 410 comporte une zone active 416 formée dans le substrat semiconducteur 404, ainsi qu’une structure de grille surmontant la zone active 416 et comprenant une grille flottante 412 surmontée par une grille de commande 414, la structure de grille 412, 414 étant entre une première région de source S1 et une première région de drain D1 de la zone active 416 du transistor d’état. Cette structure de grille est commune à plusieurs transistors d’état dans la direction Y. La zone active 416 peut être continue avec des zones actives d’autres transistors d’état dans la direction X. La grille flottante 412 est électriquement isolée de la grille de commande 414 par une couche diélectrique inter-grilles 413, par exemple une multicouche dite "ONO" pour oxyde-nitrure-oxyde, et du substrat semiconducteur 404 par une couche diélectrique 411, par exemple en dioxyde de silicium (SiO 2 ). La grille flottante 412 peut stocker des charges électriques de façon non-volatile. L’injection de charges dans la grille flottante 412 est obtenue par effet Fowler-Nordheim à travers la couche diélectrique 411. La grille de commande 414 est couplée avec le circuit de commutation 402, par exemple, avec un des transistors de commutation 430. Le transistor de sélection 420 comporte une zone active 426 formée dans le substrat semiconducteur 404 ainsi qu’une structure de grille 422, 424 surmontant la zone active 426, la structure de grille 422, 424 étant entre une deuxième région de source S2 et une deuxième région de drain D2 de la zone active 426. Cette structure de grille est commune à plusieurs transistors de sélection dans la direction Y. La zone active 426 peut être continue avec des zones actives d’autres transistors de sélection dans la direction X. Par exemple pour des raisons de simplification du procédé de fabrication de la cellule mémoire, la structure de grille du transistor de sélection peut être du type à double grille, comme représenté en , les deux grilles étant de préférence connectées entre elles de sorte à ne former qu'une seule grille. En variante, la structure de grille du transistor de sélection peut être à simple grille. La première région de drain D1 du transistor d’état 410 est couplée à la deuxième région de source S2 du transistor de sélection 420. Dans l’exemple représenté en figures 4A, 4B et 4C, chaque transistor de commutation 430 est positionné sur le même substrat semiconducteur 404 que le transistor d’état 410 et le transistor de sélection 420 de chaque cellule mémoire 401. A l’inverse de la cellule mémoire 401, il n’y a pas de caisson profond formé dans le substrat semiconducteur sous les transistors de commutation 430. Chaque transistor de commutation 430 est, par exemple, un transistor de type NMOS, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type N. En variante, chaque transistor de commutation pourrait être un transistor de type PMOS, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type P. Le circuit de commutation 402 peut également comporter plusieurs circuits inverseurs comportant chacun un transistor PMOS en série avec un transistor NMOS. Le transistor de commutation 430 comporte une zone active 436 formée dans le substrat semiconducteur 404, ainsi qu’une structure de grille 432, 434 surmontant la zone active 436, la structure de grille 432, 434 étant entre une troisième région de source S3 et une troisième région de drain D3 de la zone active 436. La structure de grille du transistor de commutation peut être du type à double grille, comme représenté en , les deux grilles étant de préférence connectées entre elles de sorte à ne former qu'une seule grille. En variante, la structure de grille du transistor de commutation peut être à simple grille. Cette structure de grille est commune à plusieurs transistors de commutation dans la direction Y. La zone active 436 peut être continue avec des zones actives d’autres transistors de commutation dans la direction X. Dans le substrat semiconducteur 404, sont formées des premières régions d’isolation 440, qui sont, dans l’exemple représenté, des tranchées d’isolation peu profondes. Ces premières régions d’isolation 440 permettent notamment d’isoler chaque transistor de commutation 430 d’autres transistors de commutation du circuit de commutation 402 ainsi que des cellules mémoire 401, et d’isoler tout ou partie des cellules mémoire 401 entre elles. Les premières régions d’isolation 440 s’étendent jusqu’à une première profondeur P1 dans le substrat semiconducteur 404. Le plan mémoire 40 des figures 4A, 4B et 4C se distingue du plan mémoire 30 des figures 3A et 3B, en ce que, entre les zones actives 436 des transistors de commutation 430 adjacents dans la direction Y, sont formées des deuxièmes régions d’isolation 442 (visibles en figures 4A et 4C), plus profondes que les premières régions d’isolation 440. En d’autres termes, les deuxièmes régions d’isolation 442 s’étendent jusqu’à une deuxième profondeur P2 dans le substrat semiconducteur 404, la deuxième profondeur P2 étant supérieure à la première profondeur P1. Ces deuxièmes régions d’isolation 442 permettent d’isoler davantage les zones actives 436 des transistors de commutation 430 entre elles. Dans l’exemple représenté, les deuxièmes régions d’isolation 442 sont des tranchées d’isolation profondes. Par exemple, les premières régions d’isolation 440 ont une profondeur P1 comprise entre 250 et 450 nm, voire entre 300 et 400 nm, par exemple égale à environ 400 nm, et la différence entre la deuxième profondeur P2 et la première profondeur P1 est supérieure ou égale à 100 nm, par exemple comprise entre 100 et 200 nm. Par exemple, les deuxièmes régions d’isolation ont une profondeur comprise entre 500 et 600 nm. Ces deuxièmes régions d’isolation 442 permettent de réduire l’espacement SP entre les zones actives 436 des transistors de commutation 430 adjacents, sans pour autant augmenter le courant de fuite entre ces transistors, voire en réduisant ce courant de fuite, comme on peut le voir dans la décrite plus après. En effet, le fait d’avoir des régions d’isolation plus profondes localisées entre les zones actives des transistors de commutation permet de limiter le passage des porteurs de charge d’une zone active à l’autre. En fonction de la distance entre les zones actives de transistors adjacents, et, par exemple, également en fonction de la tension de fonctionnement, on peut choisir de former entre lesdites zones actives soit l’une des premières régions d’isolation, soit l’une des deuxièmes régions d’isolation. Ainsi, une cellule de transistors peut comprendre au moins deux premiers transistors adjacents ayant des zones actives séparées par une première distance et isolées entre elles par au moins une des premières régions d’isolation, et des deuxièmes transistors adjacents ayant des zones actives séparées par une deuxième distance inférieure à la première distance et isolées entre elles par au moins une des deuxièmes régions d’isolation. La première distance est, par exemple, supérieure ou égale à 400 nm et la deuxième distance est, par exemple, inférieure à 350 nm. Les inventeurs ont déterminé que la présence des deuxièmes régions d’isolation pouvait permettre de réduire la distance entre deux zones actives adjacentes, jusqu’à environ 30%, sans augmenter le courant de fuite, et ainsi pouvait permettre de réduire la largeur (dimension dans la direction Y) du circuit de commutation. En outre, le fait de cibler la localisation de ces deuxièmes régions d’isolation permet de ne pas augmenter la profondeur de toutes les régions d’isolation, en particulier des premières régions d’isolation, qui sont formées dans le substrat semiconducteur. Par exemple, cela permet d’éviter d’impacter le fonctionnement d’autres composants électroniques du circuit électronique, par exemple d’autres transistors, voire de remettre en question toute la stratégie de conception d’un circuit électronique. Au contraire, les modes de réalisation proposent de localiser les deuxièmes régions d’isolation seulement entre les zones actives des transistors dont on souhaite renforcer l’isolation, voire autour de ces zones actives. Comme représenté en figures 4A et 4B, des troisièmes régions d’isolation 444, également plus profondes que les premières régions d’isolation 440 peuvent être formées dans le substrat semiconducteur 404 entre les transistors de commutation 430 et les cellules mémoire 401, par exemple à proximité des zones actives 436 des transistors de commutation. Les troisièmes régions d’isolation 444 s’étendent jusqu’à une troisième profondeur P3 dans le substrat semiconducteur 404, la troisième profondeur P3 étant supérieure à la première profondeur P1, par exemple sensiblement égale à la deuxième profondeur P2. Ces troisièmes régions d’isolation 444 ne sont pas obligatoires, mais elles peuvent être avantageuses, par exemple si l’on souhaite renforcer l’isolation entre les transistors de commutation et les cellules mémoire, par exemple entre les transistors de commutation et les transistors de sélection des cellules mémoire. Par exemple, les premières régions d’isolation 440 ont une profondeur P1 comprise entre 250 et 450 nm, voire entre 300 et 400 nm, par exemple égale à environ 400 nm, et la différence entre la troisième profondeur P3 et la première profondeur P1 est supérieure ou égale à 100 nm, par exemple comprise entre 100 et 200 nm. Par exemple, les troisièmes régions d’isolation ont une profondeur comprise entre 500 et 600 nm. Dans l’exemple représenté, les troisièmes régions d’isolation 444 sont des tranchées d’isolation profondes. Par exemple, les zones actives de tout ou partie des transistors de commutation peuvent être entourées par des deuxièmes et/ou troisièmes régions d’isolation, par exemple par des tranchées d’isolation profondes. Plus généralement, les zones actives de tout ou partie des transistors d’une cellule de transistors selon un mode de réalisation peuvent être partiellement ou entièrement entourées par des deuxièmes et/ou troisièmes régions d’isolation. Les deuxièmes régions d’isolation, et les troisièmes régions d’isolation optionnelles, sont décrites en relation avec des transistors de commutation formant une cellule de transistors, mais ceci pourrait s’appliquer à d’autres cellules de transistors d’un plan mémoire, par exemple à des cellules mémoire du plan mémoire, ou à un ensemble cellules mémoire-circuit de commutation, par exemple pour isoler les transistors de commutation des transistors de cellules mémoire. Plus largement, la présence des deuxièmes régions d’isolation, et optionnellement des troisièmes régions d’isolation, entre les zones actives de tout ou partie des transistors d’une cellule de transistors peut permettre de réduire les dimensions de cette cellule, sans augmenter le courant de fuite. La illustre des courbes représentant un courant de fuite de jonction (fuites sous STI), en fonction d’une tension de drain appliquée, et ce, pour plusieurs cellules de transistors. En d’autres termes, les courbes représentent des mesures de fuite de courant entre deux zones actives isolées par une STI, le tout dans un même substrat semiconducteur, dans l’exemple un substrat de type P. La courbe 501 correspond à une cellule de transistors de commutation espacés de 0,2 µm, avec seulement des premières régions d’isolation. La courbe 502 correspond à une cellule de transistors de commutation espacés de 0,5 µm, avec seulement des premières régions d’isolation. On constate que le fait de diminuer l’espacement SP entre les zones actives de transistors qui sont isolées seulement par des premières régions d’isolation, fait augmenter le courant de fuite, ce qui fait qu’on peut se situer dans un fonctionnement à fort courant de fuite (STRONG LEAKAGE). La courbe 503 correspond à une cellule de transistors de commutation espacés de 0,2 µm, avec des premières et deuxièmes régions d’isolation, selon un mode de réalisation. On constate que le fait de rajouter des deuxièmes régions d’isolation permet de diminuer le courant de fuite, de sorte à se situer dans un fonctionnement à faible courant de fuite (LOW LEAKAGE), même lorsque l’espacement SP entre les zones actives des transistors est plus faible. La , la , la , la et la représentent des structures obtenues à la suite d’étapes d’un exemple simplifié de procédé de formation de tranchées d’isolation d’une cellule de transistors d’un circuit électronique selon un mode de réalisation. La représente une structure de départ comportant des premières tranchées d’isolation 640, d’une première profondeur P1, formées dans une couche semiconductrice 604 (substrat semiconducteur). En outre, une couche d’arrêt de gravure 651, par exemple une couche de nitrure de silicium, est positionnée sur la couche semiconductrice 604, les premières tranchées d’isolation 640 traversant cette couche d’arrêt de gravure. Une couche de résine 652 est positionnée sur la couche d’arrêt de gravure 651, ladite couche de résine comprenant des ouvertures 652A correspondant au positionnement des futures deuxièmes tranchées d’isolation. Dans les figures 6A à 6E, la couche semiconductrice 604 est par exemple une couche de silicium (Si), par exemple une couche de silicium d’un empilement de type SOI, pour "silicon on insulator" en anglais. La représente une structure obtenue à l'issue de la gravure de la couche semiconductrice 604 à travers les ouvertures 652A de la couche de résine 652, et ce, sur une deuxième profondeur P2, supérieure à la première profondeur P1, de manière à former des deuxièmes tranchées 653 plus profondes que les premières tranchées d’isolation 640. La représente une structure obtenue à l'issue du dépôt d’une couche de diélectrique 654, par exemple un oxyde de silicium tel que le SiO 2 , sur la structure de la . Le matériau diélectrique vient remplir les deuxièmes tranchées 653 de manière à former des deuxièmes tranchées d’isolation 642, et déborde au-dessus de la couche semiconductrice 604 et des tranchées d’isolation. La représente une structure obtenue à l'issue d’une étape de planarisation, par exemple par polissage mécano-chimique, connu sous l’acronyme anglo-saxon "CMP" (Chemical Mechanical Polishing), de manière à enlever le matériau diélectrique qui déborde au-dessus de la couche semiconductrice et des tranchées d’isolation. La représente une structure obtenue à l'issue d’une étape de suppression de la couche d’arrêt de gravure 651, par exemple par gravure. On a décrit la fabrication de deuxièmes tranchées d’isolation, sachant que les troisièmes tranchées d’isolation peuvent être fabriquées similairement aux deuxièmes tranchées d’isolation, en gravant des troisièmes tranchées sur une troisième profondeur P3. En variante de l’exemple de procédé de fabrication décrit, les deuxièmes tranchées d’isolation, et/ou les troisièmes tranchées d’isolation, peuvent être formées à partir de certaines premières tranchées d’isolation qui vont alors être gravées davantage en profondeur. Ces exemples de procédé de fabrication montre qu’il est possible de réaliser des deuxièmes et/ou troisièmes régions d’isolation, par exemple des deuxièmes et/ou troisièmes tranchées d’isolation, à côté des premières régions d’isolation, par exemple à côté des premières tranchées d’isolation, dans un même substrat semiconducteur. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, les modes de réalisation ont été décrits en relation avec une mémoire EEPROM. Plus généralement, les modes de réalisation peuvent s’appliquer à des circuits électroniques, ou des circuits intégrés, comprenant des cellules de transistors. En particulier, les modes de réalisation peuvent s’appliquer à des cellules de transistors destinés à recevoir une haute tension, typiquement supérieure à 10 V, par exemple égale à environ 13 V, voire supérieure ou égale à 15 V, notamment lorsqu’il est recherché le rapprochement entre deux transistors adjacents destinés à fonctionner à ces hautes tensions. Par exemple, les modes de réalisation peuvent s’appliquer à une mémoire FLASH du type flash NOR et NAND, ou dans une mémoire du type split-gate. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Circuit électronique (40) comprenant au moins une cellule de transistors (402), chaque cellule de transistors comprenant : - une pluralité de transistors (430) disposés dans et sur un substrat semiconducteur (404), chaque transistor comprenant une zone active (436) ; - des premières régions d’isolation (440) localisées au moins partiellement autour des transistors et s’étendant jusqu’à une première profondeur (P1) dans le substrat semiconducteur (404) ; - des deuxièmes régions d’isolation (442) positionnées de manière à isoler entre elles les zones actives (436) de tout ou partie des transistors de la pluralité de transistors, les deuxièmes régions d’isolation s’étendant jusqu’à une deuxième profondeur (P2) dans le substrat semiconducteur (404), la deuxième profondeur étant supérieure à la première profondeur. Circuit électronique selon la revendication 1, dans lequel chaque cellule de transistors comprend des premiers transistors parmi la pluralité de transistors ayant des zones actives séparées par une première distance et isolées entre elles par au moins une des premières régions d’isolation, et des deuxièmes transistors parmi la pluralité de transistors ayant des zones actives séparées par une deuxième distance inférieure à la première distance et isolées entre elles par au moins une des deuxièmes régions d’isolation. Circuit électronique selon la revendication 2, dans lequel la première distance est supérieure ou égale à 400 nm et/ou la deuxième distance est inférieure à 350 nm. Circuit électronique selon l’une quelconque des revendications 1 à 3, dans lequel les premières régions d’isolation (440) sont des premières tranchées d’isolation, par exemple des tranchées d’isolation peu profondes, et les deuxièmes régions d’isolation (442) sont des deuxièmes tranchées d’isolation, par exemple des tranchées d’isolation profondes. Circuit électronique selon l’une quelconque des revendications 1 à 4, dans lequel les deuxièmes régions d’isolation (442) s’étendent selon une première direction (X) sensiblement parallèle à la direction longitudinale des zones actives (436). Circuit électronique (40) selon l’une quelconque des revendications 1 à 5, comprenant en outre des troisièmes régions d’isolation (444) positionnées de manière à isoler les zones actives (436) de la pluralité de transistors (430) par rapport à d’autres cellules de transistors (401), les troisièmes régions d’isolation s’étendant jusqu’à une troisième profondeur (P3) dans le substrat semiconducteur (404), la troisième profondeur étant supérieure à la première profondeur (P1), par exemple sensiblement égale à la deuxième profondeur (P2), les troisièmes régions d’isolation étant, par exemple, des tranchées d’isolation profondes. Circuit électronique (40) selon la revendication 6, dans lequel les troisièmes régions d’isolation (444) s’étendent selon une deuxième direction (Y) sensiblement parallèle à la direction transversale des zones actives (436). Circuit électronique selon la revendication 6 ou 7, dans lequel au moins certaines parmi les premières et deuxièmes régions d’isolation entourent les zones actives de tout ou partie des transistors de la pluralité de transistors. Circuit électronique selon l’une quelconque des revendications 1 à 8, dans lequel les transistors de la pluralité de transistors sont destinés à fonctionner à des tensions supérieures ou égales à 10 volts, par exemple supérieures ou égales à 15 volts. Circuit électronique (40) selon l’une quelconque des revendications 1 à 9, dans lequel la cellule de transistors comprend en outre une structure de grille (432, 434), par exemple du type à double grille, s’étendant au-dessus des zones actives (436) de la pluralité de transistors (430), entre une région de source (S3) et une région de drain (D3) de chaque zone active. Circuit électronique (40) selon l’une quelconque des revendications 1 à 10, dans lequel les transistors de la pluralité de transistors sont des transistors MOS à canal P et/ou des transistors MOS à canal N. Circuit électronique (40) selon l’une quelconque des revendications 1 à 11, ledit circuit électronique étant compris dans une mémoire non volatile, par exemple une mémoire non volatile électriquement effaçable et programmable. Circuit électronique (40) selon l’une quelconque des revendications 1 à 12, dans lequel les transistors (430) de la pluralité de transistors forment des transistors de commutation d’un circuit de commutation (402) couplé à des cellules de mémoire (401) d’une mémoire non volatile, par exemple d’une mémoire non volatile électriquement effaçable et programmable. Circuit électronique selon l’une quelconque des revendications 1 à 13 en combinaison avec la revendication 6, dans lequel la première profondeur (P1) est comprise entre 250 et 450 nm, par exemple entre 300 et 400 nm, et la différence entre la troisième profondeur (P3) et la première profondeur est supérieure ou égale à 100 nm, par exemple comprise entre 100 et 200 nm. Circuit électronique selon l’une quelconque des revendications 1 à 14, dans lequel la première profondeur (P1) est comprise entre 250 et 450 nm, par exemple entre 300 et 400 nm, et la différence entre la deuxième profondeur (P2) et la première profondeur est supérieure ou égale à 100 nm, par exemple comprise entre 100 et 200 nm. Circuit intégré comprenant un circuit électronique choisi selon l’une quelconque des revendications 1 à 15. Procédé de fabrication d’un circuit électronique comprenant au moins une cellule de transistors, chaque cellule de transistors comprenant une pluralité de transistors formés dans et sur un substrat semiconducteur (604), chaque transistor comprenant une zone active, le procédé comprenant : - la formation de premières régions d’isolation (640) localisées au moins partiellement autour des transistors et s’étendant jusqu’à une première profondeur (P1) dans le substrat semiconducteur (604) ; et - la formation de deuxièmes régions d’isolation (642) positionnées de manière à isoler entre elles les zones actives de tout ou partie des transistors de la pluralité de transistors, les deuxièmes régions d’isolation s’étendant jusqu’à une deuxième profondeur (P2) dans le substrat semiconducteur (604), la deuxième profondeur étant supérieure à la première profondeur. Procédé de fabrication selon la revendication 17, comprenant en outre : - la formation de troisièmes régions d’isolation positionnées de manière à isoler les zones actives de la pluralité de transistors par rapport à d’autres cellules de transistors, les troisièmes régions d’isolation s’étendant jusqu’à une troisième profondeur (P3) dans le substrat semiconducteur, la troisième profondeur étant supérieure à la première profondeur (P1), par exemple sensiblement égale à la deuxième profondeur (P2).