Brevet FR3146542A1 — publié le 20240913

Dispositif mémoire La présente description concerne un dispositif mémoire comprenant un amplificateur de détection (80), dans lequel l'amplificateur comprend un premier inverseur (108), une entrée et une sortie du premier inverseur étant reliées par un premier transistor (118) configuré pour être passant durant une étape de précharge d'une cellule mémoire. Figure pour l'abrégé : Fig. 14 Dispositif mémoire La présente description concerne de façon générale les dispositifs électroniques et plus particulièrement les mémoires et leurs procédés de lecture. L’adressage mémoire est, en électronique et en informatique, la façon dont se fait l'accès aux données conservées en mémoire. Une adresse mémoire est un nombre entier naturel qui désigne une zone particulière de la mémoire, ou juste le début d'une zone. Le plus souvent, une donnée peut être lue ou écrite. La mémoire peut être temporaire (mémoire vive) pour le travail ou au contraire durable (mémoire non volatile) pour le stockage. Un mode de réalisation pallie tout ou partie des inconvénients des procédés de lecture de mémoires connus. Un mode de réalisation prévoit un procédé de lecture d’un mot d’une mémoire, le mot étant compris dans un premier ensemble de mots pouvant être lu par la mémoire, chaque mot du premier ensemble comprenant au moins un octet de données , chaque mot étant contenu dans des cellules mémoire, le procédé comprenant une étape de précharge durant laquelle le premier ensemble et au moins un deuxième ensemble de mots sont préchargés, une première borne de chaque cellule des premier et deuxième ensembles étant flottante durant l’étape de précharge. Selon un mode de réalisation, le mot à lire est désigné par une adresse ayant des première, deuxième et troisième parties, une adresse partielle comprenant les première et deuxième parties indiquant le premier ensemble, une adresse partielle comprenant la première partie indiquant les premier et deuxième ensembles de mots, le procédé comprenant : la réception de la première partie ; la précharge des premier et deuxièmes ensembles de mots, la première borne de chacune des cellules correspondant auxdits mots étant flottante ; la réception de la deuxième partie ; le maintien de la précharge uniquement du premier ensemble de mots ; la lecture du premier ensemble de mots ; la réception de la troisième partie ; et la détermination du mot adressé parmi l'ensemble lu. Selon un mode de réalisation, l'adresse comprend une coordonnée de ligne et une coordonnée de colonne. Selon un mode de réalisation, la première partie comprend au moins la coordonnée de ligne. Selon un mode de réalisation, la première partie comprend les bits de poids les plus forts et la troisième partie comprend les bits de poids les plus faibles de l'adresse. Selon un mode de réalisation, la deuxième partie comprend un unique bit. Selon un mode de réalisation, durant les étapes e et d, à la réception de chaque bit de la deuxième partie, seule la précharge des mots dont l'adresse commence par l'adresse partielle connue est maintenue. Selon un mode de réalisation, la précharge comprend l'application d'une première valeur de tension de précharge sur une deuxième borne de la cellule préchargée. Selon un mode de réalisation, dans l'étape e., la tension n'est plus maintenue sur la deuxième borne de chaque cellule et la valeur de chaque cellule est déterminée par la variation de la tension ou du courant sur une deuxième borne de la cellule préchargé par rapport à la première valeur. Selon un mode de réalisation, la première borne de chaque cellule est reliée à une tension de référence par un transistor, bloqué durant la précharge et passant durant la lecture du mot. Selon un mode de réalisation, la tension de la précharge de chaque mot est fournie par un amplificateur de détection. Selon un mode de réalisation, chaque amplificateur de détection précharge au moins deux mots lus à l'étape e. Un autre mode de réalisation prévoit un dispositif mémoire comprenant un amplificateur de détection, dans lequel l'amplificateur comprend un premier inverseur, une entrée et une sortie du premier inverseur étant reliées par un premier transistor configuré pour être passant durant une étape de précharge d'une cellule mémoire. Un autre mode de réalisation prévoit un procédé de commande d'un dispositif mémoire comprenant un amplificateur de détection, l'amplificateur comprenant un premier inverseur, une entrée et une sortie du premier inverseur étant reliées par un premier transistor, le procédé comprenant la mise à l'état passant du premier transistor durant une étape de précharge d'une cellule mémoire. Selon un mode de réalisation, l'amplificateur comprend une porte logique NON ET dont une première entrée est reliée à la sortie du premier inverseur et une deuxième entrée reliée à un noeud d'application d'une première tension, la sortie de la porte logique étant reliée à une sortie de l'amplificateur. Selon un mode de réalisation, la première tension est configurée pour être égale à une deuxième tension de référence durant l'étape de précharge et être égale à une troisième tension d'alimentation durant une étape de lecture de la cellule mémoire. Selon un mode de réalisation, l'amplificateur comprend des deuxième et troisième transistors reliés en série entre un noeud d'application de la troisième tension d'alimentation et un noeud d'application de la deuxième tension de référence, le point milieu entre les deuxième et troisième transistors étant relié à l'entrée du premier inverseur. Selon un mode de réalisation, l'amplificateur comprend des quatrième et cinquième transistors reliés en série entre un noeud d'application de la troisième tension d'alimentation et une borne de la cellule mémoire, le quatrième transistor étant monté en diode, une borne de commande du quatrième transistor étant reliée à une borne de commande du deuxième transistor. Selon un mode de réalisation, l'amplificateur comprend des sixième et septième transistors reliés en série entre la borne de la cellule mémoire et un noeud d'application de la deuxième tension de référence. Selon un mode de réalisation, les courants traversants les deuxième et troisième transistors sont sensiblement égaux et sont dépendants du courant traversant le sixième transistor. Selon un mode de réalisation, le dispositif est configuré pour que, durant l'étape de précharge, la première tension soit égale à la deuxième tension de référence et les bornes de commande des premier et septième transistors soient au moins égales à la troisième tension d'alimentation. Selon un mode de réalisation, le dispositif est configuré pour que, durant l'étape de lecture, la première tension soit égale à la troisième tension d'alimentation et les bornes de commande des premier et septième transistors soient égales à la deuxième tension de référence. Selon un mode de réalisation, le premier inverseur est configuré pour être alimentée par une quatrième tension appliquée entre des première et deuxième borne du premier inverseur, la quatrième tension étant distincte de la troisième tension d'alimentation. Selon un mode de réalisation, la quatrième tension prend une première valeur durant l'étape de précharge et une deuxième valeur en dehors de l'étape de précharge. Selon un mode de réalisation, le dispositif comprend un circuit de génération de la quatrième tension, le circuit de génération comprenant une première borne de sortie configurée pour être reliée à la première borne du premier inverseur, et une deuxième borne de sortie configurée pour être reliée à la deuxième borne du premier inverseur, la première borne de sortie étant reliée à un noeud d'application de la troisième tension d'alimentation par une première résistance et un huitième transistor reliés en parallèle, la deuxième borne de sortie étant reliée à un noeud d'application de la deuxième tension de référence par une deuxième résistance et un neuvième transistor reliés en parallèle, le circuit de génération comprenant en outre une borne d'entrée reliée à un noeud d'application de la tension de commande du septième transistor, la borne d'entrée étant reliée à une borne de commande du huitième transistor et étant reliée, par un deuxième inverseur, à une borne de commande du neuvième transistor. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente schématiquement une partie d'un dispositif électronique ; la représente schématiquement une étape de lecture d'une mémoire ; la représente schématiquement une partie d'une mémoire ; la représente un exemple de procédé de lecture d'une mémoire ; la représente schématiquement une étape du procédé de la ; la représente schématiquement une étape du procédé de la ; la représente schématiquement une étape du procédé de la ; la représente schématiquement un autre mode de réalisation d'un procédé de lecture ; la représente schématiquement une étape du procédé de la ; la représente schématiquement une étape du procédé de la ; la représente schématiquement un autre mode de réalisation d'un procédé de lecture ; la représente schématiquement une étape du procédé de la ; la représente schématiquement une étape du procédé de la ; la représente un mode de réalisation d'un amplificateur de détection ; et la représente un circuit de génération de tensions du mode de réalisation de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Lors de l'adressage d'un mot de données dans une mémoire, c’est-à-dire lorsqu'un élément externe à la mémoire cherche à lire ledit mot de données dans la mémoire, l'adresse du mot de données est fournie à la mémoire. Une fois que l'emplacement du mot de données est déterminé, le mot de données est lu et envoyé à l'élément externe. Cependant, la durée entre la détermination de l'emplacement et le début de l'envoi du mot de données dépend de la fréquence du signal d'horloge. Si la fréquence est élevée, il est possible que l'ensemble du procédé de lecture ne puisse pas être effectué entre la détermination de l'emplacement et le début de l'envoi. De manière à lire plus vite le mot de données, les modes de réalisation décrits prévoient, lorsque l'adresse du mot de données n'est que partiellement connue, d'appliquer certaines étapes du procédé de lecture à l'ensemble des mots de données pouvant être adressés par l'adresse partielle, en particulier d'appliquer une étape de charge, ou précharge, des cellules mémoire. La représente schématiquement une partie d'un dispositif électronique 10. Le dispositif électronique comprend une mémoire 12 (M). La mémoire 12 est par exemple une mémoire non volatile. La mémoire 12 est par exemple une mémoire morte. La mémoire 12 est par exemple une mémoire morte effaçable électriquement et programmable (ou EEPROM). La mémoire 12 correspond à une matrice de cellules mémoire. Les cellules mémoire sont par exemple associés en mots de données, chaque mot de données comprenant par exemple huit données binaires, situées chacune dans une cellule mémoire. Chaque mot de données est situé à l'intersection d'une ligne et d'une colonne de la matrice mémoire. Ainsi, chaque mot est associé à une adresse comprenant une composante de ligne et une composante de colonne. Le dispositif 10 comprend en outre un élément 14 (P). L'élément 14 est capable de lire dans la mémoire 12. L'élément 14 est par exemple un processeur. L'élément 14 est par exemple un microprocesseur. L'élément 14 est par exemple un contrôleur d'accès direct à la mémoire. La mémoire 12 et l'élément 14 sont reliés par un bus 16. Le bus 16 est configuré pour permettre la communication entre la mémoire et l'élément 14. La communication entre la mémoire 12 et l'élément 14 est bidirectionnelle. En particulier, lors de la lecture de la mémoire 12, une adresse de lecture est fournie par l'élément 14 à la mémoire 12 et un mot de données lu dans la mémoire est fourni par la mémoire 12 à l'élément 14. La représente schématiquement une étape de lecture d'une mémoire, par exemple la mémoire 12 de la . La communication entre la mémoire 12 et l'élément 14 est par exemple synchrone, c’est-à-dire basée sur un signal d'horloge CLK, c’est-à-dire un signal binaire périodique, de préférence de période constante. Ainsi, la représente le signal d'horloge CLK et illustre le signal traversant le bus 16 durant une étape de lecture de la mémoire 12. La communication entre la mémoire 12 et l'élément 14 est par exemple en simple duplex. Ainsi, les communications de la mémoire 12 vers l'élément 14 et les communications de l'élément 14 vers la mémoire 12 ne sont pas effectuées simultanément. Par exemple, les données binaires formant les communications de la mémoire 12 vers l'élément 14 sont fournies à partir d'un front descendant du signal d'horloge CLK et sont échantillonnées par l'élément 14 sur le front montant suivant. Similairement, les données binaires formant les communications de l'élément 14 vers la mémoire 12 sont fournies à partir d'un front descendant du signal d'horloge CLK et sont échantillonnées par la mémoire sur le front montant suivant. Lors d'une étape de lecture de la mémoire 12, l'élément 14 transfère à la mémoire 12 l'adresse 18 d'un mot de la mémoire à lire. L'adresse 18 comprend par exemple 24 bits d'adresse A23 à A0, seuls les bits A14 à A0 étant représentés en . L'adresse 18 comprend une première partie 20 indiquant la valeur de la ligne et une deuxième partie 22 indiquant la valeur de la colonne. La première partie est ainsi associée à la composante de ligne et la deuxième partie à la composante de colonne. La première partie 20 de l'adresse 18 comprend par exemple dix bits, par exemple les bits A18 à A9. La deuxième partie 22 de l'adresse 18 comprend par exemple neuf bits, par exemple les bits A8 à A0. Les cinq bits de poids les plus forts, c’est-à-dire les bits A23 à A19, ne sont par exemple pas utilisés pour fournir l'adresse. Lors de la réception du bit A9 par la mémoire, c’est-à-dire lors du front montant du signal CLK durant lequel la valeur du bit A9 est échantillonnée par la mémoire, la mémoire connait la ligne sur laquelle est située le mot à lire. Lors de la réception du bit A0 par la mémoire, c’est-à-dire lors du front montant 24 du signal CLK durant lequel la valeur du bit A0 est échantillonnée par la mémoire, la mémoire connait la colonne sur laquelle est située le mot à lire, et connait donc l'emplacement exact du mot à lire. La mémoire lit ensuite les données et les envoie à l'élément 14 lors du front descendant 26 suivant. Ainsi, après la lecture de l'adresse, les données lues, c’est-à-dire le mot lu 28, sont envoyées sur le bus 16, synchronisées sur les fronts descendants du signal d'horloge CLK. Les données lues comprennent par exemple les bits B7 à B0 dont seuls les bits B7 à B3 sont représentés en . La durée entre la réception par la mémoire de l'adresse complète 18 et le début de l'envoi des données 28, c’est-à-dire la durée entre les fronts 24 et 26, c’est-à-dire la durée dans laquelle les données sont lues, correspond ainsi à une moitié de la période du signal d'horloge CLK. La représente schématiquement une partie d'une mémoire. Plus précisément, la illustre une matrice mémoire 30, correspondant par exemple à une partie de la mémoire 12 de la . La matrice mémoire 30 correspond par exemple à une partie de la mémoire 12 à laquelle peuvent être appliqués les procédés de lecture décrits par la suite. La matrice mémoire 30 comprend des mots 31. Chaque mot 31 est à l'intersection d'une ligne et d'une colonne de la matrice 30. La matrice 30 comprend N lignes R1 à RN, dont uniquement trois sont représentées en . La matrice mémoire 30 comprend M ensembles C1 à CM de colonnes, dont seulement trois sont représentées en . Chaque ensemble C1 à CM de colonnes comprend plusieurs colonnes C'1 à C'5. Dans l'exemple de la , chaque ensemble C1 à CM comprend cinq colonnes C'1, C'2, C'3, C'4, C'5. L'adresse correspondant à chaque mot 31 correspond à une valeur correspondant à la ligne R1 à RN du mot et une valeur correspondant à la colonne C'1 à C'5 d'un ensemble de colonnes C1 à CM. Chaque ensemble 32 de mots 31 comprend une pluralité de bits, c’est-à-dire correspond à une pluralité de cellules mémoire comprenant chacune une valeur binaire. Chaque ensemble 32 de mots correspond à un groupe de mots pouvant être lus par la mémoire. Par exemple, chaque ensemble 32 comprend des mots de données par exemple quatre mots de données W0, W1, W2, W3, et un mot de vérification Ecc. Chaque mot de données W0, W1, W2, W3 comprend par exemple un octet de données binaires, c’est-à-dire correspond à huit cellules mémoire. Le mot Ecc comprend par exemple des données de vérification des données des mots W0, W1, W2, W3. La représente un exemple de procédé de lecture d'une mémoire. Plus précisément, la représente, sur un signal d'horloge CLK, des bits A15 à A0 d'une adresse fournie à une mémoire. La représente en outre les bits, sur le signal d'horloge CLK, des bits correspondant à la partie de l'adresse indiquant la ligne et à la partie de l'adresse indiquant la colonne. Lors du transfert de l'adresse indiquant à la mémoire le mot 31 à lire, la ligne du mot 31 à lire est connue à partir du front montant 34 correspondant au bit R0, c’est-à-dire durant la durée représentée par la flèche 36. A partir du front montant 38 associé au bit C3, l'adresse partielle indique un mot 31 faisant partie d'un ensemble de mots 32 parmi deux ensembles 32 de la matrice 30. Ainsi, huit mots de données peuvent être désignés par l'adresse partielle connue par la mémoire à partir du front montant 38. Entre le front montant 38 et le front montant 40 suivant, c’est-à-dire le front montant correspondant au bit C2, les cellules mémoire correspondant auxdits deux ensembles 32 de mots sont préchargées (PR). L'étape de précharge est décrite plus en détail en relation avec la . Au front montant 40, un bit supplémentaire de l'adresse est connu. L'ensemble 32 de mots dans lequel est située le mot 31 ciblé par l'adresse est connu à partir du front montant 40 correspondant au bit C2, c’est-à-dire durant la durée représentée par la flèche 41. Entre le front montant 40 et un front montant 42 suivant, c’est-à-dire le front montant correspondant au bit C2, c’est-à-dire le front à partir duquel l'adresse entière est connue de la mémoire, l'ensemble 32 de mots contenant le mot adressé est lu par la mémoire. L'étape de lecture (RE) est décrite plus en détail par la suite. A partir du front montant 42 correspondant au bit C0, c’est-à-dire durant la durée représentée par la flèche 44, la mémoire détermine quel mot 31, parmi les mots de données 31 de l'ensemble 32 lu, correspond à l'adresse. Ce mot est ensuite envoyé, par exemple sur lors des fronts descendants du signal d'horloge CLK. Avant l'envoi du mot adressé, une étape de correction (CO) peut être mise en œuvre de manière à vérifier que les mots 31 de l'ensemble 32 ont été correctement lus. L'étape de correction utilise par exemple le mot de vérification Ecc de l'ensemble 32, correspondant à un code correcteur (de l'anglais error-correcting code). La représente schématiquement une étape du procédé de la . Plus précisément, la illustre l'étape de précharge PR du mode de réalisation de la . La représente quatre ensembles de mots 32. Les quatre ensembles de mots 32 sont dans une même ligne Rk de la matrice mémoire. Chaque ensemble de mots 32 comprend de préférence, comme décrit précédemment, quatre mots de données W0, W1, W2 et W3 et un mot de vérification Ecc. A l'instant correspondant au front montant 38 de la , l'adresse partielle peut désigner un mot parmi deux des quatre ensembles de mots représentés en . Ainsi, le mot à lire est contenu dans un des deux ensembles 32 les plus à gauche de la . Les ensembles 32 les plus à droite de la ne sont pas désignés par l'adresse partielle. Chaque mot de chaque ensemble 32 comprend au moins un bit de données, contenu dans une cellule mémoire. Ainsi, chaque mot de données 31 est contenu dans par exemple huit cellules mémoire et chaque mot de vérification est contenu dans par exemple six cellules mémoire. Les cellules mémoire contenant des bits de données de mots d'une même ligne ont par exemple une borne recevant une même tension de ligne de mot WLk. Chaque ensemble 32 est relié à un noeud 46 d'application d'une tension de référence, par exemple la masse, par un transistor 48. Plus précisément, chaque cellule mémoire d'un mot 31 d'un ensemble 32 est reliée au noeud 46 d'application d'une tension de référence, par exemple la masse, par un transistor 48. Par exemple, la mémoire comprend M transistors 48, c’est-à-dire autant de transistors 48 que d'ensembles C1 à CM de colonnes. De préférence, toutes les cellules mémoire d'un même ensemble 32 de mots sont reliées au noeud 46 d'application d'une tension de référence, par exemple la masse, par un même transistor 48. Les transistors 48 sont commandés par des tensions de commande distinctes. Ainsi, en , les transistors 48 des ensembles Cj, Cj+1, Cj+2 et Cj+3 de colonnes sont respectivement commandés par des tensions Colj, Colj+1, Colj+2 et Colj+3. Chaque cellule mémoire est en outre reliée, de préférence connectée, à un noeud de précharge 50 par un transistor 52. Bien que, en , un seul noeud 50 soit représenté, la mémoire comprend par exemple autant de noeuds 50 que de cellules mémoire dans un ensemble 32 de mots 31. De préférence, une cellule mémoire de chaque ensemble 32 de mots 31 est reliée à chaque noeud 50. Par exemple, toutes les premières cellules des premiers mots W0 sont reliées à un même noeud 50, toutes les deuxièmes cellules des premiers mots W0 sont reliées à un même noeud 50, etc. De préférence, les différentes cellules mémoire de la matrice mémoire sont reliées au noeud 50 correspondant par des transistors 52 différents. Ainsi, la mémoire comprend par exemple autant de transistors 52 que de cellules mémoire dans une ligne. En , les transistors 52 sont représentés par des blocs 54 correspondant chacun aux transistors 52 d'un mot 31. Chaque transistor 52 reçoit par exemple une tension de commande. En , l'ensemble des tensions de commande de chaque ensemble de transistors 52 est représenté par un signal. Ainsi, les transistors 52 correspondant au cellules de l'ensemble Cj, respectivement Cj+1, Cj+2, Cj+3, sont commandés par des tensions comprises dans un ensemble de tensions CLj[], respectivement CLj+1[], CLj+2[], CLj+3[], comprenant autant de valeurs que de transistors 52 dans ledit ensemble de transistors 52. De préférence, toutes les tensions d'un ensemble CLj[], CLj+1[], CLj+2[] ou CLj+3[] sont égales les unes aux autres. Ainsi, chaque transistor 52 correspondant aux cellules d'un ensemble Cj, Cj+1, Cj+2, ou Cj+3, est par exemple commandé par un même signal. La mémoire comprend en outre des amplificateurs de détection, représentés en par des blocs 56. La mémoire comprend de préférence autant d'amplificateurs de détection que de cellules mémoire dans un ensemble 32. Chaque amplificateur de détection est configuré pour générer une tension de précharge sur un des noeuds 50. Autrement dit, chaque noeud 50 est relié, de préférence connecté, à un noeud de sortie d'un amplificateur de détection et reçoit la tension de précharge générée par ledit amplificateur. Chaque amplificateur est relié à un unique noeud 50. Similairement, chaque noeud 50 est relié à un unique amplificateur. Chaque amplificateur est ainsi relié à une cellule mémoire de chaque ensemble 32. Lors de l'étape de précharge PR, tous les transistors 48 sont bloqués (N). Autrement dit, les tensions de commandes Col1 à ColM des transistors 48 sont configurées pour mettre les transistors 48 dans un état bloqué. En outre, les transistors 52 des ensembles de mots 32 pouvant comprendre le mot à lire, c’est-à-dire, lors du front montant 38, les deux ensembles 32 de gauche en , sont configurés pour être passants (O). Autrement dit, les tensions de commande CLj[] et CLj+1[] sont configurées pour mettre les transistors correspondants dans un état passant. Les transistors 52 de tous les autres ensembles 32 de mots sont configurés pour être bloqués. En outre, lors de l'étape de précharge, une tension de précharge est générée par les amplificateurs sur les noeuds 50. Ainsi, chaque cellule mémoire reçoit sur une de ses bornes une tension permettant la lecture de la cellule. Chaque cellule mémoire préchargée comprend ainsi une borne recevant la tension de précharge et une borne reliée, de préférence connectée, à un noeud flottant. La représente schématiquement une étape du procédé de la . Plus précisément, la représente le circuit de la durant l'étape de lecture (RE). Au cours de cette étape, par exemple à partir du front montant 40, les amplificateurs de détection ne génèrent plus les tensions de précharge. De plus, les transistors 48 sont passants (O). Autrement dit, les tensions de commandes Col1 à ColM des transistors 48 sont configurées pour mettre les transistors 48 dans un état passant. De plus, l'ensemble 32 de mots comprenant le mot 31 adressé par l'adresse complète est connu dès le front montant 40, c’est-à-dire le début de l'étape de lecture. Les transistors 52 correspondant à l'ensemble 32 comprenant le mot adressé sont maintenus passants (O) et les autres transistors 52, comprenant les transistors associés à l'autre ensemble 32 ayant été préchargé, sont dans un état bloqué (N). Les cellules mémoire de l'ensemble 32 comprenant le mot adressé peuvent ainsi être lues, par exemple en déterminant le courant traversant les noeuds 50. La représente schématiquement une étape du procédé de la . Plus précisément, la illustre une variante de l'étape de la . La variante de la diffère de la variante de la en ce que, dans la variante de la , seuls les transistors 48 associés à l'ensemble 32 lu durant l'étape de lecture sont dans un état passant. Les autres transistors 48, comprenant les transistors associés à l'autre ensemble 32 ayant été préchargé, sont dans un état bloqué (N). La représente schématiquement un autre mode de réalisation d'un procédé de lecture. Plus précisément, la représente, comme la , sur un signal d'horloge CLK, des bits A15 à A0 d'une adresse fournie à une mémoire. La représente en outre les bits, sur le signal d'horloge CLK, des bits correspondant à la partie de l'adresse indiquant la ligne et à la partie de l'adresse indiquant la colonne. Le procédé illustré par la diffère du procédé illustré par la en ce que l'étape de précharge est effectuée à partir d'un front montant 58. Le front montant 58 correspond au bit C4. Le front montant est ainsi le front montant précédant directement le front 38. A partir du front montant 58 associé au bit C4, l'adresse partielle indique un mot 31 faisant partie d'un ensemble de mots 32 parmi quatre ensembles 32 de la matrice 30. Ainsi, seize mots de données peuvent être désignés par l'adresse partielle connue par la mémoire à partir du front montant 58. Entre le front montant 58 et le front montant 40, c’est-à-dire durant deux périodes du signal d'horloge CLK, les cellules mémoires correspondant auxdits quatre ensembles 32 de mots sont préchargées (PR). L'étape de précharge est décrite plus en détail en relation avec la . Au front montant 40, l'ensemble 32 de mots dans lequel est située le mot 31 ciblé par l'adresse est connu. Entre le front montant 40 et un front montant 42 suivant, c’est-à-dire le front montant correspondant au bit C2, c’est-à-dire le front à partir duquel l'adresse entière est connue de la mémoire, l'ensemble 32 de mots contenant le mot adressé est lu par la mémoire. L'étape de lecture RE est décrite plus en détail par la suite. La représente schématiquement une étape du procédé de la . Plus précisément, la illustre l'étape de précharge PR du mode de réalisation de la . L'étape de la diffère de l'étape de la en ce que quatre ensembles 32 sont préchargés. Ainsi, les transistors 52 associés aux quatre ensembles 32 pouvant être désignés par l'adresse partielle sont mis dans un état passant. Les autres transistors 52 sont dans un état bloqué. Dans l'exemple de la , les quatre ensembles 32 représentés correspondent aux quatre ensembles pouvant être désignés par l'adresse. Comme dans l'étape de la , les transistors 48 sont tous dans un état bloqué. Chaque cellule mémoire préchargée, c’est-à-dire chaque cellule des quatre ensembles 32 pouvant être désignés par l'adresse, comprend ainsi une borne recevant la tension de précharge et une borne reliée, de préférence connectée, à un noeud flottant. La représente schématiquement une étape du procédé de la . Plus précisément, la représente le circuit de la durant l'étape de lecture (RE). L'étape de lecture de la est similaire à l'étape de lecture de la . Autrement dit, au cours de cette étape, par exemple à partir du front montant 40, les amplificateurs de détection ne génèrent plus les tensions de précharge. L'ensemble 32 de mots comprenant le mot 31 adressé par l'adresse complète est connu dès le front montant 40, c’est-à-dire le débit de l'étape de lecture. Les transistors 52 correspondant à l'ensemble 32 comprenant le mot adressé sont maintenus passants (O) et les autres transistors 52, comprenant les transistors associés à l'autre ensemble 32 ayant été préchargé, sont dans un état bloqué (N). En outre, les transistors 48 associés à l'ensemble 32 lu durant l'étape de lecture, c’est-à-dire l'ensemble dans lequel est situé le mot 32 à lire, sont dans un état passant. Les autres transistors 48, comprenant les transistors associés aux autres ensembles 32 ayant été préchargés, sont dans un état bloqué (N). Les cellules mémoire de l'ensemble 32 comprenant le mot adressé peuvent ainsi être lues, par exemple en déterminant le courant sur les noeuds 50. La variante de l'étape de lecture décrite en relation avec la peut aussi être appliqué au procédé des figures 8 à 10. La représente schématiquement un autre mode de réalisation d'un procédé de lecture. Plus précisément, la représente, comme les figures 4 et 8, sur un signal d'horloge CLK, des bits A15 à A0 d'une adresse fournie à une mémoire. La représente en outre les bits, sur le signal d'horloge CLK, des bits correspondant à la partie de l'adresse indiquant la ligne et à la partie de l'adresse indiquant la colonne. Le procédé de la diffère du procédé de la en ce que le procédé de la comprend deux étapes PR1 et PR2 de précharge. L'étape de précharge PR1 commence au front montant 58 et se termine au front montant 38. Durant l'étape de précharge PR1, tous les ensembles 32 désignés par l'adresse partielle connue sont préchargés. Autrement dit, en , les quatre ensembles pouvant être désignés par l'adresse partielle connue au front montant 58, c’est-à-dire les quatre ensembles pouvant comprendre le mot à lire, sont préchargés. L'étape de précharge PR2 commence au front montant 38 et se termine au front montant 40. Lors du front montant 38, un bit de l'adresse supplémentaire est connu par la mémoire. Durant l'étape de précharge PR2, les ensembles 32 étant toujours désignés par l'adresse partielle continuent d'être préchargés. Les ensembles n'étant plus désignés par l'adresse partielle ne sont plus préchargés. Ainsi, dans l'exemple de la , quatre ensembles 32 sont préchargés durant l'étape PR1 et deux ensembles 32 sont préchargés durant l'étape PR2. La représente schématiquement une étape du procédé de la . Plus précisément, la illustre l'étape de précharge PR1 du mode de réalisation de la . L'étape de la correspond à l'étape de la . Quatre ensembles 32 sont donc préchargés. Ainsi, les transistors 52 associés aux quatre ensembles 32 pouvant être désignés par l'adresse partielle sont mis dans un état passant. Les autres transistors 52 sont dans un état bloqué. Dans l'exemple de la , les quatre ensembles 32 représentés correspondent aux quatre ensembles pouvant être désignés par l'adresse. Comme dans l'étape de la , les transistors 48 sont tous dans un état bloqué. Chaque cellule mémoire préchargée, c’est-à-dire chaque cellule des quatre ensembles 32 pouvant être désignés par l'adresse, comprend ainsi une borne recevant la tension de précharge et une borne reliée, de préférence connectée, à un noeud flottant. La représente schématiquement une étape du procédé de la . Plus précisément, la illustre l'étape de précharge PR2 du mode de réalisation de la . Au cours de cette étape, les transistors 52 des cellules mémoire correspondant ensembles 32 étant toujours désignés par l'adresse partielle continuent d'être dans un état passant. Les autres transistors 52 sont mis ou maintenus dans un état bloqué. L'étape de la est ensuite suivie d'une étape de lecture telle que celle décrite en relation avec la . Selon d'autres modes de réalisation, la précharge peut être effectuée à un front montant précédant ceux des modes de réalisation décrits. Par exemple, la précharge peut commencer lors d'un front montant correspondant à la composante de colonne de l'adresse, l'adresse partielle connue à cet instant pouvant indiquer plus d'un ensemble 32 de mots. Tous les ensembles 32 pouvant être indiqués par l'adresse partielle sont préchargés. Dans le cas du mode de réalisation de la , le nombre d'ensembles préchargés est par exemple divisé par deux à chaque front montant suivant le début de la précharge. La représente un mode de réalisation d'un amplificateur de détection 80. L'amplificateur de détection est par exemple un des amplificateurs des blocs 56. L'amplificateur 80 comprend une borne 82, correspondant à la borne reliée, de préférence connectée, au noeud 50 correspondant. La borne 82 est reliée à un noeud 84 d'application d'une tension d'alimentation VDD par des transistors 86 et 88. Les transistors 86 et 88 sont par exemple des transistors à effet de champ à grille isolée ou MOSFET. Le transistor 86 est par exemple un transistor à canal P et le transistor 88 est par exemple un transistor à canal N. Les transistors 86 et 88 sont reliés en série. Autrement dit, une borne de conduction, par exemple la source, du transistor 86 est reliée, de préférence connectée, au noeud 84 et une autre borne de conduction, par exemple le drain, du transistor 86 est reliée, de préférence connectée, à un noeud 90. Une borne de conduction, par exemple le drain, du transistor 88 est reliée, de préférence connectée, au noeud 90 et une autre borne de conduction du transistor 88, par exemple la source, est reliée, de préférence connectée, à la borne 82. Le transistor 86 est monté en diode. Autrement dit, une borne de commande, par exemple la grille, du transistor 86 est reliée, de préférence connectée, à la source du transistor 90. Autrement dit, la borne de commande du transistor 86 est reliée, de préférence connectée, à un noeud 92, le noeud 92 étant relié, de préférence connecté, au noeud 90. Une borne de commande, par exemple la grille, du transistor 88 est configurée pour recevoir une tension de consigne VREF. La borne 82 est par exemple reliée au noeud d'application de la tension de référence GND par deux transistors 94 et 96. Les transistors 94 et 96 sont par exemple des transistors à effet de champ à grille isolée ou MOSFET. Par exemple, les transistors 94 et 96 sont des transistors à canal N. Les transistors 94 et 96 sont reliés en série. Autrement dit, une borne de conduction, par exemple le drain, du transistor 94 est reliée, de préférence connectée, à la borne 82 et une autre borne de conduction, par exemple la source, du transistor 94 est reliée, de préférence connectée, à un noeud 98. Une borne de conduction, par exemple le drain, du transistor 96 est reliée, de préférence connectée, au noeud 98 et une autre borne de conduction du transistor 96, par exemple la source, est reliée, de préférence connectée, au noeud d'application de la tension de référence GND. Une borne de commande du transistor 94 est configuré pour recevoir une tension VREFN. Une borne de commande du transistor 96 est configuré pour recevoir une tension PRECH. Lors de la précharge, la tension PRECH a une valeur correspondant à une valeur logique 1. L'amplificateur 80 comprend en outre des transistors 100 et 102. Les transistors 100 et 102 sont par exemple des transistors à effet de champ à grille isolée ou MOSFET. Le transistor 100 est par exemple un transistor à canal P et le transistor 102 est par exemple un transistor à canal N. Les transistors 100 et 102 sont reliés en série entre le noeud 84 et le noeud d'application de la tension de référence GND. Autrement dit, une borne de conduction, par exemple la source, du transistor 100 est reliée, de préférence connectée, au noeud 84 et une autre borne de conduction, par exemple le drain, du transistor 100 est reliée, de préférence connectée, à un noeud 104. Une borne de conduction, par exemple le drain, du transistor 102 est reliée, de préférence connectée, au noeud 104 et une autre borne de conduction du transistor 102, par exemple la source, est reliée, de préférence connectée, au noeud d'application de la tension de référence GND. Le noeud 104 est ainsi le point milieu entre les transistors 100 et 102. Une borne de commande du transistor 100 est reliée, de préférence connectée, au noeud 92, et est donc reliée, de préférence connectée, à la borne de commande du transistor 86. Une borne de commande du transistor 102 est configurée pour recevoir la tension VREFN. La tension VREFN est une tension de référence. De préférence, la tension VREFN est de l'ordre de la tension de seuil des transistors 94 et 102. Les transistors 94 et 102 fonctionnent ainsi en saturation en source de courant. Le noeud 104 est relié à un noeud 106 de sortie de l'amplificateur 80 par un inverseur 108 et une porte logique NON-ET 110. L'inverseur 108 est relié entre le noeud 104 et un noeud 112. Plus précisément, une entrée de l'inverseur 108 est reliée, de préférence connectée, au noeud 104 et une sortie de l'inverseur 108 est reliée, de préférence connectée, au noeud 112. L'inverseur est alimenté par une tension fournie entre des bornes 114 et 116 de l'inverseur 108. La borne 114 est configurée pour recevoir une tension VDDsense et la borne 116 est configurée pour recevoir une tension de référence GNDsense. Un exemple de dispositif générant les tensions VDDsense et GNSsense est représenté en . Lors de la précharge, la tension PRECHN a une valeur correspondant à une valeur logique 0. La porte logique 110 comprend une entrée reliée, de préférence connectée, au noeud 112. Une autre entrée de la porte logique 110 est configurée pour recevoir une tension PRECHN. Une sortie de la porte logique 110 est reliée, de préférence connectée, au noeud de sortie 106. L'entrée et la sortie de l'inverseur 108 sont reliées par un transistor 118. Le transistor 118 est par exemple un transistor MOSFET, par exemple à canal N. Une borne de conduction du transistor 118, par exemple le drain, est reliée, de préférence connectée, au noeud 104 et une autre borne de conduction, par exemple la source, du transistor 118 est reliée, de préférence connectée, au noeud 112. Une borne de commande, par exemple la grille, du transistor 118 est configurée pour recevoir une tension PRECHHV. Le rôle de la tension PRECHHV est de mettre suffisamment en conduction le transistor 118 de sorte que sa tension source-drain Vds soit quasiment nulle. Les noeuds 104 et 112 sont alors à des potentiels similaires, ce qui polarise l'inverseur 114 à son point de commutation. Plus précisément, la tension PRECHHV est un signal ayant une valeur correspondant à la valeur logique 0 pendant la phase de lecture, et ayant une valeur suffisamment élevée lors de la phase de précharge pour que les noeuds 104 et 112 soient à des potentiels proches l'un de l'autre, par exemple sensiblement égaux, par la conduction du transistor 118. Ce niveau doit être sensiblement supérieur au seuil de basculement de l'inverseur 114, augmenté de la tension de seuil du transistor 118. Il peut éventuellement être supérieur à la tension d'alimentation VDD. Lors de la lecture d'une cellule mémoire selon les modes de réalisation décrits précédemment, le fonctionnement de l'amplificateur est par exemple le suivant. Le transistor 102 est configuré pour être traversé par un courant, par exemple de 2µA. Selon le courant traversant le transistor 100, la tension sur le noeud 104 correspond à la tension d'alimentation du noeud 84 ou la tension de référence. Plus précisément, si le courant traversant le transistor 100 est supérieur au courant traversant le transistor 102, la tension sur le noeud 104 est la tension d'alimentation. Si le courant traversant le transistor 100 est inférieur au courant traversant le transistor 102, la tension sur le noeud 104 est la tension de référence. Lors de la précharge, la tension PRECH a une valeur correspondant à la valeur logique 1. Le transistor 96 est ainsi passant, et le noeud 98 est porté au potentiel de référence. Le transistor 94, qui reçoit VREFN, sur sa grille, injecte un courant de référence dans le transistor 86 à travers le transistor 88 monté en grille commune. Ce courant est recopié homothétiquement par le transistor 100. Ce courant, ainsi que les dimensions des transistors 86 et 100, est défini de sorte que le courant traversant le transistor 100 soit sensiblement identique au courant traversant le transistor 102. Ceci fait que la résultante des courants reçus par le noeud 104 depuis les transistors 100 et 102 est sensiblement nulle. Durant la précharge, le transistor 118 est passant et polarise au même potentiel l'entrée et la sortie de l'inverseur 108, ce qui place 104 au seuil de basculement de l'inverseur 108. Durant la lecture de la cellule mémoire, la tension sur la sortie de la porte logique 110 dépend de l'état de la cellule mémoire. L'inverseur 108 comporte par exemple un transistor MOSFET à canal P et un transistor MOSFET à canal N reliés en série entre le noeud d'application de la tension d'alimentation VDD et le noeud d'application du potentiel de référence. Le caisson du transistor MOSFET à canal P est relié au noeud d'application de la tension d'alimentation VDD, la source du transistor MOSFET à canal P est reliée à la borne 114, le substrat du transistor MOSFET à canal N est relié au noeud d'application du potentiel de référence, et la source du transistor MOSFET à canal N est reliée à la borne 116. Les grilles desdits transistors sont reliées ensemble à l'entrée 104, leurs drains étant reliés ensemble à la sortie 112. Lors de la phase de précharge, lorsque l'inverseur 108 est polarisé à son seuil de basculement, le transistor MOSFET à canal N et le transistor MOSFET à canal P conduisent simultanément, entraînant une consommation potentiellement élevée entre les bornes 114 et 116. De manière à réduire cette consommation, l'amplificateur 80 comprend un circuit 120, décrit plus en détail en relation avec la , introduisant des impédances identiques, en série entre la borne 114 et le noeud d'application de la tension d'alimentation VDD d'une part, et entre la borne 116 et le noeud d'application du potentiel de référence d'autre part. Ces impédances augmentent le potentiel de la borne 116, et réduisent le potentiel de la borne 114 d'une valeur sensiblement identique. En réduisant les tensions grille-source des transistors MOSFET à canal N et P, elles réduisent fortement le courant transitant entre les bornes 114 et 116. En dehors des phases de précharge, le circuit 120 est de préférence configuré de sorte que l'inverseur soit polarisé de façon classique, le noeud 114 étant polarisé à la tension d'alimentation VDD et le noeud 116 étant polarisé au potentiel de référence. La représente un circuit 120 de génération de tensions du mode de réalisation de la . Le circuit 120 est par exemple configuré pour générer les tensions VDDsense et GNDsense décrites en relation avec la . Le circuit 120 comprend une entrée 122 et des sorties 124 et 126. L'entrée 122 est configurée pour recevoir la tension PRECH. La sortie 124 est configurée pour fournir la tension VDDsense, c'est-à-dire la tension appliquée sur la borne 114 de la . La sortie 126 est configurée pour fournir la tension GNDsense, c'est-à-dire la tension appliquée sur la borne 116 de la . La sortie 124 est reliée au noeud 84 par une résistance 128 et un transistor 130 reliés en parallèle. Le transistor 130 est par exemple un transistor MOSFET, par exemple de canal P. Autrement dit, la résistance 128 est reliée entre le noeud 84 et la sortie 124. De même, le transistor 130 est relié entre le noeud 84 et la sortie 124. Autrement dit, une borne de la résistance 128 est reliée, de préférence connectée, au noeud 84 et une autre borne de la résistance 128 est reliée, de préférence connectée, à la sortie 124. Similairement, une borne de conduction, par exemple la source, du transistor 130 est reliée, de préférence connectée, au noeud 84 et une autre borne de conduction, par exemple le drain, du transistor 130 est reliée, de préférence connectée, à la sortie 124. La sortie 126 est reliée au noeud d'application de la tension de référence GND par une résistance 132 et un transistor 134 reliés en parallèle. Le transistor 134 est par exemple un transistor MOSFET, par exemple de canal N. Autrement dit, la résistance 132 est reliée entre le noeud d'application de la tension de référence GND et la sortie 126. De même, le transistor 134 est relié entre le noeud d'application de la tension de référence GND et la sortie 126. Autrement dit, une borne de la résistance 132 est reliée, de préférence connectée, au noeud d'application de la tension de référence GND et une autre borne de la résistance 132 est reliée, de préférence connectée, à la sortie 126. Similairement, une borne de conduction, par exemple la source, du transistor 134 est reliée, de préférence connectée, au noeud d'application de la tension de référence GND et une autre borne de conduction, par exemple le drain, du transistor 134 est reliée, de préférence connectée, à la sortie 126. Une borne de commande du transistor 130 est reliée, de préférence connectée, à l'entrée 122. Une borne de commande du transistor 134 est reliée à l'entrée 122 par un inverseur 136. Autrement dit, une entrée de l'inverseur 136 est reliée, de préférence connectée, à l'entrée 122 et une sortie de l'inverseur 136 est reliée, de préférence connectée, à la borne de commande du transistor 134. Lors de la phase de précharge, c'est-à-dire lorsque la tension PRECH a une valeur correspondant à une valeur logique 1, le transistor 130 est bloqué. La borne 124, correspondant à la borne 114 de la , est reliée au noeud d'application de la tension VDD par l'intermédiaire de la résistance 128 et la borne 126, correspondant à la borne 116 de la , est reliée au noeud d'application du potentiel de référence par l'intermédiaire de la résistance 132. En dehors de la phase de précharge, c'est-à-dire lorsque la tension PRECH a une valeur correspondant à une valeur logique 0, la borne 124, correspondant à la borne 114 de la , est reliée au noeud d'application de la tension VDD par l'intermédiaire du transistor 130 et la borne 126, correspondant à la borne 116 de la , est reliée au noeud d'application du potentiel de référence par l'intermédiaire du transistor 134. Lors de la phase de précharge, le noeud 112, qui est au potentiel de basculement de l'inverseur 108, peut entrainer une surconsommation dans la porte NON-ET 110 et un état indéfini à sa sortie. La tension d'entrée PRECHN de la porte 110, qui est à une valeur logique 0 lors de la phase de précharge, a pour but d'éviter ces deux problèmes. Selon un mode de réalisation, le circuit 120 est commun à plusieurs amplificateurs 80, par exemple commun à tous les amplificateurs 80. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Dispositif mémoire comprenant un amplificateur de détection (80), dans lequel l'amplificateur comprend un premier inverseur (108), une entrée et une sortie du premier inverseur étant reliées par un premier transistor (118) configuré pour être passant durant une étape de précharge d'une cellule mémoire. Dispositif selon la revendication 1, dans lequel l'amplificateur comprend une porte logique NON ET (110) dont une première entrée est reliée à la sortie du premier inverseur (108) et une deuxième entrée reliée à un noeud d'application d'une première tension (PRECHN), la sortie de la porte logique étant reliée à une sortie de l'amplificateur. Dispositif selon la revendication 2, dans lequel la première tension (PRECHN) est configurée pour être égale à une deuxième tension de référence durant l'étape de précharge et être égale à une troisième tension d'alimentation durant une étape de lecture de la cellule mémoire. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel l'amplificateur comprend des deuxième (100) et troisième (102) transistors reliés en série entre un noeud d'application de la troisième tension d'alimentation et un noeud d'application de la deuxième tension de référence, le point milieu (104) entre les deuxième et troisième transistors (100, 102) étant relié à l'entrée du premier inverseur. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel l'amplificateur comprend des quatrième (86) et cinquième (88) transistors reliés en série entre un noeud d'application de la troisième tension d'alimentation et une borne (82) de la cellule mémoire, le quatrième transistor (86) étant monté en diode, une borne de commande du quatrième transistor (86) étant reliée à une borne de commande du deuxième transistor (100). Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel l'amplificateur comprend des sixième (94) et septième (96) transistors reliés en série entre la borne de la cellule mémoire et un noeud d'application de la deuxième tension de référence. Dispositif selon la revendication 4 ou 5 et selon la revendication 6, dans lequel les courants traversants les deuxième et troisième transistors (100, 102) sont sensiblement égaux et sont dépendants du courant traversant le sixième transistor (96). Dispositif selon la revendication 6 ou 7, dans lequel le dispositif est configuré pour que, durant l'étape de précharge, la première tension soit égale à la deuxième tension de référence et les bornes de commande des premier (118) et septième (96) transistors soient au moins égales à la troisième tension d'alimentation. Dispositif selon la revendication 6 ou 7, dans lequel le dispositif est configuré pour que, durant l'étape de lecture, la première tension soit égale à la troisième tension d'alimentation et les bornes de commande des premier (118) et septième (96) transistors soient égales à la deuxième tension de référence. Dispositif selon l'une quelconque des revendications 1 à 9, dans lequel le premier inverseur est configuré pour être alimentée par une quatrième tension (VDDsense) appliquée entre des première (114) et deuxième (116) borne du premier inverseur, la quatrième tension étant distincte de la troisième tension d'alimentation. Dispositif selon la revendication 10, dans lequel la quatrième tension prend une première valeur durant l'étape de précharge et une deuxième valeur en dehors de l'étape de précharge. Dispositif selon la revendication 11, dans lequel le dispositif comprend un circuit (120) de génération de la quatrième tension, le circuit de génération comprenant une première borne de sortie (124) configurée pour être reliée à la première borne (114) du premier inverseur (108), et une deuxième borne de sortie (126) configurée pour être reliée à la deuxième borne (116) du premier inverseur (108), la première borne de sortie étant reliée à un noeud d'application de la troisième tension d'alimentation par une première résistance (128) et un huitième transistor (130) reliés en parallèle, la deuxième borne de sortie étant reliée à un noeud d'application de la deuxième tension de référence par une deuxième résistance (132) et un neuvième transistor (134) reliés en parallèle, le circuit de génération comprenant en outre une borne d'entrée (122) reliée à un noeud d'application de la tension de commande du septième transistor (96), la borne d'entrée étant reliée à une borne de commande du huitième transistor (130) et étant reliée, par un deuxième inverseur (136), à une borne de commande du neuvième transistor (134). Procédé de commande d'un dispositif mémoire comprenant un amplificateur de détection (80), l'amplificateur comprenant un premier inverseur (108), une entrée et une sortie du premier inverseur étant reliées par un premier transistor (118), le procédé comprenant la mise à l'état passant du premier transistor durant une étape de précharge d'une cellule mémoire. Procédé selon la revendication 13 appliqué à un dispositif selon l'une quelconque des revendications 1 à 12.