Brevet FR3148117A1 — publié le 20241025

Transistor bipolaire La présente description concerne un dispositif électronique (10) comprenant un transistor bipolaire (12), le collecteur (30, 32, 34) du transistor bipolaire comprenant des première (30, 32) et deuxième (34) régions, la deuxième région (34) étant entre la première région (30, 32) et la base (40, 40a, 40b) du transistor bipolaire, le transistor bipolaire comprenant un élément conducteur (36) entourant au moins partiellement la deuxième partie (34) et étant situé entre la première partie (30, 32) et la base (40, 40a, 40b). Figure pour l'abrégé : Fig. 1 Transistor bipolaire La présente description concerne de façon générale les dispositifs électroniques et plus particulièrement les dispositifs comprenant des transistors bipolaires et leurs procédés de fabrication. Un transistor bipolaire est un dispositif électronique à base de semi-conducteur de la famille des transistors. Son principe de fonctionnement est basé sur deux jonctions PN, l'une en direct et l'autre en inverse. La polarisation de la jonction PN inverse par un faible courant électrique (parfois appelé effet transistor) permet de commander un courant plus important, suivant le principe de l'amplification de courant. Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs électroniques comprenant des transistors bipolaires connus. Un mode de réalisation prévoit un dispositif électronique comprenant un transistor bipolaire, le collecteur du transistor bipolaire comprenant des première et deuxième régions, la deuxième région étant entre la première région et la base du transistor bipolaire, le transistor bipolaire comprenant un élément conducteur entourant au moins partiellement la deuxième partie et étant situé entre la première partie et la base. Un autre mode de réalisation prévoit un procédé de fabrication d'un dispositif électronique comprenant un transistor bipolaire, le collecteur du transistor bipolaire comprenant des première et deuxième régions, la deuxième région étant entre la première région et la base du transistor bipolaire, le procédé comprenant la fabrication d'un élément conducteur entourant au moins partiellement la deuxième partie et étant situé entre la première partie et la base. Selon un mode de réalisation, l'élément conducteur entoure entièrement la deuxième partie. Selon un mode de réalisation, l'élément conducteur est en silicium polycristallin. Selon un mode de réalisation, le transistor bipolaire comprend un plot de polarisation relié à l'élément conducteur. Selon un mode de réalisation, le dispositif comprend un transistor MOSFET dans et sur une portion du substrat dans et sur lequel est formé le transistor bipolaire. Selon un mode de réalisation, le procédé comprend la formation d'une première couche isolante dans un substrat, la gravure d'une première cavité dans la première couche et le remplissage de la première cavité par un matériau conducteur de manière à former une région conductrice. Selon un mode de réalisation, le procédé comprend la formation d'une deuxième couche isolante recouvrant la région conductrice, la formation d'une deuxième cavité traversant la région conductrice de manière à former l'élément conducteur à partir de la région conductrice et la formation de troisième couche isolante recouvrant les parois latérales découvertes de l'élément conducteur. Selon un mode de réalisation, le procédé comprend la formation de la première région du collecteur par dopage du substrat et la formation de la deuxième région du collecteur dans la deuxième cavité par croissance épitaxiale à partir de la première partie. Selon un mode de réalisation, le procédé comprend la formation d'un transistor à effet de champ à grille isolée, des portions du transistor à effet de champ à grille isolée étant formée lors de l'étape de dopage de la première région. Selon un mode de réalisation, le procédé comprend la formation de la base sur la deuxième couche isolante. Selon un mode de réalisation, le procédé comprend la polarisation de l'élément conducteur à un potentiel positif si le transistor bipolaire est de type NPN et à un potentiel négatif si le transistor bipolaire est de type PNP. Selon un mode de réalisation, le potentiel a une valeur absolue inférieure à 5V. Selon un mode de réalisation, la valeur du potentiel est indépendante de la valeur appliquée à la base, au collecteur et à l'émetteur du transistor bipolaire. Selon un mode de réalisation, le dispositif comprend deux transistors bipolaires, le dispositif étant configuré pour que l'élément conducteur de l'un des transistors soit polarisé à une tension comprise entre 0 V et 5 V et que l'élément conducteur de l'autre transistor soit polarisé à une tension comprise entre -5 V et 0 V. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente un mode de réalisation d'un dispositif comprenant un transistor bipolaire ; et la , la , la , la , la , la , la , la , la , la , la , la , la , la représentent des étapes d'un procédé de fabrication du dispositif de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La représente un mode de réalisation d'un dispositif 10 comprenant un transistor bipolaire 12. Le dispositif 10 peut aussi comprendre, par exemple, un transistor 14 à effet de champ à grille isolée ou MOSFET (Metal Oxide Semiconductor Field Effect Transistor). Les transistors 12 et 14 sont formés dans et sur un substrat 16. Le substrat 16 est un substrat semiconducteur, par exemple en silicium. Des portions 17a et 17b du substrat 16 dans lesquelles sont situées, respectivement, le transistor 12 et le transistor 14 sont séparées l'une de l'autre par des tranchées isolantes 18, par exemple des tranchées dites profondes. Les tranchées 18 séparent, en outre, les portions 17a et 17b d'autres portions du substrat 16. Ainsi, les portions 17a et 17b sont par exemple entourées par les tranchées 18. Les tranchées 18 sont par exemple en oxyde de silicium. La portion du substrat dans laquelle est situé le transistor 14 comprend un caisson 20 semiconducteur, par exemple en le matériau du substrat, dopé d'un premier type de conductivité, par exemple de type P. Le caisson 20 est par exemple entouré latéralement par des régions isolantes, par exemple des régions en le même matériau que les tranchées 18, par exemple en oxyde de silicium. Le caisson 20 est par exemple séparé du reste du substrat par un caisson 24 semiconducteur, par exemple en le même matériau que le caisson 20, dopée du type de conductivité opposé à celui du caisson 20, par exemple de type N. Le transistor 14 est formé dans et sur le caisson 20. Autrement dit, le caisson 20 comprend des régions 26 dopée du type de conductivité opposé à celui du caisson 20, formant des régions de source et de drain. Le transistor 14 comprend en outre une grille 28 située sur une face supérieure du substrat 16. Le transistor 12 comprend des régions 30, 32, et 34 de collecteur. Les régions 30 sont situées dans le substrat 16, et plus précisément dans la portion 17a. Les régions 30 sont par exemple dopées du même type que la région 24. Alternativement, les régions 30 peuvent être par exemple dopées du type de dopage opposé au type de la région 24. Les régions 30 sont par exemple dopées de type N. Le transistor 12 comprend par exemple deux régions 30 s'étendant dans des directions parallèles. Alternativement, le transistor 12 comprend une unique région 30 formant un anneau dans la portion 17a. l'unique portion 30 entoure alors une région du substrat de préférence non dopée. La région 32 est située sur les régions 30. Autrement dit, une face inférieure de la région 32 est en contact avec des faces supérieures des régions 30. La région 32 relie électriquement les régions 30. La région 32 est par exemple dopée du même type de conductivité que la région 30. La région 32 comprend de préférence une partie centrale 32a et une partie périphérique 32b. La partie périphérique forme par exemple un anneau entourant la partie 32a. La partie 32a a par exemple une hauteur inférieure à la hauteur de la partie 32b. Les parties 32a et 32b ont par exemple une face inférieure plane. Les faces inférieures des parties 32a et 32b sont donc par exemple coplanaires. La face supérieure de la partie 32b est par exemple coplanaire avec la face supérieure des tranchées 18. La région 34 est en contact avec la région 32. La région 34 s'étend depuis la face supérieure de la partie 32a. Par exemple, la hauteur de la région 34 est supérieure à la différence de hauteur entre les parties 32a et 32b. Ainsi, la face supérieure de la région 34 est de préférence à un niveau supérieur au niveau de la face supérieure de la partie 32b. De préférence, les régions 30 ont une concentration de dopants sensiblement constante. De préférence, la région 32 a une concentration de dopants sensiblement constante. Les régions 30 et 32 ont de préférence une concentration de dopants supérieure à la concentration de dopants de la région 34, par exemple au moins cent fois supérieure, par exemple au moins mille fois supérieure. Par exemple, la concentration de dopants des régions 30 et 32 est par exemple supérieure à 10 18 atomes/cm², par exemple supérieure à 10 20 atomes/cm². Par exemple, la concentration de dopants dans la région 34 est inférieure à 10 16 atomes/cm², par exemple comprise entre 10 14 atomes/cm² et 10 16 atomes/cm². Le transistor 14 comprend un élément conducteur 36 entourant la région 34. L'élément 36 est séparé du collecteur par une région isolante 38. Plus précisément, la région isolante 38 est située sur les faces supérieures des parties 32a et 32b. La région 38 recouvre par exemple entièrement la face supérieure de la partie 32a et partiellement la face supérieure de la partie 32b. La face supérieure de la région 38 est par exemple plane. La face supérieure de la région 38 est de préférence coplanaire avec une face supérieure de la région 34. L'élément conducteur 36 est enterré dans la région 38. Autrement dit, l'élément 36 est séparé de la région 34 par une portion de la région 38 et est séparé de la région 32 par une autre portion de la région 38. L'élément 36 est de préférence situé en regard de la face supérieure de la partie 32a. Par exemple, l'élément 36 est situé en regard de la portion de substrat entourée par les régions 30. Par exemple, l'élément 36 n'est pas en regard des régions 30. L'élément conducteur 36 est par exemple en silicium polycristallin. La région isolante 38 est par exemple en oxyde de silicium. L'élément 36 comprend par exemple une portion non représentée s'étendant, par exemple dans la couche 38, jusqu'à un plot de polarisation non représenté. Le plot de polarisation et l'élément 38 sont reliés entre eux et isolés électriquement de la base 40 et du collecteur 30, 32, 34. Le transistor 12 comprend une base 40. La base 40 comprend une partie centrale 40a et une partie périphérique 40b. La partie centrale 40a est entourée latéralement par la partie périphérique. La partie périphérique 40b forme ainsi un anneau autour de la partie centrale 40a. La partie centrale s'étend à partir de la région 34. Autrement dit, la face inférieure de la partie 40a est en contact avec la face supérieure de la partie 34. La portion supérieure des faces latérales de la partie 40a est en contact avec la partie 40b. La portion inférieure des faces latérales de la partie 40a est séparée de la partie 40b par un élément isolant 42. La portion 40a et la portion 40b sont ainsi reliées électriquement. L'ensemble de la base, c’est-à-dire les portions 40a et 40b, est donc relié électriquement. L'élément 42 s'étend par exemple à partir de la couche 38. L'élément 42 s'étend par exemple en alignement avec la partie de la couche 38 séparant l'élément 36 de la région 34. La base 40 s'étend de préférence entièrement sur la couche 38 et la région 34. La couche 38 et la région 34 sont entièrement recouverte par la base 40 et l'élément isolant 42. De préférence, les faces latérales de la partie 40b et de la couche 38 sont coplanaires. La base 40 est entièrement séparée de l'élément 36 par une portion de la couche 38. L'élément 36 est ainsi situé entre la base 40 et la région 32 du collecteur. Une face supérieure de l'élément 36 est ainsi en regard de la base 40, par exemple uniquement séparée de la base par une portion de la couche isolante 38. Similairement, une face inférieure de l'élément 36 est en regard de la région 32, par exemple uniquement séparée de la région 32 par une portion de la couche isolante 38. Une face latérale de l'élément 36, plus précisément la face intérieure, c'est-à-dire la face la plus proche de la région 34, entoure la région 34 et est de préférence séparée de la région 34 uniquement par une portion de la couche 38. La base 40 est en un matériau semiconducteur, par exemple en silicium. La type de dopage de la base 40 est le type opposé au dopage du collecteur, par exemple de type P. Le transistor 12 comprend en outre une région d'émetteur 44. La région 44 repose sur la base 40. En particulier, la région 44 s'étend au-dessus d'au moins une partie d la portion 40a et par exemple au-dessus d'une partie de la portion 40b. Ainsi, une portion de la partie 40b n'est pas recouverte par l'émetteur. Une portion de la base 40 n'est donc pas recouverte par l'émetteur. La région 44 est entourée latéralement par une région 46 isolante. La région 46 recouvre ainsi, par exemple entièrement, les faces latérales de la région d'émetteur 44. La face inférieure de l'émetteur est entièrement recouverte de régions 48 et 50 isolantes, à l'exception d'une portion de la face inférieure en contact avec la partie 40a. Ladite portion de la face inférieure est par exemple entourée par la région 50, ayant par exemple un profil en forme de L. La région 48 entoure par exemple la région 50 et est en contact avec la région 46. L'émetteur 44 est en un matériau semiconducteur, par exemple en silicium. Le type de dopage de l'émetteur 44 est le type opposé au dopage de la base, c'est-à-dire le même type que le collecteur, par exemple de type N. Le transistor 12 comprend en outre des métallisations 51, 52, 54 reposant respectivement sur des portions du collecteur, de la base et de l'émetteur. Les métallisations 51, 52, 54 sont plus précisément situées respectivement sur la face supérieure d'une portion de la portion 32b, sur la face supérieure d'une portion de la portion 40b et sur la face supérieure de l'émetteur 44. Les métallisations 51 sont séparées de la région 38 et de la portion 40b par des espaceurs 51'. Similairement, les métallisations 52 sont séparées de la région 54 par des espaceurs 52'. Au cours du fonctionnement du transistor, un potentiel est appliqué au plot de contact non représenté, et donc à l'élément 36. Le potentiel appliqué permet de moduler le courant dans le collecteur, ainsi que le gain et la fréquence de transition du transistor 12. La valeur du potentiel appliqué à l'élément 36 dépend de la structure du transistor 12. Plus précisément, la valeur du potentiel dépend de l'épaisseur de la portion de la couche 38 située entre l'élément 36 et la région 34 du collecteur. De plus, le potentiel appliqué à l'élément 36 est par exemple un potentiel positif dans le cas où le collecteur, la base et l'émetteur ont respectivement des dopages de type N, de type P et de type N, et est par exemple un potentiel négatif dans le cas où le collecteur, la base et l'émetteur ont respectivement des dopages de type P, de type N et de type P. Par exemple, la valeur absolue du potentiel est inférieure à 5V, par exemple inférieure à 3 V. Selon un mode de réalisation, le dispositif 10 comprend deux transistors bipolaires 12. Les transistors 12 font par exemple partie de circuits différents ou sont utilisés pour des applications différentes, par exemple des applications parmi : amplificateur à faible bruit ou un générateur de tension de référence à bande interdite. Par exemple, l'élément 36 d'un des transistors 12 est polarisé à une tension comprise entre -5 V et 0 V et l'élément 36 de l'autre transistor 12 à une tension comprise entre 0 V et 5 V. Les figures 2 à 15 représentent un dispositif résultant des étapes, de préférence successives, d'un procédé de fabrication du dispositif de la . Plus précisément, les figures 2 à 15 représente un dispositif résultant des étapes, de préférence successives, d'un procédé de fabrication d'un dispositif comprenant le transistor bipolaire 12 et le transistor MOSFET 14. La représente un dispositif résultant d'une étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, les tranchées 18 sont formées dans le substrat 16. De plus, les régions isolantes 22 sont formées dans la portion 17b du substrat. L'étape de la comprend en outre la formation d'une couche isolante 56. La couche 56 est située à l'emplacement de l'élément 36 et de la région 34 du collecteur. La couche 56 affleure la face supérieure du substrat 16. La couche 56 est de préférence en le matériau de la couche 38. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, une cavité 58 est formée dans la couche 56 à partir de la face supérieure du substrat. La hauteur de la cavité 58 est de préférence inférieure à la hauteur de la couche 56. Ainsi, le fond de la cavité 58 est formé par la couche 56. De même, les parois latérales de la cavité 58 sont formées par la couche 56. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, une couche isolante 60 est formée de manière conforme sur la structure résultant de l'étape de la , de préférence sur toute la structure. La couche 60 recouvre ainsi les parois latérales et le fond de la cavité 58. La couche 60 ne remplit pas la cavité 58. La couche 60 recouvre en outre la face supérieure du substrat 16, des murs 18 et des régions 22. La représente une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, la cavité 58 est remplie par une région 62 conductrice. La cavité 58 est par exemple entièrement remplie par la région 62. De préférence, la face supérieure de la région 62 est par exemple coplanaire avec la face supérieure de la couche 60. La région 62 conductrice est par exemple en silicium polycristallin. La région 62 est par exemple dopée. La région 62 a par exemple une concentration de dopants comprise entre 1 e 18 et 1 e 22 atomes par cm 3 . La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . L'étape de la comprend une étape d'oxydation de la couche 62. Ainsi, la partie supérieure de la couche 62 est oxydée et est remplacée par une couche isolante 64. La couche 64 est par exemple en oxyde de silicium. La face supérieure de la couche 64 est de préférence coplanaire avec la face supérieure de la couche 60. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . L'étape de la comprend des étapes de dopage. Plus précisément, l'étape de la comprend la formation, par dopage, des régions 20, 24 et 30. L'étape de la comprend la formation, par dopage, d'une couche 32', dopée du même type que la région 32 et avec la même concentration que la région 32. La couche 32' a de préférence une épaisseur sensiblement constante. La couche 32' s'étend de préférence sur toute la largeur de la portion 17a du substrat. La couche 32' s'étend au-dessus des régions 30. Au cours de cette étape, un masque 66 de gravure est en outre formé sur la structure résultant de l'étape de dopage. Le masque 66 comprend une ouverture à l'emplacement de la portion 17a du substrat. Le masque 66 recouvre de préférence entièrement la structure à l'exception de la portion 17a du substrat. En particulier, le masque 66 recouvre la portion 17b du substrat. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, un empilement 68 de couches est formé sur la structure, de préférence sur toute la structure, résultant de l'étape de la . L'empilement 68 est de préférence formé de manière conforme sur la structure. L'empilement 68 recouvre ainsi le masque 66, la région 64 et la couche 60. L'empilement 68 comprend une couche inférieure 70 isolante. La couche 70 est par exemple en oxyde de silicium. La couche 70 recouvre la face supérieure du masque 66, les parois latérales du masque 66 et les faces supérieures de la région 64 et de la couche 60. L'empilement 68 comprend une couche 72 semiconductrice. La couche 72 est en le matériau de la base du transistor 12 de la . La couche 72 est par exemple en silicium ou en silicium polycristallin. La couche 72 recouvre, de préférence entièrement la couche 70. L'empilement 68 comprend une couche 74 isolante. La couche 74 est par exemple en nitrure de silicium. La couche 74 recouvre, de préférence entièrement la couche 72. L'empilement 68 comprend une couche 76 isolante. La couche 76 est de préférence en un matériau gravable sélectivement par rapport au matériau de la couche 74, c’est-à-dire gravable au moins deux fois plus vite, par exemple au moins cinq fois plus vite. La couche 76 est par exemple en oxyde de silicium. La couche 76 recouvre, de préférence entièrement la couche 74. L'empilement 68 comprend une couche 78 isolante. La couche 78 est de préférence en un matériau gravable sélectivement par rapport au matériau de la couche 76, c’est-à-dire gravable au moins deux fois plus vite, par exemple au moins cinq fois plus vite. La couche 78 est par exemple en le matériau de la couche 74. La couche 78 est par exemple en nitrure de silicium. La couche 78 recouvre, de préférence entièrement la couche 76. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, une cavité 80 est formée dans l'empilement 68, dans la région 64 et dans l'élément 62. La cavité 80 est située à l'emplacement de la portion 40a et de la région 34. La cavité 80 s'étend de la face supérieure de la couche 78, c’est-à-dire la couche supérieure de l'empilement 68. La cavité 80 traverse les couches de l'empilement 68, la région 64, l'élément 62 et la couche 60. La cavité 80 s'étend ainsi jusqu'à la face supérieure de la couche 32' sous la région 62. La cavité 80 n'atteint pas la couche 32'. La cavité 80 a des dimensions horizontales, c'est-à-dire dans le plan de la face supérieure de l'élément 62, inférieures aux dimensions de l'élément 62. La cavité 80 est formée de manière à être entourée par les portions non gravées de l'élément 62. L'étape de la comprend en outre la formation d'espaceurs 82 sur les parois latérales de la cavité 80. Les espaceurs 80 sont de préférence en le matériau de la couche 60, par exemple en oxyde de silicium. Les espaceurs 82 recouvrent les parois latérales d'au moins les couches 70 et 72. Les espaceurs 82 recouvrent en outre les parois latérales de l'élément 62, de manière à former l'élément 36. L'étape de la comprend en outre la formation, par croissance épitaxiale, d'une région 84 à l'emplacement de la région 34. La région 84 est par exemple en un matériau semiconducteur intrinsèque, par exemple en le matériau de la région 34, par exemple en silicium intrinsèque. L'étape de la comprend en outre la formation, par croissance épitaxiale, de la portion 40a. La portion 40a est située sur la face supérieure de la portion 84. La portion 40a s'étend sur les faces supérieures des espaceurs 82. Autrement dit, la face supérieure de la portion 40 est située à un niveau supérieur au niveau de la face supérieure des espaceurs 82. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étapes, la région 50 est formée. Plus précisément, l'étape de la comprend la formation d'une couche non représentée en le matériau de la couche 76, par exemple en oxyde de silicium. Ladite couche non représentée est formée de manière conforme sur la structure résultant de l'étape de la . En particulier, la couche non représentée recouvre la face supérieure de la portion 40a et les parois latérales de la cavité 80 non recouvertes par la région 84 et de la portion 40a L'étape de la comprend la formation d'espaceurs non représentés. Les espaceurs non représentés sont en un matériau gravable sélectivement par rapport au matériau de la couche non représentée. Les espaceurs non représentés recouvrent les portions de la couche non représentée correspondant à la région 50. Les portions de la couche non représentée non recouvertes par les espaceurs sont ensuite gravées et les espaceurs sont retirés. La couche 78 est ensuite retirée. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, une couche 86 en le matériau de l'émetteur 44 de la est formée sur la structure résultant de l'étape de la . La couche 86 est ainsi formée sur la couche 76. La couche 86 recouvre de préférence entièrement la couche 76. La couche 86 recouvre au moins la couche 76 dans la portion 17a. La face supérieure de la couche 86 est de préférence plane. L'étape de la comprend en outre la formation d'une couche 88 isolante. La couche 88 est par exemple en oxyde de silicium. La couche 88 recouvre de préférence entièrement la face supérieure de la couche 86. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, les couches 76, 86 et 88 sont gravées de manière à former la région 48, la région d'émetteur 44 et une région 90. La région 48 est formée à partir de la couche 76. La région 44 est formée à partir de la couche 86. La région 90 est formée à partir de la couche 88. Les faces latérales des régions 48, 44, 90 sont de préférence coplanaires. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, la région isolante 46 est formées sur les parois latérales des régions 44, 48 et 90. La région 44 est ainsi entourée par du matériau isolant. La région 44 est entièrement entourée par du matériau isolant, à l'exception de la partie de la face inférieure de la région 44 en contact avec la portion 40a. En outre, l'étape de la comprend le retrait de la couche isolante 74. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . L'étape de la comprend une croissance épitaxiale de la couche 72, par exemple dans toute la structure, par exemple au moins dans la portion 17b. La couche 72 croit au moins jusqu'au niveau de la face supérieure de la portion 40a. Ainsi, la couche 72 est en contact avec la portion 40a. L'étape de la comprend en outre la gravure des couches 72 et 70 de manière à former la portion 40b et la région 38. La représente un dispositif résultant d'une autre étape d'un procédé de fabrication du dispositif de la . Au cours de cette étape, les espaceurs 51' et 52' sont formées sur les parois de la région 46 et sur les parois de la couche 38 et de la portion 40b. L'étape de la comprend en outre le retrait de la couche isolante 90, située sur la face supérieure de la région 44. L'étape de la comprend en outre la formation des métallisations 51, 52 et 54. Le procédé de fabrication du dispositif de la comprend des étapes non illustrées par les figures 2 à 15. En particulier, le procédé de fabrication du dispositif de la comprend, à la suite des étapes illustrées par les figures 2 à 15, les étapes de formation du transistor 14 dans la portion 17b. Un avantage des modes de réalisation décrits est qu'il est possible de moduler le courant traversant le collecteur du transistor bipolaire en appliquant une tension dans l'élément 36, par exemple une tension comprise entre -5 V et 5 V. Il est ainsi possible de moduler la fréquence de transition et le gain du transistor bipolaire. De plus, la fréquence de transition peut être modifiée sans modifier significativement la tension de claquage à collecteur ouvert. Un autre avantage des modes de réalisation décrits est qu'il est possible de moduler ces caractéristiques durant la vie du dispositif, après fabrication. Un autre avantage des modes de réalisation décrits est qu'il est possible de former dans et sur un même substrat des transistors bipolaires tels que décrits et des transistors MOSFET tels que décrits. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, selon un mode de réalisation, l'élément de conduction 36 pourrait n'entourer que partiellement la région 34. Par exemple, l'élément 36 pourrait n'être en regard que d'une, deux ou trois faces latérales de la région 34. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Procédé de fabrication d'un dispositif électronique (10) comprenant un transistor bipolaire (12), le collecteur (30, 32, 34) du transistor bipolaire comprenant des première (30, 32) et deuxième (34) régions, la deuxième région (34) étant entre la première région (30, 32) et la base (40, 40a, 40b) du transistor bipolaire, le procédé comprenant la fabrication d'un élément conducteur (36) entourant au moins partiellement la deuxième partie (34) et étant situé entre la première partie (30, 32) et la base (40, 40a, 40b), le procédé comprenant la formation d'une première couche isolante (56) dans un substrat (16), la gravure d'une première cavité (58) dans la première couche (56) et le remplissage de la première cavité (58) par un matériau conducteur de manière à former une région conductrice (62) le procédé comprenant la formation d'une deuxième couche isolante (64) recouvrant la région conductrice (62), la formation d'une deuxième cavité (80) traversant la région conductrice (62) de manière à former l'élément conducteur (36) à partir de la région conductrice et la formation de troisième couche isolante (82) recouvrant les parois latérales découvertes de l'élément conducteur (36). Procédé selon la revendication 1, dans lequel l'élément conducteur (36) entoure entièrement la deuxième partie (34). Procédé selon la revendication 1 ou 2, dans lequel l'élément conducteur (36) est en silicium polycristallin. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel le transistor bipolaire comprend un plot de polarisation relié à l'élément conducteur (36). Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le dispositif comprend un transistor MOSFET (14) dans et sur une portion (17b) du substrat (16) dans et sur lequel est formé le transistor bipolaire. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel le procédé comprend la formation de la première région (30, 32) du collecteur par dopage du substrat et la formation de la deuxième région (34) du collecteur dans la deuxième cavité (80) par croissance épitaxiale à partir de la première partie (30, 32). Procédé selon la revendication 6, dans lequel le procédé comprend la formation d'un transistor à effet de champ à grille isolée (14), des portions du transistor à effet de champ à grille isolée étant formée lors de l'étape de dopage de la première région. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le procédé comprend la formation de la base sur la deuxième couche isolante (64). Dispositif électronique (10) comprenant un transistor bipolaire (12), le collecteur (30, 32, 34) du transistor bipolaire comprenant des première (30, 32) et deuxième (34) régions, la deuxième région (34) étant entre la première région (30, 32) et la base (40, 40a, 40b) du transistor bipolaire, le transistor bipolaire comprenant un élément conducteur (36) entourant au moins partiellement la deuxième partie (34) et étant situé entre la première partie (30, 32) et la base (40, 40a, 40b), le dispositif étant obtenu par un procédé selon l'une quelconque des revendications 1 à 8. Procédé d'utilisation d'un dispositif selon la revendication 9, dans lequel le procédé comprend la polarisation de l'élément conducteur (36) à un potentiel positif si le transistor bipolaire est de type NPN et à un potentiel négatif si le transistor bipolaire est de type PNP. Procédé selon la revendication 10, dans lequel le potentiel a une valeur absolue inférieure à 5V. Procédé selon la revendication 10 ou 11, dans lequel la valeur du potentiel est indépendante de la valeur appliquée à la base, au collecteur et à l'émetteur du transistor bipolaire. Procédé selon l'une quelconque des revendications 1 0 à 12, dans lequel le dispositif comprend deux transistors bipolaires (12), le dispositif étant configuré pour que l'élément conducteur (36) de l'un des transistors (12) soit polarisé à une tension comprise entre 0 V et 5 V et que l'élément conducteur de l'autre transistor (12) soit polarisé à une tension comprise entre -5 V et 0 V.