Brevet FR3152199A1 — publié le 20250221

Générateur d'horloge et procédé de génération d'horloge La présente description concerne un générateur d'horloge comprenant : un oscillateur en anneau (202) configuré pour générer un signal de fréquence de sortie (F_RO) ; un détecteur de fréquence (204) configuré pour comparer une fréquence du signal de fréquence de sortie avec r fois une fréquence d'un signal de fréquence de référence (f_REF) et pour générer un signal de rétroaction (a, a') ; et un circuit de commande (210) configuré pour : commander un paramètre de retard de boucle ( ) de l'oscillateur en anneau et une tension d'alimentation (Vdd) de l'oscillateur en anneau sur la base du signal de rétroaction ; réduire la fréquence du signal de fréquence de sortie lorsque sa fréquence est supérieure à r fois la fréquence du signal de fréquence de référence en réduisant la tension d'alimentation ; et augmenter la fréquence du signal de fréquence de sortie lorsque sa fréquence est inférieure à r fois la fréquence du signal de fréquence de référence en réduisant le paramètre de retard de boucle. Figure pour l'abrégé : Fig. 2 Générateur d'horloge et procédé de génération d'horloge La présente description concerne de façon générale des circuits électroniques, et en particulier un générateur d'horloge et un procédé de génération d'horloge. Il existe une demande croissante de solutions à faible consommation pour des circuits électroniques, en particulier pour des dispositifs alimentés par batterie, tels que des dispositifs IoT (de l'anglais "Internet of Things", Internet des objets), pour lesquels il est souhaitable d'augmenter la durée de vie de la batterie entre des charges. Des générateurs d'horloge à faible consommation peuvent être un élément de la solution pour réduire la consommation d'énergie de circuits électroniques. Par exemple, l'une des parties d'un circuit intégré qui consomme particulièrement d'énergie est l'horloge du système, qui est généralement à une fréquence relativement élevée. Un mécanisme de réduction de la consommation d'énergie d'un circuit intégré consiste à utiliser des modes de faible consommation ou de veille lorsque le circuit est inactif, et à désactiver l'horloge système pendant ces périodes. Un générateur d'horloge locale à faible consommation peut alors être utilisé pour piloter le circuit de réveil qui réveillera le circuit intégré au moment opportun, sans avoir recours à une unité centrale de traitement (CPU). Un tel générateur d'horloge doit être capable de générer un signal d'horloge à une fréquence relativement stable en fonction des variations de PVT (de l'anglais "Process, Voltage, Temperature", processus, tension, température) et qui, dans certains cas, est une fréquence variable. Cela implique l'utilisation d'une boucle de commande pour réguler la fréquence de l'horloge. Toutefois, la mise en œuvre d'une telle boucle de commande capable de converger rapidement vers l'état de fréquence et de tension dans lequel la consommation électrique est relativement faible se heurte à des difficultés techniques. L'un des objectifs de modes de réalisation de la présente description est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. Selon un aspect, il est prévu un générateur d'horloge comprenant : un oscillateur en anneau configuré pour générer un signal de fréquence de sortie ; un détecteur de fréquence configuré pour comparer une fréquence du signal de fréquence de sortie avec r fois une fréquence d'un signal de fréquence de référence et pour générer un signal de rétroaction sur la base de la comparaison ; et un circuit de commande configuré pour commander un paramètre de retard de boucle de l'oscillateur en anneau et une tension d'alimentation de l'oscillateur en anneau sur la base du signal de rétroaction, dans lequel le circuit de commande est configuré pour : réduire la fréquence du signal de fréquence de sortie lorsque sa fréquence est supérieure à r fois la fréquence du signal de fréquence de référence en réduisant la tension d'alimentation, sauf si la tension d'alimentation a atteint un niveau minimal, auquel cas le paramètre de retard de boucle est alors augmenté ; et augmenter la fréquence du signal de fréquence de sortie lorsque sa fréquence est inférieure à r fois la fréquence du signal de fréquence de référence en réduisant le paramètre de retard de boucle, sauf si le paramètre de retard de boucle a atteint un niveau minimal, auquel cas la tension d'alimentation est alors augmentée. Selon un mode de réalisation, le circuit de commande est configuré pour empêcher des modifications de la tension d'alimentation une fois que le circuit de commande a détecté que le paramètre de retard de boucle a atteint son niveau minimal. Selon un mode de réalisation, le circuit de commande est configuré pour réduire et/ou augmenter de façon itérative le paramètre de retard de la boucle, la réduction ou l'augmentation à chaque itération étant égale à une taille de pas. Selon un mode de réalisation, la taille de pas est variable en fonction d'une différence de fréquence entre la fréquence du signal de fréquence de sortie et la fréquence du signal de fréquence de référence. Selon un mode de réalisation, la taille du pas est égale à une première taille jusqu'à ce que le paramètre de retard de boucle atteigne le niveau minimal, et à une deuxième taille, inférieure à la première taille, après que le paramètre de retard de boucle a atteint le niveau minimal. Selon un mode de réalisation, le générateur d'horloge comprend en outre un convertisseur sigma-delta configuré pour convertir le paramètre de retard de boucle en une pluralité de signaux de commande configurés pour commander l'oscillateur en anneau. Selon un mode de réalisation, le détecteur de fréquence est configuré pour comparer la fréquence du signal de fréquence de sortie à r fois la fréquence du signal de fréquence de référence en comparant le signal de fréquence de sortie à r fois la fréquence du signal de fréquence de référence. Selon un mode de réalisation, l'oscillateur en anneau comprend une pluralité d'étages de retard, chaque étage de retard comprenant : un multiplexeur ; un élément de retard relié à une première entrée du multiplexeur, la première entrée étant sélectionnée par un premier état d'un signal de commande du multiplexeur ; un chemin de dérivation relié à une deuxième entrée du multiplexeur, la deuxième entrée étant sélectionnée par un deuxième état du signal de commande du multiplexeur ; et une porte logique reliant la sortie d'un étage précédent à une entrée de l'élément de retard, la porte logique recevant le signal de commande du multiplexeur et étant configurée pour fournir un signal constant à l'élément de retard pendant que le signal de commande est dans le deuxième état. Selon un mode de réalisation, r est un nombre réel supérieur à 1. Selon un autre aspect, il est prévu un circuit intégré comprenant : un circuit électronique commandé par un signal d'horloge ; et le générateur d'horloge ci-dessus configuré pour fournir le signal d'horloge au circuit électronique. Selon un mode de réalisation, le circuit intégré comprend en outre : un régulateur de tension configuré pour générer ladite tension d'alimentation ; et un circuit électronique supplémentaire alimenté par ladite tension d'alimentation. Selon encore un autre aspect, il est prévu un procédé de génération d'une horloge comprenant : la génération, par un oscillateur en anneau, d'un signal de fréquence de sortie ; la comparaison, par un détecteur de fréquence, d'une fréquence du signal de fréquence de sortie avec r fois une fréquence d'un signal de fréquence de référence afin de générer un signal de rétroaction sur la base de la comparaison ; et la commande, par un circuit de commande sur la base du signal de rétroaction, d'un paramètre de retard de boucle de l'oscillateur en anneau et d'une tension d'alimentation de l'oscillateur en anneau, en : réduisant la fréquence du signal de fréquence de sortie lorsque sa fréquence est supérieure à r fois la fréquence du signal de fréquence de référence en réduisant la tension d'alimentation, sauf si la tension d'alimentation a atteint un niveau minimal, auquel cas le paramètre de retard de boucle est alors augmenté ; et augmentant la fréquence du signal de fréquence de sortie lorsque sa fréquence est inférieure à r fois la fréquence du signal de fréquence de référence en réduisant le paramètre de retard de boucle, sauf si le paramètre de retard de boucle a atteint un niveau minimal, auquel cas la tension d'alimentation est alors augmentée. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente schématiquement un circuit intégré comprenant un générateur d'horloge selon un exemple de mode de réalisation de la présente description ; La FIG. 2 représente schématiquement le générateur d'horloge de la FIG. 1 de façon plus détaillée selon un exemple de mode de réalisation de la présente description ; La FIG. 3 est un graphique illustrant un exemple de plages valides d'une tension d'alimentation et d'un paramètre de retard d'un oscillateur en anneau du générateur d'horloge de la FIG. 2 , selon un exemple de mode de réalisation de la présente description ; La FIG. 4 est un organigramme illustrant des étapes d'un procédé de génération d'horloge selon un exemple de mode de réalisation de la présente description ; La FIG. 5 représente schématiquement un oscillateur en anneau selon un exemple de mode de réalisation de la présente description ; La figure 6 est un graphique représentant la fréquence en fonction d'un paramètre de retard de boucle pour une plage de réglages de tension ; La FIG. 7 est un organigramme illustrant des étapes d'un procédé de génération d'horloge selon un autre exemple de mode de réalisation de la présente description ; La figure 8 est un graphique représentant la fréquence en fonction du paramètre de retard de boucle pour une plage de réglages de tension ; La FIG. 9 est un arbre de décision illustrant la sélection d'une taille de pas selon un exemple de mode de réalisation de la présente description ; La FIG. 10 est un organigramme illustrant des étapes d'un procédé de génération d'horloge selon un autre exemple de mode de réalisation de la présente description ; et La FIG. 11 illustre schématiquement une variante de mise en œuvre d'un oscillateur en anneau selon un exemple de mode de réalisation de la présente description. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 représente schématiquement un circuit intégré 100 comprenant un circuit (CIRCUIT) 102 alimenté par une tension d'alimentation Vdd_c générée par un régulateur de tension (V_REG) 104, et commandé par un signal d'horloge M_CLK généré par un générateur d'horloge (CLK GENERATOR) 106. Dans certains modes de réalisation, le circuit 100 est configuré pour mettre en œuvre une fonction de réveil afin de réveiller le circuit intégré 100 à un moment approprié. Selon une variante, le circuit 100 a d'autres fonctions qui peuvent être mises en œuvre sous la commande du signal d'horloge M_CLK. Le générateur d'horloge 106 reçoit par exemple un signal de fréquence d'entrée f_EXT et une tension d'alimentation Vdd. Le signal de fréquence d'entrée f_EXT est par exemple un signal externe généré par un circuit hors puce, tel qu'une boucle à verrouillage de phase. Le signal de fréquence d'entrée f_EXT a par exemple une fréquence relativement stable en fonction de variations PVT (de l'anglais "Process, Voltage, Temperature", processus, tension, température). La tension d'alimentation Vdd est par exemple générée par un régulateur de tension supplémentaire (V_REG) 108. Dans certains modes de réalisation, le générateur d'horloge 106 est configuré pour commander la tension d'alimentation Vdd fournie par le régulateur de tension 108, par exemple en transmettant un signal de commande V_CTRL au régulateur de tension 108 sur une ligne de commande 110. Dans certains modes de réalisation, le régulateur de tension 108 est également configuré pour alimenter un autre circuit (CIRCUIT2) 112 avec la tension d'alimentation Vdd, l'autre circuit 112 étant par exemple externe au circuit intégré 100. La FIG. 2 représente schématiquement le générateur d'horloge 106 de la FIG. 1 de façon plus détaillée selon un exemple de mode de réalisation de la présente description. Le générateur d'horloge 106 comprend par exemple un oscillateur en anneau (RO) 202 configuré pour générer un signal de fréquence de sortie F_RO. Le générateur d'horloge 106 comprend également, par exemple, un détecteur de fréquence (FD) 204, configuré pour recevoir le signal de fréquence de sortie F_RO en provenance de l'oscillateur en anneau 202 et pour comparer la fréquence du signal F_RO à la fréquence d'un signal de fréquence de référence f_REF. Par exemple, le signal de fréquence de référence f_REF est généré par un diviseur de fréquence ( ) 206, sur la base du signal de fréquence d'entrée f_EXT. Par exemple, le diviseur de fréquence 206 est configuré pour diviser la fréquence du signal de fréquence d'entrée f_EXT par un coefficient de division afin de générer le signal de fréquence de référence f_REF, où est par exemple égal à un ou plus. Le détecteur de fréquence 204 est par exemple configuré pour générer un signal de sortie a' égal à freq_RO/freq_REF-r, où freq_RO est la fréquence du signal F_RO, freq_REF est la fréquence du signal f_REF, et r est un rapport souhaité entre les fréquences des signaux F_RO et f_REF. Dans certains modes de réalisation, r est un nombre réel égal ou supérieur à 1. Le signal de sortie a' est par exemple un signal numérique. Le signal de sortie a' est par exemple traité par un filtre passe-bas (LPF) 208 afin de générer un signal de rétroaction a, qui est fourni à un circuit de commande (CTRL) 210. Le circuit de commande (CTRL) 210 est configuré pour appliquer un algorithme de commande sur la base du signal de rétroaction a, afin de régler la tension d'alimentation Vdd et/ou le paramètre de retard de boucle de l'oscillateur en anneau 202. Par exemple, le circuit de commande 210 fournit, en sortie, le signal de commande V_CTRL au régulateur de tension 108, qui génère à son tour la tension d'alimentation correspondante Vdd, qui est fournie à l'oscillateur en anneau 202. Le circuit de commande 210 fournit également, en sortie, par exemple, le signal de commande indiquant le retard à appliquer par l'oscillateur en anneau 202. Dans certains modes de réalisation, le signal de commande est fourni à un convertisseur sigma-delta 212, qui est configuré pour générer, sur la base du signal de commande , un signal de commande supplémentaire _CTRL, qui est utilisé pour commander l'oscillateur en anneau. Par exemple, le signal de commande est un signal de n bits et le signal de commande _CTRL est un signal à n' bits, où n' est un signal à 8 bits et le signal de commande _CTRL est un signal à 4 bits. Le signal de fréquence de sortie F_RO est par exemple fourni à un diviseur de fréquence ( ) 214, qui est configuré pour diviser la fréquence du signal F_RO par un coefficient de division afin de générer le signal d'horloge de sortie M_CLK, où est par exemple égal à un ou plus. Dans des variantes de modes de réalisation du générateur d'horloge 106, le diviseur de fréquence 206 et/ou le diviseur de fréquence 214 peuvent être omis. La figure 3 est un graphique illustrant un exemple de plages valides de la tension d'alimentation Vdd et du retard de l'oscillateur en anneau 202 du générateur d'horloge 106 de la FIG. 2 selon un exemple de mode de réalisation de la présente description. Comme cela est représenté, la tension d'alimentation Vdd a par exemple un niveau maximal Vdd_max et un niveau minimal Vdd_min, tels que : Vdd_min De façon similaire, le retard de l'oscillateur en anneau a un niveau maximal et un niveau minimal tels que : . Une erreur est par exemple générée lorsque la tension d'alimentation est à Vdd_max alors que le retard de l'oscillateur en anneau est à ou lorsque la tension d'alimentation est à Vdd_min alors que le retard de l'oscillateur en anneau est à , car le système n'est pas en mesure de générer la fréquence attendue. En se référant à nouveau à la figure 2, le circuit de commande 210 est configuré pour commander le paramètre de retard de boucle de l'oscillateur en anneau 202 et la tension d'alimentation Vdd de l'oscillateur en anneau 202 en fonction du signal de rétroaction a. En particulier, le circuit de commande 210 est configuré pour réduire la fréquence du signal de fréquence de sortie F_RO lorsque sa fréquence est supérieure à r fois la fréquence du signal de fréquence de référence f_REF en réduisant la tension d'alimentation, sauf si la tension d'alimentation a atteint le niveau minimal Vdd_min, auquel cas le paramètre de retard de boucle est alors augmenté. Le circuit de commande 210 est également configuré pour augmenter la fréquence du signal de fréquence de sortie F_RO lorsque sa fréquence est inférieure à r fois la fréquence du signal de fréquence de référence f_REF en réduisant le paramètre de retard de boucle sauf si le paramètre de retard de boucle a atteint le niveau minimal , auquel cas la tension d'alimentation Vdd est alors augmentée. La FIG. 4 est un organigramme illustrant plus en détail les étapes mises en œuvre par le circuit de commande 210 de la FIG. 2 selon un exemple de mode de réalisation de la présente description. Dans une étape 402, on détermine si le signal de rétroaction a est supérieur à 0. En effet, dans certains modes de réalisation, une valeur positive du signal a indique que la fréquence du signal F_RO est supérieure à r fois la fréquence du signal de référence f_REF, tandis qu'une valeur négative du signal a indique que la fréquence du signal F_RO est inférieure à r fois la fréquence du signal de référence f_REF. Dans des variantes de mode de réalisation, le signal de rétroaction a pourrait avoir d'autres valeurs pour indiquer les fréquences relatives des signaux F_RO et f_REF. Dans le cas où le signal de rétroaction a est positif (branche Y), la fréquence de F_RO est par exemple réduite. Cela implique par exemple une étape 404, pendant laquelle on détermine si la tension d'alimentation Vdd est supérieure à Vdd_min. Dans l'affirmative (branche Y), la tension d'alimentation Vdd est par exemple réduite pendant une étape 406. Dans la négative (branche N), le retard de l'oscillateur en anneau est par exemple augmenté pendant une étape 408. Dans le cas où le signal de rétroaction a est négatif (branche N), la fréquence de F_RO est par exemple augmentée. Cela implique par exemple une étape 410, au cours de laquelle on détermine si le retard de l'oscillateur en anneau est supérieur au niveau minimal . Dans l'affirmative (branche Y), le retard de l'oscillateur en anneau est par exemple réduit pendant une étape 412. Dans la négative (branche N), la tension d'alimentation Vdd est par exemple augmentée pendant une étape 414. Après l'étape 406, 408, 412 ou 414, le procédé est par exemple répété pour la nouvelle valeur du signal cible F_RO sur la base de la tension d'alimentation Vdd mise à jour ou du retard de l'oscillateur en anneau mis à jour . Un avantage de favoriser une réduction de la tension d'alimentation pour diminuer la fréquence et une réduction du retard de l'oscillateur en anneau pour augmenter la fréquence est que cet algorithme converge vers une tension d'alimentation Vdd relativement basse, et donc vers un état dans lequel la consommation électrique est relativement faible. La FIG. 5 représente schématiquement l'oscillateur en anneau 202 de la FIG. 2 de façon plus détaillée selon un exemple de mode de réalisation de la présente description. Dans l'exemple de la figure 5, l'oscillateur en anneau comprend une série d'éléments de retard 502, 504, 506 et 508. Dans certains modes de réalisation, les éléments de retard ont une pondération binaire, l'élément 502 introduisant par exemple un retard de , l'élément 504 introduisant par exemple un retard de 4 , l'élément 506 introduisant par exemple un retard de et l'élément 508 introduisant par exemple un retard de , où est un retard unitaire, égal par exemple à une valeur comprise entre 1 et 100 ns. L'élément de retard 502 est par exemple relié entre la sortie d'une porte logique 510, qui est par exemple une porte ET, et une entrée d'un multiplexeur 512. Une deuxième entrée du multiplexeur 512 est par exemple connectée directement à la sortie de la porte logique 510. L'élément de retard 504 est par exemple relié entre la sortie du multiplexeur 512 et une entrée d'un multiplexeur 514. Une deuxième entrée du multiplexeur 514 est par exemple connectée directement à la sortie du multiplexeur 512. L'élément de retard 506 est par exemple relié entre la sortie du multiplexeur 514 et une entrée d'un multiplexeur 516. Une deuxième entrée du multiplexeur 516 est par exemple connectée directement à la sortie du multiplexeur 514. L'élément de retard 508 est par exemple relié entre la sortie du multiplexeur 516 et une entrée d'un multiplexeur 518. Une deuxième entrée du multiplexeur 518 est par exemple connectée directement à la sortie du multiplexeur 516. Les multiplexeurs 512, 514, 516 et 518 sont par exemple commandés par des signaux de commande S1, S2, S3 et S4 respectivement, ces signaux de commande formant par exemple le signal de commande _CTRL généré par le convertisseur sigma-delta 212 de la FIG. 2 . Dans un exemple, un état logique bas, ou zéro, de l'un quelconque des signaux de commande S1 à S4 amène le signal de sortie de la porte logique 510 ou du multiplexeur précédent 512, 514, 516 à être sélectionné par le multiplexeur correspondant 512, 514, 516, 518, tandis qu'un état logique haut, ou un, de l'un quelconque des signaux de commande S1 à S4 amène la sortie de l'élément de retard correspondant 502, 504, 506 ou 508 à être sélectionnée par le multiplexeur correspondant 512, 514, 516, 518. La sortie du multiplexeur 518 est par exemple reliée à une entrée de la porte logique 510 par l'intermédiaire d'un élément de retard supplémentaire 520, qui est par exemple configuré pour introduire un retard de , où est par exemple égal à une valeur comprise entre 1 et 50. L'autre entrée de la porte logique 510 reçoit par exemple un signal de validation EN, l'oscillateur en anneau 202 étant par exemple opérationnel lorsque le signal de validation EN est à un niveau logique haut. Ainsi, dans l'exemple de la figure 5, l'oscillateur en anneau 202 peut être commandé pour avoir un retard de boucle compris entre et . La figure 6 est un graphique représentant la fréquence (FREQ) en fonction du paramètre (TAU) pour une plage de réglages de tension, et illustre des exemples de l'algorithme de commande de la FIG. 4 . Dans l'exemple de la figure 6, le paramètre est compris entre -128 et +127 (la figure 6 n'illustre que les valeurs allant jusqu'à +112). Une telle plage de valeurs est par exemple obtenue en utilisant l'oscillateur en anneau de la figure 5 et en commandant les quatre bits de commande S1 à S4 pour qu'ils aient un de leurs 16 réglages correspondants, et en utilisant le convertisseur sigma-delta 212 de la figure 2 pour fournir quatre bits de commande supplémentaires, ce qui conduit à un total de 8 bits de commande, ou 256 valeurs du paramètre. . En outre, les 17 courbes de la FIG. 6 représentent la fréquence de sortie pour des tensions d'alimentation comprises dans la plage allant de 0,6 V à 1,4 V. Selon un premier exemple EX1 de l'algorithme de commande, la tension d'alimentation commence à son niveau le plus élevé de 1,4 V, et le paramètre commence à son niveau le plus élevé autorisé par le générateur d'horloge 106, par exemple égal à 112. Le paramètre est ensuite réduit par les étapes 402, 410 et 412 de la figure 4, jusqu'à ce que la fréquence de F_RO dépasse une fréquence cible freq_TARGET égale à r fois la fréquence du signal de fréquence de référence f_REF. La tension d'alimentation est ensuite réduite de façon itérative par les étapes 402, 404 et 406 de la figure 4, chaque itération entraînant une chute de la fréquence de F_RO en dessous de la fréquence cible freq_TARGET, et entraînant une réduction supplémentaire du paramètre jusqu'à ce que le paramètre atteigne son niveau minimal de -128, niveau auquel les tension d'alimentation et paramètre sont augmentés chacun afin d'atteindre un point de convergence CP. Les tension d'alimentation et paramètre entrent alors, par exemple, dans une boucle d'hystérésis permanente dans laquelle ils oscillent entre leurs valeurs au point de convergence et les niveaux inférieurs suivants. Selon l'exemple EX2 de la figure 6, la tension d'alimentation se stabilise à la valeur la plus basse Vdd_min, entraînant une fréquence de F_RO inférieure à la fréquence cible freq_TARGET égale à r fois la fréquence du signal f_REF, et donc les étapes 402, 410 et 412 de la figure 4 entraînent la réduction du paramètre jusqu'à ce que le paramètre atteigne son niveau minimal de -128. La tension d'alimentation est alors augmentée jusqu'à ce que la fréquence du signal F_RO dépasse la fréquence cible freq_TARGET, niveau auquel le parfamètre est augmenté afin d'atteindre un point de convergence CP. Les tension d'alimentation et paramètre entrent alors, par exemple, dans une boucle d'hystérésis permanente dans laquelle ils oscillent entre leurs valeurs au point de convergence et les niveaux inférieurs suivants. Afin d'éviter des variations de la tension d'alimentation pendant la boucle d'hystérésis, qui peuvent entraîner une consommation d'énergie supplémentaire, un algorithme modifié est par exemple utilisé, comme cela sera décrit plus en détail en se référant à la FIG. 7 . La FIG. 7 est un organigramme illustrant des étapes d'un procédé de génération d'horloge selon un autre exemple de réalisation de la présente description. Ce procédé est par exemple mis en œuvre par le circuit de commande 210 de la FIG. 2 . Certaines étapes de la FIG. 7 sont identiques à celles de la FIG. 4 et ces étapes ont été désignées par des références numériques similaires et ne seront pas décrites à nouveau en détail. L'algorithme de la figure 7 commence, par exemple, par l'étape 402 et, si le signal de rétroaction a est inférieur à 0 (branche N), l'étape 410 est mise en œuvre et, si le paramètre est supérieur à son niveau minimal (branche Y), l'étape 412 est effectuée comme dans la figure 4. Toutefois, si le paramètre n'est pas supérieur à son niveau minimal (branche N), alors dans une étape 710, la tension d'alimentation est augmentée et une variable R est mise à 1. La variable R est par exemple un bit d'information qui est initialisé à zéro au début de l'algorithme. Si, dans l'étape 402, le signal de rétroaction a est inférieur à 0 (branche Y), une étape 702 est effectuée, dans laquelle on détermine si la variable R est égale à 1. Dans la négative (branche N), alors l'étape 404, suivie de l'étape 406 ou 408, sont effectuées, comme dans la figure 4. Par contre, si R est égal à 1 (branche Y), alors dans une étape 704, on détermine si le paramètre est supérieur ou égal à son niveau maximal qui est par exemple une valeur seuil utilisée pour déclencher une modification de la variable R. Par exemple, est égal à 112 dans un exemple, alors que le niveau théorique maximal que le paramètre peut atteindre est supérieur à et est par exemple égal à 127. Si le paramètre est supérieur ou égal à son niveau maximal (branche Y), dans une étape 706, le paramètre est incrémenté et la variable R est mise à zéro. Si, par contre, le paramètre est inférieur à alors, dans une étape 708, le paramètre est augmenté sans mettre à zéro la variable R. De cette façon, une fois que le paramètre a atteint sa valeur minimale une fois, il oscillera entre cette valeur et le niveau sans variation de la tension d'alimentation. Les algorithmes des figures 4 et 7 sont basés sur l'incrémentation ou la décrémentation du paramètre d'une taille de pas de un. Dans d'autres modes de réalisation, une convergence plus rapide peut être obtenue en utilisant une taille de pas variable, comme cela sera décrit plus en détail en relation avec les figures 8, 9 et 10. La figure 8 est un graphique représentant la fréquence (FREQ) en fonction du paramètre (TAU) pour une plage de réglages de tension. Deux exemples EX1 et EX2 sont illustrés, montrant la convergence du paramètre vers le point de convergence CP, l'exemple EX1 étant basé sur une tension d'alimentation initiale égale à Vdd_max, et l'exemple EX2 étant basé sur une tension d'alimentation initiale égale à Vdd_min. Dans les deux exemples, le paramètre est décrémenté jusqu'à ce qu'il atteigne le niveau minimal et la taille du pas dépend par exemple de si la fréquence du signal F_RO a dépassé la fréquence cible freq_TARGET, de si le cycle d'hystérésis a été introduit et/ou de la proximité de la fréquence du signal F_RO par rapport à r fois la fréquence du signal de fréquence de référence f_REF. Par exemple, jusqu'à ce que la fréquence du signal F_RO ait dépassé r fois la fréquence du signal de fréquence de référence f_REF, la tension d'alimentation est constante et la taille du pas est par exemple égale à une taille de pas relativement grande, égale par exemple à 16 selon un exemple. Une fois que la fréquence du signal F_RO a dépassé r fois la fréquence freq_REF et si le cycle d'hystérésis n'a pas été introduit (cas se produisant dans EX1 mais pas dans EX2), la taille du pas dépend par exemple de la proximité de la fréquence du signal F_RO par rapport à r fois la fréquence freq_REF. Par exemple, comme cela est représenté du côté droit de la FIG. 8 , si r fois la fréquence du signal cible F_RO se trouve : - dans un intervalle de fréquence I1, égal par exemple à freq_REF plus ou moins j Hz, la taille du pas est égale à 1 (STP=1) ; - dans un intervalle de fréquence I2, égal par exemple à freq_REF plus ou moins k Hz, où k>j, la taille du pas est égale à 2 (STP=2) ; - dans un intervalle de fréquence I3, égal par exemple à freq_REF plus ou moins l Hz, où l>k, la taille du pas est égale à 4 (STP=4) ; - dans un intervalle de fréquence I4, égal par exemple à freq_REF plus ou moins s Hz, où s>l, la taille du pas est égale à 8 (STP=8) ; et - dans un intervalle de fréquence I5, égal par exemple à freq_REF plus ou moins q Hz, où q>p, la taille du pas est égale à 16 (STP=16). Une fois entré dans le cycle d'hystérésis, la taille du pas est par exemple réduite à une valeur relativement faible, égale par exemple à un. La FIG. 9 est un arbre de décision illustrant la sélection de la taille du pas selon un exemple de mode de réalisation de la présente description. Ce procédé est par exemple mis en œuvre par le circuit de commande 210 de la FIG. 2 . Dans une étape 902, on détermine par exemple si une variable SS est fixée à 1. Dans l'affirmative (branche Y), dans une étape 904, la taille du pas est par exemple fixée à 1 (STP=1). En revanche, si, lors de l'étape 902, la variable SS n'est pas fixée à 1 (branche N), une étape 906 est effectuée. Dans l'étape 906, on détermine par exemple si une variable BS est fixée à 1. Dans l'affirmative (branche Y), dans une étape 904, la taille du pas est par exemple fixée à 16 (STP=16). En revanche, si dans l'étape 906 la variable BS n'est pas fixée à 1 (branche N), une étape 910 est effectuée. Dans l'étape 910, on détermine par exemple si l'ampleur d'une différence entre la fréquence du signal F_RO et la fréquence freq_REF est inférieure à un premier seuil. Par exemple, comme mentionné ci-dessus, le détecteur de fréquence 204 de la figure 2 est configuré pour fournir, en sortie, la valeur a' indiquant la différence entre la fréquence du signal F_RO et r fois la fréquence freq_REF. Dans l'exemple de la figure 9, chaque période de la fréquence de référence est censée correspondre à r=610 périodes de l'horloge de l'oscillateur en anneau et la valeur a' indique le nombre de périodes de l'oscillateur en anneau pendant une période de la fréquence de référence moins 610. Ainsi, une valeur de a'=0 indique par exemple que la fréquence du signal F_RO correspond à la cible et une valeur de a'=610 indique par exemple que la fréquence du signal F_RO est 2 fois plus élevée que prévu. Par exemple, dans l'exemple de la figure 9, le premier seuil est égal à 76. Si (branche Y), dans une étape 912, la taille du pas est par exemple fixée à 1 (STP=1). En revanche, si dans l'étape 910 (branche N), une étape 914 est effectuée. Dans l'étape 914, on détermine par exemple si a' est compris entre le premier seuil et un deuxième seuil supérieur au premier seuil. Par exemple, dans l'exemple de la figure 9, le deuxième seuil est égal à 122. Si (branche Y), dans une étape 916, la taille du pas est par exemple fixée à 2 (STP=2). En revanche, si dans l'étape 914 (branche N), une étape 918 est effectuée. Dans l'étape 918, on détermine par exemple si a' est compris entre le deuxième seuil et un troisième seuil supérieur au deuxième seuil. Par exemple, dans l'exemple de la figure 9, le troisième seuil est égal à 244. Si (branche Y), dans une étape 920, la taille du pas est par exemple fixée à 4 (STP=4). En revanche, si dans l'étape 918 (branche N), une étape 922 est effectuée. Dans l'étape 922, on détermine par exemple si a' est compris entre le troisième seuil et un quatrième seuil supérieur au troisième seuil. Par exemple, dans l'exemple de la figure 9, le quatrième seuil est égal à 427. Si (branche Y), dans une étape 924, la taille du pas est par exemple fixée à 8 (STP=8). En revanche, si dans l'étape 922 (branche N), une étape 926 est effectuée. Dans l'étape 926, on détermine par exemple si a' est compris entre le quatrième seuil et un cinquième seuil supérieur au quatrième seuil. Par exemple, dans l'exemple de la figure 9, le cinquième seuil est égal à 458. Si 427 (branche Y), dans une étape 928, la taille du pas est par exemple fixée à 16 (STP=16). En revanche, si dans l'étape 926 (branche N), une étape 930 est effectuée, dans laquelle la taille du pas est par exemple fixée à 32 (STP=32). Bien entendu, les valeurs ci-dessus des premier, deuxième, troisième, quatrième et cinquième seuils ne sont que des exemples et d'autres valeurs sont possibles. En outre, il pourrait y avoir un nombre différent de seuils, tel que seulement un, deux, trois ou quatre seuils, ou plus de cinq seuils. La FIG. 10 est un organigramme illustrant des étapes d'un procédé de génération d'horloge selon un autre exemple de mode de réalisation de la présente description. Ce procédé est par exemple mis en œuvre par le circuit de commande 210 de la FIG. 2 . Certaines étapes de la FIG. 10 sont identiques aux étapes de la FIG. 7 , et ces étapes ont été désignées par de mêmes références numériques et ne seront pas décrites à nouveau en détail. Par rapport à l'algorithme de la FIG. 7 , dans l'algorithme de la FIG. 10 , certaines étapes ont été remplacées de la façon suivante. L'étape 704 de la figure 7 est remplacée dans la figure 10 par une étape 1004 dans laquelle on détermine si . Dans l'affirmative (branche Y), dans une étape 1006 remplaçant l'étape 706 de la figure 7, le paramètre est augmenté de la taille de pas courante, déterminée par exemple par le procédé de la figure 9, la variable R est fixée à zéro et la variable BS est par exemple fixée à 1. Si, dans l'étape 1004, on détermine que alors, dans une étape 1008 remplaçant l'étape 708 de la figure 7, le paramètre est augmenté de la taille de pas courante, déterminée par exemple par le procédé de la FIG. 9 , et la variable BS est par exemple fixée à 0. L'étape 408 de la figure 7 est remplacée à la figure 10 par une étape 1009 dans laquelle le paramètre est augmenté de la taille du pas courante, déterminée par exemple par le procédé de la FIG. 9 , et la variable BS est fixée à zéro. L'étape 410 de la figure 7 est remplacée dans la figure 10 par une étape 1010 dans laquelle on détermine si . Dans l'affirmative (branche Y), dans une étape 1012 remplaçant l'étape 412 de la figure 7, le paramètre est diminué de la taille de pas courante, déterminée par exemple par le procédé de la figure 9. Si, pendant l'étape 1010, on détermine que , alors dans une étape 1013 remplaçant l'étape 710 de la FIG. 7 , la tension d'alimentation Vdd est augmentée, la variable R est fixée à 1 et la variable SS est par exemple fixée à 1. La FIG. 11 illustre schématiquement une variante de mise en œuvre d'un oscillateur en anneau 202 de la FIG. 2 selon un autre exemple de réalisation que celui de la FIG. 5 . Dans la FIG. 11 , certains éléments sont identiques à ceux de la FIG. 5 , et ces éléments ont été désignés avec de mêmes références numériques et ne seront pas décrits à nouveau en détail. Par rapport à l'exemple de mise en œuvre de la FIG. 5 , la mise en œuvre de la FIG. 11 comprend en outre, par exemple, une porte logique 1102, qui est par exemple une porte OU, reliant la sortie de la porte ET 510 à l'entrée de l'élément de retard 502. En particulier, la porte OU 1102 a par exemple une de ses entrées reliée à la sortie de la porte ET 510, son autre entrée reliée pour recevoir le signal de commande S1 par l'intermédiaire d'un inverseur 1104, et sa sortie reliée à l'entrée de l'élément de retard 502. De même, par rapport à l'exemple de mise en œuvre de la FIG. 5 , la mise en œuvre de la FIG. 11 comprend en outre, par exemple, une porte logique 1106, qui est par exemple une porte OU, reliant la sortie du multiplexeur 512 à l'entrée de l'élément de retard 504. En particulier, la porte OU 1106 a par exemple une de ses entrées reliée à la sortie du multiplexeur 512, son autre entrée reliée pour recevoir le signal de commande S2 par l'intermédiaire d'un inverseur 1108, et sa sortie reliée à l'entrée de l'élément de retard 504. De nouveau de même, par rapport à l'exemple de mise en œuvre de la FIG. 5 , la mise en œuvre de la FIG. 11 comprend en outre, par exemple, une porte logique 1110, qui est par exemple une porte OU, reliant la sortie du multiplexeur 514 à l'entrée de l'élément de retard 506. En particulier, la porte OU 1110 a par exemple une de ses entrées reliée à la sortie du multiplexeur 514, son autre entrée reliée pour recevoir le signal de commande S3 par l'intermédiaire d'un inverseur 1112, et sa sortie reliée à l'entrée de l'élément de retard 506. De même encore, par rapport à l'exemple de mise en œuvre de la FIG. 5 , la mise en œuvre de la FIG. 11 comprend en outre, par exemple, une porte logique 1114, qui est par exemple une porte OU, reliant la sortie du multiplexeur 516 à l'entrée de l'élément de retard 508. En particulier, la porte OU 1114 a par exemple une de ses entrées reliée à la sortie du multiplexeur 516, son autre entrée reliée pour recevoir le signal de commande S4 par l'intermédiaire d'un inverseur 1116, et sa sortie reliée à l'entrée de l'élément de retard 508. L'ajout des portes logiques 1102, 1106, 1110 et 1114 permet, par exemple, de réduire le risque de perturbations transitoires au moment de transitions des signaux de commande S1 à S4. En particulier, lorsque l'un quelconque des signaux de commande est à zéro, la porte logique correspondante 1102, 1106, 1110, 1114 est configurée pour émettre un état logique haut constant, plutôt que d'osciller en fonction du signal propagé autour de l'anneau. Cela signifie que, lorsque l'un quelconque des signaux de commande passe de zéro à un état logique haut, un signal stable est présent à l'entrée "1" du multiplexeur 512 à 518 correspondant. Un avantage des modes de réalisation décrits ici est qu'un générateur d'horloge doté d'un oscillateur en anneau peut converger rapidement vers une fréquence cible tout en sélectionnant une tension d'alimentation relativement faible, réduisant ainsi la consommation d'énergie de l'oscillateur en anneau. En outre, le mode de réalisation de la figure 7 permet d'obtenir une tension d'alimentation stable une fois que le générateur d'horloge a atteint la fréquence cible, et le mode de réalisation de la figure 10 permet une convergence plus rapide grâce à l'utilisation de pas variables du paramètre de retard de boucle . Un avantage de l'utilisation de la tension d'alimentation Vdd pour alimenter des circuits supplémentaires, tels que le circuit 112, en plus du générateur d'horloge 106, est que cette tension sera régulée à un niveau relativement bas, et donc à une consommation d'énergie relativement faible, tout en atteignant la performance ciblée du générateur d'horloge 106, ce qui signifie que cette tension peut également permettre aux circuits supplémentaires d'atteindre leur performance souhaitée avec une consommation d'énergie relativement faible. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Par exemple, il sera évident pour la personne du métier que les mises en œuvre décrites des oscillateurs en anneau ne sont que des exemples et que d'autres architectures sont possibles. En outre, il serait possible de combiner de différentes façons les caractéristiques des algorithmes des figures 4, 7 et 10. Par exemple, la taille de pas variable de l'algorithme de la FIG. 10 pourrait être mise en œuvre dans l'algorithme de la FIG. 4 , en d'autres termes sans utiliser la variable R. En outre, bien qu'un mode de réalisation impliquant un contrôleur Sigma-delta ait été décrit, il serait possible, dans d'autres modes de réalisation, de ne pas utiliser un tel contrôleur. L'utilisation d'un contrôleur Sigma-delta présente l'avantage de permettre une commande plus précise du retard de boucle de l'oscillateur en anneau sans l'ajout de multiplexeurs supplémentaires dans l'oscillateur en anneau, ce qui dégraderait ses performances. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Générateur d'horloge comprenant : - un oscillateur en anneau (202) configuré pour générer un signal de fréquence de sortie (F_RO) ; - un détecteur de fréquence (204) configuré pour comparer une fréquence du signal de fréquence de sortie (F_RO) avec r fois une fréquence d'un signal de fréquence de référence (f_REF) et pour générer un signal de rétroaction (a, a') sur la base de la comparaison ; et - un circuit de commande (210) configuré pour commander un paramètre de retard de boucle ( ) de l'oscillateur en anneau et une tension d'alimentation (Vdd) de l'oscillateur en anneau sur la base du signal de rétroaction (a, a'), dans lequel le circuit de commande est configuré pour : réduire la fréquence du signal de fréquence de sortie (F_RO) lorsque sa fréquence est supérieure à r fois la fréquence du signal de fréquence de référence (f_REF) en réduisant la tension d'alimentation (Vdd), sauf si la tension d'alimentation a atteint un niveau minimal (Vdd_min), auquel cas le paramètre de retard de boucle ( ) est alors augmenté ; et augmenter la fréquence du signal de fréquence de sortie (F_RO) lorsque sa fréquence est inférieure à r fois la fréquence du signal de fréquence de référence (f_REF) en réduisant le paramètre de retard de boucle ( ), sauf si le paramètre de retard de boucle ( ) a atteint un niveau minimal ( ), auquel cas la tension d'alimentation (Vdd) est augmentée. Générateur d'horloge selon la revendication 1, dans lequel le circuit de commande (210) est configuré pour empêcher des modifications de la tension d'alimentation (Vdd) une fois que le circuit de commande (210) a détecté que le paramètre de retard de boucle ( ) a atteint son niveau minimal ( ). Générateur d'horloge selon la revendication 1 ou 2, dans lequel le circuit de commande (210) est configuré pour réduire et/ou augmenter de façon itérative le paramètre de retard de boucle ( ), la réduction ou l'augmentation à chaque itération étant égale à une taille de pas (step). Générateur d'horloge selon la revendication 3, dans lequel la taille du pas est variable en fonction d'une différence de fréquence entre la fréquence du signal de fréquence de sortie (F_RO) et la fréquence du signal de fréquence de référence (f_REF). Générateur d'horloge selon la revendication 3 ou 4, dans lequel la taille du pas est égale à une première taille jusqu'à ce que le paramètre de retard de boucle ( ) atteigne le niveau minimal ( ), et à une deuxième taille, inférieure à la première taille, après que le paramètre de retard de boucle ( ) a atteint le niveau minimal ( ). Générateur d'horloge selon l'une quelconque des revendications 1 à 5, comprenant en outre un convertisseur sigma-delta (212) configuré pour convertir le paramètre de retard de boucle ( ) en une pluralité de signaux de commande (S1, S2, S3, S4) configurés pour commander l'oscillateur en anneau. Générateur d'horloge selon l'une quelconque des revendications 1 à 6, dans lequel le détecteur de fréquence (204) est configuré pour comparer la fréquence du signal de fréquence de sortie (F_RO) à r fois la fréquence du signal de fréquence de référence (f_REF) en comparant le signal de fréquence de sortie (F_RO) à r fois la fréquence du signal de fréquence de référence (f_REF). Générateur d'horloge selon l'une quelconque des revendications 1 à 7, dans lequel l'oscillateur en anneau comprend une pluralité d'étages de retard, chaque étage de retard comprenant : - un multiplexeur (512, 514, 516, 518) ; - un élément de retard (502, 504, 506, 508) relié à une première entrée du multiplexeur (512, 514, 516, 518), la première entrée étant sélectionnée par un premier état d'un signal de commande (S1, S2, S3, S4) du multiplexeur ; - un chemin de dérivation relié à une deuxième entrée du multiplexeur (512, 514, 516, 518), la deuxième entrée étant sélectionnée par un deuxième état du signal de commande (S1, S2, S3, S4) du multiplexeur ; et - une porte logique (1102, 1106, 1110, 1114) reliant la sortie d'un étage précédent à une entrée de l'élément de retard (502, 504, 506, 508), la porte logique recevant le signal de commande (S1, S2, S3, S4) du multiplexeur et étant configurée pour fournir un signal constant à l'élément de retard lorsque le signal de commande est dans le deuxième état. Générateur d'horloge selon l'une quelconque des revendications 1 à 8, dans lequel r est un nombre réel supérieur à 1. Circuit intégré (100) comprenant : - un circuit électronique (102) commandé par un signal d'horloge (M_CLK) ; et - le générateur d'horloge (106) selon l'une quelconque des revendications 1 à 9 configuré pour fournir le signal d'horloge (M_CLK) au circuit électronique (102). Circuit intégré selon la revendication 10, comprenant en outre : - un régulateur de tension (V_REG, 108) configuré pour générer ladite tension d'alimentation (Vdd) ; et - un circuit électronique supplémentaire (112) alimenté par ladite tension d'alimentation (Vdd). Procédé de génération d'une horloge comprenant : - la génération, par un oscillateur en anneau (202), d'un signal de fréquence de sortie (F_RO) ; - la comparaison, par un détecteur de fréquence (204), d'une fréquence du signal de fréquence de sortie (F_RO) avec r fois une fréquence d'un signal de fréquence de référence (f_REF) afin de générer un signal de rétroaction (a, a') sur la base de la comparaison ; et - la commande, par un circuit de commande (210) sur la base du signal de rétroaction (a, a'), d'un paramètre de retard de boucle ( ) de l'oscillateur en anneau et d'une tension d'alimentation (Vdd) de l'oscillateur en anneau, en : réduisant la fréquence du signal de fréquence de sortie (F_RO) lorsque sa fréquence est supérieure à r fois la fréquence du signal de fréquence de référence (f_REF) en réduisant la tension d'alimentation (Vdd), sauf si la tension d'alimentation a atteint un niveau minimal (Vdd_min), auquel cas le paramètre de retard de boucle ( ) est alors augmenté ; et augmentant la fréquence du signal de fréquence de sortie (F_RO) lorsque sa fréquence est inférieure à r fois la fréquence du signal de fréquence de référence (f_REF) en réduisant le paramètre de retard de boucle ( ), sauf si le paramètre de retard de boucle ( ) a atteint un niveau minimal ( ), auquel cas la tension d'alimentation (Vdd) est augmentée.