Brevet FR3142603A1 — publié le 20240531

Le circuit intégré comporte un substrat semiconducteur (SUB) ayant une face avant (FA) comportant des structures d’isolation (STI) s’étendant verticalement dans le substrat depuis la face avant jusqu’à une première profondeur (P1), et une partie d’interconnexion (BE) comprenant des niveaux de métaux incorporant au moins un composant passif (LHQ), au-dessus de la face avant (FA) du substrat. Le circuit intégré comporte en outre une structure diélectrique (BLMN) alignée verticalement avec la position dudit au moins un composant passif (LHQ), et s’étendant verticalement dans le substrat depuis la face avant jusqu’à une deuxième profondeur (P2) supérieure à la première profondeur (P1). Figure pour l’abrégé : Fig 8 Circuit intégré comportant un composant passif dans une partie d’interconnexion, procédé de fabrication correspondant. Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, en particulier les circuits intégrés comportant un composant passif dans une partie d’interconnexions, et les procédés de fabrication de tels circuits intégrés. La partie d’interconnexion comporte classiquement des niveaux de métaux, comportant des pistes d’interconnexion et des via reliant verticalement les pistes d’un niveau à un autre. La partie d’interconnexion est typiquement réalisée au-dessus d’un substrat semiconducteur du circuit intégré. Les composants passifs, tels qu’en particulier des bobines ou des éléments inductifs, peuvent être typiquement réalisés dans l’un des derniers niveaux de métaux de la partie d’interconnexion. Ils présentent conventionnellement un facteur de qualité qui dépend de la résistivité du substrat semiconducteur situé en regard de leurs positions dans le niveau de métal. En particulier, en raison de pertes dans le substrat, le facteur de qualité des composants passifs diminue lorsque la résistivité du substrat est plus faible, et augmente lorsque la résistivité du substrat est plus élevée. Cela étant, une augmentation de la résistivité du substrat semiconducteur ne permet classiquement pas d’améliorer le facteur de qualité des composants passifs. En effet la résistivité du substrat près de la face avant diminue grandement à cause de « budgets thermiques » ou « recuits », typiquement appliqués dans le substrat semiconducteur lors de la fabrication du circuit intégré. Ainsi, il existe un besoin d’améliorer les performances, notamment d’augmenter le facteur de qualité, des composants passifs des circuits intégrés. Selon un aspect, il est proposé à cet égard un circuit intégré comportant un substrat semiconducteur ayant une face avant comportant des structures d’isolation s’étendant verticalement dans le substrat depuis la face avant jusqu’à une première profondeur. Le circuit intégré comprend également une partie d’interconnexion comprenant des niveaux de métaux incorporant au moins un composant passif, au-dessus de la face avant du substrat. Le circuit intégré comporte en outre une structure diélectrique alignée verticalement avec la position dudit au moins un composant passif, et s’étendant verticalement dans le substrat depuis la face avant jusqu’à une deuxième profondeur supérieure à la première profondeur. En effet, en fonction de la résistivité nominale (c’est-à-dire par exemple avant les recuits) du substrat semiconducteur, la résistivité du substrat augmente en s’enfonçant verticalement dans la profondeur d’une manière avantageuse, par rapport à la résistivité au niveau de la face avant, dès l’ordre de grandeur de la profondeur des structures d’isolation conventionnelles. Par exemple, les structures d’isolation peuvent être des tranchées d’isolation peu profondes (usuellement « STI » pour « Shallow Trench Isolation » en anglais). Ces structures d’isolation telles que des tranchées d’isolation peu profondes, peuvent avoir une première profondeur de l’ordre de quelques centaine(s) de nanomètre « nm », par exemple 300 nm, ou entre 100 nm et 500 nm. Une deuxième profondeur, par exemple de l’ordre de 500 nm à 1 micromètre « µm », peut permettre d’augmenter d’un facteur 2 à 10, en fonction de la résistivité nominale du substrat semiconducteur, la résistivité du substrat semiconducteur par rapport à la résistivité prise au niveau de face avant. Ainsi, selon un mode de réalisation, la deuxième profondeur peut être choisie de sorte que la résistivité du substrat semiconducteur au niveau de la deuxième profondeur soit au moins une fois et demi plus grande que la résistivité du substrat au niveau de la première profondeur, voire au moins deux fois plus grande, voire même quatre à cinq fois plus grande. Par exemple à cet égard, la première profondeur est comprise entre 0,1 µm (micromètre) et 0,5 µm (micromètre) et la deuxième profondeur est comprise entre 0,3 µm (micromètre) et 1,5 µm (micromètre). Selon un mode de réalisation, ladite structure diélectrique comporte un bloc monolithique d’un matériau diélectrique. Un tel bloc monolithique peut occuper un volume situé verticalement depuis le niveau de métal du composant passif de la partie d’interconnexion jusqu’à ladite deuxième profondeur du substrat. Selon un autre mode de réalisation, ladite structure diélectrique comporte un bloc monolithique d’un matériau diélectrique, qui peut occuper un volume situé verticalement depuis l’un des niveaux de métaux de la partie d’interconnexion, entre la face avant du substrat et le niveau de métal du composant passif, jusqu’à ladite deuxième profondeur du substrat. Par exemple, le bloc monolithique de matériau diélectrique peut être en dioxyde de silicium ou en un matériau à faible constante diélectrique relative. Les matériaux à faible constante diélectrique relative sont usuellement nommés « low-k » ou « low-κ » (« low-kappa ») selon le vocable anglais usuel et sont parfaitement connus de l’homme de l’art. Selon un autre aspect, il est également proposé un procédé de fabrication d’un circuit intégré comprenant : - une formation de structures d’isolation dans un substrat semiconducteur s’étendant verticalement depuis une face avant du substrat jusqu’à une première profondeur, - une formation, au-dessus de la face avant du substrat, d’une partie d’interconnexion comportant des niveaux de métaux incorporant au moins un composant passif, comprenant, avant la formation dudit composant passif, une formation d’une structure diélectrique s’étendant verticalement dans le substrat depuis la face avant jusqu’à une deuxième profondeur supérieure à la première profondeur, et alignée verticalement avec la position du future composant passif. Selon un mode de mise en œuvre pouvant être considéré indépendamment, la deuxième profondeur est choisie de sorte que la résistivité du substrat semiconducteur au niveau de la deuxième profondeur soit au moins une fois et demi plus grande que la résistivité du substrat au niveau de la première profondeur, voire au moins deux fois plus grande, voire même quatre à cinq fois plus grande. Par exemple, la première profondeur est comprise entre 0,1 µm (micromètre) et 0,5 µm (micromètre) et la deuxième profondeur est comprise entre 0,3 µm (micromètre) et 1,5 µm (micromètre). Selon un mode de mise en œuvre, ladite formation de la structure diélectrique comprend une formation d’un bloc monolithique d’un matériau diélectrique. Ce bloc monolithique peut occuper un volume situé verticalement depuis le niveau de métal du composant passif de la partie d’interconnexion jusqu’à ladite deuxième profondeur du substrat. Par exemple, la formation du bloc monolithique comprend -une étape de gravure retirant ledit volume dans tous les niveaux de métaux de la partie d’interconnexion au-dessous du niveau de métal du composant passif, et jusqu’à la deuxième profondeur du substrat, -un remplissage du volume avec le matériau diélectrique, et -un retrait d’un excès de matériau diélectrique aplani au niveau dudit niveau de métal du composant passif. Selon un mode de mise en œuvre, ladite formation de la structure diélectrique comprend une formation d’un bloc monolithique d’un matériau diélectrique. Ce bloc monolithique peut, dans ce mode de mise en œuvre, occuper un volume situé verticalement depuis l’un des niveaux de métaux de la partie d’interconnexion, entre la face avant du substrat et le niveau de métal du composant passif, jusqu’à ladite deuxième profondeur du substrat. Par exemple, la formation du bloc monolithique comprend -une gravure dudit volume dans tous les niveaux de métaux de la partie d’interconnexion au-dessous dudit niveau de métal de la partie d’interconnexion, et jusqu’à la deuxième profondeur du substrat, -un remplissage du volume avec le matériau diélectrique, et -un retrait d’un excès de matériau diélectrique aplani au niveau dudit niveau de métal de la partie d’interconnexion. Par exemple, ledit bloc monolithique de matériau diélectrique est en dioxyde de silicium. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels : , et , et , et , et , et , et , et illustrent schématiquement des modes de réalisation et de mise en œuvre de l’invention. Les figures 1 à 4 illustrent des étapes d’un exemple de mise en œuvre d’un procédé de fabrication d’un circuit intégré CI comportant un élément passif LHQ, en particulier un élément inductif à haut facteur de qualité. La illustre schématiquement une vue en coupe du circuit intégré CI après une étape 100 de formation de la partie d’interconnexion BE. La partie d’interconnexion BE est usuellement désignée par extension par l’acronyme « BEOL » des termes anglais « Back End Of Line » (littéralement « fin de ligne (de production) »). Cet acronyme « BEOL » désigne les étapes de fabrication de la partie d’interconnexion BE, comportant un réseau de pistes conductrices en métal pour acheminer les signaux du circuit intégré CI. Préalablement à la partie d’interconnexion BE, une partie semiconductrice FE du circuit intégré CI a été formée, à partir d’une face avant FA d’un substrat semiconducteur SUB. La partie semiconductrice FE est usuellement désignée par extension par l’acronyme « FEOL » des termes anglais « Front End Of Line » (littéralement « début de ligne (de production) »). Cet acronyme « FEOL » désigne les étapes de fabrication de la partie semiconductrice FE, effectuées dans le substrat SUB du côté de la face avant FA et sur la face avant FA. La partie semiconductrice FE comporte notamment des éléments actifs, tels que des transistors TM de type métal oxide semiconducteur « MOS » et/ou des transistors bipolaires TB. En outre, la partie semiconductrice FE comporte des structures d’isolation STI, dont la formation est usuellement mise en œuvre lors des toutes premières étapes de fabrication du circuit intégré CI. Les structures d’isolation STI sont typiquement prévues pour isoler latéralement les composants actifs au niveau de la face avant FA, et ainsi délimiter des « régions actives » dans le substrat SUB. Les structures d’isolation STI s’étendent à cet égard verticalement dans le substrat SUB depuis la face avant FA jusqu’à une première profondeur P1. Par exemple, les structures d’isolation STI peuvent être des tranchées d’isolation peu profondes (usuellement en anglais « Shallow Trench Isolation »). La formation de ces tranchées d’isolation peu profondes comprend une gravure de tranchées ouvertes depuis la face avant FA, puis un remplissage de ces tranchées ouvertes par un matériau diélectrique tel que le dioxyde de silicium. Par ailleurs, les étapes de formation de la partie semiconductrice FE comportent typiquement des étapes de recuit, nécessitant des « budgets thermiques », comprenant des traitements à hautes températures de durées variables. Les différentes étapes de recuit ont tendance à faire baisser la résistivité du substrat SUB au niveau de la face avant FA, notamment en raison de phénomène de migration des dopants du substrat SUB. L’allure de la réduction de la résistivité R suivant la profondeur P du substrat SUB est par exemple illustrée à la . Les étapes de formations de la partie semiconductrice FE s’achèvent par une formation d’une couche d’oxide pré-métal PMD recouvrant la face avant FA et englobant les éléments (par exemple des transistors TM, TB) formés sur la face avant FA. Des contacts métalliques verticaux sont prévus pour connecter électriquement les éléments de la partie semiconductrice FE. La partie d’interconnexion BE est formée au-dessus de la face avant FA du substrat SUB, sur la couche d’oxide pré-métal PMD ainsi formée. On peut considérer que la couche diélectrique pré-métal PMD appartient à la partie d’interconnexion BE. On définit, dans la direction verticale Z perpendiculaire à la face avant FA du substrat SUB, le dessus de la face avant FA dans le sens dirigé vers l’extérieur du substrat SUB, et le dessous dans le sens dirigé de la face avant FA vers l’intérieur du substrat SUB. La partie d’interconnexion BE comporte des niveaux de métaux M1, …, M5, comportant des pistes métalliques PM5 situées dans des couches de diélectriques inter-métal IMD, usuellement en oxide de silicium. Les pistes métalliques PM5 de chaque niveau sont typiquement réalisées par un procédé damascène comprenant un remplissage à l’excès d’ouvertures gravées dans la couche diélectrique inter-métal IMD, avec du métal en fusion. L’excès de métal au-dessus de la couche diélectrique IMD est retiré par aplanissement, typiquement par polissage chimio-mécanique « CMP » (pour « Chemical-Mechanical Polishing » en anglais), stoppé par une couche d’arrêt AR, typiquement en nitrure de silicium. Les pistes métalliques de niveaux de métaux successifs peuvent être reliées par des via verticaux V5, réalisés dans des niveaux de via MV5. Les niveaux de via MV5 sont une dénomination particulière pour des niveaux de métaux de la même nature que ceux qui contiennent des pistes métalliques PM5. Dans l’étape 100, la structure du circuit intégré CI est ainsi classiquement prête pour une formation du niveau de métal M6 qui contiendra un composant passif LHQ, à une position connue. Les figures 2 et 3 illustrent des étapes 200, 300 d’une formation d’une structure diélectrique BLMN, avant la formation 400 dudit niveau de métal M6 qui contiendra un composant passif LHQ. La structure diélectrique BLMN s’étend verticalement dans le substrat depuis la face avant FA jusqu’à une deuxième profondeur P2 supérieure à la première profondeur P1, et est alignée verticalement avec la position du future composant passif LHQ. La illustre une étape 200 de gravure retirant un volume dans tous les niveaux de métaux MV5, M5, …, M1 de la partie d’interconnexion BE au-dessous du niveau de métal M6 du composant passif, et dans la couche diélectrique pré-métal PMD ainsi que les tranchées d’isolation peu profondes STI jusque dans le substrat SUB à la deuxième profondeur P2. Par exemple la hauteur verticale h de la gravure peut être de l’ordre d’une dizaine de micromètre « µm », par exemple entre 5 µm et 15 µm. La largeur w de la gravure correspond à la largeur de la piste métallique du composant passif LHQ, par exemple une piste formant une spire d’un élément inductif, peut être comprise entre 1 µm et 25 µm. Bien entendu, les valeurs de la hauteur h et de la largeur w ne sont pas limitées, et dépendent du choix de réalisation du composant passif, y compris l’épaisseur des niveaux de métaux gravés. La technique de gravure, par exemple du type gravure par ions réactifs profonde (usuellement « DRIE » pour « Deep Reactive Ion Etching » en anglais), pourra être choisie et adaptée de manière à être capable de graver une largeur w donnée jusqu’à une profondeur h donnée. La illustre une étape 300 de formation de la structure diélectrique BLMN du type damascène, comportant -un remplissage du volume gravé avec un matériau diélectrique, et -un retrait d’un excès du matériau diélectrique aplani au niveau du niveau de métal M6 du composant passif. Par exemple, le remplissage du volume gravé avec le matériau diélectrique BLMN peut être fait par une technique de dépôt de diélectrique à haute densité par plasma « HDPD » (pour « High Density Plasma Deposition » en anglais), par exemple un dépôt chimique en phase vapeur de dioxyde de silicium. L’excès du matériau diélectrique BLMN au-dessus de la dernière couche de diélectrique inter-métal IMD_MV5, est là-aussi retiré par aplanissement du type polissage chimio-mécanique « CMP » (pour « Chemical-Mechanical Polishing » en anglais), stoppé par la couche d’arrêt AR_MV5 en nitrure de silicium. Par exemple, le matériau diélectrique BLMN est du dioxyde de silicium, ou bien un matériau à faible constante diélectrique relative, usuellement nommé « low-k » ou « low-κ » (« low-kappa ») selon le vocable anglais usuel et sont parfaitement connus de l’homme de l’art. Les matériaux « low-k » désignent l’ensemble des matériaux diélectriques pouvant être utilisés dans l’industrie de la microélectronique et qui ont une constante diélectrique relative « k » ou « κ » (kappa) inférieure à la constante diélectrique relative du dioxyde de silicium. Ainsi on a formé un bloc monolithique de matériau diélectrique BLMN. Ce bloc monolithique de matériau diélectrique BLMN occupe le volume situé verticalement depuis le niveau de métal M6 du composant passif LHQ de la partie d’interconnexion BE jusqu’à la deuxième profondeur P2 du substrat. En effet, ces étapes 200-300 de type damascène, -aboutissent à une formation du matériau diélectrique d’un seul tenant et homogène, constituant ainsi un bloc monolithique BLMN du matériau diélectrique ; -contrairement par exemple à la structure de la partie d’interconnexion BE environnante qui comporte une succession de couches d’oxyde de silicium IMD et de nitrure de silicium AR (et, par ailleurs, des pistes et via métalliques) La illustre un dispositif après une étape 400 de formation du niveau de métal M6 comportant le composant passif LHQ. Ce niveau de métal M6 comporte des pistes métalliques PM6 réalisées par des procédés damascènes identiques au procédé décrit en relation avec la pour la formation des pistes métalliques PM5. Par exemple, parmi les pistes métalliques PM6, une structure telle qu’un enroulement d’au moins une boucle, permet de réaliser le composant passif LHQ du type élément inductif. Les figures 5 à 7 illustrent un exemple d’alternative du procédé de fabrication décrit en relation avec les figures 1 à 4. Les éléments de l’exemple des figures 5 à 7 qui sont communs avec l’exemple des figures 1 à 4 supportent les mêmes références et ne seront pas tous détaillés à nouveau. La illustre un dispositif après une étape 500 de cette alternative, dans laquelle on grave l’ouverture du volume accueillant le bloc monolithique juste avant la formation de la première couche de métal M1. Ainsi, l’ouverture est gravée dans le diélectrique pré-métal IMD, dans les tranchées d’isolation peu profondes STI et dans le substrat semiconducteur SUB, jusqu’à la deuxième profondeur P2 (supérieure à la première profondeur P1 des tranchées d’isolation peu profondes STI). On peut également graver l’ouverture de l’étape 500 dans tous les niveaux de métaux, depuis l’un quelconque des niveaux de métaux de la partie d’interconnexion BE situé entre la face avant FA du substrat SUB et le niveau de métal M6 comportant le composant passif LHQ, jusqu’à la deuxième profondeur P2 dans le substrat SUB. La illustre un dispositif après une étape 600 de remplissage du volume de l’ouverture gravée à l’étape 500, avec le matériau diélectrique BLMN2, et un retrait d’un excès de matériau diélectrique aplani au niveau dudit niveau de métal M1 de la partie d’interconnexion. Ainsi, on a formé un bloc monolithique de matériau diélectrique BLMN. Ce bloc monolithique de matériau diélectrique BLMN occupe le volume situé verticalement depuis l’un des niveaux de métaux (par exemple depuis le premier niveau de métal M1) de la partie d’interconnexion BE, entre la face avant FA du substrat SUB et le niveau de métal M6 du composant passif LHQ, jusqu’à la deuxième profondeur P2 du substrat. La illustre un dispositif après une étape 700 à laquelle tous les niveaux de métaux subséquents, jusqu’au niveau de métal M6 comportant le composant passif LHQ, ont été formés. Le composant passif LHQ est tel que décrit précédemment en relation avec la . L’alternative décrite en relation avec les figures 5 à 7 présente en particulier l’avantage de graver une hauteur h2 plus petite, et donc mise en œuvre dans une durée moins longue. Mais cette alternative présente l’inconvénient, par rapport au procédé décrit en relation avec les figures 1 à 4, que le substrat SUB pourra endurer des étapes de recuit postérieurement à la formation du bloc monolithique diélectrique BLMN, lors de la formation de la partie d’interconnexion BE. Cela étant, les recuits de la partie d’interconnexion BE sont typiquement moins importants que ceux de la partie semiconductrice FE. Ils engendrent également une moins grande réduction de la résistivité du substrat en surface. Dans une troisième alternative, la gravure pour former le bloc monolithique diélectrique BLMN peut être faite avant la formation des transistors TB, TM, par exemple au moment où sont faites les tranchées d’isolation peu profondes STI. La illustre schématiquement le circuit intégré CI obtenu par les procédés décrit précédemment en relation avec les figures 1 à 4 et 5 à 7. Le circuit intégré CI comporte en particulier la structure diélectrique BLMN alignée verticalement avec la position dudit composant passif LHQ, et s’étendant verticalement dans le substrat SUB depuis la face avant FA jusqu’à une deuxième profondeur P2 supérieure à la première profondeur P1. La montre en outre, en partie droite, un graphique représentant la résistivité R de deux exemples de substrat SUB125, SUB1k, en ohms-centimètres « ohm*cm », en fonction de la profondeur P dans le substrat, en micromètre « µm ». Les deux exemples de substrat SUB125, SUB1k correspondent à des substrats ayant des résistivités nominales, c’est-à-dire sommairement la résistivité en tout point du substrat avant les phases de recuit, respectives de 125 ohm*cm pour un substrat de « moyenne résistivité » SUB125, et de 1000 ohm*cm pour un substrat de « haute résistivité » SUB1k. En pratique, après les phases de recuits, la résistivité R des substrats SUB125, SUB1k augmente en s’enfonçant verticalement dans la profondeur P, d’une manière avantageuse par rapport à la résistivité au niveau de la face avant FA, dès sensiblement 1 µm, voire dès 0,5 µm. L’axe de la profondeur P est aligné sur le schéma du circuit intégré CI, en particulier au point d’origine P=0 µm au niveau de la face avant FA du substrat SUB. La première profondeur P1 des structures d’isolation latérales STI peut être de l’ordre de quelques dixièmes de micromètres, par exemple 0,3 µm, ou entre 0,1 µm et 0,5 µm. A la première profondeur P1, -la résistivité du substrat de moyenne résistivité SUB125 est par exemple de 20 à 25 ohm*cm ; et -la résistivité du substrat de haute résistivités SUB1k est par exemple de 50 ohm*cm. La deuxième profondeur P2 est plus grande que la première profondeur P1. Cette deuxième profondeur P2 est avantageusement choisie de sorte que la résistivité du substrat semiconducteur SUB au niveau de la deuxième profondeur P2 soit au moins deux fois plus grande que la résistivité du substrat au niveau de la face avant FA, pour « P=0 ». A une deuxième profondeur P2 de 1 µm, -la résistivité du substrat SUB125 peut par exemple être de l’ordre de 40 ohm*cm ; et -la résistivité du substrat de haute résistivités SUB1k est par exemple de 250 ohm*cm. Ainsi, en gravant le silicium du substrat SUB dans la profondeur, la résistivité vue par le composant passif LHQ, en particulier un élément inductif, est plus élevée et les fuites sont plus faibles, de sorte que le facteur de qualité du composant passif a été augmenté. Circuit intégré comportant un substrat semiconducteur (SUB) ayant une face avant (FA) comportant des structures d’isolation (STI) s’étendant verticalement dans le substrat depuis la face avant jusqu’à une première profondeur (P1), et une partie d’interconnexion (BE) comprenant des niveaux de métaux incorporant au moins un composant passif (LHQ), au-dessus de la face avant (FA) du substrat, le circuit intégré comportant en outre une structure diélectrique (BLMN) alignée verticalement avec la position dudit au moins un composant passif (LHQ), la structure diélectrique s’étendant verticalement dans le substrat depuis la face avant jusqu’à une deuxième profondeur (P2) supérieure à la première profondeur (P1). Circuit intégré selon la revendication 1, dans lequel la deuxième profondeur (P2) est choisie de sorte que la résistivité du substrat semiconducteur (SUB) au niveau de la deuxième profondeur est au moins une fois et demi plus grande que la résistivité du substrat au niveau de la première profondeur (P1). Circuit intégré selon l’une des revendications 1 ou 2, dans lequel la première profondeur (P1) est comprise entre 0,1 µm et 0,5 µm et la deuxième profondeur (P2) est comprise entre 0,3 µm et 1,5 µm. Circuit intégré selon l’une des revendications 1 à 3, dans lequel ladite structure diélectrique comporte un bloc monolithique (BLMN) d’un matériau diélectrique, occupant un volume situé verticalement depuis le niveau de métal (M6) du composant passif de la partie d’interconnexion jusqu’à ladite deuxième profondeur (P2) du substrat. Circuit intégré selon l’une des revendications 1 à 3, dans lequel ladite structure diélectrique comporte un bloc monolithique (BLMN) d’un matériau diélectrique, occupant un volume situé verticalement depuis l’un des niveaux de métaux (M1) de la partie d’interconnexion, entre la face avant du substrat (FA) et le niveau de métal (M6) du composant passif, jusqu’à ladite deuxième profondeur (P2) du substrat. Circuit intégré selon l’une des revendications 4 ou 5, dans lequel ledit bloc monolithique (BLMN) de matériau diélectrique est en dioxyde de silicium ou en un matériau à faible constante diélectrique relative. Procédé de fabrication d’un circuit intégré comprenant : - une formation de structures d’isolation (STI) dans un substrat semiconducteur (SUB) s’étendant verticalement depuis une face avant (FA) du substrat jusqu’à une première profondeur (P1), - une formation, au-dessus de la face avant (FA) du substrat, d’une partie d’interconnexion (BE) comportant des niveaux de métaux incorporant au moins un composant passif (LHQ), comprenant, avant la formation dudit composant passif (LHQ), une formation d’une structure diélectrique (BLMN) s’étendant verticalement dans le substrat depuis la face avant jusqu’à une deuxième profondeur (P2) supérieure à la première profondeur (P1), et alignée verticalement avec la position du future composant passif (LHQ). Procédé selon la revendication 7, dans lequel la deuxième profondeur (P2) est choisie de sorte que la résistivité du substrat semiconducteur au niveau de la deuxième profondeur est au moins une fois et demi plus grande que la résistivité du substrat au niveau de la première profondeur (P1). Procédé selon l’une des revendications 7 ou 8, dans lequel la première profondeur (P1) est comprise entre 0,1 µm et 0,5 µm et la deuxième profondeur (P2) est comprise entre 0,3 µm et 1,5 µm. Procédé selon l’une des revendications 7 à 9, dans lequel ladite formation de la structure diélectrique comprend une formation d’un bloc monolithique (BLMN) d’un matériau diélectrique, occupant un volume situé verticalement depuis le niveau de métal (M6) du composant passif de la partie d’interconnexion jusqu’à ladite deuxième profondeur (P2) du substrat. Procédé selon la revendication 10, dans lequel la formation du bloc monolithique (BLMN) comprend une étape de gravure retirant ledit volume dans tous les niveaux de métaux de la partie d’interconnexion (BE) au-dessous du niveau de métal (M6) du composant passif, et jusqu’à la deuxième profondeur (P2) du substrat, un remplissage du volume avec le matériau diélectrique, et un retrait d’un excès de matériau diélectrique aplani au niveau dudit niveau de métal (M6) du composant passif. Procédé selon l’une des revendications 7 à 9, dans lequel ladite formation de la structure diélectrique comprend une formation d’un bloc monolithique (BLMN) d’un matériau diélectrique, occupant un volume situé verticalement depuis l’un des niveaux de métaux (M1) de la partie d’interconnexion, entre la face avant du substrat (FA) et le niveau de métal (M6) du composant passif, jusqu’à ladite deuxième profondeur (P2) du substrat. Procédé selon la revendication 12, dans lequel la formation du bloc monolithique (BLMN) comprend une gravure dudit volume dans tous les niveaux de métaux de la partie d’interconnexion (BE) au-dessous dudit niveau de métal (M1) de la partie d’interconnexion, et jusqu’à la deuxième profondeur (P2) du substrat, un remplissage du volume avec le matériau diélectrique, et un retrait d’un excès de matériau diélectrique aplani au niveau dudit niveau de métal (M1) de la partie d’interconnexion. Circuit intégré selon l’une des revendications 10 à 13, dans lequel ledit bloc monolithique (BLMN) de matériau diélectrique est en dioxyde de silicium ou en un matériau à faible constante diélectrique relative.