Brevet FR3148319A1 — publié le 20241101

L’invention concerne un procédé de formation d’un circuit intégré, comprenant : - la formation d’une zone de fragilisation (21) dans un substrat donneur (2), ladite zone de fragilisation définissant une couche superficielle (22) du substrat donneur ; - le placement d’au moins deux micropuces (24) et/ou pavés (25) constitués d'un matériau semi-conducteur ou piézoélectrique sur la couche superficielle du substrat donneur fragilisé ; - le revêtement des micropuces et/ou des pavés semi-conducteurs et/ou piézoélectriques d’au moins un matériau diélectrique ; - le collage du substrat donneur (2) sur un substrat support (1) comprenant au moins un circuit électronique, les au moins deux micropuces et/ou pavés étant au niveau d’une interface de collage (I) avec le substrat support ; - le détachement du substrat donneur (2) le long de la zone de fragilisation (21) de façon à transférer les micropuces (24) et/ou les pavés (25) et la couche superficielle (22) sur le substrat support (1) ; - la formation d'au moins une interconnexion électrique entre les micropuces et/ou les pavés et d'au moins une interconnexion électrique entre les micropuces et/ou les pavés et le circuit électronique. Figure pour l’abrégé : [Fig 2E] Procédé de formation d’un circuit intégré Domaine de l’invention La présente invention concerne un procédé de formation d’un circuit intégré. Contexte technique Un système sur puce (SoC, « system on a chip ») est un circuit intégré intégrant une pluralité de composants sur une seule puce. Un tel système peut comprendre une unité centrale de traitement, une mémoire, des interfaces d’entrée/sortie, des fonctions de traitement de signaux numériques, analogiques, mixtes et/ou de radiofréquences (RF) et la gestion de puissance. Un tel système est en particulier utilisé dans des systèmes informatiques mobiles tels que les tablettes et les smartphones, ainsi que dans les systèmes incorporés. Les systèmes sur puce deviennent de plus en plus complexes et exigeants en termes de hautes performances et de fonctionnalités, notamment pour la connectivité 5G/6G. L’intégration 2.5D combine plusieurs pastilles de circuit intégré (également connues sous le nom de micropuces ou « chiplets ») dans un seul boîtier avec et sans leur empilement dans un circuit tridimensionnel (3D) avec des couches de redistribution (RDL) avec et sans vias traversants (TSV) pour les connecter. Les Figures 1A à 1D illustrent un procédé connu d’intégration 2.5D. En référence à la , un substrat support 1' est traité pour inclure les circuits électroniques. Ledit substrat support peut comprendre plusieurs couches 10', 11', 12', 13' de matériaux différents, des composants électroniques 110' et des interconnexions métalliques 111' étant disposés dans et/ou entre lesdites couches 10', 11', 12', 13'. En référence à la , au moins deux pavés 24', 25' d'un matériau semi-conducteur ou piézoélectrique sont placés sur un substrat intermédiaire 2' et le substrat intermédiaire avec les pavés est lié au substrat support 1'. En référence à la , le substrat intermédiaire 2' est enlevé pour exposer les pavés 24', 25'. Ledit enlèvement se fait généralement par meulage du substrat intermédiaire, et polissage de la surface exposée des pavés, par exemple à l’aide d’un polissage chimico-mécanique (CMP, « chemical mechanical polishing »). Ensuite, des dispositifs supplémentaires sont formés dans les pavés pour fournir des fonctions RF, de filtrage et/ou d’alimentation. Après la formation desdits dispositifs supplémentaires, des interconnexions métalliques avec le circuit électronique sous-jacent sont formées. Ensuite, comme le montre la , une couche électriquement isolante 26' est déposée sur le substrat support 1' et les pavés 24', 25'. Un inconvénient du procédé ci-dessus est que le meulage doit être effectué à faible vitesse afin de ne pas endommager et de ne pas déplacer les pavés. Par conséquent, le procédé est relativement chronophage ou implique un coût accru. Un autre inconvénient de ce procédé est que les dispositifs supplémentaires doivent être formés par des procédés à basse température (par exemple, des procédés n’impliquant pas une température supérieure à 400 °C) afin de ne pas endommager les composants électroniques ou les interconnexions métalliques du substrat support. Ainsi, le procédé existant présente plusieurs limites qui entravent le développement de l’intégration 2.5D. Un objectif de la présente invention est de surmonter les inconvénients ci-dessus dans l’intégration 2.5D afin de proposer des systèmes sur puce avec des performances accrues. À cette fin, un objet de l’invention est un procédé de formation d’un circuit intégré, comprenant : - la formation d’une zone de fragilisation dans un substrat donneur, ladite zone de fragilisation définissant une couche superficielle du substrat donneur ; - le placement d’au moins deux micropuces et/ou pavés constitués d’un matériau semi-conducteur ou piézoélectrique sur la couche superficielle du substrat donneur fragilisé ; - le revêtement des micropuces et/ou des pavés semi-conducteurs et/ou piézoélectriques par au moins un matériau diélectrique ; - le collage du substrat donneur sur un substrat support comprenant au moins un circuit électronique, les au moins deux micropuces et/ou pavés étant au niveau d'une interface de collage avec le substrat support ; - le détachement du substrat donneur le long de la zone de fragilisation de façon à transférer les micropuces et/ou les pavés et la couche superficielle sur le substrat support ; - la formation d'au moins une interconnexion électrique entre les micropuces et/ou les pavés et d'au moins une interconnexion électrique entre les micropuces et/ou les pavés et le circuit électronique. Grâce à ce procédé, chaque micropuce peut être optimisée indépendamment avec des matériaux et des technologies de procédé appropriés et des pastilles correctes connues, avant d’être transférée sur le substrat support. De plus, les intégrations 2.5D et 3D sont combinées pour optimiser le facteur de forme du système sur puce et pour améliorer la connexion ou la communication entre micropuces. Dans le présent texte, une micropuce est un circuit intégré qui contient une fonctionnalité définie et qui est destiné à être combiné avec d’autres micropuces sur un substrat support unique pour former un boîtier de fonctionnalités système. Dans le présent texte, un pavé est un morceau de matériau semi-conducteur ou piézoélectrique. Un tel pavé peut être formé d’un seul semi-conducteur ou matériau piézoélectrique ou d’un empilement de matériaux semi-conducteurs et/ou piézoélectriques. Dans certains modes de réalisation, la formation de la zone de fragilisation comprend l’implantation d’espèces atomiques, telles que l’hydrogène et/ou l’hélium, dans le substrat donneur. Dans certains modes de réalisation, le procédé comprend la découpe du substrat support après la formation desdites interconnexions pour former au moins un module système ou système en boîtier (« system in package ») comprenant au moins deux pavés et/ou micropuces. Avantageusement, les pavés semi-conducteurs ou piézoélectriques peuvent être plus petits que le module système ou système en boîtier. Dans certains modes de réalisation, au moins un pavé comprend un matériau semi-conducteur choisi dans le groupe consistant en : les matériaux III-V, en particulier nitrure d’indium (InN), phosphure d’indium (InP), nitrure de gallium (GaN), nitrure d’aluminium (AlN), nitrure d’aluminium et de scandium (AlScN), arséniure d’indium (InAs), arséniure de gallium (GaAs), arséniure d’aluminium (AlAs), phosphure d’indium (InP), phosphure de gallium (GaP) ou phosphure d’aluminium (AlP), et les matériaux IV ou IV-IV, en particulier germanium ou carbure de silicium (SiC). En variante ou de plus, au moins un pavé peut comprendre un matériau piézoélectrique choisi dans le groupe consistant en : tantalate de lithium (LiTaO 3 ), niobate de lithium (LiNbO 3 ), aluminate de lanthane (LaAlO 3 ), niobate de potassium-sodium (K x Na 1-x NbO 3 ou KNN), titanate de baryum (BaTiO 3 ), quartz, titanate-zirconate de plomb (PZT), composés de niobate de plomb et magnésium et de titanate de plomb (PMN-PT), et oxyde de zinc (ZnO). Dans certains modes de réalisation, au moins un pavé comprend un matériau semi-conducteur ou piézoélectrique différent d’un matériau semi-conducteur ou piézoélectrique d’au moins un autre pavé. Dans certains modes de réalisation, le substrat donneur comprend du silicium, du carbure de silicium ou un empilement de couches de silicium et de carbure de silicium. Le détachement du substrat donneur le long de la zone de fragilisation est avantageusement effectué à une température inférieure à 900 °C, préférentiellement inférieure à 400 °C. Dans certains modes de réalisation, le procédé comprend en outre l’enlèvement de la couche superficielle du substrat donneur transféré sur le substrat support. L’enlèvement de la couche superficielle du substrat donneur peut comprendre la gravure chimique de ladite couche. Dans certains modes de réalisation, le procédé comprend en outre la formation d’au moins un composant électronique, tel qu’un transistor, un condensateur, une diode et/ou une interconnexion métallique dans ou sur la couche superficielle du substrat donneur transféré sur le substrat support. Avantageusement, la formation dudit au moins un composant électronique dans ou sur la couche superficielle est effectuée à une température inférieure à 900 °C, préférentiellement inférieure à 400 °C. Dans certains modes de réalisation, le procédé comprend en outre le dépôt d’au moins une couche de redistribution métallique sur la couche superficielle. Le procédé peut en outre comprendre la formation de vias traversants à travers la couche superficielle pour connecter électriquement les micropuces et/ou les pavés à l’au moins une couche de redistribution. Dans certains modes de réalisation, le procédé comprend en outre le dépôt d’au moins une couche de silicium amorphe et/ou polycristallin et/ou d'une couche diélectrique sur la couche superficielle. Dans certains modes de réalisation, le procédé comprend en outre le traitement de chaque pavé pour former un composant RF, un filtre et/ou un amplificateur de puissance. Avantageusement, ledit traitement des pavés est réalisé à une température inférieure à 900 °C, préférentiellement inférieure à 400 °C. Présentation des figures D’autres particularités et avantages de l’invention seront décrits dans la description détaillée suivante, sur la base des dessins annexés, sur lesquels : - Les Figures 1A à 1D illustrent les étapes d’un procédé connu d’intégration 2.5D, dans lequel un substrat support est traité de façon à former au moins un circuit électronique ( ), au moins deux pavés d’un matériau semi-conducteur ou piézoélectrique sont placés sur un substrat intermédiaire qui est lié audit substrat support ( ), le substrat intermédiaire est enlevé par meulage ( ), des dispositifs/circuits supplémentaires sont formés dans les pavés par des procédés à basse température et une couche électriquement isolante est déposée sur le substrat support et les pavés ( ) ; - Les Figures 2A à 2H illustrent les étapes d’un procédé d’intégration 2.5D selon l’invention, dans lequel un substrat support comprenant au moins un circuit électronique est fourni ( ), une zone de fragilisation est formée dans un substrat donneur ( ), au moins deux micropuces et/ou pavés de matériau semi-conducteur ou piézoélectrique sont placés sur le substrat donneur ( ), avec l’option de revêtir le donneur d’un diélectrique ou polymère de refusion à basse température, puis un CMP pour planariser l’oxyde ou le polymère afin de répondre aux exigences de collage ou de s’arrêter sur les pavés semi-conducteurs ou piézoélectriques ( ), le substrat donneur est collé au substrat support ( ), le substrat donneur est détaché le long de la zone de fragilisation ( ), la couche transférée du substrat donneur est enlevée ( ), ou des couches de redistribution et/ou des TSV sont formés sur la couche transférée ( ). Pour des raisons de lisibilité des dessins, les composants ou les couches peuvent ne pas avoir été dessinés à l’échelle. Des éléments désignés par le même signe de référence sur des figures différentes sont identiques ou remplissent la même fonction et peuvent donc ne pas être décrits en détail en référence à chaque figure. Description détaillée des modes de réalisation Un procédé selon l’invention est illustré sur les Figures 2A à 2H. Comme le montre la , un substrat support 1 est fourni. Le substrat support 1 comprend une couche de base 10 qui forme un support mécanique, une couche de dispositif 11 et des couches 12, 13. Lesdites couches 10, 11, 12, 13 peuvent être formées d’un ou de plusieurs matériaux semi-conducteurs, tels que le silicium ou le carbure de silicium. La couche de dispositif 11 comprend un circuit électronique comprenant des composants électroniques CMOS 110, tels que des transistors, et des interconnexions 111 fournissant une connexion électrique entre les composants 110. Cette couche de dispositif peut être formée par des procédés CMOS qui sont connus de l’homme du métier et ne seront pas décrits en détail dans le présent texte. Comme le montre la , un substrat donneur 2 est fourni. Le substrat donneur 2 comprend un substrat semi-conducteur 20 et une couche diélectrique 23 s’étendant sur le substrat semi-conducteur 20. Le substrat semi-conducteur 20 peut comprendre du silicium ou du carbure de silicium (SiC). Une zone de fragilisation 21 est formée par l’implantation d’espèces ioniques telles que l’hydrogène et/ou l’hélium dans le substrat semi-conducteur 20 à travers la couche diélectrique. La zone de fragilisation 21 délimite ainsi une couche semi-conductrice 22 qui s’étend entre la zone de fragilisation 21 et la couche diélectrique 23. Comme le montre la , après l’implantation, au moins deux micropuces 24 et/ou pavés 25 sont placés sur le substrat donneur. Chaque micropuce est un morceau de matériau semi-conducteur dans lequel un circuit intégré ayant une fonctionnalité définie a été formé. Chaque pavé est un morceau de matériau semi-conducteur ou piézoélectrique. Chaque pavé peut être formé d’un seul matériau ou d’un empilement d’au moins deux matériaux semi-conducteurs ou piézoélectriques différents, respectivement. Les pavés peuvent être découpés à partir d’une plaquette ayant une aire plus petite que celle du substrat donneur. Les pavés semi-conducteurs peuvent comprendre au moins l’un des matériaux suivants : les matériaux III-V, en particulier nitrure d’indium (InN), phosphure d’indium (InP), nitrure de gallium (GaN), nitrure d’aluminium (AlN), nitrure d’aluminium et de scandium (AlScN), arséniure d’indium (InAs), arséniure de gallium (GaAs), arséniure d’aluminium (AlAs), phosphure d’indium (InP), phosphure de gallium (GaP) ou phosphure d’aluminium (AlP), et les matériaux IV ou IV-IV, en particulier germanium ou carbure de silicium (SiC). Les pavés piézoélectriques peuvent comprendre au moins l’un des matériaux suivants : tantalate de lithium (LiTaO 3 ), niobate de lithium (LiNbO 3 ), aluminate de lanthane (LaAlO 3 ), niobate de potassium-sodium (K x Na 1-x NbO 3 ou KNN), titanate de baryum (BaTiO 3 ), quartz, titanate-zirconate de plomb (PZT), composés de niobate de plomb et magnésium et de titanate de plomb (PMN-PT), et oxyde de zinc (ZnO). Préférentiellement, les pavés et/ou les micropuces peuvent être de différents types et/ou matériaux de façon à permettre la combinaison d’une pluralité de fonctions sur un module. Les pavés et les micropuces peuvent avoir des dimensions identiques ou différentes. Les pavés et les micropuces sont généralement plus petits que les modules systèmes ou systèmes en boîtier à former par le procédé selon l’invention. Comme le montre la , au moins un matériau diélectrique ou polymère 26 est déposé sur le substrat donneur afin de combler les espaces entre les micropuces 24 et/ou les pavés 25. Ledit matériau diélectrique ou polymère peut comprendre un nitrure, tel que le nitrure de silicium, un oxyde, tel que l’oxyde de silicium. Avantageusement, ledit matériau diélectrique ou polymère est capable de refusion. Avantageusement, un polissage chimico-mécanique (CMP) peut être effectué après ledit dépôt de matériau diélectrique ou polymère afin de planariser la surface du matériau diélectrique ou polymère et d’ajuster l’épaisseur du matériau diélectrique ou polymère à une épaisseur souhaitée. En particulier, ledit polissage peut être mis en œuvre de façon à exposer la surface des micropuces ou pavés. En référence à la , le substrat donneur 2 est assemblé au substrat support 1. L’interface de collage I comprend, d’une part, la couche 13 et, d’autre part, les micropuces 24 et/ou les pavés 25 et le matériau diélectrique ou polymère 26. Préférentiellement, l’adhésion du substrat donneur au substrat support se fait par collage moléculaire. En référence à la , le substrat donneur est détaché le long de la zone de fragilisation 21. Par conséquent, la couche semi-conductrice 22, la couche diélectrique 23, les micropuces 24 et/ou les pavés 25 sont transférés sur le substrat support 1. Le reste du substrat donneur peut être recyclé pour une utilisation ultérieure. Le détachement du substrat donneur peut être initié par un traitement thermique. Ledit traitement thermique est préférentiellement mis en œuvre à une température inférieure à 900 °C, préférentiellement inférieure à 400°, afin de ne pas endommager les interconnexions et les dispositifs/circuits formés dans le substrat support. Dans certains modes de réalisation (voir ), la couche semi-conductrice 22 et la couche diélectrique 23 peuvent être enlevées afin d’exposer les micropuces et/ou les pavés. À cette fin, une gravure chimique sélective peut être mise en œuvre. Dans d’autres modes de réalisation, la couche semi-conductrice 22 peut être conservée sur les micropuces et/ou le pavé afin de former des composants supplémentaires, tels que des transistors, des condensateurs, des diodes, une interconnexion métallique (TSV) ou une combinaison de ces composants dans ou sur ladite couche 22. La formation desdits composants électroniques est effectuée à une température inférieure à 900 °C, préférentiellement inférieure à 500 °C, afin de ne pas endommager les interconnexions et/ou les dispositifs/circuits formés dans le substrat support. Comme le montre la , une couche de redistribution métallique (RDL) 27 peut être déposée sur la couche semi-conductrice 22. Facultativement, des vias traversants (non illustrés) peuvent être formés à travers la couche semi-conductrice pour connecter électriquement les micropuces et/ou les pavés à la couche de redistribution et ainsi fournir une intégration 3D. De plus ou en variante, au moins une couche de silicium amorphe et/ou polycristallin peut être déposée sur la couche superficielle afin d’épaissir la couche superficielle et d’augmenter la raideur de l'ensemble. Au moins une interconnexion électrique peut être formée entre les micropuces et/ou les pavés. Ladite interconnexion peut se faire avant ou après le transfert des pavés et des micropuces sur le substrat support. De plus, au moins une interconnexion électrique peut être formée entre les micropuces et/ou les pavés et le circuit électronique formé dans le substrat support. Les pavés peuvent être traités pour former des composants de radiofréquence et/ou de puissance. Des exemples de tels composants incluent un composant RF, un filtre et/ou un amplificateur de puissance. Ledit traitement des pavés est effectué à une température inférieure à 900 °C, préférentiellement inférieure à 400 °C, afin de ne pas endommager les interconnexions et/ou les dispositifs/circuits formés dans le support. Après la finalisation des composants et des interconnexions, le substrat support peut être découpé en modules systèmes et/ou systèmes en boîtier comprenant au moins deux pavés et/ou micropuces. Procédé de formation d’un circuit intégré, comprenant : - la formation d’une zone de fragilisation (21) dans un substrat donneur (2), ladite zone de fragilisation définissant une couche superficielle (22) du substrat donneur ; - le placement d’au moins deux micropuces (24) et/ou pavés (25) constitués d'un matériau semi-conducteur ou piézoélectrique sur la couche superficielle du substrat donneur fragilisé ; - le revêtement des micropuces et/ou des pavés semi-conducteurs et/ou piézoélectriques par au moins un matériau diélectrique ; - le collage du substrat donneur (2) sur un substrat support (1) comprenant au moins un circuit électronique, les au moins deux micropuces et/ou pavés étant au niveau d’une interface de collage (I) avec le substrat support ; - le détachement du substrat donneur (2) le long de la zone de fragilisation (21) de façon à transférer les micropuces (24) et/ou les pavés (25) et la couche superficielle (22) sur le substrat support (1) ; - la formation d'au moins une interconnexion électrique entre les micropuces et/ou les pavés et d'au moins une interconnexion électrique entre les micropuces et/ou les pavés et le circuit électronique. Procédé selon la revendication 1, dans lequel la formation de la zone de fragilisation (21) comprend l’implantation d’espèces atomiques, telles que l’hydrogène et/ou l’hélium, dans le substrat donneur. Procédé selon l’une quelconque des revendications 1 ou 2, comprenant en outre la découpe du substrat support après la formation desdites interconnexions pour former au moins un module système ou système en boîtier comprenant au moins deux pavés et/ou micropuces. Procédé selon la revendication 3, dans lequel les pavés semi-conducteurs ou piézoélectriques sont plus petits que le module système ou système en boîtier. Procédé selon l’une quelconque des revendications 1 à 4, dans lequel au moins un pavé comprend un matériau semi-conducteur choisi dans le groupe consistant en : les matériaux III-V, en particulier nitrure d’indium (InN), phosphure d’indium (InP), nitrure de gallium (GaN), nitrure d’aluminium (AlN), nitrure d’aluminium et de scandium (AlScN), arséniure d’indium (InAs), arséniure de gallium (GaAs), arséniure d’aluminium (AlAs), phosphure d’indium (InP), phosphure de gallium (GaP) ou phosphure d’aluminium (AlP), et les matériaux IV ou IV-IV, en particulier germanium ou carbure de silicium (SiC). Procédé selon l’une quelconque des revendications 1 à 5, dans lequel au moins un pavé comprend un matériau piézoélectrique choisi dans le groupe consistant en : tantalate de lithium (LiTaO 3 ), niobate de lithium (LiNbO 3 ), aluminate de lanthane (LaAlO 3 ), niobate de potassium-sodium (K x Na 1-x NbO 3 ou KNN), titanate de baryum (BaTiO 3 ), quartz, titanate-zirconate de plomb (PZT), composés de niobate de plomb et magnésium et de titanate de plomb (PMN-PT), et oxyde de zinc (ZnO). Procédé selon la revendication 5 ou la revendication 6, dans lequel au moins un pavé comprend un matériau semi-conducteur ou piézoélectrique différent d’un matériau semi-conducteur ou piézoélectrique d’au moins un autre pavé. Procédé selon l’une quelconque des revendications 1 à 7, dans lequel le substrat donneur comprend du silicium, du carbure de silicium ou un empilement de couches de silicium et de carbure de silicium. Procédé selon l’une quelconque des revendications 1 à 8, dans lequel le détachement du substrat donneur (2) le long de la zone de fragilisation (21) est effectué à une température inférieure à 900 °C, préférentiellement inférieure à 400 °C. Procédé selon l’une quelconque des revendications 1 à 9, comprenant en outre l’enlèvement de la couche superficielle (22) du substrat donneur transféré sur le substrat support (1). Procédé selon la revendication 10, dans lequel l’enlèvement de la couche superficielle (22) du substrat donneur comprend la gravure chimique de ladite couche. Procédé selon l’une quelconque des revendications 1 à 9, comprenant en outre la formation d’au moins un composant électronique, tel qu’un transistor, un condensateur, une diode et/ou une interconnexion métallique dans ou sur la couche superficielle (22) du substrat donneur transféré sur le substrat support (1). Procédé selon la revendication 12, dans lequel la formation dudit au moins un composant électronique dans ou sur la couche superficielle est effectuée à une température inférieure à 900 °C, préférentiellement inférieure à 400 °C. Procédé selon la revendication 12 ou la revendication 13, comprenant en outre le dépôt d’au moins une couche de redistribution métallique (27) sur la couche superficielle (22). Procédé selon l’une quelconque des revendications 12 à 14, comprenant en outre la formation de vias traversants à travers la couche superficielle pour connecter électriquement les micropuces et/ou les pavés à l’au moins une couche de redistribution. Procédé selon l’une quelconque des revendications 12 à 15, comprenant en outre le dépôt d’au moins une couche de silicium amorphe et/ou polycristallin et/ou d'une couche diélectrique sur la couche superficielle (22). Procédé selon l’une quelconque des revendications 1 à 16, comprenant en outre le traitement de chaque pavé pour former un composant RF, un filtre et/ou un amplificateur de puissance. Procédé selon la revendication 17, dans lequel ledit traitement des pavés est effectué à une température inférieure à 900 °C, préférentiellement inférieure à 400 °C.