Brevet FR3150036A1 — publié le 20241220

Circuit mémoire comprenant des cellules électroniques et un circuit de contrôle La présente description concerne un circuit mémoire comprenant : - une matrice mémoire comprenant une pluralité de cellules électroniques (200), dans laquelle au moins une cellule électronique (200) comprend un empilement intégré comportant successivement : i) une première électrode (205) ; ii) une couche intermédiaire (204') comprenant une couche de commutation ovonique à seuil (204) ; et iii) une résistance (202) connectée à la couche intermédiaire (204'), et - un circuit de contrôle connecté à l'au moins une cellule électronique (200), le circuit de contrôle étant structuré et configuré pour appliquer, entre la première électrode (205) et la résistance (202), une première impulsion de tension d'une première polarité pour fixer un premier état logique de la cellule électronique et une seconde impulsion de tension d'une seconde polarité opposée à la première polarité, pour fixer un second état logique de la cellule électronique. Figure pour l'abrégé : Fig. 2 Circuit mémoire comprenant des cellules électroniques et un circuit de contrôle La présente description concerne le domaine des dispositifs électroniques, et plus précisément des cellules électroniques intégrées disposées en matrices. La présente description concerne spécifiquement des dispositifs électroniques comprenant un matériau de commutation ovonique à seuil (OTS). Parmi les matériaux chalcogénures, deux catégories sont actuellement étudiées pour leur utilisation dans des dispositifs électroniques, et plus particulièrement dans la fabrication de commutateurs et de mémoires. En particulier, il est fait une distinction entre les matériaux de commutation ovonique à seuil (matériaux OTS) et les matériaux à changement de phase. Les deux matériaux peuvent s'utiliser en film mince dans les dispositifs électroniques intégrés. Un matériau OTS alterne entre un état "marche" et un état "arrêt" en fonction de la tension appliquée aux bornes de la cellule électronique. L'état du commutateur ovonique à seuil change quand la tension à ses bornes dépasse une tension de seuil. Une fois la tension de seuil atteinte, l'état "marche" se déclenche et le commutateur ovonique à seuil se retrouve dans un état fondamentalement conducteur. Si l'intensité ou la tension tombe sous la valeur seuil, le commutateur ovonique à seuil retourne à l'état "arrêt". Les matériaux à changement de phase sont des matériaux qui peuvent alterner, sous l'effet de la chaleur, entre une phase cristalline et une phase amorphe. Puisque la résistance électrique d'un matériau amorphe est significativement supérieure à la résistance électrique d'un matériau cristallin, un tel phénomène peut être utile pour définir deux états de mémoire différentiés par la résistance mesurée à travers le matériau à changement de phase. Les matériaux à changement de phase les plus courants utilisés dans les mémoires à changement de phase sont à base de germanium-antimoine-tellure (GST). La illustre deux vues en coupe simplifiées (A) et (B) d'un exemple de cellule mémoire connu comme illustré dans la demande de brevet français n°FR2100747 précédemment déposée par le demandeur. La cellule électronique 100 comprend une résistance 102 ou un élément résistif ayant une valeur de résistance fixe, une première électrode 105, également appelée première électrode, et une couche supplémentaire 106. La cellule électronique 100 comprend en outre un couche intermédiaire 104' comprenant une couche de commutation ovonique à seuil (OTS) 104, une couche mémoire 108 et une couche barrière 110. La couche intermédiaire 104' est, par exemple, située entre la résistance 102 et la première électrode 105, par exemple avec la couche OTS 104 en contact avec la résistance 102. Par exemple, la couche supplémentaire 106 est connectée à la première électrode 105. La couche mémoire 108 est, par exemple, située au-dessus de la couche OTS 104 et entre la couche OTS 104 et la première électrode 105. La couche barrière 110 est disposée entre la couche mémoire 108 et la couche OTS 104. Quand la tension appliquée à la cellule électronique est supérieure à une tension de seuil de la couche OTS 104, un courant électrique peut passer par la couche OTS 104 et la couche mémoire 108 dans la cellule électronique 100 et peut entraîner un changement de la résistivité de la couche 108. Ce changement peut altérer l'état de mémoire dans la couche 108, altérant ainsi la caractéristique électrique de la cellule électrique 100. L'état de haute résistivité peut être associé à un état "reset" ou à une valeur logique "0", alors qu'un état de basse résistivité peut être associé à un état "set" ou une valeur logique "1". Il existe un besoin d'amélioration de cellules électroniques intégrées contenant un commutateur ovonique à seuil. Le demandeur a fait face au problème de fabriquer une cellule électronique à utiliser dans une matrice (mémoire) ayant une structure simplifiée, mais capable dans le même temps de fonctionner efficacement et/ou convenablement et/ou ayant les propriétés globales désirées. Selon le demandeur, le problème ci-dessus peut se résoudre par un circuit mémoire selon au moins l'un des modes de réalisation suivants. Un mode de réalisation fournit un circuit mémoire comprenant : - une matrice mémoire comprenant une pluralité de cellules électroniques, dans laquelle au moins une cellule électronique comprend une empilement intégré comportant successivement : i) une première électrode ; ii) une couche intermédiaire comprenant une couche de commutation ovonique à seuil ; et iii) une résistance connectée à la couche intermédiaire, et - un circuit de contrôle connecté à l'au moins une cellule électronique, le circuit de contrôle étant structuré et configuré pour appliquer, entre la première électrode et la résistance, une première impulsion de tension d'une première polarité pour fixer un premier état logique de la cellule électronique et une seconde impulsion de tension d'une seconde polarité opposée à la première polarité, pour fixer un second état logique de la cellule électronique. Selon un mode de réalisation, la couche de commutation ovonique à seuil est constituée d'un matériau chalcogénure. Selon un mode de réalisation, l'au moins une cellule électronique ne comprend que la couche intermédiaire entre la première électrode et la résistance, et la couche intermédiaire ne comprend que la couche de commutation ovonique à seuil. Selon un mode de réalisation, la couche de commutation ovonique à seuil a une épaisseur comprise entre 15 nm et 50 nm. Selon un mode de réalisation, le circuit de contrôle comprend une pluralité de lignes de bits et une pluralité de lignes de mots, et l'au moins une cellule électronique est connectée à une ligne de mots respective par sa résistance, et à une ligne de bits respective par sa première électrode. Selon un mode de réalisation, l'empilement intégré comprend en outre un transistor connecté à la résistance du côté opposé de la couche intermédiaire. Selon un mode de réalisation, le transistor est un transistor MOSFET. Selon un mode de réalisation, le transistor est un transistor FinFET. Selon un mode de réalisation, la couche de commutation ovonique à seuil a une épaisseur comprise entre 5 nm et 10 nm. Selon un mode de réalisation, le circuit de contrôle comprend une pluralité de lignes de bits et une pluralité de lignes de mots, et l'au moins une cellule électronique est connectée à une ligne de mots respective par son transistor, et à une ligne de bits respective par sa première électrode. Selon un mode de réalisation, le transistor comprend un drain et une grille et est connecté par son drain à la résistance, et par sa grille à la ligne de mots respective. Selon un mode de réalisation, le circuit de contrôle comprend, pour chaque ligne de bits et ligne de mots, un inverseur respectif comprenant un transistor p-MOS respectif et un transistor n-MOS respectif. Brève description des figures Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : La illustre deux vues en coupe simplifiées (A) et (B) d'une cellule mémoire connue ; La illustre deux vues en coupe simplifiées (A) et (B) d'une cellule électronique selon un premier mode de réalisation ; La illustre une caractéristique tension-intensité de la cellule électronique de la ; La illustre une vue schématique simplifiée d'un circuit mémoire selon un premier mode de réalisation de la présente description ; La illustre une vue en coupe simplifiée d'une cellule électronique selon un second mode de réalisation ; et La illustre une vue schématique simplifiée d'un circuit mémoire selon un second mode de réalisation de la présente description. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, certaines connexions entre cellules électroniques organisées en matrice, et les circuits de sélection n'ont pas été détaillés, les modes de réalisation décrits étant compatibles avec des matrices de commutateurs existantes et avec l'ensemble des circuits de contrôle correspondants. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un ... dans une position normale d'utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans le cadre de la présente invention, “état logique” désigne soit un état “set” de la couche intermédiaire (ou couche de commutation ovonique à seuil) caractérisé par une première tension de seuil, ou un état “reset” de la couche intermédiaire (ou couche de commutation ovonique à seuil) caractérisé par une seconde tension de seuil. Typiquement, la couche intermédiaire (ou couche de commutation ovonique à seuil) dans l'état "set" est conductrice pour des valeurs de tension entre la première et la seconde tension de seuil, tandis que la couche intermédiaire (ou couche de commutation ovonique à seuil) dans l'état "reset" est résistive pour des valeur de tension entre le premier et le second seuil. Dans le cadre de la présente invention, un élément “conducteur” signifie que cet élément (à savoir la couche intermédiaire ou la couche de commutation ovonique à seuil), quand on lui applique un intensité de champ électrique supérieure ou égale à 2 MV/cm ou inférieure ou égale à 4 MV/cm (la différence de tension étant appliquée selon la direction de l'épaisseur de l'élément, typiquement de l'ordre de quelques nanomètres), permet le passage d'un courant d'intensité inférieure ou égale à 5 mA, de préférence inférieure ou égale à 2 mA (l'intensité étant limitée par la présence de la résistance, typiquement ayant une valeur de résistance de l'ordre de 5-10 kΩ). Dans le cadre de la présente invention, un élément “résistif” signifie que cet élément (à savoir la couche intermédiaire ou la couche de commutation ovonique à seuil), quand on lui applique un intensité de champ électrique supérieure ou égale à 4 MV/cm ou inférieure ou égale à 10 MV/cm, permet le passage d'un courant d'intensité inférieure ou égale à 50 µA, de préférence inférieure ou égale à 25 µA, plus préférentiellement inférieur ou égal à 10 µA. Le demandeur a avantageusement compris que le circuit de contrôle permet de mettre en œuvre fonctionnement en double polarité de la couche intermédiaire. En particulier, le demandeur a vérifié expérimentalement (par une grande campagne de test) que de cette façon, il est possible d'exploiter la couche intermédiaire comprenant la couche OTS à la fois comme élément mémoire (c'est-à-dire un élément qu'on peut programmer dans un état logique et qui peut conserver l'état logique transféré) et comme élément de fuite de sélecteur (c'est-à-dire un élément capable d'autoriser/interdire le passage du courant à travers la cellule électronique). La illustre une cellule électronique 200 selon un premier mode de réalisation. On note que la ne représente qu'une seule cellule électronique 200, mais typiquement la cellule électronique fait partie d'une matrice de mémoires incluant un grand nombre de cellules électroniques intégrées utilisant des couches minces de chalcogénures, des matériaux semiconducteurs, des matériaux résistifs, des matériaux isolants, des matériaux conducteurs, etc. À fins de simplification, il est fait référence aux couches pour désigner les éléments correspondant d'un empilement formant la cellule électronique. Il faut néanmoins comprendre que les couches correspondantes correspondent, en pratique, à des films minces déposés et gravés pour former des éléments commutateurs individuels séparés par des rainures isolante et disposées, par exemple, en matrices. Les bornes ou électrodes de chaque cellule électronique peuvent être interconnectées, par exemple en lignes et en colonnes, par des couches correspondantes de l'empilement. La cellule électronique 200 comprend une résistance 202, par exemple avec une valeur de résistance fixe (c'est-à-dire indépendante de l'état cristallin). La cellule électronique 200 comprend une première électrode (205). La cellule électronique 200 comprend une couche intermédiaire 204', par exemple interposée en contact direct entre la résistance 202 et la première électrode 205. Par exemple, la couche intermédiaire 204' ne comprenant qu'une couche de commutation ovonique à seuil (OTS) (204). De cette façon, la structure de la cellule électronique est simplifiée, avec des avantages en termes de coûts et/ou de temps de production, et/ou l'encombrement de la cellule électronique est réduit, avec une réduction en conséquence des dimensions globales du circuit mémoire (c'est-à-dire économies en termes de surface de silicium et de coûts associés). Par exemple, la cellule électronique 200 comprend en outre une couche supplémentaire 206 connectée à la première électrode 205 du côté opposé à la couche OTS 204 (en d'autres termes, la première électrode est interposée entre la couche supplémentaire et la couche intermédiaire). De préférence, la couche supplémentaire est constituée d'un matériau avec une conductivité supérieure ou égale à 20 S/µm, plus préférentiellement supérieure ou égale à 40 S/µm. Par exemple, à la , la première électrode 205 forme une électrode de la cellule électronique 200 tandis que la résistance 202 forme une autre électrode de la cellule électronique 200. La résistance 202 a, par exemple, une section transversale en L, c'est-à-dire que la résistance 202 a une partie horizontale 2020 et une partie verticale 2022. La résistance 202 est, par exemple, entourée d'une couche isolante non figurée. L'épaisseur de cette couche isolante est telle que la surface supérieure de la partie verticale 2022 de la résistance 202 est coplanaire avec la surface supérieure de la couche isolante. La résistance 202 a une section transversale en L, mais la forme de la résistance 202 peut s'adapter facilement dans une section transversale carrée ou dans toute autre forme (non figurée). La résistance 202 est connectée à la couche OTS 204, par exemple en contact avec la couche OTS 204. Les cellules électroniques des figures 2 et 4 à 6 sont représentées dans l'espace suivant un système spatial orthogonal XYZ dans lequel l'axe Z est orthogonal à la face supérieure de la couche supplémentaire 206 de la cellule électronique. Dans le mode de réalisation de la , la couche supérieure supplémentaire 206 s'étend horizontalement dans la direction X. dans l'exemple de la Figure 2A, la partie verticale 2022 de la résistance 202 et préférentiellement centrée par rapport à la cellule électronique 200 et s'étend verticalement dans la direction Y. Dans l'exemple de la Figure 2B, la partie verticale 2022 de la résistance 202 est préférentiellement centrée par rapport à la cellule électronique 200 et s'étend verticalement dans la direction X. La différence entre les vues (A) et (B) de la est par conséquent l'orientation de la résistance en L. La vue (A) s'appelle architecture cellulaire “à paroi auto-alignée”, dans laquelle la largeur de la résistance 202 est égale à la largeur de la couche supplémentaire 206. Dans la vue (A), la résistance 202 et la couche supplémentaire 206 sont, par exemple, formées en utilisant la même couche de masquage et dans la même direction. La vue (B) correspond à une utilisation de la “technologie de la paroi auto-alignée” d'une façon différente, en ce que la largeur de la résistance 202 n'est pas égale à la largeur de la couche supplémentaire 206. Dans la vue (B), la résistance 202, la couche OTS 204 et la première électrode 205 sont, par exemple, formées en utilisant la même couche de masquage que celle utilisée pour former la couche supplémentaire 206, mais orientée à la perpendiculaire de la direction de la couche supplémentaire 206. L'architecture de cellule électronique de la vue (B) permet d'intégrer une résistance 202 dans un dispositif OTS sans perte de surface au prix d'un masque supplémentaire non critique et de quelques étapes de procédé supplémentaires. Dans les deux vues (A) et (B), l'interconnexion (non figurée) de la partie 2020 des résistances 202 est perpendiculaire à l'interconnexion des couches supplémentaires 206. En d'autres termes, si la couche supplémentaire 206 est organisée en colonnes, l'électrode inférieure est organisée en lignes. À la , la partie verticale 2022 de la résistance 202 est préférentiellement centrée par rapport à la cellule électronique 200 et s'étend verticalement le long de la direction X. Alternativement, la partie verticale 2022 de la résistance 202 est préférentiellement centrée par rapport à la cellule électronique 200 et s'étend verticalement le long de la direction Y. La première électrode 205 et la résistance 202 sont, par exemple, constituées du même matériau métallique, à savoir du tungstène. Alternativement, la première électrode 205 et la résistance 202 peuvent être constituées de deux matériaux métalliques différents. Par exemple, la résistance et/ou la première électrode est/sont en un matériau métallique (réfractaire), choisi de préférence dans le groupe constitué de : carbone (C), nitrure de carbone ((CN)n), titane (Ti), nitrure de titane (TiN), nitrure de titane-silicium (TiSiN), tungstène (W), nitrure de tungstène (W 2 N, WN, WN 2 ), nitrure de tungstène-carbone, nitrure de tungstène-silicium, tantale (Ta), nitrure de tantale (TaN), nitrure de tantale-silicium, tantale tungstène, ou toute combinaison ou alliage de ces matériaux. La première électrode 205 est connectée à la couche supplémentaire 206. La première électrode 205 et la couche supplémentaire 206 sont, par exemple, en contact direct. La couche supplémentaire 206 est, par exemple, connectée à la première électrode 205 par un via conducteur plus petit que la première électrode 205 et constitué, par exemple, de tungstène. La couche supplémentaire 206 a, par exemple, une largeur supérieure ou égale à l'une des dimensions de la première électrode 205. La couche supplémentaire 206 est, par exemple, en cuivre. La couche OTS 204 a pour propriété d'avoir une baisse significative de résistivité quand la tension appliquée entre la couche supplémentaire 206 et la résistance 202 dépasse une tension de seuil V TH . La diminution (ou l'augmentation) déclenchée par la tension appliquée entre le haut et le bas de la couche permet d'envisager la couche comme formant un commutateur entre une état "arrêt" et un état "marche". Si la tension appliquée à la couche OTS 204 est inférieure au seuil V TH de la couche OTS 204, la couche OTS 204 reste dans son état "arrêt" de forte résistivité. Dans cet état, seul passe un courant de fuite par la cellule électronique 200. Si une tension supérieure au seuil V TH est appliquée, la couche OTS layer 204 passe à l'état "marche" et fonctionne dans un état de relativement faible résistivité. À l'état "marche", le courant traverse la cellule électronique 200. La tension de seuil V TH de la couche OTS 204 est, par exemple, entre 0,5 V et 5 V inclus. La couche OTS 204 est, par exemple, constituée d'un matériau chalcogénure, ex. germanium. Sinon, la couche OTS est constitué de n'importe quel autre matériau chalcogénure, choisi par exemple dans le groupe suivant : germanium (Ge), tellure (Te), sélénium (Se), arsenic (As) et toute combinaison ou alliage de ces matériaux. La couche OTS peut aussi, par exemple, être dopé, de préférence à l'antimoine (Sb), à l'indium (In) ou au silicium (Si). On peut trouver d'autres exemples de matériaux ovoniques adaptés pour former une couche OTS 204 dans la demande de brevet européen n° EP09180927, précédemment déposée par le demandeur, dont le contenu est incorporé dans la présente en référence dans la mesure autorisée par la loi. Typiquement, le matériau chalcogénure de la couche OTS n'est pas un matériau à changement de phase, c'est-à-dire que la couche OTS est constitué d'un matériau amorphe indépendamment de l'énergie appliquée. En d'autres termes, un matériau chalcogénure est toujours un matériau amorphe. Cela signifie que la couche intermédiaire 204' et exempte de tout matériau à changement de phase. La couche OTS 204 a, par exemple, une épaisseur de 30 nm. Plus généralement, la couche OTS peut avoir une épaisseur supérieure ou égale à 10 nm, plus préférentiellement supérieure ou égale à 15 nm, encore plus préférentiellement supérieure ou égale à 25 nm, et/ou inférieure ou égale à 100 nm, plus préférentiellement inférieure ou égale à 50 nm, encore plus préférentiellement supérieure ou égale à 40 nm. La couche OTS 204 et la première électrode 205 de chaque cellule électronique sont séparées des couches OTS 204 et des premières électrodes 205 respectives des cellules adjacentes par une couche isolante non représentée. En d'autres termes, la couche OTS 204 est “totalement confinée”. La couche OTS 204 et la première électrode 205 ont, par exemple, une forme parallélépipédique ayant, par exemple, la même longueur et la même largeur pour les deux couches. La est un graphique illustrant l'évolution de l'intensité en fonction de la tension appliquée aux électrodes de la cellule électronique 200. En fonctionnement en double polarité, quand la tension appliquée à la cellule électronique dépasse une première tension de seuil V TH 0 dans une polarité positive ou première polarité, la couche OTS 204 devient conductrice dans un état "marche" et est programmée comme un "0" ou dans un premier état logique, puis redevient résistive dans un état "arrêt" quand la tension appliquée diminue. De façon similaire, quand la tension appliquée à la cellule électronique dépasse en valeur absolue une tension de seuil V TH 1 dans une polarité négative ou seconde polarité, la couche OTS 204 devient conductrice dans un état "marche" et est programmée comme un "1" ou dans un second état logique, puis redevient résistive dans un état "arrêt" quand la tension appliquée diminue. Les inventeurs ont découvert que lorsqu'une cellule électronique est programmée deux fois de suite (consécutivement) comme un "1", la tension de seuil V TH 1 est moins importante en valeur absolue que lorsqu'une cellule électronique est programmée comme un "0" puis comme un "1". En d'autres termes, si une cellule électronique a été programmée comme un "1" puis est reprogrammée comme un "1" (sans programmation en "0" entretemps), la tension de seuil V TH 1 est égale à V TH SAME 1 alors que si une même cellule électronique a été programmée comme un "0" puis est reprogrammée comme un "1", la tension de seuil V TH 1 est égale à V TH OPPO 1 qui est supérieure, en valeur absolue, à V TH SAME 1. Par exemple, la tension V TH SAME 1 est approximativement égale, en valeur absolue, à la tension V TH 0. Pour profiter de cet effet de mémoire, il est proposé de lire les cellules électroniques 200, pendant une phase de lecture, avec une tension V READ qui correspond à une tension négative dont la valeur est comprise entre V TH SAME 1 et V TH OPPO 1. Avec ce genre de tension de lecture, si la mesure du courant dans la cellule électronique détermine que la couche OTS 204 est conductrice, ça veut dire que la tension de seuil V TH 1 correspondait à V TH SAME 1 qui a été dépassée, et que la cellule électronique avait été programmée juste avant à la valeur "1". Inversement, si la mesure de l'intensité du courant dans la cellule électronique détermine que la couche OTS 204 est résistive, cela signifie que la tension de seuil V TH 1 correspondait à V TH OPPO 1 qui n'a pas été dépassée et que la cellule électronique avait été programmée juste auparavant comme un "0". Il faut noter qu'une lecture de cellule électronique n'écrase pas la programmation, car une programmation de valeur "1" consiste à reprogrammer à la valeur "1" et lire une programmation de valeur "0" consiste à ne pas reprogrammer la cellule électronique. La illustre une vue en coupe simplifiée d'une matrice de cellules électroniques 200. La matrice de cellules 200 comprend, par exemple, une pluralité de cellules électroniques 200 comme illustré à la . La matrice est, par exemple, associée au circuit de contrôle 405 (CTRL) adapté pour appliquer à chaque cellule électronique une tension entre les deux électrodes, et plus précisément entre la résistance 202 et la première électrode 205. Les cellules électroniques 200 sont, à la , positionnées entre une pluralité de lignes de bits 401 et de lignes de mots 403. À la , les lignes de bits 401 sont illustrées par des lignes verticales et les lignes de mots 403 sont illustrées par des lignes horizontales. Par exemple, le circuit de contrôle 405 comprend (non illustré), pour chaque paire ligne de bits 401 et ligne de mots 403, un inverseur respectif (c'est-à-dire un inverseur connecté à la ligne de bits de la paire et un autre inverseur connecté à la ligne de mots de la paire). De préférence, chaque inverseur comprend un transistor p-MOS respectif et un transistor n-MOS respectif. De cette façon, le circuit de contrôle est structurellement simple et/ou a des performances relativement élevées. De préférence, le circuit de contrôle 405 (également en référence à la , comme il sera discuté plus loin) est structuré et configuré pour appliquer, entre la première électrode et la résistance, une impulsion de tension de lecture (de la première ou de la seconde polarité) ayant une valeur de tension entre la première et la seconde tension de seuil pour déterminer un état logique actuel de la cellule électronique. Par exemple, chaque cellule électronique 200 est connectée à la ligne de mots respective 403 par la première électrode 205 et à la ligne de bits respective 401 par la résistance 202. Sinon, l'au moins une cellule électronique est connectée à la ligne de bits respective par son électrode, et à une ligne de mots respective par sa résistance. La connexion décrite s'appelle “schéma à barres croisées”. Le demandeur s'est rendu compte que la cellule électronique des modes de réalisation dans un schéma à barres croisées permet que l'élément sélecteur soit en dehors du substrat en silicium, ce qui permet d'introduire avantageusement des circuits et/ou des composants logiques supplémentaires dans le substrat de silicium. De plus, le schéma à barres croisées permet d'améliorer la modularité du circuit mémoire, avec des avantages pour les applications embarquées (ex. automobile). Pour être programmée, une cellule électronique 200 doit voir une différence de potentiel entre ses deux électrodes connectées respectivement à la ligne de bits 401 et à la ligne de mots 403. En fait, pour programmer une cellule électronique 200 à "0", on place sa ligne de bits 401 à une tension correspondant à une valeur -V/2 et sa ligne de mots 403 à une tension correspondant à une valeur +V/2 de sorte que la cellule électronique considérée voie une tension V. De façon similaire, pour programmer une cellule électronique 200 à "1", on place sa ligne de bits 401 à une tension correspondant à une valeur +V/2 et sa ligne de mots 403 à une tension correspondant à une valeur -V/2 de sorte que la cellule électronique considérée voie une tension -V. Pour l'un ou l'autre des programmes, les autres cellules électroniques voient une tension de 0, V/2 ou -V/2. En choisissant la valeur de V de sorte que sa valeur absolue soit supérieure à V TH OPPO 1 et que la valeur absolue de V/2 soit inférieure à V TH SAME 1 et V TH 0, les cellules électroniques qui voient 0, V/2 ou -V/2 ne sont pas programmées. Par exemple, la tension en fonctionnement est comprise entre 4 V et 6 V. La illustre une vue en coupe simplifiée d'une cellule électronique 500 selon un second mode de réalisation. La cellule électronique 500 illustrée à la est similaire à la cellule électronique 200 illustrée à la , à la différence près que la cellule électronique 500 comprend en outre un transistor 502. Par exemple, le transistor 502 est connecté à la résistance 202 du côté opposé de la couche intermédiaire 204'. Le demandeur a observé que de cette façon, il est possible de réduire la tension en fonctionnement de l'ensemble de la cellule électronique, avec des avantages en termes de consommation électrique. De plus, le demandeur a observé que le transistor peut agir comme élément sélecteur, ce qui permet ainsi à la couche OTS de n'effectuer que la fonction de mémoire. De cette façon, il est possible d'utiliser une couche OTS avec une épaisseur relativement faible. Sinon, on peut connecter le transistor à la première électrode du côté opposé de la couche intermédiaire. Par exemple, le transistor 502 est un transistor n-MOS FinFET. Le demandeur a vérifié qu'un transistor n-MOS FinFET peut être facilement commandé, ce qui simplifie le fonctionnement global du circuit mémoire. En général, le transistor 502 est un transistor MOSFET, de préférence du type FinFET. Le demandeur a vérifié que le transistor MOSFET (en particulier un transistor FinFET) a de hautes performances en termes de petites dimensions (c'est-à-dire faible encombrement de la cellule électronique) et/ou de gamme hautes fréquences. Cela favorise l'utilisation de la cellule électronique pour les applications embarquées, ex. pour les applications automobiles. Par exemple, dans la cellule électronique 500, la couche OTS 204'' a une épaisseur de 8 nm. Plus généralement, quand la cellule électronique comprend le transistor, la couche OTS 204'' peut avoir une épaisseur supérieure ou égale à 2 nm, plus préférentiellement supérieure ou égale à 5 nm, et/ou inférieure ou égale à 15 nm, plus préférentiellement inférieure ou égale à 10 nm. Comme indiqué plus haut, le transistor permet d'utiliser des couches OTS relativement minces, ce qui augmente la gamme d'applicabilité du circuit mémoire du fait de sa plus grande intégrabilité dans une grande variété d'dispositifs. Comme on peut le voir schématiquement à la , le transistor 502 est connecté par sa grille 502g à une ligne de mots (WL). Dans cet exemple, le transistor 502 a sa grille 502d connectée à la résistance 202, et plus spécifiquement connectée à la partie horizontale 2020 de la résistance 202. Dans cet exemple, le transistor 502 a sa source 502s connectée à la masse. La illustre une vue en coupe simplifiée d'une matrice de cellules électroniques 500 (avec une pluralité de cellules électroniques 500). Les cellules électroniques 500 sont, à la , positionnées entre une pluralité de lignes de bits 401 et de lignes de mots 403. Par exemple, chaque cellule électronique 500 est connectée à la ligne de bits 401 par la première électrode 205 et à la ligne de mots 403 par la grille 502g de son transistor 502. La matrice mémoire est, par exemple, associée au circuit de contrôle 405. Pour être programmée, la cellule électronique 500 doit être traversée par une tension non nulle. Pour programmer la cellule électronique 500 sur "0", on place sa ligne de bits 401 à une tension correspondant à une valeur de +V et sa ligne de mots 403 à une tension correspondant, par exemple à une valeur de 0 V de sorte que le transistor 502 s'allume et que la cellule électronique considérée voie une tension V. Pour programmer la cellule électronique 500 sur "1", on place sa ligne de bits 401 à une tension correspondant à une valeur de -V et sa ligne de mots 403 à une tension correspondant à une valeur, par exemple, de 0 V de sorte que le transistor 502 s'allume et que la cellule électronique considérée voie une tension -V. Pour l'un ou l'autre des programmes, les autres cellules électroniques du circuit mémoire soit ont leurs transistors respectifs 502 allumés et voient une tension de, par exemple, 0 V, soit leur transistor 502 est éteint. Par conséquent, ces cellules électroniques ne sont pas programmées. Dans un mode de réalisation, le circuit de contrôle comprend, pour chaque paire ligne de bits 401 et ligne de mots 403, un inverseur respectif (c'est-à-dire un inverseur connecté à la ligne de bits de la paire et un autre inverseur connecté à la ligne de mots de la paire), comprenant par exemple un transistor p-MOS et un transistor n-MOS. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Circuit mémoire comprenant : - une matrice mémoire comprenant une pluralité de cellules électroniques (200 ; 500), dans laquelle au moins une cellule électronique (200 ; 500) comprend un empilement intégré comportant successivement : une première électrode (205) ; une couche intermédiaire (204') comprenant une couche de commutation ovonique à seuil (204 ; 204'') ; et une résistance (202) connectée à la couche intermédiaire (204'), et - un circuit de contrôle connecté à l'au moins une cellule électronique (200 ; 500), dans lequel le circuit de contrôle (405) est structuré et configuré pour appliquer, entre la première électrode (205) et la résistance (202), une première impulsion de tension d'une première polarité pour fixer un premier état logique de la cellule électronique et une seconde impulsion de tension d'une seconde polarité opposée à la première polarité, pour fixer un second état logique de la cellule électronique. Circuit mémoire selon la revendication 1, dans lequel la couche de commutation ovonique à seuil (204 ; 204'') est constituée d'un matériau chalcogénure. Circuit mémoire selon la revendication 1 ou 2, dans lequel l'au moins une cellule électronique (200) ne comprend que la couche intermédiaire (204') entre la première électrode (205) et la résistance (202), et dans lequel la couche intermédiaire (204') ne comprend que la couche de commutation ovonique à seuil (204 ; 204''). Circuit mémoire selon l'une quelconque des revendications 1 à 3, dans lequel la couche de commutation ovonique à seuil (204) a une épaisseur comprise entre 15 nm et 50 nm. Circuit mémoire selon l'une quelconque des revendications 1 à 4, dans lequel le circuit de contrôle (405) comprend une pluralité de lignes de bits (401) et une pluralité de lignes de mots (403), dans lequel l'au moins une cellule électronique (200) est connectée à une ligne de bits respective (401) par sa résistance (202), et à une ligne de mots respective (403) par sa première électrode (205). Circuit mémoire selon l'une quelconque des revendications 1 à 5, dans lequel l'empilement intégré comprend en outre un transistor (502) connecté à la résistance (202) du côté opposé par rapport à la couche intermédiaire (204'). Circuit mémoire selon la revendication 6, dans lequel le transistor (502) est un transistor MOSFET. Circuit mémoire selon la revendication 6, dans lequel le transistor (502) est un transistor FinFET. Circuit mémoire selon l'une quelconque des revendications 6 à 8, dans lequel la couche de commutation ovonique à seuil (204'') a une épaisseur comprise entre 5 nm et 10 nm. Circuit mémoire selon l'une quelconque des revendications 6 à 9, dans lequel le circuit de contrôle (405) comprend une pluralité de lignes de bits (401) et une pluralité de lignes de mots (403), dans lequel l'au moins une cellule électronique (500) est connectée à une ligne de mots respective (403) par son transistor (502), et à une ligne de bits respective (401) par sa première électrode (205). Circuit mémoire selon la revendication 10, dans lequel le transistor (502) comprend un drain (502d) et une grille (502g) et est connecté par son drain (502d) à la résistance (202), et par sa grille (502g) à la ligne de mots respective (403). Circuit mémoire selon l'une quelconque des revendications 1 à 11, dans lequel le circuit de contrôle (405) comprend, pour chaque paire de ligne de bits (403) et ligne de mots (401), un inverseur respectif comprenant un transistor p-MOS respectif et un transistor n-MOS respectif.