Brevet FR3150345A1 — publié le 20241227

Circuit intégré comportant un substrat (STI) ayant une face avant (FA), et au moins un élément capacitif (LCAP) comportant, sur une surface au niveau de la face avant (FA), un empilement d’une première armature conductrice (E1) comportant une couche de métal de grille (TIN) située sur une couche de matériau à grande constante diélectrique « grande-κ » (HK), d’une région d’interface diélectrique (HTO1, HVO) sur la première armature conductrice (E1), et d’une deuxième armature conductrice (E2) sur la région diélectrique (HTO1, HVO). Figure pour l’abrégé : Fig 1 Circuit intégré comportant un élément capacitif, et procédé de fabrication correspondant Des modes de réalisation et de mise en œuvre concernent les circuits intégrés et notamment les technologies d’éléments capacitifs intégrés, en particulier dans des circuits intégrés comportant des transistors bénéficiant de structures de grille du type « high-κ / metal gate ». On désigne conventionnellement une structure de grille de transistor par les termes anglais « high-κ / metal gate » lorsque le diélectrique de grille du transistor comporte un matériau à grande constante diélectrique κ, que l’on qualifiera ici à « grande-κ » (usuellement en anglais « high-κ »), et lorsque la région conductrice de grille du transistor comporte une couche de métal dit « de grille » (usuellement en anglais « metal gate »). Conventionnellement également, le terme diélectrique à grande-κ désigne les matériaux de l’industrie des semiconducteurs ayant une constante diélectrique κ élevée comparée à celle du dioxyde de silicium. Le métal de grille permet typiquement de paramétrer le travail de sortie de la grille, la grille comportant en outre un volume d’un autre matériau de grille adapté pour recevoir un contact et une polarisation (typiquement du silicium polycristallin). Enfin, les structures de grille du type « high-κ / metal gate » se trouvent en particulier mais non-nécessairement dans des circuits du type « SOI » c’est-à-dire du type « semiconducteur sur isolant » (usuellement en anglais « semiconductor on insulator »). Da manière générale, il existe un besoin de bénéficier dans les circuits intégrés d’élément capacitifs linéaires et adaptées à fonctionner en régime d’accumulation et en régime d’inversion, c’est-à-dire ayant une valeur capacitive sensiblement constante pour des polarisations à des tensions positives et négatives. En outre, il est souhaitable que la fabrications des éléments capacitifs soient ou puissent être cointégrée avec la fabrication d’autres éléments du circuits, tels que les transistors MOS (pour « Métal Oxide Semiconducteur »), c’est-à-dire réalisées « gratuitement » lors des mêmes étapes de fabrication. Les modes de réalisation et de mise en œuvre proposé ci-après permettent de fabriquer des éléments capacitifs du type « MIM » (pour « Métal-Isolant-Métal ») et donc linéaires en accumulation et en inversion, et réalisés de façon cointégrée gratuitement ou à moindre coût dans un procédé de fabrication de transistors du type « high-κ / metal gate » en réutilisant le métal de grille pour la fabrication d’une armature de l’élément capacitif, et le matériau conducteur de grille pour l’autre armature de l’élément capacitif. Selon un aspect, il est proposé à cet égard un circuit intégré comportant une région ayant une face avant, par exemple une région d’un substrat semiconducteur, et au moins un élément capacitif comportant, sur une surface au niveau de la face avant, un empilement d’une première armature conductrice comportant une couche de métal de grille située sur une couche de matériau à grande constante diélectrique « grande-κ », d’une région d’interface diélectrique sur la première armature conductrice, et d’une deuxième armature conductrice sur la région diélectrique. Selon un mode de réalisation, la couche de métal de grille comporte une composition de nitrure de titane. Selon un mode de réalisation, la couche de diélectrique à grande-κ comporte une composition d’oxide et/ou de siliciure d’hafnium ou de zirconium, c’est-à-dire par exemple une composition d’oxide d’hafnium, ou de siliciure d’hafnium, ou d’oxisiliciure d’hafnium, ou encore une composition une composition d’oxide de zirconium, ou de siliciure de zirconium, ou d’oxisiliciure de zirconium. Selon un mode de réalisation, la deuxième armature conductrice comporte une composition de silicium polycristallin. Selon un mode de réalisation, la première armature conductrice comporte une couche de silicium polycristallin d’encapsulation, enveloppant la couche de métal de grille. Selon un mode de réalisation, la première armature conductrice comporte une région locale de silicium polycristallin au contact de la couche de métal de grille, et adaptée à un couplage ohmique avec un contact métallique. Selon un mode de réalisation, le circuit intégré comporte en outre au moins un transistor MOS (c’est-à-dire un transistor du type « Métal Oxide Semiconducteur » classique et connu en soi), comportant une région de grille comprenant un empilement d’une formation identique à ladite deuxième armature conductrice sur une formation de couches identique à ladite première armature conductrice. Selon un mode de réalisation, le circuit intégré comporte en outre au moins un transistor MOS haute-tension, comportant une région diélectrique de grille comprenant une formation identique à ladite région d’interface diélectrique, sur une surface au niveau de la face avant. Selon mode de réalisation, ladite région ayant une face avant est : une région de tranchée d’isolation peu profonde ; ou une région d’un film mince semiconducteur ; ou une région d’un volume d’un substrat semiconducteur. Selon un mode de réalisation, ledit au moins un élément capacitif comporte en outre, entre ladite une surface au niveau de la face avant et ladite couche de matériau à grande constante diélectrique « grande-κ », au moins une couche de diélectrique de grille. Selon un autre aspect, il est proposé un procédé de réalisation d’au moins un élément capacitif dans un circuit intégré, comportant, à partir d’une face avant d’une région, par exemple une région d’un substrat semiconducteur, une fabrication d’une première armature conductrice comportant une étape de formation d’une couche de matériau à grande constante diélectrique « grande-κ » sur une surface de ladite face avant et une étape de formation d’une couche de métal de grille sur la couche de matériau à grande-κ ; une fabrication d’une interface diélectrique empilée sur la première armature conductrice, et une fabrication d’une deuxième armature conductrice empilée sur la région diélectrique. Selon un mode de réalisation, l’étape de formation de la couche de métal de grille comporte une formation d’une composition de nitrure de titane. Selon un mode de mise en œuvre, l’étape de la couche de diélectrique à grande-κ comporte une formation d’une composition d’oxide et/ou de siliciure d’hafnium ou de zirconium. Selon un mode de mise en œuvre, la fabrication la deuxième armature conductrice comporte une formation d’une composition de silicium polycristallin. Selon un mode de mise en œuvre, la fabrication de la première armature conductrice comporte en outre une étape de formation d’une couche de silicium polycristallin d’encapsulation, enveloppant la couche de métal de grille. Selon un mode de mise en œuvre, la fabrication de la première armature conductrice comporte en outre une étape de formation d’une région locale de silicium polycristallin au contact de la couche de métal de grille, et adaptée à un couplage ohmique avec un contact métallique. Selon un mode de mise en œuvre, le procédé comporte en outre conjointement une réalisation d’au moins un transistor MOS comportant une région de grille, la fabrication de la région de grille comprenant une fabrication de couches identique à ladite fabrication de la première armature conductrice, et une fabrication identique à ladite fabrication de la deuxième armature conductrice sur ladite formation de couches. Selon un mode de mise en œuvre, le procédé comporte en outre conjointement une réalisation d’au moins un transistor MOS haute-tension comportant une fabrication d’une région diélectrique de grille identique à ladite fabrication de la région d’interface diélectrique, sur une surface au niveau de la face avant. Selon mode de mise en œuvre, ladite région ayant une face avant est : une région de tranchée d’isolation peu profonde ; ou une région d’un film mince semiconducteur ; ou une région d’un volume d’un substrat semiconducteur. Selon un mode de mise en œuvre, la fabrication de la première armature conductrice comporte en outre une étape de formation d’au moins une couche de diélectrique de grille, entre ladite surface au niveau de la face avant et ladite couche de matériau à grande constante diélectrique « grande-κ ». D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels les figures : ; ; ; ; illustrent des modes de réalisation et de mise en œuvre de l’invention. La illustre un premier exemple de procédé de formation d’un élément capacitif LCAP dans un circuit intégré. Les étapes 101, 102, 103, 104 du procédé de formation de l’élément capacitif LCAP sont avantageusement compatibles avec des étapes de fabrication de structures grilles de transistors MOS, comportant une structure du type « grande-κ / métal de grille » (usuellement « high-κ / metal gate » en anglais) ayant des caractéristiques de gammes de tension usuelles. Les étapes 101, 102, 103, 104 de formation de l’élément capacitif LCAP permettent en effet de fabriquer une structure de grille basse tension SGT de transistors adaptés à des opérations logiques, une structure de grille moyenne tension EG de transistors adaptés à des communications de signaux, et une structure de grille haute-tension eZG de transistors adaptés à la génération et la transmission de hautes-tensions. Les formations des étapes 101-104 sont réalisées à partir d’une face avant FA d’un substrat semiconducteur SUB. Par exemple, les structures de grille basse tension SG et les structures de grille moyenne tension EG sont formées dans des régions du substrat SUB du type silicium sur isolant complétement déserté FDSOI. Par exemple, les structures de grille haute tension eZG peuvent être formées sur une région du volume BLK (usuellement « bulk » en anglais) du substrat SUB. L’élément capacitif est avantageusement formé au niveau de la face avant FA, sur une région d’isolation peu profonde STI, typiquement formée en début de chaîne de production par une technique de tranchée d’isolation peu profonde (« shallow trench isolation » en anglais) permettant de délimiter latéralement des régions actives (typiquement les régions de canal des transistors) de dispositifs réalisés dans et sur le substrat SUB. Dans l’étape 101, on a déposé trois épaisseurs de diélectriques de grille, typiquement de l’oxide de silicium, pour les structures de grilles haute tension eZG, moyenne tension EG et basse tension SG, les épaisseurs étant décroissantes dans cet ordre (correspondant aux gammes de tensions des transistors). A cet égard, on a par exemple formé une première couche diélectrique HTO1 sur la face avant FA dans la région haute tension eZG ; puis une deuxième couche diélectrique HTO2 sur la première couche diélectrique de la région haute tension et sur la face avant FA dans la région moyenne tension EG ; puis une couche d’interface diélectrique basse tension SGO notamment dans les régions haute tension eZG, moyenne tension EG et basse tension SG, et éventuellement sur toute la face avant FA. On considère que l’épaisseur de la couche d’interface diélectrique SGO est négligeable par rapport à l’épaisseur de la première couche HTO1 et à l’épaisseur de la deuxième couche HTO2. Dans l’étape 102, on a formé les structures du type « grande-κ / métal de grille » sur les couches diélectriques HTO1, HTO2, SGO des structures de grilles SG, EG, eZG ; et, simultanément, on a fabriqué une première armature conductrice TIN (E1 – figures 3 à 5) de l’élément capacitif LCAP. D’une part, l’étape 102 comporte à cet égard une formation d’une couche de matériau à grande constante diélectrique « grande-κ » sur les couches diélectriques HTO1, HTO2, SGO réalisées à l’étape 101 des structures de grilles SG, EG, eZG ; et sur la face avant FA dans la région d’isolation peu profonde qui accueille l’élément capacitif LCAP. Par exemple, la couche de diélectrique à grande-κ HK comporte une composition d’oxide et/ou de siliciure d’hafnium ou bien une composition d’oxide et/ou de siliciure de zirconium. D’autre part, l’étape 102 comporte à cet égard une formation d’une couche de métal de grille TIN par-dessus la couche de matériau à grande-κ HK. Par exemple, la couche de métal de grille comporte une composition de nitrure de titane TIN. Dans un mode de mise en œuvre particulier, correspondant par exemple à la , l’étape de formation de la couche de métal de grille TIN peut être accompagnée par une formation d’une couche conductrice de silicium polycristallin d’encapsulation PE associée, prévu pour envelopper, c’est-à-dire recouvrir sur le dessus et sur les bords, la couche de métal de grille TIN. La couche de métal de grille TIN, et l’éventuelle couche de silicium polycristallin d’encapsulation, forment la première armature conductrice de l’élément capacitif LCAP, au niveau la face avant FA sur la tranchée d’isolation peu profonde STI. Dans l’étape 103, l’interface diélectrique HVO de l’élément capacitif LCAP est fabriquée, par-dessus la première armature conductrice TIN, par exemple par une étape de formation supplémentaire d’une couche diélectrique telle que de l’oxide de silicium, empilée sur la couche de métal de grille TIN telle que du nitrure de titane. On notera que ce premier mode de mise en œuvre prévoit une étape supplémentaire de formation d’une couche diélectrique pour la réalisation de l’élément capacitif LCAP. Cela présente un coût supplémentaire de fabrication, mais également l’avantage de ne pas modifier l’empilement de couches HTO1, HTO2, HK, TIN de la structure de grille haute tension eZG (par rapport en particulier au mode de mise en œuvre décrit en relation avec la ) et par ailleurs la possibilité de réaliser gratuitement un deuxième type de structure de grille haute tension HVG. En effet, on peut prévoir dans l’étape 103 la fabrication d’une couche diélectrique de grille HVO adapté à une deuxième gamme de hautes-tensions, mais possiblement différente de la gamme de hautes-tensions de la structure de grille eZG. En effet, on peut former la couche HVO avec une épaisseur différente de l’épaisseur de l’empilement HTO1, HTO2, et indépendamment des réalisations des structures de grille moyenne tension EG (HTO2). Le deuxième type de transistor haute tension HVG ne comporte pas de structure « grande-κ / métal de grille » mais cela n’est pas nécessairement nuisible dans des applications haute tension, et est par exemple formé sur un volume du substrat semiconducteur BLK. Dans l’étape 104, on fabrique la deuxième armature conductrice PO (E2 – figures 3 à 5), empilée par-dessus sur la région diélectrique HVO, en même temps que la fabrication des région conductrices de grilles HV, eZG, EG, SG des transistors, typiquement formées par une composition de silicium polycristallin PO. On a ainsi fabriqué des transistors « grande-κ / métal de grille » classiques SG, EG, c’est-à-dire des transistors dont les couches diélectriques de grille comportent une couche diélectrique à grande-κ et sont d’épaisseurs adaptées à différentes gammes de tensions, et dont les régions conductrices de grille comportent une couche métallique TIN à l’interface du diélectrique à grande-κ HK. Lors des mêmes étapes, on a pu former un élément capacitif LCAP du type « MIM » pour Métal-Isolant-Métal, où la première armature métallique est réalisée par le métal de grille TIN, où l’isolant est réalisé par la couche diélectrique HVO, et où la deuxième armature conductrice PO est réalisée par le silicium polycristallin des grilles PO. Ainsi, l’élément capacitif LCAP est linéaire en accumulation et en inversion. En outre, on peut fabriquer gratuitement un deuxième transistor haute tension HVG conventionnel sans la structure « grande-κ / métal de grille ». La illustre un deuxième exemple du procédé de formation d’un élément capacitif LCAP d’un circuit intégré. Les étapes 201, 202, 203, 204 de la formation de l’élément capacitif LCAP sont là encore avantageusement compatibles avec des étapes de fabrication de structures grilles basse tension SG, moyenne tension EG et haute tension ZG de transistors MOS. Le deuxième exemple de mise en œuvre du procédé 201-204 permet en fait une cointégration complètement gratuite du procédé de fabrication de l’élément capacitif LCAP, dans un procédé de fabrication de structures grilles SG, EG, ZG de transistor MOS. Dans ce deuxième exemple, les structures de grille basse tension SG sont identiques à celles du premier exemple, tandis que les réalisations des structures de grille moyenne tension EG et haute tension ZG sont légèrement modifiées. L’étape 201 correspond à l’étape 101 décrite précédemment, mais dans laquelle on n’a pas formé la première couche diélectrique HTO1, sur la face avant FA dans la région haute tension eZG. On a ainsi formé seulement la deuxième couche diélectrique HTO2 sur la face avant FA dans la région moyenne tension EG, puis la couche d’interface diélectrique SGO. L’étape 202 correspond à l’étape 102, dans laquelle on forme les structures du type « grande-κ HK / métal de grille TIN » sur les couches diélectriques HTO2, SGO des structures de grilles SG, EG ; permettant de fabriquer simultanément la première armature conductrice TIN (E1 – figures 3 à 5) de l’élément capacitif LCAP, de la même façon que décrit précédemment en relation avec la . On notera en particulier que l’empilement des couches diélectrique à grande-κ HK et métal de grille TIN n’est pas réalisé dans la partie accueillant la grille haute-tension ZG. Dans l’étape 203, on forme alors la première couche diélectrique HTO1 dans la partie de la grille haute-tension ZG, et simultanément par-dessus la première armature conductrice TIN de l’élément capacitif LCAP, formant ainsi la couche d’interface diélectrique HTO1 de l’élément capacitif LCAP. L’étape 204 correspond à l’étape 104, dans laquelle on fabrique la deuxième armature conductrice PO, empilée par-dessus sur la région diélectrique HVO, en même temps que la fabrication des région conductrices de grilles ZG, EG, SG des transistors, typiquement avec une composition de silicium polycristallin PO. On notera que ce deuxième mode de mise en œuvre ne prévoit pas d’étape supplémentaire de formation d’une couche diélectrique pour la réalisation de l’élément capacitif LCAP. Ainsi, le deuxième exemple de mise en œuvre du procédé 201-204 est avantageusement entièrement cointégré à la fabrication des transistors SG, EG, ZG, et donc entièrement gratuit. En effet, on a avantageusement « déplacé » l’étape de formation de la première couche diélectrique de grille HTO1 du transistor haute tension ZG, après les étapes de formation de la couche diélectrique à grande-κ et de la couche de métal de grilla TIN. Par conséquent, la structure de grille haute tension ZG ne bénéficie pas de la structure « grande-κ / métal de grille » mais, comme mentionné précédemment, cela n’est pas nuisible les gammes de hautes tensions. En outre, étant donné que la première couche diélectrique HTO1 ne définit pas d’autre épaisseur que celle du diélectrique de grille de la structure haute tension ZG, on peut prévoir dans l’étape 203 la fabrication de la première couche HTO1 avec une épaisseur différente souhaitée et indépendamment des réalisations des autres structures de grille. On a ainsi fabriqué des transistors « grande-κ / métal de grille » classiques basse tension SG et moyenne tension EG ; un transistor haute tension HVG conventionnel sans la structure « grande-κ / métal de grille » ; et l’élément capacitif LCAP du type « MIM », où la première armature métallique est réalisée par le métal de grille TIN, où l’isolant est réalisé par la première couche diélectrique HTO1, et où la deuxième armature conductrice PO est réalisée par le silicium polycristallin des grilles PO. Les figures 3, 4 et 5 illustrent des exemples de réalisation de l’élément capacitif LCAP ainsi obtenu par les procédés de fabrication décrits en relation avec les figures 1 et 2. Ainsi, dans les trois exemples, l’élément capacitif LCAP comporte, sur une surface au niveau de la face avant FA, un empilement d’une première armature conductrice E1 comportant une couche de métal de grille TIN située sur une couche de matériau à grande constante diélectrique « grande-κ » HK, d’une région d’interface diélectrique HTO1, HVO sur la première armature conductrice E1, et d’une deuxième armature conductrice E2 sur la région d’interface diélectrique HTO1, HVO. La couche de métal de grille TIN peut comporter une composition de nitrure de titane. La couche de diélectrique à grande-κ HK peut comporter une composition d’oxide et/ou de siliciure d’hafnium, ou bien une composition d’oxide et/ou de siliciure de zirconium. La deuxième armature conductrice E2 peut comporter une composition de silicium polycristallin PO. La illustre le mode de réalisation dans lequel la première armature conductrice E1 comporte une couche de silicium polycristallin d’encapsulation PE, enveloppant la couche de métal de grille TIN. La formation de la couche de silicium polycristallin d’encapsulation PE peut être prévue d’office avec la formation de la couche de métal de grille TIN des transistors SG, EG, ZG, et n’engendre pas de coût supplémentaire dédié à la formation de l’élément capacitif LCAP. Par exemple, la couche de silicium polycristallin d’encapsulation PE peut être prévue pour protéger le métal de grille TIN (par exemple d’une oxydation), et être destinée à être gravée ultérieurement, par exemple. Cela étant, dans l’élément capacitif LCAP, la couche de silicium polycristallin d’encapsulation PE permet avantageusement de connecter un contact CO, usuellement en cuivre ou en aluminium, par un couplage ohmique avec une siliciuration classique d’une surface découverte du silicium polycristallin PE. En effet, l’épaisseur de la couche de métal de grille TIN est fine par rapport aux épaisseurs des volumes de silicium polycristallin usuellement connectés par les contacts. Par exemple, les ordres de grandeur desdites épaisseurs (verticalement dans le sens du dessin) peuvent être de 3,5 nm (nanomètres) pour le métal de grille TIN, de 12 nm pour le silicium polycristallin d’encapsulation PE, et de 48 nm pour le silicium polycristallin PO de la deuxième armature E2 Par ailleurs, dans ce mode de réalisation et dans les exemples de procédés décrits en relation avec les figures 1 et 2, l’élément capacitif LCAP est situé sur une surface au niveau de la face avant FA, d’un volume diélectrique STI. Le volume diélectrique STI est par exemple une réalisation de tranchée d’isolation peu profonde. Cela permet de bénéficier d’une valeur capacitive linéaire (c’est-à-dire sensiblement constante) dans les régimes d’inversion et d’accumulation. La illustre un autre mode de réalisation, dans lequel la couche de silicium polycristallin d’encapsulation PE est absente. Dans ce cas, pour connecter la première armature E1 de l’élément capacitif LCAP, on peut prévoir une formation d’une région locale en silicium polycristallin PO dans une ouverture faite dans l’interface diélectrique HTO1 jusqu’à la première armature E1, lors de l’étape 104/204 de fabrication de la deuxième armature E2. Ainsi, la région locale PO de silicium polycristallin permet de connecter le contact CO par un couplage ohmique avec une siliciuration classique d’une surface de la région PO. Cette alternative où la couche de silicium polycristallin d’encapsulation PE est absente et comportant la région locale PO de silicium polycristallin est parfaitement applicable si l’élément capacitif LCAP est situé sur une surface au niveau de la face avant FA, d’un volume diélectrique STI, tel que décrit en relation avec la , afin notamment de bénéficier de la linéarité de la valeur capacitive dans les régimes d’inversion et d’accumulation. Par ailleurs, dans cet autre mode de réalisation, la première armature TIN de l’élément capacitif LCAP est formée d’une part au-dessus de la deuxième couche diélectrique de grille HTO2 (par exemple réalisé de la manière obtenue aux étapes 103/203 pour la structure de grille moyenne tension EG), et d’autre part en regard d’une région du substrat comportant un film mince semiconducteur TSI sur un volume isolant enterré BOX, c’est-à-dire du type « SOI » (« semiconducteur sur isolant »). Ainsi, une seconde interface capacitive, du type « MOS » (acronyme bien connu pour « Métal Oxide Semiconducteur »), est réalisée entre la première armature TIN et le film semiconducteur TSI. Cet élément capacitif « MOS » additionnel peut se cumuler avec l’élément capacitif du type « MIM » LCAP, par une connexion en parallèle du film mince TSI avec le silicium polycristallin PO de la deuxième armature E2. Le film mince semiconducteur TSI peut être connecté classiquement par des contacts CO sur des région fortement dopée P+ du même type de dopants que le film. La illustre la même structure que la , mais sur un volume du substrat semiconducteur BLK, à la place du film mince semiconducteur. Ainsi, la seconde interface capacitive, du type « MOS », est réalisée entre la première armature TIN et le volume du substrat semiconducteur BLK. Le cumul de l’élément capacitif « MOS » additionnel en parallèle avec l’élément capacitif du type « MIM » LCAP, tel que décrit en relation avec les figures 4 et 5, permet d’augmenter la valeur capacitive surfacique, mais au détriment la linéarité de la valeur capacitive dans les régimes d’inversion et d’accumulation. Circuit intégré comportant une région (STI, TSI, BLK) ayant une face avant (FA), et au moins un élément capacitif (LCAP) comportant, sur une surface au niveau de la face avant (FA), un empilement d’une première armature conductrice (E1) comportant une couche de métal de grille (TIN) située sur une couche de matériau à grande constante diélectrique « grande-κ » (HK), d’une région d’interface diélectrique (HTO1, HVO) sur la première armature conductrice (E1), et d’une deuxième armature conductrice (E2) sur la région diélectrique (HTO1, HVO). Circuit intégré selon la revendication 1, dans lequel la couche de métal de grille comporte une composition de nitrure de titane (TIN). Circuit intégré selon l’une des revendications 1 ou 2, dans lequel la couche de diélectrique à grande-κ (HK) comporte une composition d’oxide et/ou de siliciure d’hafnium ou de zirconium. Circuit intégré selon l’une des revendications 1 à 3, dans lequel la deuxième armature conductrice (E2) comporte une composition de silicium polycristallin (PO). Circuit intégré selon l’une des revendications 1 à 4, dans lequel la première armature conductrice (E1) comporte une couche de silicium polycristallin d’encapsulation (PE), enveloppant la couche de métal de grille (TIN). Circuit intégré selon l’une des revendications 1 à 4, dans lequel la première armature conductrice (E1) comporte une région locale de silicium polycristallin au contact de la couche de métal de grille (TIN), et adaptée à un couplage ohmique avec un contact métallique. Circuit intégré selon l’une des revendications 1 à 6, comportant en outre au moins un transistor MOS, comportant une région de grille (eZG, EG, SG) comprenant un empilement d’une formation identique à ladite deuxième armature conductrice (E2) sur une formation de couches identique à ladite première armature conductrice (E1). Circuit intégré selon l’une des revendications 1 à 7, comportant en outre au moins un transistor MOS haute-tension (ZT, HVT), comportant une région diélectrique de grille comprenant une formation identique à ladite région d’interface diélectrique (HTO1), sur une surface au niveau de la face avant (FA). Circuit intégré selon l’une des revendications 1 à 8, dans lequel ladite région ayant une face avant (FA) est : une région de tranchée d’isolation peu profonde (STI) ; ou une région d’un film mince semiconducteur (TSI) ; ou une région d’un volume d’un substrat semiconducteur (BLK). Circuit intégré selon l’une des revendications 1 à 9, dans lequel ledit au moins un élément capacitif (LCAP) comporte en outre, entre ladite une surface au niveau de la face avant (FA) et ladite couche de matériau à grande-κ (HK), au moins une couche de diélectrique de grille (HTO2, SGO). Procédé de réalisation d’au moins un élément capacitif (LCAP) dans un circuit intégré, comportant, à partir d’une face avant (FA) d’une région (STI, TSI, BLK), une fabrication d’une première armature conductrice (E1) comportant une étape de formation d’une couche de matériau à grande constante diélectrique « grande-κ » (HK) sur une surface de ladite face avant (FA) et une étape de formation d’une couche de métal de grille (TIN) sur la couche de matériau à grande-κ (HK) ; une fabrication d’une interface diélectrique (HTO1, HVO) empilée sur la première armature conductrice (E1), et une fabrication d’une deuxième armature conductrice (E2) empilée sur la région diélectrique (HTO1, HVO). Procédé selon la revendication 11, dans lequel l’étape de formation de la couche de métal de grille comporte une formation d’une composition de nitrure de titane (TIN). Procédé selon l’une des revendications 11 ou 12, dans lequel l’étape de la couche de diélectrique à grande-κ (HK) comporte une formation d’une composition d’oxide et/ou de siliciure d’hafnium ou de zirconium. Procédé selon l’une des revendications 11 à 13, dans lequel la fabrication la deuxième armature conductrice (E2) comporte une formation d’une composition de silicium polycristallin (PO). Procédé selon l’une des revendications 11 à 14, dans lequel la fabrication de la première armature conductrice (E1) comporte en outre une étape de formation d’une couche de silicium polycristallin d’encapsulation (PE), enveloppant la couche de métal de grille (TIN). Procédé selon l’une des revendications 11 à 15, dans lequel la fabrication de la première armature conductrice (E1) comporte en outre une étape de formation d’une région locale de silicium polycristallin au contact de la couche de métal de grille (TIN), et adaptée à un couplage ohmique avec un contact métallique. Procédé selon l’une des revendications 11 à 16, comportant en outre conjointement une réalisation d’au moins un transistor MOS comportant une région de grille (eZG, EG, SG), la fabrication de la région de grille (eZG, EG, SG) comprenant une fabrication de couches identique à ladite fabrication de la première armature conductrice (E1), et une fabrication identique à ladite fabrication de la deuxième armature conductrice (E2) sur ladite formation de couches. Procédé selon l’une des revendications 11 à 17, comportant en outre conjointement une réalisation d’au moins un transistor MOS haute-tension (ZT, HVT) comportant une fabrication d’une région diélectrique de grille identique à ladite fabrication de la région d’interface diélectrique (HTO1), sur une surface au niveau de la face avant (FA). Procédé selon l’une des revendications 11 à 18, dans lequel ladite région ayant une face avant (FA) est : une région de tranchée d’isolation peu profonde (STI) ; ou une région d’un film mince semiconducteur (TSI) ; ou une région d’un volume d’un substrat semiconducteur (BLK). Procédé selon l’une des revendications 11 à 19, la fabrication de la première armature conductrice (E1) comporte en outre une étape de formation d’au moins une couche de diélectrique de grille (HTO2, SGO), entre ladite surface au niveau de la face avant (FA) et ladite couche de matériau à grande-κ (HK).