Brevet FR3152336A1 — publié le 20250228

Un aspect de l’invention concerne un transistor à effet de champ (2) comprenant : une région de source (12) et une région de drain (13) ; une région de canal (11) disposée entre les régions de source et de drain ; une structure de grille (14) disposée sur la région de canal ; et une couche électriquement isolante (16), sur laquelle sont disposées la région de canal et les régions de source et de drain ; la région de canal comportant des première et deuxième portions (11a, 11b) s’étendant l’une sur l’autre entre la région de source et la région de drain, la première portion (11a) étant disposée entre la deuxième portion (11b) et la couche électriquement isolante et présentant une première concentration en impuretés dopantes, la deuxième portion (11b) présentant une deuxième concentration en impuretés dopantes strictement supérieure à la première concentration en impuretés dopantes. Figure à publier avec l’abrégé : Figure 2 TRANSISTOR COMPRENANT UNE RÉGION DE CANAL À DOPAGE VARIABLE DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui des transistors à effet de champ fabriqués à partir d’un substrat comprenant une couche isolante enterrée, typiquement un substrat de type silicium sur isolant (ou SOI, pour « silicon on insulator » en anglais). La présente invention concerne notamment un transistor à effet de champ comprenant une grille arrière permettant de moduler la tension de seuil du transistor. ARRIERE-PLAN TECHNOLOGIQUE DE L’INVENTION Un substrat silicium sur isolant ou SOI (pour « Silicon On Insulator » en anglais) comprend successivement une couche de support en silicium, une couche électriquement isolante dite enterrée, généralement une couche d’oxyde (ou couche BOX, pour « buried oxide layer » en anglais), et un film mince en silicium monocristallin, aussi appelé couche active. La couche active est ainsi nommée car elle est destinée à recevoir des composants actifs, typiquement des transistors à effet de champ métal-oxyde-semi-conducteur ou MOSFET (acronyme de « metal oxyde semiconductor field effect transistor »). Le canal de conduction des transistors MOSFET est formé dans la couche active. Le substrat SOI offre notamment la possibilité de fabriquer des transistors complètement déplétés (ou FDSOI, pour « Fully Depleted SOI ») ou partiellement déplétés (ou PDSOI « Partially Depleted SOI »). La FIG. 1 est une vue en coupe schématique d’un transistor SOI 1. Le transistor SOI 1 comprend une région de canal 11, une région de source 12 et une région de drain 13, toutes les trois formées dans le film mince de silicium du substrat SOI. La région de canal 11 est disposée entre la région de source 12 et la région de drain 13. Le film mince de silicium est surmonté d’une électrode de grille 14a, disposée en regard de la région de canal 11. L’électrode de grille 14a est séparée de la région de canal 11 par une couche diélectrique de grille 14b. Le transistor SOI 1 comprend en outre une région de silicium dopé 15 appelée caisson (« well »), dont une partie 15’ appelée plan de masse (« ground plane ») ou grille arrière (« back gate ») est située sous la couche électriquement isolante 16 du substrat SOI. La grille arrière 15’ agit comme une seconde grille. En faisant varier le potentiel électrique de la grille arrière 15’, séparée de la région de canal 11 par la couche électriquement isolante 16, il est possible de moduler (dynamiquement) la tension de seuil transistor SOI 1 et par conséquent sa résistance à l’état passant (R ON ). Le transistor SOI 1 peut être un transistor à canal n, aussi appelé transistor nFET, ou à canal p, aussi appelé transistor pFET. Dans un transistor nFET, les régions de source et de drain 12-13 sont dopées de type n et la région de canal 11 est dopée de type p. A l’inverse, dans un transistor pFET, les régions de source et de drain 12-13 sont dopées de type p et la région de canal 11 est dopée de type n. La région de canal 11 est dopée pour pouvoir atteindre des valeurs de tension de seuil élevées. Cependant, une zone flottante appelée corps flottant (ou « floating body » en anglais) peut apparaitre au fond de la région de canal 11, au voisinage de la couche électriquement isolante 16. Ce corps flottant accumule des porteurs de charge majoritaires (des trous dans le cas du nFET et des électrons dans le cas du pFET), provenant de paires électron-trou générées principalement par ionisation par impact dans le canal de conduction. Ces charges piégées ont plusieurs effets (on parle d’effets de corps flottant), notamment celui d’affaiblir le contrôle électrostatique du canal par la grille arrière (et donc la sensibilité de la tension de seuil du transistor au potentiel de la grille arrière 15’). On constate donc qu’il existe un besoin de prévoir un transistor à effet de champ dans lequel les effets de corps flottant sont diminués. Selon un premier aspect de l’invention, on tend à satisfaire ce besoin en prévoyant un transistor à effet de champ comprenant : une région de source et une région de drain ; une région de canal disposée entre les régions de source et de drain ; une structure de grille disposée sur la région de canal ; et une couche électriquement isolante, sur laquelle sont disposées la région de canal et les régions de source et de drain. Ce transistor à effet de champ est remarquable en ce que la région de canal comporte des première et deuxième portions s’étendant l’une sur l’autre entre la région de source et la région de drain, la première portion étant disposée entre la deuxième portion et la couche électriquement isolante et présentant une première concentration en impuretés dopantes, la deuxième portion présentant une deuxième concentration en impuretés dopantes strictement supérieure à la première concentration en impuretés dopantes. Le niveau de dopage plus faible de la première portion implique un stockage moins important des porteurs de charge au fond de la région de canal lorsque le transistor est en régime de saturation, et donc une réduction des effets de corps flottant liés à ce stockage de charges. Dans un mode de réalisation préférentiel, le transistor à effet de champ comprend en outre une grille arrière séparée de la région de canal par la couche électriquement isolante. Les deux niveaux de dopage de la région de canal procurent alors un meilleur contrôle électrostatique du canal de conduction par la grille arrière. Avantageusement, la deuxième concentration en impuretés dopantes est au moins dix fois supérieure à la première concentration en impuretés dopantes. Outre les caractéristiques qui viennent d’être évoquées dans les paragraphes précédents, le transistor selon le premier aspect de l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : la première portion de la région de canal est non intentionnellement dopée ; la région de canal présente une concentration moyenne en impuretés dopantes comprise entre 1.10 15 cm -3 et 3.10 18 cm -3 ; la région de canal présente une épaisseur supérieure à 10 nm ; les première et deuxième portions de la région de canal présentent une même épaisseur ; et la deuxième portion de la région de canal est plus épaisse que la première portion de la région de canal. Un deuxième aspect de l’invention concerne un procédé de fabrication d’un transistor à effet de champ, ce procédé comprenant les étapes suivantes : fournir une structure multicouche comprenant successivement une couche de support, une couche isolante enterrée et une couche active en un matériau semi-conducteur, la couche active présentant une première concentration en impuretés dopantes ; former sur la couche isolante enterrée un empilement bicouche comprenant une portion inférieure de la couche active et une couche semi-conductrice dopée disposée sur la portion inférieure de la couche active, la couche semi-conductrice dopée présentant une deuxième concentration en impuretés dopantes strictement supérieure à la première concentration en impuretés dopantes ; former une structure de grille sur la couche semi-conductrice dopée ; et former une région de source et une région de drain dans l’empilement bicouche, de part et d’autre de la structure de grille. De préférence, le procédé de fabrication comprend en outre une étape de formation d’une grille arrière séparée de l’empilement bicouche par la couche isolante enterrée. Dans un mode de mise en œuvre du procédé, l’étape de formation de l’empilement bicouche comprend les sous-étapes suivantes : retirer une portion supérieure de la couche active ; et former la couche semi-conductrice dopée sur la portion inférieure restante de la couche active. La couche semi-conductrice dopée peut être formée par épitaxie avec dopage in situ. Dans une variante de mise en œuvre, l’étape de formation de l’empilement bicouche comprend les sous-étapes suivantes : implanter des ions dans une portion supérieure de la couche active, une partie au moins des ions étant capables d’amorphiser la portion supérieure de la couche active ; et effectuer une recristallisation en phase solide de la portion supérieure de la couche active, de sorte à activer une partie au moins des ions implantés pour qu’ils deviennent dopants. BREVE DESCRIPTION DES FIGURES D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures annexées, parmi lesquelles : la FIG. 1 représente schématiquement un transistor SOI selon l’art antérieur ; la FIG. 2 représente schématiquement un mode de réalisation préférentiel d’un transistor à effet de champ selon l’invention ; la FIG. 3 montre l’évolution de la tension de seuil V T en fonction du potentiel électrique de grille arrière V B , pour deux exemples de transistor selon la FIG. 1 et deux exemples de transistor selon la FIG. 2 fonctionnant en régime saturé ; la FIG. 4 représente, pour ces mêmes transistors, la densité de charges stockées dans la région de canal ; la FIG. 5 montre l’évolution de la tension de seuil V T en fonction du potentiel électrique de grille arrière V B , pour les mêmes transistors fonctionnant en régime linéaire ; la FIG. 6 représente, en fonction de la tension de drain-source V DS , le courant de drain I D normalisé pour ces mêmes transistors ; les figures 7A à 7C représentent certaines étapes d’un procédé de fabrication du transistor à effet de champ selon la FIG. 2 ; et la FIG. 8 représente une étape du procédé de fabrication pouvant remplacer les étapes des figures 7B et 7C. Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de référence identiques sur l’ensemble des figures. DESCRIPTION DETAILLEE La FIG. 2 est une vue en coupe schématique d’un transistor à effet de champ 2 selon un mode de réalisation préférentiel de l’invention. A l’instar du transistor 1 illustré par la FIG. 1 , le transistor à effet de champ 2 (désigné ci-après le transistor 2) comprend : une région de canal 11 ; une région de source 12 et une région de drain 13 disposées de part et d’autre de la région de canal 11 ; une structure de grille 14 disposée en regard de la région de canal 11 ; une couche électriquement isolante 16 ; et une grille arrière 15’ séparée de la région de canal 11 par la couche isolante 16. Comme décrit ci-après en relation avec les figures 7A-7C, ce transistor 2 est fabriqué à partir d’une structure multicouche comprenant successivement une couche de support, une couche isolante dite enterrée et une couche active. La couche de support est de préférence en un matériau semi-conducteur, par exemple en silicium. La couche isolante enterrée est de préférence une couche d’oxyde enterrée (ou couche BOX, pour « buried oxide layer » en anglais), par exemple en dioxyde de silicium (SiO 2 ). Son épaisseur est par exemple comprise entre 5 nm et 145 nm. La couche active (aussi appelée couche mince, couche de dispositif ou couche supérieure) est en un matériau semi-conducteur, par exemple en silicium, germanium ou alliage de silicium-germanium. Son épaisseur est de préférence strictement supérieure à 10 nm. La structure multicouche peut notamment être un substrat de type silicium sur isolant (ou SOI, pour « Silicon On Insulator » en anglais). Le transistor 2 est alors qualifié de transistor SOI. La région de canal 11, la région de source 12 et la région de drain 13 sont formées dans la couche active de la structure multicouche. Elles reposent sur la couche isolante 16 (qui correspond à la couche isolante enterrée de la structure multicouche). Ces régions appartiennent à la zone active du transistor, qui est ici délimitée latéralement par des tranchées d’isolation électrique 17. Les tranchées d’isolation électrique 17 s’étendent à travers la couche active, la couche isolante enterrée et une partie de la couche de support de la structure multicouche. La structure de grille 14 est disposée sur la couche active. La région de canal 11 s’étend, dans une direction perpendiculaire à une face F de la couche isolante 16, de la structure de grille 14 jusqu’à la couche isolante 16 et, dans un plan parallèle à cette même face F, de la région de source 12 à la région de drain 13. Ainsi, la région de canal 11 présente une épaisseur égale à celle de la couche active (de préférence strictement supérieure à 10 nm). A l’inverse, les régions de source et de drain 12-13 peuvent ne pas occuper la couche active dans toute son épaisseur. La structure de grille 14 peut comprendre une électrode de grille 14a et une couche diélectrique de grille 14b séparant l’électrode de grille 14a de la région de canal 11. Dans ce cas, le transistor 2 est un MOSFET. La grille arrière 15’, aussi appelée plan de masse (« ground plane »), est située sous la couche isolante 16, en regard de la région de canal 11. Elle est de préférence formée d’un matériau semi-conducteur dopé. La grille arrière 15’ appartient de préférence à une région semi-conductrice dopée appelée caisson (« well »), s’étendant au-delà de la zone active du transistor 2, donc au-delà des tranchées d’isolation électrique 17. Ce caisson 15 peut être formé en implantant des impuretés dopantes dans la couche de support de la structure multicouche. Le caisson 15 peut être dopé de type n ou de type p. La grille arrière 15’ peut présenter une concentration en impuretés dopantes plus élevée que la partie restante du caisson 15. Le transistor 2 comprend en outre une électrode de source 18 en contact avec la région de source 12 et une électrode de drain 19 en contact avec la région de drain 13. A l’instar de la structure de grille 14, les électrodes de source 18 et de drain 19 sont disposées sur la couche active de la structure multicouche. Pour faire fonctionner le transistor, un premier potentiel électrique V G (appelé potentiel de grille) est appliqué sur l’électrode de grille 14a, un deuxième potentiel électrique V S (potentiel de source) est appliqué sur l’électrode de source 18, un troisième potentiel électrique V D (potentiel de drain) est appliqué sur l’électrode de drain 19 et un quatrième potentiel électrique V B appelé potentiel de polarisation arrière est appliqué sur la grille arrière 15’, de préférence au moyen d’un contact de grille arrière 20 en contact avec le caisson 15. Chacun de ces potentiels électriques peut prendre des valeurs différentes selon le régime de fonctionnement du transistor. Le contact de grille arrière 20 est avantageusement situé au même niveau (c’est-à-dire à la même hauteur) que les électrodes de source et de drain 18-19. Une particularité du transistor 2 est que la région de canal 11 comporte des première et deuxième portions 11a-11b disposées l’une sur l’autre et présentant des niveaux de dopage différents. Ces première et deuxième portions 11a-11b s’étendent entre la région de source 12 et la région de drain 13, de préférence parallèlement à la structure de grille 14 (ou à la face F de la couche isolante 16). La première portion 11a est disposée entre la deuxième portion 11b et la couche isolante 16 et présente une première concentration en impuretés dopantes N CH1 . La deuxième portion 11b présente une deuxième concentration en impuretés dopantes N CH 2 strictement supérieure à la première concentration en impuretés dopantes N CH1 . En d’autres termes, la région de canal 11 est divisée dans son épaisseur en une région de canal inférieure 11a du côté de la couche isolante 16 et une région de canal supérieure 11b plus fortement dopée du côté de la structure de grille 14. La deuxième portion 11b de la région de canal 11 présente un type de dopage (ou type de conductivité) opposé à celui des régions de source et de drain 12-13, soit de type p lorsque les régions de source et de drain 12-13 sont dopées de type n (cas d’un nFET) et de type p lorsque les régions de source et de drain 12-13 sont dopées de type p (cas d’un pFET). La première portion 11a de la région de canal 11 peut être faiblement dopée (par rapport à la deuxième portion 11b) du même type de dopage que la deuxième portion 11b. Plus préférentiellement, la première portion 11a est non intentionnellement dopée. Une région semi-conductrice est considérée comme non intentionnellement dopée lorsque ses concentrations en impuretés dopantes de type donneur (type n) et de type accepteur (type p) sont inférieures à 10 16 cm -3 (N A 16 cm -3 et N D 16 cm -3 ). Les première et deuxième portions 11a-11b sont de préférence dopées de manière uniforme ou sensiblement uniforme, c’est-à-dire que leur concentration en impuretés dopantes N CH1 , N CH 2 est constante ou sensiblement constante, latéralement et verticalement (variation de moins de 10 %). Par ailleurs, les première et deuxième portions 11a-11b peuvent être à base du même matériau semi-conducteur (le dopage mis à part), par exemple de silicium, ou à base de matériaux semi-conducteurs différents, par exemple du silicium et du germanium ou du silicium-germanium. Les première et deuxième portions 11a-11b de la région de canal 11 peuvent présenter une même épaisseur (égale à l’épaisseur de la région de canal 11 divisée par deux). Alternativement, les première et deuxième portions 11a-11b de la région de canal 11 présentent des épaisseurs différentes. La deuxième portion 11b (portion supérieure) peut notamment être plus épaisse que la première portion 11a (portion inférieure). La région de canal 11 présente de préférence une concentration moyenne en impuretés dopantes comprise entre 10 15 cm -3 et 3.10 18 cm -3 . Cette concentration moyenne en impuretés dopantes est égale à la moyenne des première et deuxième concentrations en impuretés dopantes N CH1 -N CH 2 , pondérée par les épaisseurs des première et deuxième portions 11a-11b de la région de canal 11. Elle détermine la valeur dite de centrage autour de laquelle la tension de seuil du transistor 2 peut varier, sous l’effet du potentiel de polarisation arrière V B . Le dopage plus faible de la première portion 11a amoindrit les effets de corps flottant liés au stockage de porteurs de charge au fond de la région de canal 11, comme cela va maintenant être expliqué en relation avec les figures 3 à 6. Les figures 3 à 6 montrent des résultats de simulation numérique de quatre exemples de transistors pFET (à grille MOS). Le premier transistor dénommé « Ref_1 » est un transistor SOI selon la FIG. 1 ayant une région de canal 11 (en silicium) dopée uniformément (de type n) à 10 18 cm -3 . Le deuxième transistor dénommé « Dual_1 » est un transistor 2 selon la FIG. 2 dont la région de canal 11 (en silicium) comprend deux portions 11a-11b de même épaisseur : une première portion 11a non intentionnellement dopée à 10 15 cm -3 et une deuxième portion 11b dopée (de type n) à 2.10 18 cm -3 . Le premier transistor Ref_1 et le deuxième transistor Dual_1 ont donc sensiblement la même concentration moyenne en dopants (≈10 18 cm -3 ). Le troisième transistor dénommé « Ref_2 » est un transistor SOI selon la FIG. 1 ayant une région de canal 11 uniformément dopée (de type n) à 5.10 17 cm -3 . Le quatrième transistor dénommé « Dual_2 » est un transistor 2 selon la FIG. 2 dont la région de canal 11 comprend deux portions 11a-11b de même épaisseur : une première portion 11a non intentionnellement dopée à 10 15 cm -3 et une deuxième portion 11b dopée (de type n) à 1.10 18 cm -3 . Le troisième transistor Ref_2 et le quatrième transistor Dual_2 ont donc sensiblement la même concentration moyenne en dopants (≈5.10 17 cm -3 ). Les quatre transistors ont par ailleurs des caractéristiques identiques en termes de matériaux et dimensions, notamment une même longueur de grille (0,25 µm dans la simulation), une même épaisseur de région de canal / couche active (22 nm), une même épaisseur de couche isolante enterrée (25 nm) et une même épaisseur de diélectrique de grille (5 nm). La FIG. 3 représente l’évolution de la tension de seuil V T de chacun des quatre transistors en fonction du potentiel de polarisation arrière V B , lorsque le transistor fonctionne en régime saturé (ici V DS = V D - V S = -2,5 V). Cette figure montre que, pour chaque paire de transistors ayant (sensiblement) la même concentration moyenne en dopants (Ref_1 et Dual_1 d’une part et Ref_2 et Dual_2 d’autre part), la tension de seuil V T du transistor 2 « à canal double » varie (en fonction de V B ) sur une plage plus étendue celle du transistor de référence (transistor SOI de l’art antérieur, représenté par la FIG. 1 ). La région de canal 11 à deux niveaux de dopage offre donc plus de flexibilité dans le contrôle de la tension de seuil V T par la grille arrière 15’. Cette figure montre également que pour un potentiel de polarisation arrière V B positif (dans le cas d’un pFET), par exemple V B = 1 V, la tension de seuil V T est plus fortement diminuée dans le cas du transistor 2 à canal double que dans le cas du transistor de référence. La partie inférieure de la région de canal 11 fait donc moins obstacle au contrôle électrostatique du canal de conduction (qui se forme dans la partie supérieure de la région de canal 11). A V B Cette différence de comportement entre le transistor 2 à canal double et le transistor de référence s’explique notamment par un stockage moins important des charges au fond de la région de canal 11 (à l’interface avec le BOX 16) dans le cas du transistor 2 à canal double, comme cela est illustré par la FIG. 4 (cf. Dual_1 vs Ref_1 et Dual_2 vs Ref_2). La FIG. 5 est un graphique semblable à celui de la FIG. 3 qui représente la courbe V T (V B ) pour les quatre transistors, mais lorsque ces derniers fonctionnent en régime linéaire (V DS = V D - V S = -0,05 V). On constate qu’il n’y a pas de différence significatif dans l’évolution de la tension de seuil V T en fonction du potentiel de polarisation arrière V B entre le transistor 2 à canal double et le transistor de référence correspondant. Cela est dû au fait que les transistors de chaque paire ont la même concentration moyenne en dopants et au fait que les effets de corps flottant n’apparaissent que lorsque les transistors fonctionnent en régime saturé. Enfin, la FIG. 6 représente, en fonction de la tension drain-source V DS , le courant de drain I D normalisé par rapport à sa valeur à V DS = -1 V pour les quatre transistors Ref_1, Ref_2, Dual_1 et Dual_2. Cette figure montre pour chaque transistor l’augmentation du courant de drain I D , dû au stockage de charges dans la région de canal 11 et l’abaissement de la tension de seuil qui en résulte. Cet effet de corps flottant, communément appelé effet « kink », se déclenche à partir de V DS = -1 V, autrement dit lorsque le transistor pFET entre en régime saturé. Cependant, on constate que cette augmentation du courant de drain I D est bien moins importante dans le cas du transistor 2 à canal double que dans le transistor de référence correspondant. Doper plus faiblement la portion inférieure de la région de canal (ou ne pas la doper intentionnellement) permet donc de diminuer significativement cet effet de corps flottant. Avantageusement, la concentration en impuretés dopantes N CH2 de la deuxième portion 11b est au moins dix fois supérieure à la concentration en impuretés dopantes N CH 1 de la première portion 11a (N CH2 ≥ 10.N CH 1 ). En effet, plus le rapport de la deuxième concentration en impuretés dopantes N CH2 (deuxième portion 11b) sur la première concentration en impuretés dopantes N CH 1 (première portion 11a) est important, plus les effets de corps flottant liés au stockage des charges sont amoindris et meilleur est le contrôle électrostatique du canal par la grille arrière. Une réduction du stockage de charges et des effets de corps flottant associés peut être observée quelle que soit l’épaisseur de la couche électriquement isolante 16 et également dans un transistor dépourvu de grille arrière. Ainsi, la région de canal à deux niveaux de dopage est applicable à un transistor à effet de champ dépourvu de grille arrière. Les figures 7A à 7C représentent les premières étapes S1-S3 d’un procédé de fabrication du transistor 2 selon la FIG. 2 . La première étape S1, représentée par la FIG. 7 , consiste à fournir une structure multicouche 30 comprenant successivement une couche de support 31, une couche isolante enterrée 32 et une couche active 33. La couche active 33 est en un matériau semi-conducteur et présente une première concentration en impuretés dopantes N CH1 . Ce matériau semi-conducteur, par exemple du silicium, est avantageusement non-intentionnellement dopé. La structure multicouche 30 est par exemple formé par un substrat SOI. Les étapes suivantes S2-S3 sont relatives à la formation, sur la couche isolante enterrée 32, d’un empilement bicouche permettant de former la région de canal 11 à dopage variable du transistor 2. A l’étape S2 de la FIG. 7 , une portion supérieure (ou superficielle) de la couche active 33 est retirée, par exemple par oxydation du matériau semi-conducteur puis gravure du matériau oxydé (opération dite de « désoxydation »). Puis, à l’étape S3 (cf. FIG. 7 ), une couche semi-conductrice dopée 34 est formée par-dessus la portion restante de la couche active 33, par exemple par épitaxie avec dopage in-situ . La couche semi-conductrice dopée 34 présente une deuxième concentration en impuretés dopantes N CH 2 strictement supérieure à la première concentration en impuretés dopantes N CH1 , et de préférence au moins dix fois supérieure. La portion inférieure/restante de la couche active 33 est destinée à former la première portion 11a de la région de canal 11 et la couche semi-conductrice dopée 34 nouvellement formée (à l’étape S3) est destinée à former la deuxième portion 11b de la région de canal 11. Dans le cas d’un transistor pFET, la couche semi-conductrice dopée 34 peut notamment être en silicium dopé au phosphore (dopage n). Dans le cas d’un transistor nFET, elle est par exemple en silicium dopé au bore ou en silicium-germanium dopé au bore (dopage p). Après avoir obtenu l’empilement bicouche comprenant la portion inférieure de la couche active 33 et la couche semi-conductrice dopée 34, le procédé de fabrication du transistor 2 comprend : une étape de formation de la structure de grille 14 sur la couche semi-conductrice dopée 34 ; et une étape de formation des régions de drain et de source 12-13 dans deux régions distinctes de l’empilement bicouche situées de part et d’autre de la structure de grille 14, de préférence par implantation (ionique) d’impuretés dopantes, la portion restante (non implantée) de l’empilement bicouche formant alors la région de canal 11 du transistor 2 (cette étape permet donc aussi de délimiter la région de canal 11). Il peut également comprendre une étape de formation de la grille arrière 15’ sous la couche isolante enterrée 32, de préférence par implantation d’impuretés dopantes (des ions) dans la couche de support 31 de la structure multicouche 30. Ces autres étapes de fabrication étant classiques, elles ne seront pas décrites plus en détail. La FIG. 8 représente une façon alternative de former l’empilement bicouche comprenant la portion inférieure de la couche active 33 et la couche semi-conductrice dopée 34, après l’étape S1 de fourniture de la structure multicouche. La formation de l’empilement bicouche comprend ici deux sous-étapes : une sous-étape d’implantation d’ions dans la portion supérieure de la couche active 33, une partie au moins des ions étant capables d’amorphiser la portion supérieure de la couche active 33 ; et une sous-étape de recristallisation en phase solide (aussi connu sous le nom de recuit SPER, pour « solid phase epitaxial regrowth » en anglais), permettant d’activer une partie au moins des ions implantés pour qu’ils aient un rôle dopant. Les ions pour l’amorphisation peuvent être les mêmes que ceux pour le dopage. Dans le cas d’un transistor pFET, les ions implantés sont par exemple des ions phosphore, seuls (dopage + amorphisation) ou accompagnés d’ions germanium (plus lourds que les ions phosphore, donc plus propices à l’amorphisation). Dans le cas d’un transistor nFET, les ions implantés sont par exemple des ions bore (pour le dopage) et des ions germanium (pour l’amorphisation). Transistor à effet de champ (2) comprenant : une région de source (12) et une région de drain (13) ; une région de canal (11) disposée entre les régions de source (12) et de drain (13) ; une structure de grille (14) disposée sur la région de canal (11) ; et une couche électriquement isolante (16), sur laquelle sont disposées la région de canal (11) et les régions de source (12) et de drain (13) ; caractérisé en ce que la région de canal (11) comporte des première et deuxième portions (11a, 11b) s’étendant l’une sur l’autre entre la région de source (12) et la région de drain (13), la première portion (11a) étant disposée entre la deuxième portion (11b) et la couche électriquement isolante (16) et présentant une première concentration en impuretés dopantes, la deuxième portion (11b) présentant une deuxième concentration en impuretés dopantes strictement supérieure à la première concentration en impuretés dopantes. Transistor (2) selon la revendication 1, comprenant en outre une grille arrière (15’) séparée de la région de canal (11) par la couche électriquement isolante (16). Transistor (2) selon l’une des revendications 1 et 2, dans lequel la deuxième concentration en impuretés dopantes est au moins dix fois supérieure à la première concentration en impuretés dopantes. Transistor (2) selon l’une quelconque des revendications 1 à 3, dans lequel la première portion (11a) de la région de canal (11) est non intentionnellement dopée. Transistor (2) selon l’une quelconque des revendications 1 à 4, dans lequel la région de canal (11) présente une concentration moyenne en impuretés dopantes comprise entre 1.10 15 cm -3 et 3.10 18 cm -3 . Transistor (2) selon l’une quelconque des revendications 1 à 5, dans lequel la région de canal (11) présente une épaisseur supérieure à 10 nm. Transistor selon l’une quelconque des revendications 1 à 6, dans lequel les première et deuxième portions (11a, 11b) de la région de canal (11) présentent une même épaisseur. Transistor (2) selon l’une quelconque des revendications 1 à 6, dans lequel la deuxième portion (11b) de la région de canal (11) est plus épaisse que la première portion (11a) de la région de canal. Procédé de fabrication d’un transistor à effet de champ, comprenant les étapes suivantes : fournir (S1) une structure multicouche comprenant successivement une couche de support (31), une couche isolante enterrée (32) et une couche active (33) en un matériau semi-conducteur, la couche active (33) présentant une première concentration en impuretés dopantes ; former (S2-S3) sur la couche isolante enterrée (32) un empilement bicouche comprenant une portion inférieure de la couche active (33) et une couche semi-conductrice dopée (34) disposée sur la portion inférieure de la couche active (33), la couche semi-conductrice dopée (34) présentant une deuxième concentration en impuretés dopantes strictement supérieure à la première concentration en impuretés dopantes ; former une structure de grille (14) sur la couche semi-conductrice dopée (34) ; et former une région de source (12) et une région de drain (13) dans l’empilement bicouche, de part et d’autre de la structure de grille (14). Procédé selon la revendication 9, comprenant en outre une étape de formation d’une grille arrière (15’) séparée de l’empilement bicouche par la couche isolante enterrée (32). Procédé selon l’une des revendications 9 et 10, dans lequel l’étape de formation de l’empilement bicouche comprend les sous-étapes suivantes : retirer (S2) une portion supérieure de la couche active (33) ; et former (S3) la couche semi-conductrice dopée (34) sur la portion inférieure restante de la couche active (33). Procédé selon la revendication 11, dans lequel la couche semi-conductrice dopée (34) est formée par épitaxie avec dopage in situ. Procédé selon l’une des revendications 9 et 10, dans lequel l’étape de formation de l’empilement bicouche comprend les sous-étapes suivantes : implanter des ions dans une portion supérieure de la couche active (33), une partie au moins des ions étant capables d’amorphiser la portion supérieure de la couche active (33) ; et effectuer une recristallisation en phase solide de la portion supérieure de la couche active (33), de sorte à activer une partie au moins des ions implantés pour qu’ils deviennent dopants.