Brevet FR3130036A1 — publié le 20230609

Titre : Véhicule de test et méthode de test pour des dispositifs microélectroniques L’invention porte sur un une structure de test (1) pour un transistor (2) à grille (23) enterrée, comprenant : Un premier contact (11) de test situé d’un côté du premier contact (21) de transistor, Un deuxième contact (12) de test situé d’un côté du deuxième contact (22) de transistor, une couche (30) enterrée dans le substrat (20), présentant un dopage supérieur ou égal à 1018 cm-3, et présentant une face (301) qui tangente la partie (24) enterrée de la grille (23), une première structure d’isolation (41) entre le premier contact (11) de test et le premier contact (21) de transistor, une deuxième structure d’isolation (42) entre le deuxième contact (12) de test et le deuxième contact (22) de transistor, les premier et deuxième contacts (11, 12) de test présentant chacun une extrémité (110, 120) connectant la couche (30) enterrée. Une méthode de test est également proposée. Figure pour l’abrégé : Fig.2 Véhicule de test et méthode de test pour des dispositifs microélectroniques La présente invention concerne le domaine de la microélectronique. Elle trouve pour application particulièrement avantageuse la mesure de la résistivité dans des structures de transistors verticaux. Un exemple d’application particulier concerne les transistors de puissance à grille enterrée à gaz bidimensionnel d’électrons (2DEG). ETAT DE LA TECHNIQUE Les structures de transistors de type métal-oxyde-semiconducteur (MOS) verticaux présentent généralement une grille enterrée ou semi-enterrée dont les flancs peuvent participer au chemin de conduction. Les flancs de la grille peuvent être typiquement inclinés ou verticaux. Différentes architectures de transistors verticaux à base de silicium, de carbure de silicium ou de nitrure de gallium sont divulguées dans les documents « SiC Trench MOSFET With Shielded Fin-Shaped Gate to Reduce Oxide Field and Switching Loss, IEEE Electron Device Letters, Volume: 37, Issue: 10, Oct. 2016 p.1324 – 1327 » et « The trench power MOSFET: Part I - History, technology, and prospects, IEEE Transactions on Electron Devices, Volume: 64, Issue: 3, March 2017 p. 674 – 691 ». Un enjeu lié à l’étude de tels transistors en termes de valeur de résistance à l’état passant, concerne la mesure de résistivité ou de résistance le long du chemin de conduction. La illustre les différentes composantes de résistance R on le long du chemin de conduction (C) entre la source 21 et le drain 22 d’un transistor 2 basé sur l’utilisation d’un gaz bidimensionnel d’électrons (2DEG). Le 2DEG est ici typiquement confiné par effet piézo-électrique sous l’interface entre la couche barrière 31 et le substrat 20. La résistance R on peut se décomposer selon : Avec R on la résistance totale, R C1 , R C2 les résistances de contact source et drain, R Channel la résistance du canal sous la grille, R T1 , R T2 les résistances le long des flancs de la grille, et R 2DEG1 , R 2DEG2 les résistances dans le 2DEG. Les méthodes classiques de mesure de résistivité sont typiquement les mesures basées sur un modèle de transfert de ligne (TLM, acronyme de Transfer Line Model), les mesures par Effet Hall, les mesures de type Van der Pauw, ou les mesures à quatre pointes. La méthode TLM nécessite une structure de test comprenant typiquement quatre contacts séparés par des distances de séparation croissantes. La mesure par effet Hall nécessite typiquement quatre électrodes et l’application d’un champ magnétique au niveau du transistor analysé. Les mesures Van der Pauw et quatre pointes sont des variantes nécessitant quatre électrodes placées selon des géométries particulières. La méthode TLM combinée à la mesure de la résistance totale R on du transistor permet d’obtenir : R T1 + R T2 + R channel , en soustrayant les résistances du 2DEG et des contacts à la résistance totale mesurée sur le transistor. La méthode Van der Pauw permet de déterminer la valeur de R channel . Les méthodes connues permettent ainsi d’obtenir la valeur R T1 + R T2 , et par suite une valeur moyenne R T correspondant sensiblement à la résistance dans le chemin de conduction le long d’un flanc de la partie enterrée de la grille. Il n’est cependant pas possible de dissocier les deux composantes de résistances R T1 et R T2 , le long de chacun des flancs de la partie enterrée de la grille, dont la somme est égale à 2R T . Or la détermination précise de ces deux composantes R T1 et R T2 présente un intérêt particulier dans la caractérisation des propriétés électrostatiques du transistor et des états d’interface des flancs de la grille. La détermination précise de R T1 et R T2 permettrait par exemple d’envisager des solutions technologiques minimisant la résistance totale R on . La détermination des différentes composantes de R on au niveau de chacune des portions de la grille est donc un enjeu important. Il existe un besoin consistant à proposer une méthode et une structure de test surmontant les inconvénients mentionnés ci-dessus. Un objet de la présente invention est de proposer une structure de test permettant de dissocier les contributions des deux flancs d’une grille enterrée en mesurant séparément et avec précision R T1 et R T2 . Un autre objet de la présente invention est de proposer une méthode de test permettant de déterminer séparément R T1 et R T2 . Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. RESUME Pour atteindre cet objectif, selon un mode de réalisation on prévoit une structure de test pour un transistor à grille enterrée, ledit transistor comprenant : Un substrat, Une grille présentant une partie enterrée dans le substrat, Un diélectrique de grille isolant électriquement la grille du substrat, Un premier contact de transistor situé d’un premier côté de la grille et présentant une première extrémité connectant un chemin de conduction dans le substrat, Un deuxième contact de transistor situé d’un deuxième côté de la grille, opposé au premier côté, et présentant une deuxième extrémité connectant le chemin de conduction dans le substrat. La structure de test comprend : Un premier contact de test situé d’un côté du premier contact de transistor opposé à la grille, Un deuxième contact de test situé d’un côté du deuxième contact de transistor opposé à la grille. Avantageusement, la structure de test comprend en outre : une couche enterrée dans le substrat, présentant un dopage supérieur ou égal à 1018 cm-3, par exemple compris entre 1019 et 1020 cm-3, et présentant une face qui tangente la partie enterrée de la grille, une première structure d’isolation configurée pour isoler électriquement entre eux le premier contact de test et le premier contact de transistor, une deuxième structure d’isolation configurée pour isoler électriquement entre eux le deuxième contact de test et le deuxième contact de transistor. Avantageusement, les premier et deuxième contacts de test présentent chacun une extrémité connectant la couche enterrée. Une telle structure de test permet avantageusement d’établir un chemin de conduction électrique entre le premier contact de transistor et le premier contact de test, passant par la couche enterrée et le premier flanc de la grille. Comme illustré à la , en polarisant positivement selon V ss le premier contact de test 11 vis-à-vis du premier contact de transistor 21, un courant I1 s’établit et il est ainsi possible de mesurer la résistance R T1 le long du premier flanc 241 de la grille 23, selon : Avec V ss la tension de polarisation entre le premier contact de test et le premier contact de transistor, I 1 le courant électrique, R C1 la résistance au niveau du premier contact de transistor, R CT1 la résistance au niveau du premier contact de test, R 2DEG 1 la résistance dans le 2DEG entre la grille et le premier contact de transistor, et R dop 1 la résistance dans la couche enterrée entre la grille et le premier contact de test. La structure de test permet également de mesurer séparément la résistance R T2 le long du deuxième flanc de la grille, en polarisant négativement selon V DD le deuxième contact de test vis-à-vis du deuxième contact de transistor, de façon similaire à la mesure de R T1 . Avec V DD la tension de polarisation entre le deuxième contact de test et le deuxième contact de transistor, I 2 le courant électrique, R C2 la résistance au niveau du deuxième contact de transistor, R CT2 la résistance au niveau du deuxième contact de test, R 2DEG2 la résistance dans le 2DEG entre la grille et le deuxième contact de transistor, et R dop2 la résistance dans la couche enterrée entre la grille et le deuxième contact de test. La structure de test selon l’invention permet donc de déterminer séparément les résistances R T1 et R T2 le long de chacun des flancs de la partie enterrée de la grille. Selon une possibilité, la structure de test permet aussi de déterminer Rct1+Rdop1 (et de manière équivalente Rct2+Rdop2) en polarisant positivement le premier contact de test vis-à-vis du deuxième contact de test, sans polariser les premier et deuxième contacts de transistor ni la grille. Selon un autre aspect de l’invention, on prévoit un procédé de test mettant en œuvre une structure de test selon le mode de réalisation exposé plus haut, comprenant les étapes suivantes : Polariser la grille à une tension de grille Vg comprise entre 0 et 15V, Polariser positivement le premier contact de test vis-à-vis du premier contact de transistor, sans polariser le deuxième contact de test ni le deuxième contact de transistor, de façon à déterminer une première valeur de résistance RT1 le long d’un premier flanc de la partie enterrée de la grille, Polariser négativement le deuxième contact de test vis-à-vis du deuxième contact de transistor, sans polariser le premier contact de test ni le premier contact de transistor, de façon à déterminer une deuxième valeur de résistance RT2 le long d’un deuxième flanc de la partie enterrée de la grille. Un premier chemin de conduction est ainsi avantageusement établi entre le premier contact de test et le premier contact de transistor, permettant de déterminer la résistance R T1 , puis un deuxième chemin de conduction est avantageusement établi entre le deuxième contact de test et le deuxième contact de transistor, permettant de déterminer la résistance R T2 . BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée de modes de réalisation de cette dernière qui sont illustrés par les dessins d’accompagnement suivants dans lesquels : La illustre schématiquement un transistor à grille enterrée selon un mode de réalisation de la présente invention. Les résistances le long des différentes portions du chemin de conduction sont indiquées. La illustre schématiquement une structure de test selon un mode de réalisation de la présente invention. [ La illustre schématiquement un premier chemin de conduction dans la structure de test illustrée à la , selon un mode de réalisation de la présente invention. La illustre schématiquement un autre chemin de conduction dans une structure de test selon un mode de réalisation de la présente invention. La illustre schématiquement une structure de test selon un autre mode de réalisation de la présente invention. La illustre schématiquement un premier chemin de conduction dans la structure de test illustrée à la , selon un mode de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs des différentes couches, et les dimensions des différents motifs (grille, source, drain etc) ne sont pas représentatives de la réalité. Structure de test (1) pour un transistor (2) à grille (23) enterrée, ledit transistor (2) comprenant : Un substrat (20), Une grille (23) présentant une partie (24) enterrée dans le substrat (20), Un diélectrique de grille (25) isolant électriquement la grille (23) du substrat (20), Un premier contact (21) de transistor situé d’un premier côté de la grille (23) et présentant une première extrémité (210) connectant un chemin de conduction (C) dans le substrat (20), Un deuxième contact (22) de transistor situé d’un deuxième côté de la grille (23), opposé au premier côté, et présentant une deuxième extrémité (220) connectant le chemin de conduction (C) dans le substrat (20), Ladite structure de test (1) comprenant : Un premier contact (11) de test situé d’un côté du premier contact (21) de transistor opposé à la grille (23), Un deuxième contact (12) de test situé d’un côté du deuxième contact (22) de transistor opposé à la grille (23), Ladite structure de test (1) étant caractérisée en ce qu’elle comprend en outre : une couche (30) enterrée dans le substrat (20), présentant un dopage supérieur ou égal à 10 18 cm -3 , par exemple compris entre 10 19 et 10 20 cm -3 , et présentant une face (301) qui tangente la partie (24) enterrée de la grille (23), une première structure d’isolation (41) configurée pour isoler électriquement entre eux le premier contact (11) de test et le premier contact (21) de transistor, une deuxième structure d’isolation (42) configurée pour isoler électriquement entre eux le deuxième contact (12) de test et le deuxième contact (22) de transistor, et en ce que les premier et deuxième contacts (11, 12) de test présentent chacun une extrémité (110, 120) connectant la couche (30) enterrée. Structure de test (1) selon la revendication précédente dans laquelle les première et deuxième structures d’isolation (41, 42) comprennent respectivement des première et deuxième zones (410, 420) amorphes. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle les première et deuxième structures d’isolation (41, 42) comprennent respectivement des premier et deuxième caissons (411, 421) à base d’un matériau diélectrique. Structure de test (1) selon la revendication 1 dans laquelle les première et deuxième structures d’isolation (41, 42) comprennent respectivement des première et deuxième grilles (412, 422) disposées en surface (200) du substrat (20). Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle la face (301) de la couche (30) enterrée passe au sein du diélectrique de grille (25) situé au niveau d’une extrémité (240) de la grille (23) enterrée. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle le transistor (2) à grille enterrée comprend une couche barrière (31) sur le substrat (20) configurée pour former un gaz bidimensionnel d’électrons (2DEG) confiné sous ladite couche barrière (31), dans le substrat (20), dans lequel le gaz 2DEG forme le chemin de conduction (C), les premier et deuxième contacts (21, 22) de transistor traversant ladite couche barrière (31). Structure de test (1) selon la revendication précédente dans laquelle le substrat (20) est à base de GaN et la couche (30) enterrée est à base de GaN dopé N. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle la couche (30) enterrée présente une épaisseur e 3 0 supérieure ou égale à 100 nm. Structure de test (1) selon l’une quelconque des revendications précédentes dans laquelle les premier et deuxième contacts (21, 22) de transistor sont disposés symétriquement de part et d’autre de la grille (23), et dans laquelle les premier et deuxième contacts (11, 12) de test sont disposés symétriquement de part et d’autre de la grille (23). Procédé de test mettant en œuvre une structure de test (1) selon l’une quelconque des revendications précédentes, comprenant les étapes suivantes : Polariser la grille (23) à une tension de grille Vg comprise entre 0 et 15V, Polariser positivement le premier contact (11) de test vis-à-vis du premier contact (21) de transistor, sans polariser le deuxième contact (12) de test ni le deuxième contact (22) de transistor, de façon à déterminer une première valeur de résistance R T1 le long d’un premier flanc (241) de la partie enterrée (24) de la grille (23), Polariser négativement le deuxième contact (12) de test vis-à-vis du deuxième contact (22) de transistor, sans polariser le premier contact (11) de test ni le premier contact (21) de transistor, de façon à déterminer une deuxième valeur de résistance R T2 le long d’un deuxième flanc (242) de la partie enterrée (24) de la grille (23). Procédé selon la revendication précédente comprenant en outre : Polariser positivement le premier contact (11) de test vis-à-vis du deuxième contact (12) de test, sans polariser les premier et deuxième contacts (21, 22) de transistor ni la grille (23), de façon à déterminer une valeur de résistance, typiquement 2.R CT + 2.R dop , le long de la couche enterrée (30) entre les premier et deuxième contacts (11, 12) de test. Procédé selon les revendications 4 et 10 en combinaison comprenant en outre : Lors de la détermination de la première valeur de résistance R T1 , polariser négativement la première grille (412) de la première structure d’isolation (41), en-dessous d’une première tension de seuil V th1 , de manière à bloquer un passage de courant électrique entre le premier contact (11) de test et le premier contact (21) de transistor, Lors de la détermination de la deuxième valeur de résistance R T2 , polariser négativement la deuxième grille (422) de la deuxième structure d’isolation (42), en-dessous d’une deuxième tension de seuil V th2 , de manière à bloquer un passage de courant électrique entre le deuxième contact (12) de test et le deuxième contact (22) de transistor.