Brevet FR3132964A1 — publié le 20230825

Selon un aspect, il est proposé un dispositif électronique comprenant : - une borne d’alimentation (BA), - un régulateur de tension (LDO) connecté à la borne d’alimentation, - un module électronique (CPU) connecté au régulateur de tension (LDO), - un circuit de compensation (JSCR) configuré pour recevoir un courant auxiliaire (I aux ) généré par le régulateur de tension et étant égal à une première fraction du courant de module électronique (I vdd ), le circuit de compensation comportant : ○ une source de courant (SC) configurée pour fournir vers un point froid un courant de source (I src ), ○ un étage de compensation (CSTG) connecté à la borne d’alimentation et étant traversé par un courant intermédiaire (I int ) égal à une différence entre le courant de source (I src ) et le courant auxiliaire (I aux ) et par un courant complémentaire (I SMT ) égal au courant intermédiaire multiplié (I int ) par un facteur de multiplication inverse de ladite première fraction. Figure pour l’abrégé : Figure 1 DISPOSITIF ÉLECTRONIQUE COMPORTANT UN MODULE ÉLECTRONIQUE ET UN CIRCUIT DE COMPENSATION Des modes de mise en œuvre et de réalisation de l’invention concernent les systèmes sur puce, et notamment la protection de ces systèmes sur puce contre des attaques extérieures du type analyse simple de la consommation d’énergie (connu également par l’acronyme « SPA » de l’anglais « Simple Power Analysis »). Les systèmes sur puce peuvent être la cible d’attaques visant à la récupération d’informations sécurisées, et en particulier d’attaques par analyse de consommation ou SPA. En fonctionnement, un système sur puce consomme plus ou moins en fonction des opérations qu’il effectue. L’attaque SPA comporte l’analyse de ces variations de consommation afin notamment d’en déduire des indications sur les opérations effectuées et/ou sur leurs occurrences. Dans les applications sécurisées, il est donc recommandé de lisser autant que possible la consommation vue de l’alimentation de façon à ce qu’un attaquant potentiel puisse difficilement déterminer l’activité des différents composants du système sur puce par des attaques SPA. La demande de brevet français ayant pour numéro de dépôt le n°19.14244 décrit une solution contre les attaques SPA. La solution proposée décrit un dispositif électronique comprenant des premiers moyens d’élaboration connectés à une borne d’alimentation d’un module électronique, notamment un microprocesseur. Le module est configuré pour consommer un courant de module. Les premiers moyens d’élaboration sont configurés pour élaborer pour chaque module un courant auxiliaire de module égal à une première fraction du courant de module correspondant. Le dispositif électronique comprend également un premier étage, connecté à la borne d’alimentation, comportant au moins une source de courant configurée pour fournir un courant d’étage supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module. Le dispositif comprend en outre des deuxièmes moyens d’élaboration configurés pour élaborer un courant intermédiaire égal à une différence entre le courant d’étage et un courant secondaire égal à la somme de chaque courant auxiliaire de module. Le dispositif électronique comprend également un étage de régulation connecté à la borne d’alimentation comprenant une première branche configurée pour élaborer un potentiel de référence à partir du courant intermédiaire, une deuxième branche comprenant un moyen de régulation et des moyens de comparaison configurés pour piloter en tension le moyen de régulation de sorte qu’un potentiel de la deuxième branche soit égal au potentiel de référence, ledit potentiel étant obtenu en multipliant un courant circulant dans ladite branche par une impédance égale à ladite première fraction. Le dispositif comprend en outre un étage terminal connecté à la borne d’alimentation et configuré pour multiplier le courant intermédiaire par un facteur de multiplication égal à un. Un tel dispositif permet d’élaborer de manière simple une pluralité de courants consommés par l’alimentation, dont la somme ne dépend pas du courant consommé par le module électronique mais seulement en théorie du courant fourni par l’étage de source de courant. La somme des courants consommés est alors relativement constante. La consommation du circuit intégré est donc lissée, et cette consommation globale lissée vue de l’extérieur est supérieure à la somme des consommations maximales de chaque module. Pour avoir de bonnes performances, il est important que les moyens de lissage du courant suivent rapidement le courant tiré par le régulateur de tension pour lisser au mieux le courant délivré par l’alimentation. Toutefois, le dispositif électronique présente plusieurs étages contrôlés par deux amplificateurs, qui encombrent le dispositif électronique, et engendrent des délais et une consommation d’énergie supplémentaires. Ces délais ne permettent pas d’obtenir une réponse suffisamment rapide pour le lissage du courant dans des applications à fréquence de fonctionnement du module électronique élevée, par exemple de l’ordre de 115MHz. La fréquence élevée entraîne un appel de courant plus abrupte entre des phases lentes et des phases plus rapides d’activité du module électronique. Le délai de compensation entraîne alors des pics dans le courant délivré par la source d’alimentation et génère donc une signature du fonctionnement du module électronique pouvant être utilisée pour effectuer une attaque par analyse de consommation. Il existe donc un besoin de proposer un circuit de compensation plus réactif aux variations de courant tiré par le module électronique. Selon un aspect, il est proposé un dispositif électronique comprenant : - une borne d’alimentation configurée pour pouvoir être connectée à une source d’alimentation, - au moins un régulateur de tension connecté à la borne d’alimentation, - au moins un module électronique, notamment un microprocesseur, connecté audit au moins un régulateur de tension et configuré pour pouvoir consommer un courant de module électronique provenant de la source d’alimentation, - un circuit de compensation connecté audit au moins un régulateur de tension et configuré pour recevoir un courant auxiliaire généré par ledit au moins un régulateur de tension et étant égal à une première fraction du courant de module électronique consommé par ledit au moins un module électronique, le circuit de compensation comportant : ○ une source de courant reliée audit au moins un régulateur de tension de façon à recevoir le courant auxiliaire et étant configurée pour fournir vers un point froid un courant de source supérieur à une valeur maximale du courant de module électronique consommé par ledit au moins un module électronique, ○ un étage de compensation comportant : ● une première résistance et une deuxième résistance présentant chacune une première borne reliée à ladite borne d’alimentation, la première résistance présentant une valeur résistive égale à une valeur résistive de la deuxième résistance multipliée par ledit facteur de multiplication, la première résistance présentant une deuxième borne reliée à la source de courant de façon à être traversée par un courant intermédiaire égal à une différence entre le courant de source et le courant auxiliaire, ● un transistor présentant un drain relié à une deuxième borne de la deuxième résistance et une source connectée au point froid, ● un amplificateur opérationnel configuré pour commander le transistor et présentant une entrée inverseuse connectée à la deuxième borne de la première résistance et une entrée non inverseuse connectée à la deuxième borne de la deuxième résistance, de sorte que la deuxième résistance est traversée par un courant complémentaire égal au courant intermédiaire multiplié par ledit facteur de multiplication. Le circuit de compensation est configuré pour consommer un courant traversant l’étage de compensation en complément du courant tiré par le module électronique de sorte que la somme des courants tirés par le circuit de compensation et le module électronique est constante. Un tel circuit de compensation permet de lisser le courant vu depuis la borne d’alimentation afin de dissimuler le courant tiré par ledit module électronique connecté audit au moins un régulateur de tension. Un tel circuit de compensation comprend un nombre limité d’étage, ce qui lui permet d’améliorer sa réactivité aux variations de courant tiré par le module électronique, de réduire sa consommation d’énergie ainsi que son encombrement physique. Un tel circuit de compensation permet notamment d’éviter des erreurs de recopie des miroirs de courant utilisés dans le dispositif électronique décrit par la demande de brevet français ayant pour numéro de dépôt le n°19.14244. Un tel circuit de compensation est également peu coûteux. Il est possible de prévoir un dispositif électronique comportant un unique régulateur de tension et un unique module électronique connecté au régulateur de tension. Bien entendu, il est également possible de prévoir un dispositif électronique comportant plusieurs régulateurs de tension et plusieurs modules électroniques connectés aux différents régulateurs de tension. Le circuit de compensation présente alors une entrée pour chaque régulateur de tension de façon à recevoir les courants auxiliaires générés par les différents régulateurs de tension. La source de courant et l’étage de compensation sont alors reliés aux différents régulateurs de tension. Dans un mode de réalisation avantageux, la source de courant et l’étage de compensation sont reliés audit au moins un régulateur par l’intermédiaire d’un transistor commandé par un amplificateur opérationnel présentant une entrée inverseuse reliée à une source de ce transistor et une entrée non inverseuse configurée pour recevoir une tension délivrée par ledit au moins un régulateur au module électronique. Ce transistor et cet amplificateur permettent d’obtenir un potentiel au niveau d’un drain de ce transistor identique au potentiel entre ledit au moins un régulateur et ledit au moins un module électronique de façon à assurer un courant auxiliaire conforme au courant alimentant le module électronique. Lorsque le dispositif électronique comporte plusieurs régulateurs de tension et plusieurs modules électroniques, la source de courant et l’étage de compensation sont reliés aux différents régulateurs par l’intermédiaire de plusieurs branches parallèles comportant chacune un transistor commandé par un amplificateur opérationnel tels que décrit précédemment. De préférence, l’étage de compensation comporte : - un premier transistor présentant un drain connecté à la deuxième borne de la première résistance et une source connectée à la source de courant de sorte que la deuxième borne de la première résistance est reliée à la source de courant par l’intermédiaire dudit premier transistor, et - un deuxième transistor présentant un drain connecté à la deuxième borne de la deuxième résistance et une source connectée au drain du transistor de sorte que la deuxième borne de la deuxième résistance est reliée au drain du transistor par l’intermédiaire dudit deuxième transistor, le premier transistor et le deuxième transistor présentant une grille configurée pour recevoir une tension fixe permettant au premier transistor et au deuxième transistor de fonctionner comme cascodes. Cette tension fixe peut être celle délivrée par ledit au moins un régulateur au module électronique. Ce premier transistor permet au potentiel au niveau de la deuxième borne de la première résistance de varier librement en fonction du courant traversant cette première résistance. Ce deuxième transistor permet de protéger le transistor de l’étage de compensation commandé par l’amplificateur opérationnel des tensions élevées, et permet au potentiel au niveau de la deuxième borne de la deuxième résistance de varier librement en fonction du courant traversant cette deuxième résistance. Avantageusement, la source de courant comprend au moins un miroir de courant configuré pour générer le courant de source à partir d’un courant de référence. Ainsi, la source de courant peut comprendre un unique ou bien plusieurs miroirs de courant pour générer le courant de source. Lorsque la source de courant comporte plusieurs miroirs de courant, ces derniers peuvent être activés ou bien désactivés selon la valeur souhaitée du courant de source. Dans un mode de réalisation avantageux, la source de courant comporte : - une branche de référence comprenant : ● un transistor de référence dudit au moins miroir de courant, ● un transistor de cascode présentant un drain configuré pour recevoir ledit courant de référence et connecté à une grille du transistor de référence, une source connectée à un drain du transistor de référence, et une grille configurée pour recevoir une tension fixe, ● un transistor présentant un drain connecté à une source du transistor de référence, une source connectée au point froid et une grille configurée pour recevoir une tension délivrée par ledit au moins un régulateur au module électronique, - une branche de génération de courant auxiliaire pour chaque miroir de courant comportant : ● un transistor de copie dudit miroir de courant présentant une grille connectée à une grille du transistor de référence et étant configuré pour générer au moins en partie le courant de source, ● un transistor de cascode présentant un drain relié à la deuxième sortie dudit au moins un régulateur, une source connectée à un drain du transistor de copie, ● un transistor sélection présentant un drain connecté à une source du transistor de copie, une source connectée au point froid et une grille configurée pour être commandée par un signal de sélection. Le courant de référence peut être de l’ordre de 5μA par exemple. Chaque miroir de courant comporte le transistor de référence et un transistor de copie permettant de multiplier le courant de référence. La somme des courants générés par chaque miroir de courant correspond au courant de source généré par la source de courant. Chaque transistor de sélection permet d’activer ou bien de désactiver le miroir de courant auquel il est associé pour modifier la valeur du courant de source généré par la source de courant. Avantageusement, le transistor de cascode de la branche de génération de chaque miroir de courant présente une grille configurée pour recevoir une tension fixe. De préférence, le transistor de cascode est commun à chaque branche de génération, la source de courant comportant en outre un amplificateur opérationnel présentant une entrée non inverseuse connectée au drain du transistor de référence, une entrée inverseuse connectée à la source du transistor commun, et une sortie connectée à la grille du transistor. L’amplificateur opérationnel permet alors d’obtenir une tension de drain du transistor de copie du miroir de courant identique à la tension au niveau du drain du transistor de référence du miroir de courant. Il est ainsi possible d’utiliser un transistor de cascode commun plus petit permettant de réduire les capacités parasites de sorte que le circuit de compensation est plus réactif aux variations de courant. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : illustrent des modes de réalisation et de mise en œuvre de l’invention. La illustre un dispositif électronique DIS, notamment un système sur puce, comportant un module électronique, notamment un microprocesseur CPU, et un régulateur de tension LDO. Le régulateur LDO est configuré pour adapter une tension VCC fournie par une source d’alimentation électrique ALIM à une tension souhaitée pour alimenter le microprocesseur CPU. Par exemple, le régulateur LDO peut être adapté pour fournir une tension de 1,2V au microprocesseur CPU à partir d’une tension de 3V générée par la source d’alimentation électrique ALIM. Le régulateur de tension LDO peut être de type à faible chute de tension (connu également par l’expression « low-dropout regulator » ou « LDO regulator »). Le régulateur de tension LDO présente une entrée I1 connectée à une borne d’alimentation BA du dispositif électronique DIS. La borne d’alimentation BA est configurée pour pouvoir être connectée à ladite source d’alimentation électrique ALIM. Le régulateur LDO présente également une première sortie O1 connectée à une borne d’alimentation du microprocesseur CPU. De la sorte le régulateur de tension LDO est configuré pour tirer un courant I vdd délivré par la source d’alimentation électrique ALIM et transmettre ce courant au microprocesseur CPU. La valeur du courant I vdd peut varier en fonction des opérations pouvant être effectuées par le microprocesseur. Le dispositif électronique DIS comporte également un circuit de compensation JSCR configuré pour pouvoir tirer un courant I JSCR délivré par la source d’alimentation ALIM, de sorte que le courant total I VCC tiré depuis la source d’alimentation soit constant quel que soit la valeur du courant I vdd requis par le microprocesseur CPU. En particulier, le circuit de compensation JSCR comporte une première entrée IN1 connectée à une deuxième sortie O2 du régulateur de tension LDO, et une deuxième entrée IN2 connectée à la borne d’alimentation BA du dispositif électronique DIS de façon à pouvoir être reliée à la source d’alimentation ALIM. La deuxième sortie O2 du régulateur de tension est configurée pour délivrer au circuit de compensation JSCR un courant auxiliaire I aux égal à I vdd /100, c’est-à-dire à un centième du courant I vdd . Pour ce faire, le régulateur de tension LDO peut comprendre un miroir de courant. Le miroir de courant peut alors comporter une première branche ayant un premier transistor présentant des dimensions données, et une deuxième branche ayant un deuxième transistor de dimensions cent fois plus petites que celles du premier transistor. Le miroir de courant peut également comporter sur sa première branche un nombre de transistors identiques montés en parallèle cent fois supérieur à un nombre de transistors identiques montés en parallèle prévus sur sa deuxième branche. Le régulateur LDO est donc configuré pour tirer un courant total I VDD égal à la somme du courant I vdd requis par le microprocesseur et du courant I aux égal à I vdd /100 délivré au circuit de compensation. Le circuit de compensation JSCR peut comprendre un premier amplificateur AMP_LDO configuré pour contrôler une grille d’un premier transistor PCASLDO de type PMOS. L’amplificateur AMP_LDO comporte une entrée inverseuse reliée à la deuxième sortie O2 du régulateur LDO par l’intermédiaire de la première entrée IN1 du circuit de compensation et à la sourcedu transistor PCASLDO. L’amplificateur AMP_LDO comporte également une entrée non inverseuse reliée à la première sortie O1 du régulateur LDO de façon à recevoir une tension vdd! en entrée du microprocesseur CPU. Ainsi, le premier amplificateur AMP_LDO et le transistor PCASLDO permettent d’obtenir un potentiel au niveau de la deuxième sortie O2 du régulateur LDO identique au potentiel au niveau de la première sortie O1 du régulateur LDO de façon à assurer un courant I vdd /100 conforme au courant I vdd alimentant le microprocesseur CPU. Le circuit de compensation JSCR comprend en outre une source de courant SC présentant une première borne connectée au drain du transistor PCASLDO et une deuxième borne connectée à un point froid, notamment à une masse GND. La source de courant SC est de type NMOS et est ainsi configurée pour générer un courant I src égal à I set /100 vers le point froid GND. La valeur du courant I set est choisi pour être supérieure à un maximum du courant I vdd . Le rapport entre le courant I src et le courant I set est choisi pour être identique au rapport entre le courant I aux et I vdd . Des modes de réalisation d’une telle source de courant sont décrits ci-après en relation avec les figures 2 et 3. Le circuit de compensation JSCR comprend en outre un étage de compensation. L’étage de compensation comprend un transistor CASMINUS de type NMOS. Le transistor CASMINUS présente une grille reliée à la première sortie du régulateur LDO de façon à recevoir une tension fixe permettant au transistor CASMINUS de fonctionner comme cascode. Cette tension fixe peut être la tension vdd!. Le transistor CASMINUS comporte en outre une source reliée à la première borne de la source de courant et au drain du transistor PCASLDO. L’étage de compensation CSTG comporte une résistance R 0 présentant une première borne connectée à la deuxième entrée IN2 du circuit de compensation JSCR de façon à pouvoir être reliée à la source d’alimentation ALIM et une deuxième borne reliée à un drain du transistor CASMINUS. L’étage de compensation comporte également une résistance R 1 présentant une première borne connectée à la première borne de la résistance R 0 et à la deuxième entrée IN2 du circuit de compensation JSCR de façon à pouvoir être reliée à la source d’alimentation ALIM. La valeur de la résistance R 1 est choisie de sorte que le rapport entre la résistance R 1 et la résistance R 0 soit le même que le rapport entre le courant I aux et I vdd , et le même que le rapport entre le courant I src et le courant I set . Par exemple, la résistance R 1 présente une valeur égale à R 0 /100. Le transistor CASMINUS permet au potentiel au niveau de la deuxième borne de la résistance R 0 de varier librement en fonction du courant traversant cette résistance R 0 . L’étage de compensation CSTG comporte également un transistor CASPLUS de type NMOS. Le transistor CASPLUS présente une grille reliée à la première sortie du régulateur LDO de façon à recevoir une tension fixe permettant au transistor CASPLUS de fonctionner comme cascode. Cette tension fixe peut être la tension vdd!. Le transistor CASPLUS présente également un drain relié à une deuxième borne de la résistance R 1 . L’étage de compensation CSTG comporte également un transistor LV de type NMOS. Le transistor LV présente un drain relié à la source du transistor CASPLUS et une source reliée au point froid, notamment à la masse. Le transistor CASPLUS permet de protéger le transistor LV des tensions élevées, et permet au potentiel au niveau de la deuxième borne de la résistance R 1 de varier librement en fonction du courant traversant cette résistance R 1 . L’étage de compensation CSTG comprend en outre un amplificateur opérationnel AMP3 présentant une entrée inverseuse reliée à la deuxième borne de la résistance R 0 et une entrée non inverseuse reliée à la deuxième borne de la résistance R 1 . L’amplificateur opérationnel AMP3 présente également une sortie reliée à la grille du transistor LV de façon à pouvoir commander le transistor LV. Ainsi, l’amplificateur AMP3 permet d’obtenir un potentiel au niveau de la deuxième borne de la résistance R 1 identique au potentiel au niveau de la deuxième borne de la résistance R 0 . De la sorte, la résistance R 0 est traversée par un courant I int égal à (Iset-Ivdd)/100, et la résistance R 1 est traversée par un courant I SMT égal à Iset-Ivdd. Ainsi, le courant I VCC délivré par la source d’alimentation ALIM est égale à la somme du courant I vdd requis par le microprocesseur CPU, du courant Ivdd/100 délivré au niveau de la deuxième sortie O2 du régulateur LDO et du courant I JSCR correspondant à la somme du courant I int traversant la résistance R 0 et I SMT traversant la résistance R 1 . Ainsi, le courant I VCC s’exprime selon la formule suivante : Le courant IVCC ayant pour valeur 1,01*I set ne dépend plus du courant I vdd requis par le microprocesseur CPU, et est donc constant. Un tel circuit de compensation JSCR présente l’avantage d’être relativement simple tout en permettant un lissage du courant tiré depuis source d’alimentation et étant réactif aux variations du courant requis par le microprocesseur CPU. La illustre un dispositif électronique DIS tel que décrit précédemment dont la source de courant SC permettant de générer le courant I src est représentée selon un premier mode de réalisation. Dans ce mode de réalisation, la source de courant SC comporte une branche BREF de référence et au moins une branche BGEN de génération de courant I src . La branche de référence comporte un transistor de cascode MCREF de type NMOS et chaque branche de génération BGEN de courant comporte un transistor de cascode MCDAC de type NMOS. Les transistors MCREF et MCDAC présentent chacun une grille configurée pour recevoir tension fixe vcas5u. Le drain MCREF est configuré pour recevoir un courant de référence I ref , de 5μA par exemple. La source de courant SC comporte en outre un miroir de courant MIR pour chaque branche BGEN de génération de courant. Chaque miroir de courant MIR permet de multiplier le courant de référence I ref afin d’obtenir le courant I src égal à I set /100 en sortie de la source de courant. En particulier, la branche de génération comporte un transistor MMREF de type NMOS. Ce transistor MMREF présente un drain relié à une source du transistor MCREF, une grille reliée à un drain du transistor MCREF et une source reliée à un drain d’un transistor MSREF de la branche de référence. Ce transistor MSREF comporte également une source reliée au point froid, notamment à la masse, et une grille configurée pour recevoir la tension vdd!. Chaque branche de génération de courant comporte un transistor MMDAC de type NMOS et un transistor MSDAC de type NMOS. Le transistor MMDAC de chaque branche de génération de courant présente une grille reliée à la grille du transistor MMREF, un drain relié à une source du transistor MCDAC de cette même branche de génération de courant, et une source reliée à un drain du transistor MSDAC de cette même branche de génération de courant. Ainsi, chaque miroir de courant comprend le transistor MMREF de la branche de référence et un transistor MMDAC d’une branche de génération de courant. Chaque transistor MSDAC présente une grille permettant de recevoir un signal de sélection SEL , et une source reliée au point froid, notamment à la masse. Les signaux de sélection permettent d’activer ou non les différents miroirs de courant MIR. Le courant total consommé par le circuit de de compensation est alors égal à la somme du courant I src égal à I set /100 généré par la source de courant SC, un courant consommé par l’amplificateur opérationnel AMP_LDO et un courant consommé par l’amplificateur opérationnel AMP3. Le courant total consommé est donc relativement faible, et présente donc un avantage, notamment pour les produits nécessitant une consommation d’énergie élevée. En outre, il est également possible d’augmenter le courant de polarisation de l’amplificateur AMP3 afin d’améliorer les performances du circuit de compensation JSCR. La illustre un dispositif électronique DIS tel que décrit précédemment dont la source de courant SC permettant de générer le courant I src égal à I set /100 est représenté selon un deuxième mode de réalisation. Ce deuxième mode de réalisation diffère du premier mode de réalisation en ce qu’il comprend un unique transistor MCDAC commun pour chaque branche de génération de courant. Ce transistor MCDAC est commandé par un amplificateur opérationnel AMP_CAS et non pas par le signal vcas5u. En particulier l’amplificateur opérationnel AMP_CAS présente une entrée non inverseuse reliée au drain du transistor MMREF, et une entrée inverseuse reliée au drain du transistor MMDAC. De la sorte, la tension de drain du transistor MMDAC est identique à la tension au niveau du drain du transistor MCREF. Il est ainsi possible d’utiliser un transistor MCDAC plus petit permettant de réduire les capacités parasites de sorte que le circuit de compensation est plus réactif aux variations de courant I vdd . La bande passante de l’amplificateur n’impacte pas le circuit de compensation car le courant I ref est constant. Le courant total consommé par le circuit de de compensation est alors égal à la somme du courant I set /100 généré par la source de courant, le courant alimentant l’amplificateur opérationnel AMP_LDO, le courant consommé par l’amplificateur opérationnel AMP3 et le courant Iamp_cas alimentant l’amplificateur AMP_CAS. Un tel courant total est également relativement faible par rapport aux circuits de compensation connus. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l’homme de l’art. Par exemple, il est également possible de prévoir un dispositif électronique comportant plusieurs régulateurs de tension LDO et plusieurs modules électroniques connectés aux différents régulateurs de tension. Le circuit de compensation présente alors plusieurs entrées IN1 pour les différents régulateurs de tension de façon à recevoir les courants auxiliaires générés par les différents régulateurs. La source de courant SC et l’étage de compensation CSTG sont alors reliés aux différents régulateurs LDO par l’intermédiaire de plusieurs branches parallèles reliées aux entrées IN1, chaque branche comportant un transistor PCAS_LDO commandé par un amplificateur opérationnel AMP_LDO tels que décrit précédemment. Dispositif électronique comprenant : - une borne d’alimentation (BA) configurée pour pouvoir être connectée à une source d’alimentation (ALIM), - au moins un régulateur de tension (LDO) connecté à la borne d’alimentation, - au moins un module électronique (CPU) connecté audit au moins un régulateur de tension (LDO) et configuré pour pouvoir consommer un courant de module électronique (I vdd ) provenant de la source d’alimentation, - un circuit de compensation (JSCR) connecté audit au moins un régulateur de tension et configuré pour recevoir un courant auxiliaire (I aux ) généré par ledit au moins un régulateur de tension et étant égal à une première fraction du courant de module électronique (I vdd ) consommé par ledit au moins un module électronique (CPU), le circuit de compensation comportant : ○ une source de courant (SC) reliée audit au moins un régulateur de tension de façon à recevoir le courant auxiliaire (I aux ) et étant configurée pour fournir vers un point froid un courant de source (I src ) supérieur à une valeur maximale du courant de module électronique (I vdd ) consommé par ledit au moins un module électronique (CPU), ○ un étage de compensation (CSTG) comportant : ● une première résistance (R0) et une deuxième résistance (R1) présentant chacune une première borne reliée à ladite borne d’alimentation, la première résistance (R0) présentant une valeur résistive égale à une valeur résistive de la deuxième résistance (R1) multipliée par un facteur de multiplication inverse de ladite première fraction, la première résistance présentant une deuxième borne reliée à la source de courant de façon à être traversée par un courant intermédiaire (I int ) égal à une différence entre le courant de source (I src ) et le courant auxiliaire (I aux ), ● un transistor (LV) présentant un drain relié à une deuxième borne de la deuxième résistance (R1) et une source connectée au point froid, ● un amplificateur opérationnel (AMP3) configuré pour commander le transistor (LV) et présentant une entrée inverseuse connectée à la deuxième borne de la première résistance et une entrée non inverseuse connectée à la deuxième borne de la deuxième résistance, de sorte que la deuxième résistance est traversée par un courant complémentaire (I SMT ) égal au courant intermédiaire multiplié (I int ) par ledit facteur de multiplication. Dispositif selon la revendication 1, dans lequel la source de courant et l’étage de compensation sont reliés audit au moins un régulateur (LDO) par l’intermédiaire d’un transistor (PCASLDO) commandé par un amplificateur opérationnel (AMP_LDO) présentant une entrée inverseuse reliée à une source de ce transistor (PCASLDO) et une entrée non inverseuse configurée pour recevoir une tension (vdd !) délivrée par ledit au moins un régulateur (LDO) audit au moins un module électronique (CPU). Dispositif selon l’une des revendications 1 ou 2, dans lequel l’étage de compensation (CSTG) comporte : - un premier transistor (CASMINUS) présentant un drain connecté à la deuxième borne de la première résistance (R0) et une source connectée à la source de courant de sorte que la deuxième borne de la première résistance est reliée à la source de courant par l’intermédiaire dudit premier transistor (CASMINUS), et - un deuxième transistor (CASPLUS) présentant un drain connecté à la deuxième borne de la deuxième résistance (R1) et une source connectée au drain du transistor (LV) de sorte que la deuxième borne de la deuxième résistance est reliée au drain du transistor (LV) par l’intermédiaire dudit deuxième transistor (CASMINUS), le premier transistor (CASMINUS) et le deuxième transistor (CASPLUS) présentant une grille configurée pour recevoir une tension fixe (vdd !) permettant au premier transistor et au deuxième transistor de fonctionner comme cascodes. Dispositif selon l’une des revendications 1 à 3, dans lequel la source de courant comprend au moins un miroir de courant configuré pour générer le courant de source (I src ) à partir d’un courant de référence (I ref ). Dispositif selon la revendication 4 dans lequel la source de courant comporte : - une branche de référence (BREF) comprenant : ● un transistor de référence (MMREF) dudit au moins miroir de courant, ● un transistor de cascode (MCREF) présentant un drain configuré pour recevoir ledit courant de référence et connecté à une grille du transistor de référence (MMREF), une source connectée à un drain du transistor de référence (MCREF), et une grille configurée pour recevoir une tension fixe (vcas5u), ● un transistor (MSREF) présentant un drain connecté à une source du transistor de référence (MMREF), une source connectée au point froid et une grille configurée pour recevoir une tension (vdd !) délivrée par ledit au moins un régulateur (LDO) audit au moins un module électronique (CPU), - une branche (BGEN) de génération de courant auxiliaire pour chaque miroir de courant comportant : ● un transistor de copie (MMDAC ) dudit miroir de courant présentant une grille connectée à une grille du transistor de référence et étant configuré pour générer au moins en partie le courant de source (I src ), ● un transistor de cascode (MCDAC ) présentant un drain relié à la deuxième sortie dudit au moins un régulateur (LDO), une source connectée à un drain du transistor de copie (MMDAC ), ● un transistor sélection (MSDAC ) présentant un drain connecté à une source du transistor de copie (MMDAC ), une source connectée au point froid et une grille configurée pour être commandée par un signal de sélection (SEL ). Dispositif selon la revendication 5 dans lequel le transistor (MCDAC ) de la branche de génération de chaque miroir de courant présente une grille configurée pour être commandée par le signal (vcas5u). Dispositif selon la revendication 5 dans lequel le transistor (MCDAC) est commun à chaque branche de génération, la source de courant comportant en outre un amplificateur opérationnel présentant une entrée non inverseuse connectée au drain du transistor de référence (MMREF), une entrée inverseuse connectée à la source du transistor (MCDAC) commun, et une sortie connectée à la grille du transistor (MCDAC).