Brevet FR3139256A1 — publié le 20240301

Système multivoies d’émission et/ou de réception (10), chaque voie comprenant un CNA (14) et un modulateur sigma-delta (12) dont la fonction de transfert s’énonce ainsi : OUT(z) = IN(z).FTS(z) + Q(z).FTB(z), où OUT est le signal de sortie du modulateur sigma-delta, IN est le signal d’entrée du modulateur sigma-delta, FTS est la fonction de transfert du signal d’entrée, Q est le bruit de quantification et FTB est la fonction de transfert du bruit de quantification, les deuxièmes termes de la fonction de transfert du modulateur sigma-delta uniquement sont distincts entre eux pour deux voies Vi, Vj, pour décorréler entre eux les bruits de quantification de voies distinctes, le premier terme de ladite fonction de transfert pour la voie Vi étant égal à celui pour la voie Vj. Figure pour l’abrégé : Fig. 2 Système multivoies d’émission et/ou de réception comprenant au moins N voies de traitement parallèles et procédé de décorrélation des bruits de quantification dans un tel système L’invention se situe dans le domaine des systèmes d’émission ou réception multivoies Un exemple d’architecture de système d’émission-réception multivoies de type radiofréquence est représenté en , comportant plusieurs voies de traitement parallèle en émission et en réception, tant pour les signaux I que pour les signaux Q dans une représentation en quadrature. Chaque voie en émission comporte en réalité une voie I et une voie Q, pour traiter chacune la composante correspondante du signal d’entrée comportant deux composantes en quadrature. Chacune des voies I, Q comporte notamment un convertisseur numérique-analogique (DAC), un filtre passe-bas de mise en forme, un étage de changement de fréquence. Chaque voie en émission comporte en outre un amplificateur et une antenne d’émission. Chaque voie en réception comporte notamment une antenne de réception, un filtre passe-bande, un amplificateur, et comporte également une voie I et une voie Q comprenant chacune un étage de changement de fréquence, un filtre passe-bas et un convertisseur analogique-numérique (ADC). Il est souvent nécessaire, dans les architectures de ce type utilisées par exemple pour effectuer du beamforming numérique, d’avoir un grand nombre de ces voies en parallèle afin d’obtenir un gain important dans la direction visée. Ce grand nombre de voies entraîne une surface de silicium importante et peut entraîner un nombre d’entrée/sortie importante. Pour limiter le nombre d’entrée/sortie, il est possible d’utiliser le même signal numérique en entrée de toutes les voies (I, respectivement Q) et d’effectuer le beamforming en opérant un retard différent (et/ou en opérant un déphasage des signaux) sur chacune des voies, pour compenser la différence de temps de vol entre les signaux. Même si le traitement en bande de base est intégré dans le chip, avoir une seule entrée va réduire la complexité du routage digital. Le retard peut aussi être intégré au DAC en effectuant tout ou partie du retard sur le retard de l’horloge du DAC. Pour avoir un bon rapport signal à bruit (SNR pour l’anglais « Signal To Noise Ratio ») dans la bande passante du signal et atteindre un débit élevé, il est intéressant de disposer d’un nombre de bits élevé dans le DAC afin de réduire le bruit de quantification. L’augmentation de l’ordre des modulations dans les systèmes actuels a tendance à augmenter les contraintes sur le SNR et donc augmenter le nombre de bits du DAC. Ce nombre de bits élevé est gênant parce qu’il implique une complexité importante pour le DAC (qui va engendrer une forte surface et une consommation élevée). La contrainte sur le SNR du DAC est d’autant plus importante que lorsque chaque DAC reçoit le même signal, le bruit de quantification va être le même sur toutes les voies ; ce bruit s’ajoute de façon cohérente lors de la formation du faisceau et sa puissance augmente en 20log(N) où N est le nombre de voies. Des solutions existent pour essayer de réduire la corrélation du bruit de quantification entre les voies. Du bruit (« dither »), différent sur chacune des voies, peut être injecté. Cela permet de limiter l’augmentation du bruit de quantification à 10log(N). Mais cette solution augmente la complexité puisqu’il faut générer N sources de bruit non corrélées, injecter le bruit généré dans le DAC en analogique, puis supprimer ce signal en sortie. Ce signal (dither) pourra augmenter la contrainte de dynamique du signal et peut créer des contraintes fortes de linéarité sur le DAC en augmentant le signal qui circule dans ce DAC. Une des solutions utilisées dans l’état de l’art est de positionner un codeur sigma-delta en amont du DAC : cf. WO2020105040 A1. Cette solution permet de réduire le nombre de bits du DAC (et donc de réduire la consommation et la surface) en contrepartie d’avoir une fréquence d’échantillonnage élevée, pour bénéficier d’un bon facteur de sur-échantillonnage, ce qui est nécessaire au codage sigma-delta. Cette contrainte n’est pas forcément gênante dans l’architecture d’émission puisqu’il est habituel d’utiliser une fréquence d’échantillonnage élevée dans le DAC d’émission pour ne pas contraindre trop le filtre analogique suivant ce même DAC. Un des inconvénients de cette architecture est que le bruit de quantification dont la puissance augmente en fonction de la fréquence dès la fin de la bande passante du signal doit être filtré par un filtre analogique avec une faible fréquence de coupure. Ce qui apporte des contraintes fortes sur le filtre analogique. Avec l’utilisation d’un codeur sigma-delta pour effectuer la compression des données, il existe des solutions simples pour dé-corréler le bruit de quantification entre toutes les voies. Certaines de ces solutions sont proposées dans WO2020105040 A1. Une première solution consiste à effectuer des manipulations des données entre la sortie du codeur sigma-delta et l’entrée du convertisseur numérique-analogique. Cette solution est d’un intérêt limité puisque lorsque le nombre de voies est élevé, elle impose d’avoir une permutation sur une longue séquence pour avoir suffisamment de possibilités de combinaison différents, ce qui augmente la complexité de la partie brassage des données. Les autres solutions consistent à modifier les codeurs sigma-delta de façon différente sur chacune des voies. Une solution est d’ajouter une valeur constante (dc offset) à l’entrée du quantificateur 1 bit. Cette option est simple d’utilisation, par contre elle a l’inconvénient de ne pas casser le rythme des séquences périodiques du codeur sigma-delta et donc de conserver des « tones » identiques entre les voies (concentration de bruit à des fréquences proches). Une autre solution du même type consiste à faire démarrer les codeurs sigma-delta à des instants différents. C’est tout à fait efficace vis-à-vis de la décorrélation du bruit de quantification, mais comme dans le cas précédent, on va se retrouver avec des séquences de bruit qui peuvent se trouver juste décalées les unes par rapport aux autres et donc avoir des tones qui sont aux mêmes fréquences, sur chacune des voies. Une autre solution est de fournir des états initiaux différents dans chacune des voies, ce qui conduit au même type de résultat. Un troisième type de solution proposée consiste à modifier les coefficients du filtre du codeur sigma-delta de façon différente sur chacune des voies. Ainsi, les séquences du codeur seront différentes entre elles et les bruits ne seront pas corrélés. L’inconvénient est une prise de risque sur la stabilité du codeur sigma-delta (en modifiant les coefficients, on vient modifier les pôles) ainsi qu’une modification de la fonction de transfert du signal d’entrée qui peut perturber la qualité du système d’émission. Ainsi, il existe soit des solutions très simples, qui n’impactent pas le signal, mais qui ne décorrélent pas complétement le bruit d’une voie par rapport aux autres, ce qui peut présenter un risque si le bruit n’est pas complètement blanc, soit des solutions plus complexes qui peuvent avoir un impact sur le signal lui-même, en modifiant la fonction de transfert du signal et présenter des risques d’instabilité. A cet effet, suivant un premier aspect, la présente invention décrit un système multivoies d’émission et/ou de réception comprenant au moins N voies de traitement parallèles, N ≥2, couplées chacune à un transducteur et comportant chacune un bloc convertisseur comprenant un convertisseur CAN ou CNA et un modulateur sigma-delta, la fonction de transfert du modulateur sigma-delta de chaque voie Vi, i = 1 à N, étant définie comme une somme de deux termes comprenant un premier terme IN(z).FTS(z) relatif au signal et un deuxième terme Q(z).FTB(z) relatif au bruit de quantification et s’énonçant ainsi : OUT(z) = IN(z).FTS(z) + Q(z).FTB(z), où OUT est le signal de sortie du modulateur sigma-delta, IN est le signal d’entrée du modulateur sigma-delta, FTS est la fonction de transfert du signal d’entrée, Q est le bruit de quantification et FTB est la fonction de transfert du bruit de quantification, la fonction de transfert du modulateur sigma-delta d’une voie Vi étant distincte de la fonction de transfert du modulateur sigma-delta d’une voie Vj, i et j entiers distincts compris entre 1 et N, pour décorréler entre eux les bruits de quantification de voies distinctes, ledit système multivoies étant caractérisé en ce que les deuxièmes termes de la fonction de transfert du modulateur sigma-delta uniquement sont distincts, le premier terme de ladite fonction de transfert pour la voie Vi étant égal à celui pour la voie Vj. Ainsi l’invention permet d’éviter que les bruits de quantification issus des différentes voies ne s’ajoutent de façon cohérente, sans présenter les inconvénients pré-cités des solutions de l’art antérieur : la fonction de transfert du signal n’est pas modifiée entre les différentes voies, la qualité du signal et la stabilité sont assurés. Dans des modes de réalisation, un tel système comprendra en outre l’une au moins des caractéristiques suivantes : - le modulateur sigma-delta sur chacune des voies Vi, Vj comprend un quantificateur 1 bit à hystérésis, et le cycle d’hystéresis est différent entre les voies Vi, Vj en amplitude et/ou temporellement ; - le modulateur sigma-delta sur chacune des voies Vi, Vj comprend un quantificateur multibit ; et la valeur du signal d’entrée correspondant à la commutation entre deux niveaux de quantification sur la voie Vi est fixée distincte de la valeur du signal d’entrée correspondant à la commutation entre ces deux mêmes niveaux de quantification sur la voie Vj ; - le système multivoies d’émission et/ou de réception comprend sur chacune des voies Vi, Vj, au moins ledit modulateur sigma-delta avec quantificateur multibit et un modulateur sigma-delta additionnel, la sortie de l’un desdits modulateurs étant fournie en entrée de l’autre desdits modulateurs, ledit autre modulateur sigma-delta sur la voie Vi étant identique à ledit autre modulateur sigma-delta sur la voie Vj ; le système multivoies d’émission et/ou de réception comprend sur chacune des voies Vi, Vj, un modulateur sigma-delta à architecture cascadée comprenant au moins deux étages, le premier étage comprenant un premier modulateur delta-sigma comprenant notamment un quantificateur et le deuxième étage comprenant au moins un deuxième modulateur sigma-delta ; le deuxième étage étant adapté pour recevoir en entrée la sortie du quantificateur du premier modulateur et l’entrée du quantificateur du premier modulateur, pour numériser, via le deuxième comparateur, un signal représentatif du bruit de quantification du premier modulateur et pour le mettre en forme ; la différence entre un signal proportionnel à la sortie du quantificateur du premier modulateur et un signal proportionnel à l’entrée du quantificateur du premier modulateur étant fournie en entrée du deuxième modulateur ; la sortie du deuxième étage étant ensuite soustraite à la sortie du premier modulateur pour délivrer un signal dépourvu d’au moins une partie du bruit de quantification du premier étage dans lequel le deuxième étage de la voie Vi est différent du deuxième étage sur la voie Vj de manière de manière à différentier entre eux les bruits de quantification du deuxième modulateur des voies Vi, Vj ; - le deuxième étage comporte des multiplieurs, chaque multiplieur multipliant son entrée par un coefficient associé respectif, dans lequel, en considérant au moins un desdits multiplieurs, le coefficient qui lui est associé sur la voie Vi est de valeur différente de celui sur la voie Vj ; - un bloc retardateur est disposé dans le deuxième étage, entre la sortie du premier modulateur et l’entrée du deuxième modulateur, adapté pour appliquer un retard au signal issu de ladite sortie, le retard sur la voie Vi étant fixé à une valeur différente de celle du retard sur la voie Vj. Suivant un autre aspect, l’invention décrit un procédé de décorrélation des bruits de quantification dans un système multivoies démission et/ou de réception comprenant au moins N voies de traitement parallèles, N ≥2, couplées chacune à un transducteur et comportant chacune un bloc convertisseur comprenant un convertisseur CAN ou CNA et un modulateur sigma-delta, la fonction de transfert du modulateur sigma-delta de chaque voie Vi, i = 1 à N, étant définie comme une somme de deux termes comprenant un premier terme IN(z).FTS(z) relatif au signal et un deuxième terme Q(z).FTB(z) relatif au bruit de quantification et s’énonçant ainsi : OUT(z) = IN(z).FTS(z) + Q(z).FTB(z), où OUT est le signal de sortie du modulateur sigma-delta, IN est le signal d’entrée du modulateur sigma-delta, FTS est la fonction de transfert du signal d’entrée, Q est le bruit de quantification et FTB est la fonction de transfert du bruit de quantification, selon lequel le fonctionnement du modulateur sigma-delta de la voie Vi est adapté par rapport au fonctionnement du modulateur sigma-delta de la voie Vj pour décorréler les bruits de quantification générés par les voies, la fonction de transfert du modulateur sigma-delta d’une voie Vi étant distincte de la fonction de transfert du modulateur sigma-delta d’une voie Vj, i et j entiers distincts compris entre 1 et N, pour décorréler entre eux les bruits de quantification de voies distinctes, ledit procédé étant caractérisé en ce que les deuxièmes termes de la fonction de transfert du modulateur sigma-delta uniquement sont distincts, le premier terme de ladite fonction de transfert pour la voie Vi étant égal à celui pour la voie Vj. Dans des modes de réalisation, un tel procédé comprendra en outre l’une au moins des caractéristiques suivantes : - le modulateur sigma-delta sur chacune des voies Vi, Vj comprend un quantificateur 1 bit à hystérésis, et le cycle d’hystéresis est différent entre les voies Vi, Vj en amplitude et/ou temporellement ; - le modulateur sigma-delta sur chacune des voies Vi, Vj comprend un quantificateur multibit ; et la valeur du signal d’entrée correspondant à la commutation entre deux niveaux de quantification sur la voie Vi est fixée distincte de la valeur du signal d’entrée correspondant à la commutation entre ces deux mêmes niveaux de quantification sur la voie Vj. L’invention sera mieux comprise et d’autres caractéristiques, détails et avantages apparaîtront mieux à la lecture de la description qui suit, donnée à titre non limitatif, et grâce aux figures annexées, données à titre d’exemple. La est une illustration d’architecture de système d’émission-réception multivoies dans l’Art Antérieur (AA) ; La est une illustration d’un système d’émission multivoies dans un mode de réalisation de l’invention ; La est un schéma d’un modulateur sigma-delta à une cellule du premier ordre ; La est un graphe montrant la caractéristique d’un quantificateur d’un modulateur sigma-delta à deux niveaux de sortie dans un mode de réalisation de l’invention ; La illustre un mode de réalisation d’un quantificateur présentant la caractéristique de la ; La illustre un autre mode de réalisation d’un quantificateur présentant la caractéristique de la ; La est un graphe montrant une partie de la caractéristique d’un quantificateur d’un modulateur sigma-delta à trois niveaux de sortie au moins dans un mode de réalisation de l’invention; La est une illustration d’un système d’émission multivoies dans un mode de réalisation de l’invention ; La est une illustration d’un modulateur sigma-delta à deux étages à l’architecture connue de l’art antérieur ; La est une illustration d’un procédé de décorrélation des bruits de quantification dans un système d’émission- réception multivoies dans un mode de réalisation de l’invention. Des références identiques peuvent être utilisées dans des figures différentes lorsqu’elles désignent des éléments identiques ou comparables. Un système d’émission multivoies 10, par exemple de type radiofréquence mis en œuvre dans le cadre d’une application de beamforming en ondes millimétriques, comprend dans un mode de réalisation de l’invention illustré à la , un bloc de conversion numérique-analogique intégré par exemple dans un SOC et comportant N voies de traitement parallèles Vi, i = 0 à N-1, avec N entier supérieur ou égal à 2. Dans le cas représenté, N est égal à 4. On notera que chaque voie de traitement Vi comprend en réalité deux voies, une voie I et une voie Q, pour traiter chacune la composante correspondante du signal d’entrée comportant deux composantes en quadrature. Quand on parlera de chaque voie de traitement ci-après, on entendra chaque voie de traitement parmi les N voies de traitement du signal I par exemple (ou chaque voie de traitement parmi les N voies de traitement du signal Q). Chaque voie de traitement Vi reçoit en entrée un même signal numérique 11. La voie de traitement Vi, i = 0 à N-1, comporte successivement un modulateur sigma-delta 12, un retardateur 13 retardant le signal d’un délai i. , un convertisseur numérique-analogique 14, un filtre passe-bas 15, un étage de changement de fréquence 16 pour effectuer la mise sur porteuse, un amplificateur 17 et est couplée à une antenne d’émission radiofréquence 18. Dans des modes de réalisation, le système d’émission 10 comporte un bloc de contrôle (non représenté), adapté pour générer des signaux de commande C destinés aux modulateurs sigma-delta 12, pour piloter les décorrélations des bruits de quantification le cas échéant. Le modulateur sigma-delta est ici un modulateur sigma-delta numérique-numérique qui reçoit un train de bits, avec une précision de M bits et délivre un train de bits avec une précision de K bits, avec K Un modulateur sigma-delta 12 est, de façon connue, un dispositif à boucle de rétroaction effectuant un encodage sur un faible nombre de bits (par exemple égal à 1, à 2, inférieur à 5…), et une fréquence d'échantillonnage élevée par rapport à la bande passante du signal à encoder. Ce dispositif met en forme le spectre du bruit de quantification en repoussant sa puissance dans une bande de fréquence non occupée par le spectre du signal utile. Cette séparation spectrale permet, grâce à un filtrage du signal encodé, de conserver un rapport signal à bruit conforme à des spécifications données. Un modulateur sigma-delta comprend, de façon générale : une entrée pour recevoir un signal d'entrée qui, selon les utilisations, est analogique ou, comme dans l’exemple considéré, numérique, codé sur M bits ; une sortie pour délivrer une valeur numérique de sortie codée sur K bits ; et, une ou plusieurs cellules sigma-delta disposées entre l'entrée et la sortie du modulateur. Chaque cellule peut être du premier ordre ou d'un ordre supérieur. Notamment, certaines peuvent être du premier ordre, et d'autres d'un ordre supérieur. Chaque cellule sigma-delta comprend au minimum les éléments suivants : un soustracteur comprenant une première entrée, une seconde entrée, et une sortie, la première entrée étant couplée à l'entrée du modulateur pour recevoir le signal d’entrée ou une valeur dérivée de celle-ci ; un intégrateur comprenant une entrée couplée à la sortie du soustracteur, et une sortie ; et, un quantificateur ayant une entrée couplée à la sortie de l'intégrateur et une sortie couplée à la seconde entrée du soustracteur ; la sortie du quantificateur est, en outre, couplée à la sortie du modulateur pour délivrer la valeur numérique de sortie ou une contribution à celle-ci. Chaque cellule sigma-delta est caractérisée par sa fonction de transfert, reliant son signal de sortie OUT à son signal d’entrée IN et au bruit de quantification Q du quantificateur. La fonction de transfert (transformée en z) s’écrit ainsi : OUT(z) = IN(z).STF(z) + Q(z).NTF(z) où STF est la fonction de transfert de signal d’entrée (en anglais Signal Transfer Function) et NTF est la fonction de transfert de bruit (en anglais Noise Transfer Function), exprimées ici en fonction de la fréquence ; Q est le bruit de quantification, égal à la différence entre la sortie du quantificateur et l’entrée du quantificateur. La représente schématiquement un modulateur sigma-delta 12 à une cellule du premier ordre, avec un signal d’entrée IN, un signal de sortie OUT, un soustracteur 121, un intégrateur 122 et un quantificateur 124. L est la fonction de filtre de boucle. Elle est, de façon connue, une fonction de filtre passe-bas à gain très élevé aux basses fréquences. Le filtre de boucle peut être mis en œuvre comme un simple intégrateur ou comme une cascade d’intégrateurs (quand le signal d’entrée est analogique, un DAC est en outre placé sur le chemin de retour pour prendre le signal de sortie numérique et le ramener en entrée du soustracteur en analogique). Dans le cas de la figure 3, et . La fonction de transfert du signal d’entrée fonctionne avec un gain de 1 dans la bande passante d’intérêt. La fonction de transfert de bruit est une fonction de filtre passe-haut, fournissant la mise en forme du bruit : forte suppression du bruit de quantification dans les basses fréquences tandis que le bruit de quantification aux hautes fréquences en-dehors de la bande passante est accru. L’invention consiste à décorréler les bruits de quantification entre les différentes voies, en agissant uniquement sur la part « Q.NTF(z) », sans modifier la fonction de transfert de signal, pour garantir stabilité et qualité du signal. La part « IN.STF(z) » est donc la même pour les différentes voies de traitement, la part « Q.NTF(z) » diffère au moins pour certaines des voies. Dans un premier mode de réalisation de l’invention, les bruits de quantification sont décorrélés entre deux voies de traitement par l’utilisation, dans le modulateur sigma-delta 12 de chaque voie, d’un quantificateur 1 bit à hystéresis, l’hystérésis appliquée sur une voie Vi étant différente de celle appliquée sur la voie Vj, avec i, j entiers distincts compris entre 0 et N. Dans un tel cas, en référence à la : - à la place d’avoir, sur chaque voie de traitement, la sortie du quantificateur qui commute entre OUT1 et OUT2 (les deux niveaux de quantification du quantificateur 1 bit) quand I franchit la valeur Seuil (de valeur 0 sur la , mais la valeur Seuil peut prendre une autre valeur prédéterminée dans d’autres modes de réalisation), - la fonction de transfert du quantificateur 124 est modifiée de façon à ce que le fonctionnement soit le suivant : quand le signal I est inférieur à la valeur Seuil, la valeur de commutation est égale à Seuil1, inférieure à la valeur Seuil (dans le cas présenté en : valeur Seuil - h, avec h nombre réel) et quand le signal I est supérieur à la valeur Seuil, la valeur de commutation est égale à Seuil2, supérieure à la valeur Seuil (dans le cas présenté en : valeur Seuil + h). La valeur Seuil autour de laquelle a lieu l’hystérésis est la même pour les voies Vi, Vj. La illustre une implémentation fonctionnelle possible d’un tel quantificateur 1 bit (ou comparateur) à hystérésis, mettant en œuvre un comparateur à zéro et un multiplieur. Une autre solution pour l’implémentation fonctionnelle est d’utiliser, comme représenté en , un comparateur à seuil et un multiplexeur qui choisira h ou - h en fonction du niveau de sortie du comparateur, ce qui évite l’implémentation d’un multiplieur. Dans ce mode de réalisation, des valeurs d’hystérésis différentes entre elles sont utilisées sur des voies distinctes Vi, Vj. Ainsi, même avec une même entrée constante 11, les bruits vont avoir des cycles différents et vont être décorrélés les uns des autres. Les valeurs d’hystérésis respectives sont par exemple commandées via une commande C générée par le bloc de contrôle. L’hystérésis aura une valeur faible (h par exemple de valeur inférieure ou égale à 1/10, ou encore inférieure ou égale à 1/1000 par exemple) pour limiter l’impact sur le bruit de quantification. En effet, plus l’hystérésis est élevée, plus la puissance du bruit de quantification pourra être importante. Une autre possibilité est que la valeur d’hystérésis, h, dans chaque voie (ou au moins une des voies) est commandée pour varier au cours du temps, pour limiter l’impact de cet hystérésis. Dans un mode de réalisation, les valeurs d’hystérésis sur deux voies Vi, Vj distinctes sont fixées de manière à ce que les différences minimales suivantes soient respectées entre deux voies. Dans un mode de réalisation, une même valeur d’hystérésis h est utilisée sur différentes voies, voire sur toutes les voies, mais l’hystérésis est commandée (par exemple par une commande C) de façon à intervenir à des instants respectifs différents, les fonctions de transfert des quantificateurs ne se superposant donc pas pour deux voies distinctes. On notera que l’hystérésis peut être à inversion ou pas, c’est-à-dire qu’il peut y avoir une addition ou une soustraction dans la boucle de retour et que le cycle d’hystérésis peut ne pas être symétrique par rapport à la valeur Seuil. Dans un autre mode de réalisation de l’invention, le modulateur sigma-delta 12 comporte cette fois un quantificateur 124 qui prend la forme d’un quantificateur multibit, qui comporte donc 3 seuils distincts de quantification ou davantage. Dans un système multivoies, il est intéressant de réduire le nombre de bits du DAC sans forcément viser un DAC 1bit, le convertisseur 1 bit posant un certain nombre de problèmes de stabilité pour les modulateurs d’ordre élevé. Dans ce mode de réalisation, on distingue une voie d’une autre par une modification propre à la voie sur un ou plusieurs des seuils de quantification du quantificateur multibit 124 présent dans cette voie, comme représenté en . La fonction de transfert en pointillés est la fonction de transfert « idéale » du quantificateur 124 avec des seuils de quantification I 1 , I 2 , … I p , répartis de façon régulière (pour n =1 à p, nombre de seuils de quantification, la valeur de sortie OUT est égale à S n pour une valeur d’entrée I comprise entre I n-1 et I n ). La fonction de transfert réelle du quantificateur 124 telle qu’implémentée est celle en traits pleins sur laquelle, pour chacun ou certains des seuils, il est introduit un décalage du seuil de quantification par rapport à la fonction de transfert idéale : la valeur de sortie OUT est égale à S n pour une valeur d’entrée I comprise entre (I n-1 – e n-1 ) et (I n – e n ). Ainsi les valeurs de S 1 , S 2 , … , S p , I 0 , I 1 , I 2 ,…, I p ,… sont les mêmes d’une voie à l’autre, mais chaque valeur de décalage e 0 , …e p (ou au moins une, voire certaines d’entre elles) est fixée de sorte qu’elle varie d’une voie à l’autre, permettant la décorrélation des bruits de quantification. Dans un mode de réalisation, ces valeurs, propres aux voies, sont commandées par un signal de commande C généré par le bloc de contrôle. L’impact de ce décalage sera faible puisque la valeur de décalage sera faible par rapport au pas de quantification q, typiquement les valeurs de décalage sont fixées de manière à être comprise entre 0.001q et 0.1q. Dans un mode de réalisation d’un système d’émission multivoies implémentant cette solution et représenté en , dans chaque voie de traitement Vi se trouvent deux modulateurs sigma-delta 12, 11 successifs, la sortie de l’un étant reliée à l’entrée de l’autre. Le premier modulateur sigma-delta 12 dispose d’un quantificateur multi-bit dont les seuils sont modifiés par injection de décalage comme expliqué ci-dessus et qui va comprimer le signal sur K bits (K Les modulateurs sigma-delta 11 utilisés sur les différentes voies peuvent, eux, être identiques dans un mode de réalisation. Cette cascade de deux sigma-delta est plus facile à intégrer sur un même circuit intégré, et permet de mieux optimiser l’interface représentée en pointillé sur la , par rapport au cas où un seul modulateur sigma-delta serait utilisé pour passer de M bits à L bits (avec dans un tel cas l’alternative suivante à respecter : soit très haute résolution avec faible débit, soit très faible résolution avec un haut débit), sachant que le signal en entrée du modulateur 12, qui vient du système de communication numérique, a un nombre de bits élevé (résolution typiquement 10 ou 12 bits avec un débit fonction de la modulation des données par exemple 50 Mb/s), alors qu’il est souhaitable de réduire les contraintes au niveau du DAC 14 (par exemple L=1 bit et fréquence d’échantillonnage très élevée). Dans un autre mode de réalisation de l’invention, le modulateur sigma-delta 12 de la est alors un modulateur sigma-delta à architecture cascadée 12’’, dont l’architecture - connue - est représentée en dans un exemple. Ce modulateur sigma-delta à architecture cascadée 12’’ comprend dans le cas représenté deux modulateurs sigma-delta. Le premier modulateur sigma-delta est ici d’ordre 2. Il reçoit en entrée un signal v in et comporte des blocs respectifs 30, 32, 35, 38 multipliant le signal qui leur est respectivement fourni en entrée par le coefficient respectif a 1 , k 1 , k 2 , k 3 , deux intégrateurs 33, 36, un quantificateur 37, deux soustracteurs 31, 34. L’entrée du quantificateur 37 est fournie en entrée d’un multiplicateur 40 par un coefficient a, la sortie du quantificateur 37 est fournie en entrée d’un multiplicateur 41 par un coefficient b, les sorties des multiplicateurs 40, 41 sont fournies en entrée d’un soustracteur 44 délivrant le signal v in2 en entrée du deuxième modulateur sigma-delta. Le deuxième modulateur sigma-delta est ici d’ordre 1. Il comporte un soustracteur 45, un bloc 47 multipliant le signal qui lui est respectivement fourni en entrée par le coefficient respectif k 4 , un intégrateur 48 et un quantificateur 49. La sortie Y 2 du deuxième modulateur sigma-delta est ajoutée à la sortie Y 1 du premier modulateur multipliée par la fonction de transfert z -1 et par le coefficient c ; le résultat de la somme est multiplié à deux reprises par la fonction de transfert (1- z -1 ) ; le signal résultant est sommé à Y 1 . z -1 dans le sommateur 55, qui délivre en sortie le signal Y. Le principe de fonctionnement est le suivant : le premier modulateur traite le signal d’entrée v in et délivre le signal numérique Y 1 : Y 1 (z)=a 1 .v in (z).FTS1(z)+Q 1 (z).FTB1(z) où v in (z) est le signal d’entrée, Q 1 (z) le bruit de quantification du quantificateur du premier modulateur, FTS1(z) la fonction de transfert du signal d’entrée et FTB1(z) la fonction de transfert du bruit. Ici FTS1(z) est égale, dans une approximation, à z -2 et FTB1(z) est égale, dans une approximation, à (1-z -1 ) 2 , les erreurs d’approximation étant fonction de k 1 , k 2 , k 3 . Le bruit de quantification du premier quantificateur 37 est extrait en faisant la différence entre le signal de sortie et le signal d’entrée dans le soustracteur 44. Les deux entrées du soustracteur 44 peuvent être pondérées différemment (par les coefficients a, b) pour compenser les coefficients à l’intérieur du premier modulateur de sorte à obtenir en sortie du soustracteur 44 un signal v in2 ne dépendant que du bruit de quantification du premier modulateur : v in2 (z)=a. Q 1 (z) Ce signal v in2 est ensuite numérisé par le deuxième codeur sigma delta, du premier ordre, qui délivre en sortie Y 2 , puis mis en forme pour reproduire la fonction de transfert du premier étage. Y 2 (Z)= Q 1 (Z) FTS2(z)+Q 2 (Z) FTB2(z) où Q 2 (z) le bruit de quantification du quantificateur du deuxième modulateur, FTS2(z) la fonction de transfert du signal d’entrée du deuxième modulateur (ici FTS2(z) ≈ z -1 ) et FTB2(z) la fonction de transfert du bruit (FTB2(z) ≈ (1-z -1 ). Enfin ce signal est soustrait de la sortie du premier étage pour annuler ce bruit de quantification. Le bruit de quantification résiduel dans le signal Y est alors celui du deuxième étage qui est généralement, comme dans le cas de la , au moins un modulateur du premier ordre dont le bruit en sortie se retrouve finalement mis en forme au moins au troisième ordre (la somme des ordres des 2 modulateurs). Ces architectures cascadées sont connues pour leur stabilité inconditionnelle. Y(z)=Y 1 (z).z -1 +Y 2 (z)*(1-z -1 ) 2 = a 1 .Vin(z).FTS1(z).FTS2(z)+Q 2 (z).FTB2(z).(1-z -1 ) 2 en supposant que a=1, k 5 =1 et c=0. Dans un mode de réalisation de l’invention utilisant un tel modulateur à architecture cascadée, une décorrélation du bruit du second modulateur sigma-delta est mise en œuvre entre les différentes voies de traitement Vi, i = 0 à N-1. Des solutions très simples peuvent être implémentées. Le signal de sortie du premier modulateur peut être injecté dans le second modulateur avec un poids différent dans chacune des voies. Par exemple, en remplaçant le coefficient a par (a+α) sur une ou plusieurs voies de traitement avec une valeur α propre à la voie concernée (α = α i sur la voie Vi et α = α j sur la voie Vj, i et j distincts entre 0 et N-1 et α i ≠ α j ), on différentie l’entrée du second modulateur sur la voie Vi par rapport à la voie Vj. Vin 2 ’(z)=a.Q 1 (z)+ α. a 1 .Vin(z).FTS1(z)+ α.Q 1 (z).FTB1(z) Cela revient donc à injecter dans le second modulateur une partie du signal et une partie du bruit du modulateur mis en forme, ce signal supplémentaire influençant alors le bruit de quantification du second modulateur. En prenant des valeurs différentes de α pour des voies de traitement Vi différentes, le bruit de chacun des modulateurs cascadés est différentié entre les voies. Ce signal supplémentaire injecté dans le deuxième étage mis en forme par la fonction de transfert global n’aura pas d’impact sur le SNR en sortie du modulateur. Le signal subissant les étages de mise en forme de bruit après le second modulateur (par (1-z -1 ) 2 dans notre exemple), son influence sera nulle sur la sortie. On peut même annuler son influence en sortie du deuxième modulateur par l’intermédiaire du coefficient c, en l’adaptant à la valeur de α. Toute modification du second modulateur différentiant le traitement entre les voies peut être mise en œuvre : par exemple en en modifiant le quantificateur comme vu précédemment, ou encore si le second modulateur est un modulateur du deuxième ordre (avec les coefficients k’ 1 , k’ 3 à la place des coefficients k 1 , k 3 dans des blocs du second modulateur similaires aux blocs 32,35 du premier modulateur), ou différentiant les voies par des valeurs distinctes de k’ 1 et/ou k’ 3 . Une autre solution consiste à injecter la sortie du premier modulateur dans le deuxième modulateur avec un retard variable (le même retard étant injecté aussi sur l’entrée du premier quantificateur injectée dans le deuxième modulateur ) et différent pour des voies différentes. On pourra apporter toutes sortes de modification à ce second modulateur de façon différente sur chacune des voies (ou entre au moins certaines des voies) pour garantir la décorrélation du bruit de quantification sans modifier la fonction de transfert du signal. Une autre possibilité avec ces structures cascadées est de faire varier la valeur des coefficients α dans le temps avec des variations qui sont différentes d’une voie à l’autre. L’exemple représenté en comporte deux modulateurs sigma-delta mais il peut y avoir un nombre supérieur de modulateurs sigma-delta en cascade, le r ème modulateur ayant en entrée le bruit du (r-1) ème modulateur de rang, r>1. Dans des modes de réalisation, certaines des différentes mises en œuvre de l’invention présentées ci-dessus sont combinées entre elles au sein d’un même système d’émission multivoies. Idéalement, l’invention est mise en œuvre de sorte qu’il n’existe pas deux voies de traitement où le bruit de quantification obtenu est identique. Dans des modes de réalisation, au moins deux des voies de traitement présentent des bruits de quantification différents entre elles. L’invention propose en outre, en référence à la , un procédé 100 de décorrélation du bruit de quantification dans un système d’émission multivoies, selon lequel : dans une étape 101, on traite un signal d’entrée sur une pluralité de voies de traitement parallèles Vi, i = 0 à N-1, chacune des dites voies étant couplées à un transducteur et comportant un bloc convertisseur comprenant un convertisseur CAN ou CNA et un modulateur sigma-delta, dans une étape 102, le fonctionnement du modulateur sigma-delta de la voie Vi est adapté par rapport au fonctionnement du modulateur sigma-delta de la voie Vj pour décorréler les bruits de quantification générés par les voies, de manière à ce que le deuxième terme de la fonction de transfert du modulateur sigma-delta pour la voie Vi soit distinct du deuxième terme de la fonction de transfert du modulateur sigma-delta pour la voie Vj, le premier terme de ladite fonction de transfert pour la voie Vi étant égal à celui pour la voie Vj. Pour ce faire, le procédé comprend l’une et/ou l’autre des différentes adaptations décrites ci-dessus en référence au système d’émission multivoies 10. L’invention a été décrite en outre ci-dessus dans le cadre de signaux radiofréquence, mais elle s’applique bien sûr tout aussi bien à des signaux autres, par exemple audiofréquence, ultrasons etc., l’antenne radiofréquence étant alors remplacée par un dispositif transducteur adapté au type de signaux manipulés. En outre, l’invention a été décrite plus précisément ci-dessus en référence à un système d’émission multivoies, mais elle s’applique similairement aux systèmes de réception multivoies ou d’émission/réception multivoies, où par rapport à ce qui précède, les convertisseurs DAC sont remplacés par les convertisseurs ADC dans les voies de traitement comportant également les modulateurs sigma-delta. Il en va de même pour le procédé de décorrélation du bruit selon l’invention L’invention s’applique bien entendu à d’autres types d’application que le beamforming. Système multivoies d’émission et/ou de réception (10) comprenant au moins N voies de traitement parallèles (V0, V1), N ≥2, couplées chacune à un transducteur (18) et comportant chacune un bloc convertisseur comprenant un convertisseur CAN ou CNA (14) et un modulateur sigma-delta (12), la fonction de transfert du modulateur sigma-delta (12) de chaque voie Vi, i = 1 à N, étant définie comme une somme de deux termes comprenant un premier terme IN(z).FTS(z) relatif au signal et un deuxième terme Q(z).FTB(z) relatif au bruit de quantification et s’énonçant ainsi : OUT(z) = IN(z).FTS(z) + Q(z).FTB(z), où OUT est le signal de sortie du modulateur sigma-delta, IN est le signal d’entrée du modulateur sigma-delta, FTS est la fonction de transfert du signal d’entrée, Q est le bruit de quantification et FTB est la fonction de transfert du bruit de quantification, la fonction de transfert du modulateur sigma-delta d’une voie Vi étant distincte de la fonction de transfert du modulateur sigma-delta d’une voie Vj, i et j entiers distincts compris entre 1 et N, pour décorréler entre eux les bruits de quantification de voies distinctes, ledit système multivoies (10) étant caractérisé en ce que les deuxièmes termes de la fonction de transfert du modulateur sigma-delta uniquement sont distincts, le premier terme de ladite fonction de transfert pour la voie Vi étant égal à celui pour la voie Vj. Système multivoies d’émission et/ou de réception (10) selon la revendication 1, dans lequel le modulateur sigma-delta (12) sur chacune des voies Vi, Vj (V0, V1) comprend un quantificateur 1 bit à hystérésis, et le cycle d’hystéresis est différent entre les voies Vi, Vj en amplitude et/ou temporellement. Système multivoies d’émission et/ou de réception (10) selon la revendication 1 ou 2, dans lequel le modulateur sigma-delta (12) sur chacune des voies Vi, Vj comprend un quantificateur multibit ; et la valeur du signal d’entrée correspondant à la commutation entre deux niveaux de quantification sur la voie Vi est fixée distincte de la valeur du signal d’entrée correspondant à la commutation entre ces deux mêmes niveaux de quantification sur la voie Vj. Système multivoies d’émission et/ou de réception (11) selon la revendication 3, comprenant sur chacune des voies Vi, Vj, au moins ledit modulateur sigma-delta (12) avec quantificateur multibit et un modulateur sigma-delta additionnel (11), la sortie de l’un desdits modulateurs étant fournie en entrée de l’autre desdits modulateurs, ledit autre modulateur sigma-delta sur la voie Vi étant identique à ledit autre modulateur sigma-delta sur la voie Vj. Système multivoies d’émission et/ou de réception (10) selon l’une des revendications précédentes, comprenant sur chacune des voies Vi, Vj, un modulateur sigma-delta (12’’) à architecture cascadée comprenant au moins deux étages, le premier étage comprenant un premier modulateur delta-sigma comprenant notamment un quantificateur et le deuxième étage comprenant au moins un deuxième modulateur sigma-delta ; le deuxième étage étant adapté pour recevoir en entrée la sortie du quantificateur du premier modulateur et l’entrée du quantificateur du premier modulateur, pour numériser, via le deuxième comparateur, un signal représentatif du bruit de quantification du premier modulateur et pour le mettre en forme ; la différence entre un signal proportionnel à la sortie du quantificateur du premier modulateur et un signal proportionnel à l’entrée du quantificateur du premier modulateur étant fournie en entrée du deuxième modulateur ; la sortie du deuxième étage étant ensuite soustraite à la sortie du premier modulateur pour délivrer un signal dépourvu d’au moins une partie du bruit de quantification du premier étage dans lequel le deuxième étage de la voie Vi est différent du deuxième étage sur la voie Vj de manière de manière à différentier entre eux les bruits de quantification du deuxième modulateur des voies Vi, Vj. Système multivoies d’émission et/ou de réception (10) selon la revendication 5, dans lequel le deuxième étage comporte des multiplieurs, chaque multiplieur multipliant son entrée par un coefficient associé respectif, dans lequel, en considérant au moins un desdits multiplieurs, le coefficient qui lui est associé sur la voie Vi est de valeur différente de celui sur la voie Vj. Système multivoies d’émission et/ou de réception (10) selon la revendication 5 ou 6, dans lequel un bloc retardateur est disposé dans le deuxième étage, entre la sortie du premier modulateur et l’entrée du deuxième modulateur, adapté pour appliquer un retard au signal issu de ladite sortie, le retard sur la voie Vi étant fixé à une valeur différente de celle du retard sur la voie Vj. Procédé de décorrélation des bruits de quantification dans un système multivoies d’émission et/ou de réception (10) comprenant au moins N voies de traitement parallèles, N ≥2, couplées chacune à un transducteur (18) et comportant chacune un bloc convertisseur comprenant un convertisseur CAN ou CNA (14) et un modulateur sigma-delta (12), la fonction de transfert du modulateur sigma-delta (12) de chaque voie Vi, i = 1 à N, étant définie comme une somme de deux termes comprenant un premier terme IN(z).FTS(z) relatif au signal et un deuxième terme Q(z).FTB(z) relatif au bruit de quantification et s’énonçant ainsi : OUT(z) = IN(z).FTS(z) + Q(z).FTB(z), où OUT est le signal de sortie du modulateur sigma-delta, IN est le signal d’entrée du modulateur sigma-delta, FTS est la fonction de transfert du signal d’entrée, Q est le bruit de quantification et FTB est la fonction de transfert du bruit de quantification, selon lequel le fonctionnement du modulateur sigma-delta de la voie Vi est adapté par rapport au fonctionnement du modulateur sigma-delta de la voie Vj pour décorréler les bruits de quantification générés par les voies, la fonction de transfert du modulateur sigma-delta d’une voie Vi étant distincte de la fonction de transfert du modulateur sigma-delta d’une voie Vj, i et j entiers distincts compris entre 1 et N, pour décorréler entre eux les bruits de quantification de voies distinctes, ledit procédé étant caractérisé en ce que les deuxièmes termes de la fonction de transfert du modulateur sigma-delta uniquement sont distincts, le premier terme de ladite fonction de transfert pour la voie Vi étant égal à celui pour la voie Vj. Procédé de décorrélation des bruits de quantification selon la revendication 8, selon lequel le modulateur sigma-delta (12) sur chacune des voies Vi, Vj comprend un quantificateur 1 bit à hystérésis, et le cycle d’hystéresis est différent entre les voies Vi, Vj en amplitude et/ou temporellement. Procédé selon l’une des revendications 8 ou 9, selon lequel le modulateur sigma-delta (12) sur chacune des voies Vi, Vj comprend un quantificateur multibit ; et la valeur du signal d’entrée correspondant à la commutation entre deux niveaux de quantification sur la voie Vi est fixée distincte de la valeur du signal d’entrée correspondant à la commutation entre ces deux mêmes niveaux de quantification sur la voie Vj.