Brevet FR3131441A1 — publié le 20230630

ENSEMBLE COMPRENANT AU MOINS DEUX MÉMOIRE S RÉSISTIVE S NON-VOLATILE S ET UN SELECTEUR , MATRICE ET PROCÉDÉ DE FABRICATION ASSOCIÉ S Un aspect de l’invention concerne un ensemble (1a) de mémoires résistives non volatiles associée à un sélecteur comprenant : une couche sélectrice (11) et une électrode supérieure (12) ; un premier empilement mémoire (20), comprenant une première couche active (21), s’étendant contre une partie d’une surface latérale (121) de l'électrode supérieure (12) ; un deuxième empilement mémoire (30), comprenant une deuxième couche active (31), s'étendant contre une autre partie de la surface latérale (122) de l'électrode supérieure (12) ; l’électrode supérieure (12) étant commune aux premier et deuxième empilements mémoire (20, 30). Figure à publier avec l’abrégé : Figure 1 ENSEMBLE COMPRENANT AU MOINS DEUX MÉMOIRES RÉSISTIVES NON-VOLATILES ET UN SÉLECTEUR, MATRICE ET PROCÉDÉS DE FABRICATION ASSOCIÉS DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui des mémoires résistives non-volatiles. Il concerne également la fabrication de telles mémoires. ARRIÈRE-PLAN TECHNOLOGIQUE DE L’INVENTION L’invention s’insère dans le développement de matrices de mémoires dites « crossbar » en anglais, dans lesquelles une pluralité de points mémoire sont chacun situés au croisement entre une ligne conductrice et une colonne conductrice. Chaque point mémoire est alors adressé, par exemple par l’application d’une tension entre la ligne conductrice et la colonne conductrice auxquelles il est connecté. L’invention concerne plus particulièrement des points mémoire comprenant une mémoire résistive, c’est à dire une mémoire dans laquelle l’information est stockée sous la forme d’une valeur de résistance électrique. Une mémoire résistive peut être de différents types, selon les phénomènes mis en œuvre pour écrire, stocker et lire l’information. Les mémoires résistives sont typiquement réalisées dans des couches situées au-dessus d’un substrat (par exemple un substrat en Silicium) sur lequel est réalisée la matrice. On parle alors de composants appartenant au BEOL pour « Back-End-Of-Line » en anglais (fabriqués lors des étapes finales de fabrication), contrairement aux composants appartenant au FEOL pour « Front-End-Of-Line » (FEOL) en anglais. Les composants appartement au BEOL sont par exemple intégrés entre les niveaux métalliques d'interconnexion. Les composants FEOL sont fabriqués à la surface du substrat (diodes et transistors CMOS par exemple). Par exemple, une mémoire dite « à changement de phase » ou PCRAM pour « Phase Change Random Access Memory » en anglais met en œuvre le fort contraste de propriétés électroniques entre une phase amorphe et une phase cristalline d’un matériau. Une mémoire dite « à pont conducteur » ou CBRAM pour « Conductive Bridge RAM » en anglais, met en œuvre la formation/dissolution d’un filament conducteur dans un électrolyte solide suite à une diffusion d’ions provenant d’une électrode active. Une mémoire dite « à claquage réversible d’oxyde » ou OxRAM pour « Oxide RAM » en anglais, met en œuvre le claquage réversible d’un matériau diélectrique en fonction d’une tension électrique appliquée à ce matériau. Une mémoire dite magnétique ou MRAM pour « Magnetic RAM » en anglais, met en œuvre l’aimantation relative entre une couche magnétique de référence et une couche magnétique programmable. L’utilisation des mémoires résistives se révèle une solution prometteuse pour l’augmenter la densité des matrices de mémoires. Elles s’insèrent également dans le développement de nouvelles applications telles que le calcul dit « neuromorphique » ou le développement d’une nouvelle classe de mémoires appelée « Storage Class Memory » en anglais. Cependant, les mémoires résistives peuvent présenter différents inconvénients. Dans une matrice de points mémoire, une pluralité de mémoires résistives sont connectées à une même ligne ou une même colonne. L’application d’une tension d’adressage aux bornes d’une de ces mémoires (par exemple pour la lire) crée toutefois un courant de fuite non-négligeable au niveau des autres mémoires de la même ligne, et de la même colonne. Ce courant de fuite dégrade les capacités de lecture et/ou d’écriture de l’information au niveau d’une des mémoires. Afin de résoudre ce problème, il est connu d’ajouter des dispositifs de sélection, appelé « sélecteurs », relié chacun en série avec chaque mémoire (agencement de type « 1S1R »). L’activation d’un seul sélecteur parmi la pluralité des sélecteurs permet ainsi de sélectionner une seule mémoire, tandis que les autres sélecteurs, bloqués, suppriment ou réduisent les courants de fuites des autres mémoires. Un type de sélecteur cointégrable dans le « back-end », appelé sélecteur « cointégrable » ou sélecteur « back end » dans la suite, offre une facilité de cointégration avec la mémoire, en série avec celle-ci, ses dimensions pouvant être ajustées aux dimensions de la mémoire résistive. En effet, l’état passant d’un sélecteur « back-end » est suffisamment conducteur et permet de réduire ses dimensions au même niveau que celles de la mémoire avec laquelle il peut être connecté en série. Par ailleurs, un sélecteur « back-end » peut être formé de couches déposées sur ou sous un couche mémoire, et gravées en bloc, en même temps que la couche mémoire. Il existe plusieurs types de sélecteurs back-end. Il existe plusieurs types de sélecteurs back-end dont une liste non exhaustive regroupe les types suivants : Un sélecteur ovonique à seuil ou OTS pour « Ovonic Threshold Switching » en anglais, met en œuvre une propriété caractéristique de certains matériaux chalcogénures ; Il s’agit du passage, sous l'effet d'un champ électrique, d'un état résistif à un état conducteur métastable ; L’état conducteur métastable peut être maintenu aussi longtemps qu’un courant de maintien circule dans le sélecteur OTS ; En dehors de quoi, le sélecteur OTS retrouve l’état résistif (état bloqué) ; Un sélecteur à pont conducteur instable ou TS pour « Threshold Switch » en anglais, met en œuvre la formation d’un filament métallique métastable par la diffusion, sous l'effet d'un champ électrique, d'une électrode active dans un électrolyte ; Lorsque le champ n'est plus appliqué, le filament métallique métastable se dissout ; Un sélecteur à conduction électronique et ionique ou MIEC pour « Mixed ion-electronic conduction » en anglais, met en œuvre la mobilité d’ions métalliques permettant la création d'un courant électrique sous l'effet d'un champ électrique ; Un sélecteur à transition métal-isolant met en œuvre un matériau à forte corrélation électronique nécessitant l’application d’un champ électrique dépassant un champ seuil pour créer un courant électrique, le champ seuil étant fonction de la répulsion coulombienne forçant la localisation des électrons libres dudit matériau ; Un sélecteur à barrière Schottky ou barrière tunnel mettant en œuvre une forte non-linéarité dans sa caractéristique courant-tension. Un point mémoire comprenant un sélecteur « back-end » offre un encombrement réduit et sa fabrication est commode (il peut être gravé en même temps que la partie mémoire résistive du point mémoire). Toutefois, la bonne fonctionnalité de l’ensemble repose sur une faible variabilité des propriétés électriques de son sélecteur et de sa mémoire. Dans ce contexte, il est connu de mettre en œuvre un transistor ou une diode de sélection à la place d’un sélecteur « back-end », (en effet, les transistors ou les diodes de sélection permettent de réaliser la même fonction qu’un sélecteur cointégrable dans le back-end), et de mettre en œuvre un agencement de type « 1TnR » où n est le nombre de mémoires partagées par un même transistor. Comme plusieurs mémoires partagent le même « sélecteur » (plus précisément, le même transistor), le problème de variabilité des caractéristiques individuelles, d’un sélecteur à l’autre, est en partie résolu (en tout cas à l’échelle du groupe de n mémoires en question). Mais l’utilisation d’un transistor comme sélecteur augmente nettement l’encombrement de l’ensemble. Il existe donc un besoin de fournir un ensemble comprenant au moins une mémoire résistive associée à un sélecteur de type « back-end », qui soit peu encombrant, commode à fabriquer, et dans lequel le problème de variabilité mentionné ci-dessus soit au moins partiellement résolu. L’invention concerne un ensemble comprenant au moins deux mémoires résistives non volatiles disposées électriquement en parallèle entre elles et étant chacune électriquement connectées en série à une couche sélectrice commune, l’ensemble comprenant : un empilement sélecteur, comprenant : une couche sélectrice qui s'étend parallèlement à un plan donné ; une électrode supérieure de sélecteur s'étendant sur la couche sélectrice, l'électrode supérieure étant délimitée latéralement par une surface latérale ; un premier empilement mémoire, qui s’étend de manière oblique ou perpendiculaire par rapport audit plan, comprenant une première couche active, une partie au moins de la première couche active s’étendant contre une partie de la surface latérale de l'électrode supérieure de sélecteur ; un deuxième empilement mémoire, qui s’étend de manière oblique ou perpendiculaire par rapport audit plan, comprenant une deuxième couche active, une partie au moins de la deuxième couche active s'étendant contre une autre partie de la surface latérale de l'électrode supérieure de sélecteur ; les premier et deuxième empilements mémoire étant disjoints, sans contact électrique direct entre eux ; un premier contact électrique, la première couche active étant connectée électriquement entre, le premier contact électrique d’une part, et, l’électrode supérieure de sélecteur d’autre part ; un deuxième contact électrique, la deuxième couche active étant connectée électriquement entre, le deuxième contact électrique d’une part, et, l’électrode supérieure de sélecteur d’autre part ; l’électrode supérieure de sélecteur étant commune aux premier et deuxième empilements mémoire tandis que les premier et deuxième contacts sont isolés électriquement l’un de l’autre, sans contact électrique direct entre eux. Les premier et deuxième empilements mémoires, adressables indépendamment l’un de l’autre, permettent de stocker de manière distincte une information de manière non volatile. Chaque information peut être encodée sous la forme d’une valeur de résistance dans les première et deuxième couches actives. Comme expliqué en détail en référence aux figures, l’orientation oblique par rapport au plan en question, ou même perpendiculaire à ce plan, d’une partie au moins des première et deuxième couches actives, combinée à l’utilisation d’une même couche sélectrice commune, horizontale, permet d’étendre la couche sélectrice tout en maintenant un encombrement réduit, et conduit ainsi à une variabilité réduite (meilleure reproductibilité/prédictibilité) des caractéristiques électriques de ce dispositif mémoire. La partie de la première couche active, qui s’étend contre la partie en question de la surface latérale de l'électrode supérieure de sélecteur, peut s’étendre directement contre cette surface latérale (i.e. : sans couche intermédiaire), ou s’étendre contre cette surface latérale par l’intermédiaire d’une couche annexe intercalée entre les deux. Quoiqu’il en soit, cette partie de la première couche active s’étend en vis-à-vis de cette partie de la surface latérale de l'électrode supérieure de sélecteur, par exemple parallèlement à celle-ci. Il en est de même pour la partie de la deuxième couche active, qui s’étend contre l’autre partie de la surface latérale de l'électrode supérieure de sélecteur. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, l’ensemble selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : la couche sélectrice est délimitée latéralement par une surface latérale située, par exemple, dans le prolongement de la surface latérale de l’électrode supérieure de sélecteur ; la couche sélectrice est située entre l’électrode supérieure de sélecteur et un via inférieur conducteur qui est situé sous la couche sélectrice ; le via inférieur a une section inférieure à la section de la couche sélectrice et étant entouré par un matériau diélectrique qui s’étend sous la couche sélectrice ; le via inférieur est délimité latéralement par une surface latérale ; le premier empilement mémoire est délimité par une surface latérale externe, qui est la surface latérale la plus externe de cet empilement, la plus éloignée de la couche sélectrice ; une partie de la surface latérale du via inférieur, qui est située du côté du premier empilement mémoire, et la surface latérale externe du premier empilement mémoire sont toutes deux situées sous le premier contact électrique (en projection sur le plan horizontale en question, elles ne débordent pas latéralement, par rapport à ce contact supérieur) ; une partie de la surface latérale du via inférieur, qui est située du côté du premier empilement mémoire, et la surface latérale externe du premier empilement mémoire sont toutes deux situées sous le premier contact électrique, en alignement avec celui-ci ; la ou les couches actives, qui s’étendent en partie au moins contre ladite partie ou ladite autre partie de la surface latérale de l’électrode supérieure du sélecteur, sont en contact avec cette surface latérale, directement, ou par l’intermédiaire d’une couche électriquement conductrice ; l’ensemble comprend en outre un espaceur électriquement isolant, qui s’étend au moins contre la surface latérale de la couche sélectrice, une partie de la première couche active étant séparée de la surface latérale de la couche sélectrice par cet espaceur ; l‘espaceur s’étend en outre contre la surface latérale de l’électrode supérieure de sélecteur, entre une partie de la première couche active et la surface latérale de l’électrode supérieure de sélecteur ; la première couche active comprend une portion qui s’étend parallèlement audit plan en venant recouvrir une partie de l’électrode supérieure de sélecteur, et qui est en contact avec une surface supérieure de l’électrode supérieure de sélecteur ; l’ensemble comprend au moins un empilement sélecteur additionnel, situé au-dessus et au droit (à la verticale) de l’empilement sélecteur, séparé de l’empilement sélecteur par une couche isolante ; l’empilement sélecteur additionnel comprend : sur ladite couche isolante, une électrode de sélecteur additionnelle, délimitée latéralement par une surface latérale dite additionnelle ; et sur l’électrode de sélecteur additionnelle, une couche sélectrice additionnelle ; la première couche active s’étend en outre contre une partie de la surface latérale additionnelle de l'électrode supérieure de sélecteur additionnelle ; la deuxième couche active s'étend contre une autre partie de la surface latérale additionnelle de l'électrode de sélecteur additionnelle ; l’ensemble comprend en outre un via supérieur, situé au-dessus de la couche sélectrice additionnelle et relié électriquement à la couche sélectrice additionnelle ; le via supérieur a une section inférieure à la section de la couche sélectrice additionnelle et est entouré d’un espaceur isolant additionnel qui s’étend également sur une portion de la couche sélectrice additionnelle. L’invention concerne en outre une matrice de mémoires résistives non-volatiles comprenant une pluralité d’ensembles selon l’invention, dans laquelle, pour chaque ensemble : l'empilement sélecteur de l’ensemble considéré est relié électriquement à une ligne d’adressage de la matrice, les premier et deuxième contacts électriques de l’ensemble sont reliés électriquement, respectivement, à deux colonnes d’adressage distinctes de la matrice, ou forment respectivement deux colonnes d’adressage distinctes de la matrice. Pour au moins deux desdits ensembles voisins l’un de l’autre, la couche sélectrice de l’un des deux ensembles et la couche sélectrice de l’autre ensemble peuvent former ensemble une même couche sélectrice globale commune aux deux ensembles, d’un seul tenant, et dans laquelle un même via inférieur, commun aux deux ensembles, est relié électriquement à une face inférieure de la couche sélectrice globale. L’invention concerne également un procédé de fabrication d’un ensemble comprenant au moins deux mémoires résistives non volatiles associées à un sélecteur, comprenant : la formation d’un empilement sélecteur comprenant : le dépôt d’une couche sélectrice s'étendant parallèlement à un plan ; et le dépôt d’une électrode supérieure de sélecteur s'étendant sur la couche sélectrice, l'électrode supérieure étant délimitée latéralement par une surface latérale ; la formation d’un premier empilement mémoire et d’un deuxième empilement mémoire comprenant : le dépôt conforme d’une couche active globale sur l’empilement sélecteur, une première partie au moins de la couche active globale s’étendant contre une partie de la surface latérale de l'électrode supérieure de sélecteur et une deuxième partie au moins de la couche active globale s'étendant contre une autre partie de la surface latérale de l'électrode supérieure de sélecteur ; la séparation de la couche active globale en au moins une première couche active et une deuxième couche active disjointes, une partie au moins de la première couche active s’étendant de manière oblique, ou même perpendiculaire par rapport audit plan , et contre la partie de la surface latérale de l'électrode supérieure de sélecteur ; et une deuxième partie au moins de la deuxième couche active s'étendant de manière oblique, ou même perpendiculaire par rapport audit plan, et contre l’autre partie de la surface latérale de l'électrode supérieure de sélecteur ; l’électrode supérieure de sélecteur étant commune aux premier et deuxième empilements mémoire ; la formation d’un premier contact électrique et d’un deuxième contact électrique, isolés électriquement l’un de l’autre, la première couche active étant connectée électriquement entre, le premier contact électrique d’une part, et, l’électrode supérieure de sélecteur d’autre part, la deuxième couche active étant connectée électriquement entre, le deuxième contact électrique d’une part, et, l’électrode supérieure de sélecteur d’autre part. Les caractéristiques optionnelles, présentées plus haut en termes de dispositif (pour l’ensemble décrit ci-dessus), peuvent aussi s’appliquer au procédé qui vient d’être présenté. L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. BRÈVE DESCRIPTION DES FIGURES Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. Sauf précision contraire, un même élément apparaissant sur des figures différentes est repéré par le même signe de référence. représente schématiquement un premier mode de réalisation d’un ensemble comprenant au moins deux mémoires résistives non volatiles associées à un sélecteur selon l’invention. représente schématiquement un mode de réalisation d’une matrice d’ensembles de ce type. représente schématiquement un deuxième mode de réalisation de l’ensemble selon l’invention. représente schématiquement un troisième mode de réalisation de l’ensemble selon l’invention. représente schématiquement un quatrième mode de l’ensemble selon l’invention. et représentent schématiquement, selon une coupe et une vue de dessus, une première étape d’un procédé de fabrication de l’ensemble selon l’invention. et représentent schématiquement, selon une coupe et une vue de dessus, une deuxième étape du procédé de fabrication de l’ensemble selon l’invention. et représentent schématiquement, selon une coupe et une vue de dessus, une troisième étape du procédé de fabrication de l’ensemble selon l’invention. et représentent schématiquement, selon une coupe et une vue de dessus, une quatrième étape du procédé de fabrication de l’ensemble selon l’invention. et représentent schématiquement, selon une coupe et une vue de dessus, une cinquième étape du procédé de fabrication de l’ensemble selon l’invention. et représentent schématiquement, selon une coupe et une vue de dessus, une sixième étape du procédé de fabrication de l’ensemble selon l’invention. Ensemble (1a ; 1b ; 1c ; 1d) comprenant au moins deux mémoires résistives non volatiles disposées électriquement en parallèle entre elles et étant chacune électriquement connectées en série à une couche sélectrice commune, l’ensemble comprenant : un empilement sélecteur (10), comprenant : une couche sélectrice (11) qui s'étend parallèlement à un plan (P) donné ; une électrode supérieure de sélecteur (12) s'étendant sur la couche sélectrice (11), l'électrode supérieure étant délimitée latéralement par une surface latérale (121, 122) ; un premier empilement mémoire (20), qui s’étend de manière oblique ou perpendiculaire par rapport audit plan (P), comprenant une première couche active (21), une partie au moins de la première couche active (21) s’étendant contre une partie de la surface latérale (121) de l'électrode supérieure de sélecteur (12) ; un deuxième empilement mémoire (30), qui s’étend de manière oblique ou perpendiculaire par rapport audit plan (P), comprenant une deuxième couche active (31), une partie au moins de la deuxième couche active (31) s'étendant contre une autre partie de la surface latérale (122) de l'électrode supérieure de sélecteur (12) ; les premier et deuxième empilements mémoire (20, 30) étant disjoints, sans contact électrique direct entre eux ; un premier contact électrique (50), la première couche active (21) étant connectée électriquement entre, le premier contact électrique (50) d’une part, et, l’électrode supérieure de sélecteur (12) d’autre part ; un deuxième contact électrique (60), la deuxième couche active (31) étant connectée électriquement entre, le deuxième contact électrique (60) d’une part, et, l’électrode supérieure de sélecteur (12) d’autre part ; l’électrode supérieure de sélecteur (12) étant commune aux premier et deuxième empilements mémoire (20, 30) tandis que les premier et deuxième contacts (50, 60) sont isolés électriquement l’un de l’autre, sans contact électrique direct entre eux. Ensemble (1a ; 1b ; 1c ; 1d) selon la revendication précédente, dans lequel la couche sélectrice (11) est délimitée latéralement par une surface latérale (111, 112) située, par exemple, dans le prolongement de la surface latérale (121, 122) de l’électrode supérieure de sélecteur (12). Ensemble (1a ; 1b ; 1c ; 1d) selon l’une des revendications précédentes, dans lequel : la couche sélectrice (11) est située entre l’électrode supérieure de sélecteur (12) et un via inférieur (40) conducteur qui est situé sous la couche sélectrice (11) ; le via inférieur (40) ayant une section inférieure à la section de la couche sélectrice (11) et étant entouré par un matériau diélectrique qui s’étend sous la couche sélectrice (11). Ensemble (1a ; 1b ; 1c ; 1d) selon la revendication précédente, dans lequel : le via inférieur (40) est délimité latéralement par une surface latérale (41, 42), le premier empilement mémoire (20) est délimité par une surface latérale externe (201), qui est la surface latérale la plus externe de cet empilement (20), la plus éloignée de la couche sélectrice (11), et dans lequel une partie de la surface latérale (41) du via inférieur (40), qui est située du côté du premier empilement mémoire (20), et la surface latérale externe (201) du premier empilement mémoire (20) sont toutes deux situées sous le premier contact électrique (50). Ensemble (1a ; 1c ; 1d) selon l’une des revendications précédentes, dans lequel la ou les couches actives (21, 31), qui s’étendent en partie au moins contre ladite partie ou ladite autre partie de la surface latérale (121, 122) de l’électrode supérieure du sélecteur (12), sont en contact avec cette surface latérale (121, 122), directement, ou par l’intermédiaire d’une couche électriquement conductrice. Ensemble (1b) selon la revendication 2 ou selon la revendication 3 ou 4 prise dans la dépendance de la revendication 2, comprenant en outre un espaceur (72) électriquement isolant, qui s’étend au moins contre la surface latérale (111, 112) de la couche sélectrice (11), une partie de la première couche active (21) étant séparée de la surface latérale (111) de la couche sélectrice (11) par cet espaceur (72). Ensemble (1b) selon la revendication précédente, dans lequel : l‘espaceur (72) s’étend en outre contre la surface latérale (121, 122) de l’électrode supérieure de sélecteur (12), entre une partie de la première couche active (21) et la surface latérale (121) de l’électrode supérieure de sélecteur (12) ; la première couche active (21) comprend une portion qui s’étend parallèlement audit plan (P) en venant recouvrir une partie de l’électrode supérieure de sélecteur (12), et qui est en contact avec une surface supérieure de l’électrode supérieure de sélecteur (12). Ensemble (1d) selon l’une des revendications précédentes, comprenant au moins un empilement sélecteur additionnel (10’), situé au-dessus et au droit de l’empilement sélecteur (10), séparé de l’empilement sélecteur (10) par une couche isolante (71). Ensemble (1d) selon la revendication précédente, dans lequel l’empilement sélecteur additionnel (10’) comprend : sur ladite couche isolante (71), une électrode de sélecteur additionnelle (12’), délimitée latéralement par une surface latérale dite additionnelle (121’, 122’) ; et sur l’électrode de sélecteur additionnelle (12’), une couche sélectrice additionnelle (11’), la première couche active (21) s’étend en outre contre une partie de la surface latérale additionnelle (121’) de l'électrode supérieure de sélecteur additionnelle (12’) ; la deuxième couche active (31) s'étend contre une autre partie de la surface latérale additionnelle (122’) de l'électrode de sélecteur additionnelle (12’), l’ensemble (1d) comprend en outre un via supérieur (40’), situé au-dessus de la couche sélectrice additionnelle (11’) et relié électriquement à la couche sélectrice additionnelle (11’). Ensemble (1d) selon la revendication précédente, dans lequel le via supérieur (40’) a une section inférieure à la section de la couche sélectrice additionnelle (11’) et est entouré d’un espaceur isolant additionnel (73) qui s’étend également sur une portion de la couche sélectrice additionnelle (11’). Matrice (3) de mémoires résistives non-volatiles comprenant une pluralité d’ensembles (1, 1’) selon l’une des revendications précédentes, dans laquelle, pour chaque ensemble (1, 1’) : l'empilement sélecteur (10) de l’ensemble considéré est relié électriquement à une ligne d’adressage (81a) de la matrice, les premier et deuxième contacts électriques (50, 60) de l’ensemble sont reliés électriquement, respectivement, à deux colonnes d’adressage (82a, 82b, 82c, 82d) distinctes de la matrice, ou forment respectivement deux colonnes d’adressage distinctes de la matrice. Matrice (3) selon la revendication précédente, dans laquelle, pour au moins deux desdits ensembles (1c) voisins l’un de l’autre, la couche sélectrice de l’un des deux ensembles et la couche sélectrice de l’autre ensemble forment ensemble une même couche sélectrice globale (11) commune aux deux ensembles, d’un seul tenant, et dans laquelle un même via inférieur (40), commun aux deux ensembles, est relié électriquement à une face inférieure de la couche sélectrice globale (11). Procédé de fabrication d’un ensemble (1a ; 1b ; 1c ; 1d) comprenant au moins deux mémoires résistives non volatiles associées à un sélecteur, comprenant : la formation d’un empilement sélecteur (10) comprenant : le dépôt d’une couche sélectrice (11) s'étendant parallèlement à un plan (P) ; et le dépôt d’une électrode supérieure de sélecteur (12) s'étendant sur la couche sélectrice (11), l'électrode supérieure étant délimitée latéralement par une surface latérale (121, 122) ; la formation d’un premier empilement mémoire (20) et d’un deuxième empilement mémoire (30) comprenant : le dépôt conforme d’une couche active globale sur l’empilement sélecteur, une première partie au moins de la couche active globale s’étendant contre une partie de la surface latérale (121) de l'électrode supérieure de sélecteur (12) et une deuxième partie au moins de la couche active globale s'étendant contre une autre partie de la surface latérale (122) de l'électrode supérieure de sélecteur (12) ; la séparation de la couche active globale en au moins une première couche active (21) et une deuxième couche active (31) disjointes, une partie au moins de la première couche active (21) s’étendant de manière oblique, ou même perpendiculaire par rapport audit plan (P), et contre la partie de la surface latérale (121) de l'électrode supérieure de sélecteur (12) ; et une deuxième partie au moins de la deuxième couche active (31) s'étendant de manière oblique, ou même perpendiculaire par rapport audit plan (P), et contre l’autre partie de la surface latérale (122) de l'électrode supérieure de sélecteur (12) ; l’électrode supérieure de sélecteur (12) étant commune aux premier et deuxième empilements mémoire (20, 30) la formation d’un premier contact électrique (50) et d’un deuxième contact électrique (60), isolés électriquement l’un de l’autre, la première couche active (21) étant connectée électriquement entre, le premier contact électrique (50) d’une part, et, l’électrode supérieure de sélecteur (12) d’autre part, la deuxième couche active (22) étant connectée électriquement entre, le deuxième contact électrique (60) d’une part, et, l’électrode supérieure de sélecteur (12) d’autre part.