Brevet FR3130449A1 — publié le 20230616

Titre : Dispositif de pilotage de transistors et procédé de pilotage L’invention porte sur un dispositif de pilotage de transistors (1) FDSOI comprenant : - Une pluralité de premiers caissons (21, 21a, 21b, 21c, 21d, 21e, 21f, 21g, 21h) présentant un premier type de conductivité (P), chaque premier caisson (21) étant associé à un groupe de transistors (20), - Au moins un deuxième caisson (22, 22a, 22b, 22c, 22d) présentant un deuxième type de conductivité (N), formé sous et autour des premiers caissons (21), - Un circuit de polarisation configuré pour appliquer au moins une première tension de polarisation V1 aux premiers caissons (21), et au moins une deuxième tension de polarisation V2 à au moins un deuxième caisson (22), Avantageusement, tous les transistors (20) présentent le deuxième type de conductivité (N). L’invention porte également sur un procédé de pilotage du dispositif précédent. Figure pour l’abrégé : Fig.1 Dispositif de pilotage de transistors et procédé de pilotage La présente invention concerne, en général, un dispositif de pilotage comprenant une pluralité de transistors présentant un même type de conductivité, et plus particulièrement, des transistors du même type sur un substrat de type semiconducteur sur isolant totalement déplété. La présente invention concerne également un procédé de pilotage de ce dispositif de pilotage de transistors. Une application avantageuse de ce dispositif de pilotage de transistors concerne les circuits à mémoires résistives de type RRAM (acronyme anglais de «Resistive Random Access Memories » signifiant « mémoires résistives à accès aléatoire »). ETAT DE LA TECHNIQUE Les mémoires résistives, en particulier les mémoires résistives de type OxRAM (acronyme anglais de « Oxide-Based Random Access Memories » signifiant « mémoires à accès aléatoire à base d'oxyde ») sont actuellement développées pour les applications non-volatiles, dans le but de remplacer les mémoires de type Flash. Elles présentent notamment pour avantage d’être intégrables avec le procédé de fin de ligne BEOL (acronyme anglais de « Back-End Of Line ») de la technologie CMOS (acronyme anglais de « Complementary Metal-Oxide-Semiconductor » signifiant technologie à base de transistors « Métal-Oxyde-Semiconducteur complémentaires »). Les mémoires résistives comprennent typiquement une multitude de cellules mémoire agencées sous forme de matrice. Dans une configuration dite « 1T1R », chaque cellule mémoire (appelée également point mémoire) comprend un élément mémoire résistif (« 1R ») associé à un transistor de sélection (« 1T »). L’élément mémoire résistif peut commuter de manière réversible entre deux états de résistance, qui correspondent à des valeurs logiques « 0 » et « 1 » utilisées pour coder un bit d’information. L’information est écrite dans la cellule mémoire en basculant l’élément mémoire résistif d’un état fortement résistif (ou « HRS », pour « High Resistance State » en anglais) à un état faiblement résistif (« LRS », pour « Low Resistance State »). À l’inverse, pour effacer l’information de la cellule mémoire, l’élément mémoire résistif est basculé de l’état faiblement résistif vers l’état fortement résistif. Dans certains cas, plus de deux états de résistance peuvent être générés, ce qui permet de stocker plusieurs bits d’information dans une même cellule mémoire. On parle alors de cellules multi-niveaux MLC (acronyme anglais de « Multi Level Cells »). L’écriture et l’effacement de ces cellules multiniveaux MLC peuvent être réalisés en contrôlant finement, de manière analogique, la tension appliquée aux différentes connexions de la cellule mémoire. Ces connexions sont dénommées de façon connue « bitline » BL (connexion à l’élément résistif), « sourceline » SL (connexion à la source du transistor de sélection), « wordline » WL (connexion à la grille du transistor de sélection). D’autres solutions d’écriture et d’effacement connues consistent à faire varier la durée des opérations de passage dites SET/RESET (passage de HRS vers LRS/ passage de LRS vers HRS, respectivement), typiquement en ajustant la largeur des pulses en tension appliqués. Cette gestion « analogique » de l’écriture et de l’effacement nécessite néanmoins des nouveaux circuits de génération ou de régulation des tensions et courants analogiques et/ou une forte modification des circuits existants. Par ailleurs, la taille d’une cellule mémoire 1T1R est principalement dictée par la surface du substrat occupée par le transistor de sélection, plutôt que par les dimensions de l’élément mémoire, ce dernier étant situé au niveau de la métallisation (BEOL). Pour augmenter la densité des mémoires résistives, il est donc nécessaire de réduire la surface occupée par le transistor de sélection de chaque cellule mémoire. Cette réduction s’effectue typiquement au détriment du courant que le transistor de sélection est capable de délivrer. La fenêtre de programmation de la cellule mémoire est dès lors réduite. Une solution consiste à appliquer une polarisation en face arrière du transistor (technique appelée BB pour « back-biasing » en anglais), qui permet de moduler dynamiquement la tension de seuil du transistor et donc sa capacité à fournir du courant. Une polarisation arrière directe (ou FBB, pour « Forward Back-Bias » en anglais) du transistor de sélection permet généralement de diminuer la tension de seuil et d’augmenter le courant passant, par exemple lors d’une opération d’écriture des cellules mémoire. Une polarisation arrière inverse (ou RBB, pour « Reverse Back-Bias » en anglais) du transistor de sélection permet typiquement de limiter les fuites de courant, par exemple lors d’une opération de lecture des cellules mémoire. Différentes architectures mettant en œuvre une polarisation BB ont été développées. Le document « Truly Innovative 28nm FDSOI Technology for Automotive Micro-Controller Applications embedding 16MB Phase Change Memory, F. Arnaud et al, IEDM18-424 (2018) » décrit une architecture de cellules mémoire à base de transistors complémentaires sur un substrat de type silicium sur isolant totalement déplété FDSOI (acronyme de « Fully Depleted Silicon On Insulator »). La mise en œuvre de la polarisation BB reste limitée et en partie inefficace dans ce type d’architecture. Les cellules mémoire présentent en particulier des performances inhomogènes avec ce type d’architecture. Il existe donc un besoin consistant à augmenter le courant passant tout en limitant les fuites de courant, de façon homogène pour l’ensemble des cellules mémoire, et permettre ainsi une programmation MLC et/ou une réduction de la taille des cellules mémoire. Un objectif de la présente invention est de répondre à ce besoin, et de pallier au moins en partie les inconvénients mentionnés ci-dessus. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. RESUME Pour atteindre cet objectif, selon un premier aspect on prévoit un dispositif de pilotage de transistors comprenant : Un substrat à base d’un matériau semi-conducteur, présentant un premier type de conductivité, Une couche isolante à base d’un matériau diélectrique sur ledit substrat, Une couche à base du matériau semi-conducteur, dite couche active, située sur la couche isolante, Une pluralité de transistors comprenant chacun un canal formé dans la couche active et configuré pour être complétement déplété, Une pluralité de premiers caissons formés dans le substrat et présentant le premier type de conductivité, chaque premier caisson étant associé à et disposé sous un groupe de transistors de la pluralité de transistors, Au moins un deuxième caisson présentant un deuxième type de conductivité, formé dans le substrat sous et autour des premiers caissons, de sorte à isoler les premiers caissons entre eux et vis-à-vis du substrat, Un circuit de polarisation configuré pour appliquer au moins une première tension de polarisation V1 aux premiers caissons, et au moins une deuxième tension de polarisation V2 à l’au moins un deuxième caisson. Avantageusement, tous les transistors de la pluralité de transistors présentent le deuxième type de conductivité. Ainsi, contrairement à l’architecture connue de transistors divulguée dans le document « Truly Innovative 28nm FDSOI Technology for Automotive Micro-Controller Applications embedding 16MB Phase Change Memory, F. Arnaud et al, IEDM18-424 (2018) », le dispositif selon la présente invention ne comprend que des transistors présentant un seul et même type de conductivité, typiquement une conductivité de type N. Cela permet d’augmenter les performances de l’ensemble des transistors en appliquant par exemple une seule première tension de polarisation en configuration « polarisation arrière directe » FBB via le circuit de polarisation. Au contraire, dans l’architecture connue comprenant des transistors complémentaires de type N et de type P, en polarisant en FBB l’ensemble des transistors avec un seul potentiel, certains seront accélérés et d’autres ralentis, ce qui limite le gain en performance global. Pour pallier en partie cet inconvénient, une solution proposée par le document « Truly Innovative 28nm FDSOI Technology for Automotive Micro-Controller Applications embedding 16MB Phase Change Memory, F. Arnaud et al, IEDM18-424 (2018) » consiste à recourir à des transistors et des caissons associés à ces transistors présentant un même type de conductivité, selon une architecture connue sous la dénomination « flip well ». Au contraire, dans le dispositif selon la présente invention, les transistors et leurs caissons associés présentent deux types de conductivité différents. Le dispositif selon la présente invention permet également de limiter les fuites de courant de l’ensemble des transistors en appliquant une première tension de polarisation en configuration « polarisation arrière inverse » RBB via le circuit de polarisation. Ainsi, le dispositif selon la présente invention permet d’obtenir une bonne homogénéité des performances des transistors. Il permet un fonctionnement des transistors en FBB ou en RBB avec une seule et même architecture, en fonction de la première tension de polarisation appliquée. L’utilisation d’au moins un deuxième caisson pilotable en tension permet une isolation dynamique des premiers caissons entre eux. La plage de valeurs possibles pour la première tension de polarisation BB peut ainsi être étendue. Cela permet in fine de modifier plus fortement ou plus significativement les tensions de seuil des transistors. Dans le cas d’une diminution des tensions de seuil, les performances de ces transistors augmentent. La taille des transistors peut ainsi être réduite. Cela permet également de réduire les fuites en courant des transistors en BB natif, c’est-à-dire sans FBB. La consommation statique du dispositif est ainsi réduite. Typiquement, la variation de potentiel du deuxième caisson ne modifie pas la conductivité du ou des transistors se trouvant sur le ou les premiers caissons. Le deuxième caisson permet notamment d’isoler les premiers caissons entre eux et vis-à-vis du substrat. La variation du potentiel du deuxième caisson permet avantageusement de doubler le domaine de potentiel du premier caisson. Selon un autre aspect on prévoit un procédé de pilotage du dispositif de pilotage de transistors comprenant : Appliquer une première tension de polarisation V1 à au moins un premier caisson de la pluralité de premiers caissons, Appliquer une deuxième tension de polarisation V2 à l’au moins un deuxième caisson entourant ledit au moins un premier caisson. Lesdites applications des première et deuxième tensions V1, V2 sont telles qu’il n’y a pas de conduction électrique entre lesdits au moins un premier et deuxième caissons. Le deuxième caisson joue ainsi le rôle d’isolation électrique entre les premiers caissons. Cette isolation dynamique des premiers caissons entre eux, pilotée via le circuit de polarisation, permet avantageusement d’étendre la plage de valeurs possibles pour la première tension de polarisation BB. Cette plage de valeurs étendue permet typiquement d’envisager une programmation MLC lorsque les transistors sont des transistors de sélection associés à des éléments résistifs et formant avec lesdits éléments résistifs des cellules mémoire 1T1R. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. En particulier, certaines caractéristiques et certains avantages du dispositif de pilotage peuvent s’appliquer mutatis mutandis au procédé de pilotage de ce dispositif, et réciproquement. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée de modes de réalisation de cette dernière qui sont illustrés par les dessins d’accompagnement suivants dans lesquels : La illustre schématiquement en coupe transverse un dispositif de pilotage de transistors, selon un mode de réalisation de la présente invention. La illustre schématiquement en vue de dessus un dispositif de pilotage de transistors, selon un mode de réalisation de la présente invention. La illustre schématiquement en vue de dessus un dispositif de pilotage de transistors, selon un autre mode de réalisation de la présente invention. La illustre un schéma électrique d’une cellule mémoire, selon un mode de réalisation de la présente invention. La est un graphe illustrant différents niveaux de résistance du transistor (lorsqu’il est passant) obtenus dans le cadre d’une programmation MLC, selon un mode de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs des différentes couches et portions, et les dimensions des motifs ne sont pas représentatives de la réalité. Dispositif de pilotage de transistors (1) comprenant : Un substrat (10) à base d’un matériau semiconducteur, présentant un premier type de conductivité (P), Une couche isolante (11) à base d’un matériau diélectrique sur ledit substrat (10), Une couche (12) à base du matériau semiconducteur, dite couche active, située sur la couche isolante (11), Une pluralité de transistors (20) comprenant chacun un canal (12c) formé dans la couche active (12) et configuré pour être complétement déplété, Une pluralité de premiers caissons (21, 21a, 21b, 21c, 21d, 21e, 21f, 21g, 21h) formés dans le substrat (10) et présentant le premier type de conductivité (P), chaque premier caisson (21) étant associé à et disposé sous un groupe de transistors de la pluralité de transistors (20), Au moins un deuxième caisson (22, 22a, 22b, 22c, 22d) présentant un deuxième type de conductivité (N), formé dans le substrat (10) sous et autour des premiers caissons (21), de sorte à isoler les premiers caissons (21) entre eux et vis-à-vis du substrat (10), Un circuit de polarisation configuré pour appliquer au moins une première tension de polarisation V1 aux premiers caissons (21), et au moins une deuxième tension de polarisation V2 à l’au moins un deuxième caisson (22), Le dispositif (1) étant caractérisé en ce que tous les transistors (20) de la pluralité de transistors présentent le deuxième type de conductivité (N). Dispositif (1) selon la revendication précédente dans lequel l’au moins un deuxième caisson (22) comprend une pluralité de deuxièmes caissons (22a, 22b, 22c, 22d) séparés les uns des autres par le substrat (10), chaque deuxième caisson (22, 22a, 22b, 22c, 22d) étant associé à et disposé sous et autour d’un premier caisson (21, 21a, 21b, 21c, 21d) de la pluralité de premiers caissons. Dispositif (1) selon l’une quelconque des revendications précédentes dans lequel les transistors (20) sont séparés les uns des autres par des tranchées d’isolation (23) d’un seul type (STI). Dispositif (1) selon l’une quelconque des revendications précédentes dans lequel les transistors (20) sont des transistors de sélection, le dispositif (1) comprenant en outre un élément résistif (1R) associé à chaque transistor de sélection et formant avec ledit transistor de sélection une cellule mémoire (1T1R). Dispositif (1) selon l’une quelconque des revendications précédentes dans lequel tous les transistors (20) de la pluralité de transistors sont des transistors MOS et dans lequel le deuxième type de conductivité est de type N. Procédé de pilotage d’un dispositif de pilotage de transistors (1) selon l’une quelconque des revendications précédentes comprenant : Appliquer une première tension de polarisation V1 à au moins un premier caisson (21) de la pluralité de premiers caissons, Appliquer une deuxième tension de polarisation V2 à l’au moins un deuxième caisson (22) entourant ledit au moins un premier caisson (21), Lesdites applications des première et deuxième tensions V1, V2 étant telles qu’il n’y a pas de conduction électrique entre lesdits au moins un premier et deuxième caissons (21, 22). Procédé selon la revendication précédente dans lequel tous les transistors (20) sont des transistors MOS de type N, et dans lequel la deuxième tension de polarisation V2 est comprise entre 0V et 6V. Procédé selon l’une quelconque des deux revendications précédentes dans lequel la première tension de polarisation V1 est comprise entre -6V et +6V. Procédé selon l’une quelconque des trois revendications précédentes dans lequel la deuxième tension de polarisation V2 est supérieure ou égale à la première tension de polarisation V1. Procédé selon l’une quelconque des revendications 6 à 9 dans lequel la première tension de polarisation V1 est telle que V2 – 6 ≤ V1 ≤ V2. Procédé selon l’une quelconque des revendications 6 à 10, dans lequel les transistors (20) sont des transistors de sélection, le dispositif (1) comprenant en outre un élément résistif (1R) associé à chaque transistor de sélection et formant avec ledit transistor de sélection une cellule mémoire (1T1R), ledit procédé comprenant en outre : Appliquer une tension de commande fixe à certains au moins des transistors de sélection, de façon à sélectionner certaines cellules mémoire associées auxdits transistors de sélection, et Faire varier la première tension de polarisation V1 de certains premiers caissons (21) sous-jacents auxdites cellules mémoire sélectionnées, selon au moins trois valeurs de polarisation distinctes de sorte à créer au moins trois niveaux distincts de résistance du transistor de sélection (R1, R2, R3) pour lesdites cellules mémoire sélectionnées. Procédé selon l’une quelconque des revendications 6 à 10, dans lequel les transistors (20) sont des transistors de sélection, le dispositif (1) comprenant en outre un élément résistif (1R) associé à chaque transistor de sélection et formant avec ledit transistor de sélection une cellule mémoire (1T1R), ledit procédé comprenant en outre : Fixer la deuxième tension de polarisation V2 de l’au moins un deuxième caisson (22), Faire varier la première tension de polarisation V1 de certains premiers caissons (21) sous-jacents aux transistors de sélection, selon au moins trois valeurs de polarisation distinctes de sorte à créer au moins trois niveaux distincts de résistance du transistor de sélection (R1, R2, R3) pour les cellules mémoire associées auxdits premiers caissons.