Brevet FR3133458A1 — publié le 20230915

Circuit de génération de séquence temporelle La présente description concerne un circuit de génération de séquence temporelle (100) comprenant : un oscillateur en anneau (102) comprenant une pluralité de portes logiques (101, 103, 105, 107, 109), reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ; un premier registre à décalage (110) comprenant : une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ; un premier dispositif (104) configuré pour sélectionner un parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109), et fournir le signal d’horloge sélectionné CK(i) à l’entrée de signal d’horloge du registre à décalage (110). Figure pour l'abrégé : Fig. 1 Circuit de génération de séquence temporelle La présente description concerne de façon générale des circuits électroniques de génération de signaux numériques temporels. De nombreuses types de dispositifs, comme les mémoires ou les calculateurs, nécessitent des signaux numériques avec des séquences temporelles données pour commander des actions, à réaliser par ces dispositifs et à des moments précis. La génération de ces séquences temporelles avec une échelle de temps de l’ordre de quelques centaines de picosecondes requiert actuellement l’utilisation de microprocesseurs de fréquence de fonctionnement de plusieurs GHz. Ces microprocesseurs utilisent en général des systèmes à boucles de phase fermées (Phase Lock Loop en anglais) à des fréquences importantes, ce qui implique l’utilisation de technologies avancées ainsi que des coûts de fabrication et une consommation élevés. Il est en outre actuellement difficile de générer des séquences temporelles ajustables sans impliquer une complexité de développement importante. Il existe un besoin d’un circuit de génération de séquences temporelles aisément ajustables et qui peut être fabriqué avec des coûts modérés tout en limitant la consommation électrique. Un mode de réalisation pallie tout ou partie des inconvénients des circuits de génération de séquence temporelle connus. Un mode de réalisation prévoit un circuit de génération de séquence temporelle comprenant : - un oscillateur en anneau comprenant une pluralité de portes logiques, reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ; - un premier registre à décalage comprenant : une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ; - un premier dispositif configuré pour : sélectionner un parmi les signaux d’horloge desdites portes logiques, et fournir le signal d’horloge sélectionné CK(i) à l’entrée de signal d’horloge du registre à décalage. Un mode de réalisation prévoit un procédé de génération de séquence temporelle d’un circuit comprenant : - un oscillateur en anneau comprenant une pluralité de portes logiques, reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ; - un premier registre à décalage comprenant : une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ; le procédé comprenant : sélectionner un parmi les signaux d’horloge desdites portes logiques, et fournir le signal d’horloge sélectionné à l’entrée de signal d’horloge du registre à décalage. Selon un mode de réalisation, le circuit ou le procédé comprend en outre un deuxième dispositif configuré pour sélectionner ledit signal de sortie de ladite bascule, ou un parmi les signaux de sortie desdites bascules. Selon un mode de réalisation, la ou les bascules est de type D. Selon un mode de réalisation, un deuxième registre à décalage comprend une bascule, ou plusieurs bascules reliées en série dont l’entrée d’horloge est configurée pour recevoir un autre signal d’horloge sélectionné parmi les signaux d’horloge desdites portes logiques. Selon un mode de réalisation, l’entrée de reconfiguration de ladite bascule, ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage, est couplée à un signal de sortie du premier registre parmi le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage. Selon un mode de réalisation, le deuxième registre à décalage comprend plusieurs desdites bascules, et l’entrée de donnée d’au moins une des bascules du deuxième registre à décalage est configurée pour recevoir un signal sélectionné par un multiplexeur parmi un signal correspondant à un niveau haut ou le signal de sortie d’une des autres bascules du deuxième registre à décalage. Selon un mode de réalisation, l’entrée de données de ladite bascule ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage, est configurée pour recevoir le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage. Selon un mode de réalisation, le deuxième registre à décalage comprend plusieurs desdites bascules, et le signal d’horloge, sélectionné pour l’entrée d’horloge d’une des bascules du deuxième registre à décalage, est différent du signal d’horloge sélectionné pour l’entrée d’horloge d’une autre des bascules du deuxième registre à décalage. Selon un mode de réalisation, le registre à décalage comprend en outre : - un premier dispositif de sélection ayant une première entrée reliée à la sortie d’une première bascule dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces première et deuxième entrées à l’entrée d’une deuxième bascule dudit registre à décalage ; et - un deuxième dispositif de sélection ayant une première entrée reliée à la sortie de la deuxième bascule dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces premières et deuxièmes entrées à l’entrée d’une troisième bascule dudit registre à décalage. Selon un mode de réalisation, le nombre de portes logiques est un nombre impair. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, de façon schématique, un circuit de génération de front d’une séquence temporelle selon un mode de réalisation de la présente description ; la est un chronogramme représentant des signaux d’horloge d’un oscillateur du circuit de la ; la est un chronogramme représentant un front d’une séquence temporelle obtenu avec le circuit de la , et la construction plus en détail de ce front selon un mode de réalisation de la présente description ; la représente en détail, de façon schématique, un circuit secondaire de génération de front d’une séquence temporelle selon un mode de réalisation de la présente description ; la est un chronogramme représentant des signaux de la selon un mode de réalisation de la présente description ; la est un chronogramme représentant des signaux de la selon un autre mode de réalisation de la présente description ; La est un chronogramme représentant des signaux de la selon un mode de réalisation de la présente description ; la représente un procédé de génération de front d’une séquence temporelle avec le circuit de la , selon un mode de réalisation de la présente description ; la représente un procédé de génération de front d’une séquence temporelle avec le circuit de la , selon un mode de réalisation de la présente description ; et la représente, de façon schématique, un circuit de génération de front d’une séquence temporelle selon un autre mode de réalisation de la présente description. Circuit de génération de séquence temporelle (100) comprenant : - un oscillateur en anneau (102) comprenant une pluralité de portes logiques (101, 103, 105, 107, 109), reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ; - un premier registre à décalage (110) comprenant : une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules (SR1_FLIP_FLOP_1, SR1_FLIP_FLOP_2, SR1_FLIP_FLOP_3) reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ; - un premier dispositif (104) configuré pour : sélectionner un parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109), et fournir le signal d’horloge sélectionné CK(i) à l’entrée de signal d’horloge du registre à décalage (110). Procédé de génération de séquence temporelle d’un circuit comprenant : - un oscillateur en anneau (102) comprenant une pluralité de portes logiques (101, 103, 105, 107, 109), reliées en série, chaque porte logique fournissant un signal d’horloge en sortie, les signaux d’horloge étant décalés en temps les uns par rapport aux autres ; - un premier registre à décalage (110) comprenant : une entrée de signal d’horloge, le registre comprenant une bascule, ou plusieurs bascules (SR1_FLIP_FLOP_1, SR1_FLIP_FLOP_2, SR1_FLIP_FLOP_3) reliées en série, l’entrée de signal d’horloge étant reliée à l’entrée d’horloge de la ou desdites bascules, et une sortie fournissant le signal de sortie de ladite bascule ou des sorties fournissant chacune le signal de sortie de chacune des bascules ; le procédé comprenant : sélectionner un parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109), et fournir le signal d’horloge sélectionné à l’entrée de signal d’horloge du registre à décalage. Circuit selon la revendication 1 ou procédé selon la revendication 2, comprenant en outre : - un deuxième dispositif (120) configuré pour sélectionner ledit signal de sortie de ladite bascule, ou un parmi les signaux de sortie desdites bascules. Circuit selon la revendication 1 ou 3, ou procédé selon la revendication 2 ou 3 dans lequel la ou les bascules est de type D. Circuit selon l’une quelconque des revendications 1 ou 3 ou 4 ou procédé selon l’une quelconque des revendications 2 à 4 dans lequel un deuxième registre à décalage (402) comprend une bascule, ou plusieurs bascules (SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2, SR2_FLIP_FLOP_3) reliées en série dont l’entrée d’horloge est configurée pour recevoir un autre signal d’horloge sélectionné parmi les signaux d’horloge desdites portes logiques (101, 103, 105, 107, 109). Circuit ou procédé selon la revendication 5, dans lequel l’entrée (R) de reconfiguration de ladite bascule, ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage, est couplée à un signal de sortie du premier registre (110) parmi le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage (110). Circuit ou procédé selon la revendication 6 et dont le deuxième registre à décalage (402) comprend plusieurs desdites bascules (SR2_FLIP_FLOP_1, SR2_FLIP_FLOP_2, SR2_FLIP_FLOP_3), dans lequel l’entrée de donnée (D) d’au moins une des bascules du deuxième registre à décalage est configurée pour recevoir un signal sélectionné par un multiplexeur (412) parmi un signal correspondant à un niveau haut ou le signal de sortie d’une des autres bascules du deuxième registre à décalage. Circuit ou procédé selon la revendication 5, dans lequel l’entrée de données (D) de ladite bascule ou d’au moins une parmi lesdites plusieurs bascules du deuxième registre à décalage (402), est configurée pour recevoir le signal de sortie de la bascule ou d’une des bascules du premier registre à décalage (110). Circuit ou procédé selon l’une quelconque des revendications 5 à 8 et dont le deuxième registre à décalage comprend plusieurs desdites bascules, dans lequel le signal d’horloge (CK(i+2)), sélectionné pour l’entrée d’horloge d’une des bascules du deuxième registre à décalage, est différent du signal d’horloge (CK(j)) sélectionné pour l’entrée d’horloge d’une autre des bascules du deuxième registre à décalage. Circuit selon la revendication 1, dans lequel le registre à décalage comprend en outre : - un premier dispositif de sélection (802) ayant une première entrée reliée à la sortie d’une première bascule (SR1_FLIP_FLOP_1) dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces première et deuxième entrées à l’entrée d’une deuxième bascule (SR1_FLIP_FLOP_2) dudit registre à décalage ; et - un deuxième dispositif de sélection (804) ayant une première entrée reliée à la sortie de la deuxième bascule (SR1_FLIP_FLOP_2) dudit registre à décalage et une deuxième entrée reliée à un rail d’alimentation, et configuré pour relier l’une sélectionnée parmi ces premières et deuxièmes entrées à l’entrée d’une troisième bascule (SR1_FLIP_FLOP_3) dudit registre à décalage. Circuit selon l’une quelconque des revendications 1 ou 3 à 10 ou procédé selon l’une quelconque des revendications 2 à 10 dans lequel le nombre de portes logiques (101, 103, 105, 107, 109) est un nombre impair.