Brevet FR3133508A1 — publié le 20230915

Selon un aspect, il est proposé un dispositif (DIS) configuré pour recevoir un premier signal de porteuse (Fref), pour délivrer un deuxième signal de porteuse (ALM) et comprenant une boucle à verrouillage de phase (PLL) comportant : - un premier domaine (ANLG) comportant un oscillateur (DCO) configuré pour générer un signal à une fréquence donnée, et un circuit configuré pour générer des informations représentatives de la fréquence du signal généré par l’oscillateur, et pour générer ledit deuxième signal de porteuse et un signal d’horloge, le premier domaine étant cadencé par le premier signal de porteuse, - un deuxième domaine (DGTL), cadencé par ledit signal d’horloge, comportant un circuit configuré pour comparer la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour contrôler l’oscillateur, - un circuit d’adaptation configuré pour transférer les informations représentatives de la fréquence du signal généré par l’oscillateur du premier domaine au deuxième domaine. Figure pour l’abrégé : Figure 1 DISPOSITIF COMPORTANT UN CIRCUIT DE SYNCHRONISATION POUR REALISER UNE COMMUNICATION EN CHAMP PROCHE Des modes de mise en œuvre et de réalisation de l’invention concernent la communication en champ proche. La communication en champ proche (connue également par l’acronyme NFC de l’anglais « Near field communication ») est une technologie de communication sans fil haute fréquence à faible distance, qui permet des échanges de données entre deux dispositifs sans contact sur une faible distance par exemple de l’ordre de 10 cm. La technologie NFC est une plateforme technologique ouverte normalisée dans la norme ISO/IEC 18092 et ISO/IEC 21481 mais incorpore de nombreuses normes déjà existantes comme par exemple les protocoles type A et type B définis dans la norme ISO-14443 qui peuvent être des protocoles de communication utilisables dans la technologie NFC. La communication en champ proche peut être réalisée entre un lecteur et un dispositif émulé en mode carte. Le lecteur est alors configuré pour générer un champ magnétique par l’intermédiaire de son antenne qui est généralement dans les normes classiquement utilisées, une onde sinusoïdale à 13,56 MHz. La force du champ magnétique est comprise entre 0.5 et 7.5 ampères/mètre en moyenne quadratique (c’est-à-dire « RMS » acronyme de l’anglais « Root Mean Square »). La communication en champ proche peut être réalisée selon un mode de fonctionnement actif. Dans ce mode de fonctionnement, le lecteur et le dispositif émulé en mode carte génèrent tous les deux un champ électromagnétique. Généralement, ce mode de fonctionnement est utilisé lorsque le dispositif est pourvu d’une source d’alimentation propre, par exemple une batterie, comme c’est le cas dans un téléphone mobile cellulaire qui est alors émulé en mode carte. En particulier, la communication en champ proche peut être effectuée en utilisant une modulation active de charge (connue également par l’acronyme « ALM » de l’anglais « Active Load Modulation »). La modulation active de charge permet une synchronisation des signaux entre le lecteur et le dispositif émulé en mode carte. Le lecteur est configuré pour émettre un champ électromagnétique, et le dispositif émulé en mode carte est configuré pour moduler une amplitude du champ sans battement. Afin de répondre au lecteur, le dispositif émulé en mode carte génère un signal synchronisé avec le champ du lecteur de façon à être en phase avec le champ du lecteur. Il est alors également important pour le lecteur de générer un champ suffisamment stable pour pouvoir détecter des faibles variations de son champ en fonction de la distance entre le lecteur et l’émulateur de carte. En mode lecteur ou en mode émulateur de carte, il est important que le dispositif génère une horloge la plus propre possible et qui permettent d’assurer la communication avec un minimum d’énergie. Pour ce faire, il convient de réduire et même d’éviter la présence de tonalités parasites dans l’horloge générée. Le dispositif émulé en mode carte comporte une boucle à verrouillage de phase. La boucle à verrouillage de phase comprend un oscillateur asservi en phase et en fréquence à partir d’un signal ayant une fréquence de référence qui peut être différente de 13,56MHz. Le signal ayant la fréquence de référence peut être un signal issu du champ généré par le lecteur. En variante, le signal ayant la fréquence de référence peut être un signal généré par un oscillateur à quartz de la plateforme qui peut être utilisé pour d’autres fonctions que la communication en champ proche. L’oscillateur est asservi de façon à obtenir en sortie de la boucle à verrouillage de phase un signal ayant une fréquence souhaitée, par exemple de 13,56MHz. L’oscillateur est alors asservi de façon à générer un signal ayant une fréquence multiple de la fréquence souhaitée, par exemple une fréquence de 64x13,56MHz pour une fréquence souhaitée de 13,56MHz. Le dispositif comporte également un circuit permettant de diviser la fréquence du signal généré par l’oscillateur de façon à obtenir un signal à la fréquence souhaitée, par exemple 13,56MHz. L’oscillateur peut être commandé de manière analogique ou de manière numérique. Lorsque l’oscillateur est commandé de manière analogique, le signal de fréquence divisée est comparé au signal de fréquence de référence. La comparaison entre le signal de fréquence divisée et le signal de fréquence de référence est cadencée par le signal de fréquence de référence. La fréquence de l’oscillateur va ainsi varier à chaque coup d’horloge du signal de fréquence de référence. Cela induit des tonalités parasites dans le signal de sortie, de chaque côté de la fréquence porteuse souhaitée à une distance Fref de la fréquence porteuse et à une distance f*Fref de la fréquence porteuse, où f est compris entre 0 et 1. L’oscillateur peut être commandé de manière numérique. L’oscillateur peut alors être asservi en comparant un nombre de coups d’horloge d’un signal de fréquence de référence par rapport à un nombre de coups d’horloge du signal généré par l’oscillateur. La comparaison est alors également cadencée à la fréquence de référence. Cela induit également des tonalités parasites dans le signal de sortie, de chaque côté de la fréquence porteuse souhaitée à une distance Fref de la fréquence porteuse et à une distance f*Fref de la fréquence porteuse, où f est compris entre 0 et 1. Le signal de sortie est alors bruité, réduisant ainsi la qualité de la communication en champ proche. Il existe donc un besoin de proposer un dispositif configuré pour communiquer en champ proche comprenant un circuit de synchronisation permettant de réduire voire d’éviter les tonalités parasites proches de la fréquence de la porteuse dans le signal de sortie. Selon l’invention, il est proposé un dispositif configuré pour pouvoir communiquer sans contact avec un lecteur par une modulation active de charge, comportant une entrée pour recevoir un premier signal de porteuse émis par le lecteur, une sortie pour délivrer un deuxième signal de porteuse et un circuit de synchronisation configuré pour synchroniser un premier signal de porteuse et le deuxième signal de porteuse, le circuit de synchronisation comprenant une boucle à verrouillage de phase comportant : - un premier domaine comportant un oscillateur contrôlé numériquement configuré pour générer un signal à une fréquence donnée, et un circuit configuré pour générer des informations représentatives de la fréquence du signal généré par l’oscillateur, et pour générer, à partir du signal généré par l’oscillateur, ledit deuxième signal de porteuse et un signal d’horloge de fréquence comprise entre la fréquence du deuxième signal de porteuse et la fréquence du signal généré par l’oscillateur, le premier domaine étant cadencé par le premier signal de porteuse, - un deuxième domaine comportant un circuit configuré pour comparer numériquement la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour contrôler l’oscillateur en fonction d’un résultat de cette comparaison, le deuxième domaine étant cadencé par ledit signal d’horloge, - un circuit d’adaptation de fréquence entre le premier domaine et le deuxième domaine, le circuit d’adaptation étant configuré pour recevoir du premier domaine les informations représentatives de la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour délivrer ces informations au deuxième domaine à la fréquence du signal d’horloge. Dans un tel dispositif, la comparaison entre la fréquence du signal généré par l’oscillateur et la fréquence du premier signal de porteuse pour contrôler l’oscillateur est effectuée à la fréquence du signal d’horloge. Or, la fréquence du signal d’horloge est plus élevée que la fréquence du premier signal de porteuse. Cela permet d’éloigner des tonalités parasites de la porteuse dans le deuxième signal de porteuse. De la sorte, le signal de sortie est plus facilement lisible par le lecteur. En outre, le fait d’utiliser le signal d’horloge pour cadencer le deuxième domaine permet d’obtenir un contrôle plus réactif de l’oscillateur. Avantageusement, le premier domaine comporte un compteur-diviseur configuré pour générer en sortie : - ledit deuxième signal de porteuse à partir du signal généré par l’oscillateur de sorte que le deuxième signal de porteuse présente une fréquence réduite d’un facteur donné par rapport à la fréquence du signal généré par l’oscillateur, - ledit signal d’horloge à partir du signal généré par l’oscillateur, - lesdites informations représentatives de la fréquence du signal généré par l’oscillateur en comptant un nombre de coups d’horloge du signal généré par l’oscillateur. Dans un mode de réalisation avantageux, le compteur diviseur comporte : - une première série de bascules D montées chacune en diviseur de fréquence de façon à diviser la fréquence du signal généré par l’oscillateur pour obtenir ledit deuxième signal de porteuse et ledit signal d’horloge, - une deuxième série de bascules D, chaque bascule D recevant comme horloge un signal inversé par rapport au signal de fréquence de référence et prenant en entrée le signal pris comme horloge d’une bascule D de même rang de la première série, et générant en sortie une valeur de comptage comme information représentative de la fréquence du signal généré par l’oscillateur. Avantageusement, le deuxième domaine comporte : ○ un accumulateur configuré pour générer une valeur de sortie en accumulant une valeur égale audit facteur à chaque coup d’horloge du premier signal de porteuse, ○ un comparateur de fréquences et un additionneur de décalage de phase entre le signal généré par l’oscillateur et ledit premier signal de porteuse, ○ un filtre de boucle relié à la sortie du comparateur par l’intermédiaire de l’additionneur de décalage de phase. Ainsi, le comparateur et le filtre de boucle sont cadencés par le signal d’horloge ayant une fréquence plus élevée que la fréquence de référence. Cela permet d’augmenter une vitesse de la boucle de verrouillage de phase. De préférence, le deuxième domaine comporte également un circuit de modulation sigma-delta relié à la sortie du filtre de boucle et permettant de commander l’oscillateur. Ainsi, le circuit de modulation sigma-delta est cadencé par le signal d’horloge ayant une fréquence plus élevée que la fréquence de référence. Cela permet d’améliorer l’efficacité du circuit de modulation sigma-delta en augmentant un nombre de pas que peut prendre le circuit de modulation sigma-delta. Dans un mode de réalisation avantageux, le circuit d’adaptation de fréquence comporte un registre FIFO (acronyme de l’anglais « First In, First Out ») configuré pour recevoir en entrée lesdites informations représentatives de la fréquence du signal généré par l’oscillateur depuis le premier domaine de la boucle à verrouillage de phase et pour délivrer en sortie ces informations représentatives de la fréquence du signal généré par l’oscillateur au deuxième domaine de la boucle à verrouillage de phase, le registre FIFO étant cadencé en entrée par le signal de fréquence de référence et étant cadencé en sortie par le signal d’horloge. Avantageusement, le registre FIFO comporte : - un compteur à code Gray configuré pour compter chaque coup d’horloge du signal de fréquence de référence, - un démultiplexeur présentant une entrée configurée pour recevoir lesdites informations représentatives de la fréquence du signal généré par l’oscillateur en entrée du registre FIFO, une entrée de sélection reliée à une sortie du compteur à code Gray, et une pluralité de sortie pouvant être sélectionnée selon une valeur du compteur à code Gray reçue par l’entrée de sélection, - une pluralité de registres cadencés par le signal de fréquence de référence et présentant chacun une entrée reliée à une sortie donnée du démultiplexeur de façon à pouvoir stocker lesdites informations représentatives de la fréquence du signal généré par l’oscillateur à chaque coup d’horloge du signal de fréquence de référence, - au moins un registre cadencé par le signal d’horloge et étant configuré pour recevoir une valeur du compteur Gray, - un multiplexeur présentant des entrées reliées aux différents registres de ladite pluralité de registres et présentant une entrée de sélection reliée audit au moins un registre, et une sortie permettant de transmettre en sortie du registre FIFO lesdites informations relatives à la fréquence du signal générée par l’oscillateur. Avantageusement, le circuit d’adaptation de fréquence comporte également une bascule D cadencée par le signal de fréquence de référence et présentant une entrée configurée pour recevoir lesdites informations relatives à la fréquence du signal générée par l’oscillateur depuis le premier domaine et une sortie configurée pour transmettre ces informations en entrée du registre FIFO. De préférence, le premier signal de porteuse présente une fréquence porteuse de l’ordre de 13,56MHz, l’oscillateur étant configuré pour délivrer un signal de fréquence de l’ordre de 868MHz, le compteur diviseur étant configuré pour diviser la fréquence du signal généré par l’oscillateur de soixante-quatre et l’accumulateur étant configuré pour accumuler une valeur égale à soixante-quatre à chaque coup d’horloge du signal de fréquence de référence. Avantageusement, le circuit de synchronisation comporte également une boucle à verrouillage de fréquence et de phase comportant : - un premier domaine comportant l’oscillateur contrôlé numériquement configuré pour générer un signal à une fréquence donnée, et un circuit configuré pour générer des informations représentatives de la fréquence du signal généré par l’oscillateur, le premier domaine étant cadencé à partir d’un signal d’horloge de référence, - un deuxième domaine comportant un circuit configuré pour comparer numériquement la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour contrôler l’oscillateur en fonction d’un résultat de cette comparaison, le deuxième domaine étant cadencé par ledit signal d’horloge, - un circuit d’adaptation de fréquence entre le premier domaine et le deuxième domaine, le circuit d’adaptation étant configuré pour recevoir du premier domaine les informations représentatives de la fréquence du signal généré par l’oscillateur à la fréquence du signal généré par l’oscillateur interne de référence et pour délivrer ces informations au deuxième domaine à la fréquence du signal d’horloge. Le signal d’horloge de référence peut être généré par un oscillateur interne de référence ou bien par une restitution du signal du lecteur lorsque le dispositif fonctionne en mode émulateur de carte. De préférence, le circuit de génération de jeton configuré pour générer un signal de jeton à chaque changement de valeur du compteur à code Gray, chaque élément du deuxième domaine étant mis en œuvre lorsqu’un signal de jeton est généré. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : illustrent des modes de réalisation et de mise en œuvre de l’invention. La illustre un dispositif DIS configuré pour réaliser une communication en champ proche par modulation active de charge selon un premier mode de réalisation. Le dispositif est ici émulé en mode carte et peut par exemple communiquer avec un lecteur via une antenne (non représentée), par exemple une bobine inductive, par une modulation active de charge (ALM en anglais pour « Active Load Modulation »). Pour communiquer avec le lecteur, ledit dispositif DIS comprend un circuit de synchronisation MSYNC. Le circuit de synchronisation MSYNC comporte une boucle à verrouillage de phase PLL adaptée pour effectuer une synthèse de fréquence. Le circuit de synchronisation MSYNC est configuré pour recevoir un premier signal de porteuse Fref ayant une fréquence de 13,56 MHz. Cette fréquence est une fréquence de référence sur laquelle le dispositif DIS vise à se synchroniser en utilisant le circuit de synchronisation MSYNC, lors de la communication dudit dispositif vers le lecteur. Ce premier signal de porteuse Fref est extrait d’un champ électromagnétique émis par le lecteur et reçu par ladite antenne. L’extraction du premier signal de porteuse Fref est réalisée à l’aide d’un circuit d’extraction de signal de porteuse (non représenté) bien connu de l’homme du métier. La boucle à verrouillage de phase PLL comporte deux domaines ANLG, DGTL cadencés par des fréquences différentes. Un premier domaine ANLG est cadencé par le signal de fréquence de référence Fref. Le premier domaine ANLG comporte un oscillateur DCO commandé numériquement. L’oscillateur DCO est alimenté par un régulateur LDO. L’oscillateur DCO présente ainsi une entrée connectée à une sortie d’un registre, notamment une bascule D (Dff) stockant un mot ou un bit permettant de contrôler l’oscillateur DCO. L’oscillateur DCO est configuré pour générer un signal ayant une fréquence multiple d’une fréquence souhaitée (c’est-à-dire synchrone avec le signal de fréquence de référence, par exemple 13,56MHz) d’un signal de sortie ALM du circuit de synchronisation MSYNC. Par exemple, l’oscillateur DCO peut être configuré pour générer une fréquence de l’ordre de 868MHz (64*13,56MHz). Le premier domaine ANLG comporte en outre un compteur-diviseur CNTD permettant de compter un nombre de front montant du signal généré par l’oscillateur DCO. Le compteur-diviseur CNTD est configuré pour diviser la fréquence du signal généré par l’oscillateur DCO de façon à obtenir le signal de sortie ALM à la fréquence souhaitée. Plus particulièrement, comme illustré à la , le compteur-diviseur CNTD comprend une première série FS de bascules D montées chacune en diviseur de fréquence par deux en série. Par exemple, la première série FS de bascules D peut comprendre six bascules D en série montées chacune en diviseur de fréquence par deux. Une première bascule D reçoit alors comme horloge le signal généré par l’oscillateur DCO. Chaque bascule D présente également une sortie inverseuse reliée à une entrée de cette même bascule D et une sortie non inverseuse générant le signal d’horloge de la bascule D suivante. De la sorte chaque bascule D permet de diviser par deux la fréquence du signal généré par l’oscillateur DCO. La sixième bascule D permet ainsi d’obtenir un signal ayant une fréquence divisée par soixante-quatre par rapport à la fréquence du signal généré par l’oscillateur DCO. Cette sixième bascule D permet ainsi d’obtenir un signal de fréquence souhaitée de 13,56MHz lorsque la fréquence de l’oscillateur est de l’ordre de 868MHz. Le compteur diviseur CNTD est également configuré pour générer un signal d’horloge CLK_54MHz de fréquence supérieure à ladite fréquence souhaitée. Ce signal d’horloge CLK_54MHz est généré de façon à être synchrone avec la fréquence de l’oscillateur DCO. Par exemple, le compteur diviseur CNTD est adapté pour générer un signal de fréquence de l’ordre de 54MHz obtenu en sortie de la quatrième bascule D de la première série de bascules D. Ce signal d’horloge est utilisé pour cadencer le deuxième domaine de la boucle à verrouillage de phase PLL. Le compteur-diviseur CNTD comporte également une deuxième série SS de bascules D. Par exemple, la deuxième série SS de bascule D comporte six bascules D. Chaque bascule D reçoit comme horloge un signal inversé du signal de fréquence de référence et prend en entrée le signal pris comme horloge d’une bascule D de même rang de la première série, la première bascule D de la deuxième série SS prenant ainsi en entrée le signal généré par l’oscillateur DCO. Les bascules D de la deuxième série SS présentent chacune une sortie, l’ensemble des sorties de ces bascules D permettant de générer une valeur de comptage cnt_out. Le circuit de synchronisation MSYNC comporte également un circuit d’adaptation de fréquence FADPT entre le premier domaine ANLG et le deuxième domaine DGTL. Le circuit d’adaptation de fréquence FADPT comporte une bascule D en sortie du compteur-diviseur CNTD. Cette bascule D reçoit comme horloge le signal de fréquence de référence Fref. Ainsi, l’horloge de cette bascule D est inversée par rapport à l’horloge des bascules D de la deuxième série SS de bascule D du compteur-diviseur CNTD. La bascule D en sortie du compteur-diviseur CNTD permet de mémoriser la valeur de comptage en prenant en compte le délai de transfert de la valeur de comptage entre le compteur-diviseur CNTD et la bascule D. Le circuit d’adaptation de fréquence FADPT comporte en outre un registre FIFO (acronyme de l’anglais « First In, First Out »). Le registre FIFO est illustré à la . Le registre FIFO comporte un démultiplexeur DMUX recevant en entrée la valeur de comptage cnt_out. Le registre FIFO comporte également un registre RG pour chaque sortie du démultiplexeur DMUX. Chaque registre RG prend comme horloge le signal de fréquence de référence Fref. Le registre FIFO comporte également un multiplexeur MUX présentant une entrée pour chaque registre RG. Chaque registre RG peut comporter une pluralité de bascule D. Le registre FIFO comporte également un compteur à code Gray Gr_ptr prenant comme horloge le signal de fréquence de référence Fref. Le compteur à code Gray est donc mis à jour à chaque front montant du signal de fréquence de référence Fref. En particulier, le compteur à code Gray permet de modifier uniquement un bit de sa valeur à chaque coup d’horloge du signal de fréquence de référence Fref. Le compteur à code Gray présente une sortie reliée à une entrée de sélection du démultiplexeur DMUX. Ainsi, la valeur du compteur à code Gray permet de sélectionner le registre RG reliée au démultiplexeur DMUX dans laquelle la valeur de comptage va être stockée. La sortie du compteur à code Gray est également connectée à une entrée d’un premier registre REG1 d’une succession de registres REG1, REG2 montés en série. Chaque registre REG1, REG2 comporte une pluralité de bascules D montées en parallèle. Le dernier registre REG2 présente une sortie connectée à une entrée de sélection du multiplexeur MUX. Ces registres prennent comme horloge le signal d’horloge CLK_54MHz de fréquence supérieure à ladite fréquence souhaitée. Cette succession de registres permet de s’assurer que la valeur de comptage a bien été enregistrée dans unregistre RG du registre FIFO avant de la transmettre en sortie du registre FIFO. Ici, ladite succession comporte deux registres REG1, REG2. Néanmoins, il est possible de prévoir un nombre de registres différent de deux. Le multiplexeur permet ainsi de transmettre en sortie du registre FIFO la valeur de comptage cnt_out à la fréquence du signal d’horloge CLK_54MHz. La sortie du registre FIFO est reliée à une entrée inverseuse d’un comparateur CMP1 du circuit de synchronisation MSYNC. Le comparateur CMP1 comporte également une entrée recevant une sortie d’un accumulateur ACC. L’accumulateur ACC présente une entrée recevant une valeur égale à la valeur multipliant la valeur souhaitée de l’oscillateur DCO, par exemple soixante-quatre. L’accumulateur ACC présente également une entrée connectée à sa sortie. L’accumulateur ACC prend comme horloge le signal de fréquence de référence Fref. L’accumulateur ACC permet ainsi d’obtenir une valeur égale à la fréquence de référence multipliée par soixante-quatre. La sortie du comparateur CMP1 correspond à une erreur entre la fréquence du signal généré par l’oscillateur DCO (égale à la fréquence du signal en sortie du circuit de synchronisation multipliée par soixante-quatre) et la fréquence de référence multipliée par soixante-quatre. La sortie du comparateur CMP1 est connectée à une entrée d’un additionneur ADD1 du circuit de synchronisation MSYNC. L’additionneur ADD1 comporte également une deuxième entrée configurée pour recevoir une valeur ϕ offset correspondant à un décalage de phase de façon à décaler les fronts du signal de fréquence de référence. L’ajout de ce décalage de phase permet de compenser les erreurs de phase du circuit de synchronisation jusqu’à l’antenne. La sortie de l’additionneur ADD1 est connectée à un filtre de boucle PLL_f. Le filtre de boucle PLL_f prend comme horloge le signal d’horloge CLK_54MHz de fréquence supérieure à la fréquence souhaitée. La sortie du filtre de boucle PLL_f est reliée à une entrée d’un circuit de modulation sigma-delta ΣΔ. Le circuit de modulation sigma-delta ΣΔ prend comme horloge le signal de fréquence CLK_54MHz supérieure à la fréquence souhaitée. La sortie du circuit de modulation sigma-delta est reliée à une entrée du registre configuré pour stocker la valeur permettant de commander l’oscillateur DCO. Ce registre prend pour horloge l’inverse du signal de fréquence CLK_54MHz supérieure à la fréquence souhaitée. Le fait d’utiliser le signal d’horloge pour cadencer le circuit de modulation sigma-delta ΣΔ permet d’améliorer la modulation sigma-delta. En effet, cela permet d’utiliser plus de pas de brassage à une fréquence plus élevée, de sorte que la valeur moyenne en sortie du circuit de modulation sigma-delta ΣΔ se rapproche d’une valeur souhaitée permettant d’obtenir en sortie du circuit de synchronisation un signal de sortie ALM à la fréquence souhaitée. En outre, le fait d’utiliser le signal d’horloge pour cadencer le circuit de modulation sigma-delta ΣΔ permet également d’éloigner les tonalités parasites de la porteuse. Ces tonalités parasites sont alors mieux filtrées par le filtre de boucle PLL_f. De la sorte, le signal de sortie est moins bruité. La illustre un graphique représentant le contrôle de l’oscillateur en utilisant un tel circuit de modulation sigma-delta. En particulier, la courbe 20 illustre un contrôle numérique DCO_DGTL_CTRL de l’oscillateur DCO et la courbe 21 illustre un contrôle analogique résultant DCO_ANLG_CTRL de l’oscillateur DCO au cours du temps t. Comme illustré, le contrôle numérique DCO_DGTL_CTRL peut prendre quatre valeurs N-1, N, N+1 et N+2 à la fréquence du signal d’horloge, c’est-à-dire 54MHz. La fréquence élevée permet d’obtenir un contrôle analogique DCO_ANLG_CTRL affiné, proche d’une valeur souhaitée TRGT. En outre, il est possible de configurer le comparateur CMP1, l’additionneur ADD1, le filtre de boucle PLL_f et le circuit de modulation sigma-delta ΣΔ de façon à permettre leur mise en œuvre uniquement lorsque des signaux de jeton sont générés. En particulier, le le domaine DGTL, comporte un circuit de génération de jeton configuré pour générer un signal de jeton à chaque changement de valeur du compteur gray détecté à la fréquence CLK_54MHz, notamment en comparant les valeurs stockées dans les registres REG1 et REG2. Le signal de jeton est donc émis à chaque mise à jour de la valeur du compteur dans le domaine ANLG. Les signaux de jeton permettent ainsi de mettre en œuvre ces différents éléments qu’une fois pour chaque coup d’horloge du signal de fréquence de référence pour attendre la génération de la valeur de comptage cnt_out. La illustre un spectre de fréquence SPCTR du signal de sortie ALM. Le signal de sortie présente une porteuse Fout à 13,56MHz. Le fait de cadencer le deuxième domaine DGTL permet de décaler les tonalités parasites de 54MHz par rapport à la porteuse Fout (la fréquence du signal d’horloge CLK_54MHz étant de 54MHz). La illustre un deuxième mode de réalisation d’un dispositif DIS configuré pour réaliser une communication en champ proche par modulation active de charge. Un tel mode de réalisation est avantageux pour un fonctionnement en mode émulateur de carte. Dans le mode émulateur de carte, lors d’une phase de réception, le circuit de synchronisation MSYNC est configuré pour générer le signal de fréquence souhaitée à partir de la fréquence de référence extraite du champ. Puis, lors d’une phase d’émission pendant laquelle le signal de fréquence de référence Fref n’est plus disponible, le circuit de synchronisation MSYNC est configuré pour générer le signal de fréquence souhaitée à partir d’un signal XOCK généré par un oscillateur interne du dispositif DIS, par exemple un oscillateur à quartz (non représenté). Le circuit de synchronisation MSYNC comporte alors deux boucles. En particulier, le circuit de synchronisation MSYNC comporte une boucle à verrouillage de phase PLL identique à celle décrite précédemment en relation avec la . Cette boucle PLL comporte ainsi notamment un compteur-diviseur CNTD ayant pour horloge le signal de fréquence de référence Fref, une bascule D en sortie du compteur-diviseur Fref et un registre FIFO permettant un transfert de données entre le domaine ANLG cadencé par le signal de fréquence de référence au domaine DGTL cadencé par le signal d’horloge CLK_54MHz de fréquence supérieure à la fréquence souhaitée. Le circuit de synchronisation comporte également une boucle à verrouillage de fréquence et de phase FLL. En particulier, cette boucle comporte un compteur-diviseur CNTD identique à celui de la boucle FLL et ayant pour horloge le signal XOCK généré par l’oscillateur interne. La boucle à verrouillage de fréquence et de phase FLL comporte également en sortie du compteur-diviseur CNTD une bascule D, ayant pour horloge ce même signal XOCK et un registre FIFO permettant le transfert de données entre le domaine ANLG et le domaine DGTL. La boucle comporte en outre un dérivateur présentant une entrée connectée à la sortie du registre FIFO et une sortie reliée à un deuxième comparateur CMP2. Le circuit de synchronisation comporte également un premier filtre de boucle PLL_d présentant une entrée configurée pour recevoir la sortie de l’additionneur ADD1. Ce filtre de boucle PLL_d présente également une sortie connectée à une entrée du troisième comparateur CMP2. Le circuit de synchronisation comporte également un deuxième filtre de boucle FLL_f. Le filtre de boucle FLL_f prend en entrée la sortie du troisième comparateur. Le circuit de synchronisation comporte également un multiplexeur MX prenant en entrées la sortie du filtre de boucle PLL_f et la sortie du filtre de boucle FLL_f. Le multiplexeur comporte une entrée de sélection configurée pour recevoir un signal PLL_dual permettant de choisir quelle entrée du multiplexeur envoyer au circuit de modulation sigma-delta selon un mode de fonctionnement souhaité du circuit de synchronisation. En particulier, le signal PLL_dual permet un fonctionnement avec la boucle de verrouillage de phase PLL ou avec la boucle de verrouillage de phase et de fréquence FLL. Le fonctionnement avec la boucle de verrouillage de phase PLL (utilisant notamment le filtre de boucle PLL_f) est choisi lorsque seule la fréquence de référence du lecteur est disponible. La valeur du signal PLL_dual est alors égale à zéro. Le fonctionnement avec la boucle de verrouillage de phase et de fréquence (utilisant notamment les filtre de boucle PLL_d et FLL_f) est choisi lorsque le signal de référence XOCK est utilisé. La valeur du signal PLL_dual est alors égale à un. Dans un tel circuit de synchronisation MSYNC, la boucle à verrouillage de phase PLL permet d’asservir la boucle à verrouillage de fréquence et de phase FLL avant que le dispositif réponde au lecteur. De la sorte, lorsque le dispositif répond au lecteur, la boucle à verrouillage de fréquence et de phase FLL asservie par rapport à l’oscillateur interne permet de générer en sortie du circuit de synchronisation un signal de fréquence souhaitée, par exemple à 13,56MHz. Dispositif (DIS) configuré pour pouvoir communiquer sans contact avec un lecteur par une modulation active de charge, comportant une entrée pour recevoir un premier signal de porteuse (Fref) émis par le lecteur, une sortie pour délivrer un deuxième signal de porteuse (ALM) et un circuit de synchronisation (MSYNC) configuré pour synchroniser un premier signal de porteuse (Fref) et le deuxième signal de porteuse (OUT), le circuit de synchronisation (MSYNC) comprenant une boucle à verrouillage de phase (PLL) comportant : - un premier domaine (ANLG) comportant un oscillateur (DCO) contrôlé numériquement configuré pour générer un signal à une fréquence donnée, et un circuit (CNTD) configuré pour générer des informations (cnt_out) représentatives de la fréquence du signal généré par l’oscillateur, et pour générer, à partir du signal généré par l’oscillateur (DCO), ledit deuxième signal de porteuse (ALM) et un signal d’horloge (CLK_54MHz) de fréquence comprise entre la fréquence du deuxième signal de porteuse et la fréquence du signal généré par l’oscillateur, le premier domaine étant cadencé par le premier signal de porteuse, - un deuxième domaine (DGTL) comportant un circuit configuré pour comparer numériquement la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour contrôler l’oscillateur en fonction d’un résultat de cette comparaison, le deuxième domaine étant cadencé par ledit signal d’horloge (CLK_54MHz), - un circuit d’adaptation de fréquence (FADPT) entre le premier domaine (ANLG) et le deuxième domaine (DGTL), le circuit d’adaptation (FADPT) étant configuré pour recevoir du premier domaine (ANLG) les informations (cnt_out) représentatives de la fréquence du signal généré par l’oscillateur (DCO) à la fréquence du premier signal de porteuse (Fref) et pour délivrer ces informations au deuxième domaine à la fréquence du signal d’horloge (CLK_54MHz). Dispositif selon la revendication 1, dans lequel le premier domaine comporte un compteur-diviseur (CNTD) configuré pour générer en sortie : - ledit deuxième signal de porteuse (ALM) à partir du signal généré par l’oscillateur (DCO) de sorte que le deuxième signal de porteuse présente une fréquence réduite d’un facteur donné par rapport à la fréquence du signal généré par l’oscillateur (DCO), - ledit signal d’horloge (CLK_54MHz) à partir du signal généré par l’oscillateur, - lesdites informations (cnt_out) représentatives de la fréquence du signal généré par l’oscillateur en comptant un nombre de coups d’horloge du signal généré par l’oscillateur. Dispositif selon la revendication 2, dans lequel le compteur diviseur (CNTD) comporte : - une première série (FS) de bascules D montées chacune en diviseur de fréquence de façon à diviser la fréquence du signal généré par l’oscillateur (DCO) pour obtenir ledit deuxième signal de porteuse (ALM) et ledit signal d’horloge (CLK_54MHz), - une deuxième série (SS) de bascules D, chaque bascule D recevant comme horloge un signal inversé par rapport au signal de fréquence de référence et prenant en entrée le signal pris comme horloge d’une bascule D de même rang de la première série, et générant en sortie une valeur de comptage (cnt_out) comme information représentative de la fréquence du signal généré par l’oscillateur. Dispositif selon l’une quelconque des revendications 2 ou 3, dans lequel le deuxième domaine (DGTL) comporte : ○ un accumulateur (ACC) configuré pour générer une valeur de sortie en accumulant une valeur égale audit facteur à chaque coup d’horloge du premier signal de porteuse, ○ un comparateur (CMP1) de fréquences et un additionneur de décalage de phase (ADD1) entre le signal généré par l’oscillateur et ledit premier signal de porteuse, ○ un filtre de boucle (PLL_f) relié à la sortie du comparateur (CMP1) par l’intermédiaire de l’additionneur de décalage de phase (ADD1). Dispositif selon la revendication 4, dans lequel le deuxième domaine comporte également un circuit de modulation sigma-delta (ΣΔ) relié à la sortie du filtre de boucle (PLL_f) et permettant de commander l’oscillateur (DCO). Dispositif selon l’une des revendication 1 à 5, dans lequel le circuit d’adaptation de fréquence (FADPT) comporte un registre FIFO configuré pour recevoir en entrée lesdites informations représentatives de la fréquence du signal généré par l’oscillateur depuis le premier domaine de la boucle à verrouillage de phase (PLL) et pour délivrer en sortie ces informations représentatives de la fréquence du signal généré par l’oscillateur au deuxième domaine de la boucle à verrouillage de phase (PLL), le registre FIFO étant cadencé en entrée par le signal de fréquence de référence et étant cadencé en sortie par le signal d’horloge. Dispositif selon la revendication 6, dans lequel le registre FIFO comporte : - un compteur à code Gray (Gr_ptr) configuré pour compter chaque coup d’horloge du signal de fréquence de référence, - un démultiplexeur (DMUX) présentant une entrée configurée pour recevoir lesdites informations représentatives de la fréquence du signal généré par l’oscillateur en entrée du registre FIFO, une entrée de sélection reliée à une sortie du compteur à code Gray, et une pluralité de sortie pouvant être sélectionnée selon une valeur du compteur à code Gray reçue par l’entrée de sélection, - une pluralité de registres (RG) cadencés par le signal de fréquence de référence et présentant chacun une entrée reliée à une sortie donnée du démultiplexeur de façon à pouvoir stocker lesdites informations représentatives de la fréquence du signal généré par l’oscillateur à chaque coup d’horloge du signal de fréquence de référence, - au moins un registre (REG1, REG2) cadencé par le signal d’horloge et étant configuré pour recevoir une valeur du compteur Gray, - un multiplexeur (MUX) présentant des entrées reliées aux différents registres (RG) de ladite pluralité de registres (RG) et présentant une entrée de sélection reliée audit au moins un registre (REG1, REG2), et une sortie permettant de transmettre en sortie du registre FIFO lesdites informations relatives à la fréquence du signal générée par l’oscillateur. Dispositif selon l’une des revendications 1 à 7 dans lequel le circuit d’adaptation de fréquence (FADPT) comporte également une bascule D cadencée par le signal de fréquence de référence et présentant une entrée configurée pour recevoir lesdites informations relatives à la fréquence du signal générée par l’oscillateur depuis le premier domaine et une sortie configurée pour transmettre ces informations en entrée du registre FIFO. Dispositif selon l’une revendications 4 à 8 dans lequel le premier signal de porteuse (Fref) présente une fréquence porteuse de l’ordre de 13,56MHz, l’oscillateur étant configuré pour délivrer un signal de fréquence de l’ordre de 868MHz, le compteur diviseur (CNTD) étant configuré pour diviser la fréquence du signal généré par l’oscillateur de soixante-quatre et l’accumulateur (ACC) étant configuré pour accumuler une valeur égale à soixante-quatre à chaque coup d’horloge du signal de fréquence de référence. Dispositif selon l’une des revendications 1 à 9, dans lequel le circuit de synchronisation (MSYNC) comporte également une boucle à verrouillage de fréquence et de phase (FLL) comportant : - un premier domaine (ANLG) comportant l’oscillateur (DCO) contrôlé numériquement configuré pour générer un signal à une fréquence donnée, et un circuit configuré pour générer des informations représentatives de la fréquence du signal généré par l’oscillateur, le premier domaine étant cadencé à partir d’un signal d’horloge de référence (XOCK) , - un deuxième domaine (DGTL) comportant un circuit configuré pour comparer numériquement la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour contrôler l’oscillateur en fonction d’un résultat de cette comparaison, le deuxième domaine étant cadencé par ledit signal d’horloge, - un circuit d’adaptation de fréquence (FADPT) entre le premier domaine (ANLG) et le deuxième domaine (DGTL), le circuit d’adaptation (FADPT) étant configuré pour recevoir du premier domaine (ANLG) les informations représentatives de la fréquence du signal généré par l’oscillateur (DCO) à la fréquence du signal (XOCK) généré par l’oscillateur interne de référence et pour délivrer ces informations au deuxième domaine à la fréquence du signal d’horloge. Dispositif selon l’une des revendications 7 à 10, comportant en outre un circuit de génération de jeton configuré pour générer un signal de jeton à chaque changement de valeur du compteur à code Gray, chaque élément du deuxième domaine étant mis en œuvre lorsqu’un signal de jeton est généré.