Brevet FR3139233A1 — publié le 20240301

Le procédé de fabrication d’un circuit intégré inclut une fabrication d’un transistor (GP) comprenant : - des étapes (300, 400) de formation d’une première région de grille (GPG) ; - des étapes (500, 800, 900, 1100) de dépôts de couches diélectriques (ONO, HVSP, NVSP, LVSP) s’accumulant sur les flancs de la première région de grille (GPG) de manière à former des régions d’espaceurs ayant une largeur (w2) ; - une étape de gravure (510) retirant une partie des couches diélectriques (ONO) accumulées sur les flancs de la région de grille de façon à réduire la largeur (w1) des régions d’espaceurs ; - une première étape d’implantation de dopants (1100) alignée sur les régions d’espaceurs, formant des premières régions de conduction faiblement dopées (LDD0/1) du transistor (GP) ; - une deuxième étape d’implantation de dopants (1200) formant des premières régions de conduction (SD) du transistor (GP) plus fortement dopées. Figure pour l’abrégé : Fig 12 Procédé de fabricaiton d’un circuit intégré et circuit intégré correspondant Des modes de mise en œuvre et de réalisations concernent les circuits intégrés, en particulier la fabrication d’un transistor adapté pour une première gamme de tensions en cointégration avec des étapes de fabrication d’au moins un autre transistor adapté pour une autre gamme de tensions. La cointégration permet de réutiliser des étapes de fabrication prévues pour des éléments typiquement présents dans un type de circuit intégré, afin de fabriquer un élément particulier sans étape supplémentaires ni coût supplémentaire. Par exemple, dans un circuit intégré comportant une mémoire non-volatile, des transistors à grille flottante sont typiquement prévus pour stocker de données en mémoire, des transistors adaptés pour une gamme de tensions dite haute tension sont typiquement prévus pour les opérations d’écriture en mémoire, et des transistors adaptés pour une gamme de tensions dite basse tension sont typiquement prévus pour ordonnancer le fonctionnement de la mémoire, dans un circuit logique du type machine d’états. Typiquement, dans un circuit bon marché de ce type comportant une mémoire non-volatile, aucune architecture particulière de transistors adaptée pour une première gamme de tensions dite moyenne tension n’est proposée, pour des raisons de coût, et seules des architectures de transistors basse tension ou haute tension existent. La gamme moyenne tension est par exemple supérieure à la gamme basse tension et inférieure à la gamme haute tension, et est destinée à des communications de signaux d’usage général tels que des signaux d’entrée-sortie du circuit intégré. Classiquement, pour fabriquer à moindre coûts un transistor adapté pour la gamme moyenne tension et sans introduire d’étape supplémentaires, on reproduit un transistor haute tension, car apte à supporter les moyennes tensions et à pouvoir fonctionner dans la gamme de moyennes tensions. Typiquement, le fonctionnement des transistors haute-tension n’est pas optimisé pour la gamme moyenne tensions, et en outre, l’encombrement des transistors hautes tensions est excessif pour la gamme moyenne tension et irréductible. En effet, pour supporter des tensions élevées, les transistors haute tension comportent typiquement des régions de conduction étendues sous leurs grilles, et la longueur minimale de grille des transistors haute tension ne peut pas être réduite sans introduire des effets parasites de canal court. Ainsi il existe un besoin de fournir des techniques de fabrications de transistors adaptées pour une gamme de tensions particulière, optimisés dans leurs fonctionnement, compactes et à moindre coût. Selon un aspect, il est proposé à cet égard un procédé de fabrication d’un circuit intégré incluant une fabrication d’un premier transistor pour une première gamme de tensions, comprenant : - des étapes de formation d’une première région de grille sur une face avant d’un substrat semiconducteur et ayant des flancs perpendiculaires à la face avant ; - des étapes de dépôts de couches diélectriques s’accumulant sur les flancs de la première région de grille de manière à former des régions d’espaceurs ayant une largeur dans une direction perpendiculaire aux flancs de la première région de grille ; - une étape de gravure retirant une partie des couches diélectriques accumulées sur les flancs de la première région de grille de façon à réduire la largeur des régions d’espaceurs ; - une première étape d’implantation de dopants alignée sur les régions d’espaceurs, formant des premières régions de conduction faiblement dopées du premier transistor ; - une deuxième étape d’implantation de dopants formant des premières régions conduction du premier transistor, plus fortement dopées que les régions de conduction faiblement dopées. En effet, typiquement dans une fabrication de circuit intégré comportant plusieurs transistors pour plusieurs gammes de tensions respectives, les étapes de dépôts de couches diélectriques de manière à former des régions d’espaceurs, s’accumulent sur les flancs de toutes les régions de grille qui sont déjà formées sur la face avant. Or, dans le procédé selon cet aspect, il est proposé de retirer spécifiquement une partie des couches diélectriques accumulées sur les flancs de la première région de grille, de façon à réduire la largeur des régions d’espaceurs. En réduisant la largeur des régions d’espaceurs du premier transistor, on rapproche les zones d’implantation des premières régions de conduction faiblement dopées vers la région de canal du premier transistor. On considère que la région de canal du transistor est située dans le substrat semiconducteur, en regard de la première région de grille. Et, en rapprochant lesdites premières régions de conduction faiblement dopées de la région de canal des, d’une part on réduit les phénomènes d’ionisation par impact engendrant des « porteurs chauds » dégradant le transistor ; et d’autre part on paramètre la tension de seuil du transistor en conjonction avec les conditions de la première étape d’implantation de dopants, pour des performances optimisées dans la première gamme de tensions. Par ailleurs, le terme « régions de conduction faiblement dopées » usuellement employé sous sa forme anglaise « Lightly Doped Drain/Source », est parfaitement connu de l’homme de l’art, et désigne une région implantée typiquement moins profondément que la région de conduction, avec une concentration en dopants typiquement moindre. Les régions de source et de drain du transistor incluent les régions de conduction faiblement dopées et les régions de conduction plus fortement dopées. Par exemple, les premières régions faiblement dopées selon cet aspect peuvent avoir une concentration en espèces dopantes comprise entre 10 16 cm -3 (dix puissance seize atomes par centimètre-cube) et 10 18 cm -3 (dix puissance dix-huit), et une profondeur comprise entre 100 nm (nanomètres) et 500 nm, tandis que les premières régions de conduction plus fortement dopées peuvent avoir une concentration en espèces dopantes comprise entre 10 18 cm -3 (dix puissance dix-huit) et 10 20 cm -3 (dix puissance vingt), et une profondeur comprise entre 100 nm et 500 nm. Selon un mode de mise en œuvre : - lesdites étapes de dépôts de couches diélectriques comportent une étape de dépôt de couche(s) diélectrique(s) antérieure à ladite étape de gravure et au moins une autre étape de dépôt de couche(s) diélectrique(s) ultérieure à ladite étape de gravure ; - ladite étape de gravure est adaptée pour retirer la ou les couche(s) diélectrique(s) déposée lors de l’étape antérieure. En alternative, l’étape de gravure pourrait aussi être mise en œuvre après les dépôts de toutes les couches diélectriques, de façon à réduire la largeur des régions d’espaceurs par l’extérieur. Cela étant, le mode de mise en œuvre défini ci-dessus présente l’avantage d’avoir une meilleure tolérance en matière d’alignement que son alternative, et même de ne pas être contraint du tout en matière d’alignement. Selon un mode de mise en œuvre, l’étape de dépôt de couches diélectriques antérieure à l’étape de gravure comporte un dépôt d’une superposition de couches conformes d’oxyde de silicium, de nitrure de silicium, et d’oxyde de silicium. Selon un mode de mise en œuvre, le procédé inclut une fabrication d’un deuxième transistor pour une deuxième gamme de tensions comprenant : - des étapes de formation d’une deuxième région de grille sur la face avant du substrat semiconducteur et ayant des flancs perpendiculaires à la face avant ; - les mêmes étapes de dépôts de couches diélectriques pour former des régions d’espaceurs sur les flancs de la deuxième région de grille ; et - une étape de masquage adaptée pour empêcher ledit retrait, lors de l’étape de gravure, d’une partie des accumulations de couches diélectriques déposées sur les flancs de la deuxième région de grille. Ainsi, les accumulations de couches diélectriques des régions d’espaceurs du premier transistor et du deuxième transistor ont les mêmes constitutions et les mêmes épaisseurs, et le deuxième transistor comporte en outre au moins une couche diélectrique (ladite partie dont le retrait est empêché par l’étape de masquage) dans ladite accumulation qui n’est pas dans les régions d’espaceur du premier transistor. Selon un mode de mise en œuvre, le procédé inclut une fabrication d’un troisième transistor à grille flottante comprenant : - les mêmes étapes de formation de la première région grille pour former la grille flottante du troisième transistor à grille flottante, comprenant : -- une formation d’une couche diélectrique tunnel sur la face avant ; -- une formation d’une couche électriquement conductrice sur la couche diélectrique tunnel. Cela permet en particulier de bénéficier d’une première région de grille ayant une couche diélectrique et une couche conductrice bien adaptées pour la première gamme de tension, tout en étant gratuit du fait de la cointégration avec la fabrication du troisième transistor. Selon un mode de mise en œuvre, le procédé inclut une fabrication d’un quatrième transistor pour une quatrième gamme de tensions comprenant : - la même première étape d’implantation de dopants, formant des quatrièmes régions de conduction faiblement dopées du quatrième transistor. Cela permet en particulier de bénéficier de premières régions de conduction faiblement dopées, ayant la même constitution et la même profondeur que les quatrièmes régions de conductions faiblement dopées, bien adaptées pour la première gamme de tension, tout en étant gratuit du fait de la cointégration avec la fabrication du quatrième transistor. Selon un mode de mise en œuvre, le procédé inclut une fabrication d’un quatrième transistor pour une quatrième gamme de tensions comprenant : - la même étape de gravure retirant une partie des couches diélectriques accumulées sur la face avant du substrat semiconducteur. Là encore, étant donné que la fabrication des quatrièmes transistors prévoit étape de gravure pour retirer des couches diélectriques déposées, la mise en œuvre cointégré de l’étape de gravure réduisant la largeur des régions d’espaceurs du premier transistor est gratuite. Selon un autre aspect, il est proposé un circuit intégré comportant un premier transistor adapté pour une première gamme de tensions, et un deuxième transistor adapté pour une deuxième gamme de tensions, - le premier transistor comportant une première région de grille et le deuxième transistor comportant une deuxième région de grille, les régions de grilles étant situées sur une face avant d’un substrat semiconducteur et ayant des flancs perpendiculaires à la face avant, et comprenant chacune une couche conductrice ayant la même constitution et la même épaisseur, typiquement prise dans une direction perpendiculaire à la face avant, - le premier transistor et le deuxième transistor comportant une accumulation de couches diélectriques ayant les mêmes constitutions et les mêmes épaisseurs sur les flancs de leurs régions de grille de manière à former des régions d’espaceurs ayant, respectivement, une première largeur et une deuxième largeur dans une direction perpendiculaire aux flancs des régions de grille, - le premier transistor comportant, dans le substrat semiconducteur, des premières régions de conduction faiblement dopées alignées sur les régions d’espaceurs, et des premières régions de conduction plus fortement dopées, dans lequel le deuxième transistor comporte en outre au moins une couche diélectrique supplémentaire dans ladite accumulation de manière à former des régions d’espaceurs ayant une deuxième largeur plus grande que la première largeur des régions d’espaceurs du premier transistor. Selon un mode de réalisation, le circuit intégré comporte en outre un troisième transistor à grille flottante comportant une région de grille flottante comprenant une couche diélectrique tunnel sur la face avant et, sur la couche diélectrique tunnel, une couche conductrice ayant la même constitution et la même épaisseur que la couche conductrice de la première région de grille et de la deuxième région de grille, dans lequel la première région de grille comporte une couche diélectrique sur la face avant ayant la même constitution et la même épaisseur que la couche diélectrique tunnel. Selon un mode de réalisation, le circuit intégré comporte en outre un quatrième transistor adapté pour une quatrième gamme de tensions comprenant, dans le substrat semiconducteur, des quatrièmes régions de conduction faiblement dopées ayant la même constitution et la même profondeur que les premières régions de conductions faiblement dopées. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : ; ; ; ; ; ; ; ; ; ; ; ; ; illustrent des modes de mise en œuvre et de réalisation de l’invention. Les figures 1 à 12 illustrent des résultats d’étapes d’un exemple de procédé de fabrication d’un circuit intégré comprenant un premier transistor GP adapté à une première gamme de tensions, un deuxième transistor HV adapté à une deuxième gamme de tensions, un troisième transistor à grille flottante NVM typiquement adapté pour une cellule mémoire non-volatile, un quatrième transistor SRAM, GO1 adapté à une quatrième gamme de tensions. Par « un transistor » on entend « au moins un transistor ». Le premier transistor GP est fabriquée de manière complétement cointégrée, avec les étapes de fabrication du deuxième transistor HV, du troisième transistor NVM et du quatrième transistor SRAM, GO1, c’est-à-dire sans aucune étape de fabrication dédiée au premier transistor GP. Par exemple, la première gamme de tensions, appelée « moyenne tension », comprend les tensions inférieures à 5,7 V (volts), ainsi on appellera « transistor moyenne tension » le premier transistor GP ; la deuxième gamme de tensions, appelée « haute tension », comprend les tensions inférieures à 10 V, ainsi on appellera « transistor haute tension » le deuxième transistor HV ; la quatrième gamme de tensions, appelée « basse tension », comprend les tensions inférieures à 1,4 V, ainsi on appellera « transistor basse tension » le quatrième transistor SRAM, GO1. Le quatrième transistor SRAM, GO1 est illustré selon deux cas possibles, l’un correspondant à un transistor SRAM fabriqué pour une mémoire vive statique, l’autre correspondant à un transistor GO1 fabriqué pour un circuit logique tel qu’une machine d’état ou un processeur. Dans certaines technologies, les transistors SRAM de mémoire vive statique et les transistors GO1 logiques sont identiques, dans d’autres technologie, les transistors SRAM de mémoire vive statique et les transistors GO1 logiques présentent de légères différences, notamment en matière de région de conduction faiblement dopées LDD0, LDD1 (voire ci-après en relation avec les figures 10 et 11). Dans les deux cas, on considérera au sens de la cointégration du premier transistor GP, que le quatrième transistor est l’un ou l’autre des transistors SRAM, GO1. Enfin, bien que la fabrication du transistor moyenne tension GP est décrite dans un cadre entièrement cointégré avec les étapes de fabrication des deuxième HV, troisième NVM et quatrième transistors SRAM, GO1, des modes de mise en œuvre partiellement cointégrés avec par exemple seulement l’un ou deux des deuxième HV, troisième NVM et quatrième transistors SRAM, GO1 sont inclus à la présente description en considérant les étapes correspondantes comme étant mises en œuvre de façon dédiée pour la fabrication du transistor moyenne tension GP. La illustre le résultat d’une étape 100 dans laquelle des régions d’isolation latérales STI, par exemple des tranchées d’isolation peu profondes, ont été formées dans un substrat semiconducteur PSUB, afin de définir des régions actives entre elles dans le substrat PSUB, de façon classique et connue en soi. Le substrat PSUB est typiquement en silicium cristallin dopé de type P. En alternative, le substrat PSUB peut être dopé de type N, auquel cas l’homme de l’art saura adapter le type de dopage des caissons et des régions de conductions respectifs dans le procédé fabrication décrit ci-après. La face du substrat PSUB sur laquelle sont effectuées les étapes de fabrication est appelée face avant FA. La illustre le résultat d’une étape 200 de formation de caissons dits haute-tension HVW, par implantation de dopants, dans la région active accueillant le transistor haute tension HV et dans la région active accueillant le transistor moyenne tension GP. L’étape 200 comprend en outre une formation d’un caisson NVW spécifique à la mémoire non-volatile dans la région active accueillant le transistor à grille flottante NVM. Le caisson de la mémoire non-volatile NVW comporte notamment un caisson d’isolation enterré et des puits de contact (non-représentés) pour former une structure d’isolation du type « triple caisson » (bien connue de l’homme de l’art) et une région de contre-implant surfacique au niveau de la face avant FA afin d’ajuster la tension de seuil du transistor à grille flottante NVM. La illustre le résultat d’étapes 300, comprenant une fabrication d’un transistor d’accès TR enterré à grille verticale dans la région active accueillant le transistor à grille flottante NVM, comportant une région de source enterré BS rejoignant le caisson d’isolation enterré (non-représenté). Les étapes 300 comprennent en outre une formation d’une couche épaisse d’oxyde HVOX sur la face avant FA dans les régions actives accueillant le transistor haute tension HV, le transistor à grille flottante NVM, et le transistor moyenne tension GP ; suivie d’une gravure partielle de la couche épaisse d’oxyde HVOX dans les régions active accueillant le transistor à grille flottante NVM et le transistor moyenne tension GP, de manière à réduire son épaisseur à une épaisseur dite tunnel TNOX. L’épaisseur tunnel TNOX est notamment adaptée à des injections de charges électriques à travers elle TNOX par effet Fowler-Nordheim, dit « effet tunnel », prévues pour l’écriture de données dans la mémoire non-volatile. La illustre le résultat d’étapes 400 comprenant un dépôt d’un couche conductrice P1, comportant typiquement du silicium polycristallin, sur toute la face avant FA du substrat semiconducteur PSUB. Une gravure est ensuite mise en œuvre, typiquement par photolithographie, de la couche conductrice P1 et des couches d’oxyde HVOX, TNOX de manière d’une part à définir la région de grille HVG du transistor haute tension et la région de grille GPG du transistor moyenne tension GP. La définition des régions de grille HVG, GPG comprend une délimitation des flancs des régions de grilles, dans un plan vertical, c’est-à-dire perpendiculaires à la face avant FA. La gravure permet d’autre part de retirer la couche conductrice P1 des régions actives accueillant les transistors basse tension SRAM, GO1. La gravure est configurée en outre pour laisser la région active accueillant le transistor à grille flottante NVM entièrement recouverte par la couche d’oxyde tunnel TNOX et la couche conductrice P1. En outre, les étapes 400 comprennent une formation de caissons dits basse-tension LVW, par implantation de dopants, dans les régions actives accueillant le transistor basse tension SRAM, GO1. Par exemple, les caissons LVW des transistors basse tension SRAM, GO1 sont formés par la même étape d’implantation de dopants. La illustre le résultat de premières étapes de dépôts de couches diélectriques ONO s’accumulant sur les flancs de la région de grille GPG du transistor moyenne tension GP et sur les flancs de la région de grille HVG du transistor haute tension HV. Les couches diélectriques ainsi accumulées sont destinées à former des régions d’espaceurs ayant une deuxième largeur w2 (pour le transistor haute tension HV, voir ) dans une direction perpendiculaire aux flancs des régions de grille GPG, HVG. Ces premières étapes de dépôt 500 comportent un dépôt d’une superposition ONO de couches conformes d’oxyde de silicium O, de nitrure de silicium N, et d’oxyde de silicium O sur toute la structure obtenue à l’issue des étapes précédentes 400. Les couches sont conformes en ce qu’elles épousent les surfaces horizontales (par exemple la face avant FA) et les surfaces verticales (par exemple les flancs des grilles GPG, HVG) avec une épaisseur constante (isotrope). Une étape de gravure 510 est adaptée pour retirer la superposition de couches diélectriques ONO déposée sur la face avant FA dans les régions accueillant les transistors basses tension SRAM, GO1, et dans la région accueillant le transistor moyenne tension GP. Ainsi, l’étape de gravure 510 retirant une partie des couches diélectriques ONO accumulées sur les flancs de la première région de grille de façon à réduire la largeur w1 des régions d’espaceurs, in fine (pour le transistor moyenne tension GP, voir ). La superposition de couches diélectriques ONO n’est pas retirée dans les régions accueillant le transistor haute tension HV et le transistor à grille flottante NVM, par exemple au moyen d’une étape de masquage 505 recouvrant et protégeant de la gravure la région haute tension HV, et la région de mémoire NVM. La illustre le résultat d’étapes 600 comprenant d’une part une formation d’une couche d’oxyde de grille GO1OX sur la face avant FA dans les régions actives des transistors basse tension SRAM, GO1. D’autre part, les étapes 600 comprennent un dépôt d’une deuxième couche conductrice P2 sur toute la structure obtenue à l’issue des étapes précédentes 500, GO1OX, et une gravure directionnelle adaptée pour retirer la deuxième couche conductrice P2 dans la région du transistor haute tension HV, et dans la région du transistor moyenne tension GP. La gravure directionnelle est en outre adaptée pour retirer, dans la région du transistor haute tension HV, la superposition de couche diélectriques ONO déposée sur des surface horizontales (parallèle à la face avant FA) et pour ne pas retirer, ou retirer minoritairement, la superposition de couche diélectriques ONO déposée sur des surface verticales (perpendiculaires à la face avant FA). La illustre le résultat d’une étape 700 dans laquelle des régions de conduction faiblement dopées LDDHV sont implantées dans le caisson HVW du transistor haute tension HV seulement. L’implantation des régions de conduction faiblement dopées LDDHV est par exemple auto-alignée sur la superposition de couches diélectriques ONO en largeur sur les flancs de la région de grille HVG du transistor haute tension HV. En particulier, les régions de conduction faiblement dopées LDDHV ne sont pas implantées dans le caisson HWV du transistor moyenne tension GP, par exemple au moyen d’un masque bloquant l’implantation dans la région active du transistor moyenne tension GP. La illustre le résultat d’une étape 800 de dépôt d’une ou plusieurs couche(s) diélectrique(s) HVSP s’accumulant sur les flancs de des régions de grille HVG, GPG du transistor haute tension HV et du transistor moyenne tension GP, de manière à former, in fine, les régions d’espaceurs de ces transistors. La illustre le résultat d’étapes 900 comprenant une gravure dans la région du transistor à grille flottante NVM, typiquement par photolithographie, de manière à définir la région de grille FGCG du transistor à grille flottante NVM. La gravure est adaptée pour graver l’empilement de la deuxième couche conductrice P2, de la superposition de couches diélectriques ONO, de la première couche conductrice P1 et de la couche d’oxyde tunnel TNOX. La région de grille FGCG du transistor à grille flottante NVM comporte ainsi une grille flottante P1 située entre la couche d’oxyde tunnel TNOX et une grille de commande P2, la grille flottante P1 et la grille de commande P2 étant électriquement isolées par la superposition de couche diélectriques ONO. Une implantation de régions de conduction faiblement dopées LDDNV sont implantées dans le caisson NVW du transistor à grille flottante NVM seulement. L’implantation des régions de conduction faiblement dopées LDDNV sont par exemple auto-alignée sur la région de grille FGCG du transistor à grille flottante NVM. En outre, les étapes 900 comprennent un dépôt d’une ou plusieurs couche(s) diélectrique(s) NVSP s’accumulant additionnellement sur les flancs de des régions de grille FGCG, HVG, GPG du transistor à grille flottante NVM, du transistor haute tension HV, et du transistor moyenne tension GP, de manière à former, in fine, les régions d’espaceurs de ces transistors. La illustre le résultat d’étapes 1000 comprenant une gravure dans la région du transistor basse tension SRAM, GO1, typiquement par photolithographie, de manière à définir la région de grille G0, G1 du transistor basse tension SRAM, GO1. La gravure est adaptée pour graver l’empilement de la deuxième couche conductrice P2 et de la couche d’oxyde de grille GO1OX. On fait désormais la distinction entre le transistor basse tension SRAM de cellule de mémoire vive statique, et le transistor basse tension GO1 de circuit logique. Dans un premier cas, l’implantation des régions de conduction faiblement dopées LDD1 du transistor basse tension GO1 de circuit logique, et l’implantation des régions de conduction faiblement dopées LDD0 du transistor basse tension SRAM de cellule mémoire vive statique, sont faites dans des étapes distinctes 1000 et 1100. Dans un second cas, l’implantation des régions de conduction faiblement dopées LDD1 du transistor basse tension GO1 de circuit logique, et l’implantation des régions de conduction faiblement dopées LDD0 du transistor basse tension SRAM de cellule mémoire vive statique, sont faites dans une seule et même étape 1000 ou 1100. Dans le premier cas, les régions de conduction faiblement dopées LDD1 du transistor basse tension GO1 de circuit logique sont implantées dans les étapes 1000, par exemple de façon auto-alignée sur la région de grille G1 du transistor basse tension GO1 de circuit logique. Dans une première alternative du second cas, les régions de conduction faiblement dopées LDD0 du transistor basse tension SRAM de cellule de mémoire vive statique, et les régions de conduction faiblement dopées LDD0/1 du transistor moyenne tension GP sont implantées en même temps et de la même manière que les régions de conduction faiblement dopées LDD1 du transistor basse tension GO1 de circuit logique dans les étapes 1000. La illustre le résultat d’étapes 1100 comprenant un dépôt d’une ou plusieurs couche(s) diélectrique(s) LVSP sur les flancs des régions de grille G0, G1 des transistors basse tensions SRAM, GO1, et s’accumulent également sur les flancs des régions de grille du transistor haute tension HV, du transistor à grille flottante NVM, et du transistor moyenne tension GP, de manière à finaliser la formation des régions d’espaceurs de ces transistors. Dans le premier cas mentionné ci-avant, les étapes 1100 comprennent une implantation des régions de conduction faiblement dopées LDD0 du transistor basse tension SRAM de cellule mémoire vive statique, par exemple de façon auto-alignée sur la région d’espaceur LVSP sur les flancs de la grille G0 du transistor basse tension SRAM. Selon un mode de mise en œuvre préférentiel, les régions de conduction faiblement dopées LDD0/1 du transistor moyenne tension GP sont implantée en même temps et de la même manière que les régions de conduction faiblement dopées LDD0 du transistor basse tension SRAM de mémoire vive statique dans les étapes 1100 du premier cas, notamment de façon auto-alignée sur la région d’espaceur LVSP, NVSP, HVSP sur les flancs de la grille GPG du transistor moyenne tension GP. Dans une deuxième alternative du second cas, les régions de conduction faiblement dopées LDD1 du transistor basse tension GO1 de circuit logique, et les régions de conduction faiblement dopées LDD0/1 du transistor moyenne tension GP sont implantées en même temps et de la même manière que les régions de conduction faiblement dopées LDD0 du transistor basse tension SRAM de mémoire vive statique dans les étapes 1100. La illustre le résultat d’étapes 1200 comprenant une implantation de dopants formant des régions de conduction SD de tous les transistors SRAM, GO1, HV, NVM, GP du circuit. L’implantation 1200 est par exemple auto-alignée sur les régions d’espaceurs de chaque transistor SRAM, GO1, HV, NVM, GP comprenant des accumulations respectives de couches diélectriques ONO, HVSP, NVSP, LVSP les flancs des régions de grille G0, G1, HVG, FGCG, GPG correspondantes. Les régions de conduction SD sont implantés plus profondément dans le substrat PSUB et avec une plus grande concentration en dopants que les régions de conduction faiblement dopées LDD0, LDD1, LDDHV, LDDNV, LDD0/1. En particulier, les accumulations de couches diélectriques, HVSP, NVSP, LVSP sur les flancs de la première région de grille GPG du premier transistor GP, forment les régions d’espaceurs ayant une première largeur w1 dans la direction perpendiculaire aux flancs de la première région de grille GPG ; et les accumulations de couches diélectriques, ONO, HVSP, NVSP, LVSP sur les flancs de la région de grille HVG du transistor haute tension HV, forment les régions d’espaceurs ayant une deuxième largeur w2 dans la direction perpendiculaire aux flancs de la première région de grille GPG. On se réfère à cet égard aux figures 13 et 14. La illustre schématiquement un agrandissement d’une région d’espaceur d’une réalisation d’un transistor haute tension HV telle que décrite ci-avant en relation avec les figures 1 à 12. La illustre schématiquement un agrandissement d’une région d’espaceur d’une réalisation d’un transistor moyenne tension GP telle que décrite ci-avant en relation avec les figures 1 à 12. Dans ces réalisations, au sein d’un même circuit intégré, le transistor moyenne tension GP et le transistor haute tension HV comportent des régions de grille respectives GPG, HVG, comprenant une couche conductrice P1 ayant la même constitution et la même épaisseur, étant donné que les couches conductrices P1 ont été formées lors des mêmes étapes 400. D’autre part le transistor moyenne tension GP et le transistor haute tension HV comportent, dans leurs régions d’espaceurs respectives sur les flancs de leurs régions de grille P1, une accumulation de couches diélectriques HVSP, NVSP, LVSP ayant les mêmes constitutions et les mêmes épaisseurs, formant les régions d’espaceur entières du transistor moyenne tension GP ayant une première largeur w1. Etant donné que dans le procédé de fabrications conjointes du transistor moyenne tension GP et du transistor haute tension HV au moins une couche diélectrique (ONO) de l’accumulation a été retirée (étape 510) pour le transistor moyenne tension, le transistor haute tension HV comporte ladite au moins une couche diélectrique supplémentaire ONO dans l’accumulation sur les flancs de sa grille P1, de manière à former des régions d’espaceurs entières ayant une deuxième largeur w2 plus grande que la première largeur w1. Dans l’exemple décrit en relation avec les figures 1 à 12, ladite au moins une couche diélectrique « supplémentaire » - présente dans l’accumulation de couches diélectriques formant la région d’espaceur du transistor haute tension HV, et absente de l’accumulation de couches diélectriques formant la région d’espaceur du transistor moyenne tension GP - est la superposition ONO de couches d’oxyde, de nitrure et d’oxyde de silicium. Cela étant, dans d’autres exemples, ladite au moins une couche diélectrique « supplémentaire » pourrait être au moins l’une des autres couches diélectriques de l’accumulation de couches diélectriques formant la région d’espaceur du transistor haute tension HV, telles que les couches diélectriques HVSP, NVSP, LVSP, ou encore d’autres couches diélectriques qui n’ont pas été mentionnée ni représentée en relation avec les figures 1 à 12. Par ailleurs, le transistor moyenne tension GP et le transistor haute tension HV comportent des régions de conduction faiblement dopées LDD0/1, LDDHV implantées dans les caissons HVW, et des régions de conduction plus fortement dopées SD. Les régions de source et de drain des transistors GP, HV incorporent chacune une région de conduction faiblement dopées LDD0/1, LDDHV, et une région de conduction plus fortement dopée SD. Les régions de conductions faiblement dopées LDDHV du transistor haute tension HV s’étendent dans la région de canal du transistor HV, c’est-à-dire sous la région de grille HVG en regard de la couche conductrice P1. Cela permet d’assurer la tenue en tension du transistor haute tension HV mais impose une longueur de grille importante. Les régions de conductions faiblement dopées LDD0/1 du transistor moyenne tension GP ne s’étendent pas jusqu’à la région de canal du transistor GP, et se situent sous les régions d’espaceurs. Or, comme on a retiré une partie des couches diélectriques (ONO) accumulées sur les flancs de la région de grille GPG du transistor moyenne tension GP, on a rapproché les régions de conduction faiblement dopées LDD0/1 de la région de canal du transistor moyenne tension GP. On considère que la région de canal du transistor est située dans le caisson HVW, en regard de la région de grille P1. Cela permet d’une part de réduire les phénomènes d’ionisation par impact engendrant des « porteurs chauds » dégradant le transistor ; et d’autre part d’avoir une tension de seuil adaptée pour des performances optimisées dans la gamme de moyennes tensions, c’est-à-dire par exemple inférieures à 5,7 V. Procédé de fabrication d’un circuit intégré incluant une fabrication d’un premier transistor (GP) pour une première gamme de tensions comprenant : - des étapes (300, 400) de formation d’une première région de grille (GPG) sur une face avant (FA) d’un substrat semiconducteur (PSUB) et ayant des flancs perpendiculaires à la face avant ; - des étapes (500, 800, 900, 1100) de dépôts de couches diélectriques (ONO, HVSP, NVSP, LVSP) s’accumulant sur les flancs de la première région de grille (GPG) de manière à former des régions d’espaceurs ayant une largeur (w2) dans une direction perpendiculaire aux flancs de la première région de grille ; - une étape de gravure (510) retirant une partie des couches diélectriques (ONO) accumulées sur les flancs de la première région de grille de façon à réduire la largeur (w1) des régions d’espaceurs ; - une première étape d’implantation de dopants (1100) alignée sur les régions d’espaceurs, formant des premières régions de conduction faiblement dopées (LDD0/1) du premier transistor (GP) ; - une deuxième étape d’implantation de dopants (1200) formant des premières régions conduction (SD) du premier transistor (GP), plus fortement dopées que les régions de conduction faiblement dopées (LDD0/1). Procédé selon la revendication 1, dans lequel : - lesdites étapes de dépôts de couches diélectriques comportent une étape (500) de dépôt de couche(s) diélectrique(s) (ONO) antérieure à ladite étape de gravure (510) et au moins une autre étape (800, 900, 1100) de dépôt de couche(s) diélectrique(s) (HVSP, NVSP, LVSP) ultérieure à ladite étape de gravure (510) ; - ladite étape de gravure (510) est adaptée pour retirer la ou les couche(s) diélectrique(s) (ONO) déposée lors de l’étape antérieure (500). Procédé selon la revendication 2, dans lequel l’étape (500) de dépôt de couches diélectriques (ONO) antérieure à l’étape de gravure (510) comporte un dépôt d’une superposition de couches conformes d’oxyde de silicium (O), de nitrure de silicium (N), et d’oxyde de silicium (O). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un deuxième transistor (HV) pour une deuxième gamme de tensions comprenant : - des étapes (300, 400) de formation d’une deuxième région de grille (HVG) sur la face avant (FA) du substrat semiconducteur (PSUB) et ayant des flancs perpendiculaires à la face avant ; - les mêmes étapes (500, 800, 900, 1100) de dépôts de couches diélectriques (ONO, HVSP, NVSP, LVSP) pour former des régions d’espaceurs sur les flancs de la deuxième région de grille (HVG) ; et - une étape de masquage (505) adaptée pour empêcher ledit retrait, lors de l’étape de gravure (510), d’une partie des accumulations de couches diélectriques (ONO) déposées sur les flancs de la deuxième région de grille (HVG). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un troisième transistor à grille flottante (NVM) comprenant : - les mêmes étapes (300, 400) de formation de la première région grille pour former la grille flottante du troisième transistor à grille flottante (NVM), comprenant : - une formation (300) d’une couche diélectrique tunnel (TNOX) sur la face avant (FA) ; - une formation (400) d’une couche électriquement conductrice (P1) sur la couche diélectrique tunnel (TNOX). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un quatrième transistor (SRAM, GO1) pour une quatrième gamme de tensions comprenant : - la même première étape d’implantation de dopants (1100), formant des quatrièmes régions de conduction faiblement dopées (LDD0, LDD1) du quatrième transistor (SRAM, GO1). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un quatrième transistor (SRAM, GO1) pour une quatrième gamme de tensions comprenant : - la même étape de gravure (510) retirant une partie des couches diélectriques (ONO) accumulées sur la face avant (FA) du substrat semiconducteur (PSUB). Circuit intégré comportant un premier transistor (GP) adapté pour une première gamme de tensions, et un deuxième transistor (HV) adapté pour une deuxième gamme de tensions, - le premier transistor (GP) comportant une première région de grille (GPG) et le deuxième transistor (HV) comportant une deuxième région de grille (HVG), les régions de grilles (GPG, HVG) étant situées sur une face avant (FA) d’un substrat semiconducteur (PSUB) et ayant des flancs perpendiculaires à la face avant, et comprenant chacune une couche conductrice (P1) ayant la même constitution et la même épaisseur, - le premier transistor (GP) et le deuxième transistor (HV) comportant une accumulation de couches diélectriques (HVSP, NVSP, LVSP) ayant les mêmes constitutions et les mêmes épaisseurs sur les flancs de leurs régions de grille (P1) de manière à former des régions d’espaceurs ayant, respectivement, une première largeur (w1) et une deuxième largeur (w2) dans une direction perpendiculaire aux flancs des régions de grille, - le premier transistor comportant, dans le substrat semiconducteur (PSUB), des premières régions de conduction faiblement dopées (LDD0/1) alignées sur les régions d’espaceurs, et des premières régions de conduction plus fortement dopées (SD), dans lequel le deuxième transistor (HV) comporte en outre au moins une couche diélectrique supplémentaire (ONO) dans ladite accumulation de manière à former des régions d’espaceurs ayant une deuxième largeur (w2) plus grande que la première largeur (w1) des régions d’espaceurs du premier transistor (GP). Circuit intégré selon la revendication 8, comportant en outre un troisième transistor à grille flottante (NVM) comportant une région de grille flottante (FG) comprenant une couche diélectrique tunnel (TNOX) sur la face avant (FA) et, sur la couche diélectrique tunnel (TNOX), une couche conductrice (P1) ayant la même constitution et la même épaisseur que la couche conductrice (P1) de la première région de grille (GPG) et de la deuxième région de grille (HVG), dans lequel la première région de grille (GPG) comporte une couche diélectrique (TNOX) sur la face avant (FA) ayant la même constitution et la même épaisseur que la couche diélectrique tunnel (TNOX). Circuit intégré selon l’une des revendications 8 ou 9, comportant en outre un quatrième transistor (SRAM, GO1) adapté pour une quatrième gamme de tensions comprenant, dans le substrat semiconducteur (PSUB), des quatrièmes régions de conduction faiblement dopées (LDD0, LDD1) ayant la même constitution et la même profondeur que les premières régions de conductions faiblement dopées (LDD0/1).