Brevet FR3136109A1 — publié le 20231201

Le dispositif semiconducteur du type silicium sur isolant comporte au moins un transistor NMOS (TNM) dans un caisson de type P (PW) du substrat porteur (PSUB), au moins un transistor PMOS (TPM) dans un caisson de type N (NW) du substrat porteur (PSUB, et un circuit d’alimentation (ALM) configuré pour générer des tensions (+V 0 , -V 0 ) dans les caissons de type P et de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre (NBB), directe (FBB) et inverse (RBB), au transistor NMOS et au transistor PMOS. La condition de polarisation arrière neutre (NBB), comprend une première tension négative non-nulle (-V 0 ) dans le caisson de type P (PW) et une première tension positive non-nulle (+V 0 ) dans le caisson de type N (NW), les transistors NMOS et PMOS étant configurés pour avoir des tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Figure pour l’abrégé : Fig 1 Dispositif semiconducteur du type silicium sur isolant et procédé de fabrication correspondant Des modes de réalisation et de mise en œuvre concernent les dispositifs semiconducteurs du type silicium sur isolant, usuellement désignés par l’acronyme « SOI » des termes anglais « Silicon On Insulator », c’est-à-dire des dispositifs semiconducteurs réalisés à partir d’un substrat du type SOI comportant un substrat porteur, une couche diélectrique enterrée, et un film semiconducteur typiquement en silicium pouvant être dans un état complétement déserté de porteurs minoritaires (« FDSOI » pour « Fully Depleted SOI » en anglais). Les substrats SOI permettent notamment de bénéficier d’une « polarisation arrière » (usuellement « back bias » en anglais), c’est-à-dire un effet de champ dans le film semiconducteur à travers la couche diélectrique enterrée, provoqué par une polarisation du substrat porteur. En pratique, c’est un caisson dopé situé dans le substrat porteur qui est localement polarisé. Les régions de canal de transistors MOS (acronyme de « Métal Oxyde Semiconducteur ») réalisés en technologie SOI sont situées dans le film semiconducteur, de sorte que la polarisation arrière permet modifier le comportement des transistors MOS. Typiquement, une polarisation arrière de signe négatif pour un transistor PMOS et de signe positif pour un transistor NMOS, appelée polarisation arrière directe, permet d’abaisser la tension de seuil des transistors et ainsi d’améliorer leurs performances, mais augmente les fuites de courant ; tandis qu’une polarisation arrière de signe positif pour un transistor PMOS et de signe négatif pour un transistor NMOS, appelée polarisation arrière inverse, permet d’augmenter la tension de seuil des transistors et ainsi de réduire les fuites de courant, mais détériore leurs performances. D’autre part, les transistors PMOS et NMOS sont typiquement réalisés dans des caissons du substrat porteur ayant un type de dopage respectif, soit dans une configuration de « caissons normaux » (usuellement « regular well » en anglais) dans laquelle les transistors PMOS sont réalisés dans un caisson de type N et les transistors NMOS dans un caisson de type P (c’est-à-dire à la manière des réalisations de transistor MOS en substrat monolithique, « bulk » en anglais) ; soit dans une configuration de « caissons inversés » (usuellement « flip well » en anglais) dans laquelle les transistors PMOS sont réalisés dans un caisson de type P et les transistors NMOS dans un caisson de type N (ce qui est possible en raison de la couche diélectrique enterrée des substrats SOI). En conséquence, en cas de polarisation arrière, la différence de potentiel entre les caissons de type P et de type N est limitée par la tension de seuil de la jonction PN formée entre les caissons, de sorte que la configuration de caissons normaux ne permet pas (ou trop peu pour être exploitable) la polarisation arrière directe, et la configuration de caissons inversés ne permet pas (ou trop peu pour être exploitable) la polarisation arrière inverse. La cointégration de caissons normaux avec des caissons inversés n’est pas avantageuse, en particulier en matière d’occupation surfacique, du fait que dans ce cas, des transistors du même type (NMOS ou PMOS) doivent être réalisés dans des caissons distincts et électriquement isolés. Des techniques d’isolation électrique des caissons de type N et de type P au moyen de tranchées d’isolation latérale supplémentaire et plus profondes que les tranchées d’isolation latérales typiques, permettent des polarisations arrières à la fois directes et inverses mais engendrent des étapes de fabrication supplémentaires, qui sont chères et complexes en matière de fabrication du dispositif semiconducteur, et engendrent aussi une complexité supplémentaire en matière de conception du circuit. Des modes de réalisation et de mise en œuvre permettent des polarisations arrières directes et inverses exploitables à des valeurs supérieures à la tension de seuil de la jonction PN entre les caissons, à la foi pour des transistors NMOS et des transistors PMOS, les transistors du même type (NMOS ou PMOS) étant tous aptes à être cointégrés dans un même caisson du substrat porteur, et sans engendrer de complexités dans la fabrication et dans la conception du circuit. Selon un aspect, il est proposé à cet égard un dispositif semiconducteur du type silicium sur isolant comportant au moins un transistor NMOS dans et sur un film semiconducteur séparé d’un caisson dopé de type P aménagé dans un substrat porteur par une couche diélectrique enterrée, au moins un transistor PMOS dans et sur un film semiconducteur séparé d’un caisson dopé de type N aménagé dans le substrat porteur par la couche diélectrique enterrée, et un circuit d’alimentation configuré pour générer des tensions dans les caissons de type P et de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre, directe et inverse, au transistor NMOS et au transistor PMOS, dans lequel le circuit d’alimentation est configuré pour générer, dans la condition de polarisation arrière neutre, une première tension négative non-nulle dans le caisson de type P et une première tension positive non-nulle dans le caisson de type N, les transistors NMOS et PMOS étant respectivement configurés pour avoir des tensions de seuil nominales dans la condition de polarisation arrière neutre. En d’autres termes, il est proposé de réaliser les transistors NMOS et PMOS spécifiquement configurés pour avoir des tensions de seuil nominales, c’est-à-dire les tensions de seuil prévues pour un fonctionnement normal du circuit, dans la condition particulière de polarisation arrière neutre où les caissons des transistors sont respectivement polarisés négativement et positivement. En conséquence, à partir de la condition de polarisation arrière neutre comprenant une polarisation négative du caisson de type P et une polarisation positive du caisson de type N, il est possible d’augmenter la tension polarisant le caisson de type P et de simultanément diminuer la tension polarisant le caisson de type N, de manière à produire une polarisation arrière directe exploitable, à la fois pour les transistors NMOS et PMOS, sans dépasser la tension de seuil de la jonction PN entre les deux caissons. Selon un mode de réalisation, le circuit d’alimentation est à cet égard configuré pour générer, dans la condition de polarisation arrière directe, une tension supérieure à ladite première tension négative non-nulle dans le caisson de type P et une tension inférieure à ladite première tension positive non-nulle dans le caisson de type N. Selon un mode de réalisation, le circuit d’alimentation est configuré pour générer, dans la condition de polarisation arrière inverse, une tension inférieure à ladite première tension négative non-nulle dans le caisson de type P et une tension supérieure à ladite première tension positive non-nulle dans le caisson de type N. En effet, à partir de la même condition de polarisation arrière neutre comprenant une polarisation négative du caisson de type P et une polarisation positive du caisson de type N, il est aussi possible de diminuer la tension polarisant le caisson de type P et de simultanément augmenter la tension polarisant le caisson de type N, de manière à produire une polarisation arrière inverse exploitable, à la fois pour les transistors NMOS et PMOS, sans dépasser la tension de seuil de la jonction PN entre les deux caissons. Selon un mode de réalisation, ledit au moins un transistor NMOS comporte une région de canal contrainte en tension, dans le film semiconducteur respectif, et ledit au moins un transistor PMOS comporte une région de canal contrainte en compression, dans le film semiconducteur respectif. Une contrainte mécanique en tension dans une direction d’un cristal de silicium engendre typiquement une contrainte en compression dans une direction perpendiculaire du matériau, et réciproquement. Par « une région de canal contrainte en tension/compression » on entend que la contrainte donnée (tension ou compression) est considérée dans la direction de la région de canal, c’est-à-dire dans la direction entre la source et le drain du transistor. Les contraintes en tension dans le canal d’un transistor NMOS et en compression dans le canal d’un transistor PMOS permettent d’améliorer les performances des transistors, en particulier en matière de mobilité des porteurs. Cela étant, classiquement l’utilisation des contraintes mécaniques dans les canaux des transistors présente des difficultés dans la mesure où elles engendrent une diminution de la tension de seuil du transistor et ainsi une augmentation des fuites de courant. Or, la polarisation négative du caisson de type P et la polarisation positive du caisson de type N engendrent une augmentation des tensions de seuil des transistors respectifs, permettant ainsi de bénéficier des avantages des contraintes mécaniques dans les canaux des transistors sans en subir les inconvénients. Selon un mode de réalisation, ledit au moins un transistor PMOS comporte une région de canal en alliage de silicium-germanium, dans le film semiconducteur respectif, avec une concentration de germanium supérieure à 25% en pourcentage atomique. De manière analogue, l’utilisation d’une région de canal en composé de silicium-germanium à forte dose de germanium, permet d’améliorer les performances des transistors PMOS, mais engendre en contrepartie une diminution de la tension de seuil du transistor. Là-encore, la polarisation positive du caisson de type N engendre une augmentation de la tension de seuil des transistors PMOS, permettant ainsi de bénéficier des avantages de la composition de silicium-germanium dans les canaux sans en subir les inconvénients. Selon un mode de réalisation, les transistors NMOS et PMOS comportent une couche diélectrique de grille située entre une région conductrice de grille et le film semiconducteur respectifs, la couche diélectrique de grille comprenant de l’azote de manière à former une couche en oxynitrure de silicium « SiON ». La présence d’azote dans de l’oxyde de silicium permet d’augmenter la capacité de la couche diélectrique de grille sans réduire l’épaisseur physique de la couche diélectrique de grille, ce qui est avantageux en matière de performances, tout en maintenant constantes les fuites par effet tunnel à travers la couche diélectrique de grille. Cela étant, la présence d’azote dans la couche diélectrique de grille engendre en contrepartie une réduction de la tension de seuil des transistors NMOS et une augmentation de la tension de seuil des transistors PMOS. Or, étant donné la configuration particulière des transistors NMOS et PMOS pour avoir des tensions de seuil nominales dans la condition particulière de polarisation arrière neutre où les caissons des transistors sont respectivement polarisés négativement et positivement, il est là encore possible de bénéficier des avantages de l’oxynitrure de silicium dans la couche diélectrique de grille sans en subir les inconvénients. Selon un mode de réalisation, lesdits transistors NMOS et PMOS comportent une région conductrice de grille comportant du nitrure de titane et un additif au nitrure de titane choisi parmi le lantane et l’aluminium, de façon à moduler le travail de sortie de la grille pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre. Le lantane et l’aluminium permettent d’augmenter ou diminuer la tension de seuil des transistors PMOS et NMOS, et permet ainsi avantageusement de régler lesdites tensions de seuil à une valeur nominale adaptée à l’utilisation normale du circuit dans la condition de polarisation arrière neutre susmentionnée. Selon un mode de réalisation, lesdits transistors NMOS et PMOS comportent une région de canal respective comportant une concentration en espèces dopantes adaptée pour moduler le travail de sortie de la région de canal de façon à obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre. Les dopages de la région de canal, qui peut néanmoins rester intrinsèque c’est-à-dire comporter une concentration nulle en espèce dopante, permettent là encore de régler la tension de seuil des transistors PMOS et NMOS à une valeur nominale adaptée à l’utilisation normale du circuit dans la condition de polarisation arrière neutre susmentionnée. Selon un mode de réalisation, le dispositif comporte au moins un circuit CMOS muni du transistors NMOS et du transistor PMOS, les transistors NMOS et PMOS étant configurés pour avoir des tensions de seuil nominales dans la condition de polarisation arrière neutre, dans au moins l’un des intervalles suivants : - un intervalle de tensions de seuil dites super basses comprises entre 0,15 V et 0,25 V, en valeurs absolues ; - un intervalle de tensions de seuil dites basses comprises entre 0,2 V et 0,3 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes inférieures comprises entre 0,25 V et 0,35 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes supérieures comprises entre 0,3 V et 0,4 V, en valeurs absolues ; - un intervalle de tensions de seuil dites hautes comprises entre 0,35 V et 0,45 V, en valeurs absolues. En particulier, le dispositif pourra comporter au moins un circuit CMOS dans respectivement deux des intervalles de la liste ci-dessus, ou au moins un circuit CMOS dans respectivement trois des intervalles de la liste ci-dessus, ou au moins un circuit CMOS dans respectivement quatre des intervalles de la liste ci-dessus, ou au moins un circuit CMOS dans chaque intervalle de la liste ci-dessus. Selon un autre aspect, il est proposé un procédé de fabrication d’un dispositif semiconducteur du type silicium sur isolant comprenant : - une formation d’au moins un transistor NMOS dans et sur un film semiconducteur séparé d’un caisson dopé de type P aménagé dans un substrat porteur par une couche diélectrique enterrée, - une formation d’au moins un transistor PMOS dans et sur un film semiconducteur séparé d’un caisson dopé de type N aménagé dans le substrat porteur par la couche diélectrique enterrée, et - une formation d’un circuit d’alimentation apte à générer des tensions dans les caissons de type P et de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre, directe et inverse, au transistor NMOS et au transistor PMOS, la condition de polarisation arrière neutre comprenant une première tension négative non-nulle appliquée dans le caisson de type P et une première tension positive non-nulle appliquée dans le caisson de type N, lesdites formations des transistors NMOS et PMOS étant configurées pour procurer aux transistors NMOS et PMOS des tensions de seuil nominales respectives dans la condition de polarisation arrière neutre. Selon un mode de mise en œuvre, la condition de polarisation arrière directe comprend une tension supérieure à ladite première tension négative non-nulle appliquée dans le caisson de type P et une tension inférieure à ladite première tension positive non-nulle appliquée dans le caisson de type N. Selon un mode de mise en œuvre, la condition de polarisation arrière inverse comprend une tension inférieure à ladite première tension négative non-nulle appliquée dans le caisson de type P et une tension supérieure à ladite première tension positive non-nulle appliquée dans le caisson de type N. Selon un mode de mise en œuvre, la formation dudit au moins un transistor NMOS comprend une formation d’une région de canal contrainte en tension dans le film semiconducteur respectif, et la formation dudit au moins un transistor PMOS comporte une formation d’une région de canal contrainte en compression dans le film semiconducteur respectif. Selon un mode de mise en œuvre, la formation dudit au moins un transistor PMOS comporte formation d’une région de canal en alliage de silicium-germanium dans le film semiconducteur respectif, avec une concentration de germanium supérieure à 25% en pourcentage atomique. Selon un mode de mise en œuvre, les formations desdits transistors NMOS et PMOS comportent une formation d’une couche diélectrique de grille située entre une région conductrice de grille et le film semiconducteur respectifs, la couche diélectrique de grille comprenant de l’azote de manière à former une couche en oxynitrure de silicium. Selon un mode de mise en œuvre, les formations desdits transistors NMOS et PMOS comportent une formation d’une région conductrice de grille comportant du nitrure de titane et un additif au nitrure de titane choisi parmi le lantane et l’aluminium, de façon à moduler le travail de sortie de la grille pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre. Selon un mode de mise en œuvre, les formations desdits transistors NMOS et PMOS comportent une formation d’une région de canal respective comportant une concentration en espèces dopantes modulant le travail de sortie de la région de canal de façon adaptée pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre. Selon un mode de mise en œuvre, le procédé comporte une formation d’au moins un circuit CMOS muni du transistors NMOS et du transistor PMOS, configurée pour procurer aux transistors NMOS et PMOS des tensions de seuil nominales dans la condition de polarisation arrière neutre, dans au moins l’un des intervalles suivants : - un intervalle de tensions de seuil dites super basses comprises entre 0,15 V et 0,25 V, en valeurs absolues ; - un intervalle de tensions de seuil dites basses comprises entre 0,2 V et 0,3 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes inférieures comprises entre 0,25 V et 0,35 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes supérieures comprises entre 0,3 V et 0,4 V, en valeurs absolues ; - un intervalle de tensions de seuil dites hautes comprises entre 0,35 V et 0,45 V, en valeurs absolues. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels : ; ; ; ; ; ; illustrent des modes de réalisation et de mise en œuvre de l’invention. La illustre un exemple de réalisation d’un dispositif semiconducteur DSOI du type silicium sur isolant comportant au moins un transistor NMOS (acronyme bien connu de l’homme de l’art des termes anglais « N-type Metal Oxide Semiconductor ») TNM et au moins un transistor PMOS (acronyme bien connu de l’homme de l’art des termes anglais « P-type Metal Oxide Semiconductor ») TPM. Dans les technologies du type silicium sur isolant, la région active des transistors MOS est située dans un film semiconducteur située sur un diélectrique enterré, isolant le film semiconducteur d’un substrat porteur. Les transistors MOS sont ainsi formés dans et sur le film semiconducteur, c’est-à-dire notamment que leurs régions de conduction (la source et le drain) sont implantées dans le film semiconducteur, et que leurs régions de commande (la grille) sont formées sur la surface ouverte, appelée face avant, du film semiconducteur. Le transistor NMOS TNM est réalisé dans et sur un film semiconducteur FLMn séparé d’un caisson PW dopé de type P par la couche diélectrique enterrée BOX, le caisson PW étant aménagé dans le substrat porteur PSUB. Le transistor PMOS TPM est réalisé dans et sur un film semiconducteur FLMp séparé d’un caisson NW dopé de type N par la couche diélectrique enterrée BOX, le caisson NW étant aménagé dans le substrat porteur PSUB. De manière avantageuse du point de vue de la mobilité des porteurs dans les régions de canal des transistors TNM, TPM, le film semiconducteur FLMn du transistor NMOS peut être contraint en tension dans la direction de la région de canal du transistor NMOS. La contrainte en tension peut être obtenue au moyen de techniques classiques, par exemple avec une couche de nitrure tensile encapsulant la grille ; ou en utilisant un substrat SOI précontraint ; ou en introduisant localement une contrainte tensile dans le canal par d’autres techniques, telles que le « BOX creep » (utilisation d’une montée en température d’une couche sacrificielle ayant un coefficient de dilatation thermique différent de celui de la région de canal), ou « STRASS » (acronyme des termes anglais « Strain by Top Recrystallization of Amorphized SiGe on SOI », formation de contrainte par recristallisation surfacique d’un matériau amorphe). La région de canal du transistor NMOS est adaptée à se former dans la région du film semiconducteur FLMn entre les bornes de conductions N+ du transistor NMOS, sous la région de grille NG. Par ailleurs, le film semiconducteur FLMn peut être formé en silicium intrinsèque, ou en silicium dopé de type P à plus ou moins grande concentration d’espèce dopantes. De manière analogue, film semiconducteur FLMp du transistor PMOS peut avantageusement être contraint en compression dans la direction de la région de canal du transistor PMOS, la région de canal du transistor PMOS étant adaptée à se former dans la région du film semiconducteur FLMp entre les bornes de conductions P+ du transistor PMOS, sous la région de grille PG. Le film semiconducteur FLMp peut avantageusement être formé en composition de silicium-germanium SiGe30%, avec une concentration de germanium supérieure à 25% en pourcentage atomique, par exemple 30%, pouvant être lui-aussi intrinsèque ou dopé de type N à plus ou moins grande concentration d’espèce dopantes. Les régions de grilles NG, PG des transistors TNM, TPM comportent typiquement une couche conductrice et une couche diélectrique de grille située entre la couche conductrice et le film semiconducteur respectif FLMn, FLMp. Typiquement, la couche conductrice comporte une partie en métal ou en composé métallique, par exemple du nitrure de titane, située du côté de la région de canal par exemple sur la couche diélectrique de grille, et une partie en silicium polycristallin utilisée pour contacter électriquement la grille. Avantageusement, la couche diélectrique de grille comprend une couche d’oxynitrure de silicium (« SiON », ou SiO x N y , par exemple Si 2 O 2 N avec x=1, y=0,5), par exemple dans une structure bi-couche comprenant une couche diélectrique à haute permittivité (usuellement « high-k »), tel que l’oxyde d’hafnium HfO 2 , et la couche d’oxynitrure de silicium SiON. La présence de l’oxynitrure de silicium permet d’augmenter la capacité de la région diélectrique de grille et ainsi d’améliorer les performances du transistor, par rapport à une couche classique en dioxyde de silicium. En effet, une plus grande capacité du diélectrique de grille engendre une augmentation du nombre de porteurs dans le canal pour une tension donnée, ce qui permet une conduction d’une plus grande quantité de courant. La concentration d’azote dans l’oxynitrure de silicium SiON permet par ailleurs de moduler la tension de seuil des transistors NMOS et PMOS. Les différentes caractéristiques des transistors NMOS et PMOS décrites ci-dessus sont prévues d’une part afin de configurer les transistors NMOS et PMOS pour avoir des tensions de seuil nominales VTnom ( ) respectives dans la condition de polarisation arrière neutre NBB ( ) décrite ci-dessous ; et d’autre part simultanément afin de bénéficier de techniques susmentionnées d’amélioration des performances des transistors NMOS et PMOS. Le dispositif semiconducteur DSOI comporte en effet un circuit d’alimentation ALM configuré pour générer des tensions +V 0 , -V 0 dans le caisson PW de type P et le caisson NW de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre NBB, directe FBB et inverse RBB ( ) au transistor NMOS et au transistor PMOS. La condition de polarisation arrière neutre NBB est caractérisée par une génération d’une première tension négative non-nulle -V 0 , par exemple sensiblement -1 V (volt), dans le caisson PW du type P logeant le transistor NMOS ; ainsi qu’une première tension positive non-nulle +V 0 , par exemple sensiblement +1 V, dans le caisson NW du type N logeant le transistor PMOS. A cet égard, le caisson PW du type P comporte une région de prise de contact P+ apte à recevoir la première tension négative -V 0 et le caisson NW du type N comporte une région de prise de contact N+ apte à recevoir la première tension positive +V 0 . Le dispositif DSOI peut comporter en outre un caisson d’isolation NISO, du type N, empêchant la polarisation du substrat porteur PSUB aux tensions -V 0 ou +V 0 appliquées dans les caissons PW ou NW, du fait des deux jonctions PN opposées, JPNiso et JNPiso. Des structures d’isolation latérales STI, par exemple des tranchées d’isolation peu profondes, sont typiquement prévues pour fournir une isolation électrique locale entre les éléments des caissons PW, NW, et en particulier pour former un accès aux caissons PW, NW respectifs par les prises de contact P+, N+. Ainsi, étant donné que les transistors NMOS et PMOS sont spécifiquement configurés pour avoir une tension de seuil nominale, et donc un comportement nominal, dans la condition de polarisation arrière neutre « -V 0 ; +V 0 » (c’est-à-dire les tensions de seuil et le comportement prévus pour un fonctionnement normal du circuit), il est avantageusement possible de produire des polarisations arrières directes FBB et inverses RBB exploitables, à la fois pour les transistors NMOS et PMOS, sans dépasser la tension de seuil de la jonction PN entre les deux caissons. On se réfère à cet égard à la . La illustre la condition de polarisation arrière neutre NBB, la condition de polarisation arrière directe FBB et la condition de polarisation arrière inverse RBB, dans les caissons PW, NW du dispositif semiconducteur DSOI décrit en relation avec la . On rappelle que le circuit d’alimentation ALM est configuré pour générer une première tension négative non-nulle -V 0 , par exemple sensiblement -1 V voire -1,5 V, dans le caisson PW logeant le transistor NMOS, ainsi qu’une première tension positive non-nulle +V 0 , par exemple sensiblement +1 V voire +1,5 V, dans le caisson NW logeant le transistor PMOS, dans la condition de polarisation arrière neutre NBB. Dans la condition de polarisation arrière neutre NBB, la jonction JPN (et la jonction JPNiso) entre les caissons PW et NW (respectivement NISO) est polarisée à une tension directe de -2 V voire -3 V et est donc bloquée. De même, la jonction JNPiso entre le caisson NISO et le substrat PSUB est polarisée à une tension directe de -1 V voire -1,5 V (en considérant que le potentiel du substrat porteur PSUB est à 0 V), et est donc bloquée. Le circuit d’alimentation ALM est en outre configuré pour générer, dans la condition de polarisation arrière directe FBB, une tension -V 0 +Δf supérieure à la première tension négative non-nulle -V 0 dans le caisson PW, par exemple une tension de sensiblement 0 V, c’est-à-dire supérieure « +Δf » de sensiblement +1 V voire +1,5 V ; ainsi qu’une tension +V 0 -Δf inférieure à ladite première tension positive non-nulle +V 0 dans le caisson NW, par exemple une tension de sensiblement 0 V, c’est-à-dire inférieure « -Δf » de sensiblement -1 V voire -1,5 V. Dans la condition de polarisation arrière directe FBB, les jonctions JPN, JPNiso, JNPiso entre les caissons PW, NW, NISO, PSUB sont polarisées à des tensions directes de 0 V et sont donc bloquées. Le circuit d’alimentation ALM est en outre configuré pour générer, dans la condition de polarisation arrière inverse RBB, une tension -V 0 -Δr inférieure à ladite première tension négative non-nulle -V 0 dans le caisson PW, par exemple une tension de sensiblement -2 V voire -3 V, c’est-à-dire inférieure « -Δr » de sensiblement -1 V ou -1,5 V ; et une tension +V 0 +Δr supérieure à ladite première tension positive non-nulle +V 0 dans le caisson NW, par exemple une tension de sensiblement +2 V voire +3 V, c’est-à-dire supérieure « +Δr » de sensiblement +1 V voire +1,5 V. Dans la condition de polarisation arrière inverse RBB, la jonction JPN (et la jonction JPNiso) entre les caissons PW et NW (respectivement entre les caissons PW et NISO) est polarisée en à une tension directe de -4 V voire -6 V et est donc bloquée. De même, la jonction JNPiso entre le caisson NISO et le substrat PSUB est polarisée à une tension directe de -2 V voire -3 V (en considérant que le potentiel du substrat porteur PSUB est à 0 V), et est donc bloquée. La illustre un graphique des applications possibles pour la mise en œuvre des conditions de polarisation arrière neutre, directe et inverse. En effet, les conditions de polarisation arrière peuvent avantageusement permettre de compenser une dérive aléatoire des tensions de seuil effectives des transistors NMOS et PMOS, typiquement dues aux aléas physiques des procédés de fabrications. Ainsi, l’axe horizontal du graphique représente les variations aléatoires des caractéristiques des transistors NMOS, allant de gauche à droite d’un comportement « lent » N_SLW, c’est-à-dire une tension de seuil plus grande (en valeur absolue), vers un comportement « rapide » N_FST, c’est-à-dire une tension de seuil plus petite (en valeur absolue). L’axe vertical du graphique représente les variations aléatoires des caractéristiques des transistors PMOS, allant de bas en haut d’un comportement « lent » P_SLW, c’est-à-dire une tension de seuil plus grande (en valeur absolue), vers un comportement « rapide » P_FST, c’est-à-dire une tension de seuil plus petite (en valeur absolue). Les coordonnées de points significatifs sont représentées sur le graphique, SS, TS, FS, TT, ST, SF, FF, la lettre de gauche des coordonnées signifiant le comportement du transistor NMOS, la lettre de droite signifiant le comportement du transistor PMOS, avec « S » pour un comportement « lent », « T » pour un comportement « normal » et « F » pour un comportement « rapide ». L’ellipse VTeff dans la diagonale SS, TT, FF représente la dispersion en pratique des tensions de seuil d’une population statistique de couples de transistors NMOS et PMOS. Ainsi, dans le cas symétrique le plus courant, c’est-à-dire lorsque les transistors PMOS et NMOS ont une dérive dans le même sens, sensiblement le long de la diagonale SS, TT, FF, une polarisation arrière directe FBB ou une polarisation arrière inverse RBB, permettra de ramener les valeurs seuil effectives à la valeur nominal VTnom, vers le point TT. Dans le cas symétrique, les polarisations arrières directe FBB ou inverse RBB sont appliquées dans les deux caissons PW, NW tel que représenté à la , avec des variations « +/-Δr », « +/-Δf » dont l’amplitude correspond à la différence entre la tension de seuil effective SS, FF et la tension de seuil nominale Vnom, au point TT, par exemple (V 0 +0,5V ; V 0 -0,5V) et (V 0 -0,5V ; V 0 +0,5V). Cela étant, le dispositif semiconducteur DSOI décrit précédemment en relation avec la permet en outre de compenser une dérive asymétrique des caractéristiques de transistor NMOS et PMOS, c’est-à-dire lorsque les transistors PMOS et NMOS ont des dérives différentes ou opposées. En effet, on pourra à cet égard par exemple procurer une polarisation arrière directe à l’un des deux caissons PW, NW et une polarisation arrière inverse à l’autre des deux caissons NW, PW. Par exemple, on pourra procurer une polarisation arrière directe au caisson PW et une polarisation arrière inverse au caisson NW, « FBB/RBB » afin de compenser la dérive du cas SF, avec des variations « +Δf », « +Δr » d’amplitude adaptée, par exemple (V 0 +0,5V ; V 0 +0,5V). Réciproquement, on pourra procurer une polarisation arrière inverse au caisson PW et une polarisation arrière directe au caisson NW, « RBB/FBB » afin de compenser la dérive du cas FS, avec des variations « -Δr », « -Δf » d’amplitude adaptée, par exemple (V 0 -0,5V ; V 0 -0,5V). En outre, on pourra également par exemple procurer une polarisation arrière directe ou inverse à l’un des deux caissons PW, NW et la polarisation arrière neutre à l’autre des deux caissons NW, PW. Par exemple, on pourra procurer une polarisation arrière directe au caisson PW et une polarisation arrière neutre au caisson NW, « FBB/NBB » afin de compenser la dérive du cas ST, avec une variation « +Δf » d’amplitude adaptée, par exemple (V 0 +0,5V ; V 0 ). Réciproquement, on pourra procurer une polarisation arrière inverse au caisson PW et une polarisation arrière neutre au caisson NW, « NBB/FBB » afin de compenser la dérive du cas TS, avec une variation « -Δf » d’amplitude adaptée (par exemple V 0 ; V 0 -0,5V). En fait, tous les cas de dérive peuvent être compensés avec des variations d’amplitudes adaptées. Cela étant, notamment la polarisation arrière directe FBB est limitée à sensiblement (0V, 0V) à cause du seuil de jonction PN entre les caissons PW, NW. D’autre part et en particulier, la polarisation arrière inverse RBB dans les deux caisson PW, NW et les polarisations arrières asymétriques FBB/RBB et RBB/FBB ne sont pas limitées en amplitude nlmtd (dans une mesure inférieure à la tension de claquage inverse des jonctions PN). La illustre des exemples de réalisations avantageuses du dispositif semiconducteur DSOI, comportant des circuits CMOS (acronyme bien connu de l’homme de l’art des termes anglais « Complementary Metal Oxyde Semiconductor ») chacun muni d’au moins un transistor NMOS TNM et d’au moins un transistor PMOS TPM tels que décrits précédemment en relation avec les figures 1 à 3. Dans ces exemples, les transistors NMOS et les transistors PMOS peuvent avantageusement être configurés pour avoir des tensions de seuil nominales respectives à des valeurs différentes dans la condition de polarisation arrière neutre NBB, pour chaque circuit CMOS respectif SLVT, LVT, iRVT, RVT, HVT. La illustre un graphique des couples de tensions de seuil pour les circuits CMOS respectifs SLVT, LVT, iRVT, RVT, HVT. Les transistor NMOS et PMOS peuvent être configurés pour avoir des tensions de seuil dans un intervalle de tensions de seuil dites super basses SLVT, entre 0,15 V et 0,25 V, en valeurs absolues, par exemple 0,24 V pour le transistor NMOS et 0,17 V pour le transistor PMOS. Les transistor NMOS et PMOS peuvent être configurés pour avoir des tensions de seuil dans un intervalle de tensions de seuil dites basses LVT, entre 0,2 V et 0,3 V, en valeurs absolues, par exemple 0,28 V pour le transistor NMOS et 0,22 V pour le transistor PMOS. Les transistor NMOS et PMOS peuvent être configurés pour avoir des tensions de seuil dans un intervalle de tensions de seuil dites médianes inférieures iRVT, entre 0,25 V et 0,35 V, en valeurs absolues, par exemple 0,34 V pour le transistor NMOS et 0,27 V pour le transistor PMOS. Les transistor NMOS et PMOS peuvent être configurés pour avoir des tensions de seuil dans un intervalle de tensions de seuil dites médianes supérieures RVT, entre 0,3 V et 0,4 V, en valeurs absolues, par exemple 0,39 V pour le transistor NMOS et 0,32 V pour le transistor PMOS. Les transistors NMOS et PMOS peuvent être configurés pour avoir des tensions de seuil dans un intervalle de tensions de seuil dites hautes HVT, entre 0,35 V et 0,45 V, en valeurs absolues, par exemple 0,43 V pour le transistor NMOS et 0,37 V pour le transistor PMOS. Toutes les valeurs de tensions de seuil présentées ci-dessus en relation avec la , sont données à titre d’exemple, et peuvent être considérées à 10% près. On se réfère de nouveau à la . D’une part, les différentes tensions de seuil SLVT, LVT, iRVT, RVT, HVT des transistors des circuits CMOS peuvent être paramétrées en modulant le travail de sortie des régions de grille NG, PG, notamment en introduisant un additif dans la partie métallique, en nitrure de titane, de la grille. Par exemple, le lantane est un additif permettant d’abaisser le travail de sortie de la grille NG, dans ce cas appelé « travail de sortie de type N » sans pour autant désigner un type de dopage. Par exemple, l’aluminium est un additif permettant d’augmenter le travail de sortie de la grille PG, dans ce cas appelé « travail de sortie de type P » sans pour autant désigner un type de dopage. D’autre part, les différentes tensions de seuil SLVT, LVT, iRVT, RVT, HVT des transistors des circuits CMOS peuvent être paramétrées en modulant le travail de sortie des régions de canal, notamment en dopant les films semiconducteurs respectifs FLMn, FLMp, à une concentration en espèces dopantes pouvant être nulle iSi, iSiGe (matériau semiconducteur intrinsèque) ou à différentes concentrations ChII, ChII2 (par exemple deux niveaux de concentrations des dopants). Par ailleurs, tous les transistors NMOS des circuits CMOS du dispositif semiconducteur DSOI peuvent être réalisés dans le même caisson PW de type P, et polarisés selon la même condition de polarisation arrière neutre (-1V) ou directe ou inverse. De même tous les transistors PMOS des circuits CMOS du dispositif semiconducteur DSOI peuvent être réalisés dans le même caisson NW de type N, et polarisés selon la même condition de polarisation arrière neutre (+1V) ou directe ou inverse. En outre, le dispositif semiconducteur DSOI peut avantageusement comporter un circuit CMOS à ultra faible fuites uHVT (également dit « à tensions de seuil ultra haute »), et un circuit CMOS de cellules mémoires vives statiques « SRAM » (acronyme bien connue de l’homme de l’art des termes anglais « Static Random Access Memory »), selon les mêmes étapes de procédé de fabrication que les autres circuit CMOS (on se référera à cet égard aux figures 6 et 7 décrites ci-après). Les deux types NMOS et PMOS des transistors uHVT et SRAM, sont situés dans un caisson semiconducteur PW dopé du type P, aménagé dans le substrat porteur PSUB. En conséquence, les transistors uHVT, SRAM, en particulier les transistors PMOS, ne sont pas adaptés à être réalisés dans le même caisson PW, NW que les transistors du même type des circuits CMOS. La illustre des étapes d’un procédé de fabrication 600 des transistors NMOS décrits précédemment en relation avec les figures 4 et 5. Plus particulièrement, les étapes 610, 620, 631, 632, 641, 642 de la représentent les modifications apportées à une fabrication d’un transistor NMOS classique NMOS_lgcy pour obtenir les transistors TNM décrits précédemment en relation avec les figures 4 et 5, c’est-à-dire les transistors NMOS configurés pour avoir les différentes tensions de seuil nominales SLVT, LVT, iRVT, RVT, HVT dans la condition de polarisation arrière neutre NBB. Le transistor classique NMOS_lgcy, considéré comme point de départ dans l’étape 601, est réalisé dans un caisson de type N aménagé dans le substrat porteur, comporte une région de canal en silicium intrinsèque, et a par exemple une tension de seuil de sensiblement 0,34V. Toutes les caractéristiques structurelles du transistor classique NMOS_lgcy qui ne sont pas modifiées dans le procédé 600, telles que notamment la longueur de canal, les implantations des régions de conductions N+, et autres, sont identiques dans les transistors NMOS obtenus. L’étape 610 comprend un remplacement du caisson aménagé dans le substrat porteur, classiquement dopé de type N, par un caisson PW dopé de type P, et une polarisation arrière neutre à la tension négative non-nulle -V 0 . L’étape 610 a pour effet d’augmenter la tension de seuil du transistor NMOS de sensiblement +0,1 V. L’étape 620 comprend une formation de la couche diélectrique de grille comprenant une région en oxynitrure de silicium Ndose, et une formation d’une région de canal contrainte en tension STRN dans le film semiconducteur FLMn du transistor NMOS. L’étape 620 a pour effet de diminuer la tension de seuil du transistor NMOS de sensiblement -0,1 V. L’étape 631 comprend une formation d’une région conductrice de grille NG ayant un travail de sortie de type N, comportant du nitrure de titane et du lantane comme additif au nitrure de titane. L’étape 631 a pour effet de diminuer la tension de seuil du transistor NMOS de sensiblement -0,1 V. A l’issue de l’étape 631, on a pu obtenir le transistor NMOS ayant la tension de seuil « super basse » SLVT. L’étape 632 comprend une formation d’une région conductrice de grille PG ayant un travail de sortie de type P, comportant du nitrure de titane et de l’aluminium comme additif au nitrure de titane. L’étape 632 a pour effet d’augmenter la tension de seuil du transistor NMOS de sensiblement +0,05 V. A l’issue de l’étape 632, on a pu obtenir le transistor NMOS ayant la tension de seuil « médiane supérieure » RVT. L’étape 641 comprend une première implantation de dopants ChII dans le film semiconducteur FLMn du transistor NMOS, de manière à former une région de canal ayant une première concentration en espèces dopantes ChII. L’étape 641 a pour effet d’augmenter la tension de seuil du transistor NMOS de sensiblement +0,05 V. A l’issue de l’étape 641 combinée à l’étape 631, on a pu obtenir le transistor NMOS ayant la tension de seuil « basse » LVT. A l’issue de l’étape 641 combinée à l’étape 632, on a pu obtenir le transistor NMOS ayant la tension de seuil « haute » HVT et/ou le transistor NMOS des cellules SRAM. L’étape 642 comprend une deuxième implantation de dopants ChII2 dans le film semiconducteur FLMn du transistor NMOS, de manière à former une région de canal ayant une deuxième concentration en espèces dopantes ChII2, supérieure à la première concentration en espèces dopantes ChII. L’étape 642 a pour effet d’augmenter la tension de seuil du transistor NMOS de sensiblement +0,1 V. A l’issue de l’étape 642 combinée à l’étape 631, on a pu obtenir le transistor NMOS ayant la tension de seuil « médiane inférieure » iRVT. A l’issue de l’étape 641 combinée à l’étape 632, on a pu obtenir le transistor NMOS ayant la tension de seuil « ultra haute » uHVT et/ou le transistor NMOS des cellules SRAM. La illustre des étapes d’un procédé de fabrication 700 des transistors PMOS décrits précédemment en relation avec les figures 4 et 5. Plus particulièrement, les étapes 710, 720, 731, 732, 741, 742 de la représentent les modifications apportées à une fabrication d’un transistor PMOS classique PMOS_lgcy pour obtenir les transistors TPM décrits précédemment en relation avec les figures 4 et 5, c’est-à-dire les transistors PMOS configurés pour avoir les différentes tensions de seuil nominales SLVT, LVT, iRVT, RVT, HVT dans la condition de polarisation arrière neutre NBB. Le transistor classique PMOS_lgcy, considéré comme point de départ dans l’étape 701, est réalisé dans un caisson de type P aménagé dans le substrat porteur, comporte une région de canal en alliage de silicium-germanium avec une concentration de germanium comprise entre 18% et 20%, en pourcentage atomique, et a par exemple une tension de seuil de sensiblement 0,22 V. Toutes les caractéristiques structurelles du transistor classique PMOS_lgcy qui ne sont pas modifiées dans le procédé 700, telles que notamment la longueur de canal, les implantations des régions de conduction P+, et autres, sont identiques dans les transistors PMOS obtenus. L’étape 710 comprend un remplacement du caisson aménagé dans le substrat porteur, classiquement dopé de type P, par un caisson NW dopé de type N, et une polarisation arrière neutre à la tension positive non-nulle +V 0 . L’étape 710 a pour effet d’augmenter la tension de seuil du transistor PMOS de sensiblement +0,15 V. L’étape 720 comprend une formation de la couche diélectrique de grille comprenant une région en oxynitrure de silicium Ndose, et une formation d’une région de canal en alliage de silicium-germanium SiGe30%, avec une concentration de germanium supérieure à 25% en pourcentage atomique, par exemple 30%, et en outre une contrainte en compression CMPR dans le film semiconducteur FLMp du transistor PMOS. L’étape 720 a pour effet de diminuer la tension de seuil du transistor PMOS de sensiblement -0,15 V. L’étape 731 comprend une formation d’une région conductrice de grille NG ayant un travail de sortie de type N, comportant du nitrure de titane et du lantane comme additif au nitrure de titane. L’étape 731 a pour effet d’augmenter la tension de seuil du transistor PMOS de sensiblement +0,1 V. A l’issue de l’étape 731, on a pu obtenir le transistor PMOS ayant la tension de seuil « médiane supérieure » RVT. L’étape 732 comprend une formation d’une région conductrice de grille PG ayant un travail de sortie de type P, comportant du nitrure de titane et de l’aluminium comme additif au nitrure de titane. L’étape 732 a pour effet de diminuer la tension de seuil du transistor PMOS de sensiblement -0,05 V. A l’issue de l’étape 732, on a pu obtenir le transistor PMOS ayant la tension de seuil « super basse » SLVT. L’étape 741 comprend une première implantation de dopants ChII dans le film semiconducteur FLMp du transistor PMOS, de manière à former une région de canal ayant une première concentration en espèces dopantes ChII. L’étape 741 a pour effet d’augmenter la tension de seuil du transistor NMOS de sensiblement +0,05 V. A l’issue de l’étape 741 combinée à l’étape 731, on a pu obtenir le transistor PMOS ayant la tension de seuil « haute » HVT. A l’issue de l’étape 741 combinée à l’étape 732, on a pu obtenir le transistor PMOS ayant la tension de seuil « basse » LVT. L’étape 742 comprend une deuxième implantation de dopants ChII2 dans le film semiconducteur FLMp du transistor PMOS, de manière à former une région de canal ayant une deuxième concentration en espèces dopantes ChII2, supérieure à la première concentration en espèces dopantes ChII. L’étape 742 a pour effet d’augmenter la tension de seuil du transistor PMOS de sensiblement +0,1 V. A l’issue de l’étape 742 combinée à l’étape 732, on a pu obtenir le transistor PMOS ayant la tension de seuil « médiane inférieure » iRVT. Parallèlement, on pourra fabriquer les transistors PMOS à tension de seuil « ultra haute » uHVT, et des transistors PMOS pour cellules mémoires SRAM, à partir du transistor classique PMOS_lgcy, considéré comme point de départ dans l’étape 701. A l’étape 751, on ne remplace pas le caisson aménagé dans le substrat porteur dopé de type P, et on applique une polarisation arrière neutre à la tension négative non-nulle -V 0 . L’étape 751 a pour effet de diminuer la tension de seuil du transistor PMOS de sensiblement -0,08 V. L’étape 752 comprend une formation de la couche diélectrique de grille comprenant une région en oxynitrure de silicium Ndose, un remplacement de la région de canal (c’est-à-dire le film semiconducteur FLMp, initialement en silicium-germanium avec une concentration de germanium comprise entre 18% et 20%, en pourcentage atomique) par une région de canal en silicium intrinsèque Si, et une contrainte en compression CMPR dans le film semiconducteur FLMp du transistor PMOS. L’étape 720 a pour effet d’augmenter la tension de seuil du transistor PMOS de sensiblement +0,25 V. L’étape 732 telle que décrite ci-avant est effectuée à l’issue de l’étape 752, et permet d’obtenir le transistor PMOS adapté pour des cellules mémoires SRAM. L’étape 742 telle que décrite ci-avant est en outre effectuée à l’issue de l’étape 732 (combinée à l’étape 752), et permet d’obtenir le transistor PMOS à tension de seuil « ultra haute » uHVT. Toutes les valeurs d’augmentation et de diminution des tensions de seuil données ci-avant en relation avec les figures 6 et 7 sont des valeurs arbitraires correspondant néanmoins à l’ordre de grandeur des effets réellement obtenus en pratique. Dispositif semiconducteur du type silicium sur isolant comportant - au moins un transistor NMOS (TNM) dans et sur un film semiconducteur (FLMn) séparé d’un caisson dopé de type P (PW) aménagé dans un substrat porteur (PSUB) par une couche diélectrique enterrée (BOX), - au moins un transistor PMOS (TPM) dans et sur un film semiconducteur (FLMp) séparé d’un caisson dopé de type N (NW) aménagé dans le substrat porteur (PSUB) par la couche diélectrique enterrée (BOX), et - un circuit d’alimentation (ALM) configuré pour générer des tensions (+V 0 , -V 0 ) dans les caissons de type P et de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre (NBB), directe (FBB) et inverse (RBB), au transistor NMOS et au transistor PMOS, dans lequel le circuit d’alimentation est configuré pour générer, dans la condition de polarisation arrière neutre (NBB), une première tension négative non-nulle (-V 0 ) dans le caisson de type P (PW) et une première tension positive non-nulle (+V 0 ) dans le caisson de type N (NW), les transistors NMOS et PMOS étant respectivement configurés pour avoir des tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Dispositif selon la revendication 1, dans lequel le circuit d’alimentation (ALM) est configuré pour générer, dans la condition de polarisation arrière directe (FBB), une tension supérieure (-V 0 +Δf) à ladite première tension négative non-nulle (-V 0 ) dans le caisson de type P (PW) et une tension inférieure (+V 0 -Δf) à ladite première tension positive non-nulle (+V 0 ) dans le caisson de type N (NW). Dispositif selon l’une des revendications 1 ou 2, dans lequel le circuit d’alimentation (ALM) est configuré pour générer, dans la condition de polarisation arrière inverse (RBB), une tension inférieure (-V 0 -Δr) à ladite première tension négative non-nulle (-V 0 ) dans le caisson de type P (PW) et une tension supérieure (+V 0 +Δr) à ladite première tension positive non-nulle (+V 0 ) dans le caisson de type N (NW). Dispositif selon l’une des revendications précédentes, dans lequel ledit au moins un transistor NMOS comporte une région de canal contrainte en tension (STRN), dans le film semiconducteur respectif (FLMn), et ledit au moins un transistor PMOS comporte une région de canal contrainte en compression (CMPR), dans le film semiconducteur respectif (FLMp). Dispositif selon l’une des revendications précédentes, dans lequel ledit au moins un transistor PMOS comporte une région de canal en alliage de silicium-germanium (SiGe30%), dans le film semiconducteur respectif (FLMp), avec une concentration de germanium supérieure à 25% en pourcentage atomique. Dispositif selon l’une des revendications précédentes, dans lequel les transistors NMOS et PMOS comportent une couche diélectrique de grille située entre une région conductrice de grille (NG, PG) et le film semiconducteur respectifs (FLMn, FLMp), la couche diélectrique de grille comprenant de l’azote de manière à former une couche d’oxynitrure de silicium SiON (Ndose). Dispositif selon l’une des revendications précédentes, dans lequel lesdits transistors NMOS et PMOS comportent une région conductrice de grille (NG, PG) comportant du nitrure de titane et un additif au nitrure de titane choisi parmi le lantane et l’aluminium, de façon à moduler le travail de sortie de la grille pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Dispositif selon l’une des revendications précédentes, dans lequel lesdits transistors NMOS et PMOS (TNM, TPM) comportent une région de canal respective comportant une concentration en espèces dopantes adaptée pour moduler le travail de sortie de la région de canal de façon à obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Dispositif selon l’une des revendications précédentes, comportant au moins un circuit CMOS muni du transistors NMOS (TNM) et du transistor PMOS (TPM), configurés pour avoir des tensions de seuil nominales (SLVT, LVT, iRVT, RVT, HVT) dans la condition de polarisation arrière neutre, dans au moins l’un des intervalles suivants : - un intervalle de tensions de seuil dites super basses (SLVT) comprises entre 0,15 V et 0,25 V, en valeurs absolues ; - un intervalle de tensions de seuil dites basses (LVT) comprises entre 0,2 V et 0,3 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes inférieures (iRVT) comprises entre 0,25 V et 0,35 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes supérieures (RVT) comprises entre 0,3 V et 0,4 V, en valeurs absolues ; - un intervalle de tensions de seuil dites hautes (HVT) comprises entre 0,35 V et 0,45 V, en valeurs absolues. Procédé de fabrication d’un dispositif semiconducteur du type silicium sur isolant comprenant : - une formation (600) d’au moins un transistor NMOS (TNM) dans et sur un film semiconducteur (FLMn) séparé d’un caisson dopé de type P (PW) aménagé dans un substrat porteur (PSUB) par une couche diélectrique enterrée (BOX), - une formation (700) d’au moins un transistor PMOS (TPM) dans et sur un film semiconducteur (FLMp) séparé d’un caisson dopé de type N (NW) aménagé dans le substrat porteur (PSUB) par la couche diélectrique enterrée (BOX), et - une formation d’un circuit d’alimentation (ALM) apte à générer des tensions (+V 0 , -V 0 ) dans les caissons de type P et de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre (NBB), directe (FBB) et inverse (RBB), au transistor NMOS et au transistor PMOS, la condition de polarisation arrière neutre (NBB) comprenant une première tension négative non-nulle (-V 0 ) appliquée dans le caisson de type P (PW) et une première tension positive non-nulle (+V 0 ) appliquée dans le caisson de type N (NW), lesdites formations des transistors NMOS et PMOS (600, 700) étant configurées pour procurer aux transistors NMOS et PMOS des tensions de seuil nominales respectives dans la condition de polarisation arrière neutre (NBB). Procédé selon la revendication 10, dans lequel la condition de polarisation arrière directe (FBB) comprend une tension supérieure (-V 0 +Δf) à ladite première tension négative non-nulle (-V 0 ) appliquée dans le caisson de type P (PW) et une tension inférieure (+V 0 -Δf) à ladite première tension positive non-nulle (+V 0 ) appliquée dans le caisson de type N (NW). Procédé selon l’une des revendications 10 ou 11, dans lequel la condition de polarisation arrière inverse (RBB) comprend une tension inférieure (-V 0 -Δr) à ladite première tension négative non-nulle (-V 0 ) appliquée dans le caisson de type P (PW) et une tension supérieure (+V 0 +Δr) à ladite première tension positive non-nulle (+V 0 ) appliquée dans le caisson de type N (NW). Procédé selon l’une des revendications 10 à 12, dans lequel la formation dudit au moins un transistor NMOS (600) comprend une formation (620) d’une région de canal contrainte en tension (STRN) dans le film semiconducteur respectif (FLMn), et la formation dudit au moins un transistor PMOS (700) comporte une formation d’une région de canal (720) contrainte en compression (CMPR) dans le film semiconducteur respectif (FLMp). Procédé selon l’une des revendications 10 à 13, dans lequel la formation dudit au moins un transistor PMOS (700) comporte formation d’une région de canal (720) en alliage de silicium-germanium (SiGe30%) dans le film semiconducteur respectif (FLMp), avec une concentration de germanium supérieure à 25% en pourcentage atomique. Procédé selon l’une des revendications 10 à 14, dans lequel les formations desdits transistors NMOS et PMOS (600, 700) comportent une formation d’une couche diélectrique de grille (620, 720) située entre une région conductrice de grille (NG, PG) et le film semiconducteur respectifs (FLMn, FLMp), la couche diélectrique de grille comprenant de l’azote de manière à former une couche d’oxynitrure de silicium SiON (Ndose). Procédé selon l’une des revendications 10 à 15, dans lequel les formations desdits transistors NMOS et PMOS (600, 700) comportent une formation d’une région conductrice de grille (NG, PG) comportant du nitrure de titane et un additif au nitrure de titane choisi parmi le lantane (631, 731) et l’aluminium (632, 732), de façon à moduler le travail de sortie de la grille pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Procédé selon l’une des revendications 10 à 16, les formations desdits transistors NMOS et PMOS (600, 700) comportent une formation d’une région de canal respective (641, 642, 741, 742) comportant une concentration en espèces dopantes modulant le travail de sortie de la région de canal de façon adaptée pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Procédé selon l’une des revendications 10 à 17, comportant une formation d’au moins un circuit CMOS muni du transistors NMOS (TNM) et du transistor PMOS (TPM), configurée pour procurer aux transistors NMOS et PMOS des tensions de seuil nominales (SLVT, LVT, iRVT, RVT, HVT) dans la condition de polarisation arrière neutre (NBB), dans au moins l’un des intervalles suivants : - un intervalle de tensions de seuil dites super basses (SLVT) comprises entre 0,15 V et 0,25 V, en valeurs absolues ; - un intervalle de tensions de seuil dites basses (LVT) comprises entre 0,2 V et 0,3 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes inférieures (iRVT) comprises entre 0,25 V et 0,35 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes supérieures (RVT) comprises entre 0,3 V et 0,4 V, en valeurs absolues ; - un intervalle de tensions de seuil dites hautes (HVT) comprises entre 0,35 V et 0,45 V, en valeurs absolues.