Brevet FR3129031A1 — publié le 20230512

Titre : Procédé d’intégration sur silicium d’un composant III-V et composant III-V intégré sur silicium L’invention porte sur un procédé d’intégration sur silicium d’un composant (23) III-V, comprenant les étapes suivantes : - Fournir un premier substrat (1) comprenant une couche optique (122) à base de silicium, comprenant un guide d’onde (120), - Reporter un deuxième substrat (2) à base de matériau III-V sur la couche optique (122), - Former le composant III-V (23) à partir dudit deuxième substrat (2), de sorte à permettre un couplage entre le guide d’onde (120) et ledit composant III-V (23), et en conservant une couche (221) à base de matériau III-V s’étendant latéralement, - Former par épitaxie à partir de ladite couche (221), une structure (24) à base d’InP:Fe bordant latéralement le composant III-V (23), - Former une couche (250) comprenant des contacts (251, 252) destinés à contacter le composant III-V (23), - Reporter un troisième substrat (3) à base de silicium sur ladite couche (250) comprenant les contacts III-V. Figure pour l’abrégé : Fig.2 Procédé d’intégration sur silicium d’un composant III-V et composant III-V intégré sur silicium Le domaine de l'invention est celui de la photonique intégrée sur puce. L'invention concerne plus particulièrement la réalisation de composants à base de matériaux III-V, par exemple des lasers ou des modulateurs de phase, sur une puce microélectronique à base de silicium. ETAT DE LA TECHNIQUE Dans le domaine de la photonique, l’une des voies de développement les plus prometteuses concerne l’hétérointégration de composants à base de matériaux III-V sur une puce microélectronique à base de silicium. Cette hybridation technologique permet de bénéficier à la fois des performances optoélectroniques des composants III-V, et des avantages et performances des composants silicium. Une telle hybridation se fait typiquement par report d’un substrat ou d’un composant à base de matériau III-V sur un substrat ou un composant à base de silicium. Après collage, d’autres étapes de procédé permettent de fonctionnaliser l’ensemble, par exemple afin d’obtenir un laser III-V piloté par une électronique de commande CMOS issue de la technologie silicium (CMOS signifiant « Complementary Metal Oxide Semiconductor », en référence à la technologie basée sur des transistors MOS complémentaires de type N et P). L’un des enjeux lié à cette hybridation porte sur la dissipation de la chaleur produite lors du fonctionnement des composants III-V. L’empilement de différents niveaux présentant des fonctions différentes, typiquement un niveau de guidage optique à base de silicium, un niveau d’interconnexions, un niveau CMOS, rend la gestion de la dissipation thermique complexe. Les différents éléments intégrés autour des composants III-V doivent être pris en compte dans la conception d’une architecture thermiquement efficace. Par exemple, une couche d’oxyde enterrée BOX (acronyme de « Burried Oxide ») épaisse forme une barrière d’isolation thermique et empêche une bonne dissipation thermique. Il faut en outre éviter que la dissipation thermique se fasse au travers des composants CMOS, dont les performances se dégradent lorsqu’ils sont excessivement chauffés. Le document EP3642914A1 divulgue une architecture où le laser III-V est disposé au plus près d’une couche de dissipation thermique à base de silicium issue d’un substrat silicium. De façon connue, cette architecture comprend ainsi successivement en empilement : la couche de dissipation thermique à base de silicium, le laser III-V, un guide d’onde en silicium, un niveau d’interconnexions, une électronique de commande. La proximité du laser avec la couche de dissipation thermique améliore le refroidissement du laser. La disposition de l’électronique de commande à l’opposé de la couche de dissipation thermique évite que l’électronique de commande soit impactée par la chaleur dissipée du laser. Cette solution n’est cependant pas optimale. Les flux de dissipation thermique restent limités. La puissance optique d’un tel composant reste encore limitée. Il existe donc un besoin consistant à améliorer la dissipation thermique d’un composant III-V hybridé sur silicium. Un objectif de la présente invention est de répondre à ce besoin. Un objet de la présente invention concerne un composant III-V sur silicium présentant une dissipation thermique améliorée. Un autre objet de la présente invention concerne un procédé de fabrication d’un tel composant III-V sur silicium. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. RESUME Pour atteindre cet objectif, selon un mode de réalisation on prévoit un procédé d’intégration sur silicium d’un composant à base de matériau III-V, dit composant III-V, comprenant au moins les étapes suivantes : Fournir un premier substrat comprenant une couche optique à base de silicium, ladite couche optique comprenant au moins un guide d’onde, Reporter un deuxième substrat à base de matériau III-V sur la couche optique, Former le composant III-V à partir dudit deuxième substrat, à proximité du guide d’onde de sorte à permettre un couplage entre le guide d’onde et ledit composant III-V, et en conservant une couche à base de matériau III-V s’étendant latéralement depuis le composant III-V, Former par épitaxie à partir de ladite couche à base de matériau III-V, une structure à base d’InP:Fe bordant latéralement le composant III-V, Former une couche comprenant des contacts, dits contacts III-V et destinés à contacter électriquement le composant III-V, sur une face du composant III-V opposée à la couche optique, Reporter un troisième substrat à base de silicium sur ladite couche comprenant les contacts III-V, Retirer de préférence le premier substrat en conservant la couche optique, Former de préférence au moins un niveau d’interconnexions sur la couche optique, ledit niveau d’interconnexions comprenant des interconnexions connectant électriquement les contacts III-V. Ainsi, le troisième substrat à base de silicium forme une couche de dissipation thermique, et la couche optique comprenant le guide d’onde, et le niveau d’interconnexions sont disposés à l’opposé de cette couche de dissipation thermique, vis-à-vis du composant III-V. Avantageusement, la structure à base d’InP:Fe bordant le composant III-V forme une structure de dissipation thermique autour du composant III-V, et en regard de la couche de dissipation thermique formée par le troisième substrat. Cela améliore considérablement les flux de dissipation thermique entre le composant III-V et la couche de dissipation thermique. Contrairement à l’oxyde de silicium utilisé comme matériau d’isolation autour du composant III-V dans l’architecture divulguée par le document EP3642914B1, la structure de dissipation thermique à base d’InP:Fe est ici spécifiquement choisie pour fournir une bonne isolation électrique et une bonne conduction thermique. Une telle structure est également dénommée structure semi-isolante ou SIBH (acronyme de « semi-insulating buried heterostructure » soit hétérostructure enterrée semi-isolante en français) dans la suite. Selon un mode de réalisation avantageux, le retrait du premier substrat est effectué de façon à exposer la couche optique et/ou le guide d’onde. Une implantation est alors effectuée, après retrait du premier substrat, dans une zone à base de silicium de la couche optique. Cela permet de former des zones de silicium dopées après avoir réalisé la structure SIBH. Un modulateur de phase à jonction PN peut ainsi être formé, après formation de la structure SIBH et avant formation du niveau d’interconnexions. Une telle structure SIBH est typiquement formée par épitaxie à des températures supérieures ou égales à 600 °C. De telles températures sont généralement incompatibles avec certaines étapes de procédé spécifiques aux composants à base de silicium, typiquement pour les composants nécessitant un dopage localisé du silicium par implantation. A de telles températures, les dopants diffusent en dehors des zones de silicium dopées. La formation de SIBH est donc incompatible avec un dopage préalable. La formation d’une jonction PN, par exemple d’un modulateur de phase, dans la couche optique comprenant le guide d’onde, telle qu’enseignée par le document EP3642914A1 est donc incompatible avec la mise en œuvre du procédé ici présenté. L’architecture ainsi obtenue par la mise en œuvre du procédé présente donc une dissipation thermique améliorée par rapport à l’architecture connue du document EP3642914A1, tout en permettant d’intégrer des composants à base de silicium dopé. Selon un autre aspect, un système d’intégration présentant une telle architecture de composant III-V intégré sur un substrat silicium est proposé. Selon un mode de réalisation, le système d’intégration comprend, en empilement selon une direction z : Un substrat à base de silicium, Une couche comprenant des contacts, dits contacts III-V, destinés à contacter électriquement un composant à base de matériau III-V, dit composant III-V, Le composant III-V bordé latéralement par une structure à base d’InP:Fe, Une couche à base de matériau III-V couvrant le composant III-V et la structure à base d’InP:Fe, Une couche optique à base de silicium comprenant un guide d’onde couplé au composant III-V, De préférence, un niveau d’interconnexions comprenant une première partie d’interconnexions connectant électriquement les contacts III-V, et une deuxième partie d’interconnexions destinée à connecter des composants à base de silicium disposés sur ledit niveau d’interconnexions. Ce système d’intégration présente également les avantages indiqués plus haut liés à la dissipation thermique, et la possibilité de connecter ou d’intégrer facilement des composants à base de silicium, telle qu’une électronique de commande. La chaleur produite par le composant III-V en fonctionnement est avantageusement dissipée au travers de la structure à base d’InP:Fe et du substrat à base de silicium. Le niveau d’interconnexions situé à l’opposé du substrat à base de silicium, vis-à-vis du composant III-V, permet d’intégrer des connexions avec différents composants, typiquement à base de silicium, en étant protégé de la chaleur issue du composant III-V. Selon une possibilité, la couche optique de ce système d’intégration comprend d’autres composants à base de silicium, par exemple un modulateur de phase à jonction PN connecté via le niveau d’interconnexions. Les autres objets, caractéristiques et avantages apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. En particulier, certaines caractéristiques et certains avantages du procédé d’intégration peuvent s’appliquer mutatis mutandis au système d’intégration, et réciproquement. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée de modes de réalisation de cette dernière qui sont illustrés par les dessins d’accompagnement suivants dans lesquels : Les figures 1A à 1N illustrent schématiquement en coupe transverse des étapes de réalisation d’un système d’intégration selon un mode de réalisation de la présente invention. La illustre schématiquement en coupe transverse un système d’intégration selon un autre mode de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les dimensions des différents éléments (composants, interconnexions, couches et niveaux, électroniques de commande…) ne sont pas représentatives de la réalité. Procédé d’intégration sur silicium d’un composant (23) à base de matériau III-V, dit composant III-V, comprenant au moins les étapes suivantes : Fournir un premier substrat (1) comprenant une couche optique (122) à base de silicium, ladite couche optique (122) comprenant au moins un guide d’onde (120), Reporter un deuxième substrat (2) à base de matériau III-V sur la couche optique (122), Former le composant III-V (23) à partir dudit deuxième substrat (2), à proximité du guide d’onde (120) de sorte à permettre un couplage entre le guide d’onde (120) et ledit composant III-V (23), et en conservant une couche (221) à base de matériau III-V s’étendant latéralement depuis le composant III-V (23), Former par épitaxie à partir de ladite couche (221) à base de matériau III-V, une structure (24) à base d’InP:Fe bordant latéralement le composant III-V (23), Former une couche (250) comprenant des contacts (251, 252), dits contacts III-V, destinés à contacter électriquement le composant III-V (23), sur une face (230) du composant III-V opposée à la couche optique (122), Reporter un troisième substrat (3) à base de silicium sur ladite couche (250) comprenant les contacts III-V. Procédé d’intégration selon la revendication précédente comprenant en outre, après report du troisième substrat (3) à base de silicium, les étapes suivantes : Retirer le premier substrat (1) en conservant la couche optique (122), Former au moins un niveau (4) d’interconnexions sur la couche optique (122), ledit niveau (4) d’interconnexions comprenant des interconnexions (451v, 452v) connectant électriquement les contacts III-V (251, 252). Procédé d’intégration selon la revendication précédente dans lequel le retrait du premier substrat (1) est effectué de façon à exposer la couche optique (122), le procédé comprenant en outre, après retrait du premier substrat (1), un dopage d’une zone (I) à base de silicium de la couche optique (122), par exemple par implantation d’espèces dopantes. Procédé d’intégration selon la revendication précédente comprenant en outre, avant implantation d’espèces dopantes, au moins une autre étape effectuée à une température supérieure ou égale à 600°C. Procédé d’intégration selon l’une quelconque des revendications 2 à 4 dans lequel le premier substrat (1) est un substrat du type semiconducteur sur isolant, comprenant une couche (11) d’oxyde enterrée entre une première partie (10) massive en silicium et une deuxième partie (12) mince à base d’un semiconducteur, et dans lequel le retrait du premier substrat (1) est configuré pour retirer la première partie (10) massive et la couche (11) d’oxyde enterrée. Procédé d’intégration selon l’une quelconque des revendications précédentes dans lequel la formation du composant III-V (23) comprend : Un amincissement du deuxième substrat (2) à base de matériau III-V de sorte à conserver une couche (22) de germination à base de matériau III-V, Une formation du composant III-V (23) par épitaxie localisée sur une partie seulement de la couche (22) de germination. Procédé d’intégration selon l’une quelconque des revendications 1 à 5 dans lequel la formation du composant III-V (23) comprend : Un amincissement du deuxième substrat (2) à base de matériau III-V de sorte à conserver une couche (22) de germination à base de matériau III-V, Une formation par épitaxie d’un empilement de couches (221b, 222, 223) fonctionnelles à base de matériau III-V, sur la couche (22) de germination, Une gravure d’une partie de l’empilement de sorte à former le composant III-V (23) et la couche (221) à base de matériau III-V s’étendant latéralement depuis le composant III-V (23). Procédé d’intégration selon l’une quelconque des deux revendications précédentes dans lequel le deuxième substrat (2) à base de matériau III-V comprend une couche (21) sacrificielle intercalée entre une partie (20) dite massive du deuxième substrat (2) et une partie (22) destinée à former la couche de germination, et dans lequel l’amincissement comprend : Au moins l’un parmi un rognage mécanique de la partie massive (20) du deuxième substrat (2) et/ou une gravure chimique sélective de la partie massive (20) du deuxième substrat (2) vis-à-vis de la couche (21) sacrificielle, Une gravure sélective de la couche (21) sacrificielle vis-à-vis de la couche (22) destinée à former la couche de germination. Procédé d’intégration selon l’une quelconque des revendications précédentes dans lequel la formation du composant III-V (23) comprend une formation de puits quantiques (222) à base d’un alliage AlInGaAs ou GaInAsP. Procédé d’intégration selon l’une quelconque des revendications précédentes comprenant en outre, avant report du troisième substrat (3), une formation d’une couche (253) de conduction thermique sur l’un au moins parmi la couche (250) comprenant les contacts III-V et le troisième substrat (3), de façon à intercaler ladite couche (253) de conduction thermique entre le troisième substrat (3) et la couche (250) comprenant les contacts III-V. Procédé d’intégration selon l’une quelconque des revendications précédentes dans lequel la couche (221) à base de matériau III-V s’étendant latéralement depuis le composant III-V est à base d’InP dopé N. Système d’intégration comprenant, en empilement selon une direction z : Un substrat à base de silicium, Une couche comprenant des contacts, dits contacts III-V, destinés à contacter électriquement un composant à base de matériau III-V, dit composant III-V, Le composant III-V bordé latéralement par une structure à base d’InP:Fe, Une couche à base de matériau III-V couvrant le composant III-V et la structure à base d’InP:Fe, Une couche optique à base de silicium comprenant un guide d’onde couplé au composant III-V. Système d’intégration selon la revendication précédente comprenant en outre, sur la couche optique à base de silicium, Un niveau d’interconnexions comprenant une première partie d’interconnexions connectant électriquement les contacts III-V, et une deuxième partie d’interconnexions destinée à connecter des composants à base de silicium disposés sur ledit niveau d’interconnexions. Système d’intégration selon l’une quelconque des revendications 12 à 13 dans lequel la couche optique comprend en outre au moins un autre composant à base de silicium, par exemple un modulateur de phase à jonction PN, connecté au niveau d’interconnexions. Système d’intégration selon l’une quelconque des revendications 12 à 14 dans lequel la couche à base de matériau III-V couvrant le composant III-V est à base d’InP dopé N, et dans lequel le composant III-V comprend une partie à base d’InP dopé P, et des puits quantiques à base d’un alliage AlInGaAs ou GaInAsP intercalés entre la partie à base d’InP dopé P et la couche à base d’InP dopé N.