Brevet FR3137485A1 — publié le 20240105

Pixel d'affichage comprenant des sources électroluminescentes La présente description concerne un pixel d'affichage (12 i,j ) comprenant au moins une source électroluminescente (LED) et un circuit électronique (40) comprenant un circuit de stockage (48) pour stocker au moins un signal numérique (R, G, B) et un circuit de commande (50) pour commander ladite source électroluminescente sur la base du signal numérique stocké, ledit pixel d'affichage comprenant au moins un premier plot conducteur (P_Row) destiné à recevoir un premier signal binaire (Com i ) et un deuxième plot conducteur (P_Col) destiné à recevoir un deuxième signal binaire (Data j ), les premier et deuxième plots électriquement conducteurs (P_Row, P_Col) étant connectés audit circuit électronique. Ledit circuit électronique est configuré pour mettre à jour ledit signal numérique stocké à partir du deuxième signal binaire après la détection d'un premier motif du premier signal binaire en même temps qu'un deuxième motif du deuxième signal binaire. Figure pour l'abrégé : Fig. 3 Pixel d'affichage comprenant des sources électroluminescentes La présente description concerne un pixel d'affichage comprenant des sources électroluminescentes, par exemple des diodes électroluminescentes, et un écran d'affichage ayant de tels pixels d'affichage. Un pixel d'une image correspond à l'élément unitaire de l'image affichée par un écran d'affichage. Pour l'affichage d'images en couleur, l'écran d'affichage comprend généralement, pour l'affichage de chaque pixel de l'image, au moins trois composants, également appelés sous-pixels d'affichage, qui émettent chacun un rayonnement lumineux, appelé composante couleur de pixel d'image essentiellement sous forme d'une seule couleur (par exemple, rouge, vert et bleu). La superposition des composantes couleur de pixel d'image émises par les trois sous-pixels d'affichage fournit à l'observateur la sensation de couleur correspondant au pixel de l'image affichée. Dans ce cas, l'ensemble constitué des trois sous-pixels d'affichage utilisé pour l'affichage d'un pixel d'une image est appelé pixel d'affichage de l'écran d'affichage. Chaque sous-pixel d'affichage peut comprendre une source de lumière, en particulier une diode électroluminescente. Les pixels d'affichage peuvent être distribués dans un réseau, chaque pixel étant situé à l'intersection d'une rangée (également appelée ligne) et d'une colonne du réseau. Des électrodes sont prévues le long des rangées et des colonnes pour connecter chacun des pixels d'affichage aux circuits de commande. Généralement, chaque rangée de pixels d'affichage est successivement sélectionnée par un signal transmis le long des électrodes de rangées et les pixels d'affichage de la rangée sélectionnée sont programmés pour afficher les pixels d'image désirés par des signaux transmis le long des électrodes de colonne. Un réseau actif est une architecture de commande d'écran permettant de maintenir toutes les rangées de pixels actives pendant toute la durée d'une image, au contraire de réseaux dits passifs, dans lesquels chaque rangée est active seulement pendant un temps T = Tframe/M (où Tframe est la durée de l'affichage de toute l'image et M est le nombre de lignes de l'écran). Cela permet d'augmenter la luminosité de l'écran d'affichage. En outre, il est possible d'envoyer des niveaux basse tension ou faible courant sur les lignes de commande du réseau, ce qui permet d'afficher des flux de données plus grands. Le temps de propagation d'un signal entre le pixel d'affichage et les circuits de commande varie en fonction de la position du pixel d'affichage sur l'écran d'affichage. Il est nécessaire de prendre en compte ces différents temps de propagation pour assurer que tous les pixels d'affichage d'une rangée soient correctement sélectionnés et que toutes les données soient correctement transmises aux pixels d'affichage sélectionnés. Cela peut conduire à une limite supérieure s'agissant de la résolution et/ou de la vitesse de fonctionnement de l'écran d'affichage. De plus, pour certaines applications, seulement une partie de l'image affichée sur l'écran d'affichage doit être mise à jour. Toutefois, des écrans d'affichage connus peuvent seulement permettre la mise à jour de toutes les rangées de pixels d'affichage. Un objet d'un mode de réalisation est de prévoir un pixel d'affichage comprenant des sources électroluminescentes et un écran d'affichage comprenant de tels pixels d'affichage palliant tout ou partie des inconvénients des pixels d'affichage existants comprenant des sources électroluminescentes et des écrans d'affichage comprenant de tels pixels d'affichage. Un autre objet d'un mode de réalisation est d'augmenter la résolution et/ou la vitesse de fonctionnement de l'écran d'affichage pour un écran d'affichage ayant d'importantes variations du temps de propagation sur les électrodes de rangée/colonne en fonction de la position des pixels d'affichage sur l'écran d'affichage. Un autre objet d'un mode de réalisation est de permettre une mise à jour partielle de l'image affichée. Un autre objet d'un mode de réalisation est de proposer une solution pour commander et modifier individuellement le mode de fonctionnement d'un pixel d'affichage. Un mode de réalisation prévoit un pixel d'affichage comprenant au moins une source électroluminescente et un circuit électronique comprenant un circuit de stockage pour stocker au moins un signal numérique et un circuit de commande pour commander ladite source électroluminescente sur la base du signal numérique stocké, ledit pixel d'affichage comprenant au moins un premier plot conducteur destiné à recevoir un premier signal binaire et un deuxième plot conducteur destiné à recevoir un deuxième signal binaire, les premier et deuxième plots électriquement conducteurs étant connectés audit circuit électronique, ledit circuit électronique étant configuré pour mettre à jour ledit signal numérique stocké à partir du deuxième signal binaire après la détection d'un premier motif du premier signal binaire en même temps qu'un deuxième motif du deuxième signal binaire. La sélection d'un pixel d'affichage pour la mise à jour du signal numérique dans le circuit de stockage est obtenue en utilisant à la fois les premier et deuxième signaux. Cela permet avantageusement de sélectionner un pixel d'affichage avec un protocole simple. Selon un mode de réalisation, ledit circuit électronique est configuré pour ne pas mettre à jour ledit signal numérique stocké à partir du deuxième signal binaire lorsque le premier motif du premier signal binaire n'est pas détecté en même temps que le deuxième motif du deuxième signal binaire. Pour un écran d'affichage ayant un réseau de pixels d'affichage, cela permet avantageusement de sélectionner seulement certains pixels d'affichage d'une rangée d'un écran d'affichage au lieu de sélectionner tous les pixels d'affichage de la rangée. Selon un mode de réalisation, ledit circuit électronique est configuré pour achever la mise à jour dudit signal numérique stocké à partir du deuxième signal binaire après la détection d'un troisième motif du premier signal binaire en même temps qu'un quatrième motif du deuxième signal binaire. Selon un mode de réalisation, le troisième motif est identique au premier motif et le quatrième motif est différent du deuxième motif. Selon un mode de réalisation, le quatrième motif est le complément logique du deuxième motif. Cela permet une flexibilité importante au moment de la conception des formes d'onde des premier et deuxième signaux binaires. Selon un mode de réalisation, le premier motif correspond au fait que le premier signal binaire reste à un état donné. Selon un mode de réalisation, le deuxième motif correspond au fait que le deuxième signal binaire comprend un front montant, ou deux fronts montants successifs, ou un front descendant, ou deux fronts descendants successifs, ou un front montant suivi d'un front descendant, ou un front descendant suivi d'un front montant. Cela permet avantageusement de commander un panneau d'affichage à lourdement chargé avec un fonctionnement à faible vitesse. Selon un mode de réalisation, après la détection du premier motif du premier signal binaire en même temps que le deuxième motif du deuxième signal binaire, le circuit électronique est configuré pour mettre à jour le signal numérique dans le circuit de stockage synchronisé par un signal d'horloge égal au premier signal binaire. Cela permet avantageusement d'utiliser le premier signal binaire pour synchroniser la mise à jour du signal numérique dans le circuit de stockage dans la mesure où seulement le pixel d'affichage sélectionné effectue une opération de mise à jour. Selon un mode de réalisation, le circuit électronique est configuré pour mettre à jour des bits successifs du signal numérique dans le circuit de stockage égaux aux états logiques successifs du deuxième signal binaire uniquement au moment des fronts montants, ou uniquement au moment des fronts descendants, ou au moment des fronts montants et descendants du signal d'horloge. Cela permet avantageusement de mettre en œuvre des opérations à vitesse différente. Selon un mode de réalisation, le circuit de commande est configuré pour commander ladite source électroluminescente par modulation de largeur d'impulsion sur la base du signal numérique et des impulsions du premier signal binaire. Selon un mode de réalisation, ledit circuit électronique est configuré pour effectuer la mise à jour dudit signal numérique stocké sans nécessiter la réception simultanée des premier et deuxième motifs et sans nécessiter la réception simultanée des troisième et quatrième motifs et ledit circuit de commande est configuré pour effectuer la commande de ladite source électroluminescente sans nécessiter la réception simultanée des premier et deuxième motifs et sans nécessiter la réception simultanée des troisième et quatrième motifs. Selon un mode de réalisation, le circuit de commande comprend une machine d'état fini comprenant au moins trois états, le premier état correspondant à la mise à jour dudit signal numérique, le deuxième état correspondant à la commande de ladite source électroluminescente, et le troisième état correspondant à l'extinction de ladite source électroluminescente sans mettre à jour le signal numérique. Cela permet avantageusement la mise à jour du signal numérique dans le circuit de stockage d'un pixel d'affichage sélectionné sans perturber le fonctionnement d'un autre pixel non sélectionné de la même rangée. Selon un mode de réalisation, la transition de la machine d'état fini du deuxième état au premier état correspond à la détection par ledit circuit électronique du premier motif du premier signal en même temps que du deuxième motif du deuxième signal. Selon un mode de réalisation, la transition de la machine d'état fini du premier état au deuxième état correspond à la détection par ledit circuit électronique du troisième motif du premier signal en même temps que du quatrième motif du deuxième signal. La fin de la sélection d'un pixel d'affichage pour la mise à jour du signal numérique dans le circuit de stockage est également obtenue en utilisant à la fois les premier et deuxième signaux. Selon un mode de réalisation, la transition de la machine d'état fini du deuxième état au troisième état correspond à la détection par ledit circuit électronique du troisième motif du premier signal en même temps que du quatrième motif du deuxième signal. Selon un mode de réalisation, la transition de la machine d'état fini du troisième état au deuxième état correspond à la détection par ledit circuit électronique du troisième motif du premier signal en même temps que du quatrième motif du deuxième signal. Un mode de réalisation prévoit un écran d'affichage comprenant : - des pixels d'affichage tels que définis précédemment agencés en rangées et en colonnes ; - des premières pistes électriquement conductrices s'étendant le long des rangées et connectées aux circuits électroniques des pixels d'affichage ; - un circuit de synchronisation pour fournir le premier signal comprenant le premier motif successivement sur chaque première piste électriquement conductrice ; - des deuxièmes pistes électriquement conductrices s'étendant le long des colonnes et connectées aux circuits électroniques des pixels d'affichage ; - un circuit de fourniture de données pour fournir les deuxièmes signaux sur les deuxièmes pistes électriquement conductrices, au moins certains des deuxièmes signaux comprenant chacun le deuxième motif, de sorte que chaque pixel d'affichage recevant simultanément les premier et deuxième motifs effectue une mise à jour dudit signal numérique stocké. Selon un mode de réalisation, le circuit pour fournir le premier signal et le circuit pour fournir les deuxièmes signaux sont configurés, après la fourniture du premier motif sur une desdites premières pistes électriquement conductrices électroniques, pour ne pas fournir simultanément le premier motif sur ladite première piste électriquement conductrice et le deuxième motif sur les deuxièmes pistes électriquement conductrices pendant la mise à jour effectuée par les pixels d'affichage connectés à ladite première piste électriquement conductrice électronique. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente partiellement et schématiquement un exemple d'un écran d'affichage ; la représente un exemple d'une image partiellement modifiée ; la représente un schéma-blocs d'un mode de réalisation d'un pixel d'affichage de l'écran d'affichage de la ; la représente un chronogramme de signaux envoyés à un pixel d'affichage selon un mode de réalisation d'un procédé de sélection du pixel d'affichage ; la , la , la , la , la et la représentent des chronogrammes plus précis de signaux envoyés à un pixel d'affichage selon des modes de réalisation d'un procédé de sélection du pixel d'affichage ; la représente différentes zones d'une image partiellement mise à jour affichée sur un écran d'affichage ; la représente un chronogramme de signaux fournis à des pixels d'affichage selon le mode de réalisation du procédé de sélection de pixels d'affichage représenté dans les figures 4 à 10 ; la est un diagramme d'état d'un mode de réalisation d'une machine d'état fini d'un pixel d'affichage ; la représente des événements déclenchant des transitions dans le diagramme d'état de la selon un mode de réalisation ; la , la et la représentent des chronogrammes de signaux fournis à des pixels d'affichage, pour une image partiellement mise à jour, selon le mode de réalisation avec le diagramme d'état de la et les événements représentés en ; la représente des événements déclenchant des transitions dans le diagramme d'état de la selon un autre mode de réalisation ; la , la et la représentent des chronogrammes de signaux fournis à des pixels d'affichage, pour une image partiellement mise à jour, selon le mode de réalisation avec le diagramme d'état de la et les événements représentés en ; la représente une image partiellement affichée lorsqu'un procédé connu de sélection de pixels d'affichage est mis en œuvre ; la représente une image partiellement affichée lorsqu'un mode de réalisation du procédé de sélection de pixels d'affichage est mis en œuvre ; la est une vue en coupe transversale très simplifiée d'un pixel d'affichage ; et la est une vue de dessous du pixel d'affichage de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. En outre, un signal qui alterne entre un premier état stable, par exemple un état bas, noté "0", et un deuxième état stable, par exemple un état haut, noté "1", sera appelé "signal binaire". Les états haut et bas de différents signaux binaires d'un même circuit électronique peuvent être différents. En pratique, les signaux binaires peuvent correspondre à des tensions ou à des courants qui peuvent ne pas être parfaitement stables à l'état haut ou bas. En outre, dans la description suivante, la source et le drain d'un transistor MOS sont appelés "bornes de puissance" du transistor à effet de champ à grille isolée, ou transistor MOS. En outre, sauf précision contraire, lorsqu'on parle d'une tension au niveau d'un plot conducteur, on considère la différence entre le potentiel au niveau dudit plot conducteur et un potentiel de référence, par exemple, la masse, prise comme étant égale à 0 V. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. En outre, l'expression "sensiblement stable" signifie qui varie de moins de 10 % dans le temps par rapport à une valeur de référence. Dans la description suivante, des modes de réalisation sont décrits pour des pixels d'affichage comprenant des diodes électroluminescentes. Toutefois, ces modes de réalisation peuvent être mis en œuvre pour des pixels d'affichage comprenant des sources électroluminescentes différentes de diodes électroluminescentes, par exemple, des diodes électroluminescentes organiques, des composants électroluminescents polymères à champ induit, des diodes lasers. Dans la description suivante, des modes de réalisation sont décrits pour un écran d'affichage couleur comprenant des pixels d'affichage couleur, chaque pixel d'affichage comprenant des diodes électroluminescentes adaptées pour émettre des rayonnements de différentes couleurs. Toutefois, ces modes de réalisation s'appliquent également à un écran d'affichage monochrome comprenant des pixels d'affichage monochrome, chaque pixel d'affichage monochrome comprenant une diode électroluminescente ou seulement des diodes électroluminescentes adaptées pour émettre un rayonnement d'une seule couleur. La représente partiellement et schématiquement un exemple d'un écran d'affichage 10. L'écran d'affichage 10 comprend des pixels d'affichage 12 i,j , par exemple, agencés en M rangées et N colonnes, M étant un entier variant de 1 à 8 000 et N étant un entier variant de 1 à 16 000, i étant un entier variant de 1 à M et j étant un entier variant de 1 à N. A titre d'exemple, en , M et N sont égaux à 6. Chaque pixel d'affichage 12 i,j est relié à une source d'un potentiel de référence bas Gnd, par exemple, la masse, par l'intermédiaire d'une électrode 14 i et à une source d'un potentiel de référence haut Vcc par l'intermédiaire d'une électrode 16 j . A titre d'exemple, les électrodes 14 i sont représentées comme étant alignées le long des rangées en et les électrodes 16 j sont représentées comme étant alignées le long des colonnes en , la structure inverse étant possible. La tension d'alimentation de l'écran d'affichage correspond à la tension entre le potentiel de référence haut Vcc et le potentiel de référence bas Gnd. La tension d'alimentation dépend en particulier de l'agencement des diodes électroluminescentes et de la technologie selon laquelle les diodes électroluminescentes sont fabriquées. A titre d'exemple, la tension d'alimentation peut être de l'ordre de 4 V à 5 V. Pour chaque rangée, les pixels d'affichage 12 i,j de la rangée sont reliés à au moins une électrode de rangée 18 i . Pour chaque colonne, les pixels d'affichage 12 i,j de la colonne sont reliés à au moins une électrode de colonne 20 j . L'écran d'affichage 10 comprend un circuit de synchronisation 22 relié aux électrodes de rangée 18 i et adapté pour fournir un signal de synchronisation Com i sur chaque électrode de rangée 18 i . L'écran d'affichage 10 comprend un circuit de fourniture de données 24 relié aux électrodes de colonne 20 j et adapté pour fournir un signal de données Data j sur chaque électrode de colonne 20 j . Le circuit de synchronisation 22 et le circuit de fourniture de données 24 sont commandés par un circuit 26, par exemple comprenant un microprocesseur. De façon générale, chaque rangée de pixels d'affichage est sélectionnée successivement et les pixels d'affichage de la rangée sélectionnée sont programmés pour afficher les pixels d'image désirés. Dans un procédé connu de sélection de pixels d'affichage, le circuit de synchronisation 22 est adapté pour fournir des signaux de synchronisation Com i sur les électrodes de rangée 18 i pour sélectionner successivement chaque rangée de pixels d'affichage 12 i,j et le circuit de fourniture de données 24 est adapté pour fournir des signaux de données Data j sur chaque électrode de colonne 20 j représentatifs de données numériques de couleur qui sont stockées dans les pixels d'affichage sélectionnés 12 i,j . Le temps de propagation d'un signal entre un pixel d'affichage 12 i,j et le circuit de synchronisation 22 ou le circuit de fourniture de données 24 varie en fonction de la position du pixel d'affichage 12 i,j sur l'écran d'affichage 10. Dans l'agencement représenté en , le temps de propagation sur les électrodes de rangée 18 i est le plus court pour les pixels d'affichage 12 i,j sur la première colonne qui est la plus proche du circuit de synchronisation 22 et est le plus long pour les pixels d'affichage 12 i,j sur la dernière colonne qui est la plus éloignée du circuit de synchronisation 22. Le temps de propagation sur les électrodes de colonne 20 j est le plus court pour les pixels d'affichage 12 i,j sur la première rangée qui est la plus proche du circuit de fourniture de données 24 et est le plus long pour les pixels d'affichage 12 i,j sur la dernière rangée qui est la plus éloignée du circuit de données 24. Il est nécessaire de prendre en compte ces différents temps de propagation pour assurer que, pour chaque rangée, tous les pixels d'affichage de la rangée soient correctement sélectionnés et que toutes les données soient correctement transmises aux pixels d'affichage sélectionnés. Cela peut résulter en une limite supérieure en termes de la résolution et/ou de la vitesse de résolution de l'écran d'affichage. Pour certaines applications, seulement une partie de l'image affichée sur l'écran d'affichage a besoin d'être mise à jour. La représente schématiquement un exemple d'une image Im affichée sur un écran d'affichage dont seulement une partie Imup a besoin d'être mise à jour, le reste de l'image Im demeurant inchangée. Pour un écran d'affichage connu, les rangées de l'écran d'affichage qui comportent la partie Imup à mettre à jour ont besoin d'être sélectionnées successivement. Par conséquent, tous les pixels d'affichage de chaque rangée sélectionnée successivement a besoin de recevoir des données de l'image à afficher. Cela signifie que même les pixels d'affichage affichant des parties ImA et ImB d'image Im sont sélectionnées et ont besoin de recevoir des données de l'image suivante à afficher même si les parties ImA et ImB demeurent inchangées. La représente un schéma-blocs d'un mode de réalisation d'un pixel d'affichage 12 i,j de l'écran d'affichage 10. Pour un écran d'affichage couleur, le pixel d'affichage 12 i,j comprend au moins trois diodes électroluminescentes émettant des rayonnements de différentes couleurs, une seule diode électroluminescente LED étant représentée en . Chaque diode électroluminescente LED est reliée en série à une source de courant commandable CS, comprenant par exemple un transistor MOS. Dans le présent exemple, pour chaque diode électroluminescente LED, l'anode de la diode électroluminescente LED reçoit un potentiel de référence haut Vcc, reçu au niveau d'un plot conducteur P_Vcc du pixel d'affichage 12 i,j , et la cathode de la diode électroluminescente LED est par exemple reliée à une borne de la source de courant commandable CS, l'autre borne de la source de courant commandable CS recevant le potentiel de référence bas Gnd, reçu au niveau d'un plot conducteur P_Gnd du pixel d'affichage 12 i,j . A titre de variante, la cathode de la diode électroluminescente LED reçoit le potentiel de référence bas Gnd et l'anode de la diode électroluminescente LED est reliée à une borne de la source de courant commandable CS, l'autre borne de la source de courant commandable CS recevant le potentiel de référence haut Vcc. Le pixel d'affichage 12 i,j comprend en outre un circuit 40 pour commander la source de courant commandable CS. Le circuit de commande 40 peut en particulier comprendre des composants électroniques tels que des transistors MOS. Il peut être souhaitable d'utiliser une tension d'alimentation réduite, inférieure à 4 V, par exemple de l'ordre de 1 V ou de 1,8 V, pour alimenter les composants électroniques du circuit de commande 40, cette tension d'alimentation réduite correspondant par exemple à la tension susceptible d'être appliquée entre les bornes de puissance des transistors MOS. Pour ce faire, le pixel d'affichage 12 i,j peut comprendre un circuit 42 (Génération de Vdd) pour fournir, à partir de la tension d'alimentation Vcc, une tension d'alimentation réduite Vdd utilisée en particulier pour alimenter le circuit de commande 40. Le circuit 42 comprend par exemple un diviseur de tension. Selon un mode de réalisation, le signal de synchronisation Com i , reçu au niveau d'un plot conducteur P_Row de chaque pixel d'affichage 12 i,j , est un signal binaire alternant entre un état logique bas "0" et un état logique haut "1", l'état logique bas correspondant au potentiel de référence bas Gnd et l'état logique haut "1" correspondant à la tension d'alimentation Vdd. Le signal de données Data j , reçu au niveau d'un plot conducteur P_Col de chaque pixel d'affichage 12 i,j , est un signal binaire alternant entre un état logique bas "0" et un état logique haut "1", l'état logique bas correspondant au potentiel de référence bas Gnd et l'état logique haut "1" correspondant à la tension d'alimentation Vdd. Le circuit de commande 40 comprend un circuit 46 (Sélection de Mode) relié au plot conducteur P_Col recevant le signal de données Data j et relié au plot conducteur P_Row recevant le signal de synchronisation Com i , et configuré pour fournir un signal d'horloge Clk à partir du signal de synchronisation Com i et un signal de données Data à partir du signal de données Data j à un circuit de stockage 48 (Registres de données de couleur) ou pour fournir un signal de synchronisation de modulation PWM à partir du signal de synchronisation Com i à un circuit 50 (Commande LED) pour commander la source de courant commandable CS associée à chaque diode électroluminescente LED. Le circuit de stockage 48 est synchronisé par le signal d'horloge Clk et est configuré pour stocker des signaux numériques de couleur R, G, B sur la base des données numériques reçues Data. Les signaux numériques de couleur R, G, B comprennent chacun un nombre NB de bits et sont représentatifs des composantes couleur du pixel d'image à afficher. Le circuit 50 (LED driver) est configuré pour commander les sources de courant commandables CS reliées aux diodes électroluminescentes LED avec des signaux I_red, I_green et I_blue, obtenus à partir des signaux de couleur numériques R, G, B, et à partir du signal de synchronisation de modulation PWM. La représente un chronogramme du signal de synchronisation Com i et du signal de données Data j envoyés à un pixel d'affichage 12 i,j selon un mode de réalisation d'un procédé de commande du pixel d'affichage 12 i,j . Des régions noires correspondent à des périodes de temps auxquelles le signal de synchronisation Com i / le signal de données Data j alterne entre les états logiques "0" et "1". L'affichage d'un nouveau pixel d'image par un pixel d'affichage 12 i,j , où i varie de 1 à M et j varie de 1 à N, comprend une première phase P1 suivie d'une deuxième phase P2. Pendant la première phase P1, également appelée phase de programmation, le pixel d'affichage 12 i,j est sélectionné et le signal de données Data j est transmis au pixel d'affichage sélectionné 12 i,j . Les signaux numériques de couleur R, G, B sont stockés par le pixel d'affichage sélectionné 12 i,j sur la base des signaux de données reçus Data j . Pendant la deuxième phase P2, également appelée phase d'affichage, les diodes électroluminescentes du pixel d'affichage 12 i,j sont commandées à partir des signaux numériques de couleur R, G, B, pour afficher le pixel d'image. La phase d'affichage P2 est suivie par la phase de programmation P1 pour un nouveau pixel d'image. Selon un mode de réalisation, la sélection d'un pixel d'affichage 12 i,j pendant la phase P1 est déclenchée par la fourniture simultanée d'un premier motif du signal de synchronisation Com i et d'un deuxième motif du signal de données Data j et est achevée par la fourniture simultanée d'un troisième motif du signal de synchronisation Com i et d'un quatrième motif du signal de données Data j . Selon un mode de réalisation, le premier motif du signal de synchronisation Com i pour déclencher la phase P1 est identique au troisième motif du signal de synchronisation Com i pour achever la phase P1 et le deuxième motif du signal de données Data j pour déclencher la phase P1 est différent du quatrième motif du signal de données Data j pour achever la phase P1. Pendant la phase P1, le signal de synchronisation Com i ne présente pas le premier motif en même temps que le signal de données Data j présente le deuxième motif. Selon un mode de réalisation, la commande des diodes électroluminescentes LED pendant la phase P2 commence dès que la phase P1 s'achève. Selon un mode de réalisation, les signaux utilisés par le pixel d'affichage 12 i,j pendant la phase P1 pour stocker tous les signaux numériques de couleur R, G, B dans le circuit de stockage 48 et également pendant la phase P2 pour commander les diodes électroluminescentes LED n'ont pas besoin de présenter simultanément les premier et deuxième motifs, ni simultanément les troisième et quatrième motifs. Par conséquent, la combinaison simultanée des premier et deuxième motifs ou la combinaison simultanée des troisième et quatrième motifs peut être empêchée de se produire par inadvertance pendant la phase de programmation P1 et/ou pendant la phase d'affichage P2, mais est seulement spécifiquement envoyée intentionnellement pour déclencher/achever la phase de programmation P1 et/ou la phase d'affichage P2. Selon un mode de réalisation, les diodes électroluminescentes LED du pixel d'affichage 12 i,j sont commandées par modulation de largeur d'impulsion pendant une phase P2. Pour ce faire, pendant une phase d'affichage P2, le signal de synchronisation Com i présente une succession d'impulsions, par exemple à l'état logique "0", qui cadence le fonctionnement du circuit 50 pour la commande des diodes électroluminescentes LED par une modulation de largeur d'impulsion. Le nombre d'impulsions dans la succession d'impulsions correspond au nombre NB de bits de chaque signal de couleur numérique R, G et B. A titre d'exemple, lorsque la source de courant CS correspond à un transistor MOS, ce transistor est passant ou est bloqué, à la fréquence des impulsions du signal de synchronisation Com i , en fonction de la valeur logique "0" ou "1" de chaque bit du signal de couleur R, G ou B, depuis le bit le plus significatif jusqu'au bit le moins significatif, ce transistor étant maintenu passant ou bloqué jusqu'à l'impulsion suivante du signal de synchronisation Com i . La durée entre deux impulsions successives du signal de synchronisation Com i est divisée à chaque fois par deux, de sorte que la durée totale pendant laquelle la diode électroluminescente est allumée dépende de la valeur du signal de couleur R, G ou B. A titre de variante, le transistor est passant ou est bloqué, à la fréquence des impulsions du signal de synchronisation Com i , en fonction de la valeur logique "0" ou "1" de chaque bit du signal de couleur R, G ou B, depuis le bit le moins significatif jusqu'au bit le plus significatif, le transistor étant maintenu passant ou bloqué jusqu'à l'impulsion suivante du signal de synchronisation Com i . La durée entre deux impulsions successives du signal de synchronisation Com i est ensuite multipliée à chaque fois par deux, de sorte que la durée totale pendant laquelle la diode électroluminescente est allumée dépende de la valeur du signal de couleur R, G ou B. En , une nouvelle phase d'écriture P1 suit l'impulsion du signal de synchronisation Com i de la phase d'affichage précédente P2 correspondant au bit le moins significatif du signal de couleur R, G ou B. Selon un autre mode de réalisation, la succession d'impulsions du signal de synchronisation de signaux Com i peut être répétée jusqu'à l'affichage d'un autre pixel d'image. Dans ce cas, la succession d'impulsions du signal de synchronisation de signaux Com i constitue un cycle d'affichage et la phase d'affichage P2 comprend plus d'un cycle d'affichage. Selon un mode de réalisation, le signal de données Data j demeure à un état logique stable, par exemple à l'état logique "0", pendant chaque impulsion du signal de synchronisation Com i utilisé pour la modulation de largeur d'impulsion pendant la phase P2. Selon un mode de réalisation, le signal d'horloge Clk est égal au signal de synchronisation Com i pendant la phase P1 et le signal Data est égal au signal de données Data j pendant la phase P1. Des bits sont stockés dans le circuit de stockage 48 synchronisé par le signal d'horloge Clk. Cela signifie que le signal d'horloge Clk déclenche le stockage des bits du signal Data dans le circuit de stockage 48. A titre d'exemple, lorsque le circuit de stockage 48 comprend plusieurs cellules mémoire, les mises à jour des bits stockés dans les cellules mémoire sont déclenchées par le signal d'horloge Clk. En particulier, pendant la phase P1, une mise à jour du circuit de stockage 48 peut être effectuée seulement à chaque front montant du signal de synchronisation Com i , ou seulement à chaque front descendant du signal de synchronisation Com i , ou à chaque front montant et à chaque front descendant du signal de synchronisation Com i . Le bit qui est stocké dans une cellule mémoire du circuit de stockage 48 peut être égal au niveau logique du signal Data au moment de la mise à jour. La , la , la , la , la et la représentent des chronogrammes du signal de synchronisation Com i et du signal de données Data j envoyés à un pixel d'affichage 12 i,j selon des modes de réalisation d'un procédé de sélection du pixel d'affichage. Dans ces figures, la phase de programmation P1 commence à un instant P1_Start et s'achève à un instant P1_End. Pendant la phase P1, des bits sont stockés dans le circuit de stockage 48 du pixel d'affichage 12 i,j . Pendant la phase P1, le circuit 46 envoie le signal d'horloge Clk au circuit de stockage 48. Le signal d'horloge Clk est égal au signal de synchronisation Com i pendant la phase P1 et le signal Data est égal au signal de données Data j pendant la phase P1. Les bits successifs du signal de données Data j envoyés au circuit de stockage 48 sont indiqués dans les à 10 par une référence "0/1". Selon un mode de réalisation, les bits sont envoyés au circuit de stockage 48 depuis le bit le plus significatif MSB jusqu'au bit le moins significatif LSB des signaux numériques de couleur R, G, B à stocker dans le circuit de stockage 48. Pendant la phase P1, certains bits D du signal Data j peuvent ne pas correspondre aux bits des signaux numériques R, G, B. Cela peut être le cas du premier bit du signal Data j envoyé au circuit de stockage 48 après l'instant P1_Start et/ou du dernier bit du signal Data j envoyé au circuit de stockage 48 avant l'instant P1_End. Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant deux fronts montants successifs, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte le deuxième front montant, à l'instant P1_Start, des deux fronts montants successifs du signal de données Data j alors que le signal de synchronisation Com i demeure au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte le deuxième front descendant, à l'instant P1_End, des deux fronts descendants successifs du signal de données Data j alors que le signal de synchronisation Com i demeure au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 à chaque front montant et chaque front descendant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front montant/du front descendant du signal de synchronisation Com i . Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant deux fronts descendants successifs, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte le deuxième front descendant, à l'instant P1_Start, des deux fronts descendants successifs du signal de données Data j alors que le signal de synchronisation Com i demeure au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte le deuxième front montant, à l'instant P1_End, des deux fronts descendants successifs du signal de données Data j alors que le signal de synchronisation Com i demeure au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 à chaque front montant et à chaque front descendant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front montant/ du front descendant du signal de synchronisation Com i . Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant un front montant, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte, à l'instant P1_Start, un front montant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte, à l'instant P1_End, un front descendant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 seulement à chaque front descendant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front descendant du signal de synchronisation Com i . Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant un front descendant, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte, à l'instant P1_Start, un front descendant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte, à l'instant P1_End, un front montant P1_End du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 seulement à chaque front montant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front descendant du signal de synchronisation Com i . Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant successivement un front montant et un front descendant, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte, à l'instant P1_Start, un front descendant du signal de données Data j qui suit un front montant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte, à l'instant P1_End, un front montant P1_End du signal de données Data j qui suit un front descendant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 seulement à chaque front montant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front descendant du signal de synchronisation Com i . Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant successivement un front descendant et un front montant, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte, à l'instant P1_Start, un front montant du signal de données Data j qui suit un front descendant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte, à l'instant P1_End, un front descendant P1_End du signal de données Data j qui suit un front montant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 seulement à chaque front descendant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front descendant du signal de synchronisation Com i . La sélection d'un pixel d'affichage 12 i,j sur la base d'un motif spécifique du signal de synchronisation Com i et du signal de données Data j permet une mise à jour partielle de l'image affichée. La représente schématiquement une image Im affichée sur un écran d'affichage pour lequel seulement une partie Im5 a besoin d'être mise à jour, le reste de l'image Im demeurant inchangée. L'image Im peut être divisée en neuf parties. La partie Im5 correspond aux pixels d'affichage situés dans des rangées qui reçoivent le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui reçoivent le motif de sélection du signal de données Data j . Chaque partie Im1, Im3, Im7 et Im9 correspond aux pixels d'affichage situés dans des rangées qui ne reçoivent pas le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui ne reçoivent pas le motif de sélection du signal de données Data j . Chaque partie Im2 et Im8 correspond aux pixels d'affichage situés dans des rangées qui ne reçoivent pas le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui reçoivent le motif de sélection du signal de données Data j . Chaque partie Im4 et Im6 correspond aux pixels d'affichage situés dans des rangées qui reçoivent le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui ne reçoivent pas le motif de sélection du signal de données Data j . En sont également représentés un signal de synchronisation Com 1-2-3 envoyé aux pixels d'affichage dans une rangée croisant les parties Im1, Im2 et Im3 de l'image Im, un signal de synchronisation Com 4-5-6 envoyé aux pixels d'affichage dans une rangée croisant les parties Im4, Im5 et Im6 de l'image Im, un signal de synchronisation Com 7-8-9 envoyé aux pixels d'affichage dans une rangée croisant les parties Im7, Im8 et Im9 de l'image Im, un signal de données Data 1-4-7 envoyé aux pixels d'affichage dans une colonne croisant les parties Im1, Im4 et Im7 de l'image Im, un signal de données Data 2-5-8 envoyé aux pixels d'affichage dans une colonne croisant les parties Im2, Im5 et Im8 de l'image Im, et un signal de données Data 3-6-9 envoyé aux pixels d'affichage dans une colonne croisant les parties Im3, Im6 et Im9 de l'image Im. La représente un chronogramme des signaux Com 1-2-3 , Com 4-5-6 , Com 7-8-9 , Data 1-4-7 , Data 2-5-8 et Data 3-6-9 selon le mode de réalisation du procédé de sélection de pixels d'affichage représentés dans les figures 7 et 8. Le signal Vsynch est un signal binaire ayant une impulsion au début de l'affichage d'une image mise à jour. Des régions noires WR correspondent à des périodes de temps pendant lesquelles le signal de synchronisation et le signal de données alternent entre des états logiques "0" et "1" et démarrent avec un motif de sélection. En , les références Im1, Im2, Im3, Im4, Im5, Im6, Im7, Im8, et Im9 indiquent quelles parties de l'image Im de la sont associées aux pixels d'affichage recevant le signal de données Data 1-4-7 , Data 2-5-8 , et Data 3-6-9 . Seulement les pixels d'affichage associés à la partie Im5 reçoivent un motif de sélection pour le signal de synchronisation (signal Com 4-5-6 ) et un motif de sélection pour le signal de données (signal Data 2-5-8 ) et sont par conséquent sélectionnés pour un stockage de signaux numériques de couleur mis à jour. Les pixels d'affichage associés aux parties Im1, Im3, Im7 et Im9 de l'image Im ne reçoivent pas de motif de sélection pour le signal de synchronisation (signaux Com 1-2-3 et Com 7-8-9 ) et ne reçoivent pas de motif de sélection pour le signal de données (signaux Data 1-4-7 et Data 3-6-9 ) et ne sont par conséquent pas sélectionnés pour un stockage de signaux numériques de couleur mis à jour. Les pixels d'affichage associés aux parties Im2 et Im8 de l'image Im ne reçoivent pas de motif de sélection pour le signal de synchronisation (signaux Com 1-2-3 et Com 7-8-9 ) mais reçoivent un motif de sélection pour le signal de données (signal Data 2-5-8 ) et ne sont par conséquent pas sélectionnés pour un stockage de signaux numériques de couleur mis à jour. Les pixels d'affichage associés aux parties Im4 et Im6 de l'image Im reçoivent un motif de sélection pour le signal de synchronisation (signal Com 4-5-6 ) mais ne reçoivent pas un motif de sélection pour le signal de données (signaux Data 1-4-7 et Data 3-6-9 ) et ne sont par conséquent pas sélectionnés pour un stockage de signaux numériques de couleur mis à jour. Selon un mode de réalisation, le circuit 46 comprend une machine d'état fini. La est un diagramme d'état d'un mode de réalisation de la machine d'état fini du circuit 50 adapté pour mettre en œuvre le procédé de sélection représenté dans les figures 7 et 8. La machine d'état fini comprend trois états S1, S2 et S3. Dans l'état S1, le pixel d'affichage 12 i,j est sélectionné et effectue une opération d'écriture. Cela signifie que le circuit 46 transmet au circuit 48 les bits du signal numérique Data synchronisé par le signal d'horloge Clk. Dans l'état S2, le pixel d'affichage 12 i,j n'est pas sélectionné et effectue une opération d'affichage. Cela signifie que le circuit 50 commande l'allumage/l'extinction des diodes électroluminescentes en utilisant le signal PWM qui est égal au signal de synchronisation Com i et qui est adapté pour effectuer une modulation de largeur d'impulsion. Dans l'état S3, le pixel d'affichage 12 i,j n'est pas sélectionné et n'effectue pas d'opération d'affichage. Dans cet état, le signal PWM est fixé à "0" indépendamment du signal de synchronisation de signaux Com i . L'état S3 est utilisé lorsqu'un pixel d'affichage 12 i, j ne doit pas être sélectionné mais reçoit un signal de synchronisation Com i qui est adapté pour une opération d'écriture et par conséquent ne peut pas être utilisé pour générer le signal PWM adapté pour effectuer une modulation de largeur d'impulsion. L'action d'entrée dans l'entrée S1 survient lorsqu'un événement E1 est détecté. Une fois dans l'état S1, une transition de l'état S1 à l'état S2 se produit lorsqu'un événement E2 est détecté. Une fois dans l'état S1, la machine d'état fini reste dans l'état S1 lorsqu'un événement E1 est détecté. Une fois dans l'état S2, une transition de l'état S2 à l'état S1 se produit lorsqu'un événement E1 est détecté. Une fois dans l'état S2, une transition de l'état S2 à l'état S3 se produit lorsqu'un événement E2 est détecté. Une fois dans l'état S3, une transition de l'état S3 à l'état S2 se produit lorsqu'un événement E2 est détecté. Les états peuvent être définis par les états logiques de deux bits CTL1 et CTL2 générés dans le pixel d'affichage. A titre d'exemple, le bit CTL1 est fixé à l'état logique "0" et le bit CTL2 est fixé à l'état logique "1" dans l'état S1. Le bit CTL1 est fixé à l'état logique "1" et le bit CTL2 est fixé à l'état logique "1" dans l'état S2. Le bit CTL1 est fixé à l'état logique "1" et le bit CTL2 est fixé à l'état logique "0" dans l'état S3. L'événement E1 correspond au démarrage d'une phase de programmation P1 et l'événement E2 correspond à la fin d'une phase de programmation P1. La représente des événements E1 et E2 déclenchant des transitions dans le diagramme d'état de la correspondant au mode de réalisation représenté en . L'événement E1 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front montant du signal de données Data j pendant que le signal de synchronisation Com i est à l'état logique "0". L'événement E2 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front descendant du signal de données Data j pendant que le signal de synchronisation Com i est à l'état logique "0". La , la et la représentent des chronogrammes de signaux fournis à des pixels d'affichage pour afficher l'image Im de la et des signaux générés dans les pixels d'affichage selon le mode de réalisation avec le diagramme d'état de la et les événements E1 et E2 représentés en . La représente un chronogramme des signaux Com 4-5-6 et Data 2-5-8 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im5 de l'image Im, et des bits CTL1 et CTL2 calculés par le pixel d'affichage. A l'instant P1_Start, l'événement E1 est détecté de sorte que le bit CTL1, qui était égal à l'état logique "1", soit fixé à l'état logique "0" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini passe de l'état S2 à l'état S1. Dans l'état S1, l'écriture des signaux numériques de couleur mis à jour R, G et B est effectuée. A titre d'exemple, le signal Data 2-5-8 comprend successivement les bits du signal numérique de couleur R, un bit à l'état logique "0", les bits du signal numérique de couleur G, un bit à l'état logique "0" et les bits du signal numérique de couleur B. A l'instant P1_End, l'événement E2 est détecté de sorte que le bit CTL1 soit fixé à l'état logique "1" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini passe à l'état S2. La représente un chronogramme du signal Com 4-5-6 et du signal Data 1-4-7 /Data 3-6-9 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im4 ou Im6 de l'image Im et les bits CTL1 et CTL2 calculés par le pixel d'affichage. Le circuit de fourniture de données 24 fournit un signal Data 1-4-7 /Data 3-6-9 ayant des impulsions telles que, à l'instant E2_S, l'événement E2 est détecté de sorte que le bit CTL1 reste à l'état logique "1" et que le bit CTL2, qui était égal à l'état logique "1", soit fixé à l'état logique "0". Par conséquent, la machine d'état fini passe de l'état S2 à l'état S3. Dans cet état, le signal PWM est fixé à "0" indépendamment du signal de synchronisation de signaux Com 4-5-6 . A un instant E2_E, l'événement E2 est détecté de sorte que le bit CTL1 demeure à l'état logique "1" et que le bit CTL2 soit fixé à l'état logique "1". Par conséquent, la machine d'état fini passe à l'état S2 et le signal PWM est égal au signal de synchronisation de signaux Com 4-5-6 . La représente un chronogramme du signal Com 1-4-7 /Com 3-6-9 et du signal Data 1-4-7 /Data 3-6-9 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im1, ou Im2, ou Im3, ou Im7, ou Im8, ou Im9 de l'image Im, et des bits CTL1 et CTL2 calculés par le pixel d'affichage. Aucun événement n'est détecté de sorte que le bit CTL1 reste à un état logique "1" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini reste à l'état S2. Le mode de réalisation décrit précédemment en relation avec la peut être mis en œuvre en utilisant la machine d'état fini ayant le diagramme d'état de la dans lequel des événements E1 et E2 sont permutés. La représente des événements E1 et E2 déclenchant des transitions dans le diagramme d'état de la correspondant au mode de réalisation représenté en . L'événement E1 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front descendant du signal de données Data j alors que le signal de synchronisation Com i est à l'état logique "0". L'événement E2 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front montant du signal de données Data j alors que le signal de synchronisation Com i est à l'état logique "0". La , la et la représentent des chronogrammes de signaux fournis à des pixels d'affichage pour afficher l'image Im de la et des signaux générés dans les pixels d'affichage selon le mode de réalisation avec le diagramme d'état de la et les événements représentés en . La représente un chronogramme de signaux Com 4-5-6 et Data 2-5-8 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im5 de l'image Im et des bits CTL1 et CTL2 calculés par le pixel d'affichage. A un instant P1_Start, l'événement E1 est détecté de sorte que le bit CTL1, qui était égal à l'état logique "1", soit fixé à l'état logique "0" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini passe de l'état S2 à l'état S1. Dans l'état S1, l'écriture des signaux numériques de couleur mis à jour R, G et B est effectuée. A titre d'exemple, le signal Data 2-5-8 comprend successivement les bits du signal de couleur R, un bit à l'état logique "0", les bits du signal de couleur G, un bit à l'état logique "0" et les bits du signal de couleur B. A un instant P1_End, l'événement E2 est détecté de sorte que le bit CTL1 soit fixé à l'état logique "1" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini passe à l'état S2. La représente un chronogramme du signal Com 4-5-6 et du signal Data 1-4-7 /Data 3-6-9 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im4 ou Im 6 de l'image Im, et des bits CTL1 et CTL2 calculés par le pixel d'affichage. Le circuit de fourniture de données 24 fournit un signal Data 1-4-7 /Data 3-6-9 ayant des impulsions telles que, à un instant E2_S, l'événement E2 est détecté de sorte que le bit CTL1 reste à l'état logique "1" et que le bit CTL2, qui était égal à l'état logique "1", soit fixé à l'état logique "0". Par conséquent, la machine d'état fini passe de l'état S2 à l'état S3. Dans cet état, le signal PWM est fixé à "0" indépendamment du signal de synchronisation Com 4-5-6 . A un instant E2_E, l'événement E2 est détecté de sorte que le bit CTL1 reste à l'état logique "1" et que le bit CTL2 soit fixé à l'état logique "1". Par conséquent, la machine d'état fini passe à l'état S2 et le signal PWM est égal au signal de synchronisation de signaux Com 4-5-6 . La représente un chronogramme du signal Com 1-4-7 /Com 3-6-9 et du signal Data 1-4-7 /Data 3-6-9 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im1, ou Im2, ou Im3, ou Im7, ou Im8, ou Im9 de l'image Im et des bits CTL1 et CTL2 calculés par le pixel d'affichage. Aucun événement n'est détecté de sorte que le bit CTL1 reste à l'état logique "1" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini reste dans l'état S2. La représente une image Im affichée sur un écran d'affichage pour lequel seulement une partie Im5 de l'image est mise à jour pendant la mise en œuvre d'un procédé connu d'affichage de l'image. Comme l'illustre la , les parties Im4 et Im6 de l'image Im sont également mises à jour avec la partie Im5. Cela conduit à ce que les parties Im4 et Im6 qui affichent des pixels aléatoires dans le cas du signal de données Data j fourni aux pixels d'affichage associés aux parties Im4 et Im6 ne soient également pas mises à jour. La représente l'image Im affichée sur un écran d'affichage pour lequel seulement une partie Im5 de l'image est mise à jour pendant la mise en œuvre du procédé d'affichage selon le mode de réalisation écrit en relation avec les figures 13 et 14. Selon un mode de réalisation de l'écran d'affichage 10 représenté en , pour chaque rangée, les pixels d'affichage 12 i,j de la rangée sont reliés à une seule électrode de rangée 18 i . Pour chaque colonne, les pixels d'affichage 12 i,j de la colonne sont reliés à une seule électrode de colonne 20 j . L'écran d'affichage 10 comprend un circuit de synchronisation 22 relié aux électrodes de rangée 18 i et adapté pour fournir un signal de synchronisation Com i sur chaque électrode de rangée 18 i . L'écran d'affichage 10 comprend un circuit de fourniture de données 24 relié aux électrodes de colonne 20 j et adapté pour fournir un signal de données Data j sur chaque électrode de colonne 20 j . Le circuit de synchronisation 22 et le circuit de commande 24 sont commandés par un circuit 26, comprenant par exemple un microprocesseur. La est une vue en coupe transversale très simplifiée d'un exemple connu de pixel d'affichage 12 i,j et la est une vue de dessous du pixel d'affichage 12 i,j . Chaque pixel d'affichage 12 i,j comprend un circuit de commande 30 recouvert d'un circuit d'affichage 32. Le circuit d'affichage 32 comprend au moins une diode électroluminescente LED, de préférence au moins trois diodes électroluminescentes LED. Le pixel d'affichage comprend une surface inférieure 34 et une surface supérieure 35 opposée à la surface inférieure 34, les surfaces 34 et 35 étant de préférence planes et parallèles. Le circuit de commande 30 comprend en outre des plots conducteurs P_Gnd, P_Vcc, P_Col, P_Row sur la surface inférieure 34. Le circuit de commande 30 peut correspondre à un circuit intégré comprenant des composants électroniques, en particulier des transistors à effet de champ à grille isolée, également appelés transistors MOS, ou des transistors à films minces, également appelés TFT. De préférence, le circuit d'affichage 32 comprend seulement des diodes électroluminescentes LED et les éléments conducteurs de ces diodes électroluminescentes LED, et le circuit de commande 30 comprend tous les composants électroniques nécessaires à la commande des diodes électroluminescentes LED du circuit d'affichage 32. A titre de variante, le circuit d'affichage 32 peut également comprendre d'autres composants électroniques en plus des diodes électroluminescentes LED. Les diodes électroluminescentes LED peuvent être des diodes électroluminescentes 2D, également appelées diodes électroluminescentes planar, comprenant un empilement de couches planar, ou des diodes électroluminescentes 3D, comprenant chacune un élément semiconducteur à trois dimensions recouvert d'une région active. En , les diodes électroluminescentes sont représentées comme étant connectées à une anode commune. Il peut toutefois être souhaitable d'agencer les diodes électroluminescentes LED conformément à une autre configuration. A titre d'exemple, les diodes électroluminescentes peuvent être connectées à une cathode commune ou être connectées indépendamment les unes des autres. Selon un mode de réalisation, le pixel d'affichage 12 i,j comprend trois sous-pixels d'affichage émettant de la lumière aux première, deuxième et troisième longueurs d'onde. Selon un mode de réalisation, la première longueur d'onde correspond à une lumière bleue et est dans la plage allant de 430 nm à 490 nm. Selon un mode de réalisation, la deuxième longueur d'onde correspond à une lumière verte et est dans la plage allant de 510 nm à 570 nm. Selon un mode de réalisation, la troisième longueur d'onde correspond à une lumière rouge et est dans la plage allant de 600 nm à 720 nm. A titre de variante, le pixel d'affichage 12 i,j peut comprendre une seule source de lumière émettant de la lumière à la première, la deuxième ou la troisième longueur d'onde ou seulement deux sources de lumière émettant de la lumière à deux longueurs d'onde parmi les première, deuxième et troisième longueurs d'onde. Chaque plot conducteur P_Gnd, P_Vcc, P_Col, P_Row est destiné à être connecté à une des électrodes 14 i , 16 j , 18 i , 20 j représentées schématiquement en . Le premier plot conducteur P_Gnd est relié à la source du potentiel de référence bas Gnd. Le deuxième plot conducteur P_Vcc est relié à la source du potentiel de référence haut Vcc. Le troisième plot conducteur P_Row est relié à l'électrode de rangée 18 i et reçoit le signal de synchronisation Com i . Le quatrième plot conducteur P_Col est relié à l'électrode de colonne 20 j et reçoit le signal de données Data j . Les dimensions des plots conducteurs P_Gnd, P_Vcc, P_Col, P_Row et la structure des plots conducteurs P_Gnd, P_Vcc, P_Col, P_Row sur la surface 34 sont imposées en particulier par les règles de conception du pixel d'affichage 12 i,j et par le procédé d'assemblage des pixels d'affichage 12 i,j dans l'écran d'affichage 10. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Pixel d'affichage (12 i,j ) comprenant au moins une source électroluminescente (LED) et un circuit électronique (40) comprenant un circuit de stockage (48) pour stocker au moins un signal numérique (R, G, B) et un circuit de commande (50) pour commander ladite source électroluminescente sur la base du signal numérique stocké, ledit pixel d'affichage comprenant au moins un premier plot conducteur (P_Row) destiné à recevoir un premier signal binaire (Com i ) et un deuxième plot conducteur (P_Col) destiné à recevoir un deuxième signal binaire (Data j ), les premier et deuxième plots électriquement conducteurs (P_Row, P_Col) étant connectés audit circuit électronique, ledit circuit électronique étant configuré pour mettre à jour ledit signal numérique stocké à partir du deuxième signal binaire après la détection d'un premier motif du premier signal binaire en même temps qu'un deuxième motif du deuxième signal binaire. Pixel d'affichage selon la revendication 1, dans lequel ledit circuit électronique est configuré pour ne pas mettre à jour ledit signal numérique stocké à partir du deuxième signal binaire lorsque le premier motif du premier signal binaire n'est pas détecté en même temps que le deuxième motif du deuxième signal binaire. Pixel d'affichage selon la revendication 1 ou 2, dans lequel ledit circuit électronique est configuré pour achever la mise à jour dudit signal numérique stocké à partir du deuxième signal binaire après la détection d'un troisième motif du premier signal binaire en même temps qu'un quatrième motif du deuxième signal binaire. Pixel d'affichage selon la revendication 3, dans lequel le troisième motif est identique au premier motif et dans lequel le quatrième motif est différent du deuxième motif. Pixel d'affichage selon la revendication 4, dans lequel le quatrième motif est le complément logique du deuxième motif. Pixel d'affichage selon l'une quelconque des revendications 1 à 5, dans lequel le premier motif correspond au fait que le premier signal binaire (Com i ) reste à un état logique donné. Pixel d'affichage selon l'une quelconque des revendications 1 à 6, dans lequel le deuxième motif correspond au fait que le deuxième signal binaire (Data j ) comprend un front montant, ou deux fronts montants successifs, ou un front descendant, ou deux fronts descendants successifs, ou un front montant suivi d'un front descendant, ou un front descendant suivi d'un front montant. Pixel d'affichage selon l'une quelconque des revendications 1 à 7, dans lequel, après la détection du premier motif du premier signal binaire (Com i ) en même temps que le deuxième motif du deuxième signal binaire (Data j ), le circuit électronique (40) est configuré pour mettre à jour le signal numérique (R, G, B) dans le circuit de stockage (48) synchronisé par un signal d'horloge (Clk) égal au premier signal binaire (Com i ). Pixel d'affichage selon la revendication 8, dans lequel le circuit électronique (40) est configuré pour mettre à jour des bits successifs du signal numérique (R, G, B) dans le circuit de stockage (48) égaux aux états logiques successifs du deuxième signal binaire (Data j ) uniquement au moment des fronts montants, ou uniquement au moment des fronts descendants, ou au moment des fronts montants et descendants du signal d'horloge (Clk). Pixel d'affichage selon la revendication 8, dans lequel le circuit de commande (50) est configuré pour commander ladite source électroluminescente par modulation de largeur d'impulsion sur la base du signal numérique (R, G, B) et des impulsions du premier signal binaire (Com i ). Pixel d'affichage selon la revendication 3, dans lequel ledit circuit électronique (40) est configuré pour effectuer la mise à jour dudit signal numérique stocké (R, G, B) sans nécessiter la réception simultanée des premier et deuxième motifs et sans nécessiter la réception simultanée des troisième et quatrième motifs et ledit circuit de commande (50) est configuré pour effectuer la commande de ladite source électroluminescente (LED) sans nécessiter la réception simultanée des premier et deuxième motifs et sans nécessiter la réception simultanée des troisième et quatrième motifs. Pixel d'affichage selon l'une quelconque des revendications 1 à 11, dans lequel le circuit de commande (50) comprend une machine d'état fini comprenant au moins trois états, le premier état (S1) correspondant à la mise à jour dudit signal numérique, le deuxième état (S2) correspondant à la commande de ladite source électroluminescente, et le troisième état (S3) correspondant à l'extinction de ladite source électroluminescente sans mettre à jour le signal numérique (R, G, B). Pixel d'affichage selon la revendication 12, dans lequel la transition de la machine d'état fini du deuxième état (S2) au premier état (S1) correspond à la détection par ledit circuit électronique du premier motif du premier signal (Com i ) en même temps que du deuxième motif du deuxième signal (Data j ). Pixel d'affichage selon la revendication 13, dans lequel la transition de la machine d'état fini du premier état (S1) au deuxième état (S2) correspond à la détection par ledit circuit électronique du troisième motif du premier signal (Com i ) en même temps que du quatrième motif du deuxième signal (Data j ). Pixel d'affichage selon l'une quelconque des revendications 12 à 14, dans lequel la transition de la machine d'état fini du deuxième état (S2) au troisième état (S3) correspond à la détection par ledit circuit électronique du troisième motif du premier signal (Com i ) en même temps que du quatrième motif du deuxième signal (Data j ). Pixel d'affichage selon l'une quelconque des revendications 12 à 14, dans lequel la transition de la machine d'état fini du troisième état (S3) au deuxième état (S2) correspond à la détection par ledit circuit électronique du troisième motif du premier signal (Com i ) en même temps que du quatrième motif du deuxième signal (Data j ). Écran d'affichage (10) comprenant : - des pixels d'affichage (12 i,j ) selon l'une quelconque des revendications 1 à 16 agencés en rangées et en colonnes ; - des premières pistes électriquement conductrices (18 i ) s'étendant le long des rangées et connectées aux circuits électroniques (40) des pixels d'affichage ; - un circuit (22) pour fournir le premier signal (Com i ) comprenant le premier motif successivement sur chaque première piste électriquement conductrice ; - des deuxièmes pistes électriquement conductrices (20 i ) s'étendant le long des colonnes et connectées aux circuits électroniques (40) des pixels d'affichage ; - un circuit (24) pour fournir les deuxièmes signaux (Data j ) sur les deuxièmes pistes électriquement conductrices, au moins certains des deuxièmes signaux comprenant chacun le deuxième motif, de sorte que chaque pixel d'affichage recevant simultanément les premier et deuxième motifs effectue une mise à jour dudit signal numérique stocké. Écran d'affichage selon la revendication 17, dans lequel le circuit (22) pour fournir le premier signal (Com i ) et le circuit (24) pour fournir les deuxièmes signaux (Data j ) sont configurés, après la fourniture du premier motif sur une desdites premières pistes électriquement conductrices électroniques (18 i ), pour ne pas fournir simultanément le premier motif sur ladite première piste électriquement conductrice et le deuxième motif sur les deuxièmes pistes électriquement conductrices pendant la mise à jour effectuée par les pixels d'affichage connectés à ladite première piste électriquement conductrice électronique.