Brevet FR3131630A1 — publié le 20230707

Le système sur puce comprend un capteur de procédé-tension-température (SNS), ou capteur « PVT », comprenant un circuit de filtre (FLT) configuré pour engager un signal numérique à motif (PDS) et pour propager le signal numérique à motif d’une manière réagissant aux variations d’un matériau semi-conducteur (Smc), d’une tension d’alimentation de fonctionnement (Vdd) et d’une température de fonctionnement (Tmp) du système sur puce (SOC). Un circuit de comparaison numérique (CMP) est configuré pour comparer le signal numérique à motif engagé (PDSi) au signal numérique à motif propagé (PDSo), et pour générer un signal d’alerte (SV, HV) en cas de divergence entre les signaux numériques à motif comparés. Référence : Figure 1 Système sur puce comprenant un capteur de PVT et méthode correspondante de détection de PVT Les modes de réalisation concernent des circuits intégrés tels que des systèmes sur puce, comprenant un capteur de procédé-tension-température, ou capteur « PVT », et un procédé de détection PVT correspondant. Il est bien connu qu’un dispositif électronique comportant un système sur puce, comme un mobile multifonction ou un dispositif pour applications industrielles ou automobiles, peut subir une attaque extérieure de la part d’un utilisateur non autorisé dans le but de altérer le dispositif électronique et/ou d’obtenir l’accès à des données stockées dans le dispositif électronique. Par exemple, afin de altérer le système sur puce, un utilisateur non autorisé peut faire varier une tension d’alimentation ou modifier la température de fonctionnement du système sur puce dans le but de mettre le système sur puce dans un état d’erreur. D’autres techniques de mise en erreur peuvent agir sur un signal d’horloge en modifiant la fréquence, ou sur le comportement physique du silicium ou d’autres semi-conducteurs par une stimulation électromagnétique ou laser. L’utilisateur non autorisé peut ensuite exploiter un tel dysfonctionnement pour réussir à accéder au système sur puce. En fait, si les conditions de fonctionnement comme la tension d’alimentation, la température, la fréquence ou la physique du semi-conducteur sont altérées pour sortir d’une plage de fonctionnement nominale, le système sur puce est susceptible d’entrer dans un état de dysfonctionnement et de se comporter de manière inattendue. Ceci pose un problème de sécurité relativement à la modification volontaire des conditions de fonctionnement pour altérer le système sur puce. Ceci pose aussi un problème de sûreté relativement à la modification involontaire des conditions de fonctionnement, provoquée par exemple par un environnement critique comme dans le domaine automobile, où des températures extrêmes peuvent être atteintes et où un problème électrique (tel qu’une chute de tension d’alimentation) peut se produire en raison de la forte demande en énergie des moteurs électriques utilisés à haute performance. Les techniques classiques pour détecter les changements des conditions de fonctionnement hors de la plage de fonctionnement nominale sont généralement basées sur une mesure directe de la tension d’alimentation et sur une mesure directe de la température, ce qui implique une consommation supplémentaire de silicium et d’énergie pour loger de tels capteurs dans le système sur puce. En outre, les techniques classiques pour détecter les changements des conditions de fonctionnement ne sont généralement pas liées à des paramètres technologiques. Les paramètres technologiques sont les paramètres liés au comportement de la physique des semi-conducteurs ; ils sont également appelés variations de procédé. Ces technologies ne sont pas capables de détecter la modification de la fréquence d’horloge, ou l’altération du comportement des semi-conducteurs par stimulation électromagnétique ou laser. De plus, les capteurs classiques des changements de conditions de fonctionnement sont généralement basés sur le matériel et invariables, ce qui signifie que le déclenchement de la détection est fixé au moment de la fabrication. Un client ne peut donc pas configurer un déclenchement de détection plus ou moins sensible selon son application particulière. Il existe donc un besoin pour un dispositif et un procédé permettant de prévenir les problèmes de sécurité et de sûreté susmentionnés, et qui puissent résoudre les inconvénients des techniques classiques. Selon des modes de réalisation des aspects décrits ci-après, il est proposé de fournir un outil matériel configurable apte à détecter les conditions de fonctionnement hors plage en utilisant les mêmes composants qui constituent tous les circuits présents à l’intérieur du système sur puce et en se basant sur les conditions physiques procédé-tension-température. En d’autres termes, dans les modes de réalisation proposés, la technologie prévient l’utilisateur que le système va connaître un dysfonctionnement, et est donc capable de détecter des conditions altérées de n’importe quelle nature aux fins de sécurité et de sûreté. Selon un aspect, il est proposé un système sur puce comportant un capteur de procédé-tension-température, ou capteur « PVT », comprenant un circuit de filtre configuré pour engager un signal numérique à motif et pour propager le signal numérique à motif d’une manière réagissant aux variations d’un matériau semi-conducteur, d’une tension d’alimentation de fonctionnement et d’une température de fonctionnement du système sur puce, et un circuit de comparaison numérique configuré pour comparer le signal numérique à motif engagé au signal numérique à motif propagé, et pour générer un signal d’alerte en cas de divergence entre les signaux numériques à motif comparés. Par « réagissant à », on entend « dépendant de » ou « impacté par », par exemple de telle manière que le circuit de filtre est adapté pour propager le signal numérique à motif selon un comportement nominal qui ne modifie pas le signal numérique à motif lorsque les conditions de fonctionnement se trouvent dans une plage nominale, et pour propager le signal numérique à motif selon un comportement altéré qui modifie le signal numérique à motif lorsque les conditions de fonctionnement sont en dehors de la plage nominale. Ainsi, en observant les divergences introduites sur un signal numérique à motif par le circuit de filtre, cet aspect permet de détecter une modification des propriétés du matériau et des composants du circuit sur la performance courante du circuit (plus particulièrement le circuit de filtre), en donnant une meilleure information sur le risque de dysfonctionnement qu’une détection d’une mesure isolée (comme classiquement une détection basée sur une mesure de la tension d’alimentation, ou sur une mesure de la température). Selon un mode de réalisation, le circuit de filtre comporte un premier circuit de bascule adapté pour propager le signal numérique à motif, et un premier circuit de retard configuré pour retarder le signal numérique à motif à une entrée de données du premier circuit de bascule et configuré pour réagir aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce. Le premier circuit de retard situé à l’entrée de données du premier circuit de bascule permet de détecter une augmentation de la durée du retard, correspondant avantageusement à une diminution de la vitesse du système sous la plage nominale, appelée aussi détection d’une violation de réglage. Par exemple, le premier circuit de retard peut être constitué de n’importe quelles cellules numériques dans lesquelles le retard intrinsèque augmente avec la température, une cellule de retard numérique peut être préférée parce que ce type de cellule numérique est généralement la plus sensible. Selon un mode de réalisation, le circuit de filtre comporte un deuxième circuit de bascule adapté pour propager le signal numérique à motif et devant être cadencé par un signal d’horloge, un deuxième circuit de retard configuré pour retarder le signal numérique à motif à une entrée de données du deuxième circuit de bascule et configuré pour réagir aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce, et un troisième circuit de retard configuré pour retarder le signal d’horloge à l’entrée d’horloge du deuxième circuit de bascule et configuré pour être moins sensible aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce que le deuxième circuit de retard. L’association des deuxième et troisième circuits à retard, situés respectivement à l’entrée de données et à l’entrée d’horloge du deuxième circuit de bascule permet de détecter une réduction de la durée du retard, correspondant avantageusement à une augmentation de la vitesse du système au-dessus de la plage nominale, appelée aussi détection d’une violation de maintien, par exemple lorsque la température devient inférieure à la limite nominale minimale, et/ou lorsque la tension d’alimentation est augmentée au-dessus de la limite nominale maximale. Une violation du temps de maintien se produit avec la configuration définie par ce mode de réalisation quand la différence des deux retards ne se trouve pas dans la plage nominale. Selon un mode de réalisation, le capteur PVT comporte des registres configurés pour stocker des paramètres internes qui déterminent la sensibilité du circuit de filtre aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce. Selon un mode de réalisation, les paramètres internes comprennent la durée de retard du ou des circuit(s) à retard respectif(s), par exemple le premier circuit de retard dans le premier mode de réalisation défini ci-dessus, les deuxième et troisième circuits à retard dans le deuxième mode de réalisation défini ci-dessus, ou les premier, deuxième et troisième circuits à retard dans la combinaison de ces deux modes de réalisation. La capacité à être configurés des paramètres internes permet à un utilisateur de régler et de modifier la plage nominale de l’état de fonctionnement. Ainsi, selon ce mode de réalisation, la protection du système sur puce peut être adaptée à une condition d’utilisation particulière, et à la criticité de l’opération réalisée par le système sur puce (comme une opération critique nécessitant des protections de sécurité et de sûreté élevées). Selon un mode de réalisation, le système sur puce comporte en outre des circuits périphériques et au moins un bus interne qui relie les circuits périphériques entre eux dans un domaine de bus respectif, le capteur PVT étant incorporé dans le domaine de bus à proximité physique des circuits périphériques, et recevant la même tension d’alimentation et le même signal d’horloge que les circuits périphériques du domaine de bus. Selon un mode de réalisation, le capteur PVT comprend les mêmes composants que les composants des circuits périphériques qui sont à proximité physique du capteur PVT. Ainsi, dans ces modes de réalisation, le capteur PVT agit exactement de la même manière dans les mêmes conditions de fonctionnement que les circuits périphériques dans le domaine de bus correspondant, et fournit une détection efficace et pratique d’un potentiel dysfonctionnement ou risque de dysfonctionnement. Selon un mode de réalisation, le capteur PVT comporte une interface de bus configurée pour recevoir et pour émettre des communications sur le bus interne. Selon un mode de réalisation, le système sur puce comporte une unité de maître adaptée pour exécuter des opérations logicielles comprenant la communication de commandes de configuration au capteur PVT via le bus interne, les commandes de configuration étant adaptées pour configurer les paramètres internes du capteur PVT. Selon un mode de réalisation, le capteur PVT est configuré pour communiquer le signal d’alerte à une unité de décision via le bus interne. En d’autres termes, dans ces modes de réalisation, le capteur PVT (qui, avantageusement, est inclus dans un domaine de bus de circuits périphériques) est commandé et fonctionne comme un circuit périphérique sur le bus interne. Ceci offre la capacité d’une grande variété de communications et de configurations pour l’emploi du capteur PVT. Selon un autre aspect, il est proposé un procédé pour détecter les variations de procédé-tension-température ou « PVT » dans un système sur puce, comprenant l’engagement d’un signal numérique à motif, la propagation du signal numérique à motif par un circuit de filtre d’une manière réagissant aux variations dans un matériau semi-conducteur, d’une tension d’alimentation de fonctionnement et d’une température de fonctionnement du système sur puce, la comparaison numérique du signal numérique à motif engagé avec le signal numérique à motif propagé, et la génération d’un signal d’alerte en cas de divergence entre les signaux numériques à motif comparés. Selon un mode de réalisation, la propagation du signal numérique à motif comprend le fait de passer dans un premier circuit de bascule, et d’appliquer un premier retard au signal numérique à motif à une entrée de données du premier circuit de bascule, le premier retard réagissant aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce. Selon un mode de réalisation, la propagation du signal numérique à motif comprend le fait de passer dans un deuxième circuit de bascule cadencé par un signal d’horloge, d’appliquer un deuxième retard au signal numérique à motif à l’entrée de données du deuxième circuit de bascule, et d’appliquer un troisième retard au signal d’horloge sur l’entrée d’horloge du deuxième circuit de bascule, le deuxième retard réagissant aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce, le troisième retard réagissant moins aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce que le deuxième retard. Selon un mode de réalisation, le procédé comprend le stockage dans des registres de paramètres internes déterminant la sensibilité du circuit de filtre aux variations du matériau semi-conducteur, de la tension d’alimentation de fonctionnement et de la température de fonctionnement du système sur puce, les paramètres internes étant configurables. Selon un mode de réalisation, les paramètres internes comprennent la durée du ou des retard(s) respectif(s). Selon un mode de réalisation, la détection des variations de procédé-tension-température ou « PVT » est réalisée à proximité physique de circuits périphériques reliés entre eux par au moins un bus interne dans un domaine de bus respectif du système sur puce, et est réalisée avec la même tension d’alimentation et le même signal d’horloge que les circuits périphériques du domaine de bus. Selon un mode de réalisation, la détection des variations de procédé-tension-température ou « PVT » est réalisée avec les mêmes composants que les composants des circuits périphériques à proximité physique de la détection. Selon un mode de réalisation, le procédé comprend la réception et l’émission de communications sur le bus interne via une interface de bus incluant la communication de commandes de configuration qui configurent les paramètres internes, émises par une unité de maître du système sur puce adaptée pour exécuter des opérations logicielles. Selon un mode de réalisation, le procédé comprend le fait de communiquer le signal d’alerte à une unité de décision du système sur puce via le bus interne. D’autres avantages et caractéristiques de l’invention apparaîtront à la lecture de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels : ; ; ; ; ; ; ; ; ; ; ; ; représentent des modes de réalisation et de mise en œuvre de l’invention. La représente un schéma fonctionnel d’un procédé 100 pour détecter les variations de procédé-tension-température ou « PVT » dans un système sur puce SOC. Le procédé 100 comprend l’engagement (ou « initiation » selon un anglicisme usuel du terme anglais « initiate ») d’un signal numérique à motif 101, la propagation du signal numérique à motif 103 par un circuit de filtre FLT et la comparaison numérique 105 du signal numérique à motif engagé (ou « initié » selon l’anglicisme susmentionné) PDSi et du signal numérique à motif propagé PDSo. Le circuit de filtre est configuré de telle manière que la propagation du signal numérique à motif PDSo réagit à (c’est-à-dire « dépend de », ou « est impactée par ») les variations d’un matériau semi-conducteur Smc, d’une tension d’alimentation de fonctionnement Vdd et d’une température de fonctionnement Tmp du système sur puce. La comparaison numérique 105 comprend la génération d’un signal d’alerte 107 en cas de divergence entre les signaux numériques à motif comparés. La représente un exemple de mode de réalisation du système sur puce SOC incluant un capteur de procédé-tension-température « PVT » SNS adapté pour exécuter le procédé décrit relativement à la . Le capteur PVT SNS comprend un circuit de filtre FLT configuré pour engager un signal numérique à motif PDS et pour propager le signal numérique à motif d’une manière qui réagit aux variations du matériau semi-conducteur Smc, de la tension d’alimentation de fonctionnement Vdd et de la température de fonctionnement Tmp du système sur puce SOC. Le capteur PVT SNS comporte un circuit de comparaison numérique CMP configuré pour comparer le signal numérique à motif engagé PDSi et le signal numérique à motif propagé PDSo à travers le circuit de filtre FLT, et pour générer un signal d’alerte SV, HV en cas de divergence entre les signaux numériques à motif comparés. Dans cet exemple de mode de réalisation, le capteur PVT SNS comprend, pour engager le signal numérique à motif PDS, un générateur de motif PGN adapté pour générer le signal numérique à motif PDS. Dans cet exemple, le générateur de motif comprend un circuit inverseur à rétroaction couplé de la sortie Q1 à l’entrée D1 d’une première bascule de type D DF1. La première bascule de type D DF1 est cadencée par un signal d’horloge clk et génère en conséquence une série de zéros « 0 » et de uns « 1 » alternés qui bascule à chaque cycle d’horloge et qui forme le motif numérique. De manière conventionnelle, une bascule de type D est un verrou synchrone adapté pour capturer la valeur de l’entrée « D » (données) dans une partie définie du cycle d’horloge, comme le front montant de l’horloge, la valeur capturée devenant la sortie « Q ». Dans une variante d’exemple de mode de réalisation (montrée sur la ), le capteur PVT SNS peut comprendre, pour engager le signal numérique à motif PDS, une entrée dédiée adaptée pour recevoir le signal numérique à motif PDS, le signal numérique à motif PDS étant généré par un dispositif extérieur et transmis sur l’entrée dédiée. La première bascule de type D DF1 est également incluse dans un premier circuit de bascule FFC1 configuré pour détecter une violation de réglage SV. Le premier circuit de bascule comprend une deuxième bascule de type D DF2 cadencée par le signal d’horloge clk, et ayant une entrée D2 reliée à la sortie Q1 de la première bascule DF1, et une sortie Q1 qui délivre le signal numérique à motif propagé PDSo. En outre, le premier circuit de bascule FFC1 comprend un premier circuit de retard DEL1, connecté dans la boucle de rétroaction du générateur de motif PGN, et configuré pour retarder le signal numérique à motif à l’entrée de données D1 de la première bascule de type D DF1. Le premier circuit de retard DEL1 est représenté en amont (avant) de l’inverseur dans la boucle de rétroaction du générateur de motif PGN, mais il pourrait également être placé en aval (après) de l’inverseur dans la boucle de rétroaction du générateur de motif PGN. Le premier circuit de retard DEL1, connecté dans le chemin de données D1, Q1, D2, Q2 du circuit de filtre FLT, est configuré pour réagir aux variations du matériau semi-conducteur Smc, de la tension d’alimentation de fonctionnement Vdd et de la température de fonctionnement Tmp du système sur puce SOC. Le circuit de comparaison numérique CMP comprend par exemple une porte logique ou exclusif, ou « XOR », qui reçoit le signal numérique à motif engagé PDSi (sur D2) et le signal numérique à motif propagé PDSo (sur Q2) afin de délivrer en sortie un signal SV correspondant à leur comparaison (égal ou différent). Par convention, la sortie de la porte XOR peut être inversée afin de fournir un signal de niveau haut « à 1 » lorsque le signal d’alerte est déclenché, et un signal de niveau bas « à 0 » lorsqu’il ne l’est pas. Les figures 2B, 2C, 2D et 2E montrent des chronogrammes de signaux liés au circuit de filtre FLT et au comparateur CMP représentés sur la , dans le cas d’un comportement de condition nominale « Pas d’erreur » sur la , dans le cas d’un comportement de violation de réglage « Erreur de réglage » sur la , dans le cas d’un comportement de violation de maintien « Erreur de maintien » sur la , et dans le cas d’un comportement de violation de réglage et de violation de maintien « Erreur de réglage et de maintien » sur la . Les signaux liés à un nœud respectif du circuit SNS représenté sur la sont nommés avec la même référence que le nœud respectif. Il est à présent fait référence à la « Pas d’erreur ». Le signal d’horloge clk a une période constante T de cycles d’horloge, et à chaque front montant du signal d’horloge clk la bascule de type D DF1 délivre le signal Q1 au niveau numérique que l’entrée de données D1 avait au moment du front montant. Le signal de sortie Q1 est retardé d’une durée DEL1 et inversé (considéré inversé sans retard) pour donner le signal d’entrée de données D1. En conditions de fonctionnement nominales, la sortie Q2 correspond globalement à la sortie Q1 décalée d’un cycle d’horloge. La sortie Q1 (entrée D2) et la sortie Q2 sont ainsi toujours opposées, de sorte que le signal d’alerte SV est toujours à 0. Il est à présent fait référence à la « Erreur de réglage ». La représente le cas où le système sur puce SOC est altéré ou dans des conditions d’utilisation qui réduisent sa vitesse. Dans ce cas, un retard non nominal supplémentaire +Δ est ajouté positivement à la durée du premier retard DEL1, en raison du fait que le premier circuit de retard DEL1 est configuré pour être sensible à cette modification des conditions de fonctionnement. Ainsi, si ce retard supplémentaire +Δ remet le front suivant du signal d’entrée de données D1 après le front montant suivant du signal d’horloge clk, à ce front montant suivant du signal d’horloge, le niveau de l’entrée de données D1 reste à son niveau précédent. En conséquence, la sortie Q1 ne change pas à ce front montant du signal d’horloge et le niveau précédent de Q1 est maintenu pendant un cycle d’horloge supplémentaire. En revanche, le deuxième circuit de bascule de type D DF2 est cadencé par le signal d’horloge clk et en conséquence, son état passe au niveau fourni par Q1. Par conséquent, le signal Q1 et le signal Q2 ont un niveau identique pendant un cycle d’horloge complet, et des niveaux opposés pendant un autre cycle d’horloge complet, en alternance. Ainsi, la sortie SV du circuit comparateur XOR est mise périodiquement à « 1 », pendant des cycles d’horloge complets alternés, c’est-à-dire les intervalles de temps pendant lesquels le signal Q1 et le signal Q2 ont des niveaux identiques. Ceci permet de communiquer que le système a été ralenti à un degré correspondant à une violation de réglage du système sur puce SOC. La durée du premier retard DEL1 peut avantageusement être configurée spécialement pour fournir une marge pour générer le signal d’alerte SV. Par exemple, puisque le signal d’alerte SV est généré dès que la durée totale du retard DEL1 +Δ est plus grande qu’une période de cycle d’horloge T, alors la durée nominale du premier retard DEL1 peut être réglée pour être inférieure à la période T d’une quantité (T-DEL1) fournissant la marge de tolérance pour un retard non nominal supplémentaire +Δ avant la génération du signal d’alerte SV. Revenons à présent à la . Le circuit de filtre FLT comporte en outre un deuxième circuit de bascule FFC2 comportant une troisième bascule de type D DF3 configurée pour être cadencée par un signal d’horloge retardé clkd. Le circuit de filtre FLT comprend un deuxième circuit de retard DEL2 configuré pour introduire un deuxième retard sur le signal numérique à motif PDS propagé à la sortie Q2 de la deuxième bascule DF2, et un troisième circuit de retard DEL3 configuré pour introduire un troisième retard sur le signal d’horloge clk, générant le signal d’horloge retardé clkd. Le deuxième circuit de retard DEL2 est configuré pour réagir aux variations du matériau semi-conducteur Smc, à la tension d’alimentation de fonctionnement Vdd et à la température de fonctionnement Tmp du système sur puce SOC, tandis que le troisième circuit de retard DEL3 est configuré pour être moins sensible que le deuxième circuit de retard DEL2 aux variations du matériau semi-conducteur Smc, à la tension d’alimentation de fonctionnement Vdd et à la température de fonctionnement Tmp du système sur puce SOC. Par exemple, le deuxième circuit de retard DEL2 peut comprendre une cellule à retard numérique, tandis que le troisième circuit de retard DEL3 peut comprendre une mémoire tampon numérique qui est généralement moins sensible aux variations PVT qu’une cellule à retard numérique. La cellule à retard est basée par exemple (par construction) sur une pente interne (caractéristique de la cellule) qui la rend plus sensible aux variations PVT. Le deuxième circuit comparateur CMP2, comprenant par exemple une porte XOR inversée, est configuré pour recevoir l’entrée D3 de la troisième bascule DF3 (c’est-à-dire le signal numérique à motif retardé propagé par la deuxième bascule DF2 sur sa sortie Q2) et la sortie Q3 du troisième circuit de bascule DF3. Avantageusement, la durée du deuxième retard DEL2 est supérieure à la durée du troisième retard DEL3. Il est fait référence à présent à la « Pas d’erreur ». Dans l’exemple représenté, la durée du deuxième retard DEL2 est réglée pour être à peu près égale à la durée du troisième retard DEL3, mais le deuxième retard DEL2 est, dans le cas général, plus grand que le troisième retard DEL3. Par conséquent, un front dans la sortie Q2 de la deuxième bascule DF2 est retardé, à l’entrée D3 de la troisième bascule DF3, après le cycle d’horloge suivant de l’horloge retardée clkd. En conditions nominales, la sortie Q3 de la troisième bascule DF3 prend de même la valeur précédente de la sortie Q2 de la deuxième bascule DF2 (c’est-à-dire la valeur avant le front concerné). Lorsque la durée du deuxième retard DEL2 est à peu près égale à la durée du troisième retard DEL3, les signaux D3 et Q3 sont toujours à des niveaux opposés. Ainsi, le signal d’alerte HV est constamment au niveau « 0 », ce qui indique qu’il n’y a pas d’erreur de maintien. Lorsque la durée du deuxième retard DEL2 est légèrement plus grande que la durée du troisième retard DEL3, les signaux D3 et Q3 sont principalement à des niveaux opposés, sauf pendant une courte durée de ces signaux où ils sont égaux pendant la différence de temps entre le front du cycle d’horloge retardé (retardé par le troisième retard) et le front du signal de données (retardé par le deuxième retard). Le signal d’alerte HV est donc principalement au niveau « 0 », avec de courtes impulsions au niveau « 1 », et ne communique pas d’erreur de maintien. Il est maintenant fait référence à la « Erreur de maintien ». La représente le cas où le système sur puce SOC est altéré ou dans des conditions d’utilisation qui augmentent sa vitesse, un retard non nominal supplémentaire –Δ est ajouté négativement à la durée du deuxième retard DEL2 alors que l’on considère que le troisième retard n’a pas varié, parce que le deuxième circuit de retard DEL2 est configuré pour être plus sensible à cette modification des conditions de fonctionnement que le troisième circuit de retard DEL3. Ainsi, si ce retard négatif supplémentaire –Δ est suffisamment grand, on fait avancer un front considéré du signal de données retardé D3 (à l’entrée de la troisième bascule DF3) avant le front montant suivant du signal d’horloge retardé clkd. Dans ces conditions altérées qui augmentent la vitesse, la sortie Q3 de la troisième bascule DF3 prend la valeur suivante de la sortie Q2 de la deuxième bascule DF2 (c’est-à-dire la valeur après le front considéré). En conséquence, dans ces conditions altérées, les signaux D3 et Q3 sont principalement aux mêmes niveaux pendant tout le cycle d’horloge clkd qui suit le front montant considéré, sauf pendant une courte durée de ces signaux qui sont opposés pendant la différence de temps entre le front du cycle d’horloge retardé (retardé par le troisième retard) et le front du signal de données (retardé par le deuxième retard et le retard négatif supplémentaire -Δ). Le signal d’alerte HV est donc principalement au niveau « 1 », avec de courtes impulsions au niveau « 0 » périodiquement à chaque cycle d’horloge retardé clkd, communiquant une « Erreur de maintien ». En outre, la différence de durée entre le deuxième retard DEL2 et le troisième retard DEL3 peut avantageusement être configurée spécialement pour fournir une marge pour générer le signal d’alerte HV. En effet, comme le signal d’alerte HV est généré dès que la durée totale du retard DEL2-Δ est inférieure à la durée du troisième retard DEL3, la durée nominale du deuxième retard DEL2 peut être réglée pour être plus grande que le troisième retard DEL3 d’une quantité (DEL2-DEL3) fournissant la marge de tolérance pour un retard non nominal supplémentaire négatif -Δ avant de générer le signal d’alerte HV. On rappelle qu’il a été considéré dans cet exemple que le troisième retard DEL3 ne varie pas, dans l’absolu. Toutefois, en pratique, le troisième retard DEL3 peut varier, moins que le deuxième retard DEL2, et cette variation doit être prise en compte pour établir la marge de tolérance. La représente par ailleurs le cas où le système sur puce SOC est altéré avec une complexité permettant d’injecter à la fois une erreur de réglage dans le chemin de données et une erreur de maintien dans le chemin d’horloge. Les signaux d’alerte résultants SV et HV proviennent d’une combinaison des deux cas décrits précédemment relativement aux figures 2C et 2D, d’une manière déductible aisément de ces descriptions et de l’architecture de circuit décrite relativement à la . En résumé, dans ce cas, le signal d’alerte de violation de réglage SV est mis périodiquement à « 1 », pendant des cycles d’horloge complets alternés, tandis que le signal d’alerte de violation de maintien HV est principalement au niveau « 1 », avec de courtes impulsions au niveau « 0 », périodiquement à chaque couple de deux cycles d’horloge retardés clkd successifs. La illustre un autre exemple de mode de réalisation du système sur puce SOC comportant un capteur de procédé-tension-température ou « PVT » SNS adapté pour exécuter le procédé décrit relativement à la . Le capteur PVT SNS comprend, pour engager le signal numérique à motif, un générateur de motif PGN adapté pour générer le signal numérique à motif PDS. Ici encore, le générateur de motif PGN comporte un circuit inverseur de rétroaction couplé de la sortie Qg à l’entrée Dg d’un circuit de bascule de générateur de motif FFCg. Le circuit de bascule de générateur de motif FFCg est cadencé par un signal d’horloge clk et génère en conséquence une série de zéros « 0 » et de uns « 1 » alternés qui basculent à chaque cycle d’horloge et qui forment le motif numérique. Le capteur PVT SNS comprend un circuit de filtre FLT comportant un circuit de bascule de référence FFCr qui reçoit le signal numérique à motif sur son entrée Dr et qui propage le signal numérique à motif sur sa sortie Qr déclenchée par le signal d’horloge clk. Le circuit de bascule de référence FFCr agit comme un synchroniseur qui retarde le motif d’un cycle d’horloge, ce qui permet d’avoir le même comportement que la sortie de FFC1 et FFC2 en cas d’absence d’erreur. Le circuit de filtre FLT comporte un premier circuit de retard DEL1 configuré pour introduire un premier retard DEL1 sur le signal numérique à motif, d’une manière qui réagit aux variations du matériau semi-conducteur Smc, de la tension d’alimentation de fonctionnement Vdd et de la température de fonctionnement Tmp du système sur puce SOC. Un premier circuit de bascule FFC1 reçoit le signal numérique à motif retardé sur son entrée D1 et propage le signal numérique à motif sur sa sortie Q1 déclenchée par le signal d’horloge clk. Le circuit de filtre FLT comporte un deuxième circuit de retard DEL2 configuré pour introduire un deuxième retard DEL2 sur le signal numérique à motif, d’une manière réagissant aux variations du matériau semi-conducteur Smc, de la tension d’alimentation de fonctionnement Vdd et de la température de fonctionnement Tmp du système sur puce SOC. Le circuit de filtre FLT comporte un troisième circuit de retard DEL3 configuré pour introduire un troisième retard DEL3 sur le signal numérique à motif, d’une manière réagissant moins que le deuxième circuit de retard DEL2 aux variations du matériau semi-conducteur Smc, de la tension d’alimentation de fonctionnement Vdd et de la température de fonctionnement Tmp du système sur puce SOC. Un deuxième circuit de bascule FFC2 reçoit le signal numérique à motif retardé sur son entrée D2 et propage le signal numérique à motif sur sa sortie Q2 déclenchée par le signal d’horloge retardé. Le circuit comparateur CMP comporte un premier comparateur, comprenant au moins une porte ou exclusif XOR, adaptée pour comparer le signal de sortie Qr du circuit de bascule de référence FFCr avec le signal de sortie Q1 du premier circuit de bascule FFC1. Le circuit comparateur CMP comporte un deuxième comparateur, comprenant au moins une porte ou exclusif XOR, adaptée pour comparer le signal de sortie Qr du circuit de bascule de référence FFCr avec le signal de sortie Q2 du deuxième circuit de bascule FFC2. Le circuit comparateur CMP agit en conséquence de façon similaire à ce qui a été décrit relativement aux figures 2B, 2C, 2D et 2E pour fournir un premier signal d’alerte SV avec le premier comparateur qui communique une violation de réglage, et un deuxième signal d’alerte HV avec le deuxième comparateur qui communique une violation de maintien. En résumé, en référence aux figures 3B, 3C, 3D et 3E, correspondant respectivement à la condition nominale « Pas d’erreur », aux conditions altérées ralenties « Erreur de réglage », aux conditions altérées accélérées « Erreur de maintien » et à la combinaison des deux erreurs de réglage et de maintien. Dans l’une quelconque des ces conditions, le circuit de bascule de référence FFCr agit comme un registre à décalage sur le signal numérique à motif PDS fourni sur la sortie Qg du circuit de bascule de générateur de motif FFCg. En d’autres termes, le circuit de bascule de référence FFCr délivre en Qr la valeur précédente de son entrée Qg, à chaque front montant du cycle d’horloge clk. En condition nominale, sur la « Pas d’erreur », le premier retard DEL1 fait reculer les fronts du signal à motif numérique Qg avant le front montant suivant du signal d’horloge clk. En conséquence, le premier circuit de bascule FFC1 délivre en Qr la valeur précédente du signal numérique à motif Qg, à chaque front montant du signal d’horloge clk. Ainsi, le premier circuit de bascule FFC1 agit de façon identique au circuit de bascule de référence FFCr et la sortie SV du premier comparateur vaut toujours « 0 ». En condition nominale, le deuxième retard DEL2 est plus grand que le troisième retard DEL3, et donc le deuxième retard DEL2 fait reculer les fronts du signal numérique à motif Qg après le front montant suivant du signal d’horloge retardé clkd. En conséquence, le deuxième circuit de bascule FFC2 délivre en Qr la valeur précédente du signal numérique à motif Qg, à chaque front montant du signal d’horloge retardé clkd. Ainsi, le deuxième circuit de bascule FFC2 agit de façon identique au circuit de bascule de référence FFCr, mais en étant cadencé par les cycles d’horloge retardés clkd, et la sortie HV du deuxième comparateur vaut principalement « 0 », avec de courtes impulsions à « 1 » périodiquement à chaque cycle d’horloge pendant la durée du troisième retard DEL3. Dans des conditions altérées qui ralentissent le système SOC, sur la « Erreur de réglage », le premier retard DEL1 subit un retard positif supplémentaire +Δ qui recule les fronts du signal numérique à motif Qg après le front montant suivant du signal d’horloge clk. En conséquence, le premier circuit de bascule FFC1 délivre en Qr la valeur suivante du signal numérique à motif Qg, à chaque front montant du signal d’horloge clk. Ainsi, le premier circuit de bascule FFC1 agit de façon contraire au circuit de bascule de référence FFCr et la sortie SV du premier comparateur est toujours à « 1 ». Dans des conditions altérées qui augmentent la vitesse du système SOC, sur la « Erreur de maintien », le deuxième retard DEL2 subit un retard négatif supplémentaire -Δ qui le rend plus court que le troisième retard DEL3. Ainsi, le deuxième retard DEL2-Δ ramène les fronts du signal numérique à motif Qg avant le front montant suivant du signal d’horloge retardé clkd. En conséquence, le deuxième circuit de bascule FFC2 délivre en Qr la valeur suivante du signal numérique à motif Qg, à chaque front montant du signal d’horloge retardé clkd. Ainsi, le deuxième circuit de bascule FFC2 agit de façon contraire au circuit de bascule de référence FFCr, mais en étant cadencé par les cycles d’horloge retardés clkd, et la sortie HV du deuxième comparateur vaut principalement « 1 » avec de courtes impulsions à « 0 » périodiquement à chaque cycle d’horloge pendant la durée de la différence entre le troisième retard DEL3 et le deuxième retard DEL2-Δ. Dans la combinaison des deux conditions altérées, sur la « Erreur de réglage et de maintien », les deux résultats HV et SV sont combinés, c’est-à-dire que la sortie SV du premier comparateur est toujours à « 1 », et la sortie HV du deuxième comparateur est principalement à « 1 » avec de courtes impulsions à « 0 » périodiquement à chaque cycle d’horloge pendant la durée de la différence entre le troisième retard DEL3 et le deuxième retard DEL2-Δ. Pour mémoire, les cellules à retard numérique des premier et deuxième circuits à retard DEL1, DEL2, mentionnés plus haut et ci-après, peuvent par exemple comporter une série d’un nombre impair de circuits inverseurs, afin d’accumuler leurs retards de propagation intrinsèques. Toutes ou une partie des sorties des inverseurs peuvent être transmises à un multiplexeur pour commander la durée du retard en sélectionnant l’entrée correspondante du multiplexeur. La illustre un exemple de mode de réalisation depuis un point de vue plus élevé du système sur puce SOC comportant un capteur de procédé-tension-température « PVT » SNS, tel que celui décrit relativement aux figures 2A-2B-2C-2D-2E, et 3A-3B-3C-3D-3E. Le capteur PVT SNS comprend ainsi le circuit de filtre FLT configuré pour propager le signal numérique à motif, en réponse aux variations du matériau semi-conducteur Smc, de la tension d’alimentation de fonctionnement Vdd et de la température de fonctionnement Tmp du système sur puce SOC, et un circuit de comparaison numérique CMP configuré pour générer un signal d’alerte WS en cas de divergence entre le signal numérique à motif engagé et le signal numérique à motif propagé. Le capteur PVT comporte un étage d’engagement pour engager le signal numérique à motif, comprenant un générateur de signal à motif interne PGN, tel que décrit par exemple précédemment relativement aux figures 2A à 3E, une entrée extérieure EXT_PGN adaptée pour recevoir un signal numérique à motif généré extérieurement et un multiplexeur MUX configuré pour sélectionner le signal numérique à motif parmi la source interne et la source externe. Un circuit de porte logique GT peut être placé à la sortie du multiplexeur MUX pour activer ou désactiver la transmission du signal numérique à motif vers le filtre. En outre, le capteur PVT SNS comprend une unité de logique de commande, par exemple une machine à états finis FSM, et comporte des registres REG configurés pour stocker des paramètres internes PVT_config, CMP_config du circuit de filtre FLT. Les paramètres internes PVT_config, CMP_config sont configurables (c’est-à-dire adaptés pour être modifiés) et ils déterminent la sensibilité du circuit de filtre SNS aux variations du matériau semi-conducteur Smc, de la tension d’alimentation de fonctionnement Vdd et de la température de fonctionnement Tmp du système sur puce. Par exemple, les paramètres internes comprennent un paramètre CMP_config qui configure la réponse de déclenchement du circuit comparateur CMP ; et ils comprennent la durée de retard des circuits à retard respectifs PVT_config, par exemple relativement aux figures 2A à 3E, la durée des retards introduits par le premier circuit de retard DEL1, le deuxième circuit de retard DEL2 et le troisième circuit de retard DEL3. L’unité logique de commande (par exemple une machine à états finis) FSM, est prévue pour commander les différents éléments du capteur PVT, selon des signaux de commande qui proviennent par exemple d’un utilisateur ou d’un dispositif maître du système sur puce. Par exemple, l’unité logique de commande (par exemple une machine à états finis) FSM commande le multiplexeur MUX avec un signal de sélection « sel » ; commande le circuit générateur de motif PGN avec un signal de configuration « Patt_gen_config » ; commande le circuit de porte GT avec des signaux d’activation et de désactivation « start » et « stop » ; transmet les paramètres internes PVT_config, CMP_config respectivement au circuit de filtre FLT et au circuit comparateur CMP, et reçoit le signal d’alerte WS. De plus, le capteur PVT SNS comporte une interface de bus INTFC configurée pour recevoir et pour émettre des communications sur un bus interne BUS du système sur puce SOC. Le bus interne BUS est par exemple un bus interne du type AHB (« Advanced High-performance Bus », ou bus haute performance de conception avancée), un bus interne du type APB (« Advanced Peripheral Bus », ou bus périphérique de conception avancée), ou autres types de bus internes. Par exemple, le capteur PVT SNS est configuré pour communiquer le signal d’alerte WS (violation de réglage SV ou violation de maintien HV) à une unité de décision Cœur n° 1, Cœur n° N ( ) via le bus interne BUS. La représente un exemple globale schématique du système sur puce SOC comportant un capteur de procédé-tension-température « PVT » SNS, tel que décrit relativement aux figures 2A-2B-2C-2D-2E, 3A-3B-3C-3D-3E et à la . Le système sur puce comprend en particulier au moins une unité de maître Cœur n° 1, Cœur n° N, au moins un bus interne de type AHB AHB1 et des périphériques CRYPTO, GPIO, …, CRC reliés au bus interne de type AHB AHB1, et au moins un bus interne de type APB Bus_APB, et des périphériques IP2, …, IP6 reliés au bus interne de type APB Bus_APB. Les bus internes AHB1 et Bus_APB relient les circuits périphériques correspondants entre eux dans un domaine de bus respectif AHB1, APB_1, (APB_n). Chaque domaine de bus AHB1, APB_1, (APB_n) peut correspondre à une région d’une partie logique du système sur puce intégré SOC. Les autres éléments inclus dans le système sur puce SOC représenté sur la , comme « Matrice BUS n° 1 », « Mémoire flash », « Interface flash », « Pont AHB2APB », « GPDMA1 », « Cache I (8 Ko) », « Boîte aux lettres », … sont des exemples d’éléments conventionnels connus de la personne du métier selon leur dessin, et ne sont pas détaillés ici puisqu’ils ne contribuent pas particulièrement aux aspects concernant le capteur PVT SNS. Les capteurs PVT SNS sont incorporés dans les domaines de bus AHB1 et APB_1 à proximité physique des circuits périphériques respectifs CRYPTO, GPIO, …, CRC et IP2, …, IP6. Les capteurs PVT SNS reçoivent donc la même tension d’alimentation et le même signal d’horloge que les circuits périphériques de leurs domaines de bus respectifs AHB1, APB_1. Par exemple, les capteurs PVT SNS comportent les mêmes composants que les composants des circuits périphériques CRYPTO, GPIO, …, CRC et IP2, …, IP6 qui sont à proximité physique des capteurs PVT respectifs, par exemple les mêmes composants électroniques, comme des transistors et des portes logiques. Ceci permet premièrement aux capteurs PVT d’être sensibles à une altération d’une condition de fonctionnement qui affecte le matériau semi-conducteur des circuits périphériques, ainsi qu’à des modifications appliquées localement d’une condition de fonctionnement affectant la tension d’alimentation et/ou la température des circuits périphériques. Deuxièmement, avec une architecture qui utilise les mêmes composants, les capteurs PVT représentent avec précision les effets réels des conditions de fonctionnement sur les circuits périphériques. Par ailleurs, les capteurs PVT SNS comportant une interface de bus INTFC configurée pour recevoir et pour émettre des communications sur le bus interne BUS, comme décrit relativement à la , sont avantageusement aptes à être employés comme des circuits périphériques universels reliés sur les bus. Par exemple les unités de maîtres Cœur n° 1, Cœur n° N adaptées pour exécuter des opérations logicielles peuvent communiquer des commandes de configuration aux capteurs PVT SNS via les bus internes AHB1, Bus_APB. Les commandes de configuration sont par exemple adaptées pour configurer (c’est-à-dire « modifier ») les paramètres internes PVT_config, CMP_config du capteur PVT SNS. Comme mentionné précédemment relativement à la , le capteur PVT SNS peut être configuré pour renvoyer le signal d’alerte WS à une unité de décision, via le bus interne BUS. L’unité de décision peut exécuter une contre-mesure, comme l’extinction du système sur puce SOC en cas de signaux d’alerte pour violation de réglage SV ou violation de maintien HV. L’unité de décision peut être généralement incluse dans les unités de maîtres Cœur n° 1, Cœur n° N. En résumé, on a décrit des modes de réalisation d’un système sur puce SOC comprenant un ou plusieurs capteurs PVT SNS configurés pour détecter un changement anormal de température et/ou de tension d’alimentation et/ou de comportement de semi-conducteur du système sur puce SOC, en utilisant un signal de référence (signal numérique à motif) comparé à une version retardée du signal de référence ou à une version propagée avec une horloge retardée. Les éléments qui introduisent les retards sont sensibles aux changements du procédé, de la tension d’alimentation et de la température « PVT ». En comparant correctement le signal de référence à ses versions retardées, il est possible de déterminer si les variations des conditions de fonctionnement respectent une condition de fonctionnement normale ou si elles sont anormales, et donc elles indiquent une tentative d’intrusion réalisée par un utilisateur non autorisé, ou des conditions d’utilisation externes non sûres. Si le capteur PVT détermine un changement anormal d’une condition de fonctionnement, alors le système sur puce SOC peut être configuré pour activer une ou plusieurs mesure(s) de protection du système sur puce, en fonction de l’application concernée. Par conséquent, il apparaît que la présente invention augmente le niveau de sécurité et de sûreté du système sur puce SOC. Système sur puce comportant un capteur de procédé-tension-température « PVT » (SNS) comprenant un circuit de filtre (FLT) configuré pour engager un signal numérique à motif (PDS) et pour propager le signal numérique à motif d’une manière réagissant aux variations d’un matériau semi-conducteur (Smc), d’une tension d’alimentation de fonctionnement (Vdd) et d’une température de fonctionnement (Tmp) du système sur puce (SOC), et un circuit de comparaison numérique (CMP) configuré pour comparer le signal numérique à motif engagé (PDSi) au signal numérique à motif propagé (PDSo), et pour générer un signal d’alerte (SV, HV) en cas de divergence entre les signaux numériques à motif comparés. Système sur puce selon la revendication 1, dans lequel le circuit de filtre (FLT) comporte un premier circuit de bascule (DF10, FFC1) adapté pour propager le signal numérique à motif (PDS), et un premier circuit de retard (DEL10) configuré pour retarder le signal numérique à motif à une entrée de données (D10, D1) du premier circuit de bascule (DF10, FFC1) et configuré pour réagir aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce. Système sur puce selon l’une quelconque des revendications 1 et 2, dans lequel le circuit de filtre (FLT) comporte un deuxième circuit de bascule (DF20, FFC2) adapté pour propager le signal numérique à motif (PDS) et devant être cadencé par un signal d’horloge (clk), un deuxième circuit de retard (DEL2) configuré pour retarder le signal numérique à motif à une entrée de données du deuxième circuit de bascule (FFC2) et configuré pour réagir aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, et un troisième circuit de retard (DEL3) configuré pour retarder le signal d’horloge (clk) à l’entrée d’horloge du deuxième circuit de bascule et configuré pour être moins sensible aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce que le deuxième circuit de retard (DEL2). Système sur puce selon l’une quelconque des revendications précédentes, dans lequel le capteur PVT (SNS) comporte des registres (REG) configurés pour stocker des paramètres internes (PVT_config, CMP_config) qui déterminent la sensibilité du circuit de filtre (FLT) aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, les paramètres internes étant configurables. Système sur puce selon la revendication 4 en combinaison avec l’une quelconque des revendications 2 et 3, dans lequel les paramètres internes comprennent la durée de retard du ou des circuit(s) à retard respectif(s) (PVT_config). Système sur puce selon l’une quelconque des revendications précédentes, dans lequel le système sur puce comporte en outre des circuits périphériques (IP2, …, IP6) et au moins un bus interne (BUS, Bus_APB) qui relie les circuits périphériques entre eux dans un domaine de bus respectif (APB_1), le capteur PVT (SNS) étant incorporé dans le domaine de bus (APB_1) à proximité physique des circuits périphériques (IP2, …, IP6), et recevant la même tension d’alimentation et le même signal d’horloge que les circuits périphériques du domaine de bus. Système sur puce selon la revendication 6, dans lequel le capteur PVT (SNS) comprend les mêmes composants que les composants des circuits périphériques (IP2, …, IP6) qui sont à proximité physique du capteur PVT. Système sur puce selon l’une quelconque des revendications 6 et 7, dans lequel le capteur PVT (SNS) comporte une interface de bus (INTFC) configurée pour recevoir et pour émettre des communications sur le bus interne (BUS). Système sur puce selon la revendication 8 en combinaison avec l’une quelconque des revendications 4 et 5, dans lequel le système sur puce (SOC) comporte une unité de maître (Cœur n° 1, Cœur n° N) adaptée pour exécuter des opérations logicielles comprenant la communication de commandes de configuration au capteur PVT (SNS) via le bus interne, les commandes de configuration étant adaptées pour configurer les paramètres internes (PVT_config, CMP_config) du capteur PVT (SNS). Système sur puce selon l’une quelconque des revendications 8 et 9, dans lequel le capteur PVT (SNS) est configuré pour communiquer le signal d’alerte à une unité de décision (Cœur n° 1, Cœur n° N) via le bus interne (BUS). Procédé pour détecter les variations de procédé-tension-température « PVT » dans un système sur puce (SOC), comprenant l’engagement d’un signal numérique à motif (101), la propagation du signal numérique à motif (103) par un circuit de filtre (FLT) d’une manière réagissant aux variations dans un matériau semi-conducteur (Smc), d’une tension d’alimentation de fonctionnement (Vdd) et d’une température de fonctionnement (Tmp) du système sur puce, la comparaison numérique (105) du signal numérique à motif engagé (PDSi) avec le signal numérique à motif propagé (PDSo), et la génération d’un signal d’alerte (107) en cas de divergence entre les signaux numériques à motif comparés. Procédé selon la revendication 11, dans lequel la propagation du signal numérique à motif (103) comprend le fait de passer dans un premier circuit de bascule (DF10, FFC1), et d’appliquer un premier retard (DEL10) au signal numérique à motif à une entrée de données du premier circuit de bascule, le premier retard (DEL10) réagissant aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce. Procédé selon l’une quelconque des revendications 11 et 12, dans lequel la propagation du signal numérique à motif (103) comprend le fait de passer dans un deuxième circuit de bascule (DF20, FFC2) cadencé par un signal d’horloge (clk), d’appliquer un deuxième retard (DEL2) au signal numérique à motif à l’entrée de données du deuxième circuit de bascule (FFC2), et d’appliquer un troisième retard (DEL20) au signal d’horloge sur l’entrée d’horloge du deuxième circuit de bascule (DF20, FFC2), le deuxième retard (DEL20) réagissant aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, le troisième retard réagissant moins aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce que le deuxième retard. Procédé selon l’une quelconque des revendications 11 à 13, comprenant le stockage dans des registres (REG) de paramètres internes (PVT_config, CMP_config) déterminant la sensibilité du circuit de filtre (FLT) aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, les paramètres internes étant configurables. Procédé selon la revendication 14 en combinaison avec l’une quelconque des revendications 12 et 13, dans lequel les paramètres internes comprennent la durée du ou des retard(s) respectif(s) (PVT_config). Procédé selon l’une quelconque des revendications 11 à 15, dans lequel la détection des variations de procédé-tension-température « PVT » est réalisée à proximité physique de circuits périphériques (IP1, …, IP6) reliés entre eux par au moins un bus interne (BUS, Bus_APB) dans un domaine de bus respectif (APB_1) du système sur puce, et est réalisée avec la même tension d’alimentation et le même signal d’horloge que les circuits périphériques du domaine de bus. Procédé selon la revendication 16, dans lequel la détection des variations de procédé-tension-température ou « PVT » est réalisée avec les mêmes composants que les composants des circuits périphériques (IP1, …, IP6) à proximité physique de la détection. Procédé selon l’une quelconque des revendications 16 et 17 en combinaison avec l’une quelconque des revendications 14 et 15, comprenant la réception et l’émission de communications sur le bus interne (BUS) via une interface de bus (INTFC) incluant la communication de commandes de configuration qui configurent les paramètres internes (PVT_config, CMP_config), émises par une unité de maître (Cœur n° 1, Cœur n° N) du système sur puce adaptée pour exécuter des opérations logicielles. Procédé selon l’une quelconque des revendications 17 et 18, comprenant le fait de communiquer le signal d’alerte (SH, HV) à une unité de décision (Cœur n° 1, Cœur n° N) du système sur puce via le bus interne (BUS).