Brevet FR3123150A1 — publié le 20221125

Mémoire (100) structurée en lignes et colonnes sur plusieurs niveaux superposés, chaque niveau comprenant une matrice d’éléments mémoires (102) et de transistors d’accès (104) à grille enrobante (124, 126), chaque transistor comportant un nanofil semi-conducteur (114) et chaque grille étant isolée vis-à-vis des grilles des autres niveaux, comprenant en outre : - des portions conductrices (116), chacune traversant au moins deux niveaux et couplée à des premières extrémités des nanofils d’une colonne des niveaux ; - des empilements mémoires, chacun traversant les niveaux et couplé à des deuxièmes extrémités des nanofils de ladite colonne ; - des premières lignes conductrices (106), chacune reliée aux portions conductrices d’une même colonne ; - des lignes de mot (110) s’étendant chacune dans un même niveau en couplant entre elles les grilles d’une même ligne et localisés dans ledit niveau. Figure pour l’abrégé : figure 2. MEMOIRE 1T1R A STRUCTURE 3D L’invention concerne le domaine des mémoires, notamment celui des mémoires RAM non volatiles, ou NVRAM pour « Non-Volatile Random-Access Memory » en anglais, de type 1T1R (c’est-à-dire dans lesquelles chaque élément mémoire, ou point mémoire, est couplé à un transistor d’accès) et à une structure 3D (c’est-à-dire comportant plusieurs niveaux superposés dans chacun desquels se trouve une matrice d’éléments mémoires). État de la technique antérieure Dans le domaine des mémoires, il existe un besoin de trouver un compromis entre capacité de stockage, vitesse et coût. Les mémoires de type HDD (« Hard Disk Drive » en anglais) et SSD (« Solid-State Drive » en anglais) offrent des capacités de stockage importantes pour un coût raisonnable, mais une faible vitesse de fonctionnement. A l’inverse, les mémoires volatiles de type DRAM (« Dynamic Random Access Memory » en anglais) ou SRAM (« Static Random Access Memory » en anglais) permettent d’atteindre des vitesses de fonctionnement bien plus importantes, mais les capacités de stockage sont faibles. A mi-chemin entre ces deux types de mémoire se trouvent les mémoires de type SCM, ou « Storage Class Memory » en anglais. Ce type de mémoire englobe différentes technologies, et notamment des mémoires NVRAM comme par exemple les mémoires de type RRAM ou « Resistive Random-Access Memory » en anglais, MRAM ou « Magnetoresistive Random-Access Memory » en anglais, PCRAM ou « Phase-Change Random-Access Memory » ou bien encore Fe-RAM ou « Ferroelectric Random-Access Memory ». Avec ce type de mémoire, il est envisagé de proposer des solutions de densités plus importantes que les mémoires DRAM actuelles tout en étant plus rapides et moins chères que les mémoires FLASH NAND. Une structure classique de mémoire NVRAM est l’architecture dite « Crossbar » dans laquelle une matrice d’éléments mémoires est pilotée par un réseau de lignes de bit, de source et de mot, les lignes de mot étant orientées perpendiculairement aux lignes de bit et aux lignes de source. Dans une telle structure, chaque élément mémoire peut être couplé à un transistor d’accès (structure 1T1R) pour éviter les courants de fuite entre les éléments mémoires ainsi que les interférences entre eux. Les transistors d’accès sont toutefois encombrants et limitent la densité maximum atteignable d’éléments mémoires dans un volume donné. Le document US 2017/0092541 A1 décrit une mémoire NVRAM à structure 3D et comprenant des nanofils semi-conducteurs empilés pour former des transistors d’accès sans jonction. Dans la structure proposée dans ce document, les grilles des transistors ne sont pas en contact direct sur les zones actives qui représentent les régions SL (« sourceline »), ce qui limite la densité atteignable d’éléments mémoires car la distance entre les grilles et les zones actives doit être suffisamment grande pour permettre la gravure de ces grilles. En outre, du fait que les grilles ne recouvrent que deux côtés de chaque nanofil, un faible niveau de courant par nanofil est obtenu pour venir écrire les éléments mémoires, ainsi qu’un faible niveau de contrôle électrostatique des transistors (donc des plus forts courants de fuite sont attendus lorsque le transistor sera dans un état passant). De plus, les grilles sont communes à tous les nanofils empilés, ce qui implique de réaliser une reprise de contact séparée entre les différents niveaux de fil dans la région SL. Une telle reprise de contact entraîne souvent de grandes longueurs de ligne, et donc de fortes résistances d’accès qui risquent de réduire fortement le courant délivré par le transistor, ce qui peut empêcher une écriture dans le point mémoire. En outre, les lignes de source sont réalisées au sein de l’empilement servant à la réalisation des transistors, avant la gravure des grilles, ce qui implique que les distances entre ces lignes doivent être assez grandes pour pouvoir disposer deux grilles de transistors entre deux lignes SL consécutives. Les règles de dessin fixant la distance minimale entre la grille et la zone active sont un frein à l’obtention d’un design régulier et dense. Enfin, les lignes de source sont en silicium dopé, donc très résistives et contribuant aux inconvénients précédemment décrits. Le document US 2014/0054538 A1 décrit une mémoire NVRAM à structure 3D et comprenant des nanofils semi-conducteurs empilés pour former des transistors d’accès de type TFET (tunnel-FET). Là encore, les grilles ne recouvrent que deux côtés de chaque nanofil semi-conducteur, ce qui engendre une perte de la largeur effective et donc une perte de courant par unité de surface. En outre, les nanofils semi-conducteurs superposés sont connectés ensemble du côté source des transistors. L’empilement réalisé ne bénéficie donc pas à l’augmentation du nombre total d’éléments mémoires. De plus, les régions dans lesquelles sont formés les éléments mémoires sont réalisées avant les grilles de contrôle des transistors qui joueront le rôle de sélecteur d’élément mémoire. Pour des raisons de désalignement lié à la lithographie, les distances entre les éléments mémoires et les grilles ne sont pas toujours les mêmes, ce qui pose un problème de variabilité et d’irrégularité de design. Le document US 2009/0218558 A1 décrit une mémoire NVRAM à structure 3D et comprenant des transistors empilés. Dans cette mémoire, la structure planaire des grilles des transistors nécessite d’avoir des grilles assez longues pour avoir un bon contrôle électrostatique des transistors, ce qui est une contrainte pour la densité d’éléments mémoires atteignable. En outre, du fait que la réalisation de cette mémoire est basée sur une intégration 3D monolithique, les transistors sont réalisés séparément entre chaque niveau, et l’auto-alignement des structures empilées n’est pas garanti. Cela peut être problématique pour l’obtention d’un design régulier de la mémoire. La densité en est également affectée. D’autres mémoires NVRAM à structure 3D et à nanofils semi-conducteurs empilés ont été proposées. Lorsque ces structures comportent de longues lignes de bits semi-conductrices ou métalliques formées au sein du même empilement que celui servant à la réalisation des nanofils semi-conducteurs, ces lignes sont très résistives, ce qui pose un problème pour obtenir un même courant d’attaque pour tous les transistors. Un but de la présente invention est de proposer une mémoire, par exemple de type NVRAM, à structure 3D ne présentant pas les inconvénients des mémoires de l’art antérieur précédemment décrites. Pour cela, la présente invention propose une mémoire comportant une structure en lignes et colonnes sur plusieurs niveaux mémoires superposés, chaque niveau mémoire comprenant au moins une matrice d’éléments mémoires et de transistors d’accès à grille enrobante, chaque transistor d’accès comportant un nanofil semi-conducteur dont au moins une partie est enrobée par une grille, chaque grille étant isolée électriquement vis-à-vis des grilles des transistors d’accès des autres niveaux mémoires, la mémoire comprenant : - des premières portions électriquement conductrices, chacune traversant au moins deux niveaux mémoires et étant couplée électriquement à des premières extrémités des nanofils semi-conducteurs de transistors d’accès appartenant à au moins une colonne et une ligne de chacun desdits au moins deux niveaux mémoires ; - des empilements mémoires, chacun traversant lesdits au moins deux niveaux mémoires et formant des éléments mémoires appartenant à au moins une colonne et une ligne de chacun desdits au moins deux niveaux mémoires, chaque empilement mémoire comprenant au moins une couche de matériau mémoire disposée entre au moins une deuxième portion électriquement conductrice formant une première électrode desdits éléments mémoires et au moins une couche électriquement conductrice formant une deuxième électrode desdits éléments mémoires, la couche électriquement conductrice étant disposée contre des deuxièmes extrémités des nanofils semi-conducteurs desdits transistors d’accès ; - des premières lignes électriquement conductrices, chacune étant reliée électriquement aux premières portions électriquement conductrices d’une même colonne de la mémoire ; - des deuxièmes lignes électriquement conductrices, chacune étant reliée électriquement aux deuxièmes portions électriquement conductrices d’une même colonne de la mémoire ; - des lignes de mot s’étendant chacune dans un même niveau mémoire correspondant à un desdits au moins deux niveaux mémoires en couplant électriquement entre elles les grilles des transistors d’accès d’une même ligne de la mémoire et localisés dans ledit niveau mémoire. Cette mémoire fait appel à des transistors à grille enrobante, ou GAA (« Gate All-Around » en anglais), ce qui est favorable à l’obtention de forte densité d’éléments mémoire au sein de la mémoire, d’un important niveau de contrôle électrostatique des transistors ainsi que de forts courant de sortie pour alimenter les éléments mémoires. Une grille enrobante correspond à une grille entourant, ou recouvrant, tous les côtés du nanofil au moins au niveau de la région de canal du transistor. Dans le cas d’un nanofil de section rectangulaire, une grille enrobante recouvre les 4 côtés, ou faces latérales, du nanofil. Dans cette mémoire, du fait que les grilles des transistors sont isolées électriquement entre elles d’un niveau à l’autre, les transistors sont commandables indépendamment pour chaque niveau mémoire, ce qui permet un adressage indépendant des éléments mémoires de chaque niveau mémoire. Dans cette structure, les premières et deuxièmes lignes électriquement conductrices, destinées à former les lignes de source et de bit des matrices d’éléments mémoires, ne sont pas réalisées au sein des niveaux mémoires, ne créant ainsi pas de contrainte sur les règles de dessin applicable à cette mémoire et évitant d’avoir à réaliser des lignes de source ou de bit très résistives. Dans cette mémoire, chacune des lignes de source et des lignes de bits, formées par les premières et deuxièmes lignes électriquement conductrices, est commune à tous les niveaux mémoires et à tous les éléments mémoires et transistors d’accès d’une même colonne de la mémoire. Par contre, les lignes de mots, commandant les transistors d’accès, sont indépendantes pour chaque niveau mémoire et pour les différentes lignes de la mémoire. Dans l’ensemble du document, le terme « sur » est utilisé sans distinction de l’orientation dans l’espace de l’élément auquel se rapporte ce terme. Par exemple, dans la caractéristique « sur une face », cette face n’est pas nécessairement orientée vers le haut mais peut correspondre à une face orientée selon n’importe quelle direction. En outre, la disposition d’un premier élément sur un deuxième élément doit être comprise comme pouvant correspondre à la disposition du premier élément directement contre le deuxième élément, sans aucun élément intermédiaire entre les premier et deuxième éléments, ou bien comme pouvant correspondre à la disposition du premier élément sur le deuxième élément avec un ou plusieurs éléments intermédiaires disposés entre les premier et deuxième éléments. Dans tout le document, les termes « ligne » et « colonne » ont été choisis de manière arbitraire. Dans un plan, le terme « ligne » est généralement associé à une disposition horizontale et le terme « colonne » est généralement associé à une disposition verticale. Ces termes ne doivent toutefois pas être interprétés uniquement selon cette disposition, mais comme désignant, dans un plan, deux orientations différentes, généralement sensiblement perpendiculaires l’une par rapport à l’autre. Par exemple, le terme « ligne » peut être associé, dans un plan, à une disposition verticale, et le terme « colonne » peut être associé à une disposition horizontale. Dans tout le document, le terme « nanofil » est utilisé pour désigner un élément conducteur d’épaisseur inférieure à environ 20 nm, et dont la largeur peut être égale ou supérieure à cette épaisseur. Dans tout le document, le terme « nanofil » doit être compris comme pouvant être synonyme du terme « nano-feuille » ou « nanosheet » en anglais. Le terme « empilement » désigne une succession de plusieurs éléments selon une ou plusieurs directions. Le couplage électrique entre les premières portions électriquement conductrices et les premières extrémités des nanofils semi-conducteurs peut correspondre à un contact métal – semi-conducteur entre les premières portions électriquement conductrices et les premières extrémités des nanofils semi-conducteurs. La mémoire peut correspondre à une mémoire NVRAM. Les nanofils semi-conducteurs des transistors d’accès peuvent comporter du silicium polycristallin ou monocristallin, ou de l’oxyde métallique (In 2 O 3 par exemple) ou au moins un matériau 2D semi-conducteur (par exemple du dichalcogénure de métaux de transition tel que du MoS 2 , WSe 2 ). L’expression « matériau 2D », ou matériau bidimensionnel, désigne un matériau constitué d’un feuillet, ou d’un empilement de feuillets, de quelques atomes d’épaisseur, typiquement de 10 atomes maximum. Un matériau 2D est saturé électroniquement, et un empilement de plusieurs feuillets est obtenu grâce à des liaisons de Van der Waals entre les couches d’atomes. Parmi les matériaux 2D, certains sont semi-conducteurs. Leur très faible épaisseur donne naissance à des propriétés électroniques, optoélectroniques et mécaniques singulières. Le matériau mémoire peut correspondre à un matériau résistif ou magnéto-résistif ou à changement de phase ou ferroélectrique. Dans la mémoire, le nombre de niveaux mémoires peut être compris entre deux et cent, et de préférence supérieur ou égal à trois. Chacune des lignes de mot d’une ligne de la mémoire peut être isolée électriquement des autres lignes de mot appartenant à ladite ligne de la mémoire. Autrement dit, dans une ligne de la mémoire, les lignes de mot réparties dans les différents niveaux mémoires sont isolées électriquement les unes des autres. Dans ce cas, la mémoire peut comporter en outre, dans chaque ligne de la mémoire, des contacts électriques de grille chacun couplé électriquement à une des lignes de mot d’un des niveaux mémoires, localisés à une extrémité de ladite ligne de la mémoire et isolés électriquement les uns vis-à-vis des autres. Chacune des lignes de mot d’une des lignes de la mémoire peut être isolée électriquement des lignes de mot appartenant aux autres lignes de la mémoire. Les premières et deuxièmes lignes électriquement conductrices peuvent faire partie de niveaux métalliques d’interconnexions distincts des niveaux mémoires. La mémoire peut comporter en outre des portions diélectriques d’isolation interposées entre des grilles superposées et disposées dans deux niveaux mémoires voisins. La mémoire peut comporter des éléments diélectriques d’isolation traversant tous les niveaux mémoires et séparant chacun deux lignes voisines de la mémoire. Dans une configuration avantageuse : - chacune des premières portions électriquement conductrices peut traverser tous les niveaux mémoires et être couplée électriquement aux premières extrémités des nanofils semi-conducteurs de transistors d’accès de chacun des niveaux mémoires ; - chacun des empilements mémoires traverse tous les niveaux mémoires et forme des éléments mémoires de chacun des niveaux mémoires ; - les lignes de mot s’étendent dans chacun des niveaux mémoires. L’invention concerne également un procédé de réalisation d’une mémoire comportant au moins : - réalisation d’un empilement de premières, deuxièmes et troisièmes couches, chaque deuxième couche étant disposée entre deux troisièmes couches et en contact avec ces deux troisièmes couches, et chaque troisième couche étant en contact avec une des premières couches, les premières couches comportant un matériau semi-conducteur, les deuxièmes couches comportant un matériau pouvant être gravé sélectivement vis-à-vis des matériaux des premières et troisièmes couches, et les troisièmes couches comportant un matériau pouvant être gravé sélectivement vis-à-vis des matériaux des premières et deuxièmes couches ; - gravure de premières cavités à travers au moins une partie de l’épaisseur de l’empilement, alignées en formant des lignes et des colonnes ; - gravure de parties des deuxièmes couches localisées entre les premières cavités d’une même ligne ; - réalisation de portions diélectriques d’isolation dans des espaces formés par la gravure desdites parties des deuxièmes couches, et configurées pour assurer une isolation électrique entre différents niveaux mémoires ; - gravure de tranchées à travers toute l’épaisseur de l’empilement, séparant et isolant des parties de l’empilement comportant chacune une ligne de premières cavités ; - gravure partielle des premières couches depuis les tranchées, telle que des portions restantes des premières couches de semi-conducteur localisées entre les premières cavités forment des nanofils semi-conducteurs ; - gravure des troisièmes couches de l’empilement ; - dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des espaces formés par la gravure des troisièmes couches de l’empilement, formant une grille enrobante autour d’au moins une partie de chacun des nanofils semi-conducteurs et des lignes de mot s’étendant chacune dans un même niveau mémoire correspondant à un des niveaux mémoires en couplant électriquement entre elles les grilles d’une même ligne et localisées dans ledit un des niveaux mémoires ; - dépôt d’un matériau diélectrique dans les tranchées ; - réalisation de premières portions électriquement conductrices dans une partie des premières cavités telles que chacune traverse au moins deux niveaux mémoires et soit couplée électriquement à des premières extrémités des nanofils semi-conducteurs au niveau d’au moins une face latérale de ladite première portion électriquement conductrice ; - réalisation d’empilement mémoires dans les autres premières cavités, chacun traversant lesdits au moins deux niveaux mémoires et comprenant au moins une couche de matériau mémoire disposée entre au moins une deuxième portion électriquement conductrice et au moins une couche électriquement conductrice disposée contre des deuxièmes extrémités des nanofils semi-conducteurs ; - réalisation de premières lignes électriquement conductrices telles que chacune soit reliée électriquement aux premières portions électriquement conductrices d’une même colonne de la mémoire, et réalisation de deuxièmes lignes électriquement conductrices telles que chacune soit reliée électriquement aux deuxièmes portions électriquement conductrices d’une même colonne de la mémoire. De manière avantageuse, le procédé peut être tel que : - les premières couches comportent du silicium, - les deuxièmes et troisièmes couches comportent du SiGe, et - le taux de germanium dans le SiGe des deuxièmes couches est différent du taux de germanium dans le SiGe des troisièmes couches. Le procédé peut comporter en outre, entre la réalisation des portions diélectriques d’isolation et la gravure des tranchées, une gravure partielle des troisièmes couches de l’empilement depuis des parois latérales des premiers emplacements, puis une réalisation d’espaceurs diélectriques internes dans des espaces formés par la gravure partielles des troisièmes couches. Le procédé peut comporter en outre, entre la réalisation des portions diélectriques d’isolation et la gravure des tranchées, un dépôt d’un matériau sacrificiel dans les premières cavités, ce matériau sacrificiel étant supprimé avant la réalisation des premières et deuxièmes portions électriquement conductrices. L’étape de gravure des premières cavités peut former également des deuxièmes cavités à travers toute l’épaisseur de l’empilement et chacune localisée à une extrémité d’une ligne de premières cavités, et le procédé peut comporter une étape de réalisation de contacts électriques de grille dans les deuxièmes cavités, chacun couplé électriquement à une ligne de mot d’un des niveaux mémoires et isolés électriquement les uns vis-à-vis des autres. La présente invention sera mieux comprise à la lecture de la description d’exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : représente un schéma électrique d’une mémoire, objet de la présente invention, selon un mode de réalisation particulier ; représente schématiquement un exemple de réalisation d’une mémoire, objet de la présente invention, selon un mode de réalisation particulier ; , , , , , , , , , , , , , , , , , , , , , , , , et représentent les étapes d’un procédé de réalisation d’une mémoire, objet de la présente invention, selon un mode de réalisation particulier ; , , , , , , , , , et représentent les étapes d’un procédé de réalisation d’une mémoire, objet de la présente invention, selon une variante de réalisation. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d’une figure à l’autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n’étant pas exclusives les unes des autres et peuvent se combiner entre elles. E xposé détaillé de modes de réalisation particuliers Une mémoire 100, par exemple NVRAM, selon un mode de réalisation particulier est décrite ci-dessous en lien avec les figures 1 et 2. La représente un schéma électrique de la mémoire 100 dans ce mode de réalisation particulier, et la représente schématiquement un exemple de réalisation de la mémoire 100 dans ce mode de réalisation particulier. La mémoire 100 est réalisée sous la forme d’une structure 3D agencée en lignes et en colonnes, et comprenant plusieurs niveaux mémoires superposés (quatre dans l’exemple décrit ici). La mémoire 100 comporte plusieurs matrices d’éléments mémoires 102 et de transistors d’accès 104 à grille enrobante superposées les unes au-dessus des autres, chacune agencée dans un des niveaux mémoires. Dans chacune de ces matrices, chaque élément mémoire 102 est couplé électriquement à un transistor d’accès 104 associé uniquement à cet élément mémoire 102. Afin de faciliter la description de la mémoire 100, l’expression « ligne 3D » d’éléments mémoires 102 ou de transistors d’accès 104 est utilisée pour désigner l’ensemble des éléments mémoires 102 ou des transistors d’accès 104 d’une ligne de chacune des matrices de la mémoire 100 et qui sont superposées les unes au-dessus des autres. De même, l’expression « colonne 3D » d’éléments mémoires 102 ou de transistors d’accès 104 est utilisée pour désigner l’ensemble des éléments mémoires 102 ou des transistors d’accès 104 d’une colonne de chacune des matrices de la mémoire 100 et qui sont superposées les unes au-dessus des autres. La mémoire 100 comporte des premières lignes électriquement conductrices 106 et des deuxièmes lignes électriquement conductrices 108 formant respectivement, dans le mode de réalisation décrit ici, des lignes de bit et des lignes de source. En variante, les premières et deuxièmes lignes électriquement conductrices 106, 108 pourraient former respectivement les lignes de source et les lignes de bit de la mémoire 100. Chacune des premières et deuxièmes lignes électriquement conductrices 106, 108 est commune à tous les niveaux mémoires et à tous les éléments mémoires 102 et transistors d’accès 104 d’une même colonne de la mémoire 100. Les premières et deuxièmes lignes électriquement conductrices 106, 108 sont par exemple réalisées dans des niveaux métalliques d’interconnexions distincts des niveaux mémoires. Plus particulièrement, dans le mode de réalisation décrit ici, chacune des premières lignes électriquement conductrices 106 est couplée à une première électrode de source ou de drain de chacun des transistors d’accès 104 de deux colonnes 3D de transistors d’accès 104 voisines l’une de l’autre (excepté pour les premières lignes électriquement conductrices 106 se trouvant au bord de la mémoire 100 qui sont chacune couplée à une première électrode de source ou de drain de chacun des transistors d’accès 104 d’une seule colonne 3D de transistors d’accès 104). De plus, chacune des deuxièmes lignes électriquement conductrices 108 est couplée à une première électrode de chacun des éléments mémoires 102 de deux colonnes 3D d’éléments mémoires 102 voisines l’une de l’autre. Une deuxième électrode de chacun des éléments mémoires 102 est couplée électriquement à une deuxième électrode de source ou de drain du transistor d’accès 104 qui lui est associé. Enfin, la mémoire 100 comporte des lignes de mot 110 qui ne sont pas communes à tous les niveaux mémoires, mais qui sont chacune associée à un seul niveau mémoire. Chacune des lignes de mot 110 relie électriquement des grilles des transistors d’accès 104 d’une ligne d’un seul niveau mémoire. Sur la , quatre lignes de mot appartenant à une ligne 3D de la mémoire 100 et répartis dans tous les niveaux mémoires sont représentées par des pointillés. En outre, dans la mémoire 100, les transistors d’accès 104 sont de type GAA et les grilles de deux transistors superposés l’un au-dessus de l’autre et disposés dans deux niveaux mémoires voisins de la mémoire 100 sont isolées électriquement l’une de l’autre par des portions diélectriques d’isolation 112. Chacun des transistors d’accès 104 comporte un nanofil semi-conducteur 114 dont au moins une partie formant le canal du transistor d’accès 104 est enrobée par sa grille. Le semi-conducteur des nanofils 114 correspond par exemple à du silicium polycristallin ou monocristallin, ou de l’oxyde métallique comme par exemple de l’In 2 O 3 , ou au moins un matériau 2D comme par exemple du dichalcogénure de métaux de transition tel que du MoS 2 ou du WSe 2 . La mémoire 100 comporte par exemple un nombre de niveaux mémoires compris entre 2 et quelques dizaines (100), et avantageusement supérieur ou égal à 3. La longueur de chaque nanofil 114 (dimension selon l’axe Y sur la ) est par exemple comprise entre 30 nm et 250 nm. La largeur de chaque nanofil 114 (dimension selon l’axe X sur la ) est par exemple comprise entre 10 nm et 150 nm. La hauteur de chaque nanofil 114 (dimension selon l’axe Z sur la ) est par exemple comprise entre 8 nm et 30 nm. La mémoire 100 comporte des premières portions électriquement conductrices 116, chacune traversant tous les niveaux de la mémoire 100. Chacune des premières portions électriquement conductrices 116 est couplée électriquement à des premières extrémités des nanofils 114 des transistors d’accès 104 appartenant à deux colonnes 3D voisines de la mémoire 100 (sauf celles se trouvant sur un des bords de la mémoire 100 qui sont couplées électriquement à des premières extrémités des nanofils 114 des transistors d’accès 104 appartenant à une seule colonne 3D de la mémoire 100). Chacune des premières portions électriquement conductrices 116 forme les premières électrodes de source ou de drain des transistors d’accès 104 (électrodes de source dans l’exemple décrit ici) dont les premières extrémités des nanofils 114 sont couplées électriquement à cette première portion électriquement conductrice 116. Dans l’exemple de réalisation décrit ici, chaque première portion électriquement conductrice 116 est formée par un empilement de Ti, TiN et W. Dans la mémoire 100, les éléments mémoires 102 sont réalisés sous la forme d’empilements mémoires, chacun traversant tous les niveaux de la mémoire 100. Chaque empilement mémoire forme des éléments mémoires répartis dans tous les niveaux mémoires et appartenant à une ligne 3D et à deux colonnes 3D voisines de la mémoire 100 (sauf ceux se trouvant sur un des bords de la mémoire 100 qui forment des éléments mémoires 102 appartenant à une seule colonne 3D de la mémoire 100). Chaque empilement mémoire comporte au moins une couche de matériau mémoire 115 de type résistif (cas d’une mémoire 100 de type RRAM), ou magnéto-résistif (cas d’une mémoire 100 de type MRAM), ou à changement de phase (cas d’une mémoire 100 de type PCRAM), ou bien ferroélectrique (cas d’une mémoire 100 de type F-RAM et dans une configuration 1T1C). Dans l’exemple de réalisation décrit ici, la couche de matériau mémoire 115 comporte du HfO 2 , ferromagnétique ou non, et une épaisseur par exemple comprise entre 3 nm et 10 nm. La couche de matériau mémoire 115 est disposée entre une deuxième portion électriquement conductrice 118 formant une première électrode des éléments mémoires 102 et une couche électriquement conductrice 113 formant une deuxième électrode des éléments mémoires 102 et à laquelle sont couplés des deuxièmes extrémités des nanofils 114 des transistors d’accès 104 appartenant à la ou aux colonnes 3D qui incluent ces éléments mémoires 102. La couche électriquement conductrice 113 comporte par exemple du TiN ou du siliciure (par exemple du NiPtSi) ou du Si:P (silicium fortement dopé). La deuxième portion électriquement conductrice 118 comporte par exemple une couche de Ti et une couche de TiN, et éventuellement en plus une couche de W. Les éléments formant la structure 3D de la mémoire 100 sont disposés sur un substrat. Sur l’exemple de réalisation de la , le substrat correspond à un substrat SOI comprenant une couche support 120, par exemple à base de silicium, une couche diélectrique enterrée 122 disposée entre la couche support 120 et les nanofils 114 du premier niveau mémoire de la mémoire 100 et comprenant par exemple du SiO2, et une couche superficielle de semi-conducteur ayant servie à la réalisation des nanofils 114 du premier niveau mémoire de la mémoire 100. Les éléments formant la structure 3D de la mémoire 100 pourraient aussi être réalisés sur un substrat massif, par exemple de silicium. Les grilles des transistors d’accès 104 comporte au moins un matériau diélectrique de grille 124 recouvrant les parties des nanofils 114 formant les canaux des transistors d’accès 104, et au moins un matériau conducteur de grille 126 recouvrant le matériau diélectrique de grille 124. Dans l’exemple de réalisation décrit ici, le matériau diélectrique de grille 124 correspond à une couche de Hf0 2 dont l’épaisseur est égale à 2 nm, et le matériau conducteur de grille 126 correspond à une couche de TiN dont l’épaisseur est égale à 10 nm. Chacun des transistors d’accès 104 comporte également des espaceurs internes 128 disposés entre la grille et les première et deuxième portions électriquement conductrices 116, 118 formant les électrodes de source et de drain de ce transistor. Dans l’exemple de réalisation décrit ici, les espaceurs internes 128 comportent du SiN. Les grilles et les lignes de mot 110 de chaque ligne 3D de la mémoire 100 sont isolées électriquement des grilles et des lignes de mot 110 des lignes 3D voisines par des éléments diélectriques d’isolation 130 traversant tous les niveaux de la mémoire 100, s’étendant parallèlement aux lignes 3D de la mémoire 100 et séparant deux lignes voisines de la mémoire 100. La mémoire 100 comporte également des contacts électriques de grille chacun couplé électriquement à une ligne de mot 110 d’un des niveaux mémoires. Afin de pouvoir accéder aux lignes de mot 110 des différents niveaux de la mémoire 100, les contacts électriques des lignes de mots 110 de chaque ligne 3D de la mémoire 100 sont isolés électriquement les uns des autres et disposés selon un agencement dit « en escalier » situés en périphérie du cœur de la matrice. Un procédé de réalisation de la mémoire 100 selon un mode de réalisation particulier est décrit ci-dessous en lien avec les figures 3 à 27. Un empilement 150 de matériaux est tout d’abord réalisé (voir ). Cet empilement 150 comporte plusieurs premières couches 152 de semi-conducteur destinées à la réalisation des nanofils 114 des transistors d’accès 104 de la mémoire 100. Dans l’exemple de réalisation décrit ici, les premières couches 152 comportent du silicium monocristallin. Dans l’exemple décrit ici, l’une des premières couches 152 correspond à la couche superficielle du substrat SOI servant de support à l’empilement 150. Ce substrat SOI comporte la couche support 120 et la couche diélectrique enterrée 122 disposée entre la couche support 120 et ladite une des premières couches 152. L’empilement 150 comporte également une ou plusieurs deuxièmes couches 154 et plusieurs troisièmes couches 156. Chaque deuxième couche 154 est disposée entre deux troisièmes couches 156 et en contact avec ces deux troisièmes couches 156. Chaque troisième couche 156 est en contact avec une des premières couches 152. Le matériau des deuxièmes couches 154 a pour propriété de pouvoir être gravé sélectivement vis-à-vis du matériau des premières couches 152 et des troisièmes couches 156. Lorsque les premières couches 152 comportent du silicium, cette sélectivité de gravure est par exemple obtenue en réalisant des deuxièmes couches 154 à base de SiGe dont la concentration en Ge est plus forte que celle correspondant à la couche SiGe 156. En outre, le matériau des troisièmes couches 156 a pour propriété de pouvoir être gravé sélectivement vis-à-vis du matériau des premières couches 152. Comme pour les deuxièmes couches 154, cette sélectivité de gravure est par exemple obtenue en réalisant des troisièmes couches 156 à base de SiGe. En outre, afin qu’il soit possible de graver les deuxièmes couches 154 sélectivement par rapport aux troisièmes couches 156, les taux de germanium dans les semi-conducteurs des deuxièmes et troisièmes couches 154, 156 sont différents. A titre d’exemple, le semi-conducteur des deuxièmes couches 154 peut correspondre à du Si 0 ,5 Ge 0,5 , et le semi-conducteur des troisièmes couches 156 peut correspondre à du Si 0,3 Ge 0,7. En variante, les premières couches 152 peuvent comporter du silicium polycristallin. Il est également possible que les deuxièmes couches 154 comportent du SiN, et/ou que les troisièmes couches 156 comportent du SiO 2 . Les premières couches 152 autres que celle correspondant à la couche superficielle du substrat SOI, ainsi que les deuxièmes et troisièmes couches 154, 156, sont par exemple réalisées par épitaxie depuis la couche superficielle du substrat SOI. L’épaisseur de chacune des premières couches 152 est par exemple égale à 15 nm, ou plus généralement comprise entre environ 8 nm et 30 nm. L’épaisseur de chacune des deuxièmes couches 154 est par exemple égale à 10 nm, ou plus généralement comprise entre environ 8 nm et 50 nm. L’épaisseur de chacune des troisièmes couches 156 est par exemple égale à 12 nm, ou plus généralement comprise entre environ 8 nm et 30 nm. L’empilement 150 est recouvert d’une première couche de masque dur 158. Cette couche 158 comporte par exemple du SiN et a par exemple une épaisseur égale à 80 nm. Une gravure est mise en œuvre à travers toute l’épaisseur de l’empilement 150 (voir ). Cette gravure forme des premières cavités 160 destinées à la réalisation des éléments mémoires 102 et des premières et deuxièmes portions électriquement conductrices 116, 118. Dans l’exemple de réalisation décrit ici, ces premières cavités 160 ont, dans un plan parallèle aux plans principaux de chacune des couches 152, 154, 156 (plan parallèle au plan (X,Y)) une section de forme rectangulaire ou circulaire, dont les dimensions sont par exemple comprises entre 30 nm et 300 nm. Les premières cavités 160 sont alignées en formant des lignes et des colonnes. Cette étape de gravure forme également, à travers toute l’épaisseur de l’empilement 150, des deuxièmes cavités 162, situées en périphérie du cœur de la matrice, destinées à la réalisation des contacts électriques des grilles des transistors d’accès 104. Chaque contact de grille est ensuite relié par une ligne métallique comme représenté sur la (ligne métallique 110, aussi appelée précédemment ligne de mot). Une deuxième cavité 162 est réalisée à une extrémité de chaque ligne de premières cavités 160, afin de former des accès aux grilles des transistors d’accès 104 couplés aux éléments mémoires 102 qui seront réalisés dans les premières cavités 160 de chaque ligne. Cette étape de gravure est mise en œuvre en utilisant la première couche de masque dur 158 pour réaliser le masque de gravure. Cette gravure est stoppée sur la couche diélectrique enterrée 122. Les contacts électriques des grilles des transistors, auxquels les lignes de mot 110 sont destinées à être reliées, peuvent être réalisés au niveau des deuxièmes cavités 162, par exemple en mettant en œuvre successivement des étapes de lithographie et gravure pour que ces contacts correspondent à des contacts en escalier permettant un accès indépendant à chaque ligne de mot 110. Une autre étape de gravure est ensuite mise en œuvre afin de supprimer des portions des deuxièmes couches 154 se trouvant entre les premières cavités 160 d’une même ligne (voir ). Sur la , les espaces formés par cette gravure entre les troisièmes couches 156 portent la référence 164. D’autres portions des deuxièmes couches 154, portant la référence 166, se trouvant entre les lignes de premières cavités 160 sont conservées afin d’assurer le maintien mécanique de l’empilement 150. Les espaces 164 sont ensuite remplis par un matériau diélectrique, par exemple du SiN. Les portions diélectriques d’isolation déposées dans les espaces 164 portent la référence 168 et sont destinés à isoler électriquement les grilles des transistors d’accès 104 des niveaux différents de la mémoire 100. Des portions diélectriques destinées à former les espaceurs internes 128 des transistors d’accès sont ensuite réalisées. Pour cela, une gravure sélective d’une partie des troisièmes couches 156 est mise en œuvre. Cette gravure est réalisée de manière à obtenir, dans les cavités 160, 162, un retrait du matériau des troisièmes couches 156, par rapport à la surface depuis laquelle le matériau est gravé, sur une profondeur par exemple égale à 20 nm. Sur la , les creux formés dans les troisièmes couches 156 portent la référence 172. Le ou les matériaux diélectriques destinés à former les espaceurs internes 128 sont ensuite déposés. Dans l’exemple de réalisation décrit ici, une couche de matériau diélectrique est déposée de manière conforme dans les cavités 160, 162 de manière à remplir partiellement les creux 172, et recouvre également la première couche de masque dur 158. Cette couche de matériau diélectrique comporte par exemple du SiN et a par exemple une épaisseur égale à 9 nm. Une gravure humide est ensuite mise en œuvre pour supprimer les parties de cette couche de matériau diélectrique ne se trouvant pas dans les creux 172 et ne formant pas les espaceurs internes 128, c’est-à-dire les parties de la couche de matériau diélectrique se trouvant contre la première couche de masque dur 158, au fond des cavités 160, 162 et contre les premières couches 152 (voir ). Une autre couche de matériau diélectrique 176 est déposée de manière conforme dans les cavités 160, 162 et sur la première couche de masque dur 158 (voir ). La deuxième couche de matériau diélectrique 176 comporte par exemple du TEOS tétraéthoxysilane Si(OC2H5)4 et a par exemple une épaisseur égale à 7 nm. Cette deuxième couche de matériau diélectrique 176 est destinée à servir ultérieurement de couche d’arrêt de gravure. Une couche de matériau sacrificiel 178 pouvant être gravé sélectivement par rapport au matériau de la première couche de masque dur 158 est ensuite déposée de manière à remplir les cavités 160, 162 (voir ). Cette couche de matériau sacrificiel 178 recouvre la deuxième couche de matériau diélectrique 176. La couche de matériau sacrificiel 178 comporte par exemple du polysilicium ou du SoC (« Spin-On Carbon » en anglais), ou tout autre matériau pouvant être gravé sélectivement par rapport au matériau de la première couche de masque dur 158 et au matériau de la deuxième couche de matériau diélectrique 176. L’épaisseur de la couche de matériau sacrificiel 178 est par exemple égale à 380 nm. Une étape de planarisation mécano-chimique (CMP) est ensuite mise en œuvre avec arrêt sur la première couche de masque dur 158 afin de supprimer le matériau sacrificiel de la couche 178 localisé sur la première couche de masque dur 158 (voir ). A l’issue de cette étape de CMP, seules les portions de la couche de matériau sacrificiel 178 localisées dans les cavités 160, 162 sont conservées. Une deuxième couche de masque dur 180 est déposée sur l’ensemble de la structure réalisée, recouvrant ainsi la première couche de masque dur 158 et les portions restantes de la couche de matériau sacrificiel 178 (voir ). Le matériau de la deuxième couche de masque dur 180 est par exemple similaire à celui de la première couche de masque dur 158, c’est-à-dire ici du SiN. L’épaisseur de la deuxième couche de masque dur 180 est par exemple égale à 10 nm. Une nouvelle étape de gravure est ensuite mise en œuvre à travers toute l’épaisseur de l’empilement 150 (voir ). Cette quatrième étape de gravure forme des tranchées 182 séparant et isolant électriquement différentes parties de l’empilement 150 dans chacune desquelles les lignes 3D de la mémoire 100 vont être réalisées, c’est-à-dire les lignes superposées d’éléments mémoires 102 et les lignes superposées des transistors d’accès 104 de la mémoire 100. Chacune de ces parties de l’empilement 150 comporte une ligne de premières cavités 160 au bout de laquelle se trouve une des deuxièmes cavités 162, remplis par le matériau sacrificiel de la couche 178. Cette gravure est par exemple mise en œuvre en ayant au préalable réalisé le motif des tranchées 182 dans les première et deuxième couches de masque dur 158, 180. Cette gravure est stoppée sur la couche diélectrique enterrée 122. Sur l’exemple de réalisation visible sur la , les tranchées 182 sont gravées à travers les portions 166 des deuxièmes couches 154, et une partie de ces portions 166 des deuxièmes couches 154 est présente sur les bords des parties restantes de l’empilement 150 qui se trouvent à côté des tranchées 182. Une gravure sélective de parties restantes des portions 166 est alors mise en œuvre pour les supprimer (voir ). Les creux ou espaces 184 obtenus à l’issue de cette gravure sont ensuite remplis par le dépôt d’un matériau diélectrique similaire à celui des portions diélectriques 168, ici du SiN (voir ). Le matériau diélectrique déposé a par exemple une épaisseur égale à 10 nm (ou plus suivant la profondeur des creux ou espaces 184 à remplir), et les portions de ce matériau se trouvant en dehors des creux ou espaces 184 sont supprimées par autre gravure sélective. Ce matériau diélectrique déposé forme, avec les portions diélectriques 168, les portions 112 destinées à assurer l’isolation électrique entre les grilles des transistors d’accès 104 superposés dans les différents niveaux mémoires. En variante, il est possible que la précédente étape de gravure formant les tranchées 182 supprime totalement les portions restantes des deuxièmes couches 154 (en réalisant des tranchées 182 plus larges que celles visibles sur la ). Dans ce cas, la gravure formant les creux 184 et le dépôt du matériau diélectrique dans les creux 184 ne sont pas mis en œuvre, et les parties restantes des portions diélectriques 168 forment les portions diélectriques d’isolation 112. Les portions des premières couches 152 présentes dans chacune des parties de l’empilement 150 isolées par les tranchées 182 sont ensuite partiellement gravées afin que les portions restantes des premières couches 152 forment les nanofils 114 des transistors d’accès 104. Cette gravure correspond par exemple à une gravure sèche ou humide, sélective du semi-conducteur des premières couches 152 vis-à-vis des autres matériaux présents. Cette étape de gravure permet de définir la largeur des nanofils 114 (dimension selon l’axe X sur l’exemple de la ). Une autre étape de gravure sélective est ensuite mise en œuvre pour supprimer les portions des troisièmes couches 156 présentes sur et sous les nanofils 114, puis les grilles sont réalisées dans les espaces vides présents tout autour des parties des nanofils 114 destinées à former les canaux des transistors d’accès 104. Ces grilles comportent le ou les matériaux formant le diélectrique de grille 124 disposé contre le semi-conducteur des nanofils 114 et le ou les matériaux conducteurs de grille 126 recouvrant le diélectrique de grille 124. Dans l’exemple de réalisation décrit ici, le diélectrique de grille 124 est formé d’une couche de HfO 2 (ou en variante du SiO 2 ou de l’Al 2 O 3 ou tout autre matériau à forte permittivité diélectrique ou « High-k » en anglais) d’épaisseur par exemple égale à 2 nm et le matériau conducteur de grille 126 est formé d’une couche de TiN, ou de toute autre couche métallique pouvant se déposer par CVD ou ALD, d’épaisseur par exemple égale à 10 nm. Les portions de matériau du diélectrique de grille 124 déposées au fond des tranchées 182 sont conservées, et celles du matériau conducteur de grille 126 déposées au fond des tranchées 182 est gravé, par exemple en mettant en œuvre une gravure humide avec arrêt sur les portions du diélectrique de grille 124 présentes au fond des tranchées 182. Le dépôt du ou des matériaux conducteurs de grille 126 forment également les lignes de mot 110 qui relient électriquement entre elles les grilles des transistors d’accès 104 localisés dans un même niveau de la mémoire 100 et dans une même ligne 3D de la mémoire 100. La structure obtenue à ce stade du procédé est représentée sur la . Les tranchées 182 sont ensuite remplies d’un matériau diélectrique, par exemple un oxyde tel que du TEOS ou de l’oxyde HDP, qui subit ensuite une CMP afin que les portions restantes de ce matériau diélectrique forment les éléments diélectriques d’isolation 130 destinés à assurer l’isolation électrique entre les différentes lignes 3D de la mémoire 100 (voir ). La couche de matériau diélectrique déposée a par exemple une épaisseur égale à 500 nm, ou plus généralement une épaisseur supérieure à l’épaisseur minimale requise pour remplir les tranchées 182. La CMP est mise en œuvre avec arrêt sur la deuxième couche de masque dur 180. Des parties des première et deuxième couches de masque dur 158, 180 sont ensuite gravées pour former des accès aux portions de la couche de matériau sacrificiel 178 présentes dans les deuxièmes cavités 162. Sur la , les ouvertures formées à travers les couches de masque dur 158, 180 portent la référence 186. Ces ouvertures 186 sont réalisées par lithographie et gravure. Une gravure, par exemple une gravure sèche ou humide, est mise en œuvre pour supprimer les portions de la couche de matériau sacrificiel 178 présentes dans les deuxièmes cavités 162 (voir ). Cette gravure libère les deuxièmes cavités 162 qui deviennent accessibles depuis les ouvertures 186. Le matériau de grille présent dans les deuxièmes cavités 162 n’est pas gravé lors de cette étape. Les deuxièmes cavités 162 sont ensuite remplies par un matériau diélectrique 188 similaire à celui des portions diélectriques 130, qui est déposé, puis planarisé par une CMP arrêtée sur le matériau de la couche du deuxième masque dur 180 (voir ). Des ouvertures 190 sont ensuite formées à travers les couches de masque dur 158, 180 afin de former des accès aux portions de la couche de matériau sacrificiel 178 se trouvant dans certaines des premières cavités 160 dans lesquelles les premières portions électriquement conductrices 116 sont destinées à être réalisées (voir ). Une gravure humide est ensuite mise en œuvre pour supprimer les portions de la couche de matériau sacrificiel 178 accessibles à travers les ouvertures 190, libérant ainsi les premières cavités 160 dans lesquelles les premières portions électriquement conductrices 116 sont destinées à être réalisées (voir ). Les parties de la couche diélectrique 176 présentent dans les premières cavités 160 libérées sont ensuite gravées, rendant accessibles notamment les premières extrémités des nanofils 114 depuis ces premières cavités 160 libérées (voir ). Les premières portions électriquement conductrices 116 sont ensuite réalisées dans les premières cavités 160 libérées et dans les ouvertures 190 (voir ). Dans l’exemple de réalisation décrit ici, les premières portions électriquement conductrices 116 sont formées par des dépôts conformes, par exemple CVD, successifs de plusieurs couches électriquement conductrices, par exemple une première couche de Ti d’épaisseur égale à 5 nm, une deuxième couche de TiN d’épaisseur égale à 5 nm, puis le remplissage de l’espace restant des premiers emplacements 160 libérés par une troisième couche de W. Une CMP est ensuite mise en œuvre, avec arrêt sur la couche du deuxième masque dur 180, pour supprimer les parties de ces couches déposées sur la couche du deuxième masque dur 180. Dans l’exemple de réalisation décrit ici, les premières portions électriquement conductrices 116 sont destinées à former les électrodes de source des transistors d’accès 104. De manière optionnelle, préalablement à la réalisation des premières portions électriquement conductrices 116, il est possible de mettre en œuvre une épitaxie des régions de source et de drain des transistors dans les premières cavités 160. Une nouvelle couche de masque dur 192 est réalisée afin notamment de recouvrir les premières portions électriquement conductrices 116. Des ouvertures 194 sont ensuite formées à travers les couches de masque dur 158, 180, 192 afin de former des accès aux portions de la couche de matériau sacrificiel 178 se trouvant dans les autres premières cavités 160 dans lesquelles les deuxièmes portions électriquement conductrices 118 et les éléments mémoires 102 sont destinés à être réalisés (voir ). Une gravure humide est ensuite mise en œuvre pour supprimer les portions de la couche de matériau sacrificiel 178 accessibles à travers les ouvertures 194, libérant ainsi les premières cavités 160 dans lesquelles les deuxièmes portions électriquement conductrices 118 et les éléments mémoires 102 sont destinés à être réalisés (voir ). Les parties de la couche diélectrique 176 présentent dans les premières cavités 160 précédemment libérées sont ensuite gravées, rendant accessibles notamment les deuxièmes extrémités des nanofils 114 depuis ces premières cavités 160 libérées (voir ). Les couches électriquement conductrices 113 destinées à former les deuxièmes électrodes des éléments mémoires 102 et les couches de matériau mémoire 115 sont ensuite déposées de manière conforme dans les premières cavités 160 précédemment libérées. Dans l’exemple de réalisation décrit, la couche de matériau mémoire 115 correspond à une couche de HfO 2 d’épaisseur par exemple égale à 5 nm. La ou les couches formant les deuxièmes portions électriquement conductrices 118 sont ensuite réalisées dans les premières cavités 160 libérées et dans les ouvertures 194, en recouvrant les couches de matériau mémoire 115. Dans l’exemple de réalisation décrit ici, les deuxièmes portions électriquement conductrices 118 sont formées par des dépôts conformes, par exemple CVD, successifs de plusieurs couches électriquement conductrices, par exemple une première couche de Ti d’épaisseur égale à 5 nm, une deuxième couche de TiN d’épaisseur égale à 5 nm, puis le remplissage de l’espace restant des premières cavités 160 libérées par une troisième couche de W d’épaisseur par exemple égale à 50 nm. Une CMP est ensuite mise en œuvre, avec arrêt sur la couche de masque dur 192, pour supprimer les parties de ces couches déposées sur la couche du masque dur 192. Dans l’exemple de réalisation décrit ici, les deuxièmes portions électriquement conductrices 118 sont destinées à former les électrodes de drain des transistors d’accès 104. Le procédé de réalisation de la mémoire 100 est achevé en réalisant, au sein de niveaux métalliques d’interconnexions réalisés au-dessus de la structure obtenue, des premières et deuxièmes lignes électriquement conductrices 106, 108. La mémoire 100 achevée correspond à celle représentée sur la . Dans le procédé de réalisation décrit ci-dessus, les premières portions électriquement conductrices 116 sont réalisées avant les empilements mémoires formant les éléments mémoires 102. En variante, il est possible que les empilements mémoires soient réalisés avant les premières portions électriquement conductrices 116. En variante, il est possible que les nanofils 114 formant les canaux des transistors d’accès 104 comportent du semi-conducteur polycristallin, avantageusement du silicium polycristallin. Un exemple de procédé de réalisation d’une mémoire 100 comportant de tels transistors est décrit ci-dessous en lien avec les figures 28 à 37. L’empilement 150 réalisé comprend les premières couches 152 qui comportent ici du silicium polycristallin, les deuxièmes couches 154 comportant par exemple du SiN, et les troisièmes couches 156 comportant par exemple du SiO 2 . Les deuxièmes cavités 162 sont réalisées dans l’empilement 150. Pour cela, des ouvertures sont formées par lithographie à travers la première couche de masque dur 158, puis une gravure est mise en œuvre à travers l’empilement 150 jusqu’à atteindre la couche diélectrique enterrée 122 (voir ). Les deuxièmes cavités 162 sont ensuite remplies par un dépôt d’oxyde HDP (dépôt utilisant un plasma à haute densité), et une CMP avec arrêt sur la première couche de masque dur 158 est mise en œuvre (voir , sur laquelle les portions d’oxyde HDP réalisées sont désignées par la référence 196). De nouvelles étapes de lithographie et gravure sont mises en œuvre à travers l’empilement 150, jusqu’à atteindre la couche diélectrique enterrée 122, selon un motif définissant les premières cavités 160 (voir la ). Une gravure sélective d’une partie des troisièmes couches 156 est mise en œuvre. Cette gravure est sélective par rapport au silicium polycristallin des premières couches 152 et par rapport au SiN des deuxièmes couches 154. Cette gravure est réalisée de manière à obtenir, dans les cavités 160, un retrait du matériau des troisièmes couches 156, par rapport à la surface depuis laquelle le matériau est gravé, sur une profondeur par exemple égale à 20 nm. Sur la , les creux formés dans les troisièmes couches 156 portent la référence 172. Le ou les matériaux diélectriques destinés à former les espaceurs internes 128 sont ensuite déposés. Comme dans l’exemple de réalisation précédemment décrit, une couche de matériau diélectrique est déposée de manière conforme dans les cavités 160 de manière à remplir partiellement les creux 172, et recouvre également la première couche de masque dur 158. Cette couche de matériau diélectrique comporte par exemple du SiN et a par exemple une épaisseur égale à 9 nm. Une gravure humide est ensuite mise en œuvre pour supprimer les parties de cette couche de matériau diélectrique ne se trouvant pas dans les creux 172 et ne formant pas les espaceurs internes 128, c’est-à-dire les parties de la couche de matériau diélectrique se trouvant contre la première couche de masque dur 158, au fond des cavités 160, 162 et contre les premières couches 152 (voir ). La couche de matériau diélectrique 176 est ensuite déposée de manière conforme dans les cavités 160 et sur la première couche de masque dur 158. La deuxième couche de matériau diélectrique 176 comporte par exemple du TEOS et a par exemple une épaisseur égale à 4 nm. La couche de matériau sacrificiel 178 pouvant être gravée sélectivement par rapport au matériau de la première couche de masque dur 158 est ensuite déposée de manière à remplir les cavités 160. Cette couche de matériau sacrificiel 178 recouvre la deuxième couche de matériau diélectrique 176. La couche de matériau sacrificiel 178 comporte par exemple du polysilicium. L’épaisseur de la couche de matériau sacrificiel 178 est par exemple égale à 380 nm. Une étape de planarisation mécano-chimique (CMP) est ensuite mise en œuvre avec arrêt sur la première couche de masque dur 158 afin de supprimer les matériaux des couches 176 et 178 localisés sur la première couche de masque dur 158 (voir ). A l’issue de cette étape de CMP, seules les portions des couches de matériaux 176 et 178 localisées dans les cavités 160 sont conservées. Les lignes de la mémoire 100 sont ensuite isolées électriquement les unes des autres par la mise en œuvre d’étapes de lithographie et gravure formant les tranchées 182 (voir ). Les portions des premières couches 152 présentes dans chacune des parties de l’empilement 150 isolées par les tranchées 182 sont ensuite partiellement gravées afin que les portions restantes des premières couches 152 forment les nanofils 114 des transistors d’accès 104. Cette gravure correspond par exemple à une gravure sèche ou humide, sélective vis-à-vis des matériaux des couches 154 et 156 (voir ). Une autre étape de gravure sélective est ensuite mise en œuvre pour supprimer les portions des troisièmes couches 156 présentes sur et sous les nanofils 114, puis les grilles sont réalisées dans les espaces vides présents tout autour des parties des nanofils 114 destinées à former les canaux des transistors d’accès 104 (voir ). Ces grilles comportent par exemple du HfO2 formant le diélectrique de grille 124 disposé contre le semi-conducteur des nanofils 114 et du TiN formant le matériau conducteur de grille 126 recouvrant le diélectrique de grille 124. Comme dans l’exemple de réalisation précédemment décrit, les portions de matériau du diélectrique de grille 124 déposées au fond des tranchées 182 sont conservées, et celles du matériau conducteur de grille 126 déposées au fond des tranchées 182 est gravé par une gravure isotrope avec arrêt sur le matériau du diélectrique de grille 124. Le dépôt du ou des matériaux conducteurs de grille 126 forment également les lignes de mot 110 qui relient électriquement entre elles les grilles des transistors d’accès 104 localisés dans un même niveau de la mémoire 100 et dans une même ligne 3D de la mémoire 100. Les portions des couches 176 et 178 présentes dans les premières cavités dans lesquelles les premières portions électriquement conductrices 116 sont destinées à être réalisées sont ensuite gravées, et une étape d’épitaxie de régions de source et de drain est mise en œuvre pour former une des régions de source et de drain 198 de chaque transistors d’accès 104. La mémoire 100 est ensuite achevée comme dans l’exemple de réalisation précédemment décrit, en réalisant notamment les premières portions électriquement conductrices 116, les éléments mémoires 102 et les deuxièmes portions électriquement conductrices 118 (voir ). Mémoire (100) comportant une structure en lignes et colonnes sur plusieurs niveaux mémoires superposés, chaque niveau mémoire comprenant au moins une matrice d’éléments mémoires (102) et de transistors d’accès (104) à grille enrobante, chaque transistor d’accès (104) comportant un nanofil semi-conducteur (114) dont au moins une partie est enrobée par une grille (124, 126), chaque grille (124, 126) étant isolée électriquement vis-à-vis des grilles (124, 126) des transistors d’accès (104) des autres niveaux mémoires, la mémoire (100) comprenant : - des premières portions électriquement conductrices (116), chacune traversant au moins deux niveaux mémoires et étant couplée électriquement à des premières extrémités des nanofils semi-conducteurs (114) de transistors d’accès (104) appartenant à au moins une colonne et une ligne de chacun desdits au moins deux niveaux mémoires ; - des empilements mémoires, chacun traversant lesdits au moins deux niveaux mémoires et formant des éléments mémoires (102) appartenant à au moins une colonne et une ligne de chacun desdits au moins deux niveaux mémoires, chaque empilement mémoire comprenant au moins une couche de matériau mémoire (115) disposée entre au moins une deuxième portion électriquement conductrice (118) formant une première électrode desdits éléments mémoires (102) et au moins une couche électriquement conductrice (113) formant une deuxième électrode desdits éléments mémoires (102), la couche électriquement conductrice étant disposée contre des deuxièmes extrémités des nanofils semi-conducteurs (114) desdits transistors d’accès (104) ; - des premières lignes électriquement conductrices (106), chacune étant reliée électriquement aux premières portions électriquement conductrices (116) d’une même colonne de la mémoire (100) ; - des deuxièmes lignes électriquement conductrices (108), chacune étant reliée électriquement aux deuxièmes portions électriquement conductrices (118) d’une même colonne de la mémoire (100) ; - des lignes de mot (110) s’étendant chacune dans un même niveau mémoire correspondant à un desdits au moins deux niveaux mémoires en couplant électriquement entre elles les grilles (124, 126) des transistors d’accès (104) d’une même ligne de la mémoire (100) et localisés dans ledit niveau mémoire. Mémoire (100) selon la revendication 1, dans laquelle les nanofils semi-conducteurs (114) des transistors d’accès (104) comportent du silicium polycristallin ou monocristallin, ou de l’oxyde métallique ou au moins un matériau 2D semi-conducteur. Mémoire (100) selon l’une des revendications précédentes, dans laquelle le matériau mémoire correspond à un matériau résistif ou magnéto-résistif ou à changement de phase ou ferroélectrique. Mémoire (100) selon l’une des revendications précédentes, dans laquelle chacune des lignes de mot (110) d’une ligne de la mémoire (100) est isolée électriquement des autres lignes de mot (110) appartenant à ladite ligne de la mémoire (100). Mémoire (100) selon la revendication 4, comportant en outre, dans chaque ligne de la mémoire, des contacts électriques de grille chacun couplé électriquement à une des lignes de mot (110) d’un des niveaux mémoires, localisés à une extrémité de ladite ligne de la mémoire (100) et isolés électriquement les uns vis-à-vis des autres. Mémoire (100) selon l’une des revendications précédentes, dans laquelle chacune des lignes de mot (110) d’une ligne de la mémoire (100) est isolée électriquement des lignes de mot (110) appartenant aux autres lignes de la mémoire (100). Mémoire (100) selon l’une des revendications précédentes, dans laquelle les premières et deuxièmes lignes électriquement conductrices (106, 108) font partie de niveaux métalliques d’interconnexions distincts des niveaux mémoires. Mémoire (100) selon l’une des revendications précédentes, comportant en outre des portions diélectriques d’isolation (112) interposées entre des grilles (124, 126) superposées et disposées dans deux niveaux mémoires voisins. Mémoire (100) selon l’une des revendications précédentes, comportant en outre des éléments diélectriques d’isolation (130) traversant tous les niveaux mémoires et séparant chacun deux lignes voisines de la mémoire (100). Mémoire (100) selon l’une des revendications précédentes, dans laquelle : - chacune des premières portions électriquement conductrices (116) peut traverser tous les niveaux mémoires et être couplée électriquement aux premières extrémités des nanofils semi-conducteurs (114) de transistors d’accès (104) de chacun des niveaux mémoires ; - chacun des empilements mémoires traverse tous les niveaux mémoires et forme des éléments mémoires (102) de chacun des niveaux mémoires ; - les lignes de mot (110) s’étendent dans chacun des niveaux mémoires. Procédé de réalisation d’une mémoire (100) comportant au moins : - réalisation d’un empilement (150) de premières, deuxièmes et troisièmes couches (152, 154, 156), chaque deuxième couche (154) étant disposée entre deux troisièmes couches (156) et en contact avec ces deux troisièmes couches (156), et chaque troisième couche (156) étant en contact avec une des premières couches (152), les premières couches (152) comportant un matériau semi-conducteur, les deuxièmes couches (154) comportant un matériau pouvant être gravé sélectivement vis-à-vis des matériaux des premières et troisièmes couches (152, 156), et les troisièmes couches (156) comportant un matériau pouvant être gravé sélectivement vis-à-vis des matériaux des premières et deuxièmes couches (152, 154) ; - gravure de premières cavités (160) à travers au moins une partie de l’épaisseur de l’empilement (150), alignées en formant des lignes et des colonnes ; - gravure de parties des deuxièmes couches (154) localisées entre les premières cavités (160) d’une même ligne ; - réalisation de portions diélectriques d’isolation (112) dans des espaces (164) formés par la gravure desdites parties des deuxièmes couches (154), et configurées pour assurer une isolation électrique entre différents niveaux mémoires ; - gravure de tranchées (182) à travers toute l’épaisseur de l’empilement (150), séparant et isolant des parties de l’empilement (150) comportant chacune une ligne de premières cavités (160) ; - gravure partielle des premières couches (152) depuis les tranchées (182), telle que des portions restantes des premières couches de semi-conducteur (152) localisées entre les premières cavités (160) forment des nanofils semi-conducteurs (114) ; - gravure des troisièmes couches (156) de l’empilement (150) ; - dépôt d’au moins un diélectrique de grille (124) et d’au moins un matériau conducteur de grille (126) dans des espaces formés par la gravure des troisièmes couches (156) de l’empilement (150), formant une grille enrobante autour d’au moins partie de chacun des nanofils semi-conducteurs (114) et des lignes de mot (110) s’étendant chacune dans un même niveau mémoire correspondant à un des niveaux mémoires en couplant électriquement entre elles les grilles (124, 126) d’une même ligne et localisées dans ledit un des niveaux mémoires ; - dépôt d’un matériau diélectrique (130) dans les tranchées (182) ; - réalisation de premières portions électriquement conductrices (116) dans une partie des premières cavités (160) telles que chacune traverse au moins deux niveaux mémoires et soit couplée électriquement à des premières extrémités des nanofils semi-conducteurs (114) au niveau d’au moins une face latérale de ladite première portion électriquement conductrice (116) ; - réalisation d’empilement mémoires dans les autres premières cavités (160), chacun traversant lesdits au moins deux niveaux mémoires et comprenant au moins une couche de matériau mémoire (115) disposée entre au moins une deuxième portion électriquement conductrice (118) et au moins une couche électriquement conductrice (113) disposée contre des deuxièmes extrémités des nanofils semi-conducteurs (114) ; - réalisation de premières lignes électriquement conductrices (106) telles que chacune soit reliée électriquement aux premières portions électriquement conductrices (116) d’une même colonne de la mémoire (100), et réalisation de deuxièmes lignes électriquement conductrices (108) telles que chacune soit reliée électriquement aux deuxièmes portions électriquement conductrices (118) d’une même colonne de la mémoire (100). Procédé selon la revendication 11, dans lequel : - les premières couches (152) comportent du silicium, - les deuxièmes et troisièmes couches (154, 156) comportent du SiGe, et - le taux de germanium dans le SiGe des deuxièmes couches (154) est différent du taux de germanium dans le SiGe des troisièmes couches (156). Procédé selon l’une des revendications 11 ou 12, comportant en outre, entre la réalisation des portions diélectriques d’isolation (112) et la gravure des tranchées (182), une gravure partielle des troisièmes couches (156) de l’empilement (150) depuis des parois latérales des premières cavités (160), puis une réalisation d’espaceurs diélectriques internes (128) dans des espaces (172) formés par la gravure partielles des troisièmes couches (156). Procédé selon l’une des revendications 11 à 13, comportant en outre, entre la réalisation des portions diélectriques d’isolation (112) et la gravure des tranchées (182), un dépôt d’un matériau sacrificiel (178) dans les premières cavités (160), ce matériau sacrificiel (178) étant supprimé avant la réalisation des premières et deuxièmes portions électriquement conductrices (116, 118). Procédé selon l’une des revendications 11 à 14, dans lequel l’étape de gravure des premières cavités (160) forme également des deuxièmes cavités (162) à travers toute l’épaisseur de l’empilement (150) et chacune localisée à une extrémité d’une ligne de premières cavités (160), et comportant en outre une étape de réalisation de contacts électriques de grille dans les deuxièmes cavités (162), chacun couplé électriquement à une ligne de mot (110) d’un des niveaux mémoires et isolés électriquement les uns vis-à-vis des autres.