Brevet FR3120264A1 — publié le 20220902

Capteur de temps de vol indirect La présente description concerne un capteur. Chaque pixel (100) du capteur comprend des ensembles (E1, E2) comportant chacun une zone mémoire (mem1, mem2) et un dispositif de transfert (1061, 1062) couplant la zone mémoire à une zone de photoconversion (PD), et un dispositif d'initialisation (108) des zones mémoires. Le capteur comprend un premier circuit commandant les dispositifs de transfert (1061, 1062), et un deuxième circuit commandant les dispositifs d'initialisation (108). Lors de chaque phase d'intégration, le deuxième circuit commande la fin d'une phase d'initialisation des zones mémoires (mem1, mem2) de premiers pixels au début de la phase d'intégration, et la fin d'une phase d'initialisation des zones mémoires de deuxièmes pixels à un instant postérieur au début de la phase de d'intégration. Figure pour l'abrégé : Fig. 2 Capteur de temps de vol indirect La présente description concerne de façon générale les circuits électroniques, et plus particulièrement les capteurs de temps vol indirect ("indirect Time of Flight" en anglais – iToF). Les capteurs iToF comprennent une matrice de pixels organisés en lignes ("raw" en anglais) et en colonnes ("column" en anglais). Dans des capteurs iToF connus, chaque phase d'intégration est mise en œuvre simultanément pour tous les pixels de la matrice, chaque phase d'intégration débutant et se terminant alors aux mêmes instants pour tous les pixels de la matrice. Chaque phase d'intégration est en outre suivie d'une phase de lecture lors de laquelle les lignes de pixels sont lues les unes après les autres, tous les pixels d'une ligne en cours de lecture étant lus simultanément. Dans les capteurs iToF connus, lors de chaque phase d'intégration commune à tous les pixels, tous les pixels sont commandés de manière identique. Ainsi, dans les capteurs iToF connus, lors de chaque phase d'intégration, tous les pixels intègrent la lumière pendant la même durée qui correspond à la durée de la phase d'intégration. La plage de distances sur laquelle chacun de ces capteurs iToF connus est capable de fonctionner, c’est-à-dire de mesurer une distance entre le capteur et un point d'une scène à capturer, est alors déterminée par la durée de la phase d'intégration. Il existe un besoin de pallier tout ou partie des inconvénients des capteurs iToF connus. Par exemple, il existe un besoin d'augmenter la plage de distances sur laquelle un capteur iToF est en mesure de fonctionner par rapport à celle d'un capteur iToF connu. Un mode de réalisation pallie tout ou partie des inconvénients des capteurs iToF connus. Par exemple, un mode de réalisation permet d'augmenter la plage de distances sur laquelle un capteur iToF est en mesure de fonctionner par rapport à celle d'un capteur iToF connu. Un mode de réalisation prévoit un capteur de temps de vol indirect comprenant une matrice de pixels organisés en lignes et en colonnes, chaque pixel comprenant : une zone de photoconversion, au moins deux ensembles comportant chacun une zone mémoire et un dispositif de transfert couplant la zone mémoire à la zone de photoconversion, et un dispositif d'initialisation des zones mémoires du pixel, le capteur comprenant en outre : un premier circuit configuré pour commander les dispositifs de transfert des pixels ; et un deuxième circuit configuré pour commander les dispositifs d'initialisation des zones mémoires des pixels, dans lequel le deuxième circuit est configuré, lors de chaque phase d'intégration mise en œuvre par le capteur, pour commander la fin d'une phase d'initialisation des zones mémoires de premiers pixels de la matrice au début de la phase d'intégration, et pour commander la fin d'une phase d'initialisation des zones mémoires de deuxièmes pixels de la matrice à un premier instant postérieur au début de la phase de d'intégration. Selon un mode de réalisation : le deuxième circuit est configuré pour commander les dispositifs d'initialisation des zones mémoires des premiers pixels au moyen de premiers signaux d'initialisation et les dispositifs d'initialisation des zones mémoires des deuxièmes pixels au moyen de deuxièmes signaux d'initialisation ; et le capteur comprend des lignes conductrices parallèles aux lignes de pixels et configurées pour transmettre les signaux d'initialisation aux pixels de la matrice. Selon un mode de réalisation, les lignes de pixels comprennent des premières lignes et des deuxièmes lignes, de préférence alternées, chaque première ligne ne comprenant que des premiers pixels et chaque deuxième ligne ne comprenant que des deuxièmes pixels. Selon un mode de réalisation, le premier circuit est configuré, lors de chaque phase d'intégration, pour commander tous les pixels de la matrice de manière identique. Selon un mode de réalisation : le premier circuit est configuré pour commander les dispositifs de transfert de chaque premier pixel au moyen de premiers signaux de transfert et les dispositifs de transfert de chaque deuxième pixel au moyen de deuxièmes signaux de transfert ; et le capteur comprend des lignes conductrices parallèles aux lignes de pixels et configurées pour transmettre les signaux de transfert aux pixels de la matrice. Selon un mode de réalisation, les colonnes de pixels comprennent des premières colonnes et des deuxièmes colonnes, de préférence alternées, chaque première colonne ne comprenant que des premiers pixels et chaque deuxième colonne ne comprenant que des deuxièmes pixels. Selon un mode de réalisation, le premier circuit est configuré, lors de chaque phase d'intégration, pour commander tous les pixels de la matrice de manière identique. Selon un mode de réalisation : le premier circuit est configuré pour commander les dispositifs de transfert de chaque premier pixel au moyen de premiers signaux de transfert et les dispositifs de transfert de chaque deuxième pixel au moyen de deuxièmes signaux de transfert ; et le capteur comprend des lignes conductrices parallèles aux colonnes de la matrice et configurées pour transmettre les signaux de transfert aux pixels de la matrice. Selon un mode de réalisation, chaque colonne de pixels comprend une alternance de premiers pixels et de deuxièmes pixels, et chaque ligne de pixels comprend une alternance de premiers pixels et de deuxièmes pixels. Selon un mode de réalisation, le premier circuit est configuré, lors de chaque phase d'intégration, pour commander tous les pixels de la matrice de manière identique. Selon un mode de réalisation, les colonnes de pixels comprennent des premières colonnes et des deuxièmes colonnes, de préférence alternées, chaque première colonne ne comprenant que des premiers pixels ou des deuxièmes pixels, et chaque deuxième colonne comprenant une alternance de premiers pixels et de deuxièmes pixels. Selon un mode de réalisation : le deuxième circuit est en outre configuré, lors de chaque phase d'intégration, pour commander la fin d'une phase d'initialisation des zones mémoires de troisièmes pixels de la matrice à un deuxième instant postérieur au premier instant ; et le deuxième circuit est configuré pour commander les dispositifs d'initialisation des zones mémoires des troisièmes pixels au moyen de troisièmes signaux d'initialisation. Selon un mode de réalisation : les colonnes de pixels comprennent des premières colonnes et des deuxièmes colonnes, de préférence alternées ; chaque première colonne ne comprend que des premiers pixels ; chaque deuxième colonne ne comprend que des deuxièmes pixels et des troisièmes pixels, de préférence alternés ; le premier circuit est configuré pour commander les dispositifs de transfert de chaque premier pixel au moyen de premiers signaux de transfert , et les dispositifs de transfert de chaque deuxième pixel et de chaque troisième pixel au moyen de deuxièmes signaux de transfert ; et le capteur comprend des lignes conductrices parallèles aux colonnes de pixels et configurées pour transmettre les signaux de transfert aux pixels de la matrice. Selon un mode de réalisation : les lignes de pixels comprennent des premières lignes et des deuxièmes lignes, de préférence alternées ; chaque première ligne ne comprend que des premiers pixels ; chaque deuxième ligne ne comprend que des deuxièmes pixels et des troisièmes pixels, de préférence alternés ; le premier circuit est configuré pour commander les dispositifs de transfert de chaque premier pixel au moyen de premiers signaux de transfert , et les dispositifs de transfert de chaque deuxième pixel et de chaque troisième pixel au moyen de deuxièmes signaux de transfert ; et le capteur comprend des lignes conductrices parallèles aux lignes de pixels et configurées pour transmettre les signaux de transfert aux pixels de la matrice. Selon un mode de réalisation, tous les pixels de la matrice sont identiques. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, de manière schématique, un exemple d'un capteur iToF ; la représente, de manière schématique, un exemple d'un pixel d'un capteur iToF ; la représente, de manière schématique, un mode de réalisation d'un capteur iToF ; la représente, de manière schématique, un autre mode de réalisation d'un capteur iToF ; la représente, de manière schématique, encore un autre mode de réalisation d'un capteur iToF ; la représente, de manière schématique, encore un autre mode de réalisation d'un capteur iToF ; la illustre, par des chronogrammes, le fonctionnement d'un capteur iToF selon un mode de réalisation ; la illustre, par des chronogrammes, le fonctionnement d'un capteur iToF selon un autre mode de réalisation ; la représente, de manière schématique, encore un autre mode de réalisation d'un capteur iToF ; et la illustre, par des chronogrammes, le fonctionnement du capteur de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les différents pixels connus adaptés à une mise en œuvre dans un capteur iToF et les mises en œuvre connues d'une phase de lecture dans un capteur iToF n'ont pas été détaillés, les modes de réalisation et variantes décrits étant compatibles avec ces pixels connus et ces mises en œuvre connues d'une phase de lecture. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La représente, de manière schématique, un exemple d'un capteur iToF 1. Le capteur 1 comprend une matrice 10 de pixels 100, un seul pixel 100 étant référencé en pour ne pas surcharger la figure. Les pixels 100 sont tous identiques et sont organisés en lignes et en colonnes. En , les lignes sont horizontales et les colonnes sont verticales. La représente, de manière schématique, un exemple d'un pixel 100. Comme c'est le cas de tous les pixels usuels adaptés à une mise en œuvre dans un capteur iToF, c’est-à-dire de tous les pixels iToF usuels, le pixel 100 comprend une zone photosensible PD, par exemple une photodiode, de préférence une photodiode pincée. Une première borne de la zone PD, dans cet exemple l'anode de la photodiode PD, est reliée, par exemple connectée, à un noeud 102 d'application d'un potentiel de polarisation Vpix, une deuxième borne de la zone PD, par exemple la cathode de la photodiode PD, étant reliée, par exemple connectée, à un noeud interne 104 du pixel 100. Le potentiel Vpix est le potentiel de polarisation appliqué à un substrat semiconducteur dans et sur lequel est mis en œuvre le pixel 100. Dit autrement, le potentiel Vpix est le potentiel de polarisation du substrat du pixel 100. A titre d'exemple, dans un capteur iToF comprenant une matrice de pixels 100, tous les pixels sont mis en œuvre dans et sur le même substrat semiconducteur. Comme tous les pixels iToF usuels, le pixel 100 comprend en outre un nombre entier N d'ensembles identiques Ei, avec i entier allant de 1 à N. Dans l'exemple de la , N est égal à 2, bien que, dans d'autres exemples non illustrés, N peut prendre des valeurs strictement supérieures à 2. Ainsi, dans l'exemple de la , le pixel 100 comprend un ensemble E1 et un ensemble E2, délimités par des traits en pointillé en . Chaque ensemble Ei comprend une zone mémoire memi, par exemple une mémoire pincée, une capacité ou un noeud capacitif. En , chaque zone mémoire memi est représentée schématiquement par un noeud. Chaque ensemble Ei comprend en outre un dispositif, ou circuit, de transfert 106i. Dans chaque ensemble Ei, le dispositif de transfert 106i, par exemple un transistor MOS (métal oxyde semiconducteur – "Metal Oxide Semiconductor" en anglais) ou une grille de transfert, couple la zone memi à la zone PD, ou, dit autrement, couple la zone memi au noeud 104. Chaque dispositif de transfert 106i est commandé par un signal TGi correspondant. Dans l'exemple de la , l'ensemble E1, respectivement E2, comprend une zone mem1, respectivement mem2, reliée au noeud 104 par le dispositif 1061, respectivement 1062. Comme tous les pixels iToF usuels, le pixel 100 comprend en outre un dispositif, ou circuit, 108 d'initialisation des zones memi du pixel 100. Le dispositif 108 est configuré, lorsqu'il est dans un état actif, pour initialiser les zones memi du pixel. Lorsque le dispositif 108 est inactif, l'état de chaque mémoire memi du pixel 100 est déterminé par la quantité de lumière reçue par la zone PD et par des commutations entre l'état bloqué et l'état passant du dispositif 106i associé à cette mémoire memi. Le dispositif 108 est, dans cet exemple, commandé par un signal rst. Dans l'exemple de la , le dispositif 108 du pixel 100 comprend un transistor MOS 108i pour chaque ensemble Ei. Chaque transistor 108i est commandé par le signal qu'il reçoit sur sa grille, dans cet exemple le signal rst. Le transistor 108i relie la zone mémoire memi correspondante à un noeud 110 d'application d'un potentiel d'initialisation Vrst. Chaque transistor 108i est commandé par le signal d'initialisation rst. Dans cet exemple où N est égal à 2, le pixel 100 comprend un transistor 1081 reliant la zone mem1 au noeud 110, et un transistor 1082 reliant la zone mem2 au noeud 110. Comme tous les pixels iToF usuels, le pixel 100 comprend en outre un dispositif de lecture. Le dispositif de lecture est configuré pour lire sélectivement chacune des zones memi du pixel 100. Dit autrement, le dispositif de lecture est configuré pour fournir sélectivement, pour chaque mémoire memi du pixel, un signal représentatif de l'état de la mémoire memi à une ligne conductrice Vxi de lecture. A titre d'exemple, le dispositif de lecture du pixel 100 est commandé par des signaux rdi, chaque signal rdi commandant la lecture de la zone memi correspondante. Dans l'exemple de la , le dispositif de lecture du pixel 100 comprend, pour chaque ensemble Ei, un transistor MOS 112i monté en source suiveuse. Le transistor 112i a sa source reliée à une ligne conductrice de lecture Vxi, son drain relié, par exemple connecté, à un noeud 114 d'application d'un potentiel de lecture Vrd, et sa grille reliée, par exemple connectée, à la zone memi correspondante. Le potentiel Vrd est par exemple identique au potentiel Vrst. Le dispositif de lecture du pixel 100 comprend en outre, pour chaque ensemble Ei, un transistor MOS de lecture 116i. Chaque transistor 116i est configuré pour sélectivement coupler la zone memi correspondante à une ligne Vxi correspondante, le transistor 116i étant, par exemple, connecté entre la source du transistor 112i correspondant et la ligne Vxi correspondante. Chaque transistor 116i reçoit le signal rdi correspondant sur sa grille. Comme tous les pixels iToF usuels, et comme c'est notamment le cas en , le pixel 100 peut comprendre un dispositif de remise à zéro de la zone PD. Dans l'exemple de la , le dispositif de remise à zéro de la zone PD est un transistor MOS 118 reliant la zone PD, et plus particulièrement le noeud 104, à un noeud 120 d'application d'un potentiel Vab de remise à zéro, la grille du transistor 118 recevant un signal ab de commande. De préférence, le dispositif de remise à zéro de la zone PD a également le rôle de dispositif anti-éblouissement ("anti-blooming" en anglais). En se référant de nouveau à la , le capteur 1 comprend un circuit 12 configuré pour commander les dispositifs de transfert 106i ( ) des pixels 100. Le circuit 12 est configuré pour commander tous les pixels 100 de manière identique. Dit autrement, le circuit 12 est configuré pour fournir les signaux TGi aux pixels 100, ces signaux étant identiques pour tous les pixels 100 de la matrice 10. Par exemple, dans le cas de pixels 100 comprenant chacun deux ensembles E1 et E2 ( ), le circuit 12 est configuré pour fournir le même signal TG1 à tous les dispositifs 1061, et le même signal TG2 à tous les dispositif 1062. Dans l'exemple de la , le capteur comprend des lignes conductrices 14 parallèles aux colonnes de la matrice 10. Dans cet exemple, dans chaque colonne, tous les pixels 100 de la colonne partagent les mêmes lignes conductrices 14. Le circuit 12 est alors configuré, pour chaque colonne, pour fournir les mêmes signaux TGi à tous les pixels 100 de la colonne, via les lignes conductrices 14 de cette colonne. A titre d'exemple, pour chaque colonne de pixels 100, le capteur comprend une ligne 14 pour fournir le signal TG1 à tous les pixels de la colonne, et une ligne 14 pour fournir le signal TG2 à tous les pixels de la colonne. Le capteur 1 comprend en outre un circuit 16 configuré pour commander les dispositifs d'initialisation 108 ( ) des pixels 100. Lors de chaque phase d'intégration commune à tous les pixels, le circuit 16 est configuré pour commander tous les pixels 100 de manière identique. Dit autrement, lors de chaque phase d'intégration, le circuit 16 est configuré pour fournir les signaux rst aux pixels 100, ces signaux rst étant identiques pour tous les pixels 100 de la matrice 10. Plus particulièrement, le circuit 16 est configuré pour qu'aucune initialisation des zones memi des pixels 100 ne se produise pendant chaque phase d'intégration, c’est-à-dire, en reprenant l'exemple du pixel 100 de la , pour maintenir les transistors 108i bloqués grâce aux signaux rst, pendant toute la durée de chaque phase d'intégration. Dans l'exemple de la , le capteur comprend des lignes conductrices 18 parallèles aux lignes de la matrice 10. Dans cet exemple, dans chaque ligne de pixels 100, tous les pixels 100 de la ligne de pixels partagent la ou les mêmes lignes conductrices 18. Le circuit 16 est alors configuré, pour chaque ligne de pixels 100, pour fournir le même signal rst à tous les pixels 100 de la ligne, via la ou les lignes conductrices 18 de cette ligne de pixels. A titre d'exemple, en , le capteur 1 comprend une ligne 18 par ligne de pixels 100. Comme cela est usuel dans les capteurs iToF, le capteur 1 comprend un circuit de lecture 20 de la matrice 10. Le circuit 20 est relié, de préférence connecté, aux lignes Vxi pour recevoir les signaux de sortie des pixels 100. Dit autrement, le circuit 20 est relié, de préférence connecté, aux lignes Vxi pour recevoir, pour chaque pixel 100 d'une ligne de pixels en cours de lecture, un ou plusieurs signaux représentatifs de l'état de chaque zone memi du pixel 100 ( ). Dans l'exemple de la , bien que cela ne soit pas représenté, le capteur 1 comprend une ligne Vx1 et une ligne Vx2 par colonne de pixels 100. Bien que cela ne soit pas représenté en , et comme c'est le cas dans les capteurs iToF usuels, le capteur 1 comprend en outre des circuits configurés pour fournir les autres signaux de commande aux pixels 100. Par exemple, le capteur 1 comprend un circuit configuré pour commander les dispositifs de lecture des pixels 100, à savoir les transistors 1161 et 1162 de chaque pixel 100 selon l'exemple de la . Ce circuit de commande de lecture est configuré pour fournir, à chaque ligne de pixels 100, les mêmes signaux de commande de lecture à tous les pixels de la ligne. De cette façon, lors d'une phase de lecture, ce circuit commande la lecture des lignes de pixels les unes à la suite des autres. En pratique, le capteur 1 comprend alors des lignes conductrices, autres que les lignes 18, qui sont parallèles aux lignes de pixels 100 et configurées pour transmettre les signaux de commande de lecture du circuit de commande de lecture jusqu'aux pixels. Dans chaque ligne de pixels 100, tous les pixels de la ligne de pixels 100 partagent les mêmes lignes conductrices configurées pour transmettre les signaux de commande de lecture aux pixels 100 de cette ligne de pixels 100. Par exemple, le capteur 1 comprend un circuit configuré pour commander les dispositifs de remise à zéro des zones PD des pixels 100, à savoir le transistor 118 de chaque pixel 100 selon l'exemple de la . Ce circuit de commande de lecture est configuré pour fournir, à chaque colonne de pixels 100, le même signal ab à tous les pixels de la ligne. En pratique, le capteur 1 comprend alors des lignes conductrices, autres que les lignes 14, qui sont parallèles aux lignes 14 et configurées pour transmettre les signaux ab du circuit de commande de remise à zéro jusqu'aux pixels. Dans cet exemple où les lignes 14 sont parallèles aux colonnes de la matrice, dans chaque colonne, tous les pixels de la colonne de pixels 100 partagent la même ligne conductrice configurée pour transmettre le signal ab. Pour augmenter la plage de distances sur laquelle un capteur iToF du type de celui de la est en mesure de fonctionner, c’est-à-dire de déterminer une distance entre un point d'une scène à capturer et le capteur, il est ici proposé que, lors d'une phase d'intégration commune à tous les pixels du capteur, au moins certains pixels de la matrice intègrent la lumière sur une durée moins longue que celle de la phase d'intégration. Pour cela, il est ici proposé de réduire, par rapport à la durée de la phase d'intégration, la durée d'intégration de la lumière par au moins certains pixels de la matrice, en stoppant une phase d'initialisation des zones mémoires de ces pixels pendant la phase d'intégration. En outre, la durée d'intégration de la lumière par d'autres pixels de la matrice est maintenue sensiblement égale à la durée de la phase d'intégration, en stoppant la phase d'initialisation des zones mémoires de ces autres pixels au début de la phase d'intégration. Cela permet notamment d'éviter le recours à la technologie consistant à alterner des premières phases d'intégration et des deuxièmes phases d'intégration où les premières phases d'intégration ont une première durée et les deuxièmes phases d'intégration ont une deuxième durée inférieure à la première. Cette technologie, couramment appelée technologie séquentielle à plage dynamique élevée ("sequential High Dynamic Range" ou "sequential HDR" en anglais), permet d'augmenter la plage de distances de fonctionnement d'un capteur iToF mais est très sensible au mouvement. Cela permet également d'éviter, pour chaque colonne de pixels, de dupliquer les lignes 14 de cette colonne de sorte que, lors de chaque phase d'intégration, une première partie de ces lignes 14 commande des pixels intégrant la lumière pendant une première durée et qu'une deuxième partie de ces lignes commande des pixels intégrant la lumière pendant une deuxième durée inférieure à la première durée. En effet, cela conduirait à une augmentation de la consommation du capteur. Des modes de réalisation et variantes de capteurs iToF vont être décrits en relation avec la , la , la , la , la , la , la et la , dans lesquels, lors de chaque phase d'intégration, la fin d'une phase d'initialisation des zones mémoires de premiers pixels de la matrice est effectuée au début de la phase d'intégration, c’est-à-dire au moment où la phase d'intégration débute, et la fin d'une phase d'initialisation des zones mémoires de deuxièmes pixels de la matrice est effectuée pendant la phase d'intégration. Dans ces modes de réalisation et variantes, le circuit de commande des dispositifs d'initialisation des zones memi des pixels est configuré, lors de chaque phase d'intégration mise en œuvre par le capteur, pour commander la fin de la phase d'initialisation des zones mémoires des premiers pixels au début de la phase d'intégration, et pour commander la fin de la phase d'initialisation des zones mémoires des deuxièmes pixels de la matrice à premier instant postérieur au début de la phase de d'intégration. Dit autrement, le circuit de commande des dispositifs d'initialisation des zones memi des pixels est configuré, lors de chaque phase d'intégration mise en œuvre par le capteur, pour commander la fin de la phase d'initialisation des zones mémoires des premiers pixels à un deuxième instant antérieur au premier instant. La représente, de manière schématique, un mode de réalisation d'un capteur iToF 3. Le capteur 3 comprend de nombreux éléments fonctionnels et structurels en commun avec le capteur 1 de la , et seules les différences entre ces deux capteurs sont ici mises en exergue. En , on considère à titre d'exemple le cas où chaque pixel 100 de la matrice 10 est mis en oeuvre de la façon décrite en relation avec la , avec deux ensemble E1 et E2. Dans ce mode de réalisation, la matrice 10 de pixels 100 comprend des premiers pixels 100 référencés L et des deuxièmes pixels référencés S. Lors de chaque phase d'intégration, les pixels L sont destinés à avoir une durée d'intégration de la lumière sensiblement égale, par exemple égale, à la durée de la phase d'intégration, les pixels S étant destinés à avoir une durée d'intégration de la lumière plus courte que celle des pixels L. De préférence, dans ce mode de réalisation, la matrice 10 ne comprend que des pixels L et des pixels S. Dans ce mode de réalisation, le circuit 16 est remplacé par un circuit 163 configuré pour commander les dispositifs d'initialisation des pixels L, et les dispositifs d'initialisation des pixels S. Lors de chaque phase d'intégration, le circuit 163 est configuré pour commander différemment les dispositifs d'initialisation 108 des pixels S et ceux des pixels L. Dit autrement, lors de chaque phase d'intégration, le circuit 163 est configuré pour fournir des signaux rstL aux pixels L, et des signaux rstS aux pixels S, les signaux rstL et rstS étant différents. De préférence, lors de chaque phase d'intégration, les signaux rstL sont identiques pour tous les pixels L, les signaux rstS étant identiques pour tous les pixels S. Plus particulièrement, lors de chaque phase d'intégration, le circuit 163 est configuré pour arrêter une initialisation des zones memi des pixels L au début de la phase d'intégration, au moyen des signaux rstL, et pour arrêter une initialisation des zones memi des pixels S à un premier instant postérieur au début de la phase d'intégration, mais antérieur à la fin de cette dernière, au moyen des signaux rstS. Comme en , le capteur 3 comprend des lignes conductrices 18 parallèles aux lignes de la matrice 10. Les lignes 18 sont configurées pour transmettre les signaux rstL et rstS aux pixels respectivement L et S. Dans ce mode de réalisation, les lignes de pixels 100 de la matrice 10 comprennent des lignes de pixels L et des lignes de pixels S. Chaque ligne de pixels L, respectivement S, ne comprend que des pixels L, respectivement S. Dans chaque ligne de pixels 100, tous les pixels 100 de la ligne de pixels partagent la ou les mêmes lignes conductrices 18. Le circuit 163 est alors configuré, pour chaque ligne de pixels L, respectivement S, pour fournir le même signal rstL, respectivement rstS, à tous les pixels L, respectivement S, de la ligne de pixels, via la ou les lignes conductrices 18 correspondantes. De préférence, les lignes de pixels L sont alternées avec les lignes de pixels S, ou, dit autrement, chaque ligne de pixels L est séparée d'une ligne suivante de pixels L par une ligne de pixels S. Ainsi, la disposition des pixels L et S dans la matrice 10 correspond à la répétition d'un motif 300 carré de deux pixels de côté. Le motif 300 comprend deux pixels L voisins d'une même ligne de pixels L et deux pixels S voisins d'une même ligne de pixels S, la ligne de pixels L étant adjacente à la ligne de pixels S. En outre, le circuit 12 est ici remplacé par un circuit 123. Le circuit 123 est configuré pour commander les dispositifs de transfert 106i ( ) des pixels 100. Selon un mode de réalisation, le capteur 3 comprend des lignes conductrices 14 parallèles aux colonnes de la matrice 10 et le circuit 123 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque colonne, tous les pixels 100 de la colonne partagent alors les mêmes lignes conductrices 14. Le circuit 123 est configuré, pour chaque colonne, pour fournir les mêmes signaux TGi à tous les pixels 100 de la colonne, via les lignes conductrices 14 de cette colonne. Dans ce mode de réalisation, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Selon une variante de réalisation non illustrée, les lignes 14 sont parallèles aux lignes de pixels 100 de la matrice, et le circuit 123 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque ligne de pixels, tous les pixels 100 de la ligne de pixels partagent alors les mêmes lignes conductrices 14. Le circuit 123 est configuré, pour chaque ligne de pixels 100, pour fournir les mêmes signaux TGi à tous les pixels 100 de la ligne de pixels, via les lignes conductrices 14 de cette ligne de pixels. Dans cette variante, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Selon une autre variante de réalisation non illustrée, les lignes 14 sont parallèles aux lignes de pixels 100 de la matrice et le circuit 123 est configuré pour commander, lors de chaque phase d'intégration, différemment les pixels L et les pixels S. Plus particulièrement, le circuit 123 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels L, respectivement S, aux moyens de signaux TGiL, respectivement TGiS. De préférence, lors de chaque phase d'intégration, tous les pixels L, respectivement S, reçoivent les mêmes signaux TGiL, respectivement TGiS. Dans cette variante, le circuit 123 est configuré pour que, lors de chaque phase d'intégration, les signaux TGiS soient différents des signaux TGiL, et, plus particulièrement, pour que les signaux TGiS ne commutent pas tant que la phase d'initialisation des dispositifs de transfert des pixels S n'est pas terminée. La variante de réalisation ci-dessus permet de réduire la consommation du capteur 3 par rapport aux modes de réalisation et variantes dans lesquels, lors de chaque phase d'intégration, tous les pixels 100 sont commandés de manière identique par le circuit 123. Bien que l'on n'ait pas représenté les autres circuits de commande de la matrice 10, par exemple, le circuit configuré pour commander les lectures des pixels 100, et le circuit pour commander l'initialisation de la zone PD des pixels et, le cas échéant, le circuit pour commander les dispositifs anti-éblouissement des pixels 100, ces circuits sont usuels et, par exemple, similaires à ceux du capteur 1 ( ), leurs mises en œuvre étant à la portée de la personne du métier. De même, bien que cela ne soit pas illustré en , le capteur 3 comprend le circuit de lecture 20 et les lignes Vxi parallèles aux colonnes de la matrice 10. La représente, de manière schématique, un autre mode de réalisation d'un capteur iToF 4. Le capteur 4 comprend de nombreux éléments fonctionnels et structurels en commun avec le capteur 3 de la , et seules les différences entre ces deux capteurs sont ici mises en exergue. En , on considère à titre d'exemple le cas où chaque pixel 100 de la matrice 10 est mis en oeuvre de la façon décrite en relation avec la , avec deux ensembles E1 et E2. Dans ce mode de réalisation, la matrice 10 de pixels 100 comprend, comme en , des premiers pixels 100 référencés L et des deuxièmes pixels référencés S. De préférence, dans ce mode de réalisation, la matrice 10 ne comprend que des pixels L et des pixels S. Dans ce mode de réalisation, le circuit 163 est remplacé par un circuit 164 configuré pour commander les dispositifs d'initialisation des pixels L, et les dispositifs d'initialisation des pixels S. Lors de chaque phase d'intégration, le circuit 164 est configuré pour commander différemment les dispositifs d'initialisation 108 des pixels S et ceux des pixels L. Dit autrement, lors de chaque phase d'intégration, le circuit 164 est configuré pour fournir des signaux rstL aux pixels L, et des signaux rstS aux pixels S, les signaux rstL et rstS étant différents. De préférence, lors de chaque phase d'intégration, les signaux rstL sont identiques pour tous les pixels L, les signaux rstS étant identiques pour tous les pixels S. Plus particulièrement, lors de chaque phase d'intégration, le circuit 164 est configuré pour arrêter une initialisation des zones memi des pixels L au début de la phase d'intégration, au moyen des signaux rstL, et pour arrêter une initialisation des zones memi des pixels S à un premier instant postérieur au début de la phase d'intégration, mais antérieur à la fin de cette dernière, au moyen des signaux rstS. Comme en , le capteur 4 comprend des lignes conductrices 18 parallèles aux lignes de pixels 100. Les lignes 18 sont configurées pour transmettre les signaux rstL et rstS aux pixels respectivement L et S. Dans ce mode de réalisation, les colonnes de pixels 100 de la matrice 10 comprennent des colonnes de pixels L et des colonnes de pixels S. Chaque colonne de pixels L, respectivement S, ne comprend que des pixels L, respectivement S. Le circuit 163 est alors configuré pour fournir le même signal rstL, respectivement rstS, à tous les pixels L, respectivement S, de la ligne de pixels, via la ou les lignes conductrices 18 correspondantes. En particulier, dans ce mode de réalisation, pour chaque ligne de pixels 100, le capteur 4 comprend au moins une ligne 18 configurée pour fournir les signaux rstL aux pixels L de la ligne de pixels, et au moins une ligne 18 configurée pour fournir les signaux rstS aux pixels S de la ligne de pixels. A titre d'exemple, comme cela est illustré uniquement pour la ligne de pixels 100 disposée en haut de la matrice 10 en , le capteur 4 comprend, pour chaque ligne de pixels 100, une ligne 18 configurée pour fournir le signal rstL aux pixels L de cette ligne de pixels, et une ligne 18 configurée pour fournir le signal rstS aux pixels S de cette ligne de pixels. De préférence, les colonnes de pixels L sont alternées avec les colonnes de pixels S, ou, dit autrement, chaque colonne de pixels L est séparée d'une colonne suivante de pixels L par une colonne de pixels S. Ainsi, la disposition des pixels L et S dans la matrice 10 correspond à la répétition d'un motif 400 carré de deux pixels de côté. Le motif 400 comprend deux pixels L voisins d'une même colonne de pixels L et deux pixels S voisins d'une même colonne de pixels S, la colonne de pixels L étant adjacente à la colonne de pixels S. En outre, le circuit 123 est ici remplacé par un circuit 124. Le circuit 124 est configuré pour commander les dispositifs de transfert 106i ( ) des pixels 100. Selon un mode de réalisation non illustré, le capteur 4 comprend des lignes conductrices 14 parallèles aux colonnes de la matrice 10 et le circuit 124 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque colonne, tous les pixels 100 de la colonne partagent alors les mêmes lignes conductrices 14. Le circuit 124 est configuré, pour chaque colonne, pour fournir les mêmes signaux TGi à tous les pixels 100 de la colonne, via les lignes conductrices 14 de cette colonne. Dans ce mode de réalisation, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Selon une variante de réalisation illustrée par la , les lignes 14 sont parallèles aux colonnes de pixels 100 de la matrice et le circuit 124 est configuré pour commander, lors de chaque phase d'intégration, différemment les pixels L et les pixels S. Plus particulièrement, le circuit 123 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels L, respectivement S, aux moyens de signaux TGiL, respectivement TGiS. De préférence, lors de chaque phase d'intégration, tous les pixels L, respectivement S, reçoivent les mêmes signaux TGiL, respectivement TGiS. Dans cette variante, le circuit 124 est configuré pour que, lors de chaque phase d'intégration, les signaux TGiS soient différents des signaux TGiL, et, plus particulièrement, pour que les signaux TGiS ne commutent pas tant que la phase d'initialisation des dispositifs de transfert des pixels S n'est pas terminée. Cela permet de réduire la consommation du capteur 4 par rapport aux modes de réalisation et variantes dans lesquels, lors de chaque phase d'intégration, tous les pixels 100 sont commandés de manière identique par le circuit 124. Selon une autre variante de réalisation non illustrée, les lignes 14 sont parallèles aux lignes de pixels 100 de la matrice, et le circuit 124 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque ligne de pixels, tous les pixels 100 de la ligne de pixels partagent alors les mêmes lignes conductrices 14. Le circuit 124 est configuré, pour chaque ligne de pixels 100, pour fournir les mêmes signaux TGi à tous les pixels 100 de la ligne de pixels, via les lignes conductrices 14 de cette ligne de pixels. Dans cette variante, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Bien que l'on n'ait pas représenté les autres circuits de commande de la matrice 10, par exemple, le circuit configuré pour commander les lectures des pixels 100, et le circuit pour commander l'initialisation de la zone PD des pixels 100 et, le cas échéant, le circuit pour commander les dispositifs anti-éblouissement des pixels 100, ces circuits sont usuels et, par exemple, similaires à ceux du capteur 1 ( ), leurs mises en œuvre étant à la portée de la personne du métier. De même, bien que cela ne soit pas illustré en , le capteur 4 comprend le circuit de lecture 20 et les lignes Vxi parallèles aux colonnes de la matrice 10. La représente, de manière schématique, un autre mode de réalisation d'un capteur iToF 5. Le capteur 5 comprend de nombreux éléments structurels et fonctionnels en commun avec le capteur 3 de la , et seules les différences entre ces deux capteurs sont ici mises en exergue. En , on considère à titre d'exemple le cas où chaque pixel 100 de la matrice 10 est mis en oeuvre de la façon décrite en relation avec la , avec deux ensembles E1 et E2. Dans ce mode de réalisation, la matrice 10 de pixels 100 comprend, comme en , des premiers pixels 100 référencés L et des deuxièmes pixels référencés S. De préférence, dans ce mode de réalisation, la matrice 10 ne comprend que des pixels L et des pixels S. Dans ce mode de réalisation, le circuit 163 est remplacé par un circuit 165 configuré pour commander les dispositifs d'initialisation des pixels L, et les dispositifs d'initialisation des pixels S. Lors de chaque phase d'intégration, le circuit 165 est configuré pour commander différemment les dispositifs d'initialisation 108 des pixels S et ceux des pixels L, ou, dit autrement, pour commander différemment les pixels L et les pixels S. Dit encore autrement, lors de chaque phase d'intégration, le circuit 165 est configuré pour fournir des signaux rstL aux pixels L, et des signaux rsS aux pixels S, les signaux rstL et rstS étant différents. De préférence, lors de chaque phase d'intégration, les signaux rstL sont identiques pour tous les pixels L, les signaux rstS étant identiques pour tous les pixels S. Plus particulièrement, lors de chaque phase d'intégration, le circuit 165 est configuré pour arrêter une initialisation des zones memi des pixels L au début de la phase d'intégration, au moyen des signaux rstL, et pour arrêter une initialisation des zones memi des pixels S à un premier instant postérieur au début de la phase d'intégration, mais antérieur à la fin de cette dernière, au moyen des signaux rstS. Comme en , le capteur 5 comprend des lignes conductrices 18 parallèles aux lignes de la matrice 10. Les lignes 18 sont configurées pour transmettre les signaux rstL et rstS aux pixels respectivement L et S. Dans ce mode de réalisation, chaque colonne de pixels 100 de la matrice 10 comprend une alternance de pixels L et de pixels S, et chaque ligne de pixels 100 comprend une alternance de pixels L et de pixels S. Dit autrement, dans chaque colonne de pixels 100, respectivement ligne de pixels 100, chaque pixel L est séparé de chaque pixel L suivant de cette colonne, respectivement de cette ligne, par un pixel S. Ainsi, la disposition des pixels L et S dans la matrice 10 correspond à la répétition d'un motif 500 carré de deux pixels de côté. Le motif 500 comprend deux pixels L sur une première diagonale du motif 500 et deux pixels S sur une deuxième diagonale du motif 500. Pour chaque ligne de pixels 100, le circuit 163 est configuré pour fournir le même signal rstL, respectivement rstS, à tous les pixels L, respectivement S, de la ligne de pixels, via la ou les lignes conductrices 18 correspondantes. En particulier, dans ce mode de réalisation, pour chaque ligne de pixels 100, le capteur comprend au moins une ligne 18 configurée pour fournir les signaux rstL aux pixels L de la ligne de pixels, et au moins une ligne 18 configurée pour fournir les signaux rstS aux pixels S de la ligne de pixels. A titre d'exemple, comme cela est illustré uniquement pour la ligne de pixels 100 disposée en haut de la matrice 10 en , le capteur 5 comprend, pour chaque ligne de pixels 100, une ligne 18 configurée pour fournir le signal rstL aux pixels L de cette ligne de pixels, et une ligne 18 configurée pour fournir le signal rstS aux pixels S de cette ligne de pixels. En outre, le circuit 123 est ici remplacé par un circuit 125. Le circuit 125 est configuré pour commander les dispositifs de transfert 106i ( ) des pixels 100. Selon un mode de réalisation illustré par la , le capteur 5 comprend des lignes conductrices 14 parallèles aux colonnes de la matrice 10 et le circuit 125 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque colonne, tous les pixels 100 de la colonne partagent alors les mêmes lignes conductrices 14. Le circuit 125 est configuré, pour chaque colonne, pour fournir les mêmes signaux TGi à tous les pixels 100 de la colonne, via les lignes conductrices 14 de cette colonne. Dans ce mode de réalisation, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Selon une variante de réalisation non illustrée, le capteur 5 comprend des lignes conductrices 14 parallèles aux lignes de pixels de la matrice 10 et le circuit 125 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque ligne de pixels, tous les pixels 100 de la colonne partagent alors les mêmes lignes conductrices 14. Le circuit 125 est configuré, pour chaque ligne de pixels, pour fournir les mêmes signaux TGi à tous les pixels 100 de la ligne de pixels 100, via les lignes conductrices 14 de cette ligne de pixels. Dans cette variante de réalisation, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Bien que l'on n'ait pas représenté les autres circuits de commande de la matrice 10, par exemple, le circuit configuré pour commander les lectures des pixels 100, et le circuit pour commander l'initialisation de la zone PD des pixels et, le cas échéant, le circuit pour commander les dispositifs anti-éblouissement des pixels 100, ces circuits sont usuels et, par exemple, similaires à ceux du capteur 1 ( ), leurs mises en œuvre étant à la portée de la personne du métier. De même, bien que cela ne soit pas illustré en , le capteur 5 comprend le circuit de lecture 20 et les lignes Vxi parallèles aux colonnes de la matrice 10. La représente, de manière schématique, un autre mode de réalisation d'un capteur iToF 6. Le capteur 6 comprend de nombreux éléments structurels et fonctionnels en commun avec le capteur 5 de la , et seules les différences entre ces deux capteurs sont ici mises en exergue. En , on considère à titre d'exemple le cas où chaque pixel 100 de la matrice 10 est mis en oeuvre de la façon décrite en relation avec la , avec deux ensembles E1 et E2. Dans ce mode de réalisation, la matrice 10 de pixels 100 comprend, comme en , des premiers pixels 100 référencés L et des deuxièmes pixels référencés S. De préférence, dans ce mode de réalisation, la matrice 10 ne comprend que des pixels L et des pixels S. Dans ce mode de réalisation, le circuit 165 est remplacé par un circuit 166 configuré pour commander les dispositifs d'initialisation des pixels L, et les dispositifs d'initialisation des pixels S. Lors de chaque phase d'intégration, le circuit 165 est configuré pour commander différemment les dispositifs d'initialisation 108 des pixels S et ceux des pixels L. Dit autrement, lors de chaque phase d'intégration, le circuit 165 est configuré pour fournir des signaux rstL aux pixels L, et des signaux rstS aux pixels S, les signaux rstL et rstS étant différents. De préférence, lors de chaque phase d'intégration, les signaux rstL sont identiques pour tous les pixels L, les signaux rstS étant identiques pour tous les pixels S. Plus particulièrement, lors de chaque phase d'intégration, le circuit 166 est configuré pour arrêter une initialisation des zones memi des pixels L au début de la phase d'intégration, au moyen des signaux rstL, et pour arrêter une initialisation des zones memi des pixels S à un premier instant postérieur au début de la phase d'intégration, mais antérieur à la fin de cette dernière, au moyen des signaux rstS. Dans ce mode de réalisation, la matrice 10 comprend des premières colonnes de pixels 100 et des deuxièmes colonnes de pixels 100, chaque première colonne comprenant uniquement des pixels L et chaque deuxième colonne comprenant une alternance de pixels S et de pixels L. De préférence, les premières colonnes et les deuxièmes colonnes sont alternées, ou, dit autrement, chaque première colonne est séparée d'une première colonne suivante par une deuxième colonne. De préférence, de manière similaire aux colonnes, la matrice 10 comprend des premières lignes de pixels 100 et des deuxièmes lignes de pixels 100, chaque première ligne de pixels comprenant uniquement des pixels L et chaque deuxième ligne de pixels comprenant une alternance de pixels S et de pixels L. De préférence, les premières lignes et les deuxièmes lignes sont alternées. La disposition des pixels L et S dans la matrice 10 correspond alors à la répétition d'un motif 600 carré de deux pixels de côté. Le motif 600 comprend trois pixels L et un pixel S. Comme en , le capteur 6 comprend des lignes conductrices 18 parallèles aux lignes de pixels 100. Les lignes 18 sont configurées pour transmettre les signaux rstL et rstS aux pixels respectivement L et S. Le circuit 166 est alors configuré pour fournir le même signal rstL, respectivement rstS, à tous les pixels L, respectivement S, de la ligne de pixels, via la ou les lignes conductrices 18 correspondantes. En particulier, dans ce mode de réalisation, pour chaque deuxième ligne de pixels S et L, le capteur 6 comprend au moins une ligne 18 configurée pour fournir les signaux rstL aux pixels L de cette deuxième ligne de pixels, et au moins une ligne 18 configurée pour fournir les signaux rstS aux pixels S de cette deuxième ligne de pixels. En outre, comme la matrice 10 comprend des premières lignes comportant uniquement des pixels L, il n'est pas utile de prévoir de lignes conductrices 14 configurées pour transmettre les signaux rstS aux pixels L de ces premières lignes de pixels. Par ailleurs, le circuit 125 est ici remplacé par un circuit 126. Le circuit 126 est configuré pour commander les dispositifs de transfert 106i ( ) des pixels 100. Selon un mode de réalisation illustré par la , le capteur 6 comprend des lignes conductrices 14 parallèles aux colonnes de la matrice 10 et le circuit 126 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque colonne, tous les pixels 100 de la colonne partagent alors les mêmes lignes conductrices 14. Le circuit 126 est configuré, pour chaque colonne, pour fournir les mêmes signaux TGi à tous les pixels 100 de la colonne, via les lignes conductrices 14 de cette colonne. Lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Dans une variante de réalisation (non illustrée), les lignes conductrices 14 sont parallèles aux lignes de pixels de la matrice 10, et le circuit 126 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans un autre mode de réalisation non illustré, les premières colonnes et les premières lignes de la matrice 10 comprennent uniquement des pixels S plutôt que des pixels L, et le motif 600 comprend par exemple trois pixels S et un pixel L. Dans cet autre mode de réalisation, pour chaque deuxième ligne de pixels S et L, le capteur 6 comprend au moins une ligne 18 configurée pour fournir les signaux rstL aux pixels L de cette deuxième ligne de pixels, et au moins une ligne 18 configurée pour fournir les signaux rstS aux pixels S de cette deuxième ligne de pixels, et, pour chaque première ligne de pixels comportant uniquement des pixels S, il n'est pas utile de prévoir de lignes conductrices 14 configurées pour transmettre les signaux rstL aux pixels S de ces premières lignes de pixels. Dans cet autre mode de réalisation, le circuit 126 est configuré pour commander, lors de chaque phase d'intégration : - tous les pixels de la matrice avec les mêmes signaux TGi, que les lignes 14 soit parallèles aux lignes de la matrice ou aux colonnes de la matrice ; ou - les pixels S des premières colonnes avec des signaux TGiS et les pixels S et L des deuxièmes colonnes avec des signaux TGiL lorsque les lignes 14 sont parallèles aux colonnes de la matrice ; ou - les pixels S des premières lignes de pixels avec des signaux TGiS et les pixels S et L des deuxièmes lignes de pixels avec des signaux TGiL lorsque les lignes 14 sont parallèles aux lignes de pixels de la matrice. Bien que l'on n'ait pas représenté les autres circuits de commande de la matrice 10, par exemple, le circuit configuré pour commander les lectures des pixels 100, et le circuit pour commander l'initialisation de la zone PD des pixels et, le cas échéant, le circuit pour commander les dispositifs anti-éblouissement des pixels 100, ces circuits sont usuels et, par exemple, similaires à ceux du capteur 1 ( ), leurs mises en œuvre étant à la portée de la personne du métier. De même, bien que cela ne soit pas illustré en , le capteur 6 comprend le circuit de lecture 20 et les lignes Vxi parallèles aux colonnes de la matrice 10. La illustre, par des chronogrammes, le fonctionnement d'un capteur iToF selon un mode de réalisation. Plus particulièrement, la illustre le fonctionnement des capteurs 3, 4, 5 et 6 décrits précédemment, dans le cas où les circuits respectivement 123, 124, 125 et 126 sont configurés, lors de chaque phase d'intégration, pour commander tous les pixels de façon identiques, c’est-à-dire avec les mêmes signaux TGi. La illustre les signaux TGi fournis à chaque pixel de la matrice, le signal rstL fourni à chaque pixel L de la matrice, et le signal rstS fourni à chaque pixel S de la matrice. Plus particulièrement, dans cet exemple, on considère un pixel 100 comprenant 2 ensembles E1 et E2 ( ). Ainsi, dans cet exemple, chaque pixel 100 reçoit un signal TG1 et un signal TG2, et tous les pixels 100 reçoivent le même signal TG1 et le même signal TG2. A un instant t0, le capteur est dans une phase de lecture Rd. Les dispositifs de transfert des pixels 100 sont maintenus bloqués. Par exemple, les signaux TG1 et TG2 sont dans un premier état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs de transfert des pixels 100 sont bloqués. En outre, à l'instant t0, tous les pixels 100 ont été lus et une phase d'initialisation des zones mem1 et mem2 de tous les pixels 100 est en cours. Pour cela, les signaux rstS et rstL sont dans un premier état binaire, correspondant par exemple à un niveau haut, pour lequel les dispositifs d'initialisation 108i des zones memi des pixels 100 sont actifs ( ). A un instant t1 postérieur à l'instant t0, une phase d'intégration Int commune à tous les pixels 100 débute. Il en résulte que le circuit 163, 164, 165 ou 166, selon le cas, commande la fin de la phase d'initialisation des zones mémoires memi des pixels L. Pour cela, le signal rstL est commuté à son deuxième état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs 108 des pixels L sont inactifs. A partir de l'instant t1, et jusqu'à un instant t3 postérieur à l'instant t1 et correspondant à la fin de la phase d'intégration, et comme cela est classique dans les pixels iToF usuels, les signaux TG1 et TG2 sont commutés périodiquement entre leurs deux états binaires, de sorte que les dispositifs de transfert 1061 et 1062 commutent périodiquement entre leurs états bloqué et passant. A un instant t2, compris entre les instants t1 et t3, le circuit 163, 164, 165 ou 166, selon le cas, commande la fin de la phase d'initialisation des zones mémoires memi des pixels S. Pour cela, le signal rstS est commuté à son deuxième état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs 108 des pixels S sont inactifs. Du fait que l'initialisation des zones memi des pixels S se termine à l'instant t2, tout ce qui s'est passé dans les pixels S entre les instants t1 et t2 n'est pas pris en compte. Dit autrement, du point de vue des pixels S, la phase d'intégration ne débute réellement qu'à l'instant t2. Les pixels L intègrent donc la lumière sur toute la durée TintL de la phase d'intégration (de l'instant t1 à l'instant t3), alors que les pixels S intègrent la lumière sur une durée TintS (de l'instant t2 à l'instant t3) plus courte que la durée TintL. A partir de l'instant t3, une nouvelle phase de lecture Rd débute. La illustre, par des chronogrammes, le fonctionnement d'un capteur iToF selon un autre mode de réalisation. Plus particulièrement, la illustre le fonctionnement des capteurs 3, 4 et 6 décrits précédemment, dans le cas où les circuits respectivement 123, 124 et 126 sont configurés, lors de chaque phase d'intégration, pour commander tous les pixels L avec des signaux TGiL et tous les pixels S avec des signaux TGiS, les pixels L recevant tous les mêmes signaux TGiL et les pixels S recevant tous les mêmes signaux TGiS. La illustre les signaux TGiL fournis à chaque pixel L de la matrice, les signaux TGiS fournis à chaque pixel S de la matrice, le signal rstL fourni à chaque pixel L de la matrice, et le signal rstS fourni à chaque pixel S de la matrice. Plus particulièrement, dans cet exemple, on considère un pixel 100 comprenant 2 ensembles E1 et E2 ( ). Ainsi, dans cet exemple, chaque pixel L, respectivement S, reçoit un signal TG1L, respectivement TG1S, et un signal TG2L, respectivement TG2S. A un instant t0, le capteur est dans une phase de lecture Rd. Les dispositifs de transfert des pixels 100 sont maintenus bloqués. Par exemple, les signaux TG1L, TG2L, TG1S et TG2S sont dans un premier état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs de transfert des pixels 100 sont bloqués. En outre, à l'instant t0, tous les pixels 100 ont été lus et une phase d'initialisation des zones mem1 et mem2 de tous les pixels 100 est en cours. Pour cela, les signaux rstS et rstL sont dans un premier état binaire, correspondant par exemple à un niveau haut, pour lequel les dispositifs d'initialisation 108 des zones memi des pixels 100 sont actifs ( ). A un instant t1 postérieur à l'instant t0, une phase d'intégration Int commune à tous les pixels 100 débute. Il en résulte que le circuit 163, 164 ou 166, selon le cas, commande la fin de la phase d'initialisation des zones mémoires memi des pixels L. Pour cela, le signal rstL est commuté à son deuxième état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs 108 des pixels L sont inactifs. A partir de l'instant t1, et jusqu'à un instant t3 postérieur à l'instant t1 et correspondant à la fin de la phase d'intégration, les signaux TG1L et TG2L sont commutés périodiquement entre leurs deux états binaires, de sorte que les dispositifs de transfert 1061 et 1062 des pixels L commutent périodiquement entre leurs états bloqué et passant. A un instant t2 compris entre les instants t1 et t3, le circuit 163, 164 ou 166, selon le cas, commande la fin de la phase d'initialisation des zones mémoires memi des pixels S. Pour cela, le signal rstS est commuté à son deuxième état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs 108 des pixels S sont inactifs. En outre, pour éviter une consommation inutile, du fait que la durée d'intégration TintS (entre l'instant t2 et l'instant t3) de la lumière par les pixels S ne débute qu'à l'instant t2, entre les instants t1 et t3, les signaux TG1S et TG2S sont maintenus à leur premier état binaire, et ne commutent périodiquement entre leurs premier et deuxième états binaires qu'à partir de l'instant t2, jusqu'à l'instant t3. A partir de l'instant t3, une nouvelle phase de lecture Rd débute. La représente, de manière schématique, encore un autre mode de réalisation d'un capteur iToF 9. Le capteur 9 comprend de nombreux éléments structurels et fonctionnels en commun avec le capteur 1 de la , et seules les différences entre ces deux capteurs sont ici mises en exergue. En , on considère à titre d'exemple le cas où chaque pixel 100 de la matrice 10 est mis en oeuvre de la façon décrite en relation avec la , avec deux ensembles E1 et E2. Dans ce mode de réalisation, la matrice 10 de pixels 100 comprend des premiers pixels 100 référencés L, des deuxièmes pixels référencés S, mais aussi des troisièmes pixels référencés VS. Lors de chaque phase d'intégration, les pixels L sont destinés à avoir une durée d'intégration de la lumière sensiblement égale, par exemple égale, à la durée de la phase d'intégration, les pixels S étant destinés à avoir une durée d'intégration de la lumière plus courte que celle des pixels L, et les pixels VS étant destinés à avoir une durée d'intégration de la lumière plus courte que celle des pixels S. De préférence, dans ce mode de réalisation, la matrice 10 ne comprend que des pixels L, S et VS. Dans ce mode de réalisation, le circuit 16 est remplacé par un circuit 169 configuré pour commander les dispositifs d'initialisation des zones memi des pixels L, les dispositifs d'initialisation des zones memi des pixels S, et les dispositifs d'initialisation des zones memi des pixels VS. Lors de chaque phase d'intégration, le circuit 169 est configuré pour commander différemment les dispositifs d'initialisation 108 des pixels L, ceux des pixels S et ceux des pixels VS. Dit autrement, lors de chaque phase d'intégration, le circuit 169 est configuré pour fournir des signaux rstL aux pixels L, des signaux rstS aux pixels S et des signaux rstVS aux pixels VS, les signaux rstL, rstS et rstVS étant différents. De préférence, lors de chaque phase d'intégration, les signaux rstL sont identiques pour tous les pixels L, les signaux rstS étant identiques pour tous les pixels S, et les signaux rstVS étant identiques pour tous les pixels VS. Plus particulièrement, lors de chaque phase d'intégration, le circuit 169 est configuré pour arrêter une initialisation des zones memi des pixels L au début de la phase d'intégration, au moyen des signaux rstL, pour arrêter une initialisation des zones memi des pixels S à un premier instant postérieur au début de la phase d'intégration, au moyen des signaux rstS, et pour arrêter une initialisation des zones memi des pixels VS à un deuxième instant postérieur au premier instant, au moyen des signaux rstVS . Comme en , le capteur 9 comprend des lignes conductrices 18 parallèles aux lignes de la matrice 10. Les lignes 18 sont configurées pour transmettre les signaux rstL, rstS et rstVS aux pixels respectivement L, S et VS. Dans des premiers exemples de modes de réalisation illustrés par la , les colonnes de pixels 100 de la matrice 10 comprennent des colonnes de pixels L et des colonnes de pixels S et VS. Chaque colonne de pixels L ne comprend que des pixels L, chaque colonne de pixels S et VS ne comprenant que des pixels S et VS. De préférence, les colonnes de pixels L sont alternées avec les colonnes de pixels S et VS. A titre d'exemple, dans chaque colonne de pixels S et VS, les pixels S peuvent être alternés avec les pixels VS, voire des paires de pixels S peuvent être alternées avec des paires de pixels VS. En outre, dans ces premiers exemples de mode de réalisation, les lignes de pixels de la matrice comprennent des lignes de pixels L et VS et des lignes de pixels L et S. Ainsi, dans ces premiers exemples, le capteur 9 comprend : pour chaque ligne de pixels L et S, une ou plusieurs lignes 18 configurées pour transmettre les signaux rstL aux pixels L de la ligne de pixels, et une ou plusieurs lignes 18 configurées pour transmettre les signaux rstS au pixels S de la ligne de pixels, et pour chaque ligne de pixels L et VS, une ou plusieurs lignes 18 configurées pour transmettre les signaux rstL aux pixels L de la ligne de pixels, et une ou plusieurs lignes 18 configurées pour transmettre les signaux rstVS au pixels VS de la ligne de pixels. Dans l'exemple illustré par la , la disposition des pixels L, S et VS dans la matrice 10 correspond à la répétition d'un motif 900 carré de deux pixels de côté. Le motif 900 comprend deux pixels L voisins d'une même colonne de pixels L et deux pixels S et VS voisins d'une même colonne de pixels S et VS, la colonne de pixels L étant adjacente à la colonne de pixels S et VS. Dans le mode de réalisation de la , le circuit 12 est remplacé par un circuit 129. Le circuit 129 est configuré pour commander les dispositifs de transfert 106i ( ) des pixels 100. Selon un mode de réalisation (non illustré), le capteur 9 comprend des lignes conductrices 14 parallèles aux colonnes de la matrice 10 et le circuit 129 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque colonne, tous les pixels 100 de la colonne partagent alors les mêmes lignes conductrices 14. Le circuit 129 est configuré, pour chaque colonne, pour fournir les mêmes signaux TGi à tous les pixels 100 de la colonne, via les lignes conductrices 14 de cette colonne. Dans ce mode de réalisation, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Selon une variante de réalisation (non illustrée), les lignes 14 sont parallèles aux lignes de pixels 100 de la matrice, et le circuit 129 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels 100 de manière identique. Dans chaque ligne de pixels, tous les pixels 100 de la ligne de pixels partagent alors les mêmes lignes conductrices 14. Le circuit 129 est configuré, pour chaque ligne de pixels 100, pour fournir les mêmes signaux TGi à tous les pixels 100 de la ligne de pixels, via les lignes conductrices 14 de cette ligne de pixels. Dans cette variante, lors de chaque phase d'intégration, tous les pixels 100 reçoivent les mêmes signaux TGi. Selon une autre variante de réalisation, illustrée par la , les lignes 14 sont parallèles aux colonnes de pixels 100 de la matrice et le circuit 129 est configuré pour commander, lors de chaque phase d'intégration, tous les pixels L, respectivement S et VS, au moyen de signaux TGiL, respectivement TGiS. De préférence, lors de chaque phase d'intégration, tous les pixels L, respectivement S et VS, reçoivent les mêmes signaux TGiL, respectivement TGiS. Dans cette variante, le circuit 129 est configuré pour que, lors de chaque phase d'intégration, les signaux TGiS soient différents des signaux TGiL, et, plus particulièrement, pour que les signaux TGiS ne commutent pas tant que la phase d'initialisation des dispositifs de transfert des pixels S n'est pas terminée. On a décrit ci-dessus en relation avec la des premiers exemples où la matrice comprend des colonnes de pixels L et des colonnes de pixels S et VS. Dans des deuxièmes exemples de modes de réalisation, non illustrés, la matrice 10 comprend des lignes de pixels L et des lignes de pixels S et VS, chaque ligne de pixels L ne comprenant que des pixels L, et chaque ligne de pixels S et VS ne comprenant que des pixels S et VS. De préférence, les lignes de pixels L sont alternées avec les lignes de pixels S et VS. A titre d'exemple, dans chaque ligne de pixels S et VS, les pixels S peuvent être alternés avec les pixels VS, voire des paires de pixels S peuvent être alternées avec des paires de pixels VS. Le capteur 9 comprend alors : pour chaque ligne de pixels L, une ou plusieurs lignes 18 configurées pour transmettre les signaux rstL aux pixels L de la ligne de pixels, et pour chaque ligne de pixels S et VS, une ou plusieurs lignes 18 configurées pour transmettre les signaux rstS aux pixels S de la ligne de pixels, et une ou plusieurs lignes 18 configurées pour transmettre les signaux rstVS aux pixels VS de la ligne de pixels. En outre, dans ces deuxièmes exemples de modes de réalisation, le circuit 129 est configuré pour fournir les mêmes signaux TGi à tous les pixels de la matrice, au moyen de lignes 14 parallèles aux lignes de pixels de la matrice, ou au moyen de lignes 14 parallèles aux colonnes de pixels de la matrice. En variante, lorsque les lignes 14 sont parallèles aux lignes de pixels de la matrice, le circuit 129 est configuré pour fournir, pour chaque ligne de pixels L, les mêmes signaux TGiL à tous les pixels L de la ligne de pixels L, et, pour chaque ligne de pixels S et VS, les mêmes signaux TGiS à tous les pixels S et VS de la ligne de pixels S et VS. Bien que l'on n'ait pas représenté les autres circuits de commande de la matrice 10, par exemple, le circuit configuré pour commander les lectures des pixels 100, et le circuit pour commander l'initialisation de la zone PD des pixels et, le cas échéant, le circuit pour commander les dispositifs anti-éblouissement des pixels 100, ces circuits sont usuels et, par exemple, similaires à ceux du capteur 1 ( ), leurs mises en œuvre étant à la portée de la personne du métier. De même, bien que cela ne soit pas illustré en , le capteur 9 comprend le circuit de lecture 20 et les lignes Vxi parallèles aux colonnes de la matrice 10. La illustre, par des chronogrammes, le fonctionnement du capteur de la . Plus particulièrement, la illustre le fonctionnement du capteur 9 décrit précédemment, dans le cas où le circuit 129 est configuré, lors de chaque phase d'intégration, pour commander tous les pixels L de façon identique, c’est-à-dire avec les mêmes signaux TGiL, et tous les pixels S et VS de façon identique, c’est-à-dire avec les signaux TGiS, les pixels L étant commandés différemment des pixels S et VS par le circuit 129, ou, dit autrement, les signaux TGiL étant différents des signaux TGiS. La illustre les signaux TGiL et rstL fournis à chaque pixel L de la matrice, les signaux TGiS fournis à chaque pixel S et à chaque pixel VS de la matrice, les signaux rstS fournis aux pixels S de la matrice et les signaux et rstVS fournis aux pixels VS de la matrice. Dans cet exemple, on considère un pixel 100 comprenant 2 ensembles E1 et E2 ( ). A un instant t0, le capteur est dans une phase de lecture Rd. Les dispositifs de transfert des pixels 100 sont maintenu bloqués. Par exemple, les signaux TG1L, TG2L, TG1S et TG2S sont dans un premier état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs de transfert des pixels 100 sont bloqués. En outre, à l'instant t0, tous les pixels 100 ont été lus et une phase d'initialisation des zones mem1 et mem2 de tous les pixels 100 est en cours. Pour cela, les signaux rstL, rstS et rstVS sont dans un premier état binaire, correspondant par exemple à un niveau haut, pour lequel les dispositifs d'initialisation 108 des zones memi des pixels 100 sont actifs ( ). A un instant t1 postérieur à l'instant t0, une phase d'intégration Int commune à tous les pixels 100 débute. Il en résulte que le circuit 169 commande la fin de la phase d'initialisation des zones mémoires memi des pixels L. Pour cela, le signal rstL est commuté à son deuxième état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs 108 des pixels L sont inactifs. A partir de l'instant t1, et jusqu'à un instant t3 postérieur à l'instant t1 et correspondant à la fin de la phase d'intégration, les signaux TG1L et TG2L sont commutés périodiquement entre leurs deux états binaires, de sorte que les dispositifs de transfert 1061 et 1062 des pixels L commutent périodiquement entre leurs états bloqué et passant. A un instant t2 compris entre les instants t1 et t3, le circuit 169 commande la fin de la phase d'initialisation des zones mémoires memi des pixels S. Pour cela, le signal rstS est commuté à son deuxième état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs 108 des pixels S sont inactifs. En outre, à partir de l'instant t2, et jusqu'à l'instant t3 correspondant à la fin de la phase d'intégration, les signaux TG1S et TG2S sont commutés périodiquement entre leurs deux états binaires, de sorte que les dispositifs de transfert 1061 et 1062 des pixels S et VS commutent périodiquement entre leurs états bloqué et passant. A un instant t4 compris entre les instants t2 et t3, le circuit 169 commande la fin de la phase d'initialisation des zones mémoires memi des pixels VS. Pour cela, le signal rstVS est commuté à son deuxième état binaire, correspondant par exemple à un niveau bas, pour lequel les dispositifs 108 des pixels VS sont inactifs. A partir de l'instant t3, une nouvelle phase de lecture Rd débute. Les pixels L intègrent donc la lumière sur toute la durée TintL de la phase d'intégration (de l'instant t1 à l'instant t3), alors que les pixels S intègrent la lumière sur une durée TintS (de l'instant t2 à l'instant t3) plus courte que la durée TintL, et que les pixels VS intègrent la lumière sur une durée TintVS (de l'instant t4 à l'instant t3) plus courte que la durée TintS. La personne du métier est en mesure de déduire du fonctionnement décrit ci-dessus en relation avec la , le fonctionnement du capteur 9 dans le cas où le circuit 129 commande tous les pixels 100 de la même façon, c’est-à-dire avec les mêmes signaux TGi pour tous les pixels 100. De préférence, dans tous les modes de réalisation et variantes décrits précédemment en relation avec la , la , la , la , la , la , la et la , lorsqu'une ligne, respectivement un colonne, de pixels 100 comprend des pixels de deux types, à savoir des pixels L et des pixels S ou des pixels L et des pixels VS ou encore des pixels S et des pixels VS, il y a autant de pixels du premier des deux types que de pixels du deuxième des deux types. En outre, dans tous les exemples de modes de réalisation et de variantes de capteurs décrits précédemment, on notera que, par rapport à un capteur usuel du type de celui de la , le nombre de lignes conductrices 14 n'est pas dupliqué. De préférence, le nombre de lignes conductrices 14 des capteurs 3, 4, 5, 6 et 9 décrits est égal à celui d'un capteur 1 correspondant, c’est-à-dire d'un capteur 1 ayant des pixels structurellement identiques à ceux des capteurs 3, 4, 5, 6 et 9. Par ailleurs, les modes de réalisation et variantes décrits ci-dessus s'appliquent à des pixels pouvant être différents du pixel 100 décrit en relation avec la , notamment par le nombre N d'ensembles Ei que comprennent ces pixels et/ou par la mise en œuvre des dispositifs d'initialisation des zones mémoires memi de ces pixels et/ou par la mise en œuvre du circuit de lecture de ces pixels et/ou par la mise en œuvre du dispositif d'initialisation de la zone PD de ces pixels et/ou par la mise en œuvre du dispositif anti-éblouissement de ces pixels. Plus généralement, les modes de réalisation et variantes décrits s'appliquent à tout pixel iToF usuel comprenant : une zone photosensible, au moins deux ensembles comprenant chacun une zone mémoire et un dispositif de transfert entre la zone PD et la zone mémoire, et un dispositif d'initialisation des zones mémoire. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Capteur de temps de vol indirect (3 ; 4 ; 5 ; 6 ; 9) comprenant une matrice (10) de pixels (100, L, S, VS) organisés en lignes et en colonnes, chaque pixel comprenant : une zone de photoconversion (PD) ; au moins deux ensembles (E1, E2) comportant chacun une zone mémoire (mem1, mem2) et un dispositif de transfert (1061, 1062) couplant la zone mémoire à la zone de photoconversion ; et un dispositif d'initialisation (108, 1081, 1082) des zones mémoires du pixel, le capteur comprenant en outre : un premier circuit (123 ; 124 ; 125 ; 126 ; 129) configuré pour commander les dispositifs de transfert (1061, 1062) des pixels ; et un deuxième circuit (163 ; 164 ; 165 ; 166 ; 169) configuré pour commander les dispositifs d'initialisation (108 , 1081, 1082) des zones mémoires des pixels, dans lequel le deuxième circuit (163 ; 164 ; 165 ; 166 ; 169) est configuré, lors de chaque phase d'intégration (Int) mise en œuvre par le capteur, pour commander la fin d'une phase d'initialisation des zones mémoires (mem1, mem2) de premiers pixels (L) de la matrice au début (t1) de la phase d'intégration, et pour commander la fin d'une phase d'initialisation des zones mémoires de deuxièmes pixels (S) de la matrice à un premier instant (t2) postérieur au début de la phase de d'intégration. Capteur selon la revendication 1, dans lequel : le deuxième circuit est configuré pour commander les dispositifs d'initialisation des zones mémoires des premiers pixels (L) au moyen de premiers signaux d'initialisation (rstL) et les dispositifs d'initialisation des zones mémoires des deuxièmes pixels (S) au moyen de deuxièmes signaux d'initialisation (rstS) ; et le capteur comprend des lignes conductrices (18) parallèles aux lignes de pixels et configurées pour transmettre les signaux d'initialisation (rstS, rstL) aux pixels (S, L) de la matrice. Capteur (3) selon la revendication 1 ou 2, dans lequel les lignes de pixels comprennent des premières lignes et des deuxièmes lignes, de préférence alternées, chaque première ligne ne comprenant que des premiers pixels (L) et chaque deuxième ligne ne comprenant que des deuxièmes pixels (S). Capteur (3) selon la revendication 3, dans lequel le premier circuit (123) est configuré, lors de chaque phase d'intégration, pour commander tous les pixels (L, S) de la matrice (10) de manière identique. Capteur (3) selon la revendication 3, dans lequel : le premier circuit (123) est configuré pour commander les dispositifs de transfert (1061, 1062) de chaque premier pixel (L) au moyen de premiers signaux de transfert (TGiL, TG1L, TG2L) et les dispositifs de transfert (1061, 1062) de chaque deuxième pixel (S) au moyen de deuxièmes signaux de transfert (TGiS, TG1S, TG2S) ; et le capteur (3) comprend des lignes conductrices (14) parallèles aux lignes de pixels et configurées pour transmettre les signaux de transfert (TGiL, TG1L, TG2L, TGiS, TG1S, TG2S) aux pixels (L, S) de la matrice. Capteur (4) selon la revendication 1 ou 2, dans lequel les colonnes de pixels (100, S, L) comprennent des premières colonnes et des deuxièmes colonnes, de préférence alternées, chaque première colonne ne comprenant que des premiers pixels (L) et chaque deuxième colonne ne comprenant que des deuxièmes pixels (S). Capteur (4) selon la revendication 6, dans lequel le premier circuit (126) est configuré, lors de chaque phase d'intégration (Int), pour commander tous les pixels (100, L, S) de la matrice de manière identique. Capteur (4) selon la revendication 6, dans lequel : le premier circuit (124) est configuré pour commander les dispositifs de transfert (1061, 1062) de chaque premier pixel (L) au moyen de premiers signaux de transfert (TGiL, TG1L, TG2L) et les dispositifs de transfert (1061, 1062) de chaque deuxième pixel (S) au moyen de deuxièmes signaux de transfert (TGiS, TG1S, TG2S) ; et le capteur (4) comprend des lignes conductrices (14) parallèles aux colonnes de la matrice et configurées pour transmettre les signaux de transfert (TGiL, TG1L, TG2L, TGiS, TG1S, TG2S) aux pixels (100, L, S) de la matrice. Capteur (5) selon la revendication 1 ou 2, dans lequel chaque colonne de pixels (100) comprend une alternance de premiers pixels (L) et de deuxièmes pixels (S), et chaque ligne de pixels (100) comprend une alternance de premiers pixels (L) et de deuxièmes pixels (S). Capteur (5) selon la revendication 9, dans lequel le premier circuit (125) est configuré, lors de chaque phase d'intégration (Int), pour commander tous les pixels (100, S, L) de la matrice de manière identique. Capteur (6) selon la revendication 1 ou 2, dans lequel les colonnes de pixels (100, S, L) comprennent des premières colonnes et des deuxièmes colonnes, de préférence alternées, chaque première colonne ne comprenant que des premiers pixels (L) ou des deuxièmes pixels (S), et chaque deuxième colonne comprenant une alternance de premiers pixels (L) et de deuxièmes pixels (S). Capteur (9) selon la revendication 2, dans lequel : le deuxième circuit (169) est en outre configuré, lors de chaque phase d'intégration (Int), pour commander la fin d'une phase d'initialisation des zones mémoires (mem1, mem2) de troisièmes pixels (VS) de la matrice à un deuxième instant (t4) postérieur au premier instant (t1) ; et le deuxième circuit (169) est configuré pour commander les dispositifs d'initialisation (108, 1081, 1082) des zones mémoires (mem1, mem2) des troisièmes pixels (VS) au moyen de troisièmes signaux d'initialisation (rstVS). Capteur (9) selon la revendication 12, dans lequel : les colonnes de pixels (100, L, S, VS) comprennent des premières colonnes et des deuxièmes colonnes, de préférence alternées ; chaque première colonne ne comprend que des premiers pixels (L) ; chaque deuxième colonne ne comprend que des deuxièmes pixels (S) et des troisièmes pixels (VS), de préférence alternés ; le premier circuit (129) est configuré pour commander les dispositifs de transfert de chaque premier pixel (L) au moyen de premiers signaux de transfert (TGiL, TG1L, TG2L) , et les dispositifs de transfert de chaque deuxième pixel (S) et de chaque troisième pixel (VS) au moyen de deuxièmes signaux de transfert (TGiS, TG1S, TG2S) ; et le capteur (9) comprend des lignes conductrices (14) parallèles aux colonnes de pixels et configurées pour transmettre les signaux de transfert (TGiL, TG1L, TG2L, TGiS, TG1S, TG2S) aux pixels (L, S, VS) de la matrice. Capteur (9) selon la revendication 12, dans lequel : les lignes de pixels (100, L, S, VS) comprennent des premières lignes et des deuxièmes lignes, de préférence alternées ; chaque première ligne ne comprend que des premiers pixels (L) ; chaque deuxième ligne ne comprend que des deuxièmes pixels (S) et des troisièmes pixels (VS), de préférence alternés ; le premier circuit (129) est configuré pour commander les dispositifs de transfert de chaque premier pixel (L) au moyen de premiers signaux de transfert (TGiL, TG1L, TG2L) , et les dispositifs de transfert de chaque deuxième pixel (S) et de chaque troisième pixel (VS) au moyen de deuxièmes signaux de transfert (TGiS, TG1S, TG2S) ; et le capteur (9) comprend des lignes conductrices (14) parallèles aux lignes de pixels et configurées pour transmettre les signaux de transfert (TGiL, TG1L, TG2L, TGiS, TG1S, TG2S) aux pixels (L, S, VS) de la matrice. Capteur (3 ; 4 ; 5 ; 6 ; 9) selon l'une quelconque des revendications 1 à 14, dans lequel tous les pixels (100, L, S, VS) de la matrice sont identiques.