Brevet FR3118282A1 — publié le 20220624

Circuit intégré comprenant au moins une première cellule précaractérisée (STD100) encadrée par deux deuxièmes cellules précaractérisées (STD200), les trois cellules étant disposées au voisinage l’une de l’autre, chaque cellule comportant au moins un transistor NMOS (TNRVT)et au moins un transistor PMOS (TPLVT) situés dans et sur un substrat du type silicium sur isolant, ledit au moins un transistor PMOS (TPLVT) de la première cellule précaractérisée (STD100) ayant un canal comportant du silicium et du germanium, ledit au moins un transistor PMOS (TPHVT) de chaque deuxième cellule précaractérisée ayant un canal en silicium et une tension de seuil différente en valeur absolue de la tension de seuil dudit au moins un transistor PMOS (TPLVT) de la première cellule. Figure pour l’abrégé : Fig 9 ENSEMBLE DE CELLULES PRECARACTERISEES INTEGREES Des modes de mise en œuvre et de réalisation de la présente invention concernent le domaine de la microélectronique, notamment les circuits intégrés et plus particulièrement les cellules précaractérisées, plus connues sous la dénomination anglosaxonne « standard cell », telles que celles utilisées pour la conception des circuits logiques numériques des circuits intégrés. Parmi les transistors utilisés dans un circuit intégré, par exemple réalisé sur un substrat de type silicium sur isolant (SOI : Silicon On Insulator), il peut être utile d’utiliser -des transistors à tension de seuil basse (Low VT : Voltage Threshold) ayant par exemple une tension de seuil de l’ordre de 0,25 Volt en valeur absolue, -des transistors à tension de seuil standard (RVT : Regular Voltage Threshold) ayant par exemple une tension de seuil de l’ordre de 0,35 Volt en valeur absolue, et -des transistors à tension de seuil élevé (HVT : High Voltage Threshold) ayant typiquement une tension de seuil de l’ordre de 0,45 Volt en valeur absolue. Ces notions de tensions de seuil basse, standard et élevée sont bien connues de l’homme du métier et dépendent de la valeur du nœud technologique, et les valeurs numériques indiquées ci-dessus sont données pour un nœud technologique inférieur à 90nm à une dizaine de pourcents près. Les transistors à tension de seuil basse et tension de seuil standard, en particulier lorsqu’ils comportent un canal SiGe c’est-à-dire comportant du silicium et du germanium, sont notamment utilisés pour la réalisation de chemins critiques car ils présentent une vitesse élevée et de bonnes performances en courant c’est-à-dire présentant un courant à l’état passant (courant Ion) supérieur typiquement à 500 microampères/micromètre. Par contre de tels transistors présentent des fuites importantes, c’est-à-dire un courant Ioff à l’état bloqué du transistor, relativement élevé, typiquement de l’ordre de 1 nanoampère/micromètre jusqu’à 20 ou 30 nanoampères/micromètre. Par ailleurs, il est intéressant d’utiliser des transistors à tension de seuil élevé avec canal silicium car ils présentent un faible courant de fuite, typiquement de l’ordre de 0,05 nanoampères/micromètre. Actuellement, on peut trouver sur une même plateforme technologique des circuits intégrés ou des portions de circuits intégrés utilisant exclusivement des transistors à canal SiGe et d’autres circuits intégrés ou d’autres portions d’un même circuit intégré, utilisant exclusivement des transistors à canal silicium tels que des transistors à tension de seuil élevé. Or, une telle disposition est consommatrice de place. Il existe donc un besoin de pouvoir combiner, au sein d’un même circuit intégré, à la fois des transistors à canal silicium germanium du type tension de seuil basse et tension de seuil standard et des transistors à canal silicium du type à tension de seuil élevé. Selon un aspect, il est ainsi proposé un circuit intégré comportant au moins une première cellule précaractérisée encadrée par deux deuxièmes cellules précaractérisées. Les trois cellules sont disposées au voisinage l’une de l’autre. c’est-à-dire qu’elles sont soit directement accolées ou abutées l’une à l’autre soit indirectement abutées l’une à l’autre, c’est-à-dire par l’intermédiaire d’une ou de plusieurs autres cellules précaractérisées, par exemple des cellules dites de remplissage comme on le verra plus en détails ci-après. Ainsi deux cellules voisines sont par exemple espacées d’une distance pouvant être nulle ou inférieure ou égale à la centaine de nanomètres. Chaque cellule comporte au moins un transistor NMOS et au moins un transistor PMOS situés dans et sur un substrat de type silicium sur isolant. Ledit au moins transistor PMOS de la première cellule précaractérisée a un canal comportant du silicium et du germanium. Ledit au moins un transistor PMOS de chaque deuxième cellule précaractérisée a un canal en silicium et une tension de seuil différente de, par exemple supérieure en valeur absolue à, la tension de seuil dudit au moins un transistor PMOS de la première cellule. Ainsi, on résout le problème de l’encombrement surfacique en plaçant au voisinage l’une de l’autre des cellules précaractérisées comportant des transistors PMOS à canal silicium germanium et des transistors PMOS à canal silicium. On peut ainsi mélanger des transistors à tension de seuil différentes, en particulier des transistors à tension de seuil basse et à tension de seuil standard à canal silicium germanium avec des transistors à tension de seuil élevé à canal silicium. Il existe plusieurs solutions pour disposer ces cellules précaractérisées au voisinage l’une de l’autre. Les inventeurs ont en effet observé que placer l’un contre l’autre un transistor à canal silicium germanium et un transistor à canal silicium pouvait engendrer une baisse de performance qui peut s’avérer gênante dans certaines applications. Aussi, selon une variante, le circuit intégré peut comporter en outre une région semiconductrice de liaison reliant la zone active dudit au moins un transistor PMOS de la première cellule précaractérisée (celui qui est en canal SiGe) et la zone active des transistors PMOS des deuxièmes cellules précaractérisées (ceux qui sont à canal silicium). La région semiconductrice de liaison comprend notamment une grille d’isolation permettant d’isoler les deux zones actives entre elles mais la région semiconductrice de liaison forme avec les zones actives des transistors, une région active continue et permet donc d’éviter une coupure d’active qui induirait une relaxation de la contrainte induite par le silicium germanium, pénalisant la performance des transistors concernés à canal SiGe. Et, de façon à ne pas trop pénaliser les performances du transistor PMOS à canal silicium germanium, il est prévu, selon un mode de réalisation compatible avec cette variante, que le circuit intégré comprenne au moins deux cellules précaractérisées dites de remplissage encadrant la première cellule précaractérisée, respectivement disposées entre la première cellule précaractérisée et les deux deuxièmes cellules précaractérisées, et respectivement abutées à la première cellule précaractérisée et aux deux deuxièmes cellules précaractérisées. Chaque cellule de remplissage comporte -une région de remplissage ayant une première partie contenant du silicium et du germanium au contact de la zone active du transistor PMOS de la première cellule précaractérisée et une deuxième partie contenant du silicium au contact de la zone active du transistor PMOS de la deuxième cellule précaractérisée correspondante, et - deux premières lignes de polysilicium (formant des grilles d’isolation) situées au-dessus de la frontière entre la cellule de remplissage et la première cellule précaractérisée ou la deuxième cellule précaractérisée respectivement, et destinées à être polarisées à une tension d’alimentation VDD. Ces régions de remplissage forment ladite région semiconductrice de liaison. Le fait de rajouter ces régions de remplissage en silicium germanium permet de ne pas trop relâcher la contrainte dans le canal silicium germanium du transistor PMOS et limite donc les pertes de performances du transistor PMOS à canal silicium germanium. Cela étant, afin de ne pas trop pénaliser les performances du transistor à canal silicium, il est particulièrement avantageux de casser cette zone semiconductrice continue et de prévoir une coupure entre la zone active du transistor à canal silicium et la zone active du transistor à canal silicium germanium, tout en utilisant toujours des cellules de remplissage contenant du silicium et du germanium pour ne pas pénaliser les performances du transistor PMOS à canal SiGe. Ainsi, selon un mode de réalisation, le circuit intégré comprend au moins deux cellules précaractérisées dites de remplissage encadrant la première cellule précaractérisée, respectivement disposées entre la première cellule précaractérisée et les deux deuxièmes cellules précaractérisées, respectivement abutées à la première cellule précaractérisée et aux deux deuxièmes cellules précaractérisées. Chaque cellule de remplissage comporte une région de remplissage contenant du silicium et du germanium, accolée à la zone active des transistors PMOS de la première cellule précaractérisée et au moins une première ligne de polysilicium située au-dessus de la région de remplissage et destinée à rester électriquement flottante. Par ailleurs, les régions de remplissage sont séparées de la zone active dudit au moins un transistor PMOS de chaque deuxième cellule précaractérisée (c’est-à-dire les transistors PMOS à canal silicium) par une région isolante. Quels que soient les modes de réalisation, ledit au moins un transistor PMOS de la première cellule caractérisée peut être un transistor à faible tension de seuil et ledit au moins un transistor PMOS de la deuxième cellule précaractérisée peut être un transistor à tension de seuil élevé. Il est également possible que ledit au moins un transistor PMOS de la première cellule précaractérisée soit un transistor à tension de seuil standard et que ledit au moins un transistor PMOS de deuxième cellule précaractérisée soit un transistor à tension de seuil élevée. Cela étant, les modes de réalisation qui viennent d’être évoqués occupent une certaine place sur silicium en raison de la présence des cellules de remplissage. Et, dans certaines applications, il peut être intéressant de réduire encore cet encombrement surfacique. C’est pourquoi, dans une autre variante, il est prévu de s’affranchir de ces cellules précaractérisées de remplissage et de casser également la continuité des zones actives. Ainsi, selon une autre variante, ledit au moins un transistor NMOS de la première cellule précaractérisée a un canal en silicium et une tension de seuil, par exemple une tension de seuil standard, égale ou de de préférence supérieure en valeur absolue, à la tension de seuil, par exemple une tension de seuil basse, dudit au moins un transistor PMOS de cette première cellule précaractérisée. Par ailleurs, la zone active dudit au moins un transistor PMOS de cette première cellule précaractérisée est électriquement isolée de la zone active dudit au moins un transistor PMOS de chaque deuxième cellule précaractérisée. Ainsi, dans cette variante, on obtient par exemple un mélange d’un transistor à tension de seuil élevé et canal silicium et d’un transistor à tension de seuil standard en utilisant une cellule précaractérisée comportant non pas un transistor NMOS à tension de seuil standard et un transistor PMOS à tension de seuil standard mais en utilisant un transistor NMOS à tension de seuil standard et un transistor PMOS à canal silicium germanium à tension de seuil basse. Le fait d’utiliser un transistor à tension de seuil basse sur canal silicium germanium permet de compenser en termes de courant de fuite notamment, la baisse de performance occasionnée par la cassure entre les zones actives des transistors PMOS des deuxièmes cellules et du transistor PMOS de la première cellule. Dans une telle variante, la première cellule précaractérisée peut être avantageusement accolée à chaque deuxième cellule précaractérisée Comme indiqué précédemment, ledit au moins un transistor NMOS de la première cellule peut être un transistor à tension de seuil standard, ledit au moins un transistor PMOS de la première cellule peut être un transistor à tension de seuil basse et ledit au moins un transistor PMOS de chaque deuxième cellule peut être un transistor à tension de seuil élevée. Selon encore un autre mode de réalisation, il est également possible que le circuit intégré comprenne un ensemble de trois cellules précaractérisées supplémentaires formant un ensemble ayant de bonnes performances en termes de courant à l’état passant (courant Ion). Cet ensemble de cellules supplémentaires peut par exemple se rajouter dans le circuit intégré à au moins un des ensembles de cellules précaractérisées définies ci-avant. Ainsi, dans ce mode de réalisation, le circuit intégré comprend en outre un autre ensemble d’une première cellule précaractérisée supplémentaire encadrée par deux deuxièmes cellules précaractérisées supplémentaires. Les trois cellules supplémentaires sont accolées (abutées) et comportent chacune au moins un transistor NMOS ayant un canal en silicium et au moins un transistor PMOS ayant un canal contenant du silicium et du germanium. Les zones actives de tous les transistors PMOS forment une zone semiconductrice continue. La tension de seuil dudit au moins un transistor PMOS de la première cellule supplémentaire est différente en valeur absolue de la tension de seuil des transistors PMOS des deuxièmes cellules supplémentaires. Et le circuit intégré comporte en outre deux lignes de polysilicium destinées à être polarisées à une tension d’alimentation et respectivement disposées au-dessus de la frontière entre la zone active dudit au moins un transistor PMOS de la première cellule supplémentaire et ledit au moins un transistor PMOS de chaque deuxième cellule supplémentaire. Ledit au moins un transistor PMOS de la première cellule supplémentaire peut être un transistor à tension de seuil basse et les transistors PMOS des deuxièmes cellules supplémentaires peuvent être des transistors à tension de seuil standard. Quels que soient la variante et le mode de réalisation, le substrat du type silicium sur isolant peut être un substrat de type silicium totalement déserté sur isolant (FDSOI : Fully Depleted Silicon On Insulator). Selon un autre aspect il est proposé un procédé de fabrication d’un circuit intégré, comprenant -un stockage dans une mémoire d’une bibliothèque de cellules précaractérisées destinées à être réalisées sur un substrat de type silicium sur isolant et comportant au moins une première cellule précaractérisée, et une deuxième cellule précaractérisée, chaque cellule comportant au moins un transistor NMOS et au moins un transistor PMOS, ledit au moins un transistor PMOS de la première cellule précaractérisée ayant un canal comportant du silicium et du germanium, ledit au moins un transistor PMOS de la deuxième cellule précaractérisée ayant un canal en silicium et une tension de seuil différente de, par exemple supérieure en valeur absolue à, la tension de seuil dudit au moins transistor PMOS de la première cellule -une extraction de ces cellules précaractérisées de la mémoire et un placement de ces cellules de façon à les disposer au voisinage l’une de l’autre, la première cellule précaractérisée étant encadrée par deux deuxièmes cellules précaractérisées, -et une réalisation du circuit intégré à partir dudit placement de ces cellules. Selon un mode de mise en œuvre, -la première cellule précaractérisée comporte une région isolante entourant la zone active dudit au moins un transistor NMOS et la zone active dudit au moins un transistor PMOS, -la deuxième cellule précaractérisée comporte une région isolante entourant au moins partiellement la zone active dudit au moins un transistor NMOS et la zone active dudit au moins un transistor PMOS, -chaque transistor NMOS de la première cellule précaractérisée a un canal en silicium et une tension de seuil égale, et de préférence supérieure en valeur absolue, à la tension de seuil de chaque transistor PMOS de cette première cellule précaractérisée, et -chaque transistor PMOS de la deuxième cellule précaractérisée a une tension de seuil supérieure en valeur absolue à la tension de seuil de chaque transistor NMOS de la première cellule. Par ailleurs il est prévu un placement de la première cellule précaractérisée encadrée de façon accolée par deux deuxièmes cellules précaractérisées de sorte que la zone active du transistor PMOS de la première cellule précaractérisée soit électriquement isolée des zones actives des transistor PMOS des deux deuxièmes cellules. Selon un mode de mise en œuvre, ledit au moins un transistor NMOS de la première cellule est un transistor à tension de seuil standard, ledit au moins un transistor PMOS de la première cellule est un transistor à tension de seuil basse et ledit au moins un transistor PMOS de la deuxième cellule est un transistor à tension de seuil élevée. Selon un mode de mise en œuvre, la bibliothèque de cellules précaractérisées comprend en outre une première cellule précaractérisée supplémentaire et une deuxième cellule précaractérisée supplémentaire, les cellules supplémentaires comportant chacune au moins un transistor NMOS ayant un canal en silicium et au moins un transistor PMOS ayant un canal contenant du silicium et du germanium, et la tension de seuil dudit au moins un transistor PMOS de la première cellule supplémentaire étant différente en valeur absolue de la tension de seuil dudit au moins un transistor PMOS de la deuxième cellule supplémentaire, et ledit placement comprend en outre une disposition de ces cellules supplémentaires de sorte que la première cellule supplémentaire soit encadrée de façon accolée par deux deuxièmes cellules supplémentaires, les zones actives des transistors PMOS de toutes les cellules supplémentaires formant une zone semiconductrice continue, l’une au moins de la première cellule supplémentaire ou de la deuxième cellule supplémentaire ayant en bordure une ligne de polysilicium au-dessus de la zone active correspondante destinée à être polarisée à une tension d’alimentation. Selon un mode de mise en œuvre, ledit au moins un transistor PMOS de la première cellule supplémentaire est un transistor à tension de seuil basse et ledit au moins un transistor PMOS de la deuxième cellule supplémentaire est un transistor à tension de seuil standard. Selon un autre aspect, il est proposé une cellule précaractérisée, destinée à être réalisée sur un substrat de type silicium sur isolant et comportant au moins un transistor NMOS ayant un canal en silicium et au moins un transistor PMOS ayant un canal comportant du silicium et du germanium et une tension de seuil inférieure en valeur absolue à la tension de seuil dudit au moins un transistor NMOS, et une région isolante entourant la zone active dudit au moins un transistor NMOS et la zone active dudit au moins un transistor PMOS. Selon un mode de réalisation, ledit au moins un transistor NMOS est un transistor à tension de seuil standard et ledit au moins un transistor PMOS est un transistor ayant une tension de seuil basse. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : et illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention. Les figures 1 à 6 illustrent schématiquement des transistors NMOS et PMOS ayant des tensions de seuil différentes, réalisées sur un substrat de type silicium sur isolant, par exemple du type silicium totalement déserté sur isolant. Les transistors NMOS qui seront utilisés dans les cellules précaractérisées décrites ci-après ont un canal silicium. Les transistors PMOS qui seront utilisés dans les cellules précaractérisées décrites ci-après ont un canal silicium germanium, à l’exception du transistor PMOS à tension de seuil élevée qui a un canal en silicium. Sur la , la référence TNLVT désigne un transistor NMOS à tension de seuil basse, typiquement de l’ordre de 0,25 volts. Ce transistor NMOS est réalisé dans et sur un film semiconducteur FLM disposé au-dessus d’une région isolante enterrée BX (connue par l’homme du métier sous la dénomination anglo-saxonne BOX : Buried OXyde). La couche isolante enterrée BX est située au-dessus d’un caisson semiconducteur CSN dopé de type N ménagé dans un substrat semiconducteur SB. La partie du caisson CSN située sous la couche enterrée BX forme une grille arrière BG polarisée ici par un contact de type N+ disposé entre deux régions d’isolation STI. Le transistor TNLVT comporte également des régions surélevées de source et de drain S et D ainsi qu’une grille GRN contenant ici un métal possédant un travail de sortie de type N. Ce transistor TNLVT a un canal entièrement silicium. Le film semiconducteur FLM est ici du silicium intrinsèque c’est-à-dire ayant une concentration de dopants inférieure à 10 11 atomes/cm 3 Le transistor TNRVT illustré sur la est un transistor NMOS à tension de seuil standard, c’est-à-dire de l’ordre de 0,35 volts. Le transistor TNRVT se distingue du transistor TNLVT de la par le dopage du film semiconducteur FLM. En effet, pour le transistor TNRVT, le film FLM présente une concentration de dopants de l’ordre de 10 18 atomes/cm3. Ce transistor TNRVT peut être un transistor à canal silicium. La illustre un transistor NMOS TNHVT ayant une tension de seuil élevée, typiquement de l’ordre de 0,45 volts. Ce transistor TNHVT peut être également à canal silicium. Il se distingue du transistor TNRVT de la par le fait qu’il comporte une grille GRP contenant un métal possédant un travail de sortie de type de type P alors que le transistor TNRVT a une GRN contenant un métal possédant un travail de sortie de type N. La concentration de dopants du film FLM du transistor TNHVT peut être identique à celle du film FLM du transistor TNRVT de la figure 2. Les figures 4 à 6 illustrent des transistors PMOS à tensions de seuil différentes. La illustre un transistor PMOS TPLVT ayant une tension de seuil basse ayant un canal comportant du silicium et du germanium, par exemple un alliage Si1-xGex ou x est compris entre 0,1 (10%) et 0,4 (40%), de préférence égal à 0,2 (20%). Il présente une structure analogue à celle du transistor NMOS TNLVT de la mais se distingue par le type de dopants. Plus précisément, pour le transistor TPLVT, le caisson semiconducteur dans lequel se situe la grille arrière BG est un caisson CSP dopé de type P polarisable par un contact P+. Les régions de source et de drain S et D sont dopées P. En revanche, la grille GRN contient un métal possédant un travail de sortie de type N. Puisque la tension de seuil est une tension basse, le film FLM est du silicium germanium intrinsèque. Le transistor TPRVT de la est un transistor PMOS à tension de seuil standard qui est à canal silicium germanium et qui se distingue simplement du transistor TPLVT de la par la concentration de dopants du film FLM qui peut être analogue à la concentration de dopants du film FLM du transistor TNRVT de la . Le transistor TPHVT illustré sur la est un transistor PMOS à tension de seuil élevée à canal silicium. Ce transistor TPHVT se distingue du transistor TPRVT de la d’une part par le fait que la grille GRP de ce transistor TPHVT contient un métal possédant un travail de sortie de type de type P et d’autre part par le fait que le canal du transistor TPHVT contient du silicium intrinsèque et non du silicium germanium (SiGe) ce qui permet d’augmenter la tension de seuil du transistor PMOS de 250 mV ou de 300 mV en valeur absolue. Dans la suite du texte, un transistor dont la référence se termine par LVT est un transistor à tension de seuil basse, un transistor dont la référence se termine par RVT est un transistor à tension de seuil standard et un transistor dont la référence se termine par HVT est un transistor à tension de seuil élevée. Sur la , la référence IC désigne un circuit intégré comportant dans cet exemple une première cellule précaractérisée STD1 encadrée par deux deuxièmes cellules précaractérisées STD2 par l’intermédiaire de deux cellules de remplissage STDFL1. Plus précisément, la première cellule précaractérisée STD1 comporte ici deux transistors PMOS TPLVT(SiGe) à canal SiGe et deux transistors NMOS TNLVT(Si) à canal Si. Les zones actives ZA de ces deux transistors TPLVT(SiGe) sont surmontées par des lignes de polysilicium formant des grilles GRN de ces transistors. Chaque deuxième cellule précaractérisée STD2 comporte ici deux transistors PMOS TPHVT(Si) à canal silicium et deux transistors NMOS TNHVT(Si) à canal silicium. Les zones actives ZA de ces transistors TPHVT(Si) sont surmontées également de lignes de polysilicium formant les grilles GRP de ces transistors TPHVT. Chaque cellule de remplissage STDFL1 comporte une région de remplissage FLRG1 comportant une première partie P1 formée de silicium germanium venant contacter les zones actives ZA des transistors TPLVT(SiGe) et une deuxième partie P2 contenant du silicium venant contacter les zones actives ZA des transistors TPHVT(Si), de façon à former une zone semiconductrice continue. Les deux parties P1 et P2 forment deux zones tampons (SiGe côté TPLVT et Si côté TPHVT) permettant d’absorber la transition Si/SiGe. Le circuit intégré comporte également deux lignes de polysilicium GRI. Chaque ligne GRI chevauche la frontière entre la cellule de remplissage STDFL1 et la cellule STD1 ou STD2, respectivement. Ces lignes de polysilicium GRI sont reliées à la tension d’alimentation VDD, par exemple de l’ordre de 1 volt, de façon à former une grille d’isolation permettant d’isoler électriquement le transistor TPHVT(Si) du transistor TPLVT(SiGe). La ligne de polysilicium située entre les deux grilles d’isolation GRI peut rester flottante. Le mode de réalisation de la se distingue de celui de la notamment en ce qu’il n’y a plus de zone semiconductrice continue entre les transistors TPHVT(Si) à canal silicium et le transistor TPLVT(SiGe) à canal silicium germanium. En effet, cette continuité est cassée au niveau de la bordure du transistor TPHVT(Si) de façon à ne pas dégrader les performances de ce transistor. Plus précisément, un circuit intégré IC1 comporte ici une première cellule précaractérisée STD10 comportant là encore deux transistors PMOS TPLVT(SiGe) à canal silicium germanium dont les zones actives ZA sont surmontées par les lignes de polysilicium GRN formant leur grille. Cette première cellule précaractérisée STD10 comporte également deux transistors NMOS TNLVT(Si) à canal silicium. La première cellule précaractérisée STD10 est encadrée par deux deuxièmes cellules précaractérisées STD20 par l’intermédiaire de deux cellules de remplissage STDFL10. Chaque deuxième cellule STD20 comporte ici deux transistors PMOS TPHVT(Si) à canal silicium et deux transistors NMOS TNHVT(Si) à canal silicium. Les zones actives ZA des transistors PMOS sont surmontées par deux lignes de polysilicium formant les grilles GRP de ces transistors PMOS. Chaque cellule de remplissage STDFL10 comporte une région de remplissage FLRG10 formée de silicium et de germanium prolongeant les zones actives ZA des transistors TPLVT(SiGe). En revanche, chaque cellule de remplissage comporte une région isolante RIS permettant d’isoler la région de remplissage FLRG10 de la zone active ZA du transistor TPHVT(Si) de la deuxième cellule précaractérisée STD20 correspondante. De façon à conserver un pas de ligne de silicium, des lignes de silicium LPL, maintenues flottantes, peuvent être insérées entre les grilles des différents transistors. Afin de gagner de la place, il est possible de supprimer les cellules de remplissage tout en s’affranchissant d’une zone semiconductrice continue contenant toutes les zones actives des transistors PMOS, c’est-à-dire en cassant cette continuité. A cet égard on peut prévoir une première cellule précaractérisée contenant un transistor NMOS et un transistor PMOS ayant la même tension de seuil, par exemple des transistors à tension de seuil standard, encadrée de façon abutée par deux deuxième cellules précaractérisées ayant des transistors PMOS avec canal silicium ayant par exemple des tensions de seuil élevées. Cela étant, dans ce cas, les performances du transistor PMOS de la première cellule précaractérisée sont dégradées, notamment en ce qui concerne le courant Ion, ce qui peut être gênant dans certaines applications. Aussi est-il possible pour remédier à cette perte de performances d’utiliser une première cellule précaractérisée « hybride », c’est-à-dire ayant un transistor NMOS et un transistor PMOS présentant des tensions de seuil différentes, typiquement un transistor PMOS ayant une tension de seuil inférieure en valeur absolue à celle du transistor NMOS. Un exemple d’une telle configuration est illustré sur la . Sur cette , un circuit intégré IC2 comporte une première cellule précaractérisée STD100 encadrée de façon abutée par deux deuxièmes cellules précaractérisées STD200. La première cellule STD100 comporte un transistor NMOS TNRVT(Si) à canal silicium et un transistor PMOS TPLVT(SiGe) à canal silicium germanium. Une région isolante RIS (par exemple comprenant du dioxyde de silicium) entoure chaque zone active ZA des transistors TNRVT et TPLVT. On voit donc ici que contrairement aux cellules précaractérisées habituelles, la tension de seuil du transistor NMOS est différente de la tension du transistor PMOS. Plus précisément, le transistor NMOS TNRVT(Si) est un transistor à tension de seuil standard tandis que le transistor PMOS TPLVT(SiGe) est un transistor à tension de seuil basse mais qui en réalité va avoir, comme indiqué ci-après, une tension de seuil du type standard en raison de la cassure des zones actives. Chaque deuxième cellule précaractérisée STD200 comporte ici deux transistors NMOS TNHVT(Si) à canal silicium et deux transistors PMOS TPHVT(Si) à canal silicium. Les zones actives ZA de ces transistors sont surmontées de lignes de polysilicium formant les grilles GRP de ces transistors. Là encore, les zones actives ZA de ces transistors sont entourées au moins partiellement par une région isolante RIS. En raison de la non continuité des zones actives entre les transistors PMOS des premières et deuxièmes cellules précaractérisées, la tension de seuil du transistor TPLVT va augmenter en valeur absolue et la performance en courant Ion de ce transistor PMOS TPLVT(SiGe) est affectée et ce courant Ion diminue. Le transistor TPLVT va donc se comporter comme un transistor à tension de seuil standard, et avec le même niveau de tension de seuil. Ce mode de réalisation est donc remarquable en ce qu’il offre un mélange de transistors à tension de seuil élevée et canal silicium avec des transistors à tension de seuil standard et canal SiGe tout en limitant l’encombrement en raison de l’absence de cellules de remplissage. On a donc un ensemble de cellules précaractérisées offrant un mélange de transistors à tension de seuil différentes et à faible fuite (faible courant Ioff). D’autres ensembles de cellules précaractérisées sont possibles dans le circuit intégré comme illustré sur la . Ces autres ensembles peuvent se rajouter dans le circuit intégré à l’ensemble de cellules de la par exemple. Un circuit intégré IC3 de la comporte une première cellule précaractérisée supplémentaire STDS1 encadrée de façon abutée par deux deuxièmes cellules précaractérisées supplémentaires STDS2. La première cellule STDS1 comporte un transistor PMOS TPRVT(SiGe) à canal silicium germanium et un transistor NMOS TNRVT(Si) à canal silicium. La zone active de ces transistors est surmontée par la ligne de polysilicium GRN formant la grille de ces transistors. Chaque deuxième cellule supplémentaire STDS2 comporte un transistor PMOS TPLVT(SiGe) à canal silicium germanium et un transistor NMOS TNLVT(Si) à canal silicium. Là encore, la zone active ZA de ces transistors est surmontée par la ligne de polysilicium GRN formant la grille de ces transistors. Les zones actives ZA des transistors PMOS de ces cellules supplémentaires viennent en contact les unes avec les autres pour former une zone semiconductrice continue. De façon à isoler électriquement le transistor TPLVT(SiGe) du transistor TPRVT(SiGe), une ligne de polysilicium GRI polarisée à la tension d’alimentation VDD chevauche la frontière entre les zones actives ZA des transistors TPRVT(SiGe) et TPLVT(SiGe). On obtient donc ici un ensemble de cellules précaractérisées offrant un mélange de transistors à tension de seuil différentes et à forte performance en termes courant Ion. On se réfère maintenant plus particulièrement à la pour illustrer un exemple de mise en œuvre d’un procédé. Dans une mémoire MM a été stockée une bibliothèque LBR de cellules précaractérisées comportant notamment les cellules STD1, STD2, STD10, STD20, STD100, STD200, STDS1, STDS2, STDFL1 et STDFL10 mentionnées ci-avant. Il convient de noter ici que même si l’on a représenté dans la mémoire MM toutes ces cellules, les cellules STDS2, STD1 et STD10 sont identiques en termes de caractérisation de cellule élémentaire (cellule du type LVT) et seul leur accolement va différer. Il en est de même pour les cellules STD20 et STD200 identiques en termes de caractérisation de cellule élémentaire (cellule du type HVT) Puis, dans une étape ST110, on procède à une extraction de certaines de ces cellules précaractérisées puis à un placement ST111 de ces cellules extraites de façon à obtenir la configuration souhaitée pour la partie de circuit intégré à réaliser, telles que par exemple les configurations illustrées sur les figures 7 à 10. Puis, à partir de ce placement de cellules, on réalise de façon classique et connue en soi le circuit intégré IC, IC1, IC2 ou IC3 (étape ST112). Circuit intégré comprenant au moins une première cellule précaractérisée (STD100) encadrée par deux deuxièmes cellules précaractérisées (STD200), les trois cellules étant disposées au voisinage l’une de l’autre, chaque cellule comportant au moins un transistor NMOS (TNRVT) et au moins un transistor PMOS (TPLVT) situés dans et sur un substrat du type silicium sur isolant, ledit au moins un transistor PMOS (TPLVT) de la première cellule précaractérisée (STD100) ayant un canal comportant du silicium et du germanium, ledit au moins un transistor PMOS (TPHVT) de chaque deuxième cellule précaractérisée ayant un canal en silicium et une tension de seuil différente en valeur absolue de la tension de seuil dudit au moins un transistor PMOS (TPLVT) de la première cellule. Circuit intégré selon la revendication 1, comportant en outre une région semiconductrice de liaison (FLRG1) reliant la zone active dudit au moins un transistor PMOS de la première cellule précaractérisée (STD1) et la zone active des transistors PMOS des deuxièmes cellules précaractérisées (STD2). Circuit intégré selon la revendication 2, comprenant au moins deux cellules précaractérisées (STDFL1) dites de remplissage encadrant la première cellule précaractérisée, respectivement disposées entre la première cellule précaractérisée (STD1) et les deux deuxièmes cellules précaractérisées (STD2), respectivement abutées à la première cellule précaractérisée et aux deux deuxièmes cellules précaractérisées, chaque cellule de remplissage comportant une région de remplissage (FLRG1) ayant une première partie (P1) contenant du silicium et du germanium au contact de la zone active du transistor PMOS de la première cellule précaractérisée et une deuxième partie (P2) contenant du silicium au contact de la zone active du transistor PMOS de la deuxième cellule précaractérisée correspondante, et deux premières lignes de polysilicium (GRI) situées au-dessus de la frontière entre la cellule de remplissage et la première cellule précaractérisée (STD1) ou la deuxième cellule précaractérisée (STD2) respectivement, et destinées à être polarisées à une tension d’alimentation, les régions de remplissage formant ladite région semiconductrice de liaison. Circuit intégré selon la revendication 1, comprenant au moins deux cellules précaractérisées (STDFL10) dites de remplissage encadrant la première cellule précaractérisée (STD10), respectivement disposées entre la première cellule précaractérisée (STD10) et les deux deuxièmes cellules précaractérisées (STD20), respectivement abutées à la première cellule précaractérisée et aux deux deuxièmes cellules précaractérisées, chaque cellule de remplissage comportant une région de remplissage contenant du silicium et du germanium, accolée à la zone active des transistors PMOS de la première cellule précaractérisée et au moins une première ligne de polysilicium située au-dessus de la région de remplissage et destinée à rester électriquement flottante, les régions de remplissage étant séparée de la zone active dudit au moins un transistor PMOS de chaque deuxième cellule précaractérisée par une région isolante (RIS). Circuit intégré selon l’une des revendications 2 à 4, dans lequel ledit au moins un transistor PMOS de la première cellule précaractérisée est un transistor à faible tension de seuil (TPLVT) et ledit au moins un transistor PMOS de la deuxième cellule précaractérisée est un transistor à tension de seuil élevée (TPHVT). Circuit intégré selon l’une des revendications 2 à 4, dans lequel ledit au moins un transistor PMOS de la première cellule précaractérisée est un transistor à tension de seuil standard (TPRVT) et ledit au moins un transistor PMOS de la deuxième cellule précaractérisée est un transistor à tension de seuil élevée (TPHVT). Circuit intégré selon la revendication 1, dans lequel ledit au moins un transistor NMOS de la première cellule précaractérisée (STD100) a un canal en silicium et une tension de seuil égale, ou de préférence supérieure en valeur absolue, à la tension de seuil dudit au moins un transistor PMOS de cette première cellule précaractérisée, et la zone active dudit au moins un transistor PMOS de cette première cellule précaractérisée est électriquement isolée de la zone active dudit au moins un transistor PMOS de chaque deuxième cellule précaractérisée (STD200) . Circuit intégré selon la revendication 7, dans lequel la première cellule précaractérisée (STD100) est accolée à chaque deuxième cellule précaractérisée (STD200). Circuit intégré selon la revendication 7 ou 8, dans lequel ledit au moins un transistor NMOS de la première cellule (STD100) est un transistor à tension de seuil standard (TNRVT), ledit au moins un transistor PMOS de la première cellule (STD100) est un transistor à tension de seuil basse (TPLVT) et ledit au moins un transistor PMOS de chaque deuxième cellule (STD200) est un transistor à tension de seuil élevée (TPHVT). Circuit intégré selon l’une des revendications 7 à 9, comprenant en outre un autre ensemble d’une première cellule précaractérisée supplémentaire (STDS1) encadrée par deux deuxièmes cellules précaractérisées supplémentaires (STDS2), les trois cellules supplémentaires étant accolées et comportant chacune au moins un transistor NMOS ayant un canal en silicium et au moins un transistor PMOS ayant un canal contenant du silicium et du germanium, les zones actives de tous les transistors PMOS formant une zone semiconductrice continue, la tension de seuil dudit au moins un transistor PMOS de la première cellule supplémentaire étant différente en valeur absolue de la tension de seuil des transistors PMOS des deuxièmes supplémentaires et le circuit intégré comportant en outre deux lignes de polysilicium destinées à être polarisées à une tension d’alimentation et respectivement disposées au-dessus de la frontière entre la zone active dudit au moins un transistor PMOS de la première cellule supplémentaire et ledit au moins un transistor PMOS de chaque deuxième cellule supplémentaire. Circuit intégré selon la revendication 10, dans lequel ledit au moins un transistor PMOS de la première cellule supplémentaire (STDS1) est un transistor à tension de seuil basse (TPLVT) et les transistors PMOS des deuxièmes cellules supplémentaires (STDS2) sont des transistors à tension de seuil standard (TPRVT). Circuit intégré selon l’une des revendications précédentes, dans lequel le substrat du type silicium sur isolant est un substrat de type silicium totalement déserté sur isolant. Procédé de fabrication d’un circuit intégré, comprenant -un stockage dans une mémoire (MM) d’une bibliothèque (LBR) de cellules précaractérisées destinées à être réalisées sur un substrat de type silicium sur isolant et comportant au moins une première cellule précaractérisée, et une deuxième cellule précaractérisée, chaque cellule comportant au moins un transistor NMOS et au moins un transistor PMOS, ledit au moins un transistor PMOS de la première cellule précaractérisée ayant un canal comportant du silicium et du germanium, ledit au moins un transistor PMOS de la deuxième cellule précaractérisée ayant un canal en silicium et une tension de seuil différente en valeur absolue de la tension de seuil dudit au moins transistor PMOS de la première cellule -une extraction (ST110) de ces cellules précaractérisées de la mémoire et un placement (ST111) de ces cellules de façon à les disposer au voisinage l’une de l’autre, la première cellule précaractérisée étant encadrée par deux deuxièmes cellules précaractérisées, -et une réalisation (ST112) du circuit intégré à partir dudit placement de ces cellules. Procédé selon la revendication 13, dans lequel la première cellule précaractérisée comporte une région isolante entourant la zone active dudit au moins un transistor NMOS et la zone active dudit au moins un transistor PMOS, la deuxième cellule précaractérisée comporte une région isolante entourant au moins partiellement la zone active dudit au moins un transistor NMOS et la zone active dudit au moins un transistor PMOS, chaque transistor NMOS de la première cellule précaractérisée a un canal en silicium et une tension de seuil supérieure en valeur absolue à la tension de seuil de chaque transistor PMOS de cette première cellule précaractérisée, et chaque transistor PMOS de la deuxième cellule précaractérisée a une tension de seuil supérieure en valeur absolue à la tension de seuil de chaque transistor NMOS de la première cellule, et dans lequel le placement des cellules comprend un placement de la première cellule précaractérisée (STD100) encadrée de façon accolée par deux deuxièmes cellules précaractérisées (STD200) de sorte que la zone active du transistor PMOS de la première cellule précaractérisée soit électriquement isolée des zones actives des transistor PMOS des deux deuxièmes cellules. Procédé selon la revendication 14, dans lequel ledit au moins un transistor NMOS de la première cellule est un transistor à tension de seuil standard (TNRVT), ledit au moins un transistor PMOS de la première cellule est un transistor à tension de seuil basse (TPLVT) et ledit au moins un transistor PMOS de la deuxième cellule est un transistor à tension de seuil élevée (TPHVT). Procédé selon l’une des revendications 13 à 15, dans lequel la librairie de cellules précaractérisées comprend en outre une première cellule précaractérisée supplémentaire (STDS1) et une deuxième cellule précaractérisée supplémentaire (STDS2), les cellules supplémentaires comportant chacune au moins un transistor NMOS ayant un canal en silicium et au moins un transistor PMOS ayant un canal contenant du silicium et du germanium, et la tension de seuil dudit au moins un transistor PMOS de la première cellule supplémentaire étant différente en valeur absolue de la tension de seuil dudit au moins un transistor PMOS de la deuxième cellule supplémentaire, et ledit placement comprend en outre une disposition de ces cellules supplémentaires de sorte que la première cellule supplémentaire soit encadrée de façon accolée par deux deuxièmes cellules supplémentaires, les zones actives des transistors PMOS de toutes les cellules supplémentaires formant une zone semiconductrice continue, l’une au moins de la première cellule supplémentaire ou de la deuxième cellule supplémentaire ayant en bordure une ligne de polysilicium au-dessus de la zone active correspondante destinée à être polarisée à une tension d’alimentation. Procédé selon la revendication 16, dans lequel ledit au moins un transistor PMOS de la première cellule supplémentaire est un transistor à tension de seuil basse (TPLVT) et ledit au moins un transistor PMOS de la deuxième cellule supplémentaire est un transistor à tension de seuil standard (TPRVT).