Brevet FR3116353A1 — publié le 20220520

Génération de signaux d'horloge La présente description concerne un dispositif de génération de premiers signaux d'horloge (clk1, clki, clkN), qui comprend : des premiers circuits (41, 4i, 4N), chacun comprenant un oscillateur en anneau (51, 5i, 5N) fournissant un des premiers signaux d'horloge (clk1, clki, clkN) et étant connecté à un premier noeud (4001, 400i, 400N) configuré pour recevoir un premier courant (Isupply1, Isupplyi, IsupplyN), un circuit (5) de sélection d'un des premiers signaux d'horloge (clk1, clki, clkN) ; et une boucle à verrouillage de phase (2) fournissant un deuxième signal (sigF) fonction d'un écart entre une fréquence du signal d'horloge sélectionné (clk-sel) et une fréquence de consigne, dans lequel chaque premier circuit (41, 4i, 4N) fournit au premier noeud un courant de compensation (Icomp1, Icompi, IcompN) déterminé par le deuxième signal (sigF), lorsque ce premier circuit fournit le signal d'horloge sélectionné et fonctionne en mode asservi. Figure pour l'abrégé : Fig. 1 Génération de signaux d'horloge La présente description concerne de façon générale les circuits électroniques, et plus particulièrement la génération de plusieurs signaux d'horloge à des fréquences différentes dans de tels circuits électroniques. On connait des circuits électroniques de génération d'horloge. Par exemple, on connait des circuits de génération d'horloge couramment appelés oscillateurs RC. Dans un oscillateur RC, une rampe de tension, disponible aux bornes d'une capacité chargée par un courant de charge, est comparée à une tension de référence. A chaque franchissement de la tension de référence par la rampe de tension, cette dernière est réinitialisée, puis une nouvelle rampe de tension est à nouveau comparée à la tension de référence. La comparaison est mise en œuvre par un comparateur, typiquement un amplificateur opérationnel monté en comparateur. Dans un tel circuit, le signal de sortie du comparateur est utilisé, par exemple après avoir été mis en forme, comme signal d'horloge. La fréquence du signal d'horloge ainsi généré est alors déterminée par la valeur de la capacité, du courant de charge de la capacité, et de la tension de référence. Lorsque l'on souhaite générer plusieurs signaux d'horloge à des fréquences différentes, on prévoit par exemple que chaque signal d'horloge soit généré par un oscillateur RC correspondant. Les circuits de génération d'horloge connus, notamment les oscillateurs RC décrits ci-dessus, présentent divers inconvénients. Par exemple, les oscillateurs RC décrits ci-dessus sont relativement gourmands en énergie du fait qu'il faut charger une capacité de manière répétée. Ainsi, les oscillateurs RC ne sont pas adaptés à des applications ou à des circuits électroniques, dits "basse consommation", dans lesquels on cherche à réduire la consommation électrique. Cela est encore plus vrai quand on souhaite générer plusieurs signaux d'horloge à des fréquences différentes, du fait qu'il faut alors charger de manière répétée plusieurs capacités, typiquement au moins une par signal d'horloge généré. Il existe un besoin de pallier tout ou partie des inconvénients des circuits ou des procédés connus de génération de plusieurs signaux d'horloge. Il existe par exemple un besoin d'un circuit de génération de plusieurs signaux d'horloge qui consomme moins qu'un circuit de génération de plusieurs signaux d'horloge mis en œuvre par des oscillateurs RC. Il existe par exemple un besoin pour un circuit de génération de plusieurs signaux d'horloge dans lequel la fréquence de l'un quelconque des signaux d'horloge générés puisse être asservie dans une phase de fonctionnement asservi, et non asservie dans une phase de fonctionnement non asservi, de sorte que la fréquence de ce signal soit plus précise qu'en phase de fonctionnement non asservie. Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs ou circuits connus de génération de signaux horloge. Un mode de réalisation pallie tout ou partie des inconvénients des procédés connus de génération de signaux d'horloge. Un mode de réalisation prévoit un dispositif de génération de plusieurs premiers signaux d'horloge, le dispositif comprenant : des premiers circuits, chacun comprenant un oscillateur en anneau configuré pour fournir un desdits plusieurs premiers signaux d'horloge, l'oscillateur étant connecté à un premier noeud configuré pour recevoir un premier courant, un circuit configuré pour recevoir les premiers signaux d'horloge et pour fournir un premier signal d'horloge sélectionné parmi les premiers signaux d'horloge ; et une boucle à verrouillage de phase configurée pour fournir un deuxième signal évoluant en fonction d'un écart entre une fréquence du premier signal d'horloge sélectionné et une fréquence de consigne déterminée par une fréquence d'un troisième signal qui est un signal d'horloge reçu par la boucle à verrouillage de phase, dans lequel chaque premier circuit est configuré pour fournir au premier noeud un courant de compensation déterminé par le deuxième signal, lorsque ce premier circuit fournit le premier signal d'horloge sélectionné et que ce premier circuit fonctionne en mode asservi par la boucle à verrouillage de phase. Selon un mode de réalisation, chaque premier circuit comprend : une première source de courant configurée pour fournir le premier courant au premier noeud ; un deuxième noeud relié au premier noeud ; un deuxième circuit configuré pour fournir, au deuxième noeud, un deuxième courant déterminé par le deuxième signal ; et un troisième circuit configuré pour tirer un troisième courant du deuxième noeud. Selon un mode de réalisation, dans chaque premier circuit : la première source de courant est configurée pour que le premier courant soit égal à Ki fois un courant de référence Iref ; le deuxième circuit est configuré pour que le deuxième courant soit égal à Ki fois B fois un quatrième courant identique pour tous les premiers circuits, B étant un facteur déterminé par le deuxième signal ; et le troisième circuit est configuré pour que le troisième courant soit égal à Ki fois A fois un cinquième courant identique pour tous les premiers circuits et proportionnel au courant de référence Iref. Selon un mode de réalisation, chaque troisième circuit comprend un miroir de courant comportant une branche d'entrée et au moins une branche de sortie associée à ladite branche d'entrée, ladite au moins une branche de sortie étant configurée pour fournir le troisième courant. Selon un mode de réalisation, dans chaque troisième circuit, la branche d'entrée dudit miroir de courant comprend un générateur du cinquième courant. Selon un mode de réalisation, la branche d'entrée dudit miroir de courant de chaque troisième circuit est commune à tous les troisièmes circuits. Selon un mode de réalisation, dans chaque troisième circuit, ladite au moins une branche de sortie comprend un circuit commandable de manière à modifier une valeur du facteur A. Selon un mode de réalisation, chaque deuxième circuit comprend un miroir de courant comportant une branche d'entrée et au moins une branche de sortie associée à ladite branche d'entrée, ladite au moins une branche de sortie étant configurée pour fournir le deuxième courant. Selon un mode de réalisation, dans chaque deuxième circuit, ladite branche d'entrée est commandée par le deuxième signal et est configurée pour qu'un sixième courant égal à B fois le quatrième courant y circule. Selon un mode de réalisation, dans chaque deuxième circuit, ladite branche d'entrée comprend un convertisseur tension-courant commandé par le deuxième signal. Selon un mode de réalisation, le convertisseur tension-courant comprend un transistor en série avec une résistance, ledit transistor étant commandé par le deuxième signal. Selon un mode de réalisation, la branche d'entrée des miroirs de courants des deuxièmes circuits est commune à tous les deuxièmes circuits. Selon un mode de réalisation, la boucle à verrouillage de phase comprend : un diviseur de fréquence programmable en fonction du premier signal sélectionné et configuré pour recevoir le premier signal sélectionné et pour fournir un signal périodique à une fréquence divisée par rapport à une fréquence du premier signal sélectionné ; un comparateur de phase configuré pour fournir un premier signal binaire indiquant quand le signal périodique est en retard de phase par rapport au deuxième signal d'horloge et un deuxième signal binaire indiquant quand le signal périodique est en avance de phase par rapport au deuxième signal d'horloge ; une pompe de charge commandée par les premier et deuxième signaux binaires et configurée pour fournir un signal évoluant en fonction de l'écart de phase entre le signal périodique et le deuxième signal d'horloge ; et un filtre configuré pour fournir le deuxième signal à partir du signal fourni par la pompe de charge. Un mode de réalisation prévoit un procédé de génération de plusieurs premiers signaux d'horloge comprenant les étapes consistant à : sélectionner, au moyen d'un circuit de sélection, l'un des premiers signaux ; fournir, au moyen d'une boucle à verrouillage de phase, un deuxième signal évoluant en fonction d'un écart entre la fréquence du premier signal sélectionné et une fréquence de consigne du premier signal sélectionné ; pour chacun desdits un ou plusieurs premiers signaux d'horloge, fournir un premier courant à un premier noeud d'un premier circuit correspondant, chaque premier circuit comprenant un oscillateur en anneau connecté au premier noeud et fournissant un desdits premiers signaux d'horloge ; et fournir au premier noeud du premier circuit fournissant le premier signal sélectionné, au moyen dudit premier circuit, un courant de compensation déterminé par le deuxième signal, uniquement quand ledit premier circuit fonctionne en mode asservi par la boucle à verrouillage de phase. Selon un mode de réalisation, le procédé est mis en œuvre par le dispositif décrit. Selon un mode de réalisation, le procédé comprend, pour chaque premier circuit, une détermination d'une valeur étalonnée du facteur A du troisième circuit dudit premier circuit, la détermination de la valeur étalonnée consistant à : sélectionner, avec le circuit de sélection, le premier signal d'horloge dudit premier circuit ; reprogrammer le diviseur de fréquence pour tenir compte des variations de température et de tension d'alimentation du dispositif sur la fréquence du premier signal d'horloge sélectionné ; tirer le troisième courant du premier noeud et augmenter la valeur du facteur A en commandant ladite au moins une branche de sortie du troisième circuit ; et à chaque valeur du facteur A, réinitialiser le diviseur de fréquence et déterminer si le signal périodique est en avance ou en retard de phase par rapport au deuxième signal d'horloge à partir des premier et deuxième signaux binaires, la valeur étalonnée du facteur A étant la première valeur du facteur A pour laquelle : - le signal périodique devient en retard de phase par rapport au deuxième signal dans un cas où les deuxième et troisième courants sont positifs en mode asservi ; ou - le signal périodique devient en avance de phase par rapport au deuxième signal dans un cas où les deuxième et troisième courants sont négatifs en mode asservi. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, de manière schématique et en partie sous la forme de blocs, un mode de réalisation d'un dispositif de génération de plusieurs signaux d'horloge ; la représente de manière schématique un exemple de mode de réalisation d'un circuit du dispositif de la ; et la représente de manière schématique un exemple de mode de réalisation d'un autre circuit du dispositif de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les divers circuits électroniques usuels, notamment intégrés, et applications usuelles dans lesquels un dispositif ou circuit de génération d'un ou plusieurs signaux d'horloge peut être prévu n'ont pas été détaillés, les modes de réalisation décrits étant compatibles avec ces circuits et applications usuels. De même, les utilisations usuelles d'un signal d'horloge n'ont pas été détaillées, ces utilisations usuelles étant compatibles avec les modes de réalisation décrits. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la description qui suit, un courant est dit tiré d'un noeud lorsque le courant sort de ce noeud, et est dit fourni à un noeud lorsque le courant va vers ce noeud, nonobstant le fait que ce courant puisse être positif ou négatif. La représente, de manière schématique et en partie sous la forme de blocs, un mode de réalisation d'un dispositif 1 de génération de plusieurs signaux d'horloge clki, avec i un indice entier allant de 1 à N. Les signaux clki générés ont, de préférence, des fréquences différentes. Le dispositif 1 comprend un circuit 5 de sélection de l'un des signaux clki. Le circuit 5 prend en entrée tout ou partie des signaux clki et fourni en sortie un signal clk-sel correspondant à l'un des signaux clki qu'il reçoit. Le circuit 5 reçoit également un signal de commande déterminant auquel des signaux clki reçu par le circuit 5 est égal au signal clk-sel disponible sur la sortie du circuit 5. Le dispositif 1 comprend une boucle à verrouillage de phase 2, ou PLL (de l'anglais "Phase-Locked Loop"). La boucle à verrouillage de phase 2 est configurée pour fournir un signal sigF qui évolue en fonction de l'écart entre une fréquence du signal clk-sel, c’est-à-dire du signal clki sélectionné, et une fréquence de consigne de ce signal clk-sel. Dit autrement, le signal sigF a une valeur modifiée par l'écart entre la fréquence du signal clk-sel et la fréquence de consigne du signal clk-sel. Plus exactement, dans la boucle à verrouillage de phase 2, la fréquence du signal clk-sel est divisée pour obtenir un signal périodique clkfb à une fréquence plus faible, et le signal sigF évolue en fonction de l'écart de fréquence entre ce signal clkfb et un signal d'horloge clkref. La fréquence de consigne du signal clk-sel est alors déterminée par un facteur par lequel est divisée la fréquence du signal clk-sel pour obtenir le signal clkfb et par une fréquence du signal clkref. A titre d'exemple, le signal sigF est une tension, par exemple positive et référencée à un potentiel de référence, typiquement la masse, appliqué à un noeud ou rail 3. Le signal sigF est par exemple disponible sur, ou fourni par, une sortie 203 de la boucle à verrouillage de phase 2. La boucle à verrouillage de phase 2 reçoit le signal clk-sel, par exemple sur une entrée 201. La boucle à verrouillage de phase 2 reçoit également le signal d'horloge clkref, par exemple sur une entrée 202. De préférence, le signal clkref est obtenu à partir d'un signal d'horloge de référence, par exemple un signal d'horloge de référence fourni par un quartz, de sorte que sa fréquence soit la plus précise possible. A titre d'exemple, le signal clkref est obtenu en sortie d'un diviseur de fréquence configuré pour fournir le signal clkref à une fréquence divisée par rapport à celle du signal d'horloge de référence. Selon un autre exemple, le signal clkref est confondu avec le signal d'horloge de référence, et est par exemple directement fourni par un quartz. Bien que généralement le signal clkref soit identique quel que soit le signal clki sélectionné par le circuit 5, le signal clkref peut avoir une fréquence différente selon le signal clki sélectionné par le circuit 5. Le signal clkref est, par exemple, obtenu en sortie d'un diviseur de fréquence programmable, à partir du signal d'horloge de référence, et le facteur par lequel est divisée la fréquence du signal d'horloge de référence pour obtenir le signal clkref dépend par exemple du signal clki sélectionné par le circuit 5. Selon un mode de réalisation, la boucle à verrouillage de phase 2 comprend : - un circuit diviseur de fréquence, ou diviseur de fréquence, 205 (bloc Mdiv en ), ajustable en fonction du signal clki sélectionné par le circuit 5 et fourni à la boucle à verrouillage de phase 2 ; - un détecteur de phase de fréquence, ou comparateur de phase, 207 (bloc PFD en , de l'anglais "Phase Frequency Detector") ; - une pompe de charge 209 ; et - un filtre de boucle 211. Le diviseur de fréquence 205 est configuré pour diviser la fréquence du signal clk-sel par un nombre Mi fonction du signal clki sélectionné par le circuit 5. La fréquence de consigne de ce signal clki sélectionné par le circuit 5 est alors égale à Mi fois la fréquence du signal clkref. Le diviseur de fréquence 205 reçoit le signal clk-sel sur une entrée 2051, et fournit le signal clkfb sur une sortie 2052. La fréquence du signal clkfb en sortie du diviseur 205 est égale à celle du signal clk-sel divisée par le nombre Mi correspondant. Le comparateur de phase 207 est configuré pour comparer la phase du signal clkfb avec celle du signal clkref. Par exemple, le comparateur de phase 207 est configuré pour fournir un premier signal binaire UP indiquant, par exemple par un état haut, quand le signal clkfb est en retard de phase par rapport au signal d'horloge clkref et un deuxième signal binaire DW indiquant, par exemple par un état haut, quand le signal clkfb est en avance de phase par rapport au signal clkref. Le signal clkfb est par exemple reçu par une entrée 2071 du comparateur de phase 207. Le signal clkref est par exemple reçu par une entrée 2072 du comparateur de phase 207. Les signaux UP et DW sont par exemple fournis par des sorties respectivement 2074 et 2073 du comparateur de phase 207. A titre d'exemple, le comparateur de phase 207 est similaire ou identique au comparateur de phase illustré en Figure numéro 1.9.a de la thèse intitulée "Contribution pour l'amélioration de la robustesse et du bruit de phase des synthétiseurs de fréquence", soutenue par M. Houdebine en Mars 2007. La pompe de charge 209 est commandée par le comparateur de phase 207, par exemple par les signaux binaires UP et DW. La pompe de charge 209 est configurée pour générer, à partir des signaux UP et DW, un signal ∆ (delta) qui évolue selon l'écart de phase entre les signaux clkref et clkfb, c’est-à-dire que le signal ∆ est ajusté en fonction de cet écart de phase. A titre d'exemple, le signal ∆ est une tension, par exemple positive et référencée au noeud 3, c’est-à-dire à la masse. Les signaux UP et DW sont par exemple reçus par des entrées respectivement 2092 et 2091 de la pompe de charge 209, le signal ∆ étant par exemple fourni par une sortie 2093 de la pompe de charge 209. Selon un mode de réalisation, la pompe de charge 209 comprend, entre un noeud ou rail 4 d'application d'une tension d'alimentation Vdd, par exemple positive et référencée au potentiel de masse du noeud 3, une source de courant 2095, un interrupteur SW1, un interrupteur SW2 et une source de courant 2097 connectés en série et dans cet ordre. Par exemple, la source de courant 2095 relie le noeud 4 à l'interrupteur SW1, l'interrupteur SW1 relie la source de courant 2095 à la sortie 2093 du circuit 209, l'interrupteur SW2 relie la sortie 2093 à la source de courant 2097 et la source de courant 2097 relie l'interrupteur SW2 au noeud ou rail 3. Les deux sources de courant 2095 et 2097 délivrent un même courant, ou, dit autrement, la source de courant 2095 délivre un courant ayant la même valeur que le courant délivré par la source de courant 2097. Les interrupteurs SW1 et SW2 sont commandés par les signaux de sortie du comparateur de phase 207. Selon un exemple de mode de réalisation, la pompe de charge 209 est configurée pour fournir un courant positif sur sa sortie 2093 lorsque le signal clkfb est en retard de phase par rapport au signal clkref, et pour tirer un courant positif sur sa sortie 2093 lorsque le signal clkfb est en avance de phase par rapport au signal clkref. Selon ce mode de réalisation, en reprenant l'exemple de pompe de charge 209 décrit ci-dessus et illustré par la , l'interrupteur SW1 est commandé à partir du signal UP, de sorte que l'interrupteur SW1 est fermé quand le signal UP indique que le signal clkfb est en retard de phase par rapport au signal clkref, et ouvert sinon. En outre, l'interrupteur SW2 est commandé à partir du signal DW, de sorte que l'interrupteur SW2 est fermé quand le signal DW indique que le signal clkfb est en avance de phase par rapport au signal clkref, et ouvert sinon. Ainsi, lorsque le signal clkfb est en retard de phase par rapport au signal clkref, la source 2095 fournit du courant à la sortie 2093 de la pompe de charge 209, et, à l'inverse, quand le signal clkfb est en avance de phase par rapport au signal clkref, la source 2097 tire du courant sur la sortie 2093 de la pompe de charge 209. Le filtre 211 est configuré pour fournir le signal sigF à partir du signal ∆ fourni par la pompe de charge 209, par exemple à partir du courant tiré ou fourni par la sortie 2093 de la pompe de charge 209. La sortie 2093 de la pompe de charge 209 est reliée, par exemple connectée, à une entrée 2111 du filtre 211. Le signal sigF est par exemple disponible sur une sortie 2112 du filtre 211. A titre d'exemple, le filtre 211 comprend une capacité C1 reliant l'entrée 2111 au noeud 3, et, en parallèle de la capacité C1, une association en série d'une résistance R1 et d'une capacité C2 reliant l'entrée 2111 au noeud 3, la sortie 2112 étant reliée, de préférence connectée, à l'entrée 2111 du filtre 211. Ainsi, dans cet exemple de mode de réalisation où la pompe de charge 209 fournit un courant positif quand le signal UP indique que le signal clkfb est en retard de phase sur le signal clkref, et tire un courant positif quand le signal DW indique que le signal clkfb est en avance de phase sur le signal clkref, la valeur du signal sigF augmente, respectivement diminue, lorsque le signal clkfb est en retard, respectivement en avance, de phase par rapport au signal clkref. Le signal sigF, c’est-à-dire sa valeur, varie donc bien en fonction d'un écart entre la fréquence du signal clk-sel et la fréquence de consigne du signal clk-sel. Selon un autre exemple de mode de réalisation, la pompe de charge 209 est configurée pour tirer un courant positif sur sa sortie 2093 lorsque le signal clkfb est en retard de phase par rapport au signal clkref, et pour fournir un courant positif sur sa sortie 2093 lorsque le signal clkfb est en avance de phase par rapport au signal clkref. Selon ce mode de réalisation, en reprenant l'exemple de pompe de charge 209 décrit ci-dessus et illustré par la , l'interrupteur SW1 est commandé à partir du signal DW, de sorte que l'interrupteur SW1 est fermé quand le signal DW indique que le signal clkfb est en avance de phase par rapport au signal clkref, et ouvert sinon. En outre, l'interrupteur SW2 est commandé à partir du signal UP, de sorte que l'interrupteur SW2 est fermé quand le signal UP indique que le signal clkfb est en retard de phase par rapport au signal clkref, et ouvert sinon. Dans cet exemple de mode de réalisation la valeur du signal sigF diminue, respectivement augmente, lorsque le signal clkfb est en retard, respectivement en avance, de phase par rapport au signal clkref. Le signal sigF, c’est-à-dire sa valeur, varie donc bien en fonction d'un écart entre une fréquence du signal clk-sel et la fréquence de consigne du signal clk-sel. Outre la boucle à verrouillage de phase 2, le dispositif 1 comprend autant de circuits 4i de génération d'un signal d'horloge qu'il y a de signaux clki générés par le dispositif 1, à savoir N circuits 4i dans cet exemple. Dit autrement, pour chacun des signaux d'horloge clki générés par le dispositif 1, ce dernier comprend un circuit 4i correspondant. En , seulement trois circuits 41, 4i et 4N sont représentés pour ne pas surcharger la figure. Chaque circuit 4i comprend un oscillateur en anneau 5i (blocs ROi en , de l'anglais "Ring Oscillator"). Chaque oscillateur 5i est configuré pour fournir le signal clki correspondant. Les oscillateurs 5i sont par exemple différents les uns des autres, de manière que les fréquences des signaux clki soient différentes les unes des autres. Bien que cela ne soit pas représenté en , chaque oscillateur 5i comprend, par exemple, un nombre impair de portes logiques connectées en série, de manière à former une boucle. Chacune de ces portes logiques est configurée pour inverser l'état d'un signal binaire qu'elle reçoit, c’est-à-dire pour fournir un signal binaire à l'état bas lorsqu'elle reçoit le signal binaire à l'état haut, et pour fournir un signal binaire à l'état haut lorsqu'elle reçoit le signal binaire à l'état bas. En raison des temps de propagation dans ces portes logiques, le signal binaire disponible sur la sortie de chacune de ces portes se met à osciller entre l'état bas et l'état haut, à une fréquence déterminée par les temps de propagation des portes logiques composant l'oscillateur en anneau. Ce signal est par exemple le signal clki fourni par l'oscillateur 5i. Dans chaque circuit 4i, l'oscillateur 5i est connecté à un noeud 400i. Le noeud 400i est configuré pour recevoir un courant Isupplyi. Plus particulièrement, dans chaque circuit 4i, l'oscillateur 5i tire un courant Ii du noeud 400i pour son alimentation électrique. Par exemple, l'oscillateur 5i est connecté entre le noeud 400i et le noeud 3, et est alimenté électriquement par la tension disponible entre ces noeuds 400i et 3. Chaque circuit 4i est configuré pour sélectivement fonctionner soit en mode non asservi, soit en mode asservi. Lorsqu'un circuit 4i fonctionne en mode asservi, le circuit 5 sélectionne le signal clki de ce circuit 4i, ou, dit autrement, le signal clk-sel correspond au signal clki de ce circuit 4i. Lorsqu'un circuit 4i fonctionne en mode asservi, la fréquence de son signal clki est asservie par la boucle à verrouillage de phase 2. Bien qu'un seul des circuits 4i à la fois peut fonctionner en mode asservi, tous les circuits 4i peuvent fonctionner simultanément en mode non asservi. Plus particulièrement, chaque circuit 4i est configuré pour fournir, au noeud 400i, un courant de compensation Icompi déterminé par le signal sigF, uniquement lorsqu'il fonctionne en mode asservi. Dit autrement, chaque circuit 4i est configuré pour fournir le courant de compensation Icompi au noeud 400i lorsqu'il fonctionne en mode asservi, et pour ne pas fournir ce courant Icompi au noeud 400i lorsqu'il fonctionne en mode non asservi. La valeur du courant Icompi dépend de la valeur du signal sigF. Le courant Icompi fourni au noeud 400i peut être positif ou négatif en fonction de la valeur du signal sigF. Dans le dispositif 1, n'importe lequel des circuits 4i peut être sélectionné de manière à fonctionner en mode asservi, sans qu'il ne soit prévu une boucle à verrouillage de phase distincte pour chaque circuit 4i. Cela permet de réduire l'encombrement et la consommation du dispositif 1 par rapport à un dispositif similaire dans lequel chaque circuit 4i serait associé à une boucle à verrouillage de phase distincte. Lorsqu'un circuit 4i fonctionne en mode non asservi, le courant Ii reçu par son oscillateur 5i est égal au courant Isupplyi, d'où il résulte que la fréquence du signal clki qu'il fournit est déterminée par la valeur du courant Isupplyi. La personne du métier est en mesure de déterminer la structure de l'oscillateur 5i de chaque circuit 4i, ainsi que la valeur du courant Isupplyi, de sorte que, en mode non asservi, la fréquence du signal clki fourni par l'oscillateur 5i soit égale à sa fréquence de consigne, à savoir Mi fois la fréquence du signal clkref correspondant à ce signal clki. En revanche, lorsque ce circuit 4i fonctionne en mode asservi, le courant Ii reçu par son oscillateur 5i dépend du courant Icompi fourni au noeud 400i, donc de la valeur de la tension sigF, ce qui permet d'asservir la fréquence du signal clki grâce à la tension sigF. La fréquence du signal clki fourni par le circuit 4i en mode asservi est alors égale à sa valeur de consigne avec plus de précision que quand ce circuit 4i est en mode non asservi. En particulier, chaque circuit 4i est configuré, lorsqu'il fonctionne en mode asservi, pour diminuer la valeur du courant Icompi lorsque la fréquence du signal clki est supérieure à sa valeur de consigne, et pour augmenter la valeur du courant Icompi lorsque la fréquence du signal clki est inférieure à sa valeur de consigne. Dit autrement, chaque circuit 4i est configuré, à partir du signal sigF, pour diminuer le courant Icompi lorsque le signal clkfb est en avance de phase par rapport au signal clkref, et pour augmenter le courant Icompi lorsque le signal clkfb est en retard de phase par rapport au signal clkref. Dans le circuit 4i fonctionnant en mode asservi, une modification du courant Icompi entraine une modification correspondante du courant Ii reçu par l'oscillateur 5i de ce circuit 4i, d'où il résulte une modification correspondant de la fréquence du signal clki fourni par cet oscillateur 5i. Par exemple, une diminution du courant Icompi entraine une diminution du courant Ii, donc une diminution de la fréquence du signal clki. Selon un mode de réalisation, chaque circuit 4i comprend un noeud 404i relié au noeud 400i par un interrupteur SW3i, de sorte que, lorsque l'interrupteur SW3i est fermé, le courant Icompi est fourni au noeud 400i depuis le noeud 404i (fonctionnement asservi), et, à l'inverse, quand l'interrupteur SW3i est ouvert, le noeud 400i est isolé du noeud 404i et le courant Icompi n'est pas fourni au noeud 400i, depuis le noeud 404i (fonctionnement non asservi). Dans des variantes de réalisation, l'interrupteur SW3i peut être omis, en prévoyant d'autres moyens, par exemple d'autres interrupteurs, pour sélectivement fournir le courant Icompi au noeud 400i en fonction de l'état de ces interrupteurs. Par exemple, on peut prévoir des interrupteurs commandés lors du fonctionnement non asservi de manière que le courant Icompi soit forcé à une valeur nulle. Selon un mode de réalisation, chaque circuit 4i comprend une source de courant 402i configurée pour fournir le courant Isupplyi au noeud 400i. A titre d'exemple, chaque source de courant 402i relie le noeud 4 au noeud 400i correspondant. Selon un mode de réalisation, la source de courant 402i de chaque circuit 4i est configurée pour que le courant Isupplyi qu'elle fournit au noeud 400i soit égal à Ki fois un courant de référence Iref, Ki étant un facteur différent pour chaque circuit 4i. Ainsi, la fréquence du signal clki fourni par chaque circuit 4i, lorsque ce circuit 4i est en mode non asservi, est au moins en partie déterminée par le facteur Ki de ce circuit 4i et par le courant Iref. Selon un mode de réalisation, chaque circuit 4i comprend un circuit 6i ayant pour sortie le noeud 404i, le circuit 6i étant configuré pour fournir le courant Icompi au noeud 404i. Selon un mode de réalisation, chaque circuit 4i, et plus particulièrement son circuit 6i, comprend un circuit 7i configuré pour fournir, au noeud 404i, un courant I+i déterminé par le signal sigF, et un circuit 8i configuré pour tirer un courant I-i du noeud 404i. Le courant Icompi est alors égal au courant I+i moins le courant I-i. Dans un mode de réalisation où les deux courants I-i et I+i sont positifs, une augmentation du courant I-i tiré du noeud 400i entraîne une diminution de la fréquence du signal clki, et une augmentation du courant I+i fourni au noeud 400i entraîne une augmentation de la fréquence du signal clki. Dans une variante de réalisation où les deux courants I-i et I+i sont négatifs une augmentation (en valeur absolue) du courant I-i tiré du noeud 400i entraîne une augmentation de la fréquence du signal clki, et une augmentation (en valeur absolue) du courant I+i fourni au noeud 400i entraîne une diminution de la fréquence du signal clki. Selon un mode de réalisation, le circuit le 7i de chaque circuit 4i est configuré pour que le courant I+i soit égal à Ki fois B fois un courant I', avec B un facteur identique pour tous les circuits 4i. Le courant I' est déterminé par la valeur du signal sigF. Par exemple, pour une valeur donnée quelconque du signal sigF, le courant I' est identique quel que soit le circuit 4i considéré. Selon un mode de réalisation, le circuit 8i de chaque circuit 4i est configuré pour que le courant I-i soit égal à Ki fois A fois un courant I''. Le courant I'' est par exemple proportionnel au courant Iref. Pour chaque circuit 4i, la valeur du facteur A est déterminée de manière que la fréquence du signal clki soit différente de sa valeur cible lorsque le courant Icompi est égal au courant I-i uniquement (courant I+i nul), et que la fréquence du signal clki puisse être ramenée à sa valeur cible lorsque le courant Icompi est égal à la différence des courants I+i et I-i et que le courant I+i est fonction du signal sigF non nul. Ainsi, lorsque les courants I-i et I+i sont positifs, le facteur A est déterminé de manière que la fréquence du signal clki soit inférieure à sa fréquence de consigne lorsque le courant Icompi fourni au noeud 400i est égal au courant I-i uniquement. A l'inverse, lorsque les courants I+i et I-i sont négatifs, le facteur A est déterminé de manière que la fréquence du signal clki soit supérieure à sa fréquence de consigne lorsque le courant Icompi fourni au noeud 400i est égal au courant I-i uniquement. En outre, la détermination du facteur A est, de préférence, faite en tenant compte des conditions possibles de fonctionnement du dispositif 1, c’est-à-dire des variations possibles de sa température de fonctionnement et de sa tension d'alimentation Vdd, et de l'influence de ces variations sur la fréquence du signal clki lorsque le courant Icompi est nul (non asservi). Lorsque la valeur du facteur A est déterminée dans une phase de conception du dispositif 1, c’est-à-dire avant la fabrication de ce dernier, on tient également compte de l'influence des variations de fabrication sur la fréquence du signal clki lorsque le courant Icompi est nul. Selon un mode de réalisation, la valeur du facteur A est déterminée pendant une phase de conception du dispositif 1, en tenant compte des variations PVT ("Process, Voltage, Temperature" – fabrication, tension, température). De préférence, dans ce mode de réalisation, la valeur du facteur A est la même pour tout les circuits 4i. A titre d'exemple, dans un tel mode de réalisation, lorsque les courants I+i et I-i sont positifs, on regarde la fréquence maximale que peut prendre le signal clki avec les variations PVT lorsque le courant Icompi est nul. Partant du signal clki à cette fréquence maximale, et alors que le courant I+i est nul, on augmente progressivement la valeur du facteur A, donc du courant I-i, jusqu'à ce que la fréquence du signal clki devienne inférieure à sa fréquence de consigne. C'est cette valeur du signal A qui sera ensuite utilisée lorsqu'un circuit 4i fonctionne en mode asservi. Selon un autre exemple, dans un tel mode de réalisation, lorsque les courants I+i et I-i sont négatifs, on regarde la fréquence minimale que peut prendre le signal clki avec les variations PVT lorsque le courant Icompi est nul. Partant du signal clki à cette fréquence minimale, et alors que le courant I+i est nul, on augmente progressivement la valeur du facteur A, donc du courant I-i (en valeur absolue), jusqu'à ce que la fréquence du signal clki devienne supérieure à sa fréquence de consigne. C'est cette valeur du signal A qui sera ensuite utilisée lorsqu'un circuit 4i fonctionne en mode asservi. Selon un autre mode de réalisation, on prévoit une phase d'étalonnage de chaque circuit 4i pour déterminer la valeur du facteur A de chaque circuit 4i, en tenant compte des variations possibles de température et de tension Vdd, l'influence des variations de fabrication étant supprimée grâce à cette phase d'étalonnage. Dans un tel mode de réalisation, la valeur du facteur A diffère entre deux circuits 4i. Chaque circuit 8i est alors paramétrable de manière à faire varier la valeur du facteur A de ce circuit. En outre, on connait l'influence maximale qu'ont les variations de température et de tension Vdd sur la fréquence du signal clki, c’est-à-dire la pire déviation possible de la fréquence du signal clki avec les variations de température et de tension Vdd. La valeur du facteur A est déterminée en tenant compte des pires variations de la fréquence du signal clki avec les variations de température et de tension Vdd, alors que le courant I+i est nul, de manière que la fréquence du signal clki soit différente de sa fréquence de consigne quand le courant Icompi est égal au courant I-i uniquement, et que cette fréquence du signal clki puisse être ramenée à la fréquence de consigne lorsque le courant Icompi est égal à la différence des courants I-i et I+i. A titre d'exemple, dans le cas où les courants I+i et I-i sont positifs, respectivement négatifs, cela signifie que l'on connait la fréquence maximale, respectivement minimale, que peut prendre le signal clki avec les variations de température et de tension Vdd, lorsque le courant Icompi est nul (fonctionnement non asservi). Dans le cas où les courants I+i et I-i sont positifs, respectivement négatifs, la phase d'étalonnage d'un circuit 8i est alors mise en oeuvre de la manière suivante : le bloc 205 de la boucle à verrouillage de phase 2 est programmé de manière à diviser la fréquence du signal clki reçu par un nombre Mi' égal au nombre Mi minoré, respectivement majoré, de X% pour tenir compte de la pire influence des variations de température et tension Vdd sur la fréquence du signal clki. Dit autrement, le diviseur de fréquence 205 est reprogrammé pendant la phase d'étalonnage pour tenir compte des variations de température et de tension d'alimentation sur la fréquence du signal clki sélectionné, la valeur du facteur A, donc du courant I-i (en valeur absolue), est augmentée progressivement alors que le courant I+i est nul, de préférence en réinitialisant le diviseur de fréquence 205 sur un front montant ou descendant du signal clkref (selon le sens du détecteur de phase 205) à chaque étape, c’est-à-dire à chaque nouvelle valeur du facteur A, une réinitialisation du diviseur de fréquence 205 consistant, par exemple, à réinitialiser les sorties des bascules qui le composent, et la valeur finale, ou étalonnée, du facteur A est déterminée lorsque le signal clkfb devient en retard (cas où les courants I+i et I-i sont positifs), respectivement en avance (cas où les courants I+i et I-i sont négatifs), de phase par rapport au signal clkref. Cette valeur finale, ou étalonnée, du facteur A est ensuite stockée dans une mémoire (non représentée). Lors du fonctionnement asservi, le circuit 8i est commandé pour que le facteur A soit à la valeur étalonnée qui a été déterminée pendant la phase d'étalonnage, et le bloc diviseur 205 de la boucle à verrouillage de phase est alors programmé avec le nombre Mi, et non pas le nombre Mi'. A titre d'exemple, cette phase d'étalonnage peut être mise en œuvre par un circuit de commande (non représenté) du dispositif 1, par exemple une machine d'état, à partir des signaux UP et DW disponibles en sortie du comparateur de phase 207 de la boucle à verrouillage de phase 2, de manière à détecter, grâce à ces signaux, quand la fréquence du signal clkfb, obtenu en divisant la fréquence du signal clki par Mi', est inférieure, respectivement supérieure, à la fréquence du signal clkref. Plus exactement, les signaux UP et DW sont utilisés pour détecter quand la fréquence du signal clkfb devient inférieure, respectivement supérieure, à la fréquence du signal clkref. De préférence, ce circuit de commande est également configuré pour commander le circuit 5. De préférence, ce circuit de commande est également configuré pour commander si un circuit 4i est mode asservi ou non asservi, par exemple en commandant l'interrupteur SW3i de ce circuit 4i. Par rapport à un générateur de plusieurs signaux d'horloge mis en œuvre au moyen de plusieurs oscillateurs RC, le dispositif 1 consomme moins de puissance électrique, du fait que le dispositif 1 ne comprend pas de générateur de rampe capacitif. Le dispositif 1 est donc particulièrement bien adapté à des applications dites "basse consommation". On a décrit ci-dessus le dispositif 1 dans le cas où il est configuré pour générer N signaux clki différents. Selon un mode de réalisation non revendiqué, le dispositif 1 est configuré pour ne générer qu'un seul signal d'horloge, par exemple le signal clk1. Dans ce cas, le dispositif 1 est identique à celui décrit en relation avec la , à la différence qu'il ne comprend pas les circuits 42 à 4N, c’est-à-dire les circuits 4i avec i allant de 2 à N, qu'il ne comprend pas le circuit 5, et que le signal clk1 est reçu par l'entrée 201 de la boucle à verrouillage de phase. Selon un mode de réalisation, chaque circuit 7i comprend un miroir de courant comportant une branche d'entrée et au moins une branche de sortie associée à cette branche d'entrée. Ladite au moins une branche de sortie est configurée pour fournir le courant I+i. La branche d'entrée est commandée par le signal sigF. Par exemple, la branche d'entrée comprend un convertisseur tension-courant commandé par le deuxième signal. La branche d'entrée est configurée pour qu'un courant égal B fois le courant I' y circule. Selon un mode de réalisation, cette branche d'entrée est commune à tous les circuits 7i, ou, dit autrement, une même et unique branche d'entrée est partagée par tous les circuit 7i. Cela résulte notamment du fait que, pour obtenir le courant I+i d'un circuit 7i donné, le miroir de courant de ce circuit 7i est configuré pour multiplier le courant B*I' circulant dans la branche d'entrée commune par le facteur Ki propre à ce circuit 7i. La prévision d'une telle branche d'entrée commune à tous les circuit 7i permet de réduire l'encombrement et la consommation du dispositif 1 par rapport au cas où chaque circuit 7i comporterait une branche d'entrée distincte. Selon un mode de réalisation, de préférence combiné avec le mode de réalisation ci-dessus, chaque circuit 8i comprend un miroir de courant comportant une branche d'entrée et au moins une branche de sortie associée à cette branche d'entrée. Ladite au moins une branche de sortie est configurée pour fournir le courant I-i. La branche d'entrée est configurée pour que le courant I'' y circule. Selon un mode de réalisation, cette branche d'entrée est commune à tous les circuits 8i, ou, dit autrement, une même et unique branche d'entrée est partagée par tous les circuit 8i. Cela résulte notamment du fait que, pour obtenir le courant I-i d'un circuit 8i donné, le miroir de courant de ce circuit 8i est configuré pour multiplier le courant I'' circulant dans la branche d'entrée commune par le produit des facteurs Ki et A propre à ce circuit 8i. La prévision d'une telle branche d'entrée commune à tous les circuit 8i permet de réduire l'encombrement et la consommation du dispositif 1 par rapport au cas où chaque circuit 8i comporterait une branche d'entrée distincte. A noter que, pour un mode de réalisation dans lequel la valeur du facteur A de chaque circuit 8i est étalonnée, ladite au moins une branche de sortie du miroir de courant est commandable de manière à faire varier la valeur du facteur A, ou, dit autrement, comporte un circuit commandable pour faire varier la valeur du facteur A. La personne du métier est en mesure de mettre en œuvre les circuits décrits précédemment à partir de la description fonctionnelle faite ci-dessus de ces circuits, par exemple au moyen de miroirs de courant ayant des ratio Ki entre le courant présent dans une branche d'entrée du miroir de courant et le courant fournit par une ou plusieurs branches de sortie du miroir de courant qui sont associées à cette branche d'entrée. La représente de manière schématique un exemple de mode de réalisation d'un circuit 8i du dispositif 1 de la . Dans cet exemple, le circuit 8i est configuré pour permettre la mise en œuvre d'une étape d'étalonnage telle que décrite précédemment, et pour que le courant I-i qu'il tire du noeud 404i ( ) soit positif. Le circuit 8i comprend un miroir de courant 805. Le miroir de courant comprend une branche d'entrée 806, et une branche de sortie 804. La branche d'entrée 806 est configurée pour que le courant I'' y circule. A titre d'exemple, la branche d'entrée 806 comprend un générateur de courant 807 configuré pour fournir le courant I'', en série avec un transistor MOS (de l'anglais "Metal Oxide Semiconductor" – métal oxyde semiconducteur) T2. Par exemple, le transistor T2 est à canal N et relie une borne du générateur 807 au noeud 3, l'autre borne du générateur 807 étant reliée, de préférence connectée, au noeud 4. Selon un mode de réalisation, la branche d'entrée 806 des miroirs de courants 805 des circuits 8i est commune à tous les circuits 8i. Dit autrement, les miroirs de courant 805 de tous les circuits 8i partage la même branche d'entrée 806. La branche de sortie 804 du miroir de courant 805 est configurée pour fournir, ou générer, le courant I-i, c’est-à-dire pour tirer le courant I-i sur la sortie du circuit 8i. La branche 804 comprend un transistor MOS T1, à canal du même type que celui du transistor T2. Le transistor T1 est monté en miroir du transistor T2. Dit autrement, les grilles des transistors T1 et T2 sont connectées entre elles, et au drain du transistor T2. A titre d'exemple, une première borne de conduction, par exemple la source, du transistor T1 est reliée, de préférence connectée, au noeud 3 au potentiel de masse, et une deuxième borne de conduction, par exemple son drain, du transistor T1 est reliée à la sortie du circuit 8i. Le transistor T1 est configuré pour fournir une copie du courant I'' multipliée par le produit du facteur Ki et d'un facteur Amax. Dit autrement, le transistor T1 est configuré pour fournir un courant égal à Amax*Ki*I''. Dit encore autrement, le ratio entre le rapport de dimensions du transistor T1 et le rapport de dimensions du transistor T2 est égal au produit des facteurs Ki et Amax de ce circuit 8i. Dans ce mode de réalisation, pour permettre la mise en œuvre d'une phase d'étalonnage, le circuit 8i comprend en outre un circuit 800 configuré pour réduire, de manière commandée, la valeur du facteur A par rapport à sa valeur maximale Amax. Dit autrement, le transistor T1 et le circuit 800 sont ensemble configurés pour fournir ou générer, à partir du courant I'', le courant I-i. Dit encore autrement, la branche de sortie 804 du miroir de courant 805 est commandable pour faire varier la valeur du facteur A. Dans cet exemple, le circuit 800 comprend une première borne 801 reliée, de préférence connectée, à la deuxième borne de conduction du transistor T1, et une deuxième borne 802 reliée, par exemple connectée, à la sortie du circuit 8i. Selon un exemple de mode de réalisation, le circuit 800 comprend, entre ses bornes 801 et 802, plusieurs transistors MOS, par exemple à canal N, connectés en série entre eux et avec un interrupteur SW5, les transistors en série ayant leurs grilles connectées entre elles et à la grille du transistor T1. Dans l'exemple illustré en , le circuit 800 comprend deux transistors T3 et T4, le transistor T4 étant relié à la borne 802 par l'interrupteur SW5. Selon ce mode de réalisation, le circuit 800 comprend en outre un interrupteur connecté en parallèle de chacun des transistors T3, T4 du circuit 800. Plus particulièrement, dans l'exemple représenté, le circuit 800 comprend un interrupteur SW6 connecté en parallèle du transistor T3 et un interrupteur SW7 connecté en parallèle du transistor T4. Selon ce mode de réalisation du circuit 800, lorsque l'interrupteur SW5 est ouvert, le courant I-i dans la branche 804 est nul. En revanche, lorsque l'interrupteur SW5 est fermé, ce courant I-i est égal à Ki*Amax/(n+1)*I'', avec n un facteur fixé par le nombre d'interrupteurs SW6, SW7 passants. En effet, plus le nombre d'interrupteurs SW6, SW7 passants diminue, plus la résistance équivalente du circuit 800 entre ces bornes 801 et 802 augmente, et donc plus la valeur du facteur n augmente. Plus la valeur du facteur n augmente, plus la valeur du facteur A, ici égal à Amax/(n+1), diminue, et donc plus la valeur du courant I-i diminue. Dit autrement, lorsque l'interrupteur en parallèle de l'un des transistors du circuit 800 est ouvert, ce transistor se retrouve en série avec le transistor T1, ce qui entraîne une diminution du courant I-i. En commandant les états ouvert et fermé des interrupteurs du circuit 800, on fait donc varier la valeur du facteur A, par exemple lors de la phase d'étalonnage décrite précédemment qui est mise en œuvre pour déterminer la valeur du facteur A. A titre d'exemple, lors de cette phase d'étalonnage, les interrupteurs SW5, SW6, SW7 du circuit 800 sont commandés à partir des signaux UP et DW ( ). Par exemple, à une première étape l'interrupteur SW5 est ouvert et le courant I-i est nul, ou dit autrement le facteur A est nul. A une deuxième étape, l'interrupteur SW5 est fermé et tous les autres interrupteurs sont ouverts et le facteur A est alors à une valeur minimale non nulle. A des troisièmes étapes, pour augmenter la valeur du facteur A les interrupteurs autres que l'interrupteur SW5 sont fermés les uns après les autres. Le diviseur de fréquence 205 est de préférence réinitialisé après chaque changement de valeur du facteur A, et les signaux UP et DW sont utilisés pour déterminer la valeur du facteur A pour laquelle le signal clkfb devient en retard de phase par rapport au signal ckref. C'est cette valeur qui sera utilisée ensuite en mode asservi, en commandant les interrupteurs du circuit 800 de manière appropriée. On a décrit ici un exemple dans lequel les transistors du circuit 800 sont en série. Dans un autre mode de réalisation non illustré, on peut prévoir que le miroir de courant 805 comprenne plusieurs branches de sortie en parallèle, fournissant chacune une partie du courant Amax*Ki*I''. Dans ce cas, le circuit 800 comprend par exemple un interrupteur par branche de sortie, de sorte que l'état de l'interrupteur de chaque branche de sortie détermine si la partie du courant Amax*Ki*I'' fournit par cette branche de sortie contribue ou non au courant I-i. Dit autrement, les branches de sortie du miroir de courant sont commandables pour faire varier la valeur du facteur A. On a décrit ci-dessus le cas d'un circuit 8i adapté à la mise en œuvre d'une étape d'étalonnage pour déterminer la valeur du facteur A. Dans le cas où la valeur du facteur A est déterminée lors de la conception du dispositif 1, et où il n'est pas prévu de phase d'étalonnage pour déterminer la valeur du facteur A de chaque circuit 8i, le circuit 800 peut être omis, et le facteur Amax est alors égal au facteur A déterminé pendant la conception du dispositif 1. On a décrit ci-dessus le cas d'un circuit 8i pour lequel le courant I-i tiré sur la sortie du circuit 8i est positif. Dans le cas où le courant I-i tiré sur la sortie du circuit 8i est négatif, on peut prévoir que le circuit 8i comprenne un miroir de courant supplémentaire à transistor MOS à canal P. Un premier transistor MOS de ce miroir de courant supplémentaire est en série avec la ou les branches de sortie du miroir de courant 805 du circuit 8i, et un deuxième transistor MOS de ce miroir de courant supplémentaire est monté en miroir du premier transistor, entre le noeud 4 et la sortie du circuit 8i. En alternative, on peut prévoir d'inverser les noeuds 3 et 4 et le type de canal de chacun des transistors du circuit 8i décrit ci-dessus en relation avec la . La représente de manière schématique un exemple de mode de réalisation d'un circuit 7i du dispositif 1 de la . Dans cet exemple, le circuit 7i est configuré pour que le courant le courant I+i qu'il fournit au noeud 404i ( ) soit positif, et pour fonctionner avec une tension sigF qui augmente, respectivement diminue, lorsque le signal clkfb est en retard, respectivement en avance, de phase par rapport au signal clkref. Le circuit 7i comprend un miroir de courant 702. Le miroir de courant 702 comprend une branche d'entrée 703, et une branche de sortie 701 associée à la branche d'entrée 703. La branche de sortie est configurée pour fournir le courant I+i. La branche d'entrée 703 est commandée par la tension sigF. Plus particulièrement, la branche 703 est configurée pour que le courant I700 qui y circule soit égal à B fois le courant I'. Dans ce mode de réalisation, la branche d'entrée 703 comprend un convertisseur tension-courant 700 commandé par le signal sigF. Dans cet exemple, le convertisseur tension-courant comprend un transistor MOS T7, dans cet exemple à canal N, en série avec une résistance R2 entre deux bornes 704 et 705 du convertisseur 700. Le transistor T7 est commandé par le signal sigF, ou, dit autrement, la grille du transistor T7 reçoit le signal sigF. Le transistor T7 a une première borne de conduction, par exemple sa source, reliée à la borne 705 et une deuxième borne de conduction, par exemple son drain, reliée à la borne 704. Plus exactement, dans l'exemple de la , la source du transistor T7 est connectée à une borne 706 d'une résistance R2, une autre borne de la résistance R2 étant connectée à la borne 705. La borne 705 du convertisseur 700 est reliée, de préférence connectée, au noeud 3, la borne 704 du convertisseur 700 étant reliée au noeud 4. La branche d'entrée 703 comprend en outre un transistor MOS T6, dans cet exemple à canal P, en série avec le convertisseur 700 entre les noeuds 3 et 4. Le transistor T6 relie la borne 704 du convertisseur 700 au noeud 4. Selon un mode de réalisation, la branche d'entrée 703 des miroirs de courants 702 des circuits 7i est commune à tous les circuits 7i. Dit autrement, les miroirs de courant 702 de tous les circuits 7i partage la même branche d'entrée 703. La branche de sortie 701 associée à la branche d'entrée 703 est configurée pour fournir le courant I+i à partir du courant du I700. Plus exactement, la branche 701 est configurée pour fournir une copie du courant I700 multipliée par le facteur Ki, de sorte que le courant I+i circule dans la branche 701. Ainsi, la branche 701 comprend un transistor MOS T5. Le transistor T5 est à canal du même type que le transistor T6. Le transistor T5 est monté en miroir du transistor T6. Dit autrement, la grille du transistor T5 est connectée à la grille du transistor T6, et la grille du transistor T6 est connectée au drain du transistor T6. Une borne de conduction du transistor T5, par exemple sa source, est connectée au noeud 4, et une autre borne de conduction du transistor T5, par exemple son drain, est reliée, par exemple connectée, à la sortie du circuit 7i. Le ratio entre le rapport de dimensions du transistor T5 et le rapport de dimensions du transistor T6 est égal au facteur Ki. Dans l'exemple de circuit décrit ci-dessus, lorsque la tension sigF augmente, la tension aux bornes de la résistance R2, c’est-à-dire la tension sur la borne 706 augmente. Il en résulte une augmentation du courant dans la résistance R2, donc une augmentation du courant I700, ou, dit autrement, de la valeur du facteur B. Cela entraîne une augmentation correspondante du courant I+i. On a décrit ci-dessus le cas où le miroir de courant 702 ne comprend qu'une branche de sortie 701. Dans un autre exemple non illustré, on peut prévoir que le miroir de courant 702 comprenne plusieurs branches de sortie, ou plusieurs recopies de courant, chaque branche de sortie du miroir fournissant alors une partie du courant I+i. On a décrit ci-dessus un exemple de circuit 8i configuré pour fournir le courant I+i positif, et pour fonctionner avec la tension sigF qui augmente, respectivement diminue, lorsque le signal clkfb est en retard, respectivement en avance, de phase par rapport au signal clkref. Dans le cas où le courant I+i est négatif et où la tension sigF augmente, respectivement diminue, lorsque le signal clkfb est en retard, respectivement en avance, de phase par rapport au signal clkref, il suffit, par exemple, d'inverser, dans le circuit 8i décrit ci-dessus, les noeuds 3 et 4 et le type de canal de chaque transistor. Plus généralement, la personne du métier est en mesure d'adapter le circuit 8i décrit précédemment au cas où le courant I+i est négatif et/ou la tension la tension sigF augmente, respectivement diminue, lorsque le signal clkfb est en retard, respectivement en avance, de phase par rapport au signal clkref. Ainsi, dans la présente description, les signaux d'horloge clk1, .., clki, .., clkN sont générés par la mise en œuvre des étapes suivantes : - sélectionner un des signaux clki au moyen du circuit 5 ; - fournir, au moyen de la boucle à verrouillage de phase 2, un signal sigF variant en fonction d'un écart entre la fréquence du signal clkfb obtenu par division fréquentielle du signal clki sélectionné et la fréquence du signal d'horloge de référence clkref ; - pour chacun des signaux d'horloge clk1, .., clki, .., clkN, fournir un courant Isupply1, .., Isupplyi, IsupplyN à un noeud 4001, .., 400i, .., 400N d'un circuit 41, .., 4i, .., 4N correspondant comprenant un oscillateur en anneau 51, .., 5i, .., 5N connecté au noeud 4001, .., 400i, .., 400N et fournissant le signal d'horloge clk1, .., clki, .., clkN ; et - pour le circuit 4i fournissant le signal clki sélectionné, fournir sélectivement, c’est-à-dire uniquement pendant une phase de fonctionnement asservie de ce circuit 4i, au noeud 400i de ce circuit 4i, un courant de compensation Icomp1, .., Icompi, .., IcompN déterminé par le signal sigF. On a décrit ci-dessus, en relation avec les figures 1, 2 et 3, des modes de réalisation et variantes du dispositif 1 et de circuits qui le composent. La personne du métier est en mesure de prévoir d'autres mises en œuvre du dispositif 1 et des circuits qui le composent à partir de la description fonctionnelle donnée. Par exemple, la personne du métier est en mesure de prévoir d'autres mises en œuvre de la boucle à verrouillage de phase 2, des circuits 6i, 7i, 8i, 800 et/ou 700 que celles décrites précédemment. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Dispositif de génération de plusieurs premiers signaux d'horloge (clk1, clki, clkN), le dispositif (1) comprenant : des premiers circuits (41, 4i, 4N), chacun comprenant un oscillateur en anneau (51, 5i, 5N) configuré pour fournir un desdits plusieurs premiers signaux d'horloge (clk1, clki, clkN), l'oscillateur étant connecté à un premier noeud (4001, 400i, 400N) configuré pour recevoir un premier courant (Isupply1, Isupplyi, IsupplyN), un circuit (5) configuré pour recevoir les premiers signaux d'horloge (clk1, clki, clkN) et pour fournir un premier signal d'horloge sélectionné (clk-sel) parmi les premiers signaux d'horloge (clk1, clki, clkN) ; et une boucle à verrouillage de phase (2) configurée pour fournir un deuxième signal (sigF) évoluant en fonction d'un écart entre une fréquence du premier signal d'horloge sélectionné et une fréquence de consigne déterminée par une fréquence d'un troisième signal qui est un signal d'horloge (clkref) reçu par la boucle à verrouillage de phase, dans lequel chaque premier circuit (41, 4i, 4N) est configuré pour fournir au premier noeud un courant de compensation (Icomp1, Icompi, IcompN) déterminé par le deuxième signal (sigF), lorsque ce premier circuit fournit le premier signal d'horloge sélectionné et que ce premier circuit fonctionne en mode asservi par la boucle à verrouillage de phase. Dispositif selon la revendication 1, dans lequel chaque premier circuit (41, 4i, 4N) comprend : une première source de courant (4021, 402i, 402N) configurée pour fournir le premier courant (Isupply1, Isupplyi, IsupplyN) au premier noeud (4001, 400i, 400N) ; un deuxième noeud (4041, 404i, 404N) relié au premier noeud (4001, 400i, 400N) ; un deuxième circuit (71, 7i, 7N) configuré pour fournir, au deuxième noeud (4041, 404i, 404N), un deuxième courant (I+1, I+i, I+N) déterminé par le deuxième signal (sigF) ; et un troisième circuit (81, 8i, 8N) configuré pour tirer un troisième courant (I-1, I-i, I-N) du deuxième noeud. Dispositif selon la revendication 2, dans lequel, dans chaque premier circuit (41, 4i, 4N) : la première source de courant (4021, 402i, 402N) est configurée pour que le premier courant (Isupply1, Isupplyi, IsupplyN) soit égal à Ki fois un courant de référence Iref, Ki étant un facteur différent pour chaque premier circuit (41, 4i, 4N) déterminant au moins en partie la fréquence du premier signal (clk1, clki, clkN) dudit premier circuit (41, 4i, 4N) lorsque ledit premier circuit (41, 4i, 4N) fonctionne en mode non asservi par la boucle à verrouillage de phase (2) ; le deuxième circuit (71, 7i, 7N) est configuré pour que le deuxième courant (I+1, I+i, I+N) soit égal à Ki fois B fois un quatrième courant (I') identique pour tous les premiers circuits, B étant un facteur déterminé par le deuxième signal (sigF) ; et le troisième circuit (81, 8i, 8N) est configuré pour que le troisième courant (I-1, I-i, I-N) soit égal à Ki fois A fois un cinquième courant (I'') identique pour tous les premiers circuits (41, 4i, 4N) et proportionnel au courant de référence Iref, A étant un facteur déterminé de sorte que la fréquence du premier signal (clk1, clki, clkN) dudit premier circuit (41, 4i, 4N) soit différente d'une valeur cible lorsque le deuxième courant (I+1, I+i, I+N) est nul, et puisse être ramenée à sa valeur cible lorsque le deuxième courant (I+1, I+i, I+N) est déterminé par le deuxième signal (sigF). Dispositif selon la revendication 3, dans lequel chaque troisième circuit (81, 8i, 8N) comprend un miroir de courant (805) comportant une branche d'entrée (806) et au moins une branche de sortie (804) associée à ladite branche d'entrée, ladite au moins une branche de sortie étant configurée pour fournir le troisième courant (I-1, I-i, I-N). Dispositif selon la revendication 4, dans lequel, dans chaque troisième circuit (81, 8i, 8N), la branche d'entrée (806) dudit miroir de courant (805) comprend un générateur (807) du cinquième courant (I''). Dispositif selon la revendication 5, dans lequel la branche d'entrée (806) dudit miroir de courant (805) de chaque troisième circuit (81, 8i, 8N) est commune à tous les troisièmes circuits (81, 8i, 8N). Dispositif selon l'une quelconque des revendications 3 à 6, dans lequel, dans chaque troisième circuit (81, 8i, 8N), ladite au moins une branche de sortie (804) comprend un circuit (800) commandable de manière à modifier une valeur du facteur A. Dispositif selon l'une quelconque des revendications 3 à 7, dans lequel chaque deuxième circuit (71, 7i, 7N) comprend un miroir de courant (702) comportant une branche d'entrée (703) et au moins une branche de sortie (701) associée à ladite branche d'entrée, ladite au moins une branche de sortie étant configurée pour fournir le deuxième courant (I+1, I+i, I+N). Dispositif selon la revendication 8, dans lequel, dans chaque deuxième circuit (71, 7i, 7N), ladite branche d'entrée (703) est commandée par le deuxième signal (sigF) et est configurée pour qu'un sixième courant (I700) égal à B fois le quatrième courant (I') y circule. Dispositif selon la revendication 8 ou 9, dans lequel, dans chaque deuxième circuit (71, 7i, 7N), ladite branche d'entrée (703) comprend un convertisseur tension-courant (700) commandé par le deuxième signal (sigF). Dispositif selon la revendication 10, dans lequel le convertisseur tension-courant (700) comprend un transistor (T7) en série avec une résistance (R2), ledit transistor (T7) étant commandé par le deuxième signal (sigF). Dispositif selon l'une quelconque des revendication 8 ou 11, dans lequel la branche d'entrée (701) des miroirs de courants (702) des deuxièmes circuits (71, 7i, 7N) est commune à tous les deuxièmes circuits. Dispositif selon l'une quelconque des revendications 1 à 12, dans lequel la boucle à verrouillage de phase (2) comprend : un diviseur de fréquence (205) programmable en fonction du premier signal sélectionné et configuré pour recevoir le premier signal (clk1, clki, clkN) sélectionné et pour fournir un signal périodique (clkfb) à une fréquence divisée par rapport à une fréquence du premier signal sélectionné ; un comparateur de phase (207) configuré pour fournir un premier signal binaire (UP) indiquant quand le signal périodique (clkfb) est en retard de phase par rapport au deuxième signal d'horloge (clkref) et un deuxième signal binaire (DW) indiquant quand le signal périodique (clkfb) est en avance de phase par rapport au deuxième signal d'horloge (clkref) ; une pompe de charge (209) commandée par les premier et deuxième signaux binaires (UP, DW) et configurée pour fournir un signal (∆) évoluant en fonction de l'écart de phase entre le signal périodique (clkfb) et le deuxième signal d'horloge (clkref) ; et un filtre (211) configuré pour fournir le deuxième signal (sigF) à partir du signal (∆) fourni par la pompe de charge (209). Procédé de génération de plusieurs premiers signaux d'horloge (clk1, clki, clkN) comprenant les étapes consistant à : sélectionner, au moyen d'un circuit de sélection (5), l'un des premiers signaux ; fournir, au moyen d'une boucle à verrouillage de phase (2), un deuxième signal (sigF) évoluant en fonction d'un écart entre la fréquence du premier signal sélectionné et une fréquence de consigne du premier signal sélectionné ; pour chacun desdits un ou plusieurs premiers signaux d'horloge (clk1, clki, clkN), fournir un premier courant (Isupply1, Isupplyi, IsupplyN) à un premier noeud (4001, 400i, 400N) d'un premier circuit (41, 4i, 4N) correspondant, chaque premier circuit (41, 4i, 4N) comprenant un oscillateur en anneau (51, 5i, 5N) connecté au premier noeud (4001, 400i, 400N) et fournissant un desdits premiers signaux d'horloge (clk1, clki, clkN) ; et fournir au premier noeud (4001, 400i, 400N) du premier circuit fournissant le premier signal sélectionné, au moyen dudit premier circuit, un courant de compensation déterminé par le deuxième signal (sigF), uniquement quand ledit premier circuit fonctionne en mode asservi par la boucle à verrouillage de phase (2). Procédé selon la revendication 14, mis en œuvre par le dispositif (1) selon l'une quelconque des revendications 1 à 13. Procédé selon la revendication 15, mis en œuvre par le dispositif (1) selon la revendication 13 prise dans sa dépendance à la revendication 7, comprenant, pour chaque premier circuit (4i), une détermination d'une valeur étalonnée du facteur A du troisième circuit (8i) dudit premier circuit (4i), la détermination de la valeur étalonnée consistant à : sélectionner, avec le circuit de sélection (5), le premier signal d'horloge (clki) dudit premier circuit (4i) ; reprogrammer le diviseur de fréquence (205) pour tenir compte des variations de température et de tension d'alimentation du dispositif (1) sur la fréquence du premier signal d'horloge sélectionné (clk-sel) ; tirer le troisième courant (I-i) du premier noeud (400i) et augmenter la valeur du facteur A en commandant ladite au moins une branche de sortie (804) du troisième circuit (8i) ; et à chaque valeur du facteur A, réinitialiser le diviseur de fréquence (205) et déterminer si le signal périodique (clkfb) est en avance ou en retard de phase par rapport au deuxième signal d'horloge (clkref) à partir des premier et deuxième signaux binaires (UP, DW), la valeur étalonnée du facteur A étant la première valeur du facteur A pour laquelle : - le signal périodique (clkfb) devient en retard de phase par rapport au deuxième signal (clkref) dans un cas où les deuxième et troisième courants (I+i, I-i) sont positifs en mode asservi ; ou - le signal périodique (clkfb) devient en avance de phase par rapport au deuxième signal (clkref) dans un cas où les deuxième et troisième courants (I+i, I-i) sont négatifs en mode asservi.