Brevet FR3119696A1 — publié le 20220812

Circuit neuromorphique et procédé d’entraînement associé La présente invention concerne un circuit neuromorphique mettant en œuvre un réseau de neurones impulsionnel et comprenant : - des synapses (24) bidirectionnelles réalisées par un ensemble de memristors (30) agencés matriciellement, - des neurones (16) émettant des impulsions selon un taux variable et reliés à des neurones (16) via une synapse (24), et - un module d’entraînement (26) du réseau de neurones comportant, pour au moins une synapse (24) bidirectionnelle une unité d’estimation (32) obtenant une estimation de la dérivée temporelle du taux d’impulsions de chaque neurone (16), une interconnexion (46) à au moins deux positions entre la synapse (24) et chaque neurone (16), et un contrôleur (34) envoyant un signal de contrôle à destination de l’interconnexion (46) après une impulsion, le signal modifiant la position de l’interconnexion (46) pour connecter l’unité d’estimation (32) et la synapse (24). Figure pour l'abrégé : figure 4 Circuit neuromorphique et procédé d’entraînement associé La présente invention concerne un circuit neuromorphique propre à mettre en œuvre un réseau de neurones et se rapporte également à un procédé d’entraînement du réseau de neurones du circuit neuromorphique. Le développement de l’internet et des capteurs connectés conduit à permettre l’obtention de quantités considérables de données. Ce phénomène souvent désigné sous le terme de « big data » implique l’emploi d’ordinateurs pour pouvoir exploiter l’ensemble des données obtenues. Une telle exploitation peut être utilisée dans de multiples domaines, parmi lesquelles le traitement automatique de données, l’aide au diagnostic, l’analyse prédictive, les véhicules autonomes, la bioinformatique ou la surveillance. Pour mettre en œuvre une telle exploitation, il est connu d’utiliser des algorithmes d’apprentissage automatique faisant partie de programmes pouvant être exécutés sur des processeurs tels que les CPU ou les GPU. Un CPU est un processeur, le sigle CPU provenant du terme anglais « Central Processing Unit » signifiant littéralement unité centrale de traitement tandis qu’un GPU est un processeur graphique, le sigle GPU provenant du terme anglais « Graphic s Processing Unit » signifiant littéralement unité graphique de traitement. Parmi les techniques de mise en œuvre d’apprentissage, l’emploi de réseaux de neurones formels, et notamment de réseaux de neurones profonds, est de plus en plus répandu, ces structures étant considérées comme très prometteuses du fait de leurs performances pour de nombreuses tâches telles que la classification automatique de données, la reconnaissance de motifs, la traduction et la compréhension automatique de langues, le contrôle robotique, la navigation automatique, les systèmes de recommandations, la détection d’anomalies, la détection de fraudes, l’étude de l’ADN ou encore la découverte de nouvelles molécules. Un réseau de neurones est en général composé d'une succession de couches de neurones dont chacune prend ses entrées sur les sorties de la couche précédente. Plus précisément, chaque couche comprend des neurones prenant leurs entrées sur les sorties des neurones de la couche précédente. Chaque couche est reliée par une pluralité de synapses. Un poids synaptique est associé à chaque synapse. C’est un nombre réel, qui prend des valeurs positives comme négatives. Pour chaque couche, l’entrée d’un neurone est la somme pondérée des sorties des neurones de la couche précédente, la pondération étant faite par les poids synaptiques. Pour une implémentation dans un CPU ou un GPU, une problématique de goulot d’étranglement de Von Neumann (également appelée « Von Neumann bottleneck » selon sa dénomination anglaise) apparaît du fait que l’implémentation d’un réseau de neurones profond (à plus de trois couches et allant jusqu’à plusieurs dizaines) implique d’utiliser à la fois la ou les mémoires et le processeur alors que ces derniers éléments sont séparés spatialement. Il en résulte un engorgement du bus de communication entre la ou les mémoires et le processeur à la fois pendant que le réseau de neurones une fois entraîné est utilisé pour réaliser une tâche, et, à plus forte raison, pendant que le réseau de neurones est entraîné, c’est-à-dire pendant que ses poids synaptiques sont réglés pour résoudre la tâche en question avec un maximum de performance. Il est donc souhaitable de développer des architectures matérielles dédiées, entremêlant mémoire et calcul, pour réaliser des réseaux de neurones rapides, faible consommation et capables d’apprendre en temps réel. Il est connu de réaliser des réseaux de neurones sur la base d’une technologie de type CMOS. Il est entendu par le sigle « CMOS », oxyde métallique semi-conducteur complémentaire (acronyme provenant de l’expression anglaise « Complementary Metal-Oxide-Semiconductor »). Le sigle CMOS désigne aussi bien un procédé de fabrication qu’un composant obtenu par un tel procédé de fabrication. Il est également connu un réseau de neurones reposant sur des technologies de type optique. Plus précisément, trois propositions d’architecture font l’objet d’études spécifiques : les réseaux à neurones CMOS et synapses CMOS, l es réseaux à neurones optiques et synapses optiques et les réseaux à neurones CMOS et synapses memristives. Des synapses memristives sont des synapses utilisant des memristors. En électronique, le memristor (ou memristance) est un composant électronique passif. Le nom est un mot-valise formé à partir des deux mots anglais memory et resistor. Un memristor est un composant de mémoire non-volatile, la valeur de sa résistance électrique changeant avec l’application d’une tension pendant une certaine durée et restant à cette valeur en l’absence de tension. Toutefois, selon chacune de ces technologies, chaque neurone occupe plusieurs dizaines de micromètres de côté. Pour les technologies CMOS et optique, chaque synapse occupe également plusieurs dizaines de micromètres de côté. Il en résulte que, sur une surface limitée correspondant par exemple à une puce électronique, le nombre de neurones et de synapses qui peuvent être intégrés est limité, ce qui résulte en une diminution des performances du réseau de neurones. Pour les réseaux de neurones impulsionnels, aux problématiques précitées, s’ajoute aussi la difficulté à implémenter un entraînement puisque la technique de rétropropagation du gradient qui est la plus efficace actuellement n’est pas directement utilisable. Pour entraîner les réseaux de neurones impulsionnels, il est connu d’utiliser un principe dérivé de la règle d’Hebb selon lequel deux neurones ont un lien synaptique plus forts lorsqu’ils émettent des impulsions simultanément. Par exemple, une contrainte est appliquée sur chaque synapse pour que le poids associé soit augmenté si les deux neurones reliés à la synapse ont émis chacun une impulsion avec un intervalle de temps inférieur à un seuil prédéfini ou soit diminué dans le cas contraire. Néanmoins, du fait que cette technique ne résout pas l’optimisation d’une fonction objectif globale, sa précision n’est pas toujours satisfaisante. Il existe donc un besoin pour un circuit neuromorphique permettant d’entraîner un réseau de neurones impulsionnel à une précision satisfaisante, tout en conservant une forte intégrabilité des éléments du circuit neuromorphique et une réalisation locale de l’entraînement. A cet effet, la description décrit un circuit neuromorphique propre à mettre en œuvre un réseau de neurones impulsionnel, le circuit neuromorphique comprenant des synapses réalisées par un ensemble de memristors agencés sous forme d’un réseau matriciel, chaque synapse présentant une valeur. Le circuit neuromorphique comprend des neurones, chaque neurone étant propre à émettre des impulsions selon un taux variable, chaque neurone étant relié à un ou plusieurs neurones via une synapse, les neurones étant agencés en couches de neurones successives, les couches de neurones comprenant une couche d’entrée, au moins une couche cachée de neurones et une couche de sortie, les synapses étant bidirectionnelles pour les neurones de l’au moins une couche cachée de neurones et de la couche de sortie. Le circuit neuromorphique comprend un module d’entraînement du réseau de neurones, pour au moins une synapse bidirectionnelle reliant un premier neurone à un deuxième neurone, le module d’entraînement comportant, pour le premier neurone et le deuxième neurone, une unité d’estimation propre à obtenir une estimation de la dérivée temporelle du taux d’impulsions émises par le neurone. Le module d’entraînement comporte également une interconnexion entre la synapse et chaque neurone, l’interconnexion présentant au moins deux positions, et un contrôleur propre à envoyer un signal de contrôle à destination de l’interconnexion lorsque le premier neurone a émis une impulsion, le signal de contrôle modifiant la position de l’interconnexion pour que l’unité d’estimation du deuxième neurone soit connectée à la synapse. Selon des modes de réalisation particuliers, le circuit neuromorphique présente une ou plusieurs des caractéristiques suivantes, prise(s) isolément ou selon toutes les combinaisons techniquement possibles : - le contrôleur est également propre à synchroniser les deux neurones pour que les deux neurones émettent des signaux de commande modifiant la valeur de la synapse en fonction de l’estimation de la dérivée temporelle du taux d’impulsions émis par le deuxième neurone. - chaque memristor présente une conductance non nulle pour une tension supérieure à un seuil positif et pour une tension inférieure à un seuil négatif, le premier neurone étant également propre à émettre comme signal de commande une impulsion dont l’amplitude est à chaque instant égale à l’un parmi le seuil positif et le seuil négatif, l’impulsion comportant, de préférence, un seul changement d’amplitude. - le deuxième neurone est propre à émettre comme signal de commande une impulsion proportionnelle à l’estimation de la dérivée temporelle du taux d’impulsions obtenue par l’unité d’estimation. - le contrôleur contrôle les deux neurones pour que les deux signaux de commande soient émis simultanément. - l’interconnexion comporte un sous-circuit pour chaque neurone auquel la synapse est reliée, chaque sous-circuit comprenant deux interrupteurs. - l’unité d’estimation comporte une sous-unité d’obtention du taux d’impulsions émises par ledit neurone, la sous-unité d’obtention codant le taux d’impulsions dans un signal de sortie, la sous-unité d’obtention du taux d’impulsions est, de préférence, un circuit intégrateur à fuites, l’unité d’estimation comportant un retardateur du signal de sortie de la sous-unité d’obtention, pour obtenir un signal retardé, et un soustracteur du signal de sortie de la sous-unité d’obtention et du signal retardé du retardateur, pour obtenir un signal de différence. - le circuit neuromorphique comporte, en outre, un filtre en sortie du soustracteur, le filtre étant, de préférence, un filtre passe-bas. - le neurone est réalisé par un oscillateur à relaxation d’impulsions. La description décrit aussi un procédé d’entraînement d’un réseau de neurones impulsionnel qu’un circuit neuromorphique est propre à mettre en œuvre, le circuit neuromorphique comprenant des synapses réalisées par un ensemble de memristors agencés sous forme d’un réseau matriciel, chaque synapse présentant une valeur, le circuit neuromorphique comprenant des neurones, chaque neurone étant propre à émettre des impulsions selon un taux variable, chaque neurone étant relié à un ou plusieurs neurones via une synapse. Les neurones sont agencés en couches de neurones successives, les couches de neurones comprenant une couche d’entrée, au moins une couche cachée de neurones et une couche de sortie, les synapses étant bidirectionnelles pour les neurones de l’au moins une couche cachée de neurones et de la couche de sortie. Le circuit neuromorphique comprend également un module d’entraînement du réseau de neurones, pour au moins une synapse bidirectionnelle reliant un premier neurone à un deuxième neurone, le module d’entraînement comportant, pour chaque neurone, une unité d’estimation propre à obtenir une estimation de la dérivée temporelle du taux d’impulsions émises par le neurone, une interconnexion entre la synapse et chaque neurone, l’interconnexion présentant au moins deux positions, et un contrôleur. Le procédé d’entraînement comporte les étapes d’envoi par le contrôleur d’un signal de contrôle à destination de l’interconnexion lorsque le premier neurone a émis une impulsion, et de modification de la position de l’interconnexion pour que l’unité d’estimation du deuxième neurone soit connectée à la synapse. Des caractéristiques et avantages de l’invention apparaîtront à la lecture de la description qui va suivre, donnée uniquement à titre d’exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels : - la est une représentation schématique d’un exemple d’une partie de circuit neuromorphique comportant une pluralité de neurones et de synapses, - la est une représentation schématique d’un exemple de réseau de neurones, - la est une représentation graphique du comportement d’un memristor, - la est une représentation schématique d’un exemple d’une synapse et de deux neurones, et - la est une représentation schématique d’un exemple de chronogramme de fonctionnement de la mise à jour de la synapse de la . Une partie d’un circuit neuromorphique 10 de réseau de neurones est représentée sur la . Selon l’exemple décrit, le circuit neuromorphique 10 est une puce unique. Cela signifie que l’ensemble des composants qui seront décrits ultérieurement sont situés sur une même puce. Le circuit neuromorphique 10 est propre à implémenter un réseau de neurones 12 tel que schématisé sur la . Le réseau de neurones 12 décrit est un réseau comportant une succession ordonnée de couches 14 de neurones 16 dont chacune prend ses entrées sur les sorties de la couche 14 précédente. Par définition, en biologie, un neurone, ou une cellule nerveuse, est une cellule excitable constituant l'unité fonctionnelle de base du système nerveux. Les neurones assurent la transmission d'un signal bioélectrique appelé influx nerveux. Les neurones ont deux propriétés physiologiques : l'excitabilité, c'est-à-dire la capacité de répondre aux stimulations et de convertir celles-ci en impulsions nerveuses, et la conductivité, c'est-à-dire la capacité de transmettre les impulsions. Dans les réseaux de neurones formels, le comportement des neurones biologiques est imité par une fonction mathématique, dite d’activation, qui présente la propriété d’être non-linéaire (pour pouvoir transformer l’entrée de manière utile) et préférentiellement d’être dérivable (pour permettre l’apprentissage par rétropropagation du gradient). Des modèles plus proches du neurone biologique existent, dans lesquels le neurone émet des impulsions (ou des trains d’impulsions) avec une certaine fréquence qui dépend des impulsions entrantes. La fonction d’activation dans ce cas peut être représenté comme une fonction donnant la variation de la fréquence moyenne d’émission d’impulsions avec le courant d’entrée. Dans le cadre de cette demande, un neurone 16 est un composant réalisant une fonction équivalente à ces derniers modèles. Plus précisément, chaque couche 14 comprend des neurones 16 prenant leurs entrées sur les sorties des neurones 16 de la couche 14 précédente. Dans le cas de la , le réseau de neurones 12 décrit est un réseau comportant une unique couche cachée de neurones 18. Toutefois, ce nombre de couches cachées de neurones n’est pas limitatif. L’unicité de la couche cachée de neurones 18 signifie que le réseau de neurones 10 comporte une couche d’entrée 20 suivie par la couche cachée de neurones 18, elle-même suivie par une couche de sortie 22. Les couches sont indexables par un indice i entier, la première couche correspondant à la couche d’entrée 20 et la dernière à la couche de sortie 22. Chaque couche 14 est reliée par une pluralité de synapses 24. En biologie, la synapse désigne une zone de contact fonctionnelle qui s'établit entre deux neurones 16. Suivant son comportement, la synapse biologique peut exciter ou encore inhiber le neurone aval en réponse au neurone amont. Dans les réseaux de neurones formels, un poids synaptique positif correspond à une synapse excitatrice tandis qu’un poids synaptique négatif correspond à une synapse inhibitrice. Les réseaux de neurones biologiques apprennent par la modification des transmissions synaptiques dans l’ensemble réseau. De même, les réseaux de neurones formels peuvent être entraînés à réaliser des tâches en modifiant les poids synaptiques selon une règle d’apprentissage. Dans le cadre de cette demande, une synapse 24 est un composant réalisant une fonction équivalente à un poids synaptique de valeur modifiable. Un poids synaptique est donc associé à chaque synapse 24. A titre d’exemple, c’est un nombre réel, qui prend des valeurs positives comme négatives. Pour chaque couche 14, l’entrée d’un neurone 16 est la somme pondérée des sorties des neurones 16 de la couche 14 précédente, la pondération étant faite par les poids synaptiques. Selon l’exemple décrit, chaque couche 14 de neurones 16 est entièrement connectée. Une couche de neurones entièrement connectée est une couche dans laquelle les neurones de la couche sont chacun connectés à tous les neurones de la couche précédente. Un tel type de couche est plus souvent dénommée selon le terme anglais de « fully connected ». En l’occurrence, le réseau de neurones 10 est un réseau de neurones à impulsions. Un réseau de neurones à impulsions est souvent dénommé par le sigle SNN qui renvoie à la dénomination anglaise de « Spiking Neural Network ». Dans un tel réseau de neurones impulsionnel, un neurone est un élément dynamique variant dans le temps tel que décrit plus haut et caractérisé ici par sa fréquence d’émission d’impulsions. Lorsqu’un neurone 16, dit pré-synaptique, en amont, émet une impulsion, la synapse 24 pondère cette impulsion et la transmet au neurone 16, dit post-synaptique, en aval, qui émet éventuellement à son tour une impulsion. La stimulation transmise par la synapse 24 est une stimulation d’une partie du neurone 16 en aval, appelée membrane et présentant un potentiel. Si ce potentiel de membrane se charge au-delà d’un seuil dit d’activation, le neurone 16 émet une impulsion. Plus précisément, la synapse 24 effectue une multiplication entre le poids et l’activation d’entrée. L’activation d’entrée du neurone 16 en aval est le signal de sortie envoyé par le neurone 16 en amont. Le neurone 16 en aval augmente son potentiel de membrane, le compare à un seuil et émet une impulsion de sortie lorsque le potentiel de membrane excède ce seuil. Dans certains cas, un neurone 16 en amont est activé en permanence (à la façon d’un neurone d’entrée) afin d’ajouter des biais au potentiel de membrane du neurone 16 en aval qui enrichissent l’expressivité de la fonction apprise par le réseau de neurones 12. Un tel neurone 16 est appelé « neurone de biais » dans la suite de la description. Le fonctionnement qui vient d’être décrit est valable dans l’autre sens. Plus précisément, dans l’exemple de la , pour toutes les couches 14 de neurones 16, à l’exception de la première couche 20 et des neurones de biais 16, les neurones 16 sont connectés par une synapse 24 qui est bidirectionnelle. De ce fait, le même calcul peut être effectué en échangeant le rôle des deux neurones 16. Dans la suite de la description, pour clarifier le propos, les éléments réalisant une des fonctions précitées sont désignés par le nom de la fonction et non par une formulation du type « circuit réalisant » ou « circuit implémentant physiquement ». A titre d’exemple spécifique, un circuit réalisant une synapse 24 sera simplement dénommé synapse 24 ou un circuit implémentant physiquement un neurone 16 sera simplement appelé neurone 16. Il peut également être indiqué que la partie de circuit neuromorphique 10 représentée dans la correspond à un ensemble de deux couches 14 de neurones 16 reliées par des synapses 24. A titre d’exemple, les neurones 16 alignés verticalement forment une première couche 14 et les neurones 16 alignés horizontalement forment une deuxième couche 14. Le circuit neuromorphique 10 comporte des neurones 16, des synapses 24 et un module d’entraînement 26. Chaque neurone 16 est réalisé avec un intégrateur à fuite et émission d’impulsions. Un tel neurone est souvent dénommé LIF. L’acronyme « LIF » renvoie à la dénomination anglaise correspondante de « L eaky I ntegrate-and- F ire ». En pratique, comme expliqué précédemment, chaque neurone 16 intègre le courant reçu en entrée. Chaque neurone 16 émet une impulsion lorsque le potentiel de membrane atteint un seuil. Puis, après une impulsion émise, le neurone 16 réinitialise le potentiel de membrane et n’intègre pas le courant reçu en entrée pendant une période. La période de non-intégration est appelée période réfractaire (plus souvent dénommée « refractory period » en référence à la dénomination anglaise correspondante). Après la période réfractaire, le neurone 16 intègre à nouveau le courant reçu en entrée et le même mécanisme recommence. En l’absence d’impulsion reçue, le potentiel de membrane du neurone 16 décroit vers sa valeur de repos avec une certaine constante de temps. Cette constante de temps est notée . Le neurone 16 émet ainsi des impulsions à un taux variable dans le temps. Le taux d’émission des impulsions est . L’ensemble des impulsions est usuellement appelé « train d’impulsions ». Dans l’exemple décrit, chaque neurone 16 est un oscillateur à relaxation d’impulsions. Selon une première implémentation, chaque neurone 16 est un circuit CMOS comprenant comme éléments principaux : une membrane capable de se charger en intégrant les courants générés par les neurones 16 des couches 14 précédentes, un comparateur, un générateur d’impulsions et un élément réalisant la fuite. La membrane du neurone 16 a comme élément principal une capacité. La résistance de fuite peut être réalisée avec un transistor NMOS (l’abréviation renvoyant à la dénomination anglaise de « Metal-Oxide-Semiconductor » qui signifie littéralement « métal – oxyde – semiconducteur », le N indiquant qu’il s’agit d’un transistor MOS de type N ) en régime de saturation. Un deuxième transistor NMOS monté en parallèle avec la capacité de membrane permet de réaliser un interrupteur aux bornes de la capacité et de la décharger. Le comparateur sert à détecter si la tension aux bornes de la capacité dépasse le seuil d’activation du neurone 16. Le neurone 16 peut également comporter des modules supplémentaires, notamment pour contrôler l’adaptabilité des seuils, le modèle d’émission des impulsions ou la forme des impulsions. Une telle implémentation peut être réalisée avec des technologies CMOS. Par exemple, un neurone 16 pourra présenter une taille allant de 28 nanomètres (nm) à 180 nm. Pour obtenir un neurone 16 de faible taille, il pourrait être utilisé une technologie de type FDSOI. L’abréviation FDSOI renvoie à la dénomination anglaise de « Fully Depleted Silicon On Insulator » qui signifie littéralement silicium complètement déplété sur isolant. Dans une autre implémentation, un neurone 16 est un neuristor, c’est-à-dire un composant basé sur des matériaux à commutation résistive volatile. Par exemple, un neurone 16 est composé de deux memristors actifs. Les memristors pourront être basés sur des matériaux résistifs de type NbO 2-x ou VO x (où x est compris entre 0 et 2), à résistance différentielle négative. Les neurones 16 ont une fréquence d’oscillation qui dépend du courant d’entrée. Pour de tels neurones 16, un module qui adapte la forme des impulsions est ajouté pour qu’il soit possible de modifier les synapses, comme cela sera expliqué ultérieurement. Chaque synapse 24 est réalisée par un ensemble de memristors 30. Une memristor 30 est un composant dont la valeur de sa résistance électrique change, de façon permanente, lorsqu’un courant est appliqué. Ainsi, une donnée peut être enregistrée et réécrite par un courant de contrôle. Un tel comportement est notamment observé dans les matériaux à changement de phase, les jonctions tunnel ferroélectriques ou les mémoires redox à base d’oxydes tels que le HfO x ou TiO 2-x . Le changement de conductance d’un memristor 30 dépend de l'amplitude et de la durée des impulsions de tension appliquées à travers le memristor 30. Un tel memristor 30 présente un comportement pouvant être modélisé ainsi : Où : est la pente de la conductance du memristor 30 en fonction de la tension pour une tension appliquée supérieure à une tension de seuil positive , est la pente de la conductance du memristor 30 en fonction de la tension pour une tension appliquée inférieure à une tension de seuil négative , est la conductance minimale atteignable par le memristor 30, est la conductance maximale atteignable par le memristor 30, est un coefficient de non-linéarité correspondant au fait que l’amplitude de changement de la conductance peut dépendre de l’état de conductance du memristor 30, est un coefficient de non-linéarité correspondant au fait que l’amplitude de changement de la conductance peut dépendre de l’état de conductance du memristor 30, et est la durée de l'impulsion de tension appliquée au memristor 30. Le modèle précédent montre qu’en associant deux memristors 30 en parallèle, il est possible de réaliser des poids positifs et négatifs. En effet, en obtenant le poids comme la différence des deux conductances, l’ensemble des deux memristors 30 permet de réaliser un poids de tout signe. Par exemple, un des memristors 30 est conservé fixe à une valeur intermédiaire et la conductance de l’autre memristor 30 varie en fonction de l'impulsion de tension appliquée au memristor. Il est à noter que les memristors 30 sont agencés sous forme d’un réseau matriciel. Ainsi, comme visible sur la figure 1, pour des activations , et pour les trois neurones 16 de la première couche 14, le deuxième neurone 16 de la deuxième couche 14 aura un courant incident correspondant à : Où l’indice i donne le numéro de la synapse 24 concernée et l’activation du neurone 16 concerné. Le module d’entraînement 26 est un module propre à entraîner le réseau de neurones 12. L’entraînement d’un réseau de neurones 12 consiste à déterminer les poids adaptés pour que le réseau de neurones 12 réalise la tâche souhaitée. Le module d’entraînement 26 est propre à opérer à un taux d’apprentissage réglable. Pour cela, le circuit neuromorphique 10 comporte un composant de réglage dédié, comme une résistance. La résistance peut être positionné en sortie du filtre 42fd qui sera décrit ultérieurement. En référence à la qui représente une synapse 24 reliée à un premier neurone 16 et un deuxième neurone 16, le module d’entraînement 26 comporte une unité d’estimation 32 pour chaque neurone 16 et un contrôleur 34. L’unité d’estimation 32 est propre à obtenir une estimation de la dérivée temporelle du taux d’impulsions émises par le neurone 16. Il est entendu par cette expression que l’unité d’estimation 32 est propre à obtenir une estimation de la dérivée du taux d’impulsions à un instant donné. L’unité d’estimation 32 prend en entrée le train d’impulsions émis par le neurone 16 et délivre en sortie un signal codant la dérivée du taux d’émission des impulsions. En l’espèce, le signal est un signal impulsionnel proportionnel au taux d’émission estimé. L’unité d’estimation 32 comporte une sous-unité d’obtention 36, un retardateur 38 et un soustracteur 40. La sous-unité d’obtention 36 est une sous-unité d’obtention du taux d’impulsions émises par le neurone 16. La sous-unité d’obtention 36 prend en entrée le train d’impulsions émis par le neurone 16 auquel la sous-unité d’obtention 36 est reliée et émet en sortie un signal de sortie codant le taux d’impulsions émises. En l’espèce, la sous-unité d’obtention 36 du taux d’impulsions est un circuit intégrateur à fuites. Un tel circuit est plus souvent désigné sous le terme anglais correspondant de « L eaky- I ntegrator ». Le coefficient de fuites du circuit intégrateur à fuites est noté . La sous-unité d’obtention 36 alors propre à générer une tension V LI variant proportionnellement au taux d’émission du train d’impulsions. Il vient ainsi : Le retardateur 38 est propre à retarder le signal émis par la sous-unité d’obtention 36. Plus précisément, le retardateur 38 est propre à introduire un retard de durée dans le signal de la sous-unité d’obtention 36. Le retardateur 38 émet ainsi en sortie un signal retardé. Un tel signal peut s’écrire mathématiquement comme . Le soustracteur 40 est un soustracteur du signal de sortie de la sous-unité d’obtention 36 et du signal retardé du retardateur 38. Les entrées du soustracteur 40 sont ainsi connectés aux sorties de la sous-unité d’obtention 36 et du retardateur 38. Le signal en sortie du soustracteur 40 est appelé signal de différence. Le signal de différence V D vérifie les relations suivantes : Le signal de différence V D est un signal codant la dérivée du taux d’émission des impulsions. De fait, le signal de différence V D est un signal présentant une amplitude proportionnelle à la dérivée du taux d’émission des impulsions. Selon l’exemple décrit, l’unité d’estimation 32 comprend également un filtre 42 et une sous-unité de multiplication 44. Le filtre 42 est positionné en sortie du soustracteur 40. Le filtre 42 est ainsi un filtre du signal de différence servant à en atténuer les variations. Dans l’exemple décrit, le filtre 42 est un filtre passe-bas. La sous-unité de multiplication 44 est propre à multiplier un signal incident par un coefficient qui est ici, le taux d’apprentissage donné du module d’entraînement 26. La sous-unité de multiplication 44 est placée en sortie du filtre 42. Une telle multiplication permet de contrôler la modification des poids pour qu’elle se fasse progressivement. Cela favorise la convergence de l’entraînement. Chacune des sous-unités de l’unité d’estimation 32 est réalisée sous la forme d’un composant CMOS. La sortie de l’unité d’estimation 32 est ainsi un signal proportionnel à la dérivée temporelle du taux d’impulsions émises . Le coefficient de proportionnalité est noté dans la suite. Le contrôleur 34 est propre à envoyer un signal de contrôle à destination de l’ensemble des synapses 24 auquel le neurone 16 est relié. Le contrôleur 34 est propre à envoyer le signal d’activation lorsque le premier neurone 16 a émis une impulsion. Le contrôleur 34 envoie le signal d’activation à destination d’une interconnexion 46 qui fait également partie du module d’entraînement 26. L’interconnexion 46 présente plusieurs positions, et notamment une position dans laquelle l’unité d’estimation 32 du deuxième neurone 16 est connectée à la synapse 24 et une autre position dans laquelle l’unité d’estimation 32 du deuxième neurone 16 n’est pas connectée à la synapse 24. Le signal de contrôle entraîne la modification de la position de l’interconnexion 46 pour que l’unité d’estimation 32 du deuxième neurone 16 soit connectée à la synapse 24. Selon l’exemple décrit, l’interconnexion 46 comporte un sous-circuit 54 pour chaque neurone 16 auquel la synapse 24 est reliée. La synapse 24 est reliée à une extrémité au sous-circuit 54 du premier neurone 16 et à l’autre extrémité au sous-circuit 54 du deuxième neurone 16. Chaque sous-circuit 54 comprend deux interrupteurs 56 et 58. Chaque position des interrupteurs 56 et 58 correspond à un état des interrupteurs 56 et 58. Dans l’exemple décrit, chaque interrupteur 56 et 58 est un transistor. Aussi, quatre positions sont possibles : état passant pour les deux transistors 56 et 58 (première position), état bloqué pour les deux transistors 56 (deuxième position) et 58 et état passant pour l’un des transistors 56 et 58 et état bloqué pour l’autre des deux transistors 56 et 58 (troisième et quatrième positions). Toutefois, dans le cas de la , les états des transistors 56 et 58 sont opposés, de sorte que seule deux positions sont possibles, à savoir état passant pour l’un des transistors 56 et 58 et état bloqué pour l’autre des deux transistors 56 et 58. Chacun de ces transistors 56 et 58 comporte un drain D, une grille G et une source S. Le module d’entraînement 26 comporte également, pour chaque neurone 16, un convoyeur de courant 60 assurant la circulation du courant entre un neurone 16 et d’autres neurones 16. Le convoyeur de courant 60 est un tripôle qui garantit que les signaux émis par les neurones 16 se propagent de manière bidirectionnelle. En effet, le convoyeur de courant 60 permet à la fois d’envoyer une impulsion vers les neurones 16 de la couche 14 suivante et d’imposer une valeur à la synapse 24 connectée en amont. En l’absence d’impulsion émise, le convoyeur de courant 60 copie le potentiel de repos post-synaptique sur une des bornes de la synapse 24, l’autre borne de la synapse 24 ayant le potentiel de repos pré-synaptique. Lors d’émission d’une impulsion présynaptique, le courant généré proportionnel à la résistance d’une synapse 24 arrive sur une des deux bornes d’entrée du convoyeur de courant 60 et se trouve recopié à la borne de sortie de la synapse 24 afin de charger la capacité de membrane du neurone 16 post-synaptique. Au dépassement du seuil d’activation, le potentiel post-synaptique généré est envoyé vers la couche 14 suivante ainsi qu’à la deuxième entrée du convoyeur de courant 60 pour pouvoir écrire sur la synapse 24. Selon l’exemple décrit, le drain D du premier transistor 56 est relié à la sortie de l’unité d’estimation 32, la grille G du premier transistor 56 est reliée au contrôleur 34 et la source S du premier transistor 56 est reliée à la synapse 24. Le drain D du deuxième transistor 58 est relié à la sortie du convoyeur de courant 60, la grille G du deuxième transistor 58 est reliée au contrôleur 34 et la source S du deuxième transistor 58 est reliée à la synapse 24. Le contrôleur 34 est également propre à synchroniser les deux neurones 16 pour que les deux neurones 16 émettent des signaux de commande modifiant la valeur de la synapse 24 en fonction de l’estimation de la dérivée temporelle du taux d’impulsions émis par le deuxième neurone 16. Les signaux de commande émis par chaque neurone 16 diffèrent comme cela sera expliqué ultérieurement dans la présente description. Grâce au contrôleur 34, les signaux de commande sont synchronisés pour que la tension appliquée à la synapse 24 permette sa mise à jour à la valeur souhaitée. Le fonctionnement du circuit neuromorphique 10, et plus spécifiquement du module d’entraînement 26, est maintenant décrit en référence à un procédé d’entraînement du réseau de neurones 12. Durant la phase d’apprentissage, le premier neurone 16 émet une impulsion. Le contrôleur 34 envoie un signal d’activation à destination de l’ensemble des synapses 24 auquel le neurone 16 est relié. Le contrôleur 34 impose alors au premier transistor 56 du sous-circuit 54 du deuxième neurone 16 d’être en état passant. Le contrôleur 34 permet d’assurer que les sous-circuits 54 des neurones 16 soient dans l’état approprié pour émettre un signal de commande à un instant t 0 . Les signaux de commandes émis sont représentés sur le chronogramme de la . Le premier neurone 16 émet alors un premier signal de commande dont l’amplitude est à chaque instant égale à l’une parmi la tension de seuil positive du memristor 30 à mettre à jour et la tension de seuil négative du memristor 30 à mettre à jour. Selon l’exemple décrit, le premier signal de commande comporte un seul changement d’amplitude, de sorte que le premier signal de commande comporte une impulsion d’amplitude positive suivie d’une impulsion d’amplitude négative. L’impulsion d’amplitude positive présente comme amplitude la tension de seuil positive du memristor 30 à mettre à jour tandis que l’impulsion d’amplitude négative présente comme amplitude la tension de seuil négative du memristor 30 à mettre à jour. L’impulsion d’amplitude positive et l’impulsion d’amplitude négative présentent la même durée notée . L’unité d’estimation 32 de chaque deuxième neurone 16 est déclenchée et émet une impulsion de tension présentant une impulsion proportionnelle à la dérivée temporelle du taux d’impulsions émises, l’impulsion présentant une durée . Cette impulsion de tension correspond au deuxième signal de commande. Grâce au contrôleur 34, le deuxième signal de commande est ainsi synchronisé avec le premier signal de commande, l’impulsion émise par l’unité d’estimation 32 recouvrant temporellement le premier signal de commande (émission simultanée). Le signal de modification est tel que la tension appliquée dans le memristor 30 soit donc d’abord entre l’instant t 0 et l’instant une tension d’amplitude puis entre l’instant et l’instant une tension d’amplitude . Cela signifie que l’émission d’une impulsion par le premier neurone 16 a conduit à la mise à jour de l’ensemble des valeurs des synapses 24 reliées au premier neurone 16. La mise à jour est effectuée en fonction de la valeur de la dérivée temporelle du taux d’impulsions émises par le deuxième neurone 16. Plus précisément, la mise à jour est d’une part effectuée en fonction de la valeur de la dérivée temporelle précitée et d’autre part effectuée en fonction de la valeur du taux d’impulsions émises par le premier neurone 16. Il peut être montré que cela implique que le taux de variation de la valeur de la synapse 24 est le produit du taux d’impulsions émises par le premier neurone 16 avec la dérivée temporelle du taux d’impulsions émises par le deuxième neurone 16. En notant W la valeur de la synapse 24, cela s’écrit mathématiquement comme : Du fait du caractère bidirectionnel des synapses 24, lorsque le deuxième neurone 16 va émettre une impulsion, la mise à jour de la même synapse 24 est également effectuée en fonction de la valeur de la dérivée temporelle du taux d’impulsions émises par le premier neurone 16. Il vient ainsi que : Cela correspond à la mise en œuvre d’une règle d’apprentissage locale à chaque synapse 24 qui a la particularité de modifier sa valeur proportionnellement au changement de fréquence d’émission d’un des neurones 16 pour chaque impulsion émise par l’autre neurone 16. Ceci correspond à une modification d’une loi d’apprentissage appelée propagation d’équilibre (dénommée sous l’appellation anglaise « Equilibrium Propagation »), qui permet la modification des poids en continu, en fonction de la dynamique locale des neurones 16 et qui encode la dérivée de l’erreur dans les changements de fréquences d’impulsions durant la phase d’entraînement du réseau de neurones 12. Cette modification de la loi d’apprentissage permet l’implémentation avec des memristors à performance fonctionnelle équivalente à la rétropropagation du gradient de l’erreur, en rajoutant seulement un module d’entraînement 26 peu consommateur en ressources. De fait, le module d’entraînement 26 comporte un ensemble d’unités peu coûteux en termes de matériels pour chaque neurone 16 au lieu de mémoires externes coûteuses en place et en temps d’exécution, ainsi que des circuits spécifiques pour modifier chaque memristor en fonction du gradient de l’erreur explicite. Ainsi, un tel apprentissage est réalisé avec un module d’entraînement 26 relativement aisé à mettre en œuvre puisqu’il suffit d’utiliser un contrôleur 34 (selon les cas un contrôleur central ou un contrôleur par paire de neurones 16), une unité d’estimation 32 pour chaque neurone 16 ainsi qu’une interconnexion 46 pour chaque synapse 24. Cela permet d’obtenir un circuit neuromorphique 10 avec des gains d’énergie estimés à au moins 2 ordres de grandeur par rapport aux architectures von-Neumann de type GPU. En outre, du fait que le module d’entraînement 26 peut être réalisée avec des composants CMOS, le module d’entraînement 26 présente une bonne efficacité. Le module d’entraînement 26 permet ainsi à un réseau de neurones impulsionnel d’apprendre avec une bonne précision tout en conservant une forte intégrabilité des éléments du circuit neuromorphique 10. Un tel circuit neuromorphique 10 est notamment adapté pour réaliser de la classification d'images avec un apprentissage supervisé local. Le circuit neuromorphique 10 est alors une puce permettant de réaliser une classification adaptative à grande vitesse et à faible puissance. Notamment, un tel circuit neuromorphique 10 peut apprendre en cours d’utilisation. Du fait des différents degrés de maturité des technologies memristives ainsi que la variabilité inhérente à ces composants, la robustesse aux défauts du circuit neuromorphique 10 peut être améliorée en considérant des éléments monolithiques de type un transistor – un memristor par synapse (acronyme anglais 1T1R). Cette structure permet un réglage plus fin des conductances des memristors 30 et reste en deçà de l’empreinte sur puce de la réalisation des synapses tout CMOS. Circuit neuromorphique (10) propre à mettre en œuvre un réseau de neurones impulsionnel (12), le circuit neuromorphique (10) comprenant : - des synapses (24) réalisées par un ensemble de memristors (30) agencés sous forme d’un réseau matriciel, chaque synapse (24) présentant une valeur (W), - des neurones (16), chaque neurone (16) étant propre à émettre des impulsions selon un taux variable, chaque neurone (16) étant relié à un ou plusieurs neurones (16) via une synapse (24), les neurones (16) étant agencés en couches (14) de neurones (16) successives, les couches (14) de neurones (16) comprenant une couche d’entrée (20), au moins une couche cachée (18) de neurones (16) et une couche de sortie (22), les synapses (24) étant bidirectionnelles pour les neurones (16) de l’au moins une couche cachée (18) de neurones (16) et de la couche de sortie (22), et - un module d’entraînement (26) du réseau de neurones (12), le module d’entraînement (26) comportant, pour au moins une synapse (24) bidirectionnelle reliant un premier neurone (16) à un deuxième neurone (16) : - pour le premier neurone (16) et le deuxième neurone (16), une unité d’estimation (32) propre à obtenir une estimation de la dérivée temporelle du taux d’impulsions émises par le neurone (16), - une interconnexion (46) entre la synapse (24) et chaque neurone (16), l’interconnexion (46) présentant au moins deux positions, et - un contrôleur (34) propre à envoyer un signal de contrôle à destination de l’interconnexion (46) lorsque le premier neurone (16) a émis une impulsion, le signal de contrôle modifiant la position de l’interconnexion (46) pour que l’unité d’estimation (32) du deuxième neurone (16) soit connectée à la synapse (24). Circuit neuromorphique selon la revendication 1, dans lequel le contrôleur (34) est également propre à synchroniser les deux neurones (16) pour que les deux neurones (16) émettent des signaux de commande modifiant la valeur de la synapse (24) en fonction de l’estimation de la dérivée temporelle du taux d’impulsions émis par le deuxième neurone (16). Circuit neuromorphique selon la revendication 2, dans lequel chaque memristor (30) présente une conductance non nulle pour une tension supérieure à un seuil positif et pour une tension inférieure à un seuil négatif , le premier neurone (16) étant également propre à émettre comme signal de commande une impulsion dont l’amplitude est à chaque instant égale à l’un parmi le seuil positif et le seuil négatif , l’impulsion comportant, de préférence, un seul changement d’amplitude. Circuit neuromorphique selon la revendication 2 ou 3, dans lequel le deuxième neurone (16) est propre à émettre comme signal de commande une impulsion proportionnelle à l’estimation de la dérivée temporelle du taux d’impulsions obtenue par l’unité d’estimation (32). Circuit neuromorphique selon l’une quelconque des revendications 2 à 4, dans lequel le contrôleur (34) contrôle les deux neurones (16) pour que les deux signaux de commande soient émis simultanément. Circuit neuromorphique selon l’une quelconque des revendications 1 à 5, dans lequel l’interconnexion (46) comporte un sous-circuit (54) pour chaque neurone (16) auquel la synapse (24) est reliée, chaque sous-circuit (54) comprenant deux interrupteurs (56, 58). Circuit neuromorphique selon l’une quelconque des revendications 1 à 6, dans lequel l’unité d’estimation (32) comporte : - une sous-unité d’obtention (36) du taux d’impulsions émises par ledit neurone (16), la sous-unité d’obtention (36) codant le taux d’impulsions dans un signal de sortie, la sous-unité d’obtention (36) du taux d’impulsions est, de préférence, un circuit intégrateur à fuites. - un retardateur (38) du signal de sortie de la sous-unité d’obtention (36), pour obtenir un signal retardé, - un soustracteur (40) du signal de sortie de la sous-unité d’obtention (36) et du signal retardé du retardateur (38), pour obtenir un signal de différence. Circuit neuromorphique selon la revendication 7, dans lequel le circuit neuromorphique (10) comporte, en outre, un filtre (42) en sortie du soustracteur (40), le filtre étant, de préférence, un filtre passe-bas. Circuit neuromorphique selon l’une quelconque des revendications 1 à 8, dans lequel le neurone (16) est réalisé par un oscillateur à relaxation d’impulsions. Procédé d’entraînement d’un réseau de neurones (12) impulsionnel qu’un circuit neuromorphique (10) est propre à mettre en œuvre, le circuit neuromorphique (10) comprenant : - des synapses (24) réalisées par un ensemble de memristors (30) agencés sous forme d’un réseau matriciel, chaque synapse (24) présentant une valeur (W), - des neurones (16), chaque neurone (16) étant propre à émettre des impulsions selon un taux variable, chaque neurone (16) étant relié à un ou plusieurs neurones (16) via une synapse (24), les neurones (16) étant agencés en couches (14) de neurones (16) successives, les couches (14) de neurones (16) comprenant une couche d’entrée (20), au moins une couche cachée (18) de neurones (16) et une couche de sortie (22), les synapses (24) étant bidirectionnelles pour les neurones (16) de l’au moins une couche cachée (18) de neurones (16) et de la couche de sortie (22), et - un module d’entraînement (26) du réseau de neurones (12), le module d’entraînement (26) comportant, pour au moins une synapse (24) bidirectionnelle reliant un premier neurone (16) à un deuxième neurone (16) : - pour le premier neurone (16) et le deuxième neurone (16), une unité d’estimation (32) propre à obtenir une estimation de la dérivée temporelle du taux d’impulsions émises par le neurone (16), - une interconnexion (46) entre la synapse (24) et chaque neurone (16), l’interconnexion (46) présentant au moins deux positions, et - un contrôleur (34), le procédé d’entraînement comportant les étapes de : - envoi par le contrôleur (34) d’un signal de contrôle à destination de l’interconnexion (46) lorsque le premier neurone (16) a émis une impulsion, et - modification de la position de l’interconnexion (46) pour que l’unité d’estimation (32) du deuxième neurone (16) soit connectée à la synapse (24).