Brevet FR3115149A1 — publié le 20220415

Dispositif de mémorisation (DISP1) d’une donnée, le dispositif de mémorisation (DISP1) comprenant une porte logique (G1) de type ET comprenant une première entrée (11A), configurée pour être reliée à un dispositif tiers (DISPT1) et pour en recevoir un signal de sélection (SELECT1), une deuxième entrée (11B), configurée pour être reliée au dispositif tiers (DISPT1) et pour en recevoir un signal d’état (ETAT1) et une sortie (21), configurée pour émettre un signal de sortie lorsque le signal de sélection (SELECT1) et le signal d’état (ETAT1) sont reçus. Figure pour l’abrégé : Figure 2 Dispositif de mémorisation DOMAINE DE L'INVENTION La présente invention concerne, de façon générale, les dispositifs de mémorisation. Plus particulièrement elle concerne les dispositifs de mémorisation utilisant un verrou ou une bascule asynchrone. ETAT DE LA TECHNIQUE Un verrou ou une bascule asynchrone est un circuit logique capable, dans certaines circonstances, de maintenir le niveau des signaux émis sur ses sorties malgré les changements du niveau des signaux reçus sur ses entrées, c'est-à-dire comportant un effet de mémorisation. Un verrou est également connu sous l’expression anglaise de « latch ». Les verrous sont généralement implémentés sur un circuit intégré comprenant un ensemble de composants logiques visant à la réalisation d’une ou plusieurs fonctions. Le circuit intégré se présente généralement sous la forme d’un boîtier plein, rectangulaire, équipé sur un ou plusieurs côtés, voire sur une face, de pattes (appelées aussi "broches" ou "pins" en anglais) permettant d'établir des connexions électriques avec des éléments extérieurs au boitier. Parmi les différents types de verrou, on connait les verrous de type D. Un exemple de ce verrou est représenté sur la figure 1. Il comprend une entrée d’activation G, une entrée de données D et une sortie Q. Les entrées reçoivent des signaux logiques et la sortie émet des signaux logiques. Chaque signal logique est représenté par un signal électrique pouvant prendre deux niveaux, un niveau haut (en anglais "high" = "H") et un niveau bas (en anglais "low" = "L"). Généralement un signal est actif lorsqu’il est à un niveau haut, et le signal est inactif lorsqu’il est à un niveau bas. Concernant les signaux de type réinitialisation, ces signaux sont actifs lorsqu’ils sont d’un niveau bas, et ils sont inactifs lorsqu’ils sont d’un niveau haut. On définit un niveau actif comme étant le niveau permettant de réaliser la fonction allouée au signal. On choisit de façon arbitraire le niveau haut comme étant le niveau actif. On dit alors que le signal est actif. Si le signal est sur l’autre niveau, on dit que le signal est inactif. Par simplification on dit qu’un signal est reçu lorsque ce signal est reçu à un niveau actif, on dit qu’un signal est émis lorsqu’il est émis à un niveau actif, on dit qu’un signal n’est pas reçu lorsqu’il est reçu à un niveau inactif et on dit qu’il n’est pas émis ou que l’émission du signal est arrêtée lorsqu’il est émis à un niveau inactif. L’entrée d’activation G est configurée pour recevoir un signal d’activation. L’entrée de données D est configurée pour recevoir un signal de données. La sortie Q est configurée pour émettre un signal de sortie. Le fonctionnement d’un verrou de type D est le suivant : - quand l’entrée d’activation G reçoit un signal d’activation de type actif, la sortie Q émet un signal de sortie dont le niveau varie de manière identique aux variations du signal de données reçu de l’entrée de données D; et - quand l’entrée d’activation G reçoit un signal d’activation de type inactif, la sortie Q ne modifie pas le niveau du signal de sortie émis. Ce dernier garde alors le niveau pris au moment du passage du signal d’activation du niveau actif au niveau inactif. Il est donc nécessaire de garantir la stabilité du signal d’activation G, afin d’éviter que la mémorisation du signal de données ne soit réalisée au mauvais moment. Par stabilité du signal d’activation G, on comprend que ce signal ne doit pas comporter de fluctuations non maitrisées entre les niveaux actif et inactif. Ces fluctuations sont également connues sous l’expression anglaise de « glitch ». Afin de contrer ce problème, il est connu d’utiliser des bascules mémoire de type Flip Flop. Ces bascules mémoire comprennent une entrée de synchronisation recevant un signal d’horloge. Dans ces bascules mémoire, la mémorisation du niveau du signal de données est réalisée au moment d’un front montant ou descendant du signal d’horloge. Ainsi les éventuelles fluctuations du signal activation n’impactent pas le fonctionnement de la bascule, tant que ces fluctuations n’interviennent pas au moment d’un front du signal d’horloge. Ces bascules mémoire présentent cependant l’inconvénient de nécessiter une place, sur le circuit intégré, plus importante que la place nécessaire à des verrous. Il y a donc un besoin pour un dispositif de mémorisation qui ne soit pas impacté par d’éventuelles variations non désirées sur le signal d’activation et pour lequel la place occupée sur le circuit intégré soit limitée. A cet effet, on prévoit selon l'invention un dispositif de mémorisation d’une donnée, le dispositif de mémorisation comprenant une porte logique de type ET comprenant une première entrée, configurée pour être reliée à un dispositif tiers et pour en recevoir un signal de sélection, une deuxième entrée, configurée pour être reliée au dispositif tiers et pour en recevoir un signal d’état et une sortie, configurée pour émettre un signal de sortie lorsque le signal de sélection et le signal d’état sont reçus. Le dispositif de mémorisation comprend également un verrou de type D apte à mémoriser la donnée et comprenant une entrée d’activation reliée à la sortie de la porte logique de type ET et une entrée de données configurée pour être reliée au dispositif tiers) et pour en recevoir un signal de données, le signal de données étant représentatif de la donnée, le verrou de type D étant configuré pour mémoriser la donnée lorsqu’il reçoit le signal de sortie. Le dispositif de mémorisation de l’invention permet donc de n’activer le verrou de type D que lorsque le signal de sélection émis par le dispositif tiers est stable. Ceci est réalisé par la porte logique de type ET qui reçoit en entrée le signal d’état et le signal de sélection, et qui n’émet un signal sur sa sortie qui si ces deux signaux reçus sont actifs. Dans un mode de réalisation le dispositif tiers est un premier dispositif tiers, la porte logique de type ET est une première porte logique de type ET, le signal de sélection est un premier signal de sélection, le signal d’état est un premier signal d’état, le signal de données est un premier signal de données et le signal de sortie est un premier signal de sortie. Le dispositif de mémorisation comprend en outre une deuxième porte logique de type ET comprenant une première entrée, configurée pour être reliée à un deuxième dispositif tiers et pour en recevoir un deuxième signal de sélection, une deuxième entrée, configurée pour être reliée au deuxième dispositif tiers et pour en recevoir un deuxième signal d’état et une sortie, configurée pour émettre un deuxième signal de sortie lorsque le deuxième signal de sélection et le deuxième signal d’état sont reçus. Le dispositif de mémorisation comprend en outre une porte logique de type OU comprenant une première entrée, une deuxième entrée et une sortie. La sortie de la première porte logique de type ET est reliée à la première entrée de la porte logique de type OU. La sortie de la deuxième porte logique de type ET est reliée à la deuxième entrée de la porte logique de type OU. La sortie de la porte logique de type OU est reliée à l’entrée d’activation du verrou (VER1). La porte logique de type OU est configurée pour émettre un signal de sortie combiné lorsqu’elle reçoit un signal sur sa première entrée ou sur sa deuxième entrée. Le verrou de type D est configuré pour mémoriser la donnée lorsqu’il reçoit le signal de sortie combiné. Dans un mode de réalisation le signal de données est un premier signal de données, le dispositif de mémorisation comprend également un dispositif de sélection comprenant des entrées de données, des entrées de commande et une sortie de données, la sortie de données du dispositif de sélection étant reliée à l’entrée de données du verrou, une première entrée de commande des entrées de commande du dispositif de sélection étant configurée pour être reliée au premier dispositif tiers et pour en recevoir le premier signal de sélection, une deuxième entrée de commande des entrées de commande du dispositif de sélection étant configurée pour être reliée au deuxième dispositif tiers et pour en recevoir le deuxième signal de sélection, une première entrée de données des entrées de données du dispositif de sélection étant configurée pour être reliée au premier dispositif tiers et pour en recevoir le premier signal de données, une deuxième entrée de données des entrées de données du dispositif de sélection étant configurée pour être reliée au deuxième dispositif tiers et pour en recevoir un deuxième signal de données, le deuxième signal de données étant représentatif de la donnée, le dispositif de sélection étant configuré pour relier sélectivement la première entrée de données ou la deuxième entrée de données à la sortie de données de manière à émettre sur l’entrée de données du verrou le premier signal de données ou le deuxième signal de données, en fonction du premier signal de sélection et/ou du deuxième signal de sélection. Dans un mode de réalisation la porte logique de type OU étant une première porte logique de type OU, le dispositif de mémorisation comprend en outre une deuxième porte logique de type OU comprenant une première entrée, une deuxième entrée et une sortie, la première entrée de la deuxième porte logique de type OU étant configurée pour être reliée à une sortie externe et pour en recevoir un signal de réinitialisation, la deuxième entrée de la deuxième porte logique de type OU étant reliée à la sortie de la première porte logique de type OU, la sortie de la deuxième porte logique de type OU étant reliée à l’entrée d’activation du verrou, la deuxième porte logique de type OU étant configurée pour émettre le signal de sortie lorsqu’elle reçoit un signal sur sa première entrée ou un signal sur sa deuxième entrée, une troisième entrée de données des entrées de données du dispositif de sélection étant configurée pour être reliée à la sortie externe et pour en recevoir le signal de réinitialisation, une troisième entrée de commande des entrées de commande du dispositif de sélection étant configurée pour être reliée à la sortie externe et pour en recevoir le signal de réinitialisation, le dispositif de sélection étant configuré pour relier la troisième entrée de données à sa sortie de données, lorsque la troisième entrée de commande reçoit un signal de réinitialisation. Dans un mode de réalisation le verrou est un premier verrou , la donnée est une première donnée, le premier signal de données est représentatif en outre d’une deuxième donnée et le deuxième signal de données est représentatif en outre de la deuxième donnée, le dispositif de mémorisation comprenant en outre un deuxième verrou de type D apte à mémoriser la deuxième donnée, le deuxième verrou comprenant une entrée d’activation et une entrée de données, l’entrée de données du deuxième verrou étant reliée à la sortie du dispositif de sélection, l’entrée d’activation du deuxième verrou étant reliée à la sortie de la première porte logique de type OU. Dans un mode de réalisation le verrou est un premier verrou, la donnée est une première donnée, le premier signal de données est représentatif en outre d’une deuxième donnée et le deuxième signal de données est représentatif en outre de la deuxième donnée, le dispositif de mémorisation comprenant en outre un deuxième verrou de type D apte à mémoriser la deuxième donnée, le deuxième verrou comprenant une entrée d’activation et une entrée de données, l’entrée de données du deuxième verrou étant reliée à la sortie du dispositif de sélection, l’entrée d’activation du deuxième verrou) étant reliée à la sortie de la deuxième porte logique de type OU. A cet effet, on prévoit selon un autre aspect de l'invention un circuit intégré comprenant un dispositif de mémorisation d’une donnée décrit précédemment. Dans un mode de réalisation le circuit intégré comprend, en outre, un dispositif tiers relié au dispositif de mémorisation de la donnée, le dispositif tiers comprenant une sortie de données, configurée pour émettre un signal de données représentatif de la donnée, une sortie de sélection, configurée pour émettre un signal de sélection, lorsque le dispositif tiers souhaite émettre le signal de données et une sortie d’état, configurée pour émettre un signal d’état, lorsque le signal de sélection est stable. Dans un mode de réalisation le circuit intégré comprend en outre une sortie externe, la sortie externe étant configurée pour émettre un signal de réinitialisation. A cet effet, on prévoit selon un autre aspect de l'invention une puce électronique comprenant le circuit intégré décrit précédemment. DESCRIPTION DES FIGURES D’autres caractéristiques, buts et avantages de l’invention ressortiront de la description qui suit, qui est purement illustrative et non limitative et qui doit être lue en regard des dessins annexés sur lesquels : La figure 1, décrite précédemment, représente un verrou de l’état de la technique. La figure 2 représente un circuit intégré comprenant le dispositif de mémorisation de l’invention. La figure 3 représente d’une autre manière le circuit intégré comprenant le dispositif de mémorisation de l’invention. La figure 4 représente d’une autre manière le circuit intégré comprenant le dispositif de mémorisation de l’invention. La figure 5 représente le circuit intégré comprenant deux dispositifs de mémorisation de l’invention. La figure 6 représente d’une autre manière le circuit intégré comprenant le dispositif de mémorisation de l’invention. La figure 7 représente le circuit intégré comprenant trois dispositifs de mémorisation de l’invention. DESCRIPTION DETAILLEE DE L'INVENTION On précise que, sur les figures, les carrés pleins représentent une entrée ou une sortie et les disques pleins représentent une connexion électrique entre deux fils. Les entrées sont indiquées par une référence commençant par le chiffre "1" et les sorties par une référence commençant par le chiffre "2". La figure 2 représente un circuit intégré CINT comprenant un dispositif de mémorisation DISP1 selon un mode de réalisation de l’invention. Sur la figure 2, le dispositif de mémorisation DISP1 présente 1 bit de donnée, une adresse et peut être relié à un dispositif tiers DISPT1. Le dispositif de mémorisation DISP1 comprend un verrou VER1 et une porte logique de type ET référencée G1. Le verrou VER1 comprend une entrée de données 13A, une entrée d’activation 13B et une sortie de données 23. La porte logique G1 de type ET comprend une première entrée 11A, une deuxième entrée 11B et une sortie 21. La porte logique G1 est configurée pour que le signal émis sur la sortie 21 soit de niveau actif si le signal reçu sur l’entrée 11A et le signal reçu sur l’entrée 11B sont actifs. Dans le cas où un seul des signaux reçus ou aucun des signaux reçus n’est actif le signal émis sur la sortie 21 est inactif. Lorsque le verrou VER1 reçoit sur son entrée d’activation 13B un signal actif en provenance de la porte logique G1 on dit que le verrou est ouvert. Le dispositif de mémorisation DISP1 est relié au dispositif tiers DISPT1. Ce dispositif tiers DISPT1 peut être placé sur une partie du circuit intégré CINT ou hors du circuit intégré CINT. Lorsque le dispositif tiers DISPT1 est hors du circuit intégré, il peut être connecté via une interface de communication externe type MIPI (Mobile Industry Processor Interface en anglais) par exemple suivant le format I2C (Inter-Integrated Circuit en anglais) ou RFFE (RF front end en anglais). Dans ce cas les signaux reçus de l’interface être décodée dans le circuit intégré CINT. Elle peut être aussi des interfaces de communication type AMBA (Advanced Microcontroller Bus Architecture en anglais), APB (Advanced Peripheral Bus en anglais) ou encore des interfaces IP dédiées. Ce dispositif tiers DISPT1 comprend une sortie de données 22A, une sortie de sélection 22B et une sortie d’état 22C. La sortie de données 22A est configurée pour émettre un signal de données DAT1. La sortie de sélection 22B est configurée pour émettre un signal de sélection SELECT1. La sortie 22C d’état est configurée pour émettre un signal d’état ETAT1. Le niveau du signal de données DAT1 est représentatif de la donnée à écrire dans le dispositif de mémorisation DISP1. Généralement un niveau actif est représentatif d’un 1 et un niveau inactif est représentatif d’un 0. Le signal de sélection SELECT1 est actif lorsque la dispositif tiers DISPT1 souhaite écrire une donnée dans le dispositif de mémorisation DISP1. Le niveau du signal d’état ETAT1 est représentatif de la stabilité du signal de sélection SELECT1, en particulier sur l’absence de fluctuation dans ce signal de sélection SELECT1. Le signal d’état ETAT1 est généralement actif lorsque le signal de sélection SELECT1 ne présente pas de fluctuation. L’entrée de données 13A du verrou VER1 est reliée à la sortie de données 22A du dispositif tiers DISPT1. L’entrée d’activation 13B du verrou VER1 est reliée à la sortie 21 de la porte logique G1. La première entrée 11A de la porte logique G1 est reliée à l’entrée de sélection 22B du dispositif tiers DISPT1. La deuxième entrée 11B de la porte logique G1 est reliée à la sortie d’état 22C du dispositif tiers DISPT1. La réception d’un signal actif sur l’entrée d’activation 13B permet l’ouverture du verrou VER1 et provoque la fluctuation du niveau du signal émis sur sa sortie 23 en fonction du niveau du signal reçu sur son entrée de données 13A. Dans le dispositif de mémorisation DISP1 de la figure 2 le signal arrivant sur l’entrée d’activation 13B du verrou VER1 ne sera actif que si le signal de sélection SELECT1 et le signal d’état ETAT1 sont actifs. Ce faisant, le verrou VER1 ne sera actif que si le signal de sélection SELECT1 émis par le dispositif tiers DISPT1 est stable. En effet lorsque le signal de sélection SELECT1 émis par le dispositif tiers DISPT1 n’est pas stable, le signal d’état ETAT1 n’est pas à un niveau actif et donc le signal émis sur la sortie 21 de la porte logique G1 et transmis à l’entrée d’activation 13B du verrou VER1 n’est pas d’un niveau actif. Le dispositif de mémorisation DISP1 de la figure 2 permet donc de ne pas être impacté par les éventuelles perturbations du signal permettant l’activation du verrou. De plus, il évite l’encombrement sur le circuit intégré CINT lié à l’utilisation d’une bascule de type Flip-Flop. La figure 3 représente d’une autre manière le circuit intégré CINT. Sur la figure 3 le dispositif de mémorisation DISP1 est configuré pour être relié à deux dispositifs tiers DISPT1 et DISPT2. Ces dispositifs tiers DISPT1 DISPT2 peuvent être placés sur une partie du circuit intégré CINT ou hors du circuit intégré CINT. Le dispositif de mémorisation DISP1 présente 1 bit de donnée et une adresse. L’autre dispositif tiers DISPT2 est identique au dispositif tiers DISPT1 décrit dans la figure 2. Il comprend donc une sortie de données 27A, une sortie de sélection 27B et une sortie d’état 27C. La sortie de données 27A est configurée pour émettre un signal de données DAT2. La sortie de sélection 27B est configurée pour émettre un signal de sélection SELECT2. La sortie 27C d’état est configurée pour émettre un signal d’état ETAT2. Les dispositifs tiers DISPT1 et DISPT2 peuvent fonctionner de manière asynchrone. De même que pour le dispositif tiers DISPT1, le niveau du signal de données DAT2 est représentatif de la donnée à écrire dans le dispositif de mémorisation. Généralement un niveau actif est représentatif d’un 1 et un niveau inactif est représentatif d’un 0. Le signal de sélection SELECT2 est actif lorsque la dispositif tiers DISPT2 souhaite écrire une donnée dans le dispositif de mémorisation. Le niveau du signal d’état ETAT2 est représentatif de la stabilité du signal de sélection SELECT2, en particulier sur l’absence de fluctuation dans ce signal de sélection SELECT2. Le signal d’état ETAT2 est généralement actif lorsque le signal de sélection SELECT2 ne présente pas de fluctuation. Le dispositif de mémorisation DISP1 tel que décrit sur la figure 3 comprend une deuxième porte logique G2 de type ET. Cette deuxième porte logique G2 est identique à la porte logique G1. Elle comprend une première entrée 14A, une deuxième entrée 14B et une sortie 24. Elle est configurée pour que le signal émis sur la sortie 24 soit de niveau actif si le signal reçu de l’entrée 14A est actif et si le signal reçu de l’entrée 14B est actif. Dans le cas où un seul des signaux reçus ou aucun des signaux reçus n’est actif le signal émis sur la sortie 24 est inactif. Le dispositif de mémorisation comprend une porte logique G3 de type OU. La porte logique G3 comprend une première entrée 15A, une deuxième entrée 15B et une sortie 25. Cette porte logique G3 est configurée pour que le signal émis sur la sortie 25 soit actif dans le cas où l’un ou l’autre des signaux reçus sur la première entrée 15A ou la deuxième entrée 15B est actif. Cette porte logique G3 est placée en coupure entre la porte logique G1 et le verrou VER1. La sortie de sélection 27B du dispositif tiers DISPT2 est reliée à la première entrée 14A de la porte logique G2. La sortie d’état 27C du dispositif tiers DISPT2 est reliée à la deuxième entrée 14 B de la porte logique G2. Ainsi le signal émis en sortie de la porte logique G2 est actif si le signal de sélection SELECT2 et le signal d’état ETAT2 sont actifs. Donc ce signal de sortie émis par la porte logique G2 est inactif tant que le signal de sélection SELECT2 émis par le dispositif tiers DISPT2 n’est pas stable. La première entrée 15A de la porte logique G3 est reliée à la sortie 21 de la porte logique G1. La deuxième entrée 15B de la porte logique G3 est reliée à la sortie 24 de la porte logique G2. La sortie 25 de la porte logique G3 est reliée à l’entrée d’activation 13B du verrou VER1. Le signal reçu par le verrou VER1 sur son entrée d’activation 13B est donc actif si le signal émis par la porte logique G1 ou le signal émis par la porte logique G2 sur leur sortie respective 21 et 24 est actif. Dans tous les cas si le signal d’état ETAT1 émis par le dispositif tiers DISPT1 ou le signal d’état ETAT2 émis par le dispositif DISPT2 n’est pas actif alors le signal reçu sur l’entrée d’activation 13B du verrou VER1 ne sera pas actif. Le dispositif de mémorisation de la figure 3 comprend également un dispositif de sélection MUX1. Ce dispositif de sélection MUX1 comprend une première entrée de données 16A, une deuxième entrée de données 16B, une première entrée de commande 16D, une deuxième entrée de commande 16E et une sortie 26. Ce dispositif de sélection MUX1 est configuré pour relier sélectivement la première entrée 16A ou la première entrée 16B à la sortie 26. Cette sélectivité de connexion est réalisée en fonction de l’état des signaux reçus sur la première entrée de commande 16D et sur la deuxième entrée de commande 16E. Le dispositif de sélection MUX1 est configuré pour relier la première entrée de données 16A à la sortie 26 tant que le signal reçu sur la première entrée de commande 16D est actif. Le dispositif de sélection MUX1 est configuré pour relier la deuxième entrée de données 16B à la sortie 26, si le signal reçu sur la deuxième entrée de commande 16E est actif et le signal reçu sur la première entrée de commande 16D est inactif. Il y a donc une priorité du dispositif tiers DISPT1 sur le dispositif tiers DISPT2, lorsque les deux dispositifs tiers DISPT1 et DISPT2 souhaitent accéder de manière concurrente au verrou VER1. Dans d’autres modes de réalisation on pourrait réaliser une priorité inverse. La figure 4 représente le circuit intégré CINT comprenant le dispositif de mémorisation DISP1 dans un mode de réalisation où il comprend un autre verrou VER2. Le verrou VER2 est identique au verrou VER1, il comprend une entrée de données 18A, une entrée d’activation 18B et une sortie de données 28. Le dispositif de mémorisation DISP1 présente 2 bits de donnée, une adresse et peut être relié à deux dispositifs tiers DISPT1 et DISPT2. Les dispositifs tiers DISPT1 et DISPT2 peuvent fonctionner de manière asynchrone. L’entrée d’activation 18B du verrou VER2 est reliée à la sortie 25 de la porte logique G3. L’entrée de donné D2 du verrou VER2 est reliée à la sortie 26 du dispositif de sélection MUX1. Dans ce cas la sortie de données 22A du dispositif tiers DISPT1 et la sortie de données 27A du dispositif tiers DISPT2 sont de type bus de données. Ces sorties comprennent une pluralité de fils permettant la transmission d’une pluralité de signaux de données, chaque signal de données étant à destination de l’un ou l’autre des verrous VER1 ou VER2 et étant représentatif d’une donnée à mémoriser par l’un ou l’autre des verrous VER1 ou VER2. Tel que représenté sur la figure 4 le bus de la sortie de données 22A et de la sortie de données 27A comprennent chacun deux fils. La première entrée 16A et la deuxième entrée 16B du dispositif de sélection MUX1 sont un bus configuré pour recevoir en parallèle une pluralité de signaux de données. Tel que représenté sur la figure 4 le bus de la première entrée 16A et le bus de la deuxième entrée 16B comprennent chacun deux fils. La sortie 26 du dispositif de sélection MUX1 est également un bus qui permet l’émission d’une pluralité de signaux de données. Tel que représenté sur la figure 4 le bus de la sortie 26 comprend deux fils. Ce bus de la sortie 26 se sépare ensuite en deux liaisons qui ne comprennent qu’un unique fil et qui sont reliées respectivement à l’entrée de données 13A du verrou VER1 et à l’entrée de données 18A du verrou VER2. La figure 5 représente le circuit intégré CINT comprenant deux dispositifs de mémorisation DISP1 et DISP2. Le circuit intégré CINT est relié à deux dispositifs tiers DISPT1 et DISPT2. Le deuxième dispositif de mémorisation DISP2 décrit sur la figure 5 comprend les mêmes éléments que le dispositif de mémorisation DISP1. Le dispositif de mémorisation DISP1 présente 2 bits de donnée, 2 adresses et peut être relié à deux dispositifs tiers DISPT1 et DISPT2. Ces dispositifs tiers DISPT1 et DISPT2 peuvent être placés sur une partie du circuit intégré CINT ou hors du circuit intégré CINT. Les dispositifs tiers DISPT1 et DISPT2 peuvent fonctionner de manière asynchrone. En particulier le dispositif de mémorisation DISP2 comprend deux portes logiques G4 et G5 de type ET, un dispositif de sélection MUX2, une porte logique G6 de type OU, deux verrous VER3 et VER4. La porte logique G4 comprend une première entrée 19A, une deuxième entrée 19B et une sortie 29. La porte logique G5 comprend une première entrée 110A, une deuxième entrée 110B et une sortie 210. La porte logique G6 comprend une première entrée 111A, une deuxième entrée 111B et une sortie 211. Le dispositif de sélection MUX2 comprend une première entrée de données 112A, une deuxième entrée de données 112B, une première entrée de commande 112D, une deuxième entrée de commande 112E et une sortie 212. Ce dispositif de sélection MUX2 a un fonctionnement identique au fonctionnement du dispositif de sélection MUX1. Le dispositif de sélection MUX2 est configuré pour relier sélectivement la première entrée 16A ou la première entrée 16B à la sortie 26. Cette sélectivité de connexion est réalisée en fonction de l’état des signaux reçus sur la première entrée de commande 16D et sur la deuxième entrée de commande 16E. Le verrou VER3 comprend une entrée de données 113A, une entrée d’activation 113B et une sortie de données 213. Le verrou VER4 comprend une entrée de données 114A, une entrée d’activation 114B et une sortie de données 214. La première entrée 19A de la porte logique G4 est reliée à la sortie de sélection 22B du dispositif tiers DISPT1. La deuxième entrée 19B de la porte logique G4 est reliée à la sortie d’état 22C du dispositif tiers DISPT1. La sortie 29 de la porte logique G4 est reliée à la première entrée 111A de la porte logique G6. La première entrée 110A de la porte logique G5 est reliée à la sortie de sélection 27B du dispositif tiers DISPT2. La deuxième entrée 110B de la porte logique G5 est reliée à la sortie d’état 27C du dispositif tiers DISPT2. La sortie 210 de la porte logique G4 est reliée à la première entrée 111B de la porte logique G6. La sortie 211 de la porte logique G6 est reliée à l’entrée d’activation 113B du verrou VER3 et à l’entrée d’activation 114B du verrou VER4. La première entrée de données 112A du dispositif de sélection MUX2 est reliée à la sortie de données 22A du dispositif tiers DISPT1. La deuxième entrée de données 112B du dispositif de sélection MUX2 est reliée à la sortie de données 27A du dispositif tiers DISPT2. La première entrée de commande 112D du dispositif de sélection MUX2 est reliée à la sortie de sélection 22B du dispositif tiers DISPT1. La deuxième entrée de commande 112E du dispositif de sélection MUX2 est reliée à la sortie de sélection 27B du dispositif tiers DISPT2. La sortie de données 212 du dispositif de sélection MUX2 est reliée à l’entrée de données 113A du verrou VER3 et à l’entrée de données 114A du verrou VER4. Les dispositifs tiers DISPT1 et DISPT2 peuvent accéder simultanément et indépendamment au dispositif de mémorisation DISP1 et DISP2. On a ici une banque de registre à 2 adresses. DISPT1 peut accéder à DISP1 (@0x1) ou DISP2(@0x2) pendant que DISP2 accède à l’autre. La sortie de données 22A du dispositif tiers DISPT1 et la sortie de données 27A du dispositif tiers DISPT2 sont de type bus de données. Tel que représenté sur la figure 5 le bus de la sortie de données 22A et de la sortie de données 27A comprennent chacun deux fils. De même la sortie de sélection 22B du dispositif tiers DISPT1 et la sortie de sélection 27B du dispositif tiers DISPT2 sont de type bus de données. Tel que représenté sur la figure 5 le bus de la sortie de sélection 22B et de la sortie de sélection 27B comprennent chacun deux fils. Chaque fil est associé à l’un ou l’autres des dispositifs de mémorisations DISP1 et DISP2 et comprend un signal de sélection à destination de l’un ou l’autre des dispositifs de mémorisations DISP1 et DISP2. Ainsi la sortie de sélection 22B permet l’émission de deux signaux de sélection. Ensuite les deux fils du bus de la sortie de sélection 22B sont séparés. Un fil est relié au dispositif de mémorisation DISP1 (plus particulièrement à l’entrée 11A de la porte logue G1 et à l’entrée de commande 16D du dispositif de sélection MUX1), pour transmettre le signal de sélection à destination du dispositif de mémorisation DISP1. L’autre fil est relié au dispositif de mémorisation DISP2 (plus particulièrement à l’entrée 19A de la porte logue G4 et à l’entrée de commande 112D du dispositif de sélection MUX2), pour transmettre le signal de sélection à destination du dispositif de mémorisation DISP2. De manière identique la sortie de sélection 27B permet l’émission de deux signaux de sélection. Ensuite les deux fils du bus de la sortie de sélection 27B sont séparés. Un fil est relié au dispositif de mémorisation DISP1 (plus particulièrement à l’entrée 14A de la porte logue G2 et à l’entrée de commande 16E du dispositif de sélection MUX1), pour transmettre le signal de sélection à destination du dispositif de mémorisation DISP1. L’autre fil est relié au dispositif de mémorisation DISP2 (plus particulièrement à l’entrée 110A de la porte logue G5 et à l’entrée de commande 112E du dispositif de sélection MUX2), pour transmettre le signal de sélection à destination du dispositif de mémorisation DISP2. La première entrée 16A et la deuxième entrée 16B du dispositif de sélection MUX1 sont un bus configuré pour recevoir en parallèle une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la première entrée 16A et le bus de la deuxième entrée 16B comprennent chacun deux fils. La sortie 26 du dispositif de sélection MUX1 est également un bus qui permet l’émission d’une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la sortie 26 comprend deux fils. Ce bus de la sortie 26 se sépare ensuite en deux liaisons qui ne comprennent qu’un unique fil et qui sont reliées respectivement à l’entrée de données 13A du verrou VER1 et à l’entrée de données 18A du verrou VER2. La première entrée 112A et la deuxième entrée 112B du dispositif de sélection MUX2 sont un bus configuré pour recevoir en parallèle une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la première entrée 112A et le bus de la deuxième entrée 112B comprennent chacun deux fils. La sortie 212 du dispositif de sélection MUX2 est également un bus qui permet l’émission d’une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la sortie 212 comprend deux fils. Ce bus de la sortie 212 se sépare ensuite en deux liaisons qui ne comprennent qu’un unique fil et qui sont reliées respectivement à l’entrée de données 113A du verrou VER3 et à l’entrée de données 114A du verrou VER4. La figure 6 représente le circuit intégré CINT configuré pour être relié à une sortie externe RESET, cette sortie externe RESET pouvant émettre un signal de réinitialisation RST. Le dispositif de mémorisation DISP1 est également configuré pour être relié à la sortie externe RESET. Les dispositifs tiers DISPT1 et DISPT2 peuvent être placés sur une partie du circuit intégré CINT ou hors du circuit intégré CINT. Le dispositif de mémorisation DISP1 présente 1 bit de donnée, une adresse, peut être relié à deux dispositifs tiers DISPT1 et DISPT2 et peut-être réinitialisé. Les dispositifs tiers DISPT1 et DISPT2 peuvent fonctionner de manière asynchrone. Tel que représenté sur la figure 6 le dispositif de mémorisation DISP1 comprend une porte logique G4 de type OU. Cette porte logique G4 est placée en coupure entre la porte logique G3 et le verrou VER1. Cette porte logique G4 comprend, de même que la porte logique G3, une première entrée 19A, une deuxième entrée 19B et une sortie 29. Avantageusement la première entrée 19A est de type inverseur, car le signal de réinitialisation RST est actif lorsqu’il est de niveau bas. La porte logique G4 est configurée pour que, lorsque le signal reçu sur la première entrée 19A ou sur la deuxième entrée 19B est actif, alors le signal émis sur la sortie 19 soit actif. Ainsi, lorsque le signal de réinitialisation RST est actif, le signal émis par la porte logique G4 sur sa sortie 19 est actif. Ce signal actif reçu par le verrou VER1 sur son entrée 13B active le verrou VER1. Le dispositif de sélection MUX1 comprend une troisième entrée de données 16C et une troisième entrée de commande 16F. La troisième entrée de données 16C et la troisième entrée de commande 16F sont de type inverseur. La troisième entrée de données 16C et la troisième entrée de commande 16F sont reliées à la sortie externe RESET, afin de recevoir le signal de réinitialisation RST. Le dispositif de sélection MUX1 est configuré pour que, à la réception d’un signal actif sur la troisième entrée de commande 16F, sa sortie 26 soit reliée à la troisième entrée de données 16C. Ainsi, lorsque le signal de réinitialisation RST actif est émis par la sortie reset, la sortie 26 du dispositif de sélection MUX1 émet un signal de type actif. La réception de ce signal de type actif reçu par l’entrée de données 13A du verrou VER1, couplée à la réception d’un signal actif sur l’entrée d’activation 13B du verrou VER1, provoque la mise à 1 du verrou VER1. La figure 7 représente le circuit intégré CINT dans un mode de réalisation où il comprend trois dispositifs de mémorisation DISP1, DISP2 et DISP 3. Les dispositifs de mémorisation DISP1 et DISP2 sont identiques entre eux et sont identiques au dispositif de mémorisation DISP1 représenté sur la figure 3. Sur cette figure, les dispositifs de mémorisation DISP1 et DISP2 sont des registres sous-jacent ou « shadow registers » en anglais. Le circuit intégré CINT est relié à cinq dispositifs tiers DISPT1 à DISPT5. Les dispositifs tiers DISPT1 à DISPT5 peuvent être placés sur une partie du circuit intégré CINT ou hors du circuit intégré CINT. Les dispositifs tiers DISPT1 à DISPT5 sont identiques entre eux et sont identiques au dispositif tiers DISPT1 de la figure 2. Le dispositif de mémorisation DISP1 est relié aux dispositifs tiers DISPT1 et DISPT2. Le dispositif de mémorisation DISP2 est relié aux dispositif tiers DISPT3 et DISPT4. Le dispositif de mémorisation DISP3 est relié au dispositif tiers DISPT5. Les dispositifs tiers DISPT1 à de DISPT5 peuvent fonctionner de manière asynchrone. Le dispositif tiers DISPT3 comprend une sortie de données 220A, une sortie de sélection 220B et une sortie d’état 220C. La sortie de données 220A est configurée pour émettre un signal de données DAT3. La sortie de sélection 220B est configurée pour émettre un signal de sélection SELECT3. La sortie 220C d’état est configurée pour émettre un signal d’état ETAT3. Le dispositif tiers DISPT4 comprend une sortie de données 221A, une sortie de sélection 221B et une sortie d’état 221C. La sortie de données 221A est configurée pour émettre un signal de données DAT4. La sortie de sélection 221B est configurée pour émettre un signal de sélection SELECT4. La sortie 221C d’état est configurée pour émettre un signal d’état ETAT4. Le dispositif tiers DISPT5 comprend une sortie de données 222A, une sortie de sélection 222B et une sortie d’état 222C. La sortie de données 222A est configurée pour émettre un signal de données (non représenté sur la figure 7). La sortie de sélection 222B est configurée pour émettre un signal de sélection SELECT5. La sortie 222C d’état est configurée pour émettre un signal d’état ETAT5. Sur la figure 7, la sortie de sélection 220B du dispositif tiers DISPT3 est reliés à la première entrée 19A de la porte logique G4. La sortie de sélection 220B du dispositif tiers DISPT3 est également reliée à la première entrée de commande 112D du dispositif de sélection MUX2. La sortie d’état 220C du dispositif tiers DISPT3 est reliée à la deuxième entrée 19B de la portes logiques G4. La sortie de données 220A du dispositif tiers DISPT3 est reliée à la première entrée commande 112A du dispositif sélection MUX2. Les branchements internes du dispositif de mémorisation DISP1 et du dispositif de mémorisation DISP2, tels que représentés sur la figure 7, sont identiques aux branchements internes du dispositif de mémorisation DISP1 et du dispositif de mémorisation DISP2, tels que représentés sur la figure 5. Le dispositif de mémorisation DISP3 comprend une porte logique G7 de type ET et quatre verrous VER5 à VER8. La porte logique G7comprend une première entrée 115A, une deuxième entrée 115 B et une sortie 215. Chacun des verrous VER1 à VER5 comprend une entrée d’activation (respectivement 116A à 119A), une entrée de données (respectivement 116B à 119 B) et une sortie (respectivement 216 à 219). La première entrée 115A de la bascule logique G7 est reliée à la sortie de sélection 222B du dispositif tiers DISPT5. La deuxième entrée 115B de la bascule logique G7 est reliée à la sortie d’état 222C du dispositif tiers DISPT5. La sortie 215 de la porte logique G7 est reliée à l’ensemble des entrées de sélection (116B à 119B) des verrous VER5 à VER8. La sortie 23 du verrou VER1 est reliée à l’entrée de données 116A du verrou VER5. La sortie 28 du verrou VER2 est reliée à l’entrée de données 117A du verrou VER6. La sortie 213 du verrou VER3 est reliée à l’entrée 118A du verrou VER7. La sortie 214 du verrou VER4 est reliée à l’entrée de données 119 du verrou VER8. Tel que représenté sur la figure 7, le circuit intégré CINT fonctionne en deux étapes. Dans une première étape des données sont mémorisées dans les verrous VER1 à VER4. Ces données sont en provenance des dispositifs tiers DISPT1 à DISPT4. Ensuite lorsque les données sont mémorisées correctement dans les verrous VER1 à VER4, le dispositif tiers DISPT5 active la mémorisation des données vers les verrous VER5 à VER8. Cette activation est réalisée par l’utilisation d’une seule porte logique, la porte logique G7 envoyant un signal actif sur les entrées d’activation 116B à 119B des verrous VER5 à VER8. Cette mémorisation est réalisée lorsque le signal de sélection SELECT5 et le signal d’état ETAT5 sont actifs, ce qui permet que le signal émis sur la sortie 115 de la porte logique G7 soit actif, ce qui a pour effet d’activer les verrous VER5 à VER8. La sortie de données 22A du dispositif tiers DISPT1, la sortie de données 27A du dispositif tiers DISPT2, la sortie de données 220A du dispositif tiers DISPT3 et la sortie de données 221A du dispositif tiers DISPT4 sont de type bus de données. Tel que représenté sur la figure 7 le bus de la sortie de données 22A, de la sortie de données 27A, de la sortie de données 220A et de la sortie de données 221A comprennent chacun deux fils. La première entrée 16A et la deuxième entrée 16B du dispositif de sélection MUX1 sont un bus configuré pour recevoir en parallèle une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la première entrée 16A et le bus de la deuxième entrée 16B comprennent chacun deux fils. La sortie 26 du dispositif de sélection MUX1 est également un bus qui permet l’émission d’une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la sortie 26 comprend deux fils. Ce bus de la sortie 26 se sépare ensuite en deux liaisons qui ne comprennent qu’un unique fil et qui sont reliées respectivement à l’entrée de données 13A du verrou VER1 et à l’entrée de données 18A du verrou VER2. La première entrée 112A et la deuxième entrée 112B du dispositif de sélection MUX2 sont un bus configuré pour recevoir en parallèle une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la première entrée 112A et le bus de la deuxième entrée 112B comprennent chacun deux fils. La sortie 212 du dispositif de sélection MUX2 est également un bus qui permet l’émission d’une pluralité de signaux de données. Tel que représenté sur la figure 5 le bus de la sortie 212 comprend deux fils. Ce bus de la sortie 212 se sépare ensuite en deux liaisons qui ne comprennent qu’un unique fil et qui sont reliées respectivement à l’entrée de données 113A du verrou VER3 et à l’entrée de données 114A du verrou VER4. Dispositif de mémorisation (DISP1) d’une donnée, le dispositif de mémorisation (DISP1) comprenant : . une porte logique (G1) de type ET comprenant : - une première entrée (11A), configurée pour être reliée à un dispositif tiers (DISPT1) et pour en recevoir un signal de sélection (SELECT1), - une deuxième entrée (11B), configurée pour être reliée au dispositif tiers (DISPT1) et pour en recevoir un signal d’état (ETAT1) et - une sortie (21), configurée pour émettre un signal de sortie lorsque le signal de sélection (SELECT1) et le signal d’état (ETAT1) sont reçus, . un verrou (VER1) de type D apte à mémoriser la donnée et comprenant : - une entrée d’activation (13B) reliée à la sortie (21) de la porte logique (G1) de type ET et - une entrée de données (13A) configurée pour être reliée au dispositif tiers (DISPT1) et pour en recevoir un signal de données (DAT1), le signal de données (DAT1) étant représentatif de la donnée, le verrou (VER1) de type D étant configuré pour mémoriser la donnée lorsqu’il reçoit le signal de sortie. Dispositif de mémorisation (DISP1) selon la revendication 1, . le dispositif tiers (DISPT1) étant un premier dispositif tiers (DISPT1), . la porte logique (G1) de type ET étant une première porte logique (G1) de type ET, . le signal de sélection (SELECT1) étant un premier signal de sélection (SELECT1), . le signal d’état (ETAT1) étant un premier signal d’état (ETAT1), . le signal de données (DAT1) étant un premier signal de données (DAT1) et . le signal de sortie étant un premier signal de sortie, le dispositif de mémorisation (DISP1) comprenant en outre : . une deuxième porte logique (G2) de type ET comprenant : - une première entrée (14A), configurée pour être reliée à un deuxième dispositif tiers (DISPT2) et pour en recevoir un deuxième signal de sélection (SELECT2), - une deuxième entrée (14B), configurée pour être reliée au deuxième dispositif tiers (DISPT2) et pour en recevoir un deuxième signal d’état (ETAT2) et - une sortie (24), configurée pour émettre un deuxième signal de sortie lorsque le deuxième signal de sélection (SELECT2) et le deuxième signal d’état (ETAT2) sont reçus, . une porte logique (G3) de type OU comprenant : - une première entrée (15A), - une deuxième entrée (15B) et - une sortie (25), la sortie (21) de la première porte logique (G1) de type ET étant reliée à la première entrée (15A) de la porte logique (G3) de type OU, la sortie (24) de la deuxième porte logique (G2) de type ET étant reliée à la deuxième entrée (15B) de la porte logique (G3) de type OU, la sortie (25) de la porte logique (G3) de type OU étant reliée à l’entrée d’activation (13B) du verrou (VER1), la porte logique (G3) de type OU étant configurée pour émettre un signal de sortie combiné lorsqu’elle reçoit un signal sur sa première entrée (15A) ou sur sa deuxième entrée (15B), le verrou (VER1) de type D étant configuré pour mémoriser la donnée lorsqu’il reçoit le signal de sortie combiné. Dispositif de mémorisation (DISP1) selon la revendication 2, le signal de données (DAT1) étant un premier signal de données (DAT1), le dispositif de mémorisation (DISP1) comprend également : . un dispositif de sélection (MUX1) comprenant : - des entrées de données (16A à 16C), - des entrées de commande (16D à 16F) et - une sortie de données (26), la sortie de données (26) du dispositif de sélection (MUX1) étant reliée à l’entrée de données (13A) du verrou (VER1), une première entrée de commande (16D) des entrées de commande (16D à 16F) du dispositif de sélection (MUX1) étant configurée pour être reliée au premier dispositif tiers (DISPT1) et pour en recevoir le premier signal de sélection (SELECT1), une deuxième entrée de commande (16E) des entrées de commande (16D à 16F) du dispositif de sélection (MUX1) étant configurée pour être reliée au deuxième dispositif tiers (DISPT2) et pour en recevoir le deuxième signal de sélection (SELECT2), une première entrée de données (16A) des entrées de données (16A à 16C) du dispositif de sélection (MUX1) étant configurée pour être reliée au premier dispositif tiers (DISPT1) et pour en recevoir le premier signal de données (DAT1), une deuxième entrée de données (16B) des entrées de données (16A à 16C) du dispositif de sélection (MUX1) étant configurée pour être reliée au deuxième dispositif tiers (DISPT2) et pour en recevoir un deuxième signal de données (DAT2), le deuxième signal de données (DAT2) étant représentatif de la donnée, le dispositif de sélection (MUX1) étant configuré pour relier sélectivement la première entrée de données (16A) ou la deuxième entrée de données (16B) à la sortie de données (26) de manière à émettre sur l’entrée de données (13A) du verrou (VER1) le premier signal de données (DAT1) ou le deuxième signal de données (DAT2), en fonction du premier signal de sélection (SELECT1) et/ou du deuxième signal de sélection (SELECT2). Dispositif de mémorisation (DISP1) selon la revendication 3, la porte logique (G4) de type OU étant une première porte logique (G4) de type OU, le dispositif de mémorisation (DISP1) comprend en outre : . une deuxième porte logique (G4) de type OU comprenant : - une première entrée (19A), - une deuxième entrée (19B) et - une sortie (29), la première entrée (19A) de la deuxième porte logique (G4) de type OU étant configurée pour être reliée à une sortie externe (RESET) et pour en recevoir un signal de réinitialisation (RST), la deuxième entrée (19B) de la deuxième porte logique (G4) de type OU étant reliée à la sortie (25) de la première porte logique (G3) de type OU, la sortie (29) de la deuxième porte logique (G4) de type OU étant reliée à l’entrée d’activation (13B) du verrou (VER1), la deuxième porte logique (G4) de type OU étant configurée pour émettre le signal de sortie lorsqu’elle reçoit un signal sur sa première entrée (19A) ou un signal sur sa deuxième entrée (19B), une troisième entrée de données (16C) des entrées de données (16A à 16C) du dispositif de sélection (MUX1) étant configurée pour être reliée à la sortie externe (RESET) et pour en recevoir le signal de réinitialisation (RST), une troisième entrée de commande (16F) des entrées de commande (16D à 16F) du dispositif de sélection (MUX1) étant configurée pour être reliée à la sortie externe (RESET) et pour en recevoir le signal de réinitialisation (RST), le dispositif de sélection (MUX1) étant configuré pour relier la troisième entrée de données (16C) à sa sortie de données (26), lorsque la troisième entrée de commande (16F) reçoit un signal de réinitialisation (RST). Dispositif de mémorisation (DISP1) selon la revendication 3, . le verrou (VER1) étant un premier verrou (VER1), . la donnée étant une première donnée, . le premier signal de données (DAT1) étant représentatif en outre d’une deuxième donnée et . le deuxième signal de données (DAT2) étant représentatif en outre de la deuxième donnée, le dispositif de mémorisation (DISP1) comprenant en outre un deuxième verrou (VER2) de type D apte à mémoriser la deuxième donnée, le deuxième verrou (VER2) comprenant : - une entrée d’activation (18B) et - une entrée de données (18A), l’entrée de données (18A) du deuxième verrou (VER2) étant reliée à la sortie (26) du dispositif de sélection (MUX1), l’entrée d’activation (18B) du deuxième verrou (VER2) étant reliée à la sortie (25) de la première porte logique (G3) de type OU. Dispositif de mémorisation (DISP1) selon la revendication 4, . le verrou (VER1) étant un premier verrou (VER1), . la donnée étant une première donnée, . le premier signal de données (DAT1) étant représentatif en outre d’une deuxième donnée et . le deuxième signal de données (DAT2) étant représentatif en outre de la deuxième donnée, le dispositif de mémorisation (DISP1) comprenant en outre un deuxième verrou (VER2) de type D apte à mémoriser la deuxième donnée, le deuxième verrou (VER2) comprenant : - une entrée d’activation (18B) et - une entrée de données (18A), l’entrée de données (18A) du deuxième verrou (VER2) étant reliée à la sortie (26) du dispositif de sélection (MUX1), l’entrée d’activation (18B) du deuxième verrou (VER2) étant reliée à la sortie (29) de la deuxième porte logique (G4) de type OU. Circuit intégré comprenant un dispositif de mémorisation (DISP1) d’une donnée selon l’une des revendications 1 à 6. Circuit intégré selon la revendication 7 comprenant, en outre, un dispositif tiers (DIPST1) relié au dispositif de mémorisation (DISP1) de la donnée, le dispositif tiers (DISPT1) comprenant : . une sortie de données (22A), configurée pour émettre un signal de données (DAT1) représentatif de la donnée, . une sortie de sélection (22B), configurée pour émettre un signal de sélection (SELECT1), lorsque le dispositif tiers (DISPT1) souhaite émettre le signal de données (DAT1) et . une sortie d’état (22C), configurée pour émettre un signal d’état (ETAT1), lorsque le signal de sélection (SELECT1) est stable. Circuit intégré selon la revendication 7 ou 8 comprenant en outre une sortie externe (RESET), la sortie externe (RESET) étant configurée pour émettre un signal de réinitialisation (RST). Puce électronique comprenant le circuit intégré selon l’une des revendications 7 à 9.