Brevet FR3113746A1 — publié le 20220304

Circuit intégré (CINT), procédé de réinitialisation et produit programme d’ordinateur. Le circuit intégré (CINT) comprend une première partie (PART1) et une deuxième partie (PART2). La première partie (PART1) comprend une entrée de réinitialisation (11A) configurée pour recevoir un signal de réinitialisation (RST1), un module d’activation (ACTIV) relié à l’entrée de réinitialisation (11A). Le module d’activation (ACTIV) est configuré pour activer la deuxième partie (PART2) à la réception du signal de réinitialisation (RST1). La première partie (PART1) comprend un module d’émission (EMI) configuré pour émettre un signal de réinitialisation répliqué (RST2). La deuxième partie (PART2) peut être sélectivement activée ou désactivée. La deuxième partie (PART2) comprend une entrée de réinitialisation (14B) configurée pour recevoir le signal de réinitialisation répliqué (RST2) du module d’émission (EMI), un module de détermination (DET) configuré pour déterminer qu’un temps écoulé à partir de l’activation de la deuxième partie (PART2) du circuit dépasse un seuil. Figure pour l’abrégé : Fig. 1 Circuit intégré, procédé de réinitialisation et produit programme d’ordinateur DOMAINE DE L'INVENTION La présente invention concerne, de manière générale, les circuits intégrés comprenant plusieurs parties dont certaines de ces parties peuvent être placées sélectivement dans un mode de fonctionnement de type veille (ci-après mode de fonctionnement veille) ou dans un mode de fonctionnement de type actif (ci-après mode de fonctionnement actif). ETAT DE LA TECHNIQUE Un circuit intégré, aussi appelé puce électronique, est un composant électronique, comprenant une plaque unique de matériau semi-conducteur. Le circuit intégré est habituellement configuré pour mettre en œuvre plusieurs fonctions et comprend généralement, à ce titre, plusieurs types de composants électroniques de base. Le circuit intégré se présente généralement sous la forme d’un boîtier plein, rectangulaire, équipé sur un ou plusieurs côtés, voire sur une face, de pattes (appelées aussi broches ou « pins » en anglais) permettant d'établir des connexions électriques avec des éléments extérieurs au boitier. Une partie du circuit intégré peut être placée sélectivement dans un mode de fonctionnement actif ou un mode de fonctionnement veille. Le mode de fonctionnement veille est aussi connu sous l’expression mode de fonctionnement basse consommation (« low power mode » en anglais). Dans le mode de fonctionnement veille la tension d’alimentation de la partie du circuit intégré est donc baissée par rapport à la tension d’alimentation utilisée lorsque la partie du circuit intégré est en mode de fonctionnement actif. . Une première tension d’alimentation est généralement fixée pour être suffisante pour conserver des informations enregistrées dans une mémoire présente dans la partie de circuit intégré alimentée par cette tension. Cette première tension d’alimentation est également suffisante pour permettre la réinitialisation (ou « reset » en anglais) de la partie de circuit intégré alimentée par cette tension. De manière alternative, on peut aussi utiliser une deuxième tension d’alimentation inférieure à la première tension qui est aussi suffisante pour conserver les informations enregistrées dans la mémoire présente dans la partie du circuit intégré alimentée par cette tension. Cependant cette deuxième tension peut s’avérer insuffisante pour permettre la réinitialisation de la partie du circuit intégré alimentée par cette tension. Dès lors, un problème intervient quand une partie du circuit intégré reçoit un signal de réinitialisation, si cette partie du circuit intégré est alimentée par une tension comprise entre la première tension et la deuxième tension (par exemple comprise entre 0,66V et 0,9V), en effet dans ce cas la partie du circuit intégré n’est pas réinitialisée. Il existe donc un besoin d’avoir un circuit intégré permettant la réinitialisation d’une partie du circuit intégré lorsque cette partie est alimentée par une tension normalement insuffisante pour la réinitialisation par exemple comprise entre 0,66V et 0,9V. L’invention permet de pallier les inconvénients précités en proposant un circuit intégré. Le circuit intégré comprend une première partie et une deuxième partie. La première partie comprend une entrée de réinitialisation configurée pour recevoir un signal de réinitialisation, un module d’activation relié à l’entrée de réinitialisation. Le module d’activation est configuré pour activer la deuxième partie à la réception du signal de réinitialisation. La première partie comprend un module d’émission configuré pour émettre un signal de réinitialisation répliqué. La deuxième partie peut être sélectivement activée ou désactivée. La deuxième partie comprend une entrée de réinitialisation configurée pour recevoir le signal de réinitialisation répliqué du module d’émission, un module de détermination configuré pour déterminer qu’un temps écoulé à partir de l’activation de la deuxième partie du circuit dépasse un seuil. Le circuit intégré est tel que le module d’émission est configuré pour émettre le signal de réinitialisation répliqué à la réception du signal de réinitialisation, le module d’émission est configuré pour arrêter l’émission du signal de réinitialisation répliqué lorsque le seuil est dépassé. Le circuit intégré, selon un premier aspect de l’invention permet la réinitialisation de la deuxième partie, même si le signal de réinitialisation a été reçu durant une période où la deuxième partie est en veille. En effet, suite à la réception d’un signal réinitialisation, la première partie active la deuxième partie. Suite à cette activation la première partie émet un signal de réinitialisation répliqué. Cette émission est réalisée suffisamment longtemps pour que la deuxième partie ait pu être activée et soit dans un état permettant sa réinitialisation au moment de l’émission du signal de réinitialisation répliqué. Dans un mode de réalisation le module d’émission comprend une bascule. La bascule est configurée pour être sélectivement dans un état stocké ou dans un état effacé. La bascule comprend une entrée d’horloge, reliée à l’entrée de réinitialisation de la première partie, une entrée de données recevant un signal actif, une entrée d’effacement, reliée à une sortie du module de détermination. Le module de détermination est configuré pour émettre sur sa sortie un signal de dépassement lorsque le seuil est dépassé. La bascule est configurée pour passer dans l’état stocké, à la réception d’un front du signal du réinitialisation, une sortie de la bascule est configurée pour émettre un signal d’état actif lorsque la bascule est dans l’état stockée. La bascule est configurée pour passer dans l’état effacé, lorsque le signal de dépassement est actif. La sortie de la bascule est configurée pour émettre un signal d’état inactif lorsque la bascule est dans l’état effacé. Dans un mode de réalisation le module d’émission comprend une porte logique. La porte logique comprend une première entrée configurée pour recevoir le signal d’état de la sortie de la bascule, une deuxième entrée configurée pour recevoir le signal de réinitialisation, une sortie reliée à la sortie du module d’émission et configurée pour émettre le signal de réinitialisation répliqué. La porte logique est configurée pour que le signal de réinitialisation répliqué soit actif si le signal d’état est actif ou si le signal de réinitialisation est actif. Dans un mode de réalisation la deuxième partie comprend une horloge configurée pour émettre un signal d’horloge lorsque la deuxième partie est active. Le module de détermination comprend une première bascule et une deuxième bascule. La première bascule comprend une entrée d’horloge configurée pour recevoir le signal d’horloge, une entrée de données configurée pour recevoir un signal inactif, une sortie configurée pour émettre un signal de sortie intermédiaire. La première bascule est configurée pour que, suite à un premier front du signal d’horloge, le signal de sortie intermédiaire passe dans un état actif. La deuxième bascule comprend une entrée d’horloge configurée pour recevoir le signal d’horloge, une entrée de données reliée à la sortie de la première bascule, une sortie, reliée à la sortie du module de détermination et configurée pour émettre le signal de dépassement. La deuxième bascule est configurée pour que, suite à un deuxième front du signal d’horloge postérieur au premier front, le signal de dépassement passe dans un état actif. Dans un mode de réalisation le circuit intégré comprend une première porte logique comprenant une entrée reliée à la sortie du module d’émission de la première partie, une sortie reliée à l’entrée de réinitialisation de la deuxième partie, une entrée de commande reliée à une sortie d’isolation du module d’activation. Le circuit intégré comprend une deuxième porte logique comprenant une entrée reliée à la sortie de dépassement du module de détermination, une sortie reliée à une entrée de dépassement du module d’émission de la première partie, une entrée de commande reliée à la sortie d’isolation du module d’activation. Le module d’activation est configuré pour émettre un signal d’isolation sur sa sortie d’isolation. La première porte logique est configurée pour être passante à la réception du signal d’isolation sur son entrée de commande. La deuxième porte logique est configurée pour être passante à la réception d’un signal d’isolation sur son entrée de commande. Selon un autre aspect un procédé de réinitialisation d’une deuxième partie d’un circuit intégré par une première partie d’un circuit intégré est proposé. Le procédé comprend les étapes suivantes : - réception d’un signal de réinitialisation par la première partie (PART1), - activation de la deuxième partie, - émission d’un signal de réinitialisation répliqué par la première partie vers la deuxième partie, - détermination qu’un temps écoulé depuis l’activation de la deuxième partie a dépassé un seuil, - arrêt de l’émission du signal de réinitialisation répliqué lorsque le temps écoulé depuis l’activation de la deuxième partie a dépassé le seuil. Dans un mode de réalisation le procédé de réinitialisation comprend en outre une étape de connexion électrique entre la première partie et la deuxième partie. L’étape de connexion est réalisée entre l’étape d’activation et l’étape d’émission. Selon un autre aspect un circuit intégré comprenant une première partie et une deuxième partie est proposé. La première partie est configurée pour la mise en œuvre du procédé de réinitialisation des paragraphes précédents. Selon un autre aspect un produit programme d’ordinateur est proposé. Ce produit programme d’ordinateur comprend des instructions de code de programme qui, lorsqu’elles sont exécutées par un circuit intégré (CINT), permettent la mise en œuvre du procédé de réinitialisation décrit ci-dessus. DESCRIPTION DES FIGURES D’autres caractéristiques, buts et avantages de l’invention ressortiront de la description qui suit, qui est purement illustrative et non limitative et qui doit être lue en regard des dessins annexés sur lesquels : La représente de façon schématique un circuit intégré selon un mode de réalisation de l’invention. La représente de façon schématique un circuit intégré selon un autre mode de réalisation de l’invention. La représente un diagramme temporel des différents signaux échangés entre les différents éléments du circuit intégré selon un mode de réalisation de l’invention. La représente un procédé de réinitialisation selon un mode de réalisation de l’invention. DESCRIPTION DETAILLEE DE L'INVENTION La représente de façon schématique un circuit intégré CINT selon un mode de réalisation de l’invention. On précise que sur les figures les carrés pleins représentent une entrée ou une sortie et les disques pleins représentent une connexion électrique entre deux fils. Dans ce qui suit les entrées sont indiquées par une référence commençant par le chiffre 1 et les sorties par une référence commençant par le chiffre 2. Le circuit intégré CINT comprend une première partie PART1 et une deuxième partie PART2. La deuxième partie PART2 peut présenter sélectivement deux modes de fonctionnement : Un mode de fonctionnement actif, et Un mode de fonctionnement veille. Une tension d’alimentation de la deuxième partie PART2, lorsqu’elle est en veille, est généralement de 0,6V. La tension d’alimentation de la deuxième partie PART2, lorsqu’elle est active, est généralement de 0,9V. La tension d’alimentation de la première partie PART1, lorsqu’elle est en veille, est généralement de 3,0V. On dit que la deuxième partie PART2 est activée lorsque l’on modifie sa tension d’alimentation pour la faire passer de la tension en fonctionnement veille à la tension en fonctionnement actif. La première partie PART1 et la deuxième partie PART2 comprennent chacune plusieurs modules. Ces modules échangent entre eux des signaux logiques. Chaque signal logique est représenté par un signal électrique pouvant prendre deux niveaux, un niveau haut (en anglais "high" = "H") et un niveau bas (en anglais "low" = "L"). La tension du niveau haut est supérieure à la tension du niveau bas. On appelle front montant le passage du signal électrique du niveau bas au niveau haut. On appelle front descendant le passage du signal électrique du niveau haut au niveau bas. On définit un niveau actif comme étant le niveau permettant de réaliser la fonction allouée au signal. On choisit de façon arbitraire le niveau bas (L) comme étant le niveau actif. On dit alors que le signal est actif. Si le signal est sur l’autre niveau (H) ont dit que le signal est inactif. De même on définit un front actif comme étant le front, ou la transition, d'un signal qui déclenche la fonction allouée au signal. Dans la description qui suit on choisit de façon arbitraire le front montant comme front actif du signal d'horloge. Par simplification on dit qu’un signal est reçu lorsque ce signal est reçu à un niveau actif, on dit qu’un signal est émis lorsqu’il est émis à un niveau actif, on dit qu’un signal n’est pas reçu lorsqu’il est reçu à un niveau inactif et on dit qu’il n’est pas émis ou que l’émission du signal est arrêtée lorsqu’il est émis à un émis au niveau inactif. La première partie PART1 comprend une entrée 11A (entrée de réinitialisation) recevant un signal de réinitialisation RST1 (« reset signal » en anglais). On considère que ce signal de réinitialisation RST1 a pour niveau haut 3,0V et pour niveau bas 0V. L’entrée de réinitialisation 11A est généralement reliée électriquement à un dispositif tiers (non représenté sur la ) et reçoit le signal de réinitialisation RST1 de ce dispositif tiers. Ce dispositif tiers est par exemple un bouton poussoir utilisé pour la réinitialisation du circuit intégré CINT ou un autre circuit « maitre » utilisé pour l’émission du signal de réinitialisation RST1. Classiquement il peut s’agir d’un simple bouton poussoir utilisé pour la remise à 0 d’urgence ou ce signal peut être pilote par un autre circuit « maitre » dans l’application. La première partie PART1 comprend une sortie 21A configurée pour émettre un signal d’activation ACTIV1, décrit ci-après, vers la deuxième partie PART2. La première partie PART1 comprend une sortie 21B configurée pour émettre un signal de réinitialisation répliqué RST2, décrit ci-après, vers la deuxième partie PART2. On considère que ce signal de réinitialisation répliqué RST2 a pour niveau haut 0,9V et pour niveau bas 0V, lorsque la deuxième partie PART2 est mode de fonctionnement actif. On considère que ce signal de réinitialisation répliqué RST2 a pour niveau haut 0,66V et pour niveau bas 0V, lorsque la deuxième partie PART2 est mode de fonctionnement veille. Généralement la réinitialisation est réalisée lorsque le signal de réinitialisation RST1 présente un niveau bas (L), le niveau actif du signal de réinitialisation est donc le niveau bas. La première partie PART1 comprend une entrée 11B configurée pour recevoir un signal de dépassement DEPAS, décrit ci-après, de la deuxième partie PART2. La première partie PART1 comprend un module d’activation ACTIV configuré pour activer la deuxième partie PART2. Le module d’activation ACTIV comprend une entrée 12 reliée électriquement à l’entrée de réinitialisation 11 et une sortie 22 reliée à la sortie 21A de la première partie PART1 pour fournir le signal d’activation ACTIV1 à la deuxième partie PART2. Le module d’activation ACTIV est alors configuré pour activer la deuxième partie PART2 du circuit intégré CINT lorsque le signal de réinitialisation présente un niveau bas par envoi du signal d’activation ACTIV1. Le module d’activation ACTIV peut aussi être configuré pour commander l’augmentation d’une tension électrique alimentant la deuxième partie PART2 lorsque le signal de réinitialisation RST1 présente un niveau bas. La première partie PART1 comprend en outre un module d’émission EMI configuré pour émettre le signal de réinitialisation répliqué RST2. Le module d’émission EMI comprend une entrée 13A (entrée de réinitialisation) couplée à l’entrée 11A pour recevoir le signal RST1. Le module d’émission EMI comprend une entrée 13B (entrée de dépassement) couplée à l’entrée 11B, pour recevoir le signal de dépassement DEPAS de la deuxième partie PART2. Le module d’émission EMI comprend une sortie 23, reliée à la sortie 21B de la première partie PART1, émettant le signal de réinitialisation répliqué RST2. Le module d’émission EMI est configuré pour émettre le signal de réinitialisation répliqué RST2 au niveau bas (niveau actif) à la réception du signal de réinitialisation RST1 et pour émettre le signal de réinitialisation répliqué RST2 au niveau haut (niveau inactif) à la réception du signal de dépassement DEPAS. La deuxième partie PART2 comprend une horloge CLK, un module de détermination DET et un module de traitement UNIT de type processeur. La deuxième partie PART2 comprend une entrée 14A (entrée d’activation) pour recevoir le signal d’activation ACTIV1 et une entrée 14B (entrée de réinitialisation) pour recevoir le signal de réinitialisation répliqué RST2. La deuxième partie PART2 comprend une sortie 24 par laquelle est émis le signal de dépassement DEPAS. La sortie 24 est reliée à l’entrée 11B de la première partie PART1, reliée à l’entrée 13B du module d’émission EMI, pour permettre la réception du signal dépassement DEPAS par le module d’émission EMI. Le module de traitement UNIT comprend une entrée 17 (entrée de réinitialisation). L’entrée 17 est reliée à l’entrée 14B de la deuxième partie PART2, reliée à la sortie 21B de la première partie PART1, reliée à la sortie 23 du module d’émission EMI, pour recevoir le signal de réinitialisation répliqué RST2. Le module de traitement UNIT de la deuxième partie PART2 est alors configuré pour être réinitialisé lorsque le signal de réinitialisation répliqué RST2 est de niveau bas (niveau actif). L’horloge CLK comprend une entrée 15 reliée à l’entrée 14A de la deuxième partie PART2 recevant le signal d’activation ACTIV1 de la première partie PART1 et une sortie 25 sur laquelle elle émet un signal d’horloge CLK. Le signal d’horloge CLK est un signal électrique oscillant, qui rythme les actions de la deuxième partie PART2 du circuit. Généralement le signal électrique oscillant est de type créneau et présente une succession de fronts montants puis descendants. Une période du signal électrique oscillant est appelée cycle d’horloge. L’horloge CLOCK est éteinte lorsque la deuxième partie PART2 est en veille et n’émet pas le signal d’horloge CLK. L’horloge CLOCK est allumée lorsque la deuxième partie PART2 est active. Lorsque l’horloge CLOCK reçoit sur son entrée 15 le signal d’activation ACTIV1 elle émet le signal d’horloge CLK. Le module de détermination DET comprend une entrée 16 et une sortie 26. Il reçoit le signal d’horloge CLK sur son entrée 16 et est configuré pour compter un nombre de fronts (montants ou descendants) du signal d’horloge CLK. Le temps écoulé dépasse le seuil temporel lorsque le nombre de fronts dépasse un seuil de fronts compris généralement de deux fronts. Le module de détermination DET détermine ainsi qu’un temps écoulé depuis l’activation de la deuxième partie PART2 dépasse un seuil temporel et émet le signal de dépassement DEPAS sur sa sortie 26 suite à ce dépassement. Le module de détermination DET est relié électriquement à la première partie PART1. Plus particulièrement la sortie 26 du module de détermination DET est reliée électriquement à une sortie 24 de la deuxième partie PART2, reliée à une entrée 11B de la première partie PART1, pour transmettre au module d’émission EMI le signal de dépassement DEPAS. En conséquence, lorsque le module d’émission EMI reçoit le signal de dépassement DEPAS, le module d’émission EMI arrête l’émission du signal de réinitialisation répliqué RST2 en passant le niveau de ce signal à un niveau haut (niveau inactif). On considère généralement que le signal de dépassement DEPAS est reçu lorsque le signal de dépassement présente un niveau haut. La deuxième partie PART2 peut aussi comporter un autre circuit interne (non représenté sur la ) relié à l’entrée 14A et configuré pour recevoir le signal d’activation ACTIV1. La représente de manière plus détaillée le circuit intégré CINT. Comme décrit en relation avec la , le circuit intégré CINT comprend une première partie PART1, une deuxième partie PART2, et des modules ACTIV, EMI, DET, CLOCK et UNIT. Le module d’émission EMI comprend une porte logique G de type « et logique » et une bascule BASC. La bascule BASC est un circuit logique. La bascule BASC comprend une entrée 13F (entrée d’horloge) reliée à l’entrée 13A du module d’émission EMI, reliée à l’entrée 11 de la première partie PART1, pour recevoir le signal de réinitialisation RST1. La bascule BASC comprend une entrée 13G (entrée d’effacement) reliée à l’entrée 13B du module d’émission EMI, reliée à l’entrée 11B de la première partie PART1, pour recevoir le signal de dépassement DEPAS. La bascule BASC comprend une entrée 13E (entrée de données) pour recevoir un signal à l’état bas L. La bascule BASC comprend enfin une sortie 23B pour fournir un signal d’état ETAT. Le signal d’état ETAT varie suite à la réception d’un front descendant du signal de réinitialisation RST1 (reçu sur l’entrée d’horloge de la bascule). Au moment du front descendant le niveau du signal d’état ETAT prend le niveau du signal reçu sur l’entrée de données. Ensuite le niveau du signal d’état ETAT n’est pas modifié tant qu’il n’y a pas de nouveau un front descendant du signal de réinitialisation RST1. L’entrée de données est à un niveau bas, donc suite à l’apparition d’un front descendant sur le signal de l’entrée d’horloge, le signal d’état ETAT passe à un niveau bas. L’entrée 13G d’effacement permet l’effacement de la bascule BASC. Lorsqu’un signal de niveau bas est appliqué sur l’entrée d’effacement 13G de la bascule BASC le signal émis sur la sortie 23B de la bascule BASC est remis à un niveau haut. On considère que lorsque la sortie 23B de la bascule BASC émet un signal de niveau bas L, la bascule BASC est dans un état stocké et lorsque la sortie 23B de la bascule BASC émet un signal de niveau haut H, la bascule BASC est dans un état effacé. La porte logique G comprend une première entrée 13C, reliée à l’entrée 13A du module d’émission EMI, pour recevoir le signal de réinitialisation RST1. La porte logique G comprend une deuxième entrée 13D reliée à la sortie 23B de la bascule BASC. La porte logique G comprend une sortie 23A reliée à la sortie 23 du module d’émission EMI, pour émettre le signal de réinitialisation répliqué RST2. Le signal de réinitialisation répliquée RST2 émis sur la sortie 23A de la porte logique G est à un niveau haut tant que la première entrée 13C et la deuxième entrée 13D reçoivent un signal de niveau haut. Le signal de réinitialisation répliqué RST2 émis sur la sortie 23A est à un niveau bas si la première entrée 13C ou la deuxième entrée 13D reçoivent un signal de niveau bas. Ainsi, en considérant que le niveau bas est le niveau actif, lorsque le signal de réinitialisation RST1 est actif ou le signal d’état ETAT est actif, alors le signal de réinitialisation répliqué RST2 est actif. Dans un mode de réalisation où le niveau haut est le niveau actif pour le signal de réinitialisation RST1, la porte logique G est une porte de type « ou logique » afin que, lorsque le signal de réinitialisation RST1 est actif (niveau haut) ou le signal d’état ETAT est actif (niveau haut), alors le signal de réinitialisation répliqué RST2 soit actif (niveau haut). Le module de détermination DET comprend une première bascule BASC1 et une deuxième bascule BASC2. La première bascule BASC1 est un circuit logique. La première bascule BASC1 comprend une entrée 16A (entrée d’horloge) reliée à l’entrée 16 du module de détermination DET, reliée à la sortie 25 de l’horloge CLOCK, pour recevoir le signal d’horloge CLK. La première bascule BASC1 comprend une entrée 16B (entrée de données) recevant un signal de niveau haut (donc un signal inactif). La première bascule BASC1 comprend une sortie 26A pour émettre un signal de sortie intermédiaire. La deuxième bascule BASC2 est un circuit logique. La deuxième bascule BASC2 comprend une entrée 16C (entrée d’horloge) reliée à l’entrée 16 du module de détermination DET, pour recevoir le signal d’horloge CLK. La deuxième bascule BASC2 comprend une entrée 16D (entrée de données) reliée à la sortie 26A de la première bascule BASC1 pour recevoir le signal de sortie intermédiaire. La deuxième bascule BASC2 comprend une sortie 26B reliée à la sortie 26 module de détermination DET pour émettre le signal de dépassement DEPAS. Ainsi, suite à l’activation de la deuxième partie PART2 et au redémarrage de l’horloge CLOCK de la deuxième partie PART2, le premier front descendant apparaissant sur le signal d’horloge CLK reçu sur l’entrée 16A de la première bascule BASC1 fait passer le niveau du signal de sortie intermédiaire émis sur la sortie 26A de la première bascule BASC1 d’un niveau bas à un niveau haut. Le deuxième front descendant apparaissant sur le signal d’horloge CLK reçu sur l’entrée 16C de la deuxième bascule BASC2 fait passer le niveau du signal de dépassement DEPAS émis sur la sortie 26B de la deuxième bascule BASC2 d’un niveau bas à un niveau haut. Ce signal de dépassement DEPAS est ensuite inversé en sortie 29 de porte logique G2 pour obtenir un niveau bas sur l’entrée 13G d’effacement de la bascule BASC. La réception du signal de dépassement DEPAS de niveau bas, entraine le passage de la bascule BASC, du module d’émission EMI, dans l’état effacé. Ce passage entraine l’arrêt de l’émission du signal de réinitialisation répliqué RST2 par le module d’émission EMI. Le circuit intégré CINT de la diffère de celui de la en ce que la sortie 21B de la première partie PART1 et l’entrée 14B de la deuxième partie PART2 sont sélectivement reliées ou isolées électriquement l’une de l’autre par une porte logique G1 interposée. De même, la sortie 24 de la deuxième partie PART2 et l’entrée 11B de la première partie PART1 sont sélectivement reliées ou isolées électriquement l’une de l’autre par une porte logique G2 interposée. La porte logique G1 est une porte de type suiveuse qui présentent une sortie sélectivement reliée ou isolée électriquement à une entrée. La porte logique G2 est une porte de type suiveuse inverseuse qui présentent une sortie sélectivement reliée ou isolée électriquement à une entrée. De plus cette porte logique inverse le niveau du signal émis sur la sortie par rapport au signal reçu sur l’entrée. Ainsi si la porte logique G2 reçoit un signal de niveau haut H elle émet un signal de niveau bas L et si la porte logique G2 reçoit un signal de niveau bas L elle émet un signal de niveau haut H. La porte logique G1 comprend une entrée 18A reliée à la sortie 21B de la première partie PART1 et une sortie 28 reliée à l’entrée 14B de la deuxième partie PART2. La porte logique G1 comprend une entrée 18B (entrée de commande) recevant un signal d’isolation ISO, décrit ci-après. Le signal d’isolation ISO commande la porte logique G2 afin que son entrée 18A et sa sortie 28 soient reliées ou isolées. De même, la porte logique G2 comprend une entrée 19A reliée à la sortie 24 de la première partie PART1 et une sortie 29 reliée à l’entrée 11B de la deuxième partie PART2. La porte logique G2 comprend une entrée 19B (entrée de commande) recevant le signal d’isolation ISO. Le signal d’isolation ISO commande la porte logique G2 afin que son entrée 19A et sa sortie 29 soient reliées ou isolées. Dans le cas où les portes logiques G1 et G2 sont présentes, le module d’activation ACTIV comprend en outre une sortie 22A (sortie d’isolation), reliée à une sortie 21C de la première partie PART1, reliées aux entrées 18B et 19B de respectivement la porte logique G1 et la porte logique G2, pour fournir le signal d’isolation ISO permettant de commander les portes logiques G1 et G2. Le signal d’isolation ISO est actif tant que la tension d’alimentation de la deuxième partie PART2 est inférieure à une valeur garantissant la fonctionnalité complète de la deuxième partie PART2, soit 0.81V. Le but est de s’assurer que tant que la tension d’alimentation de la deuxième partie PART2 est inférieure à 0.81V : - l’entrée 14B de la deuxième partie PART2 reçoit un signal ayant un niveau statique. En effet un signal variant sur la sortie 21B de la première partie PART1 n’est pas transmis du fait de la première porte logique G1. En effet à tension inférieure à 0.81V on ne saurait pas garantir l’effet dans le domaine Part2 d’une activité dynamique sur le signal de reset, on ne sait garantir que la fonction mémoire. - l’entrée 11B de la première partie PART1 reçoit un signal ayant un niveau statique. En effet un signal variant sur la sortie 24 de la deuxième partie PART2 n’est pas transmis du fait de la deuxième porte logique G2. La transmission d’un signal de la première partie PART1 à la deuxième partie PART2 est d’autant plus complexe à réaliser que l’écart entre les tensions d’alimentation de la première partie PART1 et la deuxième partie PART2 est élevée. En particulier on peut garantir la transmission d’un signal de la deuxième partie PART2 vers la première partie PART1 uniquement si la tension d’alimentation de la deuxième partie PART2 est supérieure à 0.81V. Dans un mode de réalisation la porte logique G1 est configurée pour relier son entrée 18A et sa sortie 28 lorsque le signal d’isolation ISO reçu sur l’entrée de commande 18B a un niveau bas L. La porte logique G1 est configurée pour isoler son entrée 18A et sa sortie 28 lorsque le signal d’isolation ISO reçu sur l’entrée de commande 18B a un niveau haut H. De même, la porte logique G2 est configurée pour relier son entrée 19A et sa sortie 29 lorsque le signal d’isolation ISO reçu sur l’entrée de commande 19B a un niveau bas L. La porte logique G2 est configurée pour isoler son entrée 19A et sa sortie 29 lorsque le signal d’isolation ISO reçu sur l’entrée de commande 18B a un niveau haut H. Ainsi, lorsque le signal d’isolation ISO présente un niveau haut H, le signal de réinitialisation répliquée RST2 et le signal de dépassement DEPAS ne sont pas transmis entre la première partie PART1 et la deuxième partie PART2. La première bascule BASC1 du module de détermination DET peut comprendre une entrée 16E (entrée d’effacement), reliée à une entrée 16G du module de détermination DET, reliée à une entrée 14C de la deuxième partie PART 2, reliée à la sortie 21C de la première partie PART1, pour recevoir le signal d’isolation ISO. De même la deuxième bascule BASC2 peut comprendre une entre 16F (entrée d’effacement), reliée à l’entrée 16G du module de détermination DET, pour recevoir le signal d’isolation ISO. La réception d’un signal d’isolation ISO de niveau haut sur l’entrée 16E de la première bascule BASC1 entraine l’effacement de la première bascule BASC1 et le passage à un niveau bas du signal émis sur la sortie 26A de la première bascule BASC1. De même, la réception d’un signal d’isolation ISO de niveau haut sur l’entrée 16F de la deuxième bascule BASC2 entraine l’effacement de la deuxième bascule BASC2 et le passage à un niveau bas du signal émis sur la sortie 26B de la deuxième bascule BASC2. Ainsi suite à l’émission d’un signal d’isolation de niveau haut, commandant l’arrêt de l’isolation entre la première partie PART1 et la deuxième partie PART2, les bascules BASC1 et BASC2 du module de détermination DET sont remises à zéro en prévision d’un futur cycle de réception d’un signal de réinitialisation répliqué RST2. La représente un diagramme temporel des différents signaux échangés entre les différents éléments du circuit intégré CINT décrit sur la . Le diagramme est divisé en trois sections (de gauche à droite), une section A dans laquelle la deuxième partie PART2 est active, une section B dans laquelle la deuxième partie PART2 est en veille, et une section C dans laquelle la deuxième partie PART2 est réactivée. En partant du haut, les signaux représentés sont les suivants : - Le signal de l’horloge CLK de la deuxième partie PART2, ce signal d’horloge CLK est d’abord actif (section A), ensuite ce signal est inactif (section B), enfin ce signal redevient actif (section C) suite à la réactivation de la deuxième partie PART2. - Le signal de réinitialisation RST1, ce signal est reçu entre deux instants temporels t1 et t2 à un moment où la deuxième partie PART2 est inactive (section B). Entre ces deux instants temporels la première partie PART1 est isolée de la deuxième partie PART2, la deuxième partie PART2 est en veille et la durée du signal de réinitialisation RST1 est inférieure à la durée nécessaire à la réactivation de la deuxième partie PART2. Ainsi donc la deuxième partie PART2 ne peut pas être réinitialisée en utilisant ce signal de réinitialisation RST1. - Le signal d’isolation ISO, ce signal est mis à l’état haut H par le module d’activation ACTIV lorsque la deuxième partie PART2 est en veille (section B), afin d’isoler électriquement la première partie PART1 et la deuxième partie PART2. - Le signal de réinitialisation répliqué RST2, ce signal est émis par le module d’émission EMI suite à la réception du signal de réinitialisation RST1 (à partir de l’instant temporel t1) et jusqu’à ce que deux fronts de l’horloge de la deuxième partie PART2 aient été reçus (jusqu’à l’instant temporel t4). Ainsi le signal de réinitialisation répliqué RST2 est émis, dans l’intervalle temporel compris entre les instants temporels t1 et t4 afin de permettre ; l’activation de la deuxième partie PART2 (commençant à l’instant temporel t3) et la réception du signal réinitialisation répliqué RST2 par la deuxième partie PART2 lorsqu’elle est réactivée. - Le signal de dépassement DEPAS, ce signal est émis lorsque deux fronts de l’horloge de la deuxième partie PART2 ont été reçus. Suite à la réception de ce signal de dépassement, à l’instant temporel t4, le module d’émission EMI stoppe l’émission du signal de réinitialisation répliqué. - Le signal de réinitialisation répliqué RST2’ tel que reçut par la deuxième partie PART2. La porte logique G1 est en mode isolé jusqu’à l’instant temporel t3 marquant le début de l’activation de la deuxième partie PART2. Ainsi le signal de réinitialisation répliquée RST2 émis sur la sortie 21B de la première partie PART1 n’est pas reçu, du fait de l’isolation de la porte logique G1, sur l’entrée 14B de la deuxième partie PART2, durant l’intervalle temporel compris entre t1 et t3. Ce signal de réinitialisation répliqué RST2 est reçu par la deuxième partie PART2 à partir de l’instant temporel t3 (marquant la fin de l’isolation entre la première partie PART1 et la deuxième partie PART2) et jusqu’à l’instant temporel t4 (marquant la fin de l’émission du signal de réinitialisation répliqué RST2). La représente un procédé 400 de réinitialisation selon un aspect de l’invention. Plus particulièrement, le procédé 400 est un procédé de réinitialisation de la deuxième partie PART2 du circuit intégré CINT par la première partie PART1 du circuit intégré CINT. Ce procédé comprend les étapes 401 à 406 suivantes : - Etape 401 – la réception du signal de réinitialisation RST1 par la première partie PART1, - Etape 402 – l’activation de la deuxième partie PART2, - Etape 403 – la connexion électrique entre la première partie PART1 et la deuxième partie PART2, - Etape 404 – l’émission d’un signal de réinitialisation répliqué RST2 par la première partie PART1 vers la deuxième partie PART2, - Etape 405 – la détermination qu’un temps écoulé depuis l’activation de la deuxième partie PART2 a dépassé un seuil, et - Etape 406 – l’arrêt de l’émission du signal de réinitialisation répliqué RST2 lorsque le temps écoulé depuis l’activation de la deuxième partie PART2 a dépassé le seuil. Si la première partie PART1, et la deuxième partie PART2 sont reliées électriquement de manière permanente entre elles, l’étape de connexion 403 n’est pas nécessaire. Circuit intégré (CINT) comprenant une première partie (PART1) et une deuxième partie (PART2) ; la première partie (PART1) comprenant : - une entrée de réinitialisation (11A) configurée pour recevoir un signal de réinitialisation (RST1), - un module d’activation (ACTIV) relié à l’entrée de réinitialisation (11A), le module d’activation (ACTIV) étant configuré pour activer la deuxième partie (PART2) à la réception du signal de réinitialisation, - un module d’émission (EMI) configuré pour émettre un signal de réinitialisation répliqué (RST2); la deuxième partie (PART2) pouvant être sélectivement activée ou désactivée, la deuxième partie (PART2) comprenant - une entrée de réinitialisation (14B) configurée pour recevoir le signal de réinitialisation répliqué (RST2) du module d’émission (EMI), - un module de détermination (DET) configuré pour déterminer qu’un temps écoulé à partir de l’activation de la deuxième partie du circuit dépasse un seuil ; le circuit intégré (CINT) étant tel que : - le module d’émission (EMI) est configuré pour émettre le signal de réinitialisation répliqué (RST2) à la réception du signal de réinitialisation (RST), - le module d’émission (EMI) est configuré pour arrêter l’émission du signal de réinitialisation répliqué (RST2) lorsque le seuil est dépassé. Circuit intégré selon la revendication 1, dans lequel le module d’émission (EMI) comprend une bascule (BASC) ; la bascule (BASC) étant configurée pour être sélectivement dans un état stocké ou dans un état effacé, la bascule (BASC) comprenant : - une entrée d’horloge (13F), reliée à l’entrée de réinitialisation (11A) de la première partie (PART1), - une entrée de données (13E) recevant un signal actif, - une entrée d’effacement (13G), reliée à une sortie (26) du module de détermination (DET) ; le module de détermination (DET) étant configuré pour émettre sur sa sortie (26) un signal de dépassement (DEPAS) lorsque le seuil est dépassé ; la bascule (BASC) étant configurée pour passer dans l’état stocké, à la réception d’un front du signal du réinitialisation (RST), une sortie (23B) de la bascule (BASC) étant configurée pour émettre un signal d’état (ETAT) actif lorsque la bascule (BASC) est dans l’état stockée ; la bascule (BASC) étant configurée pour passer dans l’état effacé, lorsque le signal de dépassement (DEPAS) est actif, la sortie (23B) de la bascule (BASC) étant configurée pour émettre un signal d’état (ETAT) inactif lorsque la bascule (BASC) est dans l’état effacé. Circuit intégré selon la revendication 2, dans lequel le module d’émission (EMI) comprend une porte logique (G); la porte logique (G) comprenant : - une première entrée (13D) configurée pour recevoir le signal d’état (ETAT) de la sortie (23B) de la bascule (BASC), - une deuxième entrée (13C) configurée pour recevoir le signal de réinitialisation (RST), - une sortie (23A) reliée à la sortie (23) du module d’émission (EMI) et configurée pour émettre le signal de réinitialisation répliqué (RST2) ; la porte logique (G) étant configurée pour que le signal de réinitialisation répliqué (RST2) soit actif si le signal d’état (ETAT) est actif ou si le signal de réinitialisation (RST) est actif. Circuit intégré selon l’une des revendications 1 à 3, dans lequel la deuxième partie (PART2) comprend une horloge (CLOCK) configurée pour émettre un signal d’horloge (CLK) lorsque la deuxième partie (PART2) est active ; le module de détermination (DET) comprenant une première bascule (BASC1) et une deuxième bascule (BASC2) ; la première bascule (BASC1) comprenant : - une entrée d’horloge (16a) configurée pour recevoir le signal d’horloge (CLK), - une entrée de données (16B) configurée pour recevoir un signal inactif, - une sortie (26A) configurée pour émettre un signal de sortie intermédiaire ; la première bascule (BASC1) étant configurée pour que, suite à un premier front du signal d’horloge (CLK), le signal de sortie intermédiaire passe dans un état actif ; la deuxième bascule (BASC2) comprenant : - une entrée d’horloge (16C) configurée pour recevoir le signal d’horloge (CLK), - une entrée de données (16D) reliée à la sortie (26A) de la première bascule (BASC1), - une sortie (26B), reliée à la sortie (26) du module de détermination (DET) et configurée pour émettre le signal de dépassement (DEPAS) ; la deuxième bascule (BASC2) étant configurée pour que, suite à un deuxième front du signal d’horloge (CLK) postérieur au premier front, le signal de dépassement (DEPAS) passe dans un état actif. Circuit intégré selon l’une des revendications 1 à 4, comprenant en outre : une première porte logique (G1) comprenant : - une entrée (18A) reliée à la sortie (23) du module d’émission (EMI) de la première partie (PART1), - une sortie (28) reliée à l’entrée de réinitialisation (14B) de la deuxième partie (PART2), - une entrée de commande (18B) reliée à une sortie d’isolation (22A) du module d’activation (ACTIV) ; une deuxième porte logique (G2) comprenant : - une entrée (19A) reliée à la sortie de dépassement (26) du module de détermination (DET), - une sortie (29) reliée à une entrée de dépassement (13B) du module d’émission (EMI) de la première partie (PART1), - une entrée de commande (19B) reliée à la sortie d’isolation (22A) du module d’activation (ACTIV) ; Le module d’activation (ACTIV) étant configuré pour émettre un signal d’isolation (ISO) sur sa sortie d’isolation (22A) ; la première porte logique (G1) étant configurée pour être passante à la réception du signal d’isolation (ISO) sur son entrée de commande (18B) ; la deuxième porte logique (G2) étant configurée pour être passante à la réception d’un signal d’isolation (ISO) sur son entrée de commande (19B). Procédé de réinitialisation d’une deuxième partie (PART1) d’un circuit intégré (CINT) par une première partie (PART1) du circuit intégré (CINT) ; le procédé comprenant les étapes suivantes : - réception (401) d’un signal de réinitialisation (RST) par la première partie (PART1), - activation (402) de la deuxième partie (PART2), - émission (404) d’un signal de réinitialisation répliqué (RST2) par la première partie (PART1) vers la deuxième partie (PART2), - détermination (405) qu’un temps écoulé depuis l’activation de la deuxième partie (PART2) a dépassé un seuil, - arrêt (406) de l’émission du signal de réinitialisation répliqué (RST2) lorsque le temps écoulé depuis l’activation de la deuxième partie (PART2) a dépassé le seuil. Procédé de réinitialisation selon la revendication 6 comprenant en outre une étape de connexion (403) électrique entre la première partie (PART1) et la deuxième partie (PART2) ; l’étape de connexion (403) étant réalisée entre l’étape d’activation (402) et l’étape d’émission (404). Circuit intégré (CINT) comprenant une première partie (PART1) et une deuxième partie (PART2), la première partie (PART1) étant configurée pour la mise en œuvre du procédé de réinitialisation de la revendication 6 ou 7. Produit programme d’ordinateur comprenant des instructions de code de programme qui, lorsqu’elles sont exécutées par un circuit intégré (CINT), permettent la mise en œuvre du procédé de réinitialisation selon la revendication 6 ou 7.