Brevet FR3115395A1 — publié le 20220422

L’invention porte sur un dispositif semi-conducteur (1) comprenant un empilement de puces (C1 ; C) disposées en étages successifs selon une direction d’empilement, chaque puce s’étendant selon un plan principal perpendiculaire à la direction d’empilement. L’empilement (E) comprend une pluralité de puces (C1) d’un premier type comportant une première portion (P1) et une deuxième portion (P2) s’étendant chacune dans le plan principal, la première portion (P1) étant susceptible de dégager plus de chaleur que la deuxième portion (P2) lorsque la puce est en fonctionnement. Chaque puce du premier type (C1) est disposée en contact mécanique avec une puce d’un étage adjacent de l’empilement (E) par une surface d’empilement s’étendant sur sa deuxième portion (P2) seulement, de sorte que sa première portion (P1) forme une partie saillante pouvant être exposée à un fluide de refroidissement. Figure à publier avec l’abrégé : Fig. 1 DISPOSITIF SEMI-CONDUCTEUR COMPRENANT UN EMPILEMENT DE PUCES ET PUCES D’UN TEL EMPILEMENT DOMAINE DE L’INVENTION La présente invention porte sur un dispositif semi-conducteur formé d’un empilement de puces, le dispositif présentant au cours de son fonctionnement un comportement thermique amélioré. ARRIERE PLAN TECHNOLOGIQUE DE L’INVENTION On connaît du document US9269646 un dispositif semi-conducteur formé d’un empilement vertical de puces, interconnectées entre elles, cet empilement visant à accroitre la densité d’intégration du dispositif. Plus spécifiquement, le dispositif semi-conducteur divulgué dans ce document comprend une pluralité de puces DRAM (Dynamic Random Access Memory, ou mémoire dynamique à accès aléatoire) qui sont précisément disposées les unes sur les autres et interconnectées entre elles par l’intermédiaire de vias traversants. La puce DRAM disposée au niveau du premier étage de l’empilement sur laquelle les autres puces DRAM reposent est elle-même assemblée et reliée électriquement, par sa face inférieure, à une puce logique du type « SOC » (System On a Chip ou système sur une puce). L’ensemble est retenu sur un substrat d’interconnexion (« interposer » selon le terme anglo-saxon consacré) muni de broches d’interconnexion formées par une matrice de billes (« BGA » ou Ball Grid Array), et encapsulé dans un matériau électriquement isolant, par exemple par surmoulage d’une résine plastique. La puce logique comprend une première portion présentant une densité de puissance relativement importante et une deuxième portion présentant une densité de puissance relativement faible. En conséquence, la première portion de la puce est susceptible de dégager plus de chaleur que la deuxième. Dans la solution proposée par le document précité, l’empilement des puces DRAM est disposé en contact avec la deuxième portion de la puce logique, de manière à ce que la chaleur relativement importante générée par la première portion puisse être évacuée sans être transmise à l’empilement. On limite ainsi l’échauffement des puces DRAM, cet échauffement pouvant dégrader leur performance, voire même affecter leur bon fonctionnement. Cette solution présente toutefois des limitations. La densité d’intégration du dispositif est limitée, car il ne peut prévoir qu’une seule puce logique. De plus la présence de l’encapsulant limite l’évacuation possible de la chaleur qui se dégage des puces du dispositif. OBJET DE L’INVENTION La présente invention vise à surmonter au moins en partie ces limitations. BREVE DESCRIPTION DE L’INVENTION En vue de la réalisation de ce but, l’objet de l’invention propose un dispositif semi-conducteur comprenant un empilement de puces disposées en étages successifs selon une direction d’empilement, chaque puce s’étendant selon un plan principal perpendiculaire à la direction d’empilement, l’empilement comprenant une pluralité de puces d’un premier type comportant une première portion et une deuxième portion s’étendant chacune dans le plan principal, la première portion étant susceptible de dégager plus de chaleur que la deuxième portion lorsque la puce est en fonctionnement. Selon l’invention chaque puce du premier type est disposée en contact mécanique avec une puce d’un étage adjacent de l’empilement par une surface d’empilement s’étendant sur sa deuxième portion seulement, de sorte que sa première portion forme une partie saillante pouvant être exposée à un fluide de refroidissement. Selon d’autres caractéristiques avantageuses et non limitatives de l’invention, prises seules ou selon toute combinaison techniquement réalisable : le dispositif semi-conducteur comprend un substrat d’interconnexion, le substrat présentant une première face sur laquelle est disposée l’empilement et une seconde face, opposée la première, munie de broches de connexion ; les puces de l’empilement sont munies de vias traversants, les vias d’une puce étant en contact électrique avec les vias des puces disposées dans des étages adjacents, l’empilement des vias formant des lignes électriques d’un bus ; l’empilement comprend une puce tampon comprenant des circuits tampons respectivement associés aux lignes électriques du bus ; l’empilement est disposé dans le logement d’un élément de protection ; le dispositif semi-conducteur comprend au moins une puce d’un deuxième type, la puce de deuxième type n’étant pas susceptible de dégager une chaleur excessive pouvant affecter le bon fonctionnement du dispositif ; un étage de l’empilement comprend au moins deux puces. les puces présentent une face active et une face passive opposée à la face active, deux puces disposées dans des étages adjacents de l’empilement étant assemblées par leurs faces passives ou par leurs faces actives ; l’empilement est constitué de puces du premier type, la première portion des puces comportant un premier circuit et la deuxième portion des puces comportant un deuxième circuit, différent du premier ; le premier circuit est un processeur et le deuxième circuit est un réseau de mémoire ; chaque puce de l’empilement comprend, dans sa deuxième portion : une pluralité de groupes de vias traversants d’alimentation reliés au premier et au deuxième circuit et disposés sur un premier cercle ; une pluralité de groupes de vias traversants de signaux logiques disposés le long d’un deuxième cercle présentant le même centre que le premier cercle, un groupe de vias traversants de signaux logiques étant relié au premier circuit et au deuxième circuit et les autres groupes de vias traversants n’étant pas reliés au premier circuit et au deuxième circuit ; deux puces disposées dans des étages adjacents de l’empilement sont décalées angulairement d’un angle choisi dans la liste formée de 90°, 180° et 270°. Selon un autre aspect, l’objet de l’invention porte sur une puce à semi-conducteur s’étendant selon un plan principal dans lequel s’étend une première portion comprenant un premier circuit et une deuxième portion comprenant un deuxième circuit, la première portion étant susceptible de dégager plus de chaleur que la deuxième portion lorsque la puce est en fonctionnement. Selon l’invention, la deuxième portion comprend également : une pluralité de groupes de vias traversants d’alimentation reliés au premier et au deuxième circuit et disposés à pas angulaire constant sur un premier cercle. une pluralité de groupes de vias traversants de signaux logiques disposés le long d’un deuxième cercle présentant le même centre que le premier cercle, un groupe de vias traversants de signaux logiques étant relié au premier circuit et au deuxième circuit et les autres groupes de vias traversants n’étant pas reliés au premier et au deuxième circuit. Selon d’autres caractéristiques avantageuses et non limitatives de cet aspect de l’invention, prises seules ou selon toute combinaison techniquement réalisable : le premier cercle et le deuxième cercle présentent des rayons différents ; le premier circuit est un processeur et le deuxième circuit est un réseau de mémoire ; la puce à semi-conducteur comprenant au moins un capteur de température. BREVE DESCRIPTION DES FIGURES D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée de l’invention qui va suivre en référence aux figures annexées sur lesquels : La représente un dispositif semi-conducteur selon un premier mode de réalisation ; La représente une vue de dessus d’une puce conforme à un premier type de puces du premier mode de mise en œuvre ; La représente une vue de dessus d’une puce conforme à un deuxième type de puces du premier mode de mise en œuvre ; Les figures 4 et 5 représentent respectivement un dispositif semi-conducteur selon des variantes du premier mode de réalisation ; Les figures 6a et 6b représentent deux exemples d’un dispositif semi-conducteur comprenant un élément de protection de l’empilement de puces ; Les figures 7 et 9 représentent une vue de dessus de puces d’un premier type de puces conformes à un autre mode de mise en œuvre ; Les figures 8 et 10 représentent des dispositifs semi-conducteurs conformes à un autre mode de réalisation ; Les figures 11 et 12 représentent des dispositifs semi-conducteurs conformes à une variante de l’autre mode de réalisation. DESCRIPTION DETAILLEE DE L’INVENTION La représente un dispositif semi-conducteur 1 selon un premier mode de réalisation et illustre les principes généraux mis en œuvre par un dispositif semi-conducteur 1 conforme à l’invention. Le dispositif semi-conducteur 1 comprend un empilement E de puces C, C1 disposés en étages successifs selon une direction d’empilement. Comme cela est tout à fait usuel et connu, les puces C, C1 sont des éléments semi-conducteurs fonctionnels s’étendant généralement dans un plan principal. Une puce présente généralement une face active (correspondant à la surface sur laquelle les composants microélectroniques ont été gravés) et une face passive, opposée à la face active. Dans l’empilement E de la , les puces sont disposées les unes sur les autres, le plan principal des puces étant perpendiculaire à la direction d’empilement. Les puces C, C1 présentent typiquement, dans le plan principal, une longueur et une largeur comprises entre 5000 microns et 15000 microns. Leur épaisseur est typiquement comprise entre 30 microns et 75 microns. Dans le cadre général de la , les puces C, C1 peuvent être de différents types (du premier ou du deuxième type, comme cela sera présenté dans les sections ultérieures de cette description) et les puces d’un même type peuvent être différentes entre elles, c’est-à-dire qu’elles peuvent implémenter des fonctions et/ou présenter des géométries différentes entre elles. Un empilement comprenant des puces de différents types est dit « hétérogène ». Ainsi, un premier type de puces, représenté en vue de dessus sur la , est constitué de puces C1 comprenant une première portion P1 susceptible de dégager plus de chaleur qu’une deuxième portion P2 de la puce C1, lorsque la puce C1 est en fonctionnement. Une puce C1 du premier type peut comprendre plusieurs premières portions P1 disjointes. La chaleur produite par la ou les première(s) portion(s) P1 d’une telle puce C1, si elle était transférée par exemple par conduction aux autres puces de l’empilement E serait susceptible d’affecter le bon fonctionnement du dispositif semi-conducteur 1. C’est notamment vrai lorsqu’une pluralité de puces C1 de premier type est incluse dans l’empilement E, voire que toutes les puces de l’empilement E sont des puces C1 du premier type. Les puces C1 du premier type sont typiquement des puces dites de « logique », et la première portion P1 de la puce est composée de circuits microélectroniques présentant une densité de puissance relativement plus importante que la densité de puissance des circuits microélectroniques de la deuxième portion P2. A titre d’exemple, la première portion P1 peut comprendre des circuits microélectroniques mettant en œuvre un microprocesseur alors que la seconde portion P2 peut être constituée de mémoire et/ou d’interconnexions. Poursuivant la description de la , une puce du premier type est munie d’une pluralité de vias conducteurs et traversants v, disposés dans la deuxième portion P2, par exemple en périphérie du circuit fonctionnel incorporé dans cette deuxième portion. Les vias s’étendent dans l’épaisseur de la puce C1, d’une face à l’autre de cette puce C1. Ils sont reliés, pour certains d’entre eux au moins, aux circuits microélectroniques de la première portion P1 et de la deuxième portion P2, de manière à les alimenter électriquement et conduire les signaux électriques permettant la mise en œuvre des fonctionnalités de ces circuits. Une puce C d’un deuxième type de puces, distinct du premier type de puces, est représentée sur la . Les puces C du deuxième type ne sont pas susceptibles de dégager par elle-même une chaleur excessive pouvant affecter leur bon fonctionnement. Dans une certaine mesure, les puces C du deuxième type peuvent être empilées les unes sur les autres sans précaution particulière. Ces puces C peuvent néanmoins être sensibles à la chaleur, et leur performance ou leur fonctionnement affecté par une température excessive, dépassant une température seuil déterminée. Une puce C du deuxième type présente également, comme les puces C1 du premier type, une pluralité de vias conducteurs et traversants. Les agencements des vias sur les puces C1 du premier type et sur les puces C du deuxième type sont compatibles entre eux, de sorte qu’il est possible de mettre en contact électrique les vias de deux puces, que ces puces soient du premier type ou du deuxième type, lorsqu’elles sont disposées en contact l’une avec l’autre dans des étages adjacents de l’empilement E. Revenant à la description du dispositif semi-conducteur de la , celui-ci comprend donc un empilement E formé d’au moins une pluralité de puce C1 du premier type (et de puces C du deuxième type). Chacune de ces puces C1 du premier type est disposée en contact mécanique avec une puce C, C1 d’un étage adjacent de l’empilement, les vias des deux puces C, C1 étant en contact électrique. Le contact mécanique entre les deux puces C, C1 est réalisé au niveau d’une surface d’empilement s’étendant sur (ou au droit de) la deuxième portion P2 seulement. En d’autres termes, la surface d’empilement d’une puce C1 du premier type, c’est-à-dire la surface de la puce C1 en contact mécanique avec la ou les puces C, C1 des étages adjacents, ne s’étend pas à la première portion P1 de la puce C1. De la sorte, on rend saillant de l’empilement E la première portion P1 des puces C1 du premier type, ces parties saillantes formant en quelque sorte des ailettes de refroidissement pouvant être exposées à un fluide. On peut évacuer de la sorte et de manière très efficace la chaleur dégagée par les premières portions P1 de ces puces, cette chaleur pouvant être relativement importante. De plus, la chaleur évacuée n’est pas communiquée directement aux autres puces de l’empilement E. Pour favoriser l’écoulement du fluide sur les surfaces exposées des puces (que ces puces soient du premier ou du deuxième type) on peut envisager de traiter leurs surfaces (et préférentiellement celle s’étendant au niveau de la première portion P1 ou, plus généralement s’étendant en dehors de la surface d’empilement, chimiquement et/ou mécaniquement pour faciliter l’écoulement du fluide et la transmission de la chaleur. Il peut par exemple s’agir de former des rainures sur la surface exposée des puces du premier type, au niveau de leur première portion au moins. On évitera de traiter les surfaces d’empilement des puces, si ces traitements sont susceptibles de fragiliser la liaison mécanique entre les puces de l’empilement E. Le dispositif semi-conducteur 1 comprend également un substrat d’interconnexion S sur une première face duquel est disposé l’empilement E. Sur sa seconde face, opposée à la première, on a prévu des broches de connexion b, qui peuvent être de toutes natures, par exemple une matrice de bille du type BGA. Les broches de connexion b sont reliées à l’empilement E disposé sur la première face du substrat d’interconnexion S par des pistes électriques internes au substrat, comme cela est habituel dans les boitiers de circuits électroniques complexes. Dans l’exemple de la , on note que deux puces C du deuxième type peuvent être empilées sans précaution particulière l’une sur l’autre. Par contre, les deux puces C1 du premier type sont chacune disposées dans l’empilement pour que leur première portion P1 soit saillante. Leurs surfaces d’empilement – en contact avec les puces des étages adjacents – ne s’étendent pas au-delà de la seconde portion P2. Comme cela est bien visible sur la , le dispositif semi-conducteur 1 ainsi formé présente des évidements micrométriques qui peuvent être parcourus par un fluide de refroidissement. On améliore ainsi son comportement thermique. Pour permettre cet agencement présentant des puces en saillie, certaines puces de l’empilement E peuvent être décalées angulairement (dans un plan perpendiculaire à la direction d’empilement) vis-à-vis des puces des étages adjacents. Ce décalage angulaire peut être obtenu par rotation de ces puces autour d’un axe parallèle à la direction d’empilement, passant par un point localisé dans leur deuxième portion P2. Ce décalage angulaire entre une puce C1 du premier type et les puces disposées dans les étages adjacents est de 180° sur l’empilement de la , mais on pourrait prévoir un décalage de 90° ou de 270° pour certaines au moins des puces C1 du premier type dans l’empilement E, vis-à-vis des puces des étages adjacents. Ces angles de décalage assurent également de rendre saillante la première portion des puces C1 du premier type dans l’empilement E. Décaler angulairement les puces d’étages adjacents successifs de 90° est avantageux, car dans ce cas deux puces orientées selon la même direction sont séparées par trois étages de puces, ce qui augmente d’autant la distance séparant les parties saillantes de ces deux étages et ce qui favorise l’écoulement du fluide dans cet évidemment micrométrique. Bien entendu, tout autre agencement des puces dans l’empilement E peut être envisagé dans la mesure où l’on aboutit à ce que la première portion P1 des puces C1 conformes au premier type forme une partie saillante de l’empilement E pouvant être exposée à un fluide de refroidissement. On peut notamment prévoir qu’une première puce et une seconde puce disposées dans des étages adjacents de l’empilement E soient assemblées en mettant en contact la face active de la première puce avec la face passive de la seconde puce, mais toute autre configuration d’assemblage « retournée » est également envisageable. Ainsi, les faces actives de la première et de la seconde puce peuvent être assemblées entre elles ou, alternativement, les faces passives de la première et de la seconde puce peuvent être assemblées entre elles. Dans le cadre général de la , l’agencement des vias sur chaque puce C, C1 de l’empilement E a été préétabli de tel manière que des vias en contact dans l’empilement portent le même signal électrique. Cette continuité de contact électrique entre les vias de chaque puce conduit à définir un bus du dispositif semi-conducteur 1 s’étendant verticalement dans l’empilement E, perpendiculairement aux plans principaux des puces. Ce bus est formé de lignes électriques constituées de l’empilement des vias de chacune des puces C, C1 de l’empilement E. Le bus, lorsque le nombre de puces est relativement important, peut présenter une charge électrique élevée et dans ce cas on pourra prévoir dans l’empilement E une puce tampon, par exemple disposée dans un premier étage de l’empilement directement sur le substrat d’interconnexion. La puce tampon peut présenter des circuits tampons (« buffer circuit » selon la terminologie usuelle) respectivement associés aux lignes électriques formant le bus et permettant d’amplifier les alimentations et les signaux les traversant de telle façon qu’ils soient correctement transmis aux puces de l’empilement. La puce tampon peut également permettre de relier entre elles certaines lignes du bus, par exemple pour dupliquer un signal électrique sur deux lignes distinctes. Les figures 4 et 5 présentent des variantes de mise-en œuvre de du premier mode de mise en œuvre. Dans ces variantes, certains étages présentent plusieurs puces. Dans la variante de la , deux puces C1 du premier type disposées dans un même étage sont latéralement séparées l’une de l’autre, si bien que l’on définit un évidemment central T, formant une sorte de tunnel traversant le dispositif semi-conducteur 1, ce qui permet de faire circuler le fluide centralement dans ce dispositif 1 et de très efficacement évacuer la chaleur émise au cours de son fonctionnement. Dans l’exemple de la , les deux puces C1 du premier type disposées dans un même étage sont latéralement en contact l’une avec l’autre, et en conséquence le dispositif 1 ne présente pas cet évidemment central. La présente un exemple d’application particulièrement intéressant d’un empilement E hétérogène. Cet empilement est disposé sur un substrat d’interconnexion S sur lequel repose une puce tampon, désignée « buffer » sur la figure. Le reste de l’empilement E incorpore des puces C1 du premier type présentant une première portion P1 comprenant un circuit constitué d’un processeur CPU. Les puces C1 du premier type présentent également une deuxième portion P2 comprenant un circuit de mémoire statique SRAM. Le circuit de mémoire statique SRAM est généralement moins dense (en comparaison avec un circuit de mémoire dynamique DRAM), mais très rapide, et dégage en tout état de cause une quantité de chaleur bien moindre que la portion P1 comprenant le circuit constitué par le processeur CPU, lorsque la puce est en fonctionnement. L’empilement E hétérogène comprend également des puces C du second type, formées dans l’exemple de puces comportant des circuits de mémoire dynamique DRAM. Comme cela est bien visible sur la , les surfaces d’empilement des puces C1 du premier type ne s’étendent pas au-delà de la deuxième portion P2 comprenant le circuit mémoire statique SRAM. Les premières portions P1 des puces C1 du premier type sont bien en saillie de l’empilement E. Alternativement à la configuration d’empilement représentée sur la dans laquelle la première portion P1 des puces C1 du premier type est disposée latéralement à la seconde portion P2, on peut prévoir que la première portion P1 forme une couronne périphérique à la seconde portion P2, disposée donc centralement. Les puces C du second type de l’empilement E sont choisies pour présenter des dimensions telles que ces puces puissent s’inscrire dans le contour de la deuxième portion P2 centrale. L’empilement met alors en contact, dans deux étages successifs, une face entière de cette puce du deuxième type C avec une partie au moins de la seconde portion P2 centrale d’une puce C1 du premier type. La face en contact de la puce du deuxième type C ne contacte toutefois pas la première portion P1 de cette puce. De la sorte, la première portion P1 périphérique de chaque puce C1 du premier type de l’empilement est bien saillante, sur toute son étendue, de l’empilement. On note que dans la configuration de la et dans la configuration alternative ci-dessus, il n’est pas nécessaire de décaler angulairement les unes par rapport aux autres les puces C, C1 disposées dans des étages successifs. Bien entendu, on ne peut encapsuler entièrement l’empilement E à l’aide d’un matériau électriquement isolant comme c’est le cas dans la solution présentée de l’état de la technique. Ce matériau encapsulant ne permettrait plus de faire circuler le fluide contre les parties saillantes de l’empilement E. Pour néanmoins fournir une protection mécanique à l’empilement E de puces, on peut prévoir de le disposer dans le logement d’un boitier ( ) ou d’un châssis ( ), ces éléments de protection permettant l’un comme l’autre de faire circuler le fluide contre les parties saillantes pour évacuer la chaleur qui s’en dégage. Dans le cas du boitier de la , celui-ci peut être porté par le substrat d’interconnexion S. Il définit un volume entourant l’empilement E, ce volume étant empli du fluide de refroidissement. Le boitier peut être muni d’ouvertures permettant de faire circuler le fluide F. Dans l’exemple de la , l’empilement E est disposé par l’intermédiaire du substrat d’interconnexion S à un support, par exemple un support de circuit imprimé, et l’empilement protégé par un châssis de protection, par exemple métallique. Ce châssis forme une cage présentant une surface suffisamment ouverte pour permettre l’écoulement d’un fluide F contre les surfaces exposées de l’empilement. Le fluide peut être de toute nature qui convienne, un gaz ou un liquide. S’il s’agit d’air prélevé de l’environnement, on prendra soin de filtrer cet air pour éliminer un maximum de particules ou de poussières qui pourraient venir obturer les évidements micrométriques de l’empilement E. D’une manière générale, le fluide doit être exempt de telles particules. En référence aux figures 7 et 8, on décrit maintenant un mode de mise en œuvre préféré et particulièrement avantageux dans lequel toutes les puces de l’empilement E, ou pour le moins une très grande majorité d’entre elles, sont du même premier type. On peut prévoir dans l’empilement, additionnellement aux puces C1 du premier type, au moins une puce tampon comme cela a été présenté dans un paragraphe antérieur. Les puces C1 du premier type qui composent essentiellement l’empilement E peuvent de plus présenter toutes les mêmes dimensions et le même agencement de vias traversants, ce qui facilite leur fabrication en volume. Chaque puce de C1 de l’empilement comprend donc au moins une première portion P1 susceptible de dégager plus de chaleur qu’une deuxième portion P2 des puces C1. Comme on l’a déjà indiqué, la première portion peut comprendre ou être composée d’un processeur CPU et la deuxième comprendre ou être composée d’un circuit de mémoire dynamique DRAM. Dans cette configuration, la puce C1 peut être désignée comme une puce PIM (« Processing In Memory » ou puce de traitement dans la mémoire). Des exemples de telles puces peuvent être notamment trouvés dans les documents EP3259674 ou EP3356945 aux noms de la société UPMEM. Le mode de réalisation qui va être présenté permet de former un dispositif semi-conducteur 1 fortement intégré et essentiellement composé d’un empilement E de telles puces PIM. La chaleur qui résulte du fonctionnement des processeurs CPU (relativement élevée) peut être efficacement évacuée, de sorte qu’elle ne fait pas monter la température du dispositif 1 au-delà d’un seuil de température pour lequel le fonctionnement des circuits de mémoire DRAM est susceptible de se dégrader. Typiquement, cette température seuil est de l’ordre de 95°C, une température dépassant 85°C nécessitant déjà un doublement de la fréquence des rafraichissements périodiques de la mémoire DRAM. La représente une puce C1 constituant l’empilement E d’un dispositif semi-conducteur 1 compatible avec ce mode de réalisation. On retrouve sur la puce de cette figure une première portion P1, ici comprenant un processeur CPU, susceptible de dégager une quantité de chaleur relativement importante, et une deuxième portion P2, ici comprenant un circuit de mémoire dynamique DRAM, susceptible de dégager une quantité moindre de chaleur. La deuxième portion P2 de la puce C1 est telle que les puces peuvent être disposées les unes sur les autres dans l’empilement E en se contactant respectivement au niveau d’une surface d’empilement qui est carrée, la symétrie de cette surface d’empilement permettant de décaler angulairement les puces entre elles d’un angle de 0°, 90°, 180° et/ou 270°. Une surface d’empilement rectangulaire pourrait permettre de décaler angulairement les puces entre elles d’un angle de 0° et de 180°. Cette surface s’étend au niveau de toute la deuxième portion P2 de la puce sur l’exemple représenté, mais il pourrait en être autrement. Mais, dans tous les cas, la surface d’empilement ne s’étend pas dans la première portion P1 de la puce C1. La puce C1 de la comprend également 8 groupes de vias traversants référencés Va, Vb, Vc, Vd et Vp sur la figure (représentés par des carrés pour des raisons de visibilité), la notation Vp désignant collectivement 4 groupes de vias de puissance servant à véhiculer l’alimentation électrique des puces. Les groupes de vias Va, Vb, Vc et Vp sont référencés collectivement V dans la suite de cette description. Chaque groupe de vias comprend une pluralité de vias indépendants, les vias du groupe de visa Va transportant collectivement les signaux permettant de mettre en fonctionnement la puce C1. Les signaux respectivement portés par les groupes de vias dit « logiques » Va, Vb, Vc, et Vd sont identiques entre eux, et les signaux portés par les 4 groupes de vias dit « de puissance » Vp sont également identiques entre eux. Les groupes de vias émergent sur les faces principales de part et d’autre de la puce au niveau de la surface d’empilement, de sorte que les groupes de vias V d’une puce puissent contacter les groupes de vias V d’une autre puce disposée dans un étage adjacent de l’empilement E. Parmi les groupes de vias V, les 4 groupes de vias Vp de puissance sont espacés à pas constant de 90° sur un cercle dont le centre Ce est ici disposé au centre du carré de la surface d’empilement (correspondant dans l’exemple représenté à la deuxième portion P2 de la puce C2). Ces groupes de vias de puissance Vp sont avantageusement tous reliés aux éléments actifs de la puce C1, le circuit de mémoire dynamique DRAM et le processeur CPU pour les alimenter électriquement. Lorsque l’on empile deux puces C1 l’une sur l’autre en les décalant angulairement de 90°, 180° ou 270° par rotation d’une des deux puces par rapport à l’autre autour d’un axe parallèle à la direction d’empilement passant par le centre Ce, les groupes de vias de puissance Vp des puces sont en contact électrique entre eux. Plus précisément, chaque via d’un groupe de vias de puissance Vp d’une des deux puces C1 est en contact avec un via destiné à porter le même signal d’un groupe de vias de puissance Vp de l’autre puce C1. On pourrait naturellement prévoir que les groupes de vias de puissance Vp ne soient pas tous reliés entre eux afin de distribuer la puissance aux puces de l’empilement par l’intermédiaire d’une pluralité de bus de puissance, distincts les uns des autres, par exemple non limitatif, véhiculant des tensions différentes. Les quatre groupes de vias logiques Va, Vb, Vc, Vd sont également disposés à pas angulaire constant de 90° sur un cercle de même centre Ce, mais pouvant présenter un rayon différent du cercle sur lequel sont répartis les vias de puissance Vp. Les vias d’un premier groupe de vias logique Va sont électriquement reliés aux éléments fonctionnels de la puce, le circuit de mémoire dynamique DRAM et le processeur CPU. Les signaux électriques portés par les vias du premier groupe logique Va permettent donc de rendre fonctionnels ces circuits de la puce. Les autres groupes de vias logiques Vb, Vc, Vd ne sont pas reliés aux éléments fonctionnels et ont pour fonction de propager les signaux électriques à travers la puce C1, d’une face principale à l’autre, de manière à permettre de transmettre ces signaux entre deux puces C1 de l’empilement E disposées dans des étages adjacents. Les groupes de vias logiques Va, Vb, Vc, Vd présentent le même nombre de vias et les vias des groupes logiques portent collectivement les mêmes signaux électriques. Lorsque l’on empile deux puces C1 l’une sur l’autre en les décalant angulairement de 90°, 180° ou de 270° par rotation d’une des deux puces par rapport à l’autre autour d’un axe parallèle à la direction d’empilement passant par le centre Ce, les groupes de vias logiques Va, Vb, Vc, Vd des puces C1 sont en contact électrique entre eux. Plus précisément, chaque via d’un groupe de vias logiques d’une des deux puces C1 est en contact avec un via destiné à porter le même signal d’un autre groupe de vias logiques Va, Vb, Vc, Vd de l’autre puce C1. On a ainsi représenté sur la un exemple de dispositif semi-conducteur 1 mettant en œuvre un empilement de huit puces C1 toutes conformes à celles représentées sur la . Ces puces sont disposées les unes sur les autres, en contact mécanique au niveau de leur surface d’empilement respective pour former 8 étages référencés E1 à E8 sur la . L’empilement est disposé sur le substrat d’interconnexion S, et on a prévu dans l’exemple représenté une puce tampon (qui reste toutefois optionnelle) disposée directement sur le substrat d’interconnexion dans un étage initial E0 de l’empilement. La puce C1 du premier étage E1 de l’empilement est orientée selon une direction (matérialisée par une flèche sur la figure) de référence définissant une orientation de 0°. Les puces des étages suivants E2-E8 sont empilées sur la puce du premier étage E1, les centres Ce des surfaces d’empilement des puces de ces étages étant tous alignés sur le centre Ce de la surface d’empilement de la puce du premier étage E1. Cet alignement définit un axe de rotation de l’empilement E. Deux puces d’étages successifs sont décalées angulairement l’une par rapport à l’autre de 90°, 180° ou 270°. Dans l’exemple représenté, la puce d’un étage En est décalée de 90° par rapport à la puce En-1, donc directement sous-jacente. Dans la configuration représentée sur la , on a le schéma d’interconnexion suivant, chaque colonne de ce tableau indiquant les groupes de vias logiques électriquement en contact entre eux dans les puces C1 des étages E1-E8 : Ce schéma d’interconnexion conduit donc à former dans le dispositif 1 quatre bus BUS 1 à BUS 4 (2 bus BUS1, BUS3 étant rendus visibles sur le schéma de la ), chaque bus étant formé des vias interconnectés des groupes de vias logiques de chaque puce C1. Chaque bus comporte les mêmes signaux électriques que les autres bus, ces signaux étant portés par des vias constituant les différents groupes de vias Va, Vb, Vc, Vd. La puce tampon, lorsqu’elle est présente, peut permettre de relier électriquement les quatre bus ensemble, de sorte que les mêmes signaux électriques se propagent verticalement dans chacun des quatre bus du dispositif 1. Si cette puce n’est pas présente, l’interconnexion des quatre bus peut être réalisée par des pistes adéquatement agencées sur ou dans le substrat d’interconnexion S. La connexion de ces 4 bus entre eux n’est pas nécessaire à l’invention, et n’est qu’une option de réalisation. Le premier bus BUS 1 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du premier étage E1 et du cinquième étage E5 car, on le rappelle, seuls les vias du premier groupe de vias Va sont électriquement reliés à ces circuits fonctionnels. Le premier bus BUS 1 se contente de traverser les puces des autres étages sans être électriquement relié aux circuits fonctionnels. Similairement, le deuxième bus BUS 2 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du deuxième étage E2 et du sixième étage E6. Le troisième bus BUS 3 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du troisième étage E3 et du septième étage E7. Le quatrième bus BUS 4 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du quatrième étage E4 et du huitième étage E8. La structure d’interconnexion des puces C1 met donc en œuvre une pluralité de bus identiques, c’est-à-dire formés de lignes conductrices portant les mêmes groupes de signaux. Chaque bus est connecté aux circuits fonctionnels de certaines des puces seulement, mais les circuits fonctionnels de toutes les puces étant reliés à un des bus. Avec cette structure d’interconnexion, on peut librement empiler les puces C1 les unes sur les autres, en décalant angulairement deux puces disposées sur des étages adjacents d’un angle de 90°, 180° ou 270°. L’empilement représenté sur la n’est donc donné qu’à titre d’exemple. Quel que soit le décalage angulaire choisi (90°, 180° ou 270°) entre deux puces d’étages adjacents de l’empilement E, on dispose d’un dispositif semi-conducteur entièrement fonctionnel. On s’assure aussi que les premières portions P1 des puces C1 de l’empilement E soient bien saillante de cet empilement, ce qui permet comme on l’a vue d’évacuer leur chaleur très efficacement. Cet empilage « rotatif » à également pour avantage d’augmenter la distance entre 2 portions saillantes P1, permettant un meilleur écoulement du fluide de refroidissement. Selon l’étendue et la répartition de la première portion P1 d’une puce selon son plan principal on peut prévoir d’autre agencement que celui qui vient d’être présenté. A titre exemple, on a représenté sur la , une puce C1 du premier type présentant une deuxième portion P2 disposée centralement entre deux premières portions P1, P1’, disposées donc latéralement vis-à-vis de la deuxième portion P2. Les deux premières portions P1, P1’ comportent ici deux processeurs CPU0, CPU1, et la deuxième portion P2 comprend un circuit mémoire DRAM. On retrouve sur la puce C1 de la , quatre groupes de vias de puissance Vp disposés et ayant les mêmes propriétés que les groupes de vias de puissance Vp de l’exemple de la . On pourrait toutefois prévoir uniquement deux ou trois de ces groupes de vias de puissance Vp. On retrouve trois groupes de vias logiques Va, Vb, Vd disposés come décrit précédemment, le troisième groupe de vias logiques Vc étant omis, sur un cercle de même centre Ce, ici au centre de la puce, mais pouvant présenter un rayon différent du cercle sur lequel sont répartis les vias de puissance Vp. Seuls, les vias du premier groupe de vias logiques Va sont électriquement reliés aux éléments fonctionnels de la puce, le circuit de mémoire dynamique DRAM et les processeurs CPU0, CPU1. Les vias des deuxièmes et troisièmes groupes de vias logiques Vb,Vd sont traversants uniquement, sans interconnexion avec les éléments fonctionnels. Avec l’agencement de la puce C1 représenté sur la , il est possible de réaliser un empilement dans lequel les puces sont successivement empilées et orientées selon la direction de référence (0°) et selon la direction de 90° (horairement). On obtient alors un schéma d’interconnexion à deux bus BUS 1, BUS 2, organisé selon le tableau ci-dessous, lorsque 8 puces sont disposées selon 8 étages E1-E8 ainsi que cela est illustré sur la . On note que l’agencement de la puce C1 représenté sur la peut encore être simplifié en la munissant uniquement du premier et du quatrième groupe de vias Va, Vd et en exploitant un assemblage « retournée » de certaines des puces C1 de l’empilement E de la . Selon cette approche, les puces disposées dans le premier et deuxième étage E1, E2 sont empilées face active contre face active, les puces disposées dans le troisième étage 3 et quatrième étage E4 sont empilées face passive contre face passive, et ainsi de suite. Avantageusement, une puce C1 apte à être empilée selon l’un des modes de mis en œuvre présenté pour former un dispositif semi-conducteur 1, comprend un capteur de température, par exemple une diode thermique. Avantageusement, on pourra prévoir une pluralité de tels capteurs sur une puce, par exemple intégrés dans la puce à proximité de la frontière entre la première portion P1 et la deuxième portion P2 de cette puce. Le capteur de température peut être exploité pour vérifier le bon refroidissement du dispositif 1 par le fluide. Les mesures fournies par ces capteurs peuvent également être exploitées pour réduire la vitesse d’exécution des circuits de la première portion de certaines puces, afin de réduire l’élévation de température. Ou encore, cette mesure peut permettre de réguler la circulation du fluide, par exemple son débit, pour contrôler cette élévation de température. L’un des avantages du mode de mise en œuvre exposé en référence aux figures 7 à 10 est qu’il permet avantageusement d’empiler des puces C1 du premier type identiques entre elles. Toutefois l’invention n’est nullement limitée à cette caractéristique, et elle s’applique aussi dans le cas où des puces de types différents sont empilées (comme cela a été présenté lors de la description de la ). Elle s’applique également lorsque les puces du premier type de l’empilement ne sont pas identiques entre elles, dans leurs fonctions ou leurs géométries par exemple. On a ainsi représenté sur la , quatre puces C11, C12, C13, C14 du premier type présentant des configurations différentes. Elles présentent toute une première portion P1 et une seconde portion P2, ici de forme carrée, cette seconde portion P2 formant la surface d’empilement des puces. Chaque portion P2 est munie de via V définissant collectivement un groupe de via Va. Ces vias V sont reliés aux circuits contenus dans la première portion P1 et dans la seconde portion P2 des puces. En prenant la première puce C11 de la comme puce de référence, la deuxième puce C12 est configurée pour être incorporée dans l’empilement E de manière décalée angulairement de 90° (horairement) vis-à-vis de la première puce C11. Dans cette configuration, un via V de la deuxième puce C12 est en contact avec les vias V portant le même signal des puces adjacentes dans l’empilement. Similairement, la troisième puce C13 de la est configurée pour être incorporée dans l’empilement avec un décalage angulaire de 180° (horairement) vis-à-vis de la première puce C11. Et la quatrième puce C14 est configurée pour être incorporée dans l’empilement avec un décalage angulaire de 270° (horairement) vis-à-vis de la première puce C11. On peut ainsi mixer des premières, deuxièmes, troisièmes et quatrièmes puces sans ordre particulier pour former un empilement conforme à ce mode de mise en œuvre, dans la mesure où deux puces disposées dans des étages successifs ne sont pas identiques. Dit autrement, on évite d’empiler dans des étages adjacents deux premières, deuxièmes, troisièmes ou quatrièmes puces. On note que cette configuration dans laquelle les puces C1 du premier type ne sont pas identiques entre elles dans l’empilement E présente l’avantage de former un unique bus dans le dispositif semi-conducteur 1. Dans tous les modes de mis en œuvre, les portions des puces dissipant peu de chaleur sont utilisées, au moins en partie, comme surface d’empilement. Les parties des puces générant beaucoup de chaleur sont saillantes dans l’empilement et sont donc exposées d’une façon optimale au fluide de refroidissement. Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications. On peut notamment mixer les deux variantes du mode de mise en œuvre et proposer des puces du premier type présentant un premier groupe de vias agencés sur la puce selon une orientation prédéterminée de la puce dans l’empilement ; et des groupes de vias additionnels placés à pas angulaire fixe sur le contour d’un cercle centré sur la surface d’empilement. On forme ainsi une pluralité de bus dans le dispositif, ces bus pouvant ou non porter des signaux identiques. Les caractéristiques des puces C1 du premier type présentées dans le second mode de mise en œuvre, et notamment l’arrangement des vias sur ces puces, peuvent également s’appliquer aux puces C du deuxième type. On peut donc former un empilement hétérogène de puces du premier et du deuxième type, comme cela a été présenté dans le premier mode de mise en œuvre, toutes les puces C, C1 de cet empilement reprenant un agencement de vias conformes aux exemples exposés dans le second mode de mis en œuvre. On comprendra que les exemples précédents compatibles avec 4 orientations de puces (0°, 90°, 180° et 270°) peuvent être simplifiés quand un nombre plus restreint d’orientations est supporté. La surface d’empilement peut être rectangulaire (au lieu de carrée), quand seules deux orientations (par exemple 0° et 180°) sont utilisées. Dispositif semi-conducteur (1) comprenant un empilement de puces (C1 ; C) disposées en étages successifs selon une direction d’empilement, chaque puce s’étendant selon un plan principal perpendiculaire à la direction d’empilement, l’empilement comprenant une pluralité de puces (C1) d’un premier type comportant au moins une première portion (P1) et une deuxième portion (P2) s’étendant chacune dans le plan principal, la première portion (P1) dégageant plus de chaleur que la deuxième portion (P2) lorsque la puce est en fonctionnement, et chaque puce du premier type (C1) étant disposée en contact mécanique avec une puce d’un étage adjacent de l’empilement (E) par une surface d’empilement s’étendant sur sa deuxième portion (P2) seulement, de sorte que sa première portion (P1) forme une partie saillante de l’empilement exposée à un fluide de refroidissement. Dispositif semi-conducteur (1) selon la revendication précédente comprenant un substrat d’interconnexion (S), le substrat présentant une première face sur laquelle est disposée l’empilement (E) et une seconde face, opposée la première, munie de broches de connexion (b). Dispositif semi-conducteur (1) selon l’une des revendications précédentes dans lequel les puces de l’empilement (E) sont munis de vias traversants (v), les vias (v) d’une puce étant en contact électrique avec les vias (v) des puces disposées dans des étages adjacents, l’empilement des vias (v) formant des lignes électriques d’un bus. Dispositif semi-conducteur (1) selon la revendication précédente dans lequel l’empilement (E) comprend une puce tampon comprenant des circuits tampons respectivement associés aux lignes électriques du bus. Dispositif semi-conducteur (1) selon l’une des revendications précédentes dans lequel l’empilement (E) est disposé dans le logement d’un élément de protection. Dispositif semi-conducteur (1) selon l’une des revendications précédentes dans lequel un étage de l’empilement (E) comprend au moins deux puces. Dispositif semi-conducteur (1) selon l’une des revendications précédentes dans lequel les puces (C, C1) présentent une face active et une face passive opposée à la face active, deux puces (C, C1) disposées dans des étages adjacents de l’empilement étant assemblées par leurs faces passives ou par leurs faces actives. Dispositif semi-conducteur (1) selon l’une des revendications précédentes dans lequel l’empilement (E) est constitué de puces (C1) du premier type, la première portion (P1) des puces comportant un premier circuit et la deuxième portion (P2) des puces comportant un deuxième circuit, différent du premier. Dispositif semi-conducteur (1) selon la revendication précédente dans lequel le premier circuit est un processeur (CPU) et le deuxième circuit est un réseau de mémoire (DRAM). Dispositif semi-conducteur (1) selon l’une des deux revendications précédentes dans lequel chaque puce (C1) de l’empilement (E) comprend, dans sa deuxième portion (P2) : une pluralité de groupes de vias traversants d’alimentation (Vp) reliés au premier et au deuxième circuit et disposés sur un premier cercle ; une pluralité de groupes de vias traversants de signaux logiques disposés le long d’un deuxième cercle présentant le même centre (Ce) que le premier cercle, un groupe de vias traversants de signaux logiques (Va) étant relié au premier circuit (CPU) et au deuxième circuit (DRAM) et les autres groupes de vias traversants n’étant pas reliés au premier circuit (CPU) et au deuxième circuit (DRAM). Dispositif semi-conducteur (1) selon la revendication précédente dans lequel deux puces (C1) disposées dans des étages adjacents de l’empilement sont décalées angulairement d’un angle choisi dans la liste formée de 90°, 180° et 270°. Puce à semi-conducteur (C1) s’étendant selon un plan principal dans lequel s’étend au moins une première portion (P1) comprenant un premier circuit (CPU) et une deuxième portion (P2) comprenant un deuxième circuit (DRAM), la première portion (P1) dégageant plus de chaleur que la deuxième portion (P2) lorsque la puce (C1) est en fonctionnement, la deuxième portion (P2) comprenant également : une pluralité de groupes de vias traversants d’alimentation (Vp) reliés au premier et au deuxième circuit et disposés sur un premier cercle. une pluralité de groupes de vias traversants de signaux logiques disposés le long d’un deuxième cercle présentant le même centre (Ce) que le premier cercle, un groupe de vias traversants de signaux logiques (Va) étant relié au premier circuit (CPU) et au deuxième circuit (DRAM) et les autres groupes de vias traversants n’étant pas reliés au premier (CPU) et au deuxième circuit (DRAM). Puce à semi-conducteur (C1) selon la revendication précédente dans lequel le premier cercle et le deuxième cercle présentent des rayons différents. Puce à semi-conducteur (C1) selon l’une des deux revendications précédentes dans lequel le premier circuit est un processeur (CPU) et le deuxième circuit est un réseau de mémoire (DRAM). Puce à semi-conducteur (C1) selon l’une des trois revendications précédentes comprenant au moins un capteur de température.