Brevet FR3125936A1 — publié le 20230203

Dispositif pour la compensation d'un décalage fréquentiel La présente description concerne un dispositif (2) comprenant un premier circuit (CORR) recevant des premier et deuxième signaux (I1(t), Q1(t)) et un troisième signal (THETA) de déphasage, et générant des quatrième et cinquième signaux (I2(t), Q2(t)) par application du déphasage aux premier et deuxième signaux. Le deuxième circuit (CORR) détermine, lorsque les premier et deuxième signaux correspondent à un symbole QPSK connu, un bit (UP/DW) à partir d'un échantillonnage de la somme et de la différence des quatrième et cinquième signaux, fournit un signal numérique (IN-LOOP) correspondant à une multiplication du bit (UP/DW) par un gain (G), et diminue périodiquement le gain (G) jusqu'à une valeur unitaire. Le troisième circuit (LOOP) détermine le troisième signal (THETA) à partir du signal numérique (LOOP-IN). Figure pour l'abrégé : Fig. 2 Dispositif pour la compensation d'un décalage fréquentiel La présente description concerne de façon générale les circuits électroniques, et plus particulièrement les circuits électroniques pour la compensation d'un décalage fréquentiel. On connait des circuits de réception d'un signal modulé en QPSK (de l'anglais "Quad Phase Shift Keying" – modulation par changement de phase à quatre valeurs de phase). Ces circuits sont configurés pour recevoir un signal RFin a une fréquence porteuse Fc dont la phase est modulée par un signal I(t) (de l'anglais "In Phase" – en phase) et un signal Q(t) (de l'anglais "In Quadrature" – en quadrature), les signaux I(t) et Q(t) étant des signaux binaires et le couple de valeurs des signaux I(t) et Q(t) définissant un symbole mis à jour de manière périodique à une fréquence Fs, dite fréquence de données. Pour démoduler le signal reçu RFin, ces circuits de réception comprennent un oscillateur local fournissant une fréquence FLO. Pour que la démodulation s'effectue correctement, c’est-à-dire sans erreur, il est souhaitable que la fréquence FLO soit égale à la fréquence Fc. En effet, lorsque la fréquence FLO est différente de la fréquence Fc, cela peut conduire à des erreurs de démodulation. A titre d'exemple, plus la fréquence Fc a une valeur élevée, par exemple supérieure à 10 GHz comme c'est notamment le cas dans la bande de transmission V ("V-band" en anglais), plus un écart donné entre la fréquence Fc et la fréquence FLO est susceptible de conduire à des erreurs de démodulation. Pour que la fréquence FLO soit égale à la fréquence Fc, il est connu de générer, dans le circuit de réception, la fréquence FLO à partir d'un quartz. Toutefois, l'utilisation d'un quartz augmente le coût du circuit de réception ce qui n'est pas souhaitable. En outre, un quartz n'a pas une précision infinie, et le recours à un quartz pour générer la fréquence FLO ne garantit que la fréquence Fc soit exactement égale à la fréquence Fc. Pour éviter l'utilisation d'un quartz, un circuit de compensation du décalage fréquentiel entre la fréquence Fc et la fréquence FLO peut être prévu dans le circuit de réception. Les circuits de compensation de décalage fréquentiel connus souffrent toutefois de divers inconvénients. Par exemple, ces circuits sont complexes à mettre en œuvre, ne sont pas adaptés à fonctionner aux fréquences élevées indiquées ci-dessus à titre d'exemple, et/ou ont une consommation électrique élevée. Il existe un besoin d'un circuit, ou dispositif, de compensation de décalage fréquentiel qui pallie tout ou partie des inconvénients des circuits de compensation de décalage fréquentiel connus, par exemple pour une mise en œuvre dans un circuit de démodulation QPSK. Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs de correction ou de compensation de décalage fréquentiel connus, par exemple pour une mise en œuvre dans un circuit de démodulation QPSK. Par exemple, un mode de réalisation prévoit un dispositif de compensation de décalage fréquentiel permettant, lors de sa mise en œuvre dans un circuit de démodulation QPSK, de démoduler les données malgré un décalage maximal entre la fréquence Fc et la fréquence FLO supérieur à 1000ppm (partie par million). A titre d'exemple, le dispositif permet un fonctionnement avec un débit de données allant jusqu'à 10 Gbps, et une consommation inférieure à 10pJ par bit. A titre d'exemple, pour une fréquence Fc égale à 60 GHz, un décalage fréquentiel de 1000 ppm correspond à un décalage entre la fréquence Fc et la fréquence FLO égal à 60 MHz. Un mode de réalisation prévoit un dispositif comprenant un premier circuit, un deuxième circuit et un troisième circuit. Le premier circuit est configuré pour recevoir un premier signal, un deuxième signal et un troisième signal, le troisième signal étant représentatif d'un déphasage, générer un quatrième signal et un cinquième signal par application dudit déphasage respectivement au premier signal et au deuxième signal, et fournir un sixième signal correspondant à un échantillonnage sur un bit du quatrième signal, un septième signal correspondant à un échantillonnage sur un bit du cinquième signal, un huitième signal correspondant à un échantillonnage sur un bit de la différence entre les quatrième et cinquième signaux, et un neuvième signal correspondant à un échantillonnage sur un bit de la somme entre les quatrième et cinquième signaux. Le deuxième circuit est configuré pour recevoir les sixième, septième, huitième et neuvième signaux, déterminer, lors d'une première phase où les premier et deuxième signaux sont représentatifs d'un premier symbole connu d'une constellation QPSK, un état d'un premier bit parmi un premier état et un deuxième état à partir des huitième et neuvième signaux, fournir un signal numérique correspondant à une multiplication du premier bit par un gain ; et diminuer périodiquement, pendant ladite première phase, ledit gain jusqu'à une valeur unitaire. Le troisième circuit est configuré pour déterminer le troisième signal à partir dudit signal numérique. Selon un mode de réalisation, le deuxième circuit comprend un quatrième circuit configuré pour, lors de la première phase, mettre le premier bit au premier état lorsque, sur la constellation QPSK, une position correspondant aux quatrième et cinquième signaux est décalée dans un premier sens par rapport au premier symbole, et mettre le premier bit au deuxième état lorsque, sur la constellation QPSK, la position est décalée dans un deuxième sens par rapport au premier symbole. Selon un mode de réalisation, le quatrième circuit est configuré pour déterminer le sens du décalage à partir des huitième et neuvième signaux, de préférence uniquement à partir des huitième et neuvième signaux. Selon un mode de réalisation, le quatrième circuit est une machine d'états à deux états, configurée pour être cadencée à la fréquence d'échantillonnage de la somme et de la différence des quatrième et cinquième signaux. Selon un mode de réalisation, le troisième circuit comprend un premier filtre numérique, de préférence proportionnel intégrateur, suivi d'un deuxième filtre numérique, de préférence intégrateur, le premier filtre étant configuré pour recevoir ledit signal numérique, le deuxième filtre étant configuré pour recevoir un signal de sortie du premier filtre et pour fournir le troisième signal. Selon un mode de réalisation, les premier et deuxième filtres sont configurés pour être cadencés à la fréquence d'échantillonnage de la somme et de la différence des quatrième et cinquième signaux. Selon un mode de réalisation, le dispositif comprend en outre un oscillateur configuré pour fournir un dixième signal et un onzième signal à une première fréquence déterminée par un signal de commande, le onzième signal étant déphasé de 90° par rapport au dixième signal, et un circuit de commande configuré pour fournir ledit signal de commande. Selon un mode de réalisation, lors de la première phase de fonctionnement, le circuit de commande est configuré, au moins lorsque le gain atteint une première fois la valeur unitaire, pour déterminer un écart entre la première fréquence et une deuxième fréquence, de préférence à partir d'un signal fourni par le troisième circuit, comparer l'écart déterminé à un seuil, mettre à jour le signal de commande et commander une réinitialisation du gain à une valeur maximale lorsque ladite comparaison indique que l'écart est supérieur audit seuil, et maintenir le signal de commande à sa valeur courante et commander le maintien du gain à la valeur unitaire lorsque ladite comparaison indique que l'écart est inférieur audit seuil. Selon un mode de réalisation, le dispositif comprend en outre un premier mélangeur de fréquence configuré pour recevoir le dixième signal et un signal radiofréquence modulé en QPSK et un deuxième mélangeur de fréquence configuré pour recevoir le onzième signal et le signal radiofréquence modulé en QPSK, le premier mélangeur étant configuré pour fournir le premier signal et le deuxième mélangeur étant configuré pour fournir le deuxième signal. Selon un mode de réalisation, le premier circuit est configuré pour échantillonner les quatrième et cinquième signaux, la somme des quatrième et cinquième signaux et la différence des quatrième et cinquième signaux à une fréquence inférieure à une fréquence de données du signal radiofréquence modulé en QPSK. Selon un mode de réalisation, lors d'une deuxième phase de fonctionnement, le deuxième circuit est configuré pour déterminer l'état du premier bit sur la base des sixième, septième, huitième et neuvième signaux. Selon un mode de réalisation, le deuxième circuit comprend un circuit configuré pour déterminer un passage de la première phase de fonctionnement à la deuxième phase de fonctionnement. Selon un mode de réalisation, le deuxième circuit comprend un cinquième circuit configuré pour, lors de la deuxième phase, estimer auquel des quatre symboles de la constellation correspondent les premier et deuxième signaux, Q1(t)) à partir des sixième et septième signaux, mettre le premier bit au premier état lorsque, sur la constellation, une position correspondant aux quatrième et cinquième signaux est décalée dans un premier sens par rapport au symbole estimé, et mettre le premier bit au deuxième état lorsque, sur la constellation, ladite position est décalée dans un deuxième sens par rapport au symbole estimé. Selon un mode de réalisation, le cinquième circuit est configuré pour déterminer le sens du décalage à partir des huitième et neuvième signaux. Un mode de réalisation prévoit un démodulateur QPSK comprenant un dispositif tel que décrit ci-dessus. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, de manière très schématique et sous la forme de blocs, un exemple d'un système de transmission sans fil du type auquel s'applique les modes de réalisation décrits ; la représente, de manière schématique et sous la forme de bloc, un mode de réalisation d'un dispositif pour la correction d'un décalage fréquentiel ; la représente un diagramme de constellation QPSK et illustre un mode de mise en œuvre d'un algorithme ; la représente un exemple de mise en œuvre d'un circuit pour l'exécution de l'algorithme décrit en relation avec la ; la représente un exemple de mise en œuvre d'un circuit du dispositif de la ; la est un organigramme illustrant un mode de réalisation d'un procédé mis en œuvre par le dispositif 2 ; la représente un diagramme de constellation QPSK et illustre un mode de mise en œuvre d'un algorithme ; la représente un exemple de mise en œuvre d'un circuit pour l'exécution de l'algorithme de la ; la représente un mode de réalisation d'un circuit du dispositif de la ; et la représente un autre mode de réalisation d'un circuit du dispositif de la . Dispositif (2) comprenant un premier circuit (CORR), un deuxième circuit (NUM) et un troisième circuit (LOOP), dans lequel : le premier circuit (CORR) est configuré pour : - recevoir un premier signal (I1(t)), un deuxième signal (Q1(t)) et un troisième signal (THETA), le troisième signal étant représentatif d'un déphasage ; - générer un quatrième signal (I2(t)) et un cinquième signal (Q2(t)) par application dudit déphasage respectivement au premier signal et au deuxième signal ; et - fournir un sixième signal (sI2) correspondant à un échantillonnage sur un bit du quatrième signal (I2), un septième signal (sQ2) correspondant à un échantillonnage sur un bit du cinquième signal (Q2), un huitième signal (sI2-Q2) correspondant à un échantillonnage sur un bit de la différence entre les quatrième et cinquième signaux, et un neuvième signal (sI2+Q2) correspondant à un échantillonnage sur un bit de la somme entre les quatrième et cinquième signaux, le deuxième circuit (NUM) est configuré pour : - recevoir les sixième, septième, huitième et neuvième signaux ; - déterminer, lors d'une première phase où les premier et deuxième signaux sont représentatifs d'un premier symbole (S1) connu d'une constellation QPSK, un état d'un premier bit (UP/DW) parmi un premier état et un deuxième état à partir des huitième et neuvième signaux (sI2-Q2, sI2+Q2) ; - fournir un signal numérique (LOOP-IN) correspondant à une multiplication du premier bit (UP/DW) par un gain (G) ; et - diminuer périodiquement, pendant ladite première phase, ledit gain (G) jusqu'à une valeur unitaire, et le troisième circuit (LOOP) est configuré pour déterminer le troisième signal (THETA) à partir dudit signal numérique (LOOP-IN). Dispositif selon la revendication 1, dans lequel le deuxième circuit (NUM) comprend un quatrième circuit (ALGO1) configuré pour, lors de la première phase : - mettre le premier bit (UP/DW) au premier état lorsque, sur la constellation QPSK, une position correspondant aux quatrième (I2(t)) et cinquième (Q2(t)) signaux est décalée dans un premier sens par rapport au premier symbole (S1), et - mettre le premier bit (UP/DW) au deuxième état lorsque, sur la constellation QPSK, la position est décalée dans un deuxième sens par rapport au premier symbole. Dispositif selon la revendication 2, dans lequel le quatrième circuit (ALGO1) est configuré pour déterminer le sens du décalage à partir des huitième (sI2-Q2) et neuvième (sI2+Q2) signaux, de préférence uniquement à partir des huitième et neuvième signaux. Dispositif selon la revendication 3, dans lequel le quatrième circuit (ALGO1) est une machine d'états à deux états, configurée pour être cadencée à la fréquence d'échantillonnage de la somme et de la différence des quatrième (I2(t)) et cinquième (Q2(t)) signaux. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel le troisième circuit (LOOP) comprend un premier filtre numérique (F1), de préférence proportionnel intégrateur, suivi d'un deuxième filtre numérique (F2), de préférence intégrateur, le premier filtre étant configuré pour recevoir ledit signal numérique (IN-LOOP), le deuxième filtre étant configuré pour recevoir un signal de sortie (PHI) du premier filtre et pour fournir le troisième signal (THETA). Dispositif selon la revendication 5, dans lequel les premier et deuxième filtres (F1, F2) sont configurés pour être cadencés à la fréquence d'échantillonnage de la somme et de la différence des quatrième (I2(t)) et cinquième (Q2(t)) signaux. Dispositif selon l'une quelconque des revendication 1 à 6, comprenant en outre un oscillateur (VCO) configuré pour fournir un dixième signal (sFLO) et un onzième signal (sFLO+90) à une première fréquence déterminée par un signal de commande (CTRL-FLO), le onzième signal (sFLO+90) étant déphasé de 90° par rapport au dixième signal (sFLO), et un circuit de commande (CTRL-CFO) configuré pour fournir ledit signal de commande (CTRL-FLO). Dispositif selon l'une quelconque des revendication 7, dans lequel, lors de la première phase de fonctionnement, le circuit de commande (CTRL-CFO) est configuré, au moins lorsque le gain (G) atteint une première fois la valeur unitaire, pour : - déterminer un écart entre la première fréquence et une deuxième fréquence, de préférence à partir d'un signal (PHI) fourni par le troisième circuit (LOOP) ; - comparer (606) l'écart déterminé à un seuil ; - mettre à jour le signal de commande (CTRL-FLO) et commander une réinitialisation du gain (G) à une valeur maximale lorsque ladite comparaison indique que l'écart est supérieur audit seuil ; et - maintenir le signal de commande (CTRL-FLO) à sa valeur courante et commander le maintien du gain (G) à la valeur unitaire lorsque ladite comparaison indique que l'écart est inférieur audit seuil. Dispositif selon la revendication 7 ou 8, comprenant en outre un premier mélangeur de fréquence (MIX1) configuré pour recevoir le dixième signal (sFLO) et un signal radiofréquence modulé en QPSK (RFin) et un deuxième mélangeur de fréquence (MIX2) configuré pour recevoir le onzième signal (sFLO+90) et le signal radiofréquence modulé en QPSK (RFin), le premier mélangeur (MIX1) étant configuré pour fournir le premier signal (I1(t)) et le deuxième mélangeur (MIX2) étant configuré pour fournir le deuxième signal (Q1(t)). Dispositif selon la revendication 9, dans lequel le premier circuit (CORR) est configuré pour échantillonner les quatrième et cinquième signaux, la somme des quatrième et cinquième signaux et la différence des quatrième et cinquième signaux à une fréquence inférieure à une fréquence de données du signal radiofréquence modulé en QPSK (RFin). Dispositif selon l'une quelconque des revendications 1 à 10, dans lequel, lors d'une deuxième phase de fonctionnement, le deuxième circuit (NUM) est configuré pour déterminer l'état du premier bit (UP/DW) sur la base des sixième, septième, huitième et neuvième signaux (sI2, sQ2, SI2+Q2, sI2-Q2). Dispositif selon la revendication 11, dans lequel le deuxième circuit (NUM) comprend un circuit (CTRL-ALGO) configuré pour déterminer un passage de la première phase de fonctionnement à la deuxième phase de fonctionnement. Dispositif selon la revendication 11 ou 12, dans lequel le deuxième circuit (NUM) comprend un cinquième circuit (ALGO2) configuré pour, lors de la deuxième phase : - estimer auquel des quatre symboles (S1, S2, S3, S4) de la constellation correspondent les premier et deuxième signaux (I1(t), Q1(t)) à partir des sixième et septième signaux (sI2, sQ2) ; - mettre le premier bit (UP/DW) au premier état lorsque, sur la constellation, une position correspondant aux quatrième (I2(t)) et cinquième (Q2(t)) signaux est décalée dans un premier sens par rapport au symbole estimé, et - mettre le premier bit (UP/DW) au deuxième état lorsque, sur la constellation, ladite position est décalée dans un deuxième sens par rapport au symbole estimé. Dispositif selon la revendication 13, dans lequel le cinquième circuit (ALGO2) est configuré pour déterminer le sens du décalage à partir des huitième (sI2+Q2) et neuvième (sI2-Q2) signaux. Démodulateur QPSK comprenant un dispositif selon l'une quelconque des revendications 1 à 14.