Brevet FR3114882A1 — publié le 20220408

Circuit de test La présente description concerne un circuit intégré (20) comprenant un circuit de test (24) comprenant : - une piste conductrice (241) s'étendant sur au moins une partie de la périphérie dudit circuit intégré (20) ; - au moins un composant (23) ; et - un circuit d'activation (243) adapté à dévier un signal de données d'entrée (DT1) dans ladite piste conductrice (241) pendant un mode de test, et à transmettre le signal de données d'entrée (DT1) audit au moins un composant (23) pendant un mode normal de fonctionnement. Figure pour l'abrégé : Fig. 2 Circuit de test La présente description concerne de façon générale les circuits intégrés, et plus particulièrement les tests des circuits intégrés. Plus précisément, la description concerne les tests réalisés lors de la fin de la fabrication d'un circuit intégré. Dans l'industrie, la plupart des circuits intégrés sont fabriqués par série. De manière générale, plusieurs exemplaires d'un circuit intégré sont fabriqués simultanément sur une même plaque ou sur un même substrat. L'individualisation des circuits est généralement l'une des dernières opérations du procédé de fabrication. Il existe différents procédés d'individualisation de circuits intégrés. Selon un exemple, les circuits intégrés peuvent être séparés les uns des autres à l'aide d'une scie circulaire ou, par exemple, d'une technologie utilisant un laser et/ou une gravure à plasma. Les procédés d'individualisation de circuits intégrés ne sont pas sans risque, et peuvent endommager, notamment, les bords des circuits intégrés. A titre d'exemple, lors de l'utilisation d'une scie circulaire, des éclats de matières peuvent venir abimer les bords directement proches des circuits intégrés. Il est donc important de mettre en place des tests en fin de fabrication pour vérifier que les circuits intégrés formés, et leurs bords, sont intacts. Il serait souhaitable de pouvoir améliorer, au moins en partie, les circuits et procédés de test de fin de fabrication des circuits intégrés. Un mode de réalisation prévoit un circuit intégré comprenant un circuit de test comprenant : - une piste conductrice s'étendant sur au moins une partie de la périphérie dudit circuit intégré ; - au moins un composant ; et - un circuit d'activation adapté à dévier un signal de données d'entrée dans ladite piste conductrice pendant un mode de test, et à transmettre le signal de données d'entrée audit au moins un composant pendant un mode normal de fonctionnement. Selon un mode de réalisation, le circuit comprend, en outre, un noeud d'entrée recevant le signal de données d'entrée. Selon un mode de réalisation, le circuit d'activation comprend un premier noeud et un deuxième noeud, ladite piste conductrice étant reliée entre le premier noeud et le deuxième noeud. Selon un mode de réalisation, le circuit d'activation comprend un condensateur disposé entre le deuxième noeud et un noeud recevant un potentiel de référence. Selon un mode de réalisation, le condensateur est sélectionnable par l'intermédiaire d'au moins un transistor. Selon un mode de réalisation, le circuit d'activation comprend en outre une première résistance reliée en série avec la piste conductrice. Selon un mode de réalisation, la première résistance est sélectionnable par l'intermédiaire d'au moins un transistor. Selon un mode de réalisation, le circuit d'activation comprend une deuxième résistance disposée entre le deuxième noeud et un noeud recevant un potentiel de référence. Selon un mode de réalisation, la deuxième résistance est sélectionnable par l'intermédiaire d'au moins un transistor. Selon un mode de réalisation, le circuit comprend en outre un circuit de déclenchement du mode de test. Selon un mode de réalisation, le circuit de déclenchement du mode de test est adapté à fournir un signal de mode de test au circuit d'activation. Selon un mode de réalisation, le circuit de déclenchement du mode de test est adapté à fournir au moins un signal de commande de test au circuit d'activation. Selon un mode de réalisation, le circuit de test est, en outre, adapté à détecter des dommages physiques de la piste conductrice. Un autre mode de réalisation prévoit un procédé de fonctionnement d'un circuit intégré tel que décrit ci-dessus , comprenant les étapes suivantes : - dévier un signal de données d'entrée dans une piste conductrice s'étendant sur au moins une partie de la périphérie dudit circuit intégré 20 pendant un mode de test ; et - transmettre le signal de données d'entrée à au moins un composant du circuit intégré pendant un mode normal de fonctionnement. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente, très schématiquement et sous forme de blocs, une vue de dessus d'un substrat ; la figure 2 représente, très schématiquement et sous forme de blocs, un mode de réalisation d'un circuit intégré ; la figure 3 représente, très schématiquement et sous forme de blocs, un mode de réalisation d'un circuit de test ; la figure 4 représente plus en détails une partie du circuit de test de la figure 3 ; la figure 5 représente plus en détails une variante de la partie du circuit de test de la figure 3 ; la figure 6 représente plus en détails une autre variante de la partie du circuit de test de la figure 3 ; la figure 7 représente plus en détails une autre variante de la partie du circuit de test de la figure 3 ; la figure 8 représente plus en détails une autre variante de la partie du circuit de test de la figure 3 ; la figure 9 représente plus en détails une autre variante de la partie du circuit de test de la figure 3 ; la figure 10 représente plus en détails une autre variante de la partie du circuit de test de la figure 3 ; et la figure 11 représente plus en détails une autre variante de la partie du circuit de test de la figure 3. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, une chaine d'émission et de réception d'un signal de données d'un circuit intégré ne sera pas détaillée. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (coupled) entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La figure 1 est une vue de dessus, très schématique et sous forme de blocs, d'un substrat 10 dans et sur lequel sont fabriqués des circuits intégrés 12. Seule une portion du substrat 10 est visible en figure 1. Les circuits intégrés 12 sont disposés en lignes et en colonnes. Les circuits intégrés 12 sont, par exemple, des circuits identiques fabriqués en série dans et sur le substrat 10, mais peuvent, à titre de variante, être des circuits différents, mais, par exemple, de taille similaire afin de pouvoir optimiser la répartition des circuits 12 sur le substrat 10. Une fois la fabrication des circuits 12 terminée, il convient de les individualiser pour pouvoir les utiliser. Pour cela, le substrat peut être coupé suivant des lignes de coupe 14 désignées en pointillés en figure 1. Ces lignes de coupe délimitent, par exemple, les lignes et les colonnes de circuits intégrés 12. Différentes méthodes de découpe existent. Il est possible d'utiliser une scie circulaire, aux dimensions adaptées, pour découper les circuits intégrés 12. C'est une méthode efficace et peu couteuse, mais qui peut abimer les circuits intégrés 12. En effet, des éclats de matière des bords des circuits intégrés 12 sont susceptibles d'être arrachés lors de la découpe par la scie sauteuse. Les circuits 12 sont généralement recouverts d'au moins une couche de protection, par exemple, une couche de passivation, ou d'un boitier, mais un éclat peut tout de même abîmer les bords du circuit. La figure 2 est une vue de dessus, schématique et sous forme de blocs, d'un mode de réalisation d'un circuit intégré 20 pouvant être fabriqué en série comme les circuits intégrés 12 décrits en relation avec la figure 1. Le circuit intégré 20 est un circuit intégré adapté à recevoir un ou plusieurs signaux de données d'entrée. Pour cela, le circuit intégré 20 comprend une chaine d'émission et de réception de signaux composée d'un ou plusieurs circuits 21 (I/O) d'émission et de réception de signaux. Les circuits d'émission et de réception de signaux 21 sont des circuits adaptés à recevoir des signaux de données externes au circuit intégré 20. Les circuits 21 peuvent comprendre, par exemple, un connecteur filaire, une unité de communication sans fil, des circuits de traitement de signaux de données, des convertisseurs analogique-numérique et/ou numérique-analogique, etc. Les circuits 21 sont représentés par un seul bloc en figure 2, mais, à titre de variante, ces circuits 21 peuvent être divisés en plusieurs entités comme cela est illustré en figure 3. Le circuit intégré 20 comprend, en outre, un ou plusieurs composants ou circuits électroniques 23 (FCT) permettant de mettre en oeuvre la ou les différentes fonctionnalités du circuit intégré 20. A titre d'exemple, les composants 23 peuvent comprendre un microcontrôleur, des circuits de conversion, des mémoires, etc. Selon un autre exemple, les composants 23 peuvent, de façon optionnelle, comprendre des circuits adaptés à vérifier la conformité d'un signal reçu par les circuits 21 avant que ce signal ne soit utilisé par le circuit intégré 20. Ces circuits permettent, par exemple, de vérifier les niveaux de tensions et/ou de courant d'un signal, de vérifier si le signal présente un retard, si le signal transmet bien des données, etc. Le circuit intégré 20 comprend, en outre, un circuit de test de fin de fabrication, ou unité de test, 24, adapté à mettre en oeuvre une opération de vérification du circuit intégré 20 en fin de fabrication. L'unité de test 24 comprend : - une piste conductrice 241 ; - un circuit de commande d'un mode de test 242 (TEST MODE) ; et - un circuit d'activation 243 (DEV) d'un mode de test. La piste conductrice 241 s'étend sur la périphérie du circuit 20, de préférence sur toute ou une majeure partie de la périphérie du circuit 20. Plus précisément, la piste 241 est disposée sur la face avant du substrat du côté de laquelle le circuit intégré est formé, et entoure les circuits composant le circuit 20, l'ensemble des circuits composant le circuit 20 étant délimité par des pointillés en figure 2. Ainsi, la piste 241 est la première partie du circuit 20 qui peut être abîmée par un éclat arraché lors d'une étape d'individualisation en fin de fabrication. L'utilisation d'une piste de ce type est aussi décrite dans le brevet américain portant la référence US7583093. Le circuit de commande d'un mode de test 242 est un circuit ayant la fonctionnalité de déclencher, ou non, un mode de test dans lequel le circuit intégré 20 vérifie si un éclat a pu abîmer la piste conductrice 241. Le circuit 242 fournit au circuit 243 des signaux de commande testmode permettant de déclencher et de commander le mode de test. Selon un exemple, les signaux de commande testmode peuvent comprendre : - un signal de mode de test principal pendant lequel le circuit intégré arrête toutes ses opérations pour vérifier qu'il est intact ; et - des signaux de commande du mode de test subsidiaires permettant de déclencher des phases de test plus spécifiques pendant un mode de test général. Le circuit d'activation 243 est adapté à recevoir un signal de données d'entrée DT1 reçu par les circuits 21 et à l'utiliser, pendant un mode de test, pour vérifier si la piste conductrice 241 a été endommagée. Plus particulièrement, lorsqu'un mode de test est enclenché par le circuit de commande 242, le circuit d'activation 243 reçoit le signal DT1, et le fait passer, ou le dévie, dans la piste conductrice 241 qui est connectée à des noeuds A et B du circuit 243. Le signal DT1 peut alors être modifié lors de son passage par la piste conductrice 241 qui fournit, ensuite, par exemple par l'intermédiaire du circuit 243, un signal de données d'entrée modifié DT2 aux composants 23. Les composants 23 utilisent le signal DT2 comme s'il avait été le signal DT1. Les disfonctionnements des composants 23, et du circuit intégré 20 en général, permettent de déterminer les modifications du signal DT1 après son passage dans la piste conductrice 241. A titre d'exemple, si la piste conductrice 241 est coupée par l'arrachement d'un éclat, le signal DT2 peut ne plus transmettre de données ou n'aboutit pas jusqu'aux composants 23. Des exemples de circuits 243 sont décrits en relation avec les figures 3 à 11. Selon une variante de réalisation, des circuits d'émission et de réception 21 peuvent être disposés entre l'unité de test 24 et les composants 23 comme cela est illustré en relation avec la figure 3. La figure 3 représente, schématiquement et sous forme de blocs, un exemple de connexion de l'unité de test 24 aux circuits d'émission et de réception de signaux 21. Dans l'exemple de la figure 3, le signal DT1 est transmis au circuit intégré 20 par un bus de type I2C. Dans ce cas, les circuits 21 comprennent un noeud d'entrée IN, une bascule de Schmitt 212 (S. Trig) (Trigger de Schmitt), et un filtre passe-bas 213 (LP Filter) (Low Pass Filter). Le signal d'entrée DT1 est, dans un premier temps, reçu sur le noeud d'entrée IN, puis subit une premier traitement par la bascule de Schmitt 212, puis un deuxième traitement par le filtre passe-bas 213. Le circuit d'activation 243 peut être disposé à différents points dans la chaine de réception du signal DT1. Selon un exemple, le circuit 243 peut être disposé entre la bascule 212 et le filtre 213. La figure 4 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 40 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit 40 comprend : - une porte logique 41 (NOR) de type NON-OU (NOR) ; - une porte logique 42 (NAND1) de type NON-ET (NAND) ; et - une porte logique 45 de type OU-ET-Inverseur (OAI, Or-And-Inverted) composée d'une porte logique 43 (OR) de type OU et une porte logique 44 (NAND2) de type NON-ET. Chaque porte logique 41, 42, 43, 44, comprend deux entrées et une sortie. Le circuit 40 est commandé par un signal de mode de test test1 fourni par un circuit (non représenté en figure 4) du type du circuit de commande d'un mode de test 242 décrit en relation avec la figure 2. Le signal test1 définit si un mode de test du circuit 20 est enclenché ou non. La porte logique 41 comprend une première entrée qui reçoit le signal DT1, une deuxième entrée qui reçoit le signal de déclenchement d'un mode de test test1, et une sortie qui fournit un signal DT11. La porte logique 42 comprend une première entrée qui reçoit le signal DT1, une deuxième entrée qui reçoit le signal test1, une sortie qui fournit un signal DT12. La porte logique 43 comprend une première entrée qui reçoit le signal test1, une deuxième entrée reliée à un noeud C qui reçoit le signal DT11, et une sortie qui fournit un signal DT13. La porte logique 44 comprend une première entrée qui reçoit la sortie de la porte 42, c'est-à-dire le signal DT12, une deuxième entrée qui reçoit la sortie de la porte 43, c'est-à-dire le signal DT13, et une sortie qui fournit un signal modifié DT2 à analyser. Le circuit 40 peut comprendre, en outre, deux résistances R1 et R2 disposées de part et d'autre de deux noeuds A et B entre lesquels est reliée une piste conductrice du type de la piste conductrice 241 décrite en relation avec la figure 2. Les résistances R1 et R2 sont optionnelles, et ont pour fonction de filtrer des décharges électrostatiques pouvant survenir au niveau des noeuds A et B. Selon un exemple, une borne de la résistance R1 est reliée, de préférence connectée, à la sortie de la porte 41, et son autre borne est reliée, de préférence connectée, au noeud A. Une borne de la résistance R2 est reliée, de préférence connectée, au noeud B, et son autre borne est reliée, de préférence connectée, au noeud C. Dans le cas où le circuit 40 ne comprend pas les résistances R1 et R2, le noeud A est relié, de préférence connecté, à la sortie de la porte 41, et le noeud B est relié, de préférence connecté, au noeud C, c'est-à-dire à une entrée de la porte 43. Le circuit 40 comporte un premier chemin P1 et un deuxième chemin P2. Le chemin P1 comprend les portes 41, 43 et 44, et la piste conductrice, tandis que le chemin P2 comprend les portes 42 et 44. Le circuit 40 est commandé par le signal test1. Quand le signal test1 est à un niveau bas, aussi appelé zéro logique (0), le passage du signal DT1 par le chemin P1 est permis par la porte 41 tandis que le passage par le chemin P2 est bloqué par la porte 42. A l'inverse, quand le signal test1 est à un niveau haut, aussi appelé un logique (1), le passage du signal DT1 par le chemin P1 est bloqué par la porte 41 tandis que le passage par le chemin P2 est permis par la porte 42. Le tableau Table 1 ci-après résume les états des signaux test1, DT1, DT11, DT12, DT13 et DT2 pendant un mode de test (Test) où le signal test1 est à un niveau bas (0), et pendant un mode normal (Normal) de fonctionnement ou le signal test1 est à un niveau haut (1). Les valeurs données ici sont les valeurs obtenues lorsque la piste conductrice n'est pas endommagée. Mode test1 DT1 DT11 DT12 DT13 DT2 Test 0 0 1 1 1 0 Test 0 1 0 1 0 1 Normal 1 0 0 1 1 0 Normal 1 1 0 0 1 1 A sa sortie du circuit 40, le signal DT2 est envoyé aux composants 23. Les composants 23 utilisent le signal DT2 pour leur fonctionnement normal. Si la piste conductrice 241 a été endommagée alors le signal DT2 sera différent du signal DT1 et ne pourra permettre un fonctionnement classique du circuit intégré 20. Les disfonctionnements éventuels engendrées par l'utilisation du signal DT2 à la place du signal DT1 permettent alors de déterminer les dommages de la piste conductrice, par exemple, un défaut ou carrément une coupure de la piste conductrice qui modifieront son impédance ou créeront une fuite de courant. La figure 5 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 50 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit d'activation 50 est similaire au circuit d'activation 40 décrit en relation avec la figure 4. Les éléments communs aux circuits d'activation 50 et 40 ne seront pas décrits de nouveau, et seules leurs différences seront mises en exergue. Le circuit d'activation 50 comprend, en outre, un condensateur C4. Une borne du condensateur C4 est reliée, de préférence connectée, à un noeud C correspondant à l'entrée de la porte 43 reliée, par exemple par l'intermédiaire de la résistance R2, au noeud B. L'autre borne du condensateur C4 est reliée, de préférence connectée, à un noeud recevant un potentiel de référence, par exemple la masse (Ground). Ce condensateur C4 a pour but d'amplifier un éventuel retard pris par le signal de donnée DT11 en sortie de la piste conductrice en raison, par exemple, d'une modification de la résistance globale de la piste conductrice. Le condensateur C4 permet ainsi d'améliorer les chances des composants 23 de détecter cet éventuel retard. La figure 6 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 60 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit d'activation 60 est similaire au circuit d'activation 40 décrit en relation avec la figure 4. Les éléments communs aux circuits d'activation 60 et 40 ne seront pas décrits de nouveau, et seules leurs différences seront mises en exergue. Le circuit d'activation 60 comprend, en outre, une résistance R5 sélectionnable par l'intermédiaire de deux transistors TN5 et TP5. La résistance R5 est positionnée entre la porte 41 et le noeud A, par exemple entre la porte 41 et la résistance R1 quand elle est présente. Autrement dit, une première borne de la résistance R5 est reliée, de préférence connectée, à la sortie de la porte 41, et sa deuxième borne est reliée au noeud A, par exemple par l'intermédiaire de la résistance R1, à la première borne de résistance R1, notée noeud D. La résistance R5 est une résistance à impédance élevée, par exemple comprises entre 1 kOhm et 50 MOhm, par exemple de l'ordre de 1 MOhm. Les transistors TN5 et TP5 sont positionnés de façon à pouvoir court-circuiter la résistance R5 quand ils sont passants. Ainsi, les transistors TN5 et TP5 sont connectés en parallèle entre la sortie de la porte logique 41 et le noeud D. Le transistor TN5 est, par exemple, un transistor MOS de type N, et sa grille est commandée par un signal test5. Le transistor TP5 est, par exemple, un transistor MOS de type P, et sa grille est commandée par un signal !test5 correspondant au complémentaire du signal test5. Les signaux test5 et !test5 sont générés par un circuit du type du circuit de commande d'un mode de test 242 décrit en relation avec la figure 2. Autrement dit, pour qu'un courant passe dans la résistance R5, les transistors TN5 et TP5 doivent être bloqués pour être assimilés à des interrupteurs ouverts. Quand le signal test5 est à un état bas, le transistor TN5 est bloqué. Le signal !test5 est alors à un état haut et le transistor TP5 est aussi bloqué. A l'inverse, pour qu'un courant ne passe pas dans la résistance R5, les transistors TN5 et TP5 doivent être passants. Quand le signal test5 est à un état haut, le transistors TN5 est passant. Le signal !test5 est alors à un état bas et le transistor TP5 est aussi passant. Un avantage de la résistance R5 est qu'elle permet, pendant un mode de test, d'amplifier l'influence d'éventuelles fuites de courant engendrées par des dommages de la piste conductrice, et ainsi de les rendre plus facilement détectables par les composants 23. Plus particulièrement, une fuite de courant engendrée par des dommages de la piste conductrice entraîne une hausse du courant traversant la résistance R5. Il en résulte une chute de tension dans la résistance R5 qui atténuera l'amplitude du signal en sortie de la piste conductrice 241. Cette atténuation peut se traduire par un retard du signal DT2 par rapport au signal DT1 ou peut empêcher le signal DT2 de changer de niveau de tension. La résistance R5 permet d'amplifier la chute de tension du signal DT2 par rapport au signal DT1 et donc d'améliorer la détectabilité de cette chute de tension. Un autre avantage de ce mode de réalisation est qu'il permet d'activer et de désactiver la résistance R5 pendant différentes phases du mode de test. La figure 7 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 70 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit d'activation 70 comprend des éléments communs avec le circuit 60 décrit en relation avec la figure 6. Les éléments communs aux circuits d'activation 60 et 70 ne seront pas décrits de nouveau, et seules leurs différences seront mises en exergue. Plus particulièrement, le circuit 70 comprend, en outre, un condensateur C7 sélectionnable par l'intermédiaire de deux transistors TN7 et TP7. Le condensateur C7 a une première borne reliée, de préférence connectée, à un noeud E, et une deuxième borne reliée, de préférence connectée, à un noeud recevant un potentiel de référence, par exemple la masse. Les transistors TN7 et TP7 sont connectés en parallèle entre le noeud C et le noeud E. Le transistor TN7 est, par exemple, un transistor MOS de type N, et sa grille est commandée par un signal test7. Le transistor TP7 est, par exemple, un transistor MOS de type P, et sa grille est commandée par un signal !test7 correspondant au complémentaire du signal test7. Les signaux test7 et !test7 sont générés par un circuit du type du circuit 242 de commande d'un mode de test décrit en relation avec la figure 2. Les transistors TN7 et TP7 sont positionnés de façon à pouvoir déconnecter le condensateur C7 lorsqu'ils sont bloqués, et à connecter le condensateur C7 lorsqu'ils sont passants. Les signaux test7 et !test7 sont différents des signaux test5 et !test5. En effet, l'activation de la résistance R5 et du condensateur C7 en même temps pendant une phase de test pourrait introduire un retard supplémentaire du signal DT2 par rapport au signal DT1. En effet, un phénomène équivalent à la réponse d'un circuit électronique de type RC pourrait rajouter un retard supplémentaire au signal DT2. Il serait alors difficile pour les composants 23 de déterminer l'origine d'un retard sur le signal DT2. Un avantage de ce mode de réalisation est que le condensateur C7 permet, pendant un mode de test, d'améliorer la détectabilité d'une augmentation d'impédance de la piste conductrice. Plus particulièrement, l'ajout du condensateur C7 permet d'augmenter un éventuel retard du signal DT2 par rapport au signal DT1 par un effet de type RC. En effet, dans un circuit de type RC (Résistance Condensateur), le retard temporel est défini par la multiplication de la résistance par la capacité, en rajoutant la capacité du condensateur C7 on augmente le retard. La figure 8 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 80 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit d'activation 80 est similaire au circuit d'activation 40 décrit en relation avec la figure 4. Les éléments communs aux circuits d'activation 80 et 40 ne seront pas décrits de nouveau, et seules leurs différences seront mises en exergue. Le circuit d'activation 80 comprend, en outre, une résistance R8 sélectionnable par l'intermédiaire de deux transistors TN8 et TP8. La résistance R8 est positionnée de la même façon que le condensateur C7 décrit en relation avec la figure 7. Ainsi, une première borne de la résistance R8 est reliée au noeud E, et une deuxième borne de la résistance R8 est reliée, de préférence connectée, au noeud recevant le potentiel de référence, par exemple la masse. La résistance R8 est sélectionnable par l'intermédiaire des deux transistors TN8 et TP8. Les transistors TN8 et TP8 sont positionnés de façon à pouvoir déconnecter du noeud C la résistance lorsqu'ils sont bloqués. Ainsi, les transistors TN8 et TP8 sont connectés en parallèle entre le noeud C et le noeud E. Le transistor TN8 est, par exemple, un transistor MOS de type N, et sa grille est commandée par un signal test8. Le transistor TP8 est, par exemple, un transistor MOS de type P, et sa grille est commandée par un signal !test8 correspondant au complémentaire du signal test8. Les signaux test8 et !test8 sont générés par un circuit du type du circuit de commande d'un mode de test 242 décrit en relation avec la figure 2. Un avantage de la résistance R8 est qu'elle permet d'amplifier la détectabilité d'une augmentation de l'impédance de la piste conductrice. Plus particulièrement, la résistance R8 permet d'amplifier une diminution de l'amplitude du signal DT2 en sortie de piste conductrice. La figure 9 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 90 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit d'activation 90 comprend, par rapport au circuit 40 décrit en relation avec la figure 4 : - la résistance R5 sélectionnable par les transistors TP5 et TN5 comme décrit en relation avec la figure 6 ; et - la résistance R8 sélectionnable par les transistors TP8 et TN8 comme décrit en relation avec la figure 8. Les signaux test5 et !test5 et les signaux test8 et !test8 sont différents mais peuvent, en pratique, être les mêmes signaux. Les résistances R5 et R8 peuvent être activées en même temps. La figure 10 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 100 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit d'activation 100 comprend, par rapport au circuit 40 décrit en relation avec la figure 4 : - la résistance R5 sélectionnable par les transistors TP5 et TN5 comme décrit en relation avec la figure 6 ; - le condensateur C7 sélectionnable par les transistors TP7 et TN7 comme décrit en relation avec la figure 7 ; et - la résistance R8 sélectionnable par les transistors TP8 et TN8 comme décrit en relation avec la figure 8. Les signaux test5 et !test5 et les signaux test8 et !test8 sont différents mais peuvent, en pratique, être les mêmes signaux. Les résistances R5 et R8 peuvent être activées en même temps. Cependant les signaux test5 et !test5 et les signaux test7 et !test7 sont différents comme décrit en relation avec la figure 7. La figure 11 représente un schéma électronique d'un mode de réalisation d'un circuit d'activation 110 du type du circuit d'activation 243 décrit en relation avec les figures 2 et 3. Le circuit d'activation 110 comprend, par rapport au circuit 40 décrit en relation avec la figure 4 : - la résistance R5 sélectionnable par les transistors TP5 et TN5 comme décrit en relation avec la figure 6 ; et - le condensateur C7 sélectionnable par les transistors TP7 et TN7 comme décrit en relation avec la figure 7. Le circuit d'activation 110 comprend, en outre, une résistance R9 disposée en parallèle du condensateur C7. Autrement dit, la résistance R9 a une borne reliée, de préférence connectée, au noeud E et a son autre borne reliée, de préférence connectée, au noeud recevant le potentiel de référence. La résistance R9 joue le même rôle que la résistance R8 décrite en relation avec la figure 8. Les modes de réalisation décrits en relation avec les figures 4 à 11 présentent tous l'avantage de ne comprendre que peu de composants électroniques et donc de prendre à la peu de place dans un circuit intégré. En comparaison avec d'autres circuits de test, les modes de réalisation décrits en relation avec les figures 4 à 11 sont, en outre, simples à mettre en oeuvre puisqu'ils ne nécessitent que peu de place sur un circuit intégré, d'autant plus qu'ils s'adaptent à toutes sortes de composants 23. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Circuit intégré (20) comprenant un circuit de test (24) comprenant : - une piste conductrice (241) s'étendant sur au moins une partie de la périphérie dudit circuit intégré (20) ; - au moins un composant (23) ; et - un circuit d'activation (243 ; 40 ; 50 ; 60 ; 70 ; 80 ; 90 ; 100 ; 110) adapté à dévier un signal de données d'entrée (DT1) dans ladite piste conductrice (241) pendant un mode de test, et à transmettre le signal de données d'entrée (DT1) audit au moins un composant (23) pendant un mode normal de fonctionnement. Circuit selon la revendication 1, comprenant, en outre, un noeud d'entrée (IN) recevant le signal de données d'entrée (DT1). Circuit selon la revendication 1 ou 2, dans lequel le circuit d'activation (243) comprend un premier noeud (A) et un deuxième noeud (B), ladite piste conductrice (241) étant reliée entre le premier noeud (A) et le deuxième noeud (B). Circuit selon la revendication 3, dans lequel le circuit d'activation (243) comprend un condensateur (C4) disposé entre le deuxième noeud (B) et un noeud recevant un potentiel de référence. Circuit selon la revendication 4, dans lequel le condensateur (C4) est sélectionnable par l'intermédiaire d'au moins un transistor (TN4, TP4). Circuit selon l'une quelconque des revendications 1 à 5, dans lequel le circuit d'activation (243) comprend en outre une première résistance (R5) relié en série avec la piste conductrice (241). Circuit selon la revendication 6, dans lequel la première résistance (R5) est sélectionnable par l'intermédiaire d'au moins un transistor (TN5, TP5). Circuit selon l'une quelconque des revendications 3 à 7 dans leur dépendance à la revendication 3, dans lequel le circuit d'activation (243) comprend une deuxième résistance (R8) disposée entre le deuxième noeud (B) et un noeud recevant un potentiel de référence. Circuit selon la revendication 8, dans lequel la deuxième résistance (R8) est sélectionnable par l'intermédiaire d'au moins un transistor (TN8, TP8). Circuit selon l'une quelconque des revendications 1 à 9, comprenant en outre un circuit de déclenchement d'un mode de test (242). Circuit selon la revendication 10, dans lequel le circuit de déclenchement d'un mode de test (242) est adapté à fournir un signal de mode de test (test1) au circuit d'activation (243). Circuit selon la revendication 10 ou 11, dans lequel le circuit de déclenchement d'un mode de test (242) est adapté à fournir au moins un signal de commande de test (test5, !test5 ; test7, !test7 ; test8, !test8) au circuit d'activation (243). Circuit selon l'une quelconque des revendications 1 à 12, dans lequel le circuit de test (24) est, en outre, adapté à détecter des dommages physiques de la piste conductrice (241). Procédé de fonctionnement d'un circuit intégré selon l'une quelconque des revendications 1 à 13 , comprenant les étapes suivantes : - dévier un signal de données d'entrée (DT1) dans une piste conductrice (241) s'étendant sur au moins une partie de la périphérie dudit circuit intégré 20 pendant un mode de test ; et - transmettre le signal de données d'entrée (DT1) à au moins un composant (23) du circuit intégré (20) pendant un mode normal de fonctionnement.