Brevet FR3115631A1 — publié le 20220429

Selon un aspect, il est proposé un circuit intégré comprenant un substrat semiconducteur (SUB) ayant un premier type de conductivité et - un premier composant semiconducteur (CS1, CS2) comportant : ○ une région semiconductrice enterrée (RE1, RE2, CISO) et ayant un deuxième type de conductivité opposé au premier type de conductivité, ○ une première région de grille (PRG) et une deuxième région de grille (DRG) s’étendant chacune en profondeur depuis une face avant (FA) du substrat (SUB) jusqu’à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une troisième région de grille (TRG) s’étendant en profondeur depuis la face avant (FA) du substrat semiconducteur et étant connectée électriquement à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une zone, dite zone active (ZA), délimitée par la première région de grille (PRG), la deuxième région de grille (DRG) et la région semiconductrice enterrée (RE1, RE2, CISO). Figure pour l’abrégé : Figure 2 COMPOSANT SEMICONDUCTEUR DE CIRCUIT INTÉGRÉ Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, et plus particulièrement des composants semiconducteurs pour de tels circuits intégrés. Les circuits intégrés comprennent généralement une multitude de composants semiconducteurs. Ces composants semiconducteurs sont configurés pour réaliser des fonctions qui leur sont propres. Il existe des méthodes permettant d’analyser des circuits intégrés par rétro-ingénierie en analysant notamment leurs composants semiconducteurs. En particulier, certains composants semiconducteurs sont visibles en surface du circuit intégré, et donc facilement analysable. L’analyse d’un circuit intégré par des tiers peut être effectuée dans un but de reproduction non autorisée du circuit intégré. Une telle analyse peut également être effectuée afin de comprendre le fonctionnement du circuit intégré. Une fois le fonctionnement du circuit intégré comprise, il est possible d’identifier des failles de sécurité potentielles du circuit intégré. Un circuit intégré pouvant être facilement analysé n’est donc pas suffisamment sécurisé. Afin d’améliorer la sécurité d’un circuit intégré, il est préférable de prévoir des composants semiconducteurs présentant une structure permettant de complexifier une analyse du circuit intégré par rétro-ingénierie. Il existe donc un besoin de proposer des composants semiconducteurs présentant une structure difficilement analysable et/ou détectable, ou bien ayant un fonctionnement complexe. Il existe également un besoin de proposer un tel composant semiconducteur qui soit simple à fabriquer. Selon un aspect, il est proposé un circuit intégré comprenant : - un substrat semiconducteur et - un composant semiconducteur comportant : ○ une région semiconductrice enterrée disposée dans le substrat semiconducteur et ayant un premier type de conductivité, ○ une première région de grille et une deuxième région de grille disposées à distance l’une de l’autre et s’étendant chacune respectivement en profondeur dans le substrat depuis une face avant du substrat semiconducteur jusqu’à la région semiconductrice enterrée, ○ une troisième région de grille s’étendant en profondeur dans le substrat semiconducteur depuis sa face avant et étant configurée pour être connectée électriquement à la région semiconductrice enterrée, ○ une zone, dite zone active, du substrat semiconducteur délimitée par la première région de grille, la deuxième région de grille et la région semiconductrice enterrée, la zone active ayant un deuxième type de conductivité opposé au premier type de conductivité. Un tel composant semiconducteur est configuré pour avoir différentes fonctions selon différentes tensions de polarisation qui peuvent être appliquées sur sa troisième région de grille, mais aussi sur les première et deuxième région de grille. Ces différentes fonctions seront détaillées dans la suite. En particulier, les tensions appliquées sur la première région de grille, la deuxième région de grille et la troisième région de grille peuvent agir sur un état de conductivité de la zone active. Un tel composant semiconducteur présente donc des régions de grilles enterrées ainsi qu’une zone active également enterrée. Du fait que les régions de grilles sont enterrées ainsi que la zone active, le composant semiconducteur est difficilement détectable depuis la face avant du substrat semiconducteur. En outre, du fait que le composant semiconducteur est configuré pour pouvoir réaliser plusieurs fonctions selon les tensions qui sont appliquées sur ses régions de grilles, le comportement du composant semiconducteur est difficile à analyser par ingénierie inversée. De préférence, le substrat semiconducteur comprend un caisson du deuxième type de conductivité. La région semiconductrice enterrée est alors située dans ce caisson, la zone active étant comprise dans le caisson. L’utilisation d’un tel caisson permet d’ajuster plus facilement le dopage dans la zone active lors de la fabrication du composant semiconducteur. En variante, il est possible de prévoir un substrat semiconducteur présentant déjà le dopage souhaité pour ladite zone active. Toutefois, l’utilisation d’un caisson permet de rendre plus difficile une mesure par un tiers de la concentration du dopage de la zone active, et donc de rendre plus difficile l’éventuelle reproduction du circuit intégré par un tiers. En outre, l’utilisation d’un caisson permet d’isoler le composant électronique proposé par rapport à d’autres composants du circuit intégré. Avantageusement, le composant semiconducteur comprend en outre une entrée et une sortie situées entre la première région de grille et la deuxième région de grille et à distance l’une de l’autre, la zone active comportant : - un canal configuré pour se former entre ladite entrée et ladite sortie, et - des zones appauvries autour du canal. Les zones appauvries sont également désignées par l’homme du métier par les expressions « zones de déplétion », « zones de charge d’espace », ou encore « zones désertées », et correspondent à la région dépourvue de porteurs libres qui apparaît dans une structure MOS (Métal Oxyde Semiconducteur) ou dans une jonction P-N, entre la région dopée N et la région dopée P. Les tensions appliquées sur la première région de grille, la deuxième région de grille et la troisième région de grille permettent d’agir sur les zones appauvries de façon à pouvoir fermer ou ouvrir le canal. Ainsi, la tension, suivant qu’on l’ait imposé ou pas, ou le courant électrique, suivant qu’on l’ait imposé ou non, au niveau de la sortie du composant semiconducteur dépendent des tensions appliquées sur ces trois grilles de polarisation. De préférence, le circuit intégré est configuré pour pouvoir appliquer soit une tension nominale soit une tension nulle sur les première et deuxième régions de grille. En outre, de préférence, le circuit intégré est configuré pour pouvoir appliquer une tension prédéfinie sur ladite entrée du composant semiconducteur. Cette tension est avantageusement appliquée en continu sur l’entrée du composant semiconducteur lorsque celui-ci est utilisé. Elle peut typiquement être d’environ 1.2Volts. Lorsque le canal est fermé, la tension sur la sortie présente un état plus bas que la tension sur l’entrée. Dans un mode de réalisation avantageux, la première région de grille et la deuxième région de grille présentent chacune une extrémité distale comportant une couche d’oxyde de grille au contact du substrat semiconducteur et de la région semiconductrice enterrée. Par ailleurs, avantageusement, la troisième région de grille présente une extrémité distale comportant une couche d’oxyde de grille au contact de la région semiconductrice enterrée, la troisième région de grille présentant le même type de conductivité que la région semiconductrice enterrée. Ainsi, la troisième région de grille est configurée pour être connectée électriquement à la région semiconductrice enterrée. Dans un mode de réalisation avantageux, le circuit intégré comprend au moins une tranchée d’isolation peu profonde formée dans le substrat semiconducteur au-dessus de la région semiconductrice enterrée, la première région de grille et la deuxième région de grille s’étendant en profondeur dans le substrat au travers d’une tranchée d’isolation peu profonde jusqu’à la région semiconductrice enterrée. Les couches d’oxyde de grille de la première région de grille et de la deuxième région de grille sont alors situées sous la tranchée d’isolation peu profonde. Dans un mode de réalisation avantageux, la région semiconductrice enterrée comprend : - une couche semiconductrice d’isolation s’étendant au travers du substrat semiconducteur parallèlement à sa face avant, la troisième région de grille étant reliée à cette couche semiconductrice d’isolation, - deux régions ayant le premier type de conductivité et s’étendant en saillie de la couche semiconductrice d’isolation, la couche semiconductrice d’isolation reliant ces deux régions, la première région de grille s’étendant en profondeur jusqu’à l’une de ces deux régions et la deuxième région de grille s’étendant en profondeur jusqu’à l’autre de ces deux régions. La zone active est alors délimitée par ces deux régions, par la couche semiconductrice d’isolation entre ces deux régions et par la première région de grille et la deuxième région de grille. Les couches d’oxyde des première et deuxième régions de grille peuvent alors être au contact de la région à laquelle cette région de grille est reliée. En particulier, de préférence, la troisième région de grille présente alors une extrémité distale au contact de la couche semiconductrice d’isolation. Un tel circuit intégré permet ainsi d’utiliser une couche semiconductrice d’isolation pour pouvoir connecter électriquement la troisième région de grille aux deux régions. Un tel circuit intégré permet donc de faciliter la connexion électrique de la troisième région de grille aux deux régions. En variante, la région semiconductrice enterrée comprend deux régions jointes ayant le premier type de conductivité, la première région de grille s’étendant en profondeur jusqu’à l’une de ces deux régions et la deuxième région de grille s’étendant en profondeur jusqu’à l’autre de ces deux régions, la troisième région de grille étant reliée à ces deux régions. La zone active est alors délimitée par ces deux régions, et par la première région de grille et la deuxième région de grille. Les couches d’oxyde des première et deuxième régions de grille peuvent alors être au contact de la région à laquelle cette région de grille est reliée. En particulier, de préférence, la troisième région de grille présente alors une extrémité distale au contact des deux régions. Un tel circuit intégré présente l’avantage de pouvoir se passer d’une couche semiconductrice d’isolation pour pouvoir connecter la troisième région de grille aux deux régions. Ce mode de réalisation de l’invention permet en outre un gain en surface significatif et l’intégration facile du composant électronique proposé parmi des librairies de cellules de portes logiques élémentaires (en anglais « standard cells »). En effet la réalisation d’une couche semiconductrice d’isolation profonde requiert une implantation de dopants à grande énergie à travers le silicium et donc un emploi d’une résine photolithographique de forte épaisseur pour protéger les zones non implantées. Pour obtenir une profondeur de champ photographique industrielle, ceci nécessite une ouverture large de la résine et donc la présence d’une couche semiconductrice d’isolation sur une grande surface de la plaquette de silicium. Le composant semiconducteur peut être configuré pour pouvoir réaliser plusieurs fonctions. En particulier, avantageusement, le composant semiconducteur est configuré de sorte que les zones appauvries autour du canal sont jointes uniquement lorsque la première région de grille et la deuxième région de grille sont alimentées par une tension nominale et que la troisième région de grille est alimentée par une première tension de polarisation. Ainsi, en appliquant la première tension de polarisation sur la troisième région de grille, le canal est fermé uniquement lorsqu’une tension nominale est appliquée sur les première et deuxième régions de grille, sinon le canal est ouvert. La tension sur la sortie du composant semiconducteur est donc à l’état bas uniquement lorsqu’une tension nominale est appliquée sur les première et deuxième régions de grille. Ainsi, lorsque ladite première tension de polarisation est appliquée sur ladite troisième région de grille, le composant semiconducteur présente la fonction d’une porte NON-ET (ou porte NAND) prenant en entrée les tensions appliquées sur les première et deuxième régions de grille. La première tension de polarisation est par exemple égale à 1,2V. Dans un mode de réalisation avantageux, le composant semiconducteur est configuré de sorte que les zones appauvries autour du canal sont séparées uniquement lorsque la première région de grille et la deuxième région de grille ne sont pas alimentées et que la troisième région de grille est alimentée par une deuxième tension de polarisation. Ainsi, en appliquant la deuxième tension de polarisation sur la troisième région de grille, le canal est ouvert uniquement lorsqu’une tension nulle est appliquée sur les première et deuxième régions de grille, sinon le canal est fermé. La tension sur la sortie du composant semiconducteur est donc à l’état haut uniquement lorsqu’une tension nulle est appliquée sur les première et deuxième régions de grille Ainsi, lorsque ladite deuxième tension de polarisation est appliquée sur ladite troisième région de grille, le composant semiconducteur présente la fonction d’une porte NON-OU (ou porte NOR) prenant en entrée les tensions appliquées sur les première et deuxième régions de grille. Avantageusement, la deuxième tension de polarisation est supérieure à la première tension de polarisation. Par exemple, la deuxième tension de polarisation est égale à 1,8V. Dans un mode de réalisation avantageux, le composant semiconducteur est configuré de sorte que les zones appauvries sont toujours séparées lorsque la troisième région de grille est alimentée par une troisième tension de polarisation. Ainsi, en appliquant la troisième tension de polarisation sur la troisième région de grille, le canal est ouvert quel que soit la tension appliquée sur les première et deuxième régions de grille. Ainsi, lorsque ladite troisième tension de polarisation est appliquée sur ladite troisième région de grille, le canal du composant semiconducteur présente la fonction d’une résistance entre l’entrée et la sortie. En outre, selon les tensions appliquées sur les première et deuxième régions de grille pouvant agir sur les zones appauvries, le canal peut ne pas être complètement ouvert. Le composant semiconducteur peut donc être utilisée comme résistance variable. Par exemple, la résistance du canal CAN peut notamment être réglée entre 500 Ohm et 1 MOhm. Avantageusement, la troisième tension de polarisation est inférieure à la première tension de polarisation. Le comportement de la zone active peut être adapté en ajustant par exemple son dopage et les dimensions de sa section transversale, définie notamment par la distance entre les première et deuxième régions de grille et la distance entre un fond de la tranchée d’isolation peu profonde et la région semiconductrice enterrée. En particulier, dans un mode de réalisation avantageux, la zone active, notamment le canal, présente un dopage compris entre 10 15 at/cm 3 et 10 19 at/cm 3 , par exemple de l’ordre de 10 17 at/cm 3 . En particulier, un tel dopage permet de faciliter la déplétion dans la zone active. De préférence, la première région de grille est espacée de la deuxième région de grille par une distance comprise entre 50nm et 1µm, par exemple de l’ordre de 150nm. Dans un mode de réalisation avantageux, la région semiconductrice enterrée est espacée d’une extrémité distale de la tranchée d’isolation peu profonde d’une distance comprise entre 50nm et 800nm, par exemple de l’ordre de 200nm. Dans un mode de réalisation avantageux, le circuit intégré comprend un deuxième composant semiconducteur comportant : ○ une région semiconductrice enterrée disposée dans le substrat semiconducteur et ayant un premier type de conductivité, ○ une première région de grille et une deuxième région de grille disposées à distance l’une de l’autre et s’étendant chacune respectivement en profondeur dans le substrat depuis une face avant du substrat semiconducteur jusqu’à la région semiconductrice enterrée, ○ une troisième région de grille s’étendant en profondeur dans le substrat semiconducteur depuis sa face avant et étant configuré pour être connectée électriquement à la région semiconductrice enterrée, ○ une zone, dite zone active, du substrat semiconducteur délimitée par la première région de grille, la deuxième région de grille et la région semiconductrice enterrée, la zone active ayant un deuxième type de conductivité opposé au premier type de conductivité et ○ une région d’isolation ayant le premier type de conductivité s’étendant dans la zone active entre la première région de grille et la deuxième région de grille. Le deuxième composant semiconducteur diffère donc du premier composant semiconducteur par le fait qu’il comprend une région d’isolation en travers de la région active, entre les première et deuxième région de grille. Cette région d’isolation permet d’empêcher un passage du courant entre l’entrée et la sortie du composant semiconducteur. Cette région d’isolation permet donc de déconnecter électriquement l’entrée de la sortie du composant semiconducteur. Un tel deuxième composant semiconducteur n’est donc pas adapté pour réaliser les fonctions pouvant être réalisées par le premier composant semiconducteur. Un tel composant semiconducteur peut être utilisé pour complexifier l’analyse du circuit intégré par ingénierie inversée. En effet, un tel deuxième composant semiconducteur est difficilement distinguable du premier composant semiconducteur mais ne peut effectuer les mêmes fonctions que le premier composant semiconducteur. Selon un autre aspect, il est proposé un procédé de fabrication d’un composant semiconducteur dans un substrat semiconducteur, le procédé comprenant : - une formation d’une région semiconductrice enterrée dans le substrat semiconducteur, cette région semiconductrice enterrée ayant un premier type de conductivité, - une formation d’une première région de grille et d’une deuxième région de grille à distance l’une de l’autre de sorte qu’elles s’étendent chacune respectivement en profondeur dans le substrat depuis une face avant du substrat semiconducteur jusqu’à la région semiconductrice enterrée, - une formation d’une zone, dite zone active, du substrat semiconducteur délimitée par la première région de grille, la deuxième région de grille et la région semiconductrice enterrée et ayant un deuxième type de conductivité opposé au premier type de conductivité, - une formation d’une troisième région de grille connectée électriquement à la région semiconductrice enterrée. D'autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : illustrent schématiquement des modes de réalisation et de mise en œuvre de l’invention. Les figures 1 à 3 illustrent un circuit intégré comprenant un composant semiconducteur CS1 selon un premier mode de réalisation. La est une vue de dessus du composant semiconducteur CS1. La est une vue du composant semiconducteur CS1 selon la coupe A-A représentée sur la . La est une vue du composant semiconducteur CS1 selon la coupe B-B représentée sur la . Le circuit intégré CI comprend un substrat semiconducteur SUB. Le substrat semiconducteur SUB présente une face avant FA. Le composant semiconducteur CS1 comprend une région semiconductrice enterrée RSE dans le substrat semiconducteur SUB. Cette région semiconductrice enterrée RSE a un premier type de conductivité, de préférence de type N. Le substrat semiconducteur SUB comprend également un caisson CSN ayant un deuxième type de conductivité, par exemple de type P, opposé au premier type de conductivité. Le caisson CSN s’étend en profondeur dans le substrat SUB depuis sa face avant FA. Le caisson CSN présente de préférence au voisinage de la couche isolante TIPP un dopage compris entre 10 15 at/cm 3 et 10 19 at/cm 3 , par exemple de l’ordre de 10 17 at/cm 3 . Le circuit intégré CI comprend également une tranchée d’isolation peu profonde TIPP (connu également selon l’acronyme STI de l’anglais « Shallow Trench Isolation »). Cette tranchée d’isolation peu profonde TIPP s’étend en profondeur dans le substrat semiconducteur SUB à partir de sa face avant FA jusqu’à une extrémité distale. Cette tranchée d’isolation peu profonde TIPP s’étend dans le substrat semiconducteur SUB moins profondément que le caisson CSN. Le caisson CSN entoure donc ainsi la tranchée d’isolation peu profonde TIPP. La tranchée d’isolation peu profonde TIPP peut s’étendre en profondeur dans le substrat semiconducteur SUB sur une distance pouvant être comprise entre 200nm et 500nm, par exemple de l’ordre de 350nm. La tranchée d’isolation peu profonde TIPP est formée d’un matériau diélectrique tel que du dioxyde de silicium. Le composant semiconducteur CS1 peut être utilisé pour réaliser différentes fonctions qui seront détaillées dans la suite. Dans ce premier mode de réalisation, la région semiconductrice enterrée RSE comprend une couche semiconductrice d’isolation CISO. Cette couche semiconductrice d’isolation CISO a donc le premier type de conductivité. Cette couche semiconductrice d’isolation CISO s’étend parallèlement à la face avant FA du substrat semiconducteur SUB. En particulier, cette couche semiconductrice d’isolation CISO s’étend directement sous le caisson CSN. Cette couche semiconductrice d’isolation CISO est donc située au moins en partie sous la tranchée d’isolation peu profonde TIPP. Par exemple, cette couche semiconductrice d’isolation CISO est située à une distance comprise entre 500nm et 2000nm par rapport à la face avant FA du substrat semiconducteur SUB. En particulier, la couche semiconductrice est espacée d’une extrémité distale de la tranchée d’isolation peu profonde TIPP d’une distance comprise entre 50nm et 800nm, par exemple de l’ordre de 200nm. De préférence, cette couche semiconductrice d’isolation CISO présente un dopage compris entre 10 16 at/cm 3 et 10 19 at/cm 3 , par exemple de l’ordre de 10 17 at/cm 3 . En outre, la région semiconductrice enterrée RSE comprend deux régions RE1, RE2 s’étendant en saillie de la couche semiconductrice d’isolation CISO. Ces deux régions RE1, RE2 ont également le premier type de conductivité. Ces deux régions RE1, RE2 sont situées sous la tranchée d’isolation peu profonde TIPP. De préférence, ces deux régions RE1, RE2 présentent un dopage compris entre 10 17 at/cm 3 et 10 20 at/cm 3 , par exemple de l’ordre de 3.10 18 at/cm 3 . Le composant semiconducteur CS1 comprend en outre une première région de grille PRG et une deuxième région de grille DRG. La première région de grille PRG s’étend en profondeur dans le substrat semiconducteur SUB au travers de la tranchée d’isolation peu profonde TIPP, jusqu’à une extrémité distale PED située sous la tranchée d’isolation peu profonde TIPP au contact du caisson CSN et de la région RE1. La deuxième région de grille DRG s’étend en profondeur dans le substrat semiconducteur SUB au travers de la tranchée d’isolation peu profonde TIPP, jusqu’à une extrémité distale DED située sous la tranchée d’isolation peu profonde TIPP au contact du caisson CSN et de la région RE2. En particulier, la première région de grille PRG et la deuxième région de grille DRG s’étendent en profondeur sur une distance comprise entre 300nm et 700nm, par exemple de l’ordre de 500nm. La première région de grille PRG et la deuxième région de grille DRG présentent une largeur comprise entre 40nm et 400nm, par exemple de l’ordre de 70nm. La première région de grille PRG et la deuxième région de grille DRG s’étendent parallèlement en longueur dans le substrat semiconducteur SUB. La première région de grille PRG est espacée de la deuxième région de grille DRG d’une distance comprise entre 50nm et 1µm, par exemple de l’ordre de 150nm. La première région de grille PRG et la deuxième région de grille DRG sont formées de polysilicium. L’extrémité distale PED de la première région de grille PRG et l’extrémité distale DED de la deuxième région de grille DRG comprennent une couche d’oxyde de grille POG, DOG contre le caisson CSN et les régions RE1, RE2 respectivement. Ces couches d’oxyde POG, DOG peuvent également s’étendre sur les flancs des première et deuxième régions de grille PRG, DRG. Le composant semiconducteur CS1 comprend également une troisième région de grille TRG ayant le premier type de conductivité, notamment de type N+. Cette troisième région de grille TRG s’étend en profondeur dans le substrat jusqu’à une extrémité distale TED en contact de la couche semiconductrice d’isolation CISO de même type de conductivité. En particulier, la troisième région de grille TRG est formée dans une région REC ayant le premier type de conductivité encadrant la première région de grille PRG et la deuxième région de grille DRG. La région REC présente un dopage compris entre 10 15 at/cm 3 et 10 19 at/cm 3 , par exemple de l’ordre de 10 17 at/cm 3 . La troisième région de grille TRG présente un dopage compris entre 10 16 at/cm 3 et 10 20 at/cm 3 , par exemple de l’ordre de 10 17 at/cm 3 dans la zone semiconductrice isolante éloignée de la face avant FA, mais de l’ordre de 5.10 19 at/cm 3 près de la surface de la face avant FA. Par ailleurs, le composant semiconducteur CS1 comprend également des zones de prise de contact ZPC sur les première, deuxième et troisième région de grille PRG, DRG, TRG ainsi que sur l’entrée IN et la sortie OUT. Le composant semiconducteur comprend alors une zone, dite zone active ZA, du caisson CSN délimitée par la couche semiconductrice d’isolation CISO, par les régions RE1, RE2, par les première et deuxième régions de grille PRG, DRG et par la tranchée d’isolation peu profonde TIPP. La zone active ZA comprend un canal CAN ayant le deuxième type de conductivité et des zones appauvries (non représentées). Les zones appauvries sont situées entre les deux régions RE1, RE2 et le canal CAN ainsi qu’entre la couche semiconductrice d’isolation CISO et le canal CAN. En particulier, plus on augmente les tensions appliquées sur les régions de grille, plus on augmente les zones appauvries dans la zone active de façon à réduire la section du canal. Plus particulièrement, le circuit intégré est configuré de sorte que les première et deuxième régions de grille puisse être alimentées par une tension nominale. De préférence, cette tension nominale est de l’ordre de 1,1V. Le composant semiconducteur CS1 est configuré de façon à pouvoir réaliser plusieurs fonctions en modifiant l’état de la zone active ZA. Le composant semiconducteur CS1 est configuré pour que le comportement du canal CAN puisse être modifié selon la tension appliquée sur la troisième région de grille TRG. Ainsi, le composant semiconducteur CS1 est configuré pour pouvoir réaliser plusieurs fonctions en modifiant le comportement du canal CAN. En particulier, les tensions appliquées sur les première, deuxième et troisième régions de grille PRG, DRG et TRG peuvent agir sur les zones appauvries de la zone active ZA. Plus particulièrement, lorsque les tensions appliquées sur les première, deuxième et troisième régions de grille PRG, DRG et TRG sont nulles, les zones appauvries sont suffisamment minimes pour que le canal CAN soit ouvert de façon à permettre le passage du courant entre l’entrée IN et la sortie OUT. En outre, le composant semiconducteur CS1 peut être configuré pour fonctionner en porte logique NON-ET (porte NAND) lorsque la tension appliquée sur la troisième région de grille TRG est égale à une première tension de polarisation. Les entrées de cette porte logique sont alors les tensions appliquées aux première et deuxième régions de grille PRG et DRG, et la sortie de la porte logique est la sortie OUT. Cette première tension de polarisation peut par exemple être égale à 1,2V. En particulier, lorsque la première tension de polarisation est appliquée sur la troisième région de grille TRG, les zones appauvries autour du canal CAN sont jointes uniquement lorsque la première région de grille PRG et la deuxième région de grille DRG sont alimentées par la tension nominale. Dans ce cas, le canal CAN est donc fermé uniquement lorsque la tension nominale est appliquée sur les première et deuxième régions de grille PRG et DRG, sinon le canal CAN est ouvert. La tension sur la sortie OUT du composant semiconducteur CS1 est donc à l’état bas uniquement lorsque la tension nominale est appliquée sur les première et deuxième régions de grille PRG et DRG. Lorsqu’une tension nulle est appliquée sur la première région de grille et/ou la deuxième région de grille PRG, DRG, la tension sur la sortie OUT est à l’état haut. En outre, le composant semiconducteur CS1 peut être configuré pour fonctionner en porte logique NON-OU (porte NOR) lorsque la tension appliquée sur la troisième région de grille TRG est égale à une deuxième tension de polarisation. Les entrées de cette porte logique sont alors les tensions appliquées aux première et deuxième régions de grille PRG et DRG, et la sortie de la porte logique est la sortie OUT. Cette deuxième tension de polarisation peut par exemple être égale à 1,8V. En particulier, lorsque cette deuxième tension de polarisation est appliquée sur la troisième région de grille TRG, les zones appauvries autour du canal CAN sont séparées uniquement lorsque la première région de grille PRG et la deuxième région de grille DRG ne sont pas alimentées. Dans ce cas, le canal CAN est donc ouvert uniquement lorsque la première région de grille PRG et la deuxième région de grille DRG ne sont pas alimentées, sinon le canal CAN est fermé. La tension sur la sortie OUT du composant semiconducteur est donc à l’état haut uniquement lorsqu’une tension nulle est appliquée sur les première et deuxième régions de grille PRG, DRG. Lorsque la tension nominale est appliquée sur la première région de grille et/ou la deuxième région de grille PRG, DRG, la tension sur la sortie OUT est à l’état bas. En outre, le composant semiconducteur CS1 peut être configuré pour fonctionner comme résistance variable lorsque la tension appliquée sur la troisième région de grille TRG est égale à une troisième tension de polarisation. La résistance variable est alors formée par le canal CAN entre l’entrée IN et la sortie OUT. Cette troisième tension de polarisation peut par exemple être égale à 0,6V. En particulier, lorsque la troisième tension de polarisation est appliquée sur la troisième région de grille TRG, les zones appauvries sont toujours séparées. Ainsi, en appliquant la troisième tension de polarisation sur la troisième région de grille TRG, le canal CAN est ouvert quel que soit la tension appliquée sur les première et deuxième régions de grille PRG et DRG. Néanmoins, il est tout de même possible d’agir sur la résistance du canal CAN en agissant sur les zones appauvries. Ainsi, il est possible de faire varier la résistance du canal selon les tensions appliquées sur les première et deuxième régions de grille PRG et DRG. Par exemple, la résistance du canal CAN peut notamment être réglée entre 500 Ohm et 1MOhm. La illustre un mode de mise en œuvre d’un procédé de fabrication pouvant être utilisé pour obtenir le composant semiconducteur CS1 représenté aux figures 1 à 3. Le procédé de fabrication comprend une étape 20 de formation des tranchées d’isolation peu profondes TIPP dans le substrat semiconducteur SUB. Le procédé de fabrication comprend ensuite une étape 21 de formation de la couche semiconductrice d’isolation CISO dans le substrat semiconducteur SUB par implantation de dopants du premier type de conductivité. Le procédé de fabrication comprend ensuite une étape 22 de formation du caisson CSN dans le substrat semiconducteur SUB par implantation de dopants du deuxième type de conductivité. Le procédé de fabrication comprend ensuite une étape 23 de formation des deux régions RE1, RE2 dans le substrat semiconducteur par implantation du premier type de conductivité. Le procédé de fabrication comprend ensuite une étape 24 de formation des première et deuxième régions de grille PRG, DRG. L’étape 24 de formation des première et deuxième régions de grille PRG, DRG comprend une gravure de deux tranchées s’étendant parallèlement l’une à l’autre depuis la face avant du substrat semiconducteur jusqu’aux régions RE1, RE2, en traversant les tranchées d’isolation peu profonde TIPP. Les tranchées définissent alors les contours des première et deuxième régions de grille PRG, DRG. Cette étape 24 comprend également une formation d’une couche d’oxyde de grille POG, DOG sur les flancs des tranchées, notamment contre les régions RE1, RE2. Cette étape comprend en outre un dépôt de polysilicium remplissant les tranchées. Le procédé de fabrication comprend également une étape 25 de formation de la région REC par implantation de dopants ayant le premier type de conductivité. Le procédé de fabrication comprend également une étape 26 de formation de la troisième région de grille TRG par implantation de dopants ayant le premier type de conductivité dans la région REC. Le procédé de fabrication comprend également une étape 27 de formation de l’entrée IN et de la sortie OUT par implantation de dopants ayant le deuxième type de conductivité. Le procédé de fabrication comprend ensuite une étape 28 de formation des zones de prise de contact ZPC des première, deuxième et troisième régions de grille PRG, DRG, TRG et des zones de prise de contact ZPC de l’entrée IN et de la sortie OUT. Les figures 5 et 6 illustre un composant semiconducteur CS2 selon un autre mode de réalisation. La est une vue de dessus du composant semiconducteur CS2. La est une vue du composant semiconducteur CS2 selon la coupe A-A représentée sur la . Dans ce mode de réalisation, le composant semiconducteur CS2 est formé dans le substrat semiconducteur SUB . Ce mode de réalisation diffère de celui illustré à la par le fait qu’aucune couche semiconductrice d’isolation CISO n’est utilisée pour connecter électriquement la troisième région de grille TRG aux régions RE1 et RE2. En effet, dans ce mode de réalisation, la régions semiconductrice enterrée RSE comprend uniquement des régions RE1 et RE2 jointes. Ainsi, le composant semiconducteur CS2 comprend donc une première région de grille PRG et une deuxième région de grille DRG s’entendant en profondeur dans le substrat semiconducteur SUB au travers d’une tranchée d’isolation peu profonde depuis une face avant FA du substrat semiconducteur SUB. Les première et deuxième régions de grille PRG et DRG comprennent respectivement une couche d’oxyde de grille POG, DOG au niveau de leur extrémité distale. En particulier, la tranchée d’isolation peu profonde TIPP s’étend en profondeur dans le substrat semiconducteur SUB à partir d’une face avant FA du substrat semiconducteur SUB. La troisième région de grille TRG s’étend alors dans le substrat semiconducteur SUB jusqu’à une extrémité distale au contact d’au moins l’une des régions RE1, RE2. En particulier, la troisième région de grille TRG est formée dans une région semiconductrice RET s’étendant en profondeur dans le substrat semiconducteur SUB et ayant le premier type de conductivité. En particulier, cette région semiconductrice RET s’étend en longueur orthogonalement aux première et deuxième régions de grille. Comme pour le composant semiconducteur CS1, le composant semiconducteur CS2 comprend un caisson CSN dans lequel est formée la région semiconductrice enterrée. Le composant semiconducteur CS2 comprend également une entrée IN et une sortie OUT formées entre la première région de grille et la deuxième région de grille. Le composant semiconducteur CS2 comprend donc une zone active ZA du caisson CSN délimitée par les régions RE1, RE2, par les première et deuxième régions de grille PRG, DRG et par la tranchée d’isolation peu profonde TIPP. La zone active ZA comprend un canal CAN ayant le deuxième type de conductivité entre l’entrée IN et la sortie OUT et des zones appauvries (non représentées). Les zones appauvries sont situées entre les deux régions RE1, RE2 et le canal CAN. Le composant semiconducteur CS2 est configuré pour pouvoir réaliser les mêmes fonctions que le composant semiconducteur CS1, notamment de la même manière que décrit précédemment pour le composant semiconducteur CS1. La illustre un mode de mise en œuvre d’un procédé de fabrication pouvant être utilisé pour obtenir le composant semiconducteur CS2 représenté aux figures 5 à 6. Le procédé de fabrication comprend une étape 30 de formation des tranchées d’isolation peu profondes TIPP. Le procédé de fabrication comprend ensuite une étape 31 de formation du caisson CSN dans le substrat semiconducteur SUB par implantation du deuxième type de conductivité. Le procédé de fabrication comprend ensuite une étape 32 de formation des deux régions RE1, RE2 dans le substrat semiconducteur SUB par implantation du premier type de conductivité. Le procédé de fabrication comprend également une étape 33 de formation de la région semiconductrice RET par implantation de dopants du premier type de conductivité. Le procédé de fabrication comprend ensuite une étape 34 de formation des première et deuxième régions de grille PRG, DRG. L’étape 34 de formation des première et deuxième régions de grille PRG, DRG comprend une gravure de deux tranchées s’étendant parallèlement l’une à l’autre depuis la face avant du substrat semiconducteur SUB jusqu’aux régions RE1, RE2, en traversant les tranchées d’isolation peu profonde TIPP. Les tranchées définissent alors les contours des première et deuxième régions de grille PRG, DRG.Cette étape 34 comprend également une formation d’une couche d’oxyde de grille POG, DOG dans les tranchées, contre les régions RE1, RE2. Cette étape comprend en outre un dépôt de polysilicium remplissant les tranchées. Le procédé de fabrication comprend également une étape 35 de formation de la troisième région de grille TRG par implantation de dopants ayant le deuxième type de conductivité dans la région semiconductrice RET. Le procédé de fabrication comprend également une étape 36 de formation de l’entrée IN et de la sortie OUT par implantation de dopants ayant le deuxième type de conductivité. Le procédé de fabrication comprend ensuite une étape 37 de formation des zones de prise de contact ZPC des première, deuxième et troisième régions de grille PRG, DRG, TRG et des zones de prise de contact ZPC de l’entrée et de la sortie. Par ailleurs, la illustre une vue de dessus d’un composant semiconducteur FCS formé dans un substrat semiconducteur SUB. Ce composant semiconducteur FCS comprend une première région de grille PRG et une deuxième région de grille DRG s’entendant en profondeur dans le substrat semiconducteur SUB au travers d’une tranchée d’isolation peu profonde (non représentée). En particulier, la tranchée d’isolation peu profonde TIPP s’étend en profondeur dans le substrat semiconducteur SUB à partir d’une face avant FA du substrat semiconducteur SUB. Le composant semiconducteur FCS comprend également une région semiconductrice enterrée sous la tranchée d’isolation peu profonde. Cette région semiconductrice enterrée peut être identique à celle du composant semiconducteur CS1 représenté aux figures 1 à 3 ou à celle du composant semiconducteur CS2 représenté aux figures 5 et 6. Le composant semiconducteur FCS peut également comprendre une troisième région de grille (non représentée) qui s’étend alors dans le substrat semiconducteur jusqu’à une extrémité distale au contact de la région semiconductrice enterrée. Comme pour les composants semiconducteur CS1 et CS2, le composant semiconducteur FCS comprend un caisson (non représenté) dans lequel est formée la région semiconductrice enterrée. Le composant semiconducteur FCS comprend également une entrée IN et une sortie OUT formées entre la première région de grille et la deuxième région de grille PRG et DRG. Le composant semiconducteur FCS comprend donc une zone active ZA du caisson délimitée par la région semiconductrice enterrée, par les première et deuxième régions de grille PRG, DRG et par la tranchée d’isolation peu profonde. La zone active ZA comprend un canal ayant le deuxième type de conductivité entre l’entrée IN et la sortie OUT et des zones appauvries. Les zones appauvries sont situées entre la région semiconductrice enterrée et le canal. Le composant semiconducteur FCS comprend en outre une région d’isolation RIS ayant le premier type de conductivité s’étendant dans la zone active ZA entre la première région de grille PRG et la deuxième région de grille DRG. Cette région d’isolation RIS permet d’empêcher un passage du courant entre l’entrée IN et la sortie OUT du composant semiconducteur FCS. Cette région d’isolation RIS permet donc de déconnecter électriquement l’entrée IN de la sortie OUT du composant semiconducteur FCS. Un tel composant semiconducteur FCS n’est donc pas adapté pour réaliser les fonctions pouvant être réalisées par les composants semiconducteurs CS1, CS2 tels que représentés à la à 3 ou 5 et 6. La illustre un mode de mise en œuvre d’un procédé de fabrication pouvant être utilisé pour obtenir le composant semiconducteur FCS représenté à la . Le procédé de fabrication comprend une étape 40 de formation des tranchées d’isolation peu profondes TIPP. Le procédé de fabrication comprend une étape 41 de formation du caisson CSN dans le substrat semiconducteur par implantation du deuxième type de conductivité. Le procédé de fabrication comprend ensuite une étape 42 de formation de la région semiconductrice enterrée RE dans le substrat semiconducteur par implantation du premier type de conductivité. Le procédé de fabrication comprend ensuite une étape 43 de formation des première et deuxième régions de grille PRG, DRG. L’étape 43 de formation des première et deuxième régions de grille PRG, DRG comprend une gravure de deux tranchées s’étendant parallèlement l’une à l’autre depuis la face avant FA du substrat semiconducteur SUB jusqu’à la région semiconductrice enterrée RE, en traversant les tranchées d’isolation peu profonde. Les tranchées définissent alors les contours des première et deuxième régions de grille PRG, DRG. Cette étape 43 comprend également une formation d’une couche d’oxyde de grille dans les tranchées, contre la région semiconductrice enterrée RE. Cette étape comprend en outre un dépôt de polysicilium remplissant les tranchées. Le procédé de fabrication comprend éventuellement une étape 44 de formation de la troisième région de grille TRG par implantation de dopants ayant le premier type de conductivité. Le procédé de fabrication comprend également une étape 45 de formation de l’entrée IN et de la sortie OUT par implantation de dopants ayant le deuxième type de conductivité. Le procédé de fabrication comprend ensuite une étape 46 de formation des zones de prise de contact ZPC des première, deuxième régions de grille PRG, DRG, des zones de prise de contact ZPC de l’entrée IN et de la sortie OUT, et éventuellement une zone de prise de contact pour la troisième région de grille. Avantageusement, comme illustré à la , un circuit intégré CI peut comprendre au moins un composant semiconducteur CS1, CS2 tel que ceux représentés aux figures 1 à 3 ou 5 à 6 et au moins un composant semiconducteur FCS tel que celui représenté à la . Dans un tel circuit il est difficile de différencier les composants semiconducteurs FCS des composants semiconducteurs CS1, CS2 par ingénierie inversée. En effet, les composants semiconducteurs FCS diffère uniquement des composants semiconducteur CS1, CS2 par le fait qu’ils comprennent une région d’isolation RIS en travers de la zone active ZA, entre les première et deuxième région de grille PRG, DRG. Cette région d’isolation est difficilement détectable. Comme vu précédemment, cette région d’isolation RIS permet d’empêcher un passage du courant entre l’entrée IN et la sortie OUT du composant semiconducteur FCS. Cette région d’isolation RIS permet donc de déconnecter électriquement l’entrée IN de la sortie OUT du composant semiconducteur FCS. Un tel composant semiconducteur FCS n’est donc pas adapté pour réaliser les fonctions pouvant être réalisées par les composants semiconducteurs CS1, CS2 Un tel composant semiconducteur FCS peut ainsi être utilisé pour complexifier l’analyse du circuit intégré par ingénierie inversée. En effet, un tel composant semiconducteur FCS est difficilement distinguable des composants semiconducteurs CS1, CS2 mais ne peut effectuer les mêmes fonctions que ces composants semiconducteurs CS1, CS2. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l’homme de l’art. Par exemple, dans les modes de réalisation détaillées ci-dessus la fonction du composant électronique est définie par la tension de polarisation appliquée par la troisième région de grille. Néanmoins, il est tout à fait possible de prévoir un tel composant électronique pour lequel sa fonction est définie selon la tension appliquée sur la première région de grille ou bien sur la deuxième région de grille ou bien encore selon les différentes tensions appliquées sur les première, deuxième et troisième régions de grille. Circuit intégré comprenant : - un substrat semiconducteur (SUB) et - un premier composant semiconducteur (CS1, CS2) comportant : ○ une région semiconductrice enterrée (RE1, RE2, CISO) disposée dans le substrat semiconducteur (SUB) et ayant un premier type de conductivité, ○ une première région de grille (PRG) et une deuxième région de grille (DRG) disposées à distance l’une de l’autre et s’étendant chacune respectivement en profondeur dans le substrat (SUB) depuis une face avant (FA) du substrat semiconducteur (SUB) jusqu’à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une troisième région de grille (TRG) s’étendant en profondeur dans le substrat semiconducteur (SUB) depuis sa face avant (FA) et étant configurée pour être connectée électriquement à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une zone, dite zone active (ZA), du substrat semiconducteur (SUB) délimitée par la première région de grille (PRG), la deuxième région de grille (DRG) et la région semiconductrice enterrée (RE1, RE2, CISO), la zone active ayant un deuxième type de conductivité opposé au premier type de conductivité. Circuit intégré selon la revendication 1, dans lequel le substrat semiconducteur (SUB) comprend un caisson (CSN) du deuxième type de conductivité et dans lequel la région semiconductrice enterrée (RE1, RE2, CISO) est située dans ce caisson (CSN), la zone active (ZA) étant comprise dans le caisson (CSN). Circuit intégré selon l’une quelconque des revendications 1 ou 2, dans lequel le premier composant semiconducteur (CS1, CS2) comprend en outre une entrée (IN) et une sortie (OUT) situées entre la première région de grille (PRG) et la deuxième région de grille (DRG) et à distance l’une de l’autre, la zone active (ZA) comportant : - un canal (CAN) configuré pour se former entre ladite entrée (IN) et ladite sortie (OUT), et - des zones appauvries autour du canal (CAN). Circuit intégré selon l’une des revendications 1 à 3, dans lequel la première région de grille (PRG) et la deuxième région de grille (DRG) présentent chacune une extrémité distale comportant une couche d’oxyde de grille (POG, DOG) au contact du substrat semiconducteur (SUB) et de la région semiconductrice enterrée (RE1, RE2, CISO). Circuit intégré selon l’une des revendications 1 à 4, comprenant au moins une tranchée d’isolation peu profonde (TIPP) située dans le substrat semiconducteur (SUB) au-dessus de la région semiconductrice enterrée (RE1, RE2, CISO), la première région de grille (PRG) et la deuxième région de grille (DRG) s’étendant en profondeur dans le substrat au travers d’une tranchée d’isolation peu profonde (TIPP) jusqu’à la région semiconductrice enterrée (RE1, RE2, CISO). Circuit intégré selon l’une des revendications 1 à 5, dans lequel la région semiconductrice enterrée (RE1, RE2, CISO) comprend : - une couche semiconductrice d’isolation (CISO) s’étendant au travers du substrat semiconducteur parallèlement (SUB) à sa face avant (FA), la troisième région de grille (TRG) étant reliée à cette couche semiconductrice d’isolation (CISO), - deux régions (RE1, RE2) ayant le premier type de conductivité et s’étendant en saillie de la couche semiconductrice d’isolation (CISO), la couche semiconductrice d’isolation (CS1) reliant ces deux régions (RE1, RE2), la première région de grille (PRG) s’étendant en profondeur jusqu’à l’une de ces deux régions (RE1, RE2) et la deuxième région de grille (DRG) s’étendant en profondeur jusqu’à l’autre de ces deux régions (RE1, RE2), et dans lequel la zone active (ZA) est délimitée par ces deux régions (RE1, RE2), par la couche semiconductrice d’isolation (CISO) entre ces deux régions (RE1, RE2) et par la première région de grille (PRG) et la deuxième région de grille (DRG). Circuit intégré selon l’une des revendications 1 à 5, dans lequel la région semiconductrice enterrée (RE1, RE2) comprend deux régions (RE1, RE2) jointes ayant le premier type de conductivité, la première région de grille (PRG) s’étendant en profondeur jusqu’à l’une de ces deux régions (RE1, RE2) et la deuxième région de grille (DRG) s’étendant en profondeur jusqu’à l’autre de ces deux régions (RE1, RE2), la troisième région de grille (TRG) étant reliée à ces deux régions (RE1, RE2), et dans lequel la zone active (ZA) est délimitée par ces deux régions (RE1, RE2), et par la première région de grille (PRG) et la deuxième région de grille (DRG). Circuit intégré selon l’une des revendications 3 à 7, dans lequel le premier composant semiconducteur (CS1, CS2) est configuré de sorte que les zones appauvries autour du canal (CAN) sont jointes uniquement lorsque la première région de grille (PRG) et la deuxième région de grille (DRG) sont alimentées par une tension nominale et que la troisième région de grille (TRG) est alimentée par une première tension de polarisation. Circuit intégré selon l’une des revendications 3 à 8, dans lequel le premier composant semiconducteur est configuré de sorte que les zones appauvries autour du canal (CAN) sont séparées uniquement lorsque la première région de grille (PRG) et la deuxième région de grille (DRG) ne sont pas alimentées et que la troisième région de grille (TRG) est alimentée par une deuxième tension de polarisation. Circuit intégré selon l’une des revendications 3 à 9, dans lequel le premier composant semiconducteur est configuré de sorte que les zones appauvries sont toujours séparées lorsque la troisième région de grille (TRG) est alimentée par une troisième tension de polarisation. Circuit intégré selon l’une des revendications 1 à 10, dans lequel, la zone active (ZA) présente un dopage compris entre 10 15 at/cm 3 et 10 19 at/cm 3 . Circuit intégré selon l’une des revendications 1 à 11, dans lequel la première région de grille (PRG) est espacée de la deuxième région de grille (DRG) par une distance comprise entre 50nm et 1µm. Circuit intégré selon l’une des revendications 5 à 12, dans lequel la région semiconductrice enterrée (RE1, RE2, CISO) est espacée d’une extrémité distale de la tranchée d’isolation peu profonde (TIPP) d’une distance comprise entre 50nm et 800nm. Circuit intégré selon l’une des revendications 1 à 13, comprenant en outre un deuxième composant semiconducteur (FCS) comportant : ○ une région semiconductrice enterrée disposée dans le substrat semiconducteur et ayant un premier type de conductivité, ○ une première région de grille (PRG) et une deuxième région de grille (DRG) disposées à distance l’une de l’autre et s’étendant chacune respectivement en profondeur dans le substrat (SUB) depuis une face avant (FA) du substrat semiconducteur (SUB) jusqu’à la région semiconductrice enterrée, ○ une troisième région de grille (TRG) s’étendant en profondeur dans le substrat semiconducteur (SUB) et étant configurée pour être connectée électriquement à la région semiconductrice enterrée, ○ une zone, dite zone active (ZA) , du substrat semiconducteur (SUB) délimitée par la première région de grille (PRG), la deuxième région de grille (DRG) et la région semiconductrice enterrée, la zone active ayant un deuxième type de conductivité opposé au premier type de conductivité et ○ une région d’isolation (RIS) ayant le premier type de conductivité s’étendant dans la zone active (ZA) entre la première région de grille (PRG) et la deuxième région de grille (DRG). Procédé de fabrication d’un composant semiconducteur (CS1) dans un substrat semiconducteur (SUB), le procédé comprenant : - une formation d’une région semiconductrice enterrée (RE1, RE2, CISO) dans le substrat semiconducteur (SUB), cette région semiconductrice enterrée (RE1, RE2, CISO) ayant un premier type de conductivité, - une formation d’une première région de grille (PRG) et d’une deuxième région de grille (DRG) à distance l’une de l’autre de sorte qu’elles s’étendent chacune respectivement en profondeur dans le substrat (SUB) depuis une face avant (FA) du substrat semiconducteur (SUB) jusqu’à la région semiconductrice enterrée (RE1, RE2, CISO), - une formation d’une zone, dite zone active (ZA), du substrat semiconducteur délimitée par la première région de grille (PRG), la deuxième région de grille (DRG) et la région semiconductrice enterrée (RE1, RE2, CISO) et ayant un deuxième type de conductivité opposé au premier type de conductivité, - une formation d’une troisième région de grille (TRG) s’étendant dans le substrat semiconducteur (SUB) depuis sa face avant et étant connectée électriquement à la région semiconductrice enterrée (RE1, RE2, CISO).