Brevet FR3105466A1 — publié le 20210625

Procédé de communication pour circuits électroniques d'une batterie d'accumulateurs électriques La présente description concerne un procédé de communication entre un premier circuit électronique (BMS) et des deuxièmes circuits électroniques (SC i ) par l'intermédiaire d'un bus (BUS) bidirectionnel permettant la communication en duplex intégral A chaque deuxième circuit électronique correspond un identifiant unique. Le procédé comprenant la transmission par le premier circuit électronique de premières trames sur le bus à destination des deuxièmes circuits électroniques, les bits de chaque première trame étant répartis en groupes de bits successifs, un premier groupe de bits correspondant à un premier identifiant parmi les identifiants, un deuxième groupe de bits correspondant à des commandes à exécuter par le deuxième circuit électronique correspondant au premier identifiant et un troisième groupe de bits correspondant à un deuxième identifiant parmi les identifiants, seul le deuxième circuit électronique correspondant au deuxième identifiant étant autorisé à émettre une deuxième trame à destination du premier circuit électronique sur le bus. Figure pour l'abrégé : Fig. 1 Procédé de communication pour circuits électroniques d'une batterie d'accumulateurs électriques La présente description concerne de façon générale un procédé d'échange de données entre des circuits électroniques, notamment des circuits électroniques d'une batterie d'accumulateurs électriques, également appelée pack batterie. Il est connu de réaliser une batterie comprenant plusieurs étages ou modules dans chacun desquels des accumulateurs électriques, également appelés cellules, peuvent être connectés en série ou en parallèle par des interrupteurs commandables. Une telle batterie est adaptée à fournir une tension dont la forme d'onde varie dans le temps en faisant varier au cours du temps la connexion des cellules via la fermeture ou l'ouverture des interrupteurs. La batterie peut comprendre un circuit de commande, appelé circuit de commande maître, pouvant transmettre des données à chaque module. Le circuit de commande maître peut notamment transmettre à chaque module des commandes de fermetures et/ou d'ouvertures des interrupteurs du module. Chaque module peut transmettre au circuit de commande maître des données, notamment des données issues de capteurs, par exemple la tension aux bornes de chaque cellule du module ou la température de chaque cellule du module. Le circuit de commande maître peut recevoir une consigne, par exemple une consigne de tension et/ou de courant et/ou de connexion d'un nombre donné de cellules, et sélectionner les cellules à connecter ou à déconnecter pour chaque module de façon à obtenir la tension et/ou le courant souhaités. La transmission des commandes du circuit de commande maître aux modules est généralement considérée comme prioritaire, notamment par rapport aux autres signaux échangés entre le circuit de commande maître et les modules. Pour certaines applications, il peut être souhaitable de prévoir un seul bus de communication bidirectionnel entre le circuit de commande maître et les modules, notamment pour réduire les coûts de fabrication du pack batterie. Il peut toutefois être difficile d'assurer un échange convenable des signaux entre le circuit de commande maître et les modules avec des priorités différentes attribuées aux signaux échangés, notamment lorsque la fréquence de transmission de commandes d'ouvertures et de fermetures d'interrupteurs du circuit de commande maître vers les modules est élevée. Ainsi, un objet d'un mode de réalisation est de prévoir un procédé d'échange de données, notamment pour batterie, qui pallie au moins certains des inconvénients des procédés d'échange de données décrits précédemment. Un autre objet d'un mode de réalisation est que la transmission des commandes du circuit de commande maître de la batterie aux modules ne soit pas perturbée par la transmission de données autres que les commandes entre les modules et le circuit de commande maître. Un autre objet d'un mode de réalisation est d'empêcher des conflits entre les modules pour la transmission de signaux au circuit de commande maître. Un mode de réalisation prévoit un procédé de communication entre un premier circuit électronique et des deuxièmes circuits électroniques par l'intermédiaire d'un bus bidirectionnel permettant la communication en duplex intégral, à chaque deuxième circuit électronique correspondant un identifiant unique, le procédé comprenant la transmission par le premier circuit électronique de premières trames sur le bus à destination des deuxièmes circuits électroniques, chaque première trame comprenant le même nombre de bits, les bits de chaque première trame étant répartis en groupes de bits successifs, les positions des groupes étant les mêmes dans chaque première trame, un premier groupe de bits parmi les groupes de bits correspondant à un premier identifiant parmi les identifiants, un deuxième groupe de bits parmi les groupes de bits correspondant à des commandes à exécuter par le deuxième circuit électronique correspondant au premier identifiant et un troisième groupe de bits parmi les groupes de bits correspondant à un deuxième identifiant parmi les identifiants, seul le deuxième circuit électronique correspondant au deuxième identifiant étant autorisé à émettre une deuxième trame à destination du premier circuit électronique sur le bus. Selon un mode de réalisation, le premier circuit électronique modifie le troisième groupe de bits des premières trames pour balayer de façon cyclique l'ensemble des identifiants selon un ordre donné. Selon un mode de réalisation, le premier circuit électronique émet une succession de premières trames avec le troisième groupe de mots correspondant au même deuxième identifiant s'il n'a pas reçu de deuxième trame émis par le deuxième circuit électronique correspondant au deuxième identifiant. Selon un mode de réalisation, le premier circuit électronique émet successivement plusieurs premières trames avec le troisième groupe de mots correspondant à une valeur donnée ne correspondant pas à l'un des identifiants si, après l'émission de ladite succession de premières trames, il n'a toujours pas reçu de deuxième trame émise par le deuxième circuit électronique correspondant au deuxième identifiant. Selon un mode de réalisation, le premier circuit électronique et les deuxièmes circuits électroniques font partie d'une batterie d'accumulateurs électriques, les accumulateurs électriques étant répartis en ensembles d'accumulateurs électriques, chaque deuxième circuit électronique correspondant au premier identifiant commandant la connexion ou la déconnexion de chaque accumulateur électrique de l'un des ensembles à partir desdites commandes. Selon un mode de réalisation, les commandes sont des commandes de fermeture ou d'ouverture d'interrupteurs reliant les accumulateurs électriques. Selon un mode de réalisation, lorsque le premier identifiant est identique au deuxième identifiant, le deuxième circuit électronique correspondant au premier identifiant exécute les commandes avant l'envoi de la deuxième trame. Selon un mode de réalisation, chaque deuxième circuit électronique est relié à au moins un capteur de tension et/ou de courant, et la deuxième trame comprend des données représentatives d'au moins une valeur mesurée par le capteur relié au deuxième circuit électronique correspondant au deuxième identifiant. Selon un mode de réalisation, la transmission par le premier circuit électronique des premières trames sur le bus à destination des deuxièmes circuits électroniques est réalisée de façon périodique. Un mode de réalisation prévoit également un système électronique comprenant un premier circuit électronique et des deuxièmes circuits électroniques reliés au premier circuit électronique par un bus bidirectionnel configuré pour permettre la communication en duplex intégral, à chaque deuxième circuit électronique correspondant un identifiant unique, le premier circuit électronique étant configuré pour transmettre des premières trames sur le bus à destination des deuxièmes circuits électroniques, chaque première trame comprenant le même nombre de bits, les bits de chaque première trame étant répartis en groupes de bits successifs, les positions des groupes étant les mêmes dans chaque première trame, un premier groupe de bits parmi les groupes de bits correspondant à un premier identifiant parmi les identifiants, un deuxième groupe de bits parmi les groupes de bits correspondant à des commandes à exécuter par le deuxième circuit électronique correspondant au premier identifiant et un troisième groupe de bits parmi les groupes de bits correspondant à un deuxième identifiant parmi les identifiants, seul le deuxième circuit électronique correspondant au deuxième identifiant étant autorisé à émettre une deuxième trame à destination du premier circuit électronique sur le bus. Selon un mode de réalisation, le système correspond à une batterie d'accumulateurs électriques, les accumulateurs électriques étant répartis en ensembles d'accumulateurs électriques, chaque deuxième circuit électronique étant configuré pour commander la connexion et la déconnexion de chaque accumulateur électrique de l'un des ensembles à partir desdites commandes. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente, de façon partielle et schématique, un mode de réalisation d'une batterie d'accumulateurs ; la figure 2 est un schéma-blocs illustrant un mode de réalisation d'un procédé de communication dans la batterie de la figure 1 vu du côté du circuit de commande maître ; la figure 3 est un schéma-blocs illustrant un mode de réalisation d'un procédé de communication dans la batterie de la figure 1 vu du côté d’un des circuits de commande esclave ; et la figure 4 représente, de façon partielle et schématique, un exemple de module de la batterie de la figure 1. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les fonctions classiques réalisées par un circuit de commande maître d'une batterie d'accumulateurs telles que l'équilibrage des cellules sont bien connues de l'homme du métier et ne sont pas décrites plus en détail par la suite. De plus, on appelle "signal binaire" un signal qui alterne entre un premier état constant, par exemple un état bas, noté "0", et un deuxième état constant, par exemple un état haut, noté "1". Les états haut et bas de signaux binaires différents d'un même circuit électronique peuvent être différents. En pratique, les signaux binaires peuvent correspondre à des tensions ou à des courants qui peuvent ne pas être parfaitement constants à l'état haut ou bas. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La figure 1 représente un mode de réalisation d'une batterie 5. La batterie 5 comprend N modules E 1 à E N . Le nombre N est un nombre entier pouvant être compris entre 1 et 50. Chaque module comprend une borne positive B+ et une borne négative B- et plusieurs cellules, non représentées, pouvant être connectées entre elles, en série et/ou en parallèle, par l'intermédiaire d'interrupteurs, non représentés, entre les bornes B+ et B-. Les modules E 1 à E N peuvent être connectés en série entre une première borne Neutre de la batterie 5 et une deuxième borne Phase de la batterie 5. Un exemple d'une telle batterie est décrit dans la demande de brevet WO 2012/117110. La batterie 5 comprend un circuit BMS de commande des modules E 1 à E N , appelé circuit de commande maître par la suite. Le circuit de commande maître BMS peut correspondre à un circuit dédié ou peut comprendre un processeur, par exemple un microprocesseur ou un microcontrôleur, adapté à exécuter des instructions d'un programme d'ordinateur stocké dans une mémoire. Le circuit de commande maître BMS peut échanger des données avec chaque module E 1 à E N par l'intermédiaire d'un bus BUS de transmission de données, également appelé bus de communication. Le bus de transmission de données BUS est un bus bidirectionnel. Chaque module E i , i variant de 1 à N, comprend un circuit SC i , appelé circuit de commande esclave par la suite, configuré pour commander les interrupteurs du module E i à partir de commandes fournies par le circuit de commande maître BMS. Chaque module E i comprend, en outre, des capteurs, non représentés, par exemple des capteurs de la tension aux bornes de chaque cellule du module, des capteurs du courant fourni par chaque cellule du module et/ou des capteurs de la température de chaque cellule du module. Le circuit de commande esclave SC i de chaque module E 1 à E N est adapté à transmettre au circuit de commande maître BMS des données par le bus de transmission de données BUS, par exemple des données représentatives des mesures de tensions, de courants, de températures, de l'état des cellules, etc. Le circuit de commande maître BMS est configuré pour recevoir une consigne C, par exemple une consigne de tension et/ou de courant et/ou de connexion d'un nombre donné d'accumulateurs électriques entre les bornes Phase et Neutre, et pour sélectionner les cellules à connecter ou à déconnecter pour chaque module de façon à obtenir la tension et/ou le courant souhaités entre les bornes Phase et Neutre de la batterie 5. Le circuit de commande maître BMS fournit alors des commandes aux circuits de commande esclaves des modules par l'intermédiaire du bus de transmission de données BUS à partir desquelles le circuit de commande esclave SC i de chaque module E i connecte ou déconnecte les cellules du module E i selon la configuration souhaitée. Le bus de transmission de données BUS est un bus bidirectionnel. Selon un mode de réalisation, la batterie 5 ne comprend pas d'autre bus de transmission de données du circuit de commande maître BMS vers les modules E 1 à E N , ni d'autre bus de transmission de données des modules E 1 à E N vers le circuit de commande maître BMS. Selon un mode de réalisation, le bus de transmission de données BUS est un bus rapide, c'est-à-dire un bus sur lequel des données sont transmises avec un débit supérieur à 3 mégabits par seconde, de préférence compris entre 5 mégabits par seconde et 7 mégabits par seconde. A titre d'exemple, le bus de transmission de données BUS est un bus conforme à la norme RS485. Selon un mode de réalisation, le bus de transmission de données BUS est un bus bidirectionnel qui permet une communication en duplex intégral, c'est-à-dire la transmission simultanée de signaux dans les deux sens. Le bus de transmission de données BUS peut comprendre au moins une première ligne BUS1 de transmission de données du circuit de commande maître BMS vers chaque circuit de commande esclave SC i et une deuxième ligne BUS2 de transmission de données de chaque circuit de commande esclave SC i vers le circuit de commande maître BMS. La figure 2 est un schéma-blocs illustrant un mode de réalisation d'un procédé de transmission de données du circuit de commande maître BMS vers les circuits de commande esclaves SC 1 à SC N . A une étape 10 (Envoi trame), le circuit de commande maître BMS transmet une trame de données sur le bus de transmission de données BUS. Une trame de données comprend une série de bits. Selon un mode de réalisation, le circuit de commande maître BMS transmet sur le bus de transmission de données BUS des trames de façon sensiblement périodique. La fréquence de transmission des trames successives par le circuit de commande maître BMS sur le bus de transmission de données BUS peut être comprise entre 1 kHz et 50 kHz, par exemple égale à environ 20 kHz. Selon un mode de réalisation, les trames transmises par le circuit de commande maître BMS sur le bus de transmission de données BUS ont la même taille, c'est-à-dire qu'elles comprennent chacune le même nombre de bits. Selon un mode de réalisation, chaque trame transmise par le circuit de commande maître BMS sur le bus de transmission de données BUS peut avoir un nombre de bits compris entre 50 bits et 100 bits, par exemple environ 70 bits. Selon un mode de réalisation, les trames transmises par le circuit de commande maître BMS sur le bus de transmission de données BUS ont la même structure. Ceci signifie que les bits de la trame sont répartis en groupes de bits successifs, chaque groupe de bits correspondant à une donnée particulière, et la position de chaque groupe de bits dans la trame est la même d'une trame à l'autre, c'est-à-dire que pour chaque groupe, la position du premier bit du groupe est la même pour chaque trame et la position du dernier bit du groupe est la même pour chaque trame. Le fait que les trames transmises par le circuit de commande maître BMS sur le bus de transmission de données BUS ont la même taille et la même structure permet, de façon avantageuse, de faciliter le traitement des trames par les circuits de commande esclaves. Selon un mode de réalisation, à chaque circuit de commande esclave est associé un identifiant différent. Un premier groupe de bits parmi les groupes de bits de la trame correspond à un identifiant de l'un des modules E 1 à E N auquel des commandes de connexion/déconnexion des cellules du module sont envoyées avec la même trame. Un deuxième groupe de bits parmi les groupes de bits de la trame correspond à des commandes de connexions/déconnexions des cellules, c'est-à-dire des commandes d'ouvertures/de fermetures des interrupteurs du module dont l'identifiant est celui du premier groupe. Selon un mode de réalisation, chaque trame émise par le circuit de commande maître BMS ne comprend les commandes de connexion/déconnexion de cellules, en totalité ou en partie, que pour un seul des modules E 1 à E N . Selon un mode de réalisation, pour une valeur particulière du premier groupe de bits, les commandes du deuxième groupe de bits de la trame peuvent être traitées par chaque circuit de commande esclave comme lui étant destinées. Ceci permet de façon avantageuse d'envoyer les mêmes commandes simultanément à tous les circuits de commande esclaves. Selon un mode de réalisation, le circuit de commande maître BMS réalise un équilibrage des cellules, c’est-à-dire que la sélection des cellules est réalisée de façon que les écarts entre les états de charge des cellules soient en permanence les plus faibles possibles. Selon un mode de réalisation, le circuit de commande maître BMS tient compte pour la sélection des cellules d'une éventuelle défaillance d'une cellule de façon, par exemple, à exclure cette cellule de la sélection. Selon un mode de réalisation, le circuit de commande maître BMS sélectionne des cellules à connecter/déconnecter en assurant que chaque cellule fonctionne dans sa plage de fonctionnement optimale en fonction des mesures de tensions, de courants et de température fournies par les modules. Un troisième groupe de bits parmi les groupes de bits correspond à un identifiant de l'un des modules E 1 à E N qui est autorisé à transmettre des données sur le bus de transmission de données BUS. Le module correspondant à l'identifiant du troisième groupe de bits peut être identique ou différent du module correspondant à l'identifiant du premier groupe de bits. L'identifiant du troisième groupe de bits est appelé jeton par la suite pour le distinguer de l'identifiant du premier groupe de bits. Un quatrième groupe de bits parmi les groupes de bits de la trame correspond à des données autres que des commandes de connexion/déconnexion de cellules, appelées données lentes par la suite, et qui sont à destination de tous les circuits de commande esclaves. Les données lentes peuvent comprendre un mode de fonctionnement des modules du pack batterie, entre, par exemple, un mode de fonctionnement normal, dans lequel les cellules peuvent être connectées/déconnectées et un mode de fonctionnement de maintenance, dans lequel par exemple un programme est transmis aux circuits de commande esclaves. Les données lentes peuvent comprendre des données de programmation, notamment un programme exécuté par les circuits de commande esclaves. De façon générale, la lecture des bits de la trame par chaque circuit de commande esclave, depuis le premier bit de la trame jusqu'au dernier bit de la trame, n'est pas réalisée en une seule fois, mais ensemble de bits après ensemble de bits, chaque ensemble de bits comprenant le même nombre de bits. Un groupe de bits tel que défini précédemment peut correspondre à plusieurs ensembles successifs de bits. Chaque ensemble de bits correspond par exemple à un octet. Selon un mode de réalisation, l'un des bits de chaque ensemble de bits à une position fixe dans l'ensemble de bits, par exemple le bits de poids le plus fort de l'ensemble de bits ou le bits de poids le plus faible de l'ensemble de bits, est à un premier état, par exemple à "1", pour le premier ensemble de bits lu d'une trame, et est à un deuxième état, par exemple à "0", pour tous les autres ensembles de bits de la trame. Ceci permet de faciliter la détection de la réception d'une nouvelle trame par les circuits de commande esclaves. Selon un mode de réalisation, l'un des bits de chaque ensemble de bits à une position fixe dans l'ensemble de bits, par exemple le bits de poids le plus fort de l'ensemble de bits ou le bits de poids le plus faible de l'ensemble de bits, est à un premier état, par exemple à "1", pour le dernier ensemble de bits lu d'une trame, et est à un deuxième état, par exemple à "0", pour tous les autres ensembles de bits de la trame. Ceci permet de faciliter la détection de la fin de la réception de la trame en cours par les circuits de commande esclaves. A une étape 11 (Réception réponse ?), le circuit de commande maître BMS détermine s'il a reçu une réponse de la part du circuit de commande esclave correspondant au jeton de la trame émise à l'étape 10. Si, à l'étape 11, le circuit de commande maître BMS n'a pas reçu de réponse (N), le procédé se poursuit à une étape 12 (Seuil ?). Si, à l'étape 11, le circuit de commande maître BMS détermine avoir reçu une réponse du circuit de commande esclave correspondant au jeton de la dernière trame émise (O), le procédé se poursuit à une étape 13 (Changement identifiant). A l'étape 12, le circuit de commande maître BMS détermine si suffisamment de trames comprenant le même jeton ont été émises. Si tel n'est pas le cas (N), le procédé se poursuit à l'étape 10 à laquelle le circuit de commande maître BMS émet une nouvelle trame avec le même jeton que la trame précédente. Toutefois, pour cette nouvelle trame, les premier, deuxième et quatrième groupes de données décrits précédemment peuvent être différents de ceux de la trame précédente émise par le circuit de commande maître BMS. Si, à l'étape 12, le circuit de commande maître BMS détermine que suffisamment de trames comprenant le même jeton ont été émises (O), le procédé se poursuit à une étape 14 (Attente). Le circuit de commande maître BMS détermine que suffisamment de trames comprenant le même jeton ont été émises, par exemple lorsque le nombre de trames émises successivement par le circuit de commande maître BMS avec le même jeton dépasse un nombre ou lorsque des trames sont émises successivement par le circuit de commande maître avec le même jeton pendant une durée déterminée, par exemple 1 ms. A l'étape 14, le circuit de commande maître BMS transmet sur le bus de communication BUS, pendant une durée déterminée, des trames dont le jeton ne correspond à aucun des identifiants des circuits de commande esclaves (ou le jeton précédent), ce qui indique qu'aucun circuit de commande esclave n'est autorisé à émettre sur le bus de communication BUS. Cette durée déterminée peut être comprise entre 100 µs et 5 ms, par exemple égale à environ 500 µs. Ceci permet de tenir compte du cas où le circuit de commande esclave, correspondant au jeton de la dernière trame émise à l'étape 10 par le circuit de commande maître BMS, ne commence à répondre au circuit de commande maître BMS que peu après l'émission de cette trame. Le procédé se poursuit, après la durée déterminée, à l'étape 13. A l'étape 13, le circuit de commande maître BMS modifie le jeton à utiliser dans la prochaine trame à émettre à l'étape 10 pour désigner un autre circuit de commande esclave. Le procédé se poursuit à l'étape 10 à laquelle le circuit de commande maître BMS émet une trame contenant le nouveau jeton sur le bus de communication BUS. Selon un mode de réalisation, chaque circuit de commande esclave SC i ne peut émettre une trame sur le bus de communication BUS qu'après réception d'une trame, émise par le circuit de commande maître BMS, comprenant le jeton qui lui correspond. Ceci permet d'empêcher que deux circuits de commande esclaves n'émettent simultanément des trames sur le bus de communication BUS. Le circuit de commande maître BMS change le jeton dans la prochaine trame à émettre seulement lorsqu'il a reçu une réponse satisfaisante de la part du circuit de commande esclave auquel correspond le jeton en cours d'utilisation ou lorsqu'un seuil est atteint comme cela a été décrit précédemment. Lorsque le circuit de commande maître BMS n'a pas reçu de réponse du circuit de commande esclave correspondant au dernier jeton utilisé à la fin de l'étape 14, le circuit de commande maître BMS peut alors considérer que le circuit de commande esclave auquel correspond le jeton est défaillant. Selon un mode de réalisation, le circuit de commande maître BMS utilise, dans les trames émises, les jetons correspondant à tous les circuits de commande esclaves selon un ordre donné, par exemple du jeton correspondant au circuit de commande esclave SC 1 au jeton correspondant au circuit de commande esclave SC N . Lorsque tous les identifiants ont été utilisés, le circuit de commande maître BMS recommence à utiliser les jetons depuis le début selon l'ordre donné. De ce fait, les circuits de commande esclaves sont autorisés à transmettre des données au circuit de commande maître BMS à tour de rôle. De façon avantageuse, ceci permet que chaque circuit de commande esclave soit interrogé régulièrement. Selon un mode de réalisation, dès qu'un circuit de commande esclave reçoit une trame émise par le circuit de commande maître BMS comprenant le jeton qui lui est associé, il cherche à émettre en réponse une trame sur le bus de communication BMS le plus rapidement possible. Toutefois, selon un mode de réalisation, lorsque le circuit de commande esclave reçoit une trame émise par le circuit de commande maître BMS comprenant à la fois le jeton qui lui est associé et l'identifiant du premier groupe de bits qui lui est associé, le circuit de commande esclave exécute les commandes indiquées dans la trame avant d'essayer d'émettre en réponse une trame sur le bus de communication BMS. La figure 3 est un schéma-blocs illustrant un mode de réalisation d'un procédé de transmission de données de l'un des circuits de commande esclaves SC i sur le bus de communication BUS à destination du circuit de commande maître BMS. Ce procédé peut être mise en oeuvre par chaque circuit de commande esclave. A une étape 20 (Réception trame), le circuit de commande esclave SC i détecte une trame sur le bus de communication BUS émise par le circuit de commande maître BMS. Le procédé se poursuit à une étape 21 (Commande à exécuter ?). A l'étape 21, le circuit de commande esclave détermine si le premier groupe de bits de la trame, correspondant à l'identifiant de l'un des modules E 1 à E N auquel des commandes de connexion/déconnexion des cellules du module sont envoyées avec la même trame, correspond à son identifiant. Si le premier groupe correspond effectivement à l'identifiant du circuit de commande SC i (O), le procédé se poursuit à une étape 22 (Exécution des commandes). Si le premier groupe ne correspond pas à l'identifiant du circuit de commande SC i (N), le procédé se poursuit à une étape 23 (Jeton ?). A l'étape 22, le circuit de commande esclave commande la connexion et/ou déconnexion d'accumulateurs électriques du module en fonction des commandes présentes dans la trame. Le procédé se poursuit à l'étape 23. A l'étape 23, le circuit de commande esclave détermine si le jeton présent dans la trame reçue est celui qui lui correspond. Si le jeton correspond effectivement à celui du circuit de commande esclave SC i (O), le procédé se poursuit à une étape 24 (Envoi trame). Si le jeton ne correspond pas à celui du circuit de commande esclave SC i (N), le procédé se poursuit à une étape 25 (Taches annexes). A l'étape 24, le circuit de commande esclave SC i élabore une trame de réponse, qu'il transmet sur le bus de communication BUS. A titre d'exemple, la trame de réponse peut contenir les valeurs de tensions des cellules du module, les valeurs de température des cellules du module, les états de marche des cellules du module, d'autres défauts de fonctionnement du module et/ou des informations relatives aux programmes exécutés par le circuit de commande esclave SC i . A l'étape 25, le circuit de commande esclave réalise des taches secondaires autres que celles réalisées à l'étape 22 et l'étape 24. Il peut s'agir de la collecte de valeurs mesurées de tension, de courant, de température, etc., et le traitement des données collectées. L'étape 25 est interrompue dès réception d'une nouvelle trame émise par le circuit de commande maître BMS sur le bus de communication BMS. Le procédé se poursuit alors à l'étape 20. L'étape 24 peut également être interrompue dès réception d'une nouvelle trame émise par le circuit de commande maître BMS sur le bus de communication BMS, le procédé se poursuivant alors à l'étape 20. La fréquence de transmission des trames par les circuits de commande esclaves vers le circuit de commande maître peut être inférieure à la fréquence de transmission des trames du circuit de commande maître vers les circuits de commande esclaves. La fréquence maximale de transmission des trames des circuits de commande esclaves vers le circuit de commande maître peut être de l'ordre de 100 Hz. La figure 4 représente un mode de réalisation du module E i , où i varie de 1 à N. Selon le présent mode de réalisation, le module E i est adapté à fournir une tension U i entre la borne positive B+ et la borne négative B-. Le module E i comprend des cellules C 1 à C M où M est un nombre entier compris entre 2 et 10, de préférence entre 2 et 5, quatre cellules C 1 , C 2 , C 3 et C 4 étant représentées à titre d'exemple en figure 4. Les cellules C 1 à C M sont reliées entre elles et aux bornes B+ et B- par des interrupteurs. Dans le présent mode de réalisation, pour chaque cellule C k , k étant un nombre entier variant de 1 à M, le module E i comprend un premier interrupteur SW 1,k en série avec la cellule C k et un deuxième interrupteur SW 2,k en parallèle de l'ensemble comprenant la cellule C k et l'interrupteur SW 1,k . Les M ensembles comprenant la cellule C k et le premier interrupteur SW 1,k sont disposés en série entre un noeud A et un noeud B. La commande des interrupteurs SW 1,k et SW 2,k , k variant de 1 à M, permet de mettre en série entre les noeuds A et B, 1 à M cellules parmi les M cellules C 1 à C M . Dans le présent mode de réalisation, le module E i comprend en outre un pont inverseur, également appelé pont en H, entre les noeuds A et B et les bornes B+ et B- qui permet d'appliquer la tension présente entre les noeuds A et B entre les bornes B+ et B- dans les deux sens. Selon un mode de réalisation, le pont inverseur comprend un interrupteur SW 3 reliant le noeud A à la borne B+, un interrupteur SW 4 reliant le noeud A à la borne B-, un interrupteur SW 5 reliant le noeud B à la borne B+ et un interrupteur SW 6 reliant le noeud B à la borne B-. A titre d'exemple chaque interrupteur SW 1,k et SW 2,k , k variant de 1 à M, SW 3 , SW 4 , SW 5 et SW 6 peut correspondre à transistor à effet de champ à grille isolée, également appelé transistor MOS (Metal Oxide Semiconductor), notamment un transistor MOS de puissance, par exemple un transistor MOS à canal N. Chaque module E i comprend, en outre, le circuit de commande esclave SC i (µC) adapté à échanger des données émises par le circuit de commande maître BMS sur le bus de transmission de données BUS. Le circuit de commande esclave SC i peut correspondre à un circuit dédié ou peut comprendre un processeur, par exemple un microprocesseur ou un microcontrôleur, adapté à exécuter des instructions d'un programme d'ordinateur stocké dans une mémoire. Chaque module E i comprend, en outre, un circuit de pilotage 32 (Inverter bridge driver) relié aux interrupteurs SW 3 , SW 4 , SW 5 et SW 6 du pont inverseur et un circuit de pilotage 34 (Transistors driver) relié aux interrupteurs SW 1,k et SW 2,k , k variant de 1 à M. Chaque circuit de pilotage 32, 34 est adapté à convertir les signaux de commande fournis par le circuit de commande esclave SC i en signaux adaptés à la commande des interrupteurs. Chaque module E i comprend, en outre, des capteurs 36 (U, I, T° sensor) reliés au circuit de commande esclave SC i . Le module E i peut comprendre, pour chaque cellule C k , un capteur de température adapté à mesurer la température de la cellule C k . Le module E i peut en outre comprendre, pour chaque cellule C k , un capteur de tension adapté à mesurer la tension aux bornes de la cellule C k . Le module E i peut en outre comprendre un capteur de courant adapté à mesurer le courant circulant au noeud A ou au noeud B. Le circuit de commande esclave SC i de chaque module E i est adapté à transmettre des troisièmes données au circuit de commande maître BMS sur le bus de transmission de données BUS représentatives des mesures réalisées par les capteurs SC i du module E i . Le nombre et le type de capteurs dépend notamment de l'agencement des cellules du module E i . Dans l'agencement de cellules représenté en figure 4, un seul capteur du courant circulant au noeud A ou au noeud B peut être prévu. Dans le mode de réalisation de module E i de batterie illustré en figure 4, un ordre de connexion de la cellule C k du module E i signifie que la cellule C k doit être connectée en série entre les noeuds A et B du module E i , ce qui est obtenu en fermant l'interrupteur SW 1,k et en ouvrant l'interrupteur SW 2,k , et un ordre de déconnexion de la cellule C k du module E i signifie que la cellule C k ne doit pas être connectée en série entre les noeuds A et B du module E i , ce qui est obtenu en ouvrant l'interrupteur SW 1,k et en fermant l'interrupteur SW 2,k . Toutefois, pour un agencement différent des cellules C k du module E i dans lequel les cellules C k peuvent être agencées en série et/ou en parallèle entre elles entre les noeuds A et B, un ordre de connexion d'une cellule C k précise en outre dans quelle configuration, série ou parallèle, la cellule C k se trouve par rapport aux autres cellules du module E i . Selon un mode de réalisation, le deuxième groupe défini précédemment de chaque trame peut, pour l'architecture des modules E i représentée en figure 4, comprendre : - une commande d'ouverture/de fermeture des interrupteurs SW 1,1 et SW 2,1 ; - une commande d'ouverture/de fermeture des interrupteurs SW 1, 2 et SW 2, 2 ; - une commande d'ouverture/de fermeture des interrupteurs SW 1, 3 et SW 2, 3 ; - une commande d'ouverture/de fermeture des interrupteurs SW 1, 4 et SW 2, 4 ; et - la commande du pont en H. Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. En particulier, bien que, dans les modes de réalisation décrits précédemment, le circuit de commande maître BMS transmette sur le bus de transmission de données BUS des trames de façon sensiblement périodique, le circuit de commande maître BMS transmet sur le bus de transmission de données BUS des trames de façon irrégulière, par exemple aléatoire. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus. Procédé de communication entre un premier circuit électronique (BMS) et des deuxièmes circuits électroniques (SC i ) par l'intermédiaire d'un bus (BUS) bidirectionnel permettant la communication en duplex intégral, à chaque deuxième circuit électronique correspondant un identifiant unique, le procédé comprenant la transmission par le premier circuit électronique de premières trames sur le bus à destination des deuxièmes circuits électroniques, chaque première trame comprenant le même nombre de bits, les bits de chaque première trame étant répartis en groupes de bits successifs, les positions des groupes étant les mêmes dans chaque première trame, un premier groupe de bits parmi les groupes de bits correspondant à un premier identifiant parmi les identifiants, un deuxième groupe de bits parmi les groupes de bits correspondant à des commandes à exécuter par le deuxième circuit électronique correspondant au premier identifiant et un troisième groupe de bits parmi les groupes de bits correspondant à un deuxième identifiant parmi les identifiants, seul le deuxième circuit électronique correspondant au deuxième identifiant étant autorisé à émettre une deuxième trame à destination du premier circuit électronique sur le bus. Procédé selon la revendication 1, dans lequel le premier circuit électronique (BMS) modifie le troisième groupe de bits des premières trames pour balayer de façon cyclique l'ensemble des identifiants selon un ordre donné. Procédé selon la revendication 1 ou 2, dans lequel le premier circuit électronique (BMS) émet une succession de premières trames avec le troisième groupe de mots correspondant au même deuxième identifiant s'il n'a pas reçu de deuxième trame émise par le deuxième circuit électronique (SC i ) correspondant au deuxième identifiant. Procédé selon la revendication 3, dans lequel le premier circuit électronique (BMS) émet successivement plusieurs premières trames avec le troisième groupe de mots correspondant à une valeur donnée ne correspondant pas à l'un des identifiants si, après l'émission de ladite succession de premières trames, il n'a toujours pas reçu de deuxième trame émis par le deuxième circuit électronique (SC i ) correspondant au deuxième identifiant. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le premier circuit électronique (BMS) et les deuxièmes circuits électroniques (SC i ) font partie d'une batterie (5) d'accumulateurs électriques (C 1 , C 2 , C 3 , C 4 ), les accumulateurs électriques étant répartis en ensembles d'accumulateurs électriques, chaque deuxième circuit électronique correspondant au premier identifiant commandant la connexion ou la déconnexion de chaque accumulateur électrique de l'un des ensembles à partir desdites commandes. Procédé selon la revendication 5, dans lequel les commandes sont des commandes de fermeture ou d'ouverture d'interrupteurs (SW 1,1 , SW 1,2 , SW 1,3 , SW 1,4 , SW 2,1 , SW 2,2 , SW 2,3 , SW 2,4 , SW 3 , SW 4 , SW 5 , SW 6 ) reliant les accumulateurs électriques (C 1 , C 2 , C 3 , C 4 ). Procédé selon l'une quelconque des revendications 1 à 6, dans lequel, lorsque le premier identifiant est identique au deuxième identifiant, le deuxième circuit électronique (SC i ) correspondant au premier identifiant exécute les commandes avant l'envoi de la deuxième trame. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel chaque deuxième circuit électronique (SC i ) est relié à au moins un capteur (36) de tension et/ou de courant, et dans lequel la deuxième trame comprend des données représentatives d'au moins une valeur mesurée par le capteur relié au deuxième circuit électronique correspondant au deuxième identifiant. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel la transmission par le premier circuit électronique (BMS) des premières trames sur le bus (BUS) à destination des deuxièmes circuits électroniques (SC i ) est réalisée de façon périodique. Système électronique (5) comprenant un premier circuit électronique (BMS) et des deuxièmes circuits électroniques (SC i ) reliés au premier circuit électronique par un bus bidirectionnel (BUS) configuré pour permettre la communication en duplex intégral, à chaque deuxième circuit électronique correspondant un identifiant unique, le premier circuit électronique étant configuré pour transmettre des premières trames sur le bus à destination des deuxièmes circuits électroniques, chaque première trame comprenant le même nombre de bits, les bits de chaque première trame étant répartis en groupes de bits successifs, les positions des groupes étant les mêmes dans chaque première trame, un premier groupe de bits parmi les groupes de bits correspondant à un premier identifiant parmi les identifiants, un deuxième groupe de bits parmi les groupes de bits correspondant à des commandes à exécuter par le deuxième circuit électronique correspondant au premier identifiant et un troisième groupe de bits parmi les groupes de bits correspondant à un deuxième identifiant parmi les identifiants, seul le deuxième circuit électronique correspondant au deuxième identifiant étant autorisé à émettre une deuxième trame à destination du premier circuit électronique sur le bus. Système selon la revendication 10, correspondant à une batterie (5) d'accumulateurs électriques (C 1 , C 2 , C 3 , C 4 ), les accumulateurs électriques étant répartis en ensembles d'accumulateurs électriques, chaque deuxième circuit électronique (SC i ) étant configuré pour commander la connexion et la déconnexion de chaque accumulateur électrique de l'un des ensembles à partir desdites commandes.