Brevet FR3111738A1 — publié le 20211224

Dispositif micro-électronique à substrat isolé, et procédé de fabrication associé L’invention concerne un dispositif (1) micro-électronique comprenant un premier (10) et un deuxième (20) composants électroniques, et un substrat (2), formé d’un premier matériau semi-conducteur, servant de support auxdits composants. Les premier et deuxième composants comprennent chacun une couche active (14, 24) formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur. Le dispositif comprend en outre, pour chacun desdits composants, un empilement (100, 200) de maintien de tension électrique, qui est situé entre le substrat et la couche active du composant électronique considéré et qui comprend deux couches formant un jonction P-N, formée à partir du même matériau semi-conducteur que le substrat et qui isole la couche active en question d’avec le substrat. L’invention concerne aussi un procédé de fabrication associé. Figure à publier avec l’abrégé : Figure 3 Dispositif micro-électronique à substrat isolé, et procédé de fabrication associé DOMAINE TECHNIQUE DE L’INVENTION La présente invention concerne un dispositif micro-électronique comprenant un substrat formé d’un premier matériau semi-conducteur, qui sert de support à un premier et un deuxième composants électroniques, tels que des transistors ou des diodes, qui comprennent chacun une couche active formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur. Elle concerne en particulier un tel dispositif micro-électronique, dans lequel les composants en question sont des transistors à haute mobilité d’électrons (ou HEMT, pour « High Electron Mobility Transistor » en anglais) et/ou des diodes Schottky, par exemple à base de nitrure de galium (GaN). ARRIERE-PLAN TECHNOLOGIQUE DE L’INVENTION Une hétérojonction est formée par la jonction de deux matériaux semi-conducteurs ayant des largeurs de bande interdite différentes. Par exemple, une hétérojonction du type AlGaN/GaN comprend une couche de nitrure de galium (GaN) 11’ surmontée d’une couche de nitrure d'aluminium-gallium (AlGaN) 12’ (figure 1). Un gaz d’électrons bidimensionnel (ou 2DEG, pour « 2-Dimensional Electron Gaz » en anglais) se forme à l’interface 13’ entre la couche d’AlGaN et la couche de GaN. Ce gaz d’électrons bidimensionnel sert de canal de conduction au sein des composants électroniques à hétérojonction, tels que des transistors dits « HEMT » et des diodes Schottky. Un composant électronique à hétérojonction AlGaN/GaN est généralement fabriqué sur un substrat semi-conducteur 2’, typiquement en silicium Si, qui sert de support aux différents composants réalisés. Pour cela, on fait croître successivement par épitaxie une couche de nucléation, une ou plusieurs couches de transition, éventuellement une couche tampon épaisse, et les couches de l’hétérojonction 11’, 12’ (GaN, puis AlGaN). Ce type de composant supporte des densités de courant élevées à l’état passant, en raison de la forte densité de porteurs de charge (électrons) et de la grande mobilité de ces porteurs dans le gaz d’électrons bidimensionnel. Il souffre cependant d’un phénomène transitoire d’effondrement du courant à l’état passant (communément appelé « current collapse » en anglais). Une explication de ce phénomène est que des électrons sont piégés dans la couche tampon et/ou dans le GaN ou les couches de passivation. Ces électrons piégés appauvrissent alors le gaz d’électrons bidimensionnel de retour à l’état passant, par effet de couplage capacitif. L’appauvrissement du gaz d’électrons bidimensionnel entraîne une augmentation de la résistance dynamique à l’état passant du composant (et donc un échauffement du composant et des pertes de puissances plus importantes dans celui-ci). Une technique pour limiter le piégeage des électrons consiste à relier électriquement le substrat 2’ et la source S1 du transistor, par un conducteur métallique 4’, comme cela est le cas pour le transistor de gauche 10’ de la figure 1. Le potentiel électrique du substrat 2’ reste alors égal à celui de la source S1, ou tout au moins proche de celui-ci. Dans cette configuration, lorsque le transistor 10a est bloqué, avec une différence de potentiel électrique V D1 -V S1 positive et élevée entre le drain D1 et la source S1, la différence de potentiel électrique V D1 -V S ubs entre le drain D1 et le substrat 2’ est elle aussi élevée et positive. Court-circuiter ainsi la source S1 et le substrat 2’ permet ainsi, lorsque le transistor est bloqué, de maintenir un champ électrique assez fort orienté du drain vers le substrat, ce qui empêche que des électrons ne migrent vers le substrat 2’ ou la couche tampon et permet ainsi de limiter le phénomène de piégeage mentionné plus haut. Plus généralement, on considère qu’une solution efficace pour limiter l’effet de « current collapse » consiste à maintenir, pour le substrat 2’, un potentiel électrique V Subs proche du potentiel électrique V S1 de la source du transistor considéré. Dans le microcircuit de la figure 1, deux transistors 10a et 20a, réalisés sur le même substrat 2’ en silicium, sont reliés électriquement en série, l’un à la suite de l’autre. Cette configuration, avec deux transistors 10a, 20a du même type connectés en série l’un avec l’autre, le drain D1 de l’un étant relié à la source S2 de l’autre, est parfois appelée « demi-pont » (ou « half-bridge » en anglais) ou « bras de pont ». Cette configuration de demi-pont monolithique est très utile dans le domaine des hacheurs et de la conversion de puissance. Dans cette configuration, on ne peut pas avoir en permanence : une différence de potentiel V S 1 -V Subs , entre la source S1 du premier transistor 10a et le substrat 2’, qui soit nulle et aussi une différence de potentiel V S 2 -V Subs , entre la source S2 du deuxième transistor 20a et le substrat 2’, qui soit nulle. En effet, cela reviendrait à avoir en permanence V S1 = V S2 , et reviendrait donc en quelque sorte, à court-circuiter le premier transistor 10’. Autrement formulé, dans le circuit de la figure 1, on ne peut pas à la fois court-circuiter le substrat 2’ avec la source S1 du premier transistor 10a (au moyen du conducteur métallique 4’), et court-circuiter aussi le substrat 2’ avec la source S2 du deuxième transistor 20a. En effet, cela reviendrait à court-circuiter les deux sources S1 et S2 de ces transistors 10a, 20a, empêchant le fonctionnement du demi-pont. Dans cette structure, le problème de « current-collapse » se manifeste donc de manière marquée pour le deuxième transistor 20a, dit transistor « high side ». Pour résoudre le problème de piégeage et de « current collapse » dans une telle structure de demi-pont monolithique, l’article « Suppression of the Backgating Effect of Enhancement-Mode p-GaN HEMTs on 200-mm GaN-on-SOI for Monolithic Integration », par Xiangdong Li et al. , IEEE Electron Device Letters, Vol. 39, No. 7, Juillet 2018, pp 999-1002 (article appelé plus simplement « Xiangdong Li et al. » dans la suite) propose de réaliser une structure de type demi-pont sur un support de type SOI, c’est-à-dire de type « silicium sur isolant » (ou « Silicon On Insulator » en anglais), comme représenté sur la figure 2. Cette structure comprend un substrat 2’’ recouvert d’une couche isolante électriquement 30’’ (en silice). Elle comprend aussi, sur cette couche isolante 30’’ : un premier empilement, comprenant une première couche de silicium 31’’ et, réalisé sur cette première couche, le premier transistor 10b (transistor dit « low side »), et un deuxième empilement, comprenant une deuxième couche de silicium 32’’ et, réalisé sur cette deuxième couche, le deuxième transistor 20b (transistor dit « high side »). Les premier et deuxième empilements sont séparés latéralement et verticalement l’un de l’autre par une barrière 33’’ verticale et par la couche 30’’ horizontale en matériau électriquement isolant. Chaque transistor 10b, 20b dispose donc, en quelques sorte, d’un « substrat local » en silicium isolé électriquement de l’autre transistor (« substrat local » constitué, pour le premier transistor 10b, par la première couche de silicium 31’’, et pour le deuxième transistor 20b, par la deuxième couche de silicium 32’’). Grâce à l’isolation électrique réalisée par la couche 30’’ et la barrière 33’’ en silice, on peut alors relier électriquement la source S2 du deuxième transistor 20b à la couche le silicium sur lequel il est formé (en l’occurrence la deuxième couche de silicium 32’’) pour limiter l’effet de « current-collapse » pour ce transistor, sans que cela ne court-circuite le premier transistor 10b. Cette solution, basée sur un support de type SOI, présente plusieurs inconvénients. Tout d’abord elle est onéreuse, comme souvent pour les solutions à base de semiconducteur sur isolant. Ensuite, la couche d’isolant en question, 30’’, crée une sorte de barrière isolante thermiquement qui empêche l’évacuation de chaleur par le substrat 2’ (la conductivité thermique de la silice est environ 100 fois plus faible que celle du silicium, à température ambiante). D’autre part, pour les empilements de GaN (ou AlGaN) et Silicium sur silice, on observe des craquelures et décollements importants des couches de GaN et Si déposées sur la silice dès que leur épaisseur atteint quelques microns, comme cela a été mis en évidence dans l’article « Reduction of cracks in GaN films grown on Si-on-insulator by lateral confined epitaxy », S. Zamir et al. , Journal of Crystal Growth 243 (2002), pp 375-380 (voir en particulier les figures 1 et 2 de cet article). A titre d’exemple, pour un film de silicium d’environ 2 microns d’épaisseur sur une couche de silice de même épaisseur, la couche de (Al)GaN et le film de silicum se décollent lorsque l’épaisseur de la couche de (Al)GaN est supérieure à 0,7 micron environ. Ces phénomènes de craquelures et décollement imposent alors une épaisseur faible aux couches de GaN ou AlGaN épitaxiées sur le silicium. Comme cette épaisseur est faible, le dispositif ne peut être utilisé que sous des tensions électriques réduites et il n’est donc pas adapté à la conversion de puissance et aux tensions électriques élevées (de plusieurs centaines de volts ou plus). Dans ce contexte, il est donc souhaitable, pour un dispositif micro-électronique comprenant au moins deux composants électroniques à couche active tels que des diodes ou transistors, en particulier un dispositif de type GaN sur Si, de résoudre le problème d’effondrement du courant électrique (« current-collapse ») pour les deux composants , avec une technique qui permette de s’affranchir d’un ou plusieurs des inconvénients de la solution décrite dans l’article de Xiangdong Li et al , mentionnés ci-dessus. Pour cela, on propose un dispositif micro-électronique comprenant un premier composant électronique, au moins un deuxième composant électronique, et un substrat servant de support auxdits composants électroniques, le substrat étant formé d’un premier matériau semi-conducteur, le premier composant et le deuxième composant comprenant chacun une couche active formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur, le dispositif micro-électronique comprenant en outre, pour chacun desdits composants, un empilement de maintien de tension électrique : qui est situé entre le substrat et la couche active du composant électronique considéré, et qui comprend une première couche et une deuxième couche qui s’étendent l’une sur l’autre, la première couche étant située sous la deuxième couche, entre la deuxième couche et le substrat, la première couche étant réalisée à partir dudit premier matériau semiconducteur, avec un dopage, p ou n, de même type que pour le substrat tandis que la deuxième couche est réalisée à partir dudit premier matériau semiconducteur, avec un dopage, n ou p, de type opposé au dopage du substrat. Chaque empilement de maintien de tension électrique forme une jonction P-N et joue donc le rôle d’une diode, connectée entre le substrat et la face arrière du composant électronique considéré (transistor, par exemple). Cette diode permet d’isoler électriquement la face arrière du composant électronique qu’elle équipe d’avec le substrat, un peu comme la couche de silice de Xiangdong Li et al , mais sans les inconvénients de coût, de résistance thermique et de décollement que posent cette couche de silice. Les deux diodes qui équipent ainsi les deux composants électroniques du dispositif sont connectées dans le même sens par rapport au substrat, le sens passant de chaque diode correspondant par exemple au sens allant du substrat vers le composant électronique (dans ce cas, la première couche, dopée p, constitue l’anode de la diode, le substrat est dopé p, et les composants électroniques sont donc, par exemple, des transistors de type n). En d’autres termes, ces deux diodes sont connectées électriquement en anti-série l’une par rapport à l’autre, le point milieu entre les deux diodes correspondant au substrat (voir l’exemple de schéma électrique équivalent de la figure 5A). Cette configuration permet notamment, lorsque les composants électroniques en question sont des diodes ou des transistors, en cas de commutation alternée des premier et deuxième composants, d’isoler les faces arrières des composants d’avec le substrat commun, et ainsi, pour chaque composant, de maintenir la face arrière du composant à un potentiel électrique proche de celui de l’électrode de source ou de l’électrode d’anode de ce composant, indépendamment du potentiel électrique du substrat commun, grâce à quoi on limite le problème de « current-collapse » mentionné plus haut. Les résultats de simulation présentés sur la figure 5B montrent d’ailleurs, pour un exemple de réalisation, que cette structure à deux diodes en anti-série permet de maintenir efficacement la face arrière du composant à un potentiel électrique proche de celui de l’électrode de source ou d’anode de ce composant. On notera que la solution décrite ci-dessus, à double diode, est bien différente de celle mise en œuvre dans un transistor tel que celui décrit dans le document FR 3047607, dans laquelle un transistor à hétérojonction AlGaN/GaN comprend, entre la couche de GaN et une couche tampon (relativement isolante d’un point de vue électrique), une jonction P-N en GaN. En effet, dans ce document, cette jonction P-N sert à créer, localement, un champ électrique qui s’oppose à la migration d’électrons vers la couche tampon isolante. Dans la présente demande de brevet, la jonction P-N joue un rôle différent, qui est de permettre de maintenir ou d’imposer un potentiel électrique donné pour la face arrière du transistor (ou de la diode), indépendamment du potentiel électrique du substrat. En outre, la jonction P-N est réalisée ici dans le même matériau semi-conducteur que le substrat, par exemple en silicium (Si), au lieu d’être réalisée dans l’un des matériaux de l’hétérojonction AlGaN/GaN du transistor. Et la jonction P-N est réalisée ici sous l’ensemble des couches du composant électronique, couches de transition et couche tampon éventuelles incluses, au lieu d’être intégrée à ces couches, entre l’hétérojonction et une couche isolante (comme c’est le cas dans le document FR 3047607). On pourra noter par ailleurs que la structure présentée plus haut, dans laquelle chaque composant est associé à un empilement de maintien de tension électrique, permet une intégration aisée, sur un même substrat, de plusieurs composants électroniques, par exemple regroupés par couples. En effet, cette structure peut être obtenue en réalisant une même jonction P-N planaire en silicium (formée des première et deuxième couches), sur toute une partie d’un substrat en silicium, puis en réalisant les différents composants électroniques sur cette même jonction P-N, découpée finalement en réalisant une ou des tranchées. La fabrication de cette structure est donc commode, et en fait assez proche de la fabrication d’une structure classique réalisée directement sur un substrat en silicium. Intégrer ainsi plusieurs couples de composants à hétérojonction sur même substrat permet notamment de réaliser des bras de ponts de commutation complets monolithiques, un tel pont comportant deux transistors et deux diodes connectées en parallèle des transistors. Cela permet aussi, entre autres, de réaliser des onduleurs multi-phasés, par exemple triphasés, monolithiques, comportant plusieurs (par exemple trois) bras de ponts connectés en parallèles les uns des autres, aux bornes d’une source de tension électrique continue. Outre les caractéristiques indiquées ci-dessus, le dispositif micro-électronique selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : la couche active de chacun desdits composants comprend une hétérojonction ; cette hétérojonction comporte : une troisième couche, formée au moins en partie dudit deuxième matériau semiconducteur, et sur la troisième couche, une quatrième couche formée au moins en partie d’un troisième matériau semiconducteur, les deuxième et troisième matériaux semi-conducteurs ayant des largeurs de bandes interdites différentes ; le premier matériau semiconducteur est à base de silicium ; le deuxième matériau semiconducteur est à base de nitrure de Gallium ; la troisième couche est réalisée sous la forme d’un empilement comprenant une sous couche à base d’AlN, par exemple en AlN, un super-réseau à bases de sous-couches d’AlGaN et de sous-couches de GaN (c’est-à-dire un empilement périodique de telles sous-couches, alternées, de faibles épaisseurs) et une sous-couche à base de GaN, par exemple en GaN ; les troisième et quatrième couches s’étendent l’une contre l’autre ; le troisième matériau semi-conducteur est approprié pour obtenir un gaz d’électrons bi-dimensionnel confiné entre la troisième couche et la quatrième couche ; le troisième matériau semi-conducteur est à base de nitrure d’aluminium-gallium ; le dispositif comprend en outre, pour chacun desdits composants, un empilement de couches de transition et/ou une couche tampon, intercalé entre l’empilement de maintien de tension électrique d’une part, et la couche active du composant électronique considéré d’autre part ; l’ensemble comprenant le premier composant et son empilement de maintien de tension électrique, et l’ensemble comprenant le deuxième composant et son empilement de maintien de tension électrique sont séparés l’un de l’autre latéralement par une barrière en matériau électriquement isolant ; pour chaque empilement de maintien de tension électrique, la concentration volumique en élément dopant dans la deuxième couche varie graduellement en fonction de la distance qui sépare la première couche du point considéré dans la deuxième couche, ladite concentration augmentant avec ladite distance; ladite concentration augmente avec ladite distance avec un taux de variation compris entre 10 2 et 10 5 par micron ; pour chaque empilement de maintien de tension électrique, la première couche a une épaisseur supérieure à 20 microns au moins; pour chaque empilement de maintien de tension électrique, la deuxième couche a une épaisseur comprise entre 1 et 5 microns ; la concentration en espèces dopantes dans le substrat est telle que la conductivité électrique du substrat, à température ambiante, est supérieure à 1 siemens par centimètre ; la concentration en espèces dopantes dans le substrat et l’épaisseur du substrat sont telles que la conductance par unité de surface du substrat, à température ambiante, dans une direction de conduction perpendiculaire au substrat, est supérieure à 0,1 siemens par millimètre carré ; ledit premier matériau étant du Silicium Si, la concentration volumique en éléments dopants de type p, dans le substrat, est supérieure à 2.10 1 6 éléments par centimètre cube, voire supérieure à 10 1 7 éléments par centimètre cube ; chacun des premier et deuxième composants comprend une première électrode et une deuxième électrode reliées l’une à l’autre par la couche active du composant ; la deuxième électrode du premier composant est reliée à la première électrode du deuxième composant par un conducteur métallique ; la première électrode de chacun desdits composants est reliée par un conducteur métallique à la deuxième couche de l’empilement de maintien de tension associé à ce composant ; la première électrode du premier composant est reliée au substrat par un conducteur métallique ; chacun desdits composant est un transistor, la première électrode du composant étant une électrode de source tandis que sa deuxième électrode est une électrode de drain ; chacun desdits composant est une diode, la première électrode du composant étant une électrode d’anode tandis que sa deuxième électrode est une électrode de cathode ; le dispositif comprend, en plus du couple de composants regroupant les premier et deuxième composants, un couple de composants supplémentaire qui regroupe un premier composant supplémentaire et un deuxième composant supplémentaire, ledit couple de composants et ledit couple de composants supplémentaire étant réalisés tous deux sur le même substrat et étant connectés électriquement en parallèle l’un de l’autre, les premier et deuxième composants supplémentaires étant chacun séparés dudit substrat par un empilement de maintien de tension électrique tel décrit ci-dessus ; les premier et deuxième composants sont des transistors et les premier et deuxième composants supplémentaires sont des diodes, connectées chacune en parallèle du premier composant, et, respectivement du deuxième composant, l’anode de la diode considérée étant reliée par un conducteur métallique à la source du transistor considéré tandis que la cathode de cette diode est reliée par un conducteur métallique au drain dudit transistor, ledit couple de composants et ledit couple de composants supplémentaire formant un bras de pont de commutation complet ; le dispositif comprend plusieurs bras de ponts de commutation complets tel que décrits ci-dessus, par exemple trois ou six bras de ponts complets, réalisés sur le même substrat et connectés en parallèles les uns des autres, le dispositif étant un onduleur multi-phasé, par exemple triphasé. Un autre aspect de l’invention concerne un procédé de fabrication d’un dispositif micro-électronique réalisé sur un substrat formé d’un premier matériau semi-conducteur, le procédé comprenant les étapes suivantes : réalisation d’une couche, qui s’étend sur le substrat et qui est formée dudit premier matériau semiconducteur, avec un dopage, p ou n, de même type que pour le substrat, puis réalisation d’une couche supplémentaire, qui s’étend sur ladite couche et qui est formée dudit premier matériau semiconducteur, avec un dopage, n ou p, de type opposé au dopage du substrat, puis réalisation d’un premier composant électronique et d’au moins un deuxième composant électronique, qui s’étendent chacun sur ladite couche supplémentaire, le premier composant et le deuxième composant comprenant chacun une couche active formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur, réalisation d’une tranchée, qui sépare latéralement le premier composant du deuxième composant, ladite tranchée s’étendant verticalement à travers ladite couche et ladite couche supplémentaire pour délimiter : un premier empilement de maintien de tension électrique, situé entre le premier composant et le substrat, et un deuxième empilement de maintien de tension électrique, situé entre le premier composant et le substrat, chacun desdits empilements comprenant une première couche et une deuxième couche qui s’étendent l’une sur l’autre, la première couche et la deuxième couche étant délimitées par ladite tranchée, respectivement dans ladite couche et dans ladite couche supplémentaire, et remplissage de ladite tranchée par un matériau électriquement isolant. On peut prévoir que l’étape de réalisation du premier composant et du deuxième composant comprennent, pour chaque composant, la réalisation d’une première électrode et une deuxième électrode reliées l’une à l’autre par la couche active du composant considéré, le procédé comprenant en outre l’étape suivante : pour chaque composant, réalisation d’une connexion métallique reliant électriquement la première électrode du composant considéré à la deuxième couche de l’empilement de maintien de tension associé audit composant. Le procédé en question pourrait comprendre en outre les étapes suivantes : réalisation d’une tranchée de liaison, qui s’étend verticalement depuis le premier composant jusqu’au substrat en traversant ladite couche et ladite couche supplémentaire, dépôt d’un matériau isolant recouvrant les parois latérales de ladite tranchée de liaison, ou remplissage de la tranchée de liaison par un matériau isolant, puis réalisation d’une connexion métallique qui s’étend à travers la tranchée de liaison et qui relie électriquement le substrat à la première électrode du premier composant. L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. BREVE DESCRIPTION DES FIGURES Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. La figure 1 représente schématiquement un bras de pont de l’état de la technique, comprenant deux transistors de type HEMT réalisés sur un substrat en silicium, en coupe et vu de côté. La figure 2 représente schématiquement un autre bras de pont de l’état de la technique, comprenant deux transistors de type HEMT réalisés sur un support de type silicium sur isolant (SOI), en coupe et vu de côté. La figure 3 représente schématiquement un bras de pont mettant en œuvre les enseignements de l’invention, réalisé sur un substrat en silicium et comprenant un premier et un deuxième transistor, en coupe et vu de côté. La figure 4 montre l’amplitude du champ électrique en différents points d’un empilement de maintien de tension du bras de pont de la figure 3. La figure 5A est un schéma d’un circuit électrique équivalent, représentant un système d’alimentation électrique équipé du bras de pont de la figure 3. La figure 5B montre l’évolution au cours du temps de différentes tensions électriques, dans le circuit de la figure 5A, lorsque les premier et deuxième transistors du bras de pont sont commutés alternativement l’un par rapport à l’autre pour découper une tension d’alimentation continue. La figure 6 montre l’évolution au cours du temps de différentes tensions électriques, dans une variante du circuit de la figure 5A basée sur une version différente de bras de pont. La figure 7 montre l’évolution au cours du temps de différentes tensions électriques, dans une autre variante du circuit de la figure 5A, basée sur une version différente de bras de pont. La figure 8 montre l’évolution au cours du temps de différentes tensions électriques, dans une variante du circuit de la figure 5A basée sur un bras de pont classique, à substrat non isolé. La figure 9 représente schématiquement un enchainement d’étapes d’un procédé de fabrication permettant de réaliser le bras pont de la figure 3. La figure 10 représente schématiquement le bras pont de la figure 3, à un stade intermédiaire de sa fabrication, avant la réalisation de connexions métalliques traversant ce dispositif, et avant la réalisation d’une tranchée d’isolement séparant latéralement le premier transistor du deuxième transistor, en coupe et vu de côté. La figure 11 représente schématiquement le bras de pont de la figure 3 en cours de fabrication, à un autre stade de sa fabrication, en coupe et vu de côté. La figure 12 représente schématiquement le bras de pont de la figure 3, à un stade ultérieur de sa fabrication, après la réalisation de la tranchée d’isolement en question, en coupe et vu de côté. La figure 13 représente schématiquement le bras de pont de la figure 3, à un autre stade de sa fabrication, après la réalisation d’une connexion métallique reliant une électrode de source du premier transistor au substrat, en coupe et vu de côté. La figure 14 représente schématiquement un bras de pont de commutation complet, comprenant notamment le bras de pont de la figure 3. La figure 15 est un schéma d’un circuit électrique équivalent, représentant partiellement le bras de pont de commutation complet de la figure 14. DESCRIPTION DETAILLEE La figure 3 représente schématiquement un dispositif 1 micro-électronique comprenant un premier composant 10 électronique et un deuxième composant 20 électronique, ainsi qu’un substrat 2 servant de support à ces composants. Le substrat 2 est formé d’un premier matériau semi-conducteur, et les premier et deuxième composants 10 et 20 comprennent chacun une couche active 14, 24 formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur. De manière remarquable, les faces arrières 17 et 27 de ces composants sont isolées électriquement du substrat par des couches 101 et 102, ou, respectivement, 201 et 202, qui forment des jonctions P-N. Ici, le premier matériau semi-conducteur, qui forme le substrat 2, est à base de silicium Si. Il s’agit plus précisément de silicium dopé de type p. Le deuxième matériau semi-conducteur, qui forme une partie au moins des couches actives 14 et 24 des composants 10 et 20, est à base de nitrure de gallium GaN. Le dispositif 1 est donc réalisé au moyen d’une technique de type GaN sur silicium. Les composants 10 et 20, qui sont par exemple des diodes ou des transistors, sont ici des composants à hétérojonction. La couche active 14, 24 de chacun de ces deux composants 10, 20 comprend ainsi une hétérojonction qui comporte : une couche, appelée troisième couche 11, 21 dans la suite, formée du deuxième matériau semiconducteur en question (ici GaN), et sur la troisième couche 11, 21, une autre couche, appelée quatrième couche 12, 22 dans la suite, formée d’un troisième matériau semiconducteur ayant une largeur de bande interdite différente de la largeur de bande interdite du deuxième matériau semi-conducteur. On obtient ainsi un gaz d’électrons bi-dimensionnel 13, 23, confiné entre la troisième couche 11, 21 et la quatrième couche 12, 22. Grâce à la forte densité de porteurs de charge (électrons) et de la grande mobilité de ces porteurs dans le gaz d’électrons bidimensionnel 13, 23, les composants 10 et 20 sont à même de supporter des intensités de courant électrique élevées, à l’état passant. Dans l’exemple représenté sur la figure 3, le deuxième matériau semi-conducteur est du nitrure de gallium GaN non-intentionnellement dopé. Le troisième matériau est à base de nitrure d’aluminium-gallium AlGaN. Ici, en l’occurrence, le troisième matériau est même entièrement formé de nitrure d’aluminium-gallium AlGaN. Dans d’autres modes de réalisation, le troisième matériau semi-conducteur pourrait être un matériau semi-conducteur différent de l’AlGaN, et approprié pour obtenir un gaz d’électrons bi-dimensionnel confiné entre la troisième couche 11, 21 et la quatrième couche 12, 22. Il pourrait s’agir par exemple d’AlN. Par ailleurs, la troisième couche 11, 21 et la quatrième couche 12, 22 s’étendent ici l’une contre l’autre, et le gaz d’électrons bidimensionnel 13, 23 est confiné directement à l’interface entre ces deux couches. En variante, une couche intermédiaire mince (par exemple en nitrure d’aluminium AlN) pourrait toutefois être intercalée entre la troisième et la quatrième couche. Les premier et deuxième composants 10 et 20 comprennent chacun une première électrode S1, S2 et une deuxième électrode D1, D2 reliées l’une à l’autre, d’un point de vue électrique, par la couche active 14, 24 du composant considéré. La première électrode S1, S2, et une deuxième électrode D1, D2 sont par exemple réalisées sur une face supérieure de la couche active 14, 24. Elles peuvent toutefois s’enfoncer en partie dans la couche active 14, 24. La couche active 14, 24 s’étend latéralement de la première électrode S1, S2 jusqu’à la deuxième électrode D1, D2, ou tout au moins de la première électrode S1, S2 jusqu’à une grille G1, G2, ou éventuellement de la deuxième électrode D1, D2 jusqu’à la grille G1, G2. La couche active 14, 24, dans laquelle un canal de conduction peut être formé (canal tel que le gaz d’électrons bidimensionnel 13, 23 mentionné plus haut), réalise ainsi une connexion électrique, éventuellement commandable (par l’intermédiaire d’une troisième électrode, de grille), entre la première électrode S1, S2 et la deuxième électrode D1, D2 du composant considéré. Ici, les premier et deuxième composants 10, 20 sont des transistors (de type n), et la première électrode S1, S2 est une électrode de source tandis que la deuxième électrode D1, D2 est une électrode de drain. Chacun de ces composants 10, 20 comprend aussi une électrode de grille G1, G2, permettant de commander le transistor dans un état passant, ou dans un état bloqué. L’électrode de grille est par exemple séparée de la couche active 14, 24 par une couche d’oxyde isolant, par une couche de nitrure de gallium GaN dopé de type p ou bien encore par une gravure réalisée dans de la quatrième couche 12, 22 (la grille étant alors réalisée dans un renfoncement pratiqué dans la quatrième couche 12, 22). Une couche de passivation 30 recouvre les couches actives 14 et 24. Cette couche de passivation 30 recouvre aussi une partie au moins des électrodes mentionnées ci-dessus. La couche de passivation 30 peut par exemple être réalisée en nitrure de silicium (Si 3 N 4 ) ou, comme ici, en silice (c’est-à-dire en dioxyde de silicium SiO 2 ), ou de préférence sous la forme d’un empilement de nitrure de silicium et silice. Dans d’autres modes de réalisation, les premier et deuxième composants pourraient être des composants autres que des transistors, par exemple des diodes. Dans ce dernier cas, la première électrode serait alors une électrode d’anode, tandis que la deuxième électrode serait une électrode de cathode de la diode en question. Une telle diode peut par exemple être réalisée à partir d’une structure similaire à celle des transistors présentés plus haut, en reliant l’électrode de grille à l’électrode de source par un conducteur métallique. Quoiqu’il en soit, ici, les premier et deuxième composants 10, 20 sont des composants de puissance capables de supporter des tensions électriques élevées, supérieures à 100 volts, voire supérieures à 500 volts. Pour pouvoir supporter ces tensions électriques, l’ensemble comprenant la troisième couche 11, 21 en nitrure de Gallium GaN et la couche tampon 15, 25 a une épaisseur relativement importante, comprise typiquement entre 2 microns et 6 microns. A titre d’exemple, lorsque le dispositif 1 est destiné à découper une tension électrique continue nominale de 650 volts, on peut prévoir une épaisseur de 5 microns +/- 1 microns, pour l’ensemble comprenant la troisième couche 11, 21 en GaN et la couche tampon 15, 25. Par ailleurs, les premier et deuxième composants 10, 20, par lesquels une puissance électrique importante peut transiter (l’intensité du courant qui les traverse peut atteindre 30 ampères), occupent chacun, parallèlement au substrat 2, une surface dont l’aire est relativement importante, par exemple supérieure ou égale à 1 millimètre carré. La surface en question est par exemple la surface qui s’étend sous et entre les première S1, S2 et deuxième électrodes D1, D2, ou qui est délimitée latéralement par des tranchées d’isolement telle que la tranchée 3 visible sur la figure 3. Chacun des premier et deuxième composants 10, 20 peut comprendre aussi une couche tampon 15, 25 qui s’étend sous sa couche active 14, 24 (donc entre la couche active 14, 24 et le substrat), par exemple juste sous la couche active, contre celle-ci. La couche tampon 15, 25, semi-isolante, est par exemple formée de GaN dopé au carbone. Une telle couche tampon, de plusieurs microns d’épaisseur, permet de limiter les courants de fuite latéraux et verticaux dans le composant et de mieux confiner le gaz d’électrons bidimensionnel de l’hétérojonction. Chacun des premier et deuxième composants 10, 20 comprend par ailleurs un empilement de couches de transition 16, 26. Cet empilement de couches de transition est situé sous la couche active 14, 24. Ici, il est situé plus précisément sous la couche tampon 15, 25. L’empilement de couches de transition permet d’adapter le paramètre de maille cristalline et de gérer les contraintes mécaniques entre : d’une part, le substrat 2, ou des couches réalisées directement sur le substrat, à base de silicium Si, et d’autre part, les couches des composants électroniques, par exemple la troisième couche en GaN, ou, comme ici, la couche tampon 15, 25. L’empilement de couches de transition peut comprendre une sous-couche de nucléation (par exemple une couche d’AlN de 100 nm d’épaisseur), et, par-dessus, plusieurs sous-couches d’adaptation empilées sur la sous-couche de nucléation. Les sous-couches d’adaptation comprennent par exemple de l’AlGaN dont le taux d’aluminium varie d’une couche à l’autre. Ainsi, chacun des premier et deuxième composants 10, 20 comprend ici la couche active 14, 24, les électrodes mentionnées plus haut S1, D1, G1, ou S2, D2, G2, et les couches annexes formées par la couche tampon 15, 25 et l’empilement de transition 16, 26. La face inférieure de l’empilement de transition 16, 26 (face située sur côté du substrat 2) forme la face arrière 17, 27 du composant. Le dispositif 1 micro-électronique comprend aussi, pour chacun desdits composants 10, 20, un empilement 100, 200 de maintien de tension électrique : qui est situé entre le substrat 2 et la couche active 14, 24 du composant 10, 20 électronique considéré, et qui comprend une première couche 101, 201 et une deuxième couche 102, 202 qui s’étendent l’une sur l’autre, la première couche 101, 201 étant située sous la deuxième couche, entre la deuxième couche 102, 202 et le substrat 2. La première couche 101, 201 est réalisée à partir du même matériau semiconducteur que le substrat 2, en l’occurrence du silicium, et avec un dopage de même type que pour le substrat 2, donc ici un dopage de type p. Quant à la deuxième couche 102, 202, elle est réalisée à partir du même matériau semiconducteur que le substrat (donc ici du silicium), mais avec un dopage opposé à celui du substrat 2 (donc ici un dopage de type n). Cet empilement 100, 200 de maintien de tension électrique forme donc une jonction P-N et joue donc le rôle d’une diode, connectée entre le substrat 2 et la face arrière 17, 27 du composant 10, 20 électronique considéré. L’intérêt de cet agencement sera présenté plus bas, après avoir décrit l’ensemble du dispositif. Dans le mode de réalisation représenté sur les figures, pour chacun de ces empilements 100, 200 de maintien de tension, la deuxième couche 102, 202 s’étend directement contre la première couche 101, 201. Par ailleurs, ici, la première couche 101, 201 est non seulement réalisée à partir de silicium dopé de type p, mais elle est même entièrement formée de silicium dopé de type p. De même, la deuxième couche 102, 202 est entièrement formée de silicium dopé de type n, ici. Une barrière 4 en matériau isolant électriquement, par exemple en silice SiO 2 , sépare latéralement : l’ensemble comprenant le premier composant 10 et son empilement 100 de maintien de tension électrique de l’ensemble comprenant le deuxième composant 20 et son empilement 200 de maintien de tension électrique. Chacun de ces deux ensembles peut d’ailleurs être délimité latéralement, sur l’ensemble de son pourtour, par de telles barrières isolantes. La barrière 4 en question est obtenue : en réalisant une tranchée 3 qui s’étend verticalement, c’est-à-dire perpendiculairement au substrat 2, depuis une face supérieure des composants électroniques jusqu’au substrat 2, puis en remplissant cette tranchée 3 avec le matériau isolant 5 en question. Les premier et deuxième composants 10, 20 sont connectés électriquement l’un à l’autre par un conducteur métallique 6 qui connecte : la deuxième électrode D1 du premier composant 10 (donc son électrode de drain, ici), avec la première électrode S2 du deuxième composant 20 (électrode de source du deuxième transistor). L’ensemble comprenant les premier et deuxième composants 10 et 20 forme ainsi un « bras de pont » de commutation. Ce bras de pont permet par exemple d’obtenir, au niveau du point milieu entre les deux transistors 10 et 20, c’est-à-dire au niveau du conducteur métallique 6, une tension électrique découpée de type PWM (c’est-à-dire « Pulse Width Modulation », ou modulation de rapport cyclique). Pour cela, on connecte une source de tension, qui délivre une tension électrique d’alimentation continue, entre l’électrode de drain D2 du deuxième transistor 20 (généralement appelé transistor « high side » en anglais) d’une part, et l’électrode de source S1 du premier transistor 10 (généralement appelé transistor « low side » en anglais) d’autre part. On pilote ensuite les premier et deuxième transistors 10 et 20 pour les faire basculer dans leur état passant, ou bloqué, de manière alternée. Comme déjà indiqué, chaque empilement 100, 200 de maintien de tension électrique joue le rôle d’une diode, connectée entre le substrat 2 et la face arrière 17, 27 du composant 10, 20 électronique considéré. Cette diode permet d’isoler électriquement la face arrière 17, 27 du composant 10, 20 qu’elle équipe d’avec le substrat 2. Elle ne présente pas les inconvénients de coûts, de résistance thermique et de décollement que présente la couche isolante de silice décrite dans l’article de Xiangdong Li et al mentionné plus haut. Pour chacune de ces deux diodes, le sens passant de la diode est dirigé du substrat 2 vers le composant électronique 10, 20 qu’elle équipe. Ces deux diodes sont donc connectées électriquement en anti-série (tête-bêche) l’une par rapport à l’autre, le point milieu A entre les deux diodes correspondant au substrat 2 (voir l’exemple de schéma électrique équivalent de la figure 5A). Cette configuration permet notamment, lors d’une commutation alternée des premier et deuxième transistors 10, 20 du dispositif 1, d’isoler les faces arrières 17, 27 de ces transistors d’avec le substrat 2 commun, et ainsi, pour chaque transistor, indépendamment de l’autre, de maintenir sa face arrière 17, 27 à un potentiel électrique proche de celui de son électrode de source S1, S2 (ou de celui de son électrode d’anode, dans le cas d’une diode). Comme expliqué dans la partie intitulée « résumé de l’invention », maintenir la face arrière 17, 27 de chaque transistor à un potentiel électrique proche de celui de son électrode de source permet de limiter efficacement le problème de piégeage et de « current-collapse », dans un tel dispositif en GaN sur Si, notamment pour des composants à hérétojonction tels que ceux décrits ci-dessus. Maintenant que la structure d’ensemble du dispositif 1 a été présentée, nous revenons plus en détail sur la structure de ces empilements 100, 200 de maintien de tension. Pour chacun de ces empilements 100, 200, la première couche 101, 201 a ici une épaisseur e1 comprise entre 20 et 100 microns. A titre d’exemple, lorsque le dispositif 1 est destiné à découper une tension électrique continue nominale comprise entre 500 et 800 volts, une épaisseur comprise entre 50 et 80 microns est bien adaptée, pour la première couche 101, 201. En termes de dopage, la première couche 101, 201, de type p-, est relativement peu dopée. Elle est en particulier moins dopée que le substrat lui-même. Dans la première couche 101, 201, la concentration volumique en éléments dopants de type p, par exemple en Bore, est typiquement comprise entre 10 1 3 éléments par centimètre cube (par exemple 10 14 atomes de Bore par centimètre cube) et 10 1 5 éléments par centimètre cube. L’épaisseur modérée de la première couche 101, 201, ici inférieure à 100 microns, permet de limiter la résistance électrique supplémentaire qu’introduit cette couche, assez faiblement dopée. Mais le fait que cette épaisseur reste néanmoins assez importante, supérieure au moins à 20 microns, contribue à limiter l’amplitude du champ électrique dans la jonction P-N formée par l’empilement 100, 200 en question. Cet aspect revêt ici une importance particulière. En effet, pour ce dispositif 1 à bras de pont à deux composants 10, 20 séparés par la barrière 4 isolante, l’amplitude du champ électrique peut présenter localement une valeur élevée, à la jonction entre la première couche 101, 201 et la deuxième couche 102, 202, du côté de la barrière isolante. Autrement formulé, il peut y avoir une concentration des lignes équipotentielles à proximité de la frontière F entre la première couche 101, 201, la deuxième couche 102, 202, et la barrière 4 isolante (frontière triple). Cet effet est visible sur la figure 4, qui montre l’amplitude du champ électrique, obtenue par simulation numérique, pour un exemple reproduisant ce qui pourrait se produire entre des électrodes D1 ou D2 adjacentes de deux bras de pont tel que 1 lorsque leur point milieu sont à des potentiels 0 et VP respectivement ou inversement. Quant à la deuxième couche 102, 202, son épaisseur e2 est par exemple comprise entre 1 et 10 microns, de préférence entre 1 et 5 microns. Cette épaisseur, supérieure à 1 micron, est plus importante que l’épaisseur typique sur laquelle de l’aluminium issu de l’AlN épitaxié est susceptible de diffuser, dans le silicium. En termes de dopage, la deuxième couche 102, 202 est une couche de type n+, avec un dopage de type n qui est donc assez important. Dans cette couche, la concentration volumique moyenne en éléments dopants de type n, par exemple en Phosphore, peut ainsi être comprise entre 10 16 éléments par centimètre cube et 10 20 éléments par centimètre cube, à titre d’exemple. Et l’on peut prévoir, comme ici, que la concentration volumique en éléments dopant, de type n, varie graduellement en fonction de la distance d qui sépare la première couche 101, 201, d’une part, et le point P considéré dans la deuxième couche 102, 202 d’autre part. En l’occurrence, cette concentration augmente avec la distance d (autrement formulé, dans la deuxième couche 102, 202, cette concentration diminue au fur et à mesure que l’on s’approche de la première couche 101, 201). Cette variation graduelle contribue elle aussi à limiter l’amplitude du champ électrique dans la jonction P-N formée par la jonction des première et deuxième couches. Dans la deuxième couche 102, 202, cette variation graduelle de la concentration en dopant peut être continue (i.e. : complètement progressive) ou s’effectuer par paliers discrets. Dans ce dernier cas, la deuxième couche comprend plusieurs sous-couches (par exemple au moins 3), chacune homogène, avec une concentration en dopant qui varie, par palier, d’une sous-couche à l’autre. Quoiqu’il en soit, dans la deuxième couche 102, 202, la concentration en dopant (ici de type n) varie de préférence avec un taux de variation compris entre 10 3 et 10 6 par micron. En d’autres termes, la variation relative de cette concentration, par unité de longueur, est comprise entre 10 3 et 10 6 par micron (taux de variation moyen , sur l’ensemble de la couche 102, 202). Quant au substrat 2, il a une épaisseur comprise par exemple entre 0,3 millimètre et 1 millimètre, et en tout cas supérieure à 0,1 millimètre (ne serait-ce que pour des raisons de solidité). Comme cela sera illustré par les résultats de simulations numériques menées pour des circuits électriques équivalents, il est souhaitable de réduire autant que possible la résistance électrique du substrat, pour maintenir efficacement la face arrière 17, 27 des transistors 10, 20 à un potentiel proche de celui de leurs électrodes de source S1, S2, y compris lors de commutations de ces transistors. En pratique, une valeur de résistance de 10 Ohms ou moins s’avère bien adaptée, pour la partie du substrat 2 située dans le prolongement du premier dispositif 10, ou du deuxième dispositif 20 (au droit de ce composant ; il s’agit de la résistance de cette partie du substrat 2, dans une direction de conduction perpendiculaire au substrat). Compte tenu des dimensions du substrat (épaisseur typique du substrat de 1 mm), et des composants 10, 20 en question (surface typique, par composant, de 1 mm 2 ), une conductivité électrique du substrat supérieure à 1 siemens par centimètre, à température ambiante (c’est-à-dire à 20 degrés Celsius), est donc bien adaptée. Cela peut être obtenu ici en dopant le substrat en silicium avec une concentration, en éléments dopants de type p, supérieure à 2.10 1 6 éléments par centimètre cube. On pourra même choisir une concentration supérieure à 10 17 éléments par centimètre cube (dans le cas de la simulation numérique de la figure 4, cette concentration est égale à 10 18 éléments par centimètre cube). La figure 4 montre l’amplitude E du champ électrique obtenue par simulation numérique, dans l’empilement 100 de maintien de tension du premier transistor 10, dans un cas où : l’épaisseur e1 de la première couche 101, 201 vaut 50 microns, avec un dopage de 10 14 éléments dopants (de type p) par centimètre cube, l’épaisseur e2 de la deuxième couche 102, 202 vaut 2 microns, cette couche étant formée d’un empilement de 8 sous-couches, chacune de 0,25 microns d’épaisseur, avec une concentration en éléments dopants (de type n) qui varie de 10 1 5 éléments par centimètre cube pour la sous-couche la plus basse, à 5×10 1 9 éléments par centimètre cube pour la sous-couche supérieure de la deuxième sous-couche 102, 202, la concentration en éléments dopants (de type p) est de 10 1 8 éléments dopants par centimètre cube dans le substrat, et la largeur de la barrière 4 isolante, en silice, est de 100 microns. Par ailleurs, du point de vue électrique, cette simulation correspond à un cas reproduisant ce qui pourrait se produire entre des électrodes D1 ou D2 adjacentes de deux bras de pont tel que le bras de pont 1 lorsque leur point milieu sont à des potentiels 0 et VP respectivement ou inversement. Une tension électrique continue, qui vaut en l’occurrence 650 volts, est appliquée entre l’électrode de drain D2 et l’électrode de source S1. Quant au substrat, on lui impose le même potentiel électrique que pour l’électrode de source S1. Ces conditions de fonctionnement sont choisies pour cette simulation car ce sont les conditions les plus contraignantes pour l’empilement 100 de maintien de tension électrique, en termes de valeurs du champ électrique (les variations de potentiel électrique étant fortes à la fois verticalement et latéralement). Sur la figure 4, l’empilement 100 est vu en coupe, et de côté. Les distances y sont indiquées en micron, et les valeurs de champ électrique y sont indiquées en Mégavolts par centimètre. Comme on peut le voir sur cette figure, dans les conditions indiquées ci-dessus, la valeur maximale de champ électrique dans l’empilement 100 : est obtenue au voisinage de la frontière F entre la première couche 101 dopée n+, la deuxième couche 102 dopée p-, et la barrière 4 isolante, et vaut environ 0,27 Mégavolts par centimètre. Ces résultats montrent que, pour ces paramètres, l’empilement 100 est bien adapté au dispositif 1 de commutation « haute tension » qu’il équipe, puisque la valeur maximale atteinte par le champ électrique dans cet empilement (de 0,27 Mégavolts par centimètre), reste inférieure au champ électrique de claquage dans le silicium (qui vaut environ 0,3 Mégavolts par centimètre). Une valeur de champ électrique plus élevée, d’environ 0,3 Mégavolts par centimètre, est atteinte dans la barrière en silice, mais la silice a un champ électrique de claquage qui est plus élevé. Par ailleurs, une simulation réalisée dans les mêmes conditions que pour la figure 4, mais avec une épaisseur e1 de 60 microns pour les premières couches 101 et 201, au lieu de 50 microns, montre que la valeur maximale de champ électrique atteinte dans l’empilement 100 vaut alors 0,24 Mégavolts par centimètre, au lieu de 0,27, ce qui montre bien l’intérêt qu’il y a à choisir une épaisseur assez importante pour les premières couches 101 et 201. Tel que représenté, le dispositif 1 comprend aussi, pour chacun des deux composants 10 et 20, un conducteur métallique 18, 28 qui relie (figures 3 et 13) : la première électrode S1, S2 de ce composant 10, 20, à la deuxième couche 102, 202 de l’empilement 100, 200 de maintien de tension associé à ce composant 10, 20. Cette connexion électrique est par exemple obtenue en réalisant une tranchée à flancs isolés, qui s’étend verticalement jusqu’à la deuxième couche 102, 202, puis en réalisant le conducteur métallique 18, 28 en question, qui s’étend de l’électrode S1, S2 jusqu’à la deuxième couche 102, 202, à travers cette tranchée (figure 11-12). Cette connexion électrique permet de maintenir le potentiel électrique de la face arrière 17, 27 de chacun de ces composants 10, 20 à une valeur proche de celle du potentiel de la première électrode S1, S2 de ce composant. Grâce à l’empilement de maintien de tension électrique, qui réalise une isolation électrique entre cette face arrière 17, 27 et le substrat 2, cette connexion peut être réalisée sans risquer de court-circuiter entre elles les premières électrodes S1 et S2 des deux composants 10 et 20. On peut prévoir aussi, comme ici, de relier par un conducteur métallique 9 : la première électrode S1 du premier composant 10, et le substrat 2. Là aussi, cette connexion électrique peut être obtenue en réalisant une tranchée de liaison 7, à flancs isolés électriquement, qui s’étend verticalement jusqu’au substrat 2 (figure 12), puis en réalisant le conducteur métallique 9 en question, qui s’étend de l’électrode S1 jusqu’au substrat 1 à travers cette tranchée de liaison 7 (figure 13). En variante, cette connexion pourrait toutefois être réalisée de manière externe, par un conducteur métallique reliant l’électrode S1 à une face arrière du substrat 2, sans traverser le dispositif 1 (à l’extérieur de la puce, et à l’intérieur du « packaging »). Cette connexion électrique entre le substrat 2 et la première électrode S1 du premier composant 10 contribue elle aussi à maintenir le potentiel électrique de la face arrière 17, 27 de chacun des deux composants 10 et 20 à une valeur proche de celle du potentiel de la première électrode S1, S2 du composant considéré. La figure 5A est un schéma d’un circuit électrique équivalent qui modélise un système d’alimentation comportant : le bras de pont de commutation, 1, de la figure 3, une source de tension continue 31, qui délivre une tension électrique d’alimentation Up, destinée à être découpée par le bras de pont 1 (par exemple pour alimenter un moteur électrique), et des sources de tension en créneaux 32 et 33, pour piloter les tensions de grille des transistors 10 et 20 du bras de pont. Ce circuit électrique équivalent sert de base pour réaliser des simulations numériques du fonctionnement du dispositif 1, en conditions d’usage. Dans ce circuit équivalent, le bras de pont 1 est représenté par : deux transistors de type HEMT, à hétérojonction en AlGaN/GaN, qui représentent les premier et deuxième transistors 10 et 20 de la figure 3 (l’électrode de drain D1 du premier transistor 10 étant reliée par un conducteur électrique à l’électrode de source S2 du deuxième transistor 20), deux diodes D100 et D200, qui représentent respectivement l’empilement de maintien de tension 100 du premier transistor, et celui, 200, du deuxième transistor, et une résistance R S , qui représente la résistance électrique du substrat 2. Les deux diodes D100 et D200 sont connectées chacune entre : d’une part, un point commun A, qui représente la face supérieure du substrat 2, et d’autre part, la face arrière 17, 27 du transistor 10, 20 considéré. Pour chacune de ces diodes D100, D200, le sens passant de la diode est dirigé du point A (i.e. : du substrat) vers la face arrière 17, 27 du transistor. Le point commun A est relié par ailleurs à l’électrode de source S1 du premier transistor 10, par l’intermédiaire de la résistance R S (pour rendre compte de la résistance propre R S du substrat, et de la connexion métallique 9 entre le substrat 2 et l’électrode S1). Enfin, la face arrière 27 du deuxième transistor 20 est reliée par un connecteur électrique à l’électrode de source S2 de ce transistor (pour rendre compte de la présence du conducteur métallique 28, dans le dispositif 1). De même, la face arrière 17 du premier transistor 10 est reliée par un connecteur électrique à l’électrode de source S1 du premier transistor (pour rendre compte de la présence du conducteur métallique 18, dans le dispositif 1). Les caractéristiques de ces diodes, en particulier leur capacité de jonction, sont choisies de manière à être représentatives de la jonction P-N effectivement réalisée entre les première 101, 201 et deuxième couches 102, 202. De même, dans ce circuit électrique équivalent, les caractéristiques des transistors sont choisies pour être aussi proches que possible des caractéristiques attendues en pratique pour les transistors 10 et 20 de la structure de la figure 3. La source de tension continue 31, qui délivre la tension d’alimentation Up du dispositif 1, est connectée entre une masse électrique M d’une part, et l’électrode de drain D2 du deuxième transistor 20 d’autre part. La borne de sortie négative de cette source de tension est connectée à la masse électrique M. Sa borne de sortie positive est connectée à l’électrode D2, par l’intermédiaire d’une résistance Rp (cette résistance, par exemple d’une centaine de Ohms, évite simplement les surintensités, en cas de court-circuit en sortie de ce circuit d’alimentation électrique, ou lors de commutations simultanées). Dans les simulations numériques réalisées sur la base de ce circuit équivalent, la valeur de la tension électrique Up vaut, selon les cas, soit 500 volts, soit 250 volts. La source de tension en créneaux 32 est connectée entre la source S1 et la grille G1 du premier transistor 10. De même, la source de tension en créneaux 33 est connectée entre la source S2 et la grille G2 du deuxième transistor 20. Dans les simulations numériques en question, chacune de ces sources délivre une tension en créneaux ayant une fréquence de 25 kilohertz, un rapport cyclique de 1/2, et des niveaux de tension haut et bas adaptés pour commander le transistor 10, 20 considéré dans son état bloqué, ou, respectivement, dans son état passant. Les tensions électriques en créneaux délivrées respectivement par la source de tension 32 et par la source de tension 33 sont en quadrature l’une par rapport à l’autre, si bien que les deux transistors 10 et 20 sont pilotés dans leur état passant alternativement, l’un par rapport à l’autre (l’un est passant et l’autre bloqué, puis inversement, et ainsi de suite). La figure 5B montre, sous la forme d’un oscillogramme, l’évolution au cours du temps t de différentes tensions électriques, dans le circuit de la figure 5A. Sur cette figure, le temps est exprimé en microsecondes et les tensions sont exprimées en volts. Pour cette simulation, la tension d’alimentation Up vaut 500 volts tandis que la résistance du substrat R S vaut 100 Ohms. Les tensions électriques représentées sont : la tension U1 = V D1 -V S1 (où V D1 et V S1 sont les potentiels électriques respectifs du drain D1 et de la source S1 du premier transistor 10), la tension U2 = V D 2 -V S 2 , la tension U 1 7 , égale au potentiel électrique de la face arrière 17 du premier transistor 10, par rapport au potentiel électrique, de référence, de la masse électrique M, et la tension U 27 , égale au potentiel électrique de la face arrière 27 du deuxième transistor 20, par rapport au potentiel électrique de la masse électrique M. Sur cet oscillogramme, on distingue deux phases successives Ph1 et Ph2, répétées périodiquement. Au cours de la première phase Ph1, la premier transistor 10 est bloqué tandis que deuxième transistor 20 est passant. La tension U2 est donc égale ou quasiment égale à 0 volt tandis que la tension U1 est égale ou quasiment égale à 500 volts (voir la figure 5B). Les potentiels électriques des électrodes de drain et de source des transistors 10 et 20 sont alors les suivantes (par rapport au potentiel de la masse électrique M) : V S1  0 volt et V D1 = V S2 = V D2  500 volts. Pour ce qui est potentiels U 1 7 et U 2 7 , cette simulation montre que, pendant cette première phase, ils valent respectivement 0 volt et 500 volts (voir la figure 5B). Pour chacun des deux transistors 10 et 20, le potentiel U 1 7 , U 2 7 de la face arrière du transistor est donc proche, et même égal au potentiel électrique V S1 , ou V S2 , de l’électrode de source S1, S2 de ce transistor (grâce à quoi, comme déjà expliqué, on limite les problèmes de piégeage de « current-collapse »). Au cours de la deuxième phase Ph2, le premier transistor 10 est passant tandis que deuxième transistor 20 est bloqué. La tension U2 est donc égale ou quasiment égale à 500 volts tandis que la tension U1 est égale ou quasiment à 0 volts (voir la figure 5B). Les potentiels électriques des électrodes de drain et de source des transistors 10 et 20 sont alors : V S 1 = V D1 = V S 2  0 volt et V D2  500 volts. Pour ce qui est des potentiels U 1 7 et U 2 7 , pendant cette deuxième phase, ils sont tous deux égaux ou quasiment égaux à 0 volt (voir la figure 5B). Pendant cette deuxième phase aussi, et pour chacun des deux transistors 10 et 20, le potentiel U 1 7 , U 2 7 de la face arrière du transistor est ainsi proche, et même égal au potentiel électrique V S1 , ou V S2 de l’électrode de source S1, S2 du transistor considéré. Ces résultats, obtenus pour les deux phases de commutation des transistors Ph1 et Ph2, montrent bien que le dispositif de la figure 3 permet de contrôler les potentiels électriques des faces arrières des transistors d’un bras de pont de commutation, d’une manière permettant de limiter les effets de piégeage et de current-collapse. La figure 6 montre un oscillogramme comparable à celui de la figure 5B, mais en ayant apporté la modification suivante au circuit de la figure 5A : la face arrière 17 du premier transistor n’est plus connectée directement, via un conducteur métallique, à son électrode de source. En d’autres termes, la figure 6 correspond au cas d’un dispositif, tel que celui de la figure 3, mais dans lequel le connecteur métallique 18 aurait été omis. On constate que, dans cette configuration aussi, pour chacun des deux transistors 10 et 20, le potentiel U 1 7 , U 2 7 de la face arrière du transistor reste proche, et même égal au potentiel électrique V S1 , ou V S2 de l’électrode de source S1, S2 du transistor considéré, aussi bien pendant la première phase de commutation, Ph1, que pendant la deuxième phase Ph2. Toutefois, sur l’oscillogramme de la figure 6, à l’instant de commutation des transistors, c’est-à-dire lors du passage de la phase 1 à la phase 2 (ou lors du passage de la phase 2 à la phase 1), on observe, pour le potentiel électrique U 1 7 , un pic de tension parasite, qui, de manière transitoire, atteint une valeur de 80 volts environ. Il est bien sûr souhaitable de limiter autant que possible l’amplitude de ce pic de tension parasite, pour maintenir le potentiel électrique U 1 7 à 0 volt, à tout instant. Cela peut être obtenue en reliant, par un conducteur métallique, la face arrière 17 à l’électrode de source S1 du premier transistor (comme dans le cas de la figure 5B) et/ou en limitant la résistance du substrat 2. En effet, il s’avère que l’amplitude du pic de tension parasite en question dépend directement de la valeur de la résistance R S , qui représente la résistance du substrat 2. Cette amplitude est d’autant plus petite que la résistance R S est petite, et, pour une résistance R S de 10 Ohms au lieu de 100 Ohms, ce pic atteint une valeur de 8 volts seulement. Un pic de tension parasite ayant cette amplitude est considéré comme négligeable pour cette application (notamment au vu de la tension d’alimentation Up, ici de 500 volts), ce qui explique le choix, indiqué plus haut lors de la description du dispositif 1 lui-même, de réduire la résistance du substrat en dessous de 10 Ohms (grâce à un dopage suffisamment élevé). La figure 7 montre un oscillogramme comparable à celui de la figure 5B, mais obtenu pour une tension d’alimentation de Up de 250 volts, et en ayant apporté les modifications suivantes au circuit de la figure 5A : les faces arrières 17 et 27 des deux transistors 10 et 20 ne sont plus connectées à leurs électrodes de source S1 et S2, et le substrat 2 reste flottant, c’est-à-dire qu’il n’est plus connecté à l’électrode de source S1 du premier transistor 10 (cela revient à supprimer la connexion réalisée par la résistance R S , dans le circuit équivalent). En d’autres termes, la figure 7 correspond au cas d’un dispositif, tel que celui de la figure 3, mais dans lequel les connecteurs métalliques 18, 28 et 9 auraient été omis. Comme précédemment, pendant la première phase Ph1, les valeurs des potentiels électriques des électrodes de drain et de source des transistors 10 et 20 sont les suivantes : V S1  0 volt et V D1 = V S2 = V D2  Up = 250 volts. Et comme on peut le voir sur la figure 7, sauf pendant une courte période transitoire, les potentiels des faces arrières des transistors sont alors les suivants : U 1 7  0 volt et U 2 7  250 volts, soit U 1 7  V S1 et U 2 7  V S2 , qui est bien ce que l’on cherche pour éviter les phénomènes de piégeage. Et pendant la deuxième phase Ph2 : V S 1 = V D1 = V S 2  0 volt et V D2  Up = 250 volts, tandis que (c.f. figure 7) U 1 7  0 volt et U 2 7  0 volt (sauf pendant une courte période transitoire). On a donc aussi, pendant cette deuxième phase : U 1 7  V S1 et U 2 7  V S2 (qui est ce que l’on cherche à obtenir). Cela illustre que les empilements 100 et 200 de maintien de tension électrique (représentés par les diodes D100 et D200) permettent de maintenir efficacement les potentiels des faces arrières des transistors 10, 20 à des valeurs proches des potentiels des électrodes de source S1 et S2, même en l’absence des conducteurs métalliques 18, 28, et même en l’absence du conducteur métallique 9 qui relie le substrat 2 à l’électrode de source S1 du premier transistor 10. On constate toutefois que le pic de tension parasite, qui se produit lors de la commutation des transistors, a une amplitude et une durée plus grandes que dans le cas où les connecteurs métalliques 28 et 9 sont présents, ce qui montre bien l’intérêt de ces connecteurs. Concernant ce pic de tension parasite, on pourra noter que sa durée est directement liée à la capacité de jonction des empilements de maintien de tension 100 et 200 (les simulations en question confirment que la durée de ce pic est d’autant plus grande que cette capacité de jonction est grande). La figure 8 montre un oscillogramme comparable à celui de la figure 5B, mais en ayant apporté les modifications suivantes au circuit de la figure 5A : les diodes D100 et D200 ont été supprimées, les faces arrières 17 et 27 des deux transistors 10 et 20 ne sont plus connectées à leurs électrodes de source S1 et S2 (en effet, comme les diodes D100 et D200 ont été supprimées, maintenir ces connexions reviendrait à court-circuiter les sources S1 et S2, via le substrat commun 2), et le substrat 2 reste flottant, c’est-à-dire qu’il n’est plus connecté à l’électrode de source S1 du premier transistor 10. La simulation de la figure 8 correspond donc au cas d’un bras de pont de commutation classique, dans lequel les empilements de maintien de tension 100 et 200 (représentés par les diodes D100 et D200) seraient omis. Dans ce cas, pendant la deuxième phase Ph2 (transistor 10 « low side » passant, et transistor 20 « high side » bloqué), les valeurs des potentiels électriques des électrodes de drain et de source sont les suivantes : V S1 = V D1 = V S2  0 volt et V D2  Up = 500 volts, tandis que (c.f. figure 8) U 17  0 volt et U 27  0 volt, soit U 17  V S1 et U 27  V S2 , qui est bien ce que l’on cherche. Mais en revanche, pendant la première phase Ph1 (transistor 10 « low side » bloqué, et transistor 20 « high side » passant), ces potentiels valent : V S1  0 volt et V D1 = V S2 = V D2  Up = 500 volts. Et comme on peut le voir sur la figure 8, les potentiels des faces arrières des transistors sont alors les suivants : U 17  260 volts et U 27  260 volts. Ces potentiels U 17 et U 2 7 sont donc nettement différents des potentiels des électrodes de source S1 (V S1  0 volt) et S2 (V S2  500 volts), ce qui est défavorable en termes de piégeage / « current-collapse », d’autant que le premier transistor 10 est alors dans son état bloqué. C’est justement ce genre de configuration électrique, défavorable en termes de piégeage, que l’on évite grâce aux empilements 100 et 200 de maintien de tension. Dans les modes de réalisation décrits ci-dessus, le dispositif microélectronique, à substrat isolé par jonction P-N, est pourvu de deux transistors à hétérojonction de type HEMT. Mais dans d’autres modes de réalisation, le dispositif microélectronique, à substrat en silicium isolé par jonction P-N, pourrait être équipé de transistors à base de GaN d’un autre type que des transistors HEMT, par exemple des transistors de type LD-MOS (« laterally-diffused metal-oxide semiconductor », en anglais), les jonctions P-N en question permettant alors de prévenir d’éventuels problèmes de piégeage / « current collapse » dans ces composants. Par ailleurs, la structure d’ensemble du dispositif microélectronique présentée ci-dessus, à substrat isolé par jonction P-N, peut être appliquée pour réaliser des dispositifs plus complets que le bras de pont de la figure 3. On peut par exemple réaliser un bras de pont de commutation complet, 1000, tel que celui représenté sur les figures 14 et 15. Ce bras de pont 1000 complet comprend : un premier dispositif 1, tel que celui de la figure 3, et un deuxième dispositif 1’, identique ou tout au moins similaire du premier dispositif 1, mais dans lequel les premier et deuxième composants 10’ et 20’ sont des diodes, au lieu d’être des transistors. Le deuxième dispositif 1’ comprend lui aussi, pour chaque composant 10’, 20’, un empilement 100’, 200’ de maintien de tension tel que ceux, 100 et 200, décrits plus haut. Dans ce dispositif, la cathode C1 de la première diode 10’ est reliée par un conducteur métallique à l’anode A2 de la deuxième diode 20’. La cathode C2 de la deuxième diode 20’ est reliée par un conducteur métallique au drain D2 du deuxième transistor 20. L’anode A1 de la première diode 10’ est reliée par un conducteur métallique à la source S1 du premier transistor 10. La cathode C1 de la première diode 10’ est reliée par ailleurs, par un conducteur métallique, au drain D1 du premier transistor 10. Les deux diodes 10’ et 20’ sont donc connectées respectivement aux deux transistors 10 et 20 du bras de pont 1, en parallèle de ceux-ci, et de manière à pouvoir servir de diodes de roue-libre à ces transistors (voir la figure 15, qui représente partiellement le bras de pont 1000 complet, sous la forme d’un circuit électrique équivalent). Les diodes 10’ et 20’ sont des diodes à hétérojonction, à base de GaN. L’ensemble du bras de pont 1000 est réalisé sur le même substrat 2 et ses empilements de maintien de tension 100, 200, 100’ et 200’ sont découpés dans un même couple de couches qui forme une jonction P-N planaire étendue, initialement d’un seul tenant (avant découpage). L’intégration sur ce substrat 2 des différents composants du bras de pont 1000 complet, chacun isolé du substrat 2 par une jonction P-N, est donc particulièrement commode et peut être réalisé par des technologies essentiellement planaires. La structure d’ensemble du dispositif microélectronique présentée ci-dessus, à substrat isolé par jonction P-N, peut aussi être appliquée avantageusement pour réaliser, sur même substrat, un onduleur multi-phasé monolithique, par exemple un onduleur triphasé. Dans ce cas, ont réalisera sur ce substrat trois ou six bras de ponts de commutation complets tels que le bras de pont 1000 présenté ci-dessus, ces trois ou six bras de ponts étant connectés en parallèle les uns des autres. Là encore, les empilements de maintien de tension associés aux différents composants pourront avantageusement être découpés dans le même couple de couches de silicium, dopées respectivement p et n, initialement d’un seul tenant. Un exemple de procédé de fabrication du dispositif 1 de la figure 3 est décrit maintenant, en référence aux figures 9 à 13. Comme on peut le voir sur la figure 9, ce procédé comprend les étapes suivantes : S1 : réalisation d’une couche 501, qui s’étend sur le substrat 2, et qui est formée ici de silicium dopé de type p ; les différentes parties de cette couche 501, qui seront obtenues par découpage de la couche, formeront respectivement la première couche 101, et la première couche 201 des deux empilements de maintien de tension du dispositif, puis S2 : réalisation d’une couche supplémentaire 502, qui s’étend sur la couche 501, et qui est formée ici de silicium dopé de type n ; les différentes parties de cette couche supplémentaire 502, qui seront obtenues par découpage de cette couche, formeront respectivement la deuxième couche 102, et la première couche 202 des deux empilements de maintien de tension du dispositif, puis S3 : réalisation des premier et deuxième composants 10 et 20 décrits plus haut, qui s’étendent chacun sur la couche supplémentaire 502 (l’étape S3 ne comprend toutefois pas la réalisation des connexions métalliques 18, 28, 6, 9, ni des tranchées de liaison ou d’isolement 3 et 7). La figure 10 représente schématiquement le dispositif 1 en cours de fabrication, juste après l’étape S3, vu en coupe et de côté. Le procédé comprend ensuite l’étape suivante : S4 : pour chaque composant 10, 20, réalisation d’une connexion métallique reliant électriquement à la couche supplémentaire 502 à la première électrode S1, S2 de ce composant 10, 20. Chacune de ces connexions est obtenue ici : en réalisant une tranchée à flancs isolés électriquement, qui s’étend verticalement jusqu’à la couche supplémentaire 502, puis en réalisant un conducteur métallique 18, 28 qui s’étend de l’électrode S1, S2 en question jusqu’à cette couche 502, à travers la tranchée en question. La figure 11 représente schématiquement le dispositif 1 en cours de fabrication, juste après l’étape S4, vu en coupe et de côté. Le procédé comprend ensuite les étapes suivantes : S50 : ouverture de la tranchée d’isolement 3, qui sépare latéralement le premier composant 10 du deuxième composant 20, cette tranchée s’étendant verticalement à travers la couche 501 et la couche supplémentaire 502, jusqu’au substrat 2, cette tranchée séparant aussi le premier empilement 100 de maintien de tension du deuxième empilement 200 de maintien de tension électrique, qui sont délimités ainsi dans le couple de couches 501, 502 par la tranchée 3 en question (et éventuellement par d’autres tranchées réalisées autour des composants 10 et 20), S51 : ouverture de la tranchée de liaison 7, qui s’étend verticalement depuis une face supérieure du premier composant 10 jusqu’au substrat 2, en traversant la couche 501 et la couche supplémentaire 502, S52 : remplissage de la (ou des) tranchée(s) d’isolement 4 par un matériau électriquement isolant, ici de la silice SiO 2 , et S53 : dépôt d’un matériau isolant 8 recouvrant les parois latérales de la tranchée de liaison 7 (afin de réaliser une tranchée à flancs isolés), ici en remplissant complètement cette tranchée de silice. Les étapes S50 et S51 peuvent être réalisées lors d’une même opération de gravure profonde, d’ensemble, du dispositif 1. Cette gravure peut par exemple être une gravure ionique réactive profonde de type RIE (de l’anglais « Reactive-Ion Etching »). Les étapes S52 et S53 de remplissage des tranchées peuvent être réalisées elles aussi lors d’une même opération. La figure 12 représente schématiquement le dispositif 1 en cours de fabrication, juste après l’étape S53, vu en coupe et de côté. Ici, comme la tranchée de liaison 7 a été entièrement remplie de silice à l’étape S53, le procédé comprend ensuite une étape S60 d’ouverture d’un passage, qui traverse le matériau isolant 8 de part en part. Ce passage traverse ainsi toute la tranchée de liaison 7, et débouche dans le substrat 2, où à l’interface entre le substrat et la couche 101. Le procédé comporte ensuite une étape S61 de réalisation d’une connexion métallique 9, qui s’étend à travers la tranchée de liaison 7 et qui relie électriquement le substrat 2 à la première électrode S1 du premier composant 10. Lors de cette étape, un métal peut être déposé dans le passage mentionné plus haut, par exemple par dépôt électrochimique ECD (de l’anglais « electrochemical deposition »). La figure 13 représente schématiquement le dispositif 1 à l’issu de ces étapes de fabrication. Dispositif (1 ; 1’ ; 1000) micro-électronique comprenant un premier composant (10 ; 10’) électronique, au moins un deuxième composant (20 ; 20’) électronique, et un substrat (2) servant de support auxdits composants électroniques (10, 20 ; 10’, 20’), le substrat (2) étant formé d’un premier matériau semi-conducteur, le premier composant (10 ; 10’) et le deuxième composant (20 ; 20’) comprenant chacun une couche active (14, 24) formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur, le dispositif (1 ; 1’ ; 1000) micro-électronique étant caractérisé en ce qu’il comprend en outre, pour chacun desdits composants (10, 20 ; 10’, 20’), un empilement (100, 200 ; 100’, 200’) de maintien de tension électrique : qui est situé entre le substrat (2) et la couche active (14, 24) du composant (10, 20 ; 10’, 20’) électronique considéré, et qui comprend une première couche (101, 201) et une deuxième couche (102, 202) qui s’étendent l’une sur l’autre, la première couche étant située sous la deuxième couche, entre la deuxième couche (102, 202) et le substrat, la première couche (101, 201) étant réalisée à partir dudit premier matériau semiconducteur (Si), avec un dopage, p ou n, de même type que pour le substrat (2) tandis que la deuxième couche (102, 202) est réalisée à partir dudit premier matériau semiconducteur (Si), avec un dopage, n ou p, de type opposé au dopage du substrat (2). Dispositif (1 ; 1’ ; 1000) selon la revendication 1, dans lequel la couche active (14, 24) de chacun desdits composants (10, 20) comprend une hétérojonction, cette hétérojonction comportant : une troisième couche (11, 21), formée au moins en partie dudit deuxième matériau semiconducteur, et sur la troisième couche (11, 21), une quatrième couche (12, 22) formée au moins en partie d’un troisième matériau semiconducteur, les deuxième et troisième matériaux semi-conducteurs ayant des largeurs de bandes interdites différentes. Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes dans lequel le premier matériau semiconducteur est à base de silicium (Si) et dans lequel le deuxième matériau semiconducteur est à base de nitrure de Gallium (GaN). Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes, comprenant en outre, pour chacun desdits composants (10, 20), un empilement (16, 26) de couches de transition et/ou une couche tampon (15, 25), intercalé entre l’empilement (100, 200) de maintien de tension électrique d’une part, et la couche active (14, 24) du composant électronique considéré d’autre part. Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes, dans lequel l’ensemble comprenant le premier composant (10 ; 10’) et son empilement (100 ; 100’) de maintien de tension électrique, et l’ensemble comprenant le deuxième composant (20 ; 20’) et son empilement (200 ; 200’) de maintien de tension électrique sont séparés l’un de l’autre latéralement par une barrière (4) en matériau électriquement isolant (5). Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes dans lequel, pour chaque empilement (100, 200) de maintien de tension électrique, la concentration volumique en élément dopant dans la deuxième couche (102, 202) varie graduellement en fonction de la distance (d) qui sépare la première couche (101, 201) du point (P) considéré dans la deuxième couche (102, 202) ladite concentration augmentant avec ladite distance (d), avec un taux de variation compris entre 10 2 et 10 5 par micron. Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes dans lequel la concentration en espèces dopantes dans le substrat (2) est telle que la conductivité électrique du substrat, à température ambiante, est supérieure à 1 siemens par centimètre. Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes, dans lequel : chacun des premier (10 ; 10’) et deuxième (20 ; 20’) composants comprend une première électrode (S1, S2 ; A1, A2) et une deuxième (D1, D2 ; C1, C2) électrode reliées l’une à l’autre par la couche active (14, 24) du composant, et dans lequel la deuxième électrode (D1 ; C1) du premier composant (10 ; 10’) est reliée à la première électrode (S2 ; A2) du deuxième composant (20 ; 20’) par un conducteur métallique (6). Dispositif (1 ; 1’ ; 1000) selon la revendication précédente, dans lequel la première électrode (S1, S2) de chacun desdits composants (10, 20) est reliée par un conducteur métallique (18, 28) à la deuxième couche (102, 202) de l’empilement (100, 200) de maintien de tension associé à ce composant. Dispositif (1 ; 1’ ; 1000) selon la revendication 8 ou 9, dans lequel la première électrode (S1) du premier composant (10) est reliée au substrat (2) par un conducteur métallique (9). Dispositif (1) selon l’une des revendications 8 à 10, dans lequel chacun desdits composant (10, 20) est un transistor, la première électrode (S1, S2) du composant étant une électrode de source tandis que sa deuxième électrode (D1, D2) est une électrode de drain. Dispositif (1’) selon l’une des revendications 8 à 10, dans lequel chacun desdits composant (10’, 20’) est une diode, la première électrode (A1, A2) du composant étant une électrode d’anode tandis que sa deuxième électrode (C1, C2) est une électrode de cathode. Procédé de fabrication d’un dispositif (1 ; 1’ ; 1000) micro-électronique réalisé sur un substrat (2) formé d’un premier matériau semi-conducteur (Si), le procédé comprenant les étapes suivantes : (S1) réalisation d’une couche (501), qui s’étend sur le substrat (2) et qui est formée dudit premier matériau semiconducteur, avec un dopage, p ou n, de même type que pour le substrat (2), puis (S2) réalisation d’une couche supplémentaire (502), qui s’étend sur ladite couche (501) et qui est formée dudit premier matériau semiconducteur, avec un dopage, n ou p, de type opposé au dopage du substrat (2), puis (S3) réalisation d’un premier composant (10 ; 10’) électronique et d’au moins un deuxième composant (20 ; 20’) électronique, qui s’étendent chacun sur ladite couche supplémentaire (502), le premier composant (10 ; 10’) et le deuxième composant (20 ; 20’) comprenant chacun une couche active (14, 24) formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur, (S50) réalisation d’une tranchée (3) d’isolement, qui sépare latéralement le premier composant (10 ;10’) du deuxième composant (20 ; 20’), ladite tranchée (3) s’étendant verticalement à travers ladite couche (501) et ladite couche supplémentaire (502) pour délimiter : un premier empilement (100 ; 100’) de maintien de tension électrique, situé entre le premier composant (10 ;10’) et le substrat (2), et un deuxième empilement (200 ; 200’) de maintien de tension électrique, situé entre le deuxième composant (20 ; 20’) et le substrat (2), chacun desdits empilements (100, 200 ; 100’, 200’) comprenant une première couche (101, 201) et une deuxième couche (102, 202) qui s’étendent l’une sur l’autre, la première couche (101, 201) et la deuxième couche étant délimitées par ladite tranchée (3), respectivement dans ladite couche (501) et dans ladite couche supplémentaire (502), et (S52) remplissage de ladite tranchée (3) par un matériau électriquement isolant (5). Procédé selon la revendication précédente, dans lequel l’étape (S3) de réalisation du premier composant (10 ; 10’) et du deuxième composant (20 ; 20’) comprend, pour chaque composant (10, 20 ; 10’, 20’), la réalisation d’une première électrode (S1, S2 ; A1, A2) et une deuxième électrode (D1, D2 ; C1, C2) reliées l’une à l’autre par la couche active (14, 24) du composant considéré, le procédé comprenant en outre l’étape suivante : (S4) pour chaque composant, réalisation d’une connexion métallique (18, 28) reliant électriquement la première électrode (S1, S2) du composant (10, 20) considéré à la deuxième couche (102, 202) de l’empilement (100, 200) de maintien de tension associé audit composant. Procédé selon la revendication précédente, comprenant en outre les étapes suivantes : (S51) réalisation d’une tranchée de liaison (7), qui s’étend verticalement depuis le premier composant (10) jusqu’au substrat (2) en traversant ladite couche (501) et ladite couche supplémentaire (502), (S53) dépôt d’un matériau isolant recouvrant les parois latérales de ladite tranchée de liaison, ou remplissage de la tranchée de liaison (7) par un matériau isolant (8), puis (S61) réalisation d’une connexion métallique (9) qui s’étend à travers la tranchée de liaison (7) et qui relie électriquement le substrat (2) à la première électrode (S1) du premier composant (10).