Brevet FR3104344A1 — publié le 20210611

Circuit diviseur de tension comprenant au moins deux transistors FDSOI (TP1, TP2) d’un premier type reliés à un premier potentiel d’alimentation et agencés en une structure de miroir de courant, deux transistors FDSOI (TN1, TN2) d’un second type et une charge électrique (R), le drain d’un premier – respectivement, deuxième – transistor (TN1) du second type étant relié au drain d’un premier – respectivement, deuxième - transistor (TP1) du premier type, le drain du premier transistor du second type étant relié à la grille en face avant de ce même transistor, les grilles en face avant des premier et deuxième transistors du second type étant reliées entre elles, la source du premier transistor du second type étant reliée à un second potentiel d’alimentation et ladite charge étant placée entre la source du second transistor du second type et ledit second potentiel d’alimentation. Les grilles en face arrière des premier et deuxième transistors de second type (TN2) sont reliées à un circuit externe appliquant une tension d’entrée entre ces deux grilles en face arrière, la tension aux bornes de ladite charge (VRO) constituant une tension de sortie égale à une fraction de la tension d’entrée. Figure pour l’abrégé : Fig. 3 Circuit électronique de diviseur de tension en technologie FDSOI La présente invention concerne un circuit diviseur de tension comprenant des transistors sur couche mince isolante (ou de type FDSOI, ou « Fully Depleted Silicon On Insulator » en anglais), et pouvant être utilisés dans différents circuits, par exemple un circuit de génération d’horloge incluant un oscillateur en anneau. Les oscillateurs en anneau comprennent un nombre impair d’inverseurs formant une boucle. En sortie de chaque inverseur, on obtient un signal oscillant naturellement. Leur fréquence d’oscillation est basée sur le temps de commutation des inverseurs, elle est donc directement liée au nombre d’inverseurs dans la boucle. Plus il y a d’inverseurs, plus la fréquence d’oscillation diminue. Le temps de commutation d’un inverseur dépend de différents paramètres, notamment leur tension d’alimentation, leur température, et ce temps de commutation peut varier d’un inverseur à un autre en raison des dispersions technologiques. La fréquence d’oscillation est donc fortement dépendante de ces paramètres et peut difficilement être contrôlée et stabilisée. Afin de résoudre ce problème, on trouve dans l’art antérieur des oscillateurs en anneau comprenant un circuit de génération d’une alimentation en courant/tension comprenant un amplificateur différentiel AO et une résistance de référence Rréf, tel que présenté en figure 1A. Le principe de fonctionnement de ce type d’oscillateur est d’asservir la résistance intrinsèque (venant des inverseurs I1, I2 et I3 qui peuvent être assimilées à des capacités qui commutent) de la chaîne d’inverseurs I1, I2, I3 par rapport à la résistance de référence R réf . La résistance de référence R réf est fixe. La résistance intrinsèque est alors égale à la résistance de référence R réf , car les potentiels V ro et V res sont identiques et les courants ires, i ro circulant dans les deux branches B res et B ro sont identiques. Ce type d’oscillateur oscille à une fréquence f dépendant de la résistance intrinsèque, donc de la résistance de référence R réf , d’une capacité équivalente C représentant la commutation des inverseurs I1, I2 et I3 et d’un paramètre n représentant le nombre d’inverseurs dans la boucle, telle que f = 1 / (n x C x R réf ). Cependant, pour des oscillateurs à faible puissance, il est nécessaire d’utiliser une résistance de référence R réf de forte valeur (environ 10 à 100 MΩ), car les potentiels V res et V ro en entrée de l’amplificateur AO sont de quelques centaines de millivolts et les courants sont les plus faibles possibles pour des raisons de consommation. La résistance R réf est donc encombrante et coûteuse en terme de surface silicium. Par exemple, pour une tension V ro = V res = 500 mV et un courant i de 100 nA, il faudra utiliser une résistance R réf de 5 MΩ. La résistance R réf sera donc encombrante et représentera, en pratique, quasiment 80 % de la surface en silicium de l’oscillateur. Cette architecture nécessite un compromis entre la fréquence d’oscillation, la puissance consommée et la surface en silicium de la résistance de référence R réf dans une application faible puissance (environ 10 à 50 nW). Par ailleurs, un inconvénient du circuit oscillateur représenté en figure 1 est qu’il est difficile en pratique de le rendre insensible aux variations de température. Si la valeur de la résistance de référence varie en fonction de la température alors la fréquence de l’oscillateur va varier également. Ainsi, l’utilisation d’un tel oscillateur nécessite d’utiliser des résistances peu ou pas sensible à la température si on ne veut pas entraîner de variations de la fréquence d’oscillation. Ceci limite les possibilités de réalisation des résistances et peut entraîner un surcoût de surface pour réaliser de telles résistances insensibles aux variations de température. En outre, il est rarement possible d’avoir une résistance compensée en température, notamment dans les technologies FDSOI. Plus généralement, ce problème d’encombrement de la surface silicium se pose également dans toutes les applications utilisant une résistance de référence, par exemple pour les générateurs de courant de référence, ou de tension de référence ou plus généralement pour tous les schémas analogiques de conversion de tension/courant implémentés dans des générateurs de courant, des convertisseurs analogique-numérique ou des oscillateurs. La figure 1B représente un exemple de circuit de génération d’un courant de référence. La tension de référence Vref utilisées dans un tel circuit est généralement fournie par un circuit « bandgap » délivrant une tension « élevée » (classiquement 1,2V). Si on veut également avoir une consommation électrique moindre, il est nécessaire que le courant circulant dans la résistance soit le plus faible possible. Ainsi, comme pour l’oscillateur, il est nécessaire que la résistance présente une valeur élevée. On notera en outre que ce type de circuit nécessite également l’utilisation d’une résistance insensible aux variations de température si on veut obtenir un courant de référence généré invariant en température. L’invention vise à remédier aux inconvénients précités de l’art antérieur, en proposant un circuit électronique diviseur de tension réalisé en technologie FDSOI (transistor sur couche mince isolante). Conformément à l’invention, ce but est atteint grâce à une utilisation astucieuse des polarisations de grille arrière de transistors de type FDSOI d’un circuit utilisé habituellement pour réaliser une source de courant. Un objet de l’invention est donc un circuit électronique diviseur de tension comprenant au moins deux transistors sur couche mince isolante FDSOI d’un premier type reliés à un premier potentiel d’alimentation et agencés en une structure de miroir de courant et deux transistors sur couche mince FDSOI d’un second type et une charge électrique d’impédance non nulle, les transistors ayant chacun une grille principale en face avant et une grille de réglage en face arrière, un drain d’un premier transistor du second type étant relié au drain d’un premier transistor du premier type, un drain d’un deuxième transistor du second type étant relié au drain d’un deuxième transistor du premier type, le drain du premier transistor du second type étant relié à la grille en face avant de ce même transistor, les grilles en face avant des premier et deuxième transistors du second type étant reliées entre elles, la source du premier transistor du second type étant reliée à un second potentiel d’alimentation et ladite charge d’impédance non nulle étant placée entre la source du second transistor du second type et ledit second potentiel d’alimentation, caractérisé en ce que les grilles en face arrière des premier et deuxième transistors de second type sont reliées à un circuit externe appliquant une tension d’entrée non nulle entre ces deux grilles en face arrière, la tension aux bornes de ladite charge constituant une tension de sortie égale à une fraction de la tension d’entrée. Selon des modes de réalisation particuliers d’un tel circuit électronique : - Les transistors de premier type peuvent être des PMOS et les transistors de second type peuvent être des nMOS, et le potentiel appliqué sur la grille en face arrière du second transistor du second type peut être supérieur au potentiel appliqué sur la grille en face arrière du premier transistor du second type. - Les transistors de premier type peuvent être des NMOS, les transistors de second type peuvent être des pMOS et le potentiel appliqué sur la grille en face arrière du second transistor du second type peut être inférieur au potentiel appliqué sur la grille en face arrière du premier transistor du second type. - Les transistors de second type peuvent être des transistors à faible valeur de seuil LVT : ou bien les transistors de second type peuvent être des transistors à valeur de seuil standard RVT. - Les transistors de second type peuvent être identiques. - En variante, les transistors de second type peuvent être (légèrement) différents, leurs ratios géométriques largeur sur longueur de grilles étant (légèrement) différents, de 20% au plus. Un autre objet de l’invention est un système électronique comprenant un tel circuit électronique et comprenant un troisième transistor du premier type dont la source est reliée au premier potentiel d’alimentation, la grille étant reliée aux grilles des premier et deuxième transistors du premier type, et le drain étant relié à un nœud relié à un circuit de charge. Selon un mode de réalisation d’un tel système électronique, une tension de référence stable, par exemple fournie par un circuit bandgap, peut être appliquée en tension d’entrée entre les grilles de face arrière des premier et deuxième transistors de second type. Encore un autre objet de l’invention est un circuit de génération d’un signal d’horloge oscillant comprenant une pluralité d’inverseurs reliés entre eux de manière à former une boucle, une sortie d’un inverseur étant reliée à une entrée d’un autre inverseur et comprenant un circuit électronique tel que ci-dessus dans lequel ledit nœud est reliée d’une part à une borne d’alimentation en tension/courant de ladite pluralité d’inverseurs, et d’autre part à la grille en face arrière d’un parmi les premier et deuxième transistors de second typers. Un autre objet de l’invention est un tel circuit électronique comprenant en outre au moins une paire cascode de transistors du premier type placés entre le miroir de courant et les transistors de second type. Encore un autre objet de l’invention est un tel circuit électronique, comprenant en outre au moins une paire cascode de transistors du second type placés entre les transistors du premier type et les transistors de second type. D’autres caractéristiques, détails et avantages de l’invention ressortiront à la lecture de la description faite en référence aux figures annexées données à titre d’exemple et qui représentent, respectivement : - , déjà décrite, un oscillateur en anneau comprenant une boucle d’inverseurs selon l’art antérieur ; - , déjà décrite, une source de courant comprenant une résistance et un circuit d’asservissement de la tension aux bornes de la résistance selon l’art antérieur ; – , un transistor de type FDSOI selon l’art antérieur ; - , un circuit électronique générateur d’une tension de référence selon un premier mode de réalisation de l’invention ; - et - , le rapport entre deux potentiels en fonction de la température pour deux types de transistors du circuit selon le premier mode de réalisation de l’invention ; – , un circuit électronique selon un second mode de réalisation de l’invention ; – , un oscillateur en anneau selon un premier mode de réalisation de l’invention ; – , la fréquence d’oscillation en fonction de la température de l’oscillateur selon le premier mode de réalisation de l’invention déterminée par simulation ; – , un oscillateur en anneau selon un second mode de réalisation de l’invention ; – , un générateur de courant réalisé à partir d’un circuit selon l’invention ; et – Et - , des résultats de simulations obtenus pour le générateur de courant de la figure 10. représente la structure interne d’un transistor FDSOI (transistor réalisé sur une couche mince isolante). Le transistor FDSOI comprend une couche d’un substrat de silicium de type p Sub, une couche enterrée d’un matériau isolant Iso, aussi appelée BOX, séparée du substrat Sub par un plan de masse PM. La couche isolante Iso est surmontée d’une couche active de silicium Act dans laquelle sont placés une source S, un canal C et un drain D. Le plan de masse PM (ou caisson NWELL ou PWELL selon son dopage) permet d’améliorer le contrôle électrostatique du transistor en limitant la pénétration des champs électriques générés par le drain D et la source S sous le canal C. Le canal C est recouvert d’une couche d’oxyde de grille OxG. L’oxyde de grille OxG est surmonté d’une grille métallique G. Le transistor FDSOI présente une grille en face avant Gtop et une grille en face arrière Gback. La grille en face avant Gtop est la grille principale permettant de choisir le mode de fonctionnement du transistor (non passant, passant). La grille en face arrière Gback constitue quant à elle une grille de réglage, la tension appliquée sur cette grille arrière permettant de faire varier les caractéristiques de fonctionnement du transistor, notamment sa tension de seuil. De façon générale, il est possible de faire varier la tension de seuil V th des transistors FDSOI en jouant sur le dopage n ou p du caisson PM, sur le métal de connexion de la grille et sur la tension de caisson par rapport à la tension de source appliquée sur le transistor. Pour fournir différents types de transistor (tension de seuil V th différente), le procédé de fabrication s’appuie sur le métal de connexion de la grille et sur le dopage du caisson (n ou p). Un transistor à faible V th , dit transistor LVT (« Low Threshold Voltage » en anglais), aura une tension V th plutôt faible (de l’ordre de 400 à 450 mV) et un transistor à fort V th , dit transistor RVT (« Regular Threshold Voltage » en anglais) aura une tension V th plutôt plus élevée (de l’ordre de 500 à 550 mV). Dans l’utilisation des transistors, la modification dynamique de la tension de seuil V th des transistors intervient en modifiant la différence de tension entre le caisson et la source, ce qui permet avantageusement d’obtenir des tensions de seuil V th plus faibles avec les transistors LVT (classiquement utilisé pour accélérer sa vitesse) et d’obtenir des tensions de seuil V th plus élevées avec les transistors RVT (classiquement utilisé pour maîtriser et limiter les fuites statiques). En effet, un plan de masse PM du même type que la source S et le drain D permet d’obtenir un transistor FDSOI présentant une valeur faible de tension de seuil V th , tandis qu’un plan de masse PM de type différent de la source S et du drain D permet d’obtenir un transistor FDSOI ayant une valeur de tension de seuil V th élevée. Un transistor FDSOI nMOS LVT présente donc un drain D et une source S dopés n et un plan de masse PM dopé n (c’est-à-dire un caisson NWELL dopé n), tandis qu’un transistor nMOS RVT présente un drain D et une source S dopés n et un plan de masse PM dopé p (c’est-à-dire un caisson PWELL dopé p). Un transistor FDSOI pMOS LVT présente un drain D et une source S dopés p et un plan de masse PM dopé p (c’est-à-dire un caisson PWELL dopé p), tandis qu’un transistor FDSOI pMOS RVT présente un drain D et une source S dopés p et un plan de masse PM dopé n (c’est-à-dire un caisson NWELL dopé n). Une description détaillée des différentes possibilités de réalisation de transistors présentant des plages de tensions de seuil plus ou moins élevées est réalisée dans le brevet EP2415079 de la demanderesse. représente un circuit électronique diviseur de tension selon un premier mode de réalisation de l’invention. Deux transistors FDSOI de type pMOS TP1 et TP2 sont connectés entre eux de façon à réaliser un miroir de courant. La source du transistor TP1 et la source du transistor TP2 sont reliées à un même potentiel d’alimentation VDD, la grille en face avant Gtop du transistor TP1 est reliée à la grille en face avant du transistor TP2 et la grille en face avant du transistor TP2 est reliée au drain du transistor TP2. On considère que les transistors TP1 et TP2 sont identiques, donc leurs rapports W/L sont identiques, avec W la largeur du canal et L la longueur de la grille en face avant Gtop de chacun des transistors. Le miroir de courant forme deux branches B1 et B2 dans lesquelles circule un même courant électrique i. Ce miroir de courant est relié à une paire de transistors FDSOI de type nMOS TN1 et TN2. Le drain du transistor TP1 est relié au drain du transistor TN1 et le drain du transistor TP2 est relié au drain du transistor TN2. La source du transistor nMOS TN1 estt reliée à une masse électrique. Une résistance R est placée entre la source du transistor TN2 et la masse électrique. Le drain du transistor TN1 est relié à la grille en face avant Gtop du transistor TN1 et les deux grilles en face avant Gtop des transistors TN1 et TN2 sont reliées entre elles. Les grilles en face arrière Gback des quatre transistors FDSOI TN1, TN2, TP1 et TP2 sont polarisées par un circuit « externe » non représenté. Plus particulièrement, les grilles arrière Gback des transistor TN1 et TN2 sont respectivement polarisées à des potentiels VBBN1 et VBBN2 tandis que les grilles arrières Gback des autres transistors TP1 et TP2 sont maintenues à un potentiel constant, égal dans cet exemple au potentiel de la masse. Comme on le comprendra à lecture des explications infra, pour que le circuit soit fonctionnel (qu’un courant circule dans les branches) il faut que les potentiels VBBN2 et VBBN1 soient différents, en pratique significativement différents, et qu’ils soient tels que VBBN2 > VBBN1. On note V R le potentiel de la source du transistor TN2 (correspondant à la tension aux bornes de la résistance R), et ce potentiel VR vaut i x R, i étant le courant circulant dans les deux branches B1 et B2. On note également la capabilité d’un transistor β = (W/L) x μ x C ox , avec (W/L) le rapport entre la largeur W et la longueur L du canal du transistor, μ la mobilité des porteurs de charge et C ox la capacité d’oxyde de grille du transistor. On peut écrire pour le transistor TN1 que le courant i est égal à : Avec β TN1 la capabilité du transistor TN1, J D0 une constante représentant le seuil de saturation des transistors, n le facteur de pente (ou « slope factor » en anglais), V GTN1 le potentiel de grille en face avant Gtop du transistor TN1, V ThTN1 la tension de seuil du transistor TN1, V T la tension thermique des transistors, V STN1 le potentiel de source du transistor TN1 et V DTN1 le potentiel de drain du transistor TN1. On peut également écrire pour le transistor TN2 que le courant i est égal à : Avec β TN2 la capabilité du transistor TN2, V GTN2 le potentiel de grille en face avant Gtop du transistor TN2, V ThTN2 la tension de seuil du transistor TN2, V STN2 le potentiel de source du transistor TN2 et V DTN2 le potentiel de drain du transistor TN2. On peut développer l’équation (1) pour obtenir : Or, les termes et sont quasi identiques entre le transistor TN1 et le transistor TN2 avec un montage cascode (décrit infra), et très proche sans montage cascode. On peut donc combiner les équations (2) et (3) pour obtenir le développement suivant : Comme la source du transistor TN1 est reliée à la masse électrique, le potentiel V STN1 de la source du transistor TN1 est nul. De plus, le potentiel V STN2 de la source du transistor TN2 vaut V R . L’équation (4) devient : Les grilles des transistors TN1 et TN2 étant reliées entre elles, leur différence de potentiel (V GTN2 – V GTN1 ) est nulle. On note la différence entre les tensions de seuil des deux transistors TN1 et TN2 ΔV th avec . L’équation (9) devient donc : Or d’après le mémoire de thèse d’Alyssa Bonnoit, « Reducing power using body biasing in microprocessors with dynamic voltage/frequency scaling », le mémoire de thèse de Jean-Philippe Noël, « Optimisation de dispositifs FDSOI pour la gestion de la consommation et de la vitesse : application aux mémoire et fonctions logiques », et la présentation d’Andreia Cathelin « Analog/RF design techniques in 28 nm FDSOI technology » de 2017 lors du SOI Industry Consortium, on peut écrire que , avec α un réel. L’équation (10) devient donc : On constate à partir de l’équation (13) que le potentiel V R est lié à la différence de potentiel V BBN2 – V BBN1 par une relation linéaire dans le second terme de l’équation. Le terme est nul devant le terme si les rapports W/L des transistors TN1 et TN2 sont identiques. L’équation (13) devient alors : Cette équation 14 permet de constater clairement que le circuit proposé permet bien de réaliser un diviseur de tension, le facteur de division étant égal à . De façon générique, on constate que l’équation (13) est composée de deux termes A+B, avec A et B définis comme suit : En choisissant des transistors TN1 et TN2 différents (donc ayant des rapports W/L différents), il est possible d’introduire une compensation en température, comme cela est expliqué infra. Néanmoins, même si les rapports W/L des transistors TN1 et TN2 sont choisis différents, en pratique légèrement différents (par exemple de 10% voire 20% au maximum, le pourcentage étant entendu par rapport à la valeur W/L la plus grande), le premier terme A sera souvent plus faible que le terme B si les potentiels V BBN2 et V BBN1 sont significativement différents. On notera que le terme A peut être positif ou négatif selon que le transistor TN2 est respectivement plus grand ou plus petit que le transistor TN1. A titre de comparaison, dans le cas où le circuit de la figure 3 serait utilisée comme dans l’art antérieur pour former une source de courant, avec des potentiels de grille arrière identiques pour V BBN2 et V BBN1 , on aurait un rapport 1 à 8 entre les tailles des transistors TN1 et TN2 pour avoir une tension suffisante aux bornes de la résistance. Le terme B serait alors égal à 0 et la tension V R serait obtenue uniquement grâce au terme A, en utilisant des géométries très significativement différentes pour TN1 et TN2 pour que le terme A ne soit pas trop petit. Au contraire, dans un circuit diviseur de tension selon la présente invention, on va davantage privilégier le terme B grâce à la tension d’entrée se traduisant par des potentiels V BBN2 et V BBN1 différents. Le terme A est introduit uniquement dans le cas où l’on souhaite compenser les variations en température de la résistance. A titre d’exemple, pour une même tension VR aux bornes de la résistance, on a un rapport 11 / 12 (comprendre : les transistor TN1 et TN2 ont respectivement 11 et 12 doigts élémentaires) avec le circuit de la figure 3, avec une tension d’entrée de 2V (différence entre les potentiels V BBN2 et V BBN1 ). De plus, dans le cas où l’un des potentiels V BBN1 ou V BBN2 est égal au potentiel standard Vss définissant la masse électrique on pourra simplifier l’équation (14), et considérer que le terme est quasi nul. Ce développement susmentionné est appliqué dans le cas d’un fonctionnement en mode faible inversion (ou « weak inversion » en anglais) des transistors TN1 et TN2, autrement dit dans le cas de transistors TN1 et TN2 en conduction sous le seuil. Le circuit proposé permet donc d’abaisser la tension V R aux bornes de la résistance R par rapport à la tension d’entrée égale à V BBN2 – V BBN1 , tout en conservant une faible valeur de courant i dans les deux branches B1 et B2 et une valeur de résistance R permettant de minimiser l’encombrement en terme de surface silicium. Il est possible de réaliser le même raisonnement pour des transistors TN1 et TN2 en fonctionnement d’inversion forte (ou « strong inversion » en anglais) avec V DS > V GS – V T , (et V GS > V T ) où V DS est la tension entre le drain et la source d’un transistor, V GS la tension entre la grille avant et la source du même transistor et V T est la tension thermique du transistor. Le courant dans les transistors TN1 et TN2 s’écrit : Avec β la capabilité du transistor, V GS la tension entre la grille et la source du transistor, V th la tension de seuil du transistor, V DS la tension entre le drain et la source du transistor et λ le coefficient de modulation de la longueur de canal. Le courant i est identique dans les deux transistors TN1 et TN2 du fait de la structure en miroir de courant, on peut donc écrire : Pour les mêmes raisons que précédemment, on peut négliger les deux termes et et obtenir : Comme précédemment, l’équation (17) peut s’écrire sous la forme VR = A+B avec Le rapport entre le potentiel V R et la différence V BBN2 – V BBN1_ est donc sensiblement constant, quel que soit le régime de fonctionnement des transistors TN1 et TN2 car n est proche de 1 en technologie FDSOI (autour de 1,2 à 1,6). Cela est généralisable en inversant la structure comme décrit plus précisément en référence à la figure 6. Selon un mode de réalisation possible, le transistor TN2 a une largeur de grille en face avant Gtop supérieure à celle du transistor TN1 (ou plus précisément W2/L2 > W1/L1), ce qui permet d’obtenir un effet « proportionnel à la température » (PTAT, ou en anglais « Proportional to Absolute Temperature ») sur le courant i circulant dans la résistance R à cause des valeurs de tensions entre la grille et la source des transistors qui augmentent avec la température. Cela s’explique par le fait que V GS1 – V GS2 = V R , donc si les tensions V GS augmentent, alors V R augmente également donc le courant i aussi. Cela permet de compenser un coefficient de température positif de la résistance R qui entraîne un effet « inversement proportionnel à la température (CPTAT, ou en anglais « Conversely Proportional to Absolute Temperature ») sur le courant i. Les deux effets CPTAT et PTAT se compensent donc et le rapport entre V R et V BBN2 -V BBN1_fixe reste stable en température. Cela s’explique également par le fait que le coefficient A dans la formule (14) ou (17) est fonction de V T est positif. VT augmentant avec la température, la variation de A et donc de VR sera positive si donc si le transistor TN2 est plus gros que le transistor TN1. Dans le cas, moins fréquent, où la résistance utilisée présente un coefficient de température négatif entraînant un effet PTAT sur le courant i, il est possible de compenser cet effet PTAT par un effet CPTAT en déséquilibrant inversement les ratios géométriques des transistors TN2 et TN1, en prenant W2/L2 > W1/L1. Cela s’explique également par le fait que le coefficient A sera dans ce cas négatif. VT augmentant avec la température, la variation de A et donc de VR sera négative si , donc si le transistor TN2 est plus petit que le transistor TN1. Le circuit représenté en figure 3 peut être réalisé en utilisant des transistors LVT ou RVT. Le choix du type de transistors LVT ou RVT pour les transistors TN1 et TN2 dépend de l’application envisagée et des possibilités de fabrication technologiques des transistors FDSOI, notamment pour la réalisation des caissons Nwell / Pwell placés sous la couche d’oxyde mince et la réalisation de caissons d’isolation profonds permettant de séparer un caisson Pwell du substrat « massif », généralement de type P. Comme cela est bien connu de l’homme de l’art, dans le cas où le caisson Nwell ou Pwell est polarisé à une tension différente du substrat, et éventuellement du caisson profond « Deep Nwell », il faut s’assurer que les diodes présentes entre caisson/substrat ou caisson/Deep Nwell ne soient pas conductrices. Le circuit de diviseur de tension peut être utilisé avec des potentiels d’entrée, sur VBBN1 et VBBN2, qui soient chacun fixe ou variable. Les 2 potentiels d’entrée, et donc la tension d’entrée, sera fixe si le diviseur de tension est par exemple utilisé pour générer l’équivalent d’une tension de référence VR « basse » à partir d’une tension de référence « élevée » par exemple fournie par un circuit classiquement dénommé par l’acronyme anglais « bandgap », une telle tension de référence basse pouvant entre autre être utilisé dans un circuit de source de courant de référence comme cela est décrit infra en relation avec la figure 10. La tension d’entrée pourra être variable, par exemple en faisant varier au moins l’un des deux potentiels. Dans l’exemple de circuit oscillateur décrit infra, l’un des potentiels, VBBN1, est fixe et l’autre potentiel, VBBN2, peut varier dans une plage de valeurs donnée. Dans le cas où le circuit diviseur serait par exemple relié à un capteur fournissant un signal différentiel, les deux potentiels pourraient être amenés à fluctuer. Quelle que soit l’application envisagée d’un tel circuit de diviseur de tension, le choix de transistors LVT ou RVT sera principalement guidé par la simplicité de mise en œuvre du circuit. Si au moins l’un des potentiels est négatif, il sera plus aisé d’utiliser des transistors NMOS RVT pour pouvoir polariser négativement le PWELL et l’isoler du substrat à la masse, par un caisson profond DeepNWELL. Inversement, si les potentiels sont plutôt positifs, ou très faiblement négatifs (supérieur à -0,6V) on pourra utiliser des transistors LVT car il est possible de polariser le caisson Nwell à ces valeurs sans rendre conductrice la diode Nwell/Psubstrat. Selon un mode de réalisation possible, les transistors TN1, TN2, TP1 et TP2 sont des transistors comprenant plusieurs « doigts » (ou « fingers » en anglais), par exemple des doigts identiques ; le transistor TN1 comprend X « doigts » et le transistor TN2 comprend X + K « doigts » avec X et K deux entiers, ou inversement si on souhaite éventuellement que le transistor TN2 soit plus petit que le transistor TN1. L’avantage d’utiliser des transistors FDSOI est de pouvoir accéder à une plage de valeurs étendue en potentiel de polarisation V BBN2 ou V BBN1 de la grille arrière Gback du transistor FDSOI TN2 ou TN1 (ou les 2 éventeullement) et ainsi d’avoir également une plage de valeurs étendue en tension de seuil V th du transistor TN2 et/ou TN1, comme le montre la présentation d’Andreia Cathelin « Analog/RF design techniques in 28 nm FDSOI technology » de 2017 faite lors du SOI Industry Consortium. Cela entraîne un facteur α (équation (11)) faible et donc permet de réduire plus fortement le potentiel V R (ou tension aux bornes de la résistance) par rapport à la tension d’entrée V BBN2 – V BBN1 , et ainsi de limiter de manière plus avantageuse l’encombrement de la résistance R sur la surface silicium lorsque l’on souhaite utiliser un courant de polarisation de faible valeur pour limiter la consommation. présente des résultats de simulations réalisées avec le circuit de la figure 3 dans lequel les transistors TN1 et TN2 sont de même taille et de type LVT GO1, c’est-à-dire que leur épaisseur d’isolant en face arrière permet de supporter une tension d’environ 1 V sur la grille avant Gback du transistor, et la résistance R ne présente aucun coefficient de température. Le potentiel VBBN1 est dans cet exemple égal à celui de la masse, donc nul. Le rapport est représenté en ordonnées et la température du circuit (donc de tous les transistors de la figure 3) est représentée en abscisses. On constate que pour une température variant entre -45 °C et 150 °C, le rapport varie entre 6,36 et 6,5. On peut donc considérer que ce rapport est peu sensible à la température du circuit. Le rapport varie beaucoup plus en température si l’on effectue ces simulations avec une résistance R ayant un coefficient de température. C’est pour cela que les transistors TN1 et TN2 ont avantageusement des rapports W/L différents pour compenser la variation de température. Le circuit proposé en figure 3 permet donc bien de réaliser un circuit diviseur de tension, en considérant que V BBN2 -V BBN 1 est la tension d’entrée et la tension aux bornes de la charge (égale, dans le cas présent, à V R ) est la tension de sortie, obtenue en divisant V BBN2 par un facteur peu sensible à la température, et donc de réaliser un circuit de génération d’une tension de référence comprenant une résistance de référence peu encombrante. présente des résultats de simulations réalisées avec le circuit de la figure 3 dans lequel les transistors TN1 et TN2 sont toujours de même taille mais de type LVT GO2. Ils présentent donc une épaisseur d’isolant deux fois plus grande (transistors de type GO2), ce qui leur permet de supporter une plus grande tension de polarisation sur leur grille avant. Le rapport est représenté en ordonnées et la température du circuit de la figure 3 est représentée en abscisses. On constate que pour une température variant entre -45 °C et 150 °C, le rapport varie entre 13,02 et 13,12. On peut donc considérer que ce rapport est peu sensible à la température du circuit, et comme précédemment que le circuit proposé en figure 3 permet de réaliser un circuit diviseur de tension peu sensible à la température et pouvant adapter le facteur de division grâce à l’épaisseur de la couche d’oxyde mince, d’oxyde de BOX et du film silicium, et ainsi avoir une résistance de référence peu encombrante en terme de surface silicium. représente un second mode de réalisation. Deux transistors FDSOI de type nMOS TN1 et TN2 sont connectés entre eux de façon à réaliser un miroir de courant. Ce miroir de courant est relié à une paire de transistors FDSOI de type pMOS TP1 et TP2. La source du transistor pMOS TP1 est reliée au potentiel VDD, et les drains des deux transistors TP1 et TP2 sont reliés respectivement aux drains des transistors nMOS TN1 et TN2. Les sources des transistors nMOS TN1 et TN2 sont reliées à une masse électrique. Une résistance R est placée entre la source du transistor TP2 et le potentiel VDD. La grille en face avant du transistor TN2 est reliée à la source du transistor TN2 et les deux grilles en face avant des transistors TN1 et TN2 sont reliées entre elles. La grille en face avant du transistor TP1 est reliée à la source du transistor TP1 et les grilles des transistors TP1 et TP2 sont reliées entre elles. On considère que les transistors TN1 et TN2 sont identiques, donc leurs rapports W/L sont identiques. Le courant i circulant dans les deux branches B1 et B2 formées par le miroir de courant est identique. Les grilles arrière des quatre transistors FDSOI TN1, TN2, TP1 et TP2 sont polarisées par un circuit externe non représenté. Plus particulièrement, les grilles arrière des transistors TP1 et TP2 sont respectivement polarisées à des potentiels V BBP1 et V BBP2 tandis que les grilles en face arrière des autres transistors TN1, TN2 sont maintenues à un potentiel constant, égal à la masse dans cet exemple. Comme on le comprendra à lecture des explications infra, pour que le circuit soit fonctionnel (qu’un courant circule dans les branches) il faut que les potentiels VBBP2 et VBBP1 soient différents, en pratique significativement différents, et qu’ils soient tels que V BBP2 > V BBP1 . On note V R le potentiel entre la source du transistor TP2 et la résistance R (correspondant à la tension aux bornes de la résistance R). Ce potentiel V R vaut i x R où i est le courant circulant dans les deux branches B1 et B2. On peut appliquer le même raisonnement que celui effectué pour les circuits des figures précédentes, à savoir que le courant i arrivant sur la source du transistor TP1 peut s’écrire : Et le courant i arrivant sur la source du transistor TP2 peut s’écrire : En combinant les équations (23) et (24) et en se basant sur le mémoire de Jean-Philippe Noël précité, on obtient une relation linéaire liant les potentiels V R et V BBP2 : Afin, comme précédemment, d’avoir une tension aux bornes de la résistance R (égale à Vdd-VR), il faut, dans ce cas complémentaire où la tension d’entrée est appliquée entre les grilles arrière des PMOS, que V BBP2 soit inférieur à V BBP1 et on obtient bien un circuit diviseur de tension. Cela permet ainsi de diminuer la valeur de la résistance R tout en ayant une valeur de courant i faible et une tension d’entrée V BBP1 - V BBP2 élevée. De même que précédemment, l’équation (25) peut s’écrire sous la forme A+B avec : A= B= Il est alors possible de compenser une éventuelle variation de résistance en fonction de la température en procédant comme décrit précédemment, grâce à la présence du terme A dans la formule donnant la tension V dd -V R . Par ailleurs, sans reprendre tous les développements, en régime saturé, on obtient une équation (26) équivalente à l’équation (17) là aussi avec deux termes A et B comme précédemment. Les circuits présentés permettent de réaliser un diviseur de tension avec une résistance de référence faible et un courant i faible. Ces circuits peuvent avoir différentes applications. Une première application, décrite en référence aux figures 7 à 9, est un circuit de génération d’un signal d’horloge utilisant un oscillateur en anneau. représente un exemple d’un tel circuit de génération d’horloge comprenant un circuit délivrant une tension et un courant à oscillateur en anneau . L’oscillateur comprend trois inverseurs I1, I2, et I3 reliés entre eux de manière à former une boucle. Plus généralement, l’oscillateur peut comprendre 2N+1 inverseurs, avec N un entier naturel supérieur à 1. En utilisant les circuits électroniques présentés dans les figures précédentes comme générateur de tension/courant de référence pour l’alimentation des inverseurs, on peut avoir une tension V RO aux bornes de la résistance de référence de quelques dizaines de millivolts et un courant i faible tout en ayant des valeurs de résistance de référence R réf faible. En effet, grâce au diviseur de tension réalisé par l’invention, on peut abaisser la tension V R circulant dans la résistance de référence R réf et ainsi en diminuer la valeur. Le circuit comprend les même composants que ceux du circuit de la figure 3 et comprend en outre un transistor TP5 reliés aux transistors TP1 et TP2 de manière à former un miroir de courant comprenant ainsi trois branches B1, B2 et B3 dans lesquelles circule un même courant i. Ainsi, les sources des trois transistors TP1, TP2 et TP5 sont reliées à un même potentiel V DD , leurs grilles en face avant sont reliées entre elles. La grille en face arrière du transistor TN2 est relié à un nœud « d’alimentation » présentant un potentiel variable V RO qui est le potentiel d’alimentation des inverseurs I1, I2 et I3. Ce nœud d’alimentation est relié à la branche B3 du miroir de courant, les inverseurs étant donc alimenté par le courant i circulant dans la branche B3. Dans cet exemple de réalisation, le circuit de tension de référence comprend des transistors TN3, TN4, TP3, TP4 et TP6 configurés en montage cascode avec les transistors déjà présents TN1, TN2, TP1, TP2 et TP5. Comme cela est connu de l’homme de l’art, ce montage permet d’assurer une quasi-égalité des tensions VDS des transistors de chaque miroir de courant. Ainsi, en référence aux équations susmentionnées donnant la valeur du courant i, il est possible d’éliminer les composantes liées aux tensions VDS et d’avoir un diviseur de tension « idéal ». Ainsi, les transistors pMOS TP3, TP4, TP6, et nMOS TN3, TN4 sont placés respectivement en série avec les transistors pMOS TP1, TP2, TP5 et les transistors nMOS TN1 et TN2. Le nœud d’alimentation (potentiel VR0) est ainsi relié au drain du transistor pMOS TP6. Les grilles en face arrière de l’ensemble de transistors, excepté le transistor TN2 sont maintenues à un potentiel constant égal dans cet exemple à la masse. La source du transistor TP3 est reliée au drain du transistor TP1, la source du transistor TP4 est reliée au drain du transistor TP2 et la source du transistor TP6 est reliée au drain du transistor TP5. Les grilles en face avant des transistors TP3 et TP4 sont reliées entre elles. Les grilles en face avant des transistors TP5 et TP6 sont reliées entre elles. Les grilles en face avant des transistors TP3 et TP4 sont reliées aux grilles en face avant des transistors TP1 et TP2. La grille en face avant du transistor TP4 est reliée au drain du transistor TP4 et les grilles en face avant des transistors TP5 et TP6 sont reliées au drain du transistor TP4. Le drain du transistor TN3 est relié au drain de TP3 et le drain de TN4 est relié au drain de TP4. Les grilles en face avant des transistors TN3 et TN4 sont reliées entre elles. Le drain de TN3 est relié à la grille en face avant du transistor TN3. La source du transistor TN3 est reliée au drain du transistor TN1 et la source du transistor TN4 est reliée au drain du transistor TN2. Les grilles en face arrière de l’ensemble de transistors, excepté le transistor TN2 sont maintenues à un potentiel constant égal dans cet exemple. La fréquence d’oscillation f de cet oscillateur peut s’écrire en fonction de la résistance équivalente de l’oscillateur en anneau, l’oscillateur constituant une « charge » alimentée par la branche B3 ; f=1/(n*C*R equi ). Le courant traversant la résistance de référence Rréf et égal à celui traversant la résistance équivalente de l’oscillateur en anneau Requi, ainsi i =VR/Rréf=VR0/Requi. En outre, comme décrit précedemment, VR0=KBB*VRréf, avec KBB>0. Ainsi, VR/Rréf= KBB*VRréf/Requi, et Requi=KBB*Rréf. Le circuit de génération d’horloge représenté réalise une boucle d’asservissement de la valeur de la résistance équivalente Requi à la valeur de la résistance de référence multiplié par ce facteur KBB. . Un avantage significatif de ce circuit de génération d’horloge utilisant un diviseur de tension selon la présente invention par rapport au circuit de génération d’horloge représentée en figure 1 est qu’il nécessite une résistance de référence de plus faible valeur que la résistance équivalente souhaitée de l’oscillateur en anneau. Ainsi, comme le rapport KBB peut être important, facilement compris entre 5 et 10, on peut utiliser une résistance 5 à 10 fois plus petite et par conséquent un courant et donc une consommation 5 à 10 fois plus petite que celle du circuit de l’art antérieur. présente la fréquence d’oscillation f de l’oscillateur en anneau du circuit de la figure 7 en fonction de la température déterminée par simulations. On constate que la fréquence f est peu sensible à la température du circuit, car elle varie entre 9,04 MHz et 10,06 MHz pour une température variant entre -50 °C et 150 °C. Cela s’explique par le fait que la résistance Rréf décroît avec la température mais en ayant des transistors TN1 et TN2 tels que W2/L2 > W1/L1, on obtient une stabilité du rapport entre VRO et VR et donc une stabilité de la fréquence d’oscillation f sur une large plage de température. représente un circuit de génération d’horloge à base d’oscillateur en anneau selon un autre mode de réalisation de l’invention, complémentaire de celui représenté en figure 7. L’oscillateur comprend trois inverseurs I1, I2, et I3 reliés entre eux de manière à former une boucle. Plus généralement, l’oscillateur peut comprendre 2N+1 inverseurs, avec N un entier naturel supérieur à 1. Comme précédemment, on utilise un circuit diviseur de tension avec un miroir de courant pour alimenter les inverseurs I1, I2 et I3. Ainsi, l’oscillateur comprend trois transistors nMOS TN1, TN2 et TN5 reliés entre eux de manière à former un miroir de courant comprenant trois branches B1, B2 et B3 dans lesquelles circule un même courant i. Ainsi, les sources des trois transistors TN1, TN2 et TN5 sont reliées à un même potentiel, qui est ici, une masse électrique. Leurs grilles en face avant sont reliées entre elles. Il y a également deux transistors pMOS TP1 et TP2 et une résistance Rréfplacée entre une tension d’alimentation Vdd et la source du transistor TP2. Les grilles en face avant des transistors TP1 et TP2 sont reliées entre elles La grille en face avant du transistor TP1 est reliée au drain de TP1. Le circuit de tension de référence comprend également des transistors configurés en montage cascode avec à savoir des transistors nMOS TN3, TN4 et TN6 et les transistors pMOS TP3 et TP4. La source du transistor TN3 est reliée au drain du transistor TN1, la source du transistor TN4 est reliée au drain du transistor TN2 et la source du transistor TN6 est reliée au drain du transistor TN5. Les grilles en face avant des transistors TN1, TN2, TN3, TN4, TN5 et TN6 sont reliées entre elles et sont reliées au drain du transistor TN4. Le drain du transistor TP3 est relié au drain de TN3 et le drain de TN4 est relié au drain de TP4. Les grilles en face avant de TP3 et TP4 sont reliées entre elles reliées à la grille en face avant du transistor TP3. La source de TP3 est reliée au drain de TP1 et la source de TP4 est reliée au drain de TP2. La branche B3 est reliée à une borne d’alimentation basse de l’oscillateur en anneau. Autrement dit, les inverseurs de l’oscillateur sont placés entre une tension d’alimentation « haute » Vdd et une tension d’alimentation basse, correspondant dans ce circuit à un nœud d’alimentation présentant un potentiel VR0. Ce nœud d’alimentation est relié à la branche B3, plus précisément au drain du transistor TN6, et est relié également à la grille arrière du transistor TP2. Les grilles en face arrière de tous les transistors, excepté le transistor TP2, sont également maintenues à un potentiel fixe, égal par exemple à la masse. présente une seconde application des circuits selon l’invention, à savoir un générateur de courant. Le courant généré iréf est dans cet exemple égal au courant i issu des trois branches B1, B2 et B3 du miroir de courant formé par les trois transistors pMOS TP1, TP2 et TP3 identiques. Le courant iréf est alors égal à VR / Rréf. Il peut avantageusement être sensiblement insensible comme expliqué précédemment. Comme bien connu de l’homme de l’art, il est possible d’obtenir un courant iréf multiple du courant circulant dans les branches B1/B2 en prévoyant des tailles de transistors différentes entre d’une part le transistor TP3 et d’autre part les transistors TP1/TP2. Si on souhaite avoir un courant généré fixe, on pourra par exemple utiliser une tension de référence très stable en température notamment, par exemple délivré par un circuit de bandgap, pour polariser la grille arrière du transistor TN2 ou TN1. Les autres grilles arrière des autres transistors, et notamment celle de l’autre transistor TN1 ou TN2 du miroir NMOS, sont polarisées à une autre valeur de potentiel, avantageusement la masse ou Vdd. Le choix de la tension de polarisation est notamment fonction comme cela a été expliqué supra du type de transistors LVT ou RVT utilisés pour réaliser le circuit. Le générateur ainsi formé peut générer de faibles valeurs de courant i réf tout en ayant une résistance de référence R réf de faible valeur, donc peu encombrante. En effet, si on compare le générateur de courant à celui de l’art antérieur illustré en figure 1bis, en utilisant une même tension de référence, on peut utiliser une résistance 5 à 10 fois plus faible que celle du circuit de l’art antérieur, grâce à la division de tension entre la tension de référence et la tension présente aux bornes de la résistance. et [Fig. 11b] présentent des résultats de simulations obtenus pour le générateur de courant de la figure 10. Plus particulièrement, la figure 11a représente le courant i réf généré en fonction de la température. Celui-ci varie entre 220,8 nA et 221,2 nA pour une température entre -40 °C et 150 °C. Ce générateur de courant est donc très stable en température. La figure 11b représente le courant généré i réf en fonction du potentiel V BBN2 de polarisation de la grille arrière du transistor TN2. On remarque que ces deux grandeurs sont proportionnelles, ce qui confirme le fait que le rapport entre V R et V BBN2 est constant quelle que soit la valeur de V BBN2 . Donc que les transistors soient en fonctionnement de faible ou forte inversion, ce rapport reste stable. De manière générale, on peut réaliser un système électronique comprenant un circuit électronique selon l’invention. En outre, le terme circuit externe a été utilisé pour désigner un circuit électronique constitué de composants autres que ceux présents dans les deux branches B1 et B2 et nécessaire à la réalisation d’un circuit électronique diviseur de tension selon la présente invention. On notera néanmoins, que tous les circuits « externes » décrits précédemment ont en pratique vocation à être réalisés de préférence sur un même circuit intégré. Circuit électronique diviseur de tension comprenant au moins deux transistors sur couche mince isolante FDSOI (TP1, TP2) d’un premier type reliés à un premier potentiel d’alimentation et agencés en une structure de miroir de courant et deux transistors sur couche mince FDSOI (TN1, TN2) d’un second type et une charge électrique d’impédance non nulle (R), les transistors ayant chacun une grille principale en face avant (Gtop) et une grille de réglage en face arrière (Gback), un drain d’un premier transistor (TN1) du second type étant relié au drain d’un premier transistor (TP1) du premier type, un drain d’un deuxième transistor (TN2) du second type étant relié au drain d’un deuxième transistor (TP2) du premier type, le drain du premier transistor du second type étant relié à la grille en face avant de ce même transistor, les grilles en face avant des premier et deuxième transistors du second type étant reliées entre elles, la source du premier transistor du second type étant reliée à un second potentiel d’alimentation et ladite charge d’impédance non nulle étant placée entre la source du second transistor du second type et ledit second potentiel d’alimentation, caractérisé en ce que les grilles en face arrière des premier et deuxième transistors de second type (TN2) sont reliées à un circuit externe appliquant une tension d’entrée non nulle entre ces deux grilles en face arrière, la tension aux bornes de ladite charge (VRO) constituant une tension de sortie égale à une fraction de la tension d’entrée. Circuit électronique selon la revendication 1 dans lequel les transistors de premier type sont des PMOS et les transistors de second type sont des nMOS, et dans lequel le potentiel (VBBN2) appliqué sur la grille en face arrière du second transistor du second type est supérieur au potentiel (VBBN1) appliqué sur la grille en face arrière du premier transistor du second type. Circuit électronique selon la revendication 1 dans lequel les transistors de premier type sont des NMOS et les transistors de second type sont des pMOS et dans lequel le potentiel (VBBN2) appliqué sur la grille en face arrière du second transistor du second type est inférieur au potentiel (VBBN1) appliqué sur la grille en face arrière du premier transistor du second type. Circuit électronique selon l’une des revendications précédentes dans lequel les transistors de second type sont des transistors à faible valeur de seuil LVT. Circuit électronique selon l’une des revendications 1 à 3 dans lequel les transistors de second type sont des transistors à valeur de seuil standard RVT. Circuit électronique selon l’une des revendications 1 à 5 dans lequel les transistors de second type sont identiques. Circuit électronique selon l’une des revendications 1 à 5 dans lequel les transistors de second type sont différents, leurs ratios géométriques largeur sur longueur de grilles étant différents de 20% au plus. Système électronique comprenant un circuit électronique selon l’une des revendications précédentes et comprenant un troisième transistor du premier type dont la source est reliée au premier potentiel d’alimentation, la grille est reliée aux grilles des premier et deuxième transistors du premier type, et le drain est relié à un nœud relié à un circuit de charge. Système électronique de type source de courant selon la revendication 8, dans lequel une tension de référence stable, par exemple fournie par un circuit bandgap, est appliquée en tension d’entrée entre les grilles de face arrière des premier et deuxième transistors de second type. Circuit de génération d’un signal d’horloge oscillant comprenant une pluralité d’inverseurs reliés entre eux de manière à former une boucle, une sortie d’un inverseur étant reliée à une entrée d’un autre inverseur et comprenant un circuit électronique selon la revendication 8 dans lequel ledit nœud est reliée d’une part à une borne d’alimentation en tension/courant de ladite pluralité d’inverseurs, et d’autre part à la grille en face arrière d’un parmi les premier et deuxième transistors de second types. Circuit électronique selon l’une des revendications 1 à 7 comprenant en outre au moins une paire cascode de transistors du premier type placés entre le miroir de courant et les transistors de second type. Circuit électronique selon l’une des revendications 1 à 7, comprenant en outre au moins une paire cascode de transistors du second type placés entre les transistors du premier type et les transistors de second type.