Brevet FR3106692A1 — publié le 20210730

Le circuit intégré comprend un dispositif de mémoire (NVSR) comportant au moins un point mémoire (BTCL) possédant une cellule mémoire volatile (FF) et une seule cellule mémoire non-volatile (EE) couplées ensemble à un nœud commun (NC). Figure pour l’abrégé : Fig 1 Dispositif de mémoire vive statique non-volatile et procédé de commande correspondant. Des modes de réalisation et de mise en œuvre de l’invention concernent des circuits intégrés, notamment ceux comportant des dispositifs de mémoire, en particulier des dispositifs de mémoire vive statique non-volatile, usuellement désignée sous l’acronyme « NVSRAM » du terme anglais « Non Volatile Static Random Access Memory ». Les mémoires vives statiques non-volatiles NVSRAM sont des mémoires qui associent, dans un seul point mémoire stockant une donnée binaire, des cellules de mémoire vive statique « SRAM » (pour « Static Random Access Memory » en anglais), et de mémoire non-volatile, par exemple du type électriquement effaçable et programmable « EEPROM » (pour « Electrically Ereasable and Programmable Read Only Memory », en anglais). Les mémoires NVSRAM bénéficient des avantages des deux technologies, c’est-à-dire qu’elles ne perdent pas l’information de la donnée binaire lorsque le circuit est éteint, et bénéficient d’une endurance illimitée en écriture. En effet, les opérations d’écriture de la mémoire en cours de fonctionnement sont faites sur les cellules volatiles, tandis que les opérations d’écriture dans les cellules non-volatiles ne sont faites qu’au moment d’une extinction du circuit intégré, pour sauvegarder les données présentes dans les cellules mémoires volatiles. Classiquement, le quasiment seul inconvénient des mémoires vive statique non-volatiles NVSRAM est la surface occupée par les points mémoires. En effet, dans les technologies classiques, une douzaine de transistors sont utilisés dans chaque point mémoire, avec par exemple une cellule SRAM typique à six transistors, assemblée avec une paire différentielle de cellules non volatiles, par exemple du type mémoire flash, comportant typiquement trois transistors chacune. Un autre inconvénient est la présence d'un condensateur pour fournir l'énergie pour les opérations de stockage non volatiles lorsque la mémoire est mise hors tension. Sa valeur est typiquement de l'ordre d’une centaine de microFarads µF, ce qui affecte négativement l'encombrement et le coût de ces mémoires. Ainsi il est souhaitable de bénéficier de mémoires vives statiques non-volatiles plus compactes. Ainsi, selon un aspect il est proposé un circuit intégré, comprenant un dispositif de mémoire comportant au moins un point mémoire possédant une cellule mémoire volatile et une seule cellule mémoire non-volatile couplées ensemble à un nœud commun, et un seul transistor de sélection couplé entre le nœud commun et une seule ligne de bits, une première sortie de la cellule mémoire volatile étant couplée audit nœud commun, tandis qu’une deuxième sortie de la cellule mémoire volatile, complémentaire de la première sortie, n’est reliée à aucun nœud extérieur à la cellule mémoire volatile. En d’autres termes, l’une des deux sorties de la cellule mémoire volatile est couplée à l’unique cellule mémoire non-volatile, tandis que l’autre des deux sorties de la cellule mémoire volatile n’est pas couplée à une cellule mémoires non-volatile, ni même à un nœud quelconque n’appartenant pas à la cellule mémoire volatile en tant que telle. Il est ainsi proposé d’utiliser une seule cellule mémoire non-volatile par point mémoire, contrairement aux approches classiques différentielles dans lesquelles deux cellules non volatiles stockant des données inverses sont chacune couplées à l’une des deux sorties d’une cellule mémoire volatile. En outre, au lieu d’une paire de lignes de bit classiquement utilisée dans les approches différentielles, une seule ligne de bit est couplée au point mémoire pour y accéder notamment en lecture et en écriture. Le nombre de transistors dans chaque point mémoire NVSRAM est ainsi réduit, et la taille du dispositif de mémoire est réduite. Selon un mode de réalisation, la cellule mémoire volatile comprend un verrou bistable comportant deux inverseurs montés tête-bêche, et la cellule mémoire non-volatile comprend un transistor d’état ayant une grille de commande et une grille flottante et un transistor d’accès couplé en série entre le nœud commun et le transistor d’état. Il est ainsi proposé des cellules mémoire non-volatiles correspondant à une technologie de type EEPROM, qui est notamment avantageusement en matière de consommation d’énergie en lecture et en écriture. Le point mémoire peut ainsi avantageusement comporter un nombre de transistors égal à 7. Selon un mode de réalisation, ledit au moins un point mémoire comprend en outre un transistor d’isolation couplé en série entre le nœud commun et ladite cellule mémoire volatile, par exemple pour faciliter des opérations de lectures dans la cellule mémoire non-volatile. Le point mémoire peut ainsi avantageusement comporter un nombre de transistors égal à 8. Selon un mode de réalisation avantageux, le dispositif de mémoire comprend un plan mémoire comportant une pluralité desdits points mémoires arrangés en au moins un mot mémoire, et un décodeur local par mot mémoire comprenant des lignes d’alimentation couplées à des bornes d’alimentation des cellules mémoires volatiles du mot mémoire respectif, et configuré pour stocker un statut d’alimentation dans un registre de statut, une première valeur du statut d’alimentation étant représentative d’un état hors fonctionnement des cellules mémoires volatiles du mot mémoire respectif, une deuxième valeur du statut d’alimentation étant représentative d’un état de fonctionnement des cellules mémoires volatiles du mot mémoire respectif. Le statut d’alimentation permet par exemple de conditionner l’activation des cellules mémoires volatiles ou non-volatiles du mot mémoire respectif, et les lignes d’alimentation du décodeur local permettent de fournir des tensions d’alimentation aux cellules mémoires volatiles du mot mémoire correspondant. Dans des modes de réalisation définis ci-après, des jeux de tensions d’alimentations, comprenant chacun une tension d’alimentation de niveau haut et une tension d’alimentation de niveau bas, sont fournis sur les lignes d’alimentation du décodeur. Ces tensions d’alimentation peuvent être générées spécifiquement pour des opérations de lecture ou d’écriture dans le mot mémoire correspondant, par exemple notamment en fonction du statut d’alimentation. Selon un mode de réalisation, le décodeur local est configuré pour maintenir un premier jeu de tensions d’alimentation sur les lignes d’alimentation, adapté pour une alimentation fonctionnelle des cellules mémoires volatiles, tant que le statut d’alimentation a la deuxième valeur. Ainsi, les cellules mémoires volatiles sont alimentées par groupes arrangées en mots mémoires, seulement si nécessaire, c’est-à-dire si le mot mémoire a été écrit ou modifié, selon le statut d’alimentation. Les cellules mémoire volatile des autres mots mémoires, à l’état hors fonctionnement, ne sont pas alimentées. Selon un mode de réalisation, le dispositif de mémoire comporte en outre des moyens de lecture configurés pour générer des premiers signaux de lecture adaptés pour cadencer des opérations de lecture dans les cellules mémoires non-volatiles d’un mot mémoire sélectionné si le statut d’alimentation respectif a la première valeur, et pour générer des deuxièmes signaux de lecture adaptés pour cadencer des opérations de lecture dans les cellules mémoire volatiles du mot mémoire sélectionné si le statut d’alimentation respectif a la deuxième valeur. Les moyens de lecture sont ainsi capables de lire directement dans une cellule mémoire non-volatile, tout comme de lire directement dans une cellule mémoire volatile. Et, tant qu'il n'y a pas de données écrites dans les cellules mémoires volatiles, les données sont lues dans les cellules mémoires non-volatiles, les cellules mémoires volatiles n’étant par ailleurs pas alimentées ; et, dès que des données sont écrites dans les cellules mémoires volatiles, les données sont lues dans les cellules mémoires volatiles. Selon un mode de réalisation, les moyens de lecture sont configurés pour générer, parmi les premiers signaux de lecture, un deuxième jeu de tensions d’alimentation sur les lignes d’alimentation du mot mémoire sélectionné, adapté pour imposer un potentiel flottant à haute impédance sur ladite sortie couplée au nœud commun des cellules mémoires volatiles. La cellule mémoire volatile est ainsi placée dans un état de haute impédance sur la sortie positive, afin d’éviter d’interférer avec un signal sur le nœud d’accès commun provenant de la cellule mémoire volatile, lors de la lecture de la cellule mémoire non-volatile. Selon un mode de réalisation, les moyens de lecture comprennent un amplificateur de lecture configuré pour générer, parmi les premiers et deuxièmes signaux de lecture, une tension de précharge sur la ligne de bit d’un point mémoire lu, et pour détecter une variation de courant ou de tension sur la ligne de bit, lors d’une opération de lecture dans la cellule mémoire non-volatile et lors d’une opération de lecture dans la cellule mémoire volatile. En d’autres termes, la cellule mémoire volatile est lue à la façon de la cellule mémoire non-volatile, au moyen d’un amplificateur de lecture permettant avantageusement des lectures fiables et maîtrisées. En outre, la tension de précharge pourra avantageusement être choisie pour éviter de provoquer une commutation parasite de la donnée stockée dans la cellule mémoire volatile. Selon un mode de réalisation, le dispositif de mémoire comprend en outre des moyens d’écriture configurés pour générer des premiers signaux d’écriture adaptés pour cadencer des opérations d’écriture dans les cellules mémoires volatiles d’un mot mémoire sélectionné indépendamment de la valeur du statut d’alimentation, le décodeur local du mot mémoire respectif étant configuré pour conférer au statut d’alimentation la deuxième valeur, après une opération d’écriture. Par exemple, toutes les écritures, au cours d’un fonctionnement normal du circuit intégré, sont faites dans les cellules mémoires volatiles, qui sont par ailleurs alimentées en permanence dès la première écriture. Les cellules mémoires non-volatiles ne sont pas utilisées pour stocker les données à chaque modification, ce qui limite leur usure. Selon un mode de réalisation, les moyens d’écriture sont configurés pour générer, parmi lesdits premiers signaux d’écriture, un troisième jeu de tensions d’alimentation sur les lignes d’alimentation du mot mémoire sélectionné adapté pour cesser la fonction des cellules mémoires volatile, puis un signal de donnée à stocker sur le nœud commun imposé via la ligne de bit des points-mémoires du mot mémoire sélectionné, et puis un premier jeu de tensions d’alimentation sur les lignes d’alimentation, adapté pour une alimentation fonctionnelle des cellules mémoires volatiles. Cette opération d’écriture permet d’écrire dans données dans les cellules mémoires volatiles avec une seule ligne de bit asymétrique, sans écriture différentielle sur la sortie complémentaire, de façon fiable et sans conflit électrique entre les lignes d’alimentations et les sorties des cellules mémoires volatiles. Selon un mode de réalisation, les moyens d’écriture sont configurés pour générer, parmi lesdits premiers signaux d’écriture, un quatrième jeu de tensions d’alimentation sur les lignes d’alimentation du mot mémoire sélectionné, adapté pour décharger les polarisations de nœuds internes des cellules mémoires volatiles du mot mémoire sélectionné, avant de générer ledit troisième jeu de tensions d’alimentation. Selon un mode de réalisation les moyens d’écriture sont configurés pour générer des deuxièmes signaux d’écriture adaptés pour cadencer une opération d’écriture des cellules mémoire non-volatiles avec une donnée enregistrée dans la cellule mémoire volatile du point mémoire correspondant, dans tous les mots mémoires dont le statut d’alimentation respectif a la deuxième valeur, en cas d’extinction du dispositif de mémoire. Les cellules mémoires non-volatiles sont ainsi automatiquement écrites avec la donnée courante stockée dans la cellule mémoire volatile respective, lors d’une mise en œuvre de l’écriture non-volatile. Par exemple, une extinction du circuit intégré de mémoire peut provenir d’une commande d’arrêt, ou d’une perte d’alimentation imprévue, par exemple en cas de panne ou de débranchement d’une source d’alimentation. L’écriture non-volatile peut éventuellement être simultanée à tous les mots mémoires du plan mémoire dont le statut respectif est représentatif d’un état de fonctionnement des cellules mémoires volatiles. L’opération d’écriture des cellules mémoires non-volatiles peut comprendre un cycle d’effacement suivi d’un cycle de programmation comprenant chacun des injections de charges dans la grille flottante du transistor d’état par effet Fowler-Nordheim. Ainsi, selon un mode de réalisation, les moyens d’écriture sont configurés pour générer, parmi lesdits deuxièmes signaux d’écriture, une tension d’effacement sur la grille de commande du transistor d’état, et une première tension de programmation sur la grille de commande du transistor d’état ainsi qu’un cinquième jeu de tensions d’alimentation sur les lignes d’alimentation des cellules mémoires volatiles adapté pour porter le nœud commun à une deuxième tension de programmation, dans lesdits mots mémoires dont le statut d’alimentation respectif a la deuxième valeur. En d’autres termes, la tension d’effacement appliquée sur la grille de commande du transistor d’état permet à elle seule de mettre en œuvre l’effacement par effet Fowler-Nordheim. La tension de programmation est quant à elle configurée sur deux composantes, selon une technique dite de tensions partagées, l’une étant appliquée sur la grille de commande du transistor d’état, l’autre composante étant appliquée sur le drain du transistor d’état depuis la sortie positive de la cellule mémoire volatile. Les deux composantes sont choisies de sorte qu’une donnée de niveau haut sur ladite sortie positive provoque une programmation par effet Fowler-Nordheim, et qu’une donnée de niveau bas sur ladite sortie positive n’engendre pas d’effet Fowler-Nordheim vis-à-vis de la première composante. Selon un mode de réalisation, le circuit intégré comprend en outre un dispositif d’alimentation comprenant un étage d’alimentation principal destiné à fournir une première tension d’alimentation adaptée pour le fonctionnement du dispositif de mémoire, et un étage d’alimentation secondaire destiné à fournir une deuxième tension d’alimentation adaptée pour alimenter ladite opération d’écriture des cellules mémoire non-volatiles en cas d’extinction du dispositif de mémoire. Avantageusement, l’étage d’alimentation secondaire comporte un condensateur destiné à être chargé à la deuxième tension d’alimentation, et un premier circuit de pompe de charge configuré pour générer la deuxième tension d’alimentation à partir de la première tension d’alimentation, à un niveau supérieur au niveau de la première tension d’alimentation. Augmenter le niveau de la deuxième tension d’alimentation pour charger le condensateur permet de réduire la valeur capacitive permettant d’emmagasiner la quantité d’énergie suffisante, et donc de réduire la taille et le coût du condensateur. Le dispositif d’alimentation peut comprendre en outre au moins un générateur haute tension incorporé auxdits moyens d’écriture du dispositif de mémoire, pour générer lesdits deuxièmes signaux d’écriture adaptés pour cadencer l’opération d’écriture des cellules mémoire non-volatiles, et, le générateur haute tension comprend avantageusement une pluralité d’étages de pompe de charge élémentaire, les étages étant adaptés pour être couplés en série de façon à cumuler des amplifications respectives de la deuxième tension d’alimentation, et un moyen de commande configuré pour mesurer la valeur courante de la deuxième tension d’alimentation et commander des couplages successifs d’étages de pompe de charge élémentaire dans la série, en suivant une diminution de la valeur courante de la deuxième tension d’alimentation. Le générateur haute tension comportant un tel dispositif de pompe de charge à nombre d’étages variable, permet non seulement de s’adapter une éventuelle chute plus rapide de la deuxième tension d’alimentation provenant d’un condensateur plus petit, mais également d’utiliser l’énergie disponible fournie par le condensateur de façon optimale. Optimiser l’usage de l’énergie limite les pertes d’énergie, et permet de réduire encore la taille du condensateur. Selon un autre aspect, il est proposé un procédé de commande d’un dispositif de mémoire tel que défini ci-avant, le dispositif de mémoire comprenant un plan mémoire comportant une pluralité desdits points mémoires arrangés en au moins un mot mémoire. Le procédé comprend un stockage d’un statut d’alimentation pour chaque mot mémoire, une première valeur du statut d’alimentation étant représentative d’un état hors fonctionnement des cellules mémoires volatiles du mot mémoire respectif, une deuxième valeur du statut d’alimentation étant représentative d’un état de fonctionnement des cellules mémoires volatiles du mot mémoire respectif. Selon un mode de mise en œuvre, le procédé comprend un maintien d’un premier jeu de tensions d’alimentation alimentant dans un état fonctionnel les cellules mémoires volatiles des mots mémoires dont le statut d’alimentation a la deuxième valeur. Selon un mode de mise en œuvre, le procédé comprend en outre une génération de premiers signaux de lecture cadençant des opérations de lecture dans les cellules mémoires non-volatiles d’un mot mémoire sélectionné si le statut d’alimentation respectif a la première valeur, et une génération de deuxièmes signaux de lecture cadençant des opérations de lecture dans les cellules mémoire volatiles du mot mémoire sélectionné si le statut d’alimentation respectif a la deuxième valeur. Selon un mode de mise en œuvre, le procédé comprend une génération, parmi les premiers signaux de lecture, d’un deuxième jeu de tensions d’alimentation imposant un potentiel flottant à haute impédance sur ladite sortie couplée au nœud commun, dans les cellules mémoires volatiles du mot mémoire sélectionné. Selon un mode de mise en œuvre, le procédé comprend une génération, parmi les premiers et deuxièmes signaux de lecture, d’une tension de précharge sur la ligne de bit d’un point mémoire, et une détection d’une variation de courant ou de tension sur la ligne de bit, lors d’une opération de lecture dans la cellule mémoire volatile et lors d’une opération de lecture dans la cellule mémoire non-volatile. Selon un mode de mise en œuvre, le procédé comprend en outre une génération de premiers signaux d’écriture cadençant des opérations d’écriture dans les cellules mémoires volatiles d’un mot mémoire sélectionné indépendamment de la valeur du statut d’alimentation, et de conférer au statut d’alimentation respectif la deuxième valeur, après une opération d’écriture. Selon un mode de mise en œuvre, le procédé comprend une génération, parmi lesdits premiers signaux d’écriture, d’un troisième jeu de tensions d’alimentation alimentant les cellules mémoires volatiles du mot mémoire sélectionné, de façon à cesser la fonction des cellules mémoires volatiles, puis d’un signal de donnée à stocker sur le nœud commun imposé via la ligne de bit des points-mémoires du mot mémoire sélectionné, et puis d’un premier jeu de tensions d’alimentation alimentant les cellules mémoires volatiles du mot mémoire sélectionné dans un état fonctionnel. Selon un mode de mise en œuvre, le procédé comprend en outre une génération, parmi lesdits premiers signaux d’écriture, d’un quatrième jeu de tensions d’alimentation alimentant les cellules mémoires volatiles du mot mémoire sélectionné de façon à décharger les polarisations de nœuds internes des cellules mémoires volatiles du mot mémoire sélectionné, avant chaque génération dudit troisième jeu de tensions d’alimentation. Selon un mode de mise en œuvre, le procédé comprend en outre une génération de deuxièmes signaux d’écriture cadençant une opération d’écriture des cellules mémoire non-volatiles avec une donnée enregistrée dans la cellule mémoire volatile du point mémoire correspondant, dans tous les mots mémoires dont le statut d’alimentation respectif a la deuxième valeur, en cas d’extinction du dispositif de mémoire. Selon un mode de mise en œuvre, le procédé comprend une génération, parmi lesdits deuxièmes signaux d’écriture, d’une tension d’effacement sur la grille de commande du transistor d’état, et d’une première tension de programmation sur la grille de commande du transistor d’état ainsi que d’un cinquième jeu de tensions d’alimentation alimentant les cellules mémoires volatiles de façon à porter le nœud commun à une deuxième tension de programmation, dans lesdits mots mémoires dont le statut d’alimentation respectif a la deuxième valeur. Certaines caractéristiques mentionnées ci-avant pour un dispositif de mémoire du type NVSRAM, notamment les opérations d’écriture et de lectures dans les cellules mémoires volatiles, peuvent également s’appliquer à un dispositif de mémoire de type SRAM en tant que tel ayant une structure « mono ligne de bits », c’est-à-dire configuré pour accéder lecture et en écriture dans une cellule mémoire par une seule ligne de bit. Aussi, selon un autre aspect, il est proposé un circuit intégré, comprenant un dispositif de mémoire volatile statique comportant au moins un point mémoire possédant une cellule mémoire volatile statique couplée à une seule ligne de bit, la cellule mémoire volatile statique comprenant une première sortie et une deuxième sortie complémentaire à la première sortie, et un seul transistor de sélection couplé entre la première sortie et une seule ligne de bit, la deuxième sortie de la cellule mémoire volatile statique n’étant reliée à aucun nœud extérieur à la cellule mémoire volatile statique. Un tel point mémoire se distingue donc de l’approche classique qui prévoit une structure différentielle à deux lignes de bits. Selon un mode de réalisation, la cellule mémoire volatile comprend un verrou bistable comportant deux inverseurs montés tête-bêche. Selon un mode de réalisation, le dispositif de mémoire comprend un plan mémoire comportant une pluralité desdits points mémoires arrangés en au moins un mot mémoire, et un décodeur local par mot mémoire comprenant des lignes d’alimentation couplées à des bornes d’alimentation des cellules mémoires volatiles du mot mémoire respectif, et configuré pour stocker un statut d’alimentation dans un registre de statut, une première valeur du statut d’alimentation étant représentative d’un état hors fonctionnement des cellules mémoires volatiles du mot mémoire respectif, une deuxième valeur du statut d’alimentation étant représentative d’un état de fonctionnement des cellules mémoires volatiles du mot mémoire respectif. Selon un mode de réalisation, le décodeur local est configuré pour maintenir un premier jeu de tensions d’alimentation sur les lignes d’alimentation, adapté pour une alimentation fonctionnelle des cellules mémoires volatiles, tant que le statut d’alimentation a la deuxième valeur. Selon un mode de réalisation, le dispositif de mémoire comporte en outre des moyens de lecture configurés pour générer des signaux de lecture adaptés pour cadencer des opérations de lecture dans les cellules mémoires volatiles d’un mot mémoire sélectionné si le statut d’alimentation respectif a la deuxième valeur. Selon un mode de réalisation, les moyens de lecture comprennent un amplificateur de lecture configuré pour générer, parmi les signaux de lecture, une tension de précharge sur la ligne de bit d’un point mémoire lu, et pour détecter une variation de courant ou de tension sur la ligne de bit, lors d’une opération de lecture dans la cellule mémoire volatile. Selon un mode de réalisation, le dispositif de mémoire comprend en outre des moyens d’écriture configurés pour générer des signaux d’écriture adaptés pour cadencer des opérations d’écriture dans les cellules mémoires volatiles d’un mot mémoire sélectionné indépendamment de la valeur du statut d’alimentation, le décodeur local du mot mémoire respectif étant configuré pour conférer au statut d’alimentation la deuxième valeur, après une opération d’écriture. Selon un mode de réalisation, les moyens d’écriture sont configurés pour générer, parmi lesdits signaux d’écriture, un troisième jeu de tensions d’alimentation sur les lignes d’alimentation du mot mémoire sélectionné, adapté pour cesser la fonction des cellules mémoires volatiles, puis un signal de donnée à stocker sur le nœud d’accès imposé via la ligne de bit des points-mémoires du mot mémoire sélectionné, et puis un premier jeu de tensions d’alimentation sur les lignes d’alimentation, adapté pour une alimentation fonctionnelle des cellules mémoires volatiles. Il est également proposé selon un autre aspect un procédé de commande d’un tel dispositif de mémoire, le dispositif de mémoire comprenant un plan mémoire comportant une pluralité desdits points mémoires arrangés en au moins un mot mémoire, le procédé comprenant un stockage d’un statut d’alimentation pour chaque mot mémoire, une première valeur du statut d’alimentation étant représentative d’un état hors fonctionnement des cellules mémoires volatiles du mot mémoire respectif, une deuxième valeur du statut d’alimentation étant représentative d’un état de fonctionnement des cellules mémoires volatiles du mot mémoire respectif. Selon un mode de mise en œuvre, le procédé comprend un maintien d’un premier jeu de tensions d’alimentation alimentant dans un état fonctionnel les cellules mémoires volatiles des mots mémoires dont le statut d’alimentation a la deuxième valeur. Selon un mode de mise en œuvre, le procédé comprend en outre une génération de signaux de lecture cadençant des opérations de lecture dans les cellules mémoires volatiles d’un mot mémoire sélectionné si le statut d’alimentation respectif a la deuxième valeur. Selon un mode de mise en œuvre, le procédé comprend une génération, parmi les signaux de lecture, d’une tension de précharge sur la ligne de bit d’un point mémoire, et une détection d’une variation de courant ou de tension sur la ligne de bit, lors d’une opération de lecture dans la cellule mémoire volatile. Selon un mode de mise en œuvre, le procédé comprend en outre une génération de signaux d’écriture cadençant des opérations d’écriture dans les cellules mémoires volatiles d’un mot mémoire sélectionné indépendamment de la valeur du statut d’alimentation, et de conférer au statut d’alimentation respectif la deuxième valeur, après une opération d’écriture. Selon un mode de mise en œuvre, le procédé comprend une génération, parmi lesdits signaux d’écriture, d’un troisième jeu de tensions d’alimentation alimentant les cellules mémoires volatiles du mot mémoire sélectionné de façon à cesser la fonction des cellules mémoires volatile, puis d’un signal de donnée à stocker sur le nœud d’accès imposé via la ligne de bit des points-mémoires du mot mémoire sélectionné, et puis d’un premier jeu de tensions d’alimentation alimentant les cellules mémoires volatiles du mot mémoire sélectionné dans un état fonctionnel. Selon un mode de mise en œuvre, le procédé comprend en outre une génération, parmi lesdits signaux d’écriture, d’un quatrième jeu de tensions d’alimentation alimentant les cellules mémoires volatiles du mot mémoire sélectionné de façon à décharger les polarisations de nœuds internes des cellules mémoires volatiles du mot mémoire sélectionné, avant chaque génération dudit troisième jeu de tensions d’alimentation. Enfin, le dispositif d’alimentation évoqué ci-avant peut également être considéré de façon indépendante. Aussi, il est proposé selon un autre aspect un circuit intégré comportant un dispositif d’alimentation comprenant un étage d’alimentation principal destiné à fournir une première tension d’alimentation adaptée pour le fonctionnement d’un dispositif de mémoire, et un étage d’alimentation secondaire destiné à fournir une deuxième tension d’alimentation en cas d’extinction du dispositif de mémoire, dans lequel l’étage d’alimentation secondaire comporte un condensateur destiné à être chargé à la deuxième tension d’alimentation, et un premier circuit de pompe de charge configuré pour générer la deuxième tension d’alimentation à partir de la première tension d’alimentation, à un niveau supérieur au niveau de la première tension d’alimentation. Selon un mode de réalisation, le dispositif d’alimentation comprend en outre au moins un générateur haute tension comprenant une pluralité d’étages de pompe de charge élémentaire, les étages étant adaptés pour être couplés en série de façon à cumuler des amplifications respectives de la deuxième tension d’alimentation, et un moyen de commande configuré pour mesurer la valeur courante de la deuxième tension d’alimentation et commander des couplages successifs d’étages de pompe de charge élémentaire dans la série, en suivant une diminution de la valeur courante de la deuxième tension d’alimentation. D’autres avantages et caractéristique de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, parmi lesquels : illustrent des modes de réalisation et de mise en œuvre de l’invention. La figure 1 illustre un exemple de point mémoire BTCL, capable de stocker une donnée binaire, d’un dispositif de mémoire vive statique NVSR. Le point mémoire BTCL est du type « NVSRAM » (pour « Non-Volatile Static Random Access Memory » en anglais), et comporte une cellule mémoire volatile FF (« flip flop ») du type « SRAM » (pour « Static Random Access Memory » en anglais) et une cellule mémoire non-volatile EE, du type « EEPROM » (pour « Electrically Ereasable and Programmable Read Only Memory » en anglais). Dans cet exemple, la cellule mémoire volatile FF comprend un verrou bistable comportant deux inverseurs montés tête-bêche, et présente ainsi deux sorties de polarités inverses Q, QN. On définit arbitrairement la sortie Q comme étant la sortie positive du verrou bistable, stockant la donnée binaire, tandis que l’autre sortie QN, dite sortie complémentaire, stocke l’inverse de la donnée binaire. Le premier inverseur du verrou bistable FF est constitué d’un transistor PMOS (pour « P-type Metal Oxyde Semiconductor », terminologie anglaise parfaitement connue de l’homme du métier), MP1, couplé entre une ligne d’alimentation de niveau haut SPLUS et le nœud de sortie complémentaire QN, et d’un transistor NMOS (pour « N-type Metal Oxyde Semiconductor »), MN1, couplé entre le nœud de sortie complémentaire QN et une ligne d’alimentation de niveau bas SMINUS, les transistors MP1, MN1 de cet inverseur sont commandés par la sortie positive Q de l’autre inverseur. L’autre inverseur du verrou bistable FF est également constitué d’un transistor PMOS, MP2, couplé entre la ligne d’alimentation de niveau haut SPLUS et le nœud de sortie positive Q, et d’un transistor NMOS, MN2, couplé entre le nœud de sortie positive Q et la ligne d’alimentation de niveau bas SMINUS, les transistors MP2, MN2 de cet inverseur étant commandés par la sortie complémentaire QN du premier inverseur. Le point mémoire BTCL comporte en outre une seule cellule mémoire non-volatile EE couplée à la sortie positive Q, sur un nœud commun NC. La cellule mémoire non-volatile EE, du type EEPROM, comprend un transistor d’état TE ayant une grille de commande et une grille flottante, et un transistor d’accès TA couplé en série entre le nœud commun NC et le drain du transistor d’état TE. La source du transistor d’état TE est par ailleurs couplée à une ligne de source SL. Dans le point mémoire BTCL, un transistor de sélection MN3 est couplé en série entre le nœud commun NC et une seule ligne de bit BL. La ligne de bit BL permet de transmettre au point mémoire BTCL une donnée à stocker dans la cellule mémoire volatile FF, et de lire la donnée stockée dans l’une ou l’autre des cellules mémoires volatile FF ou non-volatile EE. Le point mémoire BTCL illustré par la figure 1 comporte ainsi un nombre de transistors égal à sept. Selon une alternative, un transistor d’isolation supplémentaire (non-représenté), couplé en série entre le nœud d’accès commun NC et ladite sortie positive Q de la cellule mémoire volatile FF, compose un total de huit transistors par point mémoire BTCL. Le transistor d’isolation permet d’isoler la cellule mémoire volatile FF, notamment lors d’une lecture de la donnée stockée dans la cellule mémoire non-volatile EE. On se réfère aux figures 10 et 11. La figure 10 illustre un exemple d’organisation avantageuse d’un plan mémoire PM comportant une pluralité de points mémoires BTCL tels que décrits en relation avec la figure 1. Les points mémoires BTCL sont arrangés dans le plan mémoire PM en mots mémoires WD de par exemple 8, 16 ou 32 bits, comportant respectivement 8, 16 ou 32 points mémoires BTCL. Des bits d’un code correcteur d’erreur (« ECC » pour « Error Correction Code » selon le terme anglais usuel) sont typiquement prévus en sus dans chaque mot mémoire WD. Les transistors de sélections MN3 appartenant au même mot mémoire WD sont commandés sur une ligne de sélection de mot WLLOCAL commune ; de même que les transistors d’accès TA des cellules mémoires non-volatiles EE appartenant au même mot mémoire WD sont commandés sur une ligne de mot ERWL commune ; et de même que les transistors d’état TE des cellules mémoires non-volatiles EE appartenant au même mot mémoire WD sont commandés sur une ligne de grille de commande CG commune. Les régions de grille des transistors des cellules mémoires volatiles FF ne sont pas mutualisées par mot mémoire WD, et ces régions de grille occupent sensiblement deux fois la largeur des transistors de sélection MN3, d’accès TA et d’état TE. Ainsi les paires de transistors PMOS MP1, MP2 des points mémoires d’un premier type d’architecture BTCL_A sont arrangées en quinconce vis-à-vis des paires de transistors PMOS MP1, MP2 des points mémoires d’un deuxième type d’architecture BTCL_B, dans un même caisson semiconducteur NW, dopé de type N. De façon analogue, les paires de transistors NMOS MN1, MN2 des points mémoires d’un premier type d’architecture BTCL_A sont arrangées en quinconce vis-à-vis des paires de transistors NMOS MN1, MN2 des points mémoires d’un deuxième type d’architecture BTCL_B, dans un même caisson semiconducteur PW, dopé de type P. Par « quinconce » on entend ici un arrangement régulier et répété entre les éléments un à un, dans lequel la position de l’un est décalé d’une unité dans la longueur et d’une demi unité dans la largeur par rapport à la position de l’autre, considérant que les différents éléments de chaque point mémoire sont alignés dans des bandes de la longueur ayant une demi-unité de largeur. Deux lignes métalliques appartenant à un premier niveau de métal M1 sont prévues pour former les lignes d’alimentation de niveau haut SPLUS des paires de transistors PMOS disposés en quinconce dans le caisson PW ; et deux lignes métalliques du premier niveau de métal M1 sont prévues pour former les lignes d’alimentation de niveau bas SMINUS des paires de transistor NMOS disposés en quinconce dans le caisson NW. Un possibilité de réalisation du montage électrique de la figure 1 sur trois niveaux de métal est représenté sur la figure 10, pour les deux type d’architecture de point mémoire BTCL_A, BTCL_B, par les premières lignes de métal M1 couplées aux régions de source, de drain et de grille par des contacts CNT ; par des deuxièmes lignes de métal M2 couplées aux premières lignes de métal M1 par des premiers via V12 ; et par des troisièmes lignes de métal M3 couplées aux deuxièmes lignes de métal M2 par des deuxièmes via V23. Diverses possibilités de réalisation du montage de la figure 1 dans les niveaux de métaux peuvent bien entendu être envisagées. La figure 11 représente une puce de circuit intégré incorporant un dispositif NVSR de mémoire vive statique non-volatile, incorporant un plan mémoire PM tel que décrit en relation avec la figure 10. Le dispositif NVSR incorpore en outre un étage d’alimentation ALM, par exemple avantageusement tel que décrit ci-après en relation avec la figure 12, ainsi qu’un étage de commande MCMD et des décodeurs de lignes DECX et de colonnes DECY pour accéder aux points mémoires BTCL du plan mémoire PM. Le dispositif NVSR, sous forme de puce, peut être collé sur une surface métallique d’attache ATT (« die attach » selon le terme anglais usuel) destiné à être encapsulé dans un exemple de boitier à huit broches, numérotées de 1 à 8 et reliées à différentes bornes d’alimentation et d’entrée-sortie des étages d’alimentation ALM et de commande MCMD. Les points mémoire BTCL décrits en relation avec la figure 1 présentent donc une structure minimale en nombre de transistors, et par conséquent une surface unitaire minimale. En rapport à la réduction de taille, une activation de la cellule SRAM utilisant un décodeur local de mot légèrement plus complexe que dans les structures classiques va être décrite en relation avec les figures 2 à 9. Si le mot est suffisamment grand, par exemple d’au moins huit octets, la pénalité de taille du décodeur local est compensée par le gain de surface unitaire des points mémoires BTCL multiplié par le nombre de points mémoires BTCL par mot. Ainsi, la puce présentée en relation avec la figure 11 peut par exemple avoir une capacité de mémoire de 1Mb et une taille inférieure à 8mm². Les figures 2A, 2B, 2C et 2D illustrent ensemble un exemple de décodeur local de mot WSW configuré pour contrôler des points mémoires BTCL tels que décrits précédemment en relation avec la figure 1. La figure 2A représente schématiquement le dispositif de mémoire NVSR comportant un décodeur local de mot WSW. Le décodeur local de mot WSW comprend une circuiterie logique de génération de statut PSLG (décrite ci-après en relation avec la figure 2B), un circuit de communication de statut-sélection de mot mémoire SS (décrit ci-après en relation avec la figure 2C), et un circuit de commande de verrou de grille de commande COMCGL (décrit ci-après en relation avec la figure 2D). Le dispositif de mémoire NVSR comporte donc un décodeur local WSW par mot mémoire WD, et chaque décodeur local WSW est configuré pour contrôler les points mémoires BTCL appartenant au mot mémoire WD auquel il est respectivement dédié. Le dispositif de mémoire NVSR comporte en outre une machine d’état ME pour cadencer le fonctionnement de la mémoire, notamment en réponse à des commandes externes de lecture ou d’écriture. La machine d’état ME est configurée à cet égard pour générer des signaux de commande, en particulier un signal de réinitialisation ResetN, un signal de contrôle externe Ext_Ctrl, un signal de sélection de colonne Col, un signal de sélection de rangée Row, un signal de condition de programmation PRC, un signal de condition d’effacement ERC, un singal de condition de lecture RDC, un signal de commande d’écriture WriteN, et des tensions, ou stimuli, de lecture et d’écriture SPLINE, SNLINE, CPLUS, CMINUS. Les stimuli d’écriture et de lecture peuvent avoir des hauts niveaux de tension, et peuvent ainsi être générées par un générateur de tension HVGEN prévu à cet effet. Par exemple, la machine d’état ME appartient à l’étage de commande MCMD mentionné précédemment en relation avec la figure 11. Dans un effort de segmentation des fonctions de la machine d’état ME, il est considéré que la machine d’état ME est munie de moyens de lecture RDM pour cadencer les opérations de lecture, et de moyens d’écriture WRM pour cadencer les opération d’écriture. La figure 2B illustre un exemple de la circuiterie logique de génération de statut PSLG de chaque décodeur local WSW. Chaque décodeur local WSW est configuré pour fournir des tensions d’alimentation aux cellules mémoires volatiles FF sur des lignes d’alimentation SPLUS, SMINUS, et pour conférer un statut d’alimentation PS au mot mémoire respectif. Les décodeurs locaux WSW sont en outre configurés pour transmettre les stimuli de lecture et d’écriture vers les cellules mémoires volatiles FF ou vers les cellules mémoires non volatiles EE (voir figure 2D), de façon adaptée à l’état du mot mémoire respectif, et en fonction notamment de conditions de sélections Col, Row du mot mémoire. L’état de chaque mot mémoire WD est défini par le statut d’alimentation PS, enregistré dans un registre de statut PSREG du décodeur local WSW respectif. Comme il apparaîtra dans la suite, une première valeur du statut d’alimentation PS, par exemple la masse gnd, est représentative d’un état hors fonctionnement P0 des cellules mémoires volatiles FF du mot mémoire WD respectif, tandis qu’une deuxième valeur du statut d’alimentation PS, par exemple la tension d’alimentation Vdd, est représentative d’un état de fonctionnement P1 des cellules mémoires volatiles FF du mot mémoire WD respectif. En effet, un mot est sélectionné parmi les autres mots mémoire du plan mémoire par une adresse physique de rangée Row et une adresse physique de colonne Col. Les adresses physiques de rangée Row et de colonne Col sont par exemple le résultat d’un décodage, par la machine d’état ME, d’une adresse logique reçue dans une commande externe. Par convenance, on désignera dans la suite par « 1 » et « 0 » les niveaux logiques haut et bas de différents signaux, notamment le statut d’alimentation PS, ces niveaux logiques haut et bas pouvant être respectivement la tension d’alimentation Vdd et la tension de masse gnd ; aussi, on pourra utiliser les références d’éléments structurels (tels que les lignes d’alimentation SPLUS, SMINUS) pour désigner les signaux ou les valeurs des signaux qui y sont appliqués, et inversement. Le registre de statut PSREG est réinitialisé à PS=0 lors d’une mise sous tension du dispositif, au moyen d’un signal ResetN généré par la machine d’état ME. Le signal ResetN est actif à « 0 », et en l’absence de commande de réinitialisation, le signal ResetN est à « 1 » (inactif). Une triple condition d’entrée est testée sur les signaux de d’adresse Col, Row, ainsi que sur un signal de contrôle externe Ext_Ctrl généré par la machine d’état ME. Si ces trois signaux Col, Row, Ext_Ctrl, sont vérifiés (tous à 1), alors un signal de sélection du mot S est réglé à 1, et le signal complémentaire SN est réglé à 0. Inversement, si l’un au moins des trois signaux Col, Row, Ext_Ctrl n’est pas vérifié (au moins l’un à 0), alors S=0 et SN=1. Un mot mémoire est sélectionné lorsque le signal de sélection S du décodeur dédié à ce mot vaut 1, S=1, SN=0. Une condition de sortie est testée sur le signal de sélection de mot S et son complémentaire SN, pour distribuer les tensions d’alimentation de niveau haut SPLUS et de niveau bas SMINUS aux verrous bistables des cellules mémoires volatiles FF telles que décrite en relation avec la figure 1. La condition de sortie et la distribution des tensions peuvent être matérialisées par un jeu de transistors MOS, de sorte que : Si S=0 et SN=1, alors SPLUS=PS et SMINUS=gnd. Si S=1 et SN=0, alors SPLUS=SPLINE, et SMINUS=SNLINE, SPLINE et SNLINE étant des lignes parcourant le plan mémoire PM, sur lesquelles sont générés, par la machine d’état ME, les stimuli de lecture et d’écriture. Ainsi, le signal de contrôle externe Ext_Ctrl de la machine d’état ME donne conditionnellement le contrôle à la machine d’état ME, via les lignes de transmission SPLINE et SNLINE, sur les alimentations SPLUS, SMINUS des cellules mémoire non-volatiles FF du mot mémoire WD sélectionné par Col, Row. Le signal de sélection de mot à S=0 et SN=1 conditionne les tensions d’alimentations SPLUS=PS et SMINUS=gnd. En premier lieu, PS=0=gnd à cause de la réinitialisation (ResetN) à la mise sous tension. Dans ce cas, SPLUS=gnd et SMINUS=gnd. Cela correspond à un état hors tension P0 (figure 3) des cellules mémoires volatiles FF. En second lieu, si PS=1=Vdd, et S=0 et SN=1, alors SPLUS=PS=Vdd et SMINUS=gnd. Cela correspond à un état alimenté fonctionnel P1 (figure 3) des cellules mémoires volatiles FF. Comme on le verra ci-dessous, le statut PS est porté à la tension d’alimentation Vdd, PS=Vdd=1, définitivement après la première écriture dans le mot mémoire. En effet, en cas d’écriture dans le mot mémoire, la machine d’état ME génère le signal de contrôle externe Ext_Ctrl=1 et un signal d’écriture WriteN (actif à 0). Les signaux SN=0 et WriteN=0 constituent une condition unique d’initialisation (Set) du registre de statut PSREG qui enregistre définitivement (du moins, tant que le signal de réinitialisation ResetN n’est pas réactivé) le signal de statut d’alimentation PS à 1, PS=1=Vdd. L’opération d’écriture est ensuite cadencée par la machine d’état ME, par exemple de la façon décrite ci-après en relation avec les figures 4 et 8. Lors des opérations de lecture et d’écriture, le nœud commun NC est couplé à la ligne de bit BL par une commande WLLOCAL fournie sur une ligne de mot local, couplée aux grilles des transistors de sélection MN3 du mot mémoire. La commande WLLOCAL est générée par une condition sur le signal de sélection de mot S ou son complémentaire SN, et sur une commande de ligne de mot WLN (active à 0), de façon à retranscrire la commande de ligne de mot WLN à une tension utile VWL pour l’opération dans les mots mémoires sélectionnés S=1, SN=0. La tension utile VWL est une fois encore générée par la machine d’état ME, ou éventuellement par le générateur HVGEN. Le décodeur local WSW est ainsi notamment configuré pour maintenir une alimentation fonctionnelle P1 des cellules mémoire volatiles FF du mot mémoire WD, tant que le statut d’alimentation PS est enregistré à la deuxième valeur Vdd. La figure 2C illustre un exemple de circuit de communication de statut-sélection de mot mémoire SS. Le décodeur local WSW est en effet configuré pour transmettre l’état du mot mémoire à la machine d’état ME, sur une ligne de statut et de sélection SSLINE du circuit de communication de statut-sélection de mot mémoire SS. La ligne de statut et de sélection SSLINE comporte trois transistors en série entre une entrée de la machine d’état ME et une borne de masse gnd, chacun étant commandé sur sa grille par respectivement l’un des signaux de sélection Col, Row et le statut d’alimentation PS. Ainsi, la machine d’état ME peut sonder la ligne de statut et de sélection SSLINE et détecter soit une tension de masse gnd (si les trois transistors sont passants), représentative d’un mot mémoire sélectionné et d’un état de fonctionnement P1 de ses cellules mémoires volatiles FF ; soit une borne d’interrupteur ouvert à haute impédance (HIMP, figure 4) (si l’un au moins des trois transistors est bloqué) représentative d’un mot mémoire non sélectionné, ou sélectionné mais dont les cellules mémoires volatiles FF sont hors fonctionnement PS=0. La figure 2D illustre un exemple de circuit de commande de verrou de grille de commande COMCGL. Le décodeur de mot local WSW comporte donc en outre un circuit de commande de verrou de grille de commande COMCGL dédié aux lectures et écritures dans les cellules mémoires non-volatiles EE des points mémoires BTCL du mot mémoire WD. Le circuit de commande COMCGL dédié aux lectures et écritures dans les cellules mémoires non-volatiles EE comporte un verrou de grille de commande CGL comportant une première paire de transistors MOS complémentaires MVP1, MVN1 formant un premier inverseur et une deuxième paire de transistors MOS complémentaires MVP2, MVN2 formant un deuxième inverseur. Les deux inverseurs sont montés tête-bêche pour maintenir une tension de niveau haut CPLUS ou une tension de niveau bas CMINUS sur une entrée d’un troisième inverseur. Le troisième inverseur comporte une troisième paire de transistors MOS complémentaires MVP3, MVN3 et sa sortie fournit un signal de grille de commande CG à la tension de niveau haut CPLUS ou à la tension de niveau bas CMINUS. L’entrée du premier inverseur MVP1, MVN1 peut être forcée au niveau bas par un transistor cascodé MVN4 sur une branche de commande d’écriture. L’entrée du deuxième inverseur MVP2, MVN2 peut être forcée au niveau bas par un autre transistor cascodé MVN5 sur une branche de commande de lecture. Les transistors cascodés MVN4, MVN5 sont commandé par une tension de commande cascode VCASC. Un circuit de commande du verrou de grille de commande CGL est configuré pour forcer un état de sortie du verrou CGL en imposant des signaux sur les branches de commande de lecture et d’écriture. Un transistor est couplé en série à la masse gnd sur la branche de commande de lecture et est commandé par un signal de commande de lecture RDC. Ainsi, si la machine d’état ME active le signal de commande de lecture RDC (RDC=1), la sortie du deuxième inverseur MVP2, MVN2 est forcée la tension de niveau haut CPLUS et le signal de grille de commande CG à la tension de niveau bas CMINUS est transmise sur les grilles de commande des transistors d’état TE des cellules mémoires non-volatiles du mot mémoire WD respectif (voir figure 1). La machine d’état génère les signaux de condition de programmation PRC et de condition d’effacement ERC de façon à transmettre une tension aux grilles de commande CG des transistors d’état TE dépendant du cycle effectué (effacement ou programmation) et du statut du mot mémoire PS=0 ou PS=1. La branche de commande d’écriture peut quant à elle être portée à la masse gnd soit par l’activation d’un signal de condition de programmation PRC (PRC=1) et du complémentaire du statut d’alimentation PSN (PSN=1, PS=0) ; soit par l’activation d’un signal de condition d’effacement ERC (ERC=1) et du statut d’alimentation PS (PS=1, PSN=0). Les signaux de condition de programmation PRC et d’effacement ERC sont générés par la machine d’état ME. Ainsi, en effacement ERC=1 et, si PS=0 alors CG=CMINUS tandis que si PS=1 alors CG=CPLUS. En programmation PRC=1 et, si PS=0 alors CG=CPLUS tandis que si PS=1 alors CG=MINUS. La tension de niveau haut CPLUS et la tension de niveau bas CMINUS sont générées par les moyens de lecture RDM et d’écriture WRM de la machine d’état ME, et permettent de cadencer des opérations de lecture et d’écriture dans les cellules mémoires non-volatiles EE, par exemple de la façon décrite ci-après notamment en relation avec les figures 4 et 9. En référence aux figures 3 à 9, il va désormais être décrit les cadencements des opérations de lecture et d’écriture mises en œuvre par la machine d’état ME, en collaboration avec les décodeurs locaux WSW des mots mémoires WD du plan mémoire PM. La figure 3 représente différents états des cellules mémoires volatiles FF (telles que décrites précédemment en relation avec la figure 1) en fonction de jeux de tensions appliquées sur les lignes d’alimentation SPLUS, SMINUS. Dans un premier état P1, un potentiel d’alimentation de référence du dispositif Vdd est appliqué sur la ligne d’alimentation de niveau haut SPLUS des cellules mémoires volatiles FF d’un mot mémoire ; et un potentiel de référence du dispositif gnd, c’est-à-dire la masse, est appliqué sur la ligne d’alimentation de niveau bas SMINUS des cellules mémoires volatiles FF du mot mémoire. Ce premier jeu de tensions d’alimentation Vdd, gnd est ainsi prévu pour alimenter les cellules mémoires volatiles FF dans un état fonctionnel P1, adapté pour exécuter la fonction de mémorisation des cellules mémoires volatile FF. Le premier jeu de tensions d’alimentation Vdd, gnd peut être généré par la machine d’état ME ou bien par le décodeur local WSW respectif. Dans un deuxième état HZ, la tension de seuil de valeur absolue la plus élevée Vtmax parmi les transistors composant le verrou bistable d’une cellule mémoire volatile FF, est appliquée à la fois sur la ligne d’alimentation de niveau haut SPLUS et sur la ligne d’alimentation de niveau bas SMINUS des cellules mémoires volatiles FF du mot mémoire. Ce deuxième jeu de tensions d’alimentation Vtmax, Vtmax est ainsi prévu pour alimenter les cellules mémoires volatiles FF dans un état à haute impédances HZ sur la sortie positive Q. Le deuxième jeu de tensions d’alimentation Vtmax, Vtmax est générées par la machine d’état ME sur les lignes d’alimentation SPLINE, SNLINE. Dans un troisième état P0, le potentiel de masse gnd est appliqué à la fois sur la ligne d’alimentation de niveau haut SPLUS et sur la ligne d’alimentation de niveau bas SMINUS des cellules mémoires volatiles FF du mot mémoire. Ce troisième jeu de tensions d’alimentation gnd, gnd est ainsi prévu pour alimenter les cellules mémoires volatiles FF dans un état hors tension P0 adapté pour cesser la fonction de mémorisation des cellules mémoires volatile FF. Le troisième jeu de tensions d’alimentation gnd, gnd peut être généré par la machine d’état ME ou bien par le décodeur local WSW respectif. Dans un quatrième état DS, une tension de seuil maximale Vtmax est appliquée sur la ligne d’alimentation de niveau haut SPLUS, et la masse gnd est appliquée sur la ligne d’alimentation de niveau bas SMINUS. Ce quatrième jeu de tensions d’alimentation Vtmax, gnd est ainsi prévu pour alimenter les cellules mémoires volatiles FF dans un état de déchargement DS adapté pour décharger les polarisations des nœuds internes de la cellule mémoire volatile FF. Le quatrième jeu de tensions d’alimentation gnd, gnd est généré par la machine d’état ME sur les lignes d’alimentation SPLINE, SNLINE. Dans un cinquième état PP, une tension d’écriture de niveau haut Vpp est appliquée sur la ligne d’alimentation de niveau haut SPLUS, et une tension d’écriture de niveau bas Vlow est appliquée sur la ligne d’alimentation de niveau bas SMINUS. Ce cinquième jeu de tensions d’alimentation Vpp, Vlow est prévu pour alimenter les cellules mémoires volatiles FF dans un état de programmation non-volatile PP, adapté pour porter le nœud commun NC à un potentiel permettant une opération de programmation, dans la cellule mémoire non-volatile EE, de la donnée enregistrée dans la mémoire volatile FF (figure 9). Le cinquième jeu de tensions d’alimentation Vpp, Vlow est généré par la machine d’état ME sur les lignes d’alimentation SPLINE, SNLINE. Les états dits de fonctionnement P1, de haute impédance HZ, hors tension P0, d’écriture non-volatile PP, et de déchargement DS, ainsi commandés sur les alimentations SPLUS, SMINUS des cellules mémoires volatiles FF, vont permettre de mettre en œuvre des opérations de lectures et d’écriture dans le plan mémoire de la façon décrite ci-après en relation avec la figure 4 et en référence aux figures 5 à 9. La figure 4 est un diagramme fonctionnel d’un exemple de mise en œuvre de procédé de commande dans un dispositif de mémoire NVSR tel que décrit ci-avant en relation avec les figures 1 à 3 et en référence aux figures 10 et 11. Lors d’une phase d’initialisation 401, la machine d’état ME est en attente de réception d’une commande de lecture RD ou d’écriture WR et fournit le signal de contrôle externe Ext_Ctrl=0. Cela correspond à laisser le plan mémoire PM dans sa fonction de mémorisation des données, où les cellules mémoire volatiles FF des mots mémoires dont le statut d’alimentation PS est à la deuxième valeur, PS=Vdd, sont alimentées par le décodeur local WSW, dans l’état d’alimentation fonctionnel P1. Les cellules mémoires volatiles FF des mots mémoires dont le statut d’alimentation PS est à la première valeur PS=gnd, sont alimentées par le décodeur local WSW, dans l’état hors tension P0. Des éventuelles données antérieures des mots mémoires dont le statut d’alimentation est à la première valeur PS=gnd sont stockées dans les cellules mémoires non-volatiles EE. Une commande est reçue à l’étape 402 avec l’adresse @(Col, Row) du mot mémoire à lire ou à écrire. Les signaux Col, Row sont transmis aux décodeurs locaux pour identifier le mot mémoire sélectionnée. Ensuite, à l’étape 403, la machine d’état sonde Rd SSLINE la ligne de sélection et de statut SSLINE du décodeur local WSW de l’adresse Col, Row. La ligne de sélection et de statut SSLINE peut avoir soit une haute impédance HIMP, soit un potentiel de masse gnd, en fonction du statut d’alimentation PS. La haute impédance HIMP et le potentiel de masse gnd représentent respectivement un état non alimenté des cellules mémoires volatiles FF, et un état alimenté des cellules mémoires volatiles FF. A l’étape 404, une première condition est testée sur la commande reçue, pouvant être une commande de lecture RD ou une commande d’écriture WR. Si, à l’étape 404, la commande est une commande de lecture RD, et si à l’étape 405 la ligne SSLINE est sondée comme étant couplée à la masse gnd, alors les cellules mémoires volatiles FF stockent les données du mot sélectionné, et sont alimentées dans l’état fonctionnel P1 par le décodeur local WSW. Une opération de lecture 500 est effectuée dans les cellules mémoires volatiles FF au moyen de deuxièmes signaux de lecture tels qu’illustrés par la figure 5. La figure 5 représente un exemple de génération des deuxièmes signaux de lecture adaptés pour cadencer des opérations de lecture dans les cellules mémoire volatiles FF du mot mémoire sélectionné Col, Row. Pendant la lecture 500, les lignes d’alimentation SPLUS, SMINUS sont à l’état fonctionnel P1, avec par exemple SPLUS=Vdd=3,3V et SMINUS=gnd. D’abord, à l’étape 501, une tension de précharge PRCH, par exemple à la tension de seuil d’un transistor NMOS de sensiblement 1V, est générée sur la ligne de bit BL des points mémoires BTCL lus dans le mot mémoire sélectionné. Puis, à l’étape 502, la ligne de mot locale WLLOCAL est portée à un potentiel commandant passant les transistors de sélection MN3, par exemple au double de la tension de précharge PRCH de sensiblement 2V, afin de coupler le nœud commun NC au potentiel de précharge PRCH. Enfin, à l’étape 503, la donnée est lue RD_FF par la mesure d’une variation de courant sur la ligne de bit BL. Un amplificateur de lecture AMP typiquement destiné à la lecture de mémoires EEPROM peut être utilisé à cet égard. Cela étant, afin d’éviter une commutation parasite de la donnée enregistrée dans la cellule mémoire volatile FF, il est avantageusement prévu d’imposer une tension fixée à deux fois la tension de seuil des transistors NMOS du point mémoire BTCL (sensiblement 2V) sur la ligne de mot locale WLLOCAL. Ainsi, la sortie positive Q de la cellule FF, lorsqu’elle est à la masse gnd, ne pourra pas être portée au-dessus de la tension de seuil du transistor MN1 (sensiblement 1V) par la précharge du circuit de lecture, et par la limitation supplémentaire assurée par la tension de grille limitée (WLLOCAL) du transistor MN3. Ceci évite la commutation parasite de la cellule mémoire volatile FF potentiellement causée par une mise en conduction du transistor MN1. Si la sortie Q est à Vdd, il n’y pas de danger de commutation parasite. Cette opération de lecture 500 permet de lire les données dans les verrous bistables des cellules mémoires volatiles FF avec une seule ligne de bit asymétrique, sans lecture différentielle sur la sortie complémentaire QN, de façon fiable et sans conflit électrique entre les lignes d’alimentations SPLUS, SMINUS et les sorties Q, QN. On se réfère de nouveau à la figure 4. A l’étape 405, lorsque la commande 404 est une commande de lecture RD, si la ligne SSLINE présente une haute impédance, alors les cellules mémoires volatiles FF sont dans l’état hors tension P0 et ne stockent pas les données du mot sélectionné. Les données doivent ainsi être lues dans les cellules mémoire non-volatiles EE. Une opération de lecture 600 est effectuée dans les cellules mémoires non-volatiles EE au moyen de premiers signaux de lecture tels qu’illustrés par la figure 6. La figure 6 représente un exemple de génération des premiers signaux de lecture adaptés pour cadencer des opérations de lecture 600 dans les cellules mémoire non-volatiles EE du mot mémoire sélectionné Col, Row. D’abord, à l’étape 601, le signal de contrôle externe Ext_Ctrl est porté à 1 par la machine d’état ME pour prendre le contrôle des lignes d’alimentations SPLUS, SMINUS. Ensuite, aux étapes 602, 603, les cellules mémoires volatiles FF sont placées dans un état permettant de ne pas perturber la lecture dans les cellules mémoire non-volatiles EE. Les cellules mémoire volatiles FF sont initialement à l’état hors tension P0, mais une tension flottante parasite peut demeurer sur la sortie positive Q. Ainsi, une étape optionnelle 602 comprend de placer les cellules mémoires volatiles FF dans l’état de déchargement DS, déchargeant les polarisations des nœuds internes de la cellule mémoire volatile FF. Puis, à l’étape 603, les cellules mémoires volatiles FF sont placées dans l’état de haute impédance HZ, imposant un potentiel flottant à haute impédance sur la sortie positive Q des cellules mémoires volatiles FF du mot mémoire sélectionné. Ensuite, une lecture de la donnée enregistrée dans la cellule mémoire non-volatile EE est mise en œuvre avec l’amplificateur de lecture AMP. Plus précisément, à l’étape 604 une tension de précharge PRCH est générée sur la ligne de bits BL et à l’étape 605 la ligne de mot locale WLLOCAL est portée au potentiel Vdd. A l’étape 606, le transistor d’accès TA est commandé passant sur la ligne de mot ERWL, en même temps que la commande des transistors de sélection WLLOCAL de l’étape 605. Les commandes de lignes de mot ERWL, WLLOCAL sont portées à Vdd, par exemple Vdd=3,3V. A l’étape 607, une lecture RD_EE dans une cellule mémoire non-volatile est effectuée. Sur l’exemple de la figure 6, il est prévu en outre de ramener les lignes d’alimentation dans l’état P0, en passant optionnellement par l’état de déchargement DS, après la lecture 607. On se réfère de nouveau à la figure 4. Si, à l’étape 404, la commande est une commande d’écriture WR, alors la machine d’état ME porte le signal de contrôle externe Ext_Ctrl à 1, indépendamment de la valeur du statut d’alimentation PS mesuré sur la ligne de sélection et de statut SSLINE. Puis, à l’étape 407, si la ligne SSLINE est sondée comme étant couplée à la masse gnd, alors les cellules mémoires volatiles FF ont déjà été écrites au moins une fois et sont alimentées à l’état fonctionnel P1 par le décodeur local WSW. Une opération d’écriture 700 est effectuée dans les cellules mémoires volatiles FF au moyen de premiers signaux d’écriture tels qu’illustrés par la figure 7. La figure 7 représente un exemple de génération des premiers signaux d’écriture adaptés pour cadencer des opérations d’écriture 700 dans les cellules mémoire volatiles FF du mot mémoire sélectionné Col, Row. Les cellules mémoires volatiles FF sont donc initialement à l’état fonctionnel P1, et sont amenées à l’état hors tension P0 lors d’une étape 702, avantageusement par l’intermédiaire de l’état de décharge DS lors d’une étape 701 (optionnelle). A l’étape 703, les cellules mémoires volatiles FF sont à l’état hors tension P0, et les moyens d’écriture WRM portent la ligne de bit BL à une tension représentative de la donnée à écrire DAT. Par exemple la ligne de bit BL est portée à Vdd=3,3V si la donnée DAT est 1, et à gnd si la donnée DAT est 0. Ensuite, à l’étape 704, les transistors de sélection MN3 des points mémoires du mot mémoire sont commandés passants par une tension de ligne de mot local WLLOCAL à par exemple Vdd=3,3V. Les nœud communs NC des points mémoires BTCL et les sorties positives Q des cellules mémoire volatiles FF sont portés au potentiel de la donnée DAT. Le potentiel de la donnée DAT peut par exemple valoir sensiblement 2V si la donnée est un « 1 », c’est-à-dire que la tension sur le nœud commun NC monte à 3,3V moins la tension du transistor de sélection MN3 (affecté d’un effet de substrat), dans le cas où la tension de ligne de bit BL est à 3,3V et la tension de ligne de mot locale WLLOCAL est à 3,3V. Le potentiel de la donnée DAT est par exemple la masse gnd si la donnée est un « 0 ». A ce moment, dans la même étape 704, les cellules mémoires volatiles FF sont commandées dans l’état d’alimentation fonctionnelle P1, et enregistrent la valeur de la sortie positive Q ainsi imposée avant commutation à l’état fonctionnel P1. Les tensions de lignes de bit BL et de ligne de mot WLLOCAL sont ensuite relâchées. On se réfère de nouveau à la figure 4. A l’étape 407, si la ligne SSLINE est sondé à haute impédance HIMP, alors les cellules mémoires volatiles FF n’ont jamais été écrites et sont à l’état hors-tension P0 par le décodeur local WSW. A l’étape 801, le signal de contrôle externe Ext_Ctrl et les signaux d’adresse Col, Row remplissement la triple condition d’entrée (mentionnée précédemment en relation avec la figure 2B) et le statut d’alimentation PS commute définitivement à la deuxième valeur, PS=1. Ainsi le décodeur local WSW respectif est configuré pour conférer au statut d’alimentation PS la deuxième valeur, lors de la première opération d’écriture 800 dans le mot mémoire. Une opération de première écriture effectuée dans les cellules mémoires volatiles FF au moyen de premiers signaux d’écriture tels qu’illustrés par la figure 8. La figure 8 représente un exemple de génération des premiers signaux d’écriture adaptés pour cadencer des opérations de première écriture 800 dans les cellules mémoire volatiles FF du mot mémoire sélectionné Col, Row. Le cadencement de l’opération de la première écriture est en fait le même cadencement que l’opération d’écriture 700 de cellules mémoire volatiles FF déjà écrites. Les cellules mémoires volatiles FF sont donc initialement à l’état hors tension P0, et restent à l’état hors tension P0 de l’étape 702, éventuellement par l’intermédiaire de l’état de décharge DS lors de l’étape 701. L’écriture se fait de la même façon aux étapes 703 et 704, par la mise en fonctionnement à l’état fonctionnel P1 des cellules mémoires volatiles FF après avoir chargé la sortie positive Q à la valeur de la donnée DAT. Les opérations d’écriture 700 et 800 permettent d’écrire dans les verrous bistables des cellules mémoires volatiles FF avec une seule ligne de bit asymétrique, sans commande différentielle sur la sortie complémentaire QN, de façon fiable et sans conflit électrique entre les lignes d’alimentations PSLUS, SMINUS et les sorties Q, QN. On se réfère de nouveau à la figure 4. A l’étape 408, les opérations de lectures 500, 600 et les opérations d’écritures 700, 800 s’achèvent ainsi à l’issue des étapes respectives 503, 607, et 704, et la machine d’état ME ramène le signal de contrôle externe Ext_Ctrl à 0, puis met fin à l’accès au mot mémoire sélectionné (END @ (Col, Row)) par une étape 409 qui reboucle vers l’étape initiale 401. Une nouvelle commande d’écriture ou de lecture peut ainsi être reçue à l’étape 402, tant que le dispositif de mémoires NVSR est allumé. En cas d’extinction du dispositif de mémoire NVSR, la machine d’état ME est configurée pour enregistrer de façon non-volatile les données écrites dans les cellules mémoires volatiles FF des différents point mémoire BTCL du plan mémoire PM. On se réfèrera à cet égard à la figure 9 décrite ci-après. On remarquera que l’opération de lecture 500 et les opérations d’écriture 700 et 800 sont adaptées pour lire et écrire dans les verrous bistables des cellules mémoires volatiles FF qui ne comportent qu’une seule ligne de bit asymétrique, « mono-ligne de bit ». Ainsi il peut être prévu un circuit intégré comprenant un dispositif de mémoire volatile statique comportant au moins un point mémoire possédant une cellule mémoire volatile FF comprenant une sortie dite positive Q et une sortie complémentaire dite négative QN, dans lequel la sortie positive Q est couplée à un nœud d’accès NC, dans lequel la sortie négative QN n’est reliée à aucun nœud extérieur à la cellule mémoire volatile FF, et dans lequel un transistor de sélection MN3 est couplé entre le nœud d’accès NC et la ligne de bit unique BL. Cela correspond à un point mémoire BTCL tel que décrit précédemment en relation avec la figure 1, mais ne comportant pas la cellule mémoire non-volatile EE couplé sur le nœud d’accès NC (ou nœud commun NC). Les points mémoires peuvent bien entendu être organisés en mots mémoire dans un plan mémoire, et le dispositif comprend un décodeur local WSW dédié à chaque mot mémoire. Le décodeur local WSW et la machine d’état peuvent ainsi être les mêmes que décrits précédemment en relation avec la figure 2A, mais, bien entendu, ne comportant pas le circuit de commande du verrou de grille de commande COMCGL, dédiés aux lectures et écritures dans les cellules mémoires non-volatiles EE, et décrit en relation avec la figure 2D. L’opération de lecture dans les cellules mémoires volatiles FF décrites en relation avec les figures 3, 4 et 6 s’appliquent stricto sensu à un tel dispositif de mémoire volatile statique « mono-ligne de bit », et les opérations d’écriture dans les cellules mémoires volatiles FF décrites en relation avec les figures 3, 4, 7 et 8 s’appliquent stricto sensu à un tel dispositif de mémoire volatile statique « mono-ligne de bit ». On se replace désormais dans le cadre du dispositif de mémoire vive statique non-volatile NVSR de notamment la figure 1. La figure 9 représente un exemple de génération de deuxièmes signaux d’écriture cadençant une opération d’écriture des cellules mémoires non-volatiles EE, avec les données enregistrées dans les cellules mémoires volatiles FF des points mémoires BTCL correspondants, dans tous les mots mémoires WD dont les cellules mémoires volatiles FF stockent des données. Les moyens d’écriture WRM de la machine d’état ME sont configurés pour mettre en œuvre des opérations d’écriture dans les cellules mémoires non-volatiles. Une opération d’écriture dite non-volatile comprend un cycle d’effacement suivi d’un cycle de programmation. Des références seront faites aux éléments du circuit de commande de verrou de grille de commande COMCGL dédié aux lectures et écritures dans les cellules mémoires non-volatiles EE, appartenant au décodeur local WSW d’un mot mémoire, décrit précédemment en relation avec la figure 2D. On rappelle que les signaux de conditions de la machine d’état ERC, PRC sont générés pour transmettre une tension aux grilles de commande CG des transistors d’état TE dépendant du cycle effectué (effacement ou programmation) et de l’état du mot mémoire défini par le statut PS (PS=0 ou PS=1). Le cycle d’effacement comprend une application d’une tension d’effacement entre la grille de commande CG et le drain des transistors d’état TE, suffisante pour mettre en œuvre une injection de charge dans la grille flottante par effet Fowler-Nordheim. Une tension d’effacement positive de 14V est générée par un générateur haute tension HVGEN (figure 2A) et est appliquée sur l’alimentation de niveau haut CPLUS du verrou de grille de commande CGL. L’alimentation de niveau bas CMINUS du verrou de grille de commande CGL est portée à par exemple 3V. En effacement, ERC=1 et si PS=0 alors CG=CMINUS=3V (par le mécanisme du circuit de commande COMCGL du verrou de grille de commande, décrit précédemment en relation avec la figure 2D) et il n’y a pas mise en œuvre d’un cycle d’effacement dans ce mot-mémoire. Si PS=1 alors CG=CPLUS=14V et un cycle d’effacement est mis en œuvre dans ce mot-mémoire. Un canal de conduction se crée entre la source et le drain du transistor d’état (on considère que le transistor d’état est de type N), et un potentiel de source, à la masse gnd, est transmis au drain par le canal. La tension entre la grille de commande et le drain est ainsi de 14V et engendre un effacement par injection de charges dans la grille flottante. Pendant l’effacement, le transistor d’accès TA est bloqué par un signal de ligne de mot ERWL à la masse gnd. Ensuite, le cycle de programmation comprend une application d’une tension de programmation entre la grille de commande CG et le drain des transistors d’état TE, suffisante ou non pour mettre en œuvre une injection de charge opposées dans la grille flottante par effet Fowler-Nordheim, si la donnée à stocker est, arbitrairement, un 1. La donnée à stocker est enregistrée sur la sortie Q de la cellule mémoire volatile FF, ainsi alimentée dans l’état fonctionnel P1. Le transistor d’accès TA est alors passant pendant la programmation pour coupler la sortie Q avec le drain du transistor d’état TE. Une tension de programmation négative de -8V est générée par un générateur haute tension HVGEN (figure 2A) et est appliquée sur l’alimentation de niveau bas CMINUS du verrou de grille de commande CGL. L’alimentation de niveau haut CPLUS du verrou de grille de commande CGL est portée à par exemple 0V (gnd). En programmation, PRC=1 et si PS=0 alors CG=CPLUS=gnd (par le mécanisme du circuit de commande COMCGL du verrou de grille de commande, décrit précédemment en relation avec la figure 2D) et il n’y a pas mise en œuvre d’un cycle de programmation dans ce mot-mémoire. Si PS=1 alors CG=MINUS=-8V et un cycle de programmation dans ce mot-mémoire est possible et conditionné par le niveau sur le drain du transistor d’état TE, c’est-à-dire par la sortie Q du verrou bistable des cellules mémoires volatiles FF. Les moyens d’écritures WRM sont configurés pour placer les cellules mémoires volatiles FF dans l’état dit de programmation non-volatile PP (figure 3), et génèrent une tension positive de programmation à +6V sur la ligne d’alimentation de niveau haut SPLUS. La ligne d’alimentation de niveau bas SMINUS est portée au potentiel Vlow, par exemple positif non-nul à 0,5V, afin de réduire les courants de fuite dans les verrous bistables des cellules mémoires volatiles FF. Cela permet en conséquence de réduire la consommation globale en programmation. En même temps, le transistor d’accès TA est commandé passant par une tension de ligne de mot ERWL qui suit le niveau de la tension SPLUS, à +8V par exemple. Ainsi, si la cellule mémoire volatile FF contient une donnée égale à « 1 », la sortie positive Q est portée à la tension de programmation positive de +6V, et cette tension de programmation positive (+6V) est transmise sur le drain du transistor d’état TE. La première tension de programmation négative (-8V) sur la grille de commande CG et la deuxième tension de programmation positive (+6V) sur le drain du transistor d’état TE constituent des conditions de l’effet Fowler-Nordheim, et la cellule mémoire non-volatile EE enregistre de façon permanente (non volatile) la donnée de la sortie Q égale à « 1 ». Et, si la cellule mémoire volatile FF contient une donnée égale à « 0 », la sortie positive Q est portée la tension d’alimentation de niveau bas SMINUS à Vlow=0,5V. La première tension de programmation négative (-8V) sur la grille de commande CG et la tension d’alimentation de niveau bas Vlow sur le drain du transistor d’état TE ne constituent pas des conditions de l’effet Fowler-Nordheim, et la cellule mémoire non-volatile EE enregistre de façon permanente (non volatile) la donnée de la sortie Q égale à « 0 », en conséquence de l’effacement et de l’absence de programmation. Cette opération d’écriture non volatile est mise en œuvre dans tous les mots mémoires WD du plan mémoire PM dont le statut d’alimentation PS a la deuxième valeur, c’est-à-dire dans tous les mots mémoires WD du plan mémoire PM dont les cellules mémoires volatiles FF ont été écrites et contiennent une donnée. L’opération peut par exemple être mise en œuvre simultanément dans lesdits mots mémoires WD du plan mémoire PM. L’opération d’écriture peut bien entendu être commandée par un utilisateur, auquel cas les stimuli d’écriture non volatile pourraient être générés avec une alimentation principale normalement distribuée au dispositif. L’opération d’écriture est par ailleurs systématique commandée en cas d’extinction du dispositif de mémoire NVSR, volontaire ou non, auquel cas un étage d’alimentation secondaire est avantageusement prévu pour fournir l’énergie permettant de générer les stimuli d’écriture non volatile. On se réfère à cet égard à la figure 12. La figure 12 illustre un exemple de dispositif d’alimentation ALM avantageux, pouvant par exemple être incorporé à la puce de circuit intégré décrite précédemment en relation avec la figure 11. Le dispositif d’alimentation ALM comprend un étage d’alimentation principal PWS destiné à fournir une première tension d’alimentation Vdd sur un nœud d’alimentation externe ExtVdd. La première tension d’alimentation Vdd est adaptée pour le fonctionnement d’un dispositif de mémoire, par exemple un dispositif de mémoire vive statique non-volatile NVSR tel que décrit précédemment en relation avec les figures 1 à 11. Le dispositif d’alimentation ALM comprend en outre un étage d’alimentation secondaire CAP_STG destiné à fournir une deuxième tension d’alimentation Vdd2 au dispositif de mémoire NVSR, en cas d’extinction du dispositif de mémoire NVSR. L’étage d’alimentation secondaire CAP_STG comporte un condensateur C destiné à être chargé à la deuxième tension d’alimentation Vdd2, et un premier circuit de pompe de charge CP_A, REG_A configuré pour générer la deuxième tension d’alimentation Vdd2 à partir de la première tension d’alimentation Vdd, à un niveau supérieur au niveau de la première tension d’alimentation Vdd. Ainsi, comme on le verra ci-après, en augmentant la tension chargeant le condensateur C, et avantageusement en optimisant le rendement des pompes de charge du générateur haute tension de la mémoire (voir CP_B ci-dessous), il est possible de faire fonctionner le dispositif de mémoire avec un condensateur C de faible valeur capacitive et de permettre le fonctionnement à basse tension du dispositif de mémoire. En outre, le fonctionnement à température plus élevée est également facilité, car l'énergie supplémentaire nécessaire causée par le courant de fuite à température élevée est atténuée par une plus grande quantité d'énergie stockée dans le condensateur. Cela permet de réduire les coûts et d’étendre le spectre d’application des dispositifs de mémoire vive statique non-volatile, jusqu’alors limité par un prix élevé. Le dispositif de mémoire NVSR comporte dans cet exemple une machine d’état ME, par exemple telle que décrite précédemment en relation avec les figures 1 à 11, et un générateur haute tension HVGEN incorporant un deuxième circuit de pompe de charge CP_B. La machine d’état ME est alimentée par une tension régulée constante Vdd1, en sortie d’un étage de régulation interne IntREG. Le dispositif d’alimentation ALM comporte un circuit de gestion de l’alimentation PWMG, configuré pour commander des interrupteurs sw1, sw2, sw3, sw4 afin d’utiliser soit l’étage d’alimentation principal PWS, soit l’étage d’alimentation secondaire CAP_STG pour alimenter le dispositif de mémoire NVSR. Par exemple, dans un premier mode d’alimentation, des premiers interrupteurs sw1 et sw2 sont fermés et des deuxièmes interrupteurs sw3 et sw4 sont ouverts. La première tension d’alimentation Vdd est ainsi fournie au dispositif NVSR et au premier circuit de pompe de charge CP_A, tandis que l’étage d’alimentation secondaire CAP_STG est déconnecté du dispositif NVSR. Le premier circuit de pompe de charge CP_A est par exemple régulé par un régulateur REG_A en boucle fermée. Le circuit de gestion de l’alimentation PWMG est configuré pour détecter une perte, c’est-à-dire une extinction ou une déconnexion, de l’alimentation principale PWS, par exemple par une chute de tension sur le nœud ExtVdd recevant la première tension d’alimentation. Le nœud ExtVdd est par exemple une broche de boitier de circuit intégré. Si tel est le cas, le circuit de gestion de l’alimentation PWMG est configuré pour passer instantanément dans un deuxième mode d’alimentation dans lequel les interrupteurs sw1 et sw2 sont ouverts et les interrupteurs sw3 et sw4 sont fermés. La deuxième tension d’alimentation Vdd2 est ainsi fournie par le condensateur C sur une entrée d’alimentation VddCP du deuxième circuit de pompe de charge CP_B, et à la machine d’état ME via le régulateur IntREG, tandis que l’étage d’alimentation principal PWS est déconnecté du dispositif NVSR. Le dimensionnement du condensateur C va désormais être discuté, dans l’optique de convenir à une opération d’écriture non volatile telle que par exemple décrite ci-avant en relation avec la figure 9. Dans la suite, la référence C du condensateur désignera aussi la valeur capacitive dudit condensateur. En plus des symboles d’addition « + », de soustraction « - » et de division « / » habituels, le caractère « * » représente le symbole de la multiplication, et le caractère « ^ » représente le symbole de l’exposant (l’expression « A puissance N » est ainsi symbolisée par « A^N »). Si le condensateur C est chargé à une tension d’alimentation initiale Vi, la charge stockée dans le condensateur est égale C*Vi, et représente une énergie de ½*C*Vi². Lors d’une opération d'écriture non volatile ayant une durée de fonctionnement T, l’énergie est fournie par le condensateur C. L’énergie dépensée par l’écriture vaut Ww=½*C*(Vi²-Vf²). Avec donc Vi la tension initiale aux bornes du condensateur C, et Vf la tension finale aux bornes du condensateur C après la durée T. Vf = (Vi²-2*Ww/C)^½ Or, la tension finale Vf aux bornes du condensateur C doit être suffisamment élevée pour permettre l'exécution correcte de la commande d'écriture, et en particulier pour le bon fonctionnement de la pompe de charge CP_B qui génère les stimuli d’écriture. Les pompes de charges classiques sont dimensionnées pour permettre un fonctionnement correct à la fin du cycle d'écriture, à la tension finale Vf. Par conséquent, les pompes de charges classiques sont surdimensionnées pour le début du cycle d'écriture, à la tension initiale Vi. Le rendement des pompes de charges classiques n'est alors pas optimal pendant toute la durée du cycle d'écriture, et empire lorsque le rapport entre la tension initiale Vi sur la tension finale Vf augmente. Ci-dessous sont notées Wi (1≤i≤8) des estimations de l’énergie consommée par les fonctions respectivement listées, dans un dispositif de mémoire du type mémoire vive statique non-volatile NVSR telle que décrit ci-avant en relation avec les figures 1 à 11 : - Consommation du plan mémoire lors de la phase d’effacement : Charger un condensateur de 1nF (grilles de commande CG) à 15V ; W1=113nJ (=½*1nF*15V²) Maintenir 15V pendant 2ms, avec un courant de fuite de 20µA ; W2=600nJ (=2ms*15V*20µA) Maintenir une tension de 3V pendant 2ms sur les verrous bistables FF, avec un courant de fuite de 100µA ; W3=600nJ (=2ms*3V*100µA) Total pour la phase d’effacement : 1313nJ - Consommation du plan mémoire lors de la phase de programmation : Charger un condensateur de 1nF (CG) à -8V ; W4=320nJ (=½*1nF*8V²) Maintenir -8V pendant 2ms, avec un courant de fuite de 10µA ; W5=160nJ (=2ms*8V*10µA) Charger un condensateur de 10nf (FF) à 3V ; W6=45nJ (=½*10nF*3V²) Maintenir 5,5V pendant 2ms, avec un courant de fuite de 100µA ; W7=1100nJ (=2ms*5,5V*100µA) Total pour la phase de programmation : 1625nJ - Fonctionnement de la périphérie pendant l’opération d'écriture : 3V pendant 4ms, avec un courant de 200µA ; W7=2400nJ (=4ms*3V*200µA) Ainsi, l’énergie totale Wtot à fournir par la pompe de charge alimentée par le condensateur C vaut : Wtot=Somme(Wi)=5338nJ, arrondi à Wtot=6µJ en incluant diverses pertes non mentionnées dans la liste ci-dessus. Avec une pompe de charge classique dont le rendement moyen est de 20% pendant l’opération d’écriture, l’énergie totale consommée sur le condensateur C est estimée à Wtotal=25µJ. Cette estimation de l’énergie Wtot est néanmoins inférieure à des mémoires vives statiques non-volatiles NVSRAM classiques en raison notamment de l’utilisation de cellules mémoires non-volatile EE du type EEPROM, contrairement à l’utilisation classique de cellules mémoires non-volatiles du type flash. On rappelle que Wtotal=½*C*(Vi²-Vf²), et donc Cmin=2*Wtotal/(Vi²-Vf²). Premièrement, le dimensionnement d’un condensateur chargé à une tension initiale Vi égale à la première tension d’alimentation Vdd, est présenté ci-dessous. Cela correspond à un exemple d’étage d’alimentation classique ne comportant notamment pas le premier circuit de pompe de charge CP_A, REG_A en entrée du condensateur C. Si Vi=Vdd=3V, Vf=1,8V et Wtotal=25µJ, alors Cmin=8,7µF soit un condensateur C de valeur capacitive C=10µF en pratique. Si Vi=Vdd=1,8V, Vf=1,6V et Wtotal=25µJ, alors Cmin=73µF soit un condensateur C de valeur capacitive C=100µF en pratique. Ainsi, dans les dispositifs d’alimentation classique alimentant le dispositif de mémoire NVSR décrit ci-avant, un condensateur C de valeur capacitive d’au moins 10µF devra être prévu pour une première tension d’alimentation Vdd de 3V, et un condensateur C de valeur capacitive d’au moins 100µF devra être prévu pour une première tension d’alimentation Vdd de 1,8V. Deuxièmement, si le condensateur C est chargé à la deuxième tension d’alimentation Vdd2 (=Vi) sortant de la première pompe de charge CP_A, avec Vdd2>Vdd, alors Cmin peut diminuer significativement, la différence étant d’autant plus visible si Vdd est bas, par exemple si Vdd=1,8V. On rappelle que Cmin=2*Wtotal/(Vi²-Vf²), et on reprend l’estimation de la consommation d’énergie Wtotal=25µJ. Si Vi=Vdd2=5,5V, Vf=1,6V et Wtotal=25µj, alors Cmin=1,81µF, soit un condensateur C de valeur capacitive C=2,2µF en pratique. Le pompage de charge CP_A stocke plus d'énergie dans le condensateur C et permet ainsi une réduction drastique de la valeur capacitive du condensateur C. Cela représente un avantage important sur le coût du dispositif et la surface utilisée par le condensateur C. En outre, la consommation supplémentaire en fonctionnement normal provoquée par la première pompe de charge CP_A, par exemple pour compenser des pertes de charge due aux fuites internes dans le condensateur C, est négligeable. En effet, avec une résistance d'isolation typique de 100Ω.F (Ohm.Farad), le courant à 5,5V pour 2,2µF est de 120nA. La perte d'énergie est de 120nA*5,5V = 666nW. Pour un rendement de la pompe de charge CP_A à 25%, cela donne une consommation de la pompe de charge CP_A de 2,66µW, c’est-à-dire 1,5µA sous 1,8V, ce qui est raisonnablement négligeable. Par ailleurs, le dispositif d’alimentation ALM comprend un générateur haute tension HVGEN incorporé à une deuxième pompe de charge CP_B pour générer les stimuli d’écriture du dispositif de mémoire NVSR. Ainsi, le générateur haute tension HVGEN et la deuxième pompe de charge CP_B du dispositif d’alimentation ALM composent les moyens d’écriture WRM du dispositif de mémoire NVSR. La deuxième pompe de charge CP_B comprend une pluralité d’étages de pompe de charge élémentaires CP_B1, ΦGEN_1 ; CP_B2, ΦGEN_2 ; CP_BN, ΦGEN_N, chaque étage pouvant être ajouté à une série d’étages élémentaires, dans laquelle la tension amplifiée sortant de chaque étage est fournie en entrée de l’étage suivant. Chaque étage de pompe de charge élémentaire CP_Bk, ΦGEN_k (1≤k≤N) comporte, de façon typique, un circuit de pompe de charge CP_Bk capable de faire monter un niveau de tension par répercussions de charges dans des nœuds capacitifs, par des commutations commandées par un circuit générateur de phases respectif ΦGEN_k. Les circuits générateurs de phases ΦGEN_k sont cadencés par un signal d’horloge généré par un circuit oscillateur OSC. Les étages sont ainsi adaptés pour être couplés en série de façon à cumuler des amplifications respectives de la deuxième tension d’alimentation Vdd2, par exemple au moyen d’interrupteurs sw5, sw6, sw7, sw8 respectivement couplés entre la sortie (out) d’un étage et l’entrée (in) du suivant. Par exemple (non-représenté), un interrupteur peut permettre de coupler la sortie d’un groupe d’étages de pompe de charge élémentaire en série à l’entrée d’un groupe analogue suivant. De façon équivalente, les interrupteurs sw5, sw6, sw7, sw8 peuvent être commandés non-individuellement, par groupes. Un étage de régulation REG-B est configuré pour réguler en boucle fermée la série d’étages de pompe de charge élémentaire CP_Bk, ΦGEN_k en faisant rétroagir une commande sur les générateurs de phases ΦGEN_k. Le circuit de gestion de l’alimentation constitue un moyen de commande PWMG capable de mesurer la valeur courante de la deuxième tension d’alimentation Vdd2 et de commander des couplages successifs des différents étages de pompe de charge CP_B1, ΦGEN_1 ; CP_B2, ΦGEN_2 ; CP_BN, ΦGEN_N dans la série. Des couplages d’étage supplémentaires dans la série sont commandés un par un, de façon continue et monotone, en suivant la diminution de la valeur courante de la deuxième tension d’alimentation Vdd2. En effet, selon l’exemple ci-dessus du condensateur C, dimensionné à C=2,2µF, la deuxième tension Vdd2 peut diminuer de 5,5V à 1,6V. Ainsi, au début, lorsque l'alimentation Vdd2 est maximale, seuls les premiers étages sont utilisés (pompe de charge CP_B1). Le moyen de commande PWMG mesure la valeur courante de la deuxième tension d’alimentation Vdd2 par exemple à partir de la valeur de la tension instantanée aux bornes du condensateur, ou à partir du signal du régulateur en boucle fermée REG_A de la première pompe de charge CP_A. Si le circuit détecte que le premier étage de pompe de charge CP_B1 n'est plus en mesure de fournir la tension demandée, il connecte le deuxième étage CP_B2 en série avec le premier CP_B1. Le même processus peut se répéter jusqu’à un nombre N d’étages élémentaires, par exemple N=15. A la fin de l'opération d'écriture la série peut être munie de tous les étages de pompe de charge CP_B1, CP_B2, ..., CP_BN actifs. Les étages de pompe de charges peuvent être couplés par groupes dans la série, avantageusement pour notamment réduire la complexité liée à une granularité fine. Par exemple, si N=15, on pourra prévoir 3 groupes de cinq étages de pompe de charge « élémentaires » CP_Bk-CP_Bk+5. Ainsi, dans le processus décrit ci-dessus, une pluralité d’étages de pompe de charge élémentaire CP_Bk est couplée simultanément dans la série, à chaque fois que le moyen de commande PWMG détecte que la série CP_B1-CP_Bk-1 n'est plus en mesure de fournir la tension demandée. En résumé, le dispositif d’alimentation ALM décrit ici en relation avec la figure 12 propose d’augmenter la tension de charge initiale du condensateur C au-dessus de la tension nominale Vdd, par exemple d’un facteur 2, Vdd2=2*Vdd ; et propose également de réduire l’énergie consommée par le générateur de signaux haute tension HVGEN lors d’une opération d'écriture non-volatile en optimisant dynamiquement l’efficacité de la deuxième pompe de charge CP_B. Le dispositif d’alimentation ALM permet notamment de réduire la taille du condensateur C, et de fonctionner à des tensions d’alimentation très faible, par exemple 1,8V. Ainsi, à la fois les coûts de fabrication et l’encombrement du dispositif de mémoire sont réduits, et l'intégration du condensateur C dans des dispositif de mémoire NVSRAM sur puce ou à l'intérieur d'un boîtier hybride est facilitée. Bien entendu, le dispositif d’alimentation ALM décrit en relation avec la figure 12 présente ses avantages pour tout type de dispositif de mémoire présentant des besoins analogues. Cela étant, le dispositif d’alimentation ALM décrit en relation avec la figure 12 s’adapte de façon particulièrement avantageuse avec le dispositif de mémoire vive statique non-volatile NVSR décrit en relation avec les figures 1 à 11. En effet, le dispositif de mémoire NVSR engendre non-seulement un gain de place par lui-même, mais permet en outre d’amplifier le gain de place obtenu par la réduction de la taille du condensateur C du dispositif d’alimentation ALM, puisque le dispositif de mémoire NVSR présente une consommation énergétique réduite, du fait de la présence d’une seule cellule mémoire non-volatile EE par point mémoire BTCL, qui plus est du type EEPROM. Circuit intégré, comprenant un dispositif de mémoire (NVSR) comportant au moins un point mémoire (BTCL) possédant une cellule mémoire volatile (FF) et une seule cellule mémoire non-volatile (EE) couplées ensemble à un nœud commun (NC), et un seul transistor de sélection (MN3) couplé entre le nœud commun (NC) et une seule ligne de bit (BL), une première sortie (Q) de la cellule mémoire volatile (FF) étant couplée audit nœud commun (NC), tandis qu’une deuxième sortie (QN) de la cellule mémoire volatile (FF), complémentaire de la première sortie (Q), n’est reliée à aucun nœud extérieur à la cellule mémoire volatile (FF). Circuit intégré selon la revendication 1, dans lequel la cellule mémoire volatile (FF) comprend un verrou bistable comportant deux inverseurs montés tête-bêche, et la cellule mémoire non-volatile (EE) comprend un transistor d’état (TE) ayant une grille de commande et une grille flottante et un transistor d’accès (TA) couplé en série entre le nœud commun (NC) et le transistor d’état (TE). Circuit intégré selon l’une des revendications 1 ou 2, dans lequel le point mémoire (BTCL) comporte un nombre de transistors égal à 7. Circuit intégré selon l’une des revendications 1 ou 2, dans lequel ledit au moins un point mémoire (BTCL) comprend en outre un transistor d’isolation couplé en série entre le nœud commun (NC) et ladite cellule mémoire volatile (FF). Circuit intégré selon l’une des revendications 1 ou 2 ou selon la revendication 4, dans lequel le point mémoire (BTCL) comporte un nombre de transistors égal à 8. Circuit intégré selon l’une des revendications précédentes, dans lequel le dispositif de mémoire (NVSR) comprend un plan mémoire (PM) comportant une pluralité desdits points mémoires (BTCL) arrangés en au moins un mot mémoire (WD), et un décodeur local (WSW) par mot mémoire (WD) comprenant des lignes d’alimentation (SPLUS, SMINUS) couplées à des bornes d’alimentation des cellules mémoires volatiles (FF) du mot mémoire (WD) respectif, et configuré pour stocker un statut d’alimentation (PS) dans un registre de statut (PSREG), une première valeur du statut d’alimentation (PS) étant représentative d’un état hors fonctionnement (P0) des cellules mémoires volatiles (FF) du mot mémoire (WD) respectif, une deuxième valeur du statut d’alimentation (PS) étant représentative d’un état de fonctionnement (P1) des cellules mémoires volatiles (FF) du mot mémoire (WD) respectif. Circuit intégré selon la revendication 6, dans lequel le décodeur local (WSW) est configuré pour maintenir un premier jeu de tensions d’alimentation (Vdd, gnd) sur les lignes d’alimentation (SPLUS, SMINUS), adapté pour une alimentation fonctionnelle (P1) des cellules mémoires volatiles (FF), tant que le statut d’alimentation (PS) a la deuxième valeur. Circuit intégré selon l’une des revendications 6 ou 7, dans lequel le dispositif de mémoire (NVSR) comporte en outre des moyens de lecture (RDM) configurés pour générer des premiers signaux de lecture adaptés pour cadencer des opérations de lecture dans les cellules mémoires non-volatiles (EE) d’un mot mémoire sélectionné (Col, Row) si le statut d’alimentation (PS) respectif a la première valeur, et pour générer des deuxièmes signaux de lecture adaptés pour cadencer des opérations de lecture dans les cellules mémoire volatiles (FF) du mot mémoire sélectionné (Col, Row) si le statut d’alimentation (PS) respectif a la deuxième valeur. Circuit intégré selon la revendication 8, dans lequel les moyens de lecture (RDM) sont configurés pour générer, parmi les premiers signaux de lecture, un deuxième jeu de tensions d’alimentation (Vtmax, Vtmax) sur les lignes d’alimentation (SPLUS, SMINUS) du mot mémoire sélectionné (Col, Row), adapté pour imposer un potentiel flottant à haute impédance (HZ) sur ladite sortie (Q) couplée au nœud commune (NC) des cellules mémoires volatiles (FF). Circuit intégré selon l’une des revendications 8 ou 9, dans lequel les moyens de lecture (RDM) comprennent un amplificateur de lecture (AMP) configuré pour générer, parmi les premiers et deuxièmes signaux de lecture, une tension de précharge (PRCH) sur la ligne de bit (BL) d’un point mémoire (BTCL) lu, et pour détecter une variation de courant ou de tension sur la ligne de bit (BL), respectivement lors d’une opération de lecture dans la cellule mémoire non-volatile (FF) et lors d’une opération de lecture dans la cellule mémoire volatile (EE). Circuit intégré selon l’une des revendications 6 à 10, dans lequel le dispositif de mémoire (NVSR) comprend en outre des moyens d’écriture (WRM) configurés pour générer des premiers signaux d’écriture adaptés pour cadencer des opérations d’écriture dans les cellules mémoires volatiles (FF) d’un mot mémoire sélectionné (Col, Row) indépendamment de la valeur du statut d’alimentation (PS), le décodeur local (WSW) du mot mémoire (WD) respectif étant configuré pour conférer au statut d’alimentation (PS) la deuxième valeur, après une opération d’écriture. Circuit intégré selon la revendication 11, dans lequel les moyens d’écriture (WRM) sont configurés pour générer, parmi lesdits premiers signaux d’écriture, un troisième jeu de tensions d’alimentation (gnd, gnd) sur les lignes d’alimentation (SPLUS, SMINUS) du mot mémoire sélectionné (Col, Row) adapté pour cesser la fonction (P0) des cellules mémoires volatile (FF), puis un signal de donnée à stocker (DAT) sur le nœud commun (NC) imposé via la ligne de bit (BL) des points-mémoires (BTCL) du mot mémoire sélectionné, et puis un premier jeu de tensions d’alimentation (Vdd, gnd) sur les lignes d’alimentation (SPLUS, SMINUS), adapté pour une alimentation fonctionnelle (P1) des cellules mémoires volatiles (FF). Circuit intégré selon la revendication 12, dans lequel les moyens d’écriture (WRM) sont configurés pour générer, parmi lesdits premiers signaux d’écriture, un quatrième jeu de tensions d’alimentation (Vtmax, gnd) sur les lignes d’alimentation (SPLUS, SMINUS) du mot mémoire sélectionné (Col, Row), adapté pour décharger les polarisations de nœuds internes (DS) des cellules mémoires volatiles (FF) du mot mémoire sélectionné, avant de générer ledit troisième jeu de tensions d’alimentation (gnd, gnd). Circuit intégré selon l’une des revendications 12 ou 13, dans lequel les moyens d’écriture (WRM) sont configurés pour générer des deuxièmes signaux d’écriture adaptés pour cadencer une opération d’écriture des cellules mémoire non-volatiles (EE) avec une donnée enregistrée dans la cellule mémoire volatile (FF) du point mémoire (BTCL) correspondant, dans tous les mots mémoires (WD) dont le statut d’alimentation (PS) respectif a la deuxième valeur, en cas d’extinction du dispositif de mémoire (NVSR). Circuit intégré selon la revendication 14 prise en combinaison avec la revendication 2, dans lequel les moyens d’écriture (WRM) sont configurés pour générer, parmi lesdits deuxièmes signaux d’écriture, une tension d’effacement (CPLUS ; +14V) sur la grille de commande (CG) du transistor d’état (TE), et une première tension de programmation (CMINUS ; -8V) sur la grille de commande (CG) du transistor d’état (TE) ainsi qu’un cinquième jeu de tensions d’alimentation (Vpp, Vlow, PP) sur les lignes d’alimentation (SPLUS, SMINUS) des cellules mémoires volatiles (FF) adapté pour porter le nœud commun (NC) à une deuxième tension de programmation (+6V), dans lesdits mots mémoires (WD) dont le statut d’alimentation (PS) respectif a la deuxième valeur. Circuit intégré selon l’une des revendications 14 ou 15, comprenant en outre un dispositif d’alimentation (ALM) comprenant un étage d’alimentation principal (PWS) destiné à fournir une première tension d’alimentation (Vdd) adaptée pour le fonctionnement du dispositif de mémoire (NVSR), et un étage d’alimentation secondaire (CAP_STG) destiné à fournir une deuxième tension d’alimentation (Vdd2) adaptée pour alimenter ladite opération d’écriture des cellules mémoire non-volatiles (EE) en cas d’extinction du dispositif de mémoire (NVSR). Circuit intégré selon la revendication 16, dans lequel l’étage d’alimentation secondaire (CAP_STG) comporte un condensateur (C) destiné à être chargé à la deuxième tension d’alimentation (Vdd2), et un premier circuit de pompe de charge (CP_A, REG_A) configuré pour générer la deuxième tension d’alimentation (Vdd2) à partir de la première tension d’alimentation (Vdd), à un niveau supérieur au niveau de la première tension d’alimentation (Vdd). Circuit intégré selon l’une des revendications 16 ou 17, dans lequel le dispositif d’alimentation (ALM) comprend en outre au moins un générateur haute tension (HVGEN) incorporé auxdits moyens d’écriture (WRM) du dispositif de mémoire (NVSR) pour générer lesdits deuxièmes signaux d’écriture adaptés pour cadencer l’opération d’écriture des cellules mémoire non-volatiles (EE), dans lequel le générateur haute tension (HVGEN) comprend une pluralité d’étages de pompe de charge élémentaire (CP_B1, ΦGEN_1 ; CP_B2, ΦGEN_2 ; CP_BN, ΦGEN_N), les étages étant adaptés pour être couplés en série de façon à cumuler des amplifications respectives de la deuxième tension d’alimentation (Vdd2), et un moyen de commande (PWMG) configuré pour mesurer la valeur courante de la deuxième tension d’alimentation (Vdd2) et commander des couplages successifs (sw5, sw6, sw7, sw8) d’étages de pompe de charge élémentaire (CP_B1, ΦGEN_1 ; CP_B2, ΦGEN_2 ; CP_BN, ΦGEN_N) dans la série, en suivant une diminution de la valeur courante de la deuxième tension d’alimentation (Vdd2). Procédé de commande d’un dispositif de mémoire (NVSR) selon l’une des revendications 1 à 5, le dispositif de mémoire (NVSR) comprenant un plan mémoire (PM) comportant une pluralité desdits points mémoires (BTCL) arrangés en au moins un mot mémoire (WD), le procédé comprenant un stockage d’un statut d’alimentation (PS) pour chaque mot mémoire (WD), une première valeur du statut d’alimentation (PS) étant représentative d’un état hors fonctionnement (P0) des cellules mémoires volatiles (FF) du mot mémoire (WD) respectif, une deuxième valeur du statut d’alimentation (PS) étant représentative d’un état de fonctionnement (P1) des cellules mémoires volatiles (FF) du mot mémoire (WD) respectif. Procédé de commande selon la revendication 19, comprenant un maintien d’un premier jeu de tensions d’alimentation (Vdd, gnd) alimentant dans un état fonctionnel (P1) les cellules mémoires volatiles (FF) des mots mémoires (WD) dont le statut d’alimentation (PS) a la deuxième valeur. Procédé de commande selon l’une des revendications 19 ou 20, comprenant en outre une génération de premiers signaux de lecture cadençant des opérations de lecture dans les cellules mémoires non-volatiles (EE) d’un mot mémoire sélectionné (Col, Row) si le statut d’alimentation (PS) respectif a la première valeur, et une génération de deuxièmes signaux de lecture cadençant des opérations de lecture dans les cellules mémoire volatiles (FF) du mot mémoire sélectionné (Col, Row) si le statut d’alimentation (PS) respectif a la deuxième valeur. Procédé de commande selon la revendication 21, comprenant une génération, parmi les premiers signaux de lecture, d’un deuxième jeu de tensions d’alimentation (Vtmax, Vtmax) imposant un potentiel flottant à haute impédance (HZ) sur ladite sortie (Q) couplée au nœud commun (NC), dans les cellules mémoires volatiles (FF) du mot mémoire sélectionné (WD). Procédé de commande selon l’une des revendications 21 ou 22, comprenant une génération, parmi les premiers et deuxièmes signaux de lecture, d’une tension de précharge (PRCH) sur la ligne de bit (BL) d’un point mémoire (BTCL), et une détection d’une variation de courant ou de tension sur la ligne de bit (BL), respectivement lors d’une opération de lecture dans la cellule mémoire non-volatile (FF) et lors d’une opération de lecture dans la cellule mémoire volatile (EE). Procédé de commande selon l’une des revendications 19 à 23, comprenant en outre une génération de premiers signaux d’écriture cadençant des opérations d’écriture dans les cellules mémoires volatiles (FF) d’un mot mémoire sélectionné (Col, Row) indépendamment de la valeur du statut d’alimentation (PS), et de conférer au statut d’alimentation (PS) respectif la deuxième valeur, après une opération d’écriture. Procédé de commande selon la revendication 24, comprenant une génération, parmi lesdits premiers signaux d’écriture, d’un troisième jeu de tensions d’alimentation (gnd, gnd) alimentant les cellules mémoires volatiles (FF) du mot mémoire sélectionné (Col, Row), de façon à cesser la fonction (P0) des cellules mémoires volatile (FF), puis d’un signal de donnée à stocker (DAT) sur le nœud commun (NC) imposé via la ligne de bit (BL) des points-mémoires (BTCL) du mot mémoire sélectionné (WD), et puis d’un premier jeu de tensions d’alimentation (Vdd, gnd) alimentant les cellules mémoires volatiles (FF) du mot mémoire sélectionné (Col, Row) dans un état fonctionnel (P1). Procédé de commande selon la revendication 25, comprenant en outre une génération, parmi lesdits premiers signaux d’écriture, d’un quatrième jeu de tensions d’alimentation (Vtmax, gnd) alimentant les cellules mémoires volatiles (FF) du mot mémoire sélectionné (Col, Row) de façon à décharger les polarisations de nœuds internes (DS) des cellules mémoires volatiles (FF) du mot mémoire sélectionné, avant chaque génération dudit troisième jeu de tensions d’alimentation (gnd, gnd). Procédé de commande selon l’une des revendications 24 à 26, comprenant en outre une génération de deuxièmes signaux d’écriture cadençant une opération d’écriture des cellules mémoire non-volatiles (EE) avec une donnée enregistrée dans la cellule mémoire volatile (FF) du point mémoire (BTCL) correspondant, dans tous les mots mémoires (WD) dont le statut d’alimentation (PS) respectif a la deuxième valeur, en cas d’extinction du dispositif de mémoire (NVSR). Procédé de commande selon la revendication 27 d’un dispositif de mémoire (NVSR) selon l’une des revendications 1 à 5 prise en combinaison avec la revendication 2, comprenant une génération, parmi lesdits deuxièmes signaux d’écriture, d’une tension d’effacement (CPLUS ; +14V) sur la grille de commande (CG) du transistor d’état (TE), et d’une première tension de programmation (CMINUS ; -8V) sur la grille de commande (CG) du transistor d’état (TE) ainsi que d’un cinquième jeu de tensions d’alimentation (Vpp, Vlow, PP) alimentant les cellules mémoires volatiles (FF) de façon à porter le nœud commun (NC) à une deuxième tension de programmation (+6V), dans lesdits mots mémoires (WD) dont le statut d’alimentation (PS) respectif a la deuxième valeur. Circuit intégré, comprenant un dispositif de mémoire volatile statique comportant au moins un point mémoire (BTCL) possédant une cellule mémoire volatile statique (FF) couplée à une seule ligne de bit (BL), la cellule mémoire volatile statique (FF) comprenant une première sortie (Q) et une deuxième sorties (QN) complémentaire de la première sortie (Q), et un seul transistor de sélection (MN3) couplé entre la première sortie (Q) et une seule ligne de bit (BL), la deuxième sortie (QN) de la cellule mémoire volatile statique (FF) n’étant reliée à aucun nœud extérieur à la cellule mémoire volatile statique (FF). Procédé de commande d’un dispositif de mémoire selon la revendication 29, le dispositif de mémoire comprenant un plan mémoire (PM) comportant une pluralité desdits points mémoires (BTCL) arrangés en au moins un mot mémoire (WD), le procédé comprenant un stockage d’un statut d’alimentation (PS) pour chaque mot mémoire (WD), une première valeur du statut d’alimentation (PS) étant représentative d’un état hors fonctionnement (P0) des cellules mémoires volatiles (FF) du mot mémoire (WD) respectif, une deuxième valeur du statut d’alimentation (PS) étant représentative d’un état de fonctionnement (P1) des cellules mémoires volatiles (FF) du mot mémoire (WD) respectif. Circuit intégré comportant un dispositif d’alimentation (ALM) comprenant un étage d’alimentation principal (PWS) destiné à fournir une première tension d’alimentation (Vdd) adaptée pour le fonctionnement d’un dispositif de mémoire (NVSR), et un étage d’alimentation secondaire (CAP_STG) destiné à fournir une deuxième tension d’alimentation (Vdd2) en cas d’extinction du dispositif de mémoire (NVSR), dans lequel l’étage d’alimentation secondaire (CAP_STG) comporte un condensateur (C) destiné à être chargé à la deuxième tension d’alimentation (Vdd2), et un premier circuit de pompe de charge (CP_A, REG_A) configuré pour générer la deuxième tension d’alimentation (Vdd2) à partir de la première tension d’alimentation (Vdd), à un niveau supérieur au niveau de la première tension d’alimentation (Vdd). Circuit intégré selon la revendication 31, dans lequel le dispositif d’alimentation comprend en outre au moins un générateur haute tension (HVGEN) comprenant une pluralité d’étages de pompe de charge élémentaire (CP_B1, ΦGEN_1 ; CP_B2, ΦGEN_2 ; CP_BN, ΦGEN_N), les étages étant adaptés pour être couplés en série de façon à cumuler des amplifications respectives de la deuxième tension d’alimentation (Vdd2), et un moyen de commande (PWMG) configuré pour mesurer la valeur courante de la deuxième tension d’alimentation (Vdd2) et commander des couplages successifs (sw5, sw6, sw7, sw8) d’étages de pompe de charge élémentaire (CP_B1, ΦGEN_1 ; CP_B2, ΦGEN_2 ; CP_BN, ΦGEN_N) dans la série, en suivant une diminution de la valeur courante de la deuxième tension d’alimentation (Vdd2).