Brevet FR3101983A1 — publié le 20210416

Détermination d'un bit indicateur La présente description concerne un procédé de détermination d'un bit indicateur de retenue (Flag_C) d'une première donnée binaire (D) comportant une étape de traitement de ladite donnée binaire (D) masquée (D_M) par une opération de masquage, et ne comportant aucune étape de traitement de ladite première donnée (D). Figure pour l'abrégé : Fig. 3 Détermination d'un bit indicateur La présente description concerne de façon générale les systèmes et circuits électroniques, et, de façon plus particulière, les processeurs. La présente description traite plus précisément de processeurs adaptés à traiter des données masquées. Un processeur est un composant électronique, présent dans de nombreux systèmes et circuits électroniques, qui est adapté à traiter des données en exécutant des commandes et des instructions de programmes informatiques. Dans certains cas, un processeur peut avoir à traiter des données secrètes. Ces données secrètes sont généralement chiffrées, par exemple par masquage. Il serait souhaitable de pouvoir améliorer, au moins en partie, certains aspects des processeurs connus. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente, schématiquement et sous forme de blocs, une partie d'une architecture d'un processeur ; la figure 2 représente, schématiquement et sous forme de blocs, un mode de réalisation d'un circuit du processeur de la figure 1 ; la figure 3 représente, schématiquement et sous forme de blocs, un mode de réalisation d'un autre circuit du processeur de la figure 1 ; et la figure 4 représente, schématiquement et sous forme de blocs, un exemple détaillé d'un mode de réalisation d'un processeur de la figure 1. Procédé de détermination d'un bit indicateur de retenue (Flag_C) d'une première donnée binaire (D ; G) comportant une étape de traitement de ladite donnée binaire (D ; G) masquée (D_M ; G_M) par une opération de masquage, et ne comportant aucune étape de traitement de ladite première donnée (D ; G). Procédé selon la revendication 1, dans lequel ladite première donnée binaire masquée (D_M ; G_M) n'est pas démasquée pendant la détermination. Procédé selon la revendication 1 ou 2, dans lequel ladite première donnée binaire masquée (D_M ; G_M) est obtenue en effectuant l'addition d'une deuxième donnée masquée (D1_M) et d'une troisième donnée masquée (D2_M). Procédé selon la revendication 1 ou 2, dans lequel ladite donnée masquée (D_M ; G_M) est masquée en ajoutant un masque (MD ; MG) à la donnée à masquer. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le bit indicateur de retenue (Flag_C) est fourni par les formules équivalentes suivantes : dans lequel : - "xor" représente l'opération logique OU EXCLUSIF ; - "+" représente l'opération addition ; - "-" représente l'opération soustraction ; - CD1_M représente la retenue pouvant apparaître pendant l'opération de masquage conduisant à la deuxième donnée masquée (D1_M) ; - CD2_M représente la retenue pouvant apparaître pendant l'opération de masquage conduisant à la troisième donnée masquée (D2_M) ; - CADD_D_M représente la retenue pouvant apparaître pendant l'opération d'addition entre les deuxième et troisième données masquées (D1_M, D2_M) ; - CADD_MD représente la retenue pouvant apparaître pendant l'opération d'addition entre les deux masques des deuxième et troisième données masquées (MD1, MD2) ; et - CD_M la retenue pouvant apparaître pendant l'opération de masquage conduisant à la première donnée masquée (D_M). Circuit (20 ; 103) adapté à mettre en oeuvre le procédé selon l'une quelconque des revendications 1 à 5. Circuit selon la revendication 6, comprenant trois comparateurs (1031, 1032, 1033). Circuit selon la revendication 6 ou 7, comprenant en outre un circuit (1037) mettant en oeuvre une porte logique de type OU EXCLUSIF. Circuit selon la revendication 8, dans lequel le circuit (1037) mettant en oeuvre une porte logique de type OU EXCLUSIF comprend cinq entrées.