Brevet FR3103318A1 — publié le 20210521

L’invention concerne un circuit intégré comprenant un transistor de type semiconducteur à oxyde métallique à diffusion latérale de type N, dit transistor NLDMOS (21), comprenant une région active (27) semiconductrice de substrat (22) présentant une conductivité de type P, dans lequel le circuit intégré comprend en outre sous la région active (27) de substrat, une région semiconductrice enterrée (38) présentant une conductivité de type N + plus fortement dopée que la région active (27) de substrat. Figure pour l’abrégé : Fig 2 CIRCUIT INTÉGRÉ COMPRENANT UN TRANSISTOR NLDMOS ET PROCÉDÉ DE FABRICATION D’UN TEL CIRCUIT INTÉGRÉ Des modes de mise en œuvre et de réalisation de l'invention concernent les circuits intégrés, en particulier ceux comprenant au moins un transistor de type semiconducteur à oxyde métallique à diffusion latérale de type N, et la fabrication de tels circuits intégrés. Les transistors de type semiconducteur à oxyde métallique à diffusion latérale sont connus de l’homme du métier sous l’acronyme LDMOS de l’anglais « Laterally-Diffused Metal-Oxide Semiconductor » . Les transistors LDMOS sont notamment utilisés dans des amplificateurs radiofréquence, dans des régulateurs de courant et de puissance et pour la gestion d'alimentation. Les transistors LDMOS de type N, dits transistors NLDMOS, sont généralement utilisés pour des pilotes côté basse tension (en anglais « low side drivers » ). Les transistors LDMOS de type P, dits transistors PLDMOS, sont quant à eux généralement utilisés pour des pilotes côté haute tension (en anglais « high side drivers » ). Néanmoins, il serait avantageux d’utiliser des transistors NLDMOS pour les pilotes côté haute tension. En effet, les transistors NLDMOS présentent de meilleures performances intrinsèques comparées aux transistors PLDMOS, notamment en termes de capacité de commande en courant et de performances en fréquence. Toutefois, les transistors NLDMOS connus ne sont pas adaptés pour fonctionner en haute tension pour les pilotes côté haute tension. En particulier, la figure 1 représente une structure d’un transistor NLDMOS 10 connu. Un tel transistor NLDMOS 10 est formé dans un caisson 11 de type N formé dans un substrat 12 semiconducteur de type P. Le transistor NLDMOS 10 comprend : - une région de drain 13 de type N, - une région source 14, une région active 15 de substrat (« body » en langue anglaise) de type P et une zone de contact substrat 16 formée dans la région active 15 de substrat. Les régions de source 14 et de substrat 15, 16 sont connectées ensemble par une métallisation 26. Le transistor comprend également deux régions de grille 17. Cette structure de transistor NLDMOS génère un effet transistor bipolaire PNP parasite 18 entre la région active 15 de substrat et le substrat semiconducteur en fonctionnement en haute tension. Cet effet transistor bipolaire PNP parasite limite ainsi l’utilisation des transistors NLDMOS à un fonctionnement en basse tension pour les pilotes côté haute tension. Il existe donc un besoin de pouvoir proposer un circuit intégré comprenant un transistor NLDMOS adapté pour pouvoir fonctionner en haute tension, en particulier pour les pilotes côté haute tension. Selon un aspect, il est proposé un circuit intégré comprenant un transistor de type semiconducteur à oxyde métallique à diffusion latérale de type N, dit transistor NLDMOS, comprenant une région active semiconductrice de substrat présentant une conductivité de type P. Selon cet aspect le circuit intégré comprend en outre sous la région active de substrat, une région semiconductrice enterrée présentant une conductivité de type N + plus fortement dopée que la région active de substrat. La région enterrée de type N + permet de réduire l’effet transistor bipolaire PNP parasite, voire d’empêcher cet effet transistor bipolaire PNP parasite de se déclencher lorsque le transistor NLDMOS est utilisé dans un pilote côté haute tension. En particulier, la région enterrée de type N + permet de diminuer considérablement le gain en courant de la structure PNP parasite (entre la région active de substrat du transistor NLDMOS et le substrat semiconducteur de type P). La région enterrée de type N + permet d’augmenter la tension de déclenchement de l’effet transistor bipolaire PNP parasite à un niveau suffisamment haut pour ne pas gêner le fonctionnement en haute tension du transistor NLDMOS. En particulier, la région enterrée de type N + a une concentration de dopants suffisamment élevée pour réduire cet effet transistor bipolaire PNP parasite. Par exemple, selon certains modes de réalisation, la région semiconductrice enterrée sous la région active de substrat du transistor NLDMOS a une concentration de dopants supérieure ou égale à 2×10 19 atomes/cm 3 (at./cm 3 ). La région semiconductrice enterrée est ainsi fortement dopée. Selon un mode de réalisation, le circuit intégré comprend une région supplémentaire de type N, par exemple réalisée par épitaxie, située entre la région active de substrat du transistor NLDMOS et la région enterrée de type N + , la région enterrée de type N + étant située à l’interface entre le substrat semiconducteur de type P et la région supplémentaire de type N. Selon un mode de réalisation, le circuit intégré comprend un caisson semiconducteur de type N encadrant la région supplémentaire et la région active de substrat et contenant une région de drain du transistor NLDMOS. Un tel circuit intégré peut comprendre une pluralité de transistors NLDMOS et de régions enterrées tels que décrits précédemment. Selon un mode de réalisation, le circuit intégré comprend également au moins un transistor bipolaire de type NPN et une couche semiconductrice enterrée (« buried layer » en langue anglaise) présentant une conductivité de type N située sous le transistor bipolaire. En outre, la couche semiconductrice enterrée sous le transistor bipolaire et la région semiconductrice enterrée sous le transistor NLDMOS sont situées à une même profondeur et présentent une même concentration de dopants. Un tel circuit intégré comprend donc au moins un transistor bipolaire et au moins un transistor NLDMOS. Un tel circuit intégré peut comprendre une pluralité de transistors NLDMOS et une pluralité de transistors bipolaires et de régions enterrées tels que décrits précédemment. Le circuit intégré peut également comprendre des transistors CMOS. Ainsi, un tel circuit intégré peut notamment être utilisé dans une technologie BiCMOS (bipolaire-CMOS). Selon un autre aspect, il est proposé un procédé de fabrication d’un circuit intégré comprenant une formation d’un transistor de type semiconducteur à oxyde métallique à diffusion latérale de type N, dit transistor NLDMOS, comprenant une région active semiconductrice de substrat présentant une conductivité de type P ; Le procédé, selon cet aspect comprend en outre une formation, sous la région active de substrat, d’une région semiconductrice enterrée présentant une conductivité de type N plus fortement dopée que la région active de substrat. Selon un mode de mise en œuvre, le procédé de fabrication comprend en outre une formation d’un substrat semiconducteur de type P et une formation par épitaxie d’une région supplémentaire de type N située entre la région active de substrat du transistor NLDMOS et la région enterrée sous la région active de substrat du transistor NLDMOS, cette région enterrée étant formée par une implantation de dopants et située à l’interface entre le substrat et cette région supplémentaire. Selon un mode de mise en œuvre, le procédé comprend en outre une formation d’un transistor bipolaire de type NPN et une formation d’une couche semiconductrice enterrée présentant une conductivité de type N sous le transistor bipolaire. En outre, la formation de la couche semiconductrice enterrée sous le transistor bipolaire et la formation de la région semiconductrice enterrée sous chaque transistor NLDMOS sont réalisées simultanément. Ainsi, la formation de la région enterrée sous la région active de substrat du transistor NLDMOS ne nécessite pas une étape dédiée supplémentaire. La formation de la région enterrée sous la région active de substrat du transistor NLDMOS est donc peu coûteuse. D'autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : déjà décrite précédemment illustre un art antérieur, et illustrent schématiquement des modes de réalisation et de mise en œuvre de l’invention. La figure 2 représente un circuit intégré 20 selon un mode de réalisation de l’invention comprenant un transistor de type semiconducteur à oxyde métallique à diffusion latérale de type N, dit transistor NLDMOS 21. Le transistor NLDMOS 21 est formé sur un substrat 22 semiconducteur présentant une conductivité de type P. Par exemple, le substrat 22 semiconducteur a une concentration de dopants de l’ordre de 10 15 at./cm 3 . Plus particulièrement, le transistor NLDMOS 21 est formé dans un caisson 24 de conductivité de type N incorporé dans le substrat 22 semiconducteur de type P. Par exemple, le caisson 24 a une concentration de dopants de l’ordre de 10 17 at./cm 3 . Le caisson 24 s’étend en profondeur depuis une face avant 23. Plus particulièrement, le transistor NLDMOS 21 comprend une région de drain 25 de conductivité de type N. La région de drain est fortement dopée pour faciliter une prise de contact. En outre, le transistor NLDMOS 21 comprend une région de source 29, dopée N + , et une région active de substrat (« body ») 27 de type P et une zone de contact substrat 31 dopée P + formée dans la région active de substrat 27. Par exemple, la région active 27 de substrat a une concentration de dopants de l’ordre de 10 17 at./cm 3 . Les régions de source 29 et de substrat 27, 31 sont connectées ensemble par une métallisation 32. Le transistor NLDMOS 21 comprend également deux régions 33, 35 de grille au-dessus de la face avant 23. Le circuit intégré 20 comprend également une région supplémentaire 37 de conductivité de type N située sous la région active 27 de substrat. Cette région supplémentaire 37 est encadrée par le caisson 24. Plus particulièrement, cette région supplémentaire 37 a une concentration de dopants de l’ordre de 10 17 at./cm 3 . La région supplémentaire 37 s’étend en profondeur depuis la région active 27 de substrat du transistor NLDMOS 21 jusqu’à une région semiconductrice enterrée 38 de conductivité de type N située sous ladite région supplémentaire 37. La région semiconductrice enterrée 38 est dopée à une dose de l’ordre de 2×10 19 at./cm 3 . La région enterrée 38 se situe donc à l’interface entre la région 37 et le substrat 22. La région enterrée 38 de type N + permet d’augmenter la tension de déclenchement de l’effet transistor bipolaire PNP parasite à un niveau suffisamment haut pour ne pas gêner le fonctionnement en haute tension du transistor NLDMOS 21. En particulier, la région enterrée 38 de type N + permet de diminuer considérablement le gain en courant de la structure PNP parasite (entre la région active 27 de substrat du transistor NLDMOS 21 et le substrat 22 semiconducteur de type P). Ainsi, la région enterrée 38 de type N + , de par son dopage élevé, est utilisée pour réduire l’effet transistor bipolaire PNP parasite, voire empêcher cet effet transistor bipolaire PNP parasite de se déclencher lorsque le transistor NLDMOS 21 est utilisé dans un pilote côté haute tension. La figure 3 représente un exemple de procédé de fabrication d’un circuit intégré 20 tel que celui représenté à la figure 2. Ce procédé de fabrication comprend, après formation classique et connue du caisson 24 dans le substrat 22, une étape 50 de formation d’une tranchée 39 dans le caisson 24 par gravure jusqu’à atteindre le substrat 22. Le procédé de fabrication comprend ensuite une étape 51 de formation de la région semiconductrice enterrée 38 par implantation de dopants dans le substrat 22 au fond de la tranchée. Le procédé de fabrication comprend ensuite une étape 52 de formation de la région supplémentaire 37 par épitaxie. Le procédé de fabrication comprend ensuite une étape 53 de formation des régions de source, de substrat et de drain par implantations de dopants Le procédé de fabrication comprend ensuite une étape 54 de formation des régions de grille du transistor NLDMOS 21. La figure 4 représente un circuit intégré 20 comprenant un transistor bipolaire 40 de type NPN et un transistor NLDMOS 21 présentant une structure identique à celui décrit à la figure 2. En particulier, le transistor bipolaire 40 et le transistor NLDMOS 21 sont formés sur un même substrat 22 semiconducteur présentant une région commune de conductivité de type P tel que celui décrit précédemment. Le transistor NLDMOS 21 est séparé du transistor bipolaire 40 par une tranchée 48 d’isolation profonde (connue sous l’acronyme « DTI » de l’anglais « Deep Trench Isolation » ). Le transistor bipolaire 40 comporte de façon classique une région d’émetteur 44 de type N + , une région de base extrinsèque 43 dopée P + , une région de base intrinsèque 42 dopée P, une région de collecteur extrinsèque 41 et une région de collecteur intrinsèque 45. Le transistor bipolaire 40 comporte également une couche enterrée (« burried layer ») 46 située à l’interface entre le collecteur intrinsèque 45 et le substrat sous-jacent 22. La couche enterrée 46 du transistor bipolaire 40 et la région enterrée 38 du transistor NLDMOS 21 sont situées à une même profondeur par rapport à une face avant 23 et ont la même concentration de dopants. En effet, comme illustré schématiquement sur la figure 5, dans l’étape 510, la formation de la couche semiconductrice enterrée 46 sous le transistor bipolaire 40 et la formation de la région semiconductrice enterrée 38 sous chaque transistor NLDMOS 21 sont réalisées simultanément. Ainsi, la formation de la région enterrée 38 sous la région active 27 de substrat du transistor NLDMOS 21 ne nécessite pas une étape dédiée supplémentaire. La formation de la région enterrée 38 sous la région active 27 de substrat du transistor NLDMOS 21 est donc peu coûteuse. En outre, la formation de la région collecteur intrinsèque 45 du transistor bipolaire 40 et la formation de la région supplémentaire 37 située sous le transistor NLDMOS 21 sont réalisées simultanément. Circuit intégré comprenant un transistor de type semiconducteur à oxyde métallique à diffusion latérale de type N, dit transistor NLDMOS (21), comprenant une région active (27) semiconductrice de substrat (22) présentant une conductivité de type P, dans lequel le circuit intégré comprend en outre sous la région active (27) de substrat, une région semiconductrice enterrée (38) présentant une conductivité de type N + plus fortement dopée que la région active (27) de substrat. Circuit intégré selon la revendication 1, comprenant un substrat (22) semiconducteur de type P et une région supplémentaire (37) de conductivité de type N située entre la région active (27) de substrat du transistor NLDMOS (21) et la région enterrée (38), la région enterrée (38) étant située à l’interface entre le substrat (22) semiconducteur de type P et la région supplémentaire (37). Circuit intégré selon la revendication 2 comporte en outre un caisson (24) semiconducteur de conductivité de type N encadrant la région supplémentaire (37) et la région active (27) de substrat et contenant une région de drain (25) du transistor NLDMOS (21). Circuit intégré selon l’une des revendications 1 à 3 comprenant au moins un transistor bipolaire (40) de type NPN et une couche semiconductrice enterrée (46) présentant une conductivité de type N sous le transistor bipolaire (40), et dans lequel la couche semiconductrice enterrée (46) sous le transistor bipolaire (40) et la région semiconductrice enterrée (38) sous le transistor NLDMOS (21) sont situées à une même profondeur et présentent une même concentration de dopants. Procédé de fabrication d’un circuit intégré comprenant une formation d’un transistor de type semiconducteur à oxyde métallique à diffusion latérale de type N, dit transistor NLDMOS (21), comprenant une région active (27) semiconductrice de substrat (22) présentant une conductivité de type P, dans lequel le procédé comprend en outre une formation, sous la région active (27) de substrat, d’une région semiconductrice enterrée (38) présentant une conductivité de type N plus fortement dopée que la région active (27) de substrat. Procédé selon la revendication 5, comprenant en outre une formation d’un substrat (22) semiconducteur de type P et une formation par épitaxie d’une région supplémentaire (37) de type N située entre la région active (27) de substrat du transistor NLDMOS (21) et la région enterrée (38) sous la région active (27) de substrat du transistor NLDMOS (21), cette région enterrée (38) formée par implantation de dopants, étant située à l’interface entre le substrat (22) et cette région supplémentaire (37). Procédé selon l’une quelconque des revendications 5 ou 6 comprenant en outre une formation d’un transistor bipolaire (40) de type NPN et une formation d’une couche semiconductrice enterrée (46) présentant une conductivité de type N sous le transistor bipolaire (40), procédé dans lequel la formation de la région semiconductrice enterrée (46) sous le transistor bipolaire (40) et la formation de la région semiconductrice enterrée (38) sous chaque transistor NLDMOS (21) sont réalisées simultanément.