Brevet FR3107776A1 — publié le 20210903

L’invention propose un module destiné à servir de mémoire tampon entre un premier système générant des données à un premier débit et un deuxième système consommant des données à un deuxième débit. Alors que le module émule le fonctionnement d’une mémoire tampon ayant recours à un élément de mémoire à accès aléatoire à deux ports (entrée/sortie), le module proposé se limite à l’utilisation d’un tel élément de mémoire à port d’entrée/sortie combiné unique. (Fig. 1) MODULE DE MEMOIRE TAMPON ET DISPOSITIF LUMINEUX POUR UN VEHICULE AUTOMOBILE EQUIPE D’UN TEL MODULE Une diode électroluminescente, LED, est un composant électronique semi-conducteur capable d’émettre de la lumière lorsqu’il est parcouru par un courant électrique ayant au moins une intensité seuil. Au-delà de l’intensité seuil, l’intensité du courant électrique est en relation directe avec l’intensité lumineuse émise par la diode, permettant ainsi de réaliser différents niveaux de luminosité. Dans le domaine automobile, on a de plus en plus recours à la technologie LED pour diverses solutions de signalisation lumineuse et d’affichage. Des matrices de LED sont particulièrement intéressantes dans le domaine de l’éclairage automobile. Des sources lumineuses matricielles peuvent être utilisées pour des fonctions de type « levelling », i.e., ajustement de la hauteur du faisceau lumineux émis, en fonction de l'assiette du véhicule et du profil de la route. D’autres applications comprennent le DBL (« Digital Bending Light ») ce qui correspond à l’ajustement de la direction du faisceau lumineux émis, pour suivre la route dans le plan horizontal, l’ADB (« Adaptive Driving Beam ») qui correspond à une fonction anti-éblouissement qui génère des zones d'ombre dans le faisceau lumineux émis par un feu de route pour ne pas gêner d'autres usagers de la route, mais aussi des fonctions de projection de motifs au sol utilisant le faisceau lumineux pixelisé. Il est connu d’utiliser des sources lumineuses de différents types de technologies pour les applications d’éclairage citées. Il s’agit par exemple de la technologie monolithique, suivant laquelle une pluralité importante de sources élémentaires de type LED, équivalentes à des pixels, sont gravées dans un substrat semi-conducteur commun. Des connexions électriques intégrées au substrat permettent d'activer les pixels indépendamment les uns des autres. Une autre technologie connue est celle des microLED, qui engendre une matrice de LEDs de faibles dimensions, typiquement inférieures à 150µm. Il est particulièrement intéressant de piloter des sources lumineuses matricielles ou pixellisées à l’aide d’images digitales, ou à l’aide d’un flux d’images digitales, chaque pixel d’une image correspondant à une consigne lumineuse à réaliser par au moins une source lumineuse élémentaire de la source matricielle. Le flux de données de commande destiné à une telle source lumineuse peut donc engendrer un jeu de données important à débit de données élevées. Le débit d’affichage peut cependant être moindre, dans la mesure que chaque technologie de pilotage de l’alimentation électrique de sources lumineuses et chaque technologie de source matricielle engendre un temps de réponse différent face à une nouvelle consigne à réaliser. Une mémoire tampon ou buffer située entre un système qui émet les consignes lumineuses sous forme d’images pixellisées, i.e. typiquement un module de commande central du véhicule automobile, et un module lumineux destiné à réaliser la consigne en question, permet en général d’absorber de manière connue une différence entre le débit du flux de données entrant, et le flux de données sortant. De nombreuses fonctions lumineuse réglementaires nécessitent d’autant plus la réalisation d’un mode par défaut: lorsque les données de consignes en entrée sont perdues, la fonction lumineuse doit néanmoins pouvoir être réalisée. A cet effet, il a été proposé de stocker chaque image consigne entièrement reçue dans une zone de mémoire dédiée, de manière à pouvoir la réaliser lorsqu’une erreur de réception intervient au niveau d’une image de consigne fraîchement reçue. Il a notamment été proposé d’utiliser un circuit intégré à au moins un élément de mémoire à accès aléatoire embarqué pour réaliser ces fonctions de mémoire tampon et de mémoire de consigne. Le système à l’origine des consignes pixellisées écrit les consignes moyennant un port d’entrée vers l’élément de mémoire, alors que le dispositif lumineux qui doit réaliser la consigne lit une consigne complètement reçue moyennant un port de sortie de cet élément de mémoire. Cette solution est très coûteuse, principalement à cause du coût de production d’éléments de mémoire à accès aléatoires de type RAM à deux ports. L’invention a pour objectif de pallier à au moins un des problèmes posés par l’art antérieur. Plus précisément, l’invention a pour objectif de proposer un module de mémoire tampon qui est adapté à satisfaire aux besoins précités, tout en ayant un coût de production moindre et en ayant recours à des composants électroniques moins complexes que les solutions connues dans l’art. Selon un premier aspect de l’invention, un module destiné à servir de mémoire tampon entre un premier système générant des données à un premier débit et un deuxième système consommant des données à un deuxième débit est proposé. Le module est remarquable en ce qu’il comprend : - un circuit intégré comprenant une mémoire d’entrée destinée à recevoir des données du premier système, une mémoire de sortie destinée à mettre à disposition des données pour le deuxième système, et une unité de commande, - une mémoire intermédiaire comprenant un élément de mémoire à accès aléatoire ayant un port d’écriture/de lecture combiné unique. Les mémoires d’entrée et de sortie comprennent chacune un élément de mémoire séquentielle de type FIFO («First In First Out») doté d’une indication d’état par rapport à un niveau de remplissage intermédiaire prédéterminé de l’élément de mémoire respectif. L’unité de commande du module est configurée pour écrire des données issues de la mémoire d’entrée vers la mémoire intermédiaire, et pour écrire des données issues de la mémoire intermédiaire vers la mémoire de sortie, en fonction desdites indications d’état. De préférence le premier débit de données peut être supérieur au deuxième débit de données. De préférence, les mémoires d’entrée et de sortie peuvent enregistrer des unités de données d’une taille entre 8 et 64 bits. Une unité de données peut de préférence correspondre à un pixel d’une image digitale. De préférence, les mémoires d’entrée et de sortie peuvent être dimensionnée afin de contenir une pluralité de pixels, soit entre 2 et 16 pixels. Lors d’une opération d’empilage ou de dépilage, au moins une unité de donnée est ajoutée/retirée de la pile séquentielle. La mémoire intermédiaire peut de préférence présenter une capacité de plusieurs Mega-octets. De préférence, l’unité de commande peut être configurée pour réaliser un automate fini comprenant trois états, dans lequel un premier état correspond à un mode par défaut, un deuxième état correspond à un dépilage de données de la mémoire d’entrée et leur écriture dans la mémoire intermédiaire, et un troisième état correspond à une lecture de données dans la mémoire intermédiaire et leur empilage dans la mémoire de sortie, les transitions entre les états étant prédéterminés par lesdites indications d’état respectives de la mémoire d’entrée et de sortie. Dans le mode par défaut aucune lecture ni écriture de données dans la mémoire intermédiaire n’est réalisée. La mémoire d’entrée peut préférentiellement être est cadencée par un premier signal d’horloge ayant une première fréquence, et l’automate fini peut préférentiellement être cadencé par un deuxième signal d’horloge ayant une deuxième fréquence, la deuxième fréquence étant au moins le double de la première fréquence. De préférence, les indications d’état peuvent être des indications binaires. L’indication d’état de la mémoire d’entrée peut de préférence être mise à la valeur 1 si la mémoire d’entrée est pleine jusqu’à un niveau prédéterminé qui se situe entre 50 et 90%, et à la valeur 0 sinon. L’indication d’état de la mémoire de sortie peut de préférence être mise à la valeur 1 si la mémoire d’entrée est pleine à un niveau prédéterminé qui se situe entre 10 et 50%, et à la valeur 0 sinon. De préférence, le circuit intégré peut être un réseau de portes programmables in-situ de type FPGA. La mémoire intermédiaire peut de préférence comprendre au moins un élément de type RAM («Random Access Memory»), SRAM («Static Random Access Memory»), SDRAM («Synchronous Dynamic Random Access Memory») ou DDRAM («Double Data Rate Synchronous Random Access Memory»). De manière préférée, la mémoire intermédiaire peut être structurée pour enregistrer au moins deux jeux de données distincts, et en ce que l’unité de commande est configurée pour écrire des données issues de la mémoire intermédiaire vers la mémoire de sortie que si ces données correspondent à un jeu de données complètement enregistré dans la mémoire intermédiaire. Les deux jeux de données distinctes peuvent de préférence correspondre à deux images digitales distinctes. Selon un autre aspect de l’invention, un dispositif d’éclairage pour un véhicule automobile est proposé. Le dispositif comprend une source lumineuse pixellisée commandée par un flux d’images à projeter. Le dispositif comprend en outre un module de mémoire tampon d’entrée. Le dispositif est remarquable que ce module correspond à un module selon un aspect de l’invention. De préférence, les données destinées à être écrites/lues dans les mémoires d’entrée et de sortie peuvent correspondre à des pixels d’une image, et la mémoire intermédiaire peut être structurée pour stocker les données par images complètes. De préférence, le module est configuré de manière à maintenir une image complètement reçue dans la mémoire intermédiaire à tout instant. Il s’agit de préférence de l’image complète la plus récente ayant été reçue moyennant la mémoire d’entrée. L’unité de commande peut de préférence être configurée de manière à ce que, en cas de détection d’un défaut au niveau de l’entrée des données, les données qui correspondent à cette image complète soient écrites en destination de la mémoire de sortie. La source lumineuse pixellisée peut de préférence comprendre un composant matriciel monolithique, une matrice de diodes électroluminescentes, LEDs, de micro LEDs, ou de mini LEDs. La source lumineuse pixellisée peut de préférence comprendre une source monolithique, comprenant des sources lumineuses élémentaires électroluminescentes à éléments semi-conducteurs gravées dans un substrat commun et activables indépendamment les unes des autres. Le dispositif d’éclairage peut de préférence être un dispositif de signalisation ou d’affichage pour un véhicule automobile. En utilisant les mesures proposées par la présente invention, il devient possible de proposer un module de mémoire tampon qui est adapté à satisfaire aux besoins d’adaptation des débits de flux de données d’entrée et de sortie entre deux systèmes d’une part, et de pouvoir stocker des données, par exemple des données d’images, par ensembles contigües d’autre part. Ceci est rendu possible en maintenant un coût de production moindre et en ayant recours à des composants électroniques moins complexes comparé à des solutions connues dans l’art. Les mesures de l’invention utilisent un circuit intégré avec des éléments de mémoire de faible capacité et rapides, de type FIFO, embarqués. Entre un FIFO d’entrée et un FIFO de sortie, les données transitent par un élément de mémoire de type RAM, externe au circuit intégré, en fonction de l’état de remplissage des éléments de mémoire de type FIFO. Lorsque le flux de données en entrée est interrompu ou perdu, des données précédemment reçues et stockés dans la mémoire RAM peuvent être relayées vers le FIFO de sortie selon un mode de réalisation préférentiel. Tout en utilisant un élément de mémoire RAM à entrée/sortie combinée unique, le module proposé émule le fonctionnement d’un élément de mémoire RAM à entrée/sortie dédiées, nettement plus onéreux. L’utilisation du module proposé est particulièrement intéressante dans le cadre d’un dispositif d’éclairage pour un véhicule automobile à source lumineuse pixellisée. Ce genre de dispositif est typiquement piloté par un flux de données à débit important, comprenant une séquence d’images de consignes à réaliser par la source lumineuse pixellisée. La fréquence d’affichage réalisable peut être inférieure au débit d’entrée. Le dispositif doit être apte à gérer la perte d’une consigne lumineuse afin de respecter la réglementation en vigueur, ce qui est rendu possible en utilisant le module de mémoire proposée. Comme il s’agit d’un dispositif réalisé en production de masse, les économies réalisées en utilisant le module proposé sont substantiels. D’autres caractéristiques et avantages de la présente invention seront mieux compris à l’aide de la description des exemples et des dessins parmi lesquels : - la est une illustration d’un module de mémoire en accord avec un mode de réalisation préférentiel de l’invention ; - la est un diagramme d’état illustrant un automate fini qui intervient dans un mode de réalisation préférentiel de l’invention. Sauf indication spécifique du contraire, des caractéristiques techniques décrites en détail pour un mode de réalisation donné peuvent être combinées aux caractéristiques techniques décrites dans le contexte d’autres modes de réalisation décrits à titre d’exemples et de manière non limitative. La description se concentre sur les éléments d’un module de mémoire et d’un dispositif d’éclairage pour un véhicule automobile qui sont nécessaires à la compréhension de l’invention. D’autres éléments, qui font de manière connue partie de tels modules et dispositifs, ne seront pas mentionnés ni décrits en détails. Par exemple, la présence et le fonctionnement d’un circuit convertisseur impliqué dans l’alimentation électrique d’une source lumineuse matricielle, en soi connu, ne sera pas décrit en détails. Il en va de même pour des éléments optiques tels que des lentilles par exemple. Par ailleurs, des circuits électroniques réalisant des mémoires séquentielles de type FIFO («First In First Out») sont en soi connues et ces circuits électroniques ne seront pas décrits de manière explicite. L’illustration de la figure 1 montre un module de mémoire 100 selon un mode de réalisation préférentiel de l’invention. Le module de mémoire est destiné à servir de mémoire tampon entre un premier système 10 générant des données à un premier débit et un deuxième système 20 consommant des données à un deuxième débit. Selon un exemple concret et non-limitatif de l’invention, le premier système 10 est une unité de commande centrale d’un véhicule automobile qui envoie des consignes lumineuses sous formes d’images digitales à destination du deuxième système 20. Le deuxième système 20 peut, selon cet exemple, être un dispositif lumineux à source lumineuse matricielle ou pixellisée. Les données relatives aux images digitales peuvent de préférence être reçues par le module proposé moyennant une interface réseau non-illustrée, capable de recevoir des données sur un bus de données interne au véhicule automobile. Par exemple, le bus peut être un bus Ethernet, un bus de type Gigabit Multimedia Serial Link, GMSL, ou un bus de technologie Low Voltage Differential Signaling, LVDS, comme un bus FPD-Link III. Chaque pixel de l’image digitale peut correspondre à une consigne lumineuse élémentaire à réaliser par une source lumineuse élémentaire de la source lumineuse pixellisée. Un tel dispositif lumineux est en soi connu dans l’art et fait intervenir un circuit convertisseur, par exemple un circuit à découpage, qui est apte à fournir un courant électrique d’alimentation à chacune des sources lumineuses élémentaires, à partir d’un courant électrique d’entrée fourni par une source de courant interne au véhicule automobiles, comprenant par exemple une batterie. L’intensité moyenne du courant électrique fourni à une source lumineuse élémentaire à élément semi-conducteur électroluminescent est une fonction de la fréquence de découpage du convertisseur, et définit le niveau de luminosité émis par la source lumineuse élémentaire. Le débit de consommation de données de ce deuxième système 20 dépend de la technologie d’alimentation ainsi que de la technologie de source lumineuse utilisées, et des temps de réponse afférents. En particulier, ce débit de consommation de données peut être inférieur au débit d’entrée fourni par le premier système 10. Le module 100 illustré comprend un circuit intégré 110, typiquement de type FPGA («Field Programmable Gate Array») comprenant une mémoire séquentielle d’entrée 112 de type FIFO, destinée à recevoir des données du premier système 10. Le circuit intégré 110 comprend également une mémoire séquentielle de sortie 114 destinée à mettre à disposition des données pour le deuxième système 20, ainsi qu’une unité de commande 116. Les mémoires d’entrée 112 et de sortie 114 comprennent chacun un indicateur qui fournit une information F1, F2 décrivant leur niveau de remplissage, par rapport à un niveau de remplissage intermédiaire (entre vide et plein) prédéterminé. Selon un mode de réalisation préféré, les indicateurs F1, F2 sont des indicateurs à valeur binaire (0,1). L’indicateur d’état F1 de la mémoire d’entrée 112 est par exemple mis à la valeur 1 si la mémoire d’entrée est pleine jusqu’à un niveau prédéterminé qui se situe entre 50 et 90%, et à la valeur 0 sinon. Il s’agit donc d’un indicateur qui est non-nul lorsque le FIFO d’entrée est presque rempli à plein. L’indication d’état F2 de la mémoire de sortie 114 peut de préférence être mis à la valeur 1 si la mémoire d’entrée est pleine à un niveau prédéterminé qui se situe entre 10 et 50%, et à la valeur 0 sinon. Il s’agit donc d’un indicateur qui est non-nul lorsque le FIFO de sortie est presque vide. Les valeurs seuils peuvent de préférence être prédéterminées en fonction de l’application visée lors du calibrage du module proposé. Des circuits logiques capables de générer les valeurs d’indicateurs F1 respectivement F2 sont en soi connus dans l’art et font intervenir des comparateurs de l’état de chaque cellule du FIFO avec un masque prédéterminé correspondant à la valeur seuil. Le module 100 comprend en outre une mémoire intermédiaire 120. Il s’agit d’un élément de mémoire à accès aléatoire, RAM, ayant un port d’écriture/de lecture combiné unique opérationnellement relié au circuit intégré 10. L’unité de commande 116 est configurée pour écrire des données en provenance du premier système 10 et issues de la mémoire d’entrée 112 vers la mémoire intermédiaire 120, et pour écrire des données issues de la mémoire intermédiaire 129 vers la mémoire de sortie 114 à destination du deuxième système 20, en fonction desdites indications d’état F1 et F2. Les mémoires d’entrée 112 et de sortie 114 présentent de préférence une capacité d’entre 8 et 64 bits par unité de données enregistrée, et dans l’exemple évoqué précédemment, sont capables de stocker quelques, par exemple 4 ou 8, valeurs de pixels d’une image digitale. L’utilisation de mémoires embarquées à capacité restreinte permet de maintenir le coût de production du module bas. La mémoire intermédiaire 120 peut de préférence présenter une capacité de plusieurs Mega-octets, et accumuler ainsi des images digitales entières. Contrairement aux unités de données a taille restreinte enregistrées dans les mémoires d’entrée 112 respectivement de sortie 114, une unité de donnée enregistrée dans la mémoire intermédiaire 120 peut contenir un nombre plus important de pixels d’une image digitale. Une action d’écriture/lecture de données vers/depuis la mémoire intermédiaire 120 engendre dans un tel cas non-limitatif de l’invention le dépilage/empilage de plusieurs unités de données depuis/vers les mémoires d’entrée/de sortie respectivement. La mémoire intermédiaire est notamment de préférence structurée de manière à pouvoir y enregistrer et lire au moins deux images digitales entières. La figure 2 montre un diagramme de transitions d’états d’un automate fini réalisé par l’unité de commande 116 en accord avec un mode de réalisation préférentiel de l’invention, sans pour autant limiter l’invention à cet automate fini. De manière connue, l’automate fini est cadencé par un signal d’horloge. Dans le cas de l’invention, la fréquence d’horloge qui cadence les changements d’états de l’automate fini est au moins le double de la fréquence d’horloge qui cadence les entrées/sorties des mémoires séquentielles d’entrée et/ou de sortie. L’état noté 00 correspond à un état par défaut, dans lequel l’unité de commande 116 n’ordonne ni la lecture, ni l’écriture de données dans l’élément de mémoire intermédiaire 116. Même, dans l’état 00, l’unité de commande n’ordonne ni le dépilage d’une unité de données de la mémoire FIFO d’entrée 112, ni l’empilage d’une unité de données dans la mémoire FIFO de sortie 114. Lorsque la mémoire FIFO d’entrée 112 est presque remplie à plein (F1=1) et la mémoire FIFO de sortie 114 n’est pas presque vide (F2=0), l’unité de commande bascule vers l’état noté 10. Dans l’état 10, l’unité de commande ordonne le dépilage d’au moins une unité de données du FIFO d’entrée 112, et écrit les données correspondantes dans la mémoire intermédiaire 120. L’adresse d’écriture dans la mémoire intermédiaire est de préférence donnée par la numérotation du pixel dans l’image qui est en train d’être lue, et de l’indice de l’image lorsque la mémoire peut stocker plusieurs images. En maintenant un compteur de pixels et d’images au niveau de l’unité de commande 116 et en connaissant le nombre de pixels par image, chaque donnée écrite peut ainsi être adressée de manière unique et non-ambiguë lors d’une prochaine lecture. Sauf changement des indicateurs F1, F2, l’état 10 est maintenu, et des données sont écrites dans la mémoire intermédiaire à chaque coup d’horloge. Partant de l’état 00, lorsque la mémoire FIFO d’entrée 112 n’est pas presque remplie à plein (F1=0) et la mémoire FIFO de sortie 114 est presque vide (F2=1), l’unité de commande bascule vers l’état noté 01. Dans l’état 01, l’unité de commande ordonne la lecture du prochain pixel (référencé par l’adressage tel que décrit précédemment) dans la mémoire intermédiaire 120, et empile les données correspondantes dans le FIFO de sortie 114. Sauf changement des indicateurs F1, F2, l’état 10 est maintenu, et des données sont écrites dans le FIFO de sortie 114 à destination du deuxième système 20 à chaque coup d’horloge. Dans l’exemple non-limitatif de la figure 2, l’automate fini ne comprend pas d’état noté 11. Partant de l’état 10, lorsque l’indicateur F2 bascule également vers la valeur 1, l’unité de commande bascule vers l’état 01. Pareillement, partant de l’état 01, lorsque l’indicateur F1 bascule également vers la valeur 1, l’unité de commande bascule vers l’état 10. Donc, lorsque le FIFO d’entrée 112 est presque plein et le FIFO de sortie 114 est presque vide, les états de dépilage/écriture dans la mémoire intermédiaire 120 et lecture dans la mémoire intermédiaire 120/empilage sont alternés à chaque coup d’horloge. Les adresses d’écriture et de lecture pour chaque étape restent à disposition de l’unité de commande 116 selon le principe précédemment décrit. Il va de soi que les étapes d’écriture/lecture dans la mémoire intermédiaire 120 peuvent faire intervenir des sous-étapes qui sont dépendantes de la technologie RAM utilisée pour réaliser cette mémoire 120. L’homme du métier saura adapter le procédé décrit en fonction de ces paramètres en se basant sur ces connaissances de bases dans l’art et sans requérir une quelconque activité inventive. Selon un mode de réalisation particulièrement préféré de l’invention, l’unité de commande maintient une indication spécifique dans un élément de mémoire non-illustré, qui signifie qu’une des plages de mémoire structurées de la mémoire intermédiaire 120 a été remplie entièrement avec les données complètes d’une image digitale. L’unité de commande 116 peut être configurée de manière à détecter une perte de données en entrée. Une telle perte a par exemple lieu lorsque le premier système 10 empile des données alors que le FIFO d’entrée 112 est déjà plein. Une telle situation peut, par exemple et de manière non-limitative, être détectée au niveau de l’unité de commande en vérifiant si les numéros de séquence des pixels dépilés du FIFO d’entré sont ordonnés selon une séquence régulière et complète, ou non. Dans un tel cas, différentes stratégies de réaction peuvent être implémentées. Par exemple, l’emplacement de mémoire/l’image digitale qui est en train d’être enregistrée dans la mémoire intermédiaire peut être écrasée par la prochaine image digitale. Alternativement, une partie de l’image en cours d’écriture peut être utilisée, alors que la partie erronée/manquante peut être comblée par les données qui étaient enregistrées aux emplacements de mémoire correspondants, en rapport avec une image précédente. Dans tous les cas, la stratégie veillera à ce que les données ou valeurs de consignes qui seront empilées dans le FIFO de sortie 114, à destination du deuxième système 20, correspondent à une image digitale (p.ex. une consigne matricielle lumineuse complète) complètement reçue au préalable. De préférence, les valeurs de consignes qui correspondent à la dernière image complètement reçue seront empilées dans le FIFO de sortie 114 à destination du deuxième système 20 lorsque l’entrée de données en provenance du premier système 10 est défaillante. Le défaut est levé lorsqu’une nouvelle image digitale complète est reçue est écrite avec succès dans l’élément de mémoire intermédiaire 120. Il va de soi que les modes de réalisation décrits ne limitent pas l’étendue de la protection de l’invention. En faisant recours à la description qui vient d’être donnée, d’autres modes de réalisation sont envisageables sans pour autant sortir du cadre de la présente invention. L’étendue de la protection est déterminée par les revendications. Module (100) destiné à servir de mémoire tampon entre un premier système (10) générant des données à un premier débit et un deuxième système (20) consommant des données à un deuxième débit, caractérisé en ce que le module comprend: un circuit intégré (110) comprenant une mémoire d’entrée (112) destinée à recevoir des données du premier système, une mémoire de sortie (114) destinée à mettre à disposition des données pour le deuxième système, et une unité de commande (116), une mémoire intermédiaire (120) comprenant un élément de mémoire à accès aléatoire ayant un port d’écriture/de lecture combiné unique; dans lequel les mémoires d’entrée (112) et de sortie (114) comprennent chacune un élément de mémoire séquentielle de type FIFO doté d’une indication d’état (F1, F2) par rapport à un niveau de remplissage intermédiaire prédéterminé de l’élément de mémoire respectif, et dans lequel l’unité de commande (116) est configurée pour écrire des données issues de la mémoire d’entrée (112) vers la mémoire intermédiaire (120), et pour écrire des données issues de la mémoire intermédiaire (120) vers la mémoire de sortie (114), en fonction desdites indications d’état (F1, F2). Module selon la revendication 1, caractérisé en ce que les mémoires d’entrée (112) et de sortie (114) enregistrent des unités de données d’une taille entre 8 et 64 bits. Module selon une des revendications 1 ou 2, caractérisé en ce que l’unité de commande (116) est configurée pour réaliser un automate fini comprenant trois états, dans lequel un premier état (00) correspond à un mode par défaut, un deuxième état (10) correspond à un dépilage de données de la mémoire d’entrée (112) et leur écriture dans la mémoire intermédiaire (120), et un troisième état (01) correspond à une lecture de données dans la mémoire intermédiaire (120) et leur empilage dans la mémoire de sortie (114), les transitions entre les états étant prédéterminés par lesdites indications d’état respectives (F1, F2) de la mémoire d’entrée et de sortie. Module selon la revendication 3, caractérisé en ce que la mémoire d’entrée (112) est cadencée par un premier signal d’horloge ayant une première fréquence, et en ce que l’automate fini (116) est cadencé par un deuxième signal d’horloge ayant une deuxième fréquence, la deuxième fréquence étant au moins le double de la première fréquence. Module selon une des revendications 1 à 4, caractérisé en ce que les indications d’état (F1, F2) sont des indications binaires. Module selon une des revendications 1 à 5, caractérisé en ce que le circuit intégré (110) est un réseau de portes programmables in-situ de type FPGA. Module selon une des revendications 1 à 6, caractérisé en ce que la mémoire intermédiaire (120) comprend au moins un élément de type RAM, SRAM, SDRAM ou DDRAM. Module selon une des revendication 1 à 7, caractérisé en ce que la mémoire intermédiaire (120) est structurée pour enregistrer au moins deux jeux de données distincts, et en ce que l’unité de commande (116) est configurée pour écrire des données issues de la mémoire intermédiaire (120) vers la mémoire de sortie (114) que si ces données correspondent à un jeu de données complétement enregistré dans la mémoire intermédiaire. Dispositif d’éclairage pour un véhicule automobile comprenant une source lumineuse pixellisée commandée par un flux d’images à projeter, le module comprenant en outre un module de mémoire tampon d’entrée, caractérisé en ce que celui-ci correspond à un module selon une des revendications précédentes. Dispositif selon la revendication 9, caractérisé en ce que les données destinées à être écrites/lues dans les mémoires d’entrée et de sortie correspondent à des pixels d’une image, et en ce que la mémoire intermédiaire est structurée pour stocker les données par images complètes. Dispositif selon une des revendications 9 ou 10, caractérisé en ce que la source lumineuse pixellisée comprend un composant matriciel monolithique, une matrice de diodes électroluminescentes, LEDs, de micro LEDs, ou de mini LEDs. Dispositif selon une des revendications 9 à 11, caractérisé en ce qu’il s’agit d’un dispositif de signalisation ou d’affichage pour un véhicule automobile.