Brevet FR3108441A1 — publié le 20210924

L’invention concerne un circuit intégré constitué de bascules logiques et de portes logiques, le circuit intégré comporte une unique connexion entrée sortie pour le test du circuit intégré et comporte : - des moyens (300) de détection d’une commande prédéterminée reçue par une unique connexion entrée sortie, - des moyens (300) de mémorisation dans une mémoire volatile (305) du circuit intégré, d’un vecteur de données reçu par l’unique connexion entrée sortie, - des moyens (300) de lecture dans la mémoire volatile du vecteur mémorisé uniquement lorsque la totalité du vecteur a été mémorisée, - des moyens (300) de chargement d’au moins une chaîne de balayage avec le vecteur lu, - des moyens (300) de capture de la sortie de la dernière bascule logique de la chaîne de balayage, - des moyens de génération (300) d’une information représentative du fonctionnement d’un circuit intégré, - des moyens de transfert (300), de l’information représentative du fonctionnement d’un circuit intégré. Fig. 3 Procédé et circuit intégré pour le test du circuit intégré disposé sur une galette de silicium. La présente invention concerne un procédé et un circuit intégré pour le test du circuit intégré disposé sur une galette de silicium. ETAT DE LA TECHNIQUE ANTERIEURE Les circuits intégrés sont fabriqués sur des galettes de silicium (en anglais wafer). Une galette de silicium comporte un grand nombre de circuits intégrés, typiquement des milliers. Les testeurs utilisés pour tester les circuits intégrés comportent une quantité limitée de connexions entrée/sortie avec la galette de silicium qui ne peut être augmentée. Le testeur se connecte au travers de pointes métalliques (probe en anglais) à la galette de silicium. Le test d’un circuit intégré consiste à vérifier sa fonctionnalité en s’assurant que les transistors soient bien connectés entre eux pour former la fonction recherchée. Le processus de fabrication d’un circuit intégré peut induire différentes fautes sur un ou plusieurs transistors ou au niveau des connections. Ces fautes doivent être détectées car elles peuvent altérer le comportement du circuit intégré. Le testeur permet de tester un nombre limité de circuits intégrés en même temps. La capacité d’un testeur à tester en parallèle un grand nombre de circuits intégrés est directement liée au nombre de pointes métalliques qui sont à sa disposition et au nombre de connexions (pads en anglais) du circuit intégré. Plus le nombre de circuits intégrés testés en parallèle est grand, plus le temps de test de la galette de silicium est court. Plus le nombre de pointes de test utilisées pour tester un circuit intégré est important, moins le nombre de circuits intégrés testés en parallèle est important du fait de la limitation imposée par le nombre de connexions et de pointes de test du testeur. L’ajout de connexions aux circuits intégrés fait augmenter la surface des circuits intégrés, ce qui réduit le nombre de circuits intégrés que l’on peut disposer sur une galette de silicium. La présente invention a pour but de résoudre les inconvénients de l’art antérieur en proposant un procédé et un circuit intégré pour le test du circuit intégré constitué de bascules logiques et de portes logiques dans lequel une seule connexion entrée/sortie est nécessaire au test d’un circuit intégré et qui permet de tester un nombre important de circuits intégrés en parallèle. A cette fin, selon un premier aspect, l’invention propose un circuit intégré constitué de bascules logiques et de portes logiques, caractérisé en ce qu’il comporte une unique connexion entrée sortie pour le test du circuit intégré et en ce qu’il comporte : - des moyens de réception de commandes par l’unique connexion entrée sortie, - des moyens de détection d’une commande prédéterminée reçue par l’unique connexion entrée sortie, - des moyens de mémorisation, si la commande prédéterminée est détectée, dans une mémoire volatile du circuit intégré, d’un vecteur de données reçu par l’unique connexion entrée sortie, - des moyens de lecture, si la commande prédéterminée est détectée, dans la mémoire volatile du vecteur mémorisé uniquement lorsque la totalité du vecteur a été mémorisée, - des moyens de chargement, si la commande prédéterminée est détectée, d’au moins une chaîne de balayage constituée d’un ensemble de bascules logiques réalisant une fonction du circuit intégré avec le vecteur lu, l’entrée de la première bascule logique recevant le vecteur lu, et la sortie de la première bascule logique étant reliée à l’entrée de la seconde bascule de la chaîne de balayage, la sortie de la dernière bascule de la chaîne de balayage n’étant pas reliée à une entrée d’une bascule logique de la chaîne de balayage, les sorties des autres bascules logiques étant reliées à l’entrée de la bascule logique suivante dans la chaîne de balayage, - des moyens de capture, si la commande prédéterminée est détectée, de la sortie de la dernière bascule logique de la chaîne de balayage en reliant les entrées des bascules logiques de la chaîne de balayage à des portes logiques, - des moyens de génération, si la commande prédéterminée est détectée, d’une information représentative du fonctionnement d’un circuit intégré pendant un déchargement de la chaîne de balayage, - des moyens de transfert, si la commande prédéterminée est détectée, de l’information représentative du fonctionnement d’un circuit intégré au testeur. La présente invention concerne aussi un procédé de test d’un circuit intégré constitué de bascules logiques et de portes logiques, le circuit intégré comportant une unique connexion entrée sortie pour le test du circuit intégré, caractérisé en ce que le procédé comporte les étapes, exécutées par le circuit intégré de : - réception de commandes par l’unique connexion entrée sortie, - détection d’une commande prédéterminée reçue par l’unique connexion entrée sortie, - mémorisation, si la commande prédéterminée est détectée, dans une mémoire volatile du circuit intégré, d’un vecteur de données reçu par l’unique connexion entrée sortie, - lecture, si la commande prédéterminée est détectée, dans la mémoire volatile du vecteur mémorisé uniquement lorsque la totalité du vecteur a été mémorisée, - chargement, si la commande prédéterminée est détectée, d’au moins une chaîne de balayage constituée d’un ensemble de bascules logiques réalisant une fonction du circuit intégré avec le vecteur lu, l’entrée de la première bascule logique recevant le vecteur lu, et la sortie de la première bascule logique étant reliée à l’entrée de la seconde bascule de la chaîne de balayage, la sortie de la dernière bascule de la chaîne de balayage n’étant pas reliée à une entrée d’une bascule logique de la chaîne de balayage, les sorties des autres bascules logiques étant reliées à l’entrée de la bascule logique suivante dans la chaîne de balayage, - capture, si la commande prédéterminée est détectée, de la sortie de la dernière bascule logique de la chaîne de balayage en reliant les entrées des bascules logiques de la chaîne de balayage à des portes logiques, - génération, si la commande prédéterminée est détectée, d’une information représentative du fonctionnement d’un circuit intégré pendant le déchargement de la chaîne de balayage, - transfert, si la commande prédéterminée est détectée, de l’information représentative du fonctionnement d’un circuit intégré au testeur. Ainsi, en utilisant une seule connexion entrée/sortie pour le test du circuit intégré constitué de bascules logiques et de portes logiques, il est possible de tester un nombre important de circuits intégrés en parallèle. De plus, en mémorisant le vecteur de données dans une mémoire volatile du circuit intégré, il est possible de pallier la faible bande passante du circuit intégré et d’effectuer les différentes opérations de test des fonctionnalités du circuit intégré en parallèle de la réception de nouvelles commandes ou de vecteurs. Enfin, en exécutant séquentiellement les différentes actions relatives au test de la fonctionnalité lorsque la commande prédéterminée est reçue, le temps de test de la galette de silicium est réduit. Selon un mode particulier de l’invention, l’information représentative du fonctionnement d’un circuit intégré est le résultat d’une comparaison d’un contrôle de redondance cyclique calculé en sortie de la dernière bascule logique de la chaîne de balayage avec une valeur reçue du testeur. Ainsi, le testeur est informé de l’état de fonctionnement du circuit intégré sans avoir à effectuer de calcul. Selon un mode particulier de l’invention, l’information représentative du fonctionnement d’un circuit intégré est un contrôle de redondance cyclique calculé en sortie de la dernière bascule logique de la chaîne de balayage. Selon un mode particulier de l’invention, chaque commande reçue est précédée d’un signal de référence pour synchroniser le testeur et le circuit intégré. Selon un mode particulier de l’invention, le circuit intégré comporte en outre des moyens de déchargement de la ou de chaque chaîne de balayage en mettant les entrées des bascules logiques dans la même configuration que pendant le chargement de la chaîne de balayage. Selon un mode particulier de l’invention, le circuit intégré comporte en outre des moyens d’exécution d’une autre commande reçue du testeur si la commande prédéterminée n’est pas détectée. Selon un mode particulier de l’invention, l’autre commande reçue est une commande de mémorisation du vecteur dans la mémoire volatile, une commande de chargement ou de capture ou de déchargement de la chaîne de balayage. L’invention concerne aussi les programmes d’ordinateur stockés sur un support d’informations, lesdits programmes comportant des instructions permettant de mettre en œuvre les procédés précédemment décrits, lorsqu’ils sont chargés et exécutés par un système informatique. Les caractéristiques de l’invention mentionnées ci-dessus, ainsi que d’autres, apparaîtront plus clairement à la lecture de la description suivante d’un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels : représente un système de test de circuits intégré sur galette de silicium ; représente une architecture de dispositif de test selon la présente invention ; représente une architecture de circuit intégré sur une galette de silicium selon la présente invention ; représente un exemple d’une configuration de chargement d’une chaîne de balayage d’un ensemble de bascules logiques réalisant une fonction d’un circuit intégré ; représente un exemple d’une configuration de capture d’une chaîne de balayage d’un ensemble de bascules logiques réalisant une fonction d’un circuit intégré ; représente un exemple d’une configuration de déchargement d’une chaîne de balayage d’un ensemble de bascules logiques réalisant une fonction d’un circuit intégré ; représente un algorithme de test exécuté par un circuit intégré selon la présente invention ; représente un exemple d’une implémentation d’un module génération d’une information représentative du fonctionnement d’un circuit intégré à l’issue du test du circuit intégré ; représente un exemple de signaux reçus par un circuit intégré lors du test du circuit intégré dans un mode de test appelé direct et d’actions effectuées par le circuit intégré pendant le test du circuit intégré ; représente un exemple de signaux reçus par un circuit intégré lors du test du circuit intégré dans un mode de test appelé indirect et d’actions effectuées par le circuit intégré pendant le test du circuit intégré. EXPOSE DETAILLE DE MODES DE REALISATION La Fig. 1 représente un système de test de circuits intégré sur galette de silicium. Dans la Fig. 1, un testeur Te teste les circuits intégrés CI d’une galette de silicium DUT à l’aide d’une pluralité de cartes à pointe venant en contact des zones rectangulaires d’un groupe de circuits intégrés qui sont testés en parallèle. Le testeur Te est par exemple un ordinateur qui pilote une ou plusieurs cartes à pointes. Le testeur Te teste si les circuits intégrés sont conformes à un cahier des charges et permet de configurer et d’ajuster des paramètres des circuits intégrés. Selon la présente invention, chaque circuit intégré dispose d’une unique zone de contact représentée par un carré noir dans la Fig. 1 qui est utilisée pour le test du circuit intégré. Une seule pointe est utilisée par le testeur Te pour tester un circuit intégré en sus des pointes d’alimentation des circuits intégrés. Lorsqu’une pointe est en contact avec la zone de contact, une connexion entrée sortie est réalisée selon la présente invention. Dans la Fig. 1, trois circuits intégrés sont testés en parallèle à l’aide d’une carte à pointe comportant les pointes Cap1 à Cap3. Bien entendu, un nombre plus important de circuits intégrés sont testés en parallèle, l’exemple de la Fig. 1 n’étant qu’une simplification de conditions réelles. De même, seulement sept circuits intégrés sont représentés dans la Fig. 1 par souci de simplification. Bien entendu, un nombre plus important de circuits intégrés sont présents sur la galette de silicium DUT. L’utilisation d’une unique zone de contact selon la présente invention est possible grâce à un ajout, dans chaque circuit intégré, d’un module de contrôle qui sera décrit en référence à la Fig. 3 et à une utilisation par le module de contrôle d’une mémoire vive comprise dans le circuit intégré. Pour détecter les fautes d’un circuit intégré, il faut vérifier le comportement des fonctions du circuit intégré. Une fonction est réalisée par un ensemble de portes logiques et de connections. Le comportement d’une fonction est déterminé par les signaux à ses entrées. Une méthode consiste à chaîner, toutes ou une partie des bascules d’une ou plusieurs fonctions du circuit intégré, l’une à la suite des autres dans un état particulier du circuit intégré. Ce regroupement sera appelé « chaîne de balayage ». Comme il s’agit de bascules, leurs mises à jour se feront à chaque évènement d’une horloge par exemple. Ainsi, la bascule mettra à jour celle qui la suit et sera mise à jour par celle qui la précède : cette action sera appelée « chargement de balayage ». En fixant les valeurs des bascules, on peut fixer les entrées des différents nuages combinatoires du circuit intégré. Un nuage combinatoire est constitué d’un ensemble de portes logiques ne réalisant pas la fonction de bascule. Pour capturer les sorties des nuages combinatoires, il suffit de désactiver le chaînage des bascules pour que leurs entrées soient directement connectées aux sorties des nuages combinatoires. En appliquant un évènement sur toutes les bascules comme celui d’une horloge, on met à jour toutes ces bascules : cette action sera appelée « capture de balayage ». Pour extraire le contenu des bascules mises à jour, on réactive leur chaînage et on applique autant d’évènements à la « chaîne de balayage » qu’il y a de bascules : cette action sera appelée « déchargement de balayage ». Il est à remarquer ici qu’un déchargement de balayage peut correspondre à un chargement de balayage d’une chaîne de balayage suivante. Les valeurs à appliquer pendant le « chargement de balayage », le moment d’appliquer la « capture de balayage » et les valeurs attendues pendant le « déchargement de balayage » sont données par un outil de génération automatique des vecteurs de test (ATPG en anglais, Automatic Test Pattern Generator). La Fig. 2 représente une architecture de dispositif de test ou testeur selon la présente invention. Le testeur Te comprend : - un processeur, micro-processeur, ou microcontrôleur 200 ; - une mémoire volatile 203 ; - une mémoire ROM 202 ; - une interface 205 qui comporte au moins une carte à pointe ; - un bus de communication 201 reliant le processeur 200 à la mémoire ROM 202, à la mémoire RAM 203 et à l’interface 205. Le processeur 200 est capable d’exécuter des instructions chargées dans la mémoire volatile 203 à partir de la mémoire ROM 202, d’une mémoire externe (non représentée), d’un support de stockage. Lorsque le testeur Te est mis sous tension, le processeur 200 est capable de lire de la mémoire volatile 203 des instructions et de les exécuter. Ces instructions forment un programme d’ordinateur qui cause la mise en œuvre, par le processeur 200, du programme de test de circuits intégrés. Tout ou partie du programme de test peut être implémenté sous forme logicielle par exécution d’un ensemble d’instructions par une machine programmable, telle qu’un DSP ( Digital Signal Processor en anglais ou Unité de Traitement de Signal Numérique en français) ou un microcontrôleur ou être implémenté sous forme matérielle par une machine ou un composant dédié, tel qu’un FPGA ( Field-Programmable Gate Array en anglais ou Matrice de Portes Programmable sur le Terrain en français) ou un ASIC ( Application-Specific Integrated Circuit en anglais ou Circuit Intégré Spécifique à une Application en français). La Fig. 3 représente une architecture de circuit intégré sur une galette de silicium selon la présente invention. Le circuit intégré CI comprend une unique entrée/sortie Cap1 reliée à un module de contrôle 300. Le module de contrôle 300 est capable de lire des instructions et de les exécuter. Ces instructions forment un programme d’ordinateur qui cause la mise en œuvre, par le module de contrôle 300, de tout ou partie du procédé décrit en relation avec la Fig. 5. Tout ou partie des procédés décrits en relation avec la Fig. 5 peut être implémenté sous forme logicielle par exécution d’un ensemble d’instructions par une machine programmable, telle qu’un DSP ( Digital Signal Processor en anglais ou Unité de Traitement de Signal Numérique en français) ou un microcontrôleur ou être implémenté sous forme matérielle par une machine ou un composant dédié. Le module de contrôle 300 reçoit par l’intermédiaire de l’unique entrée sortie Cap1, des commandes du testeur TE. Le module de contrôle 300 génère à destination d’au moins une chaîne de bascules à balayer 310 et en fonction des commandes reçues, un signal d’activation Ac (ou strobe en anglais) et une horloge Ho. Le module de contrôle 300 est configuré pour transférer des données reçues par l’intermédiaire de l’unique entrée sortie Cap1 à au moins une chaîne de bascules à balayer 310. Le module de contrôle 300 est configuré pour recevoir des données de la au moins une chaîne de bascules à balayer 310. Le module de contrôle 300 est configuré pour mémoriser dans une mémoire volatile RAM 305 des données reçues par l’intermédiaire de l’unique entrée sortie Cap1. Le module de contrôle 300 est configuré pour lire dans la mémoire volatile RAM 305 des données préalablement mémorisées. Il est à remarquer ici que la mémoire volatile RAM 305 est une mémoire non dédiée au test du circuit intégré CI. La mémoire volatile RAM 305 est aussi utilisée par le circuit intégré CI lors du fonctionnement pour lequel il a été conçu. La Fig. 4a représente un exemple d’une configuration de chargement d’une chaîne de balayage d’un ensemble de bascules logiques réalisant une fonction d’un circuit intégré. La chaîne de balayage 310 comporte une pluralité de bascules notées D1, D2, DN-1 à DN. La mise à jour des bascules D1 à DN est effectuée à chaque évènement de l’horloge Ho. Ainsi, chaque bascule met à jour la bascule suivante dans la chaîne de balayage et est mise à jour par la bascule la précédant dans la chaîne de balayage. Les données de mises à jour sont notées Din et les données de sorties sont notées Do. En fixant les valeurs des bascules, on peut fixer les entrées des différents nuages combinatoires de la puce. La Fig. 4b représente un exemple d’une configuration de capture d’une chaîne de balayage d’un ensemble de bascules logiques réalisant une fonction d’un circuit intégré. Pour capturer les sorties des nuages combinatoires Nc1, Nc2, NcN-1 à NcN, il suffit de désactiver le chaînage des bascules pour que leurs entrées soient directement connectées aux sorties des nuages combinatoires. L’entrée de la bascule D1 est reliée au nuage combinatoire Nc1, l’entrée de la bascule D2 est reliée au nuage combinatoire Nc2, l’entrée de la bascule DN-1 est reliée au nuage combinatoire NcN-1 et l’entrée de la bascule DN est reliée au nuage combinatoire NcN. En appliquant un évènement sur toutes les bascules comme celui d’une horloge, on met à jour toutes les bascules D1 à DN, c’est la capture de balayage. La Fig. 4c représente un exemple d’une configuration de déchargement d’une chaîne de balayage d’un ensemble de bascules logiques réalisant une fonction d’un circuit intégré. Pour extraire le contenu des bascules mises à jour, on réactive leur chaînage et on applique autant d’évènements à la chaîne de balayage qu’il y a de bascules. La Fig. 5 représente un algorithme de test exécuté par un circuit intégré selon la présente invention. Plus précisément, le présent algorithme est exécuté par le module de contrôle 300 de chaque circuit intégré. A l’étape E50, le module de contrôle 300 est dans un état inactif. A l’étape suivante E51, le module de contrôle 300 vérifie si un message est reçu du testeur par l’intermédiaire de l’unique entrée sortie Cap1. Dans l’affirmative, le module de contrôle 300 passe à l’étape E52. Dans la négative, le module de contrôle retourne à l’étape E50. Selon l’invention, chaque message comprend un signal de référence qui permet au dispositif de contrôle de se synchroniser avec le testeur Te et une commande ou des données. Le signal de référence est par exemple une séquence de bits prédéterminée. A l’étape E52, le module de contrôle 300 vérifie si la commande suivant le signal de référence est une commande de test dans un mode dit direct ou dans un mode dit indirect. Le mode direct est un mode dans lequel le test d’une chaîne de bascules à balayer 310 est effectué de manière automatique. Le mode indirect permet d’envoyer des commandes les unes après les autres, par exemple, pour déterminer précisément quelle partie d’un circuit est défectueuse. Si la commande suivant le signal de référence est une commande de test dans le mode direct, le module de contrôle 300 passe à l’étape E53. Dans la négative, le module de contrôle 300 passe à l’étape E58. A l’étape E53, le module de contrôle 300 commande la mémorisation des données suivant le signal de référence suivant dans la mémoire volatile 305. Les données ont une taille prédéterminée connue du module de contrôle. L’ensemble des données est appelé vecteur. La taille du vecteur correspond au nombre de bascules de la chaîne de bascules. A l’étape suivante E54, le module de contrôle 300 vérifie si la totalité du vecteur est reçue. Dans l’affirmative, le module de contrôle 300 passe à l’étape E55. Dans la négative, le module de contrôle 300 retourne à l’étape E53. A l’étape E55, le module de contrôle 300 lit le vecteur mémorisé dans la mémoire volatile RAM 305 et applique le vecteur à la chaîne de balayage. En d’autres mots, le module de contrôle procède au chargement de la chaîne de balayage de l’ensemble de bascules logiques. Si, à une précédente itération du présent algorithme, un vecteur a été appliqué à la chaîne de balayage et une capture de la chaîne de balayage a été effectuée, on effectue à cette même étape un déchargement de balayage de la chaîne de balayage de la précédente itération. Lors du déchargement de balayage, on extrait le contenu des bascules mises à jour, on réactive leur chaînage et on applique autant d’évènements à la chaîne de balayage qu’il y a de bascules. A l’étape suivante E56, le module de contrôle 300 vérifie si la totalité du vecteur est lue. Dans l’affirmative, le module de contrôle 300 passe à l’étape E57. Dans la négative, le module de contrôle 300 retourne à l’étape E55. A l’étape E57, le module de contrôle 300 lance l’exécution de la capture de la chaîne de balayage de l’ensemble de bascules logiques réalisant une fonction d’un circuit intégré. Ainsi, lors de la capture de balayage, on désactive le chaînage des bascules pour que leurs entrées soient directement connectées aux sorties des nuages combinatoires et en appliquant un évènement, comme celui d’une horloge, sur toutes les bascules, on met à jour toutes ces bascules. La Fig. 6 représente un exemple d’une implémentation d’un module génération d’une information représentative du fonctionnement d’un circuit intégré à l’issue du test du circuit intégré. Le module génération d’une information représentative du fonctionnement d’un circuit intégré 600 calcule par exemple une signature pendant le déchargement de la chaîne de balayage. Le module génération d’une information représentative du fonctionnement d’un circuit intégré 600 est connecté à la sortie de la dernière bascule de la chaîne de bascules. Ainsi, pendant le déchargement de la chaîne de bascules, les données en sortie des bascules sont propagées vers le module génération d’une information représentative du fonctionnement d’un circuit intégré 600. La signature est par exemple, un bit de parité ou un contrôle de redondance cyclique. L’information représentative du fonctionnement d’un circuit intégré est le contrôle de redondance cyclique ou le résultat de la comparaison de la signature avec une signature reçue du testeur Te. La Fig. 7 représente un exemple de signaux reçus par un circuit intégré lors du test du circuit intégré dans un mode de test appelé direct et d’actions effectuées par le circuit intégré pendant le test du circuit intégré. Dans l’exemple de la Fig. 7, le module de contrôle 300 reçoit un signal de référence 701 suivi d’un vecteur de référence 702. Le module de contrôle 300 commande, pendant la durée notée 703, la mémorisation du vecteur 701 dans la mémoire volatile 305 et le chargement du vecteur 701 dans la chaîne de balayage pendant la durée 704 de l’ensemble de bascules logiques. Le module de contrôle 300 reçoit un signal de référence 705 suivi d’une commande 706 d’initialisation du module de génération d’une information représentative du fonctionnement d’un circuit intégré 600. Le module de contrôle 300 reçoit un signal de référence 707 suivi d’un nouveau vecteur de référence 708. Le module de contrôle 300 commande, pendant la durée notée 709, la mémorisation du vecteur 708 dans la mémoire volatile 305, le déchargement du vecteur 702 pendant le chargement du vecteur 708 de la chaîne de balayage de l’ensemble de bascules logiques. La capture du vecteur 708 est effectuée à la fin du chargement du vecteur 708. Le module de contrôle 300 reçoit un signal de référence 711 suivi d’une commande 712 de génération d’une information représentative du fonctionnement d’un circuit intégré 600. Le module de contrôle 300 commande le transfert au testeur Te de l’information représentative du fonctionnement d’un circuit intégré 600 pendant la durée 713. La Fig. 8 représente un exemple de signaux reçus par un circuit intégré lors du test du circuit intégré dans un mode de test appelé indirect et d’actions effectuées par le circuit intégré pendant le test du circuit intégré. Dans l’exemple de la Fig. 8, le module de contrôle 300 reçoit un signal de référence 800 suivi d’une commande de mémorisation 801 dans la mémoire volatile 305 et d’un vecteur de référence 802. Le module de contrôle 300 commande, pendant la durée notée 803, la mémorisation du vecteur 802 dans la mémoire volatile 305. Le module de contrôle 300 reçoit un signal de référence 804 suivi d’une commande de chargement 805 avec le vecteur 802 de la chaîne de balayage de l’ensemble de bascules logiques. Le module de contrôle 300 procède pendant la durée 806 au chargement du vecteur 802 pour la chaîne de balayage de l’ensemble de bascules logiques. Le module de contrôle 300 reçoit un signal de référence 807 suivi d’une commande 808 d’initialisation du module de génération d’une information représentative du fonctionnement d’un circuit intégré 600. Le module de contrôle 300 reçoit un signal de référence 809 suivi d’une commande 810 de capture de la chaîne de balayage de l’ensemble de bascules logiques. Le module de contrôle 300 procède pendant la durée 811 à la capture de la chaîne de balayage de l’ensemble de bascules logiques. Le module de contrôle 300 reçoit un signal de référence 812 suivi d’une commande 813 de déchargement de la chaîne de balayage de l’ensemble de bascules logiques. Le module de contrôle 300 procède pendant la durée 814 au déchargement de la chaîne de balayage de l’ensemble de bascules logiques vers la mémoire volatile RAM 305 et au calcul de l’information représentative du fonctionnement du circuit intégré. Le module de contrôle 300 reçoit un signal de référence 815 suivi d’une commande 816 de génération d’une information représentative du fonctionnement d’un circuit intégré 600. Le module de contrôle 300 commande le transfert au testeur Te de l’information représentative du fonctionnement d’un circuit intégré 600 pendant la durée 817. En variante, le module de contrôle 300 commande le transfert au testeur Te de la chaîne de balayage de l’ensemble de bascules logiques capturé. Circuit intégré constitué de bascules logiques et de portes logiques, caractérisé en ce qu’il comporte une unique connexion entrée sortie pour le test du circuit intégré et en ce qu’il comporte : des moyens (300) de réception de commandes par l’unique connexion entrée sortie, des moyens (300) de détection d’une commande prédéterminée reçue par l’unique connexion entrée sortie, des moyens (300) de mémorisation, si la commande prédéterminée est détectée, dans une mémoire volatile (305) du circuit intégré, d’un vecteur de données reçu par l’unique connexion entrée sortie, des moyens (300) de lecture, si la commande prédéterminée est détectée, dans la mémoire volatile du vecteur mémorisé uniquement lorsque la totalité du vecteur a été mémorisée, des moyens (300) de chargement, si la commande prédéterminée est détectée, d’au moins une chaîne de balayage constituée d’un ensemble de bascules logiques réalisant une fonction du circuit intégré avec le vecteur lu, l’entrée de la première bascule logique recevant le vecteur lu, et la sortie de la première bascule logique étant reliée à l’entrée de la seconde bascule de la chaîne de balayage, la sortie de la dernière bascule de la chaîne de balayage n’étant pas reliée à une entrée d’une bascule logique de la chaîne de balayage, les sorties des autres bascules logiques étant reliées à l’entrée de la bascule logique suivante dans la chaîne de balayage, des moyens (300) de capture, si la commande prédéterminée est détectée, de la sortie de la dernière bascule logique de la chaîne de balayage en reliant les entrées des bascules logiques de la chaîne de balayage à des portes logiques, des moyens de génération (300), si la commande prédéterminée est détectée, d’une information représentative du fonctionnement d’un circuit intégré pendant un chargement d’une chaîne de balayage suivante ou un déchargement de la chaîne de balayage, des moyens de transfert (300), si la commande prédéterminée est détectée, de l’information représentative du fonctionnement d’un circuit intégré à un testeur. Circuit intégré selon la revendication 1, caractérisé en ce que l’information représentative du fonctionnement d’un circuit intégré est le résultat d’une comparaison d’un contrôle de redondance cyclique calculé en sortie de la dernière bascule logique de la chaîne de balayage avec une valeur reçue du testeur. Circuit intégré selon la revendication 1, caractérisé en ce que l’information représentative du fonctionnement d’un circuit intégré est un contrôle de redondance cyclique calculé en sortie de la dernière bascule logique de la chaîne de balayage. Circuit intégré selon l’une quelconque des revendications précédentes, caractérisé en ce que chaque commande reçue est précédée d’un signal de référence pour synchroniser le testeur et le circuit intégré. Circuit intégré selon l’une quelconque des revendications précédentes, caractérisé en ce que le circuit intégré comporte en outre des moyens de déchargement de la ou chaque chaîne de balayage en mettant les entrées des bascules logiques dans la même configuration que pendant le chargement de la chaîne de balayage. Circuit intégré selon la revendication 5, caractérisé en ce que le circuit intégré comporte en outre des moyens d’exécution d’une autre commande reçue du testeur si la commande prédéterminée n’est pas détectée. Circuit intégré selon la revendication 6, caractérisé en ce que l’autre commande reçue est une commande de mémorisation du vecteur dans la mémoire volatile, une commande de chargement ou de capture ou de déchargement de la chaîne de balayage. Procédé de test d’un circuit intégré constitué de bascules logiques et de portes logiques, le circuit intégré comportant une unique connexion entrée sortie pour le test du circuit intégré, caractérisé en ce que le procédé comporte les étapes, exécutées par le circuit intégré de : réception de commandes par l’unique connexion entrée sortie, détection d’une commande prédéterminée reçue par l’unique connexion entrée sortie, mémorisation, si la commande prédéterminée est détectée, dans une mémoire volatile du circuit intégré, d’un vecteur de données reçu par l’unique connexion entrée sortie, lecture, si la commande prédéterminée est détectée, dans la mémoire volatile du vecteur mémorisé uniquement lorsque la totalité du vecteur a été mémorisée, chargement, si la commande prédéterminée est détectée, d’une chaîne de balayage constituée d’un ensemble de bascules logiques réalisant une fonction du circuit intégré avec le vecteur lu, l’entrée de la première bascule logique recevant le vecteur lu, et la sortie de la première bascule logique étant reliée à l’entrée de la seconde bascule de la chaîne de balayage, la sortie de la dernière bascule de la chaîne de balayage n’étant pas reliée à une entrée d’une bascule logique de la chaîne de balayage, les sorties des autres bascules logiques étant reliées à l’entrée de la bascule logique suivante dans la chaîne de balayage, capture, si la commande prédéterminée est détectée, de la sortie de la dernière bascule logique de la chaîne de balayage en reliant les entrées des bascules logiques de la chaîne de balayage à des portes logiques, génération, si la commande prédéterminée est détectée, d’une information représentative du fonctionnement d’un circuit intégré pendant un déchargement de la chaîne de balayage, transfert, si la commande prédéterminée est détectée, de l’information représentative du fonctionnement d’un circuit intégré à un testeur.