Brevet FR3112916A1 — publié le 20220128

Un capteur d’image(s) CMOS (102) comprend : .-un ensemble de Nk pixel(s) avec une architecture spécifique de type « Global Shutter »), incluant pour chaque pixel Pix#k, k variant de 1 à N, un dispositif de blocage synchrone de l’exposition (104), commun aux différents nœuds mémoires MN k,m , m variant de 1 à M ; .- un sous-système de lecture rapide non destructive des M nœuds mémoire MN k,m , m variant de 1 à M, de chaque pixel Pix#k, permettant de contrôler un critère de décision pour chaque pixel ; .- un mécanisme de décision, basé sur le calcul d’un critère, permettant de contrôler le dispositif de blocage synchrone de l’exposition situé au niveau du pixel, lequel critère est défini en fonction des résultats obtenus par les lectures rapides non destructives des différents nœuds mémoires MN k,m , m variant de 1 à M; .- un sous-système de lecture image (62) classique à pleine résolution avec conversion analogique / numérique. Figure pour l’abrégé : Fig. 4 Capteur pour mesure de distance à multi-nœuds mémoires La présente invention concerne un capteur d’image à pixels actifs CMOS (en anglais « Complementary Metal Oxide Semi-conductor ») et à nœuds mutiples pour mesure de distance en temps de vol indirect IToF (en anglais « Indirect Time of Flight ») et un procédé de mise en œuvre dudit capteur d’image. La présente invention concerne également un appareil de mesure de distance en temps de vol indirect IToF d’une scène d’objets bi ou tridimensionnels et un procédé de mise en œuvre dudit appareil de mesure de distance IToF. L’invention est associée aux problématiques liées à la mise en œuvre d’imageurs CMOS pour mesurer la distance entre un système imageur et divers objets en utilisant la technologie dite « indirect time-of-flight ». La technologie IToF « indirect time-of-flight », appliquée aux capteurs CMOS, requiert la mesure avec différents déphasages d’une information lumineuse réfléchie par un objet ou cible visé. Cette information lumineuse est générée par une source synchronisée avec grande précision avec le capteur d’image. En combinant différents échantillons déphasés, provenant d’une ou plusieurs captures, il est possible via l’utilisation d’algorithmes de déterminer la distance dudit objet visé. La distance mesurée ne dépend pas du niveau de signal reçu, mais de l’écart de signal mesuré entre plusieurs échantillons déphasés, capturés dans les mêmes conditions (i.e. sur un même temps d’intégration). Cependant le rapport signal à bruit obtenu dépend du niveau du signal mesuré. Pour obtenir la meilleure précision sur cette distance mesurée, il faut maximiser le rapport signal à bruit sur les échantillons déphasés tout en conservant leurs écarts relatifs. Cependant cela est difficile à réaliser avec une seule capture d’image (i.e. un seul temps d’intégration) du fait de la très grande dynamique des scènes observées. Les plages de distance minimale et maximale entre les objets observés et le système de mesure, combinées avec les réflectivités des différents matériaux constituant les sujets visés, contribuent à l’augmentation de la dynamique requise pour correctement imager une scène capturée dans ce type d’applications. En effet, les sources lumineuses des systèmes IToF sont dimensionnées en termes de puissance d’émission, en fonction de la distance maximale à mesurer, et des réflectivités des objets visés. L’augmentation de la dynamique adressable par le capteur d’image est donc essentielle pour avoir la meilleure répétabilité (en anglais « precision ») de la mesure de distance en termes de vol indirect IToF, étant remarqué que la répétabilité d’une mesure est à distinguer de la justesse (en anglais « accuracy ») d’une mesure. Pour augmenter la dynamique d’un imageur CMOS, il est possible suivant un premier type de procédé de combiner plusieurs captures d’images réalisées avec différents temps d’exposition. Mais l’obtention de chacune de ces images requiert une conversion analogique / digitale sur la pleine résolution. Ce premier type de procédé présente plusieurs inconvénients : .- la conversion analogique / digitale des données en pleine résolution est une opération coûteuse en temps ; .- le volume de données qui doivent être gérées peut devenir très important pour le système en charge d’exploiter les données de l’imageur, si le nombre de captures devient important ; .- des artefacts de cohérence spatiale peuvent apparaître dans le cas d’objets en mouvement Pour augmenter la dynamique d’un imageur CMOS, il est également possible suivant un deuxième type de procédé d’augmenter au niveau du pixel la capacité électronique des nœuds mémoires. Cependant des limites physiques sont vite atteintes en fonction du nombre de nœuds mémoires et de la taille du pixel. De plus, l’augmentation de la capacité des nœuds mémoires peut poser des problèmes sur la sensibilité globale de l’imageur CMOS et sur son bruit de lecture. Ainsi l’imageur CMOS aura besoin de plus de lumière pour atteindre le même signal en sortie. Pour augmenter la dynamique d’un imageur CMOS, il est également possible suivant un troisième type de procédé de combiner au niveau du capteur CMOS plusieurs informations de temps d’exposition et faire appel à de la compression pour maintenir la résolution en sortie de l’imageur. Ce troisième type de procédé a le désavantage de fournir une réponse non-linéaire complexifiant l’utilisation des données au niveau système. De manière générale, la problématique de maximisation de la plage dynamique accessible par un imageur CMOS requiert de multiples compromis entre : .- le pas (en anglais « pitch ») du pixel et la capacité de stockage du ou des nœud(s) mémoire(s) d’un pixel en lien avec la sensibilité générale d’un pixel ; .- le volume des données transmises par l’imageur ; .- la fréquence maximale d’acquisition par l’imageur ; et .- la linéarité de la réponse fournie. Dans le cas d’une extension de cette problématique aux applications IToF en temps vol indirect, la dynamique intrinsèque de la scène observée se retrouve alors augmentée du fait de l’ajout d’une information lumineuse nécessaire à la mesure. La répétabilité de la mesure IToF en temps de vol indirect est directement dépendante du rapport signal à bruit sur les informations de phasage capturées. La solution idéale devrait permettre à la fois de: .- maximiser le rapport signal à bruit (sans saturation) des différents nœuds mémoires pour chacun des pixels ; .- conserver une bonne sensibilité au niveau pixel en limitant la capacité de stockage des nœuds mémoires pour un pas de pixel donné ; .- limiter le volume des données transmises par l’imageur au minimum ; .- maximiser la vitesse d’acquisition en réduisant le nombre de conversion des données (sur la pleine résolution) et la durée d’exposition ; .- ne pas faire appel à de la compression pour conserver une réponse linéaire. Le problème technique que résout l’invention est de trouver une architecture d’imageur CMOS, adaptée à la mesure distance avec la technologie « indirect time-of-flight » et qui satisfait de manière cumulative les exigences de maximisation de la plage de dynamique accessible par ledit imageur CMOS. Le concept de base de l’invention est fondé sur l’architecture d’un imageur CMOS qui optimise l’exposition indépendamment pour chacun des pixels, maximise le rapport signal à bruit sur chacun des pixels, et qui ne procède à la conversion et la transmission sur la pleine résolution que d’une seule image dans le cas d’une acquisition image sans double échantillonnage corrélé CDS externe (en anglais « Correlated Double Sampling), ou de deux images dans le cas d’une acquisition image avec double échantillonnage corrélé CDS externe. A cet effet, l’invention a pour objet un capteur d’image à pixels actifs CMOS et à nœuds mémoires multiples pour mesure de distance en temps de vol indirect IToF (en anglais « Indirect Time of Flight ») d’une scène observée d’objets réfléchissants comprenant : .- un ensemble d’un nombre entier Nk, supérieur ou égal à 1, de pixel(s) actif(s) CMOS Pix#k, k variant de 1 à Nk, ayant chacun une zone photosensible PhDk et un nombre entier M, supérieur ou égal à 2, de nœuds mémoires MN k,m , m variant de 1 à M ; .- un sous-système de lecture image des M nœuds mémoires MN k,m de chaque pixel Pix#k, k variant de 1 à Nk, pour établir par conversion analogique numérique, Nk fois M valeurs numériques, représentatives de quantités de charges générées par les zones photosensibles PhDk, k variant de 1 à Nk, et intégrées par les M nœuds mémoires MN k,m pendant une durée image d’exposition du pixel, inférieure ou égale à une durée image d’exposition maximale prédéterminée Tmax_exp, et fournir en sortie les M fois Nk valeurs numériques lues; .- un sous-système de prétraitement image configuré pour appliquer des traitements numériques auxdites valeurs numériques fournies en sortie par le sous-système de lecture image et envoyer des données d’images prétraitées de niveau pixel à un système applicatif de détermination de temps de vol indirect IToF d’une scène observée. le capteur image étant caractérisé en ce qu’il comprend : .- un sous-système de lecture rapide des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, configuré pour, sur chacun des Nk pixels Pix#k, k variant de 1 à Nk, : réaliser pendant un cycle actuel Cycle_acq#k,s d’acquisition d’une image des Nk pixels du capteur, un nombre entier Nr prédéterminé de lectures rapides non destructives FCr, r variant de 0 à Nr-1, des tensions présentes sur les M nœuds mémoires MN k,m , m variant de 1 à M, et après chaque lecture rapide FCr, déterminer un signal d’inhibition de l’exposition du pixel Pix#k, à partir d’un critère de décision de poursuivre ou non l’exposition du pixel Pix#k, le critère de décision étant fonction des valeurs de tensions lues de manière non destructives sur les M nœuds mémoires MN k,m après ladite lecture rapide FCr. Selon des modes particuliers de réalisation, le capteur d’image(s) à pixels actifs CMOS et à nœuds mémoires multiples pour mesure de distance en temps de vol indirect IToF comprend l’une ou plusieurs des caractéristiques suivantes : .- chaque pixel Pix#k, k variant de 1 à Nk, est configuré pour faire intégrer par ses M nœuds mémoires MN k,m , m variant de 1 à M, les charges électriques générées par la zone photosensible PhDk pendant r intervalles élémentaires d’intégration INTr, r variant de 0 à Nr-1, chaque intervalle élémentaire d’intégration INTr étant suivi d’une lecture rapide FCr des M nœud mémoires MN k,m et d’une réévaluation du critère de décision d’inhibition, et les r intervalles d’intégration INTr, distribués dans le cycle actuel Cycle_acq#s d’acquisition d’une image de pixel, ont respectivement des durées élémentaires Tr telles que la somme des durées élémentaires d’intégration Tr, r variant de 0 à Nr-1, est égale à la durée image d’exposition maximale prédéterminée Tmax_exp ; .- les durées élémentaires Tr, r variant de 0 à Nr, sont égales à une même valeur ; ou au moins deux durées élémentaires prises parmi l’ensemble des valeurs Tr, r variant de 0 à Nr-1 sont différentes et la distribution des valeurs Tr, r variant de 0 à Nr-1 est choisi de sorte à rendre maximale la dynamique du capteur ; .- le capteur d’image comporte un séquenceur d’activation de phases d’un ensemble de phases mises en œuvre au cours du cycle actuel Cycle_acq#s au travers l’envoi de commandes aux Nk pixels, k variant de 1 à Nk, au sous-système de lecture rapide des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, au sous-système de prétraitement image, ledit ensemble de phases comprenant : .* pour chaque pixel Pix#k, k variant de 1 à Nk, des phases de réinitialisation (Reset ou Rst) de la zone photosensible PhDk et des M nœuds mémoires MN k,m , m variant de 1 à M, des phases de lecture rapide non destructive des M nœuds mémoires (FCr), une phase d’exposition initiale (exp0) du pixel Pix#k suivie d’un premier nombre Nr1(k,s) de phase(s) de maintien de l’exposition (Exp) du pixel Pix#k puis d’un nombre Nr2(k,s) de phase(s) d’inhibition (Blocked) de l’exposition du pixel Pix#k, la somme des nombres Nr1(k,s) et Nr2(k, s) étant égale à Nr-1, et d’une phase de lecture image (Read) du pixel Px#k ; et .* les phases de réinitialisation (Reset ou Rst) des zones photosensibles PhDk et des M nœuds mémoires MN k,m , k variant de 1 à Nk et m variant de 1 à M sont exécutées en même temps à chaque acquisition d’’image s suivant un mode d’obturation global (« Global Shutter ») des Nk pixels du capteur d’image ; .- pour chaque pixel Pix#k, k variant de 1 à Nk, une lecture image est effectuée après une phase de réinitialisation de la zone photosensible PhDk et des M nœuds mémoires MN k,m , m variant de 1 à M, ladite lecture image étant utilisée pour la réalisation d’un CDS externe ; .- chaque pixel Pix#k, k variant de 1 à Nk, configuré suivant une même architecture, comporte : la zone photosensible PhDk ; un transistor T1k de réinitialisation de la zone photosensible PhDk en début de chaque cycle d’acquisition d’une image et au début ou à la fin de chaque cycle de micro-intégration, le premier transistor T1k étant commandé par un signal de réinitialisation global RPhk commun aux Nk pixels de l’ensemble des pixels ; M nœuds mémoires MN k,m ,, m variant de 1 à M, de stockage partagé sur M voies de stockage VS k,m les charges générées par la zone photosensible PhDk, et intégrées en parallèle pendant la durée d’exposition du pixel Pix#k correspondante au cycle actuel Cycle_acq#k,s d’acquisition d’une image ; un dispositif de blocage synchrone de l’exposition du pixel Pix#k commun aux différents M nœuds mémoires Mk,m, m variant de 1 à M ; un dispositif d’activation de l’accès du pixel Pix#k au sous-système de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels et au sous-système de lecture image des M nœuds mémoires du pixel Pix#k via M conducteurs d’accès indépendants de lecture COL k,m , m variant de 1 à M, et une voie d’accès de commande d’inhibition COL k,IM ; .- pour chaque pixel Pix#k, k variant de 1 à NK, chaque voie de de stockage VS k,m , m variant de 1 à M, des charges générées par la zone photosensible PhDk comporte : un transistor de transfert de charges T2 k,m , configuré pour vider dans le nœud mémoire MN k,m les charges générées pendant la durée image d’exposition du pixel Pix#k, et commandé par un signal de commande de transfert de charges TRA k,m ; un transistor T3 k,m de réinitialisation du nœud mémoire MN k,m , configuré pour réinitialiser le potentiel du nœud mémoire MN k,m au début du cycle actuel Cycle_acq#k,s d’une image , et commandé par un signal de réinitialisation par un signal RST commun à l’ensemble des Nk pixels ; .- un transistor T4 k,m de lecture du nœud mémoire MN k,m monté en suiveur et configuré pour reporter de sa grille vers sa source le niveau de potentiel du nœud mémoire MN k,m ; et un transistor de sélection T5 k,m , relié à la source du transistor T4 k,m de lecture du nœud mémoire MN k,m , configuré pour reporter vers le conducteur d’accès COL k,m en lecture par le sous-système de lecture image des M nœuds mémoires du pixel Pi#k le potentiel du nœud mémoire MN k,m de charges, et commandé par un signal de commande SEL k d’accès au pixel Pix#k ; pour chaque pixel Pix#k, k variant de 1 à Nk, le dispositif de blocage synchrone de l’exposition du pixel Pix#k, commun aux différents M nœuds mémoires MN k,m , m variant de 1 à M, est configuré pour moduler les signaux de commande TRA k,m , m variant de 1 à M, de transfert des charges générées pendant la durée image d’exposition du pixel Pix#k, par un signal modulant commun d’inhibition du transfert des charges par les transistors de transfert de charges T2 k,m , activé lorsque le sous-système de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels a décidé suite aux valeurs lues lors des lectures rapides non destructives antérieures de ne pas poursuivre l’exposition du pixel, et maintenu jusqu’à la lecture pleine du pixel, et comporte, pour chaque voie VS k,m , m variant de 1 à M, de stockage des charges générées par la zone photosensible PhDk, un transistor TI k,m d’inhibition du signal de commande de transfert de charges TRA k,m ; .- pour chaque pixel Pix#k, k variant de 1 à Nk, le dispositif de blocage synchrone de l’exposition du pixel Pix#k, commun aux différents M nœuds mémoires MN k,m , m variant de 1 à M, est configuré pour moduler l’évacuation des charges des générées par la zone photosensible PhDk pendant la durée image d’exposition du pixel Pix#k vers un nœud commun de liaison des M transistors de transfert de charges T2 k,m , m variant de 1 à M, par un signal modulant commun d’inhibition de l’évacuation des charges vers ledit nœud commun de liaison, activé lorsque le sous-système de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels a décidé suite aux valeurs lues lors des lectures rapides non destructives antérieures de ne pas poursuivre l’exposition du pixel Pix#k, et maintenu jusqu’à la lecture pleine du pixel, et comporte, monté en parallèle du transistor T1k de réinitialisation de la zone photosensible PhDk , un transistor TI k,m d’inhibition de l’évacuation des charges générées par la zone photosensible PhDk vers ledit nœud commun ; .- les Nk pixels, k variant de 1 à Nk, sont agencés sous une forme matricielle 54 suivant un nombre entier Nl, supérieur ou égal à 2, de ligne(s), et un nombre entier Nc, supérieur ou égal à 2, de colonnes, Nk étant égal au produit de Nc et Nl ; et le capteur d’image comprend en outre un décodeur de lignes , configuré pour faire accéder ligne par ligne sur des fenêtres temporelles prédéterminées, en même temps les pixels d’une même ligne l aux ressources du traitement du sous-système de lecture image pleine résolution et du sous-système de lecture rapide et non destructif des Nc fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nc pixels de ladite même ligne l , et de mutualiser ainsi les ressources de traitement du sous-système de lecture image pleine résolution et du sous-système de lecture rapide et de contrôle de l’inhibition de l’exposition des pixels colonne par colonne. L’invention a également pour objet un appareil de mesure de distance en temps de vol indirect IToF d’une scène d’objets bi ou tridimensionnelle comprenant : une source émettrice d’une série d’impulsions de lumière ; un capteur d’image(s) à pixels actifs CMOS et à nœuds mémoires multiples tel que défini ci-dessus pour convertir les impulsions lumineuses réfléchies par les objets de la scène en des données de pixels caractérisant une ou plusieurs images ; et un bloc de traitement des données des pixels de la ou des images pour déterminer un champ de profondeurs des objets de la scène vue depuis un emplacement où se trouve la source émettrice et le capteur d’image(s). L’invention a également pour objet un procédé de mise en œuvre d’un capteur d’image(s) à pixels actifs CMOS et à nœuds mémoires multiples pour mesure de distance en temps de vol indirect IToF d’une scène observée, le capteur d’image comprenant : un ensemble d’un nombre entier Nk, supérieur ou égal à 1, de pixel(s) actif(s) CMOS Pix#k, k variant de 1 à Nk, ayant chacun une zone photosensible PhDk et un nombre entier M, supérieur ou égal à 2, de nœuds mémoires MN k,m , m variant de 1 à M ; un sous-système de lecture rapide non destructive des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, mis en œuvre pendant l’acquisition d’une image par les Nk pixels ; un sous-système de lecture image des M nœuds mémoires MN k,m de chaque pixel Pix#k, k variant de 1 à Nk ; un sous-système de prétraitement image ; le capteur image étant caractérisé en ce qu’il comprend : un sous-système de lecture rapide non destructive des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k. Le procédé de mise en œuvre du capteur image pendant l’acquisition d’une image comprend des étapes au cours desquelles : le sous-système de lecture image lit les M nœuds mémoires MN k,m de chaque pixel Pix#k, k variant de 1 à Nk, établit par conversion analogique numérique, Nk fois M valeurs numériques, représentatives de quantités de charges générées par les zones photosensibles PhDk, k variant de 1 à Nk, et intégrées par les M nœuds mémoires MN k,m pendant une durée image d’exposition du pixel, inférieure ou égale à une durée image d’exposition maximale prédéterminée Tmax_exp, et fournit en sortie les M fois Nk valeurs numériques lues ;et le sous-système de prétraitement image applique des traitements numériques auxdites valeurs numériques fournies en sortie par le sous-système de lecture image et envoie des données d’images prétraitées de niveau pixel à un système applicatif de détermination de temps de vol indirect IToF d’une scène observée. Le procédé de mise en œuvre du capteur image est caractérisé en ce que le sous-système de lecture rapide non destructive des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, sur chacun des Nk pixels Pix#k, k variant de 1 à Nk, réalise pendant un cycle actuel Cycle_acq#k,s d’acquisition d’une image s, un nombre entier Nr prédéterminé de lectures rapides non destructives FCr, r variant de 0 à Nr-1, des tensions présentes sur les M nœuds mémoires MN k,m , m variant de 1 à M, et après chaque lecture rapide FCr, détermine un signal d’inhibition de l’exposition du pixel Pix#k, à partir d’un critère de décision de poursuivre ou non l’exposition du pixel Pix#k, le critère de décision étant fonction des valeurs de tensions lues de manière non destructives sur les M nœuds mémoires MN k,m après ladite lecture rapide FCr et d’un ou plusieurs seuil de décision. L’invention sera mieux comprise à la lecture de la description de plusieurs formes de réalisation qui va suivre, donnée uniquement à titre d’exemple et faite en se référant aux dessins sur lesquels : est une vue illustrant le principe de fonctionnement général de la technologie IToF appliquée à un capteur d’image(s) CMOS selon l’invention ; est une vue d’un exemple d’algorithme à deux phases de détermination de la distance séparant un objet visé ou cible d’une scène bi ou tridimensionnelle observée et le capteur d’image(s) CMOS selon l’invention ; est une vue d’un capteur d’image(s) CMOS formé d’un nombre Nk de pixels agencés suivant un mode préféré de réalisation matricielle avec des colonnes et des lignes, ce mode de réalisation étant généralisable à un capteur d’image(s) CMOS formé d’un ensemble de Nk pixels selon l’invention ; est une vue suivant un premier mode de réalisation d’un pixel et de son environnement, intégrés dans le capteur d’image(s) de la Figue 3, et plus généralement dans un capteur d’image(s) selon l’invention ; est un ordinogramme du procédé de mise en œuvre du capteur d’image CMOS selon l’invention de la Figure 3 ; est une vue d’un exemple de séquencement du principe au niveau pixel du capteur d’image(s) CMOS de la Figure 4 ; est une vue de la séquence d’acquisition d’une image complète au niveau d’un seul pixel ; est une vue du principe de fonctionnement du critère de décision en lien avec les lectures rapides non destructives et de son action sur un mécanisme d’inhibition de l’exposition intégré à chaque pixel; est une vue comparative des évolutions du flux de trames et de données en fonction du nombre de configurations de temps d’exposition nécessaire pour une bonne couverture de la dynamique de scène (i.e. une gestion HDR (en anglais « High Dynamic Range »)), dans le cas d’un capteur d’image(s) classique et d’un capteur d’image(s) CMOS selon l’invention. est une vue comparative des évolutions du flux de trames et de données en fonction de la durée de conversion rapide dans le cas d’un capteur d’image(s) classique et d’un capteur d’image(s) CMOS selon l’invention ; est une vue suivant un deuxième mode de réalisation d’un pixel et de son environnement, intégré dans le capteur d’image(s) de la Figue 3, et plus généralement dans un capteur d’image(s) selon l’invention, dans laquelle le mécanisme d’inhibition pilote la réinitialisation de la zone photo-sensible des pixels lm au lieu des transistors de transfert. Suivant la Figure 1, le principe de base mesure de distance en temps de vol indirect d’une scène d’objets bi ou tridimensionnelle par un appareil de mesure selon l’invention est décrit. Un appareil de mesure 2 selon l’invention est configuré pour mesurer des distances en temps de vol indirect IToF d’objets ou cibles faisant partie d’une scène observée bi ou tridimensionnelle 4. Sur la Figure 1, un seul objet 6 est représenté pour simplifier l’illustration. L’appareil de mesure 2 selon l’invention comprend une source émettrice de lumière 8, un capteur d’image(s) 12 selon l’invention, et un bloc de traitement IToF 14 des données image des pixels. La source de lumière 8 est configurée pour éclairer la scène observée 4 et émettre une série ou un train d’impulsions de lumière. Le capteur d’image(s) 12 selon l’invention est un capteur d’image(s) à pixels actifs CMOS et à nœuds multiples, configuré pour convertir les impulsions lumineuses, réfléchies par les objets de la scène, en particulier l’objet 6, en des données de pixels caractérisant une ou plusieurs images. Le bloc de traitement IToF des données image des pixels, fournies par le capteur d’image(s) 12, est configuré pour déterminer un champ de profondeurs des objets de la scène vue depuis un emplacement où se trouvent la source émettrice de lumière 8 et le capteur d’image(s) 12 selon l’invention. Le principe de base de la technologie IToF appliquée aux capteurs CMOS est fondé sur la mesure avec différents déphasages d’une information lumineuse réfléchie par un objet 6 ou cible visé. Cette information lumineuse est générée par une la source lumineuse 8 synchronisée avec grande précision avec le capteur d’image(s) 12. En combinant les différents échantillons déphasés, il est possible via l’utilisation d’algorithmes de déterminer la distance d dudit objet visé. Le train des impulsions lumineuses émis par la source lumineuse 8 est caractérisé par la durée unitaire d’une impulsion, désignée par « T_pulse » et un rapport cyclique de répétition de l’impulsion. En variante, l’information lumineuse peut être générée à partir d’une modulation sinusoïdale de la lumière. Suivant la Figure 2 et à titre d’exemple, un algorithme à deux phases de détermination de la distance d séparant un objet visé ou cible 6 et le capteur d’image(s) CMOS 12 selon l’invention est illustré. La distance séparant un objet réfléchissant observé du capteur, désignée par d , est fournie par l’équation suivante : dans laquelle c désigne la célérité de la lumière, « T_pulse » désigne la durée d’une impulsion, « phase1 » désigne le signal intégré sur la durée d’un premier intervalle temporel, délimité par le front montant reçu par le capteur 12 d’une impulsion réfléchie par l’objet 6 et le front descendant de l’impulsion correspondante émise par la source lumineuse 8, motif pouvant être répété plusieurs fois pour accumuler plus de signal, et « phase 2 » désigne le signal intégré sur la durée d’un deuxième intervalle temporel, délimité par le front descendant reçu par le capteur 12 de la même impulsion réfléchie et le front descendant de l’impulsion correspondante émise par la source lumineuse 8, motif pouvant être répété plusieurs fois pour accumuler plus de signal. De manière générale, l’architecture d’un capteur d’image(s) selon l’invention est une architecture synchrone qui permet une prise d’images correctement exposées d’une scène à dynamique très élevée en utilisant un dispositif de contrôle de l’exposition indépendant pour chacun des pixels, chacun des pixels comportant plusieurs nœuds mémoires, i.e. un nombre supérieur ou égal à deux de nœuds. Cette architecture est particulièrement adaptée pour une utilisation avec la technologie « indirect Time-Of-Flight » car elle permet de maximiser la répétabilité de la mesure pour chaque pixel. Suivant la Figure 3, un capteur d’image(s) CMOS 52 selon l’invention un ensemble d’un nombre entier Nk, supérieur ou égal à 1, de pixel(s) actif(s) CMOS Pix#k, k variant de 1 à Nk, ayant chacun une zone photo-sensible PhDk, réalisée par exemple par une photodiode, et un nombre entier M, supérieur ou égal à 2, de nœuds mémoires MN k,m , m variant de 1 à M. Suivant la Figure 3, et de manière particulière, les Nk pixels, k variant de 1 à Nk, sont agencés sous une forme matricielle 54 suivant un nombre entier Nl, supérieur ou égal à 2, de ligne(s) 56, et un nombre entier Nc, supérieur ou égal à 2, de colonnes 58, Nk étant égal au produit de Nc et Nl. Chaque pixel Pix(c, l) de la matrice est repéré dans la matrice et identifié de manière propre par un couple d’indices (c, l), dans lequel c et l désignent respectivement l’indice c de la colonne et l l’indice de la ligne auxquelles appartient le pixel Pix(c,l). Une correspondance biunivoque F étant définie entre d’une part l’ensemble des couples d’indices (c,l), l’ indice de colonne c variant de 1 à Nc et l’indice de ligne variant de 1 à Nl, et d’autre part l’ensemble des entiers de 1 à Nk, chaque pixel Pix(c, l) peut être noté suivant cette correspondance Pix#F(x,l) ou Pix#k avec k égal à F(c,l). Chaque pixel actif CMOS Pix#k, k variant de 1 à Nk, comporte une zone photo-sensible PhDk et un nombre entier M, supérieur ou égal à 2, de nœuds mémoires MN k ,m , m variant de 1 à M. Le capteur d’image(s) CMOS 52 comporte : .- un sous-système de lecture image pleine résolution 62 des M nœuds mémoires MN k,m de chaque pixel Pix#k, k variant de 1 à Nk, pour établir par conversion analogique numérique, Nk fois M valeurs numériques, représentatives de quantités de charges générées par les zones photo-sensibles PhDk, k variant de 1 à Nk, et intégrées par les M noeuds mémoires MN k,m pendant une durée image d’exposition du pixel, inférieure ou égale à une durée image d’exposition maximale prédéterminée Tmax_exp, et fournir en sortie les M fois Nk valeurs numériques lues; .- un sous-système de pré-traitement d’image 64 configuré pour appliquer des traitements numériques auxdites valeurs numériques fournies en sortie par le sous-système de lecture image 62 et envoyer des données d’images prétraitées de niveau pixel à un système applicatif de détermination de temps de vol indirect IToF d’une scène observée. Le capteur d’image(s) CMOS 52 comprend également : .- un sous-système de lecture rapide et non destructif 66 des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, configuré pour, sur chacun des Nk pixels Pix#k, k variant de 1 à Nk, réaliser pendant un cycle actuel Cycle_acq#k,s d’acquisition d’une image des Nk pixels du capteur, un nombre entier Nr prédéterminé de lectures rapides non destructives FCr, r variant de 0 à Nr-1, des tensions présentes sur les M nœuds mémoires MN k,m , m variant de 1 à M, et après chaque lecture rapide FCr, déterminer un signal d’inhibition de l’exposition du pixel Pix#k, à partir d’un critère de décision de poursuivre ou non l’exposition du pixel Pix#k, le critère de décision étant fonction des valeurs de tensions lues de manière non destructives sur les M nœuds mémoires MN k,m après ladire lecture rapide FCr. Le capteur d’image(s) CMOS 52 comprend de manière spécifique à l’architecture matricielle lignes-colonne de la Figure 3 un décodeur de lignes 68 qui permet aux pixels d’une même ligne, sur des fenêtres temporelles prédéterminées, d’accéder exclusivement aux ressources du traitement du sous-système de lecture image pleine résolution 62 et du sous-système 66 de lecture rapide et non destructif des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels de ladite même ligne, et de mutualiser les ressources du traitement du sous-système de lecture image pleine résolution 62 et du sous-système 66 de lecture rapide et de contrôle de l’inhibition de l’exposition des pixels. Le capteur d’image(s) CMOS 52 comprend un séquenceur 72 d’activation de phases au cours du cycle actuel Cycle_acq#s au travers l’envoi de commandes aux Nk pixels, k variant de 1 à Nk, au sous-système de lecture rapide des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, au sous-système de pré-traitement image et de manière spécifique à l’architecture de la Figure 3. De manière générale, un capteur d’image(s) selon l’invention, à pixels actifs CMOS et à nœuds mémoires multiples, pour mesure de distance en temps de vol indirect IToF d’une scène observée d’objets réfléchissants comprend : .- un ensemble d’un nombre entier Nk, supérieur ou égal à 1, de pixel(s) actif(s) CMOS Pix#k, k variant de 1 à Nk, ayant chacun une zone photo-sensible PhDk et un nombre entier M, supérieur ou égal à 2, de nœuds mémoires MN k,m , m variant de 1 à M ; .- un sous-système de lecture image des M nœuds mémoires MN k,m de chaque pixel Pix#k, k variant de 1 à Nk, pour établir par conversion analogique numérique, Nk fois M valeurs numériques, représentatives de quantités de charges générées par les zones photo-sensibles PhDk, k variant de 1 à Nk, et intégrées par les M noeuds mémoires MN k,m pendant une durée image d’exposition du pixel, inférieure ou égale à une durée image d’exposition maximale prédéterminée Tmax_exp, et fournir en sortie les M fois Nk valeurs numériques lues; .- un sous-système de pré-traitement image configuré pour appliquer des traitements numériques auxdites valeurs numériques fournies en sortie par le sous-système de lecture image et envoyer des données d’images prétraitées de niveau pixel à un système applicatif de détermination de temps de vol indirect IToF d’une scène observée. De manière générale, le capteur image est caractérisé en ce qu’il comprend : .- un sous-système de lecture rapide des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, configuré pour, sur chacun des Nk pixels Pix#k, k variant de 1 à Nk, réaliser pendant un cycle actuel Cycle_acq#k,s d’acquisition d’une image des Nk pixels du capteur, un nombre entier Nr prédéterminé de lectures rapides non destructives FCr, r variant de 0 à Nr-1, des tensions présentes sur les M nœuds mémoires MN k,m , m variant de 1 à M, et après chaque lecture rapide FCr, déterminer un signal d’inhibition de l’exposition du pixel Pix#k, à partir d’un critère de décision de poursuivre ou non l’exposition du pixel Pix#k, le critère de décision étant fonction des valeurs de tensions lues de manière non destructives sur les M nœuds mémoires MN k,m après ladite lecture rapide FCr. Chaque pixel Pix#k, k variant de 1 à Nk, est configuré pour faire intégrer par ses M nœuds mémoires MN k,m , m variant de 1 à M, les charges électriques générées par la zone photo-sensible PhDk pendant r intervalles élémentaires d’intégration INTr, r variant de 0 à Nr-1, chaque intervalle élémentaire d’intégration INTr étant suivi d’une lecture rapide FCr des M nœud mémoires MN k,m et d’une réévaluation du critère de décision d’inhibition (sauf pour la dernière phase d’intégration Nr-1). Les Nr intervalles d’intégration INTr, distribués dans le cycle actuel Cycle_acq#s d’acquisition d’une image de pixel, ont respectivement des durées élémentaires Tr telles que la somme des durées élémentaires d’intégration Tr, r variant de 0 à Nr-1, est égale à la durée image d’exposition maximale prédéterminée Tmax_exp. Les durées élémentaires Tr, r variant de 0 à Nr, peuvent être égales à une même valeur. En variante, au moins deux durées élémentaires prises parmi l’ensemble des valeurs Tr, r variant de 0 à Nr-1 sont différentes et la distribution des valeurs Tr, r variant de 0 à Nr-1 est choisi de sorte à rendre maximale la dynamique du capteur. De manière générale, le capteur d’image(s) CMOS selon l’invention comporte un séquenceur d’activation de phases d’un ensemble de phases mises en œuvre au cours du cycle actuel Cycle_acq#s au travers l’envoi de commandes aux Nk pixels, k variant de 1 à Nk, au sous-système de lecture rapide des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, au sous-système de pré-traitement image, ledit ensemble de phases comprenant : .- pour chaque pixel Pix#k, k variant de 1 à Nk, des phases de réinitalisation (Reset ou Rst) de la zone photo-sensible PhDk et des M nœuds mémoires MN k,m , m variant de 1 à M, des phases de lecture rapide non destructive des M nœuds mémoires (FCr), une phase d’exposition initiale (exp0) du pixel Pix#k suivie d’un premier nombre Nr1(k,s) de phase(s) de maintien de l’exposition (Exp) du pixel Pix#k puis d’un nombre Nr2(k,s) de phase(s) d’inhibition (Blocked) de l’exposition du pixel Pix#k, la somme des nombres Nr1(k,s) et Nr2(k, s) étant égale à Nr-1, et d’une phase de lecture image (Read) du pixel Px#k ; et .- les phases de réinitialisation (Reset ou Rst) des zones photo-sensibles PhDk et des M nœuds mémoires MN k,m , k variant de 1 à Nk et m variant de 1 à M sont exécutées en même temps à chaque acquisition d’’image s suivant un mode d’obturation global (« Global Shutter ») des Nk pixels du capteur d’image. Suivant la Figure 4 et un premier mode de réalisation d’un pixel Pix#k et de son environnement, intégrés dans le capteur d’image(s) de la Figue 3, et plus généralement dans un capteur d’image(s) selon l’invention, chaque pixel Pix#k, k variant de 1 à Nk, est intégré dans une architecture de capteur d’image(s) à base de convertisseurs analogiques-numériques de lecture image à pleine résolution en colonnes, chaque pixel Pix#k, k variant de 1 à Nk, ayant un même nombre M de nœuds mémoires. Chaque pixel Pix#k, k variant de 1 à Nk, un seul pixel 102 étant représenté de manière générique sur la Figure 4, est configuré suivant une même architecture générique, et comporte : .- la zone photo-sensible PhDk, .- un transistor T1k de réinitialisation de la zone photo-sensible PhDk en début de chaque cycle d’acquisition d’une image et au début ou à la fin de chaque cycle ou intervalle de micro-intégration (i.e. encore chaque intervalle élémentaire d’intégration INTr, r variant de 0 à Nr-1), le premier transistor T1k étant commandé par un signal de réinitialisation global RPhk commun aux Nk pixels de l’ensemble des pixels ; .- M nœuds mémoires MN k,m , m variant de 1 à M, de stockage partagé sur M voies de stockage VS k,m les charges générées par la zone photo-sensible PhDk, et intégrées en parallèle pendant la durée d’exposition du pixel Pix#k correspondante au cycle actuel Cycle_acq#k,s d’acquisition d’une image ; .- un dispositif de blocage synchrone de l’exposition du pixel Pix#k 104 commun aux différents M nœuds mémoires Mk,m, m variant de 1 à M ; .- un dispositif d’activation de l’accès du pixel Pix#k 106 au sous-système de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels et au sous-système de lecture image des M nœuds mémoires du pixel Pix#k via M conducteurs d’accès indépendants de lecture COL k,m , m variant de 1 à M, et une voie d’accès de commande d’inhibition COL k,IM . Le transistor T1k, k variant de 1 à Nk, sert à réinitialiser la zone photosensible PhDk au début de la séquence de capture, mais également au début ou à la fin de chaque fenêtre (en anglais « gating ») de micro intégration (i.e. chaque intervalle élémentaire d’intégration INTr) pour évacuer les charges photo-générées en dehors des intervalles temporels d’intégration à considérer pour le signal utile. En effet, ces charges parasites stockées doivent être évacuées car elles forment un bruit supplémentaire qui ne doit pas être accumulé. Pour chaque pixel Pix#k 102, k variant de 1 à NK, chaque voie de de stockage VS k,m , m variant de 1 à M, des charges générées par la zone photo-sensible PhDk comporte : .- un transistor de transfert de charges T2 k,m , configuré pour vider dans le nœud mémoire MN k,m les charges générées pendant la durée image d’exposition du pixel Pix#k, et commandé par un signal de commande de transfert de charges TRA k,m ; .- un transistor T3 k,m de réinitialisation du nœud mémoire MN k,m , configuré pour réinitialiser le potentiel du nœud mémoire MN k,m au début du cycle actuel Cycle_acq#k,s d’une image , et commandé par un signal de réinitialisation par un signal RST commun à l’ensemble des Nk pixels ; .- un transistor T4 k,m de lecture du nœud mémoire MN k,m monté en suiveur et configuré pour reporter de sa grille vers sa source le niveau de potentiel du nœud mémoire MN k,m ; et .- un transistor de sélection T5 k,m , relié à la source du transistor T4 k,m de lecture du nœud mémoire MN k,m , configuré pour reporter vers le conducteur d’accès COL k,m en lecture par le sous-système de lecture image des M nœuds mémoires du pixel Pix#k le potentiel du nœud mémoire MN k,m de charges, et commandé par un signal de commande SELk d’accès au pixel Pix#k. Suivant la Figure 4 et le premier mode de réalisation du pixel 102, pour chaque pixel Pix#k 102, k variant de 1 à Nk, le dispositif de blocage 104 synchrone de l’exposition du pixel Pix#k, commun aux différents M nœuds mémoires MN k,m , m variant de 1 à M, .- est configuré pour moduler les signaux de commande TRA k,m , m variant de 1 à M, de transfert des charges générées pendant la durée image d’exposition du pixel Pix#k, par un signal modulant commun d’inhibition du transfert des charges par les transistors de transfert de charges T2 k,m , activé lorsque le sous-système de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels a décidé suite aux valeurs lues lors des lectures rapides non destructives antérieures de ne pas poursuivre l’exposition du pixel, et maintenu jusqu’à la lecture pleine du pixel, et .- comporte, pour chaque voie VS k,m , m variant de 1 à M, de stockage des charges générées par la zone photo-sensible PhDk, un transistor TI k,m d’inhibition du signal de commande de transfert de charges TRA k,m . Un critère de décision est défini en fonction de l’application pour laquelle le capteur est utilisé. Ce critère est basé par exemple sur les résultats des conversions rapides des différents nœuds mémoires pour évaluer s’il faut poursuivre ou non l’exposition du pixel. Ce critère peut être, par exemple, un seuillage par rapport à une tension configurable, par exemple commune à toutes les colonnes, le rendant positif dès qu’un des nœuds mémoires stocke un signal supérieur à la tension de référence, négatif sinon. Ce critère peut être comme illustré sur la Figure 4, un seuillage par rapport à plusieurs à plusieurs tensions configurables, différentes en fonction des colonnes de lecture des nœuds mémoires. Suivant la Figure 4, le dispositif de blocage synchrone de l’exposition du pixel Pix#k 104 ou mécanisme d’inhibition de l’exposition du pixel prend la forme d’un point mémoire d’inhibition IM k (en anglais « Inhibitor Memory ») filtrant ou non les signaux de commande des transistors de transferts des charges accumulées dans la zone photosensible vers les nœuds mémoires ou signaux TRA k,m , m variant de 1 à M. Ce filtrage s’opère vers des transistors d’inhibition TI k,m (en anglais « Transfer Inhibitor ») positionnés sur les lignes des signaux de commandes des transistors de transferts TRA k,m , m variant de 1 à M.. Le point mémoire IMk du mécanisme d’inhibition est accédé via le transistor commandé par le transistor de sélection de ligne SEL k . Lorsqu’il est sélectionné, le point mémoire IM_SEL k peut être chargé ou déchargé, afin de désactiver ou d’activer le mécanisme d’inhibition de l’exposition sur le pixel concerné en pilotant ses transistors d’inhibition TI k ,m , m variant de 1 à M. En résumé, le capteur d’image(s) CMOS 102, suivant le premier mode de réalisation de la Figure 4 et ses variantes, comprend : un ensemble d’un nombre entier Nk, supérieur ou égal à un, de pixel(s) avec une architecture spécifique de type à obturation électronique globale (en anglais « global shutter »), incluant pour chaque pixel Pix#k, k variant de 1 à Nk, un dispositif de blocage synchrone de l’exposition 104, commun aux différents nœuds mémoires MN k,m , m variant de 1 à M ; .- un sous-système de lecture rapide non destructive des M nœuds mémoire MN k,m , m variant de 1 à M, de chaque pixel Pix#k, partagée entre les nœuds-mémoires MN k,m , m variant de 1 à M, ou dédiée à chaque nœud mémoire MN k,m , permettant de contrôler un critère de décision pour chaque pixel ; .- un mécanisme de décision, basé sur le calcul d’un critère, permettant de contrôler un dispositif d’inhibition de l’exposition situé au niveau du pixel, lequel critère est défini en fonction des résultats obtenus par les lectures rapides non destructives des différents nœuds mémoires MN k,m , m variant de 1 à M; .- une chaîne de lecture image classique à pleine résolution avec conversion analogique / numérique. Suivant la Figure 5, un procédé de fonctionnement 202 du capteur d’image(s) CMOS selon l’invention comprend un ensemble d’étapes 204, 206, 206, 208, 210, 212 et 214. Dans une première étape 204, tous les pixels du capteur d’image(s) sont réinitialisés, les charges stockées dans les nœuds mémoires MN k ,m , k variant de 1 à Nk et m variant de 1 à M, et la zone photo-sensible PhDk de chacun des pixels Pix#k, k variant de 1 à Nk, étant évacuées. Puis dans une deuxième étape 206, une phase d’exposition est exécutée sur les pixels pendant laquelle le mécanisme d’inhibition est inactif. La deuxième étape 206 est suivie d’une troisième étape 208 au cours de laquelle une phase de lectures rapides non destructives des nœuds mémoires MN k ,m , m variant de 1 à M, est exécutée pour chacun des pixels Pix#k, k variant de 1 à Nk, afin de déterminer dans la même troisième étape 208 le résultat du critère de décision. Dans le cas où le critère de décision est négatif, selon une quatrième étape 210 le mécanisme d’inhibition de l’exposition est maintenu désactivé, ce qui autorise l’accumulation du signal, c’est-à-dire des charges, dans les nœuds mémoires du pixel concerné lors de la prochaine exposition. Dans le cas où le critère de décision est positif, selon une cinquième étape 212 le mécanisme d’inhibition de l’exposition est activé ou reste activé, et maintenu activé lors de la prochaine phase d’exposition figeant ainsi le niveau de signal (i.e. la quantité de charges) accumulé dans les nœuds mémoires du pixel concerné lors de la prochaine phase d’exposition. Les deuxième, troisième, quatrième, cinquième étapes 206, 208, 210, 212 sont répétées un nombre prédéterminé Nr-1 de fois selon la configuration de la séquence définie sur le capteur d’image(s). Comme le pixel permet des lectures non destructives, la succession des différentes phases d’exposition permettent d’accumuler du signal dans les nœuds mémoires jusqu’à déclencher, ou non, le critère. A la fin de la séquence d’acquisition image, en fonction de la scène observée et de la configuration de la séquence, des pixels plus ou moins nombreux auront déclenché le critère. A la fin de la séquence, dans une sixième étape 214 suivante, une phase de conversion analogique / numérique sur la pleine résolution du capteur, et exécutée, puis la transmission de données converties vers un système de traitement pour déterminer les distances des objets et leurs formes tridimensionnelles. Si le temps d’exposition est suffisamment long et est réparti en un ensemble de phases d’expositions suffisamment courtes pour ne pas accumuler trop de signal en une fois, l’ensemble des pixels du capteur pourront déclencher le critère, sans pour autant atteindre la saturation du pixel. Dans ces conditions, le signal obtenu à la fin de la séquence sera optimal, car son rapport signal à bruit sera maximisé. Suivant la Figure 6 et un diagramme illustrant un exemple de séquencement au niveau pixel du capteur, un comportement des différents pixels du capteur est représenté lors du parcours de la séquence qui dépend de la scène observée. Plusieurs pixels, désignés par Pix(n), sont représentés dans ce diagramme, n désignant un indice photonique de niveau reçu par le pixel. L’indice 0 représente la plus forte intensité photonique et l’indice Nn représente la plus faible intensité photonique. Ces différents pixels déclenchent le critère à différents instants, nécessitant pour cela différents nombres de phases élémentaires d’expositions. Plusieurs phases du séquencement du capteur d’image(s) CMOS sont représentées : la phase de réinitialisation (Reset ou Rst), la phase d’exposition (Exposure), et la phase de conversion et lecture (Readout). Pour chaque pixel, des phases de réinitialisation (Reset ou Rst), d’exposition (Exp), de conversions rapides (FC), d’inhibition de l’exposition (Blocked), et de conversion complète avec lecture (Readout Black & Signal) pour la réalisation d’un CDS (en anglais Double Sampling) externe. Le mécanisme d’inhibition de l’exposition du pixel prend la forme d’un point mémoire d’inhibition IM (en anglais « Inhbitor Memory ») filtrant ou non les signaux de commandes des transistors de transferts des charges accumulées dans la zone photosensible vers les nœuds mémoires, i.e. les signaux TRA k,m . Ce filtrage ou cette inhibition de transfert est mis en œuvre via des transistors de filtrage ou d’inhibition de transfert TI (en anglais « Transfer Inhibitor ») positionnés sur les lignes des signaux de commandes des transistors de transfert. Le point mémoire IM k de l’état d’inhibition est accédé via le transistor de sélection commandé par le signal de sélection de ligne SEL k . Lorsqu’il est sélectionné, le point mémoire IM k de l’état d’inhibition peut être chargé ou déchargé, afin de désactiver ou d’activer le mécanisme d’inhibition de l’exposition sur le pixel concerné en pilotant ses transistors d’inhibition TI k . Suivant la Figure 7 et à titre d’exemple est illustré la séquence d’une image complète vue d’un seul pixel. A l’étape de réinitialisation, le mécanisme est désactivé pour tous les pixels. Une conversion et une lecture des niveaux de réinitialisation est ici effectuée pour la réalisation d’un CDS externe. Une phase d’exposition est exécutée sur les pixels, suivie d’une lecture rapide non destructive donnant pour chaque nœud mémoire d’un pixel (FC Pix#k, Mn#x), un résultat utilisé pour le calcul du critère (Crit Pix Col#k). Lors de cette conversion rapide, le signal SEL k (Pix#k SEL k ) est activé pour accéder au pixel. Lorsque le critère est valide, celui-ci met à jour l’état du point mémoire « IM » (Pix#k IM) en le chargeant ou en le déchargeant. Le déchargement du point mémoire d’inhibition « IM » entraine le blocage de l’intégration sur le pixel. L’enchainement des phases d’exposition et de lectures rapides permettent de déclencher le critère sur les différents pixels. A la fin de la séquence, une conversion an analogique / numérique sur la pleine résolution est réalisée pour chacun des nœuds mémoires des pixels pour transmettre ces données de l’image capteur au système au système extérieur de traitement des images. Suivant la Figure 8 et un diagramme de séquencement des phases de lectures rapides et des phases de contrôle de l’inhibition, le principe de fonctionnement du critère de décision en lien avec les lectures rapides est décrit, ainsi que son action sur le mécanisme d’inhibition de l’exposition intégré à chaque pixel. Ce diagramme présente la séquence de conversion rapide et les actions sur le mécanisme d’inhibition, associés aux pixels d’une même colonne. « FC Start Row #l » indique l’instant où la lecture rapide est lancée, tandis que « FC Done Row #l » indique quand le résultat de la conversion rapide pour chaque nœud mémoire sera terminée. « FC Pix #k MN # » indique l’état de la conversion rapide pour les nœuds mémoires 0 à M du pixel Pix#k en cours de traitement. « Crit Pix Col#k « indique le résultat du critère d’inhibition pour le pixel en cours de traitement. « IM Pix Col #k » illustre le niveau de tension appliqué sur le point mémoire d’inhibition IM k du pixel en cours de traitement. « TI Pix Col #k » illustre l’état logique du transistor d’inhibition du pixel en cours de traitement. La conversion rapide utilise un principe de lecture rapide en série des différentes lignes. Pour chaque ligne l, l variant de 1 à Nl, le signal SEL de la ligne à convertir sera positionné, puis les étapes de lecture rapide, de calcul du critère d’inhibition et l’application de celui-ci seront réalisées. A la sélection d’une nouvelle ligne sur le capteur, les états des signaux provenant du pixel doivent être rafraichis, ils passent donc par un état transitoire inconnu. Pour chaque ligne sélectionnée, la lecture rapide est lancée, puis une fois terminée, la nouvelle valeur du critère est évaluée, et l’état du point mémoire d’inhibition IM est rafraichi. Ceci met à jour l’état du transistor d’inhibition TI du pixel courant pour la prochaine phase d’exposition. Le principal avantage de cette architecture est de proposer une réduction importante du temps passé pour les différentes conversions des données nécessaires pour l’augmentation de la dynamique du capteur. Augmentant ainsi la vitesse d’acquisition. Comme les conversions analogiques-numériques complètes sont remplacées en grande partie par des conversions rapides et partielles, sans transmission de données, le volume de données envoyées par le capteur se trouve largement réduit. Les données retournées lors de la lecture du signal (conversion analogique – numérique finale et transmission) contiennent directement le résultat d’un traitement HDR (« High Dynamic Range), combinant les échantillons provenant de plusieurs configurations de temps d’exposition, et adapté pour le calcul de distance en temps de vol indirect IToF. En imagerie classique, on cherche à mesurer les différences d’intensité entre différents pixels, avoir une réponse uniforme entre les différents pixels d’une image n’a aucune valeur. En revanche en temps de vol indirect IToF, on cherche à uniformiser la réponse maximale des pixels sur plusieurs images avec différents déphasages (réponse maximale au plus près de la saturation sans l’atteindre). Comme l’information utile ne se situe pas sur le signal absolu, mais sur des différences de signal entre les différents échantillons déphasés, avoir des durées d’exposition différentes entre les pixels ne pose aucun problème. En revanche, le même temps d’intégration doit être appliqué aux différents nœuds mémoires d’un pixel pour garantir la cohérence des informations mesurées au sein d’un même pixel. Suivant la Figure 9, l’évolution comparative de la vitesse d’acquisition et débit des données envoyées par un capteur d’image(s) en fonction du nombre d’images utilisées pour le traitement HDR (i.e. nombre de configurations de temps d’exposition) est illustrée entre un capteur d’image classique et un capteur d’image(s) selon l’invention. Les deux capteurs d’images dont les performances sont comparées partagent un ensemble de caractéristiques suivantes : .- nombre de lignes égal à 600 ; .- nombre de colonnes égal à 800 ; .- nombre de nœuds mémoires par pixel égal à 3; .- pleine résolution de conversion analogique / numérique égal à 10 bits ; .- utilisation d’un CDS (en anglais Correlated Double Sampling) externe ; .- durée de l’impulsion d’allumage (en anglais « gating pulse ») égal à 20,00 ns ; .- rapport cyclique de l’ouverture égal à 20% ; .- nombre d’ouvertures égal à 10000. Les résultats de certains paramètres de performance pour le capteur d’image classique dépourvu de l’architecture de l’invention (mais intégrant un mécanisme de lecture non destructives) sont les suivants : .- durée totale du temps d’exposition égale à 10.00 ms ; .- nombre d’intervalles d’exposition pour HDR égal à 10 (i.e. nombre de configurations de temps d’exposition pour la gestion de la dynamique de scène) ; .- absence de phases de conversions rapides ; .- nombre de lectures pleines égal à 11 : .- durée de réinitialisation des nœuds mémoires égal à 1.00 µs ; .- durée de la pleine conversion par ligne égal à 3,50 µs ; .- durée totale des conversions de données égale à 23,10 ms ; .- durée totale d’une unique acquisition égale à 33,10 ms ; .- débit trame maximal égal à 30,21 trames par secondes fps (en anglais frame per second) ; .- débit de données équivalent égal à 4,79 Gbit/s pour 30,21 trames par seconde. Les résultats de certains paramètres de performance pour le capteur d’image ayant l’architecture de l’invention sont les suivants : .- durée totale du temps d’exposition égale à 10.00 ms ; .- nombre d’intervalles d’exposition pour HDR égal à 10 (i.e. nombre de configurations de temps d’exposition pour la gestion de la dynamique de scène) ; .- nombre de phases de conversions rapides égal à 9 ; .- nombre de lectures pleines égal à 2 (pour réalisation d’un CDS externe); .- durée de réinitialisation des nœuds mémoires égal à 1.00 µs ; .- durée de la conversion rapide par ligne égal à 0,40 µs (incluant l’évaluation du critère de décision, et le rafraichissement du mécanisme d’inhibition) ; .- durée de la pleine conversion par ligne égal à 3,50 µs ; .- durée totale de la conversion rapide égale à 2,16 ms ; .- durée totale de la conversion égale à 4,20 ms ; .- durée totale d’une unique acquisition égale à 16,36 ms ; .- débit trame maximal égal à 61,12 trames par secondes fps (en anglais frame per second) ; .- débit de données maximal égal à 1,76 Gbits/s .- débit de données équivalent égal à 0,87 Gbit/s pour 30,21 trames par seconde ; .- gain en débit de données égal à 82% entre la solution avec et sans l’invention (pour vitesse de acquisition de 30,21 trames par seconde pour les deux cas). Suivant la Figure 10, l’évolution comparative de la vitesse d’acquisition et débit des données envoyées par un capteur d’image(s) en fonction de la durée de la phase de conversion rapide (évaluation du critère et rafraichissement du mécanisme d’inhibition) pour 10 images utilisées est illustrée entre un capteur d’image classique et un capteur d’image(s) selon l’invention, lesdits deux capteurs étant identiques à ceux utilisés pour l’établissement des performances illustrées sur la Figure 9. Ainsi les Figures 9 et 10 montrent clairement que l’augmentation du nombre d’images capturées pour la réalisation d’un traitement HDR est largement moins impactant sur le capteur d’image(s) selon l’invention. De même si la conversion rapide est plus rapide qu’une conversion classique, le gain en vitesse d’acquisition et en débit de données est significatif. De même si la conversion rapide n’était pas beaucoup plus rapide que la conversion standard, le bénéfice de la solution reste entier car les données échangées avec l’extérieur intègrent déjà le traitement HDR, simplifiant alors grandement la gestion les traitements à réaliser au niveau système. Suivant la Figure 11 et un deuxième mode de réalisation d’un pixel 302 et de son environnement, intégré dans le capteur d’image(s) de la Figure 3, et plus généralement d’un capteur d’image(s) CMOS selon l’invention, chaque pixel 302 diffère d’un pixel 102 de la Figure 4 par son mécanisme d’inhibition qui pilote la réinitialisation de la zone photo-sensible des pixels au lieu des transistors de transfert. Le principe de fonctionnement dans cette variante est légèrement différent. L’inhibition de l’exposition du pixel est réalisée par le biais de la réinitialisation de la zone photosensible, et non pas par les transistors de transfert. La logique appliquée est ici inversée : .- en appliquant une tension sur le point mémoire d’inhibition IM k , la zone photosensible se retrouve rejetée par l’activation du transistor d’inhibition TI k , empêchant ainsi la collection de charge lors des phases de transfert puisque celles-ci seront collectées par VDDpix ; .- en l’absence de tension sur le point mémoire d’inhibition IM k , le transistor d’inhibition TI k est bloqué, aucune action est réalisée sur la zone photosensible. La collection de charge des phases de transfert est alors maintenue. Au démarrage de la séquence d’acquisition, pour chaque pixel Pix#k, k variant de 1 à Nk, la zone photosensible PhD k , les nœuds de mémoire MN k ,m , m variant de 1 à M, et le point mémoire d’inhibition sont réinitialisés. Le mécanisme de blocage est alors désactivé pour tous les pixels Pix#k, k variant de 1 à Nk. Après chaque phase d’exposition, la phase de conversion rapide est exécutée, permettant d’évaluer le critère d’inhibition pour chaque pixel Pix#k, k variant de 1 à Nk. Si le critère d’inhibition est négatif, alors le point mémoire d’inhibition IMk du pixel concerné est maintenu déchargé (désactivant l’inhibition de la collection de charges, le transistor TIk est bloqué). Si le critère d’inhibition est positif, alors le point mémoire d’inhibition IMk du pixel concerné est chargé (activant l’inhibition de la collection de charges, le transistor TIk est activé. Quel que soit l’état du dispositif d’inhibition, la réinitialisation de la zone photosensible PhD k sera toujours possible. Capteur d’image à pixels actifs CMOS et à nœuds mémoires multiples pour mesure de distance en temps de vol indirect IToF ( en anglais « Indirect Time of Flight ») d’une scène observée d’objets réfléchissants comprenant .- un ensemble d’un nombre entier Nk, supérieur ou égal à 1, de pixel(s) actif(s) CMOS (102 ; 302) Pix#k, k variant de 1 à Nk, ayant chacun une zone photosensible PhDk et un nombre entier M, supérieur ou égal à 2, de nœuds mémoires MN k,m , m variant de 1 à M ; .- un sous-système de lecture image (62) des M nœuds mémoires MN k,m de chaque pixel Pix#k, k variant de 1 à Nk, pour établir par conversion analogique numérique, Nk fois M valeurs numériques, représentatives de quantités de charges générées par les zones photosensibles PhDk, k variant de 1 à Nk, et intégrées par les M nœuds mémoires MN k,m pendant une durée image d’exposition du pixel, inférieure ou égale à une durée image d’exposition maximale prédéterminée Tmax_exp, et fournir en sortie les M fois Nk valeurs numériques lues; .- un sous-système de prétraitement image (64) configuré pour appliquer des traitements numériques auxdites valeurs numériques fournies en sortie par le sous-système de lecture image et envoyer des données d’images prétraitées de niveau pixel à un système applicatif de détermination de temps de vol indirect IToF d’une scène observée; le capteur image étant caractérisé en ce qu’il comprend : .- un sous-système (66) de lecture rapide des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, configuré pour, sur chacun des Nk pixels Pix#k, k variant de 1 à Nk, : réaliser pendant un cycle actuel Cycle_acq#k,s d’acquisition d’une image des Nk pixels du capteur, un nombre entier Nr prédéterminé de lectures rapides non destructives FCr, r variant de 0 à Nr-1, des tensions présentes sur les M nœuds mémoires MN k,m , m variant de 1 à M, et après chaque lecture rapide FCr, déterminer un signal d’inhibition de l’exposition du pixel Pix#k, à partir d’un critère de décision de poursuivre ou non l’exposition du pixel Pix#k, le critère de décision étant fonction des valeurs de tensions lues de manière non destructives sur les M nœuds mémoires MN k,m après ladite lecture rapide FCr. Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon la revendication 1, dans lequel chaque pixel (102 ; 302) Pix#k, k variant de 1 à Nk, est configuré pour faire intégrer par ses M nœuds mémoires MN k,m , m variant de 1 à M, les charges électriques générées par la zone photosensible PhDk pendant r intervalles élémentaires d’intégration INTr, r variant de 0 à Nr-1, chaque intervalle élémentaire d’intégration INTr étant suivi d’une lecture rapide FCr des M nœud mémoires MN k,m et d’une réévaluation du critère de décision d’inhibition, et les r intervalles d’intégration INTr, distribués dans le cycle actuel Cycle_acq#s d’acquisition d’une image de pixel, ont respectivement des durées élémentaires Tr telles que la somme des durées élémentaires d’intégration Tr, r variant de 0 à Nr-1, est égale à la durée image d’exposition maximale prédéterminée Tmax_exp. Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon la revendication 2, dans lequel les durées élémentaires Tr, r variant de 0 à Nr, sont égales à une même valeur ; ou au moins deux durées élémentaires prises parmi l’ensemble des valeurs Tr, r variant de 0 à Nr-1 sont différentes et la distribution des valeurs Tr, r variant de 0 à Nr-1 est choisi de sorte à rendre maximale la dynamique du capteur. Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon l’une des revendication 1 à 3, comportant un séquenceur (72) d’activation de phases d’un ensemble de phases mises en œuvre au cours du cycle actuel Cycle_acq#s au travers l’envoi de commandes aux Nk pixels, k variant de 1 à Nk, au sous-système de lecture rapide des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, au sous-système de prétraitement image, ledit ensemble de phases comprenant : .- pour chaque pixel (102 ; 302) Pix#k, k variant de 1 à Nk, des phases de réinitialisation (Reset ou Rst) de la zone photosensible PhDk et des M nœuds mémoires MN k,m , m variant de 1 à M, des phases de lecture rapide non destructive des M nœuds mémoires (FCr), une phase d’exposition initiale (exp0) du pixel Pix#k suivie d’un premier nombre Nr1(k,s) de phase(s) de maintien de l’exposition (Exp) du pixel Pix#k puis d’un nombre Nr2(k,s) de phase(s) d’inhibition (Blocked) de l’exposition du pixel Pix#k, la somme des nombres Nr1(k,s) et Nr2(k, s) étant égale à Nr-1, et d’une phase de lecture image (Read) du pixel Px#k ; et .- les phases de réinitialisation (Reset ou Rst) des zones photosensibles PhDk et des M nœuds mémoires MN k,m , k variant de 1 à Nk et m variant de 1 à M sont exécutées en même temps à chaque acquisition d’’image s suivant un mode d’obturation global (« Global Shutter ») des Nk pixels du capteur d’image. Capteur d’images à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon la revendication 4, dans lequel pour chaque pixel (102 ; 302) Pix#k, k variant de 1 à Nk, une lecture image est effectuée après une phase de réinitialisation de la zone photosensible PhDk et des M nœuds mémoires MN k,m , m variant de 1 à M, ladite lecture image étant utilisée pour la réalisation d’un CDS externe. Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon l’une des revendications 1 à 4, dans lequel chaque pixel (102 ; 302) Pix#k, k variant de 1 à Nk, configuré suivant une même architecture, comporte : .- la zone photosensible PhDk, .- un transistor T1k de réinitialisation de la zone photosensible PhDk en début de chaque cycle d’acquisition d’une image et au début ou à la fin de chaque cycle de micro-intégration, le premier transistor T1k étant commandé par un signal de réinitialisation global RPhk commun aux Nk pixels de l’ensemble des pixels ; .- M nœuds mémoires MN k, m ,, m variant de 1 à M, de stockage partagé sur M voies de stockage VS k,m les charges générées par la zone photosensible PhDk, et intégrées en parallèle pendant la durée d’exposition du pixel Pix#k correspondante au cycle actuel Cycle_acq#k,s d’acquisition d’une image ; .- un dispositif de blocage synchrone (104 ; 304) de l’exposition du pixel Pix#k commun aux différents M nœuds mémoires Mk,m, m variant de 1 à M ; .- un dispositif d’activation (106 ; 306) de l’accès du pixel Pix#k au sous-système (66) de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels et au sous-système de lecture image des M nœuds mémoires du pixel Pix#k via M conducteurs d’accès indépendants de lecture COL k,m , m variant de 1 à M, et une voie d’accès de commande d’inhibition COL k,IM . Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon la revendication 6, dans lequel pour chaque pixel (102 ; 302) Pix#k, k variant de 1 à NK, chaque voie de de stockage VS k,m , m variant de 1 à M, des charges générées par la zone photosensible PhDk comporte : .- un transistor de transfert de charges T2 k,m , configuré pour vider dans le nœud mémoire MN k,m les charges générées pendant la durée image d’exposition du pixel Pix#k, et commandé par un signal de commande de transfert de charges TRA k,m ; .- un transistor T3 k,m de réinitialisation du nœud mémoire MN k,m , configuré pour réinitialiser le potentiel du nœud mémoire MN k,m au début du cycle actuel Cycle_acq#k,s d’une image , et commandé par un signal de réinitialisation par un signal RST commun à l’ensemble des Nk pixels ; .- un transistor T4 k,m de lecture du nœud mémoire MN k,m monté en suiveur et configuré pour reporter de sa grille vers sa source le niveau de potentiel du nœud mémoire MN k,m ; et .- un transistor de sélection T5 k, m , relié à la source du transistor T4 k,m de lecture du nœud mémoire MN k,m , configuré pour reporter vers le conducteur d’accès COL k,m en lecture par le sous-système de lecture image des M nœuds mémoires du pixel Pi#k le potentiel du nœud mémoire MN k,m de charges, et commandé par un signal de commande SEL k d’accès au pixel Pix#k. Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon la revendication 7, dans lequel, pour chaque pixel (102) Pix#k, k variant de 1 à Nk, le dispositif de blocage synchrone (104) de l’exposition du pixel Pix#k, commun aux différents M nœuds mémoires MN k,m , m variant de 1 à M : .- est configuré pour moduler les signaux de commande TRA k,m , m variant de 1 à M, de transfert des charges générées pendant la durée image d’exposition du pixel Pix#k, par un signal modulant commun d’inhibition du transfert des charges par les transistors de transfert de charges T2 k,m , activé lorsque le sous-système (66) de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels a décidé suite aux valeurs lues lors des lectures rapides non destructives antérieures de ne pas poursuivre l’exposition du pixel, et maintenu jusqu’à la lecture pleine du pixel, et .- comporte, pour chaque voie VS k,m , m variant de 1 à M, de stockage des charges générées par la zone photosensible PhDk, un transistor TI k,m d’inhibition du signal de commande de transfert de charges TRA k,m . Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon la revendication 7, dans lequel, pour chaque pixel (302) Pix#k, k variant de 1 à Nk, le dispositif de blocage synchrone (304) de l’exposition du pixel Pix#k, commun aux différents M nœuds mémoires MN k,m , m variant de 1 à M : .- est configuré pour moduler l’évacuation des charges des générées par la zone photosensible PhDk pendant la durée image d’exposition du pixel Pix#k vers un nœud commun de liaison des M transistors de transfert de charges T2 k,m , m variant de 1 à M, par un signal modulant commun d’inhibition de l’évacuation des charges vers ledit nœud commun de liaison, activé lorsque le sous-système (66) de lecture rapide des Nk fois M nœuds mémoires et de contrôle de l’inhibition des Nk pixels a décidé suite aux valeurs lues lors des lectures rapides non destructives antérieures de ne pas poursuivre l’exposition du pixel (302) Pix#k, et maintenu jusqu’à la lecture pleine du pixel, et .- comporte, monté en parallèle du transistor T1k de réinitialisation de la zone photosensible PhDk , un transistor TI k,m d’inhibition de l’évacuation des charges générées par la zone photosensible PhDk vers ledit nœud commun. Capteur d’image à pixels actifs CMOS et à nœuds multiples pour mesure de distance en temps de vol indirect IToF selon l’une des revendications 1 à 4, .- dans lequel les Nk pixels, k variant de 1 à Nk, sont agencés sous une forme matricielle (54) suivant un nombre entier Nl, supérieur ou égal à 2, de ligne(s), et un nombre entier Nc, supérieur ou égal à 2, de colonnes, Nk étant égal au produit de Nc et Nl ; et .- comprenant en outre un décodeur de lignes (68), configuré pour faire accéder ligne par ligne sur des fenêtres temporelles prédéterminées, en même temps les pixels d’une même ligne l aux ressources du traitement du sous-système de lecture image pleine résolution (62) et du sous-système (66) de lecture rapide et non destructif des Nc fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nc pixels de ladite même ligne l , et de mutualiser ainsi les ressources de traitement du sous-système de lecture image pleine résolution (62) et du sous-système (66) de lecture rapide et de contrôle de l’inhibition de l’exposition des pixels colonne par colonne. Appareil de mesure de distance en temps de vol indirect IToF d’une scène d’objets bi ou tridimensionnelle comprenant : .- une source (8) émettrice d’une série d’impulsions de lumière ; .- un capteur d’image(s) à pixels actifs CMOS et à nœuds mémoires multiples (12 ; 52) selon l’une des revendications 1 à 9 pour convertir les impulsions lumineuses réfléchies par les objets de la scène (6) en des données de pixels caractérisant une ou plusieurs images ; et .- un bloc de traitement (14) des données des pixels de la ou des images pour déterminer un champ de profondeurs des objets de la scène (6) vue depuis un emplacement où se trouve la source émettrice (8) et le capteur d’image(s) (12 ; 53). Procédé de mise en œuvre d’un capteur d’image(s) à pixels actifs CMOS et à nœuds mémoires multiples pour mesure de distance en temps de vol indirect IToF d’une scène observée, le capteur d’image (52) comprenant : .- un ensemble d’un nombre entier Nk, supérieur ou égal à 1, de pixel(s) actif(s) CMOS (102 ; 302) Pix#k, k variant de 1 à Nk, ayant chacun une zone photosensible PhDk et un nombre entier M, supérieur ou égal à 2, de nœuds mémoires MN k,m , m variant de 1 à M ; .- un sous-système (66) de lecture rapide non destructive des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, mis en œuvre pendant l’acquisition d’une image par les Nk pixels ; .- un sous-système de lecture image (62) des M nœuds mémoires MN k,m de chaque pixel Pix#k, k variant de 1 à Nk ; .- un sous-système de prétraitement image (64); le procédé de mise en œuvre du capteur image pendant l’acquisition d’une image comprenant des étapes au cours desquelles : .- le sous-système de lecture image (62) lit les M nœuds mémoires MN k,m de chaque pixel (102 ; 302) Pix#k, k variant de 1 à Nk, établit par conversion analogique numérique, Nk fois M valeurs numériques, représentatives de quantités de charges générées par les zones photosensibles PhDk, k variant de 1 à Nk, et intégrées par les M nœuds mémoires MN k,m pendant une durée image d’exposition du pixel, inférieure ou égale à une durée image d’exposition maximale prédéterminée Tmax_exp, et fournit en sortie les M fois Nk valeurs numériques lues ; .- le sous-système de prétraitement image (64) applique des traitements numériques auxdites valeurs numériques fournies en sortie par le sous-système de lecture image (62) et envoie des données d’images prétraitées de niveau pixel à un système applicatif de détermination de temps de vol indirect IToF d’une scène observée ; et le procédé de mise en œuvre du capteur image étant caractérisé en ce que : .- le sous-système (66) de lecture rapide non destructive des Nk fois M nœuds mémoires MN k,m et de contrôle de l’inhibition de l’exposition des Nk pixels Pix#k, sur chacun des Nk pixels Pix#k, k variant de 1 à Nk, réalise pendant un cycle actuel Cycle_acq#k,s d’acquisition d’une image s, un nombre entier Nr prédéterminé de lectures rapides non destructives FCr, r variant de 0 à Nr-1, des tensions présentes sur les M nœuds mémoires MN k,m , m variant de 1 à M, et après chaque lecture rapide FCr, détermine un signal d’inhibition de l’exposition du pixel Pix#k, à partir d’un critère de décision de poursuivre ou non l’exposition du pixel Pix#k, le critère de décision étant fonction des valeurs de tensions lues de manière non destructives sur les M nœuds mémoires MN k,m après ladite lecture rapide FCr et d’un ou plusieurs seuil de décision.