Brevet FR3112044A1 — publié le 20211231

La phase de démarrage comporte -une délivrance, par le comparateur de phase, d’impulsions de commande (IMP) au cours de chacune d’elles la fréquence du signal de sortie (CKvco) de l’oscillateur augmente, ladite augmentation comportant une application d’un courant de précharge (Ip) en entrée de l’oscillateur, -au moins une détermination d’une variation temporelle (PNT) de ladite fréquence du signal de de sortie, et -au moins un ajustement de l’intensité du courant de précharge (Ip) en fonction de ladite au moins une variation temporelle déterminée (PNT) de façon à se rapprocher d’une variation temporelle de référence (PNTR). Figure pour l’abrégé : Fig 3 Procédé de gestion du démarrage d’une boucle à verrouillage de phase, et circuit intégré correspondant Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés, et notamment les boucles à verrouillage de phase, communément désignées par l’homme du métier sous le vocable anglais de « Phase-locked loop » ou PLL, et plus particulièrement la gestion de leur démarrage. Les boucles à verrouillage de phase sont généralement utilisées dans des systèmes numériques requérant une fréquence interne de travail importante, par exemple de l’ordre de plusieurs centaines de mégahertz. Les boucles à verrouillage de phase ont donc notamment pour rôle de délivrer à ces systèmes numériques, par exemple un cœur programmable ou un microprocesseur, un signal d’horloge interne ayant une fréquence de travail importante. Cependant, en raison de la présence de la boucle de retour et du réseau capacitif nécessaires pour la stabilité de la boucle à verrouillage de phase, la durée de démarrage, c’est-à-dire la durée au bout de laquelle la boucle est stabilisée, avec le signal de référence et le signal de sortie de l’oscillateur proches d’une synchronisation mutuelle, peut être très long, typiquement supérieure à 100 μs. Pour un produit ou une famille de produits donné, il est possible de déterminer par simulation cette durée de démarrage pour une température de référence, par exemple 25°C, et pour un procédé de fabrication donné (« process »). Cependant une fois le produit fabriqué et en fonctionnement, il s’avère que cette durée de démarrage se situe dans une plage temporelle autour de la durée nominale souhaitée. Cette plage temporelle est sensible à la température et aux variations éventuelles de procédé de fabrication, ce qui peut impacter négativement la durée effective de démarrage de la boucle. Or une durée de démarrage faible est un paramètre important pour des produits basse consommation (« low power »). Il existe donc un besoin de pouvoir obtenir des durées de démarrage de boucles à verrouillage de phase, courtes, stables et reproductibles quelles que soient les variations éventuelles de températures et de procédé de fabrication, avec des plages temporelles réduites. Selon un aspect il est proposé un procédé de gestion du fonctionnement d’une boucle à verrouillage de phase. La boucle comporte un comparateur de phase et un oscillateur commandé en tension. Le fonctionnement de la boucle à verrouillage de phase comprend une phase de démarrage comportant -une délivrance, par le comparateur de phase, d’impulsions de commande au cours de chacune d’elles la fréquence du signal de sortie (ou fréquence de sortie) de l’oscillateur augmente, ladite augmentation comportant une application d’un courant de précharge en entrée de l’oscillateur, -au moins une détermination d’une variation temporelle de ladite fréquence de sortie, et -au moins un ajustement de l’intensité du courant de précharge en fonction de ladite au moins une variation temporelle déterminée de façon à se rapprocher d’une variation temporelle de référence. La variation temporelle peut être par exemple en première approximation, la pente ou le gradient temporel de la fréquence de sortie. La variation temporelle de référence, par exemple une pente de référence, a été par exemple définie en simulation compte tenu des caractéristiques de la boucle, pour obtenir à une température de référence, par exemple 25°C, et avec un procédé de fabrication donné (par exemple un procédé dit « lent » faisant intervenir des transistors lents (« slow ») et des résistances plus résistives, ou bien un procédé dit « rapide » faisant intervenir des transistors rapides (« fast ») et des résistances moins résistives, ou encore un procédé dit « typique » faisant intervenir des transistors typiques (« regular »)) et des résistances dont les valeurs résistives ont des valeurs milieu, une durée de démarrage souhaitée. Les inventeurs ont observé qu’ajuster le niveau du courant de précharge en fonction de la variation temporelle observée, par exemple la pente, de la fréquence de sortie, pour se rapprocher de la pente de référence permettait de s’affranchir dans une large mesure des variations de température et de procédé, et donc de réduire la plage temporelle mentionnée ci-avant et d’obtenir une durée de démarrage stable et aussi proche que possible de la durée de démarrage souhaitée. A titre d’exemple, sans ajustement du courant de précharge en fonction de la variation temporelle de la fréquence de sortie, on peut obtenir des plages temporelles de l’ordre de 20 à 60 microsecondes, alors que cette plage temporelle peut être réduite à 5 à 10 microsecondes environ avec ledit ajustement. En pratique cet ajustement du courant de précharge peut s’effectuer une seule fois de préférence au début de la phase de démarrage, mais il serait possible de le faire plusieurs fois au cours de la phase de démarrage. Ledit ajustement de l’intensité du courant de précharge peut comprendre une baisse de ladite intensité si la variation temporelle déterminée est supérieure à la variation temporelle de référence et une augmentation de ladite intensité si la variation temporelle déterminée est inférieure à la variation temporelle de référence. La boucle à verrouillage de phase comprend par exemple outre le comparateur de phase, un premier compteur formant un premier diviseur, par exemple un diviseur par N, du signal de sortie de l’oscillateur. Le comparateur de phase reçoit alors sur deux entrées, un signal d’horloge de référence et un signal, dit signal de retour, issu de ce premier diviseur. Plusieurs variantes sont possibles pour déterminer ladite variation temporelle de la fréquence du signal de sortie de l’oscillateur de la boucle. Selon une variante possible, la détermination de la variation temporelle de ladite fréquence de sortie comprend : -une détermination d’au moins deux valeurs courantes de comptage du premier compteur respectivement lors de l’occurrence, au cours d’une impulsion de commande, d’au moins deux fronts appartenant à au moins deux périodes différentes du signal d’horloge de référence, et -une détermination de ladite variation temporelle à partir desdites au moins deux valeurs courantes de comptage. Par exemple on peut calculer la différence entre ces deux valeurs de comptage rapportée à l’intervalle de temps les séparant. Selon une autre variante possible, la détermination de la variation temporelle de ladite fréquence de sortie comprend : -après une délivrance d’une impulsion de commande, un premier comptage d’un premier nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts appartenant à deux périodes successives du signal d’horloge de référence, comptage pendant lequel on empêche toute augmentation de la fréquence de sortie, par exemple en ignorant une impulsion de commande délivré par le comparateur de phase, puis -après une levée de la première inhibition suivie d’une délivrance d’une impulsion de commande ultérieure, un deuxième comptage d’un deuxième nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts appartenant à deux périodes successives du signal d’horloge de référence, comptage pendant lequel on empêche toute augmentation de la fréquence de sortie, par exemple là encore en ignorant une impulsion de commande délivré par le comparateur de phase, et -une détermination de ladite variation temporelle à partir du premier nombre et du deuxième nombre. Par exemple on peut utiliser une différence entre ces deux nombres. Selon encore une autre variante possible dans laquelle le signal d’horloge de référence délivrée au comparateur de phase présente un rapport cyclique de 50%, le procédé comprend -une réinitialisation, lors de la phase de démarrage, à chaque front d’un premier type, par exemple à chaque front montant, du signal d’horloge de référence, d’un premier compteur formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, -une délivrance par le comparateur de phase recevant le signal de référence et un signal de retour issu du premier diviseur, à chaque front d’un deuxième type, par exemple à chaque front descendant, du signal de référence, d’une impulsion de commande, et la détermination de la variation temporelle de ladite fréquence de sortie comprend : -une détermination d’au moins deux valeurs courantes de comptage du premier compteur respectivement lors de l’occurrence d’au moins deux impulsions de commande, et -une détermination de ladite variation temporelle à partir desdites au moins deux valeurs courantes de comptage. Par exemple on peut calculer la différence entre ces deux valeurs courantes de comptage rapportée à l’intervalle de temps les séparant. Outre la question évoquée ci-avant de la dépendance à la température et aux variations de procédé de fabrication, de la durée de démarrage d’une boucle à verrouillage de phase de l’art antérieur, il existe par ailleurs, durant cette phase de démarrage, un pic de fréquence (« frequency overshoot ») sur le signal de sortie de l’oscillateur de la boucle, par rapport à sa valeur finale nominale. Et ce pic de fréquence peut atteindre jusqu’à 25% de la valeur finale nominale dans une boucle à verrouillage de phase de l’art antérieur. Un tel pic de fréquence au démarrage implique que le circuit numérique de la PLL supporte une telle fréquence. La vitesse de ce circuit doit donc être augmentée, ce qui induit notamment une augmentation des courants de fuite et de consommation dynamique. Il existe par conséquent un besoin de limiter la durée de démarrage d’une boucle à verrouillage de phase ainsi que l’amplitude de ce pic de fréquence. Une solution à ce besoin a été proposée dans la demande de brevet français déposée sous le n° 1907661. Plus précisément, il a été proposé dans cette demande de brevet français, que la phase de démarrage de la boucle à verrouillage de phase comprenne : -une délivrance au comparateur de phase de la boucle, d’un signal de référence ayant un rapport cyclique de 50% et qui peut être issu d’un signal d’horloge de référence initial n’ayant pas forcément un rapport cyclique de 50%, -une réinitialisation, à chaque front d’un premier type, par exemple à chaque front montant, du signal de référence, du premier diviseur du signal de sortie de l’oscillateur contrôlé en tension de la boucle, -une délivrance par le comparateur de phase recevant le signal de référence et le signal de retour issu du premier diviseur, à chaque front d’un deuxième type, par exemple à chaque front descendant, du signal de référence, d’une impulsion de commande. La présente invention est compatible avec l’invention décrite dans cette demande brevet n°1907661. Ainsi selon une autre variante possible de la présente invention, et en combinaison avec ces caractéristiques de l’invention décrite dans cette demande brevet n°1907661, la détermination de la variation temporelle de ladite fréquence de sortie peut comprendre : -un premier comptage, après la délivrance d’une impulsion de commande, d’un premier nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts du signal d’horloge de référence espacés d’une demi-période du signal d’horloge de référence, -un deuxième comptage, après la délivrance d’une impulsion de commande ultérieure, d’un deuxième nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts du signal d’horloge de référence espacés d’une demi-période du signal d’horloge de référence, et -une détermination de ladite variation temporelle à partir du premier nombre et du deuxième nombre. Là encore on peut utiliser une différence entre ces deux nombres. La combinaison de ces caractéristiques, et notamment la fourniture d’un signal de référence ayant un rapport cyclique de 50%, et une réinitialisation du diviseur de la boucle à chaque front montant (par exemple) du signal de référence, ainsi que l’ajustement du niveau du courant de précharge en fonction de la variation temporelle déterminée de la fréquence de sortie, permet non seulement d’obtenir une durée de démarrage stable et aussi proche que possible de la durée de démarrage souhaitée offrant une plage temporelle dans une large mesure indépendante de la température et des variations de procédé de fabrication, mais aussi une diminution significative de la durée de démarrage de la boucle ainsi que du pic de fréquence (« frequency overshoot »). Ainsi, à titre indicatif, pour une fréquence du signal de référence égale à 2, 4, 8 ou 16 MHz et une fréquence nominale du signal de sortie de l’oscillateur égale à 832 MHz, on obtient une durée de démarrage de l’ordre de la trentaine de microsecondes contre une durée de démarrage de 70 à plus de 100 microsecondes pour une boucle à verrouillage classique. De même, on obtient un pic de fréquence (« frequency overshoot ») sur le signal de sortie de l’oscillateur de l’ordre de quelques pourcents, par exemple de l’ordre de 2%, contre jusqu’à 25% pour une boucle à verrouillage de phase classique. Dans le cas où l’on est en présence d’un signal de référence initial n’ayant pas un rapport cyclique de 50%, alors la délivrance du signal de référence comprend avantageusement une division par deux de ce signal de référence initial de façon à obtenir le signal de référence ayant le rapport cyclique de 50% et, dans ce cas, le signal de retour est non pas le signal de sortie issu directement du premier diviseur de la boucle mais le signal de sortie du premier diviseur, divisé par deux. Ceci permet d’utiliser n’importe quel signal de référence initial, quel que soit son rapport cyclique. Alors qu’il serait possible que l’impulsion de commande délivrée par le comparateur de phase soit utilisée dans un circuit de pompe de charge, il est particulièrement avantageux au cours de la phase de démarrage, de « court-circuiter » ce circuit de pompe de charge, d’appliquer directement le courant de précharge dans un filtre résistif capacitif connecté à l’entrée de l’oscillateur. Ceci contribue encore à diminuer la durée de démarrage de la boucle et de rendre cette durée de démarrage moins dépendante des contraintes de courant de la pompe de charge, contraintes liées à la stabilité de la boucle. Selon un mode de mise en œuvre , le filtre résistif capacitif comprend : -une première branche connectée entre ladite entrée de l’oscillateur et la masse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l’oscillateur et un nœud intermédiaire et ayant une première valeur résistive, et une deuxième résistance connectée entre le nœud intermédiaire et le premier condensateur et ayant une deuxième valeur résistive, et -une deuxième branche connectée entre ladite entrée de l’oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive. La première valeur capacitive est alors avantageusement égale à a fois la deuxième valeur capacitive tandis que la première valeur résistive est égale à a fois la deuxième valeur résistive. On applique alors avantageusement le courant de précharge audit nœud intermédiaire. On obtient une augmentation homogène des deux tensions capacitives aux bornes des deux capacités, donc une augmentation stable de la tension capacitive délivrée en entrée de l’oscillateur. Selon un mode de mise en œuvre, lorsque la phase de démarrage comprend une réinitialisation du premier diviseur sur front du signal d’horloge de référence, la phase de démarrage se termine lorsque la durée de l’impulsion de commande est inférieure à quelques pourcents, par exemple 2%, du produit de la période du signal de sortie de l’oscillateur par le rapport de division du premier diviseur. Plus généralement, et en particulier lorsque le premier diviseur n’est pas réinitialisé sur front du signal d’horloge de référence, la phase de démarrage peut se terminer lorsque le comparateur de phase détecte le signal de retour avant le signal d’horloge de référence, ou encore après l’expiration d’une durée de démarrage, définie par exemple lors de la conception du produit. Selon un mode de mise en œuvre, lorsque la phase de démarrage est terminée, la sortie du comparateur de phase est connectée à un circuit de pompe de charge dont la sortie est connectée à l’entrée de l’oscillateur contrôlé en tension. En d’autres termes, lorsque durant la phase de démarrage, le circuit de pompe de charge a été déconnecté et un courant de précharge a été appliqué au niveau du filtre résistif capacitif, on reconnecte cette-fois-ci à l’issue de la phase de démarrage, le circuit de pompe de charge au comparateur de phase. Bien entendu, si pendant la phase de démarrage on avait laissé le circuit de pompe de charge connecté au comparateur de phase, on ne modifie pas cette connexion à l’issue de la phase de démarrage. Selon un mode de mise en œuvre, lorsque durant la phase de démarrage, on a divisé par deux le signal de référence initial ainsi que le signal de sortie du premier diviseur, on ne procède plus à ces divisions par deux lorsque la phase de démarrage est terminée. En d’autres termes, lorsque la phase de démarrage est terminée, on délivre au comparateur de phase le signal de référence initial tandis que le signal de retour délivré au comparateur de phase est le signal de sortie du premier diviseur. Par ailleurs, lorsque la phase de démarrage est terminée, on peut avantageusement effectuer une ultime réinitialisation du premier diviseur sur le premier front d’un premier type, par exemple le premier front montant, du signal de référence suivant la fin de la phase de démarrage. Ceci permet de synchroniser le signal de référence et le signal de retour issu du premier diviseur. Selon un autre aspect, il est proposé un circuit intégré, comprenant -une boucle à verrouillage de phase comportant un oscillateur contrôlé en tension et un comparateur de phase configuré pour délivrer, lors d’une phase de démarrage de la boucle, des impulsions de commande, -des moyens de contrôle configurés pour, lors de phase de démarrage, augmenter la fréquence du signal de sortie de l’oscillateur au cours de chaque impulsion de commande et comportant une source de courant réglable et activable lors de chaque impulsion de commande et configurée pour appliquer, une fois activée, un courant de précharge en entrée de l’oscillateur, -des moyens de traitement configurés pour effectuer, lors de ladite phase de démarrage, au moins une détermination d’une variation temporelle de ladite fréquence de sortie, et -des moyens de réglage configurés pour régler, lors de ladite phase de démarrage, ladite source de courant pour effectuer au moins un ajustement de l’intensité du courant de précharge en fonction de ladite au moins une variation temporelle déterminée de façon à se rapprocher d’une variation temporelle de référence. Selon un mode de réalisation, les moyens de réglage sont configurés pour régler la source de courant de sorte à diminuer ladite intensité si la variation temporelle déterminée est supérieure à la variation temporelle de référence et augmenter ladite intensité si la variation temporelle déterminée est inférieure à la variation temporelle de référence. Selon un mode possible de réalisation, la boucle comprend en outre un premier compteur formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, et le circuit intégré comprend des moyens de délivrance configurés pour délivrer au comparateur de phase de la boucle un signal d’horloge de référence, le comparateur de phase étant configuré pour recevoir également le signal de retour, et les moyens de traitement sont configurés pour effectuer -une détermination d’au moins deux valeurs courantes de comptage présentées par le premier compteur respectivement lors de l’occurrence, au cours d’une impulsion de commande, d’au moins deux fronts appartenant à au moins deux périodes différentes du signal d’horloge de référence, et -une détermination de ladite variation temporelle à partir desdites au moins deux valeurs courantes de comptage. Selon un autre mode possible de réalisation, le circuit intégré comprend des moyens de délivrance configurés pour délivrer au comparateur de phase de la boucle, un signal d’horloge de référence, et des moyens d’inhibition configurés pour inhiber ou non toute délivrance d’impulsion de commande aux moyens de contrôle, et les moyens de traitement sont configurés pour effectuer : -après une délivrance d’une impulsion de commande par le comparateur de phase, un premier comptage d’un premier nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts appartenant à deux périodes successives du signal d’horloge de référence, comptage pendant lequel les moyens d’inhibition sont configurés pour procéder à une première inhibition de toute délivrance d’impulsion de commande aux moyens de contrôle, puis -après une levée de la première inhibition par les moyens d’inhibition suivie d’une délivrance d’une impulsion de commande ultérieure par le comparateur de phase, un deuxième comptage d’un deuxième nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts de deux périodes successives du signal d’horloge de référence, comptage pendant lequel les moyens d’inhibition sont configurés pour procéder à une deuxième inhibition de toute délivrance d’impulsion de commande aux moyens de contrôle, et -une détermination de ladite variation temporelle à partir du premier nombre et du deuxième nombre. Selon encore un autre mode possible de réalisation, la boucle comprend en outre un premier compteur formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, et le circuit intégré comprend -des moyens de délivrance configurés pour délivrer au comparateur de phase de la boucle un signal d’horloge de référence ayant un rapport cyclique de 50%, le comparateur de phase étant configuré pour recevoir également le signal de retour, -des moyens de réinitialisation configurés pour effectuer lors de ladite phase de démarrage, une réinitialisation du premier compteur à chaque front d’un premier type du signal d’horloge de référence, le comparateur de phase étant configuré pour délivrer une impulsion de commande à chaque front d’un deuxième type du signal de référence, et les moyens de traitement sont configurés pour effectuer -une détermination d’au moins deux valeurs courantes de comptage présentées par le premier compteur respectivement lors de l’occurrence d’au moins deux impulsions de commande, et -une détermination de ladite variation temporelle à partir desdites au moins deux valeurs courantes de comptage. Selon encore un autre mode possible de réalisation, la boucle comprend en outre un premier compteur formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, et le circuit intégré comprend -des moyens de délivrance configurés pour délivrer au comparateur de phase de la boucle un signal d’horloge de référence ayant un rapport cyclique de 50% (par exemple issu d’un signal d’horloge initial n’ayant pas nécessairement un rapport cyclique de 50%), le comparateur de phase étant configuré pour recevoir également le signal de retour, -des moyens de réinitialisation configurés pour effectuer lors de ladite phase de démarrage, une réinitialisation du premier compteur à chaque front d’un premier type du signal d’horloge de référence, le comparateur de phase étant configuré pour délivrer une impulsion de commande à chaque front d’un deuxième type du signal de référence, et les moyens de traitement sont configurés pour effectuer -un premier comptage, après la délivrance d’une impulsion de commande, d’un premier nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts du signal d’horloge de référence espacés d’une demi-période du signal d’horloge de référence, -un deuxième comptage, après la délivrance d’une impulsion de commande ultérieure, d’un deuxième nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts du signal d’horloge de référence espacés d’une demi-période du signal d’horloge de référence, et -une détermination de ladite variation temporelle à partir du premier nombre et du deuxième nombre. Selon un mode de réalisation, les moyens de délivrance comportent une entrée pour recevoir un signal de référence initial, un diviseur par deux connecté à ladite entrée, et une sortie configurée pour délivrer en tant que signal de référence, le signal de référence initial divisé par deux et le circuit intégré comprend en outre un autre diviseur par deux connecté entre la sortie du premier diviseur et le comparateur de phase. Selon un mode de réalisation, la source de courant est configurée pour appliquer, une fois activée, le courant de précharge dans un filtre résistif capacitif connecté en entrée de l’oscillateur. Selon un mode de réalisation, le filtre résistif capacitif comprend -une première branche connectée entre ladite entrée de l’oscillateur et la masse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l’oscillateur et un nœud intermédiaire et ayant une première valeur résistive et une deuxième résistance connectée entre le nœud intermédiaire et le premier condensateur et ayant une deuxième valeur résistive, et -une deuxième branche connectée entre ladite entrée de l’oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive, -la première valeur capacitive étant égale à a fois la deuxième valeur capacitive, et la première valeur résistive est égale à a fois la deuxième valeur résistive, et dans lequel la source de courant est connectée audit nœud intermédiaire. Selon un mode de réalisation, le circuit intégré comprend en outre des moyens de détection configurés pour détecter la fin de la phase de démarrage. Selon un mode de réalisation, les moyens de détection sont configurés pour détecter la durée de l’impulsion de commande et/ou la nature du signal impulsionnel délivré par le comparateur de phase. Ainsi les moyens de détection peuvent être configurés pour délivrer un signal représentatif de la fin de la phase démarrage lorsque la durée de l’impulsion de commande est inférieure quelques pourcents du produit de la période du signal de sortie de l’oscillateur par le rapport de division du premier diviseur. En variante, les moyens de détection peuvent être configurés pour délivrer un signal représentatif de la fin de la phase démarrage lorsqu’est détectée la première impulsion du signal impulsionnel délivré par le comparateur de phase, demandant une diminution de la tension de contrôle de l’oscillateur contrôlé en tension. Selon un mode de réalisation, le circuit intégré est configuré pour, lorsque la phase de démarrage est terminée, connecter la sortie du comparateur de phase à un circuit de pompe de charge dont la sortie est connectée à l’entrée de l’oscillateur contrôlé en tension. Selon un mode de réalisation, lorsque la phase de démarrage est terminée, les moyens de délivrance sont configurés pour délivrer au comparateur de phase le signal de référence initial, et le circuit intégré comporte des moyens de commande configurés pour désactiver ledit autre diviseur par deux, de façon que le signal de retour délivré au comparateur de phase soit le signal de sortie du premier diviseur. Selon un mode de réalisation, les moyens de réinitialisation sont configurés pour, lorsque la phase de démarrage est terminée, effectuer une ultime réinitialisation du premier diviseur sur le premier front d’un premier type du signal de référence suivant la fin de la phase de démarrage. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée des modes de mise en œuvre et de réalisation de l’invention, nullement limitatifs, et des dessins annexés sur lesquels : , et représentent des modes de mise en œuvre et de réalisation de l’invention. Sur la figure 1, la référence IC désigne un circuit intégré comprenant une boucle à verrouillage de phase PLL comportant une entrée BE pour recevoir un signal de référence CKin et une borne de sortie BS pour délivrer le signal de sortie CK VCO délivré par un oscillateur commandé en tension VCO. A titre d’exemple, la fréquence du signal de référence CKin peut être égale à 16 MHz tandis que la fréquence du signal de sortie CK VCO peut être égale à 832 MHz. Par ailleurs, la borne de sortie BS de la boucle à verrouillage de phase PLL est reliée à l’entrée d’un premier diviseur DV1, par exemple un diviseur fractionnaire, destiné à diviser par N le signal CK VCO délivré par l’oscillateur local VCO. Le rapport de division N est égal au rapport entre la fréquence du signal CK VCO et la fréquence du signal de référence initial CKin. A titre d’exemple, ici, ce rapport de division est égal à 832/16 soit 52. Ce diviseur par N, DV1, est de structure classique et connue en soi et est formé typiquement par un premier compteur. Le signal de sortie du premier diviseur est référencé CKfb. La boucle à verrouillage de phase PLL comporte une phase ou étape de démarrage à l’issue de laquelle le signal de référence CKin délivré en entrée du comparateur de phase PFD (de structure classique et connue) de la boucle et le signal CKfb sont quasiment synchronisés. Bien entendu lorsque le signal de référence CKin et le signal CKfb sont quasiment synchronisés, le signal de référence et le signal de sortie CK VCO sont également quasiment synchronisés. Le signal de retour CKfb est délivré sur la première entrée E1 du comparateur de phase PFD. Le signal de référence CKin est reçu sur la deuxième entrée E2 du comparateur de phase PFD. On suppose dans cet exemple que le signal de référence CKin a un rapport cyclique quelconque. La fin de cette phase de démarrage se produit ici dans cet exemple, lorsqu’un signal logique ENST a par exemple la valeur logique « 1 ». Le comparateur de phase PFD délivre de façon classique, en fonction des signaux présents à ses deux entrées, soit une impulsion de commande UP destinée à augmenter la tension de contrôle ou de commande en entrée de l’oscillateur VCO soit une impulsion de commande DOWN destinée à faire diminuer cette tension de contrôle. La boucle à verrouillage de phase PLL comporte par ailleurs un circuit de pompe de charge CHP, de structure classique et connue en soi, destinée à recevoir les deux impulsions de commande UP et DOWN, et délivrant un courant à un filtre résistif capacitif ce qui produit la tension de contrôle Vcontrol applicable à l’entrée de l’oscillateur. Cela étant, dans ce mode de réalisation, le comparateur de phase PFD est relié à l’entrée du circuit de pompe de charge CHP par un ensemble de premiers interrupteurs SW1 commandables par le signal logique ENST. La boucle PLL comporte alors un filtre résistif capacitif FLT possédant un nœud ND1 connecté à l’entrée de commande ou de contrôle de l’oscillateur contrôlé en tension VCO. Dans un autre mode de réalisation, l’ensemble de premiers interrupteurs SW1 peut être remplacé par des portes logiques dont une entrée est connectée au signal logique ENST qui permet d’ouvrir les interrupteurs internes au circuit de pompe de charge CHP. Ainsi, dans ce mode de réalisation, lorsque la boucle à verrouillage de phase est dans sa phase de démarrage (ENST=0, par exemple), les interrupteurs SW1 sont ouverts, déconnectant le circuit de pompe de charge CHP des sorties du comparateur de phase PFD. Comme illustré sur la figure 2, le filtre FLT comporte ici une première branche BR1 connectée entre le nœud ND1 et la masse GND et une deuxième branche BR2 également connectée entre le nœud ND1 et la masse GND. La première branche comprend un réseau résistif R connecté en série avec un premier condensateur C1. Le réseau résistif R comporte une première résistance R1 connectée entre le nœud ND1 et un nœud intermédiaire ND2 et une deuxième résistance R2 connectée entre le nœud intermédiaire ND2 et le premier condensateur C1. A des fins de simplification, C1, C2, R1 et R2 désigneront également respectivement la valeur capacitive du premier condensateur C1, la valeur capacitive du deuxième condensateur C2, la valeur résistive de la première résistance R1 et la valeur résistive de la deuxième résistance R2. Dans cet exemple, la valeur capacitive C1 du premier condensateur C1 est égale à a fois la valeur capacitive C2 du deuxième condensateur C2, c’est-à-dire C1 = a*C2. A titre indicatif, a est de l’ordre de 10. La valeur résistive R1 de la première résistance R1 est quant à elle égale à a fois la valeur résistive R2 de la deuxième résistance R2, c’est-à-dire R1 = a*R2. De ce fait, le produit R2*C1 est égal au produit R1*C2 c’est-à-dire à a fois le produit R2*C2. Et, pendant la phase de démarrage, un courant de précharge Ip va être appliqué au nœud intermédiaire ND2. Et, puisque C1 est égal à a*C2, on mettra le même temps pour précharger C1 et C2, ce temps étant égal à la constante du filtre divisée par a. Comme illustré sur la figure 1, ce courant de précharge Ip est issu d’une source de courant SC activable par l’intermédiaire d’un deuxième interrupteur SW2 commandé par la sortie d’une porte logique ET, référencée PL. Cette porte PL reçoit sur une première entrée, l’impulsion de commande IMP du signal UP, et sur une deuxième entrée, le signal ENST inversé par un inverseur INV. Pendant la phase de démarrage, le signal ENST est à « 0 » et il est à « 1 » après la phase de démarrage. De ce fait pendant la phase de démarrage le deuxième interrupteur SW2 est commandé par les impulsions du signal UP, tandis qu’après la phase de démarrage, le deuxième interrupteur SW2 est toujours ouvert. Plus précisément, pendant la phase de démarrage, si le signal UP est au niveau haut (représentatif d’une impulsion IMP) l’interrupteur SW2 est fermé et la source de courant délivre le courant de précharge Ip sur le nœud intermédiaire ND2. Cette situation dure tant que le signal UP est à 1, c’est-à-dire tant que l’impulsion de commande IMP est présente. Par contre, dès que l’impulsion IMP disparaît (signal UP à zéro) l’interrupteur SW2 est ouvert et aucun courant de précharge n’est délivré au nœud ND2. Le filtre capacitif FLT se charge donc pendant les impulsions IMP et ces chargements permettent de faire monter la tension de contrôle en entrée de l’oscillateur VCO, ce qui permet par conséquent d’augmenter la fréquence du signal de sortie de cet oscillateur. La source de courant SC et le filtre FLT font donc partie de moyens de contrôle configurés pour augmenter la tension de contrôle de l’oscillateur au cours de ladite impulsion de commande IMP. Par ailleurs la source de courant SC est réglable par des moyens de réglage MRG comme on le verra plus en détails ci-après. Le circuit intégré IC incorporant la boucle à verrouillage de phase PLL comporte également des moyens de détection MDT configurés pour détecter la fin de la phase de démarrage et délivrer par conséquent la valeur logique 1 au signal ENST. La fin de la phase de démarrage est considérée comme atteinte par exemple lorsque le comparateur de phase détecte le signal de retour CKfb avant le signal d’horloge de référence CKin (ce qui correspond à la détection de la première impulsion de commande correspondant à l’état haut du signal « DOWN »), ou encore après l’expiration d’une durée de démarrage, définie par exemple lors de la conception du produit. Outre les moyens qui viennent d’être décrits, le circuit intégré IC comprend d’une façon générale des moyens de traitement MT configurés pour effectuer, lors de ladite phase de démarrage, au moins une détermination d’une variation temporelle de la fréquence du signal de sortie CKvco de l’oscillateur VCO. Les moyens de réglage MRG sont configurés pour régler, lors de ladite phase de démarrage, ladite source de courant SC pour effectuer au moins un ajustement de l’intensité du courant de précharge Ip en fonction de ladite au moins une variation temporelle déterminée de façon à se rapprocher d’une variation temporelle de référence. Plus précisément comme on le verra plus en détails ci-après, les moyens de réglage MRG sont configurés pour régler la source de courant de sorte à diminuer ladite intensité Ip si la variation temporelle déterminée est supérieure à la variation temporelle de référence et augmenter ladite intensité Ip si la variation temporelle déterminée est inférieure à la variation temporelle de référence. Dans le mode de réalisation de la figure 1, et comme illustré sur la figure 3, les moyens de traitement MT sont configurés pour effectuer ici -une détermination de deux valeurs courantes de comptage VCT1, VCT2 présentées par le premier compteur (diviseur par N) DV1 respectivement lors de l’occurrence, au cours d’une impulsion de commande IMP, de deux fronts, ici deux fronts montants, F1, F2 appartenant à deux périodes différentes du signal d’horloge de référence CKin, et -une détermination de ladite variation temporelle PNT à partir desdites deux valeurs courantes de comptage VCT1, VCT2. Les valeurs de comptage du diviseur DV1 à un instant t peuvent être obtenues de façon classique et connue en soi en mémorisant à cet instant t les valeurs des registres internes du diviseur DV1. La variation temporelle, ici la pente PNT, de la fréquence du signal de sortie de l’oscillateur, peut alors être obtenue par la formule (VCT2-VCT1)/∆T1, où ∆T1 désigne la durée entre les deux fronts montants F1 et F2. On notera qu’il est plus simple, mais non indispensable, de faire démarrer le compteur DV1 sur un front montant de CKin, par exemple sur le premier front montant F1, de façon à éviter une réinitialisation du compteur DV1 avant l’expiration de la durée de comptage ∆T1. Bien entendu il aurait été possible de prendre comme deuxième valeur du compteur, la valeur VCT3 présentée par le compteur DV1 lors du front montant F3. Dans ce cas la pente PNT de la fréquence du signal de sortie de l’oscillateur, peut alors être obtenue par la formule (VCT3-VCT1)/∆T2, où ∆T2 désigne la durée entre les deux fronts montants F1 et F3. Cette valeur de la pente est délivrée sur un bus BSS aux moyens de réglage qui comparent dans une étape S30 (figure 3) cette valeur de pente PNT avec une valeur de pente de référence PNTR, déterminée par exemple par simulation compte tenu des caractéristiques de la boucle, pour obtenir à une température de référence, par exemple 25°C, et avec un procédé de fabrication donné, une durée de démarrage souhaitée. Si PNT est supérieure à PNTR, alors les moyens de réglage règlent la source de courant SC de façon à diminuer (étape S31) le courant de précharge Ip de façon à ce qu’il prenne la valeur correspondant à la pente PNTR. La pente PNT va de ce fait se rapprocher de la pente de référence PNTR. Si PNT est inférieure à PNTR, alors les moyens de réglage règlent la source de courant SC de façon à augmenter (étape S32) le courant de précharge Ip de façon à ce qu’il prenne la valeur correspondant à la pente PNTR. La pente PNT va de ce fait se rapprocher de la pente de référence PNTR. Dans le mode de réalisation et de mise en œuvre illustré sur les figures 4 et 5, le circuit intégré diffère de celui décrit en référence aux figures 1 à 3, en ce qui comprend en outre des moyens d’inhibition MHB configurés pour inhiber ou non toute délivrance d’impulsion de commande IMP aux moyens de contrôle SC. Une inhibition de la délivrance d’une impulsion IMP correspond à mettre le signal UP à l’état bas, ce qui ouvre l’interrupteur SW2 et empêche la délivrance du courant de précharge Ip au filtre FLT. Par ailleurs les moyens de traitement MT comportent un compteur additionnel CPT3 configuré pour compter un nombre d’impulsions du signal de sortie CKvco. Comme illustré sur la figure 5, les moyens de traitement sont configurés pour effectuer, après une délivrance d’une première impulsion de commande IMP1 (signal UP à l’état haut) par le comparateur de phase PFD, un premier comptage, par le compteur additionnel CPT3, d’un premier nombre d’impulsions NbP1 du signal de sortie de l’oscillateur entre deux fronts F1, F2 appartenant à deux périodes successives du signal d’horloge de référence CKin. Pendant ce premier comptage, les moyens d’inhibition MHB sont configurés pour procéder à une première inhibition de toute délivrance d’impulsion de commande aux moyens de contrôle (signal IMP à l’état bas). A cet égard comme illustré sur la figure 4, les moyens d’inhibition MHB comportent une porte ET référencée PL3 recevant sur une première entrée le signal UP et sur une deuxième entrée soit la valeur logique 0 soit la valeur logique 1 en fonction de la position d’un commutateur SW3 commandé par un signal émanant d’un circuit de commande CTRL3 recevant le signal CKin. Ainsi, lors de l’occurrence du front montant F1 et jusqu’à l’occurrence du front montant F2, le commutateur SW3 est basculé sur 0 ce qui inhibe l’impulsion IMP (signal à l’état bas). Puis après une levée de la première inhibition par les moyens d’inhibition MHB (commutateur SW3 sur 1) suivie d’une délivrance d’une deuxième impulsion de commande IMP2 par le comparateur de phase, le compteur additionnel CPT3 procède à un deuxième comptage d’un deuxième nombre NbP2 d’impulsions du signal de sortie CKvco de l’oscillateur entre deux fronts montants F3, F4 de deux périodes successives du signal d’horloge de référence CKin. Pendant de deuxième comptage les moyens d’inhibition MHB sont configurés pour procéder à une deuxième inhibition de toute délivrance d’impulsion de commande (commutateur SW3 sur 0 donc signal IMP à l’état bas) aux moyens de contrôle. Les moyens de traitement MT déterminent ladite variation temporelle, ici la pente, de la fréquence de sortie à partir du premier nombre NbP1 et du deuxième nombre NbP2. Plus précisément, le rapport NbP1/∆T1 fournit une première valeur de la fréquence de sortie et le rapport NbP2/∆T2 fournit une deuxième valeur de la fréquence de sortie. La différence entre ces deux valeurs, rapportée à l’intervalle de temps les séparant fournit une valeur de la pente PNT. Les étapes S50, S51 et S52 effectuées par les moyens de réglage MRG sont analogues aux étapes S30, S31 et S32 décrites ci-avant. Dans le mode de réalisation et de mise en œuvre illustré sur les figures 6 et 7, le circuit intégré diffère de celui décrit en référence aux figures 1 à 3, en ce que le premier compteur DV1 est réinitialisable par réception sur son entrée de réinitialisation RST d’un signal ou impulsion de réinitialisation IMPRST et en ce qu’il comprend en outre des moyens de réinitialisation MRST configurés pour effectuer lors de ladite phase de démarrage, la réinitialisation (impulsion de réinitialisation IMPRST) du premier compteur DV1 à chaque front montant, par exemple, du signal d’horloge de référence CKin, le comparateur de phase PHD étant configuré pour délivrer une impulsion de commande IMP (signal UP à l’état haut) à chaque front descendant, par exemple, du signal de référence CKin. Par ailleurs le signal d’horloge de référence CKin a un rapport cyclique de 50%. Ce mode de réalisation et de mise en œuvre est compatible avec l’invention décrite dans la demande de brevet français déposée sous le n° 1907661 et en combine donc les avantages. Comme illustré sur la figure 7, les moyens de traitement MT sont configurés pour effectuer ici : -une détermination de deux valeurs courantes de comptage VCT1 et VCT2 présentées par le premier compteur DV1 respectivement lors de l’occurrence de deux impulsions de commande IMP1, IMP2, et -une détermination de ladite variation temporelle PNT à partir desdites valeurs courantes de comptage VCT1, VCT2, temporellement espacée de la durée ∆T. Cette détermination est effectuée d’une manière analogue à ce qui a été décrit en référence à la figure 3 et les étapes S70, S71 et S72 effectuées par les moyens de réglage MRG sont analogues aux étapes S30, S31 et S32 décrites ci-avant. Dans ce mode de mise en œuvre et de réalisation prévoyant une réinitialisation du premier diviseur DV1 sur front du signal d’horloge de référence CKin, la fin de la phase de démarrage est considérée comme atteinte lorsque la durée de l’impulsion de commande IMP correspondant à l’état haut du signal « UP » est inférieure à quelques pourcents du produit de la période nominale T CKVCO du signal de sortie de l’oscillateur VCO par le rapport de division N. A titre d’exemple, ce seuil peut être pris égal à 2%. Aussi, selon une première possibilité, pour détecter cette condition de fin de phase de démarrage, les moyens de détection MDT peuvent être configurés pour compter le nombre de fronts du signal CK VCO pendant la durée de l’impulsion IMP. Selon un autre mode de réalisation possible, les moyens MDT peuvent comporter un filtre passe-bas recevant le signal UP et dont la constante de temps est reliée audit seuil de quelques pourcents. Selon que la sortie de ce filtre délivre ou non un signal haut, les moyens MDT délivreront soit la valeur logique « 0 » ou la valeur logique « 1 » du signal ENST. En variante, la fin de la phase de démarrage peut être également considérée comme atteinte lorsque la première impulsion de commande correspondant à l’état haut du signal « DOWN » est détectée. Dans le mode de réalisation et de mise en œuvre illustré sur les figures 8 et 9, le circuit intégré diffère de celui décrit en référence aux figures 6 et 7, en ce que le rapport cyclique du signal d’horloge reçu sur l’entrée BE peut être quelconque et pas nécessairement égal à 50%. Ce mode de réalisation et de mise en œuvre est également compatible avec l’invention décrite dans la demande de brevet français déposée sous le n° 1907661 et en combine donc les avantages. Comme illustré sur la figure 8, l’entrée BE reçoit un signal de référence initial CKin. A titre d’exemple, la fréquence du signal de référence initial CKin peut être égale à 16 MHz tandis que la fréquence du signal de sortie CK VCO peut être égale à 832 MHz. Comme indiqué ci-avant, le signal de référence initial CKin a un rapport cyclique quelconque, notamment différent de 50%. La boucle PLL comprend à cet égard des moyens de délivrance MDV configurés pour délivrer sur la deuxième entrée E2 du comparateur de phase PFD, le signal d’horloge de référence CKin/2 qui est une division par deux du signal de référence initial CKin. A cet égard, les moyens de délivrance comportent ici par exemple un diviseur par deux, DV2A, qui est en fait un compteur, connecté à la borne d’entrée BE et qui délivre le signal d’horloge de référence CKin/2. Ce signal d’horloge de référence CKin/2 a donc un rapport cyclique de 50%. Les moyens de délivrance MDV comportent par ailleurs un premier multiplexeur Mux1, commandé par le signal ENST, recevant d’une part le signal de référence CKin/2 et le signal de référence initial CKin. Durant la phase de démarrage, c’est-à-dire lorsque le signal logique ENST a la valeur logique « 0 », le multiplexeur Mux1 délivre sur l’entrée E2 le signal de référence initial divisé par deux qui forme de ce fait le signal de référence reçu sur la deuxième entrée E2 du comparateur de phase PFD. Le signal de retour délivré sur la première entrée E1 du comparateur de phase PFD est issu d’un deuxième multiplexeur Mux2 également commandé par le signal ENST. Le signal de sortie du premier diviseur CKfb est délivré à une première entrée du deuxième multiplexeur Mux2. La deuxième entrée du deuxième Mux2 reçoit le signal CKfb/2 délivré par un autre diviseur par deux DV2B et qui résulte par conséquent de la division par deux du signal CKfb. Ainsi, dans cet exemple, durant la phase de démarrage de la boucle PLL, puisque l’entrée E2 de comparateur de phase reçoit le signal de référence CKin/2, le signal de retour délivré sur la première entrée E1 du comparateur de phase est le signal CKfb/2. La réinitialisation du premier diviseur DV1 est comme indiqué ci-avant obtenue par l’application d’une impulsion de réinitialisation IMPRST sur l’entrée de réinitialisation RST du diviseur. Cette impulsion de réinitialisation IMPRST est obtenue, lors de la phase de démarrage, par des moyens de réinitialisation MRST en réponse à chaque front montant FM du signal de référence qui est ici le signal CKin/2. Bien entendu, il aurait été possible de faire cette réinitialisation sur chaque front descendant du signal CKin/2. Par ailleurs, une fois la phase de démarrage terminée, les moyens MRST vont délivrer une ultime impulsion de réinitialisation sur le premier front montant du signal de référence, qui sera cette fois-ci le signal CKin, qui suit la fin de la phase de démarrage. Les moyens de réinitialisation MRST peuvent être aisément réalisés au moyen de circuits logiques. On se réfère maintenant plus particulièrement à la figure 9 qui a la forme d’un chronogramme temporel. Sur la deuxième ligne de cette figure, est représenté le signal de référence initial CKin qui, comme on le voit, a un rapport cyclique différent de 50%. Sur la troisième ligne, est représenté le signal de référence CKin/2, résultant de la division par deux du signal de référence initial, et qui cette fois-ci a un rapport cyclique de 50%. Ce signal CKin/2 est, comme on l’a expliqué ci-avant, le signal de référence délivré sur la deuxième entrée E2 du comparateur de phase PFD. Par ailleurs, on voit qu’à chaque front montant du signal de référence CKin/2, est émise par les moyens de réalisation MRST, une impulsion de réalisation IMPRST qui réinitialise le premier diviseur DV1, c’est-à-dire qui réinitialise à 0 le compteur formant ce premier diviseur. Par ailleurs, sur chaque front descendant du signal de référence CKin/2, le comparateur de phase PFD compare la phase du signal de référence CKin/2 avec la phase du signal de retour CKfb/2 et délivre en conséquence l’impulsion de commande IMP du signal UP. Cette impulsion IMP permet, quand elle est présente, d’appliquer le courant de précharge Ip sur le nœud intermédiaire ND2 du filtre FLT. A cet égard les moyens de traitement MT sont ici configurés pour effectuer : -un premier comptage, après la délivrance d’une première impulsion de commande IMP1, d’un premier nombre NbP1 d’impulsions du signal de sortie CKvco de l’oscillateur entre deux fronts F1, F2 du signal d’horloge de référence espacés d’une demi-période ∆T du signal d’horloge de référence CKin/2, alors que le signal UP est à 0, -un deuxième comptage, après la délivrance d’une deuxième impulsion de commande IMP2, d’un deuxième nombre NbP2 d’impulsions du signal de sortie de l’oscillateur entre deux fronts F3, F4 du signal d’horloge de référence espacés d’une demi-période ∆T du signal d’horloge de référence CKin/2, alors que le signal UP est à 0, et -une détermination de ladite variation temporelle PNT à partir des deux nombres NbP1 et NbP2. Comme dans le cas de la figure 4, ces comptages sont effectués par un compteur additionnel CPT3. Le rapport NbP1/∆T fournit une première valeur de la fréquence de sortie et le rapport NbP2/∆T fournit une deuxième valeur de la fréquence de sortie. La différence entre ces deux valeurs, rapportée à l’intervalle de temps les séparant fournit une valeur de la pente PNT. Les étapes S90, S91 et S92 effectuées par les moyens de réglage MRG sont analogues aux étapes S30, S31 et S32 décrites ci-avant. On remarque, qu’au fur et à mesure du déroulement de cette phase de démarrage, la durée de l’impulsion IMP du signal UP diminue puisque la fréquence de sortie du signal CK VCO augmente. Et, comme indiqué ci-avant en référence aux figures 6 et 7, lorsque la durée T de l’impulsion IMP est inférieure ou égale à 2% du produit du rapport de division N par la période TCK VCO du signal d’oscillateur, ou lorsqu’un signal « DOWN » survient, le signal de commande ENST passe à 1, marquant la fin de la phase de démarrage. A cet instant, le premier multiplexeur Mux1 délivre, sur la deuxième entrée E2 du comparateur de phase le signal de référence initial CKin qui devient le signal de référence. Par ailleurs, le signal de retour délivré sur la première entrée E1 du comparateur de phase PFD devient le signal CKfb issu directement du diviseur (c’est-à-dire sans avoir été au préalable divisé par deux). Dans le même temps, les interrupteurs SW1 sont fermés, connectant les deux sorties (délivrant respectivement les deux signaux UP et DOWN) du comparateur de phase PFD aux entrées du circuit de pompe de charge de façon à retrouver le fonctionnement classique d’une boucle à verrouillage de phase. L’interrupteur SW2 est ouvert, interrompant l’application du courant de précharge Ip. Le courant qui permet de réguler la tension de commande Vcontrol de l’oscillateur local VCO est cette fois-ci le courant Icp délivré par le circuit de pompe de charge. Cela étant, afin d’accélérer la synchronisation du signal CK VCO et du signal de référence CKin, les moyens MRST procèdent comme indiqué ci-avant à une ultime réinitialisation du premier diviseur DV1 lors du premier front montant du signal de référence CKin qui suit la fin de la phase de démarrage. La boucle à verrouillage de phase sera ensuite prête à délivrer son signal de sortie après quelques cycles. Ce signal de sortie pourra par exemple servir de signal d’horloge à un microprocesseur. Procédé de gestion du fonctionnement d’une boucle à verrouillage de phase (PLL), ladite boucle comportant un comparateur de phase et un oscillateur commandé en tension, le fonctionnement de la boucle à verrouillage de phase comprenant une phase de démarrage comportant -une délivrance, par le comparateur de phase, d’impulsions de commande (IMP) au cours de chacune d’elles la fréquence du signal de sortie (CKvco) de l’oscillateur augmente, ladite augmentation comportant une application d’un courant de précharge (Ip) en entrée de l’oscillateur, -au moins une détermination d’une variation temporelle (PNT) de ladite fréquence du signal de de sortie, et -au moins un ajustement de l’intensité du courant de précharge (Ip) en fonction de ladite au moins une variation temporelle déterminée (PNT) de façon à se rapprocher d’une variation temporelle de référence (PNTR). Procédé selon la revendication 1, dans lequel ledit ajustement de l’intensité du courant de précharge (Ip) comprend une baisse de ladite intensité si la variation temporelle déterminée est supérieure à la variation temporelle de référence et une augmentation de ladite intensité si la variation temporelle déterminée est inférieure à la variation temporelle de référence. Procédé selon la revendication 1 ou 2, comprenant une délivrance au comparateur de phase de la boucle d’un signal d’horloge de référence et d’un signal de retour issu d’un premier compteur formant un premier diviseur (DV1) du signal de sortie de l’oscillateur contrôlé en tension, et dans lequel la détermination de la variation temporelle de ladite fréquence de sortie comprend -une détermination d’au moins deux valeurs courantes de comptage (VCT1 ; VCT2) présentées par le premier compteur respectivement lors de l’occurrence, au cours d’une impulsion de commande, d’au moins deux fronts (F1, F2) appartenant à au moins deux périodes différentes du signal d’horloge de référence, et -une détermination de ladite variation temporelle (PNT) à partir desdites au moins deux valeurs courantes de comptage. Procédé selon la revendication 1 ou 2, comprenant une délivrance au comparateur de phase de la boucle d’un signal d’horloge de référence, et dans lequel la détermination de la variation temporelle de la fréquence du signal de de sortie comprend : -après une délivrance d’une impulsion de commande (IMP1), un premier comptage d’un premier nombre d’impulsions (NbP1) du signal de sortie de l’oscillateur entre deux fronts (F1, F2) appartenant à deux périodes successives du signal d’horloge de référence, comptage pendant lequel on empêche toute augmentation de la fréquence du signal de sortie, puis -après une levée de la première inhibition suivie d’une délivrance d’une impulsion de commande ultérieure (IMP2), un deuxième comptage d’un deuxième nombre d’impulsions (NbP2) du signal de sortie de l’oscillateur entre deux fronts (F3, F4) appartenant à deux périodes successives du signal d’horloge de référence, comptage pendant lequel on empêche toute augmentation de la fréquence du signal de sortie, et -une détermination de ladite variation temporelle (PNT) à partir du premier nombre et du deuxième nombre. Procédé selon la revendication 1 ou 2, comprenant -une délivrance au comparateur de phase de la boucle, d’un signal d’horloge de référence (CKin) ayant un rapport cyclique de 50%, -une réinitialisation, lors de la phase de démarrage, à chaque front d’un premier type du signal d’horloge de référence, d’un premier compteur (DV1) formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, -une délivrance par le comparateur de phase recevant le signal de référence et un signal de retour issu du premier diviseur, à chaque front d’un deuxième type du signal de référence, d’une impulsion de commande, et dans lequel la détermination de la variation temporelle (PNT) de ladite fréquence du signal de sortie comprend -une détermination d’au moins deux valeurs courantes de comptage (VCT1, VCT2) présentées par le premier compteur (DV1) respectivement lors de l’occurrence d’au moins deux impulsions de commande (IMP1, IMP2), et -une détermination de ladite variation temporelle (PNT) à partir desdites au moins deux valeurs courantes de comptage. Procédé selon la revendication 1 ou 2, comprenant, lors de la phase de démarrage, -une délivrance au comparateur de phase de la boucle, d’un signal d’horloge de référence (CKin/2) ayant un rapport cyclique de 50%, -une réinitialisation, à chaque front d’un premier type du signal d’horloge de référence, d’un premier compteur formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, -une délivrance par le comparateur de phase recevant le signal de référence et un signal de retour (CKfb/2) issu du premier diviseur, à chaque front d’un deuxième type du signal de référence, d’une impulsion de commande, et dans lequel la détermination de la variation temporelle de ladite fréquence du signal de sortie comprend -un premier comptage, après la délivrance d’une impulsion de commande (IMP1), d’un premier nombre d’impulsions (NbP1) du signal de sortie de l’oscillateur entre deux fronts (F1, F2) du signal d’horloge de référence espacés d’une demi-période (∆T) du signal d’horloge de référence (CKin/2), -un deuxième comptage, après la délivrance d’une impulsion de commande ultérieure (IMP2), d’un deuxième nombre d’impulsions (NbP2) du signal de sortie de l’oscillateur entre deux (F3, F4) du signal d’horloge de référence espacés d’une demi-période (∆T) du signal d’horloge de référence (CKin/2), et -une détermination de ladite variation temporelle (PNT) à partir du premier nombre et du deuxième nombre. Procédé selon l’une des revendications précédentes, comprenant l’application du courant de précharge (Ip) dans un filtre résistif capacitif (FLT) connecté en entrée de l’oscillateur. le filtre résistif capacitif comprenant -une première branche (BR1) connectée entre ladite entrée de l’oscillateur et la masse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l’oscillateur et un nœud intermédiaire et ayant une première valeur résistive et une deuxième résistance connectée entre le nœud intermédiaire et le premier condensateur et ayant une deuxième valeur résistive, et -une deuxième branche (BR2) connectée entre ladite entrée de l’oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive, -la première valeur capacitive étant égale à a fois la deuxième valeur capacitive, et la première valeur résistive est égale à a fois la deuxième valeur résistive, et ledit courant de précharge est appliqué audit nœud intermédiaire. Procédé selon l’une des revendications précédentes, comprenant une délivrance au comparateur de phase de la boucle d’un signal de retour issu d’un premier compteur formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension et dans lequel ladite phase de démarrage se termine lorsque la durée (T) de l’impulsion de commande (IMP) est inférieure à quelques pourcents du produit de la période du signal de sortie de l’oscillateur par le rapport de division du premier diviseur, ou lorsque le comparateur de phase détecte le signal de retour avant le signal d’horloge de référence, ou lorsqu’une durée définie expire. Circuit intégré, comprenant -une boucle à verrouillage de phase (PLL) comportant un oscillateur contrôlé en tension (VCO) et un comparateur de phase (PFD) configuré pour délivrer, lors d’une phase de démarrage de la boucle, des impulsions de commande (IMP), -des moyens de contrôle (SC, FLT) configurés pour, lors de phase de démarrage, augmenter la fréquence du signal de sortie de l’oscillateur au cours de chaque impulsion de commande et comportant une source de courant (SC) réglable et activable lors de chaque impulsion de commande et configurée pour appliquer, une fois activée, un courant de précharge en entrée de l’oscillateur, -des moyens de traitement (MT) configurés pour effectuer, lors de ladite phase de démarrage, au moins une détermination d’une variation temporelle de ladite fréquence de sortie, et -des moyens de réglage (MRG) configurés pour régler, lors de ladite phase de démarrage, ladite source de courant pour effectuer au moins un ajustement de l’intensité du courant de précharge en fonction de ladite au moins une variation temporelle déterminée (PNT) de façon à se rapprocher d’une variation temporelle de référence(PNTR) . Circuit intégré selon la revendication 9, dans lequel les moyens de réglage (MRG) sont configurés pour régler la source de courant de sorte à diminuer ladite intensité si la variation temporelle déterminée est supérieure à la variation temporelle de référence et augmenter ladite intensité si la variation temporelle déterminée est inférieure à la variation temporelle de référence. Circuit intégré selon la revendication 9 ou 10, dans lequel la boucle comprend en outre un premier compteur (DV1) formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, et le circuit intégré comprend des moyens de délivrance configurés pour délivrer au comparateur de phase de la boucle un signal d’horloge de référence, le comparateur de phase étant configuré pour recevoir également un signal de retour issu du premier diviseur (DV1), et les moyens de traitement (MT) sont configurés pour effectuer -une détermination d’au moins deux valeurs courantes de comptage présentées par le premier compteur respectivement lors de l’occurrence, au cours d’une impulsion de commande, d’au moins deux fronts appartenant à au moins deux périodes différentes du signal d’horloge de référence, et -une détermination de ladite variation temporelle à partir desdites au moins deux valeurs courantes de comptage. Circuit intégré selon la revendication 9 ou 10, comprenant des moyens de délivrance configurés pour délivrer au comparateur de phase de la boucle, un signal d’horloge de référence, et des moyens d’inhibition (MHB) configurés pour inhiber ou non toute délivrance d’impulsion de commande aux moyens de contrôle, et dans lequel les moyens de traitement (MT) sont configurés pour effectuer : -après une délivrance d’une impulsion de commande par le comparateur de phase, un premier comptage d’un premier nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts appartenant à deux périodes successives du signal d’horloge de référence, comptage pendant lequel les moyens d’inhibition (MHB) sont configurés pour procéder à une première inhibition de toute délivrance d’impulsion de commande aux moyens de contrôle, puis -après une levée de la première inhibition par les moyens d’inhibition suivie d’une délivrance d’une impulsion de commande ultérieure par le comparateur de phase, un deuxième comptage d’un deuxième nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts de deux périodes successives du signal d’horloge de référence, comptage pendant lequel les moyens d’inhibition (MHB) sont configurés pour procéder à une deuxième inhibition de toute délivrance d’impulsion de commande aux moyens de contrôle, et -une détermination de ladite variation temporelle (PNT) à partir du premier nombre et du deuxième nombre. Circuit intégré selon la revendication 9 ou 10, dans lequel la boucle comprend en outre un premier compteur (DV1) formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, et le circuit intégré comprend -des moyens de délivrance configurés pour délivrer au comparateur de phase de la boucle un signal d’horloge de référence (CKin) ayant un rapport cyclique de 50%, le comparateur de phase étant configuré pour recevoir également un signal de retour issu du premier diviseur (DV1), -des moyens de réinitialisation (MRST) configurés pour effectuer lors de ladite phase de démarrage, une réinitialisation du premier compteur à chaque front d’un premier type du signal d’horloge de référence, le comparateur de phase étant configuré pour délivrer une impulsion de commande à chaque front d’un deuxième type du signal de référence, et dans lequel les moyens de traitement (MT) sont configurés pour effectuer -une détermination d’au moins deux valeurs courantes de comptage présentées par le premier compteur respectivement lors de l’occurrence d’au moins deux impulsions de commande, et -une détermination de ladite variation temporelle à partir desdites au moins deux valeurs courantes de comptage. Circuit intégré selon la revendication 9 ou 10, dans lequel la boucle comprend en outre un premier compteur (DV1) formant un premier diviseur du signal de sortie de l’oscillateur contrôlé en tension, et le circuit intégré comprend -des moyens de délivrance (MDV) configurés pour délivrer au comparateur de phase de la boucle un signal d’horloge de référence (CKin/2) ayant un rapport cyclique de 50%, le comparateur de phase étant configuré pour recevoir également un signal de retour (CKfb/2) issu du premier diviseur (DV1), -des moyens de réinitialisation (MRST) configurés pour effectuer lors de ladite phase de démarrage, une réinitialisation du premier compteur à chaque front d’un premier type du signal d’horloge de référence, le comparateur de phase étant configuré pour délivrer une impulsion de commande à chaque front d’un deuxième type du signal de référence, et dans lequel les moyens de traitement (MT) sont configurés pour effectuer -un premier comptage, après la délivrance d’une impulsion de commande, d’un premier nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts du signal d’horloge de référence espacés d’une demi-période du signal d’horloge de référence, -un deuxième comptage, après la délivrance d’une impulsion de commande ultérieure, d’un deuxième nombre d’impulsions du signal de sortie de l’oscillateur entre deux fronts du signal d’horloge de référence espacés d’une demi-période du signal d’horloge de référence, et -une détermination de ladite variation temporelle à partir du premier nombre et du deuxième nombre. Circuit intégré selon l’une des revendications 9 à 14, dans lequel la source de courant (SC) est configurée pour appliquer, une fois activée, le courant de précharge dans un filtre résistif capacitif (FLT) connecté en entrée de l’oscillateur, le filtre résistif capacitif (FLT) comprenant -une première branche (BR1) connectée entre ladite entrée de l’oscillateur et la masse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l’oscillateur et un nœud intermédiaire et ayant une première valeur résistive et une deuxième résistance connectée entre le nœud intermédiaire et le premier condensateur et ayant une deuxième valeur résistive, et -une deuxième branche (BR2) connectée entre ladite entrée de l’oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive, -la première valeur capacitive étant égale à a fois la deuxième valeur capacitive, et la première valeur résistive est égale à a fois la deuxième valeur résistive, et la source de courant est connectée audit nœud intermédiaire.