Brevet FR3105469A1 — publié le 20210625

Processeur graphique, plateforme comprenant un tel processeur graphique et un processeur central multicœurs, et procédé de gestion de ressource(s) d’un tel processeur graphique Ce processeur graphique (18) est destiné à être relié à un processeur central (16) multicœurs ayant N cœurs (C 1 , C 2 ) distincts, N étant un nombre entier supérieur ou égal à 2, et comprend une mémoire (26). La mémoire (26) comporte un espace réservé (40) de stockage de N ensembles (42) de descripteur(s) (44), chaque ensemble (42) de descripteur(s) (44) étant associé à un cœur (C 1 , C 2 ) respectif du processeur central (16) multicœurs, chaque descripteur (44) identifiant un lot de ressource(s) du processeur graphique (18) pour l’affichage de donnée(s) par une application logicielle destinée à être exécutée via ledit cœur (C 1 , C 2 ). Le processeur graphique (18) comprend en outre un séquenceur (28) configuré pour traiter successivement les descripteurs (44) stockés dans l’espace réservé de stockage (40). Figure pour l'abrégé : Figure 1 Processeur graphique, plateforme comprenant un tel processeur graphique et un processeur central multicœurs, et procédé de gestion de ressource(s) d’un tel processeur graphique La présente invention concerne un processeur graphique destiné à être relié à un processeur central multicœurs ayant N cœurs distincts, N étant un nombre entier supérieur ou égal à 2. L’invention concerne également une plateforme comprenant un tel processeur graphique et un processeur central multicœurs ayant N cœurs distincts, relié au processeur graphique. L’invention concerne également un procédé de gestion de ressource(s) d’un processeur graphique, le procédé étant mis en œuvre par un tel processeur graphique. L’invention concerne le domaine des systèmes d’affichage de données, de préférence destinés à être embarqués à bord d’un aéronef, notamment dans un cockpit d'aéronef. L’invention concerne en particulier le domaine des processeurs graphiques inclus dans ces systèmes d’affichage, ces processeurs graphiques étant également généralement appelés GPU (de l’anglais Graphic Processing Unit ). De tels processeurs graphiques sont typiquement réalisés sous forme d’un ou plusieurs circuits intégrés dédiés, tels qu’un ou plusieurs ASIC (de l’anglais Application Specific Integrated Circuit ). Chaque processeur graphique est généralement relié à un processeur central, en particulier un processeur multicœurs, pour former une plateforme, le processeur central étant également généralement appelé CPU (de l’anglais Central Processing Unit ) On connait alors une plateforme du type précité présentant une architecture dite de multitraitement symétrique, également appelée architecture SMP (de l’anglais Symetrical Multi-Processing ). Une telle plateforme héberge généralement un unique système d’exploitation pour tous les cœurs du processeur multicœurs, et le système d’exploitation gère alors l’accès de chacun des cœurs aux différents autres éléments de la plateforme, notamment au processeur graphique. Toutefois, une plateforme avec une telle architecture de multitraitement symétrique n’est pas toujours adaptée. Le but de l’invention est alors de proposer un processeur graphique, et un procédé associé de gestion de ressource(s), permettant un fonctionnement de la plateforme comprenant le processeur graphique selon une architecture dite de multitraitement asymétrique, également appelée architecture AMP (de l’anglais Asymetrical Multi-Processing ). A cet effet, l’invention a pour objet un processeur graphique destiné à être relié à un processeur central multicœurs ayant N cœurs distincts, N étant un nombre entier supérieur ou égal à 2, le processeur graphique comprenant une mémoire, la mémoire comportant un espace réservé de stockage de N ensembles de descripteur(s), chaque ensemble de descripteur(s) étant associé à un cœur respectif du processeur central multicœurs, chaque descripteur identifiant un lot de ressource(s) du processeur graphique pour l’affichage de donnée(s) par une application logicielle destinée à être exécutée via ledit cœur respectif, et le processeur graphique comprenant en outre un séquenceur configuré pour traiter successivement les descripteurs stockés dans l’espace réservé de stockage. Ainsi, le processeur graphique selon l’invention permet, de par l’espace réservé de stockage de N ensembles de descripteur(s) et le séquenceur apte à traiter successivement les descripteurs stockés dans ledit espace de stockage, d’effectuer un partage des ressources du processeur graphique directement au niveau du processeur graphique, et non plus au niveau du système d’exploitation ainsi qu’effectué avec une plateforme et un processeur graphique de l’état de la technique. Suivant d’autres aspects avantageux de l’invention, le processeur graphique comprend une ou plusieurs des caractéristiques suivantes, prises isolément ou suivant toutes les combinaisons techniquement possibles : - l’espace réservé de stockage comporte N zones distinctes de stockage, chaque zone étant apte à stocker un ensemble respectif de descripteur(s), les N zones de stockage étant disjointes les unes des autres ; - le séquenceur est configuré pour traiter zone par zone les descripteurs stockés dans l’espace réservé de stockage ; - chaque zone de stockage comporte un ou plusieurs secteurs distincts de stockage, chaque secteur étant apte à stocker un sous-ensemble respectif de descripteur(s) pour une application logicielle respective apte à être exécutée par le cœur associé à ladite zone de stockage, le ou les secteurs de stockage étant disjoints les uns des autres ; - le séquenceur est configuré pour traiter secteur par secteur les descripteurs stockés dans une zone de stockage respective ; - une temporisation maximale est associée à chaque secteur de stockage, et le séquenceur est configuré pour, lorsque la temporisation maximale est atteinte, interrompre le traitement du ou des descripteurs pour un secteur courant et pour passer au traitement du ou des descripteurs pour un secteur suivant, le séquenceur étant, de préférence et en cas d’interruption d’un traitement respectif de descripteur(s), configuré pour sauvegarder, dans un emplacement de stockage, un état d’exécution de chaque descripteur dont le traitement est interrompu, en vue d’une reprise ultérieure du traitement interrompu ; - un niveau de priorité est associé à chaque secteur, et lorsqu’une zone respective de stockage comporte plusieurs secteurs distincts de stockage, le séquenceur est configuré en outre pour traiter lesdits secteurs de stockage selon un ordre monotone de leurs niveaux de priorité ; et - chaque descripteur comporte une ou plusieurs informations choisies parmi le groupe consistant en : un identifiant d’un contexte graphique ; un identifiant d’une surface graphique ; un temps maximal d’exécution ; et un identifiant d’une pile de commande et d’exécution. L’invention a également pour objet une plateforme comprenant un processeur graphique et un processeur central multicœurs ayant N cœurs distincts, N étant un nombre entier supérieur ou égal à 2, le processeur graphique étant relié au processeur central et tel que défini ci-dessus. L’invention a également pour objet un procédé de gestion de ressource(s) d’un processeur graphique, le procédé étant mis en œuvre par le processeur graphique, le processeur graphique comprenant une mémoire et étant destiné à être relié à un processeur central multicœurs ayant N cœurs distincts, N étant un nombre entier supérieur ou égal à 2, le procédé comprenant les étapes consistant à : - allouer, dans la mémoire, un espace réservé de stockage de N ensembles de descripteur(s), chaque ensemble de descripteur(s) étant associé à un cœur respectif du processeur central multicœurs, chaque descripteur identifiant un lot de ressource(s) du processeur graphique pour l’affichage de donnée(s) par une application logicielle destinée à être exécutée via ledit cœur respectif, et - traiter successivement les descripteurs stockés dans l’espace réservé de stockage. Ces caractéristiques et avantages de l’invention apparaîtront plus clairement à la lecture de la description qui va suivre, donnée uniquement à titre d’exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels : la figure 1 est une représentation schématique d’un système avionique selon l’invention, destiné à être embarqué à bord d’un aéronef et comprenant une plateforme avionique, la plateforme comportant un processeur central et un processeur graphique relié au processeur central ; la figure 2 est un organigramme d’un procédé, selon l’invention, de gestion de ressource(s) du processeur graphique de la figure 1, le procédé étant mis en œuvre par ledit processeur graphique ; la figure 3 est un chronogramme schématique représentant la préparation par le processeur central, puis par le processeur graphique, et enfin l’affichage d’une image sur un écran d’affichage, selon un premier mode de fonctionnement ; la figure 4 est une vue analogue à celle de la figure 3, selon un deuxième mode de fonctionnement ; et la figure 5 est une vue analogue à celle de la figure 3 selon un troisième mode de fonctionnement. Sur la figure 1, un système avionique 10, destiné à être embarqué à bord d’un aéronef, non représenté, comprend une plateforme avionique 12. La plateforme avionique 12 comprend un processeur central 16, également appelé CPU (de l’anglais Central Processing Unit ), et un processeur graphique 18, également appelé GPU (de l’anglais Graphic Processing Unit ), le processeur graphique 18 étant relié au processeur central 16. Le processeur central 16 est un processeur central multicœurs ayant N cœurs C 1 , … C N distincts, N étant un nombre entier supérieur ou égal à 2. En complément, la plateforme 12 comprend un écran d’affichage 20, relié par exemple au processeur graphique 18. En complément facultatif, l’architecture de la plateforme 12 est une architecture dite de multitraitement asymétrique, également appelée architecture AMP (de l’anglais Asymetrical Multi-Processing ). Selon ce complément facultatif avec architecture AMP, la plateforme 12 est en outre apte à héberger N systèmes d’exploitation OS 1 , … OS N distincts, chaque système d’exploitation OS 1 , … OS N étant associé à un cœur respectif C 1 , … C N . Le processeur central 16 est connu en soi. Dans l’exemple de la figure 1, le processeur central 16 représenté est, par souci de simplification du dessin, un processeur à 2 cœurs C 1 , C 2 . En variante, non représentée, le nombre N de cœurs C 1 , … C N distincts est égal à 2 x P, où P est un multiple entier supérieur ou égal à 2. Le processeur graphique 18 comprend un module 22 de génération d’au moins un ensemble de pixel(s) à afficher et un module 24 d’affichage de chaque ensemble de pixel(s) sur l’écran d’affichage 20, le module d’affichage 24 étant relié au module de génération 22. Le processeur graphique 18 comprend en outre une mémoire 26 de stockage de données et un séquenceur 28. Le séquenceur 28 est par exemple intégré au module de génération 22. En variante, le séquenceur 28 est connecté en entrée du module de génération 22. Le module de génération 22 est configuré pour générer au moins un ensemble de pixel(s) à afficher. En complément facultatif, le module de génération 22 est configuré pour générer au moins une couche intermédiaire d’images, non représentée, chaque couche intermédiaire comportant un ensemble respectif de pixel(s). Selon ce complément facultatif, le processeur graphique 18 comprend en outre un module 32 de composition d’une image à partir de la ou des couches intermédiaires générée(s) par le module de génération 22, le module d’affichage 24 étant alors apte à afficher l’image composée par le module de composition 32. Le module de génération 22 comporte, par exemple, un moteur géométrique 36 apte à générer au moins un groupe de primitive(s) géométrique(s) et un moteur de rendu 38 apte à convertir chaque groupe de primitive(s) géométrique(s) en un ensemble respectif de pixel(s). Le moteur géométrique 36 est également appelé GE (de l’anglais Geometric Engine ), et le moteur de rendu 38 est également appelé RE (de l’anglais Raster Engine , ou encore Rendering Engine ). Le module de génération 22, et en complément facultatif le module de composition 32, forment une chaîne de création graphique d’une image respective, apte à être affichée à l’écran 20 par le module d’affichage 24. La chaîne de création graphique est également appelée pipeline graphique. Le module d’affichage 24 est configuré pour afficher de manière générale chaque ensemble de pixel(s) sur l’écran 20, notamment pour afficher chaque image sur l’écran 20. En complément facultatif, le module d’affichage 24 est également configuré pour mélanger une image respective avec une vidéo, par exemple stocké dans la mémoire de stockage 26, puis pour afficher le mélange 40 de l’image et de la vidéo sur l’écran d’affichage 20. La mémoire 26 est reliée à chacun des modules du processeur graphique 18, notamment au module de génération 22 et au module d’affichage 24, ainsi qu’en complément facultatif au module de composition 32. Selon l’invention, la mémoire 26 comporte un espace réservé 40 de stockage de N ensembles 42 de descripteur(s) 44, chaque ensemble 42 de descripteur(s) 44 étant associé à un cœur C 1 , … C N respectif du processeur central 16 multicœurs, chaque descripteur 44 identifiant un lot de ressource(s) du processeur graphique 18 pour l’affichage de donnée(s) par une application logicielle destinée à être exécutée via ledit cœur C 1 , … C N respectif. Chaque système d’exploitation OS 1 , … OS N est, par exemple, configuré pour créer l’ensemble 42 de descripteur(s) 44 pour le cœur C 1 , … C N auquel il est associé. Le séquenceur 28 est configuré pour traiter successivement les descripteurs 44 stockés dans l’espace réservé de stockage 40. Le module de composition 32 est configuré pour composer chaque image à partir de la ou des couches intermédiaires correspondantes, notamment en positionnant la ou lesdites couches intermédiaires, par exemple les unes par rapport aux autres, et en les superposant le cas échéant. Le moteur géométrique 36, ou GE, est configuré pour générer au moins un groupe de primitive(s) géométrique(s), c’est-à-dire pour générer une portion d’image vectorielle. Le moteur de rendu 38 est ensuite configuré pour convertir chaque groupe de primitive(s) géométrique(s) en un ensemble respectif de pixel(s), c’est-à-dire pour convertir la portion d’image vectorielle correspondant au groupe de primitive(s) géométrique(s) en une portion d’image matricielle correspondant audit ensemble de pixel(s). Cette conversion effectuée par le moteur de rendu 38 est également appelée rastérisation, ou encore matricialisation. En complément facultatif, l’espace réservé de stockage 40 comporte N zones distinctes de stockage 46, chaque zone 46 étant apte à stocker un ensemble 42 respectif de descripteur(s) 44, les N zones de stockage 46 étant disjointes les unes des autres. Selon ce complément facultatif le séquenceur 28 est configuré en outre pour traiter, zone 46 par zone 46, les descripteurs 44 stockés dans l’espace réservé de stockage 40. Chaque descripteur 44 comporte une ou plusieurs informations choisies parmi le groupe consistant en : un identifiant d’un contexte graphique ; un identifiant d’une surface graphique ; un temps maximal d’exécution ; et un identifiant d’une pile de commande et d’exécution. Par contexte graphique, également appelé contexte d’exécution graphique, on entend une collection d’états paramétrant le fonctionnement de la chaîne de création graphique, tels que par exemple des définitions de lois de transformation géométrique, des valeurs de couleurs de tracé, ou des valeurs d’effacement, ou encore des identifications de textures à appliquer. L’homme du métier comprendra alors que le contexte d’exécution graphique correspond, par exemple, au « Rendering Context », défini dans le standard EGL, en particulier dans le document intitulé « OpenGL® ES Native Platform Graphics Interface », version 1.1.02 de novembre 2004 et suivantes, . Par surface graphique, on entend un espace de stockage de pixels, destiné ou non à l’affichage, dans lequel la chaîne de création graphique effectue une opération de tracé. L’homme du métier comprendra alors que la surface graphique correspond, par exemple, à la « Drawing Surface », définie également dans le standard EGL précité. En complément facultatif, chaque zone de stockage 46 comporte un ou plusieurs secteurs distincts de stockage 48, chaque secteur 48 étant apte à stocker un sous-ensemble 50 respectif de descripteur(s) 44 pour une application logicielle respective apte à être exécutée par le cœur C 1 , …, C N associé à ladite zone de stockage 46, le ou les secteurs de stockage 48 étant disjoints les uns des autres. Selon ce complément facultatif, le séquenceur 28 est de préférence configuré en outre pour traiter, secteur 48 par secteur 48, les descripteurs 44 stockés dans une zone de stockage 46 respective. Dans l’exemple de la figure 1, l’espace réservé de stockage 40 comporte deux zones de stockage 46 distinctes, à savoir une zone de stockage 46 respective pour chacun des deux cœurs C 1 , C 2 . La zone de stockage 46 associée au premier cœur C 1 comporte trois secteurs de stockage 48, chacun étant par exemple associé à une partition P 1 , P 3 , P 4 respective apte à être exécutée par ledit premier cœur C 1 ; et la zone de stockage 46 associée au deuxième cœur C 2 comporte deux secteurs de stockage 48, chacun étant associé à une partition P 2 , P 5 respective apte à être exécutée par ledit deuxième cœur C 2 . L’homme du métier comprendra alors que les descripteurs 44 sont de préférence répartis d’abord par cœur C 1 , …, C N , puis par partition P 1 , …, P N s’exécutant respectivement chacune sur un cœur C 1 , …, C N correspondant. Afin de transposer à la gestion des cœurs, le concept de partition système défini dans l’ARP4754 [ Aerospace Recommended Practice 4754, SAE ], version de novembre 1996 et suivantes, où les applications logicielles implémentent une gestion de partition, telle que décrite par l’ARINC 653 P1-5 ( Avionics Application Software Standard Interface part 1 : requ ired services, Issue 5 , septembre 2019), par partition d’un, ou pour un, cœur C 1 , …, C N correspondant, on entend une partie des ressources associées audit cœur C 1 , …, C N correspondant, et chaque partition est généralement associée à l’exécution d’une ou plusieurs applications logicielles respectives, de préférence à l’exécution d’une unique application logicielle respective. Autrement dit, une partition P 1 , …, P 5 respective est de préférence allouée à chaque application logicielle respective à exécuter par le cœur C 1 , …, C N correspondant. En complément facultatif, une temporalisation maximale est associée à chaque secteur de stockage 48. Selon ce complément facultatif, le séquenceur 28 est configuré en outre pour, lorsque la temporisation maximale est atteinte, interrompre le traitement du ou des descripteurs 44 pour un secteur 48 courant et pour passer au traitement du ou des descripteurs 44 pour un secteur 48 suivant. Selon ce complément facultatif encore, le séquenceur 28 est, de préférence et en cas d’interruption d’un traitement respectif de descripteur(s) 44, configuré pour sauvegarder, dans un emplacement de stockage (non représenté), un état d’exécution de chaque descripteur 44 dont le traitement est interrompu, en vue d’une reprise ultérieure du traitement interrompu. Chaque emplacement de stockage est typiquement inclus dans la mémoire 26, tout en correspondant à un espace mémoire distinct de l’espace réservé de stockage 40. Chaque temporisation maximale est par exemple comprise entre 1 ms et 20 ms, de préférence encore comprise entre 2 ms et 10 ms. En complément facultatif encore, un niveau de priorité est associé à chaque secteur de stockage 48. Selon ce complément facultatif, lorsqu’une zone respective de stockage 46 comporte plusieurs secteurs distincts de stockage 48, le séquenceur 28 est configuré en outre pour traiter lesdits secteurs de stockage 48 selon un ordre monotone de leur niveau de priorité. A titre d’exemple, si le niveau de priorité le plus important est un niveau 1, et que des niveaux de priorité moindres sont des niveaux 2 et suivant(s), le séquenceur 28 est alors configuré pour traiter lesdits secteurs de stockage 48 selon un ordre croissant des niveaux de priorité. Dans l’exemple de la figure 1, les partitions P 1 pour le premier cœur C 1 et respectivement P 2 pour le deuxième cœur C 2 ont le niveau de priorité le plus important, par exemple le niveau 1, et les secteurs de stockage 48 associés à ces partitions P 1 , P 2 seront alors traités en priorité par le séquenceur 28. Les partitions P 3 , P 4 associées au premier cœur C 1 , et respectivement P 5 associée au deuxième cœur C 2 , présentent un niveau de priorité moindre, par exemple un niveau 2, et les secteurs de stockage 48 associés auxdites partitions P 3 , P 4 et P 5 seront alors traitées de manière moins prioritaire par le séquenceur 28, c’est-à-dire après le traitement des secteurs de stockage 48 associés aux partitions P 1 et P 2 . Le fonctionnement du système avionique 10 selon l’invention, et en particulier du processeur graphique 18, va désormais être expliqué à l’aide de la figure 2 représentant un organigramme d’un procédé d’affichage de pixels à l’écran 20, et en particulier d’un procédé de gestion de ressources du processeur graphique 18, mis en œuvre par le processeur graphique 18. Ce fonctionnement du système avionique 10 va également être expliqué en regard des figures 3 à 5 illustrant différents modes de fonctionnement du système avionique 10, la figure 3 correspondant à un premier mode de fonctionnement, dit immédiat, la figure 4 correspondant à un deuxième mode de fonctionnement, dit temporisé, et la figure 5 correspondant à un troisième mode de fonctionnement, dit mixte. Sur la figure 2, lors d’une étape initiale 100, le processeur graphique 18, alloue dans sa mémoire 26, l’espace réservé de stockage 40 pour les N ensembles 42 de descripteur(s) 44. Comme décrit précédemment, chaque ensemble 42 de descripteur(s) 44 est associé à un cœur C 1 , …, C N respectif du processeur central 16 multicœurs, et chaque descripteur 44 identifie un lot de ressource(s) du processeur graphique 18 pour l’affichage de donnée(s) par une application logicielle destinée à être exécutée via ledit cœur C 1 , …, C N respectif. Lorsqu’en complément facultatif l’espace réservé de stockage 40 comporte N zones distinctes de stockage 46, chaque zone 46 étant apte à stocker un ensemble 42 respectif de descripteur(s) 44, l’allocation de chaque zone respective de stockage 46 est également effectuée lors de cette étape initiale d’allocation 100. Lors de cette allocation de cette zone de stockage 46, les N zones de stockage 46 sont réparties au sein de l’espace réservé de stockage 40 de manière à être disjointes les unes des autres. Autrement dit, il n’y a pas de chevauchement entre deux zones de stockage 46. Lorsqu’en complément facultatif encore, chaque zone de stockage 46 respective comporte plusieurs secteurs distincts de stockage 48, chaque secteur 48 étant apte à stocker un sous-ensemble 50 respectif de descripteur(s) 44 pour une application logicielle respective, l’allocation desdits secteurs de stockage 48 est également effectuée lors de cette étape d’allocation 100. L’homme du métier comprendra alors que chaque secteur 48 est alloué au sein de la zone de stockage 46 correspondant au cœur C 1 , …, C N qui est apte à exécuter l’application logicielle associée audit secteur 48. Après cette étape initiale d’allocation 100, le processeur graphique 18 effectue régulièrement une étape 110 de traitement de descripteurs 44, suivie d’une étape 120 de composition d’image, suivie d’une étape optionnelle 130 de mélange avec une vidéo, suivie enfin d’une étape 140 d’affichage à l’écran 20 de l’image, avec éventuellement la vidéo, générée lors des étapes 110 à 130 précédentes. Lors de l’étape de traitement 110, le processeur graphique 18, et en particulier son séquenceur 28, traite successivement les descripteurs 44 stockés dans l’espace réservé de stockage 40. Lors de cette étape de traitement 110, et lorsqu’en complément facultatif l’espace réservé de stockage 40 comporte N zones distinctes de stockage 46, le séquenceur 28 est configuré pour traiter, zone 46 par zone 46, les descripteurs 44 stockés dans l’espace réservé de stockage 40. Lorsqu’en complément facultatif encore chaque zone de stockage 46 comporte elle-même plusieurs secteurs distincts de stockage 48, le séquenceur 28 est configuré pour traiter, secteur 48 par secteur 48, les descripteurs 44 stockés dans une zone de stockage 46 respective. Lorsqu’en complément facultatif encore une temporisation maximale respective est associée à chaque secteur de stockage 48, le séquenceur 28 interrompt, lorsqu’une temporisation maximale respective est atteinte le traitement du ou des descripteurs 44 pour un secteur 48 courant, et passe alors au traitement du ou des descripteurs 44 pour le secteur 48 suivant. Selon ce complément facultatif, et en cas d’interruption d’un traitement respectif de descripteur(s) 44, le séquenceur 28 sauvegarde de préférence un état respectif d’exécution de chaque descripteur 44 dont le traitement est interrompu, ceci dans l’emplacement de stockage et en vue d’une reprise ultérieure dudit traitement interrompu. Lorsqu’en complément facultatif encore un niveau de priorité respectif est respecté à chaque secteur 48, le séquenceur 28 traite de préférence lesdits secteurs de stockage 48 selon un ordre monotone de leurs niveaux de priorité respectifs. L’homme du métier comprendra alors que cette étape de traitement 110 permet, via le traitement desdits descripteurs 44, d’exécuter le rendu de commandes graphiques, préalablement produites par le processeur central 16. Cette exécution du rendu des commandes graphiques comporte par exemple, une génération de primitive(s) géométrique(s) effectuée par le moteur géométrique 36, également noté GE, suivie d’une conversion de la ou des primitive(s) géométrique(s) généré(s) en un ou plusieurs ensembles respectifs de pixel(s), cette conversion étant effectuée par le moteur de rendu 38, également noté RE. Suite à cette étape de traitement 110 aboutissant à la génération d’un ou plusieurs ensembles respectifs de pixel(s), le processeur graphique 18 effectue, via son module de composition 32 et lors de l’étape suivante 130, la composition d’image. Cette composition d’image consiste typiquement à composer chaque image à partir de couches intermédiaires reçues de la part du module de génération 22, et consiste plus particulièrement en un positionnement des couches intermédiaires les unes par rapport aux autres, ainsi qu’en superposition de certaines couches les unes sur les autres. L’étape de composition 130 est suivie optionnellement d’une étape de mélange 140 lors de laquelle le processeur graphique 18 mélange, via son module d’affichage 24, jouant également le rôle de module de mélange, une image composée par le module de composition 32 avec une vidéo ou un flux vidéo, stockée dans la mémoire de stockage 26, afin d’afficher lors de l’étape suivante 150, le mélange d’une image et d’une vidéo. Bien entendu, en l’absence de l’étape de mélange 140, le module d’affichage 24 affiche alors, lors de l’étape d’affichage 150, la ou les images composées à l’écran 20. Les premier, deuxième et troisième modes de fonctionnement du système avionique selon l’invention vont désormais être expliqués en regard des figures 3 à 5. Sur la figure 3, le premier mode de fonctionnement, dit immédiat, correspond à une exécution, par le processeur graphique 18, du rendu des commandes graphiques produites par le processeur central 16, ceci au fur et à mesure qu’elles sont produites par le processeur central 16. Autrement dit, à chaque cycle d’exécution, les commandes graphiques produites par le processeur central 16 sont directement transmises au processeur graphique 18, au cours du même cycle, comme représenté par les flèches A1 pour le cycle P, ou encore par les flèches A2 pour le cycle P+1, afin que le rendu de ces commandes graphiques soit exécuté par le processeur graphique 18 au cours de ce même cycle. L’homme du métier notera que la transmission, entre le processeur central 16 et le processeur graphique 18, des commandes graphiques s’accompagne, selon l’invention de la transmission des descripteurs 44 associés à ces commandes graphiques, ceci afin de répartir ensuite les ressources du processeur graphique 18 lors de l’exécution du rendu desdites commandes graphiques par le processeur graphique 18. Autrement dit, chaque flèche A1, A2 sur la figure 3, puis chacune des flèches A3 à A10 sur les figures 4 et 5 suivantes, représente la transmission à la fois de commande(s) graphique(s) et de descripteur(s) 44 associé(s), ceci depuis le processeur central 16 vers le processeur graphique 18. L’homme du métier observera également que le décalage temporel entre la production des commandes graphiques au niveau du processeur central 16 et l’exécution du rendu des commandes graphiques au niveau du processeur graphique 18 est seulement dû au délai de transmission, entre le processeur central 16 et le processeur graphique 18, de la ou des commandes graphiques correspondantes et du ou des descripteurs 44 associés. Selon ce premier mode de fonctionnement, les commandes graphiques produites par le processeur central 16 au cours du cycle P, et dont le rendu a été exécuté par le processeur graphique 18 au cours du même cycle P, résultent alors en l’affichage d’une image au cours du cycle suivant P+1, comme illustré avec l’affichage de l’image I1 sur la figure 3. L’homme du métier observera en outre qu’entre deux cycles successifs P, P+1 une commutation est nécessaire afin de passer de l’affichage d’une image à l’affichage de l’image suivante, chaque commutation étant représentée par une flèche S verticale et en trait épais, et se traduisant par une période de blanc B à l’écran d’affichage 20. L’homme du métier comprendra en outre qu’il est nécessaire d’effectuer une commutation de mémoires tampon de trame (de l’anglais frame buffer ) entre le processeur graphique 18 et l’écran d’affichage 20 à chaque commutation S, cette commutation de mémoires tampon de trame permettant de transmettre les informations relatives à l’affichage de l’image, depuis le processeur graphique 18 vers l’écran d’affichage 20, comme représenté par la flèche B1 pour l’image I1. De manière analogue, les commandes graphiques produites par le processeur central 16 lors du cycle P+1, et dont le rendu est exécuté par le processeur graphique 18 lors du même cycle P+1, comme illustré par les flèches A2 pour la transmission des commandes graphique set descripteurs 44 associés, résultent ensuite en l’affichage de l’image I2 lors du cycle P+2, les informations relatives à cette image I2 étant transmises entre le processeur graphique 18 et l’écran d’affichage 20 lors de la commutation S entre le cycle P+1 et le cycle P+2, comme représenté par la flèche B2. L’homme du métier comprendra que sur chacune des figures 3 à 5, la production d’un groupe de commande(s) graphique(s) par le processeur central 16, l’exécution du rendu de ce même groupe de commande(s) graphique(s) par le processeur graphique 18, et enfin l’affichage sur l’écran 20 du rendu de ce même groupe de commande(s) graphique(s), sont schématisés par des rectangles ayant le même remplissage, afin d’illustrer qu’il s’agit d’actions successives associés à un même groupe de commande(s) graphique(s). La figure 4 illustre le deuxième mode de fonctionnement, dit temporisé, dans lequel les commandes graphiques produites lors du cycle P par le processeur central 16 ne sont traitées par le processeur graphique 18 que lors du cycle suivant P+1, ce qui résulte alors en l’affichage de l’image lors du cycle encore suivant P+2 sur l’écran d’affichage 20. Dans l’exemple de la figure 4, l’image I3 affichée lors du cycle P+2 résulte ainsi de commandes graphiques produites par le processeur central 16 lors du cycle P, transmises ensuite, avec les descripteurs 44 associés, au processeur graphique 18 lors de la commutation S entre le cycle P et le cycle P+1, comme représenté par la flèche A3. L’exécution du rendu graphique des commandes produites lors du cycle P est alors effectuée par le processeur graphique 18 lors du cycle suivant P+1 et l’image I3 est ensuite affichée lors du cycle encore suivant P+2, les données relatives à l’image relative I3 étant transmises entre le processeur graphique 18 et l’écran d’affichage 20 lors de la commutation S entre le cycle P+1 et le cycle P+2, comme représenté par la flèche B3. Là encore, chaque commutation entre deux cycles successifs se traduit par une période de blanc B à l’écran d’affichage 20. De manière analogue, les commandes graphiques produites par le processeur central 16 lors du cycle P+1, sont transmises, avec les descripteurs 44 associés, lors de la commutation S entre le cycle P+1 et le cycle P+2, comme représenté par la flèche A4, afin que le rendu de ces commandes graphiques soient exécuté lors du cycle suivant P+2 par le processeur graphique 18, pour résulter enfin en affichage de l’image I4 lors du cycle encore suivant P+3, les informations à afficher pour l’image I4 étant transmises entre le processeur graphique 18 et l’écran d’affichage 20 lors de la commutation S entre le cycle P+2 et le cycle P+3, comme représenté par la flèche B4. L’homme du métier observera alors que selon le premier mode de fonctionnement, dit immédiat et visible à la figure 3, la latence entre un instant temporel de production de la commande graphique et l’affichage résultant à l’écran d’affichage 20 est réduite, et est notamment plus faible que selon le deuxième mode de fonctionnement, dit temporisé. A titre d’exemple de comparaison entre la latence selon le premier mode de fonctionnement et la latence selon le deuxième mode de fonctionnement, l’homme du métier observera que la latence, représentée par la flèche L1 visible à la figure 3, pour l’affichage de l’image I1 selon le premier mode de fonctionnement est bien plus faible que la latence, représentée par la flèche L3 visible à la figure 4, pour l’affichage de l’image I3 selon le deuxième mode de fonctionnement. Inversement, l’homme du métier comprendra que le premier mode de fonctionnement, dit immédiat, impose d’avoir un processeur central 16 qui soit synchrone du processeur graphique 18, et les temps d’exécution du processeur central 16 dépendent alors des temps d’exécution correspondant du processeur graphique 18, ce qui peut s’avérer pénalisant en terme de performance. En revanche, selon le deuxième mode de fonctionnement, dit temporisé, le processeur central 16 fonctionne de manière asynchrone par rapport au processeur graphique 18, et les temps de traitement sont alors découplés entre le processeur central 16 et le processeur graphique 18. Sur la figure 5, le troisième mode de fonctionnement, dit mixte, est un mélange des premier et deuxième modes de fonctionnement décrits précédemment. Plus précisément, au cours de chaque cycle P, P+1, P+2, le système avionique 10 fonctionne partiellement en mode temporisé, correspondant au deuxième mode de fonctionnement décrit précédemment au regard de la figure 4, et partiellement en mode immédiat, correspondant au premier mode de fonctionnement décrit en regard de la figure 3. Le processeur central 16 étant un processeur multicœurs, cette répartition des modes de fonctionnement est par exemple effectuée cœur par cœur, avec un ou plusieurs cœurs fonctionnant en mode immédiat et un ou plusieurs cœurs fonctionnant en mode temporisé. Autrement dit, au cours de chaque cycle P, P+1, P+2, d’une part, certaines commandes graphiques produites par le processeur central 16 sont transmises avec les descripteurs 44 correspondants au cours du même cycle respectif, au processeur graphique 18 afin que leur rendu soit exécuté au cours de ce même cycle, cette transmission immédiate étant illustrée par les flèches A7 pour le cycle P, A9 pour le cycle P+1 et A11 pour le cycle P+2. D’autre part, d’autres commandes graphiques produites par le processeur central 16 au cours d’un cycle P, P+1, P+2, typiquement par un autre cœur du processeur central 16, sont transmises seulement au cycle suivant P+1, P+2, P+3 au processeur graphique 18 afin que leur rendu soit exécuté lors de ce cycle suivant P+1, P+2, P+3, ce qui résulte alors en l’affichage de la portion d’image correspondante au cycle encore suivant P+2, P+3, P+4. Dans l’exemple de la figure 5, la combinaison de portions I5 et I7 d’images affichées lors du cycle P+1 résulte alors : - d’une part, de commandes graphiques produites lors du cycle P-1, par exemple par le premier cœur C 1 , transmises lors de la commutation S entre le cycle P-1 et le cycle P depuis le processeur central 16 vers le processeur graphique 18, comme représenté par la flèche A5, pour que leur rendu soit exécuté lors du cycle P, et que les informations de rendu soient alors transmises depuis le processeur graphique 18 vers l’écran d’affichage 20 lors de la commutation S entre le cycle P et le cycle P+1, comme représenté par la flèche B5, pour l’affichage de la portion d’image I5 lors du cycle P+1 ; et - d’autre part, de la production de commandes graphiques par le processeur central 16, par exemple par le deuxième cœur C 2 , puis de la transmission au cours de ce même cycle P et au processeur graphique 18, comme représenté par les flèches A7, des commandes produites par le deuxième cœur C 2 , afin que leur rendu soit exécuté par le processeur graphique 18, toujours au cours de ce cycle P, ledit rendu étant alors transmis lors de la commutation S entre le cycle P et le cycle P+1, comme représenté par la flèche B7, pour l’affichage de la portion d’image I7 lors du cycle P+1. De manière analogue, les portions I6 et I9 d’images affichées lors du cycle P+2 sur l’écran d’affichage 20 résultent, d’une part, des commandes graphiques produites, par exemple par le premier cœur C 1 lors du cycle P, transmises selon la flèche A6 lors de la commutation S entre le cycle P et le cycle P+1 au processeur graphique 18, dont le rendu est ensuite exécuté lors du cycle P+1 par le processeur graphique 18, ledit rendu étant alors enfin transmis, selon la flèche B6, lors de la commutation S entre le cycle P+1 et le cycle P+2, en vue de l’affichage de la portion d’image I6 lors du cycle P+2 ; et d’autre part, de commandes graphiques produites lors du cycle P+1, par exemple par le deuxième cœur C 2 , lesdites commandes étant transmises selon les flèches A9 lors de ce même cycle P+1 au processeur graphique 18 afin que leur rendu soit exécuté lors de ce même cycle P+1, et le rendu étant ensuite transmis lors de la commutation S entre le cycle P+1 et le cycle P+2 selon la flèche B9, en vue de l’affichage de la portion d’image I9 lors du cycle P+2. L’homme du métier observera alors que la latence, représentée par la flèche L9 pour la portion d’image I9 est bien plus faible que la latence, représentée par la flèche L6 pour la portion d’image I6, ce qui permet en d’autres termes d’avoir des latences différenciées pour des portions d’images I6, I9 affichées au cours d’un même cycle, tel que le cycle P+2 dans cet exemple de la figure 5. L’homme du métier comprendra alors que ce troisième mode de fonctionnement illustré sur la figure 5, dit mode mixte, permet d’afficher plus rapidement des données qui sont importantes pour le système avionique 10, tout en autorisant également un affichage plus lent pour des données de moindre importance, tel que des données d’arrière-plan. Le mode mixte permet alors typiquement d’afficher en mode immédiat, c’est-à-dire plus rapidement, des données importantes, telles que la position, l’assiette, le roulis, l’altitude, c’est-à-dire des paramètres minimaux de pilotage de l’aéronef, ceci afin de privilégier la sécurité du vol, avec une moindre latence d’affichage pour ces données cruciales. Ainsi, l’espace réservé de stockage 40 et le traitement successif des descripteurs 44 par le séquenceur 28 permet au processeur graphique 18 de gérer des accès, à ses ressources, émanant de plusieurs cœurs C 1 , …, C N du processeur central 16, ce qui permet alors d’effectuer un partage de ressources directement au niveau du processeur graphique 18, plutôt qu’au niveau d’un système d’exploitation qui serait commun à la pluralité de cœurs au sein du processeur central 16. L’espace réservé de stockage 40 pour les descripteurs 44 et le traitement desdits descripteurs 44 par le séquenceur 28 permet alors d’avoir un fonctionnement de la plateforme avionique 12 selon l’architecture de multitraitement asymétrique, dite architecture AMP. Processeur graphique (18) destiné à être relié à un processeur central (16) multicœurs ayant N cœurs (C 1 , …, C N ) distincts, N étant un nombre entier supérieur ou égal à 2, le processeur graphique (18) comprenant une mémoire (26), caractérisé en ce que la mémoire (26) comporte un espace réservé (40) de stockage de N ensembles (42) de descripteur(s) (44), chaque ensemble (42) de descripteur(s) (44) étant associé à un cœur (C 1 , …, C N ) respectif du processeur central (16) multicœurs, chaque descripteur (44) identifiant un lot de ressource(s) du processeur graphique (18) pour l’affichage de donnée(s) par une application logicielle destinée à être exécutée via ledit cœur (C 1 , …, C N ) respectif, et en ce que le processeur graphique (18) comprend en outre un séquenceur (28) configuré pour traiter successivement les descripteurs (44) stockés dans l’espace réservé de stockage (40). Processeur graphique (18) selon la revendication 1, dans lequel l’espace réservé de stockage (40) comporte N zones distinctes de stockage (46), chaque zone (46) étant apte à stocker un ensemble (42) respectif de descripteur(s) (44), les N zones de stockage (46) étant disjointes les unes des autres. Processeur graphique (18) selon la revendication 2, dans lequel le séquenceur (28) est configuré pour traiter zone (46) par zone (46) les descripteurs (44) stockés dans l’espace réservé de stockage (40). Processeur graphique (18) selon la revendication 2 ou 3, dans lequel chaque zone de stockage (46) comporte un ou plusieurs secteurs distincts de stockage (48), chaque secteur (48) étant apte à stocker un sous-ensemble (50) respectif de descripteur(s) (44) pour une application logicielle respective apte à être exécutée par le cœur (C 1 , …, C N ) associé à ladite zone de stockage (46), le ou les secteurs de stockage (48) étant disjoints les uns des autres. Processeur graphique (18) selon la revendication 4, dans lequel le séquenceur (28) est configuré pour traiter secteur (48) par secteur (48) les descripteurs (44) stockés dans une zone de stockage (46) respective. Processeur graphique (18) selon la revendication 4 ou 5, dans lequel une temporisation maximale est associée à chaque secteur de stockage (48), et le séquenceur (28) est configuré pour, lorsque la temporisation maximale est atteinte, interrompre le traitement du ou des descripteurs (44) pour un secteur (48) courant et pour passer au traitement du ou des descripteurs (44) pour un secteur (48) suivant ; le séquenceur (28) étant, de préférence et en cas d’interruption d’un traitement respectif de descripteur(s) (44), configuré pour sauvegarder, dans un emplacement de stockage, un état d’exécution de chaque descripteur (44) dont le traitement est interrompu, en vue d’une reprise ultérieure du traitement interrompu. Processeur graphique (18) selon l’une quelconque des revendications 4 à 6, dans lequel un niveau de priorité est associé à chaque secteur (48), et lorsqu’une zone respective de stockage comporte plusieurs secteurs distincts de stockage (48), le séquenceur (28) est configuré en outre pour traiter lesdits secteurs de stockage (48) selon un ordre monotone de leurs niveaux de priorité. Processeur graphique (18) selon l’une quelconque des revendications précédentes, dans lequel chaque descripteur (44) comporte une ou plusieurs informations choisies parmi le groupe consistant en : un identifiant d’un contexte graphique ; un identifiant d’une surface graphique ; un temps maximal d’exécution ; et un identifiant d’une pile de commande et d’exécution. Plateforme (12) comprenant un processeur graphique (18) et un processeur central (16) multicœurs ayant N cœurs (C 1 , …, C N ) distincts, N étant un nombre entier supérieur ou égal à 2, le processeur graphique (18) étant relié au processeur central (16), caractérisé en ce que le processeur graphique (18) est selon l’une quelconque des revendications précédentes. Procédé de gestion de ressource(s) d’un processeur graphique (18), le procédé étant mis en œuvre par le processeur graphique (18), le processeur graphique (18) comprenant une mémoire (26) et étant destiné à être relié à un processeur central (16) multicœurs ayant N cœurs (C 1 , …, C N ) distincts, N étant un nombre entier supérieur ou égal à 2, le procédé comprenant les étapes consistant à : - allouer (100), dans la mémoire (26), un espace réservé (40) de stockage de N ensembles (42) de descripteur(s) (44), chaque ensemble (42) de descripteur(s) (44) étant associé à un cœur (C 1 , …, C N ) respectif du processeur central (16) multicœurs, chaque descripteur (44) identifiant un lot de ressource(s) du processeur graphique (18) pour l’affichage de donnée(s) par une application logicielle destinée à être exécutée via ledit cœur (C 1 , …, C N ) respectif, et - traiter (110) successivement les descripteurs (44) stockés dans l’espace réservé de stockage (40).