Brevet FR3113186A1 — publié le 20220204

Point mémoire La présente description concerne un point mémoire (Mem15, Mem35, Mem17, Mem37) comportant une structure (Z15, Z35, Z17, Z37) de type Z2-FET comprenant deux grilles avant (313, 315, 319, 321) espacées d'une distance inférieure à 40 % de la largeur des grilles avant. Figure pour l'abrégé : Fig. 5 Point Mémoire La présente description concerne de façon générale les circuits électroniques et plus particulièrement les circuits mémoire. La présente description s'applique plus particulièrement à la réalisation d'un point mémoire comprenant une structure de type Z2-FET. Parmi les différents types de circuits électroniques utilisés, les circuits mémoire sont des circuits essentiels pour la mise en oeuvre d'un dispositif électronique. La miniaturisation des dispositifs électroniques, et le traitement d'une quantité de données toujours plus importante est un enjeu important aujourd'hui. Ceci entraine, de fait, un besoin de miniaturisation des circuits mémoire. Il serait souhaitable de pouvoir améliorer, au moins en partie, certains aspects des circuits mémoire. Il existe un besoin pour des circuits mémoire plus petits. Il existe un besoin pour des circuits mémoire utilisant des structures de type Z2-FET. Il existe un besoin pour des circuits mémoire utilisant des structures de type Z2-FET plus petites. Un mode de réalisation pallie tout ou partie des inconvénients des circuits mémoire connus. Un mode de réalisation prévoit un point mémoire comportant une structure de type Z2-FET comprenant deux grilles avant espacées d'une distance inférieure à 40°% de la largeur des grilles avant. Selon un mode de réalisation, la distance est de l'ordre de 30 % de la largeur des grilles avant. Selon un mode de réalisation, les grilles avant sont séparées par un espaceur isolant. Selon un mode de réalisation, les grilles avant ont une largeur de 28 nm. Selon un mode de réalisation, la distance entre les deux grilles avant est de l'ordre de 9 nm. Selon un mode de réalisation, la structure de type Z2-FET comprend, en outre : - une région d'anode ; - une région de cathode ; et - une région intermédiaire dopée de type P séparant la région d'anode et la région de cathode. Selon un mode de réalisation, une des grilles avant est isolée et positionnée sur et en contact avec une première portion de ladite région intermédiaire, et une autre des grilles avant est isolée et positionnée sur et en contact avec une deuxième portion de ladite région intermédiaire. Selon un mode de réalisation, la première portion de ladite région intermédiaire est en contact avec la région de cathode et la deuxième portion de ladite région intermédiaire est en contact avec la région d'anode. Selon un mode de réalisation, le point mémoire est formée sur un substrat comprenant une couche isolante enterrée. Selon un mode de réalisation, la couche isolante enterrée a une épaisseur de l'ordre de 25 nm. Selon un mode de réalisation, la structure de type Z2-FET comprend, en outre deux grilles arrière. Selon un mode de réalisation, une des grilles arrière est dopée de type P, et l'autre grille arrière est dopée de type N. Selon un mode de réalisation, la grille arrière dopée de type P est positionnée sous la première portion de ladite région intermédiaire et la grille arrière dopée de type N est positionnée sous la deuxième portion de ladite région intermédiaire. Selon un mode de réalisation, le point mémoire comprend en outre un transistor de sélection. Un autre mode de réalisation prévoit un circuit mémoire comprenant au moins un point mémoire décrit précédemment. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente une vue en coupe d'une structure de type Z2-FET ; la figure 2 représente une vue de dessus de la structure de la figure 1 ; la figure 3 représente une vue en coupe d'un mode de réalisation d'une structure de type Z2-FET ; la figure 4 représente une vue de dessus de la structure de la figure 3 ; la figure 5 représente une vue de dessus d'un mode de réalisation d'un circuit mémoire ; et la figure 6 représente une vue de dessus d'un autre mode de réalisation d'un circuit mémoire. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled) entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. On appelle ici, comme cela est usuel : - couche semiconductrice faiblement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^10 et 10^14 atomes/cm^3 ; - couche semiconductrice fortement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^14 et 10^17 atomes/cm^3 ; et - couche semiconductrice très fortement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^17 et 10^20 atomes/cm^3. La figure 1 est une vue en coupe représentant schématiquement une structure 100 de type Z2-FET, ou structure Z2-FET 100. En figure 1, la structure Z2-FET est plus particulièrement une structure de type Z2-FET à plan de masse double (double ground planes (DGP)). La structure 100 est formée dans et sur une structure SOI (Silicon On Insulator) comprenant une couche semiconductrice 101, couramment en silicium, reposant sur une couche isolante 103, couramment désignée par l'appellation BOX (Buried OXide, ou oxyde enterré) et reposant elle-même sur un substrat semiconducteur 105, couramment en silicium, aussi appelé substrat massif 105. La couche isolante 103 a, par exemple, une épaisseur de l'ordre de 25 nm. Le substrat semiconducteur 105 est utilisé comme grille arrière BG de la structure 100. Une zone active est délimitée dans la couche 101 et comprend des régions d'anode A et de cathode K (ou anode A et cathode K) séparées par une région intermédiaire 107. La région d'anode A est fortement dopée de type P (P+) et se trouve à gauche sur la figure 1. La région d'anode A est recouverte d'une couche 106 conductive, par exemple en un siliciure, sur laquelle sont formés un ou plusieurs contacts. La région de cathode K est fortement dopée de type N (N+) et se trouve à droite sur la figure 1. La région de cathode K est recouverte d'une couche 108 conductive, par exemple en un siliciure, sur laquelle sont formés un ou plusieurs contacts. La région intermédiaire 107 est faiblement dopée de type P (P-) et se situe entre les régions d'anode A et de cathode K. La grille arrière BG est divisée en une portion BGP dopée de type P et en une portion BGN dopée de type N. A titre de variante, la grille arrière pourrait être seulement dopée de type P. La portion BGP est positionnée du côté de l'anode A (à gauche en figure 1) et la portion BGN est positionnée du côté de la cathode K. Les portions BGN et BGP sont séparées en figure 1 par des pointillés. Une grille isolée est formée sur une portion 107A de la couche 107 du côté de la région d'anode A. La grille isolée comprend une couche de grille FG appelée grille avant FG, par exemple, en silicium polycristallin, et une couche isolante 109 reposant sur la portion de la couche 107. La couche de grille FG est recouverte d'une couche 110 conductive, par exemple, en un siliciure, sur laquelle sont formés un ou plusieurs contacts. Le reste de la couche 107, notée portion 107B, est recouverte d'une couche isolante, ou couche de passivation 111. Une structure Z2-FET du type de la structure de la figure 1 est une structure semiconductrice pouvant présenter plusieurs types de fonctionnement en fonction des tensions et des courants qui sont appliqués à ses différents points de contact. Une telle structure peut fonctionner par exemple comme une diode, ou alors peut fonctionner comme un thyristor. Quand la structure fonctionne comme une diode, elle peut être, par exemple, utilisée comme dispositif de protection contre les décharges électrostatiques. Quand la structure fonctionne comme un thyristor, la caractéristique courant-tension de la structure peut prendre une forme d'hystérésis, et la structure peut donc être utilisée pour former un point mémoire. Il est à noter que le fonctionnement en thyristor d'une structure Z2-Fet peut aussi être utilisé pour servir de protection contre les décharges électrostatiques. Un procédé de fabrication d'une structure du type de la structure 100 nécessite l'utilisation : - d'un premier masque ou ensemble de masques destinés à définir la portion 107A sur laquelle la grille avant est formée ; - d'un deuxième masque ou ensemble de masques destinés à définir les parties de la structure qui ne sont pas recouvertes d'une couche conductive, par exemple en siliciure, permettant de former des contacts ; et - d'un troisième ensemble de masques destinés à empêcher le dopage additionnel de la partie 107B de la région 107, et à doper les régions d'anode A et de cathode K. Dans les conditions de fabrication actuelles, les deuxième et troisième ensembles de masques sont des éléments limitant quant à la miniaturisation d'une structure du type de la structure 100. En effet, les masques généralement utilisés pour ces applications sont souvent limités par un manque de précision relatif à leur dimensionnement ou à leur espacement par rapport à d'autres éléments de la structure. Plus particulièrement, un inconvénient est que la réalisation de ces deuxième et troisième ensembles de masques rend impossible la formation d'un contact sur la grille isolée et oblige son report (comme décrit en relation avec la figure 2). Cet inconvénient est de plus en plus important quand la largeur de la grille diminue. Plus particulièrement cela empêche la formation d'un contact sur une grille isolée ayant une largeur de grille, par exemple de l'ordre de 28 nm. La figure 2 est une vue de dessus de la structure 100 décrite en relation avec la figure 1. La figure 1 est une vue en coupe de la figure 2 selon un plan A-A. Sont visibles en figure 2, les couches de siliciures 106, 110 et 108 recouvrant respectivement les régions d'anode, de grille avant, et de cathode, et la couche isolante 111 recouvrant la portion 107B de la couche 107. Des contacts sont formés sur la couche de siliciure 106 et sur la couche de siliciure 108. Selon un exemple de réalisation, deux contacts 106A et 106B sont formés sur la couche 106, et deux contacts 108A et 108B sont formés sur la couche 108. Il apparaît, en figure 2, que la couche de siliciure 110, et la grille isolée de la structure 100 sont beaucoup plus larges que le reste de la structure 100. En effet, des contacts 110A, 110B, 110C, et 110D sont formés sur la couche 110 et ne sont pas alignés avec les contacts 106A, 106B de la couche 106 et les contacts 108A et 108B de la couche 108. On parle de contacts 110A, 110B, 110C, et 110D déportés. Plus précisément, les contacts 110A et 110B sont placés au-dessus des contacts 106A, 106B, 108A et 108B en figure 2, et les contacts 110C et 110D sont placés au-dessous des contacts 106A, 106B, 108A et 108B. Il peut être nécessaire de déporter des contacts dans certaines configurations de structures, par exemple, quand la formation de contact pourrait abimer des régions alentours. Dans le cas présent, la formation de contacts sur la couche 110 pourrait abimer la couche de passivation 111, et ainsi perturber le fonctionnement de la structure Z2-FET 100. La figure 3 est une vue en coupe d'un mode de réalisation d'une structure Z2-FET 200. En figure 3, la structure Z2-FET est plus particulièrement une structure de type Z2-FET à plan de masse double (double ground planes (DGP)). Comme la structure 100 décrite en relation avec la figure 1, la structure 200 est formée dans et sur une structure SOI comprenant une couche semiconductrice 201, par exemple en silicium, reposant sur une couche isolante 203, couramment désignée par l'appellation BOX (Buried OXide) et reposant elle-même sur un substrat semiconducteur 205, par exemple en silicium. Une zone active est délimitée dans la couche 201. Cette zone active comprend des régions d'anode 209 et de cathode 211 (ou anode 209 et cathode 211) séparées par une région intermédiaire 213. La région d'anode 209 est très fortement dopée de type P (P++) et se trouve à gauche sur la figure 3. La région de cathode 211 est très fortement dopée de type N (N++) et se trouve à droite sur la figure 3. La région intermédiaire 213 est faiblement dopée de type P (P-) et se situe entre les régions d'anode 209 et de cathode 211. La zone active est, plus particulièrement, délimitée latéralement par des puits isolants 207 dans la couche 201. Les puits isolants 207 s'étendent depuis la face supérieure de la couche semiconductrice 201 et jusque dans le substrat 205. Les puits isolants ne traversent cependant pas complétement le substrat 205. Le substrat 205 est utilisé comme grille arrière de la structure 200. La grille arrière est divisée en une portion 215 dopée de type P, et en une portion 217 dopée de type N. A titre de variante, la grille arrière pourrait être seulement dopée de type P. La portion 217 est positionnée du côté de l'anode 209 (à gauche en figure 3) et la portion 215 est positionnée du côté de la cathode 211. Deux régions de prise de contact 216 et 218 sont formées à l'extérieur des puits isolants 207 et permettent de relier la grille arrière à la face avant de la structure 200. Plus particulièrement, la région de prise de contact 216 (à gauche en figure 3) s'étend de la face supérieure du substrat 205 de la structure 200 et de préférence sur une épaisseur de l'ordre de l'épaisseur de la couche 201, et est ensuite directement en contact avec la partie 217 de la grille arrière. La région de prise de contact 216 est dopée fortement de type N (N+). La région de prise de contact 218 (à droite en figure 2) s'étend de la face supérieure du substrat 205 de la structure 200 et de préférence sur une épaisseur de l'ordre de l'épaisseur de la couche 201, et est ensuite directement en contact avec la partie 215 de la grille arrière. La région de prise de contact 218 est dopée fortement de type P (P+). A la différence de la structure 100 de la figure 1, la structure ne comprend pas seulement une grille isolée, mais deux grilles isolées 219 et 221 disposées sur des portions de la région intermédiaire 213. Les grilles isolées sont identiques et formées en même temps pendant le procédé de fabrication de la structure 100. Chaque grilles isolées 219, 221 est constituée d'une couche isolante 223 reposant sur la portion de la région 213, et d'une couche de grille 225, par exemple en silicium polycristallin, reposant sur la couche isolante 223. Les grilles isolées 219 et 221 sont isolées latéralement et entre elles par des espaceurs 227. Ainsi, les grilles isolées 219 et 221 sont séparées l'une de l'autre par un espaceur 227, et sont donc espacées d'une distance égale à la largeur de l'espaceur 227. Un espaceur a une largeur, par exemple, inférieure à environ 40 % de la largeur d'une des grilles isolées 219 ou 221, par exemple, égale à environ 30 % de la largeur d'une des grilles 219 ou 221. Par ailleurs, des contacts sont formés sur la structure 100. Plus particulièrement des portions de couches de siliciure sont déposées sur les régions où on veut former des contacts. Plus particulièrement, sont déposées : - une portion 229 recouvrant la région d'anode 209 et permettant de former un contact relié à un noeud A ; - une portion 231 recouvrant la région de cathode 211 et permettant de former un contact relié à un noeud K ; - une portion 233 recouvrant la couche de grille de la grille isolée 219 et permettant de former un contact relié à un noeud FG1 ; - une portion 235 recouvrant la couche de grille de la grille isolée 221 et permettant de former un contact relié à un noeud FG2 ; - une portion 237 recouvrant la région de prise de contact 216 et permettant de former un contact relié à un noeud BGN ; et - une portion 239 recouvrant la région de prise de contact 218 et permettant de former un contact relié à un noeud BGP. La portion 235 est, de préférence, séparée de la portion 233 par l'espaceur 227 séparant les grilles 219 et 221. De plus, les espaceurs 227 recouvrant les parois latérales des couches isolantes 223 et couches de grille 225 des grilles 219 et 221 recouvrent de préférence les parois latérales des portions 235 et 233. Un avantage de ce mode de réalisation est que les deux grilles isolées 219 et 221 sont formées simultanément sur la région intermédiaire 213, et que les masques nécessaires pour délimiter la portion sur laquelle repose la grille isolée de la structure 100, pour doper les différentes régions de la couche 101, et pour définir les parties de la structure qui ne sont pas recouvertes d'une couche de siliciure, ne sont plus utiles. Ce qui permet de pallier les inconvénients de la structure 100 de la figure 1 cités plus haut. En particulier, la disparition de ces masques permet de réaliser une structure de type Z2-FET plus petite. Un autre avantage de ce mode de réalisation est que la présence d'une deuxième grille isolée sur la région intermédiaire permet d'ajouter un nouveau moyen de contrôle des charges circulant dans cette région. La figure 4 est une vue de dessus de la structure 200 décrite en relation avec la figure 3. La figure 3 est une vue en coupe de la figure 4 selon un plan B-B. Sont visibles en figure 4, de gauche à droite : - la couche de siliciure 237 recouvrant la zone de reprise de contact 216, et sur laquelle est formé le contact relié au noeud BGN ; - un des puits isolants 207 ; - la couche de siliciure 229 recouvrant la région d'anode 209, et sur laquelle sont formés des contacts, par exemple deux, reliés au noeud A ; - un des espaceurs 227 ; - la couche de siliciure 233 recouvrant la couche de grille 225, et sur laquelle est formé un contact relié au noeud FG1 ; - un des espaceurs 227 ; - la couche de siliciure 235 recouvrant la couche de grille 225, et sur laquelle est formé un contact relié au noeud FG2 ; - un des espaceurs 227 ; - la couche de siliciure 231 recouvrant la région de cathode 211, et sur laquelle sont formés des contacts, par exemple deux, reliés au noeud K ; - l'autre puits isolant 207 ; et - la couche de siliciure 239 recouvrant la zone de reprise de contact 218, et sur laquelle est formé le contact relié au noeud BGP ; Il apparaît, en figure 4, que les différents contacts formés sur les couches de siliciure 237, 229, 233, 235, 231, et 239 sont tous alignés, et qu'aucun des contacts n'a besoin d'être déporté. C'est un avantage de la structure 200. Comme aucune couche de passivation n'est apparente, tous les contacts peuvent être formés sur une même ligne. La figure 5 est une vue de dessus d'un mode de réalisation d'une portion 300 d'un exemple de réalisation d'un circuit mémoire utilisant des structures Z2-FET du type de celle décrite en relation avec les figures 3 et 4. La portion 300 comprend quatre points mémoire disposés en deux colonnes 301 et 303, et en deux lignes 305 et 307. Plus particulièrement, la portion 300 comprend : - un point mémoire Mem15 à l'intersection de la colonne 301 et de la ligne 305 ; - un point mémoire Mem17 à l'intersection de la colonne 301 et de la ligne 307 ; - un point mémoire Mem35 à l'intersection de la colonne 303 et de la ligne 305 ; et - un point mémoire Mem37 à l'intersection de la colonne 303 et de la ligne 307. Chaque point mémoire Mem15, Mem17, Mem35, Mem37 comprend respectivement une structure Z2-FET Z15, Z17, Z35, Z37, et un transistor de sélection T15, T17, T35, T37. Tous les points mémoire Mem15, Mem17, Mem35, et Mem37 sont formés dans et sur une même structure SOI. Les transistors de sélection T15, T17, T35, T37 sont, dans le cas décrit en relation avec la figure 5, des transistors de type MOSFET (Metal Oxide Semiconductor Field Effect Transistor ou transistor à effet de champ à structure métal-oxyde-semiconducteur) ou MOS, à canal P. Dans une même colonne, deux structures Z2-FET consécutives sont disposées tête-bêche de façon à partager leur région de cathode. Ainsi, les structures Z2-FET des points mémoire Mem15 et Mem17 partagent une région de cathode 309 dopée de type N, et les structures Z2-FET des points mémoire Mem35 et Mem37 partagent une région de cathode 311 dopée de type N. Sur la région 309 est formé un contact relié à noeud K1, et sur la région 311 est formé un contact relié à un noeud K3. Les noeuds K1 et K3 sont, par exemple, reliés à une borne recevant une tension de référence, par exemple, la masse. A l'opposé des régions de cathode des structures Z2-FET sont disposées des régions d'anode. Les régions d'anode des structures Z2-FET Z15, Z35, Z17, Z37, sont respectivement les régions de drain du transistor de sélection T15, T35, T17, T37 associé aux points mémoire Z15, Z35, Z17, Z37. Comme décrit en relation avec les figures 3 et 4, les structures Z2-FET comprennent chacune deux grilles isolées séparées par un espaceurs. Concernant la structure Z15, sur la grille isolée côté anode est formé un contact relié à un noeud FG1-15, et sur la grille isolée côté cathode est formé un contact relié à un noeud FG2-15. Concernant la structure Z35, sur la grille isolée côté anode est formé un contact relié à un noeud FG1-35, et sur la grille isolée côté cathode est formé un contact relié à un noeud FG2-35. Concernant la structure Z17, sur la grille isolée côté anode est formé un contact relié à un noeud FG1-17, et sur la grille isolée côté cathode est formé un contact relié à un noeud FG2-17. Concernant la structure Z37, sur la grille isolée côté anode est formé un contact relié à un noeud FG1-37, et sur la grille isolée côté cathode est formé un contact relié à un noeud FG2-37. Les transistors de sélection T15, T35, T17, T37 comprennent une région de grille et une région de source sur lesquelles sont formés des contacts. Plus particulièrement, dans le cas où la région de grille a une largeur de l'ordre de 28 nm, les contacts formés sur la région de grille sont déportés. Concernant la structure Z15, sur la région de grille est formé un contact relié à un noeud FG-15, et sur la région de source est formé un contact relié à un noeud S-15. Concernant la structure Z35, sur la région de grille est formé un contact relié à un noeud FG-35, et sur la région de source est formé un contact relié à un noeud S-35. Concernant la structure Z17, sur la région de grille est formé un contact relié à un noeud FG-17, et sur la région de source est formé un contact relié à un noeud S-17. Concernant la structure Z37, sur la région de grille est formé un contact relié à un noeud FG-37, et sur la région de source est formé un contact relié à un noeud S-37. Dans une telle structure, plusieurs architectures de connexion des points mémoires entre eux sont possibles. Un exemple de l'une d'entre elles est décrites ci-après. La personne du métier saura envisager d'autres architectures de connexion des points mémoire de la portion 300. En particulier, la personne du métier saura inverser les lignes de bits et les lignes de mots. Chaque colonne 301, 303 de points mémoire est reliée à deux lignes de bit. Plus particulièrement, la colonne 301 est reliée à une ligne de bit BL1 et à une ligne de bit BLB1, et la colonne 303 est reliée à une ligne de bit BL3 et à une ligne de bit BLB3. Plus particulièrement, les noeuds FG1-15 et FG1-17 sont reliés à la ligne de bit BL1, et les noeuds FG2-15 et FG2-17 sont reliés à la ligne de bit BLB1. Les noeuds FG1-35 et FG1-37 sont reliés à la ligne de bit BL3, et les noeuds FG2-35 et FG2-37 sont reliés à la ligne de bit BLB3. Chaque ligne 305, 307 de points mémoire est reliée à une ligne de mots et à une ligne de mots de sélection. Plus particulièrement, la ligne 305 est reliée à une ligne de mot WL5 et à une ligne de mots de sélection WLS5, et la ligne 307 est reliée à une ligne de mot WL7 et à une ligne de mots de sélection WLS7. Plus précisément, les noeuds S-15 et S-35 sont reliés à la ligne de mots WL5, et les noeuds FG-15 et FG-35 sont reliés à la ligne de mots de sélection WLS5. Les noeuds S-17 et S-37 sont reliés à la ligne de mots WL7, et les noeuds FG-17 et FG-37 sont reliés à la ligne de mots de sélection WLS7. Selon une variante de réalisation, les transistors de sélection T15, T35, respectivement les transistors de sélection T17, T37, peuvent avoir une région de source commune sur laquelle est formé un seul contact, et une région de grille commune sur laquelle est formé un seul contact. La figure 6 est une vue de dessus d'une portion 500 d'un exemple de réalisation d'un circuit mémoire utilisant des structures Z2-FET du type de celle décrite en relation avec les figures 3 et 4. La portion 500 est similaire à la portion 300, à la différence que les transistors de sélection des points mémoires sont des transistors de type MOS à canal N. Ainsi leur région de drain sont formées par les régions de cathode des structures Z2-FET auxquelles ils sont associés. Le point mémoire Mem15 comprend alors la structure Z15 et un transistor TN15. Le point mémoire Mem17 comprend la structure Z17 et un transistor TN17. Les sources des transistors TN15 et TN17 sont communes. Le point mémoire Mem35 comprend la structure Z35 et un transistor TN35. Le point mémoire Mem37 comprend la structure Z37 et le transistor TN37. Les sources des transistors TN35 et TN37 sont communes. Selon une variante de réalisation, les transistors de sélection TN15, TN35, respectivement les transistors de sélection TN17, TN37, peuvent avoir une région de source commune sur laquelle est formé un seul contact, et une région de grille commune sur laquelle est formé un seul contact. Une architecture de connexion n'est pas représentée en figure 6, mais, comme dans la portion de mémoire décrite en relation avec la figure 5, selon un exemple, les grilles avant des structures Z2-FET peuvent être reliées à des lignes de bits, les anodes des structures Z2-FET et les grilles avant des transistors de sélection peuvent être reliées à des lignes de mots. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, d'autres montages en circuit mémoire des structures de type Z2-FET sont possibles. De plus les modes de réalisation décrits en relation avec les figures 5 et 6 peuvent être combinés. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Point mémoire (Mem15, Mem35, Mem17, Mem37) comportant une structure (200 ; Z15, Z35, Z17, Z37) de type Z2-FET comprenant deux grilles avant (219, 221) espacées d'une distance inférieure à 40 % de la largeur des grilles avant. Point mémoire selon la revendication 1, dans lequel la distance est de l'ordre de 30 % de la largeur des grilles avant (219, 221). Point mémoire selon la revendication 1 ou 2, dans lequel les grilles avant (219, 221) sont séparées par un espaceur (227) isolant. Point mémoire selon l'une quelconque des revendications 1 à 3, dans lequel les grilles avant (219, 221) ont une largeur de 28 nm. Point mémoire selon la revendication 4, dans lequel la distance entre les deux grilles avant est de l'ordre de 9 nm. Point mémoire selon l'une quelconque des revendications 1 à 5, dans lequel la structure (200 ; Z15, Z35, Z17, Z37) de type Z2-FET comprend, en outre : - une région d'anode (209) ; - une région de cathode (211) ; et - une région intermédiaire (213) dopée de type P séparant la région d'anode (209) et la région de cathode (211). Point mémoire selon la revendication 6, dans lequel une des grilles avant (221) est isolée et positionnée sur et en contact avec une première portion de ladite région intermédiaire (213), et une autre des grilles avant (219) est isolée et positionnée sur et en contact avec une deuxième portion de ladite région intermédiaire (213). Point mémoire selon la revendication 7, dans lequel la première portion de ladite région intermédiaire (213) est en contact avec la région de cathode (211) et la deuxième portion de ladite région intermédiaire (213) est en contact avec la région d'anode (209). Point mémoire selon l'une quelconque des revendications 1 à 8, étant formée sur un substrat comprenant une couche isolante enterrée (203). Point mémoire selon la revendication 9, dans lequel la couche isolante (203) enterrée a une épaisseur de l'ordre de 25 nm. Point mémoire selon l'une quelconque des revendications 1 à 10, dans lequel la structure (200 ; Z15, Z35, Z17, Z37) de type Z2-FET comprend, en outre deux grilles arrière (215, 217). Point mémoire selon la revendication 11, dans lequel une des grilles arrière (215) est dopée de type P, et l'autre grille arrière (217) est dopée de type N. Point mémoire selon la revendication 12 dans son rattachement à la revendication 7, dans lequel la grille arrière (215) dopée de type P est positionnée sous la première portion de ladite région intermédiaire (213) et la grille arrière (217) dopée de type N est positionnée sous la deuxième portion de ladite région intermédiaire (213). Point mémoire selon l'une quelconque des revendications 1 à 13, comprenant en outre un transistor de sélection (T15, T35, T17, T37). Circuit mémoire comprenant au moins un point mémoire (Mem15, Mem35, Mem17, Mem37) selon l'une quelconque des revendications 1 à 14.