Brevet FR3108777A1 — publié le 20211001

L’invention porte sur un procédé de fabrication d’une structure semiconductrice comportant les étapes suivantes : Réalisation d’une structure (2.1) comportant un substrat de croissance (3), une couche sacrificielle (4) et une couche semiconductrice (10) ; Structuration de la couche sacrificielle (10) pour former des plots semiconducteurs (10p) séparés deux à deux par des tranchées (5) débouchant sur la couche sacrificielle (4) ; Report de la structure (2.1) sur un substrat poignée (20) ; Gravure sélective de la couche sacrificielle (4) ; Report des plots semiconducteurs (10p) sur un substrat support (30). Figure pour l’abrégé : Fig.1I procede de fabrication d’une structure semiconductrice par report de vignettes sur un substrat support Le domaine de l’invention est celui des procédés de fabrication d’une structure semiconductrice par une technique de report de vignettes sur un substrat support. Cette invention trouve une application, entre autres, dans le cadre d’une fabrication d’une pluralité de puces photoniques ou d’une structure de nucléation. ÉTAT DE LA TECHNIQUE ANTÉRIEURE D’une manière générale, une puce photonique comporte au moins un composant optoélectronique, par exemple une source laser, qui repose sur un substrat support contenant un circuit photonique intégré. Un tel circuit photonique intégré comporte un guide d’onde couplé optiquement à la source laser, qui assure la propagation d’un signal optique émis par celle-ci en direction par exemple de composants optiques actifs (modulateurs…) et/ou passifs (multiplexeurs…). Dans le cas des technologies de photonique sur silicium, les composants optoélectroniques peuvent être réalisés à base d’un composé semiconducteur cristallin III-V tel que de l’InP, et le substrat support peut être de type SOI ( Silicon On Insulator , en anglais). La demande WO2018/087485A1 décrit un exemple d’un procédé de fabrication d’une telle puce photonique. Il comporte une étape de report d’une vignette III-V sur le substrat support fonctionnalisé par la présence du circuit photonique intégré. La vignette III-V comporte ici un plot semiconducteur destiné à former au moins en partie un composant optoélectronique (source laser, modulateur…) ainsi qu’un substrat de croissance à partir duquel le plot semiconducteur est épitaxié. Le procédé de fabrication comporte ensuite une étape de suppression du substrat de croissance, par exemple par amincissement mécanique et gravure chimique, puis une étape de structuration du plot semiconducteur pour réaliser le ou les composants optoélectroniques. Lorsque plusieurs vignettes III-V sont réalisées sur le même substrat de croissance, elles peuvent ensuite être individualisées par découpe du substrat de croissance. Plusieurs vignettes sont reportées collectivement sur le substrat support, et la partie de substrat de croissance de chacune des vignettes est retirée, pour ne laisser que les plots semiconducteurs. Ce type de procédé de fabrication présente l’inconvénient de supprimer le substrat de croissance, lequel n’est donc pas réutilisé, ce qui augmente les coûts associés à un tel procédé de fabrication. L’article de Chen et al. intitulé InP Layer Transfer with Masked Implantation , Electrochem. Solid-State Lett., 12(4) H149-H150 (2009) décrit un procédé de fabrication d’une couche d’InP épitaxiée à partir d’une couche sacrificielle d’InGaAs, elle-même épitaxiée à partir d’un substrat de croissance en InP. Ce procédé comporte une étape de séparation d’une partie du substrat de croissance par une technologie de type SmartCut™. Plus précisément, une implantation ionique est réalisée dans des zones prédéfinies du substrat de croissance, au travers de la couche d’InP et de la couche sacrificielle, de manière à former des zones distinctes fragilisées. La structure est reportée sur un substrat en saphir, puis le substrat de croissance est retiré au niveau de ses différentes zones fragilisées. Cependant, il apparaît que l’étape de séparation entraîne une dégradation structurelle du substrat de croissance au niveau des zones non implantées. De plus, dans le cas où la couche d’InP comporterait une couche épitaxiée active à puits quantiques, ses propriétés électroniques et/ou optiques seraient alors modifiées par l’implantation ionique, dégradant ainsi les performances du composant optoélectronique réalisé à partir de la couche d’InP. Il existe également un besoin de disposer d’un procédé de fabrication d’une structure de nucléation formée d’un substrat support au contact duquel repose une couche de nucléation réalisée en un matériau cristallin, la couche de nucléation ne présentant alors pas de défauts structuraux (par ex. dislocations) liés à un éventuel désaccord de maille entre le matériau cristallin de la couche de nucléation et le matériau du substrat support. Habituellement, un tel procédé peut comporter une étape d’épitaxie de la couche de nucléation à partir du substrat support. Cependant, le désaccord de maille peut être important, comme par exemple entre le silicium cristallin du substrat support (paramètre de maille de 5.431Å) et l’InP de la couche de nucléation (paramètre de maille de 5.869Å), ce qui ne permet pas d’obtenir une couche de nucléation dont la structure cristallographique est préservée. L’invention a pour objectif de remédier au moins en partie aux inconvénients de l’art antérieur, et plus particulièrement de proposer un procédé de fabrication d’une structure semiconductrice, telle que, par exemple, une pluralité de puces photoniques ou une structure de nucléation, qui permette de récupérer le substrat de croissance pour une réutilisation ultérieure, sans que celui-ci ne subisse une dégradation structurelle, et sans que les propriétés optiques et/ou électroniques des plots semiconducteurs, issus de la couche semiconductrice épitaxiée à partir du substrat de croissance, puis reportés sur un substrat support ne soient altérées. De tels plots semiconducteurs ne présentent alors pas de défauts structuraux liés à un éventuel désaccord de maille entre le matériau cristallin des plots semiconducteurs et le matériau alors cristallin du substrat support. Pour cela, l’objet de l’invention est un procédé de fabrication d’une structure semiconductrice comportant les étapes suivantes : réalisation d’une première structure (2.1), comportant : un substrat de croissance (3), réalisé à base d’un matériau semiconducteur cristallin ; une couche sacrificielle (4), épitaxiée à partir du substrat de croissance ; et une couche semiconductrice (10), épitaxiée à partir de la couche sacrificielle (4), et réalisée à base du matériau semiconducteur cristallin, délimitée dans un plan parallèle au substrat de croissance (3) par une bordure latérale ; structuration par gravure localisée de la couche semiconductrice (10), de manière à former des tranchées (5) traversantes débouchant sur la couche sacrificielle (4) et sur la bordure latérale (15), de manière à obtenir des plots semiconducteurs (10p) distincts les uns des autres ; report de la première structure (2.1) sur un substrat poignée (20), par mise en contact d’une face libre (14p) des plots semiconducteurs (10p) opposée à la couche sacrificielle (4) avec le substrat poignée ; gravure humide sélective de la couche sacrificielle (4) par un agent de gravure venant au contact de celle-ci au travers des tranchées (5), libérant ainsi le substrat de croissance ; report des plots semiconducteurs (10p) sur un substrat support (30), formant ainsi ladite structure semiconductrice. Certains aspects préférés mais non limitatifs de ce procédé de fabrication sont les suivants. Les tranchées peuvent être réalisées par gravure sèche localisée. Avant l’étape de report des plots semiconducteurs, le substrat poignée et les plots semiconducteurs peuvent être découpés au niveau des tranchées, de manière à obtenir une pluralité de vignettes formées chacune d’un plot semiconducteur et d’une partie du substrat poignée. Lors de l’étape de report des plots semiconducteurs, les vignettes peuvent être reportées sur le substrat support. Les vignettes peuvent être reportées de manière collective ou de manière individuelle. Le substrat poignée peut être formé d’une couche support recouverte d’une couche diélectrique de collage destinée à être au contact des plots semiconducteurs, la couche support comportant une zone fragilisée par implantation ionique. A la suite de l’étape de report des plots semiconducteurs, la couche support peut être enlevée au niveau de la zone fragilisée. A la suite de l’étape de structuration de l’empilement semiconducteur, chaque plot semiconducteur peut être entouré par une surface libre de la couche sacrificielle. Le composé semiconducteur cristallin peut être un composé III-V, et le substrat support peut être réalisé à base de silicium. La structure semiconductrice peut être une pluralité de puces photoniques, la couche semiconductrice étant formée d’un empilement semiconducteur comportant une couche active comportant au moins un puits quantique, le substrat support comportant des guides d’onde intégrés. Lors de l’étape de report des plots semiconducteurs, chaque plot semiconducteur peut être disposé en regard d’au moins un guide d’onde intégré, formant ainsi une puce photonique. Chaque plot semiconducteur peut être une source laser couplée optiquement au guide d’onde intégré correspondant. La structure semiconductrice peut être une structure de nucléation, la couche semiconductrice étant constituée dudit matériau semiconducteur cristallin. Lors de l’étape de report des plots semiconducteurs, les plots semiconducteurs peuvent être espacés deux à deux d’une distance inférieure ou égale à 1mm, de sorte que les faces libres des plots semiconducteurs opposées au substrat support forme ensemble une surface destinée à la nucléation d’un matériau cristallin. Le substrat support peut être réalisé en un matériau cristallin présentant un paramètre de maille différent de celui du matériau semiconducteur cristallin de la couche semiconductrice. La structure de nucléation peut présenter des dimensions dans un plan parallèle au substrat support supérieures à 100mm. D'autres aspects, buts, avantages et caractéristiques de l’invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : les figures 1A à 1I sont des vues schématiques et partielles illustrant différentes étapes d’un procédé de fabrication d’une structure semiconductrice selon un premier mode de réalisation, permettant de récupérer le substrat de croissance, la structure semiconductrice étant ici une pluralité de puces photoniques ; les figures 2A à 2C sont des vues schématiques et partielles illustrant différentes étapes d’un procédé de fabrication d’une structure semiconductrice selon un deuxième mode de réalisation, la structure semiconductrice étant ici une structure de nucléation. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Sur les figures et dans la suite de la description, les mêmes références représentent les éléments identiques ou similaires. De plus, les différents éléments ne sont pas représentés à l’échelle de manière à privilégier la clarté des figures. Par ailleurs, les différents modes de réalisation et variantes ne sont pas exclusifs les uns des autres et peuvent être combinés entre eux. Par ailleurs, les termes « compris entre … et … » et équivalents signifient que les bornes sont incluses, sauf mention contraire. L’invention porte sur un procédé de fabrication d’une structure semiconductrice par une technique de report de vignettes sur un même substrat support. Cette structure semiconductrice peut être, entre autres, une pluralité de puces photoniques, ou une structure de nucléation. D’une manière générale, ce procédé de fabrication met en œuvre les étapes suivantes : structuration d’une couche semiconductrice préalablement épitaxiée à partir d’une couche sacrificielle reposant sur un substrat de croissance, de manière à former des plots semiconducteurs distincts les uns des autres, ceci par gravure localisée formant des tranchées traversantes qui débouchent sur la bordure latérale de la couche semiconductrice ; report de la pluralité de plots semiconducteurs sur un substrat poignée, et suppression de la couche sacrificielle par gravure humide sélective, l’agent de gravure s’infiltrant dans les tranchées traversantes à partir de la bordure latérale pour venir au contact de la surface rendue libre de la couche sacrificielle, libérant ainsi le substrat de croissance ; report des plots semiconducteurs sous la forme de vignettes sur le substrat support, de manière à former la structure semiconductrice. Chaque vignette ( die , en anglais) comporte un plot semiconducteur issu de la couche semiconductrice. Elle peut présenter une forme initiale polygonale, par exemple carrée ou rectangulaire, ou une forme circulaire ou ovale. Comme détaillé par la suite, lors du report de la vignette sur le substrat support, elle ne comporte plus le substrat de croissance, lequel aura été récupéré pour être réutilisé ultérieurement. La couche semiconductrice, et donc chacun des plots semiconducteurs qui en sont issus, est réalisée à base d’un matériau semiconducteur cristallin, c’est-à-dire qu’il comporte majoritairement le matériau semiconducteur en question. Elle peut ainsi comporter un empilement semiconducteur de plusieurs couches minces réalisées en différents matériaux contenant le matériau semiconducteur en question, ou être une même couche mince réalisée en ledit matériau semiconducteur cristallin. De préférence, la couche semiconductrice est réalisée à base d’un composé semiconducteur III-V, par exemple de l’InP ou du GaAs, mais peut être réalisée à base d’un élément semiconducteur (Ge par ex.). Le matériau semiconducteur cristallin peut être intrinsèque (non intentionnellement dopé), ou peut être dopé. Ainsi, dans une variante, la couche semiconductrice peut comporter une hétérostructure formée d’une couche dopée N, d’une couche dopée P, et d’une couche active intercalaire contenant des puits quantiques. D’une manière générale, le procédé de fabrication met en œuvre une étape de gravure humide et, de préférence, une étape de gravure sèche. Une gravure humide ( wet etching , en anglais) est une gravure chimique par laquelle un composant (éventuellement en partie protégé) est introduit dans une solution (agent de gravure) qui va attaquer chimiquement la surface libre (non protégée) d’un matériau. Ce type de gravure est fortement isotrope et présente une bonne sélectivité des matériaux. Par ailleurs, une gravure sèche ( dry etching , en anglais) est une gravure essentiellement physique qui présente un caractère fortement anisotrope. Elle peut consister en un bombardement par des ions de la surface libre d’un matériau, c’est-à-dire une surface non protégée par un masque de gravure (appelé masque dur). Il peut s’agir d’une gravure ionique réactive (RIE, pour Reactive Ion Etching , en anglais), éventuellement de type plasma produit par couplage inductif (ICP, pour Inductively Coupled Plasma , en anglais). Par ailleurs, le substrat support peut ou non être fonctionnalisé, au sens où il comporte un circuit électrique de lecture et/ou au moins un composant optique tel un guide d’onde. Un tel guide d’onde est dit intégré dans le substrat lorsqu’il est réalisé au niveau de ou sous la face supérieure du substrat support. Le substrat support, lorsqu’il est fonctionnalisé, peut également comporter d’autres composants optiques passifs (multiplexeurs ou démultiplexeurs, coupleurs à fibre optique…) et/ou des composants optiques actifs (modulateurs…), optiquement couplés les uns aux autres de manière à former le circuit photonique intégré. Le substrat support peut être de type SOI, comme détaillé par la suite. Les figures 1A à 1I illustrent différentes étapes d’un procédé de fabrication d’une structure semiconductrice 1 selon un premier mode de réalisation, dans lequel la structure semiconductrice 1 est une pluralité de puces photoniques 1A. Le procédé permet de récupérer le substrat de croissance 3, et comprend l’utilisation d’un substrat poignée 20 temporaire. La structure semiconductrice 1 est ici une pluralité de puces photoniques 1A. Une puce photonique 1A est un dispositif optoélectronique comportant au moins un composant optoélectronique (source laser, modulateur…) reposant sur le substrat support 30 et couplé optiquement à un guide d’onde intégré 33 situé dans le substrat support 30. Ce guide d’onde intégré 30 forme une partie d’un circuit photonique intégré. Dans cet exemple, le substrat poignée 20 est un substrat réalisé à base de silicium et comportant une zone fragilisée 22 par implantation ionique. Cette zone fragilisée 22 est mise à profit lors de l’étape de séparation du substrat poignée 20 vis-à-vis des plots semiconducteurs 10p par une technologie Smartcut™. Par ailleurs, les vignettes 6 sont ici reportées de manière individuelle, c’est-à-dire une par une, mais elles peuvent être reportées de manière collective (simultanément). Cependant, des variantes de réalisation sont possibles, qui sont décrites plus loin. On définit ici et pour la suite de la description un repère direct tridimensionnel orthogonal XYZ, où le plan XY est un plan parallèle au plan principal du substrat support 30, l’axe Z étant orienté du substrat support 30 vers les vignettes 6 reportées, comme illustré sur la fig.1I. Par ailleurs, les termes « inférieur » et « supérieur » s’entendent comme étant relatifs à un positionnement croissance lorsqu’on se déplace suivant la direction +Z. En référence à la fig.1A, on réalise une première structure 2.1 comportant un empilement semiconducteur 10 épitaxié à partir d’un substrat de croissance 3. La première structure 2.1 est réalisée à base d’un composé semiconducteur cristallin dit d’intérêt, par exemple ici un composé III-V tel que de l’InP. Dans cet exemple, la première structure 2.1 est formée de : un substrat de croissance 3, réalisé à base du composé semi-conducteur d'intérêt, ici réalisé en InP ; une couche sacrificielle 4, épitaxiée à partir du substrat de croissance 3, réalisée par exemple en InGaAs et présentant ici une épaisseur de quelques microns, par exemple de 0.1µm à 10µm ; un empilement semiconducteur 10, réalisé à base du composé semi-conducteur d'intérêt, ici à base d’InP, et épitaxié à partir de la couche sacrificielle 4. L'empilement semiconducteur 10 comporte une couche active 12 comportant au moins un puits quantique. Il est ici destiné à former une source laser hybride, et éventuellement également un modulateur capacitif. Dans cet exemple, il comporte, suivant la direction +Z : une première couche 11 dopée selon un premier type de conductivité, ici en InP dopé N et présentant une épaisseur par exemple de 200nm environ ; la couche active 12, comportant des puits quantiques ici en InGaAsP/InAsP, et recouvrant la première couche 11 dopée N, présentant une épaisseur par exemple de 150nm environ ; une deuxième couche 13 dopée selon un deuxième type de conductivité opposé au premier type, ici en InP dopé P et présentant une épaisseur par exemple de 2µm environ, et recouvrant la couche active 12. Evidemment, les types de conductivité des couches 11 et 13 peuvent être inversés. L'empilement semiconducteur 10 peut comporter d’autres couches (non représentées), comme notamment des couches de confinement situées de part et d’autre de la couche active 12 et permettant d’améliorer le confinement du mode optique guidé dans la couche active 12 (laquelle forme le milieu à gain). Par ailleurs, il présente une face supérieure 14 s’étendant dans le plan XY, laquelle est libre c’est-à-dire non recouverte par un autre matériau, opposée au substrat de croissance 3 et définie ici par la face supérieure de la deuxième couche 13 dopée P. Il présente également une bordure latérale 15 s'étendant suivant l'axe Z et reliant la face supérieure 14 à la couche sacrificielle 4, la bordure latérale 15 étant également une surface libre. Autrement dit, l’empilement semiconducteur 10 est délimité suivant la direction +Z par la face supérieure 14 et est délimitée dans le plan XY par la bordure latérale 15. En référence aux fig.1B et 1C, on structure l’empilement semiconducteur 10 par gravure localisée de celui-ci de manière à former des plots semiconducteurs 10p distincts les uns des autres. Pour cela, on forme des tranchées traversantes 5 au travers de l'empilement semiconducteur 10, c’est-à-dire des échancrures 5 s’étendant suivant l’axe Z à partir de la face supérieure 14 jusqu'à déboucher sur la couche sacrificielle 4, et s’étendant dans le plan XY de manière à déboucher sur la bordure latérale 15. Les tranchées 5 permettent de former des plots semiconducteurs 10p distincts les uns des autres, c’est-à-dire qu’ils sont séparés les uns des autres par une surface libre 4s de la couche sacrificielle 4 qui entoure continûment chaque plot semiconducteur 10p dans le plan XY. Les tranchées 5 sont de préférence réalisées par gravure sèche ( dry etching , en anglais), de manière à obtenir des plots semiconducteurs 10p dont les flancs peuvent être sensiblement droits, c’est-à-dire parallèles à l’axe Z, voire peuvent être inclinés, voire même être inclinés rentrants, c’est-à-dire que la surface supérieure 14p des plots semiconducteurs 10p est plus grande que la surface des plots 10p en contact avec la couche sacrificielle 4. Pour cela, on dépose un masque dur (non représenté), réalisé par exemple en un nitrure de silicium, sur la face supérieure 14 de l’empilement semiconducteur 10, de manière à former un maillage définissant des surfaces libres destinées à former les tranchées 5. Ensuite, on réalise une gravure sèche localisée, au travers des surfaces libres définies par le masque de gravure, de manière à graver l'empilement semiconducteur 10 suivant l'axe Z jusqu'à déboucher sur la couche sacrificielle 4. Comme le montre la figure 1C, les tranchées 5 s'étendent dans le plan XY de manière à déboucher également sur la bordure latérale 15. On obtient ainsi une pluralité de plots semiconducteurs 10p distincts les uns des autres, assemblés au substrat de croissance 3 par le biais de la couche sacrificielle 4. Les plots semiconducteurs 10p sont formés chacun par une portion 11p de la couche 11 dopée N, une portion 12p de la couche active 12, et une portion 13p de la couche 13 dopée P. Ils présentent également une face supérieure libre 14p qui forme une partie de la face supérieure 14 alors structurée de l’empilement semiconducteur 10. On supprime ensuite le masque dur, puis la face supérieure 14p des plots semiconducteurs 10p peut subir un traitement adapté (nettoyage), connu de l’homme du métier, pour assurer ou améliorer son collage sur une couche de collage 23 du substrat poignée 20. On peut citer à ce titre l’article de Fang et al. intitulé A distributed feedback silicon evanescent laser , Optics Express, Vol.16, Issue 7, pp.4413-4419 (2008) ainsi que l’article de Ben Bakir et al. intitulé Hybrid Si/III-V lasers with adiabatic coupling , 8th IEEE International Conference on Group IV Photonics (2011). Les plots semiconducteurs 10p peuvent présenter des dimensions latérales, dans le plan XY, de l’ordre du millimètre, par exemple 0.5×0.5 mm 2 , 1×1 mm 2 , ou 3×3 mm 2 , voire 10×10mm2 Les tranchées 5 peuvent présenter une dimension latérale (largeur) de l’ordre de la dizaine ou centaine de microns, par exemple une largeur comprise entre 10µm et 500µm environ. Les plots semiconducteurs 10p peuvent présenter une forme, dans le plan XY, circulaire ou ovale, voire polygonale. En référence à la fig.1D, on réalise un substrat poignée 20 destinée à assurer le maintien des plots semiconducteurs 10p lors de la libération du substrat de croissance 3. Dans cet exemple, les plots semiconducteurs 10p sont destinés à être assemblés au substrat poignée 20 par collage direct, mais d’autres types de collage peuvent être envisagés, par exemple par le biais d’un matériau adhésif pouvant être réticulé en température ou au rayonnement UV, ou par le biais d’une couche de SiO 2 (cf. l’article de Ben Bakir 2011 cité précédemment). Dans cet exemple, le substrat poignée 20 comporte une couche épaisse 21 réalisée ici en silicium recouverte par une couche mince de collage 23, réalisée ici en un oxyde de silicium. La couche de collage 23 présente une face libre de collage 24, opposée à la couche épaisse 21. La couche épaisse 21 comporte une zone fragilisée 22 obtenue par implantation d’ions H + dans la couche épaisse 21 au travers de la couche de collage 23 (technologie SmartCut™). En référence à la fig.1E, on réalise le report de la première structure 2.1 sur le substrat poignée 20, de manière à mettre en contact et à assembler, ici par collage direct, la face libre 24 de la couche de collage 23, avec la face libre 14p des plots semiconducteurs 10p. On obtient ainsi une deuxième structure 2.2, dans laquelle la surface libre 4s de la couche sacrificielle 4 entourant chaque plot semiconducteur 10p est accessible à partir de l'environnement de cette deuxième structure 2.2 à partir de la bordure latérale 15. En référence à la fig.1F, on réalise une gravure humide sélective de la couche sacrificielle 4, l’agent de gravure s’introduisant dans la deuxième structure 2.2 à partir de la bordure latérale 15. L'agent de gravure accède donc à la couche sacrificielle 4 par les tranchées 5, et supprime cette dernière à partir de sa surface libre 4s. Cet agent de gravure peut s’agir d’un mélange à base d’acide chlorhydrique, d’acide fluorhydrique et d’oxyde de chrome, comme l’indique notamment l’article de Huang et al. intitulé Selective wet etching of InGaAs/InGaAsP in HCl/HF/CrO 3 solution: Application to vertical taper structures in integrated optoelectronic devices , J. Vac. Sci. Technol. B 23(4) 2005. Le substrat de croissance 3 est alors libéré vis-à-vis de la pluralité des plots semiconducteurs 10p, et peut être récupéré pour une réutilisation ultérieure. On obtient donc deux éléments dissociés l’un de l’autre, à savoir d’une part le substrat de croissance 3, et d’autre part une troisième structure 2.3 formée par la pluralité de plots semiconducteurs 10p assemblés au substrat poignée 20. Dans la mesure où une gravure humide sélective est mise en œuvre pour supprimer la couche sacrificielle 4, le substrat de croissance 3 n’est pas endommagé structurellement. En référence aux fig.1G et 1H, on reporte les plots semiconducteurs 10p sous la forme de vignettes 6 sur le substrat support 30 fonctionnalisé. Comme l’illustre la fig.1G, on réalise une découpe de la troisième structure 2.3 obtenue précédemment, en découpant le substrat poignée 20 au niveau des tranchées 6, sans endommager les plots semiconducteurs 10p, de manière à obtenir une pluralité de vignettes 6 distinctes les unes des autres (lignes de découpe situées dans les tranchées 5). Chaque vignette 6 est ainsi formée par un plot semiconducteur 10p et par une partie 20p du substrat poignée 20. Chaque partie 20p, appelée ici bloc poignée, est formée d’une portion de la couche épaisse 21p, d’une portion de la zone fragilisée 22p et d’une portion de la couche de collage 23p. Comme l’illustre la fig.1H, on reporte ensuite chacune des vignettes 6 ainsi obtenues, les unes après les autres ou de manière collective, sur le substrat support 30 fonctionnalité, lequel comporte des guides d’onde intégrés 33. Le substrat support 30 est ici du type SOI ( Silicon On Insulator , en anglais). Il comporte une couche support 31 en silicium et présentant une épaisseur de plusieurs centaines de microns, une couche d’oxyde enterré 32 (BOX, pour buried oxide , en anglais) qui recouvre la couche support 31, et au moins un guide d’onde intégré 33 par puce photonique 1. Le guide d’onde intégré 33 est recouvert par une couche diélectrique de collage 34, ici réalisée en un oxyde de silicium, qui définit la face supérieure 35 du substrat support 30. Aussi, chaque vignette 6 est reportée sur le substrat support 30 de manière à mettre en contact la face libre 16p des plots semiconducteurs (opposée à la face 14) avec la face supérieure 35 de la couche diélectrique de collage 34, et en regard d'un guide d'onde intégrée 33. En variante, le substrat support 30 peut comporter différents types de matériaux, tels que des composés III-V (InP, AsGa…) ou des éléments ou composés IV (Ge, SiGe…), un oxyde, nitrure ou oxynitrure de silicium, entre autres. En référence à la fig.1I, on réalise ensuite la suppression de la portion 21p non fragilisée de chaque bloc poignée 20p, ici par un procédé SmartCut™, c’est-à-dire au moyen d’un traitement thermique. On minimise ainsi les contraintes mécaniques liées à une différence de coefficient de dilatation thermique entre les différents matériaux en présence. On peut ensuite supprimer la portion fragilisée 22p et la couche de collage 23p de chaque bloc poignée 20p. On finalise ensuite la réalisation de composants optoélectroniques à partir de chaque plot semiconducteur 10p, de manière à obtenir, entre autres, une source laser et éventuellement une partie d’un modulateur capacitif, à partir de chaque plot semiconducteur 10p. On peut ensuite réaliser la découpe de la structure finale ainsi obtenue pour individualiser les puces photoniques 1. Ainsi, le procédé de fabrication permet de réaliser de manière collective des puces photoniques 1 sur un même substrat support 30 fonctionnalisé, sans avoir à supprimer le substrat de croissance 3 et tout en préservant son intégrité structurelle. De plus, l’empilement semiconducteur 10, et donc les différents plots semiconducteurs 1Op, n’ont pas subi de modification de leurs propriétés optiques et/ou électroniques, comme c’est le cas dans l’article de Chen et al. 2009 mentionné précédemment. Différentes variantes sont possibles. Ainsi, le substrat poignée 20 est ici un substrat comportant une zone fragilisée 22 en vue d’être séparée de la couche non fragilisée 21 par technologie SmartCut™. En variante, il est possible d’utiliser un substrat poignée 20 formé d’un couche épaisse (par exemple en saphir) recouverte d’une couche de colle polymérisable. Après report de la troisième structure 2.3 sur le substrat support fonctionnalisé 30, le substrat poignée 20 peut être supprimé par différents moyens, par exemple par amincissement mécanique et/ou gravure chimique, entre autres. Par ailleurs, les fig.1G et 1H montrent un report des vignettes 6. Pour cela, la troisième structure 2.3 est préalablement découpée suivant des lignes de découpe passant par les tranchées 5 pour ne pas dégrader les plots semiconducteurs 10p, puis les vignettes 6 ainsi obtenues sont reportées sur le substrat support 30. En variante, la troisième structure 2.3 peut ne pas être découpée avant l’étape de report des vignettes 6. Aussi, celle-ci est entièrement reportée sur le substrat support 30 de sorte que la face libre 16p des plots semiconducteurs 10p viennent au contact de la couche d’oxyde 34 du substrat support 30. Le substrat poignée 20 est ensuite supprimée, éventuellement par amincissement mécanique et/ou gravure chimique, entre autres. Les figures 2A à 2C illustrent différentes étapes d’un procédé de fabrication d’une structure semiconductrice 1 selon un deuxième mode de réalisation, dans lequel la structure semiconductrice 1 est une structure de nucléation. Le procédé comporte plusieurs étapes identiques ou similaires à celles décrites précédemment, qui ne sont pas détaillées ici à nouveau. Le procédé permet également de récupérer le substrat de croissance 3, et comprend l’utilisation d’un substrat poignée 20 temporaire. Par ailleurs, les plots semiconducteurs 10p, issus de la couche semiconductrice 10 épitaxiée, alors reportés sur le substrat support 30, ne présentent pas de défauts structuraux liés à un désaccord de maille entre le matériau cristallin de la couche semiconductrice 10 et celui du substrat support 30. Il est alors possible de réaliser une structure de nucléation de larges dimensions dans le plan XY, par exemple de 200mm, dont la surface de nucléation est planaire et réalisée par ex. en InP ou en GaAs. La fig.2A illustre une étape de réalisation d’une première structure 2.1 similaire à celles décrites sur les fig. 1A et 1B, à ceci près que la couche semiconductrice 10 est formée d’une même couche constituée dudit matériau semiconducteur cristallin, par ex. ici de l’InP de préférence intrinsèque (non intentionnellement dopé), et non pas d’un empilement de couches minces constituées de différents matériaux cristallins. La couche semiconductrice 10 peut présenter, à titre d’exemple, une épaisseur de quelques dizaines à centaines de nanomètres. La première structure 2.1 est donc formée du substrat de croissance 3, de la couche sacrificielle 4 épitaxiée à partir du substrat de croissance 3, et de la couche semiconductrice 10 épitaxiée à partir de la couche sacrificielle 4. La couche semiconductrice 10 est structurée par gravure localisée de manière à former des plots semiconducteurs 10p distincts les uns des autres. Des tranchées 5 sont ainsi formées, lesquelles débouchent sur la surface 4s de la couche sacrificielle 4 suivant l’axe Z, et sur la bordure latérale 15 dans le plan XY. Cette étape est similaire à celle décrite précédemment et n’est pas détaillée à nouveau. La fig.2B illustre une étape de dissociation entre le substrat de croissance 3 et une troisième structure 2.3, par gravure humide sélective de la couche sacrificielle 4. Cette étape est similaire à celle décrite sur la fig.1F. Au préalable, on a reporté la première structure 2.1 sur un substrat poignée 20 similaire ou identique à celui décrit précédemment en référence à la fig.1D. Ce substrat poignée 20 comporte une couche épaisse 21 ayant une zone fragilisée 22, et une couche de collage 23. La fig.2C illustre une étape de réalisation de la structure de nucléation 1. Au préalable, la troisième structure 2.3 est découpée de manière à obtenir une pluralité de vignettes 6 similaires à celles décrites en référence à la fig.1G. Les lignes de découpe passent par les tranchées 5 de manière à ne pas dégrader les plots semiconducteurs 10p. Les vignettes 6 sont ensuite reportées, de manière collective ou individuelle, sur la face supérieure 35 du substrat support 30. Celui-ci peut être, à titre d’exemples, une couche épaisse (wafer) réalisée en un même matériau, par exemple en silicium ou en saphir, entre autres, ou être un substrat de type SOI. Les vignettes 6 sont agencées de manière à être espacées deux à deux d’une distance réduite dans le plan XY, de préférence inférieure ou égale à 1mm, et par exemple comprise entre 10µ ou moins, et 1mm, de sorte que les faces supérieures libres 14p des plots semiconducteurs 10p forment ensemble une même face planaire de nucléation. Ainsi, le pavage des plots semiconducteurs 10p sur le substrat support 30 forme une couche de nucléation reconstituée qui peut être de grandes dimensions dans le plan XY, par exemple supérieures ou égales à 100mm, par exemple égales à 200mm. Cette de nucléation reconstituée ne présente pas de défauts structuraux liés à un désaccord de maille entre son matériau cristallin (par ex. InP ou GaAs) et le matériau éventuellement cristallin (par ex. Si) du substrat support 30. Ainsi, le procédé selon ce mode de réalisation permet d’obtenir une structure de nucléation 1 qui peut être de grandes dimensions dans le plan XY, la structure cristallographique de la couche de nucléation reconstituée étant préservée de tels défauts structuraux, et le substrat de croissance 3 étant récupéré et pouvant être réutilisé. Procédé de fabrication d’une structure semiconductrice (1), comportant les étapes suivantes : réalisation d’une première structure (2.1), comportant : un substrat de croissance (3), réalisé à base d’un matériau semiconducteur cristallin ; une couche sacrificielle (4), épitaxiée à partir du substrat de croissance (3) ; une couche semiconductrice (10), épitaxiée à partir de la couche sacrificielle (4), et réalisée à base du matériau semiconducteur cristallin, délimitée dans un plan parallèle au substrat de croissance (3) par une bordure latérale (15) ; structuration par gravure localisée de la couche semiconductrice (10), de manière à former des tranchées (5) traversantes débouchant sur la couche sacrificielle (4) et sur la bordure latérale (15), de manière à obtenir des plots semiconducteurs (10p) distincts les uns des autres ; report de la première structure (2.1) sur un substrat poignée (20), par mise en contact d’une face libre (14p) des plots semiconducteurs (10p) opposée à la couche sacrificielle (4) avec le substrat poignée (20) ; gravure humide sélective de la couche sacrificielle (4) par un agent de gravure venant au contact de celle-ci au travers des tranchées (5), libérant ainsi le substrat de croissance (3) ; report des plots semiconducteurs (10p) sur un substrat support (30), formant ainsi ladite structure semiconductrice (1). Procédé de fabrication selon la revendication 1, dans lequel les tranchées (5) sont réalisées par gravure sèche localisée. Procédé de fabrication selon la revendication 1 ou 2, dans lequel, avant l’étape de report des plots semiconducteurs (10p), le substrat poignée (20) et les plots semiconducteurs (10p) sont découpés au niveau des tranchées (5), de manière à obtenir une pluralité de vignettes (6) formées chacune d’un plot semiconducteur (10p) et d’une partie (20p) du substrat poignée (20). Procédé de fabrication selon la revendication 3, dans lequel, lors de l’étape de report des plots semiconducteurs (10p), les vignettes (6) sont reportées sur le substrat support (30). Procédé de fabrication selon l’une quelconque des revendications 1 à 4, dans lequel le substrat poignée (20) est formé d’une couche support (21) recouverte d’une couche diélectrique de collage (23) destinée à être au contact des plots semiconducteurs (10p), la couche support (21) comportant une zone fragilisée (22) par implantation ionique. Procédé de fabrication selon la revendication 5, dans lequel, à la suite de l’étape de report des plots semiconducteurs (10p), la couche support (21) est enlevée au niveau de la zone fragilisée (22). Procédé de fabrication selon l’une quelconque des revendications 1 à 6, dans lequel, à la suite de l’étape de structuration de l’empilement semiconducteur (10), chaque plot semiconducteur (10p) est entouré par une surface libre (4s) de la couche sacrificielle (4). Procédé de fabrication selon l’une quelconque des revendications 1 à 7, dans lequel le composé semiconducteur cristallin est un composé III-V, et dans lequel le substrat support est réalisé à base de silicium. Procédé de fabrication selon l’une quelconque des revendications 1 à 8, la structure semiconductrice (1) étant une pluralité de puces photoniques (1A), la couche semiconductrice (10) étant formée d’un empilement semiconducteur comportant une couche active (12) comportant au moins un puits quantique, le substrat support (30) comportant des guides d’onde intégrés (33) ; dans lequel, lors de l’étape de report des plots semiconducteurs (10p), chaque plot semiconducteur (10p) est disposé en regard d’au moins un guide d’onde intégré (33), formant ainsi une puce photonique (1A). Procédé de fabrication selon la revendication 9, dans lequel chaque plot semiconducteur (10p) est une source laser couplée optiquement au guide d’onde intégré (33) correspondant. Procédé de fabrication selon l’une quelconque des revendications 1 à 8, la structure semiconductrice (1) étant une structure de nucléation, la couche semiconductrice (10) étant constituée dudit matériau semiconducteur cristallin, dans lequel, lors de l’étape de report des plots semiconducteurs (10p), les plots semiconducteurs (10p) sont espacés deux à deux d’une distance inférieure ou égale à 1mm, de sorte que les faces libres (14p) des plots semiconducteurs (10p) opposées au substrat support (30) forme ensemble une surface destinée à la nucléation d’un matériau cristallin. Procédé de fabrication selon la revendication 11, dans lequel le substrat support (30) est réalisé en un matériau cristallin présentant un paramètre de maille différent de celui du matériau semiconducteur cristallin de la couche semiconductrice (10). Procédé de fabrication selon la revendication 11 ou 12, dans lequel la structure de nucléation (1) présente des dimensions dans un plan parallèle au substrat support (30) supérieures à 100mm.