Brevet FR3099290A1 — publié le 20210129

Description Titre de l'invention : Procédé de mise en courbure collective d'un ensemble de puces électroniques Domaine technique [0001] L'invention se rapporte au domaine technique de la mise en courbure collective de puces électroniques. Par « collective », on entend une mise en courbure à l'échelle de la tranche (WLP pour « Meer Level Process » en langue anglaise) sur laquelle sont formées les puces électroniques. [0002] L'invention trouve notamment son application dans la fabrication de capteurs d'images incurvés, ou d'afficheurs incurvés, pouvant être intégrés à un système optique (e.g. un objectif photographique) afin d'augmenter la compacité du système optique, ou d'en améliorer les performances optiques (e.g. compenser la courbure de champ, l'astigmatisme). État de l'art [0003] Un procédé de mise en courbure collective de puces électroniques connu de l'état de la technique, notamment du document US 2006/0038183 Al (ci-après Dl), comporte une étape consistant à agencer des unités de fléchissement («flexor unit ») pour incurver les puces électroniques. [0004] En particulier, Dl divulgue (fig. 5, §0035-36) des unités de fléchissement agencées sous le substrat (face arrière) comportant les puces électroniques à incurver, chaque unité comportant : - un élément central, formé sous le substrat ; - des espaceurs (« spacers »), s'étendant de part et d'autre de l'élément central, et formé sous le substrat ; - une plaque (« plate »), reliant l'élément central aux espaceurs. 100051 Les espaceurs et l'élément central possèdent des coefficients de dilatation thermique différents de sorte qu'en appliquant un traitement thermique, il est possible d'incurver le substrat, et par là-même les puces électroniques. 100061 Par ailleurs, Dl divulgue (fig. 8, §0039) des unités de fléchissement agencées sous le substrat (face arrière) comportant les puces électroniques à incurver, chaque unité comportant : - un premier matériau, formé sous le substrat ; - un second matériau, formé sous le premier matériau. 100071 Les premier et second matériaux possèdent des coefficients de dilatation thermique différents de sorte qu'en appliquant un traitement thermique, il est possible d'incurver le substrat, et par là-même les puces électroniques. 2 100081 Un tel procédé de l'état de la technique n'est pas entièrement satisfaisant dans la mesure où les unités de fléchissement complexifient la mise en oeuvre du procédé car il est nécessaire de prévoir plusieurs éléments structurels additionnels (espaceurs, plaques). En outre, les unités de fléchissement augmentent le temps d'opération puisque la mise en courbure et l'individualisation des puces électroniques sont des étapes exécutées séparément, la mise en courbure étant effectuée avant l'individualisation des puces électroniques. Enfin, la présence d'unités de fléchissements ne permet pas de réaliser aisément des contacts électriques en face arrière du substrat afin d'assurer une liaison électrique avec un boîtier ou une carte électronique. Exposé de l'invention [0009] L'invention vise à remédier en tout ou partie aux inconvénients précités. A cet effet, l'invention a pour objet un procédé de mise en courbure collective d'un ensemble de puces électroniques, comportant les étapes : a) prévoir l'ensemble de puces électroniques, comportant un empilement comprenant : - un ensemble de matrices de pixels, - une couche d'interconnexions, reliée électriquement à l'ensemble de matrices de pixels, - une première couche, comprenant des trous d'interconnexions reliés électriquement à la couche d'interconnexions ; l'empilement possédant une première épaisseur et un premier coefficient de dilatation thermique ; h) former des piliers métalliques sur la première couche, reliés électriquement aux trous d'interconnexions ; c) former un matériau de manière solidaire avec la première couche, autour des piliers métalliques ; le matériau possédant une seconde épaisseur, un second coefficient de dilatation thermique strictement supérieur au premier coefficient de dilatation thermique, et une température de formation ; d) découper les puces électroniques de manière à libérer les contraintes thermomécaniques subies par l'empilement ; la température de formation, le ratio entre les premier et second coefficients de dilatation thermique et le ratio entre les première et seconde épaisseurs étant adaptés de sorte qu'à l'issue de l'étape d), l'empilement est incurvé selon une forme convexe prédéterminée, orientée vers l'ensemble de matrices de pixels, à une température de fonctionnement donnée des puces électroniques ; e) rendre coplanaires les piliers métalliques après l'étape d). [0010] Ainsi, un tel procédé selon l'invention permet d'effectuer la mise en courbure lors de 3 l'individualisation des puces électroniques, c'est-à-dire lors de la découpe de l'étape d), qui libère les contraintes thermomécaniques subies par l'empilement. Ceci est rendu possible grâce au matériau formé de manière solidaire avec l'empilement. En outre, un tel procédé selon l'invention ne nécessite que la formation du matériau sur l'empilement, et donc pas d'éléments de structure additionnels tels que des plaques reliant des espaccurs. Enfin, la coplanarité des piliers métalliques obtenue à l'étape c) permet de réaliser aisément des contacts électriques coplanaires à partir des piliers métalliques, afin d'assurer une liaison électrique avec un boîtier ou une carte électronique (par exemple à l'aide de billes de soudure). Les trous d'interconnexions de la première couche permettent d'obtenir une connexion électrique, et améliorent par ailleurs la cohésion mécanique de l'empilement en réduisant les risques de délamination. [0011] Définitions [0012] - Par «puce électronique » (« die » ou « chi') » en langue anglaise), on entend une partie d'un substrat ayant subie des étapes technologiques en vue de former un composant électronique destiné à être monté sur une carte électronique ou dans un boîtier. [0013] - Par « substrat », on entend un support physique autoporté, pouvant être par exemple une tranche (« wafer » en langue anglaise) découpée dans un lingot rnonocristallin de matériau semi-conducteur. [0014] - Par « pixels », on entend : les cellules photosensibles (appelées également photosites) dans le cas d'une puce électronique d'un capteur d'images, les cellules émettrices de lumière (ou émissives) dans le cas d'une puce électronique d'un afficheur. [0015] - Par « couche d'interconnexions », on entend un empilement de niveaux d'interconnexions comprenant des pistes métalliques noyées dans un matériau diélectrique. [0016] Par « trou d'interconnexion » (« via » en langue anglaise), on entend un trou métallisé permettant d'établir une liaison électrique avec la couche d'interconnexions. Dans le cas où la première couche est réalisée en silicium, le trou d'interconnexion est de type TSV (« Through Silicon Via » en langue anglaise). [0017] - Par « formé de manière solidaire », on entend que le matériau est solidaire méca- niquement de la première couche de l'empilement, c'est-à-dire que le matériau présente une énergie d'adhérence suffisante pour obtenir la mise en courbure et éviter son décollement de l'empilement. [0018] - Par « libérer les contraintes thermomécaniques », on entend le fait de convertir les contraintes thermomécaniques subies par l'empilement en déformation (courbure). [0019] - Par « prédéterminée », on entend la forme convexe souhaitée pour l'application envisagée. [0020] - Par « orientée vers l'ensemble de matrices de pixels », on entend que la forme convexe obtenue à l'issue de l'étape d) définit des surfaces convexes (bombées) au sein de l'empilement qui pointent vers la surface libre de l'empilement, du côté de l'ensemble de matrices de pixels, à l'opposé des piliers métalliques. [0021] - Par « coplanaires », on entend que les extrémités libres des piliers métalliques s'étendent dans un même plan avec une tolérance de 100 p.m, préférentiellement de 50 !lm, plus préférentiellement de 25 pm. La tolérance correspond à la distance maximale entre le plan et une extrémité libre d'un pilier métallique. On choisira avantageusement une tolérance inférieure au quart de la dimension caractéristique (c.g. diamètre) des billes de soudure envisagées pour assurer une liaison électrique entre les piliers métalliques et un boîtier (ou une carte électronique). Par exemple, pour des billes de soudure possédant un diamètre de 100 pm, la tolérance est inférieure à 25 pm. [0022] Le procédé selon l'invention peut comporter une ou plusieurs des caractéristiques suivantes. [0023] Selon une caractéristique de l'invention, l'étape c) est exécutée de sorte que les piliers métalliques affleurent le matériau. [0024] Ainsi, un avantage procuré est d'éviter un mouillage des flancs des piliers mé- talliques lors de la formation ultérieure de billes de soudure. [0025] Selon une caractéristique de l'invention, l'étape c) est exécutée par un polissage mécanique ou mécano-chimique des piliers métalliques. [0026] L'étape e) peut être précédée d'un meulage (« grinding » en langue anglaise) si l'épaisseur à polir des piliers métalliques est élevée, afin de limiter le temps d'opération. [0027] Selon une caractéristique de l'invention, le procédé comporte une étape f) consistant à former des billes de soudure en contact avec les piliers métalliques à l'issue de l'étape e). [0028] Le terme « bille de soudure » couvre également le terme de « bille de brasure » où le matériau d'apport est différent des matériaux à assembler. [0029] Ainsi, un avantage procuré est de pouvoir établir une liaison électrique avec une carte électronique (ou avec un boîtier). [0030] Selon une caractéristique de l'invention, l'étape a) comporte les étapes : ai) prévoir un premier substrat sur lequel est formé l'ensemble de puces élec- troniques ; a2) assembler un substrat temporaire à l'ensemble de puces électroniques ; a5) amincir le premier substrat jusqu'à l'obtention de la première couche ; a4) former des trous d'interconnexions dans la première couche. [0031] Ainsi, un avantage procuré par l'amincissement du premier substrat est de favoriser la mise en courbure des puces électroniques lors de l'étape cl). [0032] Selon une caractéristique de l'invention, l'étape a) est exécutée de sorte que : - la couche d'interconnexions est formée sur la première couche ; - l'ensemble de matrices de pixels est formée sur la couche d'interconnexions ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation, formé sur l'ensemble de matrices de pixels. [0033] Ainsi, on obtient un capteur d'images de type BSI Rack Side Illuminaicd» en langue anglaise). La lumière incidente pénètre dans l'ensemble de matrices de pixels qui est situé en amont de la couche d'interconnexions, cc qui évite les déperditions énergétiques, et par là-même augmente la sensibilité du capteur d'images. [0034] Selon une caractéristique de l'invention, l'étape a) est exécutée de sorte que : - l'ensemble de matrices de pixels est formé sur la première couche ; - la couche d'interconnexions est formée sur l'ensemble de matrices de pixels ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation, formé sur la couche d'interconnexions. [0035] Ainsi, on obtient un capteur d'images de type FSI (« Front Side Tlluminated» en langue anglaise). La lumière incidente pénètre par la couche d'interconnexions et l'ensemble de matrices de pixels est situé en aval de la couche d'interconnexions. [0036] Selon une caractéristique de l'invention, l'étape a) est exécutée de sorte que le matériau est un polymère thermodurcissable, de préférence choisi parmi une résine époxy et une résine polysiloxane. [0037] Ainsi, un avantage procuré est de pouvoir mouler le matériau à l'aide d'un moule d'injection. [0038] Selon une caractéristique de l'invention, l'étape a) est exécutée de sorte que les premier et second coefficients de dilatation thermique vérifient : [Math na 2 , préférentiellement [Math 1] a 2 : " - a, est le coefficient de dilatation thermique de l'empilement, - a, est le coefficient de dilatation thermique du matériau. 100391 Ainsi, un avantage procuré est d'autoriser des rayons de courbure élevés pour la forme convexe, et par là-même pour les puces électroniques. Le rayon de courbure peut être calculé en fonction de al et de a2 par la formule de Stoney. [0040] Selon unc caractéristique de l'invention, l'étape a) est exécutée de sorte que le matériau possède un module de Young supérieur à 100 MPa, de préférence supérieur à 1 GPa, plus préférentiellement supérieur à 3 GPa. [0041] Ainsi, un avantage procuré est d'obtenir unc rigidité satisfaisante du matériau au- torisant la courbure souhaitée de l'empilement lors de l'étape d). Brève description des dessins 6 100421 D'autres caractéristiques et avantages apparaîtront dans l'exposé détaillé de différents modes de réalisation de l'invention, l'exposé étant assorti d'exemples et de références aux dessins joints. [0043] [fig.1] Figures la à lk sont des vues schématiques en coupe illustrant un premier mode de mise en oeuvre d'un procédé selon l'invention pour un capteur d'images de type PSI. [0044] [fig.2] Figures 2a à 2k sont des vues schématiques en coupe illustrant un premier mode de mise en oeuvre d'un procédé selon l'invention pour un capteur d'images de type BSI. [0045] [fig.3] Figure 3 est une vue schématique partielle en coupe d'un capteur d'images de type PSI prévu lors de l'étape a) d'un procédé selon l'invention. [0046] [fig.4] Figure 4 est une vue schématique partielle en coupe d'un capteur d'images de type BSI prévu lors de l'étape a) d'un procédé selon l'invention. Les traits pointillés désignent l'interface de collage. [0047] [fig.5] Figure 5 est une vue schématique partielle en coupe d'un capteur d'images empilé de type BSI (« 3D stacked BSI » en langue anglaise) prévu lors de l'étape a) d'un procédé selon l'invention. Les traits pointillés désignent l'interface de collage. [0048] Il est à noter que les dessins décrits ci-avant sont schématiques et ne sont pas à l'échelle par souci de lisibilité et pour simplifier leur compréhension. Exposé détaillé des modes de réalisation [0049] Les éléments identiques ou assurant la même fonction porteront les mêmes ré- férences pour les différents modes de réalisation, par souci de simplification. [0050] Un objet de l'invention est un procédé de mise en courbure collective d'un ensemble de puces électroniques P, comportant les étapes : a) prévoir l'ensemble de puces électroniques P, comportant un empilement comprenant : - un ensemble de matrices de pixels 2, - une couche d'interconnexions 3, reliée électriquement à l'ensemble de matrices de pixels 2, - une première couche 1, comprenant des trous d'interconnexions 100 reliés électriquement à la couche d'interconnexions 3 ; l'empilement possédant une première épaisseur et un premier coefficient de dilatation thermique ; b) former des piliers métalliques 4 sur la première couche 1, reliés électriquement aux trous d'interconnexions 100 ; c) former un matériau 5 de manière solidaire avec la première couche 1, autour des piliers métalliques 4 ; le matériau 5 possédant une seconde épaisseur, un second coefficient de dilatation thermique strictement supérieur au premier coefficient de di- 7 latation thermique, et une température de formation ; d) découper les puces électroniques P de manière à libérer les contraintes thermomécaniques subies par l'empilement ; la température de formation, le ratio entre les premier et second coefficients de dilatation thermique et le ratio entre les première et seconde épaisseurs étant adaptés de sorte qu'à r issue de l'étape d), l'empilement est incurvé selon une forme convexe prédéterminée, orientée vers l'ensemhlc de matrices de pixels 2, à une température de fonctionnement donnée des puces électroniques P ; e) rendre coplanaires les piliers métalliques 4 après l'étape d). [0051] Première couche [0052] La première couche 1 comprend des première et seconde surfaces 10, 11 opposées. La première couche 1 est avantageusement obtenue à partir d'un premier substrat 1' aminci pour favoriser la mise en courbure des puces électroniques P. La première couche 1 présente avantageusement une épaisseur inférieure à 500 pm, préférentiellement inférieure à 100 pm, plus préférentiellement inférieure à 50 pm. Une telle gamme d'épaisseur permet de favoriser la mise en courbure lors de l'étape d). La première couche 1 est avantageusement réalisée dans un matériau semi-conducteur, de préférence le silicium. Dans le cas où la première couche 1 est réalisée en silicium, les trous d'interconnexion 100 sont de type TSV (« Through Silicon Via » en langue anglaise). [0053] Capteur d'images FSI [0054] L'étape a) peut être exécutée de sorte que : - l'ensemble de matrices de pixels 2 est formé sur la première couche 1 ; - la couche d'interconnexions 3 est formée sur l'ensemble de matrices de pixels 2 ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation 6, formé sur la couche d'interconnexions 3. [0055] Plus précisément, l'ensemble de matrices de pixels 2 est formé à la première surface de la première couche 1. Les piliers métalliques 4 sont formés lors de l'étape b) à la seconde surface 11 de la première couche 1. Par « formé à la surface », on entend formé sur ou à travers la surface. [0056] Ainsi, lorsque les puces électroniques P sont des capteurs d'images de type FSI (« Front Sicle Illuminated » en langue anglaise), la lumière incidente pénètre par la couche d'interconnexions 3 et l'ensemble de matrices de pixels 2 est situé en aval de la couche d'interconnexions 3. [0057] Il est à noter que les matrices de lentilles de focalisation 6 peuvent être optionnelles pour certains types de capteurs, notamment pour les capteurs infrarouges refroidis. [0058] Capteur d'images BSI [0059] L'étape a) peut être exécutée de sorte que : - la couche d'interconnexions 3 est formée sur la première couche 1 ; 8 - l'ensemble de matrices de pixels 2 est formé sur la couche d'interconnexions 3 ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation 6, formé sur l'ensemble de matrices de pixels 2. [0060] Plus précisément, la couche d'interconnexions 3 est formée à la première surface 10 de la première couche 1. Les piliers métalliques 4 sont formés lors de l'étape h) à la seconde surface 11 de la première couche 1. Par « formé à la surface », on entend formé sur ou à travers la surface. [0061] Ainsi, lorsque les puces électroniques P sont des capteurs d'images de type BSI (« Back Side Illuminated » en langue anglaise), la lumière incidente pénètre dans l'ensemble de matrices de pixels 2 qui est situé en amont de la couche d'interconnexions 3, ce qui évite les déperditions énergétiques, et par là-même augmente la sensibilité du capteur d'images. [0062] Il est à noter que les matrices de lentilles de focalisation 6 peuvent être optionnelles pour certains types de capteurs, notamment pour les capteurs infrarouges refroidis. [0063] Couche d'interconnexions [0064] La couche d'interconnexions 3 est un empilement de niveaux d'interconnexions comprenant des pistes métalliques noyées dans un matériau diélectrique. A titre d'exemples non limitatifs, les pistes métalliques peuvent être réalisées en cuivre ou en aluminium, et le matériau diélectrique peut être organique (un polymère tel qu'un polyimidc, ou ALX commercialisé par la société ASAHI GLASS) ou inorganique (SiO 2, SiN...). La couche d'interconnexion 3 peut être une couche (le redistribution (RDL pour « ReDistribution Layer » en langue anglaise) des connexions électriques au sein d'un interposeur. [0065] Matrices de pixels [0066] Les pixels 2 peuvent être des cellules photosensibles (appelées également photosites) dans le cas d'une puce électronique P d'un capteur d'images. Les pixels 2 peuvent être des cellules émettrices de lumière (ou émissives) dans le cas d'une puce électronique P d'un afficheur. [0067] Comme illustré aux figures 3 à 5, lorsque la puce électronique P est un capteur d'images, les matrices de pixels 2 sont avantageusement munies de photodiodes 21 reliées à la surface de réception 20 de la lumière incidente. Les matrices de pixels 2 sont avantageusement munies de circuits de type CMOS (« Complementary Metal Oxide Serniconductor » en langue anglaise) configurés pour traiter le signal électrique généré par les photodiodes 21 (amplification du signal, sélection du pixel...). [0068] Lorsque la puce électronique P est un afficheur, les matrices de pixels 2 sont avanta- geusement munies de diodes électroluminescentes (non illustrées). Les matrices de pixels 2 sont avantageusement munies de circuits de type CMOS configurés pour commander les diodes électroluminescentes. 9 [0069] Comme illustré aux figures 3 à 5, les matrices de pixels 2 sont avantageusement munies de filtres colorés 60. Lorsque la puce électronique P est un capteur d'images, les filtres colorés 60 sont avantageusement agencés en matrice de Bayer. Les filtres colorés 60 sont interposés entre la surface de réception 20 de la lumière incidente et les matrices de lentilles de focalisation 6. [0070] Matrices de lentilles de focalisation [0071] Dans le cas d'une puce électronique P d'un capteur d'images comportant des matrices de lentilles de focalisation 6, les lentilles de focalisation 6 sont convergentes de manière à concentrer la lumière incidente vers les matrices de pixels 2. Chaque lentille de focalisation 6 est associée à un pixel. Les lentilles de focalisation 6 sont préférentiellement des microlentilles. [0072] Matériau [0073] Le matériau 5 est solidaire mécaniquement de la première couche 1 de l'empilement. A cet effet, le matériau 5 est choisi de manière à présenter une énergie d'adhérence satisfaisante pour obtenir la mise en courbure et éviter son décollement de l'empilement à la température de fonctionnement donnée des puces électroniques P. [0074] Les premier et second coefficients de dilatation thermique sont avantageusement choisis de sorte que : [Math 1] a 2 , préférentiellement [Math 1] a 2 a, où : ar " a 1 - " - al est le coefficient de dilatation thermique de l'empilement, - a2 est le coefficient de dilatation thermique du matériau 5. 100751 11 est possible de mesurer le coefficient de dilatation thermique de l'empilement par une technique connue de l'homme du métier, comme décrit dans le chapitre 2 du document « ASM Ready Reference : Thermal Properties of Metals », ASM International, 2002, ou encore dans le document B. Cassel et al., « Coefficient of Thermal Expansion Measurement using the TMA 4000 », PerkinElmer, Inc., 2013. 100761 En première approximation, le coefficient de dilatation thermique de l'empilement est sensiblement égal au coefficient de dilatation thermique de la première couche 1 dans la mesure où l'épaisseur de la première couche 1 est prédominante dans l'empilement. Lorsque la première couche 1 est réalisée en silicium, a, est de l'ordre de 2,5 10 6 K'. On choisira donc le matériau 5 avec a2 tel que ck2 > 105 K1, préférentiellement cc2 > 1,5 105K '. Lc rayon de courbure obtenu à l'issue de l'étape d) pcut être calculé en fonction de cc, et a2 grâce à la formule de Stoncy, connue de l'homme du métier. [0077] Lc matériau 5 possède avantageusement un module de Young supérieur à 100 MPa, de préférence supérieur à 1 GPa, plus préférentiellement supérieur à 3 GPa. [0078] Lc matériau 5 présente avantageusement une seconde épaisseur comprise entre 10 120 p.m et 600 am. Le matériau 5 peut être monocouche ou multicouche. En première approximation, le ratio entre la première épaisseur (de l'empilement) et la seconde épaisseur (du matériau 5) qui influence la courbure de la forme convexe peut être considéré comme gouverné par le ratio entre l'épaisseur de la première couche 1 et la seconde épaisseur dans la mesure où l'épaisseur de la première couche 1 est prédominante dans l'empilement. On choisira de préférence une seconde épaisseur du matériau 5 de l'ordre de 2,5 fois supérieure à l'épaisseur de la première couche 1 lorsque la première couche 1 est en silicium afin d'optimiser la courbure de la forme convexe selon l'application envisagée. Lorsque le matériau 5 est poli lors de l'étape c), la seconde épaisseur du matériau 5 poli est avantageusement au moins 2 fois supérieure à l'épaisseur de la première couche 1 lorsque la première couche 1 est en silicium. Ainsi, la courbure de la forme convexe est peu affectée lors de l'étape c). [0079] L'étape a) peut être exécutée de sorte que le matériau 5 est un polymère thermodur- cissable, de préférence choisi parmi une résine époxy et unc résine polysiloxane. Le cas échéant, le second coefficient de dilatation thermique est le coefficient de dilatation thermique du polymère durci. A titre d'exemples non limitatifs, le polymère thermodurcissable peut être : - une résine époxy, avec un module de Young de l'ordre de 9 GPa, a2 compris entre 3,1 10' K' et 1,14 10" K ', et une température de réticulation de l'ordre de 71°C ; - une résine polysiloxane, avec un module de Young de l'ordre de 3,3 GPa, a2 compris entre 2 10" K' et 9,1 10 Ki, et une température de réticulation de l'ordre de 180°C. [0080] Le polymère thermodurcissable possède une température de formation (e.g. tem- pérature de réticulation) strictement supérieure à la température de fonctionnement donnée des puces électroniques P. [0081] Piliers métalliques [0082] Les piliers métalliques 4 sont de préférence réalisés en aluminium ou en cuivre. [0083] Par exemple, une couche de germination métallique (« seed layer » en langue anglaise) peut être déposée sur la première couche 1. [0084] La couche de germination permet le contact électrique pleine plaque pour la future croissance électrochimique des piliers métalliques 4. La couche de germination peut présenter une épaisseur de l'ordre de 300 nm. Ensuite, une résine de photolithographie peut être déposée sur la couche de germination, puis exposée à un rayonnement ultraviolet à travers un masque de manière à former des motifs délimitant les futurs piliers métalliques 4. L'épaisseur de la résine de photolithographie est choisie de manière à être égale à la hauteur des futurs piliers métalliques 4. La couche de germination est ensuite polarisée dans un bain dédié permettant la croissance électrochimique des piliers métalliques 4. Enfin, la résine de photolithographie est retirée, et 11 la partie de la couche de germination s'étendant sous la résine de photolithographie lors de la croissance électrochimique est gravée. [0085] Découpe de l'étape d) [0086] A titre d'exemples non limitatifs, l'étape d) peut être exécutée à l'aide d'une scie circulaire de précision, avec une lame à âme métallique ou à âme résinoïde diamantée. [0087] Forme convexe prédéterminée [0088] La forme convexe prédéterminée peut avoir un rayon de courbure constant ou variable (de même signe). La forme convexe prédéterminée peut être asphérique. Le rayon de courbure (constant ou variable) est prédéterminé selon l'application envisagée. [0089] Etape c) de coplanarité [0090] L'étape c) peut être exécutée par un polissage mécanique ou mécano-chimique des piliers métalliques 4. [0091] L'étape c) est avantageusement exécutée de sorte que les piliers métalliques 4 af- fleurent le matériau 5 à l'issue de l'étape e). L'étape e) peut s'accompagner d'un polissage du matériau 5 selon l'épaisseur des piliers métalliques 4 en saillie du matériau 5. [0092] Le procédé comporte avantageusement une étape f) consistant à former des billes de soudure BS en contact avec les piliers métalliques 4 à l'issue de l'étape e). [0093] Application au capteur d'images FSI [0094] Ce mode de mise en oeuvre est illustré aux figures la à 1k. [0095] L'étape a) est exécutée de sorte que : - la couche d'interconnexions 3 est formée à la première surface 10 de la première couche 1 ; - l'ensemble de matrices de pixels 2 est formé sur la couche d'interconnexions 3 ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation 6, formé sur l'ensemble de matrices de pixels 2. [0096] L'étape a) peut comporter les étapes : al) prévoir un premier substrat 1', sur lequel est formé l'ensemble de puces électroniques P ; a2) assembler un substrat temporaire 7 à l'ensemble de puces électroniques P ; (illustré à la figure lb) al) amincir le premier substrat l' jusqu'à l'obtention de la première couche 1 (illustré à la figure 1c) ; [0097] a4) former les trous d'interconnexions 100 dans la première couche 1 (illustré à la figure Id). [0098] L'étape ku) est exécutée de sorte que le substrat temporaire 7 est assemblé à la couche d'interconnexions 3. A titre d'exemple non limitatif, le substrat temporaire 7 assemblé 12 lors de l'étape a,) peut être un film adhésif, agencé du côté de la couche d'interconnexions 3, et aspiré par un plateau de maintien à vide d'une tranche (« vacuum chuck » en langue anglaise). L'utilisation du substrat temporaire 7 autorise l'amincissement du premier substrat l' afin d'assurer la tenue mécanique de l'empilement. [0099] L'étape a3) est préférentiellement exécutée par un polissage mécano-chimique, précédé d'un meulage (« grinding » en langue anglaise). [0100] Comme illustré à la figure ld, l'étape a4) consiste à former des trous d'interconnexions 100, traversant la première couche 1, et reliés électriquement à la couche d'interconnexions 3. [0101] Comme illustré à la figure le, les piliers métalliques 4 sont formés lors de l'étape h), à la seconde surface 11 de la première couche 1, en contact avec les trous d'interconnexions 100, par exemple par la technique décrite précédemment au paragraphe intitulé « Piliers métalliques ». [0102] Comme illustré à la figure 1f, le matériau 5 est formé sur la seconde surface 11 de la première couche 1 lors de l'étape c) de manière solidaire avec l'empilement, autour des piliers métalliques 4. L'étape c) peut être exécutée par un dépôt conforme. [0103] L'étape d) de découpe est illustrée à la figure lg et la libération des contraintes ther- momécaniques subies par l'empilement est illustrée à la figure lh. Il est à noter que les déformations subies lors de l'étape d) par le substrat temporaire 7 ne sont pas illustrées à la figure 1h. En raison de la topologie de surface du substrat temporaire 7 à l'issue de l'étape d), une poignée (non illustrée) est assemblée au substrat temporaire 7 avant l'étape e), par une technique particulière, telle que le procédé CONDOx connu de l'homme du métier, notamment décrit dans le document US 2017/0062278. La poignée peut comporter une résine durcissable aux rayons ultraviolets (e.g. la résilie ResiFlat commercialisée par DISCO Corporation ou la résine Temploc commercialisée par DENKA), assemblée au substrat temporaire 7 par l'intermédiaire d'un film protecteur. La résine est assemblée au film protecteur grâce à un support assurant la tenue mécanique de la résine, le support pouvant être réalisé en verre ou en polytéréphtalate d'éthylène (PET). La poignée peut être retirée ultérieurement du substrat temporaire 7 en retirant dans un premier temps la résine et le support, puis en retirant dans un second temps le film protecteur par un traitement adapté, par exemple par rayonnement ultraviolets ou par un agent chimique. [0104] Comme illustré à la figure ii, l'étape e) peut être exécutée par un polissage mécano- chimique des piliers métalliques 4. L'étape e) peut être précédée d'un meulage (« grinding » en langue anglaise) si l'épaisseur à polir des piliers métalliques 4 est élevée, afin de limiter le temps d'opération. [0105] Comme illustré à la figure 1j, le procédé peut comporter une étape f) consistant à 13 former des billes de soudure BS en contact avec les piliers métalliques 4 à l'issue de l'étape c). [0106] Enfin, comme illustré à la figure 1k, le substrat temporaire 7 est retiré lors d'une étape g) afin de monter les puces électroniques P sur une carte électronique ou dans un boîtier. [0107] Application au capteur d'images BSI [0108] Ce mode de mise en oeuvre est illustré aux figures 2a à 2k. [0109] L'étape a) est exécutée de sorte que : - la couche d'interconnexions 3 est formée à la première surface 10 de la première couche 1 ; - l'ensemble de matrices de pixels 2 est formé sur la couche d'interconnexions 3 ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation 6, formé sur l'ensemble de matrices de pixels 2. [0110] L'étape a) peut comporter les étapes : ai) prévoir un premier substrat 1' sur lequel est formé l'ensemble de puces électroniques P ; a2) assembler un substrat temporaire 7 à l'ensemble de puces électroniques P ; (illustré à la figure 2h) al) amincir le premier substrat l' jusqu'à l'obtention de la première couche 1 ; (illustré à la figure 2c) ; a4) former les trous d'interconnexions 100 dans la première couche 1 (illustré à la figure 2d). [0111] Comme illustré aux figures 4 et 5, l'ensemble de puces électroniques P peut être formé avant l'étape ai) au sein d'un substrat S qui est ensuite collé au premier substrat 1'. Les traits pointillés désignent l'interface de collage IC. Comme illustré à la figure 5, le premier substrat l' peut être muni d'un circuit de lecture capable de lire simultanément chaque pixel d'une matrice formée dans le substrat S. [0112] L'étape a2) est exécutée de sorte que le substrat temporaire 7 est assemblé à l'ensemble de matrices de pixels 2. A titre d'exemple non limitatif, le substrat temporaire 7 assemblé lors de l'étape a2) peut être un film adhésif, agencé du côté de l'ensemble de matrices de pixels 2, et aspiré par un plateau de maintien à vide d'une tranche (« vacuum chuck » en langue anglaise). L'utilisation du substrat temporaire 7 autorise l'amincissement du premier substrat l' afin d'assurer la tenue mécanique de l'empilement. [0113] L'étape a3) est préférentiellement exécutée par un polissage mécano-chimique, précédé d'un meulage (« grinding » en langue anglaise). [0114] Comme illustré à la figure 2d, l'étape a4) consiste à former des trous d'interconnexions 100, traversant la première couche 1, et reliés électriquement à la 14 couche d'interconnexions 3. [0115] Comme illustré à la figure 2c, les piliers métalliques 4 sont formés lors de l'étape h), à la seconde surface 11 de la première couche 1, en contact avec les trous d'interconnexions 100, par exemple par la technique décrite précédemment au paragraphe intitulé « Piliers métalliques ». [0116] Comme illustré à la figure 2f, le matériau 5 est formé sur la seconde surface 11 de la première couche 1 lors de l'étape c) de manière solidaire avec l'empilement, autour des piliers métalliques 4. L'étape c) peut être exécutée par un dépôt conforme. [0117] L'étape d) de découpe est illustrée à la figure 2g et la libération des contraintes ther- momécaniques subies par l'empilement est illustrée à la figure 2h. Il est à noter que les déformations subies lors de l'étape d) par le substrat temporaire 7 ne sont pas illustrées à la figure 2h. En raison de la topologie de surface du substrat temporaire 7 à l'issue de l'étape d), une poignée (non illustrée) est assemblée au substrat temporaire 7 avant l'étape c), par une technique particulière, telle que le procédé CONDOx connu de l'homme du métier, notamment décrit dans le document US 2017/0062278 (cf. paragraphe précédent pour les modalités de mise en oeuvre). [0118] Comme illustré à la figure 2i, l'étape c) peut être exécutée par un polissage mécano- chimique des piliers métalliques 4. L'étape c) peut être précédée d'un meulage (« grinditzg » en langue anglaise) si l'épaisseur à polir des piliers métalliques 4 est élevée, afin de limiter le temps d'opération. [0119] Comme illustré à la figure 2j, le procédé peut comporter une étape f) consistant à former des billes de soudure BS en contact avec les piliers métalliques 4 à l'issue de l'étape e). [0120] Enfin, comme illustré à la figure 2k, le substrat temporaire 7 est retiré lors d'une étape g) afin de monter les puces électroniques P sur une carte électronique ou dans un boîtier. [0121] L'invention ne se limite pas aux modes de réalisation exposés. L'homme du métier est mis à même de considérer leurs combinaisons techniquement opérantes, et de leur substituer des équivalents. [Revendication I] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] REVENDICATIONSProcédé de mise en courbure collective d'un ensemble de puces électroniques (P), comportant les étapes : a) prévoir l'ensemble de puces électroniques (P), comportant un empilement comprenant : - un ensemble de matrices de pixels (2), - une couche d'interconnexions (3), reliée électriquement à l'ensemble de matrices de pixels (2), - une première couche (I), comprenant des trous d'interconnexions (100) reliés électriquement à la couche d'interconnexions (3) ; l'empilement possédant une première épaisseur et un premier coefficient de dilatation thermique ; b) former des piliers métalliques (4) sur la première couche (1), reliés électriquement aux trous d'interconnexions (100) ; c) former un matériau (5) de manière solidaire avec la première couche (1), autour des piliers métalliques (4) ; le matériau possédant une seconde épaisseur, un second coefficient de dilatation thermique strictement supérieur au premier coefficient de dilatation thermique, et une température de formation ; d) découper les puces électroniques (P) de manière à libérer les contraintes thermomécaniques subies par l'empilement ; la température de formation, le ratio entre les premier et second coefficients de dilatation thermique et le ratio entre les première et seconde épaisseurs étant adaptés de sorte qu'à l'issue de l'étape d), l'empilement est incurvé selon une forme convexe prédéterminée, orientée vers l'ensemble de matrices de pixels (2), à une température de fonctionnement donnée des puces électroniques (P) ; e) rendre coplanaires les piliers métalliques (4) après l'étape d). Procédé selon la revendication 1, dans lequel l'étape e) est exécutée de sorte que les piliers métalliques (4) affleurent le matériau (5). Procédé selon la revendication 1 ou 2, dans lequel l'étape e) est exécutée par un polissage mécanique ou mécano-chimique des piliers métalliques (4). Procédé selon l'une des revendications 1 à 3, comportant une étape 1) consistant à former des billes de soudure (BS) en contact avec les piliers métalliques (4) à l'issue de l'étape e). Procédé selon l'une des revendications 1 à 4, dans lequel l'étape a) 16 [Revendication 6] [Revendication 7] [Revendication 8] [Revendication 9] [Revendication 10] comporte les étapes : a1) prévoir un premier substrat (1') sur lequel est formé l'ensemble de puces électroniques (P) ; a2) assembler un substrat temporaire (7) à l'ensemble de puces électroniques (P) ; na) amincir le premier substrat (1') jusqu'à l'obtention de la première couche (1) ; a4) former les trous d'interconnexions (100) dans la première couche (1). Procédé selon l'une des revendications 1 à 5, dans lequel l'étape a) est exécutée de sorte que : - la couche d'interconnexions (3) est formée sur la première couche (1) ; - l'ensemble de matrices de pixels (2) est formé sur la couche d'interconnexions (3) ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation (6), formé sur l'ensemble de matrices de pixels (2). Procédé selon l'une des revendications 1 à 5, dans lequel l'étape a) est exécutée de sorte que : - l'ensemble de matrices de pixels (2) est formé sur la première couche (1) ; - la couche d'interconnexions (3) est formée sur l'ensemble de matrices de pixels (2) ; - l'empilement comprend un ensemble de matrices de lentilles de focalisation (6), formé sur la couche d'interconnexions (3). Procédé selon l'une des revendications 1 à 7, dans lequel l'étape a) est exécutée de sorte que le matériau (5) est un polymère thermodurcissable, de préférence choisi parmi une résine époxy et une résine polysiloxane. Procédé selon l'une des revendications 1 à 8, dans lequel l'étape a) est exécutée de sorte que les premier et second coefficients de dilatation thermique vérifient : [Math a 1- A, préférentiellement [Math 1] a 2 >R, où : - a, est le coefficient de dilatation thermique de l'empilement, - aicst le coefficient de dilatation thermique du matériau (5). Procédé selon l'une des revendications 1 à 9, dans lequel l'étape a) est exécutée de sorte que le matériau (5) possède un module de Young supérieur à 100 MPa, de préférence supérieur à 1 GPa, plus préfércn- 17 tiellement supérieur à 3 GPa.