Brevet FR3094593A1 — publié le 20201002

Description Titre de l'invention : Procédé de synchronisation de données nu- mériques envoyées en série [0001] La présente invention concerne un procédé de synchronisation de données nu- mériques envoyées en série par un transmetteur sur un récepteur, et un dispositif permettant de mettre en oeuvre un tel procédé. [0002] Les données numériques sont généralement émises par un émetteur ayant un signal d'horloge différent de celui du récepteur. Afin de s'assurer que ces données, envoyées en série, sont bien reçues par le récepteur, il faut qu'elles soient synchronisées sur le signal d'horloge du récepteur. [0003] Il existe différentes solutions pour synchroniser des données envoyées par le transmetteur avec l'horloge du récepteur, comme par exemple l'utilisation d'une boucle à verrouillage de phase ou le sur-échantillonnage des données. [0004] L'utilisation de boucle à verrouillage de phase est une solution analogique qui peut être délicate à mettre en oeuvre notamment à cause de l'étude de stabilité de la boucle nécessaire pour sa mise en oeuvre, de sa conception longue et de sa non-réutilisabilité en cas de changement de spécifications. [0005] La méthode de sur-échantillonnage des données s'appuie sur une génération de nombreuses horloges déphasées grâce à l'horloge du récepteur et un système de vote qui permet de choisir l'horloge, dite horloge élue, la plus au centre de l'oeil du diagramme de l'oeil (représentation du flux de données reçu à l'oscilloscope qui est synchronisé sur le signal d'horloge du récepteur) des données entrantes. De plus, il faut également synchroniser l'horloge élue avec l'horloge du récepteur pour toutes les données entrantes dans le récepteur, car l'horloge élue peut seulement être en méta-stabilité avec l'horloge du récepteur. Cela nécessite un bloc de génération de phases d'horloge, un système de vote et un système de ré-échantillonnage des données entrantes. Le bloc de génération de phases d'horloge est souvent une mémoire FIFO (First In First Out) qui est une mémoire fonctionnant sur deux horloges. La mémoire FIFO ne génère aucune horloge déphasée, elle permet juste d'écrire des données avec une première horloge et de lire ces données avec une seconde horloge. Cela permet de faire l'interface entre l'horloge du récepteur et l'horloge élue. Cette mémoire a pour inconvénient d'être volumineuse, énergivore et encombrante, car elle doit être présente pour chaque voie d'entrée du récepteur. [0006] L'invention vise à remédier aux inconvénients précités de l'art antérieur, plus parti- culièrement elle vise à proposer un procédé de synchronisation de données numériques en série sans utiliser de mémoire FIFO, le procédé s'appuyant sur l'utilisation d'une 2 seule horloge, en particulier celle du récepteur. [0007] Un objet de l'invention est donc un procédé de de synchronisation de données nu- mériques envoyées en série par un transmetteur ayant un signal d'horloge de fréquence freql à un récepteur ayant un signal d'horloge de fréquence freq2, caractérisé en ce qu'il comprend les étapes a) à d) itérécs jusqu'à ce qu'une condition d'arrêt soit satisfaite et une étape c) réalisée à la suite de la dernière itération de l'étape d), les étapes a) à c) étant les suivantes : a) envoi d'une donnée numérique par le transmetteur vers le récepteur ; h) génération de N voies, chacune des voies comprenant la donnée reçue par le récepteur, et chaque i-ème voie étant décalée temporellement par rapport à la (i-1)-ème voie, N étant un entier supérieur ou égal à 3 et i étant compris entre 2 et N ; c) échantillonnage des N voies à la fréquence freq2 de l'horloge h2 du récepteur afin de générer des données numériques alignées temporellement sur l'horloge h2 ; d) comparaison des données des N voies par groupe de (2m-F1) voies successives, ni étant supérieur ou égal à 1 et tel que (2m+1) est inférieur ou égal à N, et sélection de groupes de (2m+1) voies pour lesquels les (2m+1) voies successives ont des données identiques à chaque itération ; c) sélection d'une des voies appartenant aux groupes sélectionnés à l'étape précédente, les données comprises dans cette voie étant considérées comme synchronisées et en phase avec l'horloge h2 du récepteur et définition d'une variable P égale à la valeur i de la voie sélectionnée. [0008] Selon plusieurs modes de réalisation de l'invention : - Durant la première itération de l'étape d), la comparaison des valeurs par groupe de (2m-F1) voies successives est réalisée sur les N voies et durant les itérations suivantes, elle est réalisée sur toutes les (2m-F1) voies successives comprises dans les groupes sélectionnés à l'itération précédente de l'étape d) ; - Le procédé comprend une étape d') réalisée entre la dernière itération de l'étape d) et l'étape e) dans lequel un groupe de (2m+1) voies successives est choisi parmi les groupes sélectionnés à la dernière itération de l'étape d), ce groupe choisi pouvant être le seul groupe sélectionné à la dernière itération de l'étape d), ou parmi les groupes sélectionnés à la dernière itération de l'étape d), ce groupe choisi pouvant être celui présentant une valeur de m la plus élevée, ou parmi les groupes sélectionnés à la dernière itération de l'étape d), ce groupe choisi pouvant être celui dont les voies successives sont les plus proches de la voie N/2, si N est pair ou de la voie (N+1)/2 si N est impair ; - La voie sélectionnée à l'étape e) est la voie m-Fl d'un groupe de (2m-F1) voies successives sélectionné à l'étape précédente ; - La condition d'arrêt est choisie parmi un nombre d'itérations défini par un uti- 3 lisatcur ou dès qu'il ne reste plus qu'un seul groupe de (2m+1) voies successives ayant des données identiques à l'étape d) ; - L'étape h) comprend également une interpolation des données des N voies ; - m est compris entre 1 et 4 ; - L'étape c) comprend plusieurs sous-étapes d'échantillonnage des N voies à des fréquences strictement inférieures à la fréquence freq2, de manière à ce qu'à la suite de toutes les sous-étapes d'échantillonnage, les N voies soient échantillonnées à la fréquence freq2 ; - Le procédé comprend les étapes supplémentaires suivantes réalisées à la suite de l'étape c) : f) envoi d'une donnée numérique par le transmetteur vers le récepteur, génération de N voies, chacune des voies comprenant la donnée reçue par le récepteur, et chaque i-ème voie étant décalée temporellement par rapport à la (i-1)-ème voie, N étant un entier supérieur ou égal à 3 et i étant compris entre 2 et N, et échantillonnage des N voies à la fréquence freq2 afin de générer des données numériques alignées temporellement sur l'horloge h2; g) comparaison des données numériques des (2m-F1) voies successives du groupe sélectionné à l'étape d) et comprenant la P-ème voie, P étant défini à l'étape c) ; h) modification de la valeur de P si les valeurs des données des (2m+1) voies comparées à l'étape g) sont différentes, telle que si la donnée de la voie ni du groupe de (2m+1) voies est différente de la voie (m+1), alors la valeur de P devient égale à (P - 1), ou telle que si la donnée de la voie m-F2 du groupe de (2m+1) voies est différente de la voie (m+1), alors la valeur de P devient égale à (P + 1). [0009] Un autre objet de l'invention est un dispositif de synchronisation de données nu- mériques pour la mise en oeuvre d'un procédé de synchronisation selon l'invention comprenant : - un circuit de mise en forme d'une donnée numérique, reçue sur une entrée du dispositif, comprenant N sorties et relié à l'entrée du dispositif et configuré de manière à générer N voies comprenant chacune la donnée numérique et à décaler temporellement chaque voie par rapport aux voies précédentes, N étant un entier supérieur ou égal à 3 et les N voies correspondant aux N sorties du circuit ; - des bascules configurées de manière à ce que les N voies soient échantillonnées à une fréquence inférieure ou égale à la fréquence d'horloge du récepteur, les N voies comprenant au moins une bascule ; et - une machine d'état configurée de manière à recevoir en entrée au moins N voies échantillonnées et à comparer les données de (2m+1) voies comprises dans un même groupe, à sélectionner au moins un groupe de (2m-F1) voies successives, à sélectionner une voie appartenant à un groupe sélectionné et à définir la valeur de P. [0010] D'autres caractéristiques, détails et avantages de l'invention ressortiront à la lecture de la description faite en référence aux figures annexées données à titre d'exemple et qui représentent, respectivement : [0011] [fig.1] , un schéma des étapes du procédé selon un premier mode de réalisation de l' invention ; [0012] [fig.2] , un chronogramme des étapes a), h) et c) du procédé selon l'invention ; [0013] [fig.3] , un schéma des étapes du procédé selon un second mode de réalisation de l' invention ; [0014] [fig.4] , un dispositif selon l'invention permettant de mettre en oeuvre le procédé selon l' invention ; et [0015] [fig.5] , un dispositif selon un autre mode de réalisation de l'invention permettant de mettre en oeuvre le procédé. [0016] [fig.1] représente un schéma des étapes d'un procédé de synchronisation de données nu- mériques, envoyées en série, sur un signal d'horloge d'un récepteur B selon un premier mode de réalisation de l'invention. Le procédé comprend quatre étapes a) à d) itérées jusqu'à ce qu'une condition d'arrêt soit satisfaite et une étape e) réalisée après la dernière itération de l'étape d). Le procédé peut également comprendre une étape d') réalisée entre la dernière itération de l'étape d) et l'étape e). [0017] La première étape (étape a)) consiste à envoyer des données numériques D, comprenant un ensemble de bits, à un récepteur B par un transmetteur A. Le transmetteur A est synchronisé sur une horloge hl de fréquence freql, tandis que le récepteur B est synchronisé sur une horloge h2 de fréquence ti-eq2. A chaque itération de l'étape a), de nouvelles données D sont envoyées par le transmetteur A vers le récepteur B, ces données peuvent être identiques ou différentes des données D envoyées à l'itération précédente. La fréquence freql peut être égale à la fréquence freq2. [0018] Lors de l'étape b), on génère N voies comprenant, chacune, la donnée D envoyée à l'étape a), N étant un entier supérieur ou égal à 3. Chaque voie est décalée temporellement par rapport à la précédente. Ainsi entre la i-ème voie et la (i-1)-ème voie, i étant un entier compris entre 2 et N, il y a un décalage temporel. Cette étape b) permet de générer plusieurs voies comprenant chacune la donnée D envoyée par le transmetteur A et présentant chacune un déphasage pat- rapport à l'horloge h2, le nombre de voies générées étant suffisant pour couvrir toute une période du signal d'horloge h2, ce nombre de voies étant au minimum 3. [0019] Puis dans l'étape c), les N voies sont échantillonnées, en môme temps, à la fréquence freq2 du signal d'horloge h2 du récepteur B. Cela permet de d'obtenir pour chacune des voies, la valeur de bit représentant « l'état de la donnée » contenue dans la voie au moment de l'échantillonnage pour chaque itération du procédé. [0020] [fig.2] présente un exemple de chronogramme des étapes a), h) et c) du procédé, dans lequel 12 voies sont générées, et pour lequel une itération correspond à un coup d'horloge de h2. Lors de l'étape a), une donnée numérique D est envoyée par un transmetteur A vers un récepteur B. Lors de l'étape h), 12 voies sont générées (V1 à V12) et un décalage temporel At est présent entre deux voies successives. Les données représentées sur la figure 2 pour l'étape h) sont les données reçues à l'issue de trois itérations. Puis, à l'étape c), on échantillonne les 12 voies générées, ce qui permet d'obtenir « l'état de la donnée » contenue dans chaque voie à chaque coup d'horloge de h2, car dans cet exemple une itération a lieu à chaque coup d'horloge de h2. Ainsi, sur la première voie (V1), le coup d'horloge a lieu pendant le changement d'état de la donnée (c'est-à-dire où le moment où la valeur de bit passe de 0 à 1), donc à la 1 ère itération pour la voie 1 (V1), la valeur renvoyée sera comprise strictement entre 0 et 1, tandis que pour la voie 2 (V2), elle sera également à 0. Ainsi pour les trois itérations représentées sur la figure 2, on constate que sur la voie 1 (V1), on obtiendra une suite de bits XX - XX - 0, où XX représente un nombre compris strictement entre 0 et 1, tandis que pour les voies 2 à 11 (V2 à VII), on obtiendra la suite 0 - 1 - 0 et pour la voie 12 (V12), on obtiendra 0 - XX - XX. [0021] Cette étape d'échantillonnage peut être une seule étape d'échantillonnage à la fréquence freq2, ou elle peut être une succession de sous-étapes c'), c'") d'échantillonnage à une fréquence strictement inférieure à freq2, de manière à ce que l'échantillonnage total (c'est-à-dire après toutes les sous-étapes c'), c'') et c-')) résulte en N voies échantillonnées à la fréquence freq2. Une sous-étape d'échantillonnage est décalée temporellement d'une demi-période du signal d'horloge h2 du récepteur B par rapport à la sous-étape d'échantillonnage précédente (par exemple entre la sous-étape c') et c") ou entre c-) et c-')), car il n'est pas possible de réaliser les sous-étapes d'échantillonnage, pour une voie, en même temps. Ces sous-étapes d'échantillonnage permettent de travailler avec des signaux d'horloge à haute fréquence. Par exemple pour des données devant être échantillonnées à 12 GHz, on pourra réaliser quatre sous-étapes d'échantillonnage à 3 GHz. Les données présentes sur les N voies échantillonnées sont donc synchronisées et en phase avec l'horloge h2 à l'issue de cette étape. Les étapes suivantes du procédé vont permettre de déterminer quelles sont les 6 données des voies qui sont utilisables par le récepteur B, c'est-à-dire quelles sont les données qui sont considérées être au centre de l'oeil du diagramme de [0022] Puis dans l'étape d), on compare les données numériques, c'est-à-dire les valeurs des bits, des N voies par groupes de (2m+1) voies successives, m étant un entier supérieur ou égal à 1 et tel que (2m-F1) est inférieur ou égal à N. On sélectionne ensuite les groupes de (2m+1) voies successives dans lesquels les (2m+1) voies présentent des données identiques à chaque itération des étapes a) à d). En prenant l'exemple de la figure 2, on compare donc pour la première itération les valeurs de bits des 12 voies et on peut voir que les voies 2 à 12 ont des valeurs identiques, on peut donc sélectionner le groupe V2 à Vi 2 comprenant 11 voies successives à données identiques, les groupes V2 à V10, V3 à V11 et V4 à V12 comprenant 9 voies successives à données identiques, etc ... . Pour la seconde itération, les voies 2 à 11 ont des valeurs identiques, on peut donc sélectionner le groupe V2 à V10 comprenant 9 voies successives et le groupe V3 à V11 comprenant également 9 voies successives, etc ... [0023] Enfin, dans l'étape e), on sélectionne une des voies appartenant aux groupes sé- lectionnés à l'étape précédente. Les données comprises dans cette voie seront statis- tiquement celles présentes au milieu de si on regardait le diagramme de elles sont donc considérées comme synchronisées et en phase avec l'horloge h2 du récepteur B. On définit également dans cette étape, une variable notée P égale au numéro de la voie sélectionnée, c'est-à-dire égale à la valeur i de la voie sélectionnée. Ce sont les données de cette P-ème voie qui sont utilisées par le récepteur B. [0024] Le procédé peut également comprendre une étape d') réalisée juste avant l'étape e) consistant à choisir un groupe parmi les groupes sélectionnés lors de la dernière itération de l'étape d). En effet, il est possible qu'à la dernière itération de l'étape d), plusieurs groupes aient été sélectionnés, or seule une voie est réellement synchronisée et en phase avec l'horloge h2 du récepteur B et au milieu de l'oeil du diagramme de l'ceil, donc il faut pouvoir choisir le « bon groupe » comprenant la voie au milieu de l'ceil . [0025] Si seul un groupe a été sélectionné à l'issue des itérations de l'étape d), alors le groupe choisi est cet unique groupe sélectionné. [0026] S'il y a plusieurs groupes sélectionnés à l'issue des itérations de l'étape d), il y a dif- férentes façons de choisir ce groupe : on peut choisir le groupe ayant la plus grande valeur de m, c'est-à-dire choisir un groupe présentant 9 voies successives de données identiques plutôt qu'un groupe présentant 7 voies successives de données identiques ; ou choisir le groupe qui comprend les voies successives les plus proches de la voie N/ 2, si N est pair, ou les plus proches de la voie (N+1)/2 si N est impair. [0027] 11 est également possible de choisir un des groupes sélectionnés en appliquant ces deux critères de choix. En effet, il est possible d'avoir plusieurs groupes ayant le même 7 plus grand nombre de voies identiques et donc de devoir choisir l'un de ces groupes en regardant lequel comprend les voies les plus proches de la voie N/2 ou de la voie (N+1)/2, selon la parité de N. [0028] Cela permet ainsi de n'avoir plus qu'un seul groupe sélectionné pour la sélection de la voie à l'étape c). [0029] Par ailleurs, de manière préférentielle, la voie sélectionnée à l'étape c) est la « voie du milieu » d'un groupe sélectionné, c'est-à-dire que c'est la voie m+1 du groupe de (2m-F1) voies successives. Ainsi pour un groupe de 3 voies, la voie sélectionnée sera la seconde voie du groupe, ou pour un groupe de 5 voies, ce sera la troisième voie du groupe. [0030] Dans l'étape d), il est également possible de ne faire la comparaison des données que pour les voies appartenant à un groupe sélectionné à l'itération précédente. Ainsi, à la première itération de l'étape d), la comparaison des données se fait pour les N voies, tandis que pour les itérations suivantes, la comparaison des données ne se fait que sur les voies comprises dans les groupes sélectionnés à l'itération précédente. Cela permet d'accélérer la comparaison et la sélection des groupes au cours des itérations. [0031] Dans l'étape d), de manière préférentielle, on cherche d'abord à sélectionner des groupes comprenant le plus de voies successives à données identiques. Ainsi, on sélectionne, par exemple, plutôt des groupes comprenant 9 voies plutôt que 7 voies. Donc à l'issue d'une itération, si deux groupes de 9 voies sont sélectionnés ainsi que 3 groupes de 7 voies, on n'effectuera la recherche des groupes de voies à données identiques que pour les voies comprises dans les deux groupes de 9 voies. [0032] Préférentiellement, durant l'étape d), la recherche des groupes de (2m+1) voies suc- cessives à données identiques se fait en parallèle pour chaque valeur de m possible. Ainsi, on recherche en parallèle des groupes de 3 voies, des groupes de 5 voies, des groupes de 7 voies, etc... [0033] Selon un mode de réalisation, l'étape e) peut également comprendre la définition d'un pointeur contenant l'adresse de la ligne sélectionnée dans cette étape, c'est-à-dire l'adresse de la P-ème voie, et son stockage dans une mémoire. [0034] Selon un mode de réalisation, la condition d'arrêt aux itérations des étapes a) à d) peut être un nombre défini d'itérations, choisi par exemple par un utilisateur. Un nombre typique d'itérations est 1000. [0035] Selon un autre mode de réalisation, la condition d'arrêt est satisfaite dès qu'il ne reste plus qu'un seul groupe sélectionné à l'étape d), c'est-à-dire dès qu'il ne reste plus qu'un seul groupe de (2m-F1) voies successives présentant des données identiques pour chaque itération de l'étape d). [0036] Selon un mode de réalisation de l'invention, la valeur de m est choisie parmi 11 ; 2 ; 3 ; 4}, ce qui permet de comparer les valeurs des N voies par groupe de 3 voies suc- 8 cessives, par groupe de 5 voies successives, par groupe de 7 voies successives et par groupe de 9 voies successives. [0037] Selon un mode de réalisation, le décalage temporel entre chaque voie est le même pour toutes les voies, ainsi les voies sont décalées temporellement de manière régulière. [0038] Selon un mode de réalisation, l'étape h) comprend également une interpolation des données des N voies, ce qui permet de générer des retards temporels plus courts que ceux fournis par des circuits de retard usuels (par exemple, ceux fournis par des inverseurs ou des tampons (« buffers » en anglais)). Ainsi le retard entre deux voies successives est plus court. Grâce à cette interpolation, on peut avoir une granularité plus fine et donc avoir plus de voies à comparer dans une période d'horloge h2. [0039] Selon un mode de réalisation, les itérations des étapes a) à d) sont synchronisées avec chaque coup d'horloge hl du transmetteur A. La première itération correspond donc au premier front montant de l'horloge hl, la seconde itération correspond au second front montant de l'horloge hl et la l-ème itération correspond au l-ème front montant de l'horloge hl , I étant un entier supérieur ou égal à 1. [0040] Selon un autre mode de réalisation, les itérations des étapes a) à d) ont une fréquence égale à M x freql avec M un entier supérieur à 2. Ainsi la première itération aura par exemple lieu au premier front montant de l'horloge hl et la l-ème itération aura lieu au (I x M)-èmc front montant de l'horloge hl . [0041] Selon un autre mode de réalisation, les itérations des étapes a) et d) ne sont pas syn- chronisées avec l'horloge hl du transmetteur A. L'envoi des données D a lieu de façon régulière avec une fréquence inférieure à la fréquence treql de l'horloge hl. [0042] Des fluctuations en température ou des différentes alimentations possibles pour l'émetteur et le récepteur peuvent créer des petits retards temporels variables lors de l'envoi des données vers le récepteur. Cela a pour effet de décaler temporellement, au cours du temps, la voie sélectionnée et considérée comme synchronisée avec le récepteur. Ainsi, la voie sélectionnée va se désynchroniser légèrement avec l'horloge h2, et la voie réellement synchronisée avec h2 sera l'une des voies voisines. Il est donc important de toujours vérifier si la voie sélectionnée est toujours synchronisée avec l'horloge h2 et donc s'il ne faut pas modifier la valeur de P. [0043] [fig.3] représente un schéma des étapes d'un procédé de synchronisation, selon un mode de réalisation de l'invention, comprenant des étapes supplémentaires permettant de prendre en compte les éventuels retards temporels crées par des fluctuation des alimentations et/ou par des fluctuations en température et ainsi d'adapter la valeur de P. Après avoir défini la valeur de P dans l'étape e), l'étape f) consiste à envoyer une donnée numérique D' du transmetteur A vers le récepteur B et à générer N voies 9 comprenant chacune la donnée numérique D' avec N un entier supérieur ou égal à 3, chaque i-ème voie étant décalée temporellement par rapport à la (i-1)ème voie, et i étant un entier compris entre 2 et N. Après la génération des N voies, on échantillonne les N voies à la fréquence freq2 de l'horloge h2 du récepteur. Comme indiqué dans la description de la figure 1, l'échantillonnage des N voies peut se faire en une seule fois ou en plusieurs sous-étapes d'échantillonnage (étapes ), et c"')) de manière à ce que l'échantillonnage total corresponde à un échantillonnage à la fréquence freq2. [0044] Dans l'étape g), on compare les données numériques (générées à partir de la donnée D') des (2m+1) voies successives du groupe sélectionné à l'étape d) et comprenant la P-ème voie, P étant défini à l'étape c) du procédé. [0045] Dans l'étape h), on modifie la valeur de P si les valeurs des données numériques comparées à l'étape g) sont différentes. Ainsi, si la donnée de la voie in du groupe de (2m+1) voies est différente de la donnée de la voie (m+1), alors la valeur de P devient (P-1), tandis que si la donnée de la voie (m+2) du groupe de (2m+1) voies est différente de la donnée de la voie (m+1), alors la valeur de P devient (P+1). Si les données sont identiques, la valeur de P n'est pas modifiée. [0046] La valeur de P, modifiée ou non à l'étape h), permet alors de définir quelle est la voie synchronisée avec le signal d'horloge h2 du récepteur et donc quelle est la voie à fournir au récepteur. [0047] [fig.4] représente un dispositif de synchronisation de données numériques selon l'invention permettant de mettre en oeuvre le procédé décrit précédemment. Le dispositif comprend un circuit de remise en forme CMF de la donnée numérique D envoyée par un émetteur A ayant un signal d'horloge hl de fréquence tieql. Le circuit de remise en forme CMF est relié à une entrée IN du dispositif et est configuré de manière à recevoir une donnée numérique D de l'émetteur A et à générer N voies décalées temporellement les unes par rapport aux autres, N étant un entier supérieur ou égal à 3. Dans le dispositif présenté en figure 4, le circuit de remise en forme CMF comprend un égaliseur E qui reçoit la donnée D et ressort la donnée D et son complément r> sur sa sortie différentielle (il y a donc deux voies différentes en sortie de l'égaliseur E). Plusieurs inverseurs (Il à 16 et 17 à 112) en série sont reliés aux deux sorties de l'égaliseur E. Ce sont les inverseurs (Il à 112) qui permettent de générer le décalage temporel entre les N voies (ici N = 6) qui comprennent chacune la donnée numérique D reçue sur l'entrée IN du dispositif. Ainsi la première voie V1 est générée à la sortie du premier inverseur Il de la sortie de l'égaliseur E comprenant la donnée complémentée ry, la seconde voie V2 est générée à la sortie du second inverseur 18 de la sortie de l'égaliser E comprenant la donnée D. [0048] Le dispositif comprend également des bascules BS, en particulier des bascules de type D, dite « bascule data », qui permettent d'échantillonner les N voies à la fréquence freq2 du récepteur B. Chaque voie comprend au moins une bascule BS. [0049] La sortie de chaque bascule BS des N voies est appliquée à un circuit numérique sé- quentiel, dit machine d'état ME, qui reçoit donc en entrée les N voies échantillonnées à la fréquence freq2. La machine d'état ME est configurée de manière à recevoir les N voies échantillonnées, à comparer les données numériques des N voies par groupe de (2m-F1) voies successives, à sélectionner au moins un groupe de (2m+1) voies successives ayant des données identiques, à sélectionner une des voies des groupes sélectionnées et à définir la valeur de P. La réalisation de ce circuit numérique séquentiel est connue de l'homme du métier et ne lui pose aucune difficulté particulière. [0050] La machine d'état ME peut également être configurée pour pouvoir choisir un groupe parmi les groupes sélectionnés. Elle peut également comprendre une mémoire et être configurée pour définir un pointeur comprenant l'adresse de la voie sélectionnée qui sera stocké dans la mémoire. [0051] Un multiplexeur MUX peut également être présent à la sortie de la machine d'état ME afin de recevoir les N voies reçues en entrée de la machine d'état ME après que la machine ME les ait comparées. Dans ce cas, la machine d'état ME est également configurec pour fournir l'adresse de la voie sélectionnée (par exemple grâce au pointeur) en entrée du multiplexeur MUX afin que la donnée numérique de la voie sélectionnée puisse être récupérée en sortie du multiplexeur MUX. [0052] Un circuit de traitement CT_B compris dans le récepteur B peut être relié à la sortie du multiplexeur MUX afin de traiter les données de la voie reçue. [0053] [Fig . 5] présente un autre dispositif de synchronisation permettant de mettre en oeuvre le procédé selon l'invention. Ce dispositif comprend toujours un circuit de remise en forme CMF qui permet de générer les N voies décalées temporellement les unes par rapport aux autres. Dans cet autre dispositif, la sortie complémentée t5IE de l'égaliseur E n'est pas utilisée. La sortie non complémentée de l'égaliseur E comprend plusieurs tampons (ou « buffers » en anglais) en série qui permettent de générer les N voies et leur retard. Sur cet exemple, 6 buffers T et 6 voies (V1 à V6) sont représentés. Ainsi la première voie V1 est récupérée en sortie du premier buffer T, la seconde voie V2 est récupérée à la sortie du second buffer, etc ... [0054] Puis, les 6 voies, et plus généralement, les N voies sont échantillonnées à la freq2 en passant dans des bascules (BS1 et BS2). Sur cette figure, deux étages de bascules BS1 et BS2 en parallèle sont représentés, donc chaque voie comprend ici deux bascules. Le premier étage échantillonne les N voies à la fréquence freq2/2 et le second étage à la fréquence freq2/2 + 1/(2 x freq2). [0055] Néanmoins, ce dispositif pourrait comprendre un seul étage de bascules BS, comme présenté en figure 4, qui échantillonnent, chacune, une des N voies à la fréquence 11 freq2, ou il pourrait comprendre plus de deux étages de bascules BS en parallèle, chaque étage de bascules B échantillonnant les N voies à une fréquence strictement inférieure à freq2 et l'ensemble des étages des bascules BS permettant d'obtenir N voies échantillonnées à la fréquence freq2 et les deux horloges de deux bascules de deux voies successives étant décalées d'une demi-période du signal d'horloge h2, c'est-à-dire décalées de 1 /(2 x freq2). [0056] Plus généralement, le dispositif comprendra autant d'étages de bascules BS en parallèle qu'il y a de sous-étapes d'échantillonnage dans le procédé. Donc pour un procédé comprenant 3 sous-étapes d'échantillonnage (étapes c'), c") et c"')), il y aura 3 étages de bascules BS en parallèle dans le dispositif. De manière préférentielle, le dispositif comprend un nombre pair d'étages de bascules BS en parallèle par voie. [0057] Si on travaille avec plusieurs étages de bascules BS, chaque étage de bascules est décalé temporellement d'une demi-période du signal d'horloge h2 du récepteur B par rapport à l'étage précédent. Ainsi, pour chaque étage de bascules différent du premier étage, il y a un décalage de 1/(2 x freq2) par rapport à l'étage précédent. [0058] Cela permet de travailler avec des signaux à haute fréquence, c'est-à-dire avec des récepteurs ayant une fréquence d'horloge élevée, malgré les limites physiques, notamment lors de la fabrication, des bascules qui ne sont plus capables d'échantillonner correctement à haute fréquence. Actuellement, cette limite en fréquence est d'environ 6 GHz. [0059] Le dispositif comprend également un circuit numérique séquentiel, dite machine d'état ME, qui reçoit en entrée les sorties de toutes les bascules BS. Ainsi, ici comme il y a deux étages de bascules BS, pour chaque voie N générée, la machine d'état reçoit deux signaux, un issu de la première bascule de la voie BSI et un autre issu de la seconde bascule de la voie BS2. Plus généralement, la machine d'état ME reçoit autant de signaux pour une voie qu'il y a d'étages de bascule BS dans cette voie. [0060] La machine d'état ME a le même rôle que décrit précédemment, à savoir comparer les données des N voies par groupe de (2m+1) voies successives, sélectionner les groupes dont les voies ont des données identiques, puis sélectionner une seule voie et définir la valeur de P et éventuellement un pointeur permettant d'identifier la voie sélectionnée. [0061] Quand la machine d'état ME reçoit plusieurs signaux, à cause de la présence de plusieurs bascules BS sur la voie, pour une seule voie, elle compare les données des N voies en comparant les signaux ayant subi le même échantillonnage. Donc elle va comparer tous les signaux des N voies venant du 1er étage de bascules BS1 et en parallèle, elle compare tous les signaux des N voies venant du 2nd étage de bascules BS2. [0062] Le dispositif comprend également autant de multiplexeurs MUX1, MUX2 qu'il y a 12 d'étages de bascules BS dans le dispositif. Ainsi, sur la figure 5, comme il y a deux étages de bascules BS1 et BS2, le dispositif comprend deux multiplexeurs MUX1 et MUX2. L'un des multiplexeurs MUX1 reçoit en entrée les signaux des N voies issus du premier étage de bascules BS1 et ayant été comparés par la machine d'état ME, tandis que l'autre multiplexeur MUX2 reçoit en entrée les signaux des N voies issus du second étage de bascules BS2 et ayant été comparés par la machine d'état ME. Ces multiplexeurs reçoivent également chacun le pointeur défini par la machine d'état, cc qui leur permet de renvoyer en sortie la voie sélectionnée par la machine d'état ME. C'est un circuit de traitement CT _B qui récupère les sorties (dl, d2) des multiplexeurs représentant la voie sélectionnée et ainsi reconstitue les données de cette voie sélectionnée avec un échantillonnage à freq2. [0063] Selon un autre mode de réalisation de l'invention, les multiplexeurs sont compris dans la machine d'état ME, donc la sortie de la machine d'état est directement la voie sélectionnée échantillonnée à freq2 ou une des sous-voies (dl, d2) de la voie sélectionnée à plusieurs fréquences d'échantillonnage à cause des différents étages de bascules. [0064] Selon un autre mode de réalisation, le dispositif comprend des verrous (ou « latch en anglais) à la place des bascules BS pour effectuer l'échantillonnage des données des N voies. Il faut deux verrous pour remplacer une seule bascule BS. Ainsi chaque voie comprend au moins deux verrous. [0065] Selon des modes de réalisation, la machine d'état peut être un ordinateur, un micro- contrôleur, un circuit logique programmable (FPGA) ou un circuit intégré conçu spécialement pour l'application (ASIC). 13 [Revendication 1] [Revendication 2] [Revendication 3] REVENDICATIONSProcédé de synchronisation de données numériques (D) envoyées en série par un transmetteur (A) ayant un signal d'horloge h 1 de fréquence freq I à un récepteur (B) ayant un signal d'horloge h2 de fréquence freq2, caractérisé en ce qu'il comprend les étapes a) à d) itérées jusqu'à ce qu'une condition d'arrêt soit satisfaite et une étape e) réalisée à la suite de la dernière itération de l'étape d), les étapes a) à e) étant les suivantes : a) envoi d'une donnée numérique par le transmetteur (A) vers le récepteur (B) ; b) génération de N voies, chacune des voies comprenant la donnée reçue par le récepteur, et chaque i-ème voie étant décalée temporellement par rapport à la (i-1)-ème voie, N étant un entier supérieur ou égal à 3 et i étant compris entre 2 et N ; c) échantillonnage des N voies à la fréquence freq2 de l'horloge h2 du récepteur afin de générer des données numériques alignées temporellement sur l'horloge h2 ; d) comparaison des données des N voies par groupe de (2m+1) voies successives, m étant supérieur ou égal à 1 et tel que (2m+1) est inférieur ou égal à N, et sélection de groupes de (2m+1) voies pour lesquels les (2m+1) voies successives ont des données identiques à chaque itération ; e) sélection d'une des voies appartenant aux groupes sélectionnés à l'étape précédente, les données comprises dans cette voie étant considérées comme synchronisées et en phase avec l'horloge h2 du récepteur et définition d'une variable P égale à la valeur i de la voie sélectionnée. Procédé de synchronisation de données numériques selon la revendication 1 dans lequel, durant la première itération de l'étape d), la comparaison des valeurs par groupe de (2m+1) voies successives est réalisée sur les N voies et durant les itérations suivantes, elle est réalisée sur toutes les (2m-F1) voies successives comprises dans les groupes sélectionnés à l'itération précédente de l'étape d). Procédé de synchronisation de données numériques selon l'une des revendications 1 et 2 comprenant une étape d') réalisée entre la dernière itération de l'étape d) et l'étape e) dans lequel un groupe de (2m-F1) voies successives est choisi parmi les groupes sélectionnés à la dernière itération de l'étape d), ce groupe choisi pouvant être le seul groupe sé- 14 lectionné à la dernière itération de l'étape d), ou parmi les groupes sélectionnés à la dernière itération de l'étape d), ce groupe choisi pouvant être celui présentant une valeur de ni la plus élevée, ou parmi les groupes sélectionnés à la dernière itération de l'étape d), ce groupe choisi pouvant être celui dont les voies successives sont les plus proches de la voie N/2, si N est pair ou de la voie (N+1)/2 si N est impair. [Revendication 4] Procédé de synchronisation de données numériques selon l'une des re- vendications 1 à 3 dans lequel, la voie sélectionnée à l'étape c) est la voie m+1 d'un groupe de (2m+1) voies successives sélectionné à l'étape précédente. [Revendication 5] Procédé de synchronisation de données numériques selon l'une des re- vendications 1 à 4 dans lequel la condition d'arrêt est choisie parmi un nombre d'itérations défini par un utilisateur ou dès qu'il ne reste plus qu'un seul groupe de (2m-F1) voies successives ayant des données identiques à l'étape d). [Revendication 6] Procédé de synchronisation de données numérique selon l'une des re- vendications 1 à 5 dans lequel l'étape h) comprend également une interpolation des données des N voies. [Revendication 7] Procédé de synchronisation de données numériques selon l'une des re- vendications 1 à 6 dans lequel m est compris entre 1 et 4. [Revendication 8] Procédé de synchronisation de données numériques selon l'une des re- vendications 1 à 7 dans lequel l'étape c) comprend plusieurs sous-étapes d'échantillonnage (étapes c'), c"), c"')) des N voies à des fréquences strictement inférieures à la fréquence freq2, de manière à ce qu'à la suite de toutes les sous-étapes (l'échantillonnage, les N voies soient échantillonnées à la fréquence freq2. [Revendication 9] Procédé de synchronisation de données numériques selon l'une des re- vendications 1 à 8 comprenant les étapes supplémentaires suivantes réalisées à la suite de l'étape e) : f) envoi d'une donnée numérique par le transmetteur (A) vers le récepteur (B), génération de N voies, chacune des voies comprenant la donnée reçue par le récepteur, et chaque i-ème voie étant décalée temporellement par rapport à la (i-1)-ème voie, N étant un entier supérieur ou égal à 3 et i étant compris entre 2 et N, et échantillonnage des N voies à la fréquence freq2 afin de générer des données numériques alignées temporellement sur l'horloge h2 ; g) comparaison des données numériques des (2m+1) voies successives du groupe sélectionné à l'étape d) et comprenant la P-ème voie, P étant 15 [Revendication 10] défini à l'étape c) ; h) modification de la valeur de P si les valeurs des données des (2m+1) voies comparées à l'étape g) sont différentes, telle que si la donnée de la voie m du groupe de (2m+1) voies est différente de la voie (m+1), alors la valeur de P devient égale à (P - 1), ou telle que si la donnée de la voie m+2 du groupe de (2m-F1) voies est différente de la voie (m+1), alors la valeur de P devient égale à (P + 1). Dispositif de synchronisation de données numériques pour la mise en oeuvre d'un procédé de synchronisation selon l'une des revendications 1 à 9 comprenant : - un circuit de mise en forme (CMF) d'une donnée numérique (D), reçue sur une entrée (IN) du dispositif, comprenant N sorties et relié à l'entrée du dispositif et configure de manière à générer N voies (V1 à V6) comprenant chacune la donnée numérique (D) et à décaler temporellement chaque voie par rapport aux voies précédentes, N étant un entier supérieur ou égal à 3 et les N voies correspondant aux N sorties du circuit ; - des bascules (BS) configurécs de manière à cc que les N voies soient échantillonnées à une fréquence inférieure ou égale à la fréquence (freq2) d'horloge du récepteur (B), les N voies comprenant au moins une bascule ; et - une machine d'état (ME) configurée de manière à recevoir en entrée au moins N voies échantillonnées et à comparer les données de (2m-F1) voies comprises dans un même groupe, à sélectionner au moins un groupe de (2m-F1) voies successives, à sélectionner une voie appartenant à un groupe sélectionné et à définir la valeur de P.