Brevet FR3089682A1 — publié le 20200612

Description Titre de l'invention : MATRICE DE PIXELS MUNIE D'UN SUIVEUR DE TENSION INVERSÉ Domaine technique [0001] La présente description concerne de façon générale le domaine des capteurs d'image, et en particulier une matrice de pixels et un procédé de commande d'une matrice de pixels. Technique antérieure [0002] Dans les capteurs d'image CMOS, en général un niveau de tension produit par une photodiode est lu en utilisant un transistor monté dans une configuration de suiveur de tension. Ce transistor a par exemple l'un de ses noeuds de conduction de courant principaux couplé à un rail d'alimentation, et son autre noeud de conduction principal couplé à une ligne de sortie. On utilise par exemple une source de courant pour tirer un courant sur la ligne de sortie, et cela permet de lire la tension au niveau de la grille du transistor suiveur de tension. [0003] Afin de réduire la consommation d'énergie, dans la technique, on souhaite réduire la tension de fonctionnement des capteurs d'image. Cependant, on rencontre une difficulté technique pour réduire le niveau de la tension d'alimentation de chaque pixel tout en assurant un fonctionnement correct du transistor suiveur de tension de chaque pixel. [0004] Il existe donc un besoin dans la technique d'une matrice de pixels dans laquelle la tension d'alimentation peut être réduite à un niveau relativement faible. Résumé de l'invention [0005] On a besoin dans la technique d'une matrice de pixels et d'un procédé pour piloter une matrice de pixels, qui répondent au moins partiellement à un ou plusieurs besoins de l'art antérieur. Selon un premier aspect, on prévoit une matrice de pixels comprenant : un premier pixel comprenant un premier transistor ayant son noeud de commande couplé à une première photodiode, un premier de ses noeuds de conduction principaux couplé à un rail de sortie de tension, et un deuxième de ses noeuds de conduction principaux couplé à un autre rail de tension ; une impédance variable couplant le rail de sortie de tension à un premier rail d'alimentation de la matrice de pixels ; et une source de courant couplant l'autre rail de tension à un deuxième rail d'alimentation de la matrice de pixels, l'impédance variable étant contrôlée sur la base du niveau de tension sur l'autre rail de tension. [0006] Selon un mode de réalisation, la matrice de pixels comprend en outre un ampli- ficateur différentiel ayant une première entrée couplée à l'autre rail d'alimentation, une 2 deuxième entrée couplée à un niveau de tension de référence, et une sortie couplée à une entrée de commande de l'impédance variable. [0007] Selon un mode de réalisation, le niveau de tension de référence est produit par un circuit d'étalonnage, le niveau de tension de référence étant variable au moins en fonction de la température. [0008] Selon un mode de réalisation, l'impédance variable comprend un autre transistor couplé par ses noeuds de conduction de courant principaux entre le premier rail d'alimentation et le rail de sortie de tension. [0009] Selon un mode de réalisation, la matrice de pixels comprend en outre un deuxième pixel comprenant un deuxième transistor ayant son noeud de commande couplé à une deuxième photodiode, un premier de ses noeuds de conduction principaux couplé au rail de sortie de tension, et un deuxième de ses noeuds de conduction principaux couplé à l'autre rail de tension. [0010] Selon un mode de réalisation, le premier pixel comprend en outre un premier autre transistor couplant le noeud de commande du premier transistor à un rail de tension de réinitialisation. [0011] Selon un mode de réalisation, le premier pixel comprend en outre un deuxième autre transistor couplant le premier noeud de conduction de courant principal du premier transistor au rail de sortie de tension, le deuxième autre transistor étant agencé pour être rendu conducteur pendant une opération de lecture d'une tension de pixel du premier pixel. [0012] Selon un mode de réalisation, le premier pixel comprend en outre une porte de transfert couplant le noeud de commande du premier transistor à la première photodiode, la porte de transfert étant agencée pour être rendue conductrice pendant une opération de lecture d'une tension de pixel du premier pixel. [0013] Selon un autre aspect, on prévoit un procédé de commande d'un premier pixel d'une matrice de pixels pendant une opération de lecture du premier pixel, le procédé comprenant : appliquer, à un noeud de commande d'un premier transistor du premier pixel, un niveau de tension produit par une première photodiode, un premier des noeuds de conduction principaux du premier transistor étant couplé à un rail de sortie de tension et un deuxième des noeuds de conduction principaux du premier transistor étant couplé à un autre rail de tension ; et ajuster une impédance variable couplant le rail de sortie de tension à un premier rail d'alimentation de la matrice de pixels, l'impédance variable étant ajustée sur la base de la tension sur l'autre rail de tension, l'autre rail de tension étant couplé à un deuxième rail d'alimentation via une source de courant. [0014] Selon un mode de réalisation, le procédé comprend en outre, avant d'appliquer le niveau de tension au noeud de commande du premier transistor, une réinitialisation du niveau de tension au niveau du noeud de commande du premier transistor en rendant 3 conducteur un premier autre transistor du premier pixel. [0015] Selon un mode de réalisation, le procédé comprend en outre de rendre conducteur un deuxième autre transistor du premier pixel pendant l'opération de lecture, le deuxième autre transistor couplant le premier noeud de conduction de courant principal du premier transistor au rail de sortie de tension. [0016] Selon un mode de réalisation, l'application du niveau de tension au noeud de commande du premier transistor comprend l'activation d'une porte de transfert couplant le noeud de commande du premier transistor à la photodiode. Brève description des dessins [0017] Les fonctionnalités et avantages susmentionnés, ainsi que d'autres, vont être décrits en détail dans la description suivante de modes de réalisation spécifiques donnés à titre d'illustration et non dc limitation, en faisant référence aux dessins joints dans lesquels : [0018] [fig.1] la figure 1 représente schématiquement un exemple du fonctionnement d'un circuit de pixel ; [0019] W8.21 la figure 2 représente schématiquement un exemple du fonctionnement d'un autre circuit de pixel ; [0020] [fig.3] la figure 3 est un graphique représentant des tensions dans le circuit de pixel de la figure 2 selon un exemple de réalisation ; [0021] [fig.4] la figure 4 illustre schématiquement une matrice de pixels selon un exemple de réalisation de la présente description ; [0022] W8.51 la figure 5 illustre schématiquement un circuit dc pixel dc la matrice de pixels de la figure 4 plus en détail selon un exemple de réalisation ; [0023] [fig.6] la figure 6 est un chronogramme illustrant un exemple dc signaux dans le circuit de pixel de la figure 5 ; [0024] [fig.7] la figure 7 illustre schématiquement un circuit dc pixel dc la matrice de pixels de la figure 4 plus en détail selon un autre exemple de réalisation ; [0025] [fig.8] la figure 8 est un chronogramme illustrant un exemple dc signaux dans le circuit de pixel de la figure 7 ; [0026] [fig.9] la figure 9 illustre schématiquement une matrice dc pixels selon un autre exemple dc réalisation de la présente description ; et [0027] [fig.10] la figure 10 illustre schématiquement un circuit de pixel de la matrice de pixels de la figure 9 plus en détail selon un exemple de réalisation. Description des modes de réalisation 100281 Des éléments similaires ont été désignés par des références similaires dans les diverses figures. En particulier, les éléments structurels et/ou fonctionnels qui sont communs aux divers modes de réalisation peuvent avoir les mêmes références et peuvent avoir des propriétés structurelles, dimensionnelles et matérielles identiques. [0029] Dans un but de clarté, seules les opérations et les éléments qui sont utiles à la com- préhension des modes de réalisation décrits ici ont été illustrés et décrits en détail. Par exemple, la circuiteric de décodage pour piloter des rangées et des colonnes de pixels dans une matrice de pixels n'a pas été décrite en détail, de tels circuits étant hien connus de l'homme de l'art. [0030] Sauf indication contraire, lorsqu'il est fait référence à deux éléments connectés entre eux, cela signifie une connexion directe sans éléments intermédiaires autres que des conducteurs, et lorsqu'il est fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou qu'ils peuvent être reliés ou couplés via un ou plusieurs autres éléments. [0031] La figure 1 représente schématiquement un exemple du fonctionnement d'un circuit de pixel 100. [0032] Le circuit de pixel 100 comprend une photodiode 102, qui est par exemple une photodiode pincée ayant son anode couplée à un mil de masse GND, et sa cathode couplée à un noeud de détection SN. Le circuit de pixel 100 comprend aussi un transistor 104 ayant son noeud de commande couplé au noeud de détection SN, et agencé pour fonctionner en suiveur de tension. Le transistor 104 dans l'exemple de la figure 1 est un transistor MOS à canal N (NMOS), ayant son drain connecté à un rail d'alimentation qui est par exemple à la tension d'alimentation VDD de la matrice de pixels, hien que cela puisse être une autre tension. La source du transistor 104 est connectée à un rail de sortie de tension VS, qui est à son tom- couplé au rail de masse via une source de courant 106. Une tension de pixel lue à partir du pixel est par exemple mémorisée sur un condensateur d'échantillonnage 110 représenté en figure 1 connecté directement au rail de tension de sortie VS, bien qu'en pratique il y ait généralement un commutateur (non illustré) entre le rail de tension de sortie VS et le condensateur d'échantillonnage 110. [0033] Le transistor suiveur de tension 104 assure un étage d'adaptation entre la photodiode 102 et le rail de sortie de tension VS, ce transistor présentant, au niveau du noeud de détection SN, une impédance d'entrée relativement haute, et au niveau du rail de sortie de tension VS, une impédance de sortie relativement faible. [0034] La tension VS résultant d'une opération de lecture de la tension de pixel VSENSE produite par la photodiode 102 au niveau du noeud de détection SN est égale à A(VSENSE-VOFF), où A est l'amplification entre le noeud de détection SN et le rail de sortie de tension VS, et VOFF est la tension grille-source VGS du transistor 104. Le transistor 104 devrait laisser passer un courant pendant cette opération de lecture, ce qui signifie qu'il y aura des difficultés pour la lecture de la tension à de faibles valeurs de VSENSE, et en particulier lorsque la tension VSENSE-VOFF sur le rail de sortie de tension VS est proche ou descend en dessous de la tension minimum permettant à la source de courant 106 de fonctionner correctement. En effet, cela peut conduire à une erreur de courant dans le courant produit par la source de courant 106, et ainsi à une discordance de tension sur le rail de tension de sortie VS. [0035] La figure 2 représente schématiquement un exemple du fonctionnement d'un autre circuit de pixel 200, qui est similaire au circuit 100, excepté qu'il est modifié pour le cas d'un transistor MOS à canal P (PMOS) 204 mettant en oeuvre le suiveur de tension. La source de courant 106 est ainsi remplacée par une source de courant 206 couplée entre la source du transistor 204 et un mil d'alimentation, qui est par exemple au niveau de la tension d'alimentation VDD, bien que cela puisse être une autre tension. [0036] Dans l'exemple de la figure 2, le niveau maximum de tension VSENSE qui peut être lu avec succès est limité par le fait que VS ne doit pas descendre en dessous de VSENSE-FVOFF, où VOFF est la tension grille-source du transistor 204. En supposant que la source de courant 206 doit faire chuter une tension d'au moins Vcs afin d'être suffisamment précise, cela signifie que le niveau le plus élevé de VSENSE qui peut être lu est par exemple égal à VDD-Vcs-VOFF. [0037] La figure 3 est un graphique représentant, par une ligne en trait interrompu, un exemple de la tension VSENSE, et par une ligne en trait plein, un exemple de la tension VS, dans le circuit de pixel 200 de la figure 2. On peut voir que le gain chute lorsque la tension VSENSE approche de la limite de la tension VS, qui est par exemple d'environ 2 V dans l'exemple de la figure 3. [0038] Ainsi, si l'on souhaite réduire le niveau de tension d'alimentation VDD du circuit de pixel des figures 1 ou 2, cela aura un impact direct sur la plage de valeurs de pixels VSENSE qui peut être lue avec succès. [0039] La figure 4 illustre schématiquement une colonne d'une matrice de pixels 400 selon un exemple de réalisation de la présente description. Bien que cela ne soit pas illustré en figure 4, la matrice de pixels 400 peut comprendre une pluralité de colonnes. [0040] La colonne de la matrice de pixels 400 de la figure 4 comprend par exemple N circuits de pixels PIX1 à PIXN, où N est par exemple égal à au moins deux. Dans des variantes de réalisation, chaque colonne pourra toutefois comprendre un seul circuit de pixel. Chaque circuit de pixel est couplé entre un rail de sortie de tension VS et un autre rail de tension VCS, qui est par exemple couplé au rail de masse GND par l'intermédiaire d'une source de courant 402. Le rail de sortie de tension VS est couplé à un rail d'alimentation via une impédance variable 404 contrôlée par un amplificateur différentiel 406. Ce rail d'alimentation est par exemple à la tension d'alimentation VDD de la matrice de pixels, bien qu'il puisse être à une autre tension. L'amplificateur différentiel 406 contrôle par exemple l'impédance variable 404 sur la base de la tension sur le rail de tension VCS. Dans l'exemple de la figure 4, l'amplificateur différentiel 406 a l'une de ses entrées, dans cet exemple son entrée positive, couplée au 6 rail de tension VCS, et son autre entrée, dans cet exemple son entrée négative, couplée à un circuit d'étalonnage (CALIB. CIRCUIT) 408, qui fournit une tension de référence VREF. Par exemple, la tension de référence VREF est une tension qui varie en fonction d'au moins la température afin d'assurer une compensation de température. Dans des variantes de réalisation, la tension de référence VREF pourrait être fixe, ou pourrait dépendre d'autres paramètres comme le procédé de fabrication, la tension d'alimentation ou VS. [0041] Bien que cela ne soit pas représenté en figure 4, chaque circuit de pixel comprend par exemple un transistor suiveur de tension similaire au circuit de la figure 2. De manière avantageuse, en figure 4, la chute de tension introduite par la source de courant 206 de la figure 2 n'est plus présente entre les pixels et le rail d'alimentation VDD. Au lieu de cela, la source de courant 402 est disposée entre les circuits de pixels et le mil de niasse, et seule l'impédance variable 404 est placée entre les circuits de pixels et le rail d'alimentation VDD. Ainsi on peut dire que le suiveur de tension est inversé. [0042] Cette impédance variable 404 est contrôlée par une boucle de contre-réaction. En particulier, si la tension VSENSE d'un circuit de pixel en cours de lecture augmente, la tension sur le rail VS va aussi augmenter, réduisant la tension aux bornes du transistor 404, et provoquant ainsi une baisse du courant dans le transistor suiveur de tension de ce circuit de pixel. La tension sur le mil VCS va ainsi diminuer, et l'impédance du transistor 404 va être diminuée par une diminution dans la tension de sortie de l'amplificateur différentiel 406. Dans la situation opposée, si la tension VSENSE d'un circuit de pixel en cours de lecture diminue, la tension sur le rail VS va aussi diminuer, augmentant la tension aux bornes du transistor 404, et ainsi provoquant une hausse du courant dans le transistor suiveur de tension de ce circuit de pixel. La tension sur le rail VCS va ainsi monter, et l'impédance du transistor 404 va être augmentée par une augmentation dans la tension de sortie de l'amplificateur différentiel 406. Ainsi la boucle de contre-réaction fonctionne de manière à maintenir la chute de tension (VCS) aux bornes de la source de courant 402 relativement constante, indépendamment de la tension VSENSE du pixel en cours de lecture. [0043] La figure 5 illustre schématiquement le circuit de pixel PIX1 de la matrice de pixels de la figure 4 plus en détail selon un exemple de réalisation. Les autres circuits de pixels PIX2 à PIXN de la figure 4 sont par exemple mis en oeuvre par des circuits similaires. [0044] Le circuit de pixel PIX1 est par exemple similaire au pixel 200 décrit précédemment en ce qu'il comprend un transistor PMOS 204 formant le suiveur de tension. Dans l'exemple de la figure 5, le circuit de pixel comprend en outre un transistor de réinitialisation 502, qui est par exemple mis en oeuvre par un transistor PMOS contrôlé par un signal RST et couplé par ses noeuds source/drain entre le noeud de détection SN et un 7 rail de tension de réinitialisation VRST. Le circuit de pixel comprend aussi par exemple un transistor de lecture 504 contrôlé par un signal de lecture RD et couplé par ses noeuds source/drain entre la source du transistor 204 et le rail de sortie de tension VS. [0045] La figure 6 est un chronogramme illustrant un exemple simple des caractéristiques temporelles de signaux dans le circuit dc pixel de la figure 5, et en particulier les caractéristiques temporelles des signaux RST, RD, VSENSE et VS. [0046] Avant le début d'une période d'intégration TINT, le signal de réinitialisation RST est par exemple mis à l'état bas pour coupler le noeud de détection SN au rail de tension de réinitialisation VRST, et ainsi la tension VSENSE est initialisée au niveau relativement haut VRST. Lorsque le signal de réinitialisation passe de nouveau à l'état haut, la période d'intégration TINT commence, et la tension VSENSE commence à descendre sur la hase du signal de lumière reçu par le pixel. [0047] Près dc la fin de la période d'intégration TINT, le signal de lecture RD passe par exemple à l'état bas, amenant le transistor de lecture 502 à conduire, et amenant ainsi la tension VS à un niveau déterminé par le niveau dc VSENSE. Le signal de lecture RD passe par exemple de nouveau à l'état haut pour amener le niveau VSENSE à être échantillonné, et le signal de réinitialisation RST passe aussi par exemple à l'état bas peu de temps après pour réinitialiser dc nouveau la tension au niveau du noeud de détection SN. Bien que cela ne soit pas illustré en figure 6, dans certains modes de réalisation, un niveau de référence est lu à partir du noeud de détection pendant l'opération de réinitialisation avant ou à la suite de la période d'intégration T_INT. [0048] La figure 7 illustre schématiquement le circuit de pixel PIXI de la matrice de pixels de la figure 4 plus en détail selon une variante de réalisation par rapport à la figure 5. Le circuit de pixel de la figure 7 est similaire à celui de la figure 5, excepté qu'une porte de transfert, représentée par un commutateur 702, est disposée entre la photodiode 102 et le noeud de détection SN et est contrôlée par un signal TG. [0049] La figure 8 est un chronogramme illustrant un exemple des caractéristiques tem- porelles de signaux dans le circuit de pixel de la figure 7, et en particulier les caractéristiques temporelles des signaux RST, TG et RD. Dans l'exemple de la figure 8, la tension VSENSE et la tension sur le rail de sortie de tension VS ne sont pas illustrées. [0050] Le signal RST est par exemple initialement à l'état bas, couplant le noeud de détection SN au niveau de réinitialisation présent sur le rail de tension VRST. Le signal TG comporte une impulsion haute 802 provoquant la réinitialisation de la tension de photodiode, et démarrant une période d'intégration T_INT sur le front descendant de l'impulsion 802. [0051] Pendant une phase de lecture, le signal de réinitialisation est par exemple amené à l'état haut pendant une période 804 pour isoler le noeud de détection SN du rail de 8 tension de réinitialisation VRST, puis, pendant la période 804, le signal de lecture RD est amené à l'état haut pendant une période 806, afin de transférer la tension du noeud de détection SN vers le rail de sortie de tension VS. Pendant la période 806, le signal TG comprend une impulsion 808 transférant la tension de photodiode VSENSE vers le noeud de détection SN. Comme cela est représenté par des flèches 810 et 812, les tensions sur le rail dc sortie de tension VS sont par exemple échantillonnées par des condensateurs d'échantillonnage (non illustrés en figure 7) avant et après l'impulsion 808 du signal TG afin de capturer respectivement le niveau de référence et le niveau de photodiode à la suite dc l'intégration. [0052] La figure 9 illustre schématiquement une matrice de pixels 900 selon un autre exemple de réalisation de la présente description. L'exemple de la figure 9 est similaire à celui de la figure 4, excepté que le transistor suiveur de tension se trouvant dans chaque pixel (non illustré en figure 9) est mis en oeuvre par un transistor NMOS plutôt que par un transistor PMOS. Ainsi la source de courant 402 dc la figure 4 est remplacée par une source dc courant 902 disposée entre le mil de tension VCS et le rail d'alimentation VDD, et à la place de l'impédance variable 404, une impédance variable 904 est disposée entre le rail de sortie de tension VS et le rail de masse GND et est contrôlée par l'amplificateur différentiel 406. L'impédance variable 904 est par exemple mise en oeuvre par un transistor NMOS. [0053] La figure 10 illustre schématiquement un circuit de pixel de la matrice de pixels de la figure 9 plus en détail selon un exemple de réalisation, ce circuit de pixel étant référencé PDC_ en figure 10. Les autres circuits de pixels de la figure 9 sont par exemple mis en oeuvre par des circuits similaires. [0054] Le circuit de pixel PIX1 de la figure 10 est par exemple similaire à celui du pixel 100 décrit précédemment en ce qu'il comprend un transistor NMOS 104 formant le suiveur de tension. Dans l'exemple de la figure 10, le circuit de pixel comprend en outre un transistor de réinitialisation 1002, qui est par exemple mis en oeuvre par un transistor NMOS contrôlé par un signal RST et couplé par ses noeuds source/drain entre le noeud de détection SN et un rail de tension de réinitialisation VRST. Le circuit de pixel comprend aussi par exemple un transistor de lecture 1004 contrôlé par un signal de lecture RD et couplé par ses noeuds source/drain entre la source du transistor 104 et le rail de sortie de tension VS. [0055] Le fonctionnement du circuit de pixel de la figure 10 est par exemple similaire à celui du circuit de pixel de la figure 5, excepté que les signaux de commande RD et RST sont modifiés pour tenir compte de l'utilisation de transistors NMOS à la place de transistors PMOS. Dans certains modes de réalisation, une porte de transfert similaire à la porte 702 de la figure 7 pourrait être ajoutée au circuit de la figure 10. [0056] Un avantage des modes de réalisation décrits ici est qu'une matrice de pixels peut 9 utiliser une tension d'alimentation relativement faible et/ou que la plage de tension des tensions de pixel qui peuvent être lues dans chaque pixel peut être agrandie. Cela est obtenu par exemple en prévoyant une impédance variable située au niveau colonne, au lieu d'être au niveau pixel. [0057] Divers modes de réalisation et diverses variantes ont été décrits. L'homme de l'art comprendra que certains éléments de ces modes de réalisation peuvent être combinés et d'autres variantes apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit trois exemples particuliers de circuits de pixels, il apparaîtra clairement à l'homme de l'art que les principes décrits ici pourraient s'appliquer à tout circuit de pixel dans lequel une ou plusieurs tensions de pixels sont lues en utilisant un transistor fonctionnant en suiveur de tension. [0058] En outre, bien que dans les exemples décrits ici les impédances variables 404, 904 soit mises en oeuvre par des transistors, dans des variantes de réalisation elles pourraient être mises en oeuvre par d'autres dispositifs, comme des résistances variables. [0059] Aussi, il apparaîtra clairement à l'homme de l'art que bien qu'on ait décrit des circuits comprenant un rail d'alimentation positive VDD et un rail de masse GND, plus généralement, le rail de masse GND peut être considéré comme un autre rail d'alimentation qui peut être à la tension de masse, ou à une autre tension, y compris une tension négative. [0060] En outre, bien qu'on ait décrit des exemples basés sur la technologie de transistors MOS, il apparaîtra clairement à l'homme de l'art que les techniques décrites ici pourraient s'appliquer à d'autres technologies de transistors. [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6]