Brevet FR3099640A1 — publié le 20210205

Description Titre de l'invention : Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant [0001] Des modes de réalisation et de mise en oeuvre concernent la fabrication de transistors moyenne tension du type CMOS et les circuits intégrés correspondants. [0002] De plus en plus d'éléments d'usages différents, ayant en particulier des plages de tensions utiles différentes, peuvent être incorporés dans un même circuit intégré. [0003] Les dispositifs moyenne tension sont des dispositifs configurés pour et destinés à fonctionner à des tensions classiquement comprises entre 1,8V et 3,3V, et/ou entre 4V et 5V. [0004] Par exemple les dispositifs moyenne tension sont situés dans des étages d'entrée-sorties de signaux dont les tensions utiles sont plus élevées que les basses tensions des éléments logiques opérant sur ces signaux. Les basses tensions sont typiquement comprises entre 0,8V et 1,5V. [0005] La figure 1 représente un exemple de technologies classiques d'éléments ayant des architectures respectives correspondant chacune à une plage de tensions utiles. [0006] Des transistors basse tension CMOS LV comprennent une région de grille et un oxyde dc grille, P021, l'oxyde de grille ayant une épaisseur comprise entre 1 nm et 3nm, pour des tensions de 0,8V à 1,5V. [0007] Des premiers transistors moyenne tension CMOS 10 comprennent une région de grille et un oxyde de grille, P022, l'oxyde dc grille ayant une épaisseur comprise entre 7nm et 8nm, pour des tensions dc 1,8V à 3,3V. Les techniques de fabrication classiques de tels premiers transistors moyenne tension CMOS IO peuvent comprendre quatre étapes d'implantation dédiées, et une formation d'oxyde dédiée. [0008] Des deuxièmes transistors moyenne tension CMOS _5V comprennent une région de grille et un oxyde de grille, P011, l'oxyde dc grille ayant une épaisseur comprise entre l2nm et l3nm, pour des tensions dc 4V à 5V. [0009] Des transistors haute tension CMOS HV comprennent une région de grille et un oxyde dc grille, P012, l'oxyde de grille ayant une épaisseur comprise entre 15nm et 16nm, voire jusqu'à 25nm, pour des tensions de 5V à 11V. [0010] Par ailleurs, des transistors à grille flottante FGT peuvent être prévus et comprennent une région de pille flottante et un oxyde tunnel, P013, l'oxyde tunnel ayant une épaisseur comprise entre 7nm et lOnm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm, pour permettre des transferts de charge par effet Fowler-Nordheim à des tensions supérieures à 10V dans la grille flottante, surmontés par une région de grille de commande et un diélectrique de grille de commande, P023. 2 [0011] Chaque type de transistor présente ainsi une architecture respective et différente d'un type à l'autre, notamment en matière d'épaisseur de la couche d'oxyde de grille, et des étapes de procédé dédiées sont prévues pour chaque type de transistor. [0012] Bien que certaines étapes peuvent être partiellement rnutualisécs, par exemple les dépôts de matériaux conducteurs de grilles, les procédés classiques sont très coûteux en raison des étapes dédiées. [0013] Il serait souhaitable de réduire les coûts des procédés de fahrication de circuits intégrés. [0014] A cet égard il est proposé selon un aspect un procédé de fahrication d'un circuit intégré, comprenant une fahrication d'au moins un premier transistor configuré pour fonctionner sous une première tension d'alimentation, par exemple comprise entre 1,8V et 5V, et une fahrication d'au moins un transistor à grille flottante, dans lequel lesdites fabrications du premier transistor et du transistor à grille flottante comprennent une étape commune de formation d'une couche diélectrique configuré pour former une couche diélectrique tunnel du transistor à grille flottante, destinée à permettre des transferts de charges par effet Fowler-Nordheim à des deuxièmes tensions supérieures à la première tension d'alimentation, par exemple supérieures à 10V, et pour former une couche diélectrique de grille du premier transistor. [0015] Selon un mode de mise en oeuvre, lesdites fabrications du premier transistor et du transistor à grille flottante comprennent une étape commune de formation de régions de grille configurée pour former une région de grille flottante du transistor à grille flottante et une région de grille du premier transistor. [0016] Ainsi, la fabrication des transistors moyenne tension ne nécessite pas d'étape dédiée, mais au contraire n'utilise que des étapes déjà prévues dans la fabrication du transistor à grille flottante. En effet, la nature et l'épaisseur de la couche diélectrique tunnel ainsi que la nature et l'épaisseur de la région de grille flottante des transistors à grille flottante peuvent convenir pour des fabrications de transistors moyenne tension, notamment destinés à être alimentés par une tension comprise entre 1,8V et 5V. [0017] Par conséquent le procédé de fabrication des transistors moyenne tension est gratuit et le coût global du circuit intégré est réduit. [0018] En outre, la structure du premier transistor réalisé par ce procédé permet, par rapport aux technologies classiques, un meilleur contrôle électrostatique, des effets de pincement de canal réduits, une meilleure conduction en régime saturé et/ou moins de fuites de courant. [0019] Selon un mode de mise en oeuvre, le procédé comporte en outre une fabrication d'au moins un transistor à drain déporté, dans lequel l'étape commune de formation de la couche diélectrique est configurée pour former une couche diélectrique de grille du transistor à drain déporté. 3 [0020] Avantageusement, l'étape commune de formation de régions de grille est configurée pour former unc région de grille du transistor à drain déporté. [0021] Les transistors à drain déporté sont classiquement configurés pour permettre une commande à moyenne tension tout en pouvant supporter des hautes tensions sur leurs drains. La fabrication des transistors à drain déporté introduit classiquement des étapes dédiées et coûteuses, notamment une formation d'une couche d'oxyde dédiée. [0022] Cc mode de mise en oeuvre permet ainsi d'intégrer des réalisations de transistors à drain déporté dans des procédés n'en prévoyant pas initialement, à moindre coût, ou de réduire les coûts des procédés en prévoyant. [0023] Selon un mode de mise en oeuvre, l'étape commune de formation de la couche di- électrique comprend unc croissance thermique d'une couche d'oxyde de silicium et une gravure de la couche d'oxyde de silicium jusqu'à une épaisseur comprise entre 7nm et lOnm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm. [0024] En effet, les techniques de formation par croissance aboutissent à des structures plus robustes que les techniques de formation par dépôt. Ainsi, la robustesse des transistors moyenne tension est améliorée et/ou la plage de moyennes tensions applicables est élargie dans ce mode de mise en oeuvre. [0025] Par ailleurs, l'étape commune de formation de régions de grille peut comprendre une formation d'une couche de silicium polycristallin conducteur ayant une épaisseur comprise entre 60nm et 150nm. Le silicium polycristallin peut être dopé in situ ou non. [0026] Selon un mode de mise en oeuvre, ladite fabrication du premier transistor comprend une formation d'un caisson semiconducteur comprenant une étape d'implantation de dopants à une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du premier transistor, le premier transistor étant fabriqué sur ledit caisson. [0027] L'étape d'implantation dédiée de ce mode de mise en oeuvre introduit un coût supplé- mentaire paf- rapport au procédé ne comportant pas cette étape dédiée, mais pour un coût global toujours inférieur aux techniques classiques de formation de transistors moyenne tension. Ajuster la tension de seuil du premier transistor est avantageux en soi pour des raisons de compatibilités et de commande, et permet en outre de contrôler les fuites de courant des premiers transistors. [0028] Selon un autre aspect, il est proposé un circuit intégré comportant au moins un premier transistor configuré pour fonctionner sous une première tension d'alimentation, par exemple comprise entre 1,8V et 5V, comprenant une couche diélectrique de grille, et au moins un transistor à grille flottante comportant une couche diélectrique tunnel configurée pour permettre des transferts de charge par effet FowlerNordheim à des deuxièmes tensions supérieures à la première tension d'alimentation, par exemple supérieures à 10V, dans lequel la couche diélectrique de grille du premier transistor a la même nature et a la même épaisseur que la couche diélectrique tunnel. [0029] Selon un mode de réalisation dans lequel le premier transistor comporte une région de grille et le transistor à grille flottante comporte une région de grille flottante, la région de grille du premier transistor a la même nature et a la même épaisseur que la région de grille flottante du transistor à grille flottante. [0030] Selon un mode de réalisation dans lequel le circuit intégré comporte en outre au moins un transistor à drain déporté comprenant une couche diélectrique et une région de grille recouvrant partiellement une région de drain, la couche diélectrique de grille du transistor à drain déporté a la même nature et a la même épaisseur que la couche diélectrique tunnel du transistor à grille flottante. [0031] Et par exemple, la région de grille du transistor à drain déporté a la même nature et a la même épaisseur que la région de grille flottante du transistor à grille flottante. [0032] Selon un mode de réalisation, la nature de la couche diélectrique tunnel est un oxyde de silicium, d'épaisseur comprise entre 7nm et lOnm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm. [0033] Par exemple, la nature de la région de grille flottante est du silicium polycristallin conducteur, d'épaisseur comprise entre 60nm et 150nm. [0034] Selon un mode de réalisation, le premier transistor est formé sur un caisson semi- conducteur dopé à une concentration configur6e pour ajuster à une valeur souhaitée la tension de seuil du premier transistor. [0035] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de mode de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : [0036] [fig.1] précédemment décrite, représente des transistors d'architectures classiques pour différentes plages de tensions ; [0037] [fig.2] [0038] [fig.3] [0039] [fig.4] [0040] [fig.5] [0041] [fig.6] [0042] [fig.7] [0043] [fig.8] [0044] [fig.9] [0045] [fig.10] [0046] [fig.11] [0047] [fig.12] [0048] [fig.13] [0049] [fig.14] représentent des modes de réalisation et de mise en oeuvre de l'invention. [0050] La figure 2 représente un circuit intégré CI comportant des transistors ayant une ar- chitecture avantageuse pour différentes plages de tensions. [0051] Le circuit intégré CI comporte des transistors basse tension CMOS LV comprenant une structure de grille P0210 incluant une région de grille et un oxyde de grille, l'oxyde de grille ayant une épaisseur comprise entre 1 nm et 3nm, pour des tensions de 0,8V à 1,5V. [0052] Le circuit intégré CI comporte des transistors haute tension CMOS HV comprenant une structure de grille P0130 incluant une région de grille et un oxyde de grille, l'oxyde de grille ayant une épaisseur comprise entre 15nm et 16nm, pour des tensions de 5V à 11V. [0053] Le circuit intégré CI comporte au moins un premier transistor CMOS_TN configure pour fonctionner sous une tension d'alimentation comprise entre 1,8V et 5V. Le premier transistor est ainsi destiné à une alimentation « moyenne tension », entre 1,8V et 5V, et sera qualifié dans la suite de « transistor moyenne tension ». [0054] Le transistor moyenne tension CMOS_TN comporte une structure de grille P0130 comprenant une région de grille Pl et une couche diélectrique de grille TN. [0055] Par ailleurs, le circuit intégré comporte au moins un transistor à grille flottante FGT comportant une structure de grille de commande P0230 superposée sur une structure de grille flottante P0130. Le structure de grille flottante P0130 comprend une région de grille flottante P1 et une couche diélectrique tunnel TN. La couche diélectrique tunnel TN est spécifiquement configurée pour permettre des transferts de charge par effet Fowler-Nordheim à des tensions supérieures à 10V dans la grille flottante Pl. [0056] La couche diélectrique de grille TN du transistor moyenne tension CMOS_TN a la même nature et a la même épaisseur que la couche diélectrique tunnel TN, et la région de grille Pl du transistor moyenne tension CMOS_TN a la même nature et a la même épaisseur que la région de grille flottante Pl du transistor à grille flottante FGT. [0057] En effet, comme cela apparaitra en relation avec les figures 5 à 14, les réalisations du transistor moyenne tension CMOS_TN et du transistor à grille flottante FGT résultent notamment d'une étape commune de formation de la couche diélectrique tunnel TN de transistor à grille flottante FGT et de la couche diélectrique de grille TN du transistor moyenne tension CMOS_TN, et d'une étape commune de formation de la région de grille flottante P1 du transistor à grille flottante FGT et de la région de grille Pl du transistor moyenne tension CMOS_TN. [0058] Par exemple, la nature de la couche diélectrique tunnel est un oxyde de silicium, et l'épaisseur de la couche diélectrique tunnel est comprise entre 7nm et lOnm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm. [0059] La nature de la région de grille flottante est par exemple du silicium polycristallin dopé conducteur, d'épaisseur comprise entre 60nm et 150nm. [0060] Selon une alternative avantageuse en matière de performances, le transistor moyenne 6 tension CMOS_TN est réalisé sur un caisson semiconducteur formé de façon dédiée pour sa réalisation. Le caisson semiconducteur comprend une implantation de dopants dans un substrat, les dopants ayant une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du transistor moyenne tension. [0061] La figure 3 représente un tableau d'exemples comparatifs de performances de transistors moyenne tension selon l'invention CMOS TN, CMOS TN W, par rapport à des performances des réalisations classiques des premiers transistors moyennes tensions CMOS IO et des transistors haute tension CMOS HV, tels que décrits ci-avant en relation avec la figure 1, et ayant les mêmes caractéristiques structurelles (excepté la nature et l'épaisseur des couches diélectriques de grille). [0062] Les résultats présentés correspondent à des réalisations de transistors NMOS. Des réalisations de transistors PMOS ont aussi été comparées et présentent des résultats relatifs similaires à ceux des transistors NMOS. [0063] Les résultats présentés sur le tableau de la figure 3 sont issus de mesures expéri- mentales préliminaires et permettent d'identifier des variations entre les performances des technologies présentées. Les résultats présentés ne limitent pas les performances possibles des technologies décrites, ces dernières pouvant bien entendu faire l'objet d'optimisations et d'améliorations. [0064] Les performances des transistors, dont les diélectriques de grilles sont les mêmes que le diélectrique tunnel des transistors à grille flottante FOT, sont présentées pour l'alternative CMOS_TN dans laquelle pas de caisson dédié n'est implanté, et pour l'alternative CMOS_TN_W dans laquelle un caisson dédié a été formé. [0065] Dans la suite, les transistors haute et moyenne tension classiques seront désignés di- rectement par leurs références respectives CMOS_HV et CMOS JO, de même que les transistors moyenne tension selon les deux alternatives seront désignés par leurs références respectives CMOS_TN et CMOS_TN_W. [0066] Les transistors classiques CMOS_IO comprennent un oxyde de grille ayant une épaisseur de 5nm, et les transistors classiques CMOS_HV comprennent un oxyde de grille ayant une épaisseur de I5nm. [0067] Les caractéristiques de courant en régime saturé IoN, de tension de seuil VT, de courant de fuite IOFF (en gain logarithmique), de tension maximale VDDmax sont présentées dans le tableau de la figure 3 pour chaque transistor CMOS_IO, CMOS_HV et CMOS_TN, CMOS_TN_W. [0068] Un pourcentage du coût additionnel AddCt pour intégrer la fabrication de chaque transistor dans un procédé prévoyant une fabrication d'au moins un transistor haute tension et d'au moins un transistor à grille flottante est également présenté dans le tableau de la figure 3. [0069] Les fabrications des transistors hautes tension (CMOS_HV) et des transistors à grille 7 flottante (POT) seront décrites ci-après en relation avec les figures 5 à 14. [0070] Pour le transistor classique CMOS HV, dont l'épaisseur du diélectrique de grille est de 15nm, le courant en régime saturé Io, est de 2641A/itm, la tension de seuil VT est de 0,64V, le gain de courant de fuite Io' est de -11,5 log(A/pm), la tension maximale VDDmax est de 5,5V, et son intégration présente un coût additionnel AddCt nul 0%. [0071] Les résultats présentés pour le transistor haute tension classique CMOS_HV cor- respondent à une application de ce transistor dans des condition de moyenne tension, à une alimentation maximale de 5,5V. [0072] C'est le cas pour un exemple de technologie, dans d'autres cas, un transistor haute tension classique CMOS_HV peut être utilisé à plus basse tension si aucune autre alternative n'est présente. [0073] Pour le transistor classique CMOS IO, dont l'épaisseur du diélectrique de grille est de 5nm, le courant en régime saturé Io, est de 550pA/itm, la tension de seuil VT est de 0,5V, le gain de courant de fuite 'OFF est de -12,4 log(A/pm), la tension maximale VDDmax est de 3,6V, et son intégration présente un coût additionnel AddCt important de 3%. Le coût d'intégration élevé du transistor classique CMOS IO provient notamment du fait que la formation de la couche d'oxyde de grille de 5nm lui est spécifiquement dédiée. En outre, quatre étapes d'implantations subséquentes à la formation de la couche d'oxyde de grille de 5nm sont spécifiquement dédiées à l'intégration du transistor CMOS IO. [0074] Pour le transistor CMOS_TN, dont le diélectrique de grille est de la même nature et de la même épaisseur de 8,7nm que le diélectrique tunnel, le courant en régime saturé I ON est de 482pA/pm, la tension de seuil VT est de 0,26V, le gain de courant de fuite I OFF est de -9,5 log(A/ttm), la tension maximale VDDmax est de sensiblement 4V, et son intégration présente un coût additionnel AddCt nul 0%. [0075] Pour le transistor CMOS_TN_W, dont le diélectrique de grille est de la même nature et de la même épaisseur de 8,7nm que le diélectrique tunnel, et bénéficiant d'une formation d'un caisson dédiée, le courant en régime saturé ION est de 416pAittm, la tension de seuil VT est de 0,46V, le gain de courant de fuite 'OFF est de -11,5 log(A/prn), la tension maximale VDDmax est de sensiblement 4V, et son intégration présente un coût additionnel AddCt léger de 1%. Le cout additionnel du transistor CMOS_TN_W provient de l'implantation dédiée à la formation de son caisson semiconducteur. [0076] Ainsi, en résumé, le transistor classique CMOS_HV présente comme avantage d'être gratuit et d'avoir une tension maximale élevée, mais comme inconvénient d'être lent et d'avoir une tension de seuil élevée pour un courant en régime saturé faible. [0077] Le transistors classique CMOS JO quant à lui présente comme avantage d'être rapide avec une tension de seuil assez faible pour un courant en régime saturé élevé, 8 niais comme inconvénient d'être très coûteux et d'avoir une tension maximale faible. [0078] Bien entendu les termes tels qu'élevé, faible, rapide, lent, sont à considérer de façon relative par rapport aux autres valeurs présentées dans le tableau comparatif de la figure 3 seulement. [0079] Le transistor CMOS_TN présente les avantages d'être rapide avec une tension de seuil faible et un courant en régime saturé élevé, d'être gratuit et d'avoir une tension maximale assez élevée. Le seul inconvénient du transistor CMOS_TN est un gain de courant de fuite moins faible, et, pour certaines applications, d'avoir une tension de seuil trop faible (ce qui, pour d'autres application, peut être un avantage). [0080] Le transistor CMOS_TN_W est quant à lui avantageux sur toutes ses caracté- ristiques, étant rapide avec une tension de seuil faible et un courant en régime saturé élevé, d'avoir une tension maximale assez élevée, d'avoir un gain de courant de fuite acceptable, et pour un coût additionnel très faible (trois fois moins cher que le transistor classique CMOS IO). [0081] En comparaison avec les transistors classiques CMOS HV, le transistor CMOS_TN_W affiche une amélioration d'environ 60% du courant Ion en régime saturé, pour une tension de seuil inférieure de 18mV, et pour le même gain de courant de fuite Ioff. [0082] Et, par ailleurs, dans les réalisations CMOS_TN et CMOS TN W, la diminution de l'épaisseur d'oxyde de grille (par rapport au transistor classique CMOS_HV) permet un meilleur contrôle électrostatique et une meilleure gestion des effets de réduction de barrière de potentiel induite par le drain (phénomène classique et usuellement désigné par l'acronyme DIBL du terme anglais « Drain-Induced Ban-ier Lowering ») [0083] En d'autres termes, en outre d'être gratuit ou très peu coûteux, les réalisations CMOS_TN et CMOS_TN_W présentent globalement de meilleures performances. [0084] Ainsi, il est avantageux de remplacer toutes les réalisations classiques de transistors CMOS JO, CMOS_5V par des réalisations des transistors CMOS_TN, ou CMOS_TN_W. [0085] On se réfère désormais à la figure 4. [0086] La figure 4 représente un transistor TDD du type à drain déporté, comprenant une électrode de source S, une électrode de grille G, une électrode de drain D. [0087] Une région de source N+ est fortement dopée d'un type de conductivité opposé à la conductivité du caisson ou substrat PWHV dans et sur lequel est formé le transistor TDD. [0088] Une région de drain NWHV est formée par un caisson dopé du type de conductivité opposé à la conductivité du substrat PWHV. [0089] Une région d'isolation latérale STI permet de déporter l'électrode de drain D de la région de grille G. 9 [0090] La région de grille comporte un barreau conducteur Pl et une couche diélectrique de grille TN. La région de grille repose sur une région de canal Lg du substrat PWHV entre la région de source N+ et la région de drain NWHV, ainsi que sur une zone de recouvrement Lrcvr de la région de drain NWHV. [0091] Le transistor à drain déporté TDD est configuré pour permettre une commande à moyenne tension et pour supporter des hautes tensions sur son drain. [0092] Le caisson PWHV et la région de drain NWHV sont à cet égard dopés à des concen- trations configurécs pour supporter des hautes tensions. [0093] Classiquement, la fabrication des transistors à drain déporté utilise des étapes de fa- brication dédiées, en particulier pour la formation de la couche d'oxyde de grille, pouvant éventuellement être réalisée conjointement avec la réalisation de la couche d'oxyde de grille de premiers transistors moyenne tension classiques CMOS IO, d'épaisseur comprise entre 4nm et 6nm (tels que décrits précédemment en relation avec la figure 1). [0094] Or, dans l'exemple avantageux illustré par la figure 4, la réalisation du transistor à drain déporté TDD résulte d'une mise en oeuvre d'un procédé dans lequel la formation de la couche diélectrique tunnel d'un transistor à grille flottante FGT forme simultanément la couche diélectrique de grille TN du transistor à drain déporté TDD. De même, les formations de régions de grille flottante et de la région de grille P1 du transistor à drain déporté sont mises en oeuvre lors d'une étape commune. [0095] Ainsi, la structure de grille P0134 du transistor à drain déporté TDD est identique (en nature et en épaisseur) à la structure de grille flottante P0130 du transistor à grille flottante. [0096] En d'autres termes, la couche diélectrique de grille TN du transistor à drain déporté TDD a la même nature et a la même épaisseur que la couche diélectrique tunnel, et la région de grille PI du transistor à drain déporté TDD a la même nature et a la même épaisseur que la région de grille flottante. [0097] Ce mode de réalisation permet ainsi d'intégrer gratuitement des transistors à drain déporté TDD dans tout procédé de fabrication prévoyant une réalisation d'un transistor à grille flottante FGT. [0098] Les figures 5 à 14 illustrent chacune une étape respective d'un procédé de fabrication d'un circuit intégré. [0099] Le procédé comprend une fabrication d'au moins un transistor moyenne tension CMOS_TN (figure 14) configuré pour fonctionner à une tension d'alimentation comprise entre 1,8V et 5V, une fabrication d'au moins un transistor à grille flottante FGT (figure 14), et une fabrication d'au moins un transistor haute tension CMOS_HV (figure 14). [0100] La figure 5 représente un substrat semiconducteur SUB à partir duquel la fabrication du circuit intégré est mise en oeuvre. [0101] Le transistor à grille flottante est fabriqué dans une partie de mémoire NVM du substrat SUB. Le transistor moyenne tension est fabriqué dans une partie dite moyenne tension MV du substrat SUB et le transistor haute tension est fabriqué dans une partie dite haute tension HV du substrat SUB. [0102] Une région de source enterrée NISO a été implantée en profondeur dans la partie de mémoire NVM. [0103] La figure 6 illustre le résultat d'une étape d'implantation de caissons haute tension PWTN, PWHV dans la partie haute tension HV et éventuellement dans la partie moyenne tension MV du substrat. [0104] Les caissons haute tension PWHV sont formées avec une concentration de dopants configure° pour des fonctionnements à des tensions supérieures à 10V. [0105] Dans cette éventualité, le procédé de fabrication peut aboutir à un transistor moyenne tension CMOS_TN tel que décrit précédemment en relation avec le transistor moyenne tension CMOS_TN de la figure 3. [0106] Selon une alternative avantageuse, l'implantation du caisson PWTN dans la partie moyenne tension MV comprend une d'implantation de dopants à une concentration configure° pour ajuster à une valeur souhaitée la tension de seuil du (future) transistor moyenne tension. Par exemple, la concentration des dopants est configuréc pour ajuster la valeur seuil du transistor moyenne tension CMOS_TN_W telle que décrite précédemment en relation avec le transistor moyenne tension CMOS_TN_W de la figure 3. [0107] La figure 7 illustre le résultat d'une implantation du caisson NVMW dans la partie de mémoire NVM. [0108] La figure 8 illustre le résultat d'une étape de formation d'éléments dans la partie de mémoire NVM, par exemple des grilles verticales de transistors enterrées, et d'une étape de formation d'une couche d'oxyde HVOx dite haute tension, sur toute la surface du substrat SUB. [0109] La couche d'oxyde haute tension HVOx a par exemple une épaisseur de 15nm, et peut être formée par croissance thermique. [0110] En effet, les techniques de formation par croissance aboutissent à des structures plus robustes que les techniques de formation par dépôt. [0111] Ainsi, la robustesse de l'oxyde tunnel TNOx qui en résultera (voir l'étape en relation avec la figure 9 ci-après) permet des fonctionnements fiables dans une plage de tension de 1,8V à 4V, voire 5V. [0112] La figure 9 illustre le résultat d'une étape de définition d'une couche d'oxyde tunnel TNOx, comprenant une gravure de la couche d'oxyde haute tension HVOx jusqu'à une épaisseur dite tunnel comprise entre 7nm et lOnm, préférentiellement entre 8nm et 11 9,5nm, par exemple 8,7nm. [0113] L'épaisseur et la nature de la couche d'oxyde tunnel TNOx est par exemple configurée pour permettre des transferts de charges par effet Fowler-Nordheim à des tensions supérieures à 10V, pour les transistors à grille flottante. [0114] La couche d'oxyde tunnel TNOx est définie dans la région de mémoire NVM et dans la région moyenne tension MV, mais pas dans la région haute tension HV. [0115] La figure 10 illustre le résultat d'une étape de dépôt d'une couche conductrice Pl en silicium polycristallin dopé conducteur, recouvrant tout le substrat SUB, notamment les couche d'oxyde haute tension HVOx et d'oxyde tunnel TNOx. [0116] La figure 11 illustre le résultat d'une étape de définition de premières structures de grille P0130, P0131, P0132. [0117] Les structures de grilles comportent chacune une région de grille Pl (figure 10) et une couche de diélectrique de grille TNOx (figure 9), HVOx (figure 8) et sont destinées à former : [0118] - des structures de grille flottante P0130 des transistors à grille flottantes, [0119] - des structures de grille P0131 des transistors moyenne tension et [0120] - des structures de grille P0132 des transistors haute tension. [0121] A cette étape, les structures de grille P0130 des transistors à grille flottante ne sont pas séparées et ont la forme d'un barreau commun. [0122] La figure 12 illustre le résultat d'une étape de formation d'un empilement de couche diélectrique du type oxyde-nitrure-oxyde de silicium ONO, et de dépôt d'une deuxième couche conductrice P2 en silicium polycristallin dopé conducteur. Ainsi, une future structure de grille de commande P0230 recouvre tout le substrat SUB, notamment les futures structures de grille flottante P0130. [0123] La figure 13 illustre le résultat d'une première étape de définition de deuxièmes régions de grilles, et comprend le retrait de la deuxième couche conductrice P2 et de l'empilement ONO, dans la région moyenne tension MV et clans la région haute tension HV, découvrant les structures de grille P0131, P0132 des futures transistors moyenne tension, et haute tension. [0124] La figure 14 représente une étape de définition des transistors à grille flottante FGT, comprenant la gravure de la deuxième couche conductrice P2, de l'empilement ONO et de la première couche conductrice PI. [0125] Dans cet exemple, la gravure est dessinée de façon à former deux transistors à grille flottante FGT de part et d'autre de chaque transistor enterré à grille verticale dans la partie de mémoire NVM. [0126] Cette construction de la partie de mémoire NVM est donnée à titre d'exemple purement illustratif et aucunement limitatif, permettant néanmoins de fabriquer gratuitement à la fois les transistors haute tension CMOS_HV et les transistors moyenne 12 tension CMOS TN. [0127] D'autres procédés de fabrication de transistors à grille flottante peuvent bien entendu permettre une réalisation gratuite de transistor moyenne tension CMOS TNT, à condition que lesdites fabrications du transistor moyenne tension CMOS_TN et du transistor à grille flottante FGT comprennent une étape commune de formation d'une couche diélectrique configurée pour former une couche diélectrique tunnel du transistor à grille flottante FGT, et pour former une couche diélectrique de grille du transistor moyenne tension CMOS_TN. 13 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6] REVENDICATIONSProcédé de fabrication d'un circuit intégré, comprenant unc fabrication d'au moins un premier transistor (CMOS_TN) configure pour fonctionner sous une première tension d'alimentation et unc fabrication d'au moins un transistor à grille flottante (FGT), dans lequel lesdites fabrications du premier transistor (CMOS_TN) et du transistor à grille flottante (FGT) comprennent unc étape commune de formation d'une couche diélectrique (TNOx) configurée pour former une couche diélectrique tunnel du transistor à grille flottante (FGT), destinée à permettre des transferts de charges par effet Fowler-Nordheim à des deuxièmes tensions supérieures à la première tension d'alimentation, et pour former une couche diélectrique de grille du premier transistor (CMOS_TN). Procédé selon la revendication 1, dans lequel lesdites fabrications du premier transistor (CMOS_TN) et du transistor à grille flottante (FGT) comprennent une étape commune de formation de régions de grille (P1) configurée pour former une région de grille flottante du transistor à grille flottante (FGT) et une région de grille du premier transistor (CMOS_TN). Procédé selon l'une des revendications 1 ou 2, comportant en outre une fabrication d'au moins un transistor à drain déporté (TDD), dans lequel l'étape commune de formation de la couche diélectrique (TNOx) est configurée pour former une couche diélectrique de grille (TN) du transistor à drain déporté. Procédé selon la revendication 3 prise en combinaison avec la revendication 2, dans lequel l'étape coi-mir-tune de formation de régions de grille (P1) est configurée pour former une région de grille (G) du transistor à drain déporté (TDD). Procédé selon l'une des revendications 1 à 4, dans lequel l'étape commune de formation de la couche diélectrique (TNOx) comprend une croissance thermique d'une couche d'oxyde de silicium (HVOx) et une gravure de la couche d'oxyde de silicium (HVOx) jusqu'à une épaisseur comprise entre 7nm et lOnm, préférentiellement entre 8nm et 9,5nm. Procédé selon l'une des revendications 1 à 5, dans lequel ladite fabrication du premier transistor (CMOS_TN) comprend une formation d'un caisson semiconducteur (PWTN) comprenant une étape d'implantation de dopants à une concentration configurée pour ajuster à 14 une valeur souhaitée la tension de seuil du premier transistors (CMOS TN), le premier transistor (CMOS_TN) étant fabriqué sur ledit caisson (PWTN). [Revendication 7] Procédé selon l'une des revendications 1 à 6, dans lequel la première tension d'alimentation est comprise entre 1,8V et 5V, et les deuxièmes tensions sont supérieures à 10V. [Revendication 8] Circuit intégré comportant au moins un premier transistor (CMOS_TN) configure pour fonctionner sous une première tension d'alimentation, comprenant une couche diélectrique de grille (TN), et au moins un transistor à grille flottante (FGT) comportant une couche diélectrique tunnel (TN) configure° pour permettre des transferts de charge par effet Fowler-Nordheim à des deuxièmes tensions supérieures à la première tension d'alimentation, dans lequel la couche diélectrique de grille (TN) du premier transistor (CMOS_TN) a la même nature et a la même épaisseur que la couche diélectrique tunnel (TN). [Revendication 9] Circuit intégré selon la revendication 8, le premier transistor comportant une région de grille (P1), et le transistor à grille flottante comportant une région de grille flottante (P1), dans lequel la région de grille (P1) du premier transistor (CMOS_TN) a la même nature et a la même épaisseur que la région de grille flottante (P1) du transistor à grille flottante (FGT). [Revendication 10] Circuit intégré selon l'une des revendications 8 ou 9, comportant en outre au moins un transistor à drain déporté (TDD) comprenant une couche diélectrique (TN) et une région de grille (P1) recouvrant partiellement une région de drain (NWHV), dans lequel la couche diélectrique de grille (TN) du transistor à drain déporté (TDD) a la même nature et a la même épaisseur que la couche diélectrique tunnel (TN) du transistor à grille flottante (FGT). [Revendication 11] Circuit intégré selon la revendication 10 prise en combinaison avec la revendication 9, dans lequel la région de grille (P1) du transistor à drain déporté (TDD) a la même nature et a la même épaisseur que la région de grille flottante (P1) du transistor à grille flottante (P1). [Revendication 12] Circuit intégré selon l'une des revendications 8 à 11, dans lequel la nature de la couche diélectrique tunnel (TN) est un oxyde de silicium, d'épaisseur comprise entre 7nm et lOnm, préférentiellement entre 8nm et 9,5nm. [Revendication 13] Circuit intégré selon l'une des revendications 8 à 12, dans lequel le premier transistor (CMOS_TN) est formé sur un caisson semi- 15 [Revendication 14] conducteur (PWTN) implanté par des dopants à une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du premier transistor (CMOS TN). Circuit intégré selon l'une des revendications 8 à 13, dans lequel la première tension d'alimentation est comprise entre 1,8V et 5V et les deuxièmes tensions sont supérieures à 10V.