Brevet FR3090195A1 — publié le 20200619

Description Titre de l'invention : Procédé de fabrication d'un transistor à effet de champ a performances optimisées [0001] L'invention concerne les transistors à effet de champ, et en particulier les procédés de fabrication de tels transistors compatibles avec des procédés d'intégration tridimensionnels. [0002] Afin de diminuer le coût des circuits intégrés et (l'augmenter leurs performances, les fabricants ont constamment réduit la taille des transistors, augmenté leur nombre par puce, et augmenté le nombre de circuits réalisés en parallèle. Pour permettre cette augmentation de performances des circuits intégrés, les technologues ont donc diminué géométriquement les dimensions des transistors de la partie active ainsi que les dimensions des interconnexions. Cependant, la réduction du noeud technologique en dessous de 10 nm est problématique. [0003] En vue d'accroître la densité d'intégration et/ou de réduire la distance entre les composants électroniques, il est connu de réaliser une intégration 3D, en superposant une deuxième couche active de composants électroniques sur la couche d'interconnexion d'une première couche active réalisée auparavant. [0004] Dans les procédés d'intégration tridimensionnelle, toute étape de chauffage liée à la formation d'une deuxième couche active sur la couche d'interconnexion intermédiaire conduit à de forts risques de dégradation de la première couche active. [0005] La formation d'une source et d'un drain dopés nécessite généralement l'activation de dopants et la diffusion de ces dopants à des températures dépassant 1000°C. De telles températures ne peuvent être appliquées lors de la formation de la deuxième couche active sans induire des détériorations de la première couche active. [0006] Un procédé de fabrication a été proposé pour réduire les températures appliquées pour l'activation de dopants dans une source ou un drain. Selon un tel procédé, on fournit au préalable une couche de silicium cristallin non intentionnellement dopé et disposée sur une couche de diélectrique enterrée. Un empilement de grille est formé sur la couche de silicium cristallin. Des espaccurs en matériau diélectrique sont formés de part et d'autre de l'empilement de grille. On procède à l'amorphisation de la partie supérieure de la couche de silicium de part et d'autre de l'ensemble incluant l'empilement de grille et les espaceurs. L'amorphisation est mise en oeuvre par un bombardement ionique. Des dopants sont ensuite introduits par implantation ionique dans le silicium amorphe. Une étape de recristallisation en phase solide est ensuite mise en oeuvre à une température inférieure à 600°C, afin de recristalliser la couche de silicium et d'incorporer des dopants activés dans la structure cristalline formée. 2 [0007] Il est souhaitable de pouvoir doper la couche de silicium jusqu'au plus proche du canal du transistor à former, notamment pour réduire les résistances d'accès. Ainsi, la couche de silicium doit avantageusement être dopée sous les espaceurs. Un tel dopage sous les espaceurs est relativement délicat à réaliser et à contrôler. Afin de favoriser un rapprochement entre la couche dopée et la zone de canal, un procédé connu propose de réaliser au préalable des espaceurs très fins de part et d'autre de l'empilement de grille. L'implantation ionique est ensuite réalisée comme décrit précédemment de part et d'autre de l'ensemble incluant l'empilement de grille est ces espaceurs fins, puis des espaceurs plus épais sont formés sur les espaceurs fins. [0008] Un tel procédé présente cependant des inconvénients. D'une part, la zone présente sous les espaceurs très fins ne peut toujours pas être dopée comme cela serait souhaitable. D'autre part, la couche de silicium présente sur la couche de diélectrique enterrée est généralement très fine, avec une épaisseur généralement inférieure à 9 nm. Pour pouvoir procéder à l'étape de recristallisation de la couche de silicium, il est nécessaire de conserver du silicium cristallin au niveau de l'interface avec le diélectrique enterré après l'étape d'arnorphisation. Avec une épaisseur réduite de la couche de silicium, une telle conservation de silicium cristallin s'avère délicate. En outre, l'étape d'amorphisation induit la présence de défauts résiduels après la recristallisation. De tels défauts résiduels peuvent impactcr les caractéristiques du transistor formé. [0009] L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé de fabrication d'un transistor à effet de champ, comprenant les étapes de : -fourniture d'une structure incluant une première couche de matériau semiconducteur, une deuxième couche de matériau semi-conducteur dopé disposée sur la première couche de matériau-semi-conducteur et présentant une composition différente de celle de la première couche, deux espaceurs en matériau diélectrique disposés sur la deuxième couche de matériau semi-conducteur et séparés par une gorge, ladite deuxième couche de matériau semi-conducteur étant accessible au fond de ladite gorge -gravure de la deuxième couche de matériau semi-conducteur au fond de ladite gorge jusqu'à atteindre ladite première couche de matériau semi-conducteur et de façon à conserver la première couche de matériau semi-conducteur sous lesdits espaceurs de part et d'autre de ladite gorge ; puis -formation d'un empilement de grille dans ladite gorge. [0010] L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. 3 [0011] Selon une variante, ladite première couche de matériau semi-conducteur est en alliage de silicium. [0012] Selon une autre variante, ladite première couche de matériau semi-conducteur est en silicium non intentionnellement dopé. [0013] Selon encore une variante, ladite deuxième couche de matériau semi-conducteur est en alliage de silicium ou en SiGc. [0014] Selon encore une autre variante, préalablement à la formation de l'empilement de grille dans ladite gorge, le procédé comprend en outre une étape de dépôt par épitaxie, sur la première couche dans le fond de la gorge, d'une troisième couche d'un alliage de Silicium non intentionnellement dopé ou à dopage inférieur à celui de la deuxième couche. [0015] Selon une variante, ladite troisième couche est en SiGc. [0016] Selon une autre variante, ladite troisième couche est déposée sur une épaisseur identique à l'épaisseur de ladite deuxième couche d'alliage de Silicium présente sous lesdits espaceurs. [0017] Selon encore une variante, ladite gravure de la deuxième couche de matériau semi- conducteur au fond de ladite gorge est une gravure anisotrope. [0018] Selon encore une autre variante, la formation de l'empilement de grille comprend le dépôt d'un diélectrique de grille sur ladite première couche de matériau semiconducteur atteinte au fond de la gorge. [0019] Selon une variante: -le procédé comprend la fourniture préalable d'une structure comprenant une grille sacrificielle disposée entre lesdits espaceurs ; -le procédé comprend une étape de dépôt par épitaxie d'un alliage de Silicium sur ladite deuxième couche, de part et d'autre de l'ensemble formé par la grille sacrificielle et lesdits espaceurs ; -le procédé comprend en outre une étape de retrait de la grille sacrificielle pour obtenir ladite gorge et rendre accessible ladite deuxième couche au fond de ladite gorge. [0020] Selon encore une variante: -le procédé comprend la fourniture préalable d'une structure comprenant une grille sacrificielle disposée entre lesdits espaceurs; -le procédé comprend une étape de retrait de ladite deuxième couche de part et d'autre de l'ensemble formé par la grille sacrificielle et lesdits espaceurs ; -le procédé comprend une étape de dépôt par épitaxie d'un alliage de Silicium sur ladite première couche, de part et d'autre de l'ensemble formé par la grille sacrificielle et lesdits espaceurs; -le procédé comprend en outre une étape de retrait de la grille sacrificielle pour obtenir ladite gorge et rendre accessible ladite deuxième couche au fond de ladite gorge. [0021] Selon encore une autre variante, la deuxième couche de la structure fournie présente une épaisseur comprise entre 2 est 5 nm. [0022] Selon une variante, ladite gorge présente une largeur au plus égale à 40 nrn. [0023] Selon encore une variante, le procédé comprend une étape préalable de dépôt par épitaxie d'une couche de matériau semi-conducteur dopé sur ladite première couche, de façon à former ladite deuxième couche de matériau semi-conducteur. [0024] D'autres caractéristiques et avantages de l'invention ressortiront clairement de la des- cription qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : [0025] Les [Fig.1], [0026] [fig.2] [0027] [fig.3] [0028] [fig.4] [0029] [fig.5] [0030] [fig.6] [0031] [fig.7] [0032] [fig.8] [0033] [fig.9] [0034] [fig.10] [0035] [fig.11] [0036] [fig.12] et [0037] [fig.13] sont des vues en coupe d'un transistor à effet de champ à différentes étapes de son procédé de fabrication selon un premier mode de réalisation ; [0038] [fig.14] est un diagramme illustrant les étapes du procédé de fabrication selon le premier mode de réalisation ; [0039] Les [Fig.15], [0040] [f ig .16] et [0041] [fig.17] sont des vues en coupe d'un transistor à effet de champ à différentes étapes de son procédé de fabrication selon un deuxième mode de réalisation ; [0042] [fig.18] et [0043] [fig.19] sont des vues en coupe d'un transistor à effet de champ à différentes étapes de son procédé de fabrication selon un troisième mode de réalisation ; [0044] [fig.20] est une vue en perspective d'un transistor à effet de champ à une étape d'un procédé de fabrication selon un quatrième mode de réalisation ; [0045] La [Fig.21] est une vue en perspective d'un transistor à effet de champ, à une étape intermédiaire de son procédé de fabrication selon un quatrième mode de réalisation; [0046] Les [Fig.22], [0047] [fig.23] [0048] [fig.24] [0049] [fig.25] [0050] [fig.26] [0051] [fig.27] [0052] [fig.28] et [0053] [fig.29] sont des vues en coupe d'un transistor à effet de champ à différentes étapes de son procédé de fabrication selon le quatrième mode de réalisation ; [0054] La [Fig.30] est une vue en coupe d'un transistor à effet de champ à une étape de son procédé de fabrication selon un cinquième mode de réalisation. [0055] Les figures 1 à 13 sont des vues en coupe d'un transistor à effet de champ 1 à dif- férentes étapes de son procédé de fabrication selon un premier mode de réalisation. Le 6 diagramme de la figure 14 récapitule les étapes du procédé de fabrication selon le premier mode de réalisation. L'invention peut être mise en oeuvre à partir de l'étape 308, en partant de la configuration illustrée à la figure 10. On va cependant décrire des exemples d'étapes préalables en vue d'obtenir la configuration illustrée à la figure 10. [0056] A l'étape 300, on fournit un substrat muni d'une couche 102 de matériau semi- conducteur, par exemple un alliage de Silicium, par exemple du Silicium non intentionnellement dopé (la couche 102 décrite par la suite sera en silicium non intentionnellement dopé ou en SiGe non intentionnellement dopé). La couche de Silicium 102 présente une épaisseur comprise entre 6 et 20nm, par exemple de 6nm. La couche de Silicium 102 est ici formée sur une couche d'isolant enterrée 101, par exemple en SiO2 (la couche 101 décrite par la suite sera en SiO2). La couche 101 présente une épaisseur typiquement comprise entre 10 et 50 ntn, par exemple de 20nm. La couche d'isolant enterrée 101 est formée sur un substrat 100, typiquement en Silicium non intentionnellement dopé (la couche 100 décrite par la suite sera en silicium non intentionnellement dopé). L'invention peut cependant également s'appliquer avec une couche 102 appartenant à un substrat massif. [0057] A l'étape 301, on forme une couche 103 en alliage de matériau semi-conducteur dopé sur la couche 102, comme illustré à la figure 2. La couche 103 présente une composition différente de celle de la couche 102. Le dopage de la couche 103 est notamment destiné à améliorer les propriétés de conduction entre une zone de canal et une source et un drain du transistor à fabriquer. La couche 103 est typiquement déposée par croissance par épitaxie sur la couche 102. La couche 103 présente typiquement une épaisseur comprise entre 2 et 10 nm. Le dopage de la couche 103 peut être réalisé in situ durant la croissance par épitaxie ou par une implantation ionique ultérieure. [0058] La couche 103 est typiquement en alliage de silicium ou de SiGe. Pour la formation d'un transistor de type nMOS, le dopage de la couche 103 pourra être de type N dans une couche d'alliage de silicium. Le dopant de type N sera par exemple du Phosphore. Pour la formation d'un transistor de type pM0S, le dopage de la couche 103 pourra être de type P dans une couche d'alliage de SiGe. Le dopant de type P sera par exemple du Bore. La couche 103 comprend par exemple une concentration en Germanium (en quantité d'atomes) comprise entre 15 et 60%. Le dépôt par croissance par épitaxie est par exemple réalisé avec du SiGe à 30% de Germanium, à une température de 630°C, en utilisant du H2 comme gaz vecteur et du Gennane (GeH4) et du Dichlorosilane (DCS, SiELCL) comme précurseurs. Le dépôt par croissance par épitaxie peut également être réalisé avec du SiGe à 10% de Germanium, à une température de 700°C, en utilisant du H2 comme gaz vecteur et du Gennane (GeH4) et du Silane (SiH4) comme précurseurs. Avantageusement, la couche 103 est pseudo- 7 morphique, c'est-à-dire qu'elle présente une épaisseur inférieure à son épaisseur critique de relaxation, épaisseur critique à partir de laquelle il subit une relaxation plastique. [0059] Aux étapes 302 à 305, on met en oeuvre des étapes dc fabrication d'une grille sacri- ficielle. [0060] A l'étape 302, on forme une couche 104 de protection sur la couche 103, comme illustré à la figure 3. La couche 104 est typiquement réalisée en Si02. Cette couche 104 présente typiquement une épaisseur comprise entre 2 et 10nm. [0061] A l'étape 303, on forme une couche 105 de Silicium amorphe sur la couche de protection 104, comme illustré à la figure 4. [0062] A l'étape 304, on forme une couche 106 de masque dur sur la couche de Silicium amorphe 105, comme illustré à la figures. La couche dc masque dur 106 est par exemple formée en SiN. Une couche d'oxyde d'une épaisseur comprise entre 2 et 10 nm peut également être interposée entre les couches 105 et 106. [0063] A l'étape 305, on a réalisé une étape de lithographie pour former un masque dur dans la couche 106. On met ensuite en oeuvre une étape de gravure anisotrope de la couche 105 et de la couche 104 selon le masque de gravure, pour former l'empilement de grille sacrificielle 110. L'empilement est gravé jusqu'à la couche 103, pour obtenir la configuration illustrée à la figure 6. [0064] A l'étape 306, on forme des espaceurs 120 sur la couche 103, dc part et d'autre de l'empilement de grille sacrificielle 110, pour obtenir la configuration illustrée à la figure 7. La formation des espaceurs 120 peut être mise en oeuvre par dépôt conforme de SiN, puis par gravure anisotrope de cette couche de SiN, jusqu'à découvrir la couche 103. La largeur des espaceurs 120 réalisés peut par exemple être comprise entre 5 et 10 nm. [0065] A l'étape 307, on forme une source 131 et un drain 132 relevés sur la couche 103, de part et d'autre de l'ensemble incluant les espaceurs 120 et l'empilement de grille sacrificielle 110, pour obtenir la configuration illustrée à la figure 8. La source 131 et le drain 132 sont typiquement formés par dépôt par épitaxie d'un alliage de Silicium sur la couche 103. [0066] A l'étape 308, on forme une couche de protection 107 sur la source 131 et le drain 132 de part et d'autre de l'ensemble incluant les espaceurs 120 et l'empilement de grille sacrificielle 110, pour obtenir la configuration illustrée à la figure 9. La formation de la couche de protection 107 comprend typiquement un dépôt de diélectrique, typiquement à base de SiO2, suivi d'un polissage mécanochimique avec arrêt sur le masque dur de l'empilement de grille sacrificielle 110. [0067] A l'étape 309, on retire le masque dur et l'empilement de grille sacrificielle 110, pour former une gorge 140 entre les espaceurs 120. La gorge 140 ainsi obtenue présente 8 avantageusement une largeur au plus égale à 40 nm. On obtient alors la configuration illustrée à la figure 10. Cc retrait est par exemple mis en oeuvre par gravure sélective (par rapport au matériau des espaccurs 120 et au matériau de la couche de protection 107 notamment) avec arrêt sur la couche 104. La couche 104 peut alors être retirée. La couche 103 est alors accessible au fond de la gorge 140 et délimite le fond de cette gorge 140. La gravure peut par exemple être isotrope par gravure plasma. [0068] A l'étape 310 (étape qui peut être réalisée dans la continuité de l'étape 309), on grave la couche 103 au fond de la gorge 140, jusqu'à la couche 102, avec arrêt sur cette couche 102. On peut également graver légèrement la couche 102. On obtient alors la configuration illustrée à la figure 11. La couche 102 est ainsi conservée au moins en partie dans le fond de la gorge 140, afin de pouvoir former une zone de canal du transistor 1. Les flancs de la gorge 140 sont en partie délimités par des faces latérales de la couche 103 gravée, ces faces latérales étant alignées avec des faces latérales internes des espaccurs 120. La partie dopée des accès à la zone de canal, sous les espaccurs 120, s'étend précisément jusqu'à cette zone de canal et sans déborder sur cette zone de canal. Le transistor 1 ainsi formé présente des résistances d'accès au canal réduites. De tels résultats peuvent être obtenus sans nécessiter la fabrication préalable d'espaceurs moins épais, surmontés d'une nouvelle couche d'espaccurs. Afin de disposer d'un alignement le meilleur possible entre les faces latérales de la couche 103 et les faces latérales des espaccurs 120, cette gravure de la couche 103 est avantageusement de type anisotrope. [0069] Aux étapes 311 et 312, on a procédé à la formation des empilements de grille 150. L'empilement peut comporter un isolant de grille 108 sur les faces latérales et sur le fond de la gorge 140 (par exemple composée par un empilement SiO2 de 0.5 à 2 nm surmonte de 3 à 5 nm de Hf02), pour obtenir la configuration illustrée à la figure 12. L'isolant de grille 108 est par exemple déposé par dépôt conforme par dépôt en couche atomique. [0070] A l'étape 312, on a procédé à la formation d'une électrode de grille 151 dans la gorge 140 et sur l'isolant de grille 108, pour obtenir la configuration illustrée à la figure 13. On a ainsi formé l'empilement de grille 150. Le métal de grille pourra par exemple être du poly-Si ou TiN. D'autre exemples d'empilements de grille sont décrits dans le document 'the past, present and future of high-k/metal gates', dans ECS Transactions, 53 (3) 17-26, publié en 2013, par Kisilc Choi et al. [0071] Les étapes du procédé de fabrication du transistor 1 mises en oeuvre selon l'invention peuvent présenter un budget thermique nettement plus faible qu'une étape d'activation thermique de dopants. Les étapes d'un procédé de fabrication d'un transistor 1 selon l'invention peuvent ainsi être mises en oeuvre sans nécessiter de mettre en oeuvre une étape de diffusion de dopants.. 9 [0072] Les figures 15 à 17 illustrent des étapes d'un procédé de fabrication selon un deuxième mode de réalisation. Le procédé de fabrication selon le deuxième mode de réalisation peut être mis en oeuvre à partir de la configuration illustrée à la figure 11 pour le premier mode de réalisation. Pour obtenir la configuration illustrée à la figure 15, on met ici en oeuvre une étape de dépôt par épitaxic d'une couche de matériau semi-conducteur 160 sur la couche 102 au fond de la gorge 140. La couche de matériau semi-conducteur 160 est ainsi configurée pour être incluse dans la zone de canal du transistor. Le matériau semi-conducteur 160 est par exemple du silicium non intentionnellement dopé ou du silicium présentant un dopage inférieur à celui de la couche 103, lorsque la couche 103 est en alliage de silicium. Le matériau semi-conducteur 160 est par exemple en alliage de SiGe non intentionnellement dopé ou du SiGe présentant un dopage inférieur à celui de la couche 103, lorsque la couche 103 est en alliage de SiGe. Le dépôt 160 est avantageusement réalisé sur une épaisseur égale à celle de la couche 103. Le dépôt 160 présente avantageusement une face supérieure alignée avec la face supérieure de la couche 103. [0073] La couche de matériau semi-conducteur 160 peut être conçue pour présenter une contrainte mécanique dans un plan parallèle à la couche 102. Ainsi, pour un transistor de type pM0S, la couche 160 sera avantageusement configurée pour présenter une contrainte en compression (par exemple une couche 160 en SiGe pour une couche 102 en Si), tandis que cette couche 160 pourra être configurée pour présenter une contrainte en traction (par exemple une couche 160 en Si pour une couche 102 en SiGe)pour un transistor nMOS. De telles contraintes mécaniques permettent d'accroître la mobilité des porteurs dans la zone de canal du transistor 1 formé. [0074] Pour obtenir la configuration illustrée à la figure 16, on a procédé à la formation d'un isolant de grille 108 sur les faces latérales et sur le fond de la gorge 140. Le dépôt de l'isolant de grille 108 peut être mis en oeuvre avec les mêmes paramètres que pour l'étape 311. [0075] Pour obtenir la configuration illustrée à la figure 17 on a procédé à la formation d'une électrode de pille 151 dans la gorge 140 et sur l'isolant de grille 108. Le métal de grille pourra par exemple être du TiN ou du W. [0076] Les figures 18 et 19 illustrent des étapes d'un procédé de fabrication selon un troisième mode de réalisation. Le procédé de fabrication selon le troisième mode de réalisation peut être mis en oeuvre à partir de la configuration illustrée à la figure 7 pour le premier mode de réalisation. [0077] Pour obtenir la configuration illustrée à la figure 18, on a procédé à une gravure de la couche 103 de part et d'autre de l'ensemble incluant l'empilement de grille 110 et les espaceurs 120. [0078] Pour obtenir la configuration illustrée à la figure 19 : -on a formé une source 131 et un drain 132 relevés sur la couche 102, de part et d'autre de l'ensemble incluant les cspaccurs 120 et l'empilement de grille sacrificielle 110 (par exemple suivant des paramètres identiques à ceux de l'étape 307); -on a formé une couche de protection sur la source 131 et le drain 132 de part et d'autre de l'ensemble incluant les espaceurs 120 et l'empilement de grille sacrificielle 110 (par exemple suivant des paramètres identiques à ceux de l'étape 308) ; -on a retiré l'empilement de grille sacrificielle 110 pour former une gorge entre les espaccurs 120 (par exemple suivant des paramètres identiques à ceux de l'étape 309) ; -on a gravé la couche 103 au fond de la gorge jusqu'à la couche 102 (par exemple suivant des paramètres identiques à ceux de l'étape 310) ; -on a procédé à la formation d'un isolant de grille 108 sur les faces latérales et sur le fond de la gorge (par exemple suivant des paramètres identiques à ceux de l'étape 311) -on a procédé à la formation d'une électrode de grille 151 dans la gorge et sur l'isolant de grille 108 (par exemple suivant des paramètres identiques à ceux de l'étape 312). [0079] La figure 20 est une vue en perspective d'un exemple de transistor à effet de champ 2 à une étape intermédiaire de son procédé de fabrication, selon un quatrième mode de réalisation. Les figures 21 à 29 sont des vues en coupe du transistor 2 à différentes étapes de son procédé de fabrication selon ce quatrième mode de réalisation. Le transistor 2 est ici de type F1NFET et présente typiquement une grille en vis-à-vis de 3 faces d'un canal sous la forme d'un nanofil. [0080] On fournit initialement une structure munie d'un substrat (non illustré) surmonté d'une couche de diélectrique 201. Un nanofil 202 est formé sur la couche 201. Le nanofil 202 présente par exemple la même composition que la couche 102 décrite précédemment. Ce nanofil 202 est encapsulé par une couche 203, présentant par exemple la même composition que la couche 103 décrite précédemment. [0081] La couche 203 est typiquement déposée par croissance par épitaxie depuis le nanofil 202. La couche 203 présente typiquement une épaisseur comprise entre 2 et lOnm. Avantageusement, la couche 203 est pseudo-morphique, c'est-à-dire qu'elle présente une épaisseur inférieure à son épaisseur critique de relaxation, épaisseur critique à partir de laquelle il subit une relaxation plastique. [0082] Les étapes suivantes du procédé de fabrication du transistor 2 vont être illustrées par des vues en coupe à travers le nanofil 202, selon un plan parallèle au substrat de la structure. [0083] Dans la configuration illustrée à la figure 21, on a mis en oeuvre des étapes de : -dépôt conforme d'une couche de protection 204 sur la couche 203. La couche de protection 204 est typiquement réalisée en SiO2 ; -dépôt conforme d'une couche de Silicium amorphe 205 sur la couche de protection 11 204; -dépôt conforme d'une couche de masque dur 206 sur la couche de silicium amorphe 205. La couche de masque dur 206 est par exemple formée en SiN. [0084] Dans la configuration illustrée à la figure 22, on a réalisé une étape de lithographie. On met ensuite en oeuvre une étape de gravure anisotrope de la couche 206, de la couche 205 et de la couche 204, pour former un empilement de grille sacrificielle 210. La gravure est arrêtée sur la couche 203. On a ensuite formé des espaceurs 220 de part et d'autre de l'empilement de grille sacrificielle 210, pour obtenir la configuration illustrée à la figure 22. [0085] Dans la configuration illustrée à la figure 23, on a réalisé une étape de gravure avan- tageusement anisotrope de la couche 203, pour obtenir l'élément 213 sous l'ensemble incluant l'empilement de grille sacrificielle 210 et les espaceurs 220. La gravure est poursuivie pour retirer le nanofil 202 de part et d'autre de l'ensemble incluant l'empilement de grille sacrificielle 210 et des espaceurs 220, pour obtenir la configuration illustrée à la figure 23. [0086] Dans la configuration illustrée à la figure 24, on a formé une source 231 et un drain 232 relevés sur le nanfofil 200, de part et d'autre de l'ensemble incluant les espaceurs 220 et l'empilement de grille sacrificielle 210. La source 231 et le drain 232 sont typiquement formés par dépôt par épitaxie sur la partie découverte du nanofil 202, par exemple un dépôt en alliage de Silicium ou en alliage de SiGe (avec par exemple une composition équivalente à celle décrite en référence à la source 131 et au drain 132). [0087] Dans la configuration illustrée à la figure 25, on a formé une couche de protection 207 sur la source 231 et le drain 232 de part et d'autre de l'ensemble incluant les espaceurs 220 et l'empilement de grille sacrificielle 210. [0088] Dans la configuration illustrée à la figure 26, on a retiré l'empilement de grille sacri- ficielle 210 pour former une rainure 240 entre les espaceurs 220. Ce retrait est par exemple mis en oeuvre par gravure isotrope sélective de manière a que l'élément 213 forme alors le fond de la rainure 240. [0089] Dans la configuration illustrée à la figure 27, on a gravé la couche 203 au fond de la gorge 240, jusqu'à la couche 202, avec arrêt sur cette couche 202. La couche 202 est ainsi conservée au moins en partie dans le fond de la gorge 240, afin de pouvoir former une zone de canal du transistor 2. Les flancs de la gorge 240 sont en partie délimités par des faces latérales de la couche 203 gravée, ces faces latérales étant alignées avec des faces latérales des espaceurs 220. La partie dopée des accès à la zone de canal, sous les espaceurs 220, s'étend précisément jusqu'à cette zone de canal et sans déborder sur cette zone de canal. [0090] Dans la configuration illustrée à la figure 28, on a procédé à la formation d'un isolant de grille 208 sur les faces latérales et sur le fond de la rainure 240. L'isolant de grille 12 208 pourra par exemple être du Si02 ou un matériau de type à haute constante diélectrique comme un HfOx. [0091] Dans la configuration illustrée à la figure 29, on a procédé à la formation d'une électrode de grille 251 dans la rainure 240 et sur l'isolant de grille 208. On a ainsi formé un empilement de grille 250. Le métal de grille pourra par exemple être le même que celui utilisé pour l'électrode de grille 151. [0092] La figure 30 est une vue en coupe d'un transistor 2 à effet de champ à une étape in- termédiaire de son procédé de fabrication selon un cinquième mode de réalisation. Le procédé de fabrication selon le cinquième mode de réalisation peut être mis en oeuvre à partir de la configuration illustrée à la figure 27 pour le quatrième mode de réalisation. Pour obtenir la configuration illustrée à la figure 30, on met ici en oeuvre une étape de dépôt par épitaxie d'une couche de matériau semi-conducteur 260 sur la couche 202 au fond de la gorge 240. La couche de matériau semi-conducteur 260 est ainsi configurée pour être incluse dans la zone de canal du transistor. Le matériau semi-conducteur 260 est par exemple du silicium non intentionnellement dopé ou du silicium présentant un dopage inférieur à celui de la couche 203, lorsque la couche 203 est en alliage de silicium. Le matériau semi-conducteur 260 est par exemple en alliage de SiGc non intentionnellement dopé ou du SiGc présentant un dopage inférieur à celui de la couche 203, lorsque la couche 203 est en alliage de SiGc. Le dépôt 260 est avantageusement réalisé sur une épaisseur égale à celle de la couche 203. Le dépôt 260 présente avantageusement une face supérieure alignée avec la face supérieure de la couche 203. Des étapes de procédé similaire à celle décrite en référence aux figures 28 et 29 peuvent ensuite être mises en oeuvre. 13