Brevet FR3089079A1 — publié le 20200529

Description Titre de l'invention : Réseau de communication embarqué d'un véhicule, commutateur d'un tel réseau de communication et procédé correspondant. [pool] L'invention est relative au domaine des réseaux de communication et plus particu- lièrement aux réseaux de communication embarqués dans les véhicules, notamment les aéronefs. [0002] Les aéronefs comportent généralement un ou plusieurs réseaux de communication embarqués prévus pour permettre des communications entre des équipements embarqués, en particulier des calculateurs embarqués. Afin de satisfaire aux exigences de la règlementation en matière de certification des aéronefs, un réseau de communication embarqué doit être déterministe, c'est-à-dire qu'il doit permettre une transmission d'informations d'un équipement émetteur abonné à ce réseau de communication vers un ou plusieurs équipements récepteurs abonnés à ce réseau de communication, avec une durée de transmission inférieure à une durée prédéterminée ainsi qu'une garantie de non perte d'information à travers le réseau. Le standard ARINC 664 part 7 définit un réseau de communication avionique embarqué déterministe, basé sur une technologie Ethernet full-duplex. Un tel réseau peut par exemple correspondre à un réseau de communication AFDX®. Dans un réseau conforme au standard ARINC 664 part 7, chaque équipement abonné au réseau de communication est relié à un commutateur du réseau et les communications entre les différents équipements empruntent des liens virtuels prédéfinis lors de la définition et de la configuration du réseau. Un lien virtuel est défini entre un équipement émetteur et un ou plusieurs équipements récepteurs, via un ou plusieurs commutateurs du réseau. Chaque lien virtuel emprunte un chemin déterminé dans le réseau. Une bande passante est allouée à chaque lien virtuel et le routage des différents liens virtuels du réseau est réalisé de façon à ce que la somme des bandes passantes allouées aux liens virtuels empruntant une même liaison physique ne dépasse pas la bande passante supportée par ladite liaison physique. Cela est nécessaire pour garantir le déterminisme du réseau. Toutes les communications entre équipements sont définies à l'avance, par la définition des liens virtuels, afin de permettre une configuration des commutateurs : chaque commutateur comporte une table de configuration fonction des liens virtuels transitant par ce commutateur. La configuration de chaque commutateur est téléchargée dans celui-ci avant son utilisation. La figure 1 représente un exemple d'un tel réseau de communication. Ce réseau 5 comporte un ensemble de commutateurs 12a ... 12g permettant les communications entre des équipements d'un ensemble d'équipements 10a ... lOg au moyen 2 de liens virtuels. Un lien virtuel VL1 permet l'échange d'informations de l'équipement 10a vers l'équipement 10g, via les commutateurs 12a, 12h, 12e et 12g. Un lien virtuel VL2 permet l'échange d'informations de l'équipement 10e vers l'équipement 10g, via les commutateurs 12f et 12g. [0003] Pour permettre en outre la mise en oeuvre de communications non déterministes entre des équipements, sans nécessiter une définition préalable desdites communications non déterministes, le brevet FR2905047B1 de la demanderesse décrit un réseau de communication permettant à la fois des communications déterministes, au moyen de trames de données dites déterministes circulant sur les liens virtuels conformément au standard ARTNC 664 part 7 et, des communications non déterministes au moyen de trames de données dites non déterministes, circulant en dehors des liens virtuels. Ce réseau de communication comprend un ensemble de commutateurs comprenant chacun un ensemble de ports de sortie. Au moins deux buffers sont associés à chaque port de sortie, parmi lesquels un premier buffer prévu pour enregistrer des trames de type non-déterministe à émettre sur le port de sortie et un deuxième barrer prévu pour enregistrer des trames de type déterministe à émettre sur le port de sortie. Chaque trame de données comprend un champ permettant d'identifier s'il s'agit d'une trame de type non-déterministe ou bien s'il s'agit d'une trame de type déterministe circulant sur un lien virtuel. Cela permet à un commutateur recevant la trame de l'orienter vers le premier ou vers le deuxième buffet. Chaque commutateur comprend une unité de traitement configurée pour émettre sur le port de sortie les trames issues des deux buffers, de façon à émettre en priorité les trames de type déterministe issues du deuxième buffer et à ne commencer l'émission d'une trame de type non-déterministe issue du premier buffer que lorsque le deuxième butter ne contient aucune trame de type déterministe. [0004] Cela permet notamment d'échanger des trames de données selon un protocole Ethernet classique, sans garantie de déterminisme, en plus des communications déterministes. Ainsi, dans l'exemple représenté sur la figure 1, des trames de données peuvent être échangées de l'équipement 10a vers l'équipement 10g au moyen d'une liaison Ethernet classique Eth, via les commutateurs 12d, 12e et 12g. Toutefois, la longueur d'une trame selon le protocole Ethernet est généralement de 1538 octets. Par conséquent, pour un réseau de communication dont la vitesse de communication est de 100 Mbits/s, le temps de transmission d'une trame de type non-déterministe est alors de 123 ps. L'unité de traitement ne commence l'émission sur le port de sortie d'une telle trame de type non-déterministe (issue du premier buffer) que lorsque le deuxième buffer est vide. Si une trame de type déterministe arrive dans le deuxième butter après le début de l'émission de la trame non-déterministe sur le port de sortie, l'unité de traitement émet cette trame de type déterministe sur le port de sortie après la fin de 3 l'émission de la trame de type non-déterministe. 11 en résulte un temps de latence pour la traversée du commutateur par la trame de type déterministe. Ce temps de latence peut aller jusqu'à 123 ps lorsque la trame de type déterministe arrive dans le deuxième buffer peu de temps après le début de l'émission de la trame non-déterministe sur le port de sortie. Pour le calcul du déterminisme du réseau de communication, il convient de prendre en compte le pire cas possible, correspondant au temps de latence le plus élevé. Lorsque la trame de type déterministe doit traverser plusieurs commutateurs entre un équipement émetteur de ladite trame et un équipement récepteur de ladite trame, ce temps de latence doit être multiplié par le nombre de commutateurs traversés, pour déterminer le temps de latence global entre l'équipement émetteur et l'équipement récepteur. En fonction du nombre de commutateurs traversés par la trame, le temps de latence global est ainsi de plusieurs centaines de microsecondes, voire de l'ordre de la seconde. Cela est généralement incompatible avec les exigences relatives à des trames de données de type déterministe correspondant à des données de type audio ou à des données devant être transmises en temps réel. Il en résulte alors une impossibilité d'utiliser un réseau de communication tel que celui décrit dans le brevet précité. Exposé de l'invention [0005] La présente invention a notamment pour but d'apporter une solution à ce problème. Elle concerne un commutateur d'un réseau de communication embarqué d'un véhicule, ledit réseau de communication étant un réseau Ethernet commuté déterministe utilisant des liens virtuels définis chacun entre un équipement émetteur du véhicule et au moins un équipement récepteur du véhicule, ce réseau de communication étant prévu pour permettre la transmission : - de trailles de données, dites de type déterministe, sur lesdits liens virtuels ; - de trailles de données, dites de type non-déterministe, entre un équipement émetteur du véhicule et au moins un équipement récepteur du véhicule, en dehors des liens virtuels, le commutateur étant tel qu'il comporte : - un ensemble de ports de sortie ; - deux buffers associés à chaque port de sortie, parmi lesquels un premier buffer prévu pour enregistrer des trames de type non-déterministe à émettre sur le port de sortie et un deuxième buffer prévu pour enregistrer des trames de type déterministe à émettre sur le port de sortie ; et - une unité de traitement configurée pour émettre sur le poil de sortie les trames issues des deux buffers, de façon à émettre en priorité les trames de type déterministe issues du deuxième buffer et à ne commencer l'émission d'une trame de type non- déterministe issue du premier buffer que lorsque le deuxième buffer ne contient aucune trame de type déterministe. Le commutateur est remarquable en ce que l'unité de traitement est en outre configurée de telle façon que lorsqu'une trame de type déterministe arrive dans le deuxième buffer pendant l'émission d'une trame de type non-déterministe issue du premier buffer, l'unité de traitement arrête l'émission de ladite trame de type non-déterministe issue du premier buffcr pour émettre la trame de type déterministe arrivée dans le deuxième buffer. [0006] Ainsi, lorsqu'une trame de données de type déterministe arrive dans le deuxième buffer alors qu'une trame de données de type non-déterministe est en cours d'émission, l'unité de traitement arrête l'émission de la trame de données de type non-déterministe pour pouvoir émettre cette trame de données de type déterministe. Le temps de latence qui en résulte pour l'émission de la trame de données de type déterministe est négligeable. Le réseau de communication est ainsi compatible avec la transmission de trames de données de type déterministe correspondant à des données de type audio ou à des données devant être transmises en temps réel. [0007] Selon un mode de réalisation, l'unité de traitement est configurée de telle façon que lorsqu'elle arrête l'émission de la trame de type non-déterministe issue du premier buffer pour émettre la trame de type déterministe arrivée dans le deuxième buffer, elle ne tente pas une émission ultérieure de ladite trame de type non-déterministe issue du premier buffer. [0008] Selon un autre mode de réalisation, l'unité de traitement est en outre configurée pour, suite à un arrêt de l'émission de la trame de type non-déterministe issue du premier buffer pour émettre la trame de type déterministe arrivée dans le deuxième buffer : - enregistrer dans une mémoire ladite trame de type non-déterministe issue du premier buffer ; puis - recommencer l'émission de ladite trame de type non-déterministe enregistrée dans la mémoire, lorsque le deuxième buffer ne contient aucune trame de type déterministe. [0009] Dans un mode particulier de réalisation, le réseau de communication étant prévu pour permettre la transmission des trames de données de type déterministe selon au moins deux niveaux de priorité : - le deuxième buffer est prévu pour enregistrer les trames de type déterministe correspondant au niveau de priorité le plus élevé et le commutateur comprend en outre un troisième buffer associé à chaque port de sortie, prévu pour enregistrer les trames de type déterministe correspondant au niveau de priorité le moins élevé ; et - l'unité de traitement est configurée de telle façon que lorsqu'une trame de type déterministe arrive dans le deuxième buffer pendant l'émission d'une trame de type déterministe issue du troisième buffet-, l'unité de traitement : . arrête l'émission de ladite trame de type déterministe issue du troisième buffer pour émettre la trame de type déterministe arrivée dans le deuxième buffer ; . enregistre dans une mémoire ladite trame de type déterministe issue du troisième buffer ; puis . recommence l'émission de ladite trame de type déterministe enregistrée dans la mémoire, lorsque le deuxième buffer ne contient aucune trame de type déterministe. [0010] L'invention est également relative à un réseau de communication embarqué d'un véhicule. Le réseau de communication est un réseau Ethernet commuté déterministe utilisant des liens virtuels définis chacun entre un équipement émetteur du véhicule et au moins un équipement récepteur du véhicule. Ce réseau de communication est prévu pour permettre la transmission : - de trames de données, dites de type déterministe, sur lesdits liens virtuels ; - de trames de données, dites de type non-déterministe, entre un équipement émetteur du véhicule et au moins un équipement récepteur du véhicule, en dehors des liens virtuels. Le réseau de communication comprend un ensemble de commutateurs comportant chacun : - un ensemble de ports de sortie ; - deux buffers associés à chaque port de sortie, parmi lesquels un premier buffer prévu pour enregistrer des trames de type non-déterministe à émettre sur le port de sortie et un deuxième buffer prévu pour enregistrer des trames de type déterministe à émettre sur le port de sortie ; et - une unité de traitement configurée pour émettre sur le port de sortie les trames issues des deux buffers, de façon à émettre en priorité les trames de type déterministe issues du deuxième buffer et à ne commencer l'émission d'une trame de type non-déterministe issue du premier buffer que lorsque le deuxième buffer ne contient aucune trame de type déterministe. Le réseau de communication est remarquable en ce que l'unité de traitement est en outre configurée de telle façon que lorsqu'une trame de type déterministe arrive dans le deuxième buffer pendant l'émission d'une trame de type non-déterministe issue du premier buffer, l'unité de traitement arrête l'émission de ladite trame de type non-déterministe issue du premier buffer pour émettre la trame de type déterministe arrivée dans le deuxième buffer. [0011] Selon un mode de réalisation, l'unité de traitement est en outre configurée pour, suite à un arrêt de l'émission de la trame de type non-déterministe issue du premier buffer pour émettre la trame de type déterministe arrivée dans le deuxième buffer : - enregistrer dans une mémoire ladite trame de type non-déterministe issue du premier buffer ; puis 6 - recommencer l'émission de ladite trame de type non-déterministe enregistrée dans la mémoire, lorsque le deuxième buffer ne contient aucune trame de type déterministe. [0012] De façon particulière, le réseau de communication est conforme au standard ARINC 664 part 7. [0013] L'invention est également relative à un procédé de communication dans un véhicule comprenant un réseau de communication embarqué de type réseau Ethernet commuté déterministe utilisant des liens virtuels, cc réseau de communication étant prévu pour permettre la transmission : - de trames de données, dites de type déterministe, sur lesdits liens virtuels ; - de trames de données, dites de type non-déterministe, entre un équipement émetteur du véhicule et au moins un équipement récepteur du véhicule, en dehors des liens virtuels, le réseau de communication comprenant un ensemble de commutateurs comportant chacun : - un ensemble de ports de sortie ; - deux buffers associés à chaque port de sortie, parmi lesquels un premier buffer prévu pour enregistrer des trames de type non-déterministe à émettre sur le port de sortie et un deuxième buffer prévu pour enregistrer des trames de type déterministe à émettre sur le port de sortie ; et - une unité de traitement, le procédé comportant une étape d'émission sur le port de sortie des trames issues des deux buffers, mise en oeuvre par l'unité de traitement, cette étape d'émission comprenant les sous-étapes suivantes : - émettre en priorité les trames de type déterministe issues du deuxième buffer ; et - ne commencer l'émission d'une trame de type non-déterministe issue du premier buffer que lorsque le deuxième buffer ne contient aucune trame de type déterministe. Le procédé est remarquable en ce que l'étape d'émission sur le port de sortie des trames issues des deux buffers comprend en outre les sous-étapes suivantes : - surveiller si une trame de type déterministe arrive dans le deuxième buffer pendant l'émission d'une trame de type non-déterministe issue du premier buffer ; - si une trame de type déterministe arrive dans le deuxième buffer pendant l'émission d'une trame de type non-déterministe issue du premier buffet; arrêter l'émission de ladite trame de type non-déterministe issue du premier buffer ; puis - émettre la trame de type déterministe arrivée dans le deuxième buffer. [0014] Selon un mode de réalisation, le procédé comporte en outre les sous-étapes suivantes si une trame de type déterministe arrive dans le deuxième buffer pendant l'émission d'une trame de type non-déterministe issue du premier buffer : - enregistrer dans une mémoire ladite trame de type non-déterministe issue du 7 premier buffer ; puis - recommencer l'émission de ladite trame de type non-déterministe enregistrée dans la mémoire, lorsque le deuxième buffer ne contient aucune trame de type déterministe. [0015] L'invention est également relative à un véhicule, en particulier un aéronef, comportant un réseau de communication tel que précité. Description des modes de réalisation [0016] L'invention sera mieux comprise à la lecture de la description qui suit et à l'examen des figures annexées. [0017] [fig.1] déjà décrite, illustre de façon simplifiée un exemple de réseau de communication Ethernet commuté déterministe utilisant des liens virtuels. [0018] [fig.2] représente de façon schématique un commutateur dudit réseau de communication, conforme à un mode de réalisation de l'invention. [0019] [fig.3A] illustre l'émission dc trames de données sur un port de sortie d'un commutateur, conformément à un mode de réalisation de l'invention. [0020] [fig.3B] illustre l'émission dc trames de données sur un port dc sortie d'un commutateur, conformément à un autre mode de réalisation dc l'invention. [0021] [fig.4] illustre l'émission de trames de données sur un port de sortie d'un commutateur, conformément à un autre mode de réalisation de l'invention. [0022] [fig.5] représente un aéronef comprenant un réseau de communication conforme à un mode de réalisation de l'invention. [0023] Lc commutateur 12 représenté sur la figure 2 correspond à l'un des commutateurs 12a ... 12g d'un réseau de communication 5 tel que celui représenté sur la figure 1 déjà décrite. Cc commutateur comprend un ensemble de ports d'entrée Rxl Rxn et un ensemble de ports de sortie Txl Txn. De façon particulière, chaque port d'entrée est associé à un port de sortie de façon à former un ensemble de couples de ports d'entrée et de sortie (Txl, Rxl) (Rxn, Txn) permettant la mise en oeuvre de liaisons de type full duplex. Le commutateur comprend au moins deux buffers associés à chaque port de sortie, parmi lesquels un premier buffer 21.1 ... 21.n prévu pour enregistrer des trames de données de type non-déterministe à émettre sur le port de sortie et un deuxième buffer 22.1 ... 22.n prévu pour enregistrer des trames de données de type déterministe à émettre sur le port de sortie. Dans la suite de la description, le terme trame 8 désigne une trame de données. Pour faciliter la compréhension, la suite de la description est basée sur le port de sortie Txl et les buffers 21.1, 22.1 associés à ce port de sortie Txl. Le commutateur comprend également une unité de traitement 24 (libellée Proc. sur la figure pour « Processing Unit » en anglais) configurée pour émettre sur le port de sortie les trames issues des deux buffers, de façon à émettre en priorité les trames de type déterministe issues du deuxième buffer 22.1 et à ne commencer l'émission d'une trame de type non-déterministe issue du premier buffer 21.1 que lorsque le deuxième buffer 22.1 ne contient aucune trame de type déterministe. Conformément à un mode de réalisation de l'invention, l'unité de traitement est en outre configurée de telle façon que lorsqu'une trame de type déterministe arrive dans le deuxième buffer 22.1 pendant l'émission d'une trame de type non-déterministe issue du premier buffer 21.1, l'unité de traitement arrête l'émission de ladite trame de type non-déterministe issue du premier buffer 21.1 pour émettre la trame de type déterministe arrivée dans le deuxième buffer 22.1. Ainsi, le temps de latence qui en résulte pour l'émission de la trame de données de type déterministe est négligeable. L'émission de la trame déterministe par le commutateur 12 n'est pas retardée du fait de l'émission de la trame de type non déterministe. [0024] Un premier mode de réalisation est illustré par la figure 3A. Sur cette figure, il est considéré que le commutateur 12 correspond au commutateur 12g de la figure 1, le port de sortie Txl étant relié à une liaison vers l'équipement 10g. Le commutateur doit émettre, sur le port de sortie Txl, des trames de données de type déterministe correspondant aux liens virtuels VLI et VL2, ainsi que des trames de données de type non déterministe correspondant à la liaison Ethernet Eth. Le commutateur reçoit les trames de données déterministe correspondant au lien virtuel VL1, ainsi que les trames de données non déterministes correspondant à la liaison Ethernet Eth par un premier port d'entrée Rxa relié à une liaison provenant du commutateur 12e. Le commutateur reçoit également les trames de données déterministe correspondant au lien virtuel VL2 par un deuxième port d'entrée Rxb relié à une liaison provenant du commutateur 12f Les ports d'entrée Rxa et Rxb correspondent à deux ports d'entrée parmi les ports d'entrée de l'ensemble de ports d'entrée Rxl Rxn. Lorsqu'une trame de type déterministe correspondant au lien VL1 arrive sur le port d'entrée Rxa, l'unité de traitement 24 acquiert cette trame et l'envoie dans le deuxième buffer 22.1 associé au port de sortie Txl. De même, lorsqu'une trame de type déterministe correspondant au lien VL2 arrive sur le port d'entrée Rxb, l'unité de traitement 24 acquiert cette trame et l'envoie dans le deuxième buffer 22.1 associé au port de sortie Txl. Lorsqu'une trame de type non déterministe correspondant à la liaison Ethernet Eth an-ive sur le port d'entrée Rxa, l'unité de traitement 24 acquiert cette trame et l'envoie dans le premier buffer 21.1 associé au port de sortie Txl. Au niveau de chaque buffer, les trames sont gérées selon 9 une logique de type FIFO (« First In, First Out » en anglais). La partie supérieure de la figure 3A illustre, selon un axe temporel t, l'arrivée des trames de données dans le premier buffer 21.1 et dans le deuxième buffer 22.1. Ainsi, le premier buffer 21.1 reçoit des trames Eth-M1 et Eth-M2, de type non déterministe, issues de la liaison Ethernet Eth. Le deuxième buffer 22.1 reçoit des trames VL1-M1 issue du lien virtuel VL1 et VL2-M1, VL2-M2, VL2-M3 issues du lien virtuel VL2. La partie inférieure de la figure 3A illustre, selon un axe temporel t, l'émission de trames de données sur le port de sortie Txl. La trame VL2-M1 est arrivée en premier dans le deuxième buffer 22.1 et l'unité de traitement 24 commande son émission en premier sur le port de sortie Txl. A la fin de l'émission de la trame VL2-M1 sur le port de sortie Txl, l'unité de traitement vérifie s'il existe une trame de type déterministe en attente d'émission dans le deuxième buffer 22.1. Ce deuxième buffcr contient la trame VL1-Ml. Pour des misons de lisibilité de la figure, la trame VL1-M1 est représentée après la trame VL2-M1 sur l'axe temporel correspondant au deuxième buffer 22.1, bien que la trame VL1-M1 soit arrivée dans ce buffer avant la fin de l'émission de la trame VL2-M2 sur le port de sortie Txl. Par conséquent, l'unité de traitement 24 commande alors l'émission de la trame VL1-M1 sur le port de sortie Txl. A la fin de l'émission de la trame VL1-M1 sur le port de sortie Txl, l'unité de traitement vérifie s'il existe une trame de type déterministe en attente d'émission dans le deuxième buffcr 22.1. Etant donné que ce n'est pas le cas, l'unité de traitement vérifie s'il existe une trame de type non déterministe en attente d'émission dans le premier buffer 21.1. La trame Eth-Ml est en attente dans le premier buffer 21.1. Par conséquent, l'unité de traitement 24 commande alors l'émission de la trame Eth-M1 sur le port de sortie Txl. Pendant l'émission de la trame Eth-M1 sur le port de sortie Txl, l'unité de traitement 24 surveille l'arrivée éventuelle d'une trame de type déterministe dans le deuxième buffer 22.1. A un instant tl, elle détecte l'arrivée de la trame VL2-M2 dans le deuxième buffer. Par conséquent, l'unité de traitement 24 commande alors l'arrêt de l'émission de la trame Eth-Ml sur le port de sortie Txl, puis elle commande l'émission de la trame VL2-M2 sur ce port de sortie Txl. La trame Eth-M1, dont l'émission a été arrêtée, ne sera pas renvoyée. A la fin de l'émission de la trame VL2-M2, le deuxième buffer 22.1 ne contient aucune autre trame et le premier buffer 21.1 contient la trame Eth-M2. Par conséquent, l'unité de traitement 24 commande alors l'émission de la trame Eth-M2 sur le port de sortie Txl. Pendant l'émission de la trame Eth-M2 sur le port de sortie Txl, l'unité de traitement 24 surveille l'arrivée éventuelle d'une trame de type déterministe dans le deuxième buffer 22.1. Etant donné qu'aucune trame n'arrive dans le deuxième buffer pendant l'émission de la trame Eth-M2, l'unité de traitement 24 n'arrête pas son émission. A la fin de l'émission de la trame Eth-M2, le deuxième buffer 22.1 et le premier buffer 21.1 ne contiennent aucune autre trame. Lors de l'arrivée ultérieure de la trame VL2-M3 dans le deuxième buffer 22.1, l'unité de traitement 24 commande l'émission de la trame VL2-M3 sur le port de sortie Txl. [0025] Dans un mode avantageux de réalisation, le commutateur 12 comprend en outre une mémoire 28 (libellée Mcm sur la figure 2). Suite à un arrêt de l'émission d'une trame de type non-déterministe issue du premier buffer 21.1 pour émettre une trame de type déterministe arrivée dans le deuxième buffer 22.1, l'unité de traitement enregistre, dans la mémoire 28, ladite trame de type non-déterministe issue du premier buffer. Lorsque le deuxième buffer ne contient aucune trame de type déterministe, l'unité de traitement commande la réémission de la trame de type non-déterministe enregistrée dans la mémoire 28. Ce mode avantageux de réalisation est illustré par la figure 3B, similaire à la figure 3A. Jusqu'à l'instant tl, l'émission des trames sur le port de sortie Txl est similaire à celle décrite en référence à la figure 3A. A l'instant tl, l'unité de traitement 24 détecte l'arrivée de la trame VL2-M2 dans le deuxième buffer. Par conséquent, l'unité de traitement 24 commande alors l'arrêt de l'émission de la trame Eth-M1 sur le port de sortie Txl, elle enregistre la trame Eth-M1 dans la mémoire 28, puis elle commande l'émission de la trame VL2-M2 sur ce port de sortie Txl. A la fin de l'émission de la trame VL2-M2, le deuxième buffer 22.1 ne contient aucune autre trame. Par conséquent, l'unité de traitement 24 récupère la trame Eth-M1 enregistrée dans la mémoire 28 et commande son émission sur le port de sortie Txl. Pendant l'émission de la trame Eth-M1 sur le port de sortie Txl, l'unité de traitement 24 surveille l'arrivée éventuelle d'une trame de type déterministe dans le deuxième buffer 22.1. Etant donné qu'aucune trame n'ai-rive dans le deuxième buffer pendant l'émission de la trame Eth-M1, l'unité de traitement 24 n'arrête pas son émission. A la fin de l'émission de la trame Eth-M1, le deuxième buffer 22.1 ne contient aucune autre trame et le premier buffer 21.1 contient la trame Eth-M2. Par conséquent, l'unité de traitement 24 commande alors l'émission de la trame Eth-M2 sur le port de sortie Txl. Pendant l'émission de la trame Eth-M2 sur le port de sortie Txl, l'unité de traitement 24 surveille l'arrivée éventuelle d'une trame de type déterministe dans le deuxième buffer 22.1. Etant donné qu'aucune trame n'arrive dans le deuxième buffer pendant l'émission de la trame Eth-M2, l'unité de traitement 24 n'arrête pas son émission. [0026] Dans un mode particulier de réalisation, le réseau de communication 5 est prévu pour permettre la transmission des trames de données de type déterministe selon au moins deux niveaux de priorité. Le deuxième buffer 22.1 ... 22.n est prévu pour enregistrer les trames de type déterministe correspondant au niveau de priorité le plus élevé et le commutateur 12 comprend en outre un troisième buffer 23.1 ... 23.n associé au port de sortie, prévu pour enregistrer les trames de type déterministe correspondant au niveau de priorité le moins élevé. Lorsqu'une trame de type déterministe arrive dans le deuxième buffer 22.1 pendant l'émission sur le port de sortie Tx1 d'une trame de type 11 déterministe issue du troisième huffer 23.1, l'unité de traitement 24 arrête l'émission de ladite trame de type déterministe issue du troisième huffer 23.1 et elle enregistre cette trame de type déterministe issue du troisième huffer dans une mémoire du commutateur 12, par exemple la mémoire 28. L'unité de traitement commande alors l'émission, sur le port de sortie Txl, de la trame de type déterministe arrivée dans le deuxième buffer 22.1. Après l'émission de ladite trame de type déterministe arrivée dans le deuxième huffer, l'unité de traitement 24 commande à nouveau l'émission de la trame de type déterministe enregistrée dans la mémoire, lorsque le deuxième buffer ne contient aucune trame de type déterministe. Cc mode particulier de réalisation est illustré par la figure 4, similaire aux figures 3A et 3B. Dans l'exemple représenté sur la figure 4, il est considéré que les trames de type déterministe circulant sur le lien virtuel VL2 correspondent au niveau de priorité le plus élevé et les trames de type déterministe circulant sur le lien virtuel VL1 correspondent au niveau de priorité le moins élevé. Lorsqu'une trame de type déterministe correspondant au lien VL1 arrive sur le port d'entrée Rxa, l'unité de traitement 24 acquiert cette trame et l'envoie dans le troisième huffer 23.1 associé au port de sortie Txl. De même, lorsqu'une trame de type déterministe correspondant au lien VL2 arrive sur le port d'entrée Rxh, l'unité de traitement 24 acquiert cette trame et l'envoie dans le deuxième huffer 22.1 associé au port de sortie Txl. Lorsqu'une trame de type non déterministe correspondant à la liaison Ethernet Eth arrive sur le port d'entrée Rxa, l'unité de traitement 24 acquiert cette trame et l'envoie dans le premier buffer 21.1 associé au port de sortie Txl. Au niveau de chaque buffet-, les trames sont gérées selon une logique de type FIFO (« First In, First Out » en anglais). Dans l'exemple représenté sur la figure 4, le premier buffer 21.1 reçoit une trame Eth-M1 de type non déterministe, issue (le la liaison Ethernet Eth. Le deuxième buffer 22.1 reçoit des trames VL2-M1, VL2-M2 et VL2-M3 issues du lien virtuel VL2. Le troisième buffer 23.1 reçoit des trames VLI-M1 et VL1-M2 issues du lien virtuel VL1. La trame VL2-M1 est arrivée en premier dans le deuxième buffer 22.1 et l'unité de traitement 24 commande son émission en premier sur le port de sortie Txl. A la fin de l'émission de la trame VL2-M1 sur le port de sortie Txl, l'unité de traitement vérifie s'il existe une trame de type déterministe en attente d'émission dans le deuxième buffer 22.1, ce qui n'est pas le cas. L'unité de traitement vérifie alors s'il existe une trame de type déterministe en attente d'émission dans le troisième buffer 23.1. Ce troisième buffer contient la trame VL1-M 1. Par conséquent, l'unité de traitement 24 commande alors l'émission de la trame VLI-M1 sur le port de sortie Txl. Pendant l'émission de la trame VLI-M1, l'unité de traitement surveille l'arrivée éventuelle d'une trame dans le deuxième buffer 22.1. Comme ce n'est pas le cas, l'unité de traitement n'arrête pas l'émission de la trame VLI-Ml. A la fin de l'émission de la trame VL1-M1 sur le port de sortie Txl, l'unité de traitement vérifie 12 s'il existe une trame de type déterministe en attente d'émission dans le deuxième buffcr 22.1 ou dans le troisième buffer 23.1. Etant donné que ce n'est pas le cas, l'unité de traitement vérifie s'il existe une trame de type non déterministe en attente d'émission dans le premier buffcr 21.1. La trame Eth-M1 est en attente dans le premier buffer 21.1. Par conséquent, l'unité de traitement 24 commande alors l'émission de la trame Eth-M1 sur le port de sortie Txl. Pendant l'émission de la trame Eth-M1 sur le port de sortie Txl, l'unité de traitement 24 surveille l'arrivée éventuelle d'une trame de type déterministe dans le deuxième buffer 22.1 ou dans le troisième buffer 23.1. A un instant tl, elle détecte l'arrivée de la trame VL2-M2 dans le deuxième buffer. Par conséquent, l'unité de traitement 24 commande alors l'arrêt de l'émission de la trame Eth-M1 sur le port de sortie Txl, puis elle commande l'émission de la trame VL2-M2 sur ce port de sortie Txl. A la fin de l'émission de la trame VL2-M2, le deuxième buffer 22.1 ne contient aucune autre trame et le troisième buffcr 23.1 contient la trame VL1-M2. Par conséquent, l'unité de traitement 24 commande alors l'émission de la trame VL1-M2 sur le port de sortie Txl. Pendant l'émission de la trame VL1-M2 sur le port de sortie Txl, l'unité de traitement 24 surveille l'arrivée éventuelle d'une trame de type déterministe dans le deuxième buffer 22.1. A un instant t2, elle détecte l'arrivée de la trame VL2-M3 dans le deuxième buffer. Par conséquent, l'unité de traitement 24 commande alors l'arrêt de l'émission de la trame VL1-M2 sur le port de sortie Txl, elle enregistre la trame VL1-M2 dans une mémoire, puis elle commande l'émission de la trame VL2-M3 sur le port de sortie Txl. A la fin de l'émission de la trame VL2-M3, le deuxième buffer 22.1 ne contient aucune autre trame. Par conséquent, l'unité de traitement 24 récupère la trame VL1-M2 enregistrée dans la mémoire et elle commande l'émission de la trame VL1-M2 sur le port de sortie Txl. [0027] Le mode particulier de réalisation peut être combiné aussi bien avec le premier mode de réalisation qu'avec le mode avantageux de réalisation. [0028] Le réseau de communication 5 est par exemple un réseau de communication d'un aéronef, tel que l'aéronef 1 représenté sur la figure 5. Les commutateurs sont par exemple localisés dans une baie avionique 2, à proximité d'un cockpit 3 de l'aéronef [0029] Dans la description précédente, le commutateur 12 comporte une unité de traitement 24. Toutefois, l'invention n'est pas limitée au cas particulier dans lequel le commutateur comporte une seule unité de traitement. Selon différentes variantes non limitatives, le commutateur 12 peut comprendre : - une seule unité de traitement (24) comme mentionné dans la description précédente - une unité de traitement associée à chaque port de sortie de l'ensemble de ports de sortie (Txl Txn) ainsi qu'une unité de traitement associée à chaque port d'entrée (Rxi Rxn), chargée de ranger les trames de données reçues par ces ports d'entrée, 13 dans les différents buffers associés aux ports de sortie ; - une unité de traitement associée à l'ensemble des ports de sortie (Txl Txn) ainsi qu'une unité de traitement associée à chaque port d'entrée (Rxl Rxn), chargée de ranger les trames de données reçues par ces ports d'entrée, dans les différents buffers associés aux ports de sortie. 14 [Revendication 1] [Revendication 2]