Brevet FR3089663A1 — publié le 20200612

Description Titre de l'invention : Neurone artificiel pour puce neuromorphique à synapses résistives Domaine technique [0001] Le domaine de l'invention est celui des puces neuromorphiques à réseaux de neurones artificiels exploitant des synapses à mémoire résistive. Technique antérieure [0002] Une cellule nerveuse, ou neurone, peut être décomposée en plusieurs parties : Les dendrites qui sont les entrées du neurone via lesquelles il reçoit des signaux d'excitation ou d'inhibition ; Le corps du neurone qui est le théâtre d'échanges ioniques à travers la membrane cellulaire ; L'axone, une longue extension du corps cellulaire, qui est l'unique sortie du corps. [0003] Selon les signaux d'excitation ou d'inhibition reçus au niveau des dendrites, des ions transitent à travers la membrane cellulaire. Le déséquilibre de charges entre l'intérieur et l'extérieur de la cellule induit une différence de tension de part et d'autre de la membrane. On parle alors de tension de membrane aux bornes d'une capacité de membrane. Lorsque cette tension de membrane dépasse un certain niveau, c'est-à-dire lorsque la cellule est suffisamment excitée, le neurone connait un échange brutal d'ions. Il en résulte une variation significative de la tension de membrane. Cette variation, appelée potentiel d'action (« action potential » ou encore « spike » en anglais), se propage le long de l'axone, vers les boutons synaptiques qui constituent les sorties du neurone. Vus de l'extérieur de la cellule, ces « spikes » constituent l'activité électrique du neurone. [0004] Dans un réseau de neurones biologiques, chaque neurone est connecté à plusieurs milliers d'autres via autant de synapses. Le terme synapse désigne la connexion entre la terminaison axonique d'un neurone dit présynaptique et une dendrite d'un neurone dit postsynaptique. L'influence du neurone présynaptique sur le neurone postsynaptique est pondérée par le poids de la synapse qui peut être excitatrice ou inhibitrice. Dans le premier cas, un « spike » présynaptique charge la tension de membrane du neurone postsynaptique et précipite la génération d'un potentiel d'action postsynaptique. Dans le second cas, un « spike » présynaptique a pour effet de dépolariser la membrane postsynaptique et de retarder l'apparition d'un potentiel d'action postsynaptique. [0005] Les réseaux de neurones artificiels sont utilisés dans différents domaines de 2 traitement du signal comme par exemple en classification de données, en reconnaissance d'images ou en prise de décision. Ils sont inspirés des réseaux de neurones biologiques dont ils imitent le fonctionnement et sont essentiellement composés de neurones artificiels interconnectés entre eux par des synapses qui peuvent être implémentées par des composants résistifs dont la conductance varie en fonction de la tension appliquée à leurs homes. [0006] De par leur grande densité et leur caractère non-volatil, ces composants résistifs (memristors ou RRAM) sont des candidats idéaux à l'implémentation des synapses. La résistance variable de ces composants peut être augmentée (opération dite Reset) ou diminuée (opération Set) si on y applique des grandeurs électriques (tension et/ou courant) relativement élevées. Si on veut simplement lire la valeur de leur résistance sans la modifier (opération Read), il faut appliquer des grandeurs électriques relativement faibles. [0007] L'intégration de synapses résistives prend souvent la forme d'un plan mémoire, qu'on nomme « plan synaptique », dans lequel les synapses sont agencées en un réseau à lignes et colonnes transversales qui permet de relier une couche de neurones d'entrée (les neurones présynaptiques) et une couche de neurones de sortie (les neurones post-synaptiques). Chaque synapse dispose d'une borne d'activation de la synapse et d'une borne de propagation d'un signal synaptique. Les bornes d'activation des synapses d'une même ligne sont reliées entre elles par l'intermédiaire d'une ligne de mot (ou « Word-Line »), et les bornes de propagation des synapses d'une même colonne sont reliées entre elles et connectées à un neurone artificiel par l'intermédiaire d'une ligne de bit (ou « Bit-Line »). Une ligne de mot est utilisée pour injecter une impulsion en tension dans les synapses de la ligne correspondante et les lignes de bit sont les sorties de ces synapses. En présence d'une activation présynaptique sur une ligne de mot depuis un neurone présynaptique, chaque ligne de bit propage un courant pondéré par la valeur de la mémoire résistive correspondante vers un neurone postynaptique. [0008] Comme représenté en figure 1, une synapse à mémoire résistive prend généralement la forme d'une cellule iT IR composée d'une résistance variable M et d'un transistor d'accès T servant à réguler les courants d'écriture et dont la grille forme la borne d'activation de la synapse. On a représenté sur la figure 1 un exemple d'un plan synaptique à cellules 1T IR comprenant trois lignes de mot WL1-WL3, huit lignes de bit BL1-BL8 chacune destinée à être reliée à un neurone de sortie et une ligne de source (ou « Source-Line ») SL reliée à toutes les synapses. La présence d'un transistor par synapse limite néanmoins la densité d'un tel plan synaptique. [0009] Comme représenté en figure 2, on peut alternativement avoir recours à des cellules 1S1R composée d'une résistance variable M et d'un sélecteur S ayant un comportement similaire à une diode, voire à deux diodes en tête-bêche. Chaque cellule 3 1 S1 R est un dipôle dont les bornes constituent les bornes d'activation et de propagation, et le plan synaptique s'organise comme représenté en figure 2 où l'on a pris l'exemple d'un plan comprenant trois lignes de mots WL1-WL3 et de quatre lignes de bits BL1-BL4, et où chaque synapse est prise entre une tension sur la ligne de mot correspondante et une tension sur sa ligne de bit correspondante. [0010] Un certain nombre de contraintes pèsent sur l'implémentation effective d'un tel réseau de neurones artificiels. [0011] Par exemple, si l'organisation du plan synaptique présente des avantages (parallélisation des calculs, densité, mise en commun des pilotes), elle présente néanmoins des limitations. Tout d'abord, cette organisation offre une connexion « tous-à-tous» selon laquelle tous les neurones présynaptiques sont connectés via une synapse à tous les neurones postsynaptiques. Or dans certains cas, cette connexion « tous-à-tous » peut conduire à une matrice synaptique principalement nulle et donc à une faible efficacité énergétique. Cette organisation nécessite également de devoir traiter finement les poids nuls sous peine d'avoir un réseau composé principalement de synapses parasites, rendant encore plus complexe l'intégration analogique des poids synaptiques. [0012] Une autre contrainte est liée à l'implémentation classique d'un neurone artificiel sous la forme d'un neurone intégratif à seuil (« Tntegrate and Fire » en anglais). Le principe d'une telle implémentation est représenté sur la figure 3. La contribution d'un neurone présynaptique est pondérée par la valeur de la résistance synaptique corres- pondante et fournit ainsi un courant d'excitation kit. Ce courant est injecté dans une capacité Cm, qui intègre les différentes stimulations au cours du temps. La tension de membrane, modélisée pal- la tension Vm,' aux bornes de la capacité C,'', est comparée à un seuil V,''. Lorsque ce seuil est dépassé par la tension de membrane, un spike Vspike est émis et la capacité C,',,' est déchargée pour réinitialiser la tension de membrane, typiquement en la remettant à zéro. [0013] Or selon la loi d'Ohm, et comme représenté en figure 4, le courant qui devrait ne dépendre que de la valeur de la résistance de la synapse dépend en réalité de la valeur de la tension de membrane V,m,': Isynb- spike-pre- VMein" Rsynb [0014] Ceci implique que plus la tension est élevée, donc plus le neurone est excité et susceptible d'émettre un spike, moins ses synapses afférentes ont un effet sur lui. Un tel phénomène est problématique. Ainsi, dans une couche de classification par exemple, le neurone censé émettre le plus de spikes voit son activité réduite dans une plus grande proportion que celle des neurones moins actifs. Dès lors, la différence entre ce neurone « gagnant » et les autres neurones se trouve réduite. 100151 D'autres contraintes sont liées aux caractéristiques des mémoires RRAM. Un exemple de telle mémoire RRAM est la mémoire OxRAM qui est composée d'un isolant coincé entre deux couches de conducteurs. Lors d'une première étape de formation, un fil conducteur croît depuis l'un des conducteurs vers l'autre, réduisant ainsi la résistance totale du dipôle. Une fois ce fil formé, les actions d'écriture agissent sur sa longueur pour faire varier la résistance. Une opération Set allonge le fil et réduit la résistance tandis qu'une opération Reset a l'effet inverse. La lecture d'une mémoire OxRAM présente une difficulté, celle de l'écriture parasite en venant petit. à petit modifier la valeur de la résistance au fil de lectures successives. Pour limiter ce risque, il est conseillé d'appliquer une tension de lecture maximale de 100 mV. La petitesse de cette tension complique grandement la mise en oeuvre d'une lecture analogique intégrative de ces mémoires. En effet, la tension de lecture Vspike_pre limite la tension de membrane Vmer', car la capacité de membrane C',,,,' est chargée à travers la résistance R ,,,,,b sur laquelle est appliquée Vspike_p'. Autrement dit, la tension de membrane vaut au plus la tension Vspike_p'. Or Vmen, étant un élément de calcul analogique donc soumis notamment à des problématiques de bruit, de variations technologiques, de couplage capacitif, sa gamme de tension ne peut être réduite à une valeur aussi faible que 100 mV sans augmenter fortement les sources d'erreurs de calcul. [0016] On relèvera par ailleurs que les dispositifs RRAMs ont souvent une gamme de ré- sistance faible (avec des valeurs basses de l'ordre du k52) et que l'on peut donc être confronté à des constantes de temps du coupe R ',,- C '',,' de l'ordre de la nanoseconde voire moins. Or il n'est pas aisé de générer des impulsions de lecture inférieures à 1 ns, sauf à avoir recours à un circuit spécifique. L'impulsion de lecture doit en outre être propagée sur toute la largeur du plan synaptique. Or plus cette impulsion est courte, moins elle est « propre » en bout de ligne. Enfin, une telle impulsion se propage difficilement dans des circuits analogiques actifs chargés d'intégrer le courant de lecture sans être confrontée à des problématiques de bande passante et/ou de distorsion. Exposé de l'invention [0017] L'invention a pour objectif d'apporter une solution permettant de répondre à l'une et/ ou l'autre des contraintes susmentionnées. Elle propose pour ce faire un neurone artificiel pour puce neuromorphique comprenant une synapse à mémoire résistive représentative d'un poids synaptique. Le neurone artificiel comporte un circuit d'intégration qui comprend un accumulateur de poids synaptiques aux bornes duquel s'établit une tension de membrane et un comparateur configuré pour émettre une impulsion postsynaptique en cas de franchissement d'un seuil par la tension de membrane. Le neurone artificiel comporte en outre un circuit de lecture configuré pour imposer à la synapse une tension de lecture indépendante de la tension de membrane et pour fournir au circuit d'intégration une grandeur analogique représentative du poids synaptique. [0018] Certains aspects préférés mais non limitatifs de ce neurone artificiel sont les suivants - la grandeur analogique représentative du poids synaptique est une tension ; la grandeur analogique représentative du poids synaptique est une tension indépendante de la durée d'une impulsion de lecture ; - le circuit de lecture comprend un accumulateur de courant synaptique aux bornes duquel s'établit une tension, la grandeur analogique est la tension qui s'établit aux bornes de l'accumulateur de courant synaptique et le neurone artificiel comprend, entre le circuit de lecture et le circuit d'intégration, un circuit suiveur de tension configure pour recopier une addition de la grandeur analogique et de la tension de membrane ; - le circuit de lecture est en outre configure pour décharger l'accumulateur de courant synaptique avant d'imposer la tension de lecture à la synapse ; - le circuit de lecture comprend un commutateur ayant une première borne destinée à être reliée à la synapse et une deuxième borne reliée au circuit d'intégration, et le circuit d'intégration comprend un montage intégrateur relié à la deuxième borne et au sein duquel est monté l'accumulateur de poids synaptiques ; - la grandeur analogique représentative du poids synaptique est une durée. - le circuit d'intégration comprend une source de courant pilotée pour injecter un courant dans l'accumulateur de poids synaptiques pendant ladite durée ; - le circuit de lecture comprend un accumulateur de courant synaptique, un comparateur de la tension aux bornes de l'accumulateur de courant synaptique avec au moins un seuil pour fournir un résultat de comparaison et le neurone artificiel comprend, entre le circuit de lecture et le circuit d'intégration, un circuit logique configuré pour générer, à partir du résultat de la comparaison, une impulsion présentant ladite durée ; - la synapse comprenant une mémoire de valeur absolue de poids synaptique et une mémoire de signe de poids synaptique, le circuit de lecture comprend un circuit de lecture binaire de la mémoire de signe de poids synaptique et un circuit de lecture analogique de la mémoire de valeur absolue de poids synaptique m',' piloté par le circuit de lecture binaire ; - la grandeur analogique représentative du poids synaptique est un courant ; - le circuit de lecture comprend un convoyeur de courant qui comporte un port d'entrée X destiné à être reliée à la synapse, un port d'entrée Y destiné à se voir imposer une tension fixe et un port de sortie Z relié au circuit d'intégration ; - le convoyeur de courant comprend un miroir de courant configuré pour réaliser un abaissement du courant entre le port d'entrée X et le port de sortie Z. 6 Brève description des dessins [0019] D'autres aspects, buts, avantages et caractéristiques de l'invention apparaîtront mieux à la lecture de la description détaillée suivante de 'bulles de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins suivants sur lesquels : la figure 5 est un schéma de principe d'un neurone artificiel selon l'invention ; la figure 6 illustre une synapse excitatrice ou inhibitrice pouvant être utilisée dans le cadre de l'invention ; la figure 7 représente la réponse impulsionnelle de la synapse de la figure 6 ; les figures 8 et 9 fournissent des exemples d'intégration de la synapse de la figure 6 dans un plan synaptique ; les figures 10 et 11 fournissent un autre exemple de synapse excitatrice ou inhibitrice pouvant être utilisée dans le cadre de l'invention ; les figures 12 et 13 sont des schémas de neurones artificiels conformes à l'invention disposant d'un accumulateur de courant synaptique dans le circuit de lecture et d'un accumulateur de poids synaptiques dans le circuit d'intégration et pour lesquels la grandeur analogique représentative du poids synaptique fournie par le circuit de lecture au circuit d'intégration est une tension ; la figure 14 représente un autre neurone selon l'invention pour lequel la grandeur analogique est également une tension ; la figure 15 représente un autre neurone selon l'invention pour lequel la grandeur analogique est également une durée ; la figure 16 illustre un autre mode opératoire du neurone de la figure 15 ; les figures 17a, 17h et 19 représentent des circuits de lecture d'un neurone selon l'invention pour lesquels la grandeur analogique est un courant ; la figure 18 illustre une variante de réalisation des circuits de lectures des figures 17a et 17h. [0020] [fig.1] [0021] [fig.2[ [0022] [fig.3] [0023] [fig.4] [0024] [fig.5] [0025] [fig.6] [0026] [fig.7] [0027] [fig.8] [0028] [fig.9] 7 100291 Ifie.101 [0030] [0031] [fig.12] [0032] [fig.13] [0033] [fig.14] [0034] [fig.15] [0035] [fig.16] [0036] [fig.17] [0037] [fig.18] [0038] [fig.19] [0039] [fig.20] Description des modes de réalisation [0040] En référence à la figure 5, l'invention porte sur un neurone artificiel NA pour puce neuromorphique comprenant une synapse à mémoire résistive représentative d'un poids synaptique. [0041] La synapse dispose d'une borne d'activation de la synapse et d'une home de pro- pagation d'un signal synaptique. En présence d'une activation présynaptique appliquée sur la borne d'activation, la borne de propagation propage un signal synaptique représentatif de la valeur de la mémoire résistive (i.c. le poids synaptique) en direction du neurone artificiel NA par l'intermédiaire d'une ligne de bit BL. [0042] Lc neurone artificiel comprend un circuit d'intégration CI qui comprend un accu- mulateur de poids synaptiques ACC aux bornes duquel s'établit une tension de membrane Vmer' et un comparateur COMP configuré pour émettre une impulsion post-synaptique SO en cas de franchissement d'un seuil V'',, par la tension de membrane V mem. [0043] L'invention propose de découpler la lecture du poids synaptique de son intégration en évitant de numériser la lecture du poids synaptique. Les différentes contraintes peuvent ainsi être réparties selon qu'elles sont héritées de la technologie de la mémoire résistive ou du fonctionnement du neurone analogique. Pour ce faire, l'invention propose plus particulièrement que le neurone artificiel NA comporte en outre un circuit de lecture CL configuré pour imposer à la synapse une tension de lecture indépendante de la tension de membrane V',,', et pour fournir au circuit d'intégration CI une grandeur analogique représentative du poids synaptique PSa. [0044] Le circuit de lecture CL permet ainsi d'imposer à la synapse une tension de lecture présentant une polarisation identique pour chaque lecture quel que soit l'état de la tension de membrane V',e',. Ce circuit de lecture permet également d'imposer à la synapse une tension de lecture suffisamment faible pour éviter tout risque d'écriture 8 parasite. Le résultat de la lecture, à savoir la grandeur analogique représentative du poids synaptique PSa, est transmis au circuit d'intégration. Comme on le verra par la suite, cette grandeur peut prendre différentes formes, telles qu'une tension, un courant, une charge ou une durée par exemple. Le circuit d'intégration Cl, ainsi découplé de la lecture, peut ainsi proposer une vaste plage de tension pour la tension de membrane, indépendante des spécifications de la synapse. [0045] On détaille dans cc qui suit des implémentations de synapses résistives qui trouvent avantageusement application dans le cadre de l'invention. On comprendra cependant que l'invention n'est pas limitée à ces implémentations spécifiques. [0046] On peut en effet chercher à disposer de synapses qui puissent être à la fois exci- tatrices et inhibitrices, et qui doivent donc être capable à la fois d'injecter et de tirer du courant depuis le neurone. Les synapses étant ici résistives et le courant qu'elles pilotent dépendant de leur résistance, on prévoit deux niveaux de tension d'alimentation de la synapse, un positif et un négatif. La figure 6 fournit un exemple d'une telle synapse excitatrice et inhibitrice, dite synapse 2R1C. La synapse comprend une composante excitatrice CE et une composante inhibitrice Cl agencées en série, avec pour point milieu la borne de propagation Bp de la synapse, entre une tension d'alimentation positive Vm'd et une tension d'alimentation négative -V2,'1. Chacune de ces composantes peut être constituées de n>1 cellules 1T1R ou 1S1R selon l'encodage choisi (sur la figure, la référence Select. désigne ainsi le transistor d'accès ou le sélecteur de telles cellules ITIR ou 1S1R). Si on utilise des RRAMs multivaluées, on peut avoir n = 1. Si par contre on utilise des RRAMs binaires, on prévoit autant de cellules que de niveaux de poids désirés. On peut également utiliser des synapses valant -1, 0 ou +1, auquel cas on peut utiliser des RRAMs binaires et n = 1. Quoi qu'il en soit, on fait dans ce qui suit référence à la résistance totale des cellules en parallèle en écrivant 12,,i et pour désigner respectivement la résistance totale de la composante excitatrice CE et la résistance totale de la composante inhibitrice CI. Sur la figure 6, la capacité Gad fait partie du circuit de lecture d'un neurone selon une réalisation possible de l'invention et est donc partagée par toutes les synapses d'une même colonne. [0047] Le poids de la synapse est encodé comme suit. Si on veut une synapse excitatrice, la résistance Rinhi est réglée à son niveau de résistance maximal, tandis que la résistance R c'ci ( LRS. Le neurone de la figure 14 réalise ainsi une lecture statique de la synapse au moyen du commutateur RoN/Roff et une intégration de la tension V 13 [0067] On a représenté sur les figures 15 et 16 des exemples de réalisation d'un neurone ar- tificiel selon l'invention pour lesquels la grandeur analogique représentative du poids synaptique fournie par le circuit de lecture au circuit d'intégration est une durée. [0068] Comme pour les neurones des figures 12 et 13, le circuit de lecture CL3 du neurone représenté en figure 15 comprend un accumulateur de courant synaptique C1',', aux bornes duquel s'établit une tension V10,,d et un interrupteur rst load permettant de réaliser la décharge de cet accumulateur avant une opération de lecture du poids synaptique. Lors d'une opération de lecture, l'accumulateur Clo,' est chargé par le courant synaptique, plus ou moins rapidement selon le poids synaptique. La durée de ce chargement peut être estimée très simplement à l'aide d'un comparateur analogique. Sur la figure 15, on considère des synapses à la fois excitatrices et inhibitrices et on prévoit donc deux comparateurs Cp et Cn chargés de comparer la tension aux bornes accumulateur de courant synaptique Cloud respectivement à un seuil positif Sp et à un seuil négatif. Sur les chronogrammes à gauche sur la figure 15, la synapse est excitatrice et la tension Viod aux bornes de l'accumulateur de courant synaptique C10',,, après qu'il ait été déchargé, augmente progressivement jusqu'à dépasser le seuil positif Sp et faire basculer la sortie Comp cxci du comparateur Cp qui fournit ainsi une information de durée de chargement qui est représentative du poids synaptique. [0069] La sortie Comp exci du comparateur Cp est fournie à un circuit logique LOG interposé entre le circuit de lecture CL3 et le circuit d'intégration C13. Ce circuit logique est configuré pour générer, à partir du résultat de la comparaison, une impulsion en tension présentant ladite durée, en l'occurrence l'impulsion Cmd_exci dans l'exemple de la figure 15. [0070] Le circuit d'intégration Cl2 comprend quant à lui une source de courant SU, pilotée pour injecter un courant dans l'accumulateur de poids synaptiques C,'!,', pendant ladite durée. La durée de cette injection de courant dépend donc de la valeur du poids synaptique, de sorte que la valeur finale de la tension de membrane V ','', dépend également de la valeur du poids synaptique. [0071] Dans l'exemple représenté à synapses excitatrices et inhibitrices, le circuit d'intégration Cl2 comprend une autre source de courant pilotée par une impulsion en tension Cmd_inhi pour tirer du courant depuis l'accumulateur de poids synaptiques Cmc', pendant une durée représentative du poids synaptique. [0072] Le neurone de la figure 15 peut en outre prendre en compte le signe du spike présy- naptique, celui-ci Signe_spike étant fourni au circuit logique LOG qui est alors configuré pour déterminer le signe d'intégration à partir du signe du spike et du signe de la synapse déterminé par celui des comparateurs Cp et Cn qui commute Ce traitement logique et économique du signe du spike permet, particulièrement dans le cas de cellules 1T1R, d'alléger le plan synaptique et sa gestion. On relèvera que la 14 synapse valeur absolue + signe est particulièrement adaptée à cc neurone. [0073] Un avantage de cette réalisation est la fiabilité des poids nuls. Dans le cas d'un poids nul, tous les dispositifs RRAMs de la synapse sont à HRS. Donc, d'une part, la constante dc temps associée à une synapse de poids nulle est bien plus importante que les autres et, d'une autre part, on aura Rexci Rinhi. 11 est donc pcu probable que la tension franchise l'un des deux seuils Sp, Sn non seulement parce qu'elle n'en aura pas le temps niais aussi parce que sa valeur finale risque d'être comprise entre les deux seuils. Dès lors le circuit logique LOG ne voit pas dc commutation en sortie des comparateurs Cp, Cn et ne déclenche aucune injection de charge sur C',,'' Un véritable poids nul qui ne modifie absolument en rien l'état du neurone est ainsi implémenté. [0074] On a représenté sur la figure 16 des chronogrammes illustrant un autre mode de fonc- tionnement du neurone de la figure 15 selon lequel une double lecture est opérée de manière à être insensible aux délais de commutation des comparateurs Cp, Cn. En effet, suivant les technologies RRAM et transistors utilisées et la consommation des comparateurs, il est possible que le temps de commutation T',,,, de ces derniers ne soit pas négligeable devant le temps de chargement de l'accumulateur Chari. Dans ce cas, la durée de l'impulsion transmise au circuit d'intégration risque de peu varier avec la valeur de R, a, ce qui peut s'avérer préjudiciable. Dans cet autre mode de fonctionnement, l'impulsion est générée à partir de deux commutations de comparateur. Les délais de commutation sont ainsi appliqués sur le début et la fin de l'impulsion et n'affectent donc pas sa durée. Ainsi, dans un premier temps, la synapse est lue dans un sens suffisamment longtemps pour que VI', parte en buttée sur V2a,, ou -V selon le signe de la synapse. Puis, on inverse la polarisation de la lecture, la tension V va donc traverser la différence de potentiel d'une polarisation de Vira,/ à l'autre et franchir les deux seuils Sp, Sn en un temps relatif au poids de la synapse. Le circuit logique LOG est alors configuré pour générer une impulsion en tension entre ces deux commutations de comparateurs. [0075] On a représenté sur les figures 17 à 20 des exemples de réalisation d'un neurone ar- tificiel selon l'invention pour lesquels la grandeur analogique représentative du poids synaptique fournie par le circuit de lecture au circuit d'intégration est un courant. Dans les exemples des figures 17 et 18, le circuit de lecture CL4, CL5 comprend un convoyeur de courant qui comporte un port d'entrée X destiné à être reliée à la synapse via la ligne de bit, un port d'entrée Y destiné à se voir imposer une tension fixe (par exemple la masse) pendant la durée de l'accès à la synapse et un port de sortie Z relié au circuit d'intégration. [0076] Un tel convoyeur de courant, basé sur un amplificateur opérationnel et deux miroirs de courant, est tel que la tension fixe imposée sur le port d'entrée Y est recopiée sur le port d'entrée X et le courant injecté dans le port d'entrée X est reproduit sur le port de sortie Z (avec une inversion de signe pour le circuit de la figure 17, sans inversion de signe pour le circuit de la figure 18). Une tension fixe étant imposée au port Y, on vient asservir la tension de ligne de bit à cette tension fixe (elle est ainsi indépendante de la tension de membrane du neurone) et débiter le courant synaptique sur le port de sortie Z. Cc courant synaptique est fourni au circuit d'intégration qui va alors en réaliser une intégration analogique. [0077] La constante de temps R,'-C',,,' peut toutefois s'avérer trop brève pour que l'amplificateur opérationnel et les miroirs de courant composant le convoyeur de courant fonctionnement correctement. Ainsi, dans une variante de réalisation, le convoyeur de courant comprend, comme représenté en figure 19, un miroir de courant configuré pour réaliser un abaissement du courant entre le port d'entrée X et le port de sortie Z. sur cette figure, on a effectivement - , avec K un facteur 0 T K supérieur à 1 qui permet d'utiliser des impulsions de lecture de durée plus longues et donc plus adaptées au fonctionnement des éléments actifs sans pour autant faire saturer la capacité de membrane. 100781 Dans une variante de réalisation représentée sur la figure 20, le neurone comprend une porte de transmission T entre le circuit de lecture et le circuit d'intégration. Cette porte permet de dissocier le temps d'accès aux RRAMs et le temps d'intégration, ce qui permet d'attendre que la tension sur le port d'entrée X se stabilise avant d'intégrer le courant de lecture et de jouer avec une impulsion d'intégration brève sans que cela ne requiert un amplificateur opérationnel particulièrement réactif 100791 Par ailleurs, sur cette figure 20 le circuit de lecture CL6 comprend avantageusement à la fois le miroir de courant inverseur du circuit de lecture CL4 et le miroir de courant non-inverseur du circuit de lecture CL5 (ces miroirs pouvant réaliser un abaissement du courant conformément à la figure 19) et un sélecteur S commandé par un signal Signe _spike représentatif du signe du spike présynaptique pour venir sélectionner la sortie de l'un ou l'autre de ces miroirs de courant. 100801 L'invention n'est pas limitée au neurone artificiel précédemment décrit, mais s'étend à une puce neuromorphique comprenant une pluralité de synapses à mémoire résistive agencées en un réseau à lignes et colonnes transversales. Chaque synapse dispose d'une borne de propagation, les bornes de propagation des synapses d'une même colonne étant reliées entre elles et connectées à un neurone artificiel selon l'invention. Les synapses peuvent être des synapses excitatrices ou inhibitrices telles que celles présentées précédemment en liaison avec les figures 6 à 11. 16