Brevet FR3098664A1 — publié le 20210115

Description Titre de l'invention : Dispositif de synthèse de fréquence à boucle de rétroaction [0001] La présente invention concerne un dispositif de synthèse de fréquence à boucle de ré- troaction. [0002] On connaît de tels dispositifs, par exemple des boucles à phase asservie dites PLL ((le l'Anglais « Phase Locked Loop »), généralement appelée boucles à verrouillage de phase. [0003] Un dispositif de ce type comporte : - une entrée destinée à recevoir un signal électrique oscillant à une fréquence de référence ; - une sortie destinée à fournir un signal électrique oscillant à une fréquence de sortie ; - un circuit d'asservissement dc la fréquence de sortie à la fréquence de référence, reliant l'entrée à la sortie du dispositif et comportant un bloc de comparaison dc phases, un filtre de boucle et un oscillateur à fréquence contrôlée fournissant le signal électrique oscillant à la fréquence dc sortie, et - une boucle de rétroaction reliant la sortie au bloc de comparaison dc phases. [0004] L'oscillateur à fréquence contrôlée, par exemple de type VCO (de l'anglais « Voltage Controlled Oscillator »), DCO (de l'anglais « Digitally Controlled Oscillator ») ou autre, est commandé par une valeur numérique, une tension ou un courant analogique, voire une combinaison d'une valeur analogique et d'une valeur numérique. Bien que ce ne soit en général pas le cas, la fonction dc transfert d'un tel oscillateur est souvent considérée comme linéaire et simplement représentée par un facteur dc conversion K. [0005] Le bloc de comparaison de phases fonctionne en général sur des fronts de signaux à comparer, c'est-à-dire lorsque ces signaux atteignent une même valeur à même pente. La comparaison de phases fournit alors elle-même un ou plusieurs signaux qui représentent la différence de phase entre les fronts des signaux comparés. La plupart du temps, les signaux résultants de la comparaison sont transformés en un seul signal d'impulsion de courant ou de tension par une pompe de charge (de l'anglais « charge pump »). Ce courant (ou tension) est d'amplitude I (ou U) constante, il prend le signe de la différence de phase et son impulsion possède une largeur proportionnelle à la différence de phase. Le bloc de comparaison de phases peut être réalisé de façon plus ou moins analogique ou numérique. [0006] L'impulsion fournie par la pompe de charge est ensuite filtrée par le filtre de boucle qui a pour base la réponse impulsionnelle d'un filtre intégrateur. Le filtre de boucle 2 peut lui aussi être réalisé de façon plus ou moins analogique ou numérique. [0007] Le résultat issu du filtre dc boucle est alors appliqué comme commande de l'oscillateur à fréquence contrôlée. Comme le filtre de boucle est intégrateur et que l'intégrale de la phase d'un signal périodique donne sa fréquence, la commande de l'oscillateur est bien proportionnelle à une fréquence qui va tendre vers la fréquence désirée en sortie au fur et à mesure que la différence de phase avec le signal de référence va tendre vers 0 ou vers une autre valeur constante. [0008] Les PLL sont ainsi généralement utilisées dans les circuits électroniques en tant que sources de fréquences élevées. En effet, ces dispositifs permettent à partir d'une source à basse fréquence et de haute pureté spectrale (par exemple du quartz émettant des signaux périodiques à quelques MHz) d'obtenir des signaux périodiques à haute fréquence (par exemple quelques GHz) et avec une pureté spectrale de meilleure qualité que les dispositifs générant directement des signaux à haute fréquence. [0009] Concrètement, pour une source de fréquence de référence basse et de haute pureté spectrale Fref, on obtient en sortie un signal de bonne pureté spectrale à haute fréquence F, = a.F'f, a étant un facteur multiplicatif choisi supérieur à 1. Cc facteur multiplicatif a est généralement variable et de valeur réelle non entière afin de faire varier les différents canaux des normes utilisées suivant l'application. [0010] Un paramètre important des dispositifs de synthèse de fréquence est le temps At d'établissement de leur régime de fonctionnement, c'est-à-dire le temps qu'ils mettent à être fonctionnels, soit au démarrage, soit lors d'un changement de canal (i.e. changement du facteur a). Ce temps At perdure pendant un régime transitoire, généralement qualifié de phase d'accrochage, précédant le régime de fonctionnement Ainsi par exemple, lors du passage AF, d'une fréquence F, à une fréquence F'' le régime transitoire de fréquence synthétisée suit une enveloppe exponentielle tendant asymptotiquement vers F', à une fréquence de résonance propre to pendant la durée At. La durée At de la phase d'accrochage dépend des paramètres constitutifs d'un dispositif de synthèse de fréquence et limite sa réactivité. [0011] Un autre paramètre important des dispositifs de synthèse de fréquence est la ré- solution des variations possibles du facteur multiplicatif a et donc la finesse de réglage possible de la fréquence de sortie F, en fonction des applications ou normes visées. [0012] D'autres paramètres à considérer, pour optimiser les dispositifs de synthèse de fréquence et la qualité des signaux périodiques de fréquence F, obtenus en sortie, incluent le bruit de phase, la gigue (de l'anglais « jitter »), les signaux parasites ((le « spurious signals ») et la consommation électrique. [0013] Selon une conception bien connue des PLL, dite à division entière, le facteur multi- plicatif a est choisi comme le quotient de deux valeurs entières N et D où la valeur N est généralement supérieure à D. Pour parvenir à cet asservissement F, = a.F'f = N/D.F 3 ler, un diviseur de fréquence de facteur D est disposé dans le circuit d'asservissement entre l'entrée et une première entrée de comparaison d'un comparateur du bloc de comparaison de phases, tandis qu'un diviseur de fréquence de facteur N est disposé dans la boucle de rétroaction entre la sortie, qui correspond à la sortie de l'oscillateur à fréquence contrôlée, et une deuxième entrée de comparaison du comparateur de phases. De la sorte, la fréquence des deux signaux comparés par le comparateur de phases est destinée à converger vers FIJD = FIN lorsque la boucle est verrouillée. en sortie du comparateur de phases, bien que filtrée par le filtre de boucle, cette fréquence Fier/D se retrouve au niveau de la commande de l'oscillateur à fréquence contrôlée et donc en tant que parasite dans le spectre du signal de sortie. Par ailleurs, il est clair que la valeur de D est directement corrélée à la résolution des variations possibles du facteur multiplicatif a puisque ces variations se font, pour différentes valeurs de N possibles, par pas fréquentiels de Fier/D. [0014] Il en résulte que pour augmenter la résolution des variations possibles du facteur mul- tiplicatif a, il conviendrait d'augmenter la valeur de D. Mais dans cc cas, la fréquence F'f/D serait réduite et il conviendrait alors de réduire également la bande passante du filtre de boucle pour limiter les parasites résultants dans le spectre du signal de sortie. Or limiter la bande passante du filtre de boucle conduit à allonger le temps At d'établissement du régime de fonctionnement. Par conséquent, optimiser conjointement les deux paramètres importants d'une PLL, que constituent le temps d'établissement du régime de fonctionnement et la résolution des variations possibles du facteur multiplicatif a, est impossible à réaliser avec une PLL à division entière. [0015] Par ailleurs, les contributions au bruit de phase induit en sortie dépendent directement elles aussi de la fréquence de coupure de la PLL. Dans la bande passante, le bruit est dominé par la contribution du signal de référence. Bien que multiplié par a, il reste en général moindre que celui apporté par la PLL elle-même. Il peut ainsi être préférable de monter la fréquence de coupure de la PLL afin d'abaisser le bruit de phase dans la partie basse du spectre obtenu en sortie. Mais dans ce cas, c'est au détriment de la valeur de D. Par conséquent, optimiser conjointement le bruit de phase et la résolution des variations possibles du facteur multiplicatif a, est impossible à réaliser avec une PLL à division entière. [0016] Une solution partielle à ces inconvénients consiste à concevoir une PLL à pas frac- tionnaires comme enseigné dans la demande de brevet FR 2 763 196 AI. Dans ce cas, le diviseur de fréquence disposé dans la boucle de rétroaction commute entre le facteur N et le facteur N+1 selon une proportion souhaitée prédéterminée, de manière à produire en moyenne, grâce au filtre de boucle, un facteur multiplicatif a = (N-F)ID, avec 0 premier accumulateur dc phase 106 (cadencé par F'.,- et de valeur d'incrément de phase N), la valeur numérique de phase accumulée prer est proportionnelle à une rampe temporelle rectiligne théorique de pente 2.7r.N.F1er. En réalité, elle est échantillonnée à la fréquence Fief et prend des valeurs numériques successives N.i à des instants successifs t, où i est l'indice des échantillons successifs. [0071] Ainsi également, comme illustré sur la figure 2 par la courbe en trait continu pour le deuxième accumulateur de phase 122 (cadencé par Fe et de valeur d'incrément de phase D), la valeur numérique de phase accumulée cp, est proportionnelle à une rampe temporelle rectiligne théorique de pente 2.7r.D.E. En réalité, elle est échantillonnée à la fréquence Fu et prend des valeurs numériques successives D.j à des instants successifs t où j est l'indice des échantillons successifs. [0072] En théorie, à chaque instant t: [0073] [Math.1] [eref- ça j( = 27T - 1- - (N - ur,t D te Fa). [0074] A l'aide du bloc de comparaison de phases 110, lorsque la PLL est verrouillée on retrouve donc bien théoriquement la relation F, = a.Fref = N/D.Fref. [0075] Mais en pratique, les instants t, et t ne sont pas synchronisés entre eux et ne permettent pas une comparaison directe des échantillons de phases accumulées. [0076] 11 est donc avantageux et astucieux de : convertir continument la valeur numérique de phase accumulée p'f en T premiers signaux logiques distincts à l'aide du premier convertisseur muid-phases 108 (ou directement dans l'accumulateur de phase 106), convertir continument la valeur numérique de phase accumulée cp, en T deuxièmes signaux logiques distincts à l'aide du deuxième convertisseur multi-phases 124 (ou directement dans l'accumulateur de phase 122), et comparer les 2T signaux logiques résultants deux à deux à l'aide du bloc de comparaison dc phases 110 à T comparateurs logiques en temps continu et T pompes dc charges dont les sorties sont sommées. [0077] En effet, en procédant de la sorte par conversions multi-phases plutôt que par une tentative dc resynchronisation des échantillons de phases accumulées, ou plutôt que par une comparaison directe dc phases de signaux analogiques sans calcul préalable de ces phases, on obtient une comparaison de phase totalement indépendante des fréquences de mise à jour des valeurs d'accumulation de phases à comparer. Il devient donc envisageable dc concevoir un dispositif de synthèse de fréquence de facteur multiplicatif a. = NID à forte valeur pour D, donc à forte résolution en fréquence, sans conséquences préjudiciables sur le temps d'établissement du régime de fonctionnement et sur les bruits de phases ou autres. 13 [0078] Selon le mode de réalisation détaillé précédemment, les valeurs numériques de phases accumulées pier et pe sont respectivement incrémentées des valeurs N et D à chaque front montant ou descendant de l'horloge correspondante, c'est-à-dire aux instants ti pour la valeur numérique représentant la phase accumulée p1 et aux instants t, pour la valeur numérique représentant la phase accumulée pi. Si rien d'autre n'était prévu, ces valeurs numériques seraient destinées à croître indéfiniment, ce qui poserait alors un problème de saturation des accumulateurs. Mais le codage des valeurs 91er et , sur sur un nombre limité n de bits et la conversion multi-phases réalisée à l'aide d'une matrice de correspondance à nombre limité T de lignes et colonnes permettent de réaliser implicitement une incrémentation circulaire à modulo T des valeurs N et D selon laquelle dès que la T-ièmc valeur de phase est atteinte parmi les T valeurs possibles, on revient automatiquement à la première. [0079] Un exemple de conversion multi-phases pour T =10 est illustré par les figures 3 et 4 selon la matrice de correspondance suivante, par exemple commune aux premier et deuxième convertisseurs multi-phases : [0080] [Tableaux 1] p s 0 1111100000 1 1111000001 2 1110000011 3 1100000111 4 1000001111 5 0000011111 6 0000111110 7 0001111100 8 0011111000 9 0111110000 100811 T =10 valeurs discrètes d'accumulation de phase sont possibles et codées de0 à 9. Pour chacune de ces valeurs codées, la ligne correspondante de la matrice de correspondance ci-dessus indique un niveau logique pour chacun des T signaux logiques constituant le signal numérique s , ordonnés en colonnes de s à s . Dans un mode de réalisation avantageux, ce niveau logique est binaire, le signal logique étant soit à un premier niveau noté « 0 », soit à un deuxième niveau noté «1». 100821 La figure 3 est ainsi un chronogramme illustrant les évolutions temporelles des T premiers ou deuxièmes signaux logiques s à s fournis par le premier ou 14 deuxième convertisseur multi-phases 108 ou 124 à l'aide de la matrice de correspondance ci-dessus, en dépendance de valeurs d'accumulation de phase p = prer ou pu. successivement obtenues par sauts unitaires, c'est-à-dire pour N ou D égal à 1. Plus précisément, dans ce chronogramme cp prend successivement les valeurs 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, 1, ... [0083] La figure 4 est un chronogramme illustrant les évolutions temporelles des T premiers ou deuxièmes signaux logiques s à s fournis par le premier ou deuxième convertisseur multi-phases 108 ou 124 à l'aide de la même matrice de correspondance ci-dessus, en dépendance de valeurs d'accumulation de phase cp = p1 ou pu successivement obtenues par sauts de trois unités, c'est-à-dire pour N ou D égal à 3. Plus précisément, dans ce chronogramme cp prend successivement les valeurs 0, 3, 6, 9, 2, 5, 8, 1, 4, 7, ... [0084] D'une façon plus générale et par convention, chaque matrice de correspondance multi-phases comporte T lignes représentatives des T valeurs discrètes d'accumulation de phase possibles et T colonnes représentatives des T signaux logiques. Selon une autre convention, elle pourrait comporter T colonnes représentatives des T valeurs discrètes d'accumulation de phase possibles et T lignes représentatives des T signaux logiques. Avantageusement, elle est symétrique, de sorte que cette convention est tout à fait indifférente. [0085] Comme le montrent les figures 3 et 4, pour que les signaux logiques résultant des conversions multi-phases soient pleinement pertinents à comparer deux à deux, il est avantageux que chaque colonne de chaque matrice de correspondance multi-phases, chaque colonne indiquant par convention les niveaux logiques que doit prendre l'un des T signaux logiques résultant pour les T valeurs discrètes d'accumulation de phase possibles, ne présente circulairement par modulo T qu'une seule transition de la première valeur logique binaire vers la deuxième valeur logique binaire pour une première moitié des T valeurs discrètes d'accumulation de phase possibles et qu'une seule transition de la deuxième valeur logique binaire vers la première valeur logique binaire pour une deuxième moitié des T valeurs discrètes d'accumulation de phase possibles. Il est également avantageux que chaque colonne ne diffère de celle qui la précède ou de celle qui la suit que par un décalage d'une ligne modulo T des valeurs de coefficients qu'elle contient, ce décalage restant dans le même sens de la première à la dernière colonne. [0086] D'un point de vue spectral, avant la conversion multi-phases des valeurs d'accumulation de phase issues des deux accumulateurs de phases 106 et 122, les deux signaux numériques reçus par les comparateurs de phases 112 du bloc de comparaison de phases 110 ont une réponse en fréquence très proche d'une droite qui part de la fréquence nulle et qui décroit avec la fréquence. [0087] A cet égard, la figure 5 illustre, selon une échelle logarithmique des fréquences, la réponse en fréquence de l'un des signaux numériques résultant de l'accumulation d'une rampe de phase engendrée par un accumulateur de phase échantillonné par un signal d'horloge de fréquence F' égale à 1 MHz. Le spectre illustré sur cette figure est ainsi parasité par la fréquence F' et ses harmoniques, phénomène bien connu de l'homme de l'art. Cependant l'échantillonnage équivalent réalisé par l'accumulateur de phase ne génère ni repliement de spectre ni bruit de quantification car il est appliqué à l'identique à chaque front montant ou descendant d'horloge. [0088] Par ailleurs, comme la comparaison logique réalisée par chaque comparateur de phases 112 est une opération linéaire en temps continu, le spectre du résultat de cette opération est une soustraction des spectres des deux signaux numériques résultant des valeurs d'accumulation de phases pier et cp,' sans ajout de bruit supplémentaire. [0089] La figure 6 illustre ainsi, selon une échelle logarithmique des fréquences, le spectre résultant en sortie du sornmatcur de courants 116 pour les valeurs expérimentales de la figure S. Lorsque la boucle de PLL se stabilise, les droites des réponses en fréquence tendent à se compenser (ici à -140 dB). Seuls émergent les pics parasites des fréquences fondamentales Erf, F. et leurs harmoniques. Lorsque le facteur multiplicatif a est supérieur à 1, le premier pic parasite se trouve à la fréquence Erf, alors que dans un dispositif de synthèse de fréquence classique à division entière et à diviseurs de fréquences, il se trouverait à la fréquence Frcf/D. Il s'agit là d'une amélioration importante qui permet, soit d'augmenter la fréquence de coupure du dispositif de synthèse de fréquence sous condition de stabilité en améliorant d'autant le temps At d'établissement de son régime de fonctionnement, soit de beaucoup mieux atténuer les parasites et le bruit de phase sans détériorer ce temps At. [0090] Il apparaît également clairement que le dispositif de synthèse de fréquence 100 tel que décrit précédemment permet d'obtenir un facteur multiplicatif u = N/D à forte valeur pour D et donc à forte résolution en fréquence. En effet, les accumulateurs de phases 106 et 122 peuvent aisément être implémentés avec des moyens de mémorisation de nombres codés sous forme binaire, en particulier pour des valeurs entières positives telles que N et D. Ils doivent donc juste prévoir un nombre suffisant de bits pour réaliser les opérations arithmétiques d'accumulation de N et D dans l'ensemble des T valeurs d'accumulation de phase possibles. Ce nombre n doit être supérieur ou égal au nombre de bits nécessaire pour représenter, non seulement N et D, mais également T. [0091] En conclusion, le nombre minimal de bits nécessaires en sortie des accumulateurs 106 et 122 peut être défini par la relation suivante, un bit supplémentaire étant nécessaire à cause de la conversion multi-phases : [0092] 16 [Math.2] n =ENT [ log, ( MAX ( N - 1, D - 1) ) + 2, 100931 où ENTE j est la fonction Partie Entière, ENTE j + 1 représentant alors la fonction d'arrondi entier supérieur, et où MAX( ) est la fonction qui retourne le maximum entre deux valeurs. 100941 Conformément à ces calculs, les possibilités de choix des valeurs de D et de N pour des valeurs de a et Fre données ne dépendent que de n. Pour n = 32 par exemple, D peut aller jusqu'à 231-1 (idem pour N), là où un dispositif de synthèse de fréquence à division entière classique a des valeurs de D limitées à 100 ou 1000. Comme le montre la figure 7, qui illustre la résolution en fréquence en fonction du nombre de bits de D pour Fre = 20 MHz, il s'agit d'une augmentation importante de la résolution en fréquence des variations possibles F'f/D du facteur multiplicatif a que peut atteindre un dispositif selon l'invention en fonction de n. La résolution d'un dispositif de synthèse de fréquence à pas fractionnaires peut même être dépassée. Par exemple, pour un signal de référence de 10 MHz et n = 32, la résolution en fréquence est meilleure que 0,005 Hz. 100951 Réciproquement, pour une résolution en fréquence donnée, puisqu'elle est égale à Frer /D, il est possible d'augmenter Fret. avec D. Cette possibilité est intéressante pour abaisser la contribution du signal de référence au bruit de phase en sortie dans la bande-passante du dispositif de synthèse de fréquence. En effet dans un tel dispositif, cette contribution est directement duc à la fonction de multiplication de la fréquence de référence par le facteur multiplicatif a' Plus précisément, dans la bande-passante, la contribution du bruit de phase du signal de référence est augmentée de 20.1og(cc) en décibels. Il est alors avantageux de diminuer u et donc d'augmenter F'f pour Fi, donné. [0096] La figure 8 représente schématiquement un dispositif 200 de synthèse de fréquence de type PLL, selon un deuxième mode de réalisation de l'invention. Cc dispositif 200 diffère du dispositif 100 en ce qu'il comporte un diviseur de fréquence 202, disposé dans la boucle de rétroaction 104 entre la sortie et le deuxième accumulateur de phase 122, et en ce que la valeur d'incrément de phase du premier accumulateur de phase 106 est adaptée en fonction de la valeur du facteur de division de ce diviseur de fréquence 202 pour un facteur d'asservissement souhaité de la fréquence de sortie F. à la fréquence de référence F-f. Plus précisément, la valeur N est scindée en un produit de deux valeurs Na et Ne, N = N'.Nd, N. représentant la valeur d'incrément de phase du premier accumulateur de phase 106 et Nd le facteur de division du diviseur de fréquence 202. On conserve ainsi la relation Fc = a.Fref = N/D.Fref. N'.Nd/D.Fref. On notera enfin que le dispositif 200 diffère aussi du dispositif 100 en cc que le deuxième accumulateur de phase 122 n'est plus directement cadencé à la fréquence de sortie Fe, 17 niais à la fréquence réduite FINd qui reste toutefois liée à Fe. [0097] L'avantage dc ce deuxième mode de réalisation par rapport au précédent est d'éviter une trop grande différence entre les valeurs d'incréments de phases des deux accumulateurs de phases 106 et 122 en scindant la valeur de N en deux facteurs entiers. En effet, sachant qu'il est souvent souhaité d'avoir un facteur multiplicatif ci largement supérieur à 1, la valeur de N est souvent largement supérieure à celle de D, de sorte que, selon le calcul effectué précédemment en référence aux deux premiers modes de réalisation des figures 1 et 3, le nombre minimal n = ENT [ log? (MAX( N - 1, D -1) )] + 2 est toujours dominé par la valeur de N et pas par celle de D. De la sorte, un certain nombre de bits d'implémentation de la valeur D restent inutiles et ce d'autant plus que le facteur a est grand. Or des bits d'implémentation inutiles signifient autant de portes logiques qui consomment de la puissance inutilement. 100981 Dans le deuxième mode de réalisation de la figure 8, le calcul de n devient : 100991 I Math.31 n = ENT [ log, (MAX( Na - 1, D - 1) )1 + 2. [Dl 00] Puisque N. est inférieur à N, on réduit le nombre de bits d'implémentation inutiles. De façon avantageuse, on peut même choisir le facteur de division Nd de telle sorte que, pour un facteur d'asservissement souhaité de la fréquence de sortie à la fréquence de référence, a = NID, la valeur d'incrément de phase D du deuxième accumulateur de phase 122 puisse être aussi proche que possible de la valeur d'incrément de phase Na du premier accumulateur de phase 106 tout en restant inférieure ou égale à cette dernière. Dans ce cas, peu de bits d'implémentation sont inutiles et l'architecture est optimisée en termes de consommation de puissance. Les fréquences d'horloge Fr f et F. /Nd des deux accumulateurs de phases 106 et 122 deviennent également proches l'une de l'autre, celle du deuxième accumulateur de phase 122 étant ralentie de manière à réduire encore la consommation. Cette réduction n'est par ailleurs pas compensée par l'ajout du diviseur de fréquence 202. L'optimum est atteint pour ENT [ log2 ( ista - 1 ) [ = ENI [ log2 (D - 1)] = n - 2.11 n'est toutefois pas intéressant que la valeur N, soit inférieure à D, parce que clans ce cas la première fréquence parasite dans le speure de sortie ne serait plus Fref mais F./Nd. Il en résulterait alors, soit une dégradation du temps At d'établissement du régime de fonctionnement, soit une dégradation de l'atténuation des fréquences parasites, selon la fréquence de coupure choisie pour le filtre de boucle 118. [0101] La contrepartie de cette amélioration en consommation est une perte de résolution en fréquence qui devient Fref.Nd/D et non plus Fref/D. Elle est donc dégradée d'un facteur Nd. 18 [0102] La figure 9 représente schématiquement un dispositif 300 de synthèse de fréquence de type PLL, selon un troisième mode de réalisation de l'invention. Ce dispositif 300 diffère du dispositif 200 en ce que chaque convertisseur multi-phases 108 ou 124 est précédé d'un dispositif de réduction de dynamique par quantification. Plus précisément, cette réduction de dynamique est par exemple réalisée à l'aide d'un quantificateur à modulation Delta-Sigma. Ainsi, un premier quantificateur à modulation Delta-Sigma 302 est disposé entre le premier accumulateur de phase 106 et le premier convertisseur multi-phases 108. De même, un deuxième quantificateur à modulation Delta-Sigma 304 est disposé entre le deuxième accumulateur de phase 122 et le deuxième convertisseur multi-phases 124. [0103] Ce mode de réalisation présente l'avantage de faciliter l'implémentation du bloc de comparaison de phases 110 en diminuant le nombre de signaux logiques à traiter. En effet, sans réduction de dynamique par quantification, pour des valeurs de phases accumulées codées sur n bits en sortie des accumulateurs de phases, le nombre de comparateurs de phases 112 et de pompes de charge 114 est de T = 211 pourtraiter les 2T = 2^+' signaux issus des convertisseurs multi-phases 108 et 124. Ce nombre peut devenir très grand lorsque n augmente, c'est-à-dire lorsque la résolution en fréquence est grande. [0104] Ainsi, la réduction de dynamique permet une réduction du nombre de bits pris en considération dans les convertisseurs multi-phases, rendant le nombre de signaux logiques qu'ils produisent moins élevé et le bloc de comparaison de phases 110 qui les reçoit plus simple à réaliser. [0105] D'une façon générale, pour diminuer le nombre de bits fournis en entrée des conver- tisseurs multi-phases, la solution la plus simple consiste à tronquer les valeurs à convertir sur un nombre de bits n' inférieur à n en supprimant les bits de poids faibles. Cette troncature est mathématiquement équivalente à une nouvelle quantification des données numériques. Cette quantification produit une erreur qui est en général assimilée à un bruit, dit bruit de quantification. Ce bruit possède un spectre assez aléatoire mais qu'on approche souvent par un spectre plat de bruit blanc. Les convertisseurs multi-phases n'ont alors besoin que de convertir n' bits en 2^' signaux logiques au prix de parasites assimilables à du bruit supplémentaire dans le spectre de sortie du dispositif de synthèse de fréquence. Du fait de l'asservissement en fréquence, ce bruit se retrouve principalement autour de la fréquence de coupure du dispositif, son écart-type diminuant lorsque n' augmente. [0106] L'intérêt d'utiliser un quantificateur à modulation Delta-Sigma pour réaliser la réduction de dynamique est de réduire ce bruit de quantification, du fait que le bloc de comparaison de phases 110 est suivi d'un filtre passe-bas, en l'occurrence le filtre de boucle 118. En effet, la fonction de modulation Delta-Sigma déforme le spectre du 19 bruit de quantification en engendrant moins de bruit à basse fréquence et plus de bruit à haute fréquence proche de F1,'- et FIN,. Cc bruit est alors mieux filtré par le filtre de boucle 118 si les fréquences Ed- et FIN, sont suffisamment grandes devant la fréquence de coupure du dispositif On notera qu'en pratique l'ordre du filtre doit être strictement supérieur à celui de la modulation Delta-Sigma. Dans ce troisième mode de réalisation, le filtre de boucle 118 est donc au minimum d'ordre 2, sachant qu'en outre il ne peut pas être d'ordre trop élevé, c'est-à-dire qu'il reste avantageusement d'ordre inférieur ou égal à 3. [0107] A titre d'exemple non limitatif, un quantificateur à modulation Delta-Sigma d'ordre 1 est très simple à implémenter car il est toujours stable. Il peut être constitué d'un additionneur suivi d'un registre de n bits, dont la sortie est tronquée en prenant les n' bits de poids forts tandis que les (n - n') bits de poids faibles restants sont complétés par des 0 en poids forts pour obtenir une nouvelle donnée sur n bits en entrée. La valeur de la nouvelle donnée ainsi créée représente la fraction qui a été tronquée en sortie du registre. Cette valeur est additionnée à la donnée courante d'entrée sur n bits et le résultat enregistré dans le registre pour le cycle suivant. C'est de cette façon que le quantificateur à modulation Delta-Sigma n'efface jamais l'erreur de quantification, niais la reporte dans le temps. [0108] La figure 10 illustre, selon une échelle logarithmique des fréquences, la réponse en fréquence d'un signal numérique résultant : d'une rampe de phase engendrée par un accumulateur de phase soumis à un signal d'horloge de fréquence F, égale à 1 MHz, et d'une réduction de dynamique par quantification réalisée en sortie de l'accumulateur à l'aide d'un quantificateur à modulation Delta-Sigma. [0109] En plus d'être parasité par la fréquence Ff, et ses harmoniques, le spectre illustré sur cette figure présente un bruit de quantification reporté principalement autour de ses fréquences parasites, sans changement sensible aux fréquences basses si on le compare au spectre de la figure 5. Ce bruit est destiné à être filtré par le filtre de boucle 118, et ce d'autant mieux de FI-Cf est grand par rapport à la fréquence de coupure du dispositif Etant donné qu'un dispositif de synthèse de fréquence selon l'invention permet d'augmenter la fréquence de référence facilement à facteur multiplicatif a constant, il se démarque, aussi du point de vue de l'utilisation d'une modulation Delta-Sigma, d'un dispositif de synthèse de fréquence à pas fractionnaires dans lequel cette fréquence de référence est plus difficile à augmenter. [0110] La figure 11 illustre trois chronogrammes de démarrage en régime transitoire du dispositif 100 de synthèse de fréquence, c'est-à-dire sans diviseur de fréquence 202 et sans quantificateur à modulation Delta-Sigma 302 ou 304, pour un ratio a = 3/2, un filtre de boucle d'ordre 2 et T = 16. Le premier chronogramme montre l'évolution des valeurs d'accumulation de phases pier et cp, dont les rampes finissent par se synchroniser avant 3.10-, secondes. Le deuxième chronogramme montre la stabilisation du courant sommé H en sortie du sommatcur de courants 116 dans le même temps. Le troisième chronogramme montre la convergence de la tension analogique V fournie par le filtre de boucle 118 à l'oscillateur VCO 120 vers une valeur de stabilisation dans le même temps. La tension Vo est une tension interne du filtre de boucle 1 1 8 qui est indiquée dans la figure 14. [0111] La figure 12 illustre les trois mêmes chronogrammes en régime établi du dispositif 100 de synthèse de fréquence, c'est-à-dire à partir de 3.10-s secondes, selon une échelle temporelle plus fine. On y remarque plus clairement la synchronisation des rampes de phases pl,f et p' ainsi que la convergence stabilisée de n et V. Les petites variations restantes correspondent aux parasites résiduels des fréquences d'horloges F1,1. et F, après filtrage par le filtre de boucle 118. [0112] TI apparaît clairement qu'un dispositif de synthèse de fréquence tel que l'un de ceux décrits précédemment comporte au moins une partie des avantages suivants, celui du troisième mode de réalisation détaillé ci-dessus les cumulant tous : une grande résolution en fréquence du réglage du signal de sortie peut être atteinte et n'est pratiquement pas tributaire de la fréquence de référence, contrairement aux dispositifs de synthèse de fréquence à pas fractionnaires, cette grande résolution en fréquence n'est pas obtenue au détriment d'un bruit de phase injecté dans le signal de sortie, il se comporte comme un dispositif de synthèse de fréquence à division entière classique avec une fonction de transfert très proche, de sorte que son étude en est simplifiée, la fréquence F'f du signal de référence peut être aussi grande que souhaitée, sa contribution au bruit de phase total en sortie, 20.1og(a), étant diminuée d'autant pour une fréquence de sortie E, donnée, les signaux parasites présents dans le spectre de sortie sont décalés vers les hautes fréquences, de sorte qu'ils sont mieux filtrés par le filtre de boucle, sa fréquence de coupure peut être augmentée dans les limites de la stabilité, de sorte que le temps d'établissement de son régime de fonctionnement peut être diminué, la résolution en fréquence ne dépend pas du nombre T de comparateurs de phases 112 et pompes de charge 114 utilisés dans le bloc de comparaison de phases 110, et aucune soustraction de valeur de modulo et/ou synchronisation entre les accumulateurs de phases 106 et 122 n'est nécessaire. [0113] En termes d'application industrielle, l'un quelconque des dispositifs décrits pré- 21 cédemment peut être intégré dans tout dispositif nécessitant une synthèse de fréquence, comme par exemple un récepteur ou émetteur radiofréquence, une horloge de cadencement de circuits numériques, analogiques ou mixtes (i.e. analogiques et numériques), un système de mesure cadencé, une hase de temps, etc. [0114] On va maintenant donner des exemples concrets d'architectures électroniques pour chacun des éléments fonctionnels constitutifs des dispositifs de synthèse de fréquence décrits précédemment. [0115] La figure 13 illustre un exemple de filtre d'ordre 1 pouvant être choisi pour réaliser le filtre de boucle 118 dc l'un ou l'autre des dispositifs de synthèse de fréquence des figures 1 et 8. Ce filtre d'ordre 1 reçoit en entrée le courant analogique sommé 11 de la part du bloc de comparaison de phages 110 et fournit en sortie la tension de commande analogique V à l'oscillateur VCO 120. 11 comporte en outre un premier circuit capacitif Co reliant l'entrée à la masse pour réaliser une fonction d'intégration en ingérant un pôle à la fréquence nulle (PLL de type H). Il comporte en outre un deuxième circuit régistif et capacitif RI, C, reliant la sortie à la masse pour créer une marge de phase en ingérant un zéro à basse fréquence. Ce filtre d'ordre 1 ne peut pas être utilisé dans le dispositif de synthèse de fréquence de la figure 9 puisqu'il ne peut pas être d'ordre strictement supérieur à celui des quantificateurs Delta-Sigma 302 et 304. [0116] La figure 14 illustre un exemple de filtre d'ordre 2 pouvant être choisi pour réaliser le filtre de boucle 118 de l'un quelconque des dispositifs de synthèse de fréquence des figures 1, 8 et 9. Ce filtre d'ordre 2 diffère du filtre de la figure 13 en ce qu'un troisième circuit résistif R2 s'interpose entre le deuxième circuit RI, C, et la sortie, et en ce qu'un quatrième circuit capacitif Ci relie la sortie à la masse. Ces deux circuits supplémentaires ajoutent un pôle au-delà de la fréquence de coupure du filtre. [0117] La figure 15 représente schématiquement l'architecture générale, en termes de portes logiques, d'un exemple de comparateur de phases 112 adapté pour le dispositif de synthèse de fréquence de la figure 1. 8 ou 9. [0118] Ce comparateur de phases comporte une première entrée de comparaison qui reçoit l'un des T premiers signaux logiques fournis par le premier convertisseur multi-phases 108. Ce signal est noté s,,f(i), avec 0 , Out , Out , Out du registre de sortie Out. Les quatre entrées binaires de ce registre 600 sont alimentées par un additionneur 4 bits 602 à quatre modules d'additions binaires reliés entre eux de façon classique pour réaliser une addition sur 4 bits. Les quatre bits In , In , 1n du registre d'entrée In alimentent quatre entrées respectives des modules d'additions binaires de l'additionneur 602, lesquels reçoivent également les quatre sorties binaires du registre de mémorisation 600 pour réaliser l'opération d'accumulation. Les sorties des quatre modules d'additions binaires sont fournies aux entrées respectives des quatre bascules synchrones du registre de mémorisation 600. On remarque que la fonction modulo de chaque accumulateur de phase 106, 122 se réalise implicitement en n'utilisant pas la retenue de l'additionneur de poids fort. [0128] L'architecture de chaque accumulateur de phase 106 ou 122 est ainsi largement simplifiée par rapport à celle qui doit être envisagée dans le document de brevet US 9,509,320 B2. [0129] La figure 19 représente schématiquement l'architecture générale d'un exemple d'accumulateur de phase 106 ou 122 combiné avec un quantificateur Delta-Sigma 302 ou 304, adapté pour le dispositif de synthèse de fréquence de la figure 9. Cet exemple est en particulier adapté au cas précis selon lequel les valeurs d'incréments de phase N (ou Na) et D sont codées sur 4 bits et le registre In occupe 4 bits de mémoire. Le registre d'entrée In mémorise la valeur de configuration N (ou Na) pour l'accumulateur de phase 106 et la valeur de configuration D pour l'accumulateur de phase 122. 24 [0130] Conformément à cet exemple, la fonction d'accumulation de phase est réalisée par le registre de mémorisation 600 et l'additionneur 4 bits 602, disposés comme précédemment dans l'exemple de la figure 18. La fonction de réduction de dynamique à l'aide d'un quantificateur à modulation Delta-Sigma est réalisée par un additionneur 4 bits supplémentaire 700 et par un registre de mémorisation supplémentaire 702, ces deux modules s'interposant entre le registre de mémorisation 600 et la sortie Out réduite à2 bits. [0131] Plus précisément, l'additionneur supplémentaire 700 comporte quatre modules d'additions binaires reliés entre eux de façon classique pour réaliser une addition sur 4 bits. Les quatre bits de sortie de l'additionneur 602 alimentent quatre entrées respectives des modules d'additions binaires de l'additionneur supplémentaire 700, lesquels reçoivent également soit des 0, soit des sorties du registre de mémorisation supplémentaire 702 en fonction de la réduction de dynamique souhaitée. [0132] Par exemple, pour obtenir le registre de sortie Out sur 2 bits Out , Out , le registre de mémorisation supplémentaire 702 comporte quatre bascules synchrones cadencées par la fréquence d'horloge PH, parmi lesquelles : les deux premières bascules synchrones relatives aux deux bits de poids les plus faibles reçoivent les sorties respectives des deux modules d'additions binaires de ces deux bits pour leur rcfournir ces valeurs en entrée au coup d'horloge suivant, et les deux bascules synchrones suivantes relatives aux deux bits de poids les plus forts reçoivent les sorties respectives des deux modules d'additions binaires de ces deux bits pour fournir en sortie des valeurs destinées au registre Out. [0133] Les deux modules d'additions binaires relatifs aux deux bits de poids les plus forts reçoivent des 0. [0134] Le bit Out est déterminé par la sortie de la quatrième bascule synchrone du registre de mémorisation supplémentaire 702. [0135] Enfin, le bit Out est déterminé par la sortie de la troisième bascule synchrone du registre de mémorisation supplémentaire 702. [0136] On obtient ainsi un quantificateur sur 2 bits à modulation Delta-Sigma d'ordre 1 toujours stable. Les deux bits de poids forts qui ont été tronqués représentent la sortie arrondie et sont remplacés par des zéros sur les entrées correspondantes de l'additionneur supplémentaire 700. Pour ces bits, l'addition ne consiste ainsi qu'à additionner et propager la retenue du bit de poids inférieur. De cette façon le résultat est la somme de la valeur de phase accumulée courante sur 4 bits et de la fraction sur 2 bits soustraite au résultat précédent retardé d'une période d'horloge. Il s'agit bien de la somme intégrale de l'erreur de quantification, ce qui est le principe d'une modulation Delta-Sigma. Lorsque l'on utilise une telle architecture pour implémenter les quantificateurs à modulation Sigma-Delta 302 et 304, il est avantageux utiliser l'architecture de la figure 14 pour implémenter le filtre de boucle 118. [0137] La figure 20 représente schématiquement l'architecture générale, en termes de portes logiques, d'un exemple de convertisseur multi-phases 108 ou 124 adapté pour le dispositif de synthèse de fréquence de la figure 1, 8 ou 9. Cet exemple est en particulier adapté au cas précis selon lequel les valeurs d'accumulation de phase sont codées sur n ou n' = 5 bits pour un nombre T = 25= 32 de signaux logiques en sortie du convertisseur, selon la matrice de correspondance suivante : [0138] 26 [Tablcaux2] p ç 0 11111111111111110000000000000000 1 11111111111111 100000000000000001 2 11111111111111000000000000000011 3 11111111111110000000000000000111 4 11111111111100000000000000001111 5 11111111111000000000000000011111 6 11111111110000000000000000111111 7 11111111100000000000000001111111 8 11111111000000000000000011111111 9 111111 100000000000000001 11111111 10 11111100000000000000001111111111 11 11111000000000000000011111111111 12 11110000000000000000111111111111 13 11 100000000000000001 111111111111 14 11000000000000000011111111111111 15 10000000000000000111111111111111 16 00000000000000001111111111111111 17 0000000000000001 1111111111111110 18 00000000000000111111111111111100 19 00000000000001 11111111111111 1000 20 00000000000011111111111111110000 21 00000000000111111111111111100000 22 00000000001111111111111111000000 23 00000000011111111111111110000000 24 00000000111111111111111100000000 25 00000001111111111111111000000000 26 00000011111111111111110000000000 27 00000111111111111111100000000000 28 00001111111111111111000000000000 27 29 00011111111111111110000000000000 00111111111111111100000000000000 31 01111111111111111000000000000000 [0139] On lote p l'une des T =32 valeurs d'accumulation de phase possibles codée en binaire sur ln(T)/1n(2) =5 bits p à p et s les 32 signaux logiques résultants. [0140] A un premier niveau Ni du convertisseur multi-phases 108 ou 124, une porte logique NON-OU800reçoit les bits p et p pour fournir une valeur logique d'un signal logique intermédiaire sA . Une porte logique NON802reçoit le bit p pour fournir une valeur logique d'un signal logique intermédiaire sA . Une porte logique NON-ET 804 reçoit les bits p et cp pour fournir une valeur logique d'un signal logique intermédiaire 5i, . Une valeur logique d'un signal logique intermédiaire SA est mise à «1». Une porte logique NON806reçoit le bit cp . [0141] A un deuxième niveau N2 du convertisseur multi-phases 108 ou 124, quatre portes logiques NON-ET 808 reçoivent respectivement les quatre valeurs logiques des quatre signaux logiques intermédiaires sA et la sortie de la porte logique NON 806 pour fournir respectivement quatre valeurs logiques de quatre signaux logiques intermédiaires s8 . Quatre portes logiques NON-OU 810 reçoivent respectivement les quatre valeurs logiques des quatre signaux logiques intermédiaires sA et la sortie de la porte logique NON 806 pour fournir respectivement quatre valeurs logiques de quatre signaux logiques intermédiaires sB . 101421 A un troisième niveau N3 du convertisseur multi-phases 108 ou 124, huit portes logiques NON-OU 812 reçoivent respectivement les huit valeurs logiques des huit signaux logiques intermédiaires sB et le bit p pour fournir respectivement huit valeurs logiques de huit signaux logiques intermédiaires 5c . Huit portes logiques NON-ET 814 reçoivent respectivement les huit valeurs logiques des huit signaux logiques intermédiaires sB et le bit p pour fournir respectivement huit valeurs logiques de huit signaux logiques intermédiaires 5c . Une porte logique NON 816 reçoit le bit 9 . 101431 Enfin, à un quatrième niveau N4 du convertisseur multi-phases 108 ou 124, seize portes logiques OU-EXCLUSIF 313 reçoivent respectivement les seize valeurs logiques des seize signaux logiques intermédiaires sc et le bit cp pour fournir respectivement les seize valeurs logiques des seize signaux logiques s . Seize autres portes logiques OU-EXCLUSIF 820 reçoivent respectivement les seize valeurs logiques des seize signaux logiques intermédiaires sc et la sortie de la porte logique NON 816 pour fournir respectivement les seize valeurs logiques des seize signaux logiques s . 28 [0144] En ce qui concerne les architectures générales de l'oscillateur à fréquence contrôlée 120 et du diviseur de fréquence 202, elles sont bien connues et ne seront pas détaillées. L'oscillateur 120 est par exemple un oscillateur commandé en tension formé d'une inductance mise en parallèle avec deux varactors disposés tête-bêche et de deux transistors NMOS dont les grilles sont montées tête-beche de manière à engendrer un gain suffisant pour amorcer puis entretenir l'oscillation aux bornes de l'inductance, ces transistors étant polarisés grâce au courant issu de l'alimentation du point milieu de l'inductance. [0145] On notera par ailleurs que l'invention n'est pas limitée aux modes de réalisation décrits précédemment. Il apparaîtra en effet à l'homme de l'art que diverses modifications peuvent être apportées aux modes de réalisation décrits ci-dessus, à la lumière de l'enseignement qui vient de lui être divulgué. Dans la présentation détaillée de l'invention qui est faite précédemment, les termes utilisés ne doivent pas être interprétés comme limitant l'invention aux modes de réalisation exposés dans la présente description, mais doivent être interprétés pour y inclure tous les équivalents dont la prévision est à la portée de l'homme de l'art en appliquant ses connaissances générales à la mise en oeuvre de l'enseignement qui vient de lui être divulgué. 29 [Revendication 1] REVENDICATIONSDispositif (100 ; 200; 300) de synthèse de fréquence à boude de rétroaction comportant : - une entrée destinée à recevoir un signai électrique oscillant à une fréquence de référence (Fier) ; - une sortie destinée à fournir un signal électrique oscillant à une fréquence de sortie (F) ; - un circuit (102) d'asservissement de la fréquence de sartic (Fe) à la fréquence de référence (Fmr), reliant l'entrée à la sortie du dispositif et comportant un premier accumulateur de phase (106) cadencé à une fréquence liée à la fréquence de référence (Ler), un bloc de comparaison de phases (110), un filtre de boucle (118) et un oscillateur (120) à fréquence contrôlée fournissant le signal électrique oscillant à la fréquence de sortie (Fe) ; et une boucle de rétroaction (104) reliant la sortie au bloc de comparaison de phases (110), comportant un deuxième accumulateur de phase (122) cadencé à une fréquence liée à la fréquence de sortie (Fu), les premier et deuxième accumulateurs de phase (106, 122) étant aptes à fournir un même nombre T de valeurs discrètes d'accumulation de phase possibles ; caractérisé en ce que : le circuit d'asservissement (102) est configure pour fournir, au bloc de comparaison de phases (110), T premiers signaux logiques distincts dont les niveaux logiques dépendent continument des valeurs d'accumulation de phase (p'f) fournies par le premier accumulateur de phase (106) selon une première matrice de correspondance multi-phases entre les T valeurs discrètes d'accumulation de phase possibles et les T premiers signaux ; la boucle de rétroaction (104) est confieurée pour fournir, au bloc de comparaison de phases (110), T deuxièmes signaux logiques distincts dont les niveaux logiques dépendent continument des valeurs (l'accumulation de phase (pc) 30 fournies par le deuxième accumulateur de phase (122) selon une deuxième matrice de correspondance mu-Id-phases entre les T valeurs discrètes d'accumulation de phase possibles et les T deuxièmes signaux ; et le bloc de comparaison de phases (110) comporte T comparateurs de phases (112) à portes logiques recevant respectivement en temps continu les T premiers signaux logiques sur T premières entrées de comparaison et les T deuxièmes signaux logiques sur T deuxièmes entrées de comparaison. [Revendication 2] Dispositif (100 ; 200 ; 300) de synthèse de fréquence selon la revendication 1, dans lequel : le circuit d'asservissement (102) comporte un premier convertisseur multi-phases (108) entre le premier accumulateur de phase (106) et le bloc de comparaison de phases (110), configuré pour implémenter la première matrice de correspondance multi-phases ; et la boucle de rétroaction (104) comporte un deuxième convertisseur multi-phases (124) entre le deuxième accumulateur de phase (122) et le bloc de comparaison de phases (110), configuré pour implémenter la deuxième matrice de correspondance multi-phases. [Revendication 3] Dispositif (100 ; 200 ; 300) de synthèse de fréquence selon la revendication 2, dans lequel chacun des premier et deuxième convertisseurs multi-phases (108, 124) implémente sa matrice de correspondance multi-phases sous la forme d'un ensemble de portes logiques (800 à 820) recevant en entrée une valeur courante d'accumulation de phase codée en binaire sur ln(1)/1n(2) bits, où ln° est la fonction logarithme népérien, et fournissant en sortie T valeurs courantes de niveaux logiques. [Revendication 4] Dispositif (100 ; 200 ; 300) de synthèse de fréquence selon l'une quelconque des revendications 1 à 3, dans lequel chaque coefficient de chacune des première et deuxième matrices de correspondance multiphases est soit à une première valeur binaire indicatrice d'un premier niveau logique de signal logique, soit à une deuxième valeur binaire in- 31 dicatricc d'un deuxième niveau logique de signal logique. [Revendication 5] Dispositif (100 ; 200; 300) de synthèse de fréquence selon la reven- dication 4, dans lequel chaque ligne ou colonne de chacune des première et deuxième matrices de correspondance multi-phases, lorsque cette ligne ou colonne indique les niveaux logiques que doit prendre l'un des T premiers ou deuxièmes signaux logiques pour les T valeurs discrètes d'accumulation de phase possibles, ne présente circulairement par modulo T qu'une seule transition de la première valeur binaire vers la deuxième valeur binaire pour une première moitié des T valeurs discrètes d'accumulation de phase possibles et qu'une seule transition de la deuxième valeur binaire vers la première valeur binaire pour une deuxième moitié des T valeurs discrètes d'accumulation de phase possibles. [Revendication 6] Dispositif (100 ; 200; 300) de synthèse de fréquence selon la reven- dication 4 ou 5, dans lequel chaque ligne ou colonne de chacune des première et deuxième matrices de correspondance multi-phascs, lorsque cette ligne ou colonne indique les niveaux logiques que doit prendre l'un des T premiers ou deuxièmes signaux logiques pour les T valeurs discrètes d'accumulation de phase possibles, ne diffère de celle qui la précède ou de celle qui la suit que par un décalage d'une colonne ou respectivement d'une ligne modulo T des valeurs de coefficients qu'elle contient, ce décalage restant dans le même sens de la première à la dernière ligne ou colonne. [Revendication 7] Dispositif (100 ; 200; 300) de synthèse de fréquence selon l'une quelconque des revendications 1 à 6, dans lequel chacune des première et deuxième matrices de correspondance est symétrique. [Revendication 8] Dispositif (100 ; 200; 300) de synthèse de fréquence selon l'une quelconque des revendications 1 à 7, dans lequel les première et deuxième matrices de correspondance sont identiques. [Revendication 9] Dispositif (100 ; 200; 300) de synthèse de fréquence selon l'une quelconque des revendications 1 à 8, dans lequel le bloc de comparaison de phases (110) comporte T pompes de charge (114) recevant respectivement en temps continu T paires de signaux impulsionnels fournies par les T comparateurs de phases (112) et fournissant respectivement en temps continu T courants de sortie. [Revendication 10] Dispositif (100 ; 200; 300) de synthèse de fréquence selon la reven- dication 9, dans lequel le bloc de comparaison de phases (110) comporte un sommateur de courants (116) recevant en parallèle les T courants de 32 sortie fournis parles T pompes de charge (114) pour fournir un unique courant sommé en sortie du bloc dc comparaison de phases (110).