Brevet FR3100404A1 — publié le 20210305

Description Titre de l'invention : Circuit et procédé de modulation polaire de phase ou de fréquence Domaine technique [0001] La présente description concerne de façon générale le domaine des communications radiofréquences, RF, et en particulier un circuit et un procédé pour réaliser une modulation de phase et/ou de fréquence en utilisant une modulation polaire. Technique antérieure [0002] Dans le domaine des communications RF, les informations sont en général transmises d'un émetteur vers un récepteur sur la base de la modulation d'une fréquence porteuse. Certains types de modulation sont basés sur une modification de la phase ou de la fréquence de la porteuse. [0003] Il y a deux techniques principales pour réaliser une modulation de phase : la mo- dulation polaire et la modulation cartésienne. [0004] La modulation cartésienne est basée sur une projection sur des axes X et Y des symboles à émettre. Les symboles sont ainsi représentés par deux valeurs en quadrature I et Q. Un inconvénient de la modulation cartésienne est qu'elle peut souffrir d'une erreur connue sous le nom d'Amplitude de Vecteur d'Erreur (EVM) (de l'anglais En-or Vector Magnitude) lorsque le nombre de symboles de phase dépasse une certaine limite. [0005] La modulation polaire implique le fait de moduler directement la phase de la fréquence porteuse. Un avantage de la modulation polaire est que l'amplitude et la phase sont traitées séparément. Cela signifie que le signal à phase modulée peut être un signal logique binaire dans lequel le niveau de l'amplitude ne contient pas d'information, ce qui conduit à une mise en oeuvre à relativement faible coût. [0006] Une difficulté rencontrée avec la modulation polaire est qu'elle peut provoquer la gé- nération de fréquences parasites, en particulier à chaque fois que le déphasage dépasse 360° avec des déphasages relativement grands. Résumé de l'invention [0007] Il existe un besoin dans la technique d'un circuit et d'un procédé de modulation polaire de phase ou de fréquence qui réponde au moins partiellement à une ou plusieurs difficultés de l'art antérieur. [0008] Selon un aspect on prévoit un modulateur polaire de phase ou de fréquence, comprenant : un circuit de retard normalisé agencé pour retarder des fronts d'un signal de porteuse d'entrée en fonction de valeurs de commande de retard normalisé pour produire un signal de sortit modulé ; et un calculateur de retard normalisé agencé pour 2 recevoir le signal de sortie modulé et pour produire les valeurs de commande de retard normalisé en additionnant, à une cadence déterminée par le signal de sortie modulé, soit : des incréments de phase ; soit des échantillons de fréquence ; soit des incréments de phase et des échantillons de fréquence. [0009] Selon un mode de réalisation, les incréments de phase et/ou les échantillons de fréquence sont fournis à une fréquence différente de la fréquence du signal de sortie modulé. [0010] Selon un mode de réalisation, le calculateur de retard normalisé est agencé pour produire les valeurs de commande de retard normalisé modulo 360°. [0011] Selon un mode de réalisation, le calculateur de retard normalisé comprend : un premier accumulateur recevant comme horloge le signal de sortie modulé et agencé pour produire des premières valeurs de commande de retard normalisé pour appliquer une modulation de phase en additionnant, à une cadence définie par le signal de sortie modulé, les incréments de phase produits sur la hase d'un ou plusieurs échantillons de phase. [0012] Selon un mode de réalisation, le modulateur polaire de phase ou de fréquence comprend en outre : un soustracteur agencé pour déterminer une différence de phase entre chaque échantillon de phase et une valeur de commande de phase correspondante, les incréments de phase étant produits sur la hase des différences de phase. [0013] Selon un mode de réalisation, le calculateur de retard normalisé comprend en outre : un diviseur agencé pour diviser la différence de phase par N pour produire les incréments de phase, N étant égal à au moins 2. [0014] Selon un mode de réalisation, le calculateur de retard normalisé comprend en outre un registre agencé pour mémoriser les valeurs de commande de retard normalisé et pour fournir les valeurs de commande de retard normalisé au soustracteur, le registre recevant comme horloge un signal d'horloge ayant une fréquence égale ou inférieure à la moitié de la fréquence du signal de sortie modulé. [0015] Selon un mode de réalisation, le calculateur de retard normalisé comprend : un deuxième accumulateur recevant comme horloge le signal de sortie modulé et agencé pour produire des deuxièmes valeurs de commande de retard normalisé pour appliquer une modulation de fréquence sur la base des échantillons de fréquence, les deuxièmes valeurs de commande de retard normalisé étant produites en additionnant, à une cadence déterminée par le signal de sortie modulé, les échantillons de fréquence. [0016] Selon un mode de réalisation, chacun des échantillons de fréquence à moduler est dans la plage : [Math.1] FREQ'mi É FREQ' _fg FREV','x 3 où : [Math.2] N 1 FREQ min= - 2 + 1 et [Math.3] N 1 FREQI = m 2 - 1 ax et où N, est le nombre de bits de chacun des échantillons de fréquence. [0017] Selon un mode de réalisation, le calculateur de retard normalisé comprend : un premier accumulateur recevant comme horloge le signal de sortie modulé et agencé pour produire des premières valeurs de commande de retard normalisé pour appliquer une modulation de phase, les premières valeurs de commande de retard normalisé étant produites en additionnant, à une cadence déterminée par le signal de sortie modulé, les incréments de phase produits sur la base d'un ou plusieurs échantillons de phase ; et un deuxième accumulateur recevant comme horloge le signal de sortie modulé et agencé pour produire des deuxièmes valeurs de commande de retard normalisé pour appliquer une modulation de fréquence, les deuxièmes valeurs de commande de retard normalisé étant produites en additionnant, à une cadence déterminée par le signal de sortie modulé, les échantillons de fréquence. [0018] Selon un mode de réalisation, le modulateur polaire de phase ou de fréquence comprend en outre un additionneur agencé pour additionner les première et deuxième valeurs de commande de retard normalisé pour produire les valeurs de commande de retard normalisé. [0019] Selon un mode de réalisation, les incréments de phase représentent une composante de phase de symboles de données à moduler, et les échantillons de fréquence représentent une modulation à une fréquence intermédiaire fixe. [0020] Selon un mode de réalisation, le circuit de retard normalisé comprend un circuit de sélection de phase comprenant : une ligne à retard produisant une pluralité de signaux de phase, chacun étant déphasé d'un retard de phase différent par rapport au signal de porteuse d'entrée ; et un multiplexeur agencé pour sélectionner l'un des signaux de phase en fonction au moins en partie de chaque valeur de commande de phase. [0021] Selon un mode de réalisation, le circuit de retard normalisé comprend un circuit de retard variable comprenant : une ligne à retard agencée pour propager le signal de porteuse d'entrée, la ligne à retard étant couplée sélectivement, en fonction au moins en partie de chaque valeur de commande de phase, à chacune d'une pluralité de capacités afin de faire varier la capacité de la ligne à retard. [0022] Selon un autre aspect, on prévoit un procédé de modulation polaire de phase ou de fréquence comprenant : produire, par un calculateur de retard normalisé, des valeurs de commande de retard normalisé en additionnant, à une cadence déterminée par un signal de sortie modulé : soit des incréments de phase ; soit des échantillons de fréquence ; soit des incréments de phase et. des échantillons de fréquence ; et retarder, par un circuit de retard normalisé, des fronts d'un signal de porteuse (l'entrée en fonction des valeurs de commande de retard normalisé pour produire le signal de sortie modulé. Brève description des dessins [0023] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0024] [fig.1] la figure 1 est un cercle unité représentant un exemple de symboles ; [0025] [fig.2] la figure 2 représente schématiquement un modulateur de phase polaire basé sur un retard variable ; [0026] [fig.3] la figure 3 est un chronogramme représentant une modulation de phase polaire d'une fréquence porteuse ; [0027] [fig.4] la figure 4 est un chronogramme représentant un problème d'erreur de fréquence dans un signal modulé en phase ; [0028] W8.51 la figure 5 est un chronogramme représentant une erreur duc à l'échantillonnage de phase ; [0029] [fig.6] la figure 6 représente schématiquement un modulateur polaire de phase et/ou de fréquence selon un exemple de réalisation de la présente description ; [0030] [fig.7] la figure 7 représente schématiquement le modulateur polaire de phase et/ou de fréquence de la figure 6 plus en détail selon un exemple de réalisation de la présente description ; [0031] [fig.8] la figure 8 est un chronogramme fournissant une démonstration mathématique conduisant au calcul d'échantillons de fréquence ; [0032] [fig.9] la figure 9 est un chronogramme représentant un exemple de modulation de phase polaire en utilisant le modulateur de la figure 7 selon un exemple de réalisation de la présente description ; [0033] [fig.10] la figure 10 est un chronogramme représentant la superposition d'une fréquence intermédiaire selon un exemple de réalisation de la présente description ; [0034] [fig.11] la figure 11 est un chronogramme représentant un effet de l'inversion de la variation de phase pendant une modulation de fréquence à une fréquence supérieure à la moitié de la fréquence d'échantillonnage ; [0035] [fig.12] la figure 12 est un chronogramme représentant des émissions parasites pendant une modulation de fréquence sur la base d'échantillons de phase ; 100361 Ifig.131 la figure 13 est un cercle unité représentant une différence de capacité de mo- dulation de phase par rapport à une technique de modulation de l'art antérieur ; [0037] [fig.14] la figure 14 représente schématiquement un circuit de modulation polaire selon un exemple de réalisation de la présente description ; [0038] [fig.15] la figure 15 représente schématiquement un décodeur pour convertir une entrée de 3 bits en un code thermométrique de 7 bits selon un exemple de réalisation de la présente description ; [0039] [fig.16] la figure 16 représente schématiquement un circuit de retard variable à 4 bits basé sur une commutation de capacité selon un exemple de réalisation de la présente description ; [0040] [fig.17] la figure 17 représente schématiquement un circuit de retard variable à 4 bits basé sur des effets varicap selon un exemple de réalisation de la présente description ; [0041] [fig.18] la figure 18 représente schématiquement un circuit de sélection de phase du modulateur de la figure 7 plus en détail selon un exemple de réalisation de la présente description ; [0042] [fig.19] la figure 19 représente schématiquement une cellule de retard du circuit de la figure 18 plus en détail selon un exemple de réalisation de la présente description ; et [0043] [fig.20] la figure 20 représente schématiquement un accumulateur de 4 bits selon un exemple de réalisation de la présente description. Description des modes de réalisation [0044] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0045] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. [0046] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0047] La figure 1 est un cercle unité représentant un exemple de symboles selon un schéma de modulation de phase. Dans l'exemple de la figure 1, il y a huit symboles Po à 97 qui correspondent respectivement à des déphasages de 0°, 45°, 90°, 135°, 180°, 225°, 270° et 315°. [0048] Selon une modulation de phase, les symboles sont codés par des phases absolues de l'horloge porteuse. La modulation de fréquence est similaire à la modulation de phase, 6 excepté que les symboles sont codés par des variations de phase au lieu de phases fixes. Les variations de phase déterminent la fréquence effective du signal modulé. [0049] La figure 2 illustre schématiquement un modulateur de phase polaire 200 basé sur un retard variable. Le modulateur 200 comprend un tampon 202 recevant un signal d'horloge CLK IN correspondant à une fréquence porteuse. Une sortie du tampon 202 est couplée à un autre tampon 204 par l'intermédiaire d'une ligne à retard 206. L'autre tampon 204 fournit le signal de sortie modulé RF_OUT. [0050] On fait varier la capacité de la ligne à retard 206 couplant les tampons 202 et 204 afin de modifier le retard et par conséquent la phase de la porteuse CLK_IN en fonction des symboles à coder, comme indiqué par un signal de commande de phase numérique p(t). Par exemple, un certain nombre de circuits capacitifs 208 sont couplés à la ligne à retard 206, et peuvent être activés sélectivement pour faire varier la capacité de la ligne à retard 206. Chaque circuit capacitif 208 comprend par exemple un condensateur ayant l'une de ses bornes couplée à un mil de masse et son autre borne couplée à la ligne à retard 206 par l'intermédiaire d'un commutateur. Les commutateurs des circuits 208 sont par exemple commandés par un décodeur thermométrique (THERMOMETRIC DECODER) 210 en fonction du signal de commande de phase cp(t) à coder. Par exemple, le signal dc commande dc phase 9(0 est un signal de 3 bits, et le décodeur 210 convertit ce signal en un code thermométrique de 7 bits, les valeurs 0 à 7 du signal de 3 bits étant converties respectivement en une activation d'un nombre compris entre 0 et la totalité des 7 signaux de commande des circuits 208. [0051] La figure 3 est un chronogramme représentant un exemple de modulation de phase polaire utilisant le modulateur de la figure 2, et illustre en particulier des exemples de la fréquence porteuse CLK_IN, du signal de sortie modulé RF_OUT, et du signal de commande de phase 9(0. [0052] Dans l'exemple de la figure 3, la fréquence porteuse CLK_IN est à une fréquence F, qui est le double de la fréquence de symboles Fsy. Une série de symboles Si, 52, S3 et 54 est émise dans l'exemple de la figure 4, correspondant respectivement à des phases de 0°, 90°, 180° et 270°. Le signal RF_OUT pour le symbole Si à la phase 0° correspond à la version la moins retardée de la fréquence porteuse CLK_IN. Le signal RF_OUT pour le symbole S2 à la phase 90° correspond à la fréquence porteuse CLK_IN retardée d'un retard T,/4, où T, est la période de la fréquence porteuse. Le signal RF_OUT pour le symbole S3 à la phase 180° correspond à la fréquence porteuse CLK_IN retardée d'un retard T,/2, et le signal RF_OUT pour le symbole S4 à la phase 270° correspond à la fréquence porteuse CLK_IN retardée d'un retard 3T,/4. [0053] Ainsi le retard T, appliqué à la fréquence porteuse en fonction du signal de commande de phase 9(0 est supposé être linéaire, et est par exemple déterminé par l'expression : 7 [0054] [Math.4] Fr = (P(t),/ 2 rr.Fc) [0055] Dans l'exemple de la figure 3, chaque symbole est appliqué pendant la durée de symbole L. de chaque symbole. Toutefois, cela implique des variations de phase abruptes à la frontière entre symboles sans transition de phase douce. La fréquence d'un signal étant fonction du différentiel de sa variation de phase, une variation de phase rapide va provoquer des hautes fréquences, qui peuvent dépasser les limites du canal de transmission. Par conséquent, en pratique, la durée de symbole T. est divisée en plusieurs échantillons de phase à une fréquence d'échantillons F' qui est habituellement un multiple de la fréquence de symboles Fs,' 100561 Une autre difficulté provient du fait que, lorsqu'un échantillon de phase change, la phase effective n'est pas appliquée avant le front d'horloge suivant de la fréquence porteuse. Ainsi, la période d'échantillonnage pendant laquelle un échantillon de phase est effectivement, appliqué est Ts'=Ts-Fo, où cc représente une gigue, qui est une forme de bruit. Pour limiter ce bruit dans un modulateur polaire numérique, les fréquences F, et F, sont généralement choisies de manière à avoir une relation déterminée, c'est-à-dire qu'elles sont synchrones, par exemple telles que F,=Fe. 100571 La figure 4 est un chronogramme représentant un exemple de modulation de phase polaire numérique utilisant le circuit de la figure 2 dans lequel E= F' et illustre une erreur dans la modulation, décrite plus en détail ci-après. Une série d'échantillons de phase Sl, S2, S3, S4, S5 et S6, correspondant respectivement à des phases de 0°, 90°, 180°, 270°, 0° et 90°, sont émis pendant des périodes correspondantes de la fréquence porteuse CLK IN. Pour chaque échantillon S2 à S4, le front montant de la fréquence porteuse est progressivement retardé, et dans la période d'échantillon S5, correspondant à une de phase de 0°, il n'y a pas de front montant. En effet, la phase est appliquée modulo 360° avec un retour à zéro, ce qui conduit à ce qu'une période du signal RF OUT disparaisse effectivement. On peut voir qu'il y a un espacement, temporel de 4Tc entre le front montant du symbole S2 et le front montant du symbole S6, quatre échantillons plus tard, mais qu'il y a une distribution inégale de ces fronts dans le temps. En effet, les périodes du signal modulé RF OUT entre les échantillons S2 et S3, et entre les échantillons S3 et S4, sont égales chacune à 5174, ce qui laisse une période de 4T0-2(5T14)=3TI4 entre les échantillons S4 et S5. Ce problème est provoqué par l'erreur d'échantillonnage de la phase, comme on va l'expliquer maintenant plus en détail en faisant référence à la figure 5. [0058] La figure 5 est un chronogramme illustrant une erreur d'échantillonnage dans les signaux de la figure 4. En particulier, la figure 5 illustre, en utilisant des lignes en trait interrompu, une modulation de phase idéale mise en oeuvre de manière continue sans 8 échantillonnage. On peut voir que l'erreur de phase des fronts du signal modulé RF_OUT augmente progressivement pour chaque échantillon pendant que la phase passe de 0 à 360°. On peut aussi voir que chaque période du signal modulé est égale à la période moyenne souhaitée de 4T,/3. [0059] La figure 6 représente schématiquement un modulateur polaire numérique de phase et/ou de fréquence 600 selon un exemple de réalisation de la présente description. [0060] Le modulateur 600 comprend un circuit de retard normalisé (NORMALIZED DELAY) 602 qui reçoit une fréquence porteuse sous forme d'un signal d'horloge CLK IN, et produit un signal de sortie modulé RF_OUT sur la base de valeurs numériques de commande de retard normalisé pi. Le signal de sortie modulé RF_OUT est par exemple émis sur une interface RF (non illustrée), par exemple via une antenne. [0061] Dans un mode de réalisation, le circuit de retard normalisé 602 est mis en oeuvre par le circuit 200 de la figure 2. En variante, on pourrait utiliser d'autres mises en oeuvre décrites plus en détail ci-après, qui peuvent ou non être basées sur un code thermométrique. [0062] Le modulateur 600 comprend aussi un calculateur de retard normalisé (NORMALIZED DELAY CALCULATOR) 604, qui comprend par exemple un ou plusieurs accumulateurs recevant comme horloge le signal de sortie RF OUT. Le calculateur de retard normalisé 604 reçoit par exemple des échantillons de phase PHASE et/ou des échantillons de fréquence FREQ'. Le calculateur de retard normalisé 604 comprend par exemple un accumulateur (non représenté en figure 6) agencé pour accumuler directement, modulo 360° et dans le domaine fréquentiel du signal de sortie modulé RF_OUT, les échantillons de fréquence FREQ'. En plus ou à la place, le calculateur de retard normalisé 604 comprend par exemple un accumulateur (également non représenté en figure 6) agencé pour accumuler, modulo 360° et dans le domaine fréquentiel du signal de sortie modulé RF_OUT, des incréments de phase produits sur la base des échantillons de phase PHASE. [0063] Le calculateur de retard normalisé 604 produit, sur la base des échantillons de fréquence ou des incréments de phase accumulés, des valeurs de commande de retard normalisé pi de n bits, qui sont fournies au circuit de retard normalisé 602 pour contrôler le retard introduit par le circuit de retard normalisé 602. Les valeurs de commande de retard normalisé pi sont par exemple des valeurs binaires, ou des valeurs dans le foi nat de code thermométrique, bien que d'autres formats soient aussi possibles. [0064] En fonctionnement, le calculateur de retard normalisé 604 reçoit par exemple le signal de sortie modulé RF_OUT, et produit les valeurs de commande de retard normalisé cpi en accumulant les incréments de phase ou les échantillons de fréquence à une cadence déterminée par le signal de sortie modulé RF_OUT. Cela signifie que la 9 période entre des fronts montants consécutifs du signal RF_OUT dépend de la période du signal d'horloge CLK_IN et du déphasage appliqué par les valeurs de commande de retard normalisé pi. [0065] Dans la description suivante, on décrit des exemples de réalisation dans lesquels l'accumulateur, ou chaque accumulateur, du calculateur de retard normalisé 604 reçoit directement comme horloge les fronts montants du signal de sortie modulé RF OUT. Toutefois, l'homme de l'art saura facilement comment modifier ces modes de réalisation pour que l'accumulateur, ou chaque accumulateur, du calculateur de retard normalisé 604 reçoive comme horloge seulement certains fronts du signal de sortie modulé RF OUT, obtenus par exemple en divisant le signal de sortie modulé. [0066] La figure 7 représente schématiquement le modulateur 600 de la figure 6 plus en détail selon un exemple de réalisation de la présente description dans lequel il peut réaliser à la fois une modulation de phase et une modulation de fréquence. Ainsi, le modulateur 600 de la figure 7 reçoit par exemple à la fois les échantillons de phase PHASE et les échantillons de fréquence FREQ'. [0067] Le circuit de retard normalisé 602 comprend, dans l'exemple de la figure 7, un circuit de sélection de phase (PHASE SELECTION) 702 recevant sur son entrée le signal d'horloge CLK_IN correspondant à la fréquence de porteuse de modulation, et un circuit de retard variable 704 recevant un signal de sortie CLK INT du circuit de sélection de phase 702, et produisant le signal de sortie modulé RF OUT. Par exemple, le circuit de sélection de phase 702 assure une sélection de phase grossière sur la base d'un ou plusieurs des bits les plus significatifs (MSB) des valeurs de commande de retard normalisé pi, et le circuit de retard variable 704 assure une sélection de phase fine sur la base d'un ou plusieurs des bits les moins significatifs (LSB) des valeurs de commande de retard normalisé pi. [0068] Le calculateur de retard normalisé 604 comprend par exemple au moins un accu- mulateur (ACCUMULATOR) 706 faisant partie d'un circuit de modulation de phase, et au moins un accumulateur (ACCUMULATOR) 708 faisant partie d'un circuit de modulation de fréquence. Chacun des accumulateurs 706 et 708 reçoit par exemple comme horloge le signal de sortie modulé RF_OUT, et chacun par exemple réalise une intégration dans le domaine fréquentiel. [0069] En fait, les échantillons de phase PHASE sont par exemple traités pour produire des incréments de phase Aphi qui sont fournis à l'accumulateur 706. Ces incréments de phase Aphi échantillonnés à une période d'échantillonnage Ts déterminée par un signal d'horloge CLK_s (décrit plus en détail ci-après) représentent une fréquence Aphi/Ts. Les échantillons de fréquence FREQ' sont par exemple fournis directement à l'accumulateur 708. [0070] L'accumulateur 706 est par exemple agencé pour produire des valeurs de commande de retard normalisé phi, et l'accumulateur 708 est par exemple agencé pour produire des valeurs de commande de retard normalisé phi'. [0071] Le circuit de modulation de phase comprend, en plus de l'accumulateur 706, un diviseur arithmétique 710, un soustracteur 712 et un registre numérique (REGISTER) 714. L'accumulateur 706 reçoit comme horloge le signal de sortie modulé RF_OUT du circuit de retard normalisé 602. Une entrée de données de l'accumulateur 706 reçoit les incréments de phase Aphi produits par le diviseur 710, qui par exemple divise une différence de phase PHASE-phi par un facteur N. Le facteur N correspond par exemple au rapport entre la fréquence F,' du signal d'horloge d'entrée CLK IN, et la fréquence d'échantillonnage E des échantillons de phase PHASE, c'est-à-dire N=F,'/F,. [0072] La différence de phase PHASE-phi est produite par le soustracteur 712, qui reçoit sur une entrée les échantillons de phase PHASE, et reçoit, sur son autre entrée, des échantillons de phase phi provenant du registre 714. Le registre 714 a son entrée couplée à la sortie de l'accumulateur 706, de laquelle il reçoit les valeurs de phase phi à la cadence du signal de sortie RF OUT. Le registre 714 reçoit en outre comme horloge la fréquence d'horloge d'échantillons CLK s. Par conséquent, le registre 714 effectue un ré-échantillonnage des valeurs de phase phi. Ainsi, la sortie du registre 714 représente la dernière phase calculée par l'accumulateur 706, à laquelle l'échantillon de phase PHASE suivant va être appliqué. Le soustracteur 712 fournit l'incrément de phase suivant pendant une période de CLK s, tandis que l'incrément de phase Aphi est l'incrément de phase suivant pendant une période du signal de sortie modulé RF_OUT. Par conséquent, les valeurs d'incrément de phase Aphi sont considérées comme des fréquences. [0073] L'accumulateur 706 réalise l'intégrale discrète des incréments de phase d'entrée Aphi, par exemple en additionnant ces incréments dans le domaine fréquentiel du signal de sortie RF_OUT. [0074] Les valeurs de phase phi provenant de l'accumulateur 706 sont aussi fournies à un additionneur 716, qui combine les valeurs de phase phi avec des valeurs de phase phi' basées sur la modulation de fréquence pour produire les valeurs de commande de retard normalisé pi. [0075] Le circuit de modulation de fréquence comprend l'accumulateur 708, qui reçoit, à la cadence d'un autre signal d'horloge CLK_s', les échantillons de fréquence FREQ', qui indiquent les déphasages à appliquer. L'accumulateur 708 reçoit comme horloge le signal de sortie modulé RF_OUT. Par conséquent, les échantillons de fréquence FREQ' ont, par exemple, été calculés en tenant compte de la fréquence prévue du signal de sortie modulé RF_OUT, comme cela est décrit plus en détail ci-après. L'accumulateur 708 accumule les échantillons de fréquence FREQ' et produit les valeurs de phase phi' à une cadence déterminée par le signal de sortie modulé 11 RF OUT. Comme l'accumulateur 706, l'accumulateur 708 réalise l'intégration discrète des échantillons de fréquence d'entrée FREQ', par exemple en additionnant ces échantillons dans le domaine fréqucnticl du signal de sortie RF OUT. [0076] Le signal d'horloge CLK_s' ne participe pas directement à l'opération d'accumulation de l'accumulateur 708, et peut par conséquent avoir une fréquence d'horloge quelconque inférieure à la moitié de la fréquence du signal de sortie modulé RF OUT. [0077] Les échantillons de fréquence représentent la modulation de fréquence, qui peut cor- respondre à des symboles de données et/ou à une fréquence intermédiaire, dans le domaine fréquentiel du signal de sortie RF OUT, et pas celui du signal d'horloge CLK s', comme on va le décrire plus en détail ci-après. [0078] Dans certains modes de réalisation, les valeurs de commande de retard normalisé cp, sont fournies en code thermométrique. Par exemple, les valeurs de phase phi et phi' sont des valeurs binaires qui sont additionnées par l'additionneur 716, et le calculateur de retard normalisé 604 comprend en outre un circuit de sortie 720 pour convertir les valeurs binaires présentes sur la sortie de l'additionneur 716 en les valeurs thermométriques de commande de retard normalisé pi. [0079] Les échantillons de fréquence FREQ' sont par exemple fournis par un générateur d'échantillons de fréquence (FREQ' GEN) 722, qui reçoit les échantillons de fréquence f à moduler, à une cadence d'échantillons donnée par le signal d'horloge CLK_s'. Le générateur 722 est par exemple une mise en oeuvre matérielle comprenant des circuits arithmétiques. Toutefois, dans des variantes de réalisation, le générateur 722 pourrait être mis en oeuvre au moins partiellement en logiciel, le générateur 722 comprenant par exemple un ou plusieurs processeurs sous le contrôle d'instructions mémorisées dans une mémoire d'instructions (non illustré en figure 7). Dans certains modes de réalisation, plutôt que de recevoir les échantillons de fréquence f à moduler et de calculer les échantillons FREQ' en temps réel, le générateur 722 pourrait correspondre à un registre statique mémorisant des échantillons FREQ' pré-calculés. [0080] Dans certains modes de réalisation, chacun des signaux d'horloge CLK_s et CLK_s', sur lesquels les échantillons de phase et de fréquence PHASE et FREQ' sont respectivement fournis, est dérivé du signal d'horloge CLK_IN. Toutefois, dans des variantes de réalisation, les signaux d'horloge CLK_s et CLK_s' pourraient être asynchrones entre eux, puisque dans tous les cas les échantillons PHASE et FREQ' sont resynchronisés indépendamment avec le signal de sortie RF_OUT. Chacun des signaux d'horloge CLK_s et CLK_s' est par exemple égal à aFin, où a est par exemple égal ou inférieur à 0,5, et la valeur de a peut être différente pour chacun des signaux d'horloge CLK_s et CLK_s'. [0081] Bien que le mode de réalisation du modulateur 600 de la figure 7 soit capable de 12 réaliser à la fois une modulation de phase et une modulation de fréquence, dans des variantes de réalisation le circuit de modulation de fréquence pourrait être omis, de sorte que le modulateur 600 ne serait capable que de réaliser seulement une modulation de phase (ou seulement une modulation de fréquence par l'intermédiaire du circuit de modulation de phase), ou le circuit de modulation de phase pourrait être omis, de sorte que le modulateur 600 ne serait capable que de réaliser seulement une modulation de fréquence (ou une modulation de phase seulement par l'intermédiaire du circuit de modulation de fréquence). [0082] En outre, il serait aussi possible de réaliser la modulation de fréquence et la mo- dulation de phase en même temps. Par exemple, une modulation de fréquence pourrait être appliquée par l'intermédiaire des échantillons de fréquence FREQ' à moduler sur la base d'une fréquence intermédiaire fixe, et une modulation de phase pourrait être ajoutée pour coder des symboles de données en utilisant les échantillons de phase PHASE. [0083] Il serait aussi possible dans le mode de réalisation de la figure 7 de réaliser une mo- dulation de phase par l'intermédiaire du signal d'entrée FREQ', et de réaliser une modulation de fréquence par l'intermédiaire de l'entrée de phase PHASE. Toutefois, dans certains cas les performances pourraient être dégradées, comme on va l'expliquer plus en détail ci-après. [0084] La figure 8 est un chronogramme fournissant une démonstration mathématique conduisant au calcul d'échantillons de fréquence. La figure 8 illustre en particulier des exemples du signal d'horloge CLK_IN, du signal de sortie modulé RF_OUT, d'une variable mathématique 0 (courbe 802) à la fréquence Fin du signal d'horloge CLK_IN et d'une variable mathématique 0' (courbe 804). [0085] Le but de la modulation de fréquence est de moduler une fréquence fi sur une fréquence porteuse Fin du signal d'horloge CLK_IN. Dans le cas général, la phase 0(t) produite par une fréquence f(t) est la suivante : [Math.5] e(t) .2rrff (t).dt [0086] Cette équation peut être appliquée à des échantillons de fréquence fi échantillonnés à des périodes T,' du signal CLK_s', de telle sorte que la phase 01,011+27cTs' [0087] Le terme A0=2:7.T,' fi est le saut de phase entre un échantillon et le suivant qui devrait être accumulé afin d'obtenir la phase courante. Dans le domaine fréquentiel de F1' avec une période T;,,,TIN, où T. est égal à 1/F, ce saut de phase devient 27c.Ti,i.fi, c'est-à-dire A0/N. [0088] Lorsqu'on passe dans le domaine fréquentiel FRF du signal de sortie modulé RF_OUT, avec une période TRF, la phase devient 0';=0'; 1+27cTRF.fi, avec 1/TRF=FRF=Fin -fi. Ainsi, dans le domaine fréquentiel FRF, les sauts de phase AS' sont égaux à : 13 [Math.6] 19 2r1.1.1 iw e A - 2FT.T Ti'. A e [0089] L'illustration de la figure 8 suppose une modulation de fréquence d'une porteuse F1. =1/T' avec f=Fir,/6. Les sauts de phase sont par conséquent, dans le domaine T,',Tin (N=1), A0=ot/3. Dans le domaine fréquentiel du signal de sortie modulé RF_OUT, les sauts de phase sont différents et égaux à A0',231/5. [0090] Dans un exemple, les échantillons de fréquence FREQ' ont la forme de valeurs binaires signées de Nr bits qui indiquent des sauts de phase normalisés assurés à des intervalles T'' correspondant à la période de l'horloge CLK_s'. Dans l'accumulateur 708, les échantillons FREQ' sont ré-échantillonnés à la fréquence FRF du signal de sortie modulé RF_OUT : [Math.7] Nf FREQ,_ A 0.T ,n.2 ln.T; - The. A où A0=2ot.Ts'fi et Nr est le nombre de bits de chacun des échantillons de fréquence FREQ'. Les échantillons FREQ' peuvent aussi être exprimés par : [Math.8] f ..2 FREQ _ J où Fi' est la fréquence du signal d'horloge CLK_IN. [0091] Dans le cas où la modulation de fréquence est utilisée seulement pour moduler la fréquence porteuse avec une fréquence intermédiaire fixe, les échantillons de fréquence FREQ' sont alors à une valeur constante fixe, qui peut par exemple être calculée à l'avance et mémorisée par exemple dans un registre. [0092] Dans le cas où la modulation de fréquence doit être utilisée pour émettre des symboles de données, avec ou sans l'ajout d'une modulation de fréquence à une fréquence intermédiaire, les échantillons de fréquence FREQ' sont par exemple produits en temps réel par des opérateurs arithmétiques appropriés et/ou par un ou plusieurs processeurs sous le contrôle d'instructions logicielles. [0093] Dans certains modes de réalisation, la valeur absolue de la fréquence FREQ' à moduler est dans la plage : [Math.9] FREQ' FREQ' FREQ: où : 14 [Math.10[ - 1 FREQ min= -2N f+ et [Math.11] NT 1 FREQ! = 2 - 1 - max [0094] On peut déduire de la figure 8 que les valeurs de phase de la variable 01 cor- respondent parfaitement aux échantillons de phi' qui vont être calculés par l'accumulateur 708. [0095] La figure 9 est un chronogramme illustrant un exemple de modulation dc phase polaire utilisant le modulateur de la figure 7 selon un exemple de réalisation de la présente description. La figure 9 illustre des exemples particuliers du signal d'horloge CLK IN, du signal d'horloge CLK s, du signal de sortie modulé RF OUT, des échantillons dc phase PHASE à la fréquence F. du signal d'horloge CLK s, qui sont représentés par une courbe 902, et des valeurs de phase phi à la sortie de l'accumulateur 706, qui seront représentées par une courbe 904. [0096] Les échantillons de phase PHASE sont par exemple des valeurs binaires signées ou non signées de N' bits. [0097] On notera d'après la figure 9 que les échantillons de phase PHASE sont fournis à la fréquence du signal d'horloge CLK_s, et que cela est aussi la fréquence à laquelle les valeurs de phase phi sont échantillonnées par le registre 714. Chaque valeur ré-échantillonnée de phi est soustraite de l'échantillon PHASE afin de calculer le déphasage à appliquer pendant le cycle suivant du signal d'horloge CLK_S. Ce déphasage est une valeur signée qui peut être vue comme une convection d'erreur de phase dans la boucle de rétroaction de la valeur phi Afin de fournir les incréments de phase dans le domaine fréquentiel du signal d'horloge CLK_IN, la division par N est réalisée par le diviseur 710, avec comme résultat des incréments de phase Aphi. La période T. du signal d'horloge CLK_s étant égale à la division par N étale de façon régulière le déphasage sur N cycles du signal d'horloge CLK_IN pendant une période Ts. Cette opération correspond par conséquent à une interpolation linéaire du déphasage compte tenu de son ré-échantillonnage à la fréquence FRF. On notera que cette approximation est valide étant donné que la fréquence moyenne de la fréquence F RF du signal modulé RF_OUT reste centrée sur la fréquence Fh, du signal d'horloge CLK_IN, et compte tenu du fait que la modulation ne produit pas de déphasages supérieurs à +/-3T/N. Lorsque la fréquence FRF diffère de la fréquence Fin pendant que N reste à F,,,/F' on suppose que phi diverge par rapport à la phase prévue tant que la rétroaction de phi n'a pas encore corrigé cette erreur. Une correction de phase survient sur le cycle suivant du signal d'horloge CLK_S. [0098] Dans certains modes de réalisation, la valeur de N est une puissance de 2. Cela présente l'avantage que la division par N correspond simplement à un décalage vers la droite des bits du déphasage PHASE-phi. [0099] Dans l'exemple de la figure 9, N=4, et les déphasages sont relativement élevés, la phase commençant à 180', allant à 342° (1,9 .7r, radians), puis tombant à 18° (0,1 rt radians), avant de monter de nouveau à 180°. Compte tenu des déphasages modulo, le déphasage de 342° à 18° n'est pas un gros déphasage de -324° (1,8 Tr, radians), mais un petit déphasage de +36° (+0,2 .7r, radians). [0100] Le premier déphasage de 180° à 342° est divisé, comme attendu, en quatre in- créments de phase égaux de 1/4 du déphasage, appelés 1 à 4 en figure 9. Toutefois, pour le déphasage de 18° à 180°, seuls trois incréments de phase 1 à 3 sont réalisés. Cela est la conséquence du fait d'avoir fait une révolution complète du cercle unité, par exemple en retirant 360° de la phase, un cycle de RF_OUT a aussi disparu. Par conséquent, la phase de phi' n'atteint pas 180° à la fin du cycle T, du signal d'horloge CLK S, mais grâce au calcul de la différence entre la valeur précédente de phi et le nouvel échantillon de phase PHASE, les incréments de phase sont compensés pendant les cycles suivants de sorte que la phase tend effectivement vers 180', comme cela est représenté par la zone 906. [0101] Plutôt que d'utiliser le circuit de modulation de phase formé par les éléments 706, 710, 712 et 714 de la figure 7, il serait aussi possible d'appliquer une modulation de phase en utilisant le circuit de modulation de fréquence, par l'intermédiaire des échantillons FREQ'. Toutefois, un avantage de l'utilisation du circuit de modulation de phase est que cela assure une mise en oeuvre qui est relativement précise et de faible complexité. Le fait d'utiliser l'échantillon de fréquence d'entrée FREQ' impliquerait au contraire le calcul en temps réel de l'équation donnée dans l'expression mathématique Math 8 précédente, ce qui pourrait être relativement demandeur de ressources de traitement. En outre, même si les échantillons FREQ' était fournis avec une relativement grande précision, par exemple allant jusqu'à 32 bits, il y aurait toujours des erreurs d'arrondi dans les calculs et compte tenu du ré-échantillonnage par le signal de sortie RF_OUT, conduirait à une déviation de la phase par rapport au niveau ciblé. [0102] La figure 10 est un chronogramme illustrant la superposition d'une fréquence inter- médiaire selon un exemple de réalisation de la présente description. En particulier, la figure 10 illustre des exemples des signaux CLK_IN, CLK_s, RF_OUT, des valeurs de phase phi représentées par une courbe 1002, et des valeurs de phase combinées pi représentées par une courbe 1004, pour un cas dans lequel la même modulation de phase que celle de l'exemple de la figure 9 est appliquée, et en plus, une fréquence inter- 16 médiaire est ajoutée en utilisant le circuit de modulation de fréquence par l'intermédiaire des échantillons de fréquence FREQ'. [0103] Les valeurs de phase combinées cp, sont la somme des valeurs de phase phi et phi', conduisant à une fréquence légèrement réduite du signal de sortie modulé RF OUT. Compte tenu de cette fréquence réduite, les valeurs de phase phi sont aussi modifiées, et en particulier, l'effet du modulo 180° se produit un cycle plutôt pendant le déphasage de 342° à 18', conduisant à une correction dans le cycle suivant de l'horloge CLK_s sans cycle additionnel. En effet, la zone 906 de la figure 9 représente un cycle additionnel, correspondant à un cycle de rattrapage de phase destiné à compenser la phase manquante provenant du cycle précédent en raison du fait que phi a été calculé à la cadence du signal de sortie modulé RF_OUT plutôt qu'à la cadence du signal d'entrée CLK IN. Dans le cas dc la figure 10, puisque le signal de sortie modulé RF_OUT est en plus modulé par phi', la fréquence est différente, et ainsi le calcul de phi n'est pas réalisé aux mêmes instants, et il n'y a pas d'erreur dc phase à corriger pendant un cycle additionnel. [0104] La figure 11 est un chronogramme illustrant un effet de l'inversion de la variation de phase pendant une modulation dc fréquence à une fréquence fi supérieure à Fs/2 sur la hase d'échantillons de phase. La figure 11 illustre en particulier des exemples du signal d'horloge CLK IN, du signal d'horloge CLK s, du signal de sortie modulé RF OUT, des échantillons de phase PHASE à la fréquence F, du signal d'horloge CLK s, qui sont représentés par une courbe 1102, et des valeurs de phase phi à la sortie de l'accumulateur 706, qui sont représentées par une courbe 1104. [0105] Il serait possible d'utiliser le circuit de modulation de phase pour appliquer une mo- dulation de fréquence en convertissant les valeurs de modulation de fréquence en échantillons de phase. Toutefois, le calcul applique des variations de phase modulo +/180°. Par conséquent, comme cela est représenté par la figure 11, lorsque la modulation de fréquence souhaitée fi dépasse +/- 180°, les incréments de phase vont être inversés, conduisant à des décréments de phase à la place des incréments. Par conséquent, dans le cas où les échantillons de phase PHASE doivent être utilisés pour appliquer une modulation de fréquence, la valeur absolue de la fréquence fi à moduler est par exemple strictement inférieure à F12, en d'autres termes fi comportant 3 bits 0, 1 et 2. Les bits 0 et 1 sont fournis à des entrées respectives d'une porte NON OU à deux entrées 1502, le bit 1 est fourni à l'entrée d'un inverseur 1504, les bits 0 et 1 sont fournis à des entrées respectives d'une porte NON ET à deux entrées 1506, et le bit 2 est fourni à l'entrée d'un inverseur 1508. [0125] Le décodeur 1500 fournit le code thermométrique dont th comportant sept bits 0 à 6. La sortie de l'inverseur 1508 est couplée à une entrée de : - une porte NON ET à deux entrées 1510 fournissant le bit de sortie 0 ; - une porte NON ET à deux entrées 1512 fournissant le bit de sortie 1 ; - une porte NON ET à deux entrées 1514 fournissant le bit de sortie 2 ; - un inverseur 1516 fournissant le bit de sortie 3 ; - une poile NON OU à deux entrées 1518 fournissant le bit de sortie 4 ; - une poile NON OU à deux entrées 1520 fournissant le bit de sortie 5 ; et - une poile NON OU à deux entrées 1522 fournissant le bit de sortie 6. [0126] La sortie de la porte NON OU 1502 est couplée à la deuxième entrée de la porte NON ET 1510 et à la deuxième entrée de la poile NON OU 1518. [0127] La sortie de l'inverseur 1504 est couplée à la deuxième entrée de la porte NON ET 1512 et à la deuxième entrée de la poile NON OU 1520. [0128] La sortie de la porte NON ET 1506 est couplée à la deuxième entrée de la porte NON ET 1514 et à la deuxième entrée de la porte NON OU 1520. [0129] Le décodeur 1500 a la table de vérité définie dans le tableau suivant : [Tableaux1] din bin dout th din bin dout th 000 0000000 100 0001111 001 0000001 101 0011111 010 0000011 110 0111111 011 0000111 1 1 1 1111111 [0130] Bien sûr, la figure 15 ne donne qu'un exemple d'une mise en oeuvre d'un décodeur de code binaire en code thermométrique, et il y a de nombreuses variantes de mise en oeuvre logique possibles. [0131] Un avantage du fait d'utiliser un code thermométrique est que cela permet une réduction des effets résultant de la dispersion entre les valeurs de capacité des condensateurs utilisés par le circuit de retard normalisé 602. [0132] La figure 16 représente schématiquement un exemple de mise en oeuvre du circuit de retard variable 704 de la figure 7. [0133] Dans l'exemple de la figure 16, le circuit 704 est contrôlé par un signal de commande binaire de 4 bits delvar, et par conséquent une conversion de code binaire en code thermométrique n'est pas nécessaire. Le circuit 704 comprend un tampon d'entrée 1602, qui reçoit par exemple le signal d'entrée d'horloge CLK INT à partir du circuit de sélection de phase 702, et un tampon de sortie 1604, qui fournit par exemple le signal de sortie modulé RF OUT. La sortie du tampon 1602 est connectée à l'entrée du tampon 1604 par une ligne à retard 1606 ayant une capacité variable. En particulier, chacun de quatre condensateurs ayant respectivement des capacités Cd, 2*Cd, 4'`Cd et 8*Cd a l'une de ses bornes couplée à la ligne à retard 1606 par l'intermédiaire d'un commutateur correspondant, et son autre borne couplée à un rail de masse. Les commutateurs sont commandés par des bits con-espondants du signal de commande d'entrée delvar. [0134] La figure 17 représente schématiquement un exemple de mise en oeuvre du circuit à retard variable 704 de la figure 7 similaire à celui de la figure 16, et les éléments similaires dans les figures 16 et 17 portent les mêmes références numériques et ne seront pas décrits de nouveau en détail. [0135] Dans le mode de réalisation de la figure 17, les condensateurs et les commutateurs sont remplacés par des portes et des tampons à transistors MOS. En particulier, un bit 0 du signal de commande delvar est couplé à la ligne à retard 1606 par l'intermédiaire d'un tampon 1702 et de la grille d'un seul transistor MOS 1704, qui est par exemple un transistor MOS à canal N. Par exemple, la sortie du tampon 1702 est couplée à la source et au drain du transistor 1704, et la grille du transistor 1704 est couplée à la 21 ligne à retard 1606. De façon similaire, un bit 1 du signal de commande delvar est couplé à la ligne à retard 1606 par l'intermédiaire d'un tampon 1706 et de la grille de 2 transistors MOS en parallèle 1708, un bit 2 du signal de commande delvar est couplé à la ligne à retard 1606 par l'intermédiaire d'un tampon 1710 et de la grille de quatre transistors MOS en parallèle 1712, et un bit 3 du signal de commande delvar est couplé à la ligne à retard 1606 par l'intermédiaire d'un tampon 1714 et de la grille de huit transistors MOS en parallèle 1716. La capacité de la grille d'un transistor MOS à canal N augmente, en raison d'effets varicap, en fonction de la tension sur sa source et son drain, et par conséquent une variation de capacité relativement linéaire peut être obtenue dans le mode de réalisation de la figure 17 en fonction de la valeur du signal de commande d'entrée delvar. [0136] Dans certains modes de réalisation, le circuit de retard variable 704 de la figure 16 ou 17 est utilisé conjointement avec le circuit de sélection de phase 702 de la figure 7, et le signal delvar correspond par exemple à un certain nombre des bits les moins significatifs du signal de commande de phase q)i. En variante, le circuit à retard variable de la figure 16 ou 17 pourrait être le seul circuit du circuit de retard normalisé 602 de la figure 6, et le signal delvar pourrait correspondre à la totalité des bits du signal de commande de phase pi. [0137] Bien sûr, alors que les figures 16 et 17 illustrent des exemples de circuits de retard variable à 4 bits, ces modes de réalisation pourraient être étendus à un nombre de bits quelconque. En outre, l'homme de l'art saura facilement adapter ces modes de réalisation pour pouvoir fonctionner sur la base d'un code thermométrique, en remplaçant la pondération binaire des capacités par une pondération uniforme et en augmentant le nombre de branches capacitives en conséquence. [0138] La figure 18 illustre schématiquement un exemple de mise en oeuvre du circuit de sélection de phase 702 de la figure 7. Par exemple, le circuit 702 est utilisé conjointement avec le circuit de retard variable 704, le circuit 702 assurant une sélection de phase grossière, et le circuit 704 assurant un ajustement de phase fin. Toutefois, en variante, le circuit de sélection de phase 702 pourrait être utilisé seul sans un autre circuit de retard variable. [0139] Dans l'exemple de la figure 18, le circuit 702 comprend une ligne retard 1802 constituée de la connexion en série d'une succession d'éléments de retard At, un premier de ces éléments de retard ayant son entrée couplée à la sortie d'un tampon 1804 recevant le signal d'horloge CLK_IN. Le retard total introduit par la ligne à retard est par exemple variable entre 0 et (360°-Ap), où Ap est l'incrément de phase de chaque élément de retard. Le nombre d'éléments de retard At dépend du nombre de phases à sélectionner dans la plage de phase sélectionnable. Dans l'exemple de la figure 18, il y a sept éléments de retard At introduisant par exemple chacun un retard de 45°. La sortie du tampon 1804 fournit par exemple un premier signal de phase Po, et les sorties des éléments de retard At successifs fournissent un signal de phase correspondant P16P7, les phases étant par exemple les suivantes : - Po: 0°; - Pl: 45°; - 90°; - P3: 135°; - P4: 180°; - P5: 225°; - P6: 270°; et - P,: 315°. [0140] Chacun des signaux de phase et Po à P7 est par exemple fourni par l'intermédiaire d'un commutateur So àS, correspondant à une ligne de sortie 1805 fournissant le signal de sortie CLK INT du circuit de sélection de phase 702. [0141] Une tension d'ajustement VTUNE est par exemple fournie sur une ligne 1806 à une entrée d'ajustement de chacun des éléments de retard At afin d'ajuster le retard introduit par chaque élément de retard. Cette tension VTUNE est par exemple mémorisée sur un condensateur 1808 et régulée par un circuit de commande 1810 formant une boucle à verrouillage de phase. [0142] Par exemple, le circuit de commande 1810 comprend un autre élément de retard At 1812 recevant le signal de phase P7 et aussi, au niveau d'une entrée d'ajustement, la tension d'ajustement VTUNE. La phase du signal de phase P'0 à la sortie de l'élément de retard 1812 est comparée par un comparateur 1814 à la phase du signal de phase Po, et des signaux de commande UP et DOWN sont produits en fonction de la différence de phase. En effet, les signaux de phase Po et P'0 doivent avoir un retard d'un cycle du signal d'horloge CLK UN correspondant à 360°, et ainsi ils doivent être en phase entre eux. [0143] Les signaux de commande UP et DOWN pilotent une pompe de charge 1816, qui à son tour charge ou décharge le condensateur 1808 afin d'ajuster la tension d'ajustement VTUNE. De cette manière, le retard de phase Op introduit par chaque élément de retard At est par exemple contrôlé de manière à converger vers une valeur pour laquelle les signaux Po et P'0 sont en phase. [0144] Les commutateurs So à S7 forment par exemple un multiplexeur, MUX, contrôlé par un décodeur de 3 bits vers 8 bits (3-BIT TO 8-BIT DECODER) 1818, qui convertit un signal de sélection de 3 bits SELECT en un signal de commande de 8 bits dans lequel un seul bit est haut et les bits restants sont bas. Par exemple, lorsque le signal SELECT a la valeur binaire "000", les signaux de commande des commutateurs S7 à So sont respectivement à "00000001", lorsque le signal SELECT a la valeur binaire "001", les 23 signaux de commande des commutateurs 57 à So sont respectivement à "00000010", etc., et lorsque le signal SELECT a la valeur binaire "111", les signaux de commande des commutateurs 57 à So sont respectivement à "10000000". [0145] Le décodeur 1818 comprend par exemple : - une porte NON ET à 3 entrées 1820 recevant sur ses entrées les bits 0, 1 et 2 du signal de sélection SELECT et produisant le signal de commande du commutateur So ; - une porte ET à 3 entrées 1822 recevant sur ses entrées le bit 0, et les bits 1 et 2 inversés, du signal de sélection SELECT et produisant le signal de commande du commutateur Si ; - une porte ET à 3 entrées 1824 recevant sur ses entrées le bit 1, et les bits 0 et 2 inversés, du signal de sélection SELECT et produisant le signal de commande du commutateur S, ; - une porte ET à 3 entrées 1826 recevant sur ses entrées les bits 0 et 1, et le bit 2 inversé, du signal de sélection SELECT et produisant le signal de commande du commutateur ST: ; - une porte ET à 3 entrées 1828 recevant sur ses entrées le bit 2, et les bits 0 et 1 inversés, du signal de sélection SELECT et produisant le signal de commande du commutateur S4 ; - une porte ET à 3 entrées 1830 recevant sur ses entrées les bits 0 et 2, et le bit 1 inversé, du signal de sélection SELECT et produisant le signal de commande du commutateur S5 ; - une porte ET à 3 entrées 1832 recevant sur ses entrées les bits 1 et 2, et le bit 0 inversé, du signal de sélection SELECT et produisant le signal de commande du commutateur S6 ; et - une porte ET à 3 entrées 1822 recevant sur ses entrées les bits 0, 1 et 2 du signal de sélection SELECT et produisant le signal de commande du commutateur 57. [0146] Le signal de sélection SELECT correspond par exemple aux trois bits les plus signi- ficatifs du signal de commande de phase cpi, ou dans le cas où le circuit 702 est utilisé sans un autre circuit de retard variable, le signal de sélection SELECT correspond par exemple à tous les bits du signal de commande de phase pi. [0147] Bien sûr, alors que l'exemple de la figure 18 est basé sur un circuit de sélection de phase comportant huit phases sélectionnables par un signal de sélection de 3 bits, dans des variantes de réalisation il pourrait y avoir un nombre de phases différent sélectionnable par un signal de sélection d'un nombre de bits différent. L'homme de l'art saura aussi comment adapter le décodeur 1818 pour fonctionner sur la base d'un signal de sélection à code thermométrique au lieu d'un signal de sélection binaire. [0148] La figure 19 représente schématiquement l'un des éléments de retard At du circuit de sélection de phase 702 de la figure 18 plus en détail selon un exemple de réalisation. 24 Chaque élément de retard At est par exemple constitué de la connexion en série de trois transistors 1902, 1904 et 1906 entre des mils d'alimentation VDD et de masse (GND), les transistors 1902 et 1904 ayant leurs grilles couplées au signal de phase P, où j désigne l'élément de retard et dont la valeur va de 0 à 6 dans l'exemple de la figure 18. Chaque élément de retard At est par exemple en outre constitué de la connexion en série de trois transistors 1908, 1910 et 1912 entre les rails d'alimentation VDD et de niasse (GND), les transistors 1908 et 1910 ayant leurs grilles couplées à un noeud 1914 entre les transistors 1902 et 1904. Les grilles des transistors 1906 et 1912 sont par exemple contrôlées par la tension d'ajustement VTUNE. Un noeud de sortie 1916 entre les transistors 1908 et 1910 fournit par exemple le signal de phase P3.4. [0149] Les transistors 1902 et 1908 sont par exemple des transistors MOS à canal P, et les transistors 1904, 1906, 1910 et 1912 sont par exemple des transistors MOS à canal N. [0150] La figure 20 illustre schématiquement un exemple d'un accumulateur de 4 bits 2000 selon un exemple de réalisation de la présente description. L'accumulateur 2000, ou un circuit similaire, met en oeuvre par exemple l'accumulateur 706 ou 708 de la figure 7. [0151] L'accumulateur 2000 reçoit par exemple un signal d'entrée de 4 bits din constitué de bits 0, 1, 2 et 3. Par exemple, ce signal d'entrée din correspond à l'incrément de phase Aphi dans le cas de l'accumulateur 706, ou aux échantillons de fréquence FREQ' dans le cas de l'accumulateur 708. [0152] L'accumulateur 2000 comprend par exemple quatre additionneurs 2002, 2004, 2006 et 2008 recevant respectivement, sur leur entrée A. les bits 0, 1, 2 et 3 du signal din . Chaque additionneur 2002, 2004, 2006 et 2008 réalise une addition A+B+Ci, et fournit le résultat à l'entrée de données d'une bascule D respective 2010, 2012, 2014 et 2016. Les bascules 2010, 2012, 2014 et 2016 reçoivent par exemple comme horloge le signal de sortie modulé RF_OUT. Les sorties des bascules 2010, 2012, 2014 et 2016 fournissent respectivement des bits 0, 1, 2 et 3 d'un signal de sortie dout de l'accumulateur 2000. Le signal de sortie dout correspond par exemple aux valeurs de phase phi dans le cas de l'accumulateur 706, ou aux valeurs de phase phi' dans le cas de l'accumulateur 708. [0153] Le bit de sortie 0 du signal de sortie dout est aussi fourni à l'entrée B de l'additionneur 2002, la sortie 1 est aussi fournie à l'entrée B de l'additionneur 2004, la sortie 2 est aussi fournie à l'entrée B de l'additionneur 2006. et la sortie 3 est aussi fournie à l'entrée B de l'additionneur 2008. [0154] Une sortie de retenue Co de l'additionneur 2008 est fournie à une entrée de retenue Ci de l'additionneur 2006, une sortie de retenue Co de l'additionneur 2006 est fournie à une entrée de retenue C de l'additionneur 2004 et une sortie de retenue Co de l'additionneur 2004 est fournie à une entrée de retenue C de l'additionneur 2002. [0155] Bien que dans un but d'illustration la figure 20 représente le cas d'un accumulateur de 4 bits, il apparaîtra clairement à l'homme de l'art que la mise en oeuvre pourrait être étendue à un accumulateur de n bits, où n est une valeur quelconque entre 2 et 32 ou plus. [0156] Divers modes de réalisation et diverses variantes ont été décrits. L'homme de l'art comprendra que certains éléments de ces modes de réalisation peuvent être combinés et d'autres variantes apparaîtront facilement à l'homme de l'art. Par exemple, bien que divers exemples de mise en oeuvre du circuit de retard normalisé 602 et du calculateur de retard normalisé 604 de la figure 6 aient été décrits, il apparaîtra à l'homme de l'art que de nombreuses variantes de réalisation seraient possibles. [0157] En outre, bien que dans l'exemple de la figure 7 le circuit de retard normalisé 602 comprenne un circuit de sélection de phase 702 suivi d'un circuit de retard variable 704, dans des variantes de réalisation cet ordre pourrait être inversé, ou le circuit de retard normalisé pourrait comprendre seulement l'un de ces éléments. 26 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6] REVENDICATIONSModulateur polaire de phase ou dc fréquence, comprenant : un circuit de rctard normalisé (602) agencé pour retarder des fronts d'un signal dc porteuse d'entrée (CLK IN) en fonction dc valeurs dc commande dc retard normalisé (pi) pour produire un signal de sortie modulé (RF_OUT) ; et un calculateur de retard normalisé (604) agencé pour recevoir le signal de sortie modulé (RF_OUT) et pour produire les valeurs de commande de retard normalisé (mi) en additionnant, à une cadence déterminée par le signal de sortie modulé (RF_OUT), soit : des incréments de phase (Aphi) ; soit des échantillons de fréquence (FREQ') ; soit des incréments de phase (Aphi) et des échantillons de fréquence (FREQ'). Modulateur polaire de phase ou de fréquence selon la revendication 1, dans lequel les incréments de phase (Aphi) et/ou les échantillons de fréquence (FREQ') sont fournis à une fréquence (CLK_s, CLK_s') différente de la fréquence du signal de sortie modulé (RF_OUT). Modulateur polaire de phase ou de fréquence selon la revendication 1 ou 2, dans lequel le calculateur de retard normalisé (604) est agencé pour produire les valeurs de commande de retard normalisé (pi) modulo 360°. Modulateur polaire de phase ou de fréquence selon l'une quelconque des revendications 1 à 3, dans lequel le calculateur de retard normalisé (604) comprend : - un premier accumulateur (706) recevant comme horloge le signal de sortie modulé (RF_OUT) et agencé pour produire des premières valeurs de commande de retard normalisé (phi) pour appliquer une modulation de phase en additionnant, à une cadence définie par le signal de sortie modulé (RF_OUT), les incréments de phase (Aphi) produits sur la base d'un ou plusieurs échantillons de phase (PHASE). Modulateur polaire de phase ou de fréquence selon la revendication 4, comprenant en outre : - un soustracteur (712) agencé pour déterminer une différence de phase (PHASE-phi) entre chaque échantillon de phase (PHASE) et une valeur de commande de phase (phi) correspondante, les incréments de phase (Aphi) étant produits sur la base des différences de phase (PHASE-phi). Modulateur polaire de phase ou de fréquence selon la revendication 5, 27 [Revendication 7] [Revendication 8] [Revendication 9] dans lequel le calculateur de retard normalisé (604) comprend en outre : - un diviseur (710) agencé pour diviser la différence de phase (PHASE-phi) par N pour produire les incréments de phase (Aphi), N étant égal à au moins 2. Modulateur polaire de phase ou de fréquence selon la revendication 5 ou 6, dans lequel le calculateur de retard normalisé (604) comprend en outre un registre (714) agencé pour mémoriser les valeurs de commande de retard normalisé (phi) et pour fournir les valeurs de commande de retard normalisé (phi) au soustracteur (712), dans lequel le registre (714) reçoit comme horloge un signal d'horloge (CLK s) ayant une fréquence égale ou inférieure à la moitié de la fréquence du signal de sortie modulé (RF_OUT). Modulateur polaire de phase ou de fréquence de l'une quelconque des revendications 1 à 7, dans lequel le calculateur de retard normalisé (604) comprend : - un deuxième accumulateur (708) recevant comme horloge le signal de sortie modulé (RF_OUT) et agencé pour produire des deuxièmes valeurs de commande de retard normalisé (phi') pour appliquer une modulation de fréquence sur la base des échantillons de fréquence (FREQ'), les deuxièmes valeurs de commande de retard normalisé (phi') étant produites en additionnant, à une cadence déterminée par le signal de sortie modulé (RF_OUT), les échantillons de fréquence (FREQ'). Modulateur polaire de phase ou de fréquence selon la revendication 8, dans lequel chacun des échantillons de fréquence (FREQ') à moduler est dans la plage : [Math.12] FREQ' '5 FREQ' É FREQ:ma, où : [Math.13] FREQ nuit= -2 f +1 et [Math.14] FREQ = 2 -1 mar et où Nf est le nombre de bits de chacun des échantillons de fréquence (FREQ'). 28 [Revendication 10] [Revendication 1 1 ] [Revendication 12] [Revendication 13] [Revendication 14] Modulateur polaire de phase ou de fréquence selon l'une quelconque des revendications 1 à 3, dans lequel le calculateur de retard normalisé (604) comprend : - un premier accumulateur (706) recevant comme horloge le signal de sortie modulé (RF_OUT) et agencé pour produire des premières valeurs de commande de retard normalisé (phi) pour appliquer une modulation de phase, les premières valeurs de commande de retard normalisé (phi) étant produites en additionnant, à une cadence déterminée par le signal de sortie modulé (RF OUT), les incréments de phase (Aphi) produits sur la hase d'un ou plusieurs échantillons de phase (phase) ; et - un deuxième accumulateur (708) recevant comme horloge le signal de sortie modulé (RF_OUT) et agencé pour produire des deuxièmes valeurs de commande de retard normalisé (phi') pour appliquer une modulation de fréquence, les deuxièmes valeurs de commande de retard normalisé (phi') étant produites en additionnant, à une cadence déterminée par le signal de sortie modulé (RF OUT), les échantillons de fréquence (FREQ'). Modulateur polaire de phase ou de fréquence selon la revendication 10, comprenant en outre un additionneur (716) agencé pour additionner les première et deuxième valeurs de commande de retard normalisé (phi, phi') pour produire les valeurs de commande de retard normalisé (pi). Modulateur polaire de phase ou de fréquence selon la revendication 11, dans lequel les incréments de phase (Aphi) représentent une composante de phase de symboles de données à moduler, et les échantillons de fréquence (FREQ') représentent une modulation à une fréquence intermédiaire fixe. Modulateur polaire de phase ou de fréquence selon l'une quelconque des revendications 1 à 12, dans lequel le circuit de retard normalisé (602) comprend un circuit de sélection de phase (702) comprenant : - une ligne à retard (1802) produisant une pluralité de signaux de phase (P0 to P7), chacun étant déphasé d'un retard de phase différent par rapport au signal de porteuse d'entrée (CLK_IN) ; et - un multiplexeur (S0 to S7) agencé pour sélectionner l'un des signaux de phase en fonction au moins en partie de chaque valeur de commande de phase (pi). Modulateur polaire de phase ou de fréquence selon l'une quelconque des revendications 1 à 13, dans lequel le circuit de retard normalisé (602) comprend un circuit de retard variable (704) comprenant : 29 [Revendication 15] une ligne à retard (1606) agencée pour propager le signal de porteuse d'entrée (CLK IN), la ligne à retard (1606) étant couplée sélectivement, en fonction au moins en partie dc chaque valeur de commande de phase (pi), à chacune d'une pluralité de capacités (Cd, 1704) afin de faire varier la capacité de la ligne à retard (1606). Procédé dc modulation polaire de phase ou de fréquence comprenant : - produire, par un calculateur dc retard normalisé (604), des valeurs de commande de retard normalisé (cp,) en additionnant, à une cadence déterminée par un signal de sortie modulé (RF OUT), soit : des incréments de phase (Aphi) ; soit des échantillons de fréquence (FREQ') ; soit des incréments de phase (Aphi) et des échantillons de fréquence (FREQ') ; et - retarder, par un circuit de retard normalisé (602), des fronts d'un signal de porteuse d'entrée (CLK IN) en fonction des valeurs de commande de retard normalisé (cp,) pour produire le signal de sortie modulé (RF OUT).