Brevet FR3091004A1 — publié le 20200626

Description Titre de l'invention : STRUCTURE DE TYPE SEMI- CONDUCTEUR POUR APPLICATIONS DIGITALES ET RA- DIOFRÉQUENCES Domaine technique 100011 La présente invention concerne une structure de type semi-conducteur sur isolant pour des applications digitales et radiofréquences. L'invention se rapporte également à un procédé de fabrication d'une telle structure par transfert d'une couche d'un premier substrat, dit « substrat donneur », sur un deuxième substrat, dit « substrat receveur ». Technique antérieure [0002] Les structures de type semi-conducteur sur isolant sont des structures multicouches comprenant un substrat qui est généralement en silicium, une couche électriquement isolante agencée sur le substrat, qui est généralement une couche d'oxyde telle qu'une couche d'oxyde de silicium, et une couche semi-conductrice agencée sur la couche isolante dans laquelle sont réalisés la source, le canal et le drain des transistors, qui est généralement une couche de silicium. [0003] De telles structures sont dites structure « Semiconductor on Insulator» (acronyme Se0I) en anglais, en particulier « Silicon on Insulator» (SOI) lorsque le matériau semi-conducteur est du silicium. [0004] Parmi les structures SOI existantes, les structures dites « Fully-Depleted Silicon on Insulator» en anglais (acronyme FD-SOI) sont couramment utilisées pour des applications digitales. Les structures FD-SOI se caractérisent par la présence d'une couche mince d'oxyde, agencée sur un substrat en silicium, et d'une couche semiconductrice très mince agencée sur la couche d'oxyde, cite couche SOI. [0005] La couche d'oxyde se trouve entre le substrat et la couche SOI. La couche d'oxyde est alors dite « enterrée », et est appelée « BOX » pour Buried OXide en anglais. [0006] La couche SOI permet d'implémenter le canal de conduction de la structure FD-SOI. [0007] Du fait de la faible épaisseur et de l'uniformité de la couche de BOX et de la couche SOI, il n'est pas nécessaire de doper le canal de conduction, d'où le fait que la structure puisse fonctionner selon un mode totalement déplété. [0008] Les structures FD-S01 présentent des caractéristiques électrostatiques améliorées par rapport aux structures sans couche de BOX. La couche de BOX diminue la capacité électrique parasite entre la source et le drain, et permet également de réduire considérablement les fuites d'électrons depuis le canal de conduction vers le substrat en confinant le flux d'électrons dans le canal de conduction, réduisant ainsi les pertes de courant électrique et améliorant les performances de la structure. 2 100091 Les structures PD-SOI peuvent être compatibles avec des applications radio- fréquences (RF), mais pâtissent cependant de l'apparition de pertes électriques dans ledit substrat. [0010] Pour pallier ces pertes électriques et améliorer les performances RF, il est connu d'utiliser un substrat, notamment de type SOI, présentant unc haute résistivité électrique, cc type de substrat étant communément appelé « substrat HR » pour substrat à haute résistivité. Cc dernier est avantageusement combiné avec une couche de piégeage de charges (« trap-rich layer » en anglais). Cependant, ce type de substrat n'est pas compatible avec une utilisation de transistors dont la tension de seuil peut être contrôlée par une grille en face arrière (« hack Nias voltage » en anglais »). [0011] En effet, la présence de cette couche comportant des charges piégées gêne la pola- risation en face arrière (application d'une différence de potentiel au niveau de la face arrière) et peut en outre conduire à une diffusion accélérée des dopants empêchant ainsi la réalisation de jonction PN de bonne qualité, à cause des problèmes de fuite de jonction. [0012] Outre les structures FD-SOI comprenant unc couche de BOX, des structures FD-SOI à deux couches de BOX, dites «double BOX » ont été réalisées. [0013] La technologie à deux couches BOX est avantageuse dans le cas où la structure FD- SOI comprend des transistors à double grille dont les électrodes de grille sont formées à la fois au-dessus et en-dessous du canal de conduction. Ainsi, la couche SOI de la grille arrière, dite « back gate SOI layer », est séparée électriquement de la couche SOI de la grille avant, dite « fi-ont gate SOI layer », par une première couche de BOX, et est séparée électriquement également du substrat de base par une deuxième couche de BOX. [0014] Le document US 2010/0176482 décrit un exemple d'une telle structure FD-SOI à deux couches de BOX, pour une technologie CMOS. [0015] Selon ce document, des structures CMOS avec un matériau de grille à haute constante diélectrique (« high-k material ») et avec une longueur de grille réduite jusqu'à 30 nm sont fabriquées selon un procédé optimisé permettant d'obtenir une bonne isolation entre les dispositifs et la grille arrière. [0016] La technologie double BOX existante est utilisée pour des applications digitales, et non à la fois pour des applications radiofréquence et digitales. BREVE DESCRIPTION DE L'INVENTION [0017] Un but de l'invention est de proposer une structure de type semi-conducteur sur isokuit permettant de surmonter les inconvénients mentionnés précédemment. L'invention vise à proposer une telle structure permettant de combiner des applications digitales et des applications radiofréquence. [0018] A cette fin, l'invention propose une structure de type semi-conducteur sur isolant 3 comprenant : un empilement, dit empilement arrière, des couches suivantes depuis une face arrière vers une face avant de la structure : un substrat support semi-conducteur dont la résistivité électrique est comprise entre 500 Q.cm et 301c52.cm. une première couche électriquement isolante, une première couche semi-conductrice, au moins une tranchée d'isolation qui s'étend dans l'empilement arrière au moins jusque dans la première couche électriquement isolante, et qui isole électriquement deux régions adjacentes de la structure multicouche, [0019] la structure multicouche étant principalement caractérisée en ce qu'elle comprend en outre: au moins une première région de type FD-SOl comprenant un empilement, dit empilement avant, agencé sur l'empilement arrière, ledit empilement avant comprenant : une deuxième couche électriquement isolante agencée sur la première couche semi-conductrice, une deuxième couche semi-conductrice dite couche active agencée sur la deuxième couche électriquement isolante, [0020] dans laquelle la première couche électriquement isolante présente une épaisseur su- périeure à celle de la deuxième couche électriquement isolante, et la première couche semi-conductrice présente une épaisseur supérieure à celle de la couche active, ladite première portion FD-SOI comprenant en outre au moins un composant digital dans la couche active, au moins une deuxième région de type RF-SOI isolée électriquement de la région de type FD-SOI par une tranchée d'isolation, comprenant au moins un composant radiofréquence à l'aplomb de la première couche électriquement isolante.. [0021] Selon d'autres aspects, la structure proposée présente les différentes caractéristiques suivantes prises seules ou selon leurs combinaisons techniquement possibles : l'empilement arrière comprend en outre une couche de piégeage de charges agencée entre le substrat support et la première couche électriquement isolante ; la couche de piégeage de charges est en silicium polycristallin ou en silicium poreux ; le composant radiofréquence est agencé dans la première couche semiconductrice ; la deuxième région de type RF-SOI comprend l'empilement avant agencé sur l'empilement arrière, et dans laquelle le composant radiofréquence est agencé dans la couche active ; la première couche semi-conductrice est en matériau cristallin ; la première couche semi-conductrice est en matériau amorphe ; la deuxième couche semi-conductrice est en matériau cristallin ; la première couche électriquement isolante est une couche d'oxyde de silicium ; la deuxième couche électriquement isolante est une couche d'oxyde de silicium ; la première couche électriquement isolante présente une épaisseur comprise entre 50 mn et 1500 nm ; la deuxième couche électriquement isolante présente une épaisseur comprise entre 10 mn et 100 nm ; la première couche semi-conductrice présente une épaisseur comprise entre 10 nm et 200 nm ; [0022] la couche active présente une épaisseur comprise entre 3 nm et 30 nm. [0023] L'invention se rapporte aussi à un procédé de fabrication d'une structure multicouche de type semi-conducteur sur isolant, comprenant les étapes suivantes : fourniture d'un premier substrat donneur, formation d'une zone de fragilisation dans ledit premier substrat donneur, de sorte à délimiter une première couche semi-conductrice, transfert de ladite première couche semi-conductrice sur un substrat support semi-conducteur, une première couche électriquement isolante étant à l'interface entre le substrat donneur et le substrat support de sorte à former un empilement arrière comprenant le substrat support, la première couche électriquement isolante, et la première couche semi-conductrice transférée, fourniture d'un second substrat donneur, formation d'une zone de fragilisation dans ledit second substrat donneur, de sorte à délimiter une deuxième couche semi-conductrice dite couche active, transfert de ladite couche semi-conductrice sur l'empilement arrière, une deuxième couche électriquement isolante étant à l'interface entre le second substrat donneur et l'empilement arrière, de sorte à former un empilement avant comprenant la deuxième couche électriquement isolante et la deuxième couche semi-conductrice transférée, formation d'au moins une tranchée d'isolation qui s'étend dans l'empilement avant et dans l'empilement arrière au moins jusque dans la première couche électriquement isolante, afin d'isoler électriquement deux régions adjacentes, dont au moins une région de type FD-SOI et au moins une région de type RF- SOI, réalisation : d'au moins un composant digital dans la couche active, dans la région de type FD-SOI, et d'au moins un composant radiofréquence à l'aplomb de la première couche électriquement isolante. [0024] L'invention se rapporte également à un procédé de fabrication d'une structure mul- ticouche de type semi-conducteur sur isolant, comprenant les étapes suivantes : formation d'un empilement arrière par dépôt d'une première couche semiconductrice sur un substrat support recouvert d'une première couche électriquement isolante, fourniture d'un substrat donneur, formation d'une zone de fragilisation dans ledit substrat donneur,de sorte à délimiter une deuxième couche semi-conductrice, transfert de ladite deuxième couche semi-conductrice sur l'empilement arrière, une deuxième couche électriquement isolante étant à l'interface entre le second substrat donneur et l'empilement arrière, de manière à former un empilement avant sur l'empilement arrière, formation d'au moins une tranchée d'isolation qui s'étend dans l'empilement avant et dans l'empilement arrière au moins jusque dans la première couche électriquement isolante, afin d'isoler électriquement deux régions adjacentes, dont au moins une région de type FD-SOI et au moins une région de type RF-SOI, réalisation : d'au moins un composant digital dans la couche active, dans la région de type FD-SOI, et d'au moins un composant radiofréquence à l'aplomb de la première couche électriquement isolante. [0025] Selon d'autres aspects, les procédés proposés présentent les différentes caracté- ristiques suivantes prises seules ou selon leurs combinaisons techniquement possibles : le procédé comprend, avant la réalisation du composant radiofréquence, une étape de retrait sélectif de la couche active et de la deuxième couche électriquement isolante de la région de type RF-SOI, et dans lequel le composant radiofréquence est ensuite formé dans la première couche semi-conductrice ; le procédé comprend en outre avant l'étape de transfert, la formation d'une couche de piégeage de charges sur le substrat receveur, ladite couche de piégeage de charges étant agencée entre le substrat support et la première couche électriquement isolante. 6 100261 La structure multicouche de l'invention sert de support à la fabrication de transistors, en particulier des transistors à effet de champ de type MOSFET Metal Oxyde Semiconductor Field Effect Transistor » en anglais). Les transistors MOFSET sont des dispositifs semi-conducteurs à trois électrodes actives, dont une électrode d'entrée appelée grille, une électrode de sortie appelée drain, et une troisième électrode appelée source. Ces transistors permettent de contrôler une tension (ou un courant) de sortie sur le drain grâce à la grille. [0027] Dans le présent texte, le terme « sur », qui se rapporte à la position d'une première couche par rapport à une deuxième couche, ou à la position un composant par rapport à une couche, n'implique pas nécessairement que la première couche soit directement au contact de la deuxième ou que le composant soit directement au contact de la couche. Sauf mention contraire, ce terme n'exclut pas qu'une ou plusieurs autres couches soient intercalées entre la première couche et la deuxième couche, ou entre le composant et la couche. Brève description des dessins [0028] D'autres avantages et caractéristiques de l'invention apparaîtront à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif, en référence aux figures annexées suivantes : [0029] [fig.1[ est un schéma d'un premier mode de réalisation d'une structure multicouche selon l'invention, comprenant deux régions de type FD-SOI et une région de type RF-SOI, dans laquelle un composant digital est réalisé dans la couche active des régions de type FD-SOI et un composant radiofréquence est réalisé dans la couche active de la région de type RF-SOI ; [0030] [fig.2[ est un schéma d'un deuxième mode de réalisation d'une structure multicouche selon l'invention, comprenant deux régions de type FD-SOI et une région de type RF-SOI, dans laquelle un composant digital est réalisé dans la couche active des régions de type FD-SOI et un composant radiofréquence est réalisé dans la première couche semiconductrice de la région de type RF-SOI ; [0031] [fig.3A] est un schéma illustrant la formation d'une zone de fragilisation dans un premier substrat donneur ; [0032] [fig.3B] est un schéma d'un empilement arrière obtenu après collage de la première couche semi-conductrice sur le substrat receveur ; [0033] [fig.3C] 7 est un schéma illustrant la formation d'une zone de fragilisation dans un deuxième substrat donneur ; [0034] [fig.3D] est un schéma d'une structure obtenue après collage de la deuxième couche semi- conductrice sur l'empilement arrière ; [0035] [fig.3E] représente une structure multicouche obtenue par le procédé de fabrication selon un premier mode de réalisation ; [0036] [fig.4A] représente une structure multicouche dans laquelle a été réalisé un retrait local d'une portion de la couche active et de la deuxième couche électriquement isolante pour former une cavité ; [0037] [fig.4B] représente la structure de la figure 4A, obtenue par le procédé de fabrication selon un deuxième mode de réalisation ; [0038] [fig.SA] représente une structure munie de tranchées d'isolation ; [0039] [fig.SB] représente la structure de la figure 5A, dans laquelle a été réalisé un retrait local d'une portion latérale de la première couche semi-conductrice pour former une cavité, selon un troisième mode de réalisation du procédé de fabrication ; [0040] [fig.5C] représente la structure de la figure 5B, dans laquelle la cavité est comblée par une troisième couche électriquement isolante. [0041] DESCRIPTION DETAILLEE DE MODES DE REALISATION DE L 'INVENTION [0042] Un premier objet de l'invention concerne une structure multicouche de type semi- conducteur sur isolant, utilisable à la fois pour des applications digitales et pour des applications radiofréquences. [0043] La figure 1 illustre un premier mode de réalisation d'une telle structure multicouche 1 selon l'invention. [0044] En référence à la figure 1, la structure multicouche 1 comprend un empilement, dit empilement arrière, depuis une face arrière vers une face avant de la structure, d'un substrat support semi-conducteur 2, une première couche électriquement isolante 3, et une première couche semi-conductrice 4. [0045] Le substrat support semi-conducteur 2 est un substrat hautement résistif, c'est-à-dire qu'il présente une résistivité électrique comprise entre 500 Q.cm et 301c52.cm, et de préférence comprise entre 11(.52.cm et 10 kf2.cm. Une résistivité élevée confère au 8 substrat support la capacité de limiter les pertes électriques et d'améliorer les performances radiofréquences de la structure. [0046] La première couche électriquement isolante 3 permet d'isoler le substrat support 2 de la première couche semi-conductrice 4 et des couches sus-jacentes à ladite première couche semi-conductrice. [0047] La première couche électriquement isolante 3 est de préférence une couche d'oxyde. Cette couche étant enterrée dans la structure entre le substrat support 2 et la première couche semi-conductrice 4, elle peut également être appelée « premier BOX ». Il s'agit de préférence d'une couche d'oxyde de silicium. [0048] L'épaisseur de la première couche électriquement isolante 3 est relativement élevée, et de préférence comprise entre 50 nm (nanomètres) et 1500 nm. Une épaisseur trop faible, en particulier inférieure à 50 nm, risque en effet d'aboutir à un claquage de la première couche électriquement isolante. [0049] Optionnellement, la structure 1 comprend également une couche de piégeage de charges 7, préférentiellement en silicium polycristallin ou en silicium poreux agencée entre le substrat support 2 et la première couche électriquement isolante 3. Cette couche de piégeage de charges permet de piéger les charges électriques qui s'accumulent sous la première couche électriquement isolante 3. [0050] La première couche semi-conductrice 4 est une couche intercalaire agencée entre la première couche électriquement isolante 3 et une deuxième couche électriquement isolante 5 décrite plus en détail dans la suite du présent texte. Elle présente de préférence une épaisseur comprise entre 10 nm et 200 nm. [0051] La couche semi-conductrice 4 est avantageusement en matériau cristallin ou en matériau amorphe, éventuellement dopé dans les régions FD-SOI. Ce matériau est choisi pour que la couche semi-conductrice dans les régions FD-SOI puisse être polarisée pour contrôler la tension de seuil (« back bias voltage » en anglais ») du transistor. [0052] De préférence, le matériau de la couche semi-conductrice 4 n'est pas dopé dans les régions RF-SOI afin d'optimiser la résistivité électrique de l'empilement arrière et de limiter ainsi les pertes électriques. [0053] Le matériau de la couche semi-conductrice 4 est de préférence choisi parmi : le silicium monocristallin, le silicium polycristallin, le silicium-germanium. [0054] La structure multicouche 1 comprend plusieurs régions destinées à des applications différentes, dont au moins une région de type FD-SOI pour des applications digitales et au moins une région de type RF-SOI pour des applications radiofréquences. [0055] Afin de pouvoir combiner une région de type FD-SOI et une région de type RF-SOI dans une seule et même structure, la nature des couches constitutives de l'empilement situé sur la première couche semi-conductrice, dit empilement avant, est différente 9 selon que ledit empilement fait partie d'une région de type FD-SOI ou d'une région une région de type RF-SOI. [0056] Selon le premier mode de réalisation illustré sur la figure 1, les deux régions de type FD-SOT et la région de type RF-SOI comprennent un même empilement avant. Cet empilement avant comprend une deuxième couche électriquement isolante 5 agencée sur la première couche semi-conductrice 4, et une deuxième couche semi-conductrice 6 dite couche active agencée sur la deuxième couche électriquement isolante 5. [0057] La structure 1 comprend en outre des tranchées d'isolation 8 qui s'étendent depuis la surface libre de la couche active 6, dans l'épaisseur de la structure. Les tranchées traversent la couche active 6 et la deuxième couche électriquement isolante 5 de l'empilement avant, et s'étendent dans l'empilement arrière au moins jusque dans la première couche électriquement isolante 3. Les tranchées peuvent s'étendre plus profondément dans l'empilement arrière, de manière à traverser la couche de piégeage de charges 7 lorsque celle-ci est présente, et le substrat support 2. [0058] Chaque tranchée d'isolation isole électriquement deux régions adjacentes de la structure 1. Une tranchée sépare ainsi deux régions FD-SOT, ou deux régions RF-SOI, ou bien une région FD-SOT et une région RF-SOI. [0059] Dans la structure de la figure 1, la deuxième couche électriquement isolante 5 s'étend sur la première couche semi-conductrice 4, à la fois dans les régions FD-SOT et dans la région RF-SOI. [0060] La deuxième couche électriquement isolante 5 permet d'isoler la couche active 6 de la première couche semi-conductrice 4 et des couches sous-jacentes à la couche intercalaire. [0061] La deuxième couche électriquement isolante 5 est de préférence une couche d'oxyde. Cette couche étant enterrée dans la structure entre la première couche semi-conductrice 4 et la couche active 6, elle peut également être appelée « deuxième BOX ». Il s'agit de préférence d'une couche d'oxyde de silicium. [0062] La couche active 6 présente une épaisseur relativement faible, et inférieure à celle de la première couche électriquement isolante 3. Cette faible épaisseur permet de pouvoir assurer un contrôle de la tension de seuil du transistor par une polarisation adaptée de la première couche semi-conductrice sous-jacente. Une épaisseur de la deuxième couche électriquement isolante 5 de préférence comprise entre 10 nm et 100 nm est adaptée à cet effet. [0063] La deuxième couche semi-conductrice 6 est appelée couche active car elle est destinée à la réalisation à la fois de composants digitaux 9 et de composants radiofréquences 10, ceux-ci étant fonction des applications digitales et radiofréquences souhaitées pour la structure. [0064] La couche active 6 est de préférence en matériau cristallin, et de manière davantage préférée une couche de silicium monocristallin. [0065] L'épaisseur de la couche active 6 est de préférence comprise entre 3 nm et 30 nm, et de manière davantage préférée entre 5 nm et 20 nm. On préfèrcra que l'épaisseur de la couche active soit homogène sur l'ensemble du matériau, c'est-à-dire qu'elle présente une variation d'épaisseur inférieure ou égale à 1 nm, afin d'optimiser le fonctionnement des régions FD-SOI, selon un mode totalement déplété. [0066] Selon le premier mode de réalisation représenté sur la figure 1, les composants radio- fréquences sont réalisés sur l'empilement avant, dans la couche active 6. [0067] La figure 2 illustre un deuxième mode de réalisation de la structure multicouche 1 selon l'invention. [0068] Ce deuxième mode de réalisation diffère du premier en ce que l'empilement avant décrit précédemment est présent uniquement dans les régions FD-SOT, et les composants radiofréquences sont agencés directement dans la première couche semiconductrice 4 de la région RF-SOI. [0069] En référence à la figure 2, la région RF-SOI comprend ainsi la deuxième couche électriquement isolante 5 agencée sur la première couche semi-conductrice 4, et la couche active 6 agencée sur la deuxième couche électriquement isolante 5. En effet, la première couche électriquement isolante 3 permet déjà, sans la présence de la deuxième couche électriquement isolante 5, d'obtenir une structure suffisamment résistive pour limiter les pertes électriques. [0070] Un procédé de fabrication d'une structure multicouche 1 telle que décrite pré- cédemment va maintenant être décrit selon trois modes de réalisation. [0071] Selon un premier mode de réalisation, on fournit initialement un premier substrat donneur 20. [0072] En référence à la figure 3A, on forme dans ce substrat une zone de fragilisation 21, de manière à délimiter une première couche semi-conductrice 4. La zone de fragilisation 21 est formée dans le substrat donneur à une profondeur prédéterminée qui correspond sensiblement à l'épaisseur de la couche semi-conductrice à transférer. De préférence, la zone de fragilisation 21 est créée par implantation d'atomes d'hydrogène et/ou d'hélium dans le substrat donneur 20. [0073] On transfère ensuite la première couche semi-conductrice 4 sur un substrat support semi-conducteur 2, qui est un substrat receveur, en collant le substrat donneur 20 sur le substrat support par l'intermédiaire de la première couche électriquement isolante 3 puis en détachant le substrat donneur le long de la zone de fragilisation 21 (procédé Smart CutTM). La première couche électriquement isolante peut être formée sur le substrat donneur ou sur le substrat support. [0074] De manière alternative, le transfert peut être réalisé en amincissant le substrat donneur 21 par sa face opposée à la face collée sur le substrat support 2, jusqu'à 11 l'obtention de l'épaisseur souhaitée pour la première couche semi-conductrice 4. [0075] Optionnellement, avant l'étape de collage, on forme une couche de piégeage de charges 7 sur le substrat support, entre le substrat support 2 et la première couche électriquement isolante 3. [0076] On obtient alors l'empilement arrière tel que décrit précédemment et représenté sur la figure 3B, comprenant le substrat support 2, la couche de piégeage de charges 7 lorsque présente, la première couche électriquement isolante 3, et la première couche semi-conductrice transférée 4. [0077] Par ailleurs, on fournit un second substrat donneur 30. [0078] En référence à la figure 3C, on forme dans ce substrat une zone de fragilisation 31, de manière à délimiter une deuxième couche semi-conductrice 6. La zone de fragilisation peut être formée de la même manière que pour délimiter la première couche semi-conductrice. [0079] On transfère ensuite la deuxième couche semi-conductrice 6 sur l'empilement arrière qui forme un substrat receveur, en collant le second substrat donneur sur l'empilement arrière par l'intermédiaire de la deuxième couche électriquement isolante 5 puis en détachant le substrat donneur le long de la zone de fragilisation (procédé Smart CutTM) La deuxième couche électriquement isolante 5 peut être formée sur le substrat donneur ou sur le substrat receveur. [0080] On obtient alors, en référence à la figure 3D, un empilement avant, comprenant la deuxième couche électriquement isolante 5 et la deuxième couche semi-conductrice 6, positionné sur l'empilement arrière. [0081] De manière alternative, le transfert peut être réalisé en amincissant le second substrat donneur 30 par sa face opposée à la face collée sur l'empilement anière, jusqu'à l'obtention de l'épaisseur souhaitée pour la deuxième couche semi-conductrice 6. [0082] De manière optionnelle, avant l'étape de transfert, on peut procéder à un traitement de la surface libre de la première couche semi-conductrice afin d'en réduire la rugosité. Ce traitement de surface améliore le collage de la deuxième couche électriquement isolante sur la première couche semi-conductrice. [0083] En référence à la figure 3E, on forme ensuite les tranchées d'isolation 8 qui s'étendent dans l'empilement avant et dans l'empilement arrière au moins jusque dans la première couche électriquement isolante 3, afin d'isoler électriquement deux régions adjacentes, notamment une région de type FD-SOI et une région de type RF-SOI. [0084] Dans le cas où l'on souhaite obtenir la structure de la figure 2, on procède, avant la réalisation des composants radiofréquences 10 et de préférence avant la réalisation des composants digitaux 9, à un retrait sélectif d'une portion de la couche active 6 et de la deuxième couche électriquement isolante 5 des régions de type RF-SOI afin de former une cavité II. Ceci est représenté sur la figure 4A. 12 [0085] Le retrait local peut avantageusement être réalisé par gravure. A cet effet, un masque de lithographie est déposé sur la couche active 6. Le masque est pourvu d'au moins une ouverture. La couche active 6 est ensuite gravée au travers de l'ouverture du masque afin de former la cavité 11. Toute technique de gravure connue convenant à cet effet est utilisable, comme par exemple une gravure sèche avec de l'acide chlorhydrique. [0086] On réalise les composants digitaux 9 dans la deuxième couche semi-conductrice 6, qui est la couche active. Ceci permet d'obtenir une région de type FD-SOT. [0087] On réalise également les composants radiofréquences 10 sur la première couche semi-conductrice. Les composants radiofréquences peuvent être réalisés dans la couche active 6 (figure 1) ou dans la première couche semi-conductrice 4 (figure 2 et figure 4B). Ceci permet d'obtenir une région de type RF-SOI. [0088] Le premier mode de réalisation qui vient d'être décrit comprend deux étapes de déli- mitation et de transfert d'une couche semi-conductrice. Ceci est tout particulièrement avantageux dans le cas où la première couche semi-conductrice est cristalline. Le transfert d'une telle couche depuis un substrat donneur permet de conserver sa qualité cristalline sur la structure finale. [0089] Lorsqu'une optimisation de la qualité cristalline de la première couche semi- conductrice n'est pas requise, par exemple lorsque celle-ci est amorphe, il est possible de former la première couche semi-conductrice par dépôt sur la première couche électriquement isolante. Ce procédé ne met donc en jeu qu'une seule étape de transfert, c'est-à-dire celui de la couche active, et est donc plus économique. [0090] Ce procédé correspond à un deuxième mode de réalisation qui va maintenant être décrit. [0091] Selon un deuxième mode de réalisation, on forme un empilement arrière, en déposant une première couche semi-conductrice 4 sur un substrat support 2 recouvert préalablement d'une première couche électriquement isolante 3. Cet empilement arrière est illustré sur la figure 3B. [0092] La première couche semi-conductrice 4 peut être formée par épitaxie sur le substrat support, ou alternativement déposée sur ledit substrat support notamment par dépôt chimique en phase vapeur, communément appelé selon la terminologie anglaise Chemical Vapor Deposition » et désigné sous l'acronyme CVD. [0093] Optionnellement, avant le dépôt de la première couche semi-conductrice, on forme une couche de piégeage de charges 7 sur le substrat support 2, entre le substrat support et la première couche électriquement isolante 3. [0094] Par ailleurs, on fournit un substrat donneur 30. [0095] En référence à la figure 3C, on forme dans ce substrat donneur une zone de fragi- lisation 31, de manière à délimiter une deuxième couche semi-conductrice 6. La zone 13 de fragilisation peut être formée de la même manière que pour le premier mode de réalisation. [0096] On transfère ensuite la deuxième couche semi-conductrice 6 sur l'empilement arrière, en collant le substrat donneur sur l'empilement arrière par l'intermédiaire de la deuxième couche électriquement isolante 5 puis en détachant le substrat donneur le long de la zone de fragilisation (procédé Smart CutTM) [0097] On obtient alors, en référence à la figure 3D, un empilement avant, comprenant la deuxième couche électriquement isolante 5 et la deuxième couche semi-conductrice 6, positionné sur l'empilement arrière. [0098] Dc manière alternative, le transfert peut être réalisé en amincissant le substrat donneur 30 par sa face opposée à la face collée sur l'empilement arrière, jusqu'à l'obtention de l'épaisseur souhaitée pour la deuxième couche semi-conductrice 6. [0099] Dc manière optionnelle, avant l'étape de transfert, on peut procéder à un traitement de la surface libre de la première couche semi-conductrice afin d'en réduire la rugosité. Ce traitement de surface améliore le collage de la deuxième couche électriquement isolante sur la première couche semi-conductrice, ce qui est particulièrement avantageux lorsque, comme dans le présent mode de réalisation, la première couche semi-conductrice est formée par dépôt et non par transfert Smart CutTM [0100] En référence à la figure 3E, on forme ensuite les tranchées d'isolation 8 qui s'étendent dans l'empilement avant et dans l'empilement arrière au moins jusque dans la première couche électriquement isolante 3, afin d'isoler électriquement deux régions adjacentes, notamment une région de type FD-SOI et une région de type RF-SOI. [0101] Dans le cas où l'on souhaite obtenir la structure de la figure 2, on procède, avant la réalisation des composants radiofréquences 10 et de préférence avant la réalisation des composants digitaux 9, à un retrait sélectif d'une portion de la couche active 6 et de la deuxième couche électriquement isolante 5 des régions de type RF-SOI afin de former une cavité II. Ceci est représenté sur la figure 4A [0102] Le retrait local peut avantageusement être réalisé par gravure, de manière similaire au premier mode de réalisation. [0103] On réalise les composants digitaux 9 dans la deuxième couche semi-conductrice 6, qui est la couche active. Ceci permet d'obtenir une région de type FD-SOI. [0104] On réalise également les composants radiofréquences 10 sur la première couche semi-conductrice. Les composants radiofréquences peuvent être réalisés dans la couche active 6 (figure 1) ou dans la première couche semi-conductrice 4 (figure 2 et figure 4B). Ceci permet d'obtenir une région de type RF-SOI. [0105] Selon un troisième mode de réalisation, le procédé de fabrication comprend les mêmes étapes que celles du premier mode de réalisation ou celles du deuxième mode de réalisation, afin de former la structure de la figure 1 comprenant le substrat support 14 semi-conducteur 2, la première couche électriquement isolante 3, la première couche semi-conductrice 4, la deuxième couche électriquement isolante 5, et la couche active 6. Cette structure est représentée sur la figure 5A. [0106] Cependant, contrairement à ces deux modes de réalisation, on procède à un retrait local d'une portion de la première couche semi-conductrice 4. Ce retrait local peut être réalisé avant la réalisation des composants radiofréquences 10 et éventuellement des composants digitaux sur la couche active 6, ou bien après la réalisation des composants radiofréquences 10 et éventuellement des composants digitaux sur la couche active 6 c'est-à-dire pendant la fabrication du transistor. Il peut s'agir notamment d'un transistor de type MOS tel qu'un CMOS. [0107] Selon ce troisième mode de réalisation, en référence à la figure 5A, on creuse une tranchée 8 à une distance déterminée du bord de la structure, de sorte que la tranchée s'étend depuis la surface libre de la couche active 6, à travers la deuxième couche électriquement isolante 5 et la première couche semi-conductrice 4, jusqu'à la première couche électriquement isolante 3. Ceci permet d'isoler physiquement la portion latérale délimitée par la tranchée 8 du reste de la structure. [0108] En référence à la figure 5B, on procède ensuite à un retrait local de la première couche semi-conductrice 4 dans la portion latérale, afin de former une cavité 12. [0109] La cavité 12 est une cavité latérale, située en bord de zone utile, et est ouverte sur l'extérieur de la structure. Elle est délimitée dans l'épaisseur de la structure par la première couche électriquement isolante 3 et la deuxième couche électriquement isolante 5, et latéralement par la tranchée 8. [0110] En référence à la figure 5C, on dépose ensuite une troisième couche électriquement isolante 13 dans la cavité 12, afin de remplir la cavité. [0111] On peut ensuite réaliser un ou plusieurs composants radiofréquences 10 sur la couche active 6, à l'aplomb de la troisième couche électriquement isolante 7. On obtient alors une région de type RF-SOI en bord de structure. Les termes « à l'aplomb de » qui se rapportent à la position d'un composant par rapport à une couche au sein d'une structure, signifient que le composant et la couche se font face dans le sens de l'épaisseur de la structure. En d'autres termes, tout axe qui s'étend selon l'épaisseur de la structure et qui intercepte le composant, intercepte également la couche à l'aplomb de ce composant. [0112] L'avantage de réaliser la troisième couche électriquement isolante durant le procédé de fabrication du transistor permet d'utiliser les masques de gravure de ce procédé, et donc de bénéficier d'un alignement optimal des différentes couches de la structure. [0113] Selon un quatrième mode de réalisation (non représenté), on procède à un retrait local de la couche active 6, de la deuxième couche électriquement isolante 5 et de la première couche semi-conductrice 4, de manière à former une cavité. [0114] On peut préalablement creuser une tranchée 8 dans la structure, dc sorte que la tranchée s'étende depuis la surface libre de la couche active 6, à travers la deuxième couche électriquement isolante 5 et la première couche semi-conductrice 4, jusqu'à la première couche électriquement isolante 3. Ceci permet d'isoler physiquement la portion d'intérêt délimitée par la tranchée 8 du reste de la structure. [0115] On remplit ensuite la cavité avec un oxyde, puis on réalise des composants radio- fréquences passifs (inductances, capacités, lignes de conduction) sur la couche d'oxyde formée. [0116] Les composants radiofréquences passifs ne nécessitent pas dc matériau semi- conducteur tel que du silicium. Ils sont réalisés dans l'empilement arrière du circuit, avec les lignes de métal (dans une couche de diélectrique par exemple). Etant donné que ces composants RF passifs sont impactés négativement par les matériaux électriquement conducteurs, ils bénéficient fortement du substrat à haute résistivité et de la couche de piégeage de charges, ainsi que du retrait des couches semi-conductrices. [0117] Selon un cinquième mode de réalisation (non représenté), on creuse une tranchée 8 dans la structure, de sorte que la tranchée s'étende depuis la surface libre de la couche active 6, à travers la deuxième couche électriquement isolante 5 et la première couche semi-conductrice 4, jusqu'à la première couche électriquement isolante 3. Ceci permet d'isoler physiquement la portion d'intérêt délimitée par la tranchée 8 du reste de la structure. [0118] On procède à un retrait local de la couche active 6, de la deuxième couche élec- triquement isolante 5 et de la première couche semi-conductrice 4, de manière à former une cavité. [0119] On réalise ensuite des composants radiofréquences passifs dans la tranchée. Pour cela, il est préférable que la couche active 6 et la deuxième couche électriquement isolante 5 ne soient pas trop épaisses. Une épaisseur comprise entre 3 nm et 30 nm pour la couche active 6 et une épaisseur comprise entre 10 nm et 100 nm pour la deuxième couche électriquement isolante 5 conviennent à cet effet. [0120] Comme le troisième mode de réalisation, ces modes de réalisation présentent l'avantage d'utiliser les masques de gravure du procédé de fabrication du transistor, et donc de bénéficier d'un alignement optimal des différentes couches de la structure. 16 [Revendication 1] [Revendication 2] [Revendication 3]