Brevet FR3091965A1 — publié le 20200724

Description Titre de l'invention : SYSTÈME D'AFFICHAGE A RESOLUTION VARIABLE [0001] DOMAINE TECHNIQUE ET ÉTAT DE LA TECHNIQUE ANTÉRIEURE [0002] La présente invention se rapporte au domaine des dispositifs d'affichages matriciels, également appelés écrans. [0003] Dans ce domaine, on recherche généralement à augmenter la résolution, le taux de ra- fraîchissement, ainsi que le nombre de bits encodant une couleur affichée par chaque pixel, ce qui impose de transmettre à l'écran un flot de données de plus en plus conséquent. [0004] Toutefois, pour certains dispositifs d'affichages ou certaines applications un flot de données trop important peut s'avérer pénalisant, notamment du fait de la consommation que la gestion de ce flot implique. [0005] Des systèmes de compression de données conventionnels mettent en oeuvre une sup- pression de redondance temporelle afin de fournir un flux de données compressé à un dispositif d'affichage. C'est le cas des systèmes utilisant par exemple un flot de données MPEG. Ce type de codage requiert l'emploi d'un décodeur dédié, qui peut s'avérer lui-même consommateur en énergie. Ce décodeur constitue généralement un composant distinct de l'écran. Des techniques basées sur l'emploi de dictionnaires de groupes de pixels associé à un codage cntropique, une décomposition en odelettes ou combinant plusieurs méthodes de compression peuvent être également employées. [0006] Il existe par ailleurs des dispositifs d'affichage qui sont eux-mêmes capables de produire une image avec une résolution diminuée et permettent la mise en oeuvre d'une compression. [0007] Un dispositif d'affichage à sélecteurs de lignes modifiés et configurés pour permettre de réaliser une diminution de la résolution d'affichage est présenté par exemple dans le document U8'7'532'190132. Cc dispositif met en oeuvre une réduction de résolution en sélectionnant simultanément plusieurs lignes afin que ces lignes reçoivent les mêmes données pixels. La réduction de résolution est réalisée, en suivant un axe vertical, de manière uniforme. [0008] Le document W0201835045 présente quant à lui un dispositif à sélecteur de lignes et de colonnes adaptés pour mettre en oeuvre 3 zones de résolutions différentes avec une zone centrale de plus haute résolution et des régions de résolution plus faible au fur et à mesure que l'on s'éloigne de la zone centrale. Différents blocs d'un sélecteur de colonnes permettent en particulier de modifier la résolution entre 3 résolutions différentes en fonction d'un code à 2 bits qui leur est soumis, les zones de pixels 2 commandées par un même bloc fonctionnant à la même résolution. [0009] Un tel dispositif manque de gamme de résolutions atteignablcs ainsi que de précision et de flexibilité en ce qui concerne le positionnement des zones de résolution différentes les unes par rapport aux autres. [0010] Il se pose le problème de trouver un nouveau dispositif d'affichage et qui soit amélioré vis-à-vis d'inconvénients mentionnés ci-dessus. Exposé de l'invention [0011] Un mode de réalisation de la présente invention prévoit un dispositif (l'affichage d'images comprenant une matrice de pixels agencés en formant plusieurs lignes et plusieurs colonnes de pixels, le dispositif (l'affichage comprenant : - un sélecteur de lignes, couplé aux lignes de la matrice de pixels, - un contrôleur de colonnes couplé aux colonnes de la matrice de pixels, le sélecteur de lignes et/ou le contrôleur de colonnes comprenant : - un circuit de sélection comportant une succession de voies de sorties correspondant à différentes rangées de ladite matrice de pixels, ledit circuit de sélection comprenant en outre une succession de registres à décalage et une succession de commutateurs commandée par au moins un mot de configuration, chaque registre à décalage étant associé à une voie de sortie dudit circuit de sélection et à un commutateur de ladite succession de commutateurs, une voie de sortie donnée dudit circuit de sélection étant apte à être connectée à une entrée d'un registre à décalage suivant le registre à décalage auquel la voie de sortie donnée est associée, cette voie de sortie donnée étant connectée à une sortie du registre à décalage auquel elle est associée lorsque le commutateur donné auquel cette voie donnée de sortie est associée est mis dans une première configuration, la voie de sortie donnée étant connectée à une voie de sortie précédente de ladite succession de voies de sorties lorsque le commutateur donné est mis dans une deuxième configuration, le dispositif d'affichage comprenant en outre : - un étage de commande, pour commander les configurations respectives de la succession de commutateurs dudit circuit de sélection, l'étage de commande étant doté d'au moins un registre mémoire pour recevoir au moins un mot de configuration et étant configure pour mettre les commutateurs de ladite succession de commutateurs respectivement dans l'une desdites première configuration ou deuxième configuration en fonction des états respectifs de bits dudit mot de configuration, de sorte qu'une configuration d'un premier commutateur dépend d'une valeur d'un premier bit dudit mot de configuration, une configuration d'un deuxième commutateur dépendant d'une valeur d'un deuxième bit dudit mot de configuration. [0012] Dans la première configuration, on propage un signal qui peut être un signal d'activation ou une donnée pixel tandis que dans la deuxième configuration on 3 duplique le signal émis sur la voie de sortie précédente sur la voie de sortie donnée cc qui permet de dupliquer en conséquence sur une rangée (verticale pour une colonne ou horizontale pour une ligne) correspondant à la voie de sortie donnée, une donnée destinée à une rangée correspondant à la voie de sortie précédente. [0013] Cette duplication permet de former des macro-pixels et de prévoir une réduction du flux de données pixels présenté à l'entrée du dispositif d'affichage. Une donnée destinée à un macro pixel est présentée une seule fois à l'entrée du dispositif d'affichage et est automatiquement dupliquée grâce à ce circuit de sélection par sélection simultanée de plusieurs lignes et/ou colonnes. [0014] Ce dispositif permet, à l'aide d'une commande par mot de configuration, de créer des regroupements de lignes et/ou de colonnes, à la fois de tailles et de positions modulables tout en pouvant préserver de très faibles résolutions et une précision améliorée du positionnement de frontières entres zones de résolutions différentes, cette précision pouvant être obtenue au pixel près. [0015] Un premier mode de réalisation prévoit un dispositif d'affichage dans lequel ledit circuit de sélection appartient au contrôleur de colonnes, le contrôleur de colonnes comprenant un sélecteur de colonnes doté dudit circuit de sélection. Dans ce premier mode, un jeton d'activation est apte à être émis en entrée de ladite succession de registres et à se propager dans cette succession pour séquentiellement activer une voie de sortie ou concomitamment un groupe de voies de sorties connectées entre elles, le contrôleur de colonnes comprenant en outre, en sortie dudit sélecteur de colonnes : une mémoire, ladite mémoire étant configurée pour recevoir une séquence de données de contrôle d'affichage de pixel et étant dotée d'une pluralité d'espaces mémoire associés chacun à une colonne parmi lesdites colonnes de la matrice, chaque espace mémoire étant lui-même associé à une voie de sortie dudit circuit de de sélection qui, lorsqu'elle est activée, provoque, consécutivement à la réception d'une donnée de contrôle d'affichage en entrée de la mémoire, une mémorisation de cette donnée dans le ou les espace(s) mémoire(s) associé(s) respectivement à la ou les voies de sortie activées. [0016] Selon un deuxième mode de réalisation du dispositif d'affichage dans lequel ledit circuit de sélection appartient au contrôleur de colonnes, ledit circuit de sélection peut être configuré pour recevoir des données de contrôle d'affichage de pixel codées sur N bits (avec N>1), ladite voie de sortie donnée de ladite succession de voies de sortie étant une voie de sortie d'un bit d'une donnée de contrôle d'affichage de pixel. [0017] Selon une réalisation particulière de ce deuxième mode, le circuit de sélection peut être configuré pour recevoir des données de contrôle d'affichage de pixel codées sur N bits (avec N >2), ledit circuit de sélection étant configuré de sorte qu'un premier bit de donnée de contrôle d'affichage de pixel est émis sur une première entrée dudit circuit de sélection correspondant à une entrée de ladite succession de registres à décalage, ledit circuit de sélection comprenant en outre, en parallèle de ladite succession de registres à décalage, au moins une deuxième succession de registres à décalage, chaque registre à décalage de ladite deuxième succession étant associé à une voie de sortie de sélection d'une deuxième succession de voies de sortie et à un commutateur d'une deuxième succession de commutateurs, ledit circuit de sélection étant configuré de sorte qu'un deuxième bit de donnée de contrôle d'affichage de pixel est émis sur une deuxième entrée dudit circuit de sélection correspondant à une entrée de ladite deuxième succession de registres à décalage, ladite voie de sortie donnée de ladite succession de voies de sortie et une autre voie de sortie de la deuxième succession de voies de sortie, étant des voies de sortie respectivement d'un bit d'une donnée de contrôle d'affichage de pixel et d'un autre bit de ladite même donnée de contrôle d'affichage dudit pixel à destination d'une colonne de la matrice, ladite autre voie de sortie étant associée à un commutateur de ladite deuxième succession de commutateurs commandé par un même bit de configuration dudit mot de configuration que ledit commutateur donné. [0018] Selon une variante du dispositif d'affichage pour laquelle ledit circuit de sélection appartient au contrôleur de colonnes, ledit étage de commande de configuration peut être configuré pour recevoir au moins un autre mot de configuration. [0019] L'étage de commande de configuration peut être alors doté d'une suite de portes logiques dont les sorties respectives contrôlent les configurations respectives desdits commutateurs de ladite succession de commutateurs et de sorte que les configurations respectives desdits commutateurs sont le résultat d'une fonction logique, en particulier une fonction logique OU (OR), ou bien une fonction logique NON ET (NAND), entre un bit de configuration dudit mot de configuration, et un bit de configuration dudit autre mot de configuration (CSW'). [0020] Selon un mode de réalisation particulier de cette variante pour laquelle ledit circuit de sélection appartient au contrôleur de colonnes, le contrôleur de colonnes comprenant un sélecteur de colonnes comportant une succession de sorties de sélections, le sélecteur de colonnes étant doté dudit circuit de sélection, et dans lequel chaque voie de sortie est associée à un bloc de commutation d'une succession de blocs de commutation, chaque bloc de commutation étant configuré pour alternativement : lorsqu'un bit de configuration donné dudit autre mot de configuration adopte une valeur donnée adopter un état dans lequel sa voie de sortie associée est connectée à une sortie de sélection du sélecteur de colonnes à laquelle elle est associée parmi une succession de sorties de sélections et lorsque ledit bit de configuration donné dudit autre mot de configuration adopte une valeur complémentaire de ladite valeur donné adopter un autre état dans lequel sa voie de sortie associée est déconnectée de cette sortie de sélection, ledit étage de commande étant en outre configuré pour commander les configurations respectives desdits blocs de commutation, par le biais dudit autre mot de configuration de sorte qu'une valeur d'un bit dudit autre mot de configuration détermine un état d'un premier bloc de commutation tandis qu'une valeur d'un autre bit dudit autre mot de configuration détermine un état d'un deuxième bloc de commutation. [0021] Selon un autre mode de réalisation particulier de cette variante, dans lequel chaque registre à décalage dudit circuit de sélection est en outre associé à un élément de commutation d'une succession d'éléments de commutation, chaque élément de commutation étant configure pour : lorsqu'un bit donné dudit autre mot de configuration a, ou adopte, une valeur donnée, adopter un premier état dans lequel l'élément de commutation relie l'entrée du registre à décalage auquel il est associé à la sortie du registre à décalage auquel il est associe et pour lorsque le bit donné dudit autre mot de configuration a, ou adopte, une valeur complémentaire de ladite valeur donnée, adopter un deuxième état dans lequel l'entrée du registre à décalage auquel il est associé est déconnecté de la sortie du registre à décalage auquel il est associé, ledit étage de commande étant configure pour mettre lesdits éléments de commutation de ladite succession d'éléments de commutation dans l'un desdits premier état ou deuxième état en fonction des états respectifs de bits dudit autre mot de configuration, de sorte qu'une valeur d'un bit dudit autre mot de configuration détermine un état d'un élément de commutation de ladite succession d'éléments de commutation, une valeur d'un autre bit de configuration dudit autre mot de configuration détermine un état d'un autre élément de commutation de ladite succession d'éléments de commutation. [0022] Un circuit de sélection est de préférence également prévu dans le sélecteur de lignes. Ainsi, le dispositif d'affichage peut comprendre un sélecteur de lignes muni d'un deuxième circuit de sélection comportant une suite de voies de sorties correspondant à différentes lignes de la matrice, le deuxième circuit de sélection étant doté d'une suite de registres à décalage et d'une suite de commutateurs commandée par au moins un second mot de configuration, chaque registre à décalage du deuxième circuit de sélection étant associé à une voie de sortie de ladite suite de voies de sortie et à un commutateur de ladite suite de commutateurs, le dispositif d'affichage comprenant en outre un deuxième étage de commande doté d'au moins un autre registre mémoire pour recevoir ledit autre mot de configuration, le deuxième étage de commande étant configure pour commander les configurations respectives de la suite de commutateurs du deuxième circuit de sélection par le biais dudit second mot de configuration. [0023] Selon un autre aspect, la présente demande concerne un procédé de gestion de 6 données dans un dispositif d'affichage tel que défini précédemment avec dans cet ordre, des étapes de : - réception d'un ou plusieurs mots de configuration respectivement par un ou plusieurs registre mémoire dudit étage de commande et réception dudit second mot de configuration par ledit autre registre mémoire dudit deuxième étage de commande, - réception par ledit dispositif d'affichage de données de contrôle d'affichage de pixels correspondant à une première image, - réception d'un ou plusieurs nouveaux mots de configuration par lesdits un ou plusieurs registres dudit étage de commande et réception d'un nouveau second mot de configuration, par ledit autre registre dudit deuxième étage de commande, - la réception par le dispositif d'affichage de données de contrôle d'affichage de pixels correspondant à une deuxième image. [0024] En variante, le procédé de gestion de données peut comprendre, dans cet ordre, des étapes de : - réception d'un ou plusieurs mots de configuration respectivement par un ou plusieurs registres mémoires dudit étage de commande et réception dudit second mot de configuration par ledit autre registre mémoire dudit deuxième étage de commande, - réception par le dispositif d'affichage de données de contrôle d'affichage de pixels correspondant à une première ligne d'une première image, - réception d'un ou plusieurs nouveaux mots de configuration par lesdits un ou plusieurs registres mémoire dudit étage de commande, - réception par le dispositif d'affichage de données de contrôle d'affichage de pixels correspondant à une deuxième ligne de la première image. [0025] Selon un autre aspect, la présente demande vise un système de réalité augmentée ou de réalité virtuelle comprenant un dispositif d'affichage tel que défini plus haut. Brève description des dessins [0026] La présente invention sera mieux comprise sur la base de la description qui va suivre et des dessins en annexe sur lesquels : [0027] [fig. I J sert à illustrer un exemple d'architecture d'un dispositif d'affichage tel que mis en oeuvre suivant un mode de réalisation de la présente invention ; [0028] [fig.2] sert à illustrer un exemple de séquence de signaux mis en oeuvre pour l'affichage d'une image formée de macro-pixels et susceptible d'être affichée par un dispositif tel que mis en oeuvre suivant un mode de réalisation de l'invention ; [0029] [fig.3A] sert à illustrer un exemple de réalisation particulier d'un sélecteur de lignes dans un 7 dispositif d'affichage matriciel tel que mis en oeuvre suivant un mode de réalisation de la présente invention ; [0030] [fig.313] sert à illustrer un exemple de réalisation particulier d'un sélecteur de colonnes dans un dispositif d'affichage matriciel tel que mis en oeuvre suivant un mode de réalisation de la présente invention ; [0031] [fig.4] sert à illustrer un exemple d'architecture particulière de dispositif d'affichage dans laquelle le sélecteur de colonnes est dissocié d'une mémoire recevant les données pixels ; [0032] [fig.5] sert à illustrer un exemple de réalisation particulier de sélecteur de colonnes d'un dispositif d'affichage matriciel tel que mis en oeuvre suivant un mode de réalisation de la présente invention et qui est apte à recevoir directement les données pixels ; [0033] [fig.6] sert à illustrer un premier exemple de délimitation en rnacro-pixels par un dispositif d'affichage suivant un mode de réalisation de la présente invention de sorte à réaliser un premier type de compression de données ; [0034] [fig.7] sert à illustrer un deuxième exemple de délimitation en macro-pixels par un dispositif d'affichage suivant un autre mode de réalisation de la présente invention de sorte à réaliser un deuxième type de compression de données ; [0035] [fig.8] sert à illustrer un troisième exemple de délimitation en macro-pixels par un dispositif d'affichage suivant un autre mode de réalisation de la présente invention de sorte à réaliser un troisième type de compression de données ; [0036] [fig.9] sert à illustrer un exemple de sélecteur de colonne d'un dispositif d'affichage suivant un mode de réalisation de la présente invention et permettant de fonctionner avec un flux de données pixels davantage compressé et reprenant le troisième type de com- pression de données ; [0037] [fig.10] sert à illustrer une variante de réalisation du sélecteur de colonnes et qui est apte à recevoir directement les données pixels ; [0038] [fig.11A] [0039] [fig.1113] [0040] [fig.11C] servent à illustrer une compression de données pixels mise en oeuvre au moyen d'un 8 dispositif d'affichage suivant l'invention sur une image comportant une zone d'intérêt et des régions d'intérêt moindre ; [0041] [fig.12] sert à illustrer une méthode de détermination de la localisation d'une zone d'intérêt dans une image que l'on peut afficher avec un dispositif d'affichage tel que mis en oeuvre suivant l'invention. [0042] Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. [0043] Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. [0044] EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS [0045] On se réfère à présent à la figure 1 donnant un exemple d'architecture générale d'un dispositif d'affichage tel que mis en oeuvre suivant un mode de réalisation de la présente invention. [0046] Ce dispositif est doté d'une matrice 1 de pixels 2 et est notamment apte à afficher des macro-pixels, autrement dit des ensembles de pixels voisins qui reçoivent une même donnée de contrôle d'affichage destinée à un pixel, (cette donnée étant encore appelée « donnée pixel ») et auxquels une même valeur de luminosité est par conséquent imposée, afin de réduire localement la résolution d'une ou plusieurs zones de affichée, tout en conservant une résolution plus fine dans d'autres zones de l'image. [0047] Lorsque le dispositif d'affichage est un écran couleur, une donnée pixel contient un ensemble de valeurs de luminosité distinctes pour chacune des couleurs. Au sein d'un macro-pixel ces ensembles de valeurs sont identiques d'un pixel à l'autre. [0048] Les données pixel sont typiquement transmises à la matrice 1 ligne par ligne, en commençant de préférence par le pixel correspondant au coin supérieur gauche de la matrice. Les données correspondant à une même ligne sont dé-sérialisées par un contrôleur de colonnes 5 qui est couplé aux colonnes (rangées verticales) de la matrice 1 situé sur un bord de la matrice. Les données correspondant à une même ligne (rangée horizontale) sont communiquées simultanément aux pixels de la ligne correspondante. [0049] À chaque transfert de données pixel entre le contrôleur de colonnes et la matrice de pixels, les données pixel sont envoyées sur des bus 71,...,7, reliant les pixels d'une même colonne. Un sélecteur 3 de ligne est configuré pour sélectionner la ligne de pixels à laquelle sont destinées les données. Dans le cas où les données extérieures fournies sont de nature numérique, tandis que les pixels formant la matrice sont à commande analogique, le contrôleur 5 de colonnes peut contenir un ensemble de convertisseurs numérique analogique permettant de modifier la nature des données. [0050] Le regroupement de pixels en macro-pixels a ici la particularité d'être réalisé à l'aide d'au moins un mot de configuration numérique formé d'un ensemble de bits dits de 9 configuration, chacun des bits de configuration pouvant déterminer le regroupement de lignes ou colonnes adjacentes pour permettre à ces dernières de recevoir des données pixels identiques simultanément [0051] La figure 2 sert à illustrer un regroupement de pixels en macro-pixels par un dispositif d'affichage mis en oeuvre suivant un mode de réalisation de la présente invention. Le dispositif d'affichage est dans cet exemple prévu pour afficher une image Imi de 2 lignes de 8 pixels 211, , 218 2,1 , 228. [0052] Tout d'abord, au moins un mot de configuration (signal « config ») est reçu dans un registre d'un étage de commande de configuration du contrôleur 5 de colonnes. [0053] Ensuite, des données de contrôle d'affichage des pixels d'une première ligne Lil, respectivement de valeur A, B, C, D sont transmises au contrôleur de colonnes 5 à chaque coup d'horloge (signal CLK 5) de cc contrôleur 5. [0054] Du fait du mot de configuration reçu par l'étage de commande de configuration 6 associé au contrôleur S de colonne, le contrôleur de colonnes adopte une configuration lui permettant de dupliquer une donnée correspondant à une valeur A de luminosité destinée au premier pixel 2,1 simultanément sur plusieurs colonnes et pouvoir afficher des pixel 21,,212,213,214, de même luminosité formant un macre pixel mp,. Des données contenant respectivement les valeurs B, Cet correspondant aux pixels 21S216 ne sont pas dupliquées, tandis qu'une donnée suivante correspondant à une valeur D est dupliquée afin de former un macro-pixel mp4. [0055] Le sélecteur de lignes sélectionne ensuite (coup (l'horloge CLK_3) une deuxième première ligne Li2, à laquelle des données de valeurs respectives E, F, G, H sont transmises de manière séquentielle. [0056] Dans l'exemple de réalisation de la figure 2 un regroupement par colonnes est réalisé pour former des macro-pixels. [0057] Pour réaliser des regroupements par lignes, l'architecture présentée sur la figure 1 peut fonctionner avec un mot de configuration LSW chargé dans un registre d'un étage 4 de commande de configuration couplé au sélecteur 3 de lignes. [0058] Pour réaliser une sélection simultanée de plusieurs lignes afin de présenter une même donnée pixel à des pixels de lignes différentes, le sélecteur de lignes peut être doté d'une architecture telle qu'illustrée sur la figure 3A. [0059] Le sélecteur 3 de lignes est ici doté d'un bloc 30 de circuit comprenant une succession de registres à décalage 311_311, en particulier des registres 1 bit formés par exemple chacun d'une bascule D et recevant un même signal d'horloge CLK_3. Chacun des registres 311,..,31k est associé à une voie de sortie du bloc 30 parmi une succession de voies 351,..,35kde sortie. [0060] Hormis la première voie 351 de sortie, chaque voie 352,..,35k de sortie du bloc 30 est susceptible d'être connectée par le biais d'un commutateur 332,..,33k,et en fonction de la configuration de ce commutateur, soit à une sortie Q du registre à décalage 312,..,31k qui lui est associé, soit à la voie de sortie précédente dans ladite succession de voies de sorties 351,..,35k. Les commutateurs 33,, .. ,33k, sont typiquement formés chacun d'un circuit à transistors. Hormis pour le premier registre 311, l'entrée de chaque registre à décalage 312,..,31k est ici reliée à la voie de sortie associée au registre précédent de la succession de registres. [0061] La configuration de chacun des commutateurs du bloc 30 est contrôlée indivi- duellement par un bit ao akid'un ensemble de bits formant un mot de configuration LSW de sélecteur de ligne chargé dans un registre de configuration 41 de l'étage 4 de commande de configuration du sélecteur 3 de [0062] Dans l'exemple de réalisation illustré, un bit al prévu pour commander la confi- guration du commutateur 332 associé à la voie de sortie 352 est mis à une valeur logique par exemple '0'. Cela place le commutateur 332 dans une configuration où la voie de sortie 352est reliée à la sortie Q du registre à décalage 312qui est associé à cette voie de sortie 352. La voie de sortie 352 reliée à une sortie non inhibée du registre 312 prend alors, lors d'un cycle de l'horloge CLK 3, l'état qu'avait la voie de sortie précédente 351 au cycle d'horloge précédent. Une telle configuration peut permettre la propagation d'un signal par exemple d'activation dans la succession de registres. [0063] Un autre bit a2 prévu pour commander la configuration du commutateur 333 associé à la voie de sortie 35:3 est mis à une valeur logique différente, ici un '1', et permet de placer le commutateur 33:1 clans une configuration différente où la voie de sortie 353est reliée cette fois à la voie de sortie 352 précédente. Dans cette autre configuration, le registre 313 associé à la voie de sortie 353a cette fois une sortie que l'on dit « inhibée » et qui peut être laissée flottante. Cette sortie du registre 313 n'est cette fois pas connectée à sa voie de sortie 35:3 associée. Dans cette autre configuration où au moins deux voies de sorties sont reliées entre elles, on peut dupliquer une donnée pixel sur au moins deux lignes différentes et former ainsi une macro-ligne. [0064] Dans l'exemple particulier illustré sur la figure 3A, les bits de configuration du mot LSW de configuration de sélecteur de lignes permettent de réaliser une duplication d'une donnée pixel sur 3 lignes (macro-ligne 2), en reliant les voie de sortie 35,, 35:1, 354 [0065] Un tel dispositif permet d'obtenir une gestion flexible de la résolution selon un axe vertical de l'image dans la mesure où, outre la taille de regroupement de lignes, le positionnement de ce ou ces regroupements peut être ajusté bit à bit par le mot de configuration LSW. [0066] L'activation des lignes ou macro-lignes dans lesquelles des données pixel sont chargées peut être réalisée par le biais d'un signal d'activation appelé « jeton » émis en entrée de la succession de registres 312,..,31k et destiné à se propager dans le bloc 30, en suivant le principe du passage de jetons. 11 [0067] Le signal d'activation peut être tel qu'avant une arrivée de données destinées à la première ligne de la matrice un '1' d'activation est par exemple présenté à l'entrée de la succession de registres 312,..,31k, tandis qu'un '0' est présenté pour les autres lignes. [0068] Pour réaliser une activation de chaque nouvelle ligne d'une image compressée, un cycle horloge est reçu par le sélecteur 3 de lignes. [0069] L'architecture du dispositif d'affichage illustrée sur la figure 1 prévoit avanta- geusement de pouvoir configurcr à la fois le sélecteur 3 de lignes et le contrôleur 5 de colonnes. [0070] En ce qui concerne l'architecture du contrôleur 5 de colonnes, on peut prévoir comme dans le mode de réalisation illustré sur la figure 3B, un contrôleur 5 muni d'un sélecteur de colonnes dont la structure reprend celle du sélecteur de lignes décrit précédemment. [0071] Ainsi, le sélecteur de colonnes est ici formé d'un bloc 50A de circuit comprenant une succession de registres à décalage 511 511 1-bit chacun associé à une voie de sortie du bloc 50A parmi une succession de voies 551 55k de sortie et chacun associé à un commutateur parmi une succession commutateurs 53,,..,531. Les registres à décalage 51,,..,51k 1-bit sont cette fois commandés par un signal d'horloge CLK 5 différent du signal d'horloge permettant de cadencer le sélecteur de lignes. [0072] Les commutateurs 53,,..,53k sont également contrôlés un à un cette fois par le biais d'un mot de configuration CSW de sélecteur de colonnes chargé dans un registre 61 d'un étage 6 de commande de configuration du contrôleur de colonnes et formé de bits [0073] Dans l'exemple de réalisation illustré, un bit tiT, de commande de configuration du commutateur 534 associé à la voie de sortie 554 est mis à une valeur logique donnée, ici un '0', de sorte à mettre le commutateur 534 dans une configuration où il permet de relier la voie de sortie 554 à la sortie Q du registre à décalage 514 qui con-espond à cette voie de sortie. [0074] Un autre bit b4 de commande de configuration du commutateur 53, associé à la voie de sortie 55, est mis à une valeur logique complémentaire de la valeur donnée, ici un '1' logique qui permet de mettre le commutateur 53, dans une configuration différente où il relie la voie de sortie 55, à la voie de sortie 554 précédente. Cette configuration où les voie de sortie 554, 55 permet de dupliquer une donnée de pixel sur deux colonnes différentes et former une macro-colonne (« macro-colonne 3 »). [0075] Un tel dispositif permet d'obtenir une gestion flexible de la résolution selon un axe horizontal de l'image dans la mesure où, outre la taille de regroupement de colonnes, le positionnement de ce ou ces regroupements peut être ajusté bit à bit par le mot de configuration CSW. [0076] Dans l'exemple de réalisation particulier de sélecteur de colonnes illustré sur la 12 figure 3B, comme pour le sélecteur de lignes, c'est un signal d'activation qui est émis en entrée E de la succession de registres 512,..,51k et qui destiné à se propager, en suivant le principe du passage de jetons et à être appliqué à une ou plusieurs voies de sorties. [0077] Dans ce cas, le contrôleur 5 de colonnes peut être prévu avec une architecture telle qu'illustrée de manière schématique sur la figure 4, avec un sélecteur de colonnes 500 reprenant l'agencement décrit précédemment en liaison avec la figure 3B et dont les voies de sorties sont couplées à une mémoire 59 destinée à recevoir des données pixel. Cette mémoire 59 est formée d'un ensemble d'espaces mémoire, chaque espace mémoire étant associé à une colonne parmi l'ensemble de colonnes de la matrice 1. Chaque espace mémoire est lui-même associé à une voie de sortie parmi l'ensemble des voies 551,..,55k de sorties. [0078] Chaque donnée pixel Di présentée à l'entrée du contrôleur 5 est ici présentée à l'entrée de tous les espaces mémoire de la mémoire 59. Seuls les espaces mémoires sélectionnés par le sélecteur de colonnes 500 mémorisent cette donnée Di. La sélection d'un espace mémoire ou de plusieurs espaces mémoire simultanément résulte elle-même de l'activation d'une voie de sortie (autrement dit de la réception par une voie de sortie d'un jeton d'activation) ou de plusieurs voies de sorties simultanément parmi les voies de sorties du sélecteur 500. Dans cet exemple de réalisation chaque voie de sortie du bloc 50A forme ainsi une sortie de sélection. [0079] Selon une variante de réalisation, prévue en particulier dans le cas où les données pixel sont transmises sous forme numérique, un contrôleur de colonnes doté d'un bloc 50B dans lequel les fonctions de sélection et de mémorisation sont combinées peut être prévu. [0080] Un exemple d'implémentation de ce type de contrôleur de colonnes est illustré sur la figure 5. Il comprend un circuit 50B doté d'un étage identique au circuit 50A décrit précédemment en lien avec la figure 3B, et qui est dupliqué pour chacun des N bits (avec N un entier qui peut être supérieur à 2) nécessaires à l'encodage d'une donnée pixel. [0081] Chaque entrée du circuit 50B ne reçoit dans ce cas plus un signal d'activation sous forme d'un jeton de sélection mais un bit d'une donnée pixel. [0082] Dans l'exemple de réalisation illustré où l'on prévoit par exemple N=3 entrées, en parallèle d'une première succession de registres 511,...,51k à décalage 1-bit, on prévoit une deuxième succession de registres à décalage 5121,...,512k, et une troisième succession de registres à décalage 5131,...,513k. En parallèle de chaque voie de sortie de la succession de voies 5.51,..., 55k on prévoit N-1 autres voies de sortie. Dans cet exemple où N=3, on a donc respectivement une voie de sortie prévue pour un premier bit de donnée pixel, une voie de sortie pour un deuxième bit de cette même donnée 13 pixel, et une voie de sortie pour un troisième bit de cette même donnée pixel. Les voies de sorties 55,,55,1,5531..., 55k,55,1,5531, forment des sorties de données par lesquelles des données pixels sont amenées à passer dans la mesure où un bit d'une donnée pixel émise en entrée E bit2 et destinée à une voie de sortie 5524 passe successivement par toutes les voies de sorties 5521.5522,5523 situées entre cette entrée et la voie de sortie 55 24- [0083] La succession de commutateurs 5321, ..., 53,k en sortie respectivement des registres à décalage 51,1,...,512ket la succession de commutateurs 5331, 533k en sortie respec- tivement des registres à décalage 513'...,51 31, est commandée par le même mot de configuration CSW que la succession de commutateurs 531, -.-, 53k- [0084] Ainsi, dans l'exemple illustré, un bit de configuration 113 du mot CSW mis par exemple à une valeur logique '1', permet de placer les commutateurs 534,5324,5334 dans une configuration dans laquelle les sorties Q respectives des bascules 514,5124, 51 34 sont inhibées. Ainsi, les voies de sortie 554,5524, 55,m, sont reliées respectivement aux voies de sortie 55.3,5523, 553:-3, les précédant dans la succession de voies de sorties, ce qui permet de dupliquer les bits d'une donnée pixel sur plusieurs sorties S3, S4 de données correspondant chacune à une colonne de pixels de la matrice. [0085] Les mots de configuration LSW, CSW destinés à configurcr le sélecteur 3 de lignes et le contrôleur de colonnes 5 peuvent être transmis au dispositif d'affichage par un canal spécifique distinct de celui fournissant un signal vidéo correspondant à une séquence d'images. En variante, on peut incorporer ces mots de configuration dans le flux vidéo lui-même, par exemple sous forme de métas-données ou sous forme de « pixels de configuration » intégrés au flux vidéo. De tels pixels de configuration peuvent être des pixels rajoutés à l'image, par exemple en ajoutant une ligne spécifique de configuration en bordure, de préférence supérieure, d'une image à afficher. Une colonne spécifique en bordure latérale d'une image peut être également prévue. Cette ligne spécifique ou colonne spécifique n'est ensuite pas affichée. Ainsi, des champs d'un flux vidéo normalement destinés à la transmission des données de couleurs des pixels peuvent être utilisés pour transmettre les mots de configuration. Ce mode de transmission où les mots de configuration empruntent un format semblable aux données pixels permet de limiter le nombre de composants additionnels nécessaires à la gestion du signal vidéo. [0086] Dans le cas où les tailles et positionnement des macros pixels restent inchangés d'une image à l'autre d'une séquence d'images, on peut prévoir de ne pas transmettre de mot de configuration et ne transmettre ainsi ces mots de configurations CSW, LSW que lorsqu'ils sont modifiés afin de redéfinir de nouveaux positionnements de macro-pixels sur une nouvelle image. [0087] Les deux mots de configuration CSW, LSW peuvent être transmis aux registres 41, 14 61 avant l'envoi de chaque image d'une séquence d'images. Dans ce cas, un même mot de configuration CSW est employé pour toutes les lignes d'une image, l'image compressée transmise comportant alors le même nombre de pixels pour chacune de ses lignes. L'image compressée (autrement dit correspondant à un ensemble compressé de données pixels) transmise au dispositif d'affichage conserve alors un aspect « rectangulaire », dans la mesure où toutes les lignes correspondent au même nombre de données pixels, la même quantité de données pixel étant envoyée durant chaque temps ligne. [0088] La 6 illustre un exemple d'image L affichée sur laquelle des macro-pixels mpl,..., mp- (délimités par des bordures à trait épais) sont définis et correspondent à des groupes de pixels p, (délimités par des bordures à trait fin) de même valeur construits à partir d'une image Icomp, compressée susceptible d'être reçue par un dispositif d'affichage tel que mis en oeuvre suivant l'invention. Dans ce cas, le flux vidéo reçu par le dispositif d'affichage se rapproche d'un flux standard généralement prévu pour la transmission d'images rectangulaires. Il est également possible d'envoyer un nouveau mot de configuration LSW du sélecteur 3 de lignes avant chaque suite de données pixels correspondant à une nouvelle image d'une séquence d'images et d'envoyer un nouveau mot de configuration CSW pour le contrôleur 5 dc colonnes avant chaque suite dc données pixels correspondant à une nouvelle ligne de l'image. Cela peut imposer une transmission d'une quantité de mots de configuration plus importante que dans l'exemple décrit précédemment mais peut permettre, pour certains cas, d'atteindre des taux de compression plus élevés en diminuant la résolution horizontale au-dessus et en dessous d'une zone d'intérêt. [0089] Un tel mode de transmission des mots de configuration peut impliquer une image compressée Icomp2 d'aspect non-rectangulaire (quantité différente de données pixel envoyée durant chaque temps ligne) telle qu'illustrée par exemple sur la figure 7, donnant lieu à l'affichage d'une image 12 formée de macro-pixels mp'i, mp'2, mp' 3... mp mp g, mp 9. [0090] Avantageusement, lors de la transmission des mots de configuration LSW et CSW, on peut prévoir de ne pas transmettre de bit correspondant aux premier bits ao et b0 de configuration de ces mots et ne transmettre ainsi que les bits suivants a1.. .a et Les premiers bits a0 et bo bits peuvent en effet être mis à une valeur par défaut dans la mesure où la première ligne ou la première colonne ne résulte pas d'une duplication d'une ligne ou colonne précédente. [0091] Dans les exemples de réalisation décrits précédemment, on obtient l'affichage d'images avec une même résolution verticale en tout point d'une ligne de l'image. Or, dans certains cas, la résolution verticale ainsi imposée peut s'avérer plus importante que nécessaire de part et d'autre d'une zone d'intérêt. La présente une image 13 qui résulte d'une image compressée Tcomp3 comportant moins de pixels que l'image compressée icomp2 de l'exemple précédent et dans laquelle le découpage en macropixels mp"4, mp"9 est tel que la résolution verticale évolue le long d'une ligne de l' image. [0092] Un tel découpage peut être mis en oeuvre à l'aide d'un autre exemple de sélecteur de colonnes tel qu'illustré sur la figure 9. [0093] Le bloc 50C de sélection représenté s'adapte à une architecture telle que celle décrite précédemment en lien avec la figure 4, où l'on associe le sélecteur de colonnes à une mémoire de données et où ce sélecteur de colonnes reçoit en entrée un signal d'activation, en particulier de type jeton, tandis que les données pixel sont transmises à une mémoire ayant un fonctionnement tel que décrit précédemment et susceptible de mémoriser des données pixels à transmettre à la matrice en fonction du signal d'activation. [0094] Dans ce bloc 50C de circuit, qui reprend la succession de registres à décalages 511 51k et de commutateurs 531,...,53k, la configuration des voies de sorties 551, ...., 55 k dépend cette fois en outre d'un second mot de configuration CSW' colonne introduit dans un deuxième registre 66 de l'étage 6 de commande de configuration. [0095] Les voies 551,..., 55k de sortie ne sont ici pas directement couplées aux éléments de mémorisation de la mémoire recevant des données pixels. Le circuit est cette fois couplé à la mémoire par l'intermédiaire de sorties de sélection 571, ..., 57k. Les voies de sorties 55,, ...., 55k, ne sont susceptibles d'être couplées à la mémoire et d'activer des éléments de mémorisation associés que lorsqu'elles sont reliées à une sortie de sélection elle-même couplée à la mémoire. Des blocs de commutation intermédiaires 56,,..., 56k, sont ainsi prévus pour modifier l'agencement entre chaque voie de sortie 55,, 55k, et sa sortie de sélection associée 571, 57k. De même que les com- mutateurs 53,,...,53k, chaque bloc de commutation 561,..., 56k, peut être formé par exemple d'un circuit à transistors. [0096] Le nouveau mot de configuration CSW' formé de bits b'0...b'k I permet d'empêcher un jeton déplacé par le sélecteur de colonne d'activer des sorties de sélection 57,, ...., 57k con-espondant à des éléments mémoires pour lesquels le contenu en donnée pixel ne doit pas être mis à jour. De cette manière, il n'est pas nécessaire de fournir de données pixel pour des colonnes correspondant à des sorties de sélection désactivées par ce second mot de configuration CSW', ce qui peut permettre de réduire la quantité de données pixel nécessaire à l'affichage et de réaliser ainsi une compression accrue. [0097] Les commutateurs 531,..., 53k sont dans cet exemple chacun commandés par l'état d'un signal en sortie d'une porte logique 671,...67k réalisant dans cet exemple une fonction logique OU. La configuration d'un commutateur donné est ainsi le résultat d'une fonction logique OU entre un bit de configuration du second mot de confi- 16 guration CSW', et un bit de configuration du mot de configuration CSW. Dans l'exemple illustré, le bit b'1=1 du mot CSW' et 10111=0 du mot CSW mettent une sortie de la porte 672 à une valeur logique '1' permettant de placer le commutateur 532 dans une configuration dans laquelle, la voie de sortie 552 auquel il est associée est reliée à la voie de sortie 551 précédente. Une valeur logique complémentaire, par exemple un '0' logique, de la sortie de la porte 672 place le commutateur 532 dans une configuration différente, pour laquelle la voie de sortie 552 est reliée cette fois à la sortie Q du registre 512 associé à cette voie de sortie 552. [0098] Chaque bloc de commutation 561,..., 56k est quant à lui configure pour : en fonction de la valeur d'un bit de configuration b'0,...,b'k_i du second mot CSW', alternativement adopter soit, un premier état dans lequel ce bloc de commutation relie une voie de sortie 551, ... , 55k à laquelle il est associé à une sortie de sélection 571 57k soit un deuxième état dans lequel la voie de sortie 551,..., 55k est déconnectée de la sortie de sélection 571,..., 57k associée, cette dernière ne pouvant alors pas transmettre de signal à un autre étage du contrôleur 5 de colonnes et en particulier de jeton d'activation à la mémoire 59. [0099] Une valeur donnée, dans cet exemple un '1' logique, d'un bit b'k 2 du second mot CSW' met un bloc de commutation 56k 'dans le deuxième état, et le commutateur 53 associé dans une configuration dans laquelle sa voie de sortie associée 55k , est reliée à une voie de sortie précédente 551 2, tandis qu'une valeur complémentaire (ici un '0' logique) de ladite valeur donnée du même bit de configuration b'k 2 du second mot CSW' met le bloc de commutation 56k , dans le premier état. [0100] Dans l'exemple de réalisation illustré, le second mot de configuration CSW' permet d'inhiber certaines sorties de sélection 572, 514. et 574 en appliquant un '1' logique aux bits b'i, b'n, b'_' permettant de commander respectivement les blocs de commutation 56 2, 562,et 564. Lorsqu'une sortie est inhibée, un signal d'activation tel qu'un jeton se traduisant par exemple par un '1' logique n'est alors pas communiqué à la mémoire 59 de données. [0101] Bien que non représenté sur les figures 9 et 10, il est possible d'avoir le cas où b'k , = 0 et bk I = 1, lorsqu'une nouvelle donnée est transmise à un macro-pixel comprenant au moins deux colonnes. [0102] Cette configuration et celle des voies de sortie 552, 552, et 554, associées permet à un jeton en entrée E de passer directement en un unique cycle horloge à la voie de sortie 555. [0103] Au niveau de la mémoire de données, les éléments mémoires correspondant à des sorties isolées ne mémorisent pas de nouvelle donnée, et peuvent conserver une donnée pixel utilisée pour une macro ligne précédente. [0104] Le second mot de configuration CSW' peut être amené à être modifié pour chaque 17 nouvelle macro ligne à afficher. [0105] L'exemple de réalisation de la figure 9 prévoit une commande de la configuration des commutateurs 531, ... , 53k par le biais d'une fonction logique OU. On peut prévoir de réaliser cette commande par le biais d'autres fonctions logiques, par exemple de sa fonction logique complémentaire (NON OU), ou par exemple d'une fonction NON ET ou bien de sa complémentaire (ET). La fonction utilisée pour obtenir le comportement souhaité peut dépendre de la correspondance choisie entre la polarité des bits de configuration et l'état des différents commutateurs. [0106] Une variante de réalisation du sélecteur de colonnes décrit précédemment et permettant d'assurer une fonctionnalité similaire à celle du circuit donné sur la figure 9, est illustrée sur figure 10. [0107] Elle concerne cette fois un cas dans lequel des données pixel sont émises en entrée Ed du sélecteur de colonnes. Dans cet exemple, les voies de sorties 551,..., 55k d'un bloc 50D de circuit de sélection forment ainsi des sorties de données pixel. L'exemple de réalisation illustré correspond à des données pixels codées sur 1 bit. Dans le cas où l'on prévoit des données sur plusieurs bits on met en parallèle plusieurs circuits tel que celui représenté, chaque entrée et chaque voie de sortie correspondant dans cc cas à un bit de donnée pixel. [0108] Le bloc 50D de circuit de sélection illustré reprend la succession de registres à décalages 511,...,51k, de commutateurs 53,,...,53k, ainsi que les registres 61, 66, dc stockage respectivement du premier mot de configuration CSW et du second mot de configuration CSW' et les portes logiques 67,' 671 de commande des commutateurs 53,,.... 531. [0109] Les commutateurs 53,,..., 53k sont dans cet exemple également chacun commandés par l'état d'un signal en sortie d'une porte logique 67,,...67k réalisant dans cet exemple une fonction logique OU. La configuration d'un commutateur donné est ainsi le résultat d'une fonction logique OU entre un bit de configuration du second mot de configuration CSW', et un bit de configuration du mot de configuration CSW. [0110] Les bits du second mot de configuration CSW' permettent cette fois de contrôler l'état un à un d'éléments de commutation 58,,..., 58k associés respectivement aux bascules 5h. Les éléments de commutation 58,' 58k sont par exemple formés chacun de circuit à transistors. Chaque élément de commutation 581,..., 58k est configuré pour, en fonction de la valeur d'un bit de configuration du second mot CSW', alternativement adopter un premier état dans lequel il relie une sortie Q d'un registre 511,..., 51k en entrée duquel il se situe à une entrée D de ce registre, et un deuxième état dans lequel la sortie Q est cette fois déconnectée de l'entrée D. Dans cet exemple de réalisation particulier, une valeur donnée, dans cet exemple un '1' logique, d'un bit b'0 du second mot CSW' met un élément de commutation 581 dans le premier 18 état, tandis qu'une valeur complémentaire (ici un '0' logique) du même bit de configuration b'o du second mot CSW' place le bloc de commutation 58 dans le deuxième état. [0111] Lorsqu'un élément de commutation 58k se trouve dans le deuxième état, l'entrée du registre associé peut-être, pour les registres suivant le premier registre 511, connectée à une voie de sortie précédente, c'est à dire associée à un registre précédent, en particulier lorsqu'un commutateur 531,...,53k associé à cette voie de sortie précédente est connecté à la sortie du registre précédent. [0112] Une valeur donnée, dans cet exemple un '0' logique, d'un bit Ifk, du second mot CSW' met un bloc de commutation 58" dans le deuxième état, tandis qu'une valeur complémentaire (ici un '1' logique) de ladite valeur donnée du même bit de configuration b'k_2 du second mot CSW' met le bloc de commutation 58" dans le premier état. [0113] Ainsi, dans l'exemple de réalisation illustré, un élément de commutation 58, associé à un registre 512 est mis, par le biais d'un bit h', du deuxième mot de configuration CSW' dans le premier état. L'entrée D du registre à décalage 51, auquel l'élément de commutation 582 est associé étant reliée à la sortie Q de cc même registre 512, ce registre 512 conservant ainsi en sortie le même état. Un élément de commutation 58s associé à une bascule 51s est mis, par le biais d'un autre bit b'4 du deuxième mot de configuration CSW' dans le deuxième état. L'entrée D du registre à décalage 51s auquel il est associé est connecté à la voie de sortie 554 associée au registre à décalage 514 précédent. [0114] L'action des bits du deuxième mot de configuration CSW' suries portes logiques 67, 67k est conservée durant la réception des données pixel. [0115] Cette action peut être neutralisée avant un transfert de données du contrôleur de colonnes à la matrice de pixels. [0116] Sur la figure 10, le bloc 50D de circuit de sélection du contrôleur de colonnes est re- présenté dans une configuration correspondant à une phase de réception de données. Dans la configuration particulière illustrée, les registres 511 et 51s permettent de recevoir de nouvelles données à destination de macros colonnes 1 et 3, tandis que le registre 512 conserve une donnée déjà présentée à une macro colonne 2, pour une ligne précédente de la matrice. [0117] Lors d'une phase de transfert (non représentée) des données à la matrice, on impose alors au commutateur 532, dans cet exemple par le biais d'un '0' logique sur le bit bl, un état dans lequel la voie de sortie de sortie 552, auquel il est associé est reliée en sortie Q du registre 512. Le deuxième mot de configuration CSW' ne sert alors plus lors de cette phase à commander les commutateurs 551,...,55k. La neutralisation de l'effet du deuxième mot de configuration CSW' permet alors à la macro colonne 2 de 19 recevoir la donnée qui a été conservée par le registre 512 durant la phase de réception des données. Une manière de neutraliser l'effet du deuxième mot de configuration CSW', est d'imposer une même valeur logique à tous ses bits bits en par- ticulier lorsque les portes logiques 67'...67k sont de type OU, ou d' implémenter la fonction de neutralisation dans la fonction logique qui commande les commutateurs 55 1- 55k afin de commander cette neutralisation par un unique signal plutôt que par la modification de tous les bits de CSW'. [0118] Les figures 11A-11C illustrent un principe de compression décompression d'images à afficher par un écran tel que décrit précédemment. [0119] Sur ces figures sont respectivement représentées : une image à afficher comprenant une zone d'intérêt (figure 11A), une image (figure 11B) telle que transmise au dispositif d'affichage mis en oeuvre suivant l'invention et dont les pixels correspondent à des macro-pixels d'une image destinée à être affichée selon un découpage en rnacropixels tel qu'illustré sur la figure 6, et une image reconstituée (figure 13C) susceptible d'être affichée par l'écran du dispositif d'affichage tel que mis en oeuvre suivant l' invention. [0120] L'image à afficher comporte une zone d'intérêt Zi pour laquelle on souhaite conserver une résolution plus importante, dans cet exemple dont on souhaite conserver la résolution initiale ainsi qu'une ou plusieurs régions d'intérêt moindre Rim, R'irn. Les régions Rim, R'im sont prévues avec une résolution moindre par exemple divisée par 10. Dans cet exemple particulier l'affichage d'une image d'une résolution initiale de 490 x 490 pixels ne requière la transmission à l'écran que d'une image compressée de 184 x 184 pixels, soit environ 7 fois moins de données pixels. On prévoit d'ajouter à' cette image compressée des bits de configuration nécessaires, dans cet exemple 490+490= 980 bits pour définir les macro-pixels au niveau de l'écran. Si l'on considère qu'une couleur d'un pixel est codée sur 24 bits à raison de 8 bits par canal Rouge, Vert, Bleu, la quantité totale de données transmises à l'écran est de 184 x 184 x 24 + 980 = 813 524 bits. [0121] La transmission de l'image originale sans compression aurait nécessité 490 x 490 x 24 = 5 762 400 bits, soit environ 7 fois plus. La présence des mots de configuration dans la totalité de données à traiter n'est pas significative et s'avère ici négligeable devant la quantité de données nécessaires à la description de l'image à afficher. [0122] Le dispositif d'affichage peut également trouver des applications par exemple dans un système de réalité augmentée où un dispositif informatique muni d'au moins un processeur superpose en temps réel des éléments d'images 2D, 3D, vidéos à des images réelles. [0123] Le dispositif d'affichage peut également trouver des applications dans les systèmes de réalité virtuelle où un dispositif informatique muni d'au moins un processeur génère en temps réel des d'images 2D, 3D, vidéos artificielles. [0124] La figure 12 représente schématiquement un système informatique de réalité virtuelle ou de réalité augmentée utilisant un dispositif d'affichage 100 à résolution variable tel que décrit précédemment. [0125] Ce système muni d'au moins un processeur de données ou d'un ordinateur comporte un bloc de génération 104 de signal dont le rôle est de générer une image destinée à être affichée par un écran du dispositif d'affichage. Ce bloc 104 est apte à recevoir des données de paramétrage permettant de définir l'environnement qui sera présenté à un utilisateur U au travers de l'écran. Ce bloc 104 est également destiné à recevoir des données permettant de définir une ou des zones d'intérêt sur l'écran afin de générer un signal vidéo compressé permettant d'afficher des régions d'intérêt moindre en plus basse résolution que la zone d'intérêt. Le bloc 104 peut être réalisé par exemple par un circuit intégré de type processeur graphique (GPU) programmé pour générer le signal de commande de l'écran à partir d'une description numérique d'une scène à rendre et d'une ou plusieurs zones d'intérêt. [0126] Une image destinée au dispositif d'affichage 100 peut être générée de manière conventionnelle, puis compressée dans ce bloc de génération 104 de signal au moyen d'une étape de traitement ultérieur. Il est également possible de prévoir un bloc 104 apte à générer nativement une image sous forme compressée. Cela évite de générer un rendu en haute définition dans une région où la résolution est amenée à être dégradée ultérieurement. Le bloc de génération 104 d'image peut être par la suite transmis à l'écran sous forme compressée grâce à un lien de transmission 105 assurant à la fois le transport du signal vidéo et des mots de configuration. L'exemple de réalisation illustré sur la figure 12 prévoit un lien 105 dédié au transport du seul signal vidéo en utilisant un lien séparé 106 pour l'acheminement des mots de configuration. Les données permettant de définir les zones d'intérêt de l'écran peuvent être extrapolées par le bloc 104 grâce à une estimation de l'intérêt de chaque partie de la scène rendue. Il est possible d'obtenir ces informations par le biais d'un système 102 de suivi des pupilles d'un utilisateur U. Le système 102 de suivi des pupilles peut être par exemple un système tel qu'utilisé par exemple dans le document de Li and W. G. Wee, "An efficient method for eye tracking and eye-gazed FOV estimation" 2009 16th IEEE International Conférence on Image Processing (ICIP), Cairo, 2009, pp. 2597-2600. doi: 10.1109/ICIP.2009.5413997. [0127] Cela permet de définir comme zone d'intérêt une partie de l'écran sur laquelle l'utilisateur U est focalisé. [0128] 11 est également possible en variante de prévoir un bloc générateur de signaux qui réalise seulement une étape de conversion, par exemple en recevant lui-même un flux vidéo encodé dans un format classique et en générant le signal compressé et les mots 21 de configurations attendus pas l'écran à résolution variable. [Revendication I]