Brevet FR3090997A1 — publié le 20200626

Description Titre de l'invention : Procédé de réalisation d'un transistor à source et drain surélevés Domaine technique [0001] La présente invention concerne un procédé de réalisation d'espaceurs d'un transistor. Elle concerne plus particulièrement la réalisation d'espaceurs en forme de « L ». La présente invention trouvera pour application avantageuse la réalisation d'un transistor comprenant des source et drain surélevés et présentant des facettes latérales inclinées . Technique antérieure [0002] Les performances de commutation d'un transistor peuvent être améliorées en réduisant la résistance d'accès aux régions source et drain du transistor. [0003] Une solution pour réduire cette résistance d'accès consiste à surélever les régions source et drain de part et d'autre de la grille du transistor, généralement par reprise d'épitaxie à partir du substrat. Une telle configuration de transistor comprenant une grille et des régions source et drain surélevées est appelée RSD, acronyme anglais de « Raised Source/Drain ». [0004] La grille du transistor est isolée vis-à-vis des régions source et drain par des espaceurs, communément dénommés spacers d'après la terminologie anglo-saxonne. Les régions source et drain sont ici indifférenciées et référencées par un même acronyme « S/D ». [0005] Les espaceurs couvrent les flancs latéraux de la grille et prennent appui sur le substrat au pied de la grille. [0006] Dans une configuration RSD, la reprise d'épitaxie en bordure des espaceurs peut être influencée par la forme de ces espaceurs. Des espaceurs présentant des flancs sensiblement verticaux sur toute la hauteur de la grille favorisent la formation de S/D surélevés en couche, prenant appui contre les espaceurs. Cette configuration génère cependant une augmentation de la capacité de recouvrement entre les S/D et la grille, ce qui nuit aux performances de commutation du transistor. [0007] Des espaceurs présentant une forme en L adossés aux flancs de la grille favorisent la formation de S/D surélevés facettés, présentant des flancs libres séparés des espaceurs. Cette dernière configuration permet (l'augmenter la distance de séparation entre les S/ D facettés et la grille. La capacité de recouvrement est ainsi diminuée. Les performances des transistors RSD sont ainsi améliorées. [0008] Les figures 1A à 1E illustrent un procédé connu pour former des espaceurs en forme de L et, in fine, des S/D facettés. [0009] Ce procédé connu comprend les étapes de procédé suivantes : 2 100101 Une première couche 30 en un premier matériau diélectrique est déposée de façon conforme sur la grille 20 et sur la couche active 11 semi conductrice. [0011] Une deuxième couche 40 en un deuxième matériau différant du premier matériau est déposée de façon conforme sur la première couche 30 (fig. 1B). [0012] Une gravure anisotrope des premier et deuxième matériaux, sélective vis-à-vis du matériau de la couche serai conductrice 11, est réalisée de sorte à retirer une partie sacrificielle des première et deuxième couches 30, 40 en regard de la couche active 11, en conservant des parties 31, 32, 41 des première et deuxième couches 30, 40 situées sur les flancs 24 de la grille 20 (fig. 1C). [0013] Une gravure isotrope du deuxième matériau, sélective vis-à-vis du premier matériau, est réalisée de sorte à retirer la partie 41 de la deuxième couche 40 en conservant les parties 31, 32, de la première couche 30. [0014] Les parties 31, 32, de la première couche 30 forment ainsi un espaceur en forme de L sur chacun des flancs 24 de la grille 20 (fig. 1D). [0015] Les S/D 60 formés par reprise d'épitaxic présentent alors des flancs facettés 61 (fig. 1E). [0016] Un inconvénient de cette solution est que la gravure anisotrope des premier et deuxième matériaux induit une consommation de la couche active 11 par surgravure. Cette consommation de la couche active 11 a pour inconvénient de favoriser l'apparition de défauts cristallins dans les S/D lors de la reprise d'épitaxie. [0017] Un autre inconvénient de cette solution est que les différentes vitesses de gravure des premier et deuxième matériaux induisent, à l'échelle de la plaque (habituellement désignée par le vocable anglais wafer) portant les transistors, une inhomogénéité dans la consommation de la couche active, en particulier dans le cas d'une grande densité d'intégration des transistors. [0018] La présente invention a pour objectif de pallier en partie au moins les inconvénients mentionnés ci-dessus. [0019] Un objet de la présente invention est de proposer un procédé de formation d'espaceurs en forme de L limitant la consommation de la couche active. [0020] Un autre objet de l'invention est de proposer un procédé de réalisation d'un transistor comprenant des S/D surélevés facettés présentant une qualité cristalline améliorée. Résumé de l'invention [0021] Pour atteindre cet objectif, la présente invention prévoit un procédé de réalisation sur une couche active semi-conductrice d'au moins un transistor comprenant une grille, une source et un drain, lesdits source et drain étant surélevés par rapport à la couche active et présentant des facettes latérales inclinées par rapport à une direction normale à la couche active, référencée direction Z, le procédé comprenant au moins les étapes 3 suivantes : Fournir un empilement comprenant la couche active s'étendant principalement selon un plan principal et un motif de grille, le motif de grille présentant des flancs latéraux s'étendant perpendiculairement à la couche active ; Déposer sur le motif de grille et la couche active une couche en un matériau diélectrique présentant une épaisseur 030 et comprenant des portions, dites portions latérales, recouvrant les flancs latéraux, et des portions, dites portions basales, s'étendant principalement parallèlement audit plan principal, les portions latérales étant sensiblement normales aux portions basales ; Réaliser une modification isotrope de ladite couche sur une épaisseur e301, de façon à obtenir une première portion de couche modifiée comprenant un matériau diélectrique modifié, avec e301 2nm, de préférence e300 > 3 nm et de préférence 300 = 5nm. Selon un mode de réalisation, l'épaisseur emo est telle que em,0 2nm et de préférence elo, > 5nm. L'épaisseur e401 est telle que elo, 2 nm, et de préférence e:,01 > 5 nm. Plus généralement, 2 nm