Brevet FR3090917A1 — publié le 20200626

Description Titre de l'invention : DISPOSITIF SYNCHRONE MUNI D'UN CIRCUIT DE GARDE DE MARGE Domaine technique [0001] La présente description concerne de façon générale le domaine des circuits intégrés, et en particulier un dispositif synchrone comprenant un circuit de garde de marge Technique antérieure [0002] On a déjà proposé d'améliorer les performances de circuits et/ou de réduire leur consommation d'énergie en modifiant des fréquences d'horloge et/ou des tensions d'alimentation fournies à des régions de circuits intégrés. Toutefois, au-delà d'un certain point de fonctionnement correspondant à une limite de fréquence d'horloge et de tension d'alimentation, le circuit ne va plus fonctionner correctement. [0003] En particulier, un circuit intégré ne maintiendra plus ses fonctionnalités correctement si un ou plusieurs de ses dispositifs synchrones sont soumis à des violations temporelles. Les dispositifs synchrones comprennent des registres, des bascules, des mémoires et des verrous. De tels dispositifs sont en général caractérisés par un temps de pré-positionnement tS qui doit être respecté afin de garantir la stabilité. Le temps de pré-positionnement tS définit une période de temps avant un front d'horloge significatif pendant lequel la donnée d'entrée du dispositif synchrone ne doit pas changer. Une violation temporelle survient si le temps de pré-positionnement n'est pas respecté. [0004] Une analyse temporelle statique d'une conception de circuit intégré peut identifier un ou plusieurs chemins de transmission critiques, qui sont les chemins de transmission ayant les délais de propagation les plus longs entre deux dispositifs synchrones dans le circuit. Les délais de propagation sur ces chemins de transmission critiques sont utilisés en général pour déterminer la fréquence d'horloge maximum permise du circuit. [0005] Une publication de Y. Kanitake et al. intitulée "Possibilities to Miss Predicting Timing Errors in Canary Flip-flops", IEEE, Jan. 7, 2011, propose des solutions pour améliorer les performances d'un circuit en incorporant des circuits de détection dans un circuit intégré, les circuits de détection détectant le moment où surviennent des violations temporelles afin que le niveau (l'alimentation puisse être modifié en conséquence. [0006] Un type de circuit de détection qui a été proposé pour détecter des violations tem- porelles potentielles est un dispositif de surveillance de marge. Un tel dispositif détermine le moment où le temps de marge, défini comme la marge temporelle avant 2 qu'une violation temporelle survienne, descend en dessous d'un seuil donné. [0007] Les conceptions existantes de circuits de surveillance de marge ont tendance à occuper une surface relativement grande, ou bien souffrent d'autres inconvénients. Il existe donc un besoin dans la technique pour un nouveau type de circuit de surveillance de marge ayant une surface relativement faible et/ou procurant d'autres avantages par rapport à des solutions existantes. Résumé de l'invention [0008] Un objet de modes de réalisation de la présente description est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. [0009] Selon un mode de réalisation, on prévoit un dispositif synchrone comprenant : un premier verrou ayant une entrée de données recevant un signal d'entrée de données, le premier verrou étant agencé pour mémoriser le signal d'entrée de données pendant un premier état d'un premier signal d'horloge ; et un circuit de garde de marge comprenant : un élément de retard ayant unc entrée couplée à l'entrée de données du premier verrou et agencé pour générer, au niveau de sa sortie, un signal de données retardé ; une cellule à entrée contrôlée ayant une entrée couplée à une sortie de l'élément dc retard, la cellule à entrée contrôlée étant agencée pour propager le signal de données retardé pendant le premier état du premier signal d'horloge ; et un comparateur ayant une première entrée couplée à unc sortie de données du premier verrou et une deuxième entrée couplée à une sortie de la cellule à entrée contrôlée. [0010] Selon un mode dc réalisation, l'entrée de l'élément de retard est connectée à l'entrée de données du premier verrou. [0011] Selon un mode dc réalisation, le dispositif synchrone comprend en outre un autre verrou ayant une entrée de données couplée à une sortie du comparateur, l'autre verrou étant agencé pour mémoriser un signal de sortie du comparateur pendant un deuxième état du premier signal d'horloge. [0012] Selon un mode dc réalisation, l'autre verrou est agencé pour recevoir un deuxième signal d'horloge correspondant à l'inverse du premier signal d'horloge. [0013] Selon un mode dc réalisation, le dispositif synchrone comprend en outre une porte logique supplémentaire pour forcer une entrée du comparateur à un état haut ou bas pendant une phase de test du circuit de garde de marge. [0014] Selon un mode de réalisation, la porte logique est une porte ET ou une porte NON ET. [0015] Selon un mode de réalisation, le comparateur est une porte OU EXCLUSIF ou une porte NON OU EXCLUSIF. [0016] Selon un mode de réalisation, la cellule à entrée contrôlée comprend au moins un transistor connectant l'entrée de la cellule à entrée contrôlée à une sottie de la cellule à 3 entrée contrôlée, ledit au moins un transistor étant commandé sur la base du premier signal d'horloge. [0017] Selon un mode de réalisation, la cellule à entrée contrôlée comprend une porte de passage. [0018] Selon un mode de réalisation, la cellule à entrée contrôlée comprend en outre un inverseur connectant la sortie de la porte de passage à la deuxième entrée du comparateur. [0019] Selon un mode de réalisation, le dispositif synchrone comprend en outre un mul- tiplexeur ayant une première entrée couplée à une entrée de données du dispositif synchrone, une deuxième entrée couplée à une entrée de test du dispositif synchrone, et une sortie fournissant le signal d'entrée de données du premier verrou. [0020] Selon un mode de réalisation, le dispositif synchrone comprend en outre un deuxième verrou ayant une entrée de données couplée à la sortie de données du premier verrou, le deuxième verrou étant agencé pour mémoriser un signal de données de sortie du premier verrou pendant un deuxième état du premier signal d'horloge. [0021] Selon un mode de réalisation, on prévoit un support de stockage non transitoire mé- morisant une librairie de cellules standard définissant au moins une cellule standard pour mettre en oeuvre le dispositif synchrone susmentionné. [0022] Selon un mode de réalisation, on prévoit un procédé de conception de circuit mis en oeuvre par un ordinateur, le procédé comprenant la réalisation d'une analyse temporelle statique sur une conception de circuit pour identifier au moins un dispositif synchrone recevant un signal de données avec un temps de marge inférieur à un seuil de durée par rapport à un front temporel du signal d'horloge, et le remplacement dudit au moins un dispositif synchrone dans la conception de circuit par une cellule modifiée mettant en oeuvre le dispositif synchrone susmentionné. [0023] Selon un mode de réalisation, on prévoit un dispositif informatique agencé pour exécuter un programme informatique amenant la mise en oeuvre du procédé susmentionné. Brève description des dessins [0024] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0025] [fig.1] la figure 1 représente schématiquement un dispositif synchrone et un dispositif de surveillance de marge selon une solution qui a été proposée ; [0026] [fig.2] la figure 2 représente schématiquement un dispositif synchrone muni d'un circuit de garde de marge selon un exemple de réalisation de la présente description ; [0027] [fig.3] la figure 3 est un chronogramme représentant des signaux dans le dispositif synchrone de la figure 2 selon un premier exemple de réalisation ; [0028] [fig.4] la figure 4 est un chronogramme représentant des signaux dans le dispositif synchrone de la figure 2 selon un deuxième exemple de réalisation ; [0029] [fig.5] la figure 5 est un schéma de circuit illustrant une mise en oeuvre du circuit de garde de marge de la figure 2 selon un exemple de réalisation de la présente description ; [0030] [fig.6] la figure 6 illustre schématiquement un dispositif informatique selon un exemple de réalisation de la présente description ; et [0031] [fig.7] la figure 7 est un organigramme illustrant des étapes dans un procédé de conception de circuit selon un exemple de réalisation de la présente description. Description des modes de réalisation [0032] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0033] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou peuvent être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. En outre, dans la suite, sauf précision contraire, chaque fois que le terme "couplé", ou Fun de ses dérivés, est utilisé, il faut comprendre que la liaison en question peut être mise en oeuvre par une connexion directe. [0034] Dans la description qui suit, sauf précision contraire, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "au-dessus", "en dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. [0035] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement" et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0036] La figure 1 illustre schématiquement un circuit 100 comprenant un dispositif synchrone 101, et un dispositif de surveillance de marge comprenant un autre dispositif synchrone 102, un élément de retard 103 et un élément de comparaison 104, selon une mise en oeuvre qui a été proposée. [0037] Le dispositif synchrone 101 comprend par exemple une entrée de données recevant un signal de données D, une entrée d'horloge recevant un signal d'horloge CP, une entrée de test recevant un signal d'entrée de test TI et une entrée d'activation de test recevant un signal d'activation de test TE. [0038] Le dispositif synchrone 101 comprend par exemple un multiplexeur 105 ayant l'une de scs entrées de données connectée à l'entrée de données du dispositif 101, l'autre de ses entrées de données connectée à l'entrée de test du dispositif 101, et son entrée de commande connectée à l'entrée d'activation de test. Une sortie inversée du multiplexeur 105 est connectée à l'entrée de données d'un verrou (DATA LATCH) 106, qui reçoit comme horloge un signal d'horloge CP' correspondant au signal d'horloge CP inversé par un inverseur 108. Une sortie inversée du verrou de données 106 est connectée à l'entrée de données d'un autre verrou de données (DATA LATCH) 110, qui reçoit comme horloge un signal d'horloge CV' correspondant au signal d'horloge CP' inversé par un inverseur 111. [0039] Le dispositif synchrone 102 comprend par exemple des éléments identiques à ceux du dispositif synchrone 101, les éléments du dispositif 102 correspondant aux éléments 105 à 111 du dispositif 101 étant référencés respectivement 115 à 221. L'une des entrées de données du multiplexeur 115 du dispositif synchrone 102 est connectée à une entrée de données de test, et l'autre entrée de données est connectée à l'entrée de données du dispositif synchrone 101 via l'élément de retard 103 introduisant un retard. [0040] Le signal de sortie de données Q du dispositif synchrone 101 et le signal de sortie de données Q' du dispositif synchrone 102, qui sont respectivement fournis par les sorties de données des verrous 110 et 120, sont fournis à des entrées correspondantes d'une porte OU EXCLUSIF (XOR) mettant en oeuvre l'élément de comparaison 104. La porte OU EXCLUSIF 104 génère un signal de sortie FLAG indiquant le moment où le temps de marge est descendu en dessous d'un seuil donné. [0041] 11 y a plusieurs inconvénients dans le dispositif de surveillance de marge du circuit 100 la figure 1. Par exemple, le dispositif de surveillance de marge est relativement gros, comprenant sensiblement une duplication complète des éléments du dispositif synchrone 101. En outre, il amène une charge additionnelle sur les entrées de données et d'horloge et sur la sortie de données du dispositif synchrone 101, entraînant une réduction des performances. [0042] La figure 2 illustre schématiquement un dispositif synchrone 200 muni d'un dispositif de surveillance de marge intégré, qui sera appelé ici circuit de garde de marge, selon un exemple de réalisation de la présente description. [0043] Le dispositif synchrone 200 comprend une entrée de données recevant un signal de données d'entrée D, une entrée d'horloge recevant un signal d'horloge CP, une entrée de données de test recevant un signal d'entrée de test TI, et une entrée d'activation de test recevant un signal d'activation de test TE. Le dispositif synchrone 200 comprend par exemple un multiplexeur 204 ayant l'une de ses entrées de données couplée à 6 l'entrée de données du dispositif synchrone 200, et son autre entrée de données couplée à l'entrée de test du dispositif synchrone 200. Bien sûr, dans des variantes de réalisation, aucune entrée de test n'est prévue, ce qui permet d'omettre le multiplexeur de 204. [0044] Une sortie de données inversée du multiplexeur 204, fournissant un signal de données LD1, est par exemple couplée à une entrée de données d'un verrou (DATA LATCH) 206. Le verrou 206 reçoit par exemple comme horloge un signal d'horloge CP', correspondant au signal d'horloge d'entrée CP du dispositif synchrone 200 inversé par un inverseur 208. [0045] Une sortie de données inversée du verrou 206, fournissant un signal de données LD2, est par exemple couplée à une entrée de données d'un autre verrou (DATA LATCH) 210. Le verrou 210 reçoit par exemple comme horloge un signal d'horloge Cr, correspondant au signal d'horloge CP' inversé par un inverseur 212. Le verrou 210 fournit, au niveau de sa sortie, le signal de données de sortie Q du dispositif synchrone 200. [0046] Les éléments 204 à 212 décrits précédemment correspondent à des éléments mettant en oeuvre une fonction standard du dispositif synchrone 200, qui est par exemple une bascule de type D. Dans des variantes de réalisation, un type différent de dispositif synchrone pourrait être mis en oeuvre, comme une bascule RS, etc. [0047] Le circuit de garde de marge du dispositif synchrone 200 comprend par exemple un élément de retard 214, une cellule à entrée contrôlée 216, qui dans l'exemple de la figure 2 est une porte de passage inverseuse, un comparateur 218, qui dans l'exemple de la figure 2 est une porte NON OU EXCLUSIF (XNOR), une porte ET 219 et un venu de drapeau (FLAG LATCH) 220. [0048] L'élément de retard 214 est par exemple mis en oeuvre par un inverseur ayant son entrée connectée à l'entrée de données du verrou 206 afin de recevoir le signal de données LD1. Une sortie de l'inverseur 214 fournit un signal PG1, et est par exemple couplée à l'entrée de la porte de passage inverseuse 216. La porte de passage in-verseuse 216 est par exemple contrôlée par les signaux d'horloge CP' et Cr, bien que dans des variantes de réalisation elle puisse être contrôlée par les signaux d'horloge CP et CP'. Une sortie de la porte de passage inverseuse 216 est par exemple couplée à une entrée de la porte NON OU EXCLUSIF 218. L'autre entrée de la porte NON OU EXCLUSIF 218 est par exemple couplée à la sortie de données du verrou 206 afin de recevoir le signal de données LD2. Dans certains modes de réalisation, le signal LD2 est fourni à l'entrée de la porte NON OU EXCLUSIF 218 via une porte ET 219 ayant l'une de ses entrées couplée à la sortie de données du verrou 206, et son autre entrée recevant un signal FAULTN permettant le test du circuit de garde de marge, comme on va le décrire plus en détail ci-après. Ainsi, lorsque le signal FAULTN est à l'état haut, 7 le signal LD2' au niveau de la sortie de la porte ET 219 est égal au signal LD2, alors que lorsque le signal FAULTN est bas, le signal LD2' est forcé à l'état bas. Bien sûr, la porte 219 pourrait être mise en oeuvre par un autre type de fonction logique comme une porte NON ET, en fonction du fait que l'élément de retard 214 inverse ou non le signal de données LD1. [0049] Une sortie de la porte NON OU EXCLUSIF 218 fournit un signal XNOR, et est par exemple couplée à une entrée de données du verrou 220. Le verrou 220 reçoit par exemple comme horloge le signal CP", et une sortie de données du verrou 220 fournit le signal FLAC, qui est par exemple disponible au niveau d'une sortie du dispositif 200. [0050] Dans des variantes de réalisation, l'élément de retard 214 pourrait être mis en oeuvre par un tampon non inverseur formé par exemple par la connexion en série de deux ou plusieurs inverseurs. En plus ou à la place, la porte de passage 216 pourrait être une porte de passage non inverseuse ou toute autre cellule, par exemple une cellule de plus grande complexité reposant sur la synchronisation de données par une horloge, comme un verrou. Dans le cas où le signal PG2 correspond au miroir du signal d'entrée de données D plutôt qu'à l'inverse du signal d'entrée de données D, la porte NON OU EXCLUSIF 218 est par exemple remplacée par une porte OU EXCLUSIF. [0051] Comme cela est aussi représenté en figure 2, dans certains modes de réalisation, un contrôleur de test (TEST CONTROLLER) 222 est prévu, qui par exemple fournit le signal d'activation de test TE et/ou le signal d'entrée de test TI au dispositif synchrone 200, et à un ou plusieurs dispositifs similaires (non illustrés). Bien sûr, l'homme de l'art comprendra qu'en pratique les entrées de test d'une pluralité de dispositifs synchrones tels que le dispositif 200 peuvent être chainées en guirlande dans un but de test. [0052] Le contrôleur de test 222 fournit aussi par exemple un signal FAULTN à la porte ET 219, ce signal forçant par exemple une entrée du comparateur 218 à un état haut ou un état bas, et permettant ainsi le test d'un circuit de garde de marge et aussi d'un circuit de contrôle de défaut 224 décrit plus en détail ci-après. Par exemple, lorsque le signal FAULTN est activé à l'état bas pendant une phase de test, la porte NON OU EXCLUSIF 218 va être transformée en un tampon, amenant le signal FLAG à être le miroir du signal PG2. [0053] En prévoyant le circuit de garde de marge dans le dispositif synchrone 200, le signal FLAG fournit un drapeau d'avertissement indiquant le moment où une violation temporelle risque de survenir au niveau du dispositif 200. [0054] Dans certains modes de réalisation, un circuit de contrôle de défaut (FAULT CTRL) 224 est prévu, circuit qui reçoit le signal de chapeau FLAG produit par un ou plusieurs dispositifs synchrones 200, un exemple de N signaux de drapeaux FLAG(1) 8 FLAG(N) étant illustré en figure 2. Le circuit 224 est par exemple agencé pour détecter si l'un quelconque des signaux FLAC est activé, et si c'est le cas, pour assurer une action en réponse. Par exemple, l'action en réponse pourrait être de réduire la fréquence du signal d'horloge CP en utilisant un signal de commande FCTRL, et/ou d'augmenter la tension d'alimentation du circuit comprenant le dispositif synchrone 200 en utilisant un signal de commande VCTRL. [0055] On va maintenant décrire plus en détail le fonctionnement du dispositif synchrone 200 de la figure 2 en faisant référence aux chronogrammes des figures 3 et 4. [0056] La figure 3 est un chronogramme représentant les signaux CP, LD1, LD2, Q, PG1, PG2, XNOR et FLAC dans le dispositif synchrone 200 selon un premier exemple de réalisation dans lequel l'occurrence d'une violation temporelle n'est pas identifiée comme proche et le signal FLAC n'est pas activé. [0057] Dans l'exemple de la figure 3, il y a un front descendant El du signal LD1, résultant par exemple d'un front montant du signal de données d'entrée D ou du signal d'entrée de test Ti. Le front El arrive par exemple pendant que le signal d'horloge CP et bas, et ainsi l'état du signal LD1 est mémorisé par le verrou 206, provoquant un front montant E2 du signal LD2 peu de temps après le front El . Le signal PG1 est initialement bas vu l'état haut du signal LD1, puis a un front montant E3 avec un retard dl après le front El . Le retard dl correspond au retard introduit par l'inverseur 214. Par exemple, dans certains modes de réalisation, l'inverseur 214 est dimensionné de manière à obtenir un retard plus grand qu'avec un inverseur standard dans le circuit. [0058] Puisque le fi-ont E3 arrive pendant que le signal d'horloge CP et encore bas, le front E3 passe par la porte de passage inverseuse 216, provoquant un fi-ont descendant E4 du signal PG2 peu après le fi-ont E3. [0059] Un front montant E5 du signal d'horloge CP an-ive par exemple après tous les fronts El à E4. La sortie Q du dispositif synchrone 200 a par exemple un fi-ont montant E6 peu de temps après le front E5 du signal d'horloge CP. Le signal XNOR a par exemple une impulsion Pl entre les fronts E2 et E4 des signaux LD2 et PG2 respectivement, mais cette impulsion ne va pas être prise en compte par le verrou 220, puisque l'impulsion Pl descend à l'état bas avant le front E5 du signal d'horloge CP. [0060] En effet, dans l'exemple de la figure 3, le temps de marge T_SLACKI entre le fi-ont descendant El du signal LD1 et le front montant E5 du signal d'horloge CP est plus grand que le retard dl. Ce retard dl définit par exemple la valeur de seuil en dessous de laquelle le signal FLAG n'est pas activé. [0061] La figure 3 illustre aussi le cas d'un fi-ont montant du signal de données LD1, qui est par exemple traité de manière similaire au front descendant, comme on va le décrire maintenant. [0062] Le signal d'horloge CP a par exemple un fi-ont descendant E7 amenant le verrou 210 9 à maintenir la valeur mémorisée précédemment. [0063] Le signal LD1 présente ensuite par exemple un front montant E8 pendant que le signal d'horloge CP est bas, et ainsi le signal LD2 a par exemple un front descendant E9 peu de temps après. En outre, le signal PG1 a un front descendant correspondant El 0 après le retard dl par rapport au front E8 introduit par l'élément de retard 214. Le signal PG2 a donc un front montant El 1 peu de temps après. Les fronts E8 à El 1 survenant avant un front montant suivant El 2 du signal d'horloge CP, le signal Q à la sortie du dispositif synchrone 200 échantillonne le nouvel état du signal de données et a un front descendant correspondant El 3 peu de temps après le front d'horloge montant E12. [0064] Le signal XNOR a par exemple une impulsion P2 entre les fronts E9 et El 1 des signaux LD2 et PG2 respectivement, mais puisque l'impulsion P2 passe à l'état bas avant le front El 2 du signal d'horloge CP, cette impulsion ne va pas être prise en compte par le verrou 220. [0065] La figure 4 est un chronogramme illustrant les mêmes signaux que ceux de la figure 3, mais selon un exemple dans lequel une violation temporelle est détectée comme proche, et le signal d'avertissement FLAC est ainsi activé. [0066] Le signal LD1 a par exemple un front descendant E20 pendant que le signal CP est bas, et ainsi le signal LD2 a un front montant correspondant E21 peu de temps après. Le signal PG1 a aussi un front montant E22 après le retard dl par rapport au front montant E20. [0067] Cependant, dans l'exemple de la figure 4, un front montant E23 du signal d'horloge CP survient après le front E20 du signal LDI, mais avant le front montant E22 du signal PG1. Ainsi, bien que le signal Q ait un fi-ont montant E24 peu après le fi-ont d'horloge E23, le signal PG2 reste haut. Cela signifie que le signal XNOR a un fi-ont montant E25 peu de temps après le front E21 du signal LD2. Le signal XNOR reste haut jusqu'à après un front descendant suivant E28 du signal d'horloge CP, et en particulier jusqu'à un front descendant E30 du signal PG2 résultant de l'état haut du signal PG1. Ainsi, le signal XNOR a un fi-ont descendant E32 peu après le fi-ont E30. [0068] Le signal FLAC est ainsi activé au niveau d'un fi-ont montant E26 peu après le front montant E23 du signal d'horloge CP. [0069] En effet, dans l'exemple de la figure 4, le temps de marge T_SLACK2 entre le fi-ont descendant E20 du signal LDI et le front montant E23 du signal d'horloge CP est inférieur au seuil défini par le retard dl. [0070] Une situation similaire survient par exemple sur un front montant du signal de données LD1, comme on va le décrire maintenant. Par exemple, le signal LD1 présente un front montant E34 survenant pendant que le signal d'horloge CP est bas, et le signal LD2 a ainsi un fi-ont descendant E35 peu de temps après. Le signal PG1 a un fi-ont descendant E36 après le retard dl par rapport au front E34, mais le front montant E37 du signal d'horloge CP survient après le front montant E34 du signal LD1, mais avant le front descendant E36 du signal PG1. Par conséquent, bien que le signal Q ait un front descendant E38 peu après le front montant E37 du signal d'horloge CP, le signal PG2 reste bas, et le signal XNOR a un front montant E39 peu après le front descendant E35 du signal LD2. Ainsi, le signal FLAC reste haut sur le front montant E37 du signal d'horloge CP. [0071] La figure 5 est un schéma de circuit donnant un exemple de mise en oeuvre des éléments 214, 216, 218, 219 et 220 formant le circuit de garde de marge du dispositif synchrone 200. [0072] L'inverseur 214 est par exemple mis en oeuvre par un transistor PMOS 502 et un transistor NMOS 504 couplés en série par leurs noeuds de conduction de courant principaux entre des rails de tension VDD et VSS. Les grilles de ces transistors reçoivent le signal LD1 à la sortie du multiplexeur 204. Un noeud intermédiaire 505 entre ces transistors fournit le signal PG1. [0073] Le noeud 505 est couplé à une entrée de la porte de passage inverscuse 216, qui dans l'exemple de la figure 5 est mise en oeuvre par une porte de passage formée par un transistor PMOS 506 et un transistor NMOS 508 couplés en parallèle par leurs noeuds de conduction principaux entre le noeud 505 est un autre noeud 509. La grille du transistor NMOS 508 reçoit par exemple le signal d'horloge CP', et la grille du transistor PMOS 506 reçoit par exemple signal d'horloge Cr, de sorte que la porte de passage conduit lorsque le signal d'horloge CP' est haut. [0074] La porte de passage inverseuse 216 comprend aussi un inverseur couplé entre le noeud 509 et un noeud de sortie 510, l'inverseur étant par exemple formé par un transistor PMOS 511 est un transistor NMOS 512 couplés en série par leurs noeuds de conduction de courant principaux entre les rails de tension VDD et VSS. Le noeud de sortie 510 fournit par exemple le signal PG2. [0075] Le noeud de sortie 510 est couplé à une entrée de la porte NON OU EXCLUSIF 218, par exemple à la grille d'un transistor NMOS 514 de la porte NON OU EXCLUSIF 218. Le transistor 514 a par exemple l'un de ses noeuds de conduction de courant principaux couplé au rail de tension VSS, et son autre noeud de conduction de courant principal couplé au rail de tension VDD par l'intermédiaire d'un autre transistor NMOS 516 et d'un transistor PMOS 518 couplés en série par leurs noeuds de conduction de courant principaux. Un noeud intermédiaire 520 entre les transistors 516 et 518 est par exemple couplé au rail de tension VDD par l'intermédiaire des noeuds de conduction de courant principaux d'un transistor 522, et aux noeuds de grille d'un transistor PMOS 524 et d'un transistor NMOS 526. Les transistors 524 et 526 sont par exemple couplés en série par leurs noeuds de conduction de courant principaux entre le 11 mil de tension VDD et un autre noeud 528. Un noeud intermédiaire 538 se trouve entre ces transistors 524 et 526. Le noeud 528 est couplé au rail de tension VSS par l'intermédiaire de transistors NMOS 532 et 534, qui sont par exemple couplés en parallèle par les noeuds de conduction principaux. Le noeud 538 est en outre couplé au mil de tension VDD par l'intermédiaire d'une paire de transistors PMOS 540 et 542 couplés en série par leurs noeuds de conduction de courant principaux. [0076] Les grilles des transistors 516, 518, 534 et 540 reçoivent par exemple le signal LD2' à la sortie de la porte ET 219. Les grilles des transistors 522, 532 et 542 reçoivent par exemple le signal PG2. [0077] Le noeud 538 forme un noeud de sortie de la porte NON OU EXCLUSIF 218, et fournit le signal XNOR. Ce noeud de sortie 538 est par exemple couplé à une entrée de données du verrou 220, qui comprend par exemple une porte de passage formée par un transistor PMOS 546 et un transistor NMOS 548 couplés entre le noeud 538 et un autre noeud 550. Le transistor NMOS 548 est par exemple contrôlé par le signal d'horloge Cr, alors que le transistor PMOS 546 est par exemple contrôlé par le signal d'horloge CP'. [0078] Le noeud 550 est par exemple couplé à un autre noeud 556 par l'intermédiaire d'un inverseur formé par un transistor PMOS 552 et un transistor NMOS 554 couplés par leurs noeuds de conduction de courant principaux entre les rails de tension VDD et VSS. [0079] Le noeud 556 est en outre couplé par un autre inverseur synchrone au noeud 550, cet inverseur synchrone étant formé par des transistors PMOS 558, 560 et des transistors NMOS 562 et 564 couplés en série par leurs noeuds de conduction de courant principaux entre les rails de tension VDD et VSS. Les transistors 558 et 562 ont par exemple leurs grilles couplées au noeud 556, tandis que les transistors 560 et 564 ont par exemple leurs grilles couplées de manière à recevoir les signaux d'horloge CP" et CP' respectivement. Un noeud intermédiaire entre les transistors 560 et 562 est couplé au noeud 550. [0080] Le noeud 556 est par exemple couplé à la sortie du verrou 220 par l'intermédiaire d'un inverseur formé par un transistor PMOS 566 et un transistor NMOS 568 couplés en série par les noeuds de conduction de courant principaux entre les rails de tension VDD et VSS. Un noeud intermédiaire 570 entre les transistors 566 et 568 fournit le signal FLAG à la sortie du verrou 220. [0081] La porte ET 219 comprend par exemple un transistor PMOS 580 et des transistors NMOS 582 et 584 couplés en série par l'intermédiaire de leurs noeuds de conduction principaux entre les rails de tension VDD et VSS. Un noeud intermédiaire 586 entre les transistors 580 et 582 est par exemple couplé au rail de tension VDD par l'intermédiaire des noeuds de conduction principaux d'un transistor PMOS 588, et aux 12 grilles d'un transistor PMOS 590 et d'un transistor NMOS 592. Les transistors 590 et 592 sont par exemple couplés en série par l'intermédiaire de leurs noeuds de conduction principaux entre les mils de tension VDD et VSS. Un noeud intermédiaire 594 entre les transistors 590 et 592 correspond à la sortie de la porte ET 219, et fournit le signal de sortie LD2'. Les grilles des transistors 580 et 582 sont par exemple couplées à la sortie de données du verrou 206 et ainsi reçoivent le signal LD2. Les grilles des transistors 584 et 588 reçoivent par exemple le signal FAULTN. [0082] Avantageusement, comme cela est montré par la figure 5, le circuit de garde de marge du dispositif synchrone 200 peut être mis en oeuvre avec seulement 32 transistors. En outre, dans le cas où la porte ET 219 est omise, le circuit de garde de marge peut par exemple être mis en oeuvre avec seulement 26 transistors. [0083] La figure 6 illustre schématiquement un dispositif informatique 600 agencé pour réaliser une conception de circuit selon un exemple de réalisation. [0084] Le dispositif informatique 600 comprend par exemple un dispositif de traitement (P) 602 couplé par l'intermédiaire d'un bus 604 à d'autres composants comprenant une mémoire volatile 606, qui est par exemple une RAM (mémoire à accès aléatoire), une mémoire non volatile (NON-VOLATILE MEMORY) 608 qui est par exemple une mémoire FLASH et mémorise une conception de circuit (CIRCUIT DESIGN) 610 et une librairie de cellules standard (STANDARD CELL LIBRARY) 612, et une interface d'entrée/sortie (I/O INTERFACE) 614. [0085] Selon certains modes de réalisation, une librairie de cellules standard, comme la librairie 612 de la figure 6, est mémorisée par un support de stockage non transitoire comme la mémoire non volatile 608, et mémorise des cellules standard à utiliser dans une conception de circuit. Cette librairie de cellules standard comprend par exemple au moins une cellule mettant en oeuvre le dispositif synchrone 200 décrit précédemment en relation avec la figure 2. [0086] La figure 7 est un organigramme représentant des étapes dans un procédé de conception de circuit, qui est par exemple mis en oeuvre en utilisant le dispositif informatique 600 de la figure 6. [0087] Dans une étape 701, une analyse temporelle statique (STA) est par exemple réalisée afin d'identifier un ou plusieurs chemins critiques dans une conception de circuit, comme dans la conception de circuit 610 de la figure 6. Par exemple, un chemin temporel critique est identifié comme étant un chemin dans lequel la marge temporelle mesurée en utilisant l'analyse temporelle statique est inférieure à un seuil donné. Dans certains modes de réalisation, un certain pourcentage des chemins de données de la conception de circuit peut être défini comme correspondant à des chemins critiques. [0088] Dans une étape 702, un ou plusieurs dispositifs synchrones à la fin de chaque chemin critique identifié dans l'étape 701 sont par exemple remplacés par le dispositif 13 synchrone 200 comportant le circuit de garde de marge. La conception de circuit est par exemple transmise à un site de fabrication pour être fabriquée. [0089] Un avantage des modes de réalisation décrits ici est que le circuit de garde de marge incorporé dans le dispositif synchrone 200 n'ajoute pas de charge sur les entrées de données ou de test ou sur la sortie de données du dispositif synchrone 200, conduisant ainsi à un impact relativement faible sur les performances. En outre, en utilisant seulement une porte de passage et un ou plusieurs inverseurs dans le chemin retardé, la mise en oeuvre du circuit est particulièrement compacte, étant par exemple mise en oeuvre avec 32 transistors ou moins. [0090] Divers modes de réalisation et diverses variantes ont été décrits. L'homme de l'art comprendra que certains éléments de ces modes de réalisation peuvent être combinés et d'autres variantes apparaîtront facilement à l'homme de l'art. Par exemple, alors que des modes de réalisation ont été décrits en relation avec une bascule de type D, il apparaîtra clairement à l'homme de l'art que les principes décrits ici pourraient être appliqués à tout dispositif synchrone comprenant au moins un verrou de données, et de préférence une paire de verrous de données. [0091] En outre, il apparaîtra clairement à l'homme de l'art qu'alors que la figure 5 ne donne qu'un exemple de mise en oeuvre, diverses variantes de mise en oeuvre seraient possibles. Par exemple, certains ou la totalité des transistors PMOS pourraient être remplacés par des transistors NMOS, et vice versa. En outre, bien que le rail de tension VSS puisse être à un niveau de tension de masse, dans des variantes de réalisation il pourrait être à un niveau de tension différent en dessous du niveau de tension sur le rail de tension d'alimentation VDD, y compris à un niveau de tension négatif. [0092] En outre, la porte de passage située après l'élément de retard pourrait être remplacée par tout type de cellule ayant une entrée contrôlée, comme un verrou. 14 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6] [Revendication 7]