Brevet FR3098984A1 — publié le 20210122

Description Titre de l'invention : Circuit intégré avec double isolation du type tranchées profondes et peu profondes [0001] Des modes de réalisation de l'invention concernent les circuits intégrés, et plus parti- culièrement les cellules précaractérisées, par exemple des cellules d'opérateur, communément désignées par l'homme du métier sous le vocable anglosaxon de « standard tells ». [0002] Ces cellules précaractérisées, généralement réalisées en technologie CMOS, sont des cellules déjà optimisées et mises en mémoire dans des bibliothèques de cellules. [0003] Ainsi, le concepteur d'un circuit intégré peut faire appel à ces cellules précarac- térisées pour les placer et les interconnecter en fonction de la structure et de la fonctionnalité du circuit intégré à concevoir. [0004] La figure I illustre une vue de dessus schématique d'un circuit intégré ICI pouvant comporter généralement plusieurs cellules précaractérisées. [0005] La figure 2 illustre une partie de la figure I et la figure 3 est unc coupe selon la ligne III-III de la figure 2. [0006] Sur la figure I, on voit que le circuit intégré ICI comporte des rangées ou pistes (ici deux rangées sont représentées) TRK' et TRK',,,, s'étendant parallèlement à la direction DR 1, comportant chacune des transistors MOS complémentaires, c'est-à-dire des transistors NMOS TRN et PMOS TRP, ainsi que les régions associées de prises de contact NNCT et PNCT permettant, comme illustré sur la figure 3, une polarisation de la grille arrière (back gatc) BG située sous la couche isolante enterrée BOX du substrat de type silicium sur isolant. [0007] Tous les transistors TRN, TRP et les régions associées de prises de contact NNCT et PNCT sont mutuellement isolés par d'une part unc tranchée d'isolation profonde DTI (Deep Trcnch Isolation) et une tranchée d'isolation STI (Shallow trench Isolation). [0008] Comme il a été indiqué ci-avant, le substrat est un substrat de type silicium sur isolant comportant ici un caisson 1 de type de conductivité P surmonté d'un caisson 2 de type de conductivité N. [0009] Le caisson 2 possède une partie 20 située sous la couche isolante enterrée BOX elle- même située sous la portion 3, de type de conductivité N, d'un film semiconducteur dans et sur laquelle sont réalisés les transistors NMOS TRN. [0010] Par ailleurs, le caisson 2 possède une partie 21 située sous la couche isolante enterrée BOX elle-même située sous la portion 4, de type de conductivité P, du film semiconducteur dans et sur laquelle sont réalisés les transistors PMOS TRP. [0011] La référence GR désigne sur toutes les figures 1 à 3 les lignes de grilles des 2 transistors complémentaires TRP et TRN. [0012] Les cellules caractérisées utilisables dans la technologie de silicium totalement déserté sur isolant (FDSOI : Fully depleted Silicium On Tnsulator) avec le noeud technologique 28 nanomètres, nécessitent deux types de masques, à savoir un masque de tranchée isolante peu profonde et un masque de tranchée isolante profonde permettant de délimiter les motifs des tranchées DTI et STI. Le coût d'un masque dépend du motif le plus agressif de ce masque. [0013] Plus précisément, comme illustré sur la figure 1, la largeur de la tranchée isolante DTT est de 100 nanomètres tandis que la largeur de la tranchée isolante STI séparant deux rangées adjacentes TRK, et TRK'n est de 130 nanomètres. [0014] Par ailleurs, la largeur de la tranchée isolante STI séparant deux transistors complé- mentaires adjacents d'une même rangée est de 72 nanomètres. [0015] La dimension de 130 nanomètres correspond à un motif dit relâché, tandis qu'une distance de 100 nanomètres correspond à un motif dit standard, et que la distance de 72 nanomètres correspond à un motif dit agressif. [0016] En conséquence, selon cet art antérieur, le coût du masque STI qui comporte des motifs relâché et agressif sera défini par le motif agressif tandis que le coût du masque DTT sera défini par le motif standard. [0017] Le coût total de ces masques est donc la somme d'un coût correspondant à un masque relâché et d'un coût correspondant à un masque agressif [0018] Ce coût s'avère élevé. [0019] 11 existe par conséquent un besoin de réduire le coût total des masques utilisés dans une architecture de cellules précaractérisées du type double isolation STI-DTI. [0020] Selon un aspect, il est proposé un circuit intégré, comprenant dans et sur un substrat semiconducteur du type silicium sur isolant, par exemple un substrat de type silicium totalement déserté sur isolant (FDSOI), en particulier avec un noeud technologique de 28 nm, des rangées s'étendant selon une première direction et comportant chacune des transistors MOS complémentaires et les régions associées de prises de contact permettant une polarisation de la grille arrière de ces transistors. [0021] Tous les transistors et lesdites régions associées de prise de contact d'une même rangée sont mutuellement isolés par une première tranchée d'isolation, par exemple une tranchée d'isolation profonde, et chaque rangée est bordée sur ses deux bords parallèles à la première direction, par deux deuxièmes tranchées d'isolation moins profondes que la première tranchée, par exemples des tranchées peu profondes. [0022] En d'autres termes, la plus grande partie de l'isolation est effectuée par exemple par des tranchées d'isolation profondes ce qui permet de réduire le coût total du masque puisque, même si le coût du masque d'isolation profonde représente un coût d'un masque agressif, celui du masque d'isolation peu profonde représente un coût de 3 masque relâché. [0023] Selon un mode de réalisation, le substrat de type silicium sur isolant comporte un film semiconducteur dans et au sein duquel sont situés lesdits transistors ainsi qu'une couche isolante enterrée située sous le film semiconducteur. [0024] Le substrat de type silicium sur isolant comporte par ailleurs un premier caisson se- miconducteur moins profond que la première tranchée (qui est par exemple une tranchée profonde) et plus profond que les deuxièmes tranchées (qui sont par exemple des tranchées peu profondes). [0025] Ce premier caisson possède -une première partie située sous les transistors NMOS, -une deuxième partie située sous les transistors PMOS, ces deux parties étant mutuellement électriquement isolées par une partie de la première tranchée, -une troisième partie traversant le film semiconducteur pour former lesdites régions associées de prises de contact des transistors NMOS, -une quatrième partie traversant le film semiconducteur pour former lesdites régions associées de prises de contact des transistors PMOS, et -une cinquième partie située sous les deuxièmes tranchées. [0026] Selon un mode de réalisation, le premier caisson a un type de conductivité N. [0027] Selon un mode de réalisation, le circuit intégré comprend en outre un deuxième caisson semiconducteur situé sous le premier caisson semiconducteur, ayant un type de conductivité opposé à celui du premier caisson, la première tranchée (par exemple profonde) s'étendant jusque dans le deuxième caisson. [0028] Le deuxième caisson a par exemple un type de conductivité P. [0029] La deuxième tranchée (par exemple peu profonde) peut s'étendre plus profondément que la couche isolante enterrée. [0030] En variante, la deuxième tranchée peut s'étendre jusqu'au niveau de la couche isolante enterrée. [0031] Dans une telle variante, la première tranchée est cette fois-ci une tranchée peu profonde et les deuxièmes tranchées sont des tranchées encore moins profondes résultant par exemple d'une oxydation localisée du film semiconducteur. [0032] Les transistors NMOS sont par exemple des transistors à basse tension de seuil (connus par l'homme du métier sous la dénomination anglosaxonne de transistors LVT « Low Voltage Threshold ») tandis que les transistors PMOS sont par exemple des transistors à tension de seuil moyenne (connus par l'homme du métier sous la dénomination anglosaxonne de transistors RVT « Regular Voltage Threshold »). [0033] Le circuit intégré comprend par exemple une pluralité de cellules précaractérisées comportant chacune une partie desdites rangées. [0034] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, non limitatifs, et des dessins annexés sur lesquels : [0035] [fig.1], [0036] [fig.2], [0037] [fig.3] déjà décrites illustrent un mode de réalisation de l'art antérieur, [0038] [fig.4], [0039] [fig.5], [0040] [fig.6], [0041] [fig.7], et [0042] [fig.8] illustrent des modes de réalisation de l'invention. [0043] La figure 4 illustre une vue de dessus partielle d'un circuit intégré IC comportant plusieurs cellules précaractérisées. [0044] La figure 5 illustre une partie de la figure 4, la figure 6 est une vue en coupe selon la ligne VI-VI de la figure 5 tandis que la figure 7 est une vue en coupe selon la ligne VII-VII de la figure 5. [0045] Sur ces figures, le substrat est un substrat de type silicium sur isolant, par exemple silicium totalement déserté sur isolant (FDSOI) dans une technologie 28 nanomètres. [0046] Des transistors NMOS TRN et PMOS TRP sont réalisés dans et sur un film semi- conducteur FLM de ce substrat de type silicium sur isolant. [0047] Comme illustré sur la figure 4, le circuit intégré IC comporte des rangées ou pistes TRK, et TRK', s'étendant selon une direction DR1. [0048] Chaque rangée comporte des transistors MOS complémentaires (transistors NMOS TRN et transistors PMOS TRP). [0049] Une paire de transistors complémentaires TRN et TRP partagent une même ligne de grilles GR. [0050] Chaque rangée comporte également les régions associées de prises de contact NNCT et PNCT permettant respectivement des polarisations de la grille arrière BG de tous les transistors NMOS de la rangée et de tous les transistors PMOS de la rangée. [0051] Tous les transistors TRN et TRP ainsi que les régions associées de prises de contact NNCT et PNCT d'une même rangée TRK, par exemple, sont mutuellement isolés par une première tranchée d'isolation profonde DTIl. Typiquement, la profondeur d'une telle tranchée d'isolation DTII est de l'ordre de 1 micromètre. [0052] L'espace entre deux transistors complémentaires TRN et TRP, compté perpendicu- lairement à la direction DR1, est égal à 100 nanomètres, ce qui correspond à un espacement d'un masque dit standard. [0053] L'espace entre deux transistors TRP ou TRN d'une même rangée est quant à lui égal à 72 nanomètres, ce qui correspond à un caractère agressif d'un masque. [0054] Chaque rangée TRKI, TRK', est bordée sur ses deux bords parallèles à la première direction par deux deuxièmes tranchées d'isolation moins profondes que la première tranchée. [0055] Plus précisément la rangée TRK' est bordée sur ses deux bords parallèles à la direction DR1 par les deux tranchées d'isolation peu profondes STIL et STI2 tandis que la rangée TRK', est bordée par les deux tranchées d'isolation peu profondes STI2 ET STI3. [0056] Typiquement, la profondeur d'une tranchée d'isolation peu profonde est de l'ordre de 250 nanomètres. [0057] De cc fait, l'espacement entre deux transistors PMOS TRP adjacents mais ap- partenant à deux rangées différentes adjacentes est égal à 130 nanomètres. [0058] La distance 130 correspond quant à elle à un caractère relâché d'un masque. [0059] En conséquence, le coût du masque d'isolation profonde DTII a un coût d'un masque agressif tandis que le coût du masque d'isolation peu profonde a un coût d'un masque relâché. [0060] Le coût total des masques est par conséquent inférieur à celui des masques de l'art antérieur. [0061] Comme illustré plus particulièrement sur les figures 6 et 7, le substrat de type silicium sur isolant comporte un film semiconducteur FLM dans et au sein duquel sont situés les transistors NMOS TRN et PMOS TRP. [0062] La partie du film semiconducteur dans et sur laquelle est réalisé le transistor TRN a une conductivité de type N tandis que la partie du film FLM dans laquelle est situé le transistor PMOS TRP a une conductivité de type P. [0063] Une couche isolante enterrée BOX est située sous le film FLM. [0064] Par ailleurs, le circuit intégré comporte un premier caisson semiconducteur 2 moins profond que la première tranchée DTII mais plus profond que les deuxièmes tranchées STI1 et STI2. [0065] Ce premier caisson, de type de conductivité N, comporte [0066] -une première partie 201 située sous les transistors NMOS TRN, [0067] -une deuxième partie 202 située sous les transistors PMOS TRP. [0068] Ces deux parties sont mutuellement électriquement isolées par une partie de la première tranchée DTII. [0069] Le premier caisson semiconducteur 2 comporte également [0070] -une troisième partie 203 traversant le film semiconducteur FLM pour former les régions associées de prises de contact NNCT des transistors NMOS, [0071] - une quatrième partie 204 traversant le film semiconducteur FLM pour former les régions associées de prises de contact PNCT des transistors PMOS, et [0072] -une cinquième partie 205 située sous les deuxièmes tranchées STII et STI2. [0073] Cette cinquième partie 205 permet la polarisation de la grille arrière BG de tous les 6 transistors NMOS de la rangée par l'intermédiaire de la prise de contact NNCT, et permet la polarisation de la grille arrière BG de tous les transistors PMOS TRP par l'intermédiaire de la prise de contact PNCT. [0074] On voit donc ici que les transistors NMOS sont des transistors à basse tension de seuil (transistors LVT) tandis que les transistors PMOS sont des transistors à tension de seuil moyenne (transistors RVT). [0075] Dans une technologie FDSOI 28 nm, de nombreux paramètres modulent la tension de seuil des transistors. [0076] On donnera donc à titre d'exemple des valeurs de tensions de seuil en régime linéaire (tension d'alimentation de 0,05V) et en régime de saturation (tension d'alimentation de 1V) pour des transistors ayant une largeur (W) de grille de 1 micromètre et à une température de 25°C. [0077] Plus précisément, à titre indicatif, en régime linéaire, la tension de seuil des transistors NMOS LVT est comprise entre 355 mV et 380 mV. [0078] La tension de seuil des transistors PMOS RVT est comprise en valeur absolue entre 455 mV et 500 mV. [0079] A titre indicatif, en régime de saturation, la tension de seuil des transistors NMOS LVT est comprise entre 250 mV et 300 mV. [0080] La tension de seuil des transistors PMOS RVT est comprise en valeur absolue entre 315 mV et 400 mV. [0081] Le substrat porteur du substrat de type FDSOI comporte outre le premier caisson 2, un deuxième caisson semiconducteur 1 situé sous le premier caisson semiconducteur 2 et ayant un type de conductivité opposé à celui du premier caisson, ici le type de conductivité P. [0082] La première tranchée DTII s'étend jusque dans le deuxième caisson 1. [0083] Dans le mode de réalisation des figures 6 et 7, les deuxièmes tranchees STI1 et STI2 s'étendent plus profondément que la couche isolante enterrée. [0084] En variante, comme illustré sur la figure 8, il est possible que les deuxièmes tranchées SSTII et SSTI2 s'étendent jusqu'au niveau de la couche isolante enterrée BOX, sans la dépasser. [0085] Ceci est possible grâce à une oxydation locale du film semiconducteur. [0086] Le film semiconducteur dans une technologie FDSOI, a typiquement une épaisseur de l'ordre de quelques nanomètres. [0087] La première tranchée DTII est alors une tranchée STI1, c'est-à-dire une tranchée du type peu profonde, mais reste bien entendu plus profonde que les deuxièmes tranchées SSTI1 et SSTI2. [0088] Un tel circuit intégré, réalisé à partir de cellules précaractérisées, peut former par exemple un oscillateur en anneau. 7 [0089] L'invention n'est pas limité aux modes de réalisation qui viennent d'être décrits niais en embrasse toutes les variantes. [0090] Ainsi, alors que l'on a décrit des transistors NMOS à basse tension de seuil (transistors LVT) et des transistors PMOS à tension de seuil moyenne (transistors RVT), les transistors NMOS pourraient être des transistors RVT et les transistors PMOS des transistors LVT. 8 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] REVENDICATIONSCircuit intégré, comprenant, dans et sur un substrat semiconducteur du type silicium sur isolant, des rangées (TRK, TRK'.4) s'étendant selon une direction (DR I) et comportant chacune des transistors MOS complémentaires, comportant des transistors NMOS (TRN) et PMOS (TRP), et les régions associées de prises de contact (NNCT, PNCT) permettant une polarisation de la grille arrière de ces transistors, tous les transistors (TRN, TRP) et lesdites régions associées de prises de contact (NNCT, PNCT) d'une même rangée étant mutuellement isolés par une première tranchée d'isolation (DTI1), et chaque rangée étant bordée sur ses deux bords parallèles à ladite direction (DR1) par deux deuxièmes tranchées d'isolation (STI1, STI2) moins profondes que la première tranchée (DTI1). Circuit intégré selon la revendication 1, dans lequel le substrat de type silicium sur isolant comporte un film semiconducteur (3, 4) dans et au sein duquel sont situés lesdits transistors (TRN, TRP), une couche isolante enterrée (BOX) située sous le film semiconducteur et un premier caisson serai conducteur (2) moins profond que la première tranchée (DTI1), plus profond que les deuxièmes tranchées (STI1, STI2) et possédant -une première partie (201) située sous les transistors NMOS, -une deuxième partie (202) située sous les transistors PMOS, ces deux parties étant mutuellement électriquement isolées par une partie de la première tranchée, -une troisième partie (203) traversant le film semiconducteur pour former lesdites régions associées de prises de contact (NNCT) des transistors NMOS, -une quatrième partie (204) traversant le film semiconducteur pour former lesdites régions associées de prises de contact (PNCT) des transistors PMOS, et -une cinquième partie (205) située sous les deuxièmes tranchées. Circuit intégré selon la revendication 2, dans lequel le premier caisson (2) a un type de conductivité N. Circuit intégré selon la revendication 2 ou 3, comprenant en outre un deuxième caisson semiconducteur (1) situé sous le premier caisson semiconducteur, ayant un type de conductivité opposé à celui du premier caisson, la première tranchée (DTI1) s'étendant jusque dans le deuxième 9 [Revendication 5] [Revendication 6] [Revendication 7] [Revendication 8] [Revendication 9] [Revendication 10] caisson (1). Circuit intégré selon les revendications 3 et 4, dans lequel le deuxième caisson (1) a un type de conductivité P. Circuit intégré selon l'une des revendications précédentes prise en combinaison avec la revendication 2, dans lequel les deuxièmes tranchées (STIL STI2) s'étendent plus profondément que la couche isolante enterrée. Circuit intégré selon l'une des revendications 1 à 5 prise en combinaison avec la revendication 2, dans lequel les deuxièmes tranchées (SSTI1, SSTT2) s'étendent jusqu'au niveau de la couche isolante enterrée (BOX). Circuit intégré selon l'une des revendications précédentes, dans lequel les transistors NMOS (TRN) sont des transistors à basse tension de seuil et les transistors PMOS (TRP) sont des transistors à tension de seuil moyenne. Circuit intégré selon l'une des revendications précédentes, comprenant une pluralité de cellules précaractérisées comportant chacune une partie desdites rangées (TRK,' TRK',i). Circuit intégré selon l'une des revendications précédentes, dans lequel le substrat est un substrat de type silicium totalement déserté sur isolant.