Brevet FR3096856A1 — publié le 20201204

Description Titre de l'invention : Capteur d'image et son procédé de commande Domaine technique [0001] La présente description concerne de façon générale les capteurs d'image, et plus par- ticulièrement les capteurs d'image de type à obturation globale. Technique antérieure [0002] Un capteur à obturation globale comprend une matrice de pixels, généralement arrangés en lignes et en colonnes. Les pixels d'un capteur à obturation globale sont couramment appelés pixels à obturation globale. [0003] Dans un capteur à obturation globale, une phase d'intégration pendant laquelle une image est capturée par le capteur est commune à tous les pixels du capteur, ou, autrement dit, simultanée pour tous les pixels du capteur. Plus particulièrement, la phase d'intégration débute en initialisant, simultanément pour chaque pixel, une zone photosensible du pixel. La phase d'intégration se termine lorsque, simultanément pour chaque pixel, une tension représentative des charges photogénérées accumulées, depuis le début de la phase d'intégration, dans la zone photosensible du pixel est mémorisée dans le pixel. Les tensions mémorisées dans les pixels du capteur sont ensuite lues de manière séquentielle, généralement en effectuant la lecture simultanée de tous les pixels d'une même ligne du capteur, les lignes étant lues les unes à la suite des autres. Résumé de l'invention 100041 11 existe un besoin d'un capteur d'image à obturation globale, et d'un procédé de commande d'un tel capteur, palliant tout ou partie des inconvénients des capteurs d'image à obturation globale connus et de leurs procédés de commande. 100051 Un mode de réalisation pallie tout ou partie des inconvénients des capteurs d'image à obturation globale connus et de leurs procédés de commande connus. 100061 Un mode de réalisation prévoit un capteur d'image comprenant une matrice de pixels comportant chacun : un premier transistor et un premier interrupteur connectés en série entre un premier noeud d'application d'un potentiel et un noeud interne du pixel, une grille du premier transistor étant couplée à un noeud de diffusion flottant du pixel ; un élément capacitif dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles comprenant chacun une capacité connectée en série avec un deuxième interrupteur reliant la capacité au noeud interne du pixel, le capteur comprenant en outre un circuit configuré pour, lors de chaque mémorisation d'une tension dans un des ensembles d'un desdits pixels, commander 2 l'interruption d'un courant circulant entre le premier noeud et le noeud interne du pixel -en commandant une commutation, d'un premier niveau à un deuxième niveau, d'un premier potentiel appliqué à une deuxième borne de l'élément capacitif du pixel, quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue ladite mémorisation ; ou -en commandant une ouverture du premier interrupteur du pixel, quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue ladite mémorisation. [0007] Selon un mode de réalisation, dans chacun desdits pixels, une source du premier transistor n'est pas reliée à une source de courant constant de polarisation. [0008] Selon un mode de réalisation, le circuit est configuré, lors dc ladite mémorisation, pour commander une commutation du potentiel appliqué au premier noeud, d'un troisième niveau, de préférence bas, à un quatrième niveau, de préférence haut, préalablement à l'interruption du courant. [0009] Selon un mode de réalisation, le circuit est configuré, lors dc ladite mémorisation, pour séparer d'une durée la commande de l'interruption du courant, de la commande de la commutation, du troisième au quatrième niveau, du potentiel appliqué au premier noeud, ladite durée étant identique quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue ladite mémorisation. [0010] Selon un mode de réalisation, le circuit est configuré, lors dc ladite mémorisation, pour maintenir le quatrième niveau du potentiel appliqué au premier noeud, au moins jusqu'à l'interruption du courant. [0011] Selon un mode de réalisation, le circuit est configuré, lors de ladite mémorisation, pour commander une ouverture du deuxième interrupteur dudit ensemble après l'interruption du courant, et, de préférence, pour maintenir le quatrième niveau du potentiel appliqué au premier noeud au moins jusqu'à ladite ouverture du deuxième interrupteur. [0012] Selon un mode de réalisation, le circuit est configuré, lors de ladite mémorisation, pour maintenir fermés le premier interrupteur du pixel et le deuxième interrupteur dudit ensemble avant la commutation, du troisième au quatrième niveau, du potentiel appliqué au premier noeud. [0013] Selon un mode de réalisation, le circuit est en outre configuré, lors de ladite mémo- risation, pour maintenir fermés le premier interrupteur du pixel et le deuxième interrupteur dudit ensemble, au moins jusqu'à l'interruption du courant. [0014] Un autre mode de réalisation prévoit un procédé de commande d'un capteur d'image comprenant une matrice de pixels comportant chacun : un premier transistor et un premier interrupteur connectés en série entre un premier noeud d'application d'un potentiel et un noeud interne du pixel, une grille du premier 3 transistor étant couplée à un noeud de diffusion flottant du pixel ; un élément capacitif dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles comprenant chacun une capacité connectée en série avec un deuxième interrupteur reliant la capacité au noeud interne du pixel, le procédé comprenant des étapes de mémorisation de tensions dans lesdits plusieurs ensembles desdits pixels, chaque étape de mémorisation dans un ensemble d'un des pixels comprenant : commander l'interruption d'un courant circulant entre le premier noeud et le noeud interne du pixel : -en commandant une commutation, d'un premier niveau à un deuxième niveau, d'un premier potentiel appliqué à une deuxième borne de l'élément capacitif du pixel, quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue ladite mémorisation ; ou -en commandant une ouverture du premier interrupteur du pixel, quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue ladite mémorisation. [0015] Selon un mode de réalisation, une source du premier transistor n'est pas reliée à une source de courant constant de polarisation. [0016] Selon un mode de réalisation, ladite étape de mémorisation comprend une commande d'une commutation du potentiel appliqué au premier noeud, d'un troisième niveau, de préférence bas, à un quatrième niveau, de préférence haut, préalablement à l'interruption du courant. [0017] Selon un mode de réalisation, pour chaque étape de mémorisation, une durée identique sépare la commande de l'interruption du courant, de la commande de la commutation, du troisième niveau au quatrième niveau, du potentiel appliqué au premier noeud. [0018] Selon un mode de réalisation, lors de ladite mémorisation, le potentiel appliqué au premier noeud est maintenu au quatrième niveau, au moins jusqu'à l'interruption du courant. [0019] Selon un mode de réalisation, lors de ladite mémorisation : -le deuxième interrupteur dudit ensemble est ouvert après l'interruption du courant, le potentiel appliqué au premier noeud étant de préférence maintenu au quatrième niveau au moins jusqu'à ladite ouverture du deuxième interrupteur ; et/ou -le premier interrupteur du pixel et le deuxième interrupteur dudit ensemble sont maintenus fermés avant la commutation, du troisième au quatrième niveau, du potentiel appliqué au premier noeud. [0020] Selon un mode de réalisation, lors de ladite mémorisation : le premier interrupteur du pixel et le deuxième interrupteur dudit ensemble sont maintenus feintés au moins jusqu'à l'interruption du courant. Brève description des dessins [0021] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0022] [fig.11 la figure 1 représente un mode de réalisation d'un circuit d'un pixel d'un capteur à obturation globale ; [0023] [fig.21 la figure 2 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel de la figure 1 ; [0024] [fig.31 la figure 3 représente un autre mode de réalisation d'un circuit d'un pixel d'un capteur à obturation globale ; et [0025] [fig.4[ la figure 4 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel de la figure 3. Description des modes de réalisation [0026] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation et modes de mise en oeuvre peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0027] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation et modes de mise en oeuvre décrits ont été représentés et sont détaillés. En particulier, les dispositifs électroniques dans lesquels peut être prévu un capteur d'image à obturation globale n'ont pas été décrits, les modes de réalisation et modes de mise en oeuvre étant compatibles avec les dispositifs électroniques usuels comprenant un capteur d'image à obturation globale. En outre, les circuits de lecture d'un pixel n'ont pas été détaillés, les modes de réalisation et modes de mise en oeuvre décrits étant compatibles avec les circuits de lecture usuels, notamment avec les circuits de lecture d'un pixel 4T (pixel "quatre transistors"). 100281 Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. 100291 Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. [0030] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0031] La figure 1 représente un mode de réalisation d'un circuit d'un pixel 1 d'un capteur à obturation globale. [0032] Le pixel 1 comprend une zone photosensible 100, aussi appelée zone de photo- conversion 100, configurée pour accumuler des charges photogénérécs à partir de la lumière qu'elle reçoit, par exemple pour accumuler des électrons de paires électron-trou photogénérécs. [0033] Dans cet exemple, la zone photosensible 100 est une photodiode dont une borne, ici l'anode, est reliée, de préférence connectée, à un noeud 102 d'application d'un potentiel de référence tel que la masse GND. De préférence, la photodiode est une photodiode dite pincée ("pinned photodiode"). [0034] Un dispositif 104 de transfert des charges photogénérécs accumulées dans la zone 100 vers un noeud 106 de diffusion flottant est connecté entre la zone 100 et le noeud 106. [0035] Dans l'exemple de la figure 1, le dispositif 104 est un transistor MOS dont les deux bornes de conduction (source et drain) sont reliées, de préférence connectées, respectivement à la zone 100 et au noeud 106 et dont la borne de commande (grille) est connectée à un noeud 108 d'application d'un potentiel de commande TG. Plus particulièrement, dans l'exemple représenté où la zone 100 est une photodiode pincée dont l'anode est reliée à la masse GND, le transistor 104 est à canal N et est connecté entre la cathode de la photodiode 100 et le noeud 106. De préférence, le transistor 104 constitue une grille de transfert entre la photodiode 100 et le noeud 106, c'est-à-dire un transistor MOS dont la borne du côté de la photodiode 100 est au moins en partie formée par une région semiconductrice dopée de la photodiode 100, ici par la cathode de la photodiode 100. [0036] Un élément capacitif 110 est connecté entre le noeud 106 et un noeud 112 d'application d'un potentiel. Dans ce mode de réalisation, le noeud 112 reçoit un signal ou potentiel Vech de commande. [0037] Le noeud 106 est relié à un noeud 116 d'application d'un potentiel, dans cet exemple un potentiel positif VDD d'alimentation du pixel 1, par un interrupteur 114. L'interrupteur 114 est commandé par un potentiel de commande RST. L'interrupteur 114 est par exemple un transistor MOS, dans cet exemple à canal N, dont les bornes de conduction sont reliées, de préférence connectées, aux noeuds respectifs 106 et 116, et dont la borne de commande (grille) est reliée, de préférence connectée, à un noeud 117 d'application du potentiel RST. [0038] Le noeud 106 est en outre connecté à la borne de commande d'un transistor 118, de 6 préférence un transistor MOS, et, plus particulièrement dans cet exemple, un transistor MOS à canal N. [0039] Le transistor 118 est connecté en série avec un interrupteur 120, entre un noeud 122 interne du pixel 1 et un noeud 124 d'application d'un potentiel VD de commande. En pratique, le signal ou potentiel VD est fourni par une source d'alimentation, de préférence commune à tous les pixels 1 du capteur, par exemple par un régulateur de tension. [0040] L'interrupteur 120 est commandé par un potentiel de commande, référencé SW dans ce mode de réalisation, appliqué à un noeud 123 relié, de préférence connecté, à une borne de commande de l'interrupteur 120. L'interrupteur 120 est par exemple un transistor MOS, dans cet exemple à canal N, dont la grille est connectée au noeud 123 d'application du potentiel SW. [0041] Dans ce mode de réalisation, l'interrupteur 120 est connecté entre le noeud 122 et une borne de conduction du transistor 118, à savoir la source du transistor 118 dans cet exemple. Plus particulièrement, dans cet exemple, les bornes de conduction du transistor 120 sont connectées respectivement au noeud 122 et à la source du transistor 118. [0042] Dans une variante de réalisation non illustrée, l'interrupteur 120 est connecté entre le noeud 124 et une borne de conduction du transistor 118, l'autre borne de conduction du transistor 118 étant alors connectée au noeud 122. [0043] Le transistor 118 est monté en source suiveuse non polarisée. Autrement dit, la source du transistor 118 n'est connectée ou reliée à aucune source d'un courant de polarisation constant ou sensiblement constant. [0044] Le pixel 1 comprend en outre deux ensembles A et B (en pointillé en figure 1). Les ensembles A et B sont identiques, aux dispersions de fabrication près. Chaque ensemble A, B est constitué d'une capacité 128 en série avec un interrupteur 130. Les ensembles A et B sont connectés au noeud 122. L'interrupteur 130 de l'ensemble A, respectivement B, est commandé par un potentiel de commande SWA, respectivement SWB. [0045] Plus particulièrement, dans chacun des ensembles A et B, l'interrupteur 130 relie la capacité 128 au noeud 122. Autrement dit, l'interrupteur 130 est connecté entre le noeud 122 et un noeud 131 de connexion de l'interrupteur 130 à la capacité 128, la capacité 128 étant alors connectée entre le noeud 131 et un noeud 132 d'application d'un potentiel, ici la masse GND. Chacun des ensembles A et B est donc connecté entre les noeuds 132 et 122. [0046] Chaque interrupteur 130 est par exemple un transistor MOS, dans cet exemple à canal N, dont le drain est connecté au noeud 122, dont la source est connectée au noeud 131 correspondant, et dont la grille reçoit le potentiel SWA ou SWB cor- 7 respondant. [0047] De préférence, les capacités 128 des ensembles A et B correspondent à des tranchées profondes d'isolement capacitives (CDTI - "Capacitive Deep Trench Isolation"). A titre d'exemple, une capacité CDTI correspond à une tranchée pénétrant dans une région semiconductrice, la tranchée étant remplie d'un matériau conducteur isolé de la région semiconductrice par une couche isolante recouvrant les parois et le fond de la tranchée. Le matériau conducteur constitue une première électrode de la capacité, dans cet exemple reliée au noeud 132, et la région semiconductrice correspond à une deuxième électrode de la capacité. Dans le cas où les capacités 128 sont des capacités CDTI, le potentiel du noeud 132 est, de préférence, négatif [0048] Comme on le verra plus en détail par la suite, chaque ensemble A, B est configuré pour qu'une tension y soit mémorisée, aux bornes de la capacité 128 de l'ensemble. Plus particulièrement, chaque ensemble A, B est configuré pour mémoriser une tension représentative d'un état, c'est-à-dire d'un niveau de potentiel, du noeud 106. [0049] La prévision de deux ensembles A et B permet de mémoriser, dans un des ensembles A et B, une première tension représentative d'un état initial du noeud 106, au début d'une phase d'intégration, et dans l'autre des ensembles A et B, une deuxième tension représentative d'un état du noeud 106 à la fin de la phase d'intégration. [0050] Dans la suite de la description, on appelle signal utile ou différentiel du pixel 1 la différence entre les première et deuxième tensions d'une même phase d'intégration. Ce signal utile est représentatif de la différence entre l'état du noeud 106 au début de la phase d'intégration, et l'état du noeud 106 à la fin de la phase d'intégration, c'est-à-dire de la quantité de lumière reçue par la zone 100 du pixel 1 pendant cette phase d'intégration. [0051] Le noeud 122 est en outre connecté à la grille d'un transistor MOS 134, dans cet exemple à canal N. Une borne de conduction du transistor 134, dans cet exemple le drain, est reliée à un noeud 136 d'application du potentiel d'alimentation VDD, l'autre borne de conduction du transistor 134, dans cet exemple la source, étant reliée à un noeud 140 de sortie du pixel, et plus exactement à un noeud 140, ou rail conducteur, commun à tous les pixels d'une même colonne d'une matrice de pixels du capteur d'image. [0052] Dans ce mode de réalisation, un interrupteur 142 relie une borne de conduction, ici la source, du transistor 134 au noeud 140, l'autre borne de conduction du transistor 134, ici le drain, étant de préférence connecté au noeud 136. L'interrupteur 142 est commandé par un potentiel de commande RD appliqué à un noeud 144 relié, de préférence connecté, à une borne de commande de l'interrupteur 142. L'interrupteur 142 est par exemple un transistor MOS, dans cet exemple à canal N, dont les bornes de conduction sont reliées, de préférence connectées, respectivement au noeud 140 et à la 8 source du transistor 134, et dont la grille est connectée au noeud 144 d'application du potentiel RD. [0053] Dans une variante de réalisation non illustrée, l'interrupteur 142 est connecté entre le transistor 134 et le noeud 136. [0054] En figure 1, on a également représenté un circuit 150 (cmd) de commande du pixel 1. De préférence, le circuit 150 est commun à tous les pixels 1 de la matrice de pixels 1 du capteur. Le circuit 150 est configuré pour fournir le potentiel Vech de chaque pixel 1. Plus généralement, le circuit 150 est de préférence configuré pour fournir les signaux, ou potentiels, Vcch, RST, TG, SWA, SWB, VD, SW et RD de commande des pixels 1 de la matrice. En fonctionnement, lors de chaque phase de fonctionnement globale comprenant une phase d'intégration, tous les pixels reçoivent les mêmes signaux de commande, ou, autrement dit, sont commandés de la même façon. Puis, entre deux phases globales successives, lors d'une phase de lecture des tensions mémorisées dans les ensembles A et B de chaque pixel 1, le circuit 150 commande les lignes de pixels 1 les unes après les autres, en fournissant les mêmes signaux de commande à tous les pixels de la ligne de pixels en train d'être lus. [0055] Bien que cela ne soit pas illustré ici, le capteur comprenant la matrice de pixels 1 comprend en outre un ou plusieurs circuits de lecture des pixels. Par exemple, le capteur comprend un circuit de lecture par colonne de pixels 1, cc circuit de lecture étant alors relié, de préférence connecté, au rail ou noeud commun 140 des pixels de la colonne. [0056] Un mode de fonctionnement d'un capteur comprenant une matrice de pixels 1 va maintenant être décrit en relation avec la figure 2. [0057] La figure 2 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel 1 de la figure 1. Plus particulièrement, la figure 2 représente des chronogrammes de signaux de commande Vech, RST, TG, SWA, SWB, VD, SW et RD du pixel 1. [0058] Les signaux Vech, RST, TG, SWA, SWB, VD, SW et RD sont commutés entre des niveaux bas et des niveaux hauts. On considère ici, à titre d'exemple, que les signaux RST, TG, SWA, SWB, VD, SW et RD sont par défaut à leurs niveaux bas, le transistor, ou grille de transfert, 104 empêchant alors le passage de charges de la zone 100 au noeud 106, et les interrupteurs 114, 120, 130 et 142 étant ouverts. En outre, dans ce mode de réalisation, le signal Vech est par défaut à son niveau haut. [0059] On notera que le potentiel correspondant au niveau bas d'un des signaux RST, TG, SWA, SWB, VD, SW et RD peut être différent du potentiel correspondant au niveau bas d'un autre de ces signaux, et/ou que le potentiel correspondant au niveau haut d'un de ces signaux peut être différent du potentiel correspondant au niveau haut d'un autre de ces signaux. 9 [0060] Par ailleurs, dans la description faite ci-dessous de la figure 2, un signal commuté d'un premier niveau à un deuxième niveau est maintenu à ce deuxième niveau tant qu'il n'est pas indiqué que le signal est commuté du deuxième niveau au premier niveau. [0061] En outre, dans la description faite ci-dessous de la figure 2, lorsque l'on fait référence à la tension d'un noeud, on considère, sauf indication contraire, qu'il s'agit de la tension entre le noeud et la masse GND. [0062] A un instant tO, l'interrupteur 114 est commuté de l'état ouvert à l'état fermé en commandant la commutation du potentiel RST de son niveau bas à son niveau haut. Il en résulte que la tension VDD au noeud 116 se retrouve au noeud 106. Cette commutation du potentiel RST est effectuée simultanément pour tous les pixels 1 du capteur. [0063] A un instant tl suivant, le transistor 104 est rendu passant en commandant la com- mutation du signal TG de son niveau bas à son niveau haut. Autrement dit, on autorise le passage de charges photogénérécs de la zone 100 vers le noeud 106, via le transistor 104. Cela correspond à une étape INIT-PD d'initialisation de la zone 100, c'est-à-dire que la zone 100 est vidée des charges photogénérécs, ici des électrons, qui pourraient s'y trouver, ces charges étant évacuées vers le noeud 106, puis vers le noeud 116. Cette commutation du potentiel TG est effectuée simultanément pour tous les pixels 1 du capteur. [0064] A un instant t2 suivant, le transistor 104 est bloqué en commandant la commutation du signal TG de son niveau haut à son niveau bas. Cela isole la zone 100 du noeud 106, empêchant des charges photogénérées de passer de la zone 100 au noeud 106. Cette commutation de l'état passant à bloqué du transistor 104 marque la fin de l'étape INIT-PD et le début d'une période d'intégration INT du pixel 1 durant laquelle des charges, ici des électrons, sont photogénérées et accumulées dans la zone 100. Cette commutation du potentiel TG est effectuée simultanément pour tous les pixels 1 du capteur, d'où il résulte que la phase d'intégration INT commence simultanément pour tous les pixels 1 du capteur. [0065] A un instant suivant t3, les tensions aux bornes des capacités 128 sont de préférence initialisées (étape INIT-C). Pour cela, alors que le signal, ou potentiel, VD est à son niveau bas, les interrupteurs 120 et 130 sont fermés en commandant la commutation des signaux SW, SWA et SWB de leurs niveaux bas à leurs niveaux hauts. Ces commutations peuvent, en pratique, ne pas être simultanées contrairement à ce qui est représenté en figure 2. Du fait que le signal VD est maintenu à son niveau bas, que le transistor 118 reçoit sur sa grille le potentiel VDD, et que les interrupteurs 120 et 130 sont fermés, le niveau bas du signal VD se retrouve, pour chaque capacité 128, sur le noeud 131 correspondant, déterminant ainsi une tension d'initialisation des capacités 128. [0066] A un instant t4 suivant marquant la fin de l'étape INIT-C, les interrupteurs 130 sont ouverts en commandant la commutation des signaux SWA et SWB de leurs niveaux hauts à leurs niveaux bas. Il en résulte que les capacités 130 sont alors isolées électriquement du noeud 122, la tension aux bornes de chaque capacité 128 étant alors égale à la tension d'initialisation mentionnée ci-dessus. [0067] La phase TNTT-C d'initialisation des capacités 128, autrement dit la séquence de commande décrite en relation avec les instants t3 et t4, est réalisée simultanément pour tous les pixels 1 du capteur. [0068] A un instant t5 suivant, l'interrupteur 114 est ouvert en commandant la commutation du signal RST de son niveau haut à son niveau bas. Le noeud 106 est alors isolé du noeud 116. Le potentiel présent au noeud 106 après l'ouverture de l'interrupteur 114 est appelé niveau d'initialisation, ou niveau de remise à zéro. Cette commutation du signal RST est réalisée simultanément pour tous les pixels 1 du capteur. [0069] Une tension représentative du niveau d'initialisation est ensuite mémorisée (étape MEM-TNTT) aux bornes de la capacité 128 d'un des ensembles A et B, dans cet exemple l'ensemble A. L'étape MEM-INIT est réalisée simultanément pour tous les pixels 1 du capteur. [0070] L'étape MEM-INIT débute, à un instant t6 suivant l'instant t5, par la fermeture de l'interrupteur 130 de l'ensemble A, en commandant la commutation du signal SWA de son niveau bas à son niveau haut. [0071] De l'instant t6 à un instant t7 suivant, l'interrupteur 120 et l'interrupteur 130 de l'ensemble A étant fermés, le niveau bas de la tension VD se retrouve sur la capacité 128 de l'ensemble A, sur le noeud 131 correspondant. [0072] Puis, à l'instant t7, alors que l'interrupteur 120 est maintenu fermé (SW à son niveau haut), que l'interrupteur 130 de l'ensemble B est maintenu ouvert (signal SWB à son niveau bas) et que le potentiel Vech est à son niveau haut, la tension VD est basculée de son niveau bas à son niveau haut, ou, autrement dit, le signal VD est commuté à son niveau haut. [0073] Ainsi, à partir de l'instant t7, un courant circule entre les noeuds 124 et 122. En effet, à partir de l'instant t7, le transistor 118 est d'abord en régime ohmique et la tension aux bornes de la capacité 128 de l'ensemble A augmente avec le potentiel VD. Le transistor 118 entre ensuite en régime de saturation et la tension aux bornes de la capacité 128 de l'ensemble A présente alors une valeur dépendant principalement du potentiel au noeud 106, ici le niveau d'initialisation. Plus exactement, quand le transistor 118 est en régime saturé, la tension aux bornes de la capacité 128 converge de manière asymptotique vers une tension dépendant du potentiel du noeud 106 et de la tension de seuil du transistor 118. Ainsi, la tension aux bornes de la capacité 128 dépend non seulement du potentiel du noeud 106, mais aussi d'une durée Td pendant laquelle le 11 courant peut circuler entre les noeuds 122 et 124, c'est-à-dire pendant laquelle on laisse évoluer la tension aux bornes de la capacité 128, le point de départ de cette durée Td étant ici l'instant t7. [0074] Dans ce mode de mise en oeuvre, à la fin de la période Td, la circulation du courant entre les noeuds 122 et 124 est interrompue, en provoquant le passage à l'état bloqué du transistor 118. On notera que, depuis au moins l'instant t7, et jusqu'à au moins l'instant t8, le potentiel Vech est maintenu à son niveau haut. [0075] Pour cela, à l'instant t8, séparé de l'instant t7 par la durée Td, le potentiel du noeud 106 est abaissé en commandant la commutation du potentiel Vcch de son niveau haut à son niveau bas. La différence entre les niveaux haut et bas du potentiel Vcch est choisie de sorte que la commutation du niveau haut au niveau bas du potentiel Vcch entraine une diminution du potentiel du noeud 106, donc de la tension de grille/source, notée Vgs, du transistor 118, qui soit suffisante pour que le courant circulant dans le transistor 118 après cette commutation soit au moins 10 fois plus faible, de préférence au moins 100 fois plus faible, voire 1000 fois plus faible, que le courant qui y circulait avant la commutation. Ainsi, le courant circulant après cette commutation du signal Vcch est considéré comme négligeable ou nul, ou, autrement dit, on considère que le courant dans le transistor 118 est interrompu par cette commutation du signal Vcch. L'homme du métier est mesure de choisir la valeur de la différence entre les niveaux haut et bas du signal Vech pour obtenir le fonctionnement décrit ci-dessus. A titre d'exemple, les niveaux haut et bas du potentiel Vech sont tels que la diminution du potentiel du noeud 106 est de l'ordre de 200 mV ou plus. [0076] Il résulte que, à partir de l'instant t8, la tension aux bornes de la capacité 128 de l'ensemble A n'évolue plus, cette tension étant représentative du niveau d'initialisation du noeud 106 avant la commutation du potentiel Vech de son niveau haut à son niveau bas. [0077] A un instant t9 suivant, l'interrupteur 130 de l'ensemble A est ouvert en commandant la commutation du signal SWA de son niveau haut à son niveau bas. L'ouverture de l'interrupteur 130 permet d'isoler le noeud 131, donc la capacité 128, du noeud 122, de manière à conserver, ou retenir, la tension mémorisée aux bornes de la capacité 128 de l'ensemble A jusqu'à ce qu'elle soit lue. Cette ouverture de l'interrupteur 130 de l'ensemble A marque la fin de la phase de mémorisation MEM-INIT. [0078] A un instant HO suivant, le signal VD est commuté de son niveau haut à son niveau bas. Cette commutation du signal VD est réalisée simultanément pour tous les pixels 1 du capteur. [0079] Après l'ouverture de l'interrupteur 130 de l'ensemble A, et, de préférence, la com- mutation du potentiel VD à son niveau bas, le potentiel Vech est commuté de son niveau bas à son niveau haut, sans que cela ne modifie la tension mémorisée aux 12 bornes de la capacité 128 de l'ensemble A. Dans cet exemple, cette commutation intervient à un instant tl 1 suivant l'instant t10. Cette commutation est réalisée simultanément pour tous les pixels 1 du capteur. [0080] On notera que, contrairement à la durée Td, les durées séparant les instants respectifs t9, tl 0 et tl 1 de l'instant t7 ne sont pas critiques, du fait que la tension aux bornes de la capacité n'évolue plus suite à la commutation du signal Vech à son niveau bas. [0081] A un instant tl 2 suivant, le transistor 104 est commuté à l'état passant en commandant la commutation du signal TG de son niveau bas à son niveau haut. A un instant t13 suivant, le transistor 104 est bloqué en commandant la commutation du signal TG de son niveau haut à son niveau bas. Ainsi, entre les instant t12 et t13, les charges photogénérées et accumulées, ici les électrons, dans la zone 100 depuis l'instant t2 jusqu'à l'instant t13, sont transférées vers le noeud 106 (étape TRANS) du fait que le signal TG est à son niveau haut et que le potentiel électrique du noeud 106 est plus élevé que celui de la cathode de la photodiode 100. Le potentiel du noeud 106 diminue alors d'une valeur déterminée par le nombre de charges transférées. Le potentiel du noeud 106 après la commutation du transistor 104 de l'état passant à l'état bloqué, est appelé niveau de signal et est représentatif du nombre de charges photo-générées et accumulées dans la zone 100 entre les instants t2 et t13. Autrement dit, l'état du noeud 106 après l'instant t13 est représentatif de la quantité de lumière reçue par la zone 100 entre ces instants t2 et t13. L'étape TRANS est réalisée simultanément pour tous les pixels du capteur 1. L'instant t13 marque la fin de la période d'intégration INT commune à tous les pixels 1 du capteur. [0082] La phase de fonctionnement globale du capteur se poursuit alors par la mémorisation (étape MEM-SIGNAL) d'une tension représentative du niveau de signal du noeud 106. Plus particulièrement, cette tension est mémorisée aux bornes de la capacité 128 de l'ensemble A ou B qui n'a pas encore été utilisé pour mémoriser un niveau de potentiel du noeud 106 lors de l'étape MEM-INIT, c'est-à-dire aux bornes de la capacité 128 de l'ensemble B dans cet exemple. L'étape MEM-SIGNAL est réalisée simultanément pour tous les pixels 1 du capteur. [0083] Pour cela, à partir d'un instant t14 suivant, la séquence de commande décrite en relation avec les instants successifs t6, t7, t8 et t9 est répétée à des instants successifs respectivement t14, t15, t16 et t17, à la différence qu'au lieu de commuter le signal SWA aux instants t6 et t9, c'est le signal SWB qui est commuté, de façon similaire au signal SWA, aux instants respectifs t14 et t17, l'instant t17 marquant la fin de la phase MEM-SIGNAL. [0084] Lors de la phase MEM-SIGNAL, les instants t15 et t16 sont séparés l'un de l'autre par une durée Td, de préférence identique à celle séparant les instants t7 et t8. [0085] A un instant t18 suivant, le signal VD est commuté de son niveau haut à son niveau 13 bas. Cette commutation du signal VD est réalisée simultanément pour tous les pixels 1 du capteur. [0086] Après l'ouverture de l'interrupteur 130 de l'ensemble B et, de préférence, la com- mutation du potentiel VD à son niveau bas, le potentiel Vech est commuté de son niveau bas à son niveau haut, sans que cela ne modifie la tension mémorisée aux bornes de la capacité 128 de l'ensemble B. Dans cet exemple, cette commutation intervient à un instant t19 suivant l'instant t18. Cette commutation est réalisée simultanément pour tous les pixels 1 du capteur. [0087] Dans cet exemple, à un instant t20 suivant, l'interrupteur 120 est bloqué en commandant la commutation du signal SW de son niveau haut à son niveau bas. Cela permet d'isoler le noeud 122 du transistor 118, donc du noeud 124. Cela permet d'éviter toute modification, par le transistor 118, des tensions mémorisées aux bornes des capacités 128. Cette commutation est de préférence simultanée pour les pixels 1 du capteur. Ainsi, dans cet exemple, l'instant t20 marque la fin de la phase de fonctionnement globale du capteur, ou phase globale d'acquisition et de mémorisation d'une image par le capteur. [0088] Les pixels 1 sont ensuite lus. La lecture des pixels 1 est effectuée ligne par ligne, c'est-à-dire une ligne de pixels 1 après l'autre. Lorsqu'une ligne de pixels 1 est en train d'être lue, tous les pixels 1 de la ligne reçoivent les mêmes signaux de commande, de sorte que tous les pixels de la ligne sont lus simultanément. [0089] La phase de lecture de la tension mémorisée aux bornes de la capacité d'un des ensembles A et B consiste, alors que l'interrupteur 120 est maintenu ouvert pour empêcher la circulation d'un courant entre les noeuds 122 et 124, à fermer l'interrupteur 130 de cet ensemble et l'interrupteur 142, pour obtenir, sur le noeud 140, un potentiel représentatif de cette tension mémorisée. Une phase de lecture est réalisée pour l'un des ensembles A et B, puis une phase de lecture est réalisée pour l'autre de ces ensembles A et B. [0090] De préférence, avant chaque phase de lecture d'un ensemble, le potentiel du noeud 122 est initialisé, c'est-à-dire placé à une valeur déterminée, en fermant puis en rouvrant l'interrupteur 120 alors que le potentiel VD est maintenu à son niveau bas. [0091] Une fois que tous les pixels du capteur ont été lus, une nouvelle phase globale d'acquisition et de mémorisation d'une image, telle que décrite en relation avec les instants tl à t20 peut être mise en oeuvre. La différence entre les niveaux haut et bas du signal Vech, la différence entre les niveaux haut et bas du signal VD et de préférence la durée Td ont des valeurs respectives identiques quel que soit le pixel considéré et/ou l'ensemble A ou B considéré lors de la mise en oeuvre des étapes MEM-INIT et MEMSIGNAL. [0092] Le signal utile du pixel 1 correspond à une différence entre une tension représentative 14 d'un niveau d'initialisation du noeud 106, et une tension représentative d'un niveau de signal du noeud 106. La prévision de deux tensions pour définir le signal utile du pixel correspond à un double échantillonnage corrélé. Le pixel 1 est donc compatible avec des circuits de lecture existants mettant en oeuvre un double échantillonnage corrélé. En particulier, selon le circuit de lecture utilisé pour lire le pixel 1, on peut choisir d'adapter l'ordre dans lequel les ensembles A et B sont lus. [0093] Dans le procédé décrit ci-dessus, la mémorisation d'une tension aux bornes de la capacité de l'ensemble A, respectivement B, est assurée par l'ouverture de l'interrupteur 130 de cet ensemble. Cependant, la valeur de cette tension, au moment où elle est mémorisée, est déterminée par la séquence ou succession identique d'étapes décrites en relation avec les instants t7 et t8, ou t15 et t16, ainsi que par l'état du noeud 106 lors de la mise en oeuvre de cette séquence d'étapes. En particulier, du fait que cette succession d'étapes est mise en oeuvre à l'aide des mêmes signaux de commande, à savoir dans ce mode de réalisation le potentiel VD et le potentiel Vcch, avec de préférence la même durée Td, et que les ensembles A et B sont identiques, aucun décalage n'est introduit dans le signal utile du pixel. [0094] Pour interrompre le courant circulant entre les noeuds 122 et 124, on aurait pu penser, lorsqu'une tension est mémorisée dans l'ensemble A, à ouvrir l'interrupteur 130 de l'ensemble A au moyen du signal SWA, et, lorsqu'une tension est mémorisée dans l'ensemble B, à ouvrir l'interrupteur 130 de l'ensemble B, au moyen du signal SWB. Toutefois, l'utilisation de deux signaux différents SWA et SWB pourrait conduire à l'introduction d'un décalage dans le signal utile du pixel, par exemple du fait que les temps de propagation et/ou les fronts des signaux SWA et SWB et/ou les tensions de seuil des transistors 130 correspondants peuvent, en pratique, être différents. Cela peut notamment conduire à une durée Td différente selon l'ensemble A ou B considéré, et donc à un décalage dans le signal utile. [0095] La figure 3 représente un autre mode de réalisation d'un circuit d'un pixel 3 d'un capteur à obturation globale. Comme le pixel 1, le pixel 3 fait partie d'une matrice de pixels 3 d'un capteur d'image à obturation globale. Seules les différences entre le pixel 1 de la figure 1 et le pixel 3 de la figure 3 sont ici détaillées. [0096] Dans le pixel 3, comme dans le pixel 1, pendant une phase de mémorisation MEM- INIT ou MEM-SIGNAL, on prévoit que le courant circulant entre les noeuds 122 et 124 soit interrompu au moyen d'un signal identique quel que soit l'ensemble A ou B dans lequel s'effectue la mémorisation. [0097] Toutefois, dans le pixel 3, cette interruption du courant est mise en oeuvre au moyen d'un signal SW' de commande de l'interrupteur 120, et non pas au moyen du potentiel de commande Vech appliqué au noeud 112. [0098] Ainsi, le pixel 3 diffère du pixel 1 en ce que : -la borne de commande de l'interrupteur 120 (noeud 123) reçoit le signal SW' et non pas le signal SW ; -le circuit de commande 150 (cmd) du pixel 3, et plus généralement des pixels 3 du capteur d'image, ne fournit pas le potentiel de commande Vech, ni le signal SW, mais est configuré pour fournir le signal SW' ; et -le noeud 1 1 2 est mis à un potentiel fixe, de préférence le potentiel de masse GND. [0099] La figure 4 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel 3 de la figure 3. Seules les différences entre les chronogrammes de la figure 2 et ceux de la figure 4 sont ici détaillées. [0100] En particulier, par rapport à la figure 2, en figure 4, le chronogramme du signal SW est remplacé par celui du signal SW'. En outre, par rapport à la figure 2, en figure 4, le chronogramme du signal Vcch est supprimé. [0101] En figure 4, le signal SW' est identique au signal SW à la différence que : -à l'instant t8, séparé de l'instant t7 par la durée Td, l'interrupteur 120 est mis à l'état bloqué en commandant une commutation du signal SW' de son niveau haut à son niveau bas, la mise à l'état bloqué de l'interrupteur 120 interrompant la circulation du courant entre les noeuds 124 et 122 ; -à l'instant tl 1, après que l'interrupteur 130 de l'ensemble A a été commuté à l'état ouvert (instant t9) et que le signal VD a été commuté à son niveau bas (instant tl 0), l'interrupteur 120 est remis à l'état passant en commandant une commutation du signal SW' de son niveau bas à son niveau haut ; et -à l'instant t16, séparé de l'instant t15 par une durée Td de préférence identique à celle séparant les instants t7 et t8, l'interrupteur 120 est mis à l'état bloqué en commandant une commutation du signal SW' de son niveau haut à son niveau bas, la mise à l'état bloqué de l'interrupteur 120 interrompant la circulation du courant entre les noeuds 124 et 122. [0102] Les commutations du signal SW' décrites en relation avec les instants t8, tl l et t16, sont réalisées simultanément pour tous les pixels 3 du capteur. [0103] En figure 4, l'instant t18 marque la fin d'une phase globale d'acquisition et de mémo- risation d'une image par le capteur. La lecture des tensions mémorisées dans les ensembles A et B est alors réalisée comme cela a été indiqué en relation avec la figure 2. [0104] Le pixel 3 et son procédé de commande bénéficient des mêmes avantages que ceux décrits en relation avec le pixel 1 et son procédé de commande. [0105] Dans des variantes de réalisation non illustrées, on prévoit que le pixel 1 ou 3 comprenne plus de deux ensembles A et B d'une capacité 128 en série avec un interrupteur 130 reliant la capacité 128 au noeud 122. Chaque ensemble supplémentaire est alors connecté entre les noeuds 122 et 132, de manière similaire aux ensembles A et 16 B. L'interrupteur 130 de chaque ensemble supplémentaire est de préférence commandé par un signal SWX spécifique à cet ensemble. [0106] Chaque ensemble supplémentaire permet de mémoriser une tension supplémentaire représentative d'un potentiel du noeud 106. Cela permet par exemple de mémoriser un premier niveau de signal après une première durée d'intégration, par exemple dans l'ensemble A comme cela a été décrit précédemment, et un deuxième niveau dc signal correspondant à une durée d'intégration plus longue dans un ensemble 128, 130 supplémentaire. La prévision de plusieurs durées d'intégration pour une même phase globale d'intégration permet de sélectionner, une fois qu'ils ont été lus, le premier ou le deuxième niveau dc signal en fonction de la lumière reçue pendant la phase d'intégration, par exemple pour réaliser un capteur haute dynamique (HDR de l'anglais High Dynamic Range). [0107] L'homme du métier est en mesure d'adapter le procédé décrit en relation avec la figure 2, respectivement 4, au cas d'un pixel 1, respectivement 3, comprenant plus de deux ensembles A et B d'une capacité 128 et d'un interrupteur 130. En particulier, la séquence identique de commutations de signaux permettant de mémoriser une tension dans l'un quelconque des ensembles A et B est mise en oeuvre pour mémoriser une tension dans chaque ensemble supplémentaire, la durée Td étant de préférence identique quel que soit l'ensemble dans lequel cette tension est mémorisée, et quel que soit le pixel considéré. En outre, chaque tension mémorisée dans un ensemble supplémentaire est lue lors d'une phase de lecture identique à celle décrite pour chacun des ensembles A et B, éventuellement en prévoyant de mettre le noeud 122 à une valeur déterminée avant cette phase de lecture, c'est-à-dire en prévoyant d'initialiser le noeud 122 avant cette phase de lecture. [0108] On a décrit des pixels 1 et 3 comprenant un élément capacitif 110 connecté entre des noeuds 106 et 112. En pratique, une ou plusieurs capacités intrinsèques peuvent être connectées au noeud 106, et former un pont diviseur capacitif avec l'élément 110. Dans le pixel 1, l'homme du métier est alors en mesure de déterminer, notamment en fonction de la ou des capacités intrinsèques du noeud 106, la valeur de l'élément capacitif 110 et l'amplitude de la différence de potentiel entre les niveaux haut et bas du signal Vech qui permettent le fonctionnement décrit en relation avec la figure 2, en particulier qui permettent d'obtenir la variation désirée de potentiel sur le noeud 106 du pixel 1. [0109] Dans le pixel 3, l'élément capacitif 110 peut correspondre aux seules capacités in- trinsèques du noeud 106. [0110] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de 17 l'art. En particulier, l'homme du métier est en mesure d'adapter les procédés de commande décrits au cas où un potentiel différent de la masse est appliqué au noeud 132, la tension aux bornes d'une capacité 128, ou au noeud 122, étant alors référencée par rapport à ce potentiel. [0111] En outre, l'homme du métier est en mesure d'adapter les modes de réalisation, modes de mise en oeuvre et variantes qui ont été décrits au cas où les charges accumulées dans la zone 100 et transférées vers le noeud 106 sont des trous plutôt que des électrons, notamment en adaptant le potentiel d'alimentation, le type (canal N ou P) des transistors MOS et/ou les niveaux haut et bas des signaux de commande. [0112] Par ailleurs, l'homme du métier est en mesure d'adapter les modes de réalisation, modes de mise en oeuvre et variantes qui ont été décrits au cas où les transistors MOS sont remplacés par des transistors d'autres technologies et/ou au cas où tout ou partie des interrupteurs des pixels 1 et 3 sont mis en oeuvre autrement que par des transistors MOS. [0113] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. 18 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] REVENDICATIONSCapteur d'image comprenant une matrice de pixels (1, 3) comportant chacun : un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel (VD) et un noeud (122) interne du pixel, une grille du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ; un élément capacitif (110) dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles (A, B) comprenant chacun une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122) du pixel, le capteur comprenant en outre un circuit (150) configuré pour, lors de chaque mémorisation (MEM-INIT, MEM-SIGNAL) d'une tension dans un des ensembles (A, B) d'un desdits pixels, commander l'interruption (t8, t16) d'un courant circulant entre le premier noeud (124) et le noeud interne (122) du pixel : -en commandant une commutation, d'un premier niveau à un deuxième niveau, d'un premier potentiel (Vech) appliqué à une deuxième borne (112) de l'élément capacitif (110) du pixel, quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue ladite mémorisation (MEM-INIT, MEM-SIGNAL) ; ou -en commandant une ouverture du premier interrupteur (120) du pixel, quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue ladite mémorisation (MEM-INIT, MEM-SIGNAL). Capteur selon la revendication 1, dans lequel, dans chacun desdits pixels, une source du premier transistor (118) n'est pas reliée à une source de courant constant de polarisation. Capteur selon la revendication 1 ou 2, dans lequel le circuit est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour commander une commutation du potentiel (VD) appliqué au premier noeud (124), d'un troisième niveau, de préférence bas, à un quatrième niveau, de préférence haut, préalablement à l'interruption (t8, U6) du courant. Capteur selon la revendication 3, dans lequel le circuit est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour séparer d'une durée (Td) la commande de l'interruption (t8, (16) du courant, de 19 [Revendication 5] [Revendication 6] [Revendication 7] [Revendication 8] [Revendication 9] la commande de la commutation, du troisième au quatrième niveau, du potentiel (VD) appliqué au premier noeud, ladite durée (Td) étant identique quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue ladite mémorisation (MEM-TNIT, MEMSIGNAL). Capteur selon la revendication 3 ou 4, dans lequel le circuit (150) est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour maintenir le quatrième niveau du potentiel (VD) appliqué au premier noeud (124), au moins jusqu'à l'interruption (t8, t16) du courant. Capteur selon l'une quelconque des revendications 3 à 5, dans lequel le circuit (150) est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour commander une ouverture du deuxième interrupteur (130) dudit ensemble (A, B) après l'interruption (t8, t16) du courant, et, de préférence, pour maintenir le quatrième niveau du potentiel (VD) appliqué au premier noeud (124) au moins jusqu'à ladite ouverture du deuxième interrupteur. Capteur selon l'une quelconque des revendications 3 à 6, dans lequel le circuit (150) est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour maintenir fermés le premier interrupteur (120) du pixel et le deuxième interrupteur (130) dudit ensemble (A, B) avant la commutation, du troisième au quatrième niveau, du potentiel (VD) appliqué au premier noeud (124). Capteur selon l'une quelconque des revendications 1 à 7, dans lequel le circuit (150) est en outre configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour maintenir fermés le premier interrupteur (120) du pixel et le deuxième interrupteur (130) dudit ensemble (A, B), au moins jusqu'à l'interruption (t8, t16) du courant. Procédé de commande d'un capteur d'image comprenant une matrice de pixels (1, 3) comportant chacun : un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel (VD) et un noeud (122) interne du pixel, une grille du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ; un élément capacitif (110) dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles (A, B) comprenant chacun une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122) du pixel, le procédé comprenant des 20 étapes de mémorisation (MEM-INIT, MEM-SIGNAL) de tensions dans lesdits plusieurs ensembles (A, B) desdits pixels (13), chaque étape de mémorisation dans un ensemble d'un des pixels comprenant : commander l'interruption (t8, t16) d'un courant circulant entre le premier noeud (124) et le noeud interne (122) du pixel : -en commandant une commutation, d'un premier niveau à un deuxième niveau, d'un premier potentiel appliqué à une deuxième borne de l'élément capacitif du pixel, quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue ladite mémorisation (MEM-INIT, MEM-SIGNAL) ; ou -en commandant une ouverture du premier interrupteur (120) du pixel, quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue ladite mémorisation (MEM-INIT, MEM-SIGNAL). [Revendication 10] Procédé selon la revendication 9, dans lequel une source du premier transistor (118) n'est pas reliée à une source de courant constant de polarisation. [Revendication 11] Procédé selon la revendication 9 ou 10, dans lequel ladite étape de mé- morisation (MEM-INIT, MEM-SIGNAL) comprend une commande d'une commutation du potentiel (VD) appliqué au premier noeud (122), d'un troisième niveau, de préférence bas, à un quatrième niveau, de préférence haut, préalablement à l'interruption (t8, t16) du courant. [Revendication 12] Procédé selon la revendication 11, dans lequel, pour chaque étape de mémorisation (MEM-INIT, MEM-SIGNAL), une durée (Td) identique sépare la commande de l'interruption (t8, t16) du courant, de la commande de la commutation, du troisième niveau au quatrième niveau, du potentiel (VD) appliqué au premier noeud (124). [Revendication 13] Procédé selon la revendication 11 ou 12, dans lequel, lors de ladite mé- morisation, le potentiel (VD) appliqué au premier noeud (124) est maintenu au quatrième niveau, au moins jusqu'à l'interruption (t8, t16) du courant. [Revendication 14] Procédé selon l'une quelconque des revendications 11 à 13, dans lequel, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL) : -le deuxième interrupteur (130) dudit ensemble (A, B) est ouvert après l'interruption (t8, t16) du courant, le potentiel (VD) appliqué au premier noeud (124) étant de préférence maintenu au quatrième niveau au moins jusqu'à ladite ouverture du deuxième interrupteur ; et/ou -le premier interrupteur (120) du pixel et le deuxième interrupteur (130) dudit ensemble (A, B) sont maintenus fermés avant la commutation, du 21 [Revendication 15] troisième au quatrième niveau, du potentiel (VD) appliqué au premier noeud (124). Procédé selon l'une quelconque des revendications 9 à 14, dans lequel, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL) : le premier interrupteur (120) du pixel et le deuxième interrupteur (130) dudit ensemble (A, B) sont maintenus fermés au moins jusqu'à l'interruption (t8, t16) du courant.