Brevet FR3100084A1 — publié le 20210226

Description Titre de l'invention : procédé de fabrication de composants micro- électroniques Domaine technique [0001] La présente invention concerne le domaine de la fabrication de composants micro- électroniques. Elle trouvera pour application avantageuse mais non limitative la fabrication de composants à base de transistors, ces composants permettant par exemple de former des circuits CMOS (pour Complementary Metal Oxide Semiconductor) ou des mémoires volatiles telles que les mémoires Flash ou des mémoires non volatiles telles que les mémoires SRAM (Static Random Access Memory). Technique antérieure [0002] Dans le domaine considéré ci-dessus, on connaît des technologies de fabrication de transistors basés sur des substrats de diverses technologies. Il peut s'agir de substrats de type SOI (acronyme de Silicon On Insulator) comprenant une couche sous-jacente de semi-conducteur (souvent du silicium), surmontée d'une couche d'oxyde dite BOX, puis d'une couche surfacique de semi-conducteur, tel du silicium monocristallin. Un raffinement des substrats SOI est la technologie FDSOI (en anglais Fully Depleted Silicon On Insulator) qui correspond à un support du type couche superficielle d'une plaque de silicium sur isolant totalement déplétée. [0003] Un type simple de substrats est dit « massif », dénommé en anglais «bulk ». Ces substrats comprennent globalement une base en un matériau semi-conducteur, typiquement du silicium, et des zones électriquement isolantes, typiquement en dioxyde de silicium. Les zones élecniquement isolantes sont exposées au niveau d'une des faces du substrat et délimitent des zones exposées faites du matériau semi-conducteur. Ainsi, les zones électriquement isolantes ont une fonction de séparation électrique entre différentes zones de matériau semi-conducteur, encore dénommées zones actives. Ces zones actives sont le lieu de fabrication de transistors. Il est en particulier connu de fabriquer les zones d'isolation électrique par la réalisation de tranchées latérales d'isolation dites STI, acronyme de l'anglais « shallow trench isolation » c'est-à-dire « tranchées d'isolation peu profondes ». [0004] Dans ce contexte, la figure 1 présente en vue de dessus un schéma d'un substrat 1 doté, sur une première face 10, de zones exposées comprenant des zones actives 11 et des zones d'isolation électrique 12. Des grilles de transistors 21 peuvent être formées sur la base de barreaux dirigés transversalement, et plus particulièrement perpendiculairement, à l'orientation longitudinale des zones actives 11. [0005] On sait par ailleurs que la réalisation de composants CMOS peut nécessiter l'ajout de 2 couches permettant d'apporter de la contrainte (en compression ou respectivement en tension) permettant d'accroître les performances des dispositifs, en particulier des transistors à effet de champ (de type P ou respectivement N). Ces couches de contraintes sont aussi appelées «stress liner » ou CESL (Contact Etch Stop Liner). Leur efficacité dépend de l'épaisseur de la couche, souvent réalisée à base de nitrure de silicium. Mais leur dépôt provoque des défauts de remplissage qui se traduisent par la mise en court-circuit de composants micro-électroniques voisins. [0006] Les figures 2 à 7B expliquent ces défauts. Elles représentent des vues en coupe au niveau de la ligne A-A de la figure 1, de sorte à montrer l'impact des étapes de fabrication sur les zones d'isolation électrique. Elles présentent de manière résumée des phases successives de fabrication de composants. [0007] À la figure 2, on a fabriqué, sur la base du substrat 1, des grilles 21 (généralement en polysilicium avec une couche électriquement isolante sous-jacente, typiquement d'oxyde, non représentée sur les figures). Par ailleurs, à cc stade, des espaccurs 22 ont été formés par un dépôt de couche d'espaceurs, par exemple du nitrure de silicium, et une gravure, avec les techniques bien connues de photolithographie et de gravure. Un masque dur 23 surplombe la grille 21 des transistors durant cette étape qui comporte aussi la fabrication de zones de sources/drains sur des portions de la zone active où le transistor est présent, ces portions étant adjacentes à la grille du transistor. Cette fabrication implique des dopages successifs, de type N et de type P pour former les deux natures de transistors des technologies CMOS. Durant ces étapes, la zone d'isolation électrique 12 est affectée de sorte qu'une zone consommée 13 apparaît à sa surface, sous forme de reliefs en creux. Cette zone consommée 13 est dénommée cavité par la suite. [0008] De même, l'étape de retrait du masque dur 23 présentée à la figure 3 aggrave la consommation du matériau de la zone d'isolation électrique 12 au niveau de la cavité 13. Le matériau formant la zone d'isolation électrique 12 est appelé matériau diélectrique dans la suite. [0009] Une étape suivante peut être le dépôt d'un revêtement de protection des grilles, sous forme d'une couche 14, par exemple de nitrure de silicium, tel qu'illustré en figure 4. [0010] Comme le montre la figure 5, cette protection doit ensuite être retirée sélectivement sur les parties horizontales pour dégager le haut de la grille et la surface horizontale des zones d'isolation 12. Pour cela des ouvertures 41 sont formées dans la couche de protection 14. Cette étape induit une consommation supplémentaire du matériau diélectrique formant les zones d'isolation 12. [0011] Des étapes suivantes sont présentées à la figure 6 avec une siliciuration d'une portion 25 du haut de la grille 21 et simultanément des sources et drains des zones actives (non représentés sur la coupe). 3 [0012] À noter que ces étapes incluent généralement un ou plusieurs traitements thermiques ainsi que des phases de nettoyage (par voie humide et/ou plasma) également dommageables à l'intégrité du matériau diélectrique. [0013] Finalement, une couche mécaniquement contraignante 15 peut être déposée. Compte tenu de la consommation indésirable du matériau diélectrique entre deux transistors adjacents, le rapport de forme des cavités 13 est augmenté ce qui pénalise la fiabilité du remplissage des espaces entre deux grilles de transistors adjacents. La figure 7A révèle que des vides 72 peuvent subsister au sein même de la couche mécaniquement contraignante 15. Ces vides résiduels ne peuvent malheureusement pas être remplis par d'autres couches au-dessus de la couche mécaniquement contraignante 15, telle qu'une couche supérieure d'isolant électrique généralement en dioxyde de silicium. Cc défaut de remplissage est d'autant plus critique que l'étage de transistors ainsi constitué est noyé en milieu de ligne (de l'anglais «middle of line ») d'un dispositif micro-électronique complet. [0014] Les vides résiduels ainsi formés s'étendent typiquement le long des barreaux transversaux 211 de grilles, d'une zone active 11 à l'autre (cf. figure 1). Cela peut avoir des conséquences néfastes lorsqu'un de ces vides est ouvert lors d'une formation ultérieure des contacts électriques, en particulier lorsqu'un problème d'alignement de ces contacts survient. Dans ce cas, lors du dépôt du matériau conducteur (par exemple du tungstène), notamment par dépôt chimique en phase vapeur, le vide ainsi ouvert se trouve comblé par le matériau conducteur et crée un court-circuit entre deux zones de contact de deux zones actives adjacentes qui ne sont pas censées être connectées électriquement. La figure 7B révèle de manière schématique deux éléments de contact 8 présents sur des zones actives 11 adjacentes et reliés par une zone de court-circuit 81 formée de manière indésirable au travers d'un vide résiduel lié à un défaut de remplissage de la couche mécaniquement contraignante 15. [0015] Au regard de ces inconvénients, il est actuellement nécessaire de préserver un espace important entre deux transistors adjacents ce qui implique soit une limitation de densité d'implantation des transistors sur le substrat, soit une étape supplémentaire de gravure de la couche de protection 14 pour accroître la largeur des espaces entre les transistors. Une telle étape supplémentaire peut en outre affecter les autres constituants du transistor, en particulier la portion siliciurée, le matériau semi-conducteur des zones actives ou encore le matériau diélectrique lui-même. [0016] 11 existe par conséquent un besoin d'améliorer les techniques de fabrication de composants micro-électroniques actuelles. [0017] La présente invention a notamment pour objet un procédé de réalisation de composant à base de transistors supprimant ou limitant l'apparition de vides résiduels dans les zones d'isolation électriques. [0018] RÉSUMÉ [0019] Un aspect de l'invention concerne un procédé de réalisation d'un composant à base d'une pluralité de transistors sur un substrat comprenant au moins une zone active et une zone d'isolation électrique, chaque transistor de la pluralité de transistors comprenant une grille et des espaccurs de part et d'autre de la grille, l'au moins une zone d'isolation électrique comprenant au moins une cavité formée en creux entre un espaccur d'un premier transistor de la pluralité de transistors et un espaccur d'un deuxième transistor de la pluralité de transistors, lesdits premier et deuxième transistors étant adjacents. Ce procédé comprend : une formation des grilles des transistors, une formation des espaccurs, et une formation d'une couche mécaniquement contraignante pour les transistors. [0020] Avantageusement, le procédé comprend en outre, après la formation des espaccurs et avant la formation de la couche mécaniquement contraignante : un remplissage configure pour remplir au moins partiellement par un matériau de remplissage l'au moins une cavité au sein de l'au moins une zone d'isolation électrique, entre l'espaceur du premier transistor et l'espaccur du deuxième transistor. [0021] La présente invention fournit ainsi une solution permettant de stopper un approfon- dissement des cavités présentes dans les zones d'isolation électrique (tranchées d'isolation) après formation des espaceurs des transistors. Cette solution permet éventuellement (l'éliminer ces cavités en les remplissant par le matériau de remplissage. Bien qu'il soit avantageux que les cavités soient intégralement supprimées, par un remplissage complet de leur volume, il est possible de n'opérer qu'un remplissage partiel qui, pour le moins, limite les inconvénients des cavités. Eventuellement, ce remplissage partiel peut tapisser la paroi de la cavité pour former une couche plus résistante aux étapes de traitement à suivre (dont des gravures) que la couche dans laquelle les cavités sont présentes. [0022] Lors des étapes ultérieures (retrait des masques d'implantation, retrait du masque dur, gravure anisotrope, phases de nettoyage notamment) et avant de couvrir l'ensemble des grilles par la couche mécaniquement contraignante (stress liner), les cavités sont protégées par le matériau de remplissage. [0023] La consommation progressive du matériau des tranchées d'isolation lors de ces dif- férentes étapes ultérieures est ainsi empêchée. La taille des cavités reste limitée. Cela pernnet (l'éviter la formation de vides résiduels après dépôt du stress liner. [0024] Selon une possibilité, le matériau de remplissage est retiré avant dépôt du stress liner. [0025] Selon une possibilité alternative, le matériau de remplissage est conservé avant dépôt du stress liner. Les tranchées d'isolation endommagées avant ou lors de la formation des espaceurs sont ainsi réparées. [0026] Selon une possibilité, l'étape de remplissage est répétée plusieurs fois, en fonction de la consommation du matériau de remplissage avant dépôt du stress liner. [0027] Le procédé de l'invention est donc particulièrement utile dans le contexte de re- couvrement des tranchées d'isolation par le stress liner. [0028] Le remplissage par le stress liner des espaces entres les grilles est amélioré. Les vides résiduels sont évités. [0029] L'invention concerne aussi des composants obtenus par les aspects décrits du procédé de l'invention. [0030] Par exemple, un autre aspect de la présente invention concerne un composant à base d'une pluralité de transistors formés sur un substrat comprenant au moins une zone active et au moins une zone d'isolation électrique adjacentes, chaque transistor de la pluralité de transistors comprenant une grille et des cspaccurs de part et d'autre de la grille, l'au moins une zone d'isolation électrique comprenant au moins une cavité formée en creux entre un premier cspaccur d'un premier transistor de la pluralité de transistors et un deuxième cspaccur d'un deuxième transistor de la pluralité de transistors, lesdits premier et deuxième transistors étant adjacents. Le composant comprend en outre une couche mécaniquement contraignante pour les transistors. [0031] Avantageusement, l'au moins une cavité de cc composant est remplie par un matériau de remplissage formant un bouchon et de préférence configuré pour éviter un vide résiduel au sein de la couche mécaniquement contraignante. Brève description des dessins [0032] Des buts, objets, ainsi que les caractéristiques et avantages dc l'invention ressortiront mieux dc la description détaillée d'un mode dc réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : [0033] [fig.1] La figure 1 illustre schématiquement, en vue de dessus, un substrat comprenant des zones actives et des zones d'isolation électrique adjacentes, sur lesquelles sont disposées des grilles de transistors. [0034] [fig.2] La figure 2 illustre schématiquement en coupe transverse une étape de formation des espaceurs de grille, selon l'État la technique. [0035] [fig.3] La figure 3 illustre schématiquement en coupe transverse une étape de retrait de masque dur, ultérieure à celle de la figure 2, selon l'État la technique. [0036] [fig.4] La figure 4 illustre schématiquement en coupe transverse une étape de dépôt d'une couche de protection, ultérieure à celle de la figure 3, selon l'État la technique. [0037] [fig.5] La figure 5 illustre schématiquement en coupe transverse une étape de gravure anisotrope, ultérieure à celle de la figure 4, selon l'État la technique. 6 [0038] [fig.6] La figure 6 illustre schématiquement en coupe transverse une étape de sil i- ciuration, ultérieure à celle de la figure 5, selon l'état de la technique. [0039] [fig.7A] La figure 7A illustre schématiquement en coupe transverse une étape de formation d'une couche mécaniquement contraignante, ultérieure à celle de la figure 6, selon l'État la technique. [0040] [fig.713] La figure 7B présente une vue de dessus schématisant un court-circuit entre deux contacts électriques. [0041] [fig.8] La figure 8 illustre schématiquement en coupe transverse une situation d'endommagement de zones d'isolation électrique après formation des cspaccurs de grille des transistors, selon l'État la technique. [0042] [fig.9] La figure 9 illustre schématiquement en coupe transverse, une étape de dépôt d'un matériau de remplissage à partir de la situation illustrée à la figure 8, selon un premier mode de réalisation de l'invention. [0043] [fig.10] La figure 10 illustre schématiquement en coupe transverse, une étape de gravure du matériau de remplissage, ultérieure à celle de la figure 9, selon un premier mode de réalisation de l'invention. [0044] [fig.11 ] La figure 11 illustre schématiquement en coupe transverse, une étape de retrait de masque dur, ultérieure à celle de la figure 10, selon un premier mode de réalisation de l'invention. [0045] [fig.12] La figure 12 illustre schématiquement en coupe transverse, une étape de gravure anisotrope d'une couche de protection, ultérieure à celle de la figure 11, selon un premier mode de réalisation de l'invention. [0046] [fig.13] La figure 13 illustre schématiquement en coupe transverse, une étape de retrait du matériau de remplissage, ultérieure à celle de la figure 12, selon un premier mode de réalisation de l'invention. [0047] [fig.14] La figure 14 illustre schématiquement en coupe transverse une situation d'endommagement de zones d'isolation électrique après formation des espaceurs de grille des transistors, selon l'État la technique. [0048] [fig.15] La figure 15 illustre schématiquement en coupe transverse, une étape de dépôt d'un matériau de remplissage à partir de la situation illustrée à la figure 14, selon un deuxième mode de réalisation de l'invention. [0049] [fig.16] La figure 16 illustre schématiquement en coupe transverse, une étape de gravure du matériau de remplissage, ultérieure à celle de la figure 15, selon un deuxième mode de réalisation de l'invention. [0050] [fig.17] La figure 17 illustre schématiquement en coupe transverse, une étape de gravure anisotrope d'une couche de protection, ultérieure à celle de la figure 16, selon un deuxième mode de réalisation de l'invention. [0051] Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ils 7 constituent des représentations schématiques de principe destinées à faciliter la compréhension de l'invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs relatives des différentes couches ne sont pas représentatives de la réalité. Description des modes de réalisation [0052] Avant d'entamer une revue détaillée de modes de réalisation de l'invention, il est rappelé que l'invention selon son premier aspect comprend notamment les caractéristiques optionnelles ci-après pouvant être utilisées en association ou alternativement. [0053] Suivant une possibilité, le remplissage n'est que partiel, en ce sens qu'une partie du volume défini par la cavité n'est pas comblée par un bouchon. Dans un autre cas, le remplissage est complet ; il ne subsiste alors plus de volume résiduel de cavité. Le bouchon dc matériau de remplissage peut alors être le complémentaire de la cavité dans la zone d'isolation en affleurant au niveau de la surface exposée de ladite couche. Le matériau de remplissage peut aussi, éventuellement, être tel que son volume soit saillant au-delà de la surface de la zone d'isolation, formant ainsi un relief. Dans ce cas, le volume du bouchon de matériau de remplissage est supérieur à celui de la cavité. [0054] Selon un exemple, le procédé comprend en outre une formation de zones de source et de drain par dopage de portions de l'au moins une zone active, lesdites portions étant situées de part et d'autre des grilles. [0055] Selon un exemple, le remplissage de l'au moins une cavité est effectué après ladite formation de zones de source et de drain. [0056] Selon un exemple, le remplissage comprend un dépôt du matériau de remplissage entre les premier et deuxième cspaccurs, dans et hors de l'au moins une cavité, suivi d'une gravure du matériau de remplissage configurée pour retirer une partie dite sacrificielle du matériau de remplissage hors des cavités en conservant une partie dite utile du matériau de remplissage dans les cavités, la partie utile formant un bouchon. Cela correspond au cas discuté précédemment dans lequel, au final, le matériau de remplissage n'occupe que la cavité ou seulement une partie de la cavité. [0057] Selon un exemple, la gravure est une gravure sélective dudit matériau de remplissage vis-à-vis du matériau d'espaceurs et du matériau de l'au moins une zone active. [0058] Selon un exemple, le procédé comprend en outre au moins une étape technologique ultérieure au remplissage et impliquant une consommation du matériau, dit matériau diélectrique, de l'au moins une zone d'isolation électrique au niveau de portions exposées de l'au moins une zone d'isolation électrique. [0059] Selon un exemple, le matériau de remplissage est à base d'un matériau configuré pour ne pas être consommé lors de l'au moins une étape technologique impliquant une 8 consommation du matériau diélectrique. [0060] Selon un exemple, le matériau de remplissage est à base d'un matériau carboné. [0061] Selon un exemple, le remplissage forme une pluralité de bouchons, chaque bouchon remplissant une cavité au sein de l'au moins une zone d'isolation électrique et présentant une hauteur sensiblement égale à une profondeur de ladite cavité de façon à combler ladite cavité. [0062] Selon un exemple, les bouchons à base du matériau carboné sont retirés avant un traitement thermique haute température pris parmi un recuit de diffusion et un recuit d'activation. [0063] Selon un exemple, le matériau de remplissage est au moins partiellement consommé lors de l'au moins une étape technologique impliquant une consommation du matériau diélectrique. [0064] Selon un exemple, le remplissage est répété plusieurs fois avant la formation de la couche mécaniquement contraignante, de façon à pallier ladite consommation du matériau de remplissage. [0065] Selon un exemple, le matériau de remplissage est à base d'un oxyde de silicium. [0066] Selon un exemple, le remplissage forme une pluralité de bouchons, chaque bouchon remplissant une cavité au sein de l'au moins une zone d'isolation électrique et présentant une hauteur strictement supérieure à une profondeur de ladite cavité, de sorte qu'une partie inférieure du bouchon soit située dans la cavité et qu'une partie supérieure du bouchon soit située hors de la cavité. [0067] Selon un exemple, la partie supérieure du bouchon présente une épaisseur, dite sur- épaisseur, supérieure ou égale à 5 nm et/ou inférieure ou égale à 20 nm. [0068] Selon un exemple, les bouchons à base d'un matériau carboné sont retirés avant formation de la couche mécaniquement contraignante. [0069] Selon un exemple, les bouchons à base d'un matériau carboné sont retirés avant traitement thermique de siliciuration des grilles de transistors. [0070] Selon un exemple, le matériau de remplissage est à base du matériau de l'au moins une zone d'isolation électrique. [0071] Selon un exemple, l'étape de remplissage des cavités comprend un dépôt du matériau de remplissage à base d'oxyde de silicium par une technique prise parmi un dépôt de type FCVD (Furnace Chemical Vapor Deposition), un dépôt de type HARP (High Aspect Ratio Process) ou un dépôt par centrifugation. [0072] Selon un exemple, la gravure sélective est opérée par voie sèche, par exemple via un plasma à distance. [0073] Selon un exemple, la gravure sélective est opérée par voie humide, par exemple via une solution à base d'acide fluorhydrique (HF). [0074] 11 est précisé que dans le cadre de la présente invention, le terme « sur », 9 « surmonte », « recouvre » ou « sous-jacent » ou leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt d'une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre, mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d'elle par au moins une autre couche ou au moins un autre élément. [0075] Une couche peut, par ailleurs, être composée de plusieurs sous-couches d'un même matériau ou de matériaux différents. [0076] On entend par un substrat, une couche, un dispositif, «à base » d'un matériau M un substrat, une couche, un dispositif comprenant ce matériau M uniquement ou ce matériau M et éventuellement d'autres matériaux, par exemple des éléments d'alliage, des impuretés ou des éléments dopants. Ainsi, un cspaccur à base de nitrure de silicium SiN peut par exemple comprendre du nitrure de silicium non stoechiométrique (SiN), ou du nitrure de silicium stoechiométrique (Si3N4), ou encore un oxy-nitrure de silicium (SiON). [0077] Par composant, dispositif ou élément de dispositif microélectronique, on entend tout type d'élément réalisé avec les moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS...). [0078] Plusieurs modes de réalisation de l'invention mettant en oeuvre des étapes suc- cessives du procédé de fabrication sont décrits ci-après. Sauf mention explicite, l'adjectif « successif » n'implique pas nécessairement, même si cela est généralement préféré, que les étapes se suivent immédiatement, des étapes intermédiaires pouvant les séparer. Par ailleurs, le terme « étape » s'entend de la réalisation d'une partie du procédé, et peut désigner un ensemble de sous-étapes. [0079] Le mot « diélectrique » qualifie un matériau dont la conductivité électrique est suf- fisamment faible dans l'application donnée pour servir d'isolant. Dans la présente invention, un matériau diélectrique présente de préférence une constante diélectrique inférieure à 7. Les STI et les espaceurs sont typiquement formés en un matériau diélectrique. [0080] Les termes « motif de grille », «empilement de grille », « grille » sont employés en synonymes. [0081] Dans la présente demande de brevet, une cavité correspond à un vide formé au sein de la zone d'isolation électrique, ce vide étant ouvert en surface de ladite zone d'isolation électrique, ce vide s'étendant en outre entre deux espaceurs de deux transistors respectifs adjacents, au droit desdits espaceurs. Le creux formé par la cavité 13 s'entend par rapport à un plan confondu avec l'interface zone d'isolation/grille. [0082] Dans la présente demande de brevet, on parlera préférentiellement d'épaisseur pour une couche, de hauteur pour un dispositif (transistor ou grille par exemple) et de profondeur pour une cavité ou une gravure. L'épaisseur est prise selon une direction normale au plan d'extension principal de la couche, la hauteur et la profondeur sont prises selon une direction normale au plan de base du substrat. [0083] Les ternies « sensiblement », « environ », « de l'ordre de » signifient « à 10% près » ou, lorsqu'il s'agit d'une orientation angulaire, « à 10' près ». Ainsi, une direction sensiblement normale à un plan signifie une direction présentant un angle de 90±10° par rapport au plan. [0084] Pour déterminer la géométrie des transistors et la disposition des différentes couches, on peut procéder à des analyses de microscopie électronique, en particulier de Microscopie Electronique à Balayage (MEB) ou de Microscopie Electronique en Transmission (MET ou TEM). [0085] Les compositions chimiques des différentes couches ou régions peuvent être dé- terminées à l'aide de la méthode bien connue EDX ou X-EDS, acronyme de « energy dispersive x-ray spectroscopy » qui signifie « analyse dispersive en énergie de photons X». [0086] Cette méthode est bien adaptée pour analyser la composition de portions de faibles dimensions telles que les cavités remplies par le matériau de remplissage. Elle peut être mise en oeuvre sur des coupes métallurgiques au sein d'un MEB ou d'un MET. [0087] Ces techniques permettent notamment de déterminer s'il y a des vides résiduels dans les tranchées d'isolation et le cas échéant leurs dimensions, et/ou s'il y a eu réparation de cavités dans les tranchées d'isolation par remplissage avant formation du stress liner. [0088] L'absence de vides résiduels et/ou des cavités remplies par un matériau de rem- plissage sont caractéristiques de la mise en oeuvre du procédé selon l'invention. Ils peuvent donc être un indice de la mise en oeuvre du procédé selon l'invention. [0089] Le procédé de fabrication de transistors va maintenant être décrit en détail au travers de deux modes de réalisation. [0090] Pour ces deux modes de réalisation, le procédé comprend une partie d'étapes de fa- brication classiques de transistors visant à former sur un substrat, pour chacun des transistors, un motif de grille 100 flanqué d'espaceurs 22, tel qu'illustré aux figures 8 et 14. [0091] Le substrat 1 peut comprendre une partie dite massive ou « bulk » selon la ter- minologie anglo-saxonne, des zones actives 11 en matériau semiconducteur, et des zones d'isolation 12 en matériau diélecllique. [0092] Le substrat peut également être de type semi-conducteur sur isolant, par exemple un 11 substrat silicium sur isolant SOI (acronyme de l'anglais « sil icon on insulator) ou un substrat germanium sur isolant Geai (acronyme de l'anglais «germanium on insulator). [0093] Dans tous les cas, les transistors sont formés sur les zones actives 11 et isolés élec- triquement par les zones d'isolation 12, typiquement des tranchées d'isolation de type STI (shallow trcnch isolation) à base d'oxyde de silicium. [0094] Le motif de grille 100 comprend typiquement une grille 21 et un masque dur 23 en nitrure de silicium (SiN). Le motif de grille 100 peut présenter une largeur dite dimension critique comprise entre 10 nm et 100 nm et de préférence inférieure ou égale à 50 nm. [0095] Il peut présenter une hauteur de l'ordre de quelques dizaines de nanomètres. La grille 21 présente typiquement une hauteur inférieure ou égale à 100 nm, par exemple environ égale à 50 nm. La hauteur du masque dur 23 est généralement comprise entre 40 et 80 nanomètres. [0096] Deux motifs de grille voisins sont séparés par un pas typiquement inférieur ou égal à 120 nm. [0097] Deux motifs de grille voisins peuvent s'étendre selon des directions transverses aux directions d'extension principales des zones actives 11 et STI 12 (figure 1). En particulier, un même motif de grille peut surmonter alternativement une ou plusieurs zones actives 11 et une ou plusieurs tranchées STI 12 adjacentes. [0098] Des espaceurs 22 sont formés le long des flancs de ce motif de grille 1. Les flancs des motifs de grille s'étendent selon des plans sensiblement normaux au plan de base du substrat. [0099] En général, mais non limitativement, un espaceur forme une bague autour de la grille, avec un contour fermé ; on pourrait donc parler d'un espaceur unique autour de la grille; cependant, les représentations en coupe, et les directions privilégiées des grilles, font que l'on parle aussi de paires d'espaceurs (ou premier et deuxième espaceurs), terminologie ici retenue. [0100] De façon connue, la formation de ces espaceurs 22 peut comprendre un dépôt conforme d'une couche notamment de SiN sur et entre les motifs de grille 1, suivie d'une gravure anisotrope du SiN,. [0101] Le dépôt peut typiquement se faire par CVD, acronyme de l'anglais «chemical vapor deposition», ou ALD, acronyme de l'anglais « Atomic Layer deposition», de façon à former une couche de SiN présentant une épaisseur inférieure ou égale à 15 nm, par exemple comprise entre 6 nm et 15 nm, de préférence entre 8 nm et 12 nm. [0102] Alternativement au SiN, un matériau diélectrique de type Low-k ((le constante di- électrique k REVENDICATIONSProcédé de réalisation d'un composant à base d'une pluralité de transistors sur un substrat comprenant une zone active (11) et une zone d'isolation électrique (12), chaque transistor de la pluralité de transistors comprenant une grille (21) et des espaccurs (22) de part et d'autre de la grille (21), la zone d'isolation électrique (12) comprenant au moins une cavité (13) formée en creux entre un cspaccur (22a) d'un premier transistor de la pluralité de transistors et un espaccur (221)) d'un deuxième transistor de la pluralité de transistors, lesdits premier transistor et deuxième transistor étant adjacents, le procédé comprenant : une formation des grilles des transistors, une formation des espaceurs, et une formation d'une couche mécaniquement contraignante (15) pour les transistors, le procédé étant caractérisé en ce qu'il comprend en outre, après la formation des espaccurs et avant la formation de la couche mécaniquement contraignante : un remplissage configure pour remplir au moins partiellement par un matériau de remplissage l'au moins une cavité (13) au sein de la zone d'isolation électrique, entre l'espaceur (22a) du premier transistor et l'espaceur (22b) du deuxième transistor. [Revendication 2] [Revendication 3] [Revendication 4] Procédé selon la revendication précédente comprenant en outre une formation de zones de source et de drain par dopage de poilions de la zone active, lesdites portions étant situées de part et d'autre des grilles, dans lequel le remplissage de l'au moins une cavité (13) est effectué après ladite formation de zones de source et de drain. Procédé selon l'une des revendications précédentes, dans lequel le remplissage est configure pour remplir complètement par le matériau de remplissage l'au moins une cavité (13). Procédé selon l'une quelconque des revendications précédentes, dans lequel le remplissage comprend un dépôt du matériau de remplissage entre l'espaceur (22a) du premier transistor et l'espaceur (22b) du deuxième transistor, dans et hors de l'au moins une cavité (13), suivi d'une gravure du matériau de remplissage configurée pour retirer une 18 [Revendication 5] [Revendication 6] [Revendication 7] [Revendication 8] [Revendication 9] [Revendication 10] [Revendication 11] [Revendication 12] [Revendication 13] [Revendication 14] partie dite sacrificielle du matériau de remplissage hors des cavités en conservant une partie dite utile du matériau de remplissage dans les cavités, la partie utile formant un bouchon (31, 41). Procédé selon la revendication précédente, dans lequel la gravure est une gravure sélective dudit matériau de remplissage vis-à-vis du matériau d'espaceurs et du matériau de l'au moins une zone active (11). Procédé selon l'une quelconque des revendications précédentes comprenant en outre au moins une étape technologique ultérieure au remplissage et impliquant une consommation du matériau, dit matériau diélectrique, de l'au moins une zone d'isolation électrique au niveau de portions exposées de l'au moins une zone d'isolation électrique. Procédé selon la revendication précédente, dans lequel le matériau de remplissage est à base d'un matériau configure pour ne pas être consommé lors de l'au moins une étape technologique impliquant une consommation du matériau diélectrique. Procédé selon l'une des revendications précédentes, dans lequel le matériau de remplissage est à base d'un matériau carboné. Procédé selon l'une quelconque des deux revendications précédentes, dans lequel le remplissage forme une pluralité de bouchons (31), chaque bouchon (31) remplissant une cavité (13) au sein de la zone d'isolation électrique (12) et présentant une hauteur égale à une profondeur de ladite cavité (13) de façon à combler ladite cavité. Procédé selon l'une quelconque des trois revendications précédentes, dans lequel le matériau de remplissage est retiré avant un traitement thermique haute température pris parmi un recuit de diffusion et un recuit cl' activation. Procédé selon la revendication 5, dans lequel le matériau de remplissage est au moins partiellement consommé lors de l'au moins une étape technologique impliquant une consommation du matériau diélectrique. Procédé selon la revendication précédente, dans lequel le remplissage est répété plusieurs fois avant la formation de la couche mécaniquement contraignante (15), de façon à pallier ladite consommation du matériau de remplissage. Procédé selon l'une quelconque des deux revendications précédentes, dans lequel le matériau de remplissage est à base d'un oxyde de silicium. Procédé selon l'une quelconque des trois revendications précédentes, dans lequel le remplissage forme une pluralité de bouchons (41), chaque 19 [Revendication 15] bouchon (41) remplissant une cavité (13) au sein de la zone d'isolation électrique (12) et présentant une hauteur strictement supérieure à une profondeur de ladite cavité (13), de sorte qu'une partie inférieure du bouchon (41) soit située dans la cavité et qu'une partie supérieure du bouchon (41) soit située hors de la cavité. Procédé selon la revendication précédente, dans lequel la partie supérieure du bouchon (41) présente une épaisseur, dite surépaisseur, supérieure ou égale à 5 nm et/ou inférieure ou égale à 20 nm.