Brevet FR3100068A1 — publié le 20210226

Description Titre de l'invention : Procédé de synchronisation de données ana- logiques en sortie d'une pluralité de convertisseurs numérique/ analogique [pool j La présente invention concerne un procédé de synchronisation de données ana- logiques en sortie d'une pluralité de convertisseurs numérique/analogique sur un même front actif d'une horloge de référence commune. Elle concerne également un dispositif de synchronisation de données analogiques en sortie d'une pluralité de convertisseurs numérique/analogique sur un front actif d'une horloge de référence commune pour la mise en oeuvre du procédé de l'invention. [0002] Pour certaines applications, comme les antennes matricielles ou les antennes MIMO (antennes à entrées et sorties multiples en français, ou « Multiple-Input, Multiple-Output » en anglais), utilisant plusieurs convertisseurs numérique/analogique et des données numériques entrantes en lien série, il est nécessaire de synchroniser les convertisseurs entre eux. [0003] Pour cela, un signal de synchronisation fourni aux convertisseurs permet, dans un premier temps, de synchroniser les horloges internes des convertisseurs entre elles. Etant donnée la fréquence d'échantillonnage élevée des convertisseurs (de 1 à plusieurs Gigahertz), il est nécessaire que le signal de synchronisation soit très rapide, c'est-à-dire de quelques picosecondes, et qu'il intervienne dans une fenêtre temporelle très inférieure à une période d'horloge des horloges des convertisseurs. [0004] Puis, dans un second temps, il faut aligner les données arrivant en entrée des conver- tisseurs entre elles. Or les temps de propagation des signaux sur les pistes d'une carte électronique sont de l'ordre de 6 ps/mm. Afin que toutes les données numériques, fournies en entrée des convertisseurs, arrivent en même temps sur tous les convertisseurs, il faut donc ajuster la longueur de piste transportant ces données. Pour certaines applications, la distance physique entre les composants rend cet alignement de longueur de piste délicat, voire impossible. [0005] Pour pallier ce problème, différentes solutions existent pour synchroniser les conver- tisseurs quelles que soient les longueurs de piste jusqu'aux différents convertisseurs. [0006] Une première solution consiste à envoyer une impulsion de synchronisation en phase à tous les convertisseurs, sa distribution étant conçue pour obtenir le temps de propagation adapté pour chaque convertisseur, pour que les fronts actifs d'horloge, sur lesquels les diviseurs de fréquence des convertisseurs seront initialisés, se correspondent. C'est-à-dire que deux à deux, les fronts actifs seront tous distants d'un nombre de période de l'horloge de référence qui est un multiple de N: 0, N, 2N, ... 2 Tout est déterminé par la conception des chemins de distribution de l'horloge de référence et du signal de synchronisation sur chacun des convertisseurs. Cela nécessite une évaluation précise des délais de propagation sur chacun des convertisseurs. Cette première solution est assez simple à mettre en oeuvre lorsque les fréquences de travail sont faibles, niais quand elles sont supérieures à 100 MHz, il devient de plus en plus difficile d'évaluer les délais de propagation et de respecter les contraintes temporelles. [0007] D'autres solutions modifient l'horloge d'échantillonnage, ce qui a pour effet de dégrader le signal de cette horloge par des problèmes de gigue et donc de dégrader les performances des convertisseurs. [0008] Certaines solutions utilisent des sous-divisions de la fréquence d'échantillonnage et un système de maître/esclave entre les convertisseurs et le circuit électronique contrôlant le signal de synchronisation pour réaliser la synchronisation des convertisseurs entre eux. Néanmoins, elles limitent la tolérance en température du système et compliquent la gestion des horloges dans le système. [0009] L'invention vise à remédier aux inconvénients précités de l'art antérieur, plus parti- culièrement elle vise à proposer une solution permettant de synchroniser les données analogiques en sortie des convertisseurs numérique/analogique sur un même front actif de l'horloge commune à tous les convertisseurs, la synchronisation étant réalisée en interne des convertisseurs. [0010] Un objet de l'invention est donc un procédé de synchronisation de données ana- logiques en sortie (l'une pluralité de convertisseurs numérique/analogique, comprenant au moins un coeur de conversion, sur un front actif d'une horloge de référence commune caractérisé en ce que le procédé comprend les étapes suivantes : a) Fournir un signal de synchronisation externe, émis par une unité de commande, à au moins un convertisseur de la pluralité de convertisseurs, et fournir un signal d'horloge de l'horloge de référence commune à la pluralité de convertisseurs ; b) Générer au sein de chaque convertisseur de la pluralité de convertisseurs un signal de synchronisation interne à partir du signal de synchronisation externe, tel que tous les signaux de synchronisation interne sont alignés sur un front actif de l'horloge de référence commune ; c) Générer, par au moins un circuit électronique interne à chaque convertisseur de la pluralité de convertisseurs, un signal de démarrage représentatif du début de l'envoi de données numériques par l'unité de commande, sur chaque coeur de la pluralité des convertisseurs et compter un nombre de coups d'horloge entre la génération du signal de démarrage et la génération du signal de synchronisation interne pour chacun des coeurs de la pluralité de convertisseurs ; d) Appliquer un retard Ri, à chaque coeur i de la pluralité de convertisseurs, égal à la différence entre le nombre compté le plus élevé dans l'étape c) et le nombre compté à 3 l'étape c) pour le coeur L i étant un entier compris entre 1 et le nombre de coeurs de la pluralité de convertisseurs. [0011] Selon des modes de réalisation particuliers d'un tel procédé : [0012] - Les signaux de synchronisation interne peuvent être générés à l'étape b) par un ré- échantillonnage du signal de synchronisation externe. [0013] - Les convertisseurs de la pluralité de convertisseurs peuvent formenr une chaîne de transmission série du signal de synchronisation externe, l'étape a) comprenant également : - l'initialisation dans chaque convertisseur de la pluralité de convertisseurs d'un circuit de synchronisation comportant au moins un paramètre de polarité définissant comme polarité d'un front d'horloge de référence, pour la détection de signal en entrée du circuit de synchronisation des convertisseurs, la polarité du front actif d'horloge de référence ou la polarité inverse ; et l'étape h) comprenant également: - la détection d'un signal de synchronisation en entrée des circuits de synchronisation de chaque convertisseur, sur un front d'horloge de référence, qui a la polarité définie par la valeur du paramètre de polarité du circuit de synchronisation ; et - l'alignement sur le front actif suivant du signal détecté pour fournir un signal de synchronisation interne aligné sur un front actif d'horloge de référence en sortie du circuit de synchronisation du convertisseur. [0014] Un autre objet de l'invention est un dispositif de synchronisation de données ana- logiques en sortie d'une pluralité de convertisseurs numérique/analogique sur un front actif d'une horloge de référence commune pour la mise en oeuvre d'un tel procédé, comprenant : - une pluralité de convertisseurs numérique/analogique comprenant : - N coeurs de conversion et - N mémoires, chaque convertisseur comprenant au moins une entrée numérique, au moins une sortie analogique, au moins une des N mémoires, au moins un des N coeurs de conversion et un circuit de synchronisation relié à l'entrée numérique, les circuits de synchronisation des convertisseurs étant connectés entre eux en cascade, les mémoires des convertisseurs étant chacune reliée à un coeur de conversion du convertisseur et le circuit de synchronisation des convertisseurs étant configuré de manière à générer un signal de synchronisation interne et à ce que les signaux de synchronisation interne générés soient alignés sur un front actif d'une horloge commune, et N étant un entier supérieur ou égal à 1; et - une unité de commande configurée de manière à envoyer un signal de l'horloge de référence commune, le signal de synchronisation externe et des données numériques à chaque convertisseur ; caractérisé en ce que chaque convertisseur comprend également un circuit de décodage de données, comprenant un compteur, pour chaque coeur de conversion compris dans le convertisseur, les circuits de décodage de données étant placés en sortie du circuit de synchronisation et en entrée des mémoires et configurés de manière à générer les signaux de démarrage, représentatifs du début de l'envoi de données numériques sur un coeur de conversion et chaque compteur étant configure de manière à compter le nombre de coups d'horloge entre la génération du signal de démarrage et la génération du signal de synchronisation interne du coeur de conversion, et en cc que la i-ème mémoire est configurée de manière à appliquer le retard Ri au i-ème coeur de conversion, i étant un entier compris entre 1 et N. [0015] Selon des modes de réalisation particuliers d'un tel dispositif : [0016] L'unité de commande peut comprendre au moins un circuit logique programmable configure pour envoyer le signal de synchronisation externe. [0017] L'unité de commande peut comprendre au moins un circuit logique programmable configure pour envoyer les données numériques. [0018] L'unité de commande peut également être configurée pour recevoir le nombre de coups d'horloge compté par les N compteurs, à déterminer les retards Ri et à fournir aux N mémoires une valeur du retard Ri à appliquer au i-ème coeur de conversion. [0019] Les N mémoires peuvent être des registres à décalage. [0020] La pluralité de convertisseurs peut comprendre N convertisseurs, chaque convertisseur comprenant un seul coeur de conversion parmi les N coeurs de conversion. [0021] D'autres caractéristiques, détails et avantages de l'invention ressortiront à la lecture de la description faite en référence aux figures annexées données à titre d'exemple et qui représentent, respectivement : [0022] [fig.1], un schéma des étapes du procédé selon l'invention ; [0023] [fig.2], un dispositif permettant de mettre en oeuvre le procédé selon l'invention ; et [0024] [fig.3], un exemple de convertisseur numérique/analogique à plusieurs coeurs de conversion permettant de mettre en oeuvre le procédé selon l'invention. [0025] [fig.1] représente un schéma des étapes du procédé selon l'invention. La première étape, étape a), consiste à fournir à au moins un convertisseur d'une pluralité de convertisseurs numérique/analogique un signal de synchronisation externe SYNC_ext. Le signal de synchronisation externe SYNC_ext est émis par une unité de commande UC contrôlant la pluralité des convertisseurs. [0026] La seconde étape, étape b), consiste à générer au sein de chaque convertisseur un signal de synchronisation interne SYNC_int. Ces signaux de synchronisation internes SYNC_int sont synchronisés entre eux sur un front actif d'une horloge commune de référence Clk. [0027] L'alignement des signaux de synchronisation interne SYNC int peut être fait à l'extérieur des convertisseurs en utilisant des lignes à retard, dédiées au signal de synchronisation externe SYNC ext, entre l'unité de commande UC et les convertisseurs. Dans ce cas, tous les convertisseurs reçoivent en même temps le signal de synchronisation externe SYNC_ext grâce aux lignes à retard et donc les signaux internes de synchronisation SYNC int générés par les convertisseurs sont synchronisés sur le même front d'horloge. [0028] Cet alignement peut également se faire, de manière préférentielle, à l'intérieur des convertisseurs en utilisant la méthode décrite dans le brevet français n° 1560739. Cette méthode consiste à configurer la pluralité des convertisseurs en une chaîne série, et à remplacer la distribution en phase du signal de synchronisation SYNC_ext sur tous les convertisseurs, par une transmission de ce signal de synchronisation externe SYNC_ext d'un convertisseur à un autre pour atteindre de proche en proche tous les convertisseurs d'une chaîne. Autrement dit, seul le premier convertisseur reçoit le signal de synchronisation externe SYNC ext, puis il génère un signal de synchronisation interne SYNC int qu'il transmet au convertisseur suivant, qui lui-même génère un signal de synchronisation interne qu'il transmet à son tour au prochain convertisseur, jusqu'à atteindre le dernier convertisseur de la chaîne. [0029] Cela est réalisé en combinaison avec un paramétrage de chaque convertisseur de la chaîne qui reflète les délais de propagation du signal de synchronisation SYNC_ext dans cette chaîne de convertisseurs et par lequel on transmet en sortie de chaque convertisseur, un signal de synchronisation interne SYNC_int qui est resynchronisé pour le convertisseur suivant. [0030] Dans le cas de cette méthode, les convertisseurs forment une chaîne de transmission série d'un signal de synchronisation, c'est-à-dire que les convertisseurs comprennent chacun un circuit de synchronisation relié en série aux autres circuits de synclu-oisation des convertisseurs de la pluralité de convertisseur. De plus, l'étape a) du procédé comprend également l'initialisation dans chaque convertisseur de la pluralité de convertisseurs du ch-cuit de synchronisation (CS, CS1, CS2, CS1) comportant au moins un paramètre de polarité définissant comme polarité d'un front d'horloge de référence, pour la détection de signal en entrée du circuit de synchronisation des convertisseurs, la polarité du front actif (l'horloge de référence ou la polarité inverse. [0031] L'étape b) comprend également la détection d'un signal de synchronisation (SYNC_ext, SYNC_intl, SYNC_int2) arrivant en entrée des circuits de synchronisation de chaque convertisseur et venant du circuit de synchronisation du convertisseur précédant dans la chaîne de transmission (ou de l'unité de commande pour le premier convertisseur de la chaîne), sur un front d'horloge de référence, qui a 6 la polarité définie par la valeur du paramètre de polarité du circuit de synchronisation. Puis, l'étape h) comprend l'alignement sur le front actif suivant du signal détecté pour fournir un signal de synchronisation interne (SYNC intl, SYNC int2, SYNC intl) aligné sur un front actif d'horloge de reference en sortie du circuit de synchronisation du convertisseur. [0032] Dans chaque convertisseur, le paramétrage permet également de choisir le bon front d'horloge de référence qui récupère le signal réinitialisant le générateur d'horloge d'échantillonnage, permettant de synchroniser en phase les horloges d'échantillonnage de tous les convertisseurs. [0033] Puis la troisième étape du procédé selon l'invention, étape c), consiste à générer un signal de démarrage START représentatif du début de l'envoi de données numériques, par l'unité de commande, sur chaque coeur de la pluralité des convertisseurs. Ce signal de démarrage START est un signal interne à chaque convertisseur, émis pour chaque coeur de conversion, indiquant à tous les coeurs des convertisseurs que la prochaine donnée reçue par le coeur est la première donnée utile, donc la première donnée utile à convertir. Le ou les signaux de démarrage sont générés par le bloc de décodage du convertisseur comprenant un ou plusieurs circuits de décodage Dec selon le nombre de coeurs de conversion. Cela est décrit plus précisément en référence aux figures 2 et 3. [0034] Ce signal START est généré suite à r arrivée de la toute première donnée utile. Autrement dit, dès que le convertisseur reçoit la première donnée du lien série envoyé par l'unité de commande, il génère le signal START. [0035] Puis, dans cette étape c), on compte le nombre de coups d'horloge entre la génération du signal de démarrage START et la génération du signal de synchronisation interne SYNC_int pour tous les coeurs de conversion. Cela peut être réalisé par un compteur Cpt présent dans chaque convertisseur et pour chaque coeur de conversion au sein des convertisseurs [0036] Puis, dans la dernière étape, étape d), on applique un retard Ri, à chaque coeur i de la pluralité de convertisseurs, égal à la différence entre le nombre compté le plus élevé dans l'étape c) et le nombre compté à l'étape c) pour le coeur i, i étant un entier compris entre 1 et le nombre de coeurs de la pluralité de convertisseurs. [0037] Par exemple, on considère trois convertisseurs ayant chacun un seul coeur de conversion. Le premier convertisseur compte 13 coups d'horloge entre la réception du signal START et de son signal de synchronisation interne SYNC_int, le second convertisseur compte 17 coups d'horloge et enfin le troisième convertisseur compte 14 coups d'horloge. Le nombre compté le plus élevé est 17, on appliquera donc un retard R1 au premier convertisseur égal à 17-13, soit un retard de 4 coups d'horloge. Pour le second convertisseur, son retard R2 sera égal à 0, car il constitue la référence et enfin pour le troisième convertisseur, on appliquera un retard R3 égale à 17-14 soit un retard 7 de 3 coups d'horloge. [0038] Si les convertisseurs comprennent plusieurs coeurs de conversion, on applique le même principe. On compte le nombre de coups d'horloge entre la réception du signal START et du signal de synchronisation interne SYNC int pour chaque coeur de tous les convertisseurs, puis on applique à chaque coeur un retard égal à la différence entre le nombre compté le plus élevé pour tous les coeurs et tous les convertisseurs et le nombre compté pour le coeur considéré. [0039] L'application d'un retard à chaque coeur permet ainsi de synchroniser tous les coeurs sur le coeur de conversion le plus lent et ainsi obtenir, en sortie des coeurs de conversion, des données converties et synchronisées sur le même front actif de l'horloge de référence commune. [0040] [fig.2] présente un exemple d'un dispositif de synchronisation permettant de mettre en oeuvre le procédé selon l'invention, et d'appliquer la méthode du brevet français n° 1560739 pour l'étape du procédé. [0041] Le dispositif comprend une unité de commande UC et une pluralité de convertisseurs numérique/analogique DAC1, DAC2, DAC1. L'unité de commande UC fournit à au moins un convertisseur DAC1 de la pluralité des convertisseurs DAC1, DAC2, DACI un signal de synchronisation externe SYNC ext. Elle fournit également un signal d'horloge de l'horloge commune de référence Clk et les données numériques Data numl, Data nurn2, Data numl transmises en lien série à la pluralité des convertisseurs DAC1, DAC2, DAC1. [0042] Comme indiqué par la figure, la réception des signaux de synchronisation externe SYNC_ext par DACI et interne SYNC_intl par DAC2 et SYNC_int2 par DAG, permettant de générer les signaux de synchronisation internes SYNC_intl, SYNC_int2 et SYNC_intl selon la méthode du brevet français n° 1560739, ou des données numériques Data_numl, Data_num2, Data_numl sur les convertisseurs n'est pas synchronisée sur un même front actif de l'horloge Clk. [0043] Chaque convertisseur DAC1, DAC2, DAC1 comprend, dans cet exemple, un circuit de synchronisation CS, un ch-cuit de décodage de données Dec comprenant un compteur Cpt, une mémoire M et un coeur de conversion C. [0044] Les circuits de synchronisation CS des convertisseurs DACI, DAC2 et DAC1 forment une chaîne de transmission série. Ainsi, le circuit de synchronisation du premier convertisseur DACI est relié à l'unité de commande et sa sortie est reliée à l'entrée du circuit de synchronisation du second convertisseur DAC2. La sortie du circuit CS du second convertisseur DAC2 est reliée à l'entrée du circuit CS du troisième convertisseur DAC1. [0045] Le circuit de synchronisation CS va générer le signal de synchronisation interne SYNC_intl, SYNC_int2, SYNC_intl au sein de chaque convertisseur DACI, DAC2, 8 DAC1 de manière à ce que tous les signaux SYNC intl, SYNC int2, SYNC intl des convertisseurs soient alignés sur un front actif de l'horloge commune Clk, cc qui correspond à l'exécution de l'étape b) du procédé selon l'invention. [0046] Le circuit de décodage des données Dec reçoit le signal de synchronisation interne SYNC intl pour le convertisseur DAC1, SYNC int2 pour le convertisseur DAC2 et SYNC intl pour le convertisseur DAO de la part du circuit dc synchronisation CS du convertisseur et les données numériques envoyées par l'unité de commande CS. Data numl sur le convertisseur DAC1, Data num2 sur le convertisseur DAC2 et Data numl sur le convertisseur DAC1. Suite à la réception des données numériques, ce circuit de décodage des données Dec génère un signal START (START1 dans le convertisseur DAC1, START2 dans le convertisseur DAC2 et START1 dans le convertisseur DAC1) représentant la réception de la première donnée numérique par le convertisseur. [0047] Le dispositif présenté sur cette figure permet d'appliquer la méthode du brevet français n° 1560739, donc seul le circuit de synchronisation CS du convertisseur DAC1 reçoit le signal dc synchronisation externe SYNC ext émis par l'unité de commande UC. Puis le circuit de synchronisation CS du DAC1 génère un signal de synchronisation interne SYNC intl qui est transmis au circuit de décodage Dec de DAC1 et au circuit de synchronisation CS du DAC2. Le circuit dc synchronisation CS du DAC2 génère alors un signal de synchronisation interne SYNC int2 qui est transmis au circuit de décodage Dec de DAC2 et au circuit de synchronisation CS du DAC1. Le circuit de synchronisation CS du dernier convertisseur DAC1 génère un signal de synchronisation interne SYNC_intl qui est juste transmis au circuit de décodage Dec du dernier convertisseur DAC1. [0048] Le compteur Cpt présent dans les circuits de décodage Dec est configuré pour compter le nombre de coups d'horloge entre la génération du signal START et la génération du signal de synchronisation interne SYNC_int par le circuit de décodage Dec. Donc le compteur Cpt du convertisseur DAC1 compte le nombre de coups d'horloge entre le signal STARTI et le signal de synchronisation SYNCintl, le compteur Cpt du convertisseur DAC2 compte le nombre de coups d'horloge entre le signal START2 et le signal de synchronisation SYNC_int2 et le compte Cpt du convertisseur DAC1 compte le nombre de coups d'horloge entre le signal START1 et le signal de synchronisation SYNCintl. [0049] La mémoire M est configurée pour appliquer un retard Ri à la transmission des données à convertir entre le circuit de décodage des données Dec et le coeur de conversion C. Ce retard Ri est celui décrit dans l'étape d) en référence à la figure 1. Il est donc égal à la différence entre le nombre de coups d'horloge compté par tous les compteurs le plus élevé et le nombre de coups d'horloge compté pour le convertisseur 9 comprenant cette mémoire. [0050] Pour calculer ce retard, le compteur Cpt peut envoyer le nombre de coups d'horloge comptés à l'unité de commande UC qui analyse tous les comptes reçus pour déterminer quel est le convertisseur (en particulier le coeur de conversion) le plus lent, c'est-à-dire le coeur de conversion fournissant les données analogiques en dernier parmi tous les coeurs de la pluralité de convertisseurs. Puis, l'unité de commande UC contrôle ensuite les retards Ri : R1, R2, RI appliqués par les différentes mémoires M. [0051] Enfin, le coeur de conversion C est configure pour réaliser la conversion des données numériques Data numl, Data num2, Data numl en données analogiques Data anal, Data ana2, Data anal récupérées en sortie du convertisseur DAC1, DAC2, DAC1. Toutes les données analogiques Data anal, Data ana2, Data anal en sortie des coeurs de conversion C sont alors alignées sur un même front actif de l'horloge Clk. [0052] [fig.3] présente un autre exemple de dispositif permettant de mettre en oeuvre le procédé selon l'invention, et plus particulièrement un exemple de convertisseur DAC ayant plusieurs coeurs de conversion Cl et C2. [0053] Dans le cas d'un convertisseur ayant deux coeurs de conversion Cl et C2, le convertisseur DAC comprend un circuit de synchronisation CS, deux circuits de décodage des données Decl et Dec2, donc deux compteurs Cptl et Cpt2 et deux mémoires M1 et M2. Le circuit de synchronisation CS reçoit un signal de synchronisation externe SYNC cxt venant de l'unité de commande UC, puis génère un signal de synchronisation interne SYNC_int qui est transmis aux deux circuits de décodage des données Decl et Dec2. [0054] Les circuits de décodage Decl et Dec2 sont chacun reliés au même circuit de syn- chronisation CS, mais sont chacun reliés à une mémoire et un coeur (M1 et Cl pour le circuit Cptl et M2 et C2 pour le circuit Cpt2). [0055] Le circuit de synchronisation CS peut également recevoir un signal de synchro- nisation venant d'un autre convertisseur, si le convertisseur DAC appartient à une pluralité de convertisseurs, comme décrit dans la figure 2. [0056] Puis chacun des circuits de décodage (le données Decl et Dec2 reçoit des données numériques Data_numl pour Decl et Data_num2 pour Dec2 de la part de l'unité de commande UC et génère donc chacun un signal START1 et START2 représentant l'arrivée de la première donnée à convertir sur le coeur de conversion Cl et C2. [0057] Le compteur Cptl du circuit de décodage Decl compte alors le nombre de coups d'horloge entre la génération du signal START1 et celle du signal SYNCint, tandis que le compteur Cpt2 du circuit de décodage Dec2 compte le nombre de coups d'horloge entre la génération du signal START2 et celle du signal SYNCint. [0058] L'unité de commande UC reçoit donc de la part des deux compteurs Cptl, Cpt2 les nombres de coups d'horloge comptés et peut alors déterminer quel est le coeur de conversion le plus lent parmi les coeurs Cl et C2 du convertisseur, et plus généralement parmi tous les coeurs de conversion répartis dans les convertisseurs. Le coeur le plus lent sera alors la référence pour calculer le retard à appliquer aux autres coeurs de conversion. [0059] Ensuite, les mémoires M1 et M2 sont configurées pour appliquer un retard R1 et R2 et ainsi synchroniser l'arrivée des données à convertir sur chaque coeur sur le coeur de plus lent. [0060] L'unité de commande UC peut être réalisée par un circuit logique programmable de type FPGA. Elle est conçue pour contrôler tous les convertisseurs DAC1, DAC2, DACI et tous leurs coeurs de conversion Cl, C2, suivant un schéma de communication maître/esclave, au moyen d'un bus d'interface périphérique comme le bus SPI (Serial Periphcrical Interface) qui est un bus de données série synchrone très utilisé. Le bus SPI permet l'échange de données entre l'unité de commande UC et les convertisseurs DAC1, DAC2, DACI et leurs coeurs Cl, C2, en particulier des données qui sont les données à convertir. [0061] L'unité de commande UC peut également comprendre un ou plusieurs circuits logiques programmables de type FPGA. Dans le cas de plusieurs circuits, un circuit FPGA peut être dédié à l'envoi des données numériques aux convertisseurs, tandis qu'un second circuit FPGA peut être dédié à l'envoi du signal de synchronisation externe SYNC ext. Il est également possible d'avoir des circuits FPGA dédiés pour l'envoi des données numériques, un circuit étant dédié à un convertisseur. [0062] Les mémoires M présentes dans les convertisseurs DAC, DACI, DAC2, DAC1 peuvent être des registres à décalage dont la longueur du registre est égale à la différence entre le nombre de coups d'horloge compté le plus élevé parmi tous les coeurs des convertisseurs et le nombre compté pour le coeur relié à ce registre. 11 [Revendication 1] [Revendication 2] [Revendication 3] REVENDICATIONSProcédé de synchronisation de données analogiques (Data anal, Data ana2, Data anal) en sortie d'une pluralité dc convertisseurs numérique/analogique (DAC, DAC I , DAC2, DAC1), comprenant au moins un coeur de conversion (C, Cl, C2), sur un front actif d'une horloge de référence commune (Clic) caractérisé en cc que le procédé comprend les étapes suivantes : a) Fournir un signal de synchronisation externe (SYNC ex°, émis par une unité de commande (l1C), à au moins un convertisseur de la pluralité de convertisseurs, et fournir un signal d'horloge de l'horloge de référence commune à la pluralité de convertisseurs ; b) Générer au sein de chaque convertisseur de la pluralité de convertisseurs un signal de synchronisation interne (SYNC_int, SYNC_intl, SYNC_int2, SYNC_intl) à partir du signal de synchronisation externe, tel que tous les signaux de synchronisation interne sont alignés sur un front actif de l'horloge de référence commune ; c) Générer, par au moins un circuit électronique interne à chaque convertisseur de la pluralité de convertisseurs, un signal de démarrage (START1, START2, START1) représentatif du début de l'envoi de données numériques (Data_numl, Data_num2, Data_numl) par l'unité de commande, sur chaque coeur de la pluralité des convertisseurs et compter un nombre de coups d'horloge entre la génération du signal de démarrage et la génération du signal de synchronisation interne pour chacun des coeurs de la pluralité de convertisseurs ; d) Appliquer un retard Ri (R1, R2, RI), à chaque coeur i de la pluralité de convertisseurs, égal à la différence entre le nombre compté le plus élevé dans l'étape c) et le nombre compté à l'étape c) pour le coeur i, i étant un entier compris entre 1 et le nombre de coeurs de la pluralité de convertisseurs. Procédé de synchronisation de données analogiques selon la revendication 1 dans lequel les signaux de synchronisation interne sont générés à l'étape b) par un rééchantillonnage du signal de synchronisation externe. Procédé de synchronisation de données analogiques selon l'une des revendications précédentes dans lequel les convertisseurs de la pluralité de convertisseurs forment une chaîne de transmission série du signal de synchronisation externe et l'étape a) comprend également : 12 [Revendication 4] - r initial isation dans chaque convertisseur de la pluralité de convertisseurs d'un circuit de synchronisation (CS, CS1, CS2, CSI) comportant au moins un paramètre de polarité définissant comme polarité d'un front d'horloge de référence, pour la détection de signal en entrée du circuit de synchronisation des convertisseurs, la polarité du front actif d'horloge de référence ou la polarité inverse ; et L'étape h) comprend également : - la détection d'un signal de synchronisation (SYNC ext, SYNC intl, SYNC int2) en entrée des circuits de synchronisation de chaque convertisseur, sur un front d'horloge de référence, qui a la polarité définie par la valeur du paramètre de polarité du circuit de synchronisation ; et - l'alignement sur le front actif suivant du signal détecté pour fournir un signal de synchronisation interne (SYNC intl, SYNC int2, SYNC intl) aligné sur un front actif d'horloge de référence en sortie du circuit de synchronisation du convertisseur. Dispositif de synchronisation de données analogiques en sortie d'une pluralité de convertisseurs numérique/analogique sur un front actif d'une horloge de référence commune (Clk) pour la mise en oeuvre du procédé selon la revendication précédente comprenant : - une pluralité de convertisseurs numérique/analogique (DAC, DACI, DAC2, DAC1) comprenant : - N coeurs de conversion (C, Cl, C2) et - N mémoires (M, MI, M2), chaque convertisseur comprenant au moins une entrée numérique, au moins une sortie analogique, au moins une des N mémoires, au moins un des N coeurs de conversion et un circuit de synchronisation (CS, CS1, CS2, CS1) relié à l'entrée numérique, les circuits de synchronisation des convertisseurs étant connectés entre eux en cascade, les mémoires des convertisseurs étant chacune reliée à un coeur de conversion du convertisseur et le circuit de synchronisation des convertisseurs étant configuré de manière à générer un signal de synchronisation interne (SYNC_int, SYNC_intl, SYNC_int2, SYNC_intl) et à ce que les signaux de synchronisation interne générés soient alignés sur un front actif d'une horloge commune, et N étant un entier supérieur ou égal à 1 ; et - une unité de commande (UC) configurée de manière à envoyer un signal de l'horloge de référence commune (Clk), le signal de synchro- 13 nisation externe (SYNC ext) et des données numériques (Data numl, Data num2, Data numl) à chaque convertisseur ; Caractérisé en ce que chaque convertisseur comprend également un circuit de décodage de données (Dec 1 , Dec2, Dec), comprenant un compteur (Cpt, Cptl , Cpt2), pour chaque coeur de conversion compris dans le convertisseur, les circuits de décodage dc données étant placés en sortie du circuit de synchronisation et en entrée des mémoires et configurés de manière à générer les signaux de démarrage (START1, START2, STARTI), représentatifs du début de l'envoi de données numériques sur un coeur dc conversion et chaque compteur étant configure de manière à compter le nombre de coups d'horloge entre la génération du signal de démarrage et la génération du signal de synchronisation interne du coeur de conversion, et en cc que la i-eme mémoire est configurée de manière à appliquer le retard Ri (R1, R2, RI) au i-eme coeur de conversion, i étant un entier compris entre 1 et N. [Revendication 5] Dispositif de synchronisation de données analogiques selon la reven- dication précédente dans lequel l'unité de commande comprend au moins un circuit logique programmable configure pour envoyer le signal de synchronisation externe. [Revendication 6] Dispositif de synchronisation de données analogiques selon l'une des re- vendications 4 ou 5 dans lequel l'unité de commande comprend au moins un circuit logique programmable configuré pour envoyer les données numériques. [Revendication 7] Dispositif de synchronisation de données analogiques selon l'une des re- vendications 4 à 6 dans lequel l'unité de commande est également configurée pour recevoir le nombre de coups d'horloge compté par les N compteurs, à déterminer les retards Ri et à fournir aux N mémoires une valeur du retard Ri à appliquer au i-ème coeur de conversion. [Revendication 8] Dispositif de synchronisation de données analogiques selon l'une des re- vendications 4 à 7 dans lequel les N mémoires sont des registres à décalage. [Revendication 9] Dispositif de synchronisation de données analogiques selon l'une des re- vendications 4 à 8 dans lequel la pluralité de convertisseurs comprend N convertisseurs, chaque convertisseur comprenant un seul coeur de conversion parmi les N coeurs de conversion.