Brevet FR3093590A1 — publié le 20200911

Description Titre de l'invention : Procédé de fabrication d'un élément capacitif, et circuit intégré correspondant. [0001] Des modes de réalisation et de mise en oeuvre concernent des circuits intégrés, en particulier la fabrication de circuits intégrés comprenant des éléments capacitifs. [0002] Les éléments capacitifs sont typiquement présents dans de nombreux circuits intégrés et occupent généralement une surface non-négligeable, voire importante dans certaines applications. [0003] Par surface occupée, on entend typiquement la surface dédiée à la réalisation de l'élément, autrement désignée par « empreinte surfacique », au niveau d'une face d'un substrat semiconducteur à partir de laquelle sont réalisés les différents composants semiconducteurs, au niveau de la partie « FEOL» du circuit intégré (« FEOL» est l'acronyme pour « Front End Of Line » en anglais, typiquement utilisé par l'homme de l'art). [0004] Certaines technologies permettent un fonctionnement à la fois en accumulation et en inversion de l'élément capacitif, mais comprennent typiquement un ou plusieurs anneaux d'isolation pour électriquement isoler du substrat le caisson semiconducteur dans lequel est formé l'élément capacitif. Cc type d'anneau d'isolation forme typiquement une structure périphérique encadrant l'élément capacitif, et la surface occupée par une telle structure périphérique est comptée dans la surface occupée par l'élément capacitif. [0005] 11 est souhaitable de réduire la taille des éléments capacitifs, afin de réduire la surface occupée par des réalisations d'éléments capacitifs dans les circuits intégrés. [0006] En outre, il est souhaitable de limiter les étapes de fabrication exclusivement dédiées à une réalisation d'un élément donné, tel qu'un élément capacitif, dans un circuit intégré. [0007] Selon un aspect il est proposé un circuit intégré comprenant un substrat semi- conducteur comportant une région active et une face avant, et un élément capacitif situé dans la région active et sur une partie de la face avant. [0008] L'élément capacitif comporte une première électrode et une deuxième électrode. [0009] La première électrode comporte une première région conductrice et la région active. [0010] La deuxième électrode comporte une deuxième région conductrice et une région mo- nolithique conductrice ayant une partie recouvrant une surface de ladite face avant et au moins une partie s'étendant dans la région active perpendiculairement à ladite face avant. [0011] La première région conductrice est située entre la région monolithique conductrice et 2 la deuxième région conductrice. [0012] Par région monolithique, on entend par exemple que la région est formée d'un seul bloc massif et homogène du même matériau. [0013] L'élément capacitif selon cet aspect présente une structure augmentant la surface des interfaces capacitives entre les deux électrodes qui définit l'effet capacitif, sans pour autant augmenter la surface occupée par l'élément capacitif sur le substrat. Ainsi, la taille de l'élément capacitif peut être réduite. [0014] Selon un mode de réalisation, la région active est dopée d'un premier type de conductivité et comprend, au niveau de la face avant, une couche de contre-implant dopée d'un deuxième type de conductivité opposé au premier type de conductivité, la première électrode comportant, dans la région active, une première prise de contact sur-dopée du premier type de conductivité et une deuxième prise de contact sur-dopée du deuxième type de conductivité électriquement reliée avec la couche de contre-implant. [0015] La couche de contre-implant d'un type de conductivité opposé au type de conductivité de la région active, permet notamment un fonctionnement amélioré en régime d'inversion, et de s'affranchir d'une structure périphérique d'isolation classique et encombrante. [0016] Selon un mode de réalisation, la première région conductrice, la deuxième région conductrice et la région monolithique conductrice comprennent chacune du silicium polycristallin. [0017] Selon un mode de réalisation, l'élément capacitif comporte une région diélectrique isolant électriquement la première électrode et la deuxième électrode. [0018] Avantageusement, la région diélectrique comporte une première couche diélectiique isolant électriquement ladite région monolithique conductrice et ladite région active, une deuxième couche diélectrique isolant électriquement ladite première région conductrice et ladite région monolithique conductrice, et une troisième couche diélectrique isolant électriquement ladite deuxième région conductrice et la première région conductrice. [0019] Par exemple, la première couche diélectrique peut avoir une épaisseur comprise entre 3nm et 4nm, la deuxième couche diélectrique peut avoir une épaisseur comprise entre 7nm et 8nm, et la troisième couche diélectrique peut avoir une épaisseur comprise entre 14nm et 15nm, ou la première couche diélectrique peut avoir une épaisseur comprise entre 8nm et 9nm, la deuxième couche diélectrique peut avoir une épaisseur comprise entre 8nm et 9nm, et la troisième couche diélectrique peut avoir une épaisseur comprise entre 12nm et 13nm. [0020] Selon un mode de réalisation, le circuit intégré comporte en outre un dispositif de mémoire non-volatile incorporant au moins une cellule mémoire comprenant un 3 transistor à grille flottante et/ou un transistor enterré à grille verticale. [0021] Avantageusement, ledit transistor enterré à grille verticale comprend une grille verticale formée dans le matériau de la région monolithique conductrice, ledit transistor à grille flottante comprend une grille flottante formée dans le matériau de la première région conductrice et/ou comprend une grille de commande formée dans le matériau de la deuxième région conductrice. [0022] Par exemple, ledit transistor enterré à grille verticale comprend un oxyde de grille verticale formé dans le matériau de la première couche diélectrique ledit transistor à grille flottante comprend un oxyde tunnel formé dans le matériau de la deuxième couche diélectrique, et/ou ledit transistor à grille flottante comprend une région diélectrique de grille de commande formée dans le matériau de la troisième couche diélectrique. [0023] Selon un autre aspect, il est proposé un procédé de fabrication d'un élément capacitif comprenant une première électrode et une deuxième électrode. [0024] Le procédé selon cet aspect comprend les étapes suivantes : - une formation d'une région active comprenant une délimitation de la région active dans un substrat semiconducteur ayant une face avant ; - une formation d'une région monolithique conductrice comprenant une gravure d'au moins une tranchée s'étendant dans la région active perpendiculairement à la face avant, un remplissage de ladite au moins une tranchée avec un matériau conducteur débordant de la tranchée au-dessus d'une partie de la face avant, de façon à ce que la région monolithique conductrice comporte une partie recouvrant une surface de ladite face avant et au moins une partie s'étendant dans la région active perpendiculairement à ladite face avant ; - une formation d'une première région conductrice ; - une formation d'une deuxième région conductrice ; - un couplage électrique entre lesdites régions de façon à former la première électrode comportant la première région conductrice et la région active, et la deuxième électrode comportant la région monolithique conductrice et la deuxième région conductrice ; les étapes étant agencées de façon à ce que la première région conductrice soit située entre la région monolithique conductrice et la deuxième région conductrice. [0025] Le procédé selon cet aspect présente notamment l'avantage de comprendre des étapes qui peuvent être prévues pour la fabrication d'autres éléments d'un circuit intégré, tel que par exemple des cellules-mémoires de mémoire non-volatile. [0026] Selon un mode de mise en oeuvre, la formation de la région active comprend un dopage de la région active d'un premier type de conductivité, une implantation au niveau de la face avant de dopants de contre-implant d'un deuxième type de conductivité opposé au premier type de conductivité, un formation d'une première prise de contact comprenant un sur-dopage local du premier type de conductivité et une formation d'une deuxième prise de contact comprenant un sur-dopage local du deuxième type de conductivité. [0027] Selon un mode de mise en oeuvre, la formation de la première région conductrice, la formation de la deuxième région conductrice et la formation de la région monolithique conductrice comprennent chacune une formation de silicium polycristallin. [0028] Selon un mode de mise en oeuvre, le procédé comprend en outre des formations de régions diélectriques isolant électriquement la première électrode et la deuxième électrode. [0029] Avantageusement, lesdites formations de régions diélectriques comprennent : une formation d'une première couche diélectrique entre ladite région monolithique conductrice et ladite région active, une formation d'une deuxième couche diélectrique entre ladite première région conductrice et la région monolithique conductrice, et une formation d'une troisième couche diélectrique entre ladite deuxième région conductrice et la première région conductrice. [0030] Par exemple, lesdites formations de régions diélectriques peuvent être configurécs pour former la première couche diélectrique ayant une épaisseur comprise entre 3nm et 4nm, la deuxième couche diélectrique ayant une épaisseur comprise entre 7nm et 8nm, et la troisième couche diélectrique ayant une épaisseur comprise entre 14nm et 15nm, ou [0031] pour former la première couche diélectrique ayant une épaisseur comprise entre 8nm et 9nm, la deuxième couche diélectrique ayant une épaisseur comprise entre 8nm et 9nm, et la troisième couche diélectrique ayant une épaisseur comprise entre 12nm et 13nm. [0032] Selon un mode de mise en oeuvre, la formation de la première couche diélectrique est effectuée simultanément avec une formation d'une couche d'oxyde de grille verticale d'un transistor à grille verticale, et/ou la formation de la deuxième couche diélectrique est effectuée simultanément avec une formation d'un diélectrique tunnel d'un transistor à grille flottante, et/ou la formation de la troisième couche diélectrique est effectuée simultanément avec une formation d'un oxyde de grille de commande d'un transistor à grille flottante. [0033] Selon un mode de mise en oeuvre, la formation de la région monolithique conductrice est effectuée simultanément avec une formation d'une grille verticale d'un transistor enten-é à grille verticale. [0034] Selon un mode de mise en oeuvre, la formation de la première région conductrice est effectuée simultanément avec une formation d'une grille flottante du transistor à grille flottante, et/ou la formation de la troisième couche diélectrique est effectuée simul- tanément avec une formation d'un oxyde de grille de commande du transistor à grille flottante, et/ou la formation de la deuxième couche conductrice est effectuée simultanément avec une formation d'une grille de commande du transistor à grille flottante. [0035] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : [0036] [fig.1] illustre un résultat d'une étape d'un exemple de mise en oeuvre de l'invention ; [0037] [fig.2] illustre un résultat d'une étape d'un exemple de mise en oeuvre de l'invention ; [0038] [fig.3] illustre un résultat d'une étape d'un exemple de mise en oeuvre de l'invention ; [0039] [fig.4] illustre un résultat d'une étape d'un exemple de mise en oeuvre de l'invention ; [0040] [fig.5] illustre un résultat d'une étape d'un exemple de mise en oeuvre de l'invention ; [0041] [fig.6] illustre un résultat d'une étape d'un exemple de mise en oeuvre de l'invention ; [0042] [fig.7] illustre un résultat d'une étape d'un exemple de mise en oeuvre de l'invention ; [0043] [fig.8] illustre un exemple de réalisation de l'invention de l'invention résultant d' une étape d'un exemple de mise en oeuvre de l'invention. [0044] Les figures 1 à 8 représentent des résultats d'étapes d'un exemple de procédé de fa- brication d'un élément capacitif, successivement mises en oeuvre dans l'ordre de numérotations des figures. Les figures illustrent une coupe d'un substrat semiconducteur SUB, du côté d'une face avant FA du substrat SUB. La face avant FA est la face située au niveau du FEOL (« pour Front End Of Line » selon le vocable anglais usuel) du circuit intégré en cours de fabrication. [0045] Les figures 1 à 7 représentent schématiquement deux parties du circuit intégré. Une partie PCTR correspond à une partie dans laquelle est réalisé un élément capacitif avantageux CTR. Une autre partie PMEM correspond à une partie destinée à comporter à terme un autre dispositif du circuit intégré. [0046] Dans l'exemple de procédé décrit en relation avec lesdites figures 1 à 8, les étapes de fabrication destinées à former le dispositif dans la partie PMEM sont avantageusement utilisées en parallèle pour la fabrication de l'élément capacitif CTR. A cet égard, le dispositif du circuit intégré dans la partie PMEM peut avantageusement comporter des transistors enterrés à grilles verticales et des transistors à grille flottante, comme par 6 exemple dans certaines réalisations connues de cellules-mémoire d'une mémoire non-volatile. [0047] La figure 1 représente le résultat d'une étape STO1 comprenant notamment une déli- mitation d'une région active ACT dans le substrat SUB par dcs régions d'isolation latérales STI. Les régions d'isolation latérales STI sont par exemple du type tranchées d'isolations peu profondes. [0048] Le substrat est en silicium et est dopé d'un premier type de conductivité, par exemple le type P. [0049] En outre une couche de masque dur HM est formée en surface du substrat SUB et recouvre la face avant FA du substrat SUB. La couche de masque dur HM peut comprendre du nitrure de silicium. [0050] L'étape STO1 peut aussi comporter d'autres formations telles qu'une définition de caisson haute tension, notamment dans la partie PMEM. [0051] La figure 2 représente le résultat d'une étape ST2 comprenant une gravure d'une partie du masque dur HM située au-dessus de la région active ACT, à l'endroit où va être formée l'élément capacitif CTR. La gravure comprend une formation d'un masque de photolithographie MSK2 comportant une ouverture OUV définissant la zone de gravure de la couche de masque dur HM. Une fois gravé, le masque dur HM comporte la même ouverture OUV ainsi transférée et mettant à nu la partie correspondante de la région active ACT. [0052] La figure 3 représente le résultat d'une étape ST3 comprenant une gravure de plusieurs, au moins une, tranchées TRCAP s'étendant dans la région active ACT perpendiculairement à la face avant FA. [0053] Les tranchées TRCAP sont gravées à partir de la face avant FA du substrat SUB, dans l'ouverture OUV (figure 2) du masque dur HM. [0054] La position des tranchées TRCAP peut être définie par une étape de photoli- thographie comportant un masque (non-représenté). [0055] L'étape ST3 comporte également une implantation anisotrope verticale d'une couche de contre-implant CTI dans les parties non-recouverte par le masque dur HM. [0056] L'implantation anisotrope verticale comprend une implantation peu profonde notamment au niveau de la face avant FA de dopants d'un deuxième type de conductivité opposé au premier type de conductivité, par exemple le type N. L'implantation de la couche de contre-implant est également effectuée au niveau du fond des tranchées TRCAP, mais pas sur les flancs des tranchées TRCAP. [0057] Avantageusement, l'étape ST3 est mise en oeuvre simultanément à une étape prévue par ailleurs dans la partie PMEM du circuit intégré. Dans l'exemple représenté, des tranchées TRTA destinées à accueillir des transistors enterrés à grilles verticales sont gravées en profondeur dans le substrat SUB, à partir de la couche de masque dur HM. 7 Ainsi la couche de contre-implant CTI est située seulement au fond des tranchées TRTA dans la partie PMEM. L'implantation de la couche de contre-implant est par exemple prévue pour former une région de source desdits transistors enterrés à grille verticales. [0058] La figure 4 représente un résultat d'une étape ST4 comprenant une formation d'une première couche diélectrique TRO sur les flancs et le fond des tranchées TRCAP, ainsi que sur la partie résiduelle de la face avant FA de la région active ACT mise à nu dans l'ouverture OUV (figure 2), notamment située entre chaque tranchée TRCAP. [0059] La formation de la première couche diélectrique TRO est avantageusement réalisée simultanément à une formation d'un oxyde de grille verticale GTAO sur les flancs et le fond des tranchées TRTA destinées à accueillir des transistors enterrés à grilles verticales dans la partie PMEM du circuit intégré. [0060] La première couche diélectrique TRO peut avoir une épaisseur comprise entre 3nm et 4nm, ou entre 8nm et 9nm, selon des exemples respectifs d'une première technologie et d'une deuxième technologie de circuit intégré. [0061] En outre, l'étape ST4 comprenant un remplissage des tranchées TRCAP avec un matériau conducteur P0, débordant des tranchées au-dessus d'une partie la face avant FA, et au-dessus du masque dur HM. [0062] Ce débordement peut être obtenu par un remplissage en excès des tranchées par le matériau conducteur P0. [0063] Par exemple le matériau conducteur PO peut comporter du silicium polycristallin. [0064] Avantageusement, le remplissage des tranchées TRCAP d'un matériau conducteur PO est réalisé simultanément avec un remplissage prévu dans une étape de formation des grilles verticales des transistors enterrés dans la partie PMEM du circuit intégré. [0065] La figure 5 représente le résultat d'une étape ST5 comprenant un nivellement de la couche conductrice PO déposée en excès à l'étape ST4. [0066] Le nivellement comprend un retrait du dépôt excessif de matériau conducteur P0, jusqu'à atteindre la surface de la couche de masque dur HM, pouvant faire office de couche d'arrêt en la matière. [0067] Le nivellement peut être mis en oeuvre au moyen d'une technique de polissage chimio-mécanique « CMP » (pour « Chemical Mechanical Polishing » selon le terme anglosaxon usuel), ou éventuellement au moyen d'une technique de gravure du type PEB » (pour « Poly Etch Back » selon le terme anglosaxon usuel) paramétrée dans le temps en fonction de l'épaisseur de l'excédent. [0068] De cette façon, une région monolithique conductrice PO est formée dans l'ouverture OUV (figure 2) du masque dur HM, ainsi que dans les tranchées TRCAP. [0069] La région conductrice PO est monolithique en ce qu'elle est formée d'un seul bloc massif et homogène du même matériau (silicium polycristallin P0). 8 [0070] En outre, la première région diélectrique TRO est ainsi située entre ladite région mo- nolithique conductrice PO et ladite région active ACT. [0071] La figure 6 représente le résultat d'une étape ST6 destinée à finaliser la formation des grilles verticales des transistors enterrés GTA dans la partie PMEM. L'étape ST6 comprend un retrait par gravure sèche de la partie de matériau conducteur PO restant au niveau de la face avant FA, sur l'épaisseur du masque dur HM. [0072] Lors de cette étape ST6, la région monolithique conductrice PO de la partie PCTR est protégée par un masque MSK6 imperméable à ladite gravure sèche. [0073] La figure 7 représente le résultat d'une étape ST7 comprenant le retrait de la couche de masque dur HM, après un retrait du masque MSK6 (figure 6). [0074] Le retrait de la couche de masque dur HM peut comprendre une gravure sélective en voie humide du matériau formant le masque dur HM, typiquement du nitrure de silicium. [0075] La région monolithique conductrice PO a ainsi été formée en ayant une partie ho- rizontale H recouvrant une surface de ladite face avant FA, ainsi qu'au moins une partie verticale V s'étendant dans la région active ACT perpendiculairement à ladite face avant FA. [0076] Ainsi, une première interface capacitive est formée entre la partie verticale V de la région monolithique conductrice PO et la région active ACT du substrat SUB, et une deuxième interface capacitive est formée entre la partie horizontale H de la région monolithique conductrice PO et la région active ACT du substrat SUB, lesdites parties verticale V et horizontale H de la région monolithique conductrice PO étant électriquement séparées de la région active ACT par la première couche diélectrique TRO. [0077] Cette configuration de la région monolithique conductrice PO permet notamment de maximiser la surface de l'interface capacitive entre la région conductrice PO et la région active ACT dans le substrat SUB. [0078] En outre, en référence à la figure 8, le procédé comprend une foimation d'une deuxième couche diélectrique TNO sur la partie horizontale H de la région monolithique conductrice P0, une formation d'une première région conductrice PI sur la deuxième couche diélectrique TNO, une formation d'une troisième couche diélectrique ONO sur la première couche conductrice Pl, et une formation d'une deuxième couche conductrice P2 sur la troisième couche diélectrique ONO. [0079] Avantageusement, la deuxième couche diélectrique TNO peut être formée simul- tanément avec une formation d'un diélectrique tunnel d'un transistor à grille flottante dans la partie PMEM (non-représenté), la première région conductrice Pl peut être formée simultanément avec une formation d'une grille flottante du transistor à grille flottante, la troisième couche diélectrique ONO peut être formée simultanément avec une formation d'un oxyde de grille de commande du transistor à grille flottante, et la 9 deuxième couche conductrice P2 peut être formée simultanément avec une formation d'une grille de commande du transistor à grille flottante. [0080] La première région conductrice P1 et l'éventuelle grille flottante du transistor à grille flottante peuvent comprendre du silicium polycristallin. De même, la deuxième région conductrice P2 et l'éventuellement grille de commande du transistor à grille flottante peuvent comprendre du silicium polycristallin. [0081] La première couche diélectrique TNO peut avoir une épaisseur comprise entre 7nm et 8nm selon la première technologie de circuit intégré mentionnée précédemment, ou avoir une épaisseur comprise entre 8nm et 9nm selon ladite deuxième technologie. [0082] La deuxième couche diélectrique ONO, comportant par exemple un empilement de couches d'oxyde, de nitrure et d'oxyde de silicium, peut avoir une épaisseur comprise entre 14nm et 15nm selon ladite première technologie, ou avoir une épaisseur comprise entre 12nm et l3nm selon ladite deuxième technologie. [0083] La première région conductrice P1 est ainsi située entre la région monolithique conductrice PO et la deuxième région conductrice P2, et forme de cc fait deux interface capacitive supplémentaires avec chacune desdites régions conductrice (PO et P2), séparées électriquement par la deuxième région diélectrique TNO et respectivement par la troisième région diélectrique ONO. [0084] Par ailleurs, le procédé comprend une formation d'une première prise de contact P+ comprenant un sur-dopage local du premier type de conductivité, permettant d'effectuer un couplage électrique avec la région active ACT. [0085] Le procédé comprend également une formation d'une deuxième prise de contact N+ comprenant un sur-dopage local du deuxième type de conductivité, permettant d'effectuer un couplage électrique avec la couche de contre-implant CTI. [0086] En effet, bien que n'étant pas visible sur les figures 3 à 8, une partie de la couche de contre-implant CTI, par exemple située au-delà de l'extrémité des tranchées TRCAP dans la direction perpendiculaire au plan de la figure 8, relie électriquement la deuxième prise de contact N+ à chacune des portions de la couche de contre-implant CTI situées entre deux tranchées TRCAP. [0087] Enfin, le procédé comprend un couplage électrique entre certaines desdites régions conductrices formées précédemment, de façon à former la première électrode El de l'élément capacitif CTR et une deuxième électrode E2 de l'élément capacitif CTR. [0088] Le couplage est réalisé de telle manière que la première électrode El comporte la première région conductrice Pl et la région active ACT, et la deuxième électrode E2 comporte la région monolithique conductrice PO et la deuxième région conductrice P2. [0089] Un exemple de procédé de fabrication d'un élément capacitif CTR avantageux a été décrit. Cet exemple de procédé est notamment presque gratuit (c'est-à-dire n'introduit pas ou peu d'étape supplémentaire dédiée à ce procédé) dans le cadre d'une réalisation en parallèle d'une cellule-mémoire de mémoire non-volatile comportant un transistor enterré à grille verticale et un transistor à grille flottante. [0090] La figure 8 représente ainsi un exemple de réalisation d'un circuit intégré CT comportant l'élément capacitif CTR, fabriqué selon l'exemple de procédé décrit ci-avant. La partie PMEM du circuit intégré CT, décrite précédemment en relation avec les figures 1 à 7, n'est plus représentée, mais pourrait comporter par exemple un dispositif de mémoire non-volatile connu comportant des cellules-mémoire munies d'un transistor enterré à grille verticale, et d'un transistor d'état comportant une grille flottante et une grille de commande. [0091] L'élément capacitif CTR comprend, en résumé, une région monolithique conductrice PO ayant une partie horizontale H recouvrant une surface de ladite face avant FA, et au moins une partie verticale V s'étendant dans la région active ACT perpendiculairement à ladite face avant FA, ainsi qu'une première région conductrice Pl située entre la région monolithique conductrice PO et une deuxième région conductrice P2. [0092] Cette structure de l'élément capacitif CTR permet de maximiser l'étendue cumulée des interfaces capacitives entre les deux électrodes El, E2, pour une empreinte surfacique minimale. [0093] En effet, l'élément capacitif CTR comporte des premières interface capacitive C11, C12, de part et d'autre de la première couche diélectrique TRO, entre la partie horizontale H (recouvrant une surface de ladite face avant FA) de la région monolithique conductrice PO (deuxième électrode E2) et la région active ACT (première électrode El), ainsi qu'entre les parties verticales V (s'étendant dans la région active ACT perpendiculairement à ladite face avant FA) de la région monolithique conductrice PO (deuxième électrode E2) et la région active ACT (première électrode El). [0094] L'élément capacitif CTR comporte de plus une deuxième interface capacitive C2, de part et d'autre de la deuxième couche diélectrique TNO, entre la première région conductrice Pl (première électrode El) et la région monolithique conductrice PO (deuxième électrode E2), ainsi qu'une troisième interface capacitive C3, de part et d'autre de la troisième couche diélectrique ONO, entre la deuxième région conductrice P2 (deuxième électrode E2) et la première région conductrice Pl (première électrode El). [0095] D'autre part, la région active ACT est dopée d'un premier type de conductivité et comprend une couche de contre-implant CTI dopée d'un deuxième type de conductivité opposé au premier type de conductivité. Aussi, la première électrode El est reliée électriquement à la fois à la région active ACT du premier type de conductivité et à la couche de contre-implant CTI du deuxième type de conductivité. [0096] La présence de la couche de contre-implant CTI peut faire office d'une source de porteur minoritaires dans la région active ACT en régime d'inversion et il n'est pas né- 11 cessaire de polariser la région active ACT du substrat SUB pour produire un effet capacitif stable en inversion. Ainsi, l'élément capacitif CTR n'a pas besoin d'une structure périphérique d'isolation d'un caisson, et cela réduit d'autant la surface occupée par une réalisation de l'élément capacitif CTR. [0097] Ainsi un tel élément capacitif CTR présente une valeur capacitive par unité de surface élevée, et permet ainsi de réduire la surface utilisée pour une réalisation à une valeur capacitive donnée. 12 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5]