Brevet FR3079957A1 — publié le 20191011

DISPOSITIF ET PROCEDE D'AFFICHAGE D'IMAGES AVEC UNE MEMORISATION DE DONNEES REALISEE DANS LES PIXELS DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne un dispositif d'affichage d'images comprenant une matrice active de pixels pilotés par modulation de code binaire (BCM pour « Binary Code Modulation »), ainsi qu'un procédé d'affichage d'images, dans lesquels une mémorisation des signaux de pixels, ou mots binaires, à afficher est réalisée au sein de la matrice de pixels, dans chaque pixel. Dans un écran à matrice active classique, chaque pixel comporte au moins un transistor commandant l'affichage d'un signal lumineux par le pixel. Une capacité de stockage (ou la capacité parasite de la grille du transistor) est également intégrée dans le pixel afin de maintenir durant une période d'affichage une tension de donnée permettant d'obtenir l'intensité lumineuse désirée. Lorsque l'affichage lumineux est réalisé par des diodes électroluminescentes, chaque pixel peut comporter au moins un deuxième transistor alimentant électriquement la diode électroluminescente du pixel en fonction de la tension de donnée. Les diodes électroluminescentes de l'écran peuvent requérir des tensions de polarisation élevées. C'est le cas notamment des diodes électroluminescentes réalisées avec du GaN qui, en raison de leur forte variabilité à faible polarisation, ne sont utilisées qu'avec une forte polarisation (en tension ou en courant), et donc n'émettent des signaux lumineux qu'avec une forte luminance. Avec de telles diodes électroluminescentes, l'affichage d'une image est commandé de façon binaire (chaque diode électroluminescente est éteinte ou émet avec une forte intensité lumineuse), et le contrôle de la luminosité de chaque pixel, pendant l'affichage de chaque image, est réalisé en commandant le rapport entre la durée pendant laquelle la diode électroluminescente est allumée et la durée totale d'affichage de l'image sur l'écran. Une telle commande des diodes électroluminescentes peut être 2 obtenue en utilisant des mots binaires, (c'est-à-dire un code binaire sur un certain nombre de bits permettant de contrôler l'affichage de l'image) de type BCM dans lesquels la luminosité de chaque pixel est codée sous la forme d'un signal binaire. Chaque bit d'un tel mot binaire pilote l'allumage ou l'extinction de l'une des diodes électroluminescentes 5 pendant une durée proportionnelle au poids du bit. Par exemple, le bit de poids fort (MSB pour « Most Significant Bit ») pilote la diode électroluminescente pendant la moitié de la durée d'affichage de l'image (par exemple 10 ms pour un dispositif d'affichage fonctionnant à une fréquence de 50 images/seconde). Le bit suivant (appelé MSB-1) représente le quart de cette durée, et ainsi de suite jusqu'au bit de poids faible (appelé 10 LSB pour « Less Significant Bit »). Lors de l'affichage d'une image, il est possible que tous les pixels affichent simultanément un bit de même poids. Avec ce type de signaux de commande, il est nécessaire d'accéder à chaque pixel N fois par image, avec N correspondant au nombre de bits du signal BCM, afin d'écrire successivement, dans chaque pixel, les N bits du signal du pixel. Or, lors de 15 l'affichage du LSB des mots binaires transmis à tous les pixels, la durée disponible pour écrire dans tous les pixels le bit suivant est inférieure ou égale à la durée d'affichage du LSB. La fréquence avec laquelle tous les pixels doivent être adressés à ce moment-là peut alors être problématique. Le document FR 3 034 902 propose une solution à ce problème qui 20 consiste, lors de l'affichage d'une image, à écrire sur toutes les lignes de l'écran non pas le bit de même poids, mais des bits de poids différents. Ainsi, à un instant d'affichage d'une image, certaines lignes de pixels affichent le MSB des mots binaires, d'autres lignes de pixels affichent le MSB-1 des mots binaires, etc. Cela permet de réduire la fréquence d'adressage des pixels puisque lors de l'affichage d'une image, une partie seulement des 25 lignes de pixels affichent simultanément le LSB des mots binaires de ces lignes et seules ces lignes nécessitent d'être adressées rapidement après la durée d'affichage du LSB sur les pixels de ces lignes. Le procédé proposé dans ce document a également pour avantage de rendre homogène la fréquence avec laquelle les lignes de pixels sont adressées puisque, à un même instant, les durées d'affichage des bits sont différentes d'une ligne 3 de pixels à l'autre et que les poids des bits affichés sont choisis afin d'équilibrer le nombre de lignes de pixels à adresser tout au long de la durée d'affichage de l'image. Le procédé proposé dans le document FR 3 034 902 a toutefois pour inconvénient que l'affichage simultané de bits de poids différents de signaux d'une même 5 image implique de réaliser une mémorisation préalable de tous les bits des mots binaires de tous les pixels de l'image, ainsi que tous ceux de l'image suivante destinée à être affichée. De plus, ce procédé nécessite de faire appel à des blocs de contrôle de l'adressage ligne non standards. En outre, avec ce procédé, le flux vidéo envoyé aux pixels n'est constant que lorsque le nombre de lignes de l'écran est égal à un multiple de 2", 10 avec n correspondant au nombre de bits des mots binaires utilisés, ce qui est rarement le cas. Lorsque le nombre de lignes de l'écran n'est pas égal à un multiple de 2", des « temps morts » pendant lesquels aucune ligne de pixels n'est adressée sont donc nécessaires. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un dispositif d'affichage 15 d'image ne présentant pas les inconvénients des dispositifs d'affichage de l'art antérieur et permettant de fonctionner avec peu d'interconnexions entre les pixels et les éléments de contrôle de pixels (lignes et colonnes). Pour cela, la présente invention propose un dispositif d'affichage d'images comprenant au moins une matrice de pixels agencés en formant plusieurs lignes 20 et plusieurs colonnes de pixels, dans lequel chaque pixel comporte au moins : - une unité d'affichage configurée pour émettre, pendant l'affichage d'une image formée de plusieurs mots binaires de type BCM codés sur N bits, avec N nombre entier supérieur ou égal à 2, un signal lumineux représentatif d'un des mots binaires, 25 - une unité mémoire configurée pour mémoriser au moins trois bits, comprenant en outre une unité de séquencement configurée pour délivrer à l'unité mémoire de chaque pixel, pendant l'affichage d'une première image : - un signal de mémorisation déclenchant une mémorisation d'au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la 4 première image et/ou du mot binaire de la première image dans l'unité mémoire du pixel, - un signal d'affichage déclenchant des envois successifs de chacun des bits mémorisés dans l'unité mémoire à l'unité d'affichage, 5 et dans lequel les signaux d'affichage et de mémorisation sont tels que la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image est déclenchée pendant au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image. Dans ce dispositif d'affichage, la mémorisation des mots binaires à 10 afficher est réalisée directement dans les pixels, dans des unités mémoire intégrées aux pixels. De plus, l'unité de séquencement est configurée pour réaliser la mémorisation d'au moins une partie des bits des mots binaires d'une image au cours de l'affichage de bits précédents et/ou de l'affichage d'une image précédente. Grâce à cette configuration, il est possible de réaliser, pour chaque pixel, la mémorisation d'au moins une partie du 15 mot binaire d'une image lors de l'affichage d'un ou plusieurs bits précédents de ce mot binaire et/ou de l'affichage d'un ou plusieurs bits du mot binaire de l'image précédente. En choisissant judicieusement le ou les bits pendant lesquels la mémorisation est déclenchée, la durée disponible pour réaliser cette mémorisation peut donc être plus importante que celle permise dans les dispositifs d'affichage de l'art antérieur, ce qui 20 permet de réduire la fréquence avec laquelle les pixels doivent être adressés. Cette réduction de la fréquence d'adressage des pixels est particulièrement intéressante lorsque le dispositif d'affichage d'image forme un écran de dimensions importantes, par exemple de diagonale égale à 1 ou plusieurs mètres. L'utilisation de l'invention pour former des écrans de grande taille est également 25 avantageuse car elle permet de limiter le nombre de fils requis reliés aux pixels. De plus, ce dispositif d'affichage d'image ne nécessite pas de réaliser une mémorisation complète de deux images successives. L'expression « fréquence d'adressage des pixels » désigne la fréquence d'envoi des mots binaires aux pixels, c'est-à-dire après la décompression d'un flux vidéo reçu par le dispositif d'affichage. 5 Les mots binaires peuvent correspondre à des signaux qui, ensemble, forment une image complète occupant la totalité ou une partie seulement de la surface d'écran du dispositif d'affichage, ou sont associés à une partie ou la totalité des lignes du dispositif d'affichage (l'image peut correspondre à une trame). 5 De manière avantageuse, l'unité d'affichage de chaque pixel comporte au moins une diode électroluminescente comprenant du GaN. L'utilisation de telles diodes électroluminescentes dans ce dispositif d'affichage est avantageuse car elles sont tout à fait compatible avec un affichage de mots binaires de type BCM, et offrent de plus une surface de semi-conducteur libre importante autour d'elles pour permettre la 10 réalisation de l'unité mémoire au sein de chaque pixel. Ledit au moins un bit du mot binaire de la première image peut correspondre avantageusement au bit de poids fort du mot binaire de la première image. Ainsi, la durée disponible pour réaliser la mémorisation correspond à la moitié de la durée d'affichage de la première image. Le dispositif peut dans ce cas fonctionner dans un mode 15 interlacé. Par exemple, pendant une durée correspondant à une première moitié de la durée d'affichage d'une image, les mots binaires peuvent être envoyés aux lignes paires de pixels, et pendant la deuxième moitié de la durée d'affichage d'une image, les mots binaires peuvent être envoyés aux lignes impairs de pixels. Ainsi, le flux des mots binaires envoyés aux pixels peut être sensiblement constant. 20 De manière générale, l'invention peut s'appliquer quel que soit l'ordre dans lequel arrivent les bits des mots binaires dans l'unité mémoire de chaque pixel. L'unité mémoire de chaque pixel peut comporter au moins trois bascules couplées en série les unes aux autres et telles qu'une entrée d'une première des bascules soit couplée à une entrée du pixel destinée à recevoir les mots binaires , et 25 qu'une sortie d'une dernière des bascules soit couplée à une entrée de l'unité d'affichage. Une telle unité mémoire est particulièrement avantageuse car le nombre de bascules nécessaire à sa réalisation est limité. Selon un premier mode de réalisation, le dispositif d'affichage d'images peut être tel que : 6 - l'unité mémoire de chaque pixel comporte en outre au moins un multiplexeur comprenant au moins : - deux entrées de données dont l'une est couplée à une première sortie de l'unité de séquencement sur laquelle le signal d'affichage est destiné à 5 être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement sur laquelle le signal de mémorisation est destiné à être envoyé, - une sortie couplée à une entrée de commande de chacune d'au moins deux premières bascules de l'unité mémoire correspondant à celles, parmi les bascules de l'unité mémoire, dans lesquelles lesdits au moins deux bits du mot binaire de 10 la deuxième image et/ou du mot binaire de la première image sont destinés à être mémorisés pendant au moins une partie de l'affichage d'un bit du mot binaire de la première image, - une entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé, 15 permettant de coupler la sortie du multiplexeur à l'une ou l'autre des deux entrées de données du multiplexeur en fonction de la valeur du signal de sélection, - une entrée de commande de la dernière des bascules de l'unité mémoire de chaque pixel est couplée à la première sortie de l'unité de séquencement, - l'unité de séquencement est configurée telle que, pour chaque pixel, 20 le signal de sélection commande le multiplexeur tel que pendant ladite au moins une partie de l'affichage d'un bit du mot binaire de la première image, le signal de mémorisation est délivré sur la sortie du multiplexeur et déclenche la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage 25 est délivré sur la sortie du multiplexeur et déclenche les affichages successifs de chacun des autres bits mémorisés. Selon un deuxième mode de réalisation, le dispositif d'affichage d'images peut être tel que : - l'unité mémoire de chaque pixel comporte en outre au moins : 7 - une porte OU dont les deux entrées sont couplées à des première et deuxième sorties de l'unité de séquencement sur lesquelles les signaux d'affichage et de mémorisation sont destinés à être envoyés, et dont une sortie est couplée à une entrée de commande de chacune d'au moins deux premières bascules de 5 l'unité mémoire correspondant à celles, parmi les bascules de l'unité mémoire, dans lesquelles lesdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image, sont mémorisés pendant au moins une partie de l'affichage d'un bit du mot binaire de la première image, - un multiplexeur comprenant deux entrées de données dont 10 l'une est couplée à la sortie de la porte OU et dont l'autre est couplée à un potentiel électrique de référence, une entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé et permettant de coupler la sortie du multiplexeur à l'une ou l'autre des deux entrées de données du multiplexeur en fonction de la valeur du signal de sélection, et une sortie 15 couplée à une entrée de commande de la dernière des bascules de l'unité mémoire, - l'unité de séquencement est configurée telle que, pour chaque pixel, le signal de sélection commande le multiplexeur tel que pendant ladite au moins une partie de l'affichage d'un bit du mot binaire de la première image, le potentiel électrique de référence soit délivré sur le sortie du multiplexeur pendant que le signal de 20 mémorisation délivré sur l'entrée de commande de chacune des premières bascules de l'unité mémoire déclenche la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image, et que pour l'affichage des autres bits mémorisés, le signal obtenu à la sortie de la porte OU soit délivré sur les entrées de commande des bascules de l'unité mémoire et déclenche les affichages 25 successifs de chacun des autres bits mémorisés. Selon une variante du deuxième mode de réalisation, le dispositif d'affichage d'images peut être tel que : - l'unité de séquencement délivre sur une seule sortie le signal d'affichage et le signal de mémorisation sous la forme d'un seul et même signal appelé 30 signal d'affichage et de mémorisation, ladite sortie étant couplée à une entrée de 8 commande de chacune d'au moins deux premières bascules de l'unité mémoire correspondant à celles, parmi les bascules de l'unité mémoire, dans lesquelles lesdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image sont mémorisés pendant au moins une partie de l'affichage d'un bit du 5 mot binaire de la première image, - l'unité mémoire de chaque pixel comporte en outre au moins un multiplexeur comprenant deux entrées de données, dont l'une est couplée à la sortie de l'unité de séquencement sur laquelle le signal d'affichage et de mémorisation est destiné à être délivré et dont l'autre est couplée à un potentiel électrique de référence, une 10 entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé et permettant de coupler la sortie du multiplexeur à l'une ou l'autre des deux entrées de données du multiplexeur en fonction de la valeur du signal de sélection, et une sortie couplée à une entrée de commande de la dernière des bascules de l'unité mémoire, 15 - l'unité de séquencement est configurée telle que, pour chaque pixel, le signal de sélection commande le multiplexeur tel que pendant ladite au moins une partie de l'affichage d'un bit du mot binaire de la première image, le potentiel électrique de référence soit délivré sur la sortie du multiplexeur pendant que le signal d'affichage et de mémorisation délivré sur l'entrée de commande de chacune des premières bascules 20 de l'unité mémoire déclenche la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage et de mémorisation soit délivré sur les entrées de commande des bascules de l'unité mémoire et déclenche les affichages successifs de chacun des autres bits mémorisés. 25 Dans l'unité de séquencement, le signal d'affichage et de mémorisation peut être obtenu en sortie d'une porte OU recevant en entrée le signal d'affichage et le signal de mémorisation. Selon une variante de réalisation des premier et deuxième modes de réalisation, dans chaque pixel, la sortie de la dernière des premières bascules de l'unité 30 mémoire du pixel peut être couplée à l'entrée de la première des bascules de l'unité 9 mémoire du pixel par l'intermédiaire d'un interrupteur commandé par l'unité de séquencement qui est configurée pour fermer l'interrupteur lorsque le mot binaire de la première image est similaire au mot binaire de la deuxième image. Cet interrupteur peut également être contrôlé par le signal de sélection (qui peut être commun à une ligne de 5 pixels ou propre au pixel). Dans ce cas, lorsque le signal de sélection est à zéro, le re- bouclage est actif, et à chaque impulsion du signal d'affichage et de mémorisation, les données se déplacent mais sont conservées dans une des bascules. S'il n'y a pas de changement entre deux images successives, alors le signal de sélection reste à zéro et après N impulsions du signal d'affichage et de mémorisation (par exemple 8 pour 8 bits 10 mémorisés), on retrouve le mot binaire de l'image précédente. Selon un troisième mode de réalisation, le dispositif d'affichage d'images peut être tel que : - l'unité mémoire de chaque pixel comporte au moins : - au moins deux premières bascules couplées en série l'une à 15 l'autre et telles qu'une entrée de données d'une première desdites au moins deux premières bascules soit couplée à une entrée du pixel destinée à recevoir les mots binaires, - au moins deux deuxièmes bascules couplées en série l'une à l'autre et telles qu'une entrée de données d'une première desdites au moins deux 20 deuxièmes bascules soit couplée à ladite entrée du pixel, - un circuit de commutation comprenant deux entrées de données, dont l'une est couplée à une première sortie de l'unité de séquencement sur laquelle le signal d'affichage est destiné à être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement sur laquelle le signal de mémorisation est 25 destiné à être envoyé, une entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé, une première sortie couplée à une entrée de commande de chacune des premières bascules et une deuxième sortie couplée à une entrée de commande de chacune des deuxièmes bascules, et configuré tel qu'en fonction de la valeur du signal de sélection, la première 30 sortie soit couplée à la première entrée de données et la deuxième sortie soit couplée à la 10 deuxième entrée de données, ou la première sortie soit couplée à la deuxième entrée de données et la deuxième sortie soit couplée à la première entrée de données, - un multiplexeur comprenant deux entrées de données dont l'une est couplée à la sortie d'une dernière desdites au moins deux premières bascules et 5 dont l'autre est couplée à la sortie d'une dernière desdites au moins deux deuxièmes bascules, une entrée de commande couplée à la troisième sortie de l'unité de séquencement, et une sortie couplée à une entrée de l'unité d'affichage, - l'unité de séquencement est configurée telle que, pour chaque pixel, le signal de sélection commande le circuit de commutation et le multiplexeur tels que 10 pendant ladite au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image via les premières bascules, le signal de mémorisation est délivré aux entrées de commande des deuxièmes bascules et déclenche la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image dans les deuxièmes bascules. 15 Selon un quatrième mode de réalisation, le dispositif d'affichage d'images peut être tel que l'unité mémoire de chaque pixel comporte au moins : - au moins trois éléments mémoires comprenant chacun une entrée sur laquelle un bit à mémoriser est destiné à être appliqué et une sortie sur laquelle un bit mémorisé est destiné à être délivré, 20 - un premier générateur d'adresse comprenant une entrée couplée à une première sortie de l'unité de séquencement sur laquelle le signal de mémorisation est destiné à être délivré, - un démultiplexeur comprenant une entrée de donnée couplée à une entrée du pixel destinée à recevoir les mots binaires, au moins trois sorties chacune 25 couplée à une entrée de l'un des éléments mémoires, et une entrée de commande couplée à une sortie du premier générateur d'adresse, - n deuxième générateur d'adresse comprenant une entrée couplée à une deuxième sortie de l'unité de séquencement sur laquelle le signal d'affichage est destiné à être délivré, 11 - un multiplexeur comprenant au moins trois entrées de donnée chacune couplée à une sortie de l'un des éléments mémoires, une sortie couplée à une entrée de l'unité d'affichage, et une entrée de commande couplée à une sortie du deuxième générateur d'adresse, 5 et l'unité de séquencement peut être configurée telle que, pour chaque pixel : - lors de la mémorisation d'un bit déclenchée par le signal de mémorisation, le premier générateur d'adresse délivre au démultiplexeur un premier signal d'adresse codant sur plusieurs bits l'adresse de l'un des éléments mémoires dans 10 lequel ledit bit est mémorisé, - lors de l'affichage d'un des bits mémorisés déclenché par le signal d'affichage, le deuxième générateur d'adresse délivre au multiplexeur un deuxième signal d'adresse codant sur plusieurs bits l'adresse de l'un des éléments mémoires depuis lequel ledit un des bits mémorisés est lu. 15 Le dispositif peut être tel que : - l'unité mémoire est configurée pour mémoriser au moins N+1 bits ; et - pendant au moins une partie de l'affichage d'un bit du mot binaire de la première image, le signal de mémorisation déclenche la mémorisation des N bits du 20 mot binaire de la deuxième image ou la mémorisation de N-1 bits suivants du mot binaire de la première image et d'un bit du mot binaire de la deuxième image. En variante, lorsque l'unité mémoire de chaque pixel n'a pas une capacité de mémorisation au moins équivalente au nombre de bits de chaque mot binaire, seule une partie des bits des mots binaires d'une image sont mémorisés pendant 25 l'affichage d'un bit, les autres bits étant mémorisés au cours de l'affichage d'un ou plusieurs autres bits de ce mot. L'invention concerne également un procédé d'affichage d'images par un dispositif d'affichage d'images comprenant au moins une matrice de pixels agencés en formant plusieurs lignes et plusieurs colonnes de pixels, réalisant un affichage successif 30 d'images chacune formée de plusieurs mots binaires de type BCM codé sur N bits, avec N 12 nombre entier supérieur ou égal à 2, chaque pixel affichant, pendant l'affichage d'une image, l'un des mots binaires, le procédé comprenant, pendant l'affichage d'une première image et pour chaque pixel, une mémorisation, dans une unité mémoire disposée dans le pixel, 5 d'au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la première image et/ou du mot binaire de la première image, déclenchée pendant au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image. Lesdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image peuvent être mémorisés séquentiellement dans 10 l'unité mémoire pendant ladite au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image. Le signal d'affichage et le signal de mémorisation peuvent correspondre à, ou être combinés dans, un seul signal d'affichage et de mémorisation. Lorsque le mot binaire est destiné à être le même dans les première et 15 deuxième images, les bits du mot binaire de la première image peuvent être mémorisés de nouveau dans l'unité mémoire pour former le mot binaire de la deuxième image. Le procédé d'affichage d'images peut être tel que : - l'unité mémoire est configurée pour mémoriser au moins N+1 bits ; et 20 - pendant au moins une partie de l'affichage d'un bit du mot binaire de la première image, le signal de mémorisation déclenche la mémorisation des N bits du mot binaire de la deuxième image ou la mémorisation de N-1 bits du mot binaire de la première image et d'un bit du mot binaire de la deuxième image. BRÈVE DESCRIPTION DES DESSINS 25 La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - les figures 1 et 2 représentent schématiquement une partie d'un dispositif d'affichage d'images, objet de la présente invention, 13 - la figure 3 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un premier mode de réalisation, - les figures 4 et 5 représentent des chronogrammes de signaux utilisés 5 dans le dispositif d'affichage d'images selon le premier mode de réalisation, - la figure 6 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un deuxième mode de réalisation, - la figure 7 représente des chronogrammes de signaux utilisés dans le 10 dispositif d'affichage d'images selon le deuxième mode de réalisation, - la figure 8 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon une variante du deuxième mode de réalisation, - la figure 9 représente un exemple de réalisation d'une unité mémoire 15 d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un troisième mode de réalisation, - la figure 10 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un quatrième mode de réalisation. 20 Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. 25 Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. 14 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 1 qui représente schématiquement, sous la forme de blocs fonctionnels, une partie d'un dispositif d'affichage d'images 100, et notamment un des pixels 102 du dispositif 100 ainsi qu'une unité de séquencement 110 à 5 laquelle les pixels 102 sont couplés. Le pixel 102 comporte une unité d'affichage 104 configurée pour émettre, pendant l'affichage d'une image formée de plusieurs mots binaires, un signal lumineux représentatif du mot binaire que le pixel 102 reçoit. Cette unité d'affichage 104 comporte par exemple une diode électroluminescente, et par exemple de type LED (diode 10 électroluminescente) ou uLED (micro-diode électroluminescente), réalisé à partir de GaN, couplée à un élément de commande comprenant par exemple au moins un transistor MOS configuré pour alimenter électriquement la diode électroluminescente en fonction d'un signal d'affichage binaire reçu en entrée de l'unité d'affichage 104. Différents exemples de réalisation d'une diode électroluminescente couplée à un tel élément de 15 commande sont par exemple décrits dans le document FR 3 034 902. Les mots binaires reçus par les pixels 102 sont de type BCM et sont codés sur N bits, N étant un nombre entier supérieur ou égal à 2. Ainsi, pour réaliser l'affichage de chaque image, chaque pixel 102 reçoit en entrée un mot binaire codé sur N bits, avec par exemple N compris entre 6 et 10 bits et par exemple égal à 8 bits, dans 20 lequel est codé la durée pendant laquelle l'unité d'affichage 104 du pixel 102 doit émettre un signal lumineux. Le mot binaire est binaire, ce qui signifie que l'unité d'affichage 104 est commandée de manière binaire. Avec un signal d'affichage de pixel de type BCM, le signal lumineux est émis par l'unité d'affichage 104 de chaque pixel 102, pour chaque bit du 25 mot binaire reçu, pendant une durée proportionnelle au poids de chacun de ces bits. Ainsi, le bit de poids fort, également appelé MSB, du mot binaire d'une image commande l'émission ou non du signal lumineux pendant une durée égale à la moitié de la durée d'affichage de l'image (par exemple 5 ms pour un dispositif 100 fonctionnant à une fréquence de 15 100 images/seconde). Le bit suivant, appelée MSB-1, représente le quart de cette durée, et ainsi de suite jusqu'au bit de poids faible, appelé LSB. Le pixel 102 comporte également une unité mémoire 106 configurée pour mémoriser au moins deux bits du mot binaire reçu en entrée du pixel 102. Dans les 5 différents modes de réalisation décrits plus loin, l'unité mémoire 106 de chaque pixel 102 est configurée pour mémoriser N+1 bits. Toutefois, la capacité de mémorisation de l'unité mémoire 106 de chaque pixel 102 est adaptée notamment en fonction de la place disponible dans chaque pixel 102 pour la réalisation de l'unité mémoire 106. L'unité mémoire 106 reçoit en entrée un signal de mémorisation envoyé 10 depuis une unité de séquencement 108. L'unité mémoire 106 est configurée pour mémoriser au moins une partie des bits du mot binaire appliqué sur l'entrée de l'unité mémoire 106, sur la commande du signal de mémorisation. L'unité mémoire 106 reçoit également en entrée un signal d'affichage envoyé depuis l'unité de séquencement 108. L'unité mémoire 106 est configurée pour 15 envoyer successivement sur l'entrée de l'unité d'affichage 104 chacun des bits mémorisés, sur la commande du signal d'affichage. Le pixel 102 représenté sur la figure 1 correspond à un des pixels du dispositif 100 représenté schématiquement sur la figure 2, sur laquelle les pixels 102 sont agencés en formant une matrice de plusieurs lignes et plusieurs colonnes de pixels 102. 20 Le dispositif 100 peut correspondre à un écran monochrome ou un écran couleur. Un dispositif 100 correspondant à un écran couleur peut comporter une matrice de « pixels couleur» chacun formé par la juxtaposition de plusieurs pixels 102 chacun par exemple associé à un filtre coloré et recevant chacun un mot binaire représentatif de la luminosité à afficher de la couleur associée au pixel 102 pendant l'affichage d'une image. En 25 variante, plusieurs pixels 102 peuvent former ensemble un module apte à émettre un signal lumineux couleur et recevant, sur une seule entrée, les mots binaires destinés aux pixels du module. Le dispositif 100 comporte également un registre 110 envoyant aux pixels 102, par l'intermédiaire de lignes de données chacune couplée aux pixels 102 d'une 16 même colonne, les mots binaires. L'adressage des lignes de la matrice de pixels 102 est par exemple réalisé par l'unité de séquencement 108. En considérant un dispositif 100 fonctionnant à une fréquence de 100 images/seconde, dont l'écran est formé par 1080 lignes de pixels et 1920 colonnes de 5 pixels, et des mots binaires chacun codé sur 8 bits, le débit de données des mots binaires est de 1660 Mb/s, en considérant ce flux de données comme étant constant. Etant donné que les mots binaires sont envoyés parallèlement sur les colonnes de pixels 102 par le registre 110, le débit de données sur chaque colonne de pixels est donc de 864 Kb/s. L'unité de séquencement 108 est configurée pour que les signaux de 10 mémorisation et d'affichage envoyés à l'unité mémoire 106 soient tels que, pendant au moins une partie de l'affichage d'au moins un bit du mot binaire d'une première image, au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la première image et/ou du mot binaire de la première image (reçus donc après le bit affiché) soient mémorisés dans l'unité mémoire 106. Lorsque l'unité mémoire 106 de 15 chaque pixel 102 est configurée pour mémoriser N+1 bits, N bits du mot binaire de la deuxième image, ou N-1 bits du mot binaire de la première image et un bit du mot binaire de la deuxième image, sont mémorisés dans l'unité mémoire 106. La figure 3 représente un exemple de réalisation de l'unité mémoire 106 de chaque pixel 102 du dispositif 100 selon un premier mode de réalisation. 20 L'unité mémoire 106 comporte N+1 bascules 112 couplées en série les unes aux autres. Ces bascules correspondent par exemple à des bascules D. Une première de ces N+1 bascules 112, référencée 112.1 sur la figure 3, comporte une entrée de données sur laquelle le mot binaire reçu en entrée du pixel 102 est envoyé. La sortie d'une dernière des N+1 bascules 112, référencée 112.N+1 sur la figure 3, est couplée à 25 une entrée de l'unité d'affichage 104. Sur l'exemple de la figure 3, l'unité mémoire 106 comporte 9 bascules 112, les mots binaires reçus par le pixel 102 comportant chacun 8 bits (N = 8) destinés à être mémorisés par l'unité mémoire 106. L'unité mémoire 106 du pixel 102 comporte également un multiplexeur 30 114 comprenant deux entrées de données couplées à l'unité de séquencement 108. L'une 17 de ces deux entrées est couplée à une première sortie de l'unité de séquencement 108 sur laquelle le signal d'affichage est envoyé. L'autre de ces deux entrées est couplée à une deuxième sortie de l'unité de séquencement 108 sur laquelle le signal de mémorisation est envoyé. Le multiplexeur 114 comporte également une entrée de commande couplée 5 à une troisième sortie de l'unité de séquencement 108 sur laquelle un signal de sélection est envoyé. Enfin, la sortie du multiplexeur 114 est couplée à une entrée de commande de chacune de N premières bascules 112, c'est-à-dire les bascules 112.1 à 112.N. Ici, seule l'entrée de commande de la dernière bascule 112.N+1 n'est pas couplée à la sortie du multiplexeur 114. L'entrée de commande de la dernière bascule 112.N+1 est couplée à la 10 première sortie de l'unité de séquencement 108 sur laquelle le signal d'affichage est délivré. Selon une première configuration du dispositif 100 comportant l'unité mémoire 106 représentée sur la figure 3, les signaux d'affichage et de mémorisation peuvent être tels que pendant au moins une partie de l'affichage d'un bit du mot binaire 15 d'une première image, ici le MSB de ce mot binaire, la mémorisation des N-1 autres bits du mot binaire de la première image et d'un bit du mot binaire d'une deuxième image destinée à être affichée après la première image, ici le MSB du mot binaire de la deuxième image, est déclenchée. Dans cette première configuration, les mots binaires reçus par les pixels 102 sont tels que les N bits de chaque mot binaire envoyés 20 successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106. Le chronogramme représenté sur la figure 4 correspond aux signaux de 25 sélection, de mémorisation et d'affichage envoyés par l'unité de séquencement 108 à l'unité mémoire 106 dans cette première configuration. A un instant tO, une impulsion du signal d'affichage déclenche le décalage du MSB du mot binaire de la première image de la bascule 112.N dans la bascule 112.N+1. Le pixel 102 envoi ou non, pendant la durée correspondant à ce MSB (correspondant à l'intervalle de temps entre les instants tO et t4 30 représentés sur la figure 4), un signal lumineux. Pendant cette durée d'affichage du MSB 18 du mot binaire de la première image, à l'instant t1, le signal de sélection change de valeur afin que le signal de mémorisation soit transmis sur les entrées de commande des N bascules 112.1 à 112.N. Toujours pendant cette durée d'affichage du MSB du mot binaire de la première image, à l'instant t2, le signal de mémorisation comporte 8 impulsions 5 déclenchant la mémorisation, dans les N bascules 112.N à 112.1, des 7 bits restants (du MSB-1 au LSB) du mot binaire de la première image ainsi que du MSB du mot binaire de la deuxième image. Le MSB-1 du mot binaire de la première image est mémorisé dans la bascule 112.N, le LSB du mot binaire de la première image est mémorisé dans la bascule 112.2, et le MSB du mot binaire de la deuxième image est mémorisé dans la bascule 10 112.1. A un instant t3, le signal de sélection change de valeur afin que le signal d'affichage soit de nouveau transmis sur les entrées de commande des N bascules 112.1 à 112.N. Des impulsions du signal d'affichage apparaissant aux instants t4 à t10 provoquent le décalage des bits stockés dans les bascules 112.1 à 112.N afin que chacun de ces bits se retrouve stocké dans la bascule 112.N+1 pendant la durée correspondant au poids de chacun de 15 ces bits (du MSB-1 au LSB). A partir de l'instant t10, la séquence des signaux décrite ci- dessus recommence en utilisant les mots binaires de l'image suivante. Selon une deuxième configuration du dispositif 100 comportant l'unité mémoire représentée sur la figure 3, les signaux d'affichage et de mémorisation peuvent être tels que pendant au moins une partie de l'affichage d'un bit du mot binaire d'une 20 première image, ici le MSB de ce mot binaire, la mémorisation des N bits du mot binaire de la deuxième image destinée à être affichée après la première image est déclenchée. Dans cette deuxième configuration, les mots binaires reçus par les pixels 102 sont tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit croissant avec 25 l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106. Le chronogramme représenté sur la figure 5 correspond aux signaux de sélection, de mémorisation et d'affichage envoyés par l'unité de séquencement 108 à 30 l'unité mémoire 106 dans cette première configuration. Dans cette configuration, avant 19 l'instant tO, les N bits du mot binaire de la première image sont mémorisés dans les bascules 112.1 à 112.N. Des impulsions du signal d'affichage apparaissant aux instants tO à t6 provoquent le décalage des bits stockés dans les bascules 112.1 à 112.N afin que chacun de ces bits se retrouve stocké dans la bascule 112.N+1 pendant la durée 5 correspondant au poids de chacun de ces bits (du LSB au MSB-1). A l'instant t7, une impulsion du signal d'affichage déclenche le décalage du MSB du mot binaire de la première image de la bascule 112.N dans la bascule 112.N+1. Pendant cette durée d'affichage du MSB du mot binaire de la première image, à l'instant t8, le signal de sélection change de valeur afin que le signal de mémorisation soit transmis sur les entrées 10 de commande des N bascules 112.1 à 112.N. Toujours pendant cette durée d'affichage du MSB du mot binaire de la première image, à l'instant t9, le signal de mémorisation comporte 8 impulsions déclenchant la mémorisation, dans les N bascules 112.N à 112.1, des 8 bits (du LSB au MSB) du mot binaire de la deuxième image. Le LSB du mot binaire de la deuxième image est mémorisé dans la bascule 112.N et le MSB du mot binaire de la 15 deuxième image est mémorisé dans la bascule 112.1. A l'instant t10, le signal de sélection change de valeur afin que le signal d'affichage soit de nouveau transmis sur les entrées de commande des N bascules 112.1 à 112.N. A partir de l'instant t10, la séquence des signaux décrite ci-dessus recommence en utilisant les mots binaires de l'image suivante dont les N bits seront mémorisés lors de l'affichage du MSB de la deuxième image. 20 En variante du premier mode de réalisation décrit ci-dessus, l'unité mémoire 106 de chaque pixel 102 peut comporter un nombre de bascules 112 inférieur à N+1 et supérieur ou égal à 3. A titre d'exemple, en considérant des mots binaires identiques à ceux précédemment décrits, c'est-à-dire comportant chacun 8 bits, l'unité mémoire 106 de 25 chaque pixel 102 peut comporter 5 bascules 112.1 à 112.5. Dans ce cas, lors de l'affichage du ler bit (par exemple le MSB) mémorisé dans la dernière bascule 112.5, les quatre bits suivants (2ème, 3ème, 4ème et 5ème bits du mot binaire) sont mémorisés dans les quatre autres bascules 112.1 à 112.4. Ensuite, après l'affichage des 2ème, 3eme et 4eme bits du mot binaire, et lors de l'affichage du 5ènle bit qui est alors mémorisé dans la dernière bascule 30 112.5, les trois derniers bits du mot binaire ainsi que le ler bit du mot binaire de l'image 20 suivante sont mémorisés dans les quatre bascules 112.1 à 112.4. Dans cet exemple, les bits de chaque mot binaire sont donc mémorisés au cours de deux phases successives de mémorisation. L'exemple de réalisation donné ci-dessus peut être appliqué pour un 5 nombre différent de bascules 112 et/ou pour des mots binaires ayant un nombre différent de bits. Cet exemple peut s'appliquer autant pour des mots binaires où le premier bit reçu dans l'unité mémoire 106 correspond au bit de poids fort que pour des mots binaires où le premier bit reçu dans l'unité mémoire 106 correspond au bit de poids faible, ou tout autre ordre d'arrivée des bits. 10 La figure 6 représente un exemple de réalisation de l'unité mémoire 106 de chaque pixel 102 du dispositif 100 selon un deuxième mode de réalisation. Comme dans le premier exemple de réalisation représenté sur la figure 3, l'unité mémoire 106 comporte les N+1 bascules 112. Au sein de l'unité de séquencement 108, les signaux d'affichage et de 15 mémorisation sont combinés pour former un seul et même signal d'affichage et de mémorisation. Cette combinaison est par exemple réalisée par une porte OU 116 recevant sur chacune de ses deux entrées l'un des signaux d'affichage et de mémorisation. Le signal d'affichage et de mémorisation obtenu en sortie de la porte OU 116 est envoyé à une entrée de commande de chacune des N premières bascules 112.1 à 20 112.N. Ici, seule l'entrée de commande de la dernière des N+1 bascules 112.N+1 ne reçoit pas le signal d'affichage et de mémorisation. L'unité mémoire 106 comporte également un multiplexeur 118 comprenant deux entrées de données dont l'une reçoit le signal d'affichage et de mémorisation et dont l'autre est couplée à un potentiel électrique de référence, par 25 exemple la masse appelée GND. Le multiplexeur 118 comporte également une entrée de commande couplée à la troisième sortie de l'unité de séquencement sur laquelle le signal de sélection est envoyé. La sortie du multiplexeur 118 est couplée à l'entrée de commande de la dernière bascule 112.N+1. Pendant la phase d'affichage des bits LSB à MSB-1, le signal d'affichage 30 et de mémorisation est envoyé sur l'entrée de contrôle des N+1 bascules 112 et les 21 impulsions issues du signal d'affichage initial qui sont reçues par les bascules 112.1 à 112.N+1 décalent les bits stockés dans ces bascules dans le sens allant de la première bascule 112.1 à la dernière bascule 112.N+1 afin que chacun de ces bits soient affichés pendant une durée correspondant à leur poids respectif. Pendant la durée d'affichage du 5 MSB, le signal de sélection change de valeur afin que l'entrée de commande de la dernière bascule 112.N+1 ne reçoive plus le signal d'affichage et de mémorisation mais reçoive le potentiel électrique de référence appliqué sur l'autre entrée du multiplexeur 118. Les impulsions issues du signal de mémorisation initial et se trouvant dans le signal d'affichage et de mémorisation sont alors appliquées sur les N premières bascules 112.1 à 10 112.N afin de déclencher la mémorisation, dans ces bascules, des bits suivants à afficher. La séquence décrite ci-dessus recommence ensuite en utilisant les mots binaires de l'image suivante. La figure 7 représente le signal de sélection et le signal d'affichage et de mémorisation lors de l'affichage d'une image, lorsque les mots binaires reçus par les 15 pixels 102 sont tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit croissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106. 20 Comme dans le premier mode de réalisation, ce deuxième mode de réalisation est compatible avec des mots binaires tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier 25 et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106. Dans le deuxième mode de réalisation décrit ci-dessus, le signal d'affichage et de mémorisation est obtenu en réalisant une opération logique OU entre le signal d'affichage et le signal de mémorisation au sein de l'unité de séquencement 108. En variante, l'opération logique permettant l'obtention du signal d'affichage et de 30 mémorisation pourrait être réalisée au sein des pixels 102, ou bien être obtenu à partir 22 du signal d'affichage et du signal de mémorisation en utilisant un ou plusieurs éléments autres qu'une porte OU. En variante, l'unité mémoire 106 de chaque pixel 102 peut comporter un nombre de bascules 112 inférieur à N+1 et supérieur ou égal à 3, comme cela a été 5 précédemment décrit pour le premier mode de réalisation. Selon une variante des deux modes de réalisation précédemment décrits en lien avec les figures 3 et 6, il est possible, dans l'unité mémoire 106 du pixel 102, de coupler la sortie de la dernière des N premières bascules 112.N à l'entrée de la première bascule 112.1 par l'intermédiaire d'un interrupteur 120 commandé par l'unité 10 de séquencement 108, via un signal de boucle appliqué sur l'interrupteur 120, qui est configurée pour fermer l'interrupteur 120 lorsque le mot binaire de l'image affichée est similaire au mot binaire de l'image suivante à afficher. Lorsque l'interrupteur 120 est en position fermée que les impulsions du signal de mémorisation sont appliquées sur les entrées de commandes des bascules 112.1 à 112.N, les valeurs mémorisées dans les 15 bascules 112.1 à 112.N sont successivement mémorisées à la fois dans la dernière bascule 112.N+1 mais sont également recopiées dans les bascules 112.1 à 112.N. La figure 8 représente une telle variante appliquée au deuxième mode de réalisation précédemment décrit en lien avec la figure 6. La figure 9 représente un exemple de réalisation de l'unité mémoire 106 20 de chaque pixel 102 du dispositif 100 selon un troisième mode de réalisation. Dans ce troisième mode de réalisation, l'unité mémoire 106 de chaque pixel 102 comporte N premières bascules 122.1 à 122.N couplées en série les unes aux autres. Une entrée de données d'une première des N premières bascules 122.1 est couplée à une entrée du pixel 102 destinée à recevoir les mots binaires des images à 25 afficher. L'unité mémoire 106 comporte également N deuxièmes bascules 124.1 à 124.N couplées en série les unes aux autres. Une entrée de données d'une première des N deuxièmes bascules 124.1 est couplée à l'entrée du pixel 102. L'unité mémoire 106 comporte également un circuit de commutation 30 126 comprenant deux entrées de données couplées à l'unité de séquencement 108. Une 23 première de ces deux entrées de données est destinée à recevoir le signal d'affichage et une deuxième de ces deux entrées de données est destinée à recevoir le signal de mémorisation. Le circuit de commutation 126 comporte également une entrée de commande couplée à la troisième sortie de l'unité de séquencement 108 sur laquelle le 5 signal de sélection est destiné à être envoyé. Le circuit de commutation 126 comporte également une première sortie couplée à une entrée de commande de chacune des N premières bascules 122.1 à 122.N et une deuxième sortie couplée à une entrée de commande de chacune des N deuxièmes bascules 124.1 à 124.N. Ce circuit de commutation 126 est tel qu'en fonction de la valeur du signal de sélection appliqué que 10 son entrée de commande, le circuit 126 se trouve dans l'une des deux configurations suivantes : - la première sortie est couplée à la première entrée de données et la deuxième sortie est couplée à la deuxième entrée de données, ou - la première sortie est couplée à la deuxième entrée de données et la 15 deuxième sortie est couplée à la première entrée de données. L'unité mémoire 106 comporte en outre un multiplexeur 128 comprenant deux entrées de données dont l'une est couplée à la sortie d'une dernière des N premières bascules 122.N et dont l'autre est couplée à la sortie d'une dernière des N deuxièmes bascules 124.N. Le multiplexeur 128 comporte également une entrée de 20 commande couplée à la troisième sortie de l'unité de séquencement sur laquelle le signal de sélection est délivré, et une sortie couplée à l'entrée de l'unité d'affichage 104. Dans une telle configuration, les signaux envoyés par l'unité de séquencement 108 sont tels que lorsque les N premières bascules 122 reçoivent sur leurs entrées de commande le signal d'affichage, la sortie du multiplexeur 128 est couplée à 25 l'entrée de données qui est couplée à la sortie de la dernière de N premières bascules 122.N. Ainsi les bits mémorisés dans les N premières bascules 122 sont affichés successivement par l'unité d'affichage 104 sur la commande des impulsions du signal d'affichage. Pendant l'affichage d'un ou plusieurs des bits mémorisés dans les N premières bascules 122, le circuit de commutation 126 envoie le signal de mémorisation 24 sur les entrées de commande des N deuxièmes bascules 124 qui mémorisent les bits du mot binaire appliqué sur l'entrée de la première des N deuxièmes bascules 124.1. A l'issu de l'affichage des N bits mémorisés dans les N premières bascules 122, le signal de sélection change de valeur, inversant ainsi le rôle des N 5 premières bascules 122 et des N deuxièmes bascules 124. Les N deuxièmes bascules 124 reçoivent sur leurs entrées de commande le signal d'affichage, et la sortie du multiplexeur 128 est couplée à l'entrée de données qui est couplée à la sortie de la dernière de N deuxièmes bascules 124.N. Ainsi les bits mémorisés dans les N deuxièmes bascules 124 sont affichés successivement par l'unité d'affichage 104 sur la commande des impulsions 10 du signal d'affichage. Pendant l'affichage d'un ou plusieurs des bits mémorisés dans les N deuxièmes bascules 124, le circuit de commutation 126 envoie le signal de mémorisation sur les entrées de commande des N premières bascules 122 qui mémorisent les bits du mot binaire appliqué sur l'entrée de la première des N premières bascules 122.1. A l'issu de l'affichage des N bits mémorisés dans les N deuxièmes 15 bascules 124, le signal de sélection change à nouveau de valeur, inversant le rôle des N premières bascules 122 et des N deuxièmes bascules 124. Les N premières bascules 122 et les N deuxièmes bascules 124 remplissent donc alternativement le rôle de mémoire dans laquelle les bits du mot binaire d'une prochaine image à afficher sont mémorisés et le rôle de mémoire depuis laquelle 20 les bits du mot binaire d'une image à afficher sont envoyés à l'unité d'affichage 104. Comme dans les précédents modes de réalisation, ce troisième mode de réalisation est compatible avec des mots binaires tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur 25 l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106, ou tels que le poids des bits reçus soit croissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106. 25 En variante, l'unité mémoire 106 de chaque pixel 102 peut comporter moins de 2.N bascules 122, 124, avec au moins deux premières bascules 122 et au moins deux deuxièmes bascules 124, comme précédemment décrit en lien avec le premier mode de réalisation. 5 La figure 10 représente un exemple de réalisation de l'unité mémoire 106 de chaque pixel 102 du dispositif 100 selon un quatrième mode de réalisation. L'unité mémoire 106 comporte N+1 éléments mémoires 130. L'unité mémoire 106 comporte également un premier générateur d'adresse 132 comprenant une entrée couplée à une première sortie de l'unité de 10 séquencement 108 sur laquelle le signal de mémorisation est destiné à être délivré. L'unité mémoire 106 comporte en outre un démultiplexeur 134 comprenant une entrée de donnée couplée à une entrée du pixel 102 destinée à recevoir les mots binaires des images, N+1 sorties chacune couplée à une entrée de l'un des N+1 éléments mémoires 130, et une entrée de commande couplée à une sortie du premier 15 générateur d'adresse 132. Dans cet exemple de réalisation particulier, le démultiplexeur 134 comporte également une deuxième entrée de commande sur laquelle un signal de validation est appliquée, autorisant ou non le transfert de données depuis l'entrée du démultiplexeur 134 jusqu'à une sortie du démultiplexeur 134. L'unité mémoire 106 comporte également un deuxième générateur 20 d'adresse 136 comprenant une entrée couplée à une deuxième sortie de l'unité de séquencement 108 sur laquelle le signal d'affichage est destiné à être délivré. L'unité mémoire 106 comporte également un multiplexeur 138 comprenant N+1 entrées de donnée chacune couplée à une sortie de l'un des N+1 éléments mémoires 130, une sortie couplée à l'entrée de l'unité d'affichage 104, et une 25 entrée de commande couplée à une sortie du deuxième générateur d'adresse 136. Avec une telle unité mémoire 106, lors de la mémorisation d'un des N bits d'un mot binaire déclenchée par le signal de mémorisation, le premier générateur d'adresse 132 délivre au démultiplexeur 134 un premier signal d'adresse codant sur plusieurs bits l'adresse de l'un des N+1 éléments mémoires 130 dans lequel ledit un des N 30 bits du mot binaire est mémorisé. En outre, lors de l'affichage d'un des N bits d'un mot 26 binaire déclenché par le signal d'affichage, le deuxième générateur d'adresse 136 délivre au multiplexeur 138 un deuxième signal d'adresse codant sur plusieurs bits l'adresse de l'un des N+1 éléments mémoires 130 depuis lequel un des N bits du mot binaire est lu. Comme dans les précédents exemples de réalisation, la mémorisation des bits d'un mot 5 binaire d'une image à afficher est réalisée pendant l'affichage d'un bit par l'unité d'affichage, voire pendant l'affichage de plusieurs bits par l'unité d'affichage comme c'est le cas pour le troisième mode de réalisation précédemment décrit. Les premier et deuxième générateurs d'adresse 132, 136 correspondent par exemple à des générateurs pseudo-aléatoires configurés pour délivrer des signaux 10 codés sur plusieurs bits correspondant aux adresses des éléments mémoires 130. Comme dans les précédents modes de réalisation, ce quatrième mode de réalisation est compatible avec des mots binaires tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur 15 l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106, ou tels que le poids des bits reçus soit croissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106, ou tout autre ordre. 20 En variante du quatrième mode de réalisation décrit ci-dessus, il est possible que l'unité mémoire 106 comporte N éléments mémoires 130. Dans les différents modes de réalisation précédemment décrits, la phase de mémorisation des bits des mots binaires est de préférence exécutée pendant l'affichage d'un bit correspondant à un MSB. Ainsi, la durée disponible pour réaliser la 25 mémorisation des N bits dans l'unité mémoire 106 est équivalente à la moitié de la durée d'affichage d'une image. En variante, il est toutefois possible que cette phase de mémorisation soit exécutée pendant l'affichage d'un bit autre qu'un MSB. C'est le cas lorsque plusieurs phases de mémorisation successives sont mises en oeuvre pour réaliser la mémorisation des bits d'un REVENDICATIONS1. Dispositif (100) d'affichage d'images comprenant au moins une matrice de pixels (102) agencés en formant plusieurs lignes et plusieurs colonnes de pixels (102), dans lequel chaque pixel (102) comporte au moins : - une unité d'affichage (104) configurée pour émettre, pendant l'affichage d'une image formée de plusieurs mots binaires de type BCM codés sur N bits, avec N nombre entier supérieur ou égal à 2, un signal lumineux représentatif d'un des mots binaires, - une unité mémoire (106) configurée pour mémoriser au moins trois bits, comprenant en outre une unité de séquencement (108) configurée pour délivrer à l'unité mémoire (106) de chaque pixel (102), pendant l'affichage d'une première image : - un signal de mémorisation déclenchant une mémorisation d'au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la première image et/ou du mot binaire de la première image dans l'unité mémoire (106), - un signal d'affichage déclenchant des envois successifs de chacun des bits mémorisés dans l'unité mémoire (106) à l'unité d'affichage (104), et dans lequel les signaux d'affichage et de mémorisation sont tels que la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image est déclenchée pendant au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image. 2. Dispositif (100) d'affichage d'images selon la revendication 1, dans lequel ledit au moins un bit du mot binaire de la première image correspond au bit de poids fort du mot binaire de la première image. 3. Dispositif (100) d'affichage d'images selon l'une des revendications précédentes, dans lequel l'unité mémoire (106) de chaque pixel (102) 28 comporte au moins trois bascules (112) couplées en série les unes aux autres et telles qu'une entrée d'une première des bascules (112.1) soit couplée à une entrée du pixel (102) destinée à recevoir les mots binaires, et qu'une sortie d'une dernière des bascules (112.N+1) soit couplée à une entrée de l'unité d'affichage (104). 5 4. Dispositif (100) d'affichage d'images selon la revendication 3, dans lequel : - l'unité mémoire (106) de chaque pixel (102) comporte en outre au moins un multiplexeur (114) comprenant au moins : 10 - deux entrées de données dont l'une est couplée à une première sortie de l'unité de séquencement (108) sur laquelle le signal d'affichage est destiné à être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement (108) sur laquelle le signal de mémorisation est destiné à être envoyé, - une sortie couplée à une entrée de commande de chacune d'au 15 moins deux premières bascules (112.1 - 112.N) de l'unité mémoire (106) correspondant à celles, parmi les bascules (112) de l'unité mémoire (106), dans lesquelles lesdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image sont destinés à être mémorisés pendant au moins une partie de l'affichage d'un bit du mot binaire de la première image, 20 - une entrée de commande couplée à une troisième sortie de l'unité de séquencement (108) sur laquelle un signal de sélection est destiné à être envoyé, permettant de coupler la sortie du multiplexeur (114) à l'une ou l'autre des deux entrées de données du multiplexeur (114) en fonction de la valeur du signal de sélection, - une entrée de commande de la dernière des bascules (112.N+1) de 25 l'unité mémoire (106) de chaque pixel (102) est couplée à la première sortie de l'unité de séquencement (108), - l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102), le signal de sélection commande le multiplexeur (114) tel que pendant ladite au moins une partie de l'affichage d'un bit du mot binaire de la première image, le signal 30 de mémorisation est délivré sur la sortie du multiplexeur (114) et déclenche la 29 mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage est délivré sur la sortie du multiplexeur (114) et déclenche les affichages successifs de chacun des autres bits mémorisés. 5 5. Dispositif (100) d'affichage d'images selon la revendication 3, dans lequel : - l'unité de séquencement (108) délivre sur une seule sortie le signal d'affichage et le signal de mémorisation sous la forme d'un seul et même signal appelé 10 signal d'affichage et de mémorisation, ladite sortie étant couplée à une entrée de commande de chacune d'au moins deux premières bascules (112.1 - 112.N) de l'unité mémoire (106) correspondant à celles, parmi les bascules (112) de l'unité mémoire (106), dans lesquelles lesdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image sont mémorisés pendant au moins une partie de 15 l'affichage d'un bit du mot binaire de la première image, - l'unité mémoire (106) de chaque pixel (102) comporte en outre au moins un multiplexeur (118) comprenant deux entrées de données, dont l'une est couplée à la sortie de l'unité de séquencement (108) sur laquelle le signal d'affichage et de mémorisation est destiné à être délivré et dont l'autre est couplée à un potentiel 20 électrique de référence, une entrée de commande couplée à une troisième sortie de l'unité de séquencement (108) sur laquelle un signal de sélection est destiné à être envoyé et permettant de coupler la sortie du multiplexeur (118) à l'une ou l'autre des deux entrées de données du multiplexeur (118) en fonction de la valeur du signal de sélection, et une sortie couplée à une entrée de commande de la dernière des bascules 25 (112) de l'unité mémoire (106), - l'unité de séquencement (108) est configurée telle que, pour chaque pixel, le signal de sélection commande le multiplexeur (118) tel que pendant ladite au moins une partie de l'affichage d'un bit du mot binaire de la première image, le potentiel électrique de référence soit délivré sur la sortie du multiplexeur pendant que le signal 30 d'affichage et de mémorisation délivré sur l'entrée de commande de chacune des 30 premières bascules (112.1 - 112.N) de l'unité mémoire (106) déclenche la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage et de mémorisation soit délivré sur les entrées de commande des bascules (112) de 5 l'unité mémoire (106) et déclenche les affichages successifs de chacun des autres bits mémorisés. 6. Dispositif (100) d'affichage d'images selon l'une des revendications 3 à 5, dans lequel, dans chaque pixel (102), la sortie de la dernière des 10 premières bascules (112.N) de l'unité mémoire (106) du pixel (102) est couplée à l'entrée de la première des bascules (112.1) de l'unité mémoire (106) du pixel (102) par l'intermédiaire d'un interrupteur (120) commandé par l'unité de séquencement (108) qui est configurée pour fermer l'interrupteur (120) lorsque le mot binaire de la première image est similaire au mot binaire de la deuxième image. 15 7. Dispositif (100) d'affichage d'images selon l'une des revendications 1 ou 2, dans lequel : l'unité mémoire (106) de chaque pixel (102) comporte : - au moins deux premières bascules (122.1 - 122.N) couplées en 20 série l'une à l'autre et telles qu'une entrée de données d'une première desdites au moins deux premières bascules (122.1) soit couplée à une entrée du pixel (102) destinée à recevoir les mots binaires, - au moins deux deuxièmes bascules (124.1 - 124.N) couplées en série l'une à l'autre et telles qu'une entrée de données d'une première desdites au moins 25 deux deuxièmes bascules (124.1) soit couplée à ladite entrée du pixel (102), - un circuit de commutation (126) comprenant deux entrées de données, dont l'une est couplée à une première sortie de l'unité de séquencement (108) sur laquelle le signal d'affichage est destiné à être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement (108) sur laquelle le signal de 30 mémorisation est destiné à être envoyé, une entrée de commande couplée à une 31 troisième sortie de l'unité de séquencement (108) sur laquelle un signal de sélection est destiné à être envoyé, une première sortie couplée à une entrée de commande de chacune des premières bascules (122.1 - 122.N) et une deuxième sortie couplée à une entrée de commande de chacune des deuxièmes bascules (124.1 - 124.N), et configuré 5 tel qu'en fonction de la valeur du signal de sélection, la première sortie soit couplée à la première entrée de données et la deuxième sortie soit couplée à la deuxième entrée de données, ou la première sortie soit couplée à la deuxième entrée de données et la deuxième sortie soit couplée à la première entrée de données, - un multiplexeur (128) comprenant deux entrées de données 10 dont l'une est couplée à la sortie d'une dernière desdites au moins deux premières bascules (122.N) et dont l'autre est couplée à la sortie d'une dernière desdites au moins deux deuxièmes bascules (124.N), une entrée de commande couplée à la troisième sortie de l'unité de séquencement (108), et une sortie couplée à une entrée de l'unité d'affichage (104), 15 - l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102), le signal de sélection commande le circuit de commutation (126) et le multiplexeur (128) tels que pendant ladite au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image via les premières bascules (122.1 - 122.N), le signal de mémorisation est délivré aux entrées de commande des deuxièmes bascules 20 (124.1 - 124.N) et déclenche la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image dans les deuxièmes bascules (124.1 - 124.N). 8. Dispositif (100) d'affichage d'image selon l'une des revendications 25 1 ou 2, dans lequel l'unité mémoire (106) de chaque pixel (102) comporte : - au moins trois éléments mémoires (130.1 - 130.N) comprenant chacun une entrée sur laquelle un bit à mémoriser est destiné à être appliqué et une sortie sur laquelle un bit mémorisé est destiné à être délivré, 32 - un premier générateur d'adresse (132) comprenant une entrée couplée à une première sortie de l'unité de séquencement (108) sur laquelle le signal de mémorisation est destiné à être délivré, - un démultiplexeur (134) comprenant une entrée de donnée couplée 5 à une entrée du pixel (102) destinée à recevoir les mots binaires, au moins trois sorties chacune couplée à une entrée de l'un des éléments mémoires (130.1 - 130.N), et une entrée de commande couplée à une sortie du premier générateur d'adresse (132), - un deuxième générateur d'adresse (136) comprenant une entrée couplée à une deuxième sortie de l'unité de séquencement (108) sur laquelle le signal 10 d'affichage est destiné à être délivré, - un multiplexeur (138) comprenant au moins trois entrées de donnée chacune couplée à une sortie de l'un des éléments mémoires (130.1 - 130.N), une sortie couplée à une entrée de l'unité d'affichage (104), et une entrée de commande couplée à une sortie du deuxième générateur d'adresse (136), 15 et dans lequel l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102) : - lors de la mémorisation d'un bit déclenchée par le signal de mémorisation, le premier générateur d'adresse (132) délivre au démultiplexeur (134) un premier signal d'adresse codant sur plusieurs bits l'adresse de l'un des éléments 20 mémoires (130.1 - 130.N) dans lequel ledit bit est mémorisé, - lors de l'affichage d'un des bits mémorisés déclenché par le signal d'affichage, le deuxième générateur d'adresse (136) délivre au multiplexeur (138) un deuxième signal d'adresse codant sur plusieurs bits l'adresse de l'un des éléments mémoires (130) depuis lequel ledit un des bits mémorisés est lu. 25 9. Dispositif (100) d'affichage d'images selon l'une des revendications précédentes, dans lequel : - l'unité mémoire (106) est configurée pour mémoriser au moins N+1 bits ; et 33 - pendant au moins une partie de l'affichage d'un bit du mot binaire de la première image, le signal de mémorisation déclenche la mémorisation des N bits du mot binaire de la deuxième image ou la mémorisation de N-1 bits du mot binaire de la première image et d'un bit du mot binaire de la deuxième image. 5 10. Procédé d'affichage d'images par un dispositif (100) d'affichage d'images comprenant au moins une matrice de pixels (102) agencés en formant plusieurs lignes et plusieurs colonnes de pixels (102), réalisant un affichage successif d'images chacune formée de plusieurs mots binaires de type BCM codé sur N bits, avec N nombre entier supérieur ou égal à 2, chaque pixel affichant, pendant l'affichage d'une image, l'un 10 des mots binaires, le procédé comprenant, pendant l'affichage d'une première image et pour chaque pixel (102), une mémorisation, dans une unité mémoire (106) disposée dans le pixel (102), d'au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la première image et/ou du mot binaire de la première image, déclenchée 15 pendant au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image. 11. Procédé d'affichage d'images selon la revendication 10, dans lequel le bit du mot binaire de la première image correspond au bit de poids fort du mot 20 binaire de la première image. 12. Procédé d'affichage d'images selon l'une des revendications 10 et 11, dans lequel lesdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image sont mémorisés séquentiellement dans l'unité mémoire 25 (106) pendant ladite au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image. 13. Procédé d'affichage d'images selon l'une des revendications 10 à 12, dans lequel le signal d'affichage et le signal de mémorisation correspondent à, ou sont 30 combinés dans, un seul signal d'affichage et de mémorisation. 34 14. Procédé d'affichage d'images selon l'une des revendications 10 à 13, dans lequel, lorsque le mot binaire est destiné à être le même dans les première et deuxième images, les bits du mot binaire de la première image sont mémorisés de 5 nouveau dans l'unité mémoire pour former le mot binaire de la deuxième image. 15. Procédé d'affichage d'images selon l'une des revendications 10 à 14, dans lequel : - l'unité mémoire (106) est configurée pour mémoriser au moins N+1 10 bits ; et - pendant au moins une partie de l'affichage d'un bit du mot binaire de la première image, le signal de mémorisation déclenche la mémorisation des N bits du mot binaire de la deuxième image ou la mémorisation de N-1 bits du mot binaire de la première image et d'un bit du mot binaire de la deuxième image. 15