Brevet FR3079374A1 — publié le 20190927

Procédé de gestion du fonctionnement d'une boucle à verrouillage de phase, et circuit intégré correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés, et notamment les boucles à verrouillage de phase, communément désignées par l'homme du métier sous le vocable anglosaxon de « Phase-locked loop », et plus particulièrement la gestion de leur fonctionnement, par exemple lorsqu'elles se bloquent. Les boucles à verrouillage de phase sont généralement utilisées dans des systèmes numériques requérant une fréquence interne de travail importante, par exemple de l'ordre de plusieurs centaines de mégahertz. Les boucles à verrouillage de phase ont donc notamment pour rôle de délivrer à ces systèmes numériques, par exemple un coeur programmable ou un microprocesseur, un signal d'horloge interne ayant une fréquence de travail importante. Des perturbations comme par exemple des perturbations électromagnétiques et/ou électrostatiques peuvent survenir au démarrage et/ou pendant le fonctionnement de la boucle à verrouillage de phase. Ces perturbations sont d'autant plus gênantes qu'elles peuvent conduire à l'absence du signal de retour (« feedback signal) issu du signal de sortie de l'oscillateur de la boucle à verrouillage de phase et destiné au comparateur de phase de la boucle. La boucle à verrouillage de phase est alors considérée dans un état bloqué. Afin de débloquer la boucle à verrouillage de phase et ainsi recevoir le signal de retour issu du signal de sortie de l'oscillateur de la boucle à verrouillage de phase, il est connu de procéder à une réinitialisation complète du système, en particulier du microprocesseur, ce qui ne constitue pas une solution satisfaisante. 2 Il existe donc un besoin de détecter une absence éventuelle de transitions sur le signal de retour de la boucle à verrouillage de phase et rétablir le fonctionnement de la boucle à verrouillage de phase et cela sans la réinitialiser. 5 Selon un aspect, il est proposé un procédé de gestion du fonctionnement d'une boucle à verrouillage de phase, la boucle comprenant un oscillateur contrôlé en tension par un signal de contrôle et un comparateur de phase recevant un signal de référence et un signal de retour issu du signal de sortie de l'oscillateur, le procédé 10 comprenant une détection d'une absence éventuelle de transitions sur le signal de retour pendant une première durée et en réponse à une telle absence, un forçage de la décroissance de la tension dudit signal de contrôle au moins jusqu'à une réapparition de transitions sur ledit signal de retour. 15 L'absence de transitions sur le signal de retour est notamment due à une fréquence trop élevée de l'oscillateur contrôlé en tension, par exemple une fréquence avoisinant 2.2 GHz, alors que sa fréquence en fonctionnement normal est par exemple de l'ordre de 200 MHz. Cette absence est notamment liée au fait que la partie logique interne à 20 la boucle à verrouillage de phase ne peut pas fonctionner à 2.2GHz. Le signal de contrôle de l'oscillateur a une influence directe sur l'oscillateur contrôlé en tension. En effet, l'augmentation de la tension du signal de contrôle conduit à l'augmentation de la fréquence de l'oscillateur contrôlé en tension qui montera alors par exemple à 25 une fréquence bien supérieure à 2.2GHz. Le système se bloque d'autant plus. Il est donc avantageux de diminuer la fréquence de l'oscillateur contrôlé en tension jusqu'à descendre en dessous d'un certain seuil de fréquence qui va permettre à la partie logique de la boucle à 30 verrouillage de phase notamment, de fonctionner à nouveau et donc la réapparition de transitions sur le signal de retour. Le seuil de fréquences en deçà duquel peuvent réapparaître les transitions peut être par exemple de l'ordre de 1.6GHz. Mais bien entendu ce seuil dépend notamment des composants utilisés. 3 Cela étant afin d'être sûr que l'on a une absence de transitions sur le signal de retour, et de s'affranchir ainsi d'absences ponctuelles de transitions dues par exemple à des phénomènes parasites, il est préférable d'attendre une première durée pendant laquelle on ne 5 détecte pas de transitions ce qui offre une meilleure garantie quant au caractère bloqué de la boucle. Puis à l'issue de cette première durée on force la décroissance de la tension du signal de contrôle de l'oscillateur au moins jusqu'à obtenir une réapparition des transitions et donc un déblocage de la 10 boucle. Ainsi, les transitions sur le signal de retour réapparaissent et cela sans réinitialiser le système, en particulier la boucle à verrouillage de phase et le microprocesseur. L'absence de transitions sur le signal de retour pourrait être 15 due également à une tension nulle du signal de contrôle de l'oscillateur contrôlé en tension. De façon à écarter cette probabilité, il est particulièrement avantageux de créer pour l'oscillateur une fréquence minimale de fonctionnement ou « fréquence de pied ». Cela peut être obtenu par exemple en connectant un composant, 20 en particulier une résistance, entre le drain d'un transistor recevant le signal de contrôle et la masse. Ainsi, selon un mode de mise en oeuvre, on configure l'oscillateur contrôlé en tension de façon à ce qu'il présente une fréquence minimale de fonctionnement. 25 Comme indiqué ci-avant, cela permet de s'assurer que l'absence de transitions sur le signal de retour est due à des perturbations externes et non à une tension nulle du signal de contrôle. A titre indicatif, cette fréquence minimale du signal de sortie de l'oscillateur peut être de l'ordre de 200kHz. 30 L'homme du métier saura choisir la valeur de la première durée en fonction notamment des caractéristiques des composants de la boucle, en particulier le diviseur de fréquence ainsi que de la fréquence de pied. 4 A titre indicatif, la première durée peut être comprise entre 10 ps et 200 ps. Cela étant la réapparition de transitions sur le signal de retour peut conduire encore à des perturbations au niveau de la boucle à 5 verrouillage de phase. En effet, malgré la décroissance de la tension du signal de contrôle conduisant à la diminution de la fréquence de l'oscillateur contrôlé en tension et à la réapparition desdites transitions, la fréquence peut rester élevée pour les composants de la boucle à verrouillage de phase, notamment sa partie logique, et 10 conduire encore à des dysfonctionnements. Il est donc préférable de prévoir une seconde durée durant laquelle on continue de forcer la décroissance de la tension du signal de contrôle pour que les composants, par exemple le diviseur de fréquence, redeviennent pleinement fonctionnels. 15 Ainsi, selon un mode de mise en oeuvre, le procédé comprend un forçage de la décroissance de la tension dudit signal de contrôle jusqu'à l'expiration d'une seconde durée après la réapparition de transitions sur ledit signal de retour. L'homme du métier saura choisir la valeur de la seconde durée 20 en fonction de l'architecture du circuit et de ses composants. A titre indicatif, la seconde durée peut être comprise entre 1 las et 40 las. A l'issue de cette seconde durée, la fréquence du signal de sortie de l'oscillateur, fréquence à laquelle la partie numérique 25 (logique) notamment fonctionne de nouveau, est par exemple inférieure au GHz. Selon un mode de mise en oeuvre, après l'expiration de ladite seconde durée, la tension de contrôle est pilotée à partir des signaux de sortie du comparateur de phase. 30 L'expiration de ladite seconde durée conduit à un fonctionnement normal de la boucle à verrouillage de phase. Il n'y a plus besoin de forcer la décroissance du signal de contrôle. Le signal de contrôle sera ainsi piloté à partir des signaux de sortie du 5 comparateur de phase comme prévu lors d'un fonctionnement normal de la boucle à verrouillage de phase. Selon un mode de mise en oeuvre, le procédé peut comprendre une génération d'un signal auxiliaire représentatif d'un 5 dysfonctionnement de la boucle à verrouillage de phase après l'expiration de ladite première durée, par exemple lorsque la boucle à verrouillage de phase n'est plus dans sa phase de démarrage. Par signal auxiliaire on entend par exemple un signal d'alarme permettant de notifier à un composant connecté à la boucle à 10 verrouillage de phase, par exemple un (micro)processeur, d'un dysfonctionnement de la boucle à verrouillage de phase. L'homme du métier saura définir, une fois le signal auxiliaire reçu par le composant connecté à la boucle de verrouillage de phase, un comportement adéquat dudit composant, en fonction des 15 applications. Le dysfonctionnement de la boucle à verrouillage de phase peut intervenir lors de la phase de démarrage de la boucle à verrouillage de phase (phase de stabilisation) ou bien ultérieurement lors de son fonctionnement normal. 20 Généralement une boucle à verrouillage de phase est configurée pour générer à l'issue de la phase de démarrage un signal indiquant qu'elle est prête à fonctionner. Lorsque la boucle est prête, le processeur peut alors par exemple basculer sur le signal d'horloge (signal de sortie) délivré par 25 l'oscillateur de la boucle. Cela étant, si le dysfonctionnement de la boucle intervient pendant la phase de démarrage, il peut être inutile d'en informer le processeur, car de toute façon le signal indiquant que la boucle est prête à fonctionner, n'est pas délivré. 30 Ainsi, selon un mode de mise en oeuvre, la boucle verrouillage de phase comporte une phase de démarrage à l'issue de laquelle est généré un signal d'information indiquant que la boucle à verrouillage de phase est prête à fonctionner, et le signal auxiliaire n'est pas généré tant que le signal d'information n'est pas émis. 6 Selon un mode de mise en oeuvre, la détection de l'absence éventuelle de transitions sur le signal de retour pendant la première durée peut s'effectuer à l'aide d'un compteur. Plus précisément cette détection peut comprendre un 5 déclenchement d'un compteur, un comptage des impulsions du signal de référence, une réinitialisation du compteur lors de l'occurrence de certaines au moins desdites transitions sur ledit signal de retour, et l'atteinte d'une première valeur de première durée. 10 La réinitialisation du compteur peut ainsi comptage correspondant à ladite s'effectuer lors de l'occurrence de transitions uniquement positives, de transitions uniquement négatives ou de chaque transition (positive et négative). En d'autres termes, il y a détection de l'absence éventuelle de transitions sur le signal de retour si on atteint la première valeur de 15 comptage. Par contre, s'il y a occurrence d'une transition du signal de retour, le compteur se réinitialise. Cela veut dire que la boucle à verrouillage de phase n'est pas considérée comme étant dans un état bloqué. Selon un autre aspect, il est également proposé un circuit 20 intégré comprenant une boucle à verrouillage de phase comportant un oscillateur configuré pour être contrôlé en tension par un signal de contrôle et un comparateur de phase configuré pour recevoir un signal de référence et un signal de retour issu du signal de sortie de l'oscillateur, 25 des moyens de détection configurés pour détecter une absence éventuelle de transitions sur le signal de retour pendant une première durée, et des moyens de commande configurés pour forcer la décroissance de la tension dudit signal de contrôle, en réponse à une 30 telle absence, au moins jusqu'à une réapparition de transitions sur ledit signal de retour. Selon un mode de réalisation, l'oscillateur contrôlé en tension comprend des moyens configurés pour générer une fréquence minimale de fonctionnement pour l'oscillateur. 7 Selon un mode de réalisation, les moyens de commande sont configurés pour forcer la diminution de la tension dudit signal de contrôle jusqu'à l'expiration d'une seconde durée après la réapparition de transitions sur ledit signal de retour. 5 Selon un mode de réalisation, les moyens de commande sont configurés pour autoriser le pilotage de la tension du signal de contrôle à partir des signaux de sortie du comparateur de phase après l'expiration de ladite seconde durée. Selon un mode de réalisation, les moyens de commande sont 10 configurés pour générer un signal auxiliaire après l'expiration de ladite première durée, le signal auxiliaire étant représentatif d'un dysfonctionnement de la boucle à verrouillage de phase. Selon un mode de réalisation, la boucle à verrouillage de phase comporte une phase de démarrage à l'issue de laquelle elle est 15 configurée pour générer un signal d'information indiquant qu'elle est prête à fonctionner, et les moyens de commande sont configurés pour ne pas générer le signal auxiliaire tant que le signal d'information n'est pas émis. Selon un mode de réalisation, les moyens de détection 20 comprennent un premier compteur apte à compter des impulsions du signal de référence jusqu'à l'atteinte d'une première valeur de comptage correspondant à ladite première durée, et les moyens de commande sont aptes à effectuer une réinitialisation du compteur lors de l'occurrence de certaines au moins desdites transitions sur ledit 25 signal de retour. Selon un mode de réalisation, les moyens de commande comportent un deuxième compteur apte à compter, après l'expiration de ladite première durée, les impulsions du signal de référence jusqu'à l'atteinte d'une deuxième valeur de comptage correspondant à ladite 30 seconde durée, le deuxième compteur ayant une entrée de réinitialisation couplée à la sortie du premier compteur. Selon un mode de réalisation, les moyens de commande comportent 8 une première porte logique recevant sur une première entrée le signal de sortie du premier compteur et sur sa deuxième entrée un premier signal de commande issu du comparateur de phase, une deuxième porte logique recevant sur une première entrée le 5 signal de sortie du premier compteur et sur sa deuxième entrée un deuxième signal de commande issu du comparateur de phase. Selon un mode de réalisation le circuit intégré comporte en outre un microprocesseur ayant une entrée connectée à la borne de sortie de l'oscillateur. 10 Selon un mode de réalisation, le microprocesseur est configuré pour recevoir également le signal auxiliaire. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée des modes de mise en oeuvre et de réalisation de l'invention, nullement limitatifs, et des 15 dessins annexés sur lesquels : - les figures 1 à 5 illustrent schématiquement différents modes de mise en oeuvre et de réalisation de l'invention. La figure 1 représente un circuit intégré CI comprenant une boucle à verrouillage de phase BV connectée à un coeur programmable 20 ou (micro)processeur MIC, par exemple celui commercialisé par la société STMicroelectronics sous la référence 5TM32. La boucle à verrouillage de phase BV comporte un oscillateur 16 contrôlé en tension par un signal de contrôle SC et configuré pour délivrer un signal de sortie SS. 25 Ce signal de sortie SS peut former par exemple un signal d'horloge pour le microprocesseur MIC. La fréquence de ce signal peut être par exemple de l'ordre de 200 MHz en fonctionnement normal. Le signal de sortie SS est envoyé à une borne d'entrée 180 d'un 30 diviseur fractionnaire 18, par exemple un diviseur par 12, qui délivre sur sa borne de sortie 181 un signal de retour CKFB, issu du signal de sortie SS. Le signal CKFB est reçu sur une première borne d'entrée 141 d'un comparateur de phase 14 de structure classique et connue en soi. 9 Le comparateur de phase 14 comprend également une deuxième borne d'entrée 140 configurée pour recevoir un signal de référence CKIN, typiquement un signal d'horloge de référence issu par exemple d'un quartz ; 5 une première borne de sortie 142 configurée pour délivrer un signal UP PFD et une deuxième borne de sortie 143 configurée pour délivrer un signal DWN PFD. De façon classique, les signaux UP PFD et DWN PFD sont des 10 commandes destinées à faire augmenter ou diminuer la tension du signal de contrôle SC de l'oscillateur 16. Le signal CKFB est également reçu sur une première borne d'entrée MD1 de moyens de détections MD configurés également pour recevoir le signal de référence CKIN sur une deuxième borne d'entrée 15 MD3. Les moyens de détection MD sont aptes à détecter une absence éventuelle de transitions sur le signal de retour CKFB pendant une première durée. L'absence de transitions sur le signal de retour CKFB est due 20 par exemple à une fréquence trop élevée du signal de sortie de l'oscillateur 16 contrôlé en tension notamment pour le diviseur fractionnaire 18, provoquée par une ou des perturbations dans le fonctionnement normal de la boucle à verrouillage de phase BV. Cette absence de transitions sur le signal CKFB peut se 25 produire par exemple lorsque la fréquence du signal de sortie SS dépasse 1.6 ou 1.7 GHz. Il est donc avantageux de diminuer la fréquence du signal de sortie de l'oscillateur 16 contrôlé en tension jusqu'à descendre en dessous d'un premier seuil, par exemple 1,6 GHz. 30 Pour cela, la boucle à verrouillage de phase comprend également des moyens de contrôle MC configurés pour recevoir sur une première borne d'entrée MC1 le signal UP PFD, sur une deuxième borne d'entrée MC2 le signal de DWN PFD et sur une troisième borne 10 de sortie MC3 un signal CPT1 délivré par les moyens de détection MD et dont on reviendra plus en détails ci-après sur la signification. Les moyens de contrôle MC délivrent sur une première borne de sortie 52 un signal UP et sur une deuxième borne de sortie 62 un 5 signal DWN. Le signal UP est une commande permettant de faire croître la tension du signal de contrôle SC et donc d'augmenter la fréquence de l'oscillateur 16 contrôlé en tension. Le signal DWN est une commande permettant de faire décroître 10 la tension du signal de contrôle SC et donc de diminuer la fréquence de l'oscillateur 16 contrôlé en tension. Comme on le verra plus en détails ci-après, les moyens de contrôle MC sont configurés pour forcer la décroissance de la tension du signal de contrôle SC en réponse à l'absence éventuelle de 15 transitions sur le signal de retour CKFB pendant une première durée, et cela au moins jusqu'à la réapparition de transitions sur le signal de retour CKFB. Le signal UP est reçu sur une première borne d'entrée 150, et le signal DWN est reçu sur une deuxième borne d'entrée 151 d'un 20 circuit de pompe de charge 15 de structure classique. La sortie du circuit de pompe de charge 15 est couplée à l'entrée de contrôle de l'oscillateur 16 par un filtre de boucle 17 de structure classique. Le filtre 17 est configuré pour délivrer en sortie ledit signal de 25 contrôle SC. De façon à empêcher que l'oscillateur 16 délivre un signal de retour CKFB exempt de transitions en réponse à un signal de contrôle SC nul, il est avantageusement prévu comme illustré sur la figure 2, que l'oscillateur comporte des moyens MFP configurés pour lui 30 assurer une fréquence minimale de fonctionnement, ou fréquence de pied. Dans l'exemple décrit ici les moyens MFP comportent une résistance R connectée entre le drain D du transistor TR recevant le signal de contrôle SC et la masse. 11 Ainsi, même si le signal de contrôle SC a une tension nulle, le signal de sortie de l'oscillateur présentera une fréquence minimale. On se réfère maintenant plus particulièrement à la figure 3 qui illustre un exemple de réalisation des moyens de détection MD. 5 Les moyens de détection MD comprennent un circuit DL configuré pour recevoir sur une borne d'entrée V10 le signal de retour CKFB et pour délivrer sur borne de sortie V22 un signal V220. Le circuit DL est un circuit de retard et comprend un premier inverseur INV1 configuré pour recevoir sur la borne d'entrée V10 le 10 signal de retour CKFB et configuré pour délivrer sur une borne de sortie Ville signal V12. Le signal V12 est reçu sur une borne d'entrée V20 d'un deuxième inverseur INV2 qui délivre sur une borne de sortie V22 le signal V220. 15 Le signal V220 est reçu sur une première borne d'entrée 20 d'une porte logique NON-OU EXCLUSIF 2 qui est également configurée pour recevoir sur une deuxième borne d'entrée 21 le signal de retour CKFB et délivrer le signal 23 sur une borne de sortie 22. Les inverseurs INV1, INV2 et la porte logique NON-OU EXCLUSIF 2 20 permettent une détection de fronts montants et descendants. Cela étant une telle détection peut être réalisée par tout autre circuit connu. En outre, un circuit détectant les fronts seulement montants ou les fronts seulement descendants peut remplacer ces portes logiques. 25 Le signal 23 est reçu sur une première borne d'entrée 30 d'une porte logique OU 3 configurée pour recevoir également sur une deuxième borne d'entrée 31 un signal WT. La porte logique 3 délivre sur une borne de sortie 32 le signal 33. Les moyens de détection MD comportent également un premier 30 compteur CMPT1 comprenant n bascules 4. Le nombre n est choisi de façon à ce que la valeur finale de comptage du premier compteur CMPT1 corresponde à la première durée. 12 Chaque bascule 4 du compteur CMPT1 reçoit sur une entrée de réinitialisation 41, le signal 33 délivré par la borne de sortie 32 de la porte logique 3. La dernière bascule 4 du compteur CMPT1 délivre en sortie le 5 signal CPT1. Le signal de référence CKIN est reçu sur une première borne d'entrée 80 d'une porte logique OU 8 qui est également configurée pour recevoir sur une deuxième borne d'entrée 81, le signal CPT1. La porte logique 8 délivre par une borne de sortie 82, le signal 10 83 qui correspond au signal de cadencement du premier compteur CMPT1. On se réfère maintenant plus particulièrement aux figures 4 et 5 qui illustrent des modes de réalisation des moyens de commande MC. 15 Comme illustré dans la figure 4, les moyens de commande MC comprennent une porte logique NON-OU 5, une porte logique OU 6 et une porte logique OU 7. La porte logique 5 est configurée pour recevoir sur une première borne d'entrée 50 le signal UP PFD inversé par un inverseur 20 500, et sur une deuxième borne d'entrée 51 le signal CPT1. La porte logique 5 est également configurée pour délivrer sur sa borne de sortie 52 le signal UP. Le signal UP est une commande permettant de faire croître la tension du signal de contrôle SC et donc d'augmenter la fréquence de 25 l'oscillateur 16 contrôlé en tension, lorsque ce signal est dans un état haut. La porte logique 6 est configurée pour recevoir sur une première borne d'entrée 60 le signal DWN PFD et sur une deuxième borne d'entrée 61 le signal CPT1. 30 La porte logique 6 délivre sur sa borne de sortie 62 le signal DWN. Le signal DWN est une commande permettant de faire décroître la tension du signal de contrôle SC et donc de diminuer la fréquence 13 de l'oscillateur 16 contrôlé en tension, lorsque le signal est dans un état haut. La porte logique 7 est configurée pour recevoir sur une première borne d'entrée 70 le signal CPT1 et sur une deuxième borne 5 d'entrée 71 un signal d'information RD. Le signal d'information RD est généré de façon classique et connue par la boucle à verrouillage de phase à l'issue d'une phase de démarrage de la boucle à verrouillage de phase BV. Il permet d'indiquer que la boucle à verrouillage de phase BV 10 est prête à fonctionner. Typiquement tant que le signal RD est à l'état bas, la boucle BV est dans sa phase de démarrage, tandis que lorsque le signal RD passe à l'état haut, il est considéré comme indiquant que la boucle est prête à fonctionner. 15 La porte logique 7 délivre sur sa borne de sortie 72 un signal auxiliaire ULK. Le signal ULK est par exemple un signal d'alarme permettant de notifier au micro(processeur) MIC un dysfonctionnement survenu dans la boucle à verrouillage de phase BV. 20 Par exemple, un signal ULK à l'état haut est représentatif d'un dysfonctionnement de la boucle à verrouillage de phase BV. Comme illustré sur la figure 5, les moyens de contrôle MC peuvent avantageusement comprendre un deuxième compteur CMPT2. Bien que le deuxième compteur CMPT2 ne soit pas obligatoire, 25 cela permet de prévoir un effet d'hystérésis pour remettre la boucle à verrouillage de phase BV dans son fonctionnement normal. En effet la réapparition de transitions sur le signal de retour CKFB peut conduire à des perturbations au niveau de la boucle à verrouillage de phase BV. Il est donc préférable d'attendre une seconde durée, définie par le 30 deuxième compteur, pour que la fréquence de l'oscillateur 16 soit suffisamment descendue et autoriser un pilotage normal du circuit de pompe de charge à partir des signaux UP PFD et DWN PFD délivrés par le comparateur de phase. 14 Le deuxième compteur CMPT2 comprend m bascules 44 reliées en série, et délivre sur une borne de sortie S2 un signal CPT2. Le nombre m est choisi de façon à ce que la valeur finale de comptage du compteur CMPT2 corresponde à la seconde durée. 5 Chaque bascule 44 reçoit sur son entrée de réinitialisation 42 le signal CPT1 délivré par la dernière bascule 4 du premier compteur CMPT1. Le signal CPT2 est reçu sur une borne d'entrée 100 d'un inverseur 10 qui délivre sur sa borne de sortie 101 un signal 102. 10 Le signal 102 est reçu sur une borne d'entrée 111 d'une porte logique ET 11 qui reçoit également sur sa borne d'entrée 110 le signal CPT1. La porte logique 11 délivre sur sa borne de sortie 112 le signal WT rebouclé sur la borne d'entrée 31 de la porte logique 3 de la figure 15 3. A présent, on décrit un exemple de mise en oeuvre d'un procédé selon l'invention. On suppose tout d'abord que la boucle de verrouillage de phase BV est dans un fonctionnement normal. Le signal de retour CKFB est 20 dans un état haut ("1") ou dans un état bas ("0"), signifiant la présence de transitions. Lorsque le signal de retour CKFB est dans l'état haut, le signal V12 est à l'état bas. La porte INV1 délivre par la borne de sortie V11 le signal V12 25 à l'état bas. Le signal V220 est à l'état haut. Le signal V220 est le signal de retour CKFB retardé. La porte logique 2 qui reçoit simultanément le signal V220 dans un état haut, et le signal de retour CKFB dans un état bas, délivre 30 par la borne de sortie 22 le signal 23 dans un état bas ("0"). Le signal 23 sera également dans un état bas si le signal de retour CKFB reçu sur la borne d'entrée V10 de l'inverseur INV1 est dans un état bas. 15 L'état bas du signal 23 signifie qu'il y a eu une transition sur ledit signal de retour CKFB d'un état bas vers un état haut ou une transition d'un état haut vers un état bas. Ainsi, le circuit logique DL permet de détecter la présence de 5 transitions sur le signal de retour CKFB. Il pourrait être remplacé par un circuit logique permettant de détecter les transitions seulement positives ou les transitions seulement négatives. Le signal 23 étant dans l'état bas, de même que le signal WT comme on le verra plus en détails ci-après, le signal 33 est à l'état bas. 10 Le signal 33 réinitialise le compteur CMPT1 pour que le compteur CMPT1 ne continue pas de compter, car le signal de retour CKFB n'est pas absent. Le signal CPT1 est donc dans un état bas. En conséquence, le signal DWN délivré par la porte 6 15 correspond au signal DWN PFD. Le signal UP délivré par la porte 5 correspond à l'inverse du signal UP PFD inversé et donc au signal UP PFD. Par conséquent, la pompe de charge 15 est bien commandée par les signaux UP PFD et DWN PFD délivrés par le comparateur de 20 phase 14. Le signal auxiliaire ULK est quant à lui à l'état bas, n'indiquant donc pas un dysfonctionnement de la boucle à verrouillage de phase BV. Le signal CPT1 étant à l'état bas, le deuxième compteur 25 CMPT2 est réinitialisé et le signal WT est à l'état bas. Maintenant, on suppose que suite à des perturbations conduisant à une fréquence trop élevée du signal de sortie SS de l'oscillateur 16 contrôlé en tension, les transitions sur le signal de retour CKFB disparaissent. 30 Le signal de retour CKFB est alors par exemple dans un état bas permanent. Le signal 23 délivré par la borne de sortie 22 est donc dans un état haut. 16 Par conséquent, le signal 33 délivré par la borne de sortie 32 est également dans un état haut, ce qui ne réinitialise pas le compteur CMPT1. Celui-ci va donc compter les impulsions du signal de référence CKIN jusqu'à l'expiration de ladite première durée. 5 A l'expiration de ladite première durée, les moyens de détection MD détectent bien qu'il y a une absence de transitions sur le signal de retour CKFB. Le signal CPT1 passe à l'état haut et permet de délivrer par la borne de sortie 82 le signal 83 constamment à l'état haut, ce qui 10 bloque le compteur CMPT1. Le signal CPT1 étant également reçu dans l'état haut sur la borne d'entrée 110 de la porte logique 11, celle-ci délivre le signal WT dans un état haut car le signal 102 est dans un état haut puisque la sortie CPT2 du compteur CMPT2 est à 15 Le signal WT dans l'état haut permet d'éviter de réinitialiser le compteur CMPT1 en maintenant le signal 33 à "1" et donc d'empêcher la détection de transitions sur le signal de retour CKFB. Le signal CPT1 à l'état "1" ne réinitialise pas le compteur CMPT2 et celui-ci va compter jusqu'à sa valeur de comptage 20 correspondant à la deuxième durée. Comme illustré dans la figure 3, le signal CPT1 étant à l'état haut, le signal UP délivré par la borne de sortie 52 est à l'état bas. Le signal DWN délivré par la borne de sortie 62 est à l'état haut. 25 Ainsi les moyens de commande MC forcent la décroissance de la tension du signal de contrôle SC. Cela étant, malgré la décroissance de la tension du signal de contrôle SC conduisant à la diminution de la fréquence de l'oscillateur 16 contrôlé en tension et à la réapparition desdites transitions, la 30 fréquence peut rester élevée pour certains composants de la boucle à verrouillage de phase 16, en particulier le diviseur 18, et conduire à des dysfonctionnements. C'est pour cela qu'il est souhaitable de prévoir la seconde durée pour permettre à la fréquence de l'oscillateur de diminuer 17 suffisamment afin que les composants de la boucle à verrouillage de phase BV, par exemple le diviseur de fréquence 18, redeviennent fonctionnels. A l'expiration de ladite seconde durée, le signal CPT2 est a 5 l'état haut et le signal 102 est à l'état bas. Le signal CPT1 étant à l'état haut et le signal 102 à l'état bas, la porte logique 11 délivre le signal WT à l'état bas. WT étant à l'état bas, la détection des transitions sur le signal de retour CKFB est de nouveau possible. 10 Et dès une nouvelle détection de transition sur le signal CKFB, le premier compteur CMPT1 sera réinitialisé, faisant passer de nouveau le signal CPT1 à l'état bas. Ainsi, la boucle à verrouillage de phase BV a retrouvé un fonctionnement normal sans qu'il soit nécessaire de réinitialiser le 15 système, et notamment le microprocesseur MIC, que ce soit pendant la phase de démarrage de la boucle ou ultérieurement. En ce qui concerne le signal ULK, il convient de noter ce qui suit. Si le signal RD est à l'état haut, indiquant par exemple que la 20 boucle à verrouillage de phase est prête, lorsque le signal CPT1 passe à l'état haut, le signal ULK passe à l'état haut indiquant un dysfonctionnement de la boucle à verrouillage de phase BV. Cela étant, comme le microprocesseur ne perçoit plus le signal de sortie de la boucle (et donc son signal d'horloge), il n'aura 25 connaissance de ce dysfonctionnement que lorsque la boucle aura été débloquée. Il est alors possible en variante de prévoir un circuit auxiliaire recevant le signal ULK et permettant au microprocesseur de commuter sur un autre signal d'horloge interne en attendant le rétablissement de 30 la boucle à verrouillage de phase. Si le signal RD est à 0, c'est-à-dire si la boucle à verrouillage de phase n'est pas encore prête, le signal ULK reste à 0 car il n'est pas utile d'informer le microprocesseur qu'il y a un dysfonctionnement de la boucle à verrouillage de phase BV. 18 L'invention n'est pas limitée à ces modes de mise en oeuvre et de réalisation mais en embrasse toutes les variantes. Par exemple, REVENDICATIONS1. Procédé de gestion du fonctionnement d'une boucle à verrouillage de phase (BV), la boucle comprenant un oscillateur (16) contrôlé en tension par un signal de contrôle (SC) et un comparateur de phase (14) recevant un signal de référence (CKIN) et un signal de retour (CKFB) issu du signal de sortie (SS) de l'oscillateur (16), le procédé comprenant une détection d'une absence éventuelle de transitions sur le signal de retour (CKFB) pendant une première durée et en réponse à une telle absence, un forçage de la décroissance (DWN) de la tension dudit signal de contrôle (SC) au moins jusqu'à une réapparition de transitions sur ledit signal de retour (CKFB). 2. Procédé selon la revendication 1, dans lequel on configure l'oscillateur (16) contrôlé en tension de façon à ce qu'il présente une fréquence minimale de fonctionnement. 3. Procédé selon la revendication 1 ou 2, comprenant un forçage de la décroissance (DWN) de la tension dudit signal de contrôle (SC) jusqu'à l'expiration d'une seconde durée après la réapparition de transitions sur ledit signal de retour (CKFB). 4. Procédé selon la revendication 3, dans lequel après l'expiration de ladite seconde durée, la tension du signal de contrôle (SC) est pilotée à partir des signaux de sortie (UP PFD, DWN PFD) du comparateur de phase (14). 5. Procédé selon l'une des revendications 3 ou 4, comprenant après l'expiration de ladite première durée, une génération d'un signal auxiliaire (ULK) représentatif d'un dysfonctionnement de la boucle à verrouillage de phase. 6. Procédé selon la revendication 5, dans lequel la boucle à verrouillage de phase (BV) comporte une phase de démarrage à l'issue de laquelle un signal d'information (RD) est généré indiquant que la boucle à verrouillage de phase est prête à fonctionner, et dans lequel le signal auxiliaire (ULK) n'est pas généré tant que le signal d'information (RD) n'est pas émis. 20 7. Procédé selon l'une des revendications 1 à 6, dans lequel la détection de l'absence éventuelle de transitions sur le signal de retour (CKFB) pendant la première durée comprend un déclenchement d'un compteur (CMPT1), un comptage des impulsions du signal de 5 référence (CKIN), une réinitialisation du compteur (CMPT1) lors de l'occurrence de certaines au moins desdites transitions sur ledit signal de retour (CKFB), et l'atteinte d'une première valeur de comptage correspondant à ladite première durée. 8. Circuit intégré (CI) comprenant une boucle à verrouillage 10 de phase (BV) comportant un oscillateur (16) configuré pour être contrôlé en tension par un signal de contrôle (SC) et un comparateur de phase (14) configuré pour recevoir un signal de référence (CKIN) et un signal de retour (CKFB) issu du signal de sortie (SS) de l'oscillateur (16), des moyens de détection (MD) configurés pour 15 détecter une absence éventuelle de transitions sur le signal de retour (CKFB) pendant une première durée, et des moyens de commande (MC) configurés pour forcer la décroissance (DWN) de la tension dudit signal de contrôle (SC), en réponse à une telle absence, au moins jusqu'à une réapparition de transitions sur ledit signal de retour 20 (CKFB). 9. Circuit intégré (CI) selon la revendication 8, dans lequel l'oscillateur (16) contrôlé en tension comprend des moyens (MFP) configurés pour générer une fréquence minimale de fonctionnement pour l'oscillateur. 25 10. Circuit intégré (CI) selon la revendication 8 ou 9, dans lequel les moyens de commande (MC) sont configurés pour forcer la décroissance (DWN) de la tension dudit signal de contrôle (SC) jusqu'à l'expiration d'une seconde durée après la réapparition de transitions sur ledit signal de retour (CKFB). 30 11. Circuit intégré (CI) selon la revendication 10, dans lequel les moyens de commande (MC) sont configurés pour autoriser le pilotage de la tension du signal de contrôle (SC) à partir des signaux de sortie (UP PFD, DWN PFD) du comparateur de phase (14) après l'expiration de ladite seconde durée. 21 12. Circuit intégré (CI) selon l'une des revendications 10 ou 11, dans lequel les moyens de commande (MC) sont configurés pour générer un signal auxiliaire (ULK) après l'expiration de ladite première durée, le signal auxiliaire étant représentatif d'un 5 dysfonctionnement de la boucle à verrouillage de phase. 13. Circuit intégré (CI) selon la revendication 12, dans lequel la boucle à verrouillage de phase (BV) comporte une phase de démarrage à l'issue de laquelle elle est configurée pour générer un signal d'information (RD) indiquant qu'elle est prête à fonctionner, et 10 dans lequel les moyens de commande (MC) sont configurés pour ne pas générer le signal auxiliaire (ULK) tant que le signal d'information (RD) n'est pas émis. 14. Circuit intégré (CI) selon l'une des revendications 8 à 13, dans lequel les moyens de détection (MD) comprennent un premier 15 compteur (CMPT1) apte à compter des impulsions du signal de référence (CKIN) jusqu'à l'atteinte d'une première valeur de comptage correspondant à ladite première durée, et les moyens de commande sont aptes à effectuer une réinitialisation du compteur (CMPT1) lors de l'occurrence de certaines au moins desdites transitions sur ledit 20 signal de retour (CKFB). 15. Circuit intégré (CI) selon la revendication 14, dans lequel les moyens de commande (MC) comportent un deuxième compteur (CMPT2) apte à compter, après l'expiration de ladite première durée, les impulsions du signal de référence (CKFB) jusqu'à l'atteinte d'une 25 deuxième valeur de comptage correspondant à ladite seconde durée, le deuxième compteur ayant une entrée de réinitialisation couplée à la sortie du premier compteur. 16. Circuit intégré (CI) selon l'une des revendications 14 ou 15, dans lequel les moyens de commande (MC) comportent une 30 première porte logique recevant sur une première entrée le signal de sortie (CPT1) du premier compteur (CMPT1) et sur sa deuxième entrée un premier signal de commande issu du comparateur de phase 14, et une deuxième porte logique recevant sur une première entrée le signal de sortie (CPT1) du premier compteur (CMPT1) et sur sa deuxième 22 entrée un deuxième signal de commande issu du comparateur de phase 14. 17. Circuit intégré (CI) selon l'une des revendications 8 à 16, comportant en outre un microprocesseur (MIC) ayant une entrée 5 connectée à la borne de sortie de l'oscillateur 16. 18. Circuit intégré (CI) selon les revendications 12 et 17 dans lequel le microprocesseur est configuré pour recevoir également le signal auxiliaire (ULK).