Brevet FR3083001A1 — publié le 20191227

B17133 - DD18789 1 Description Capteur d'images [0001] Domaine [0002] La présente description concerne le domaine des capteurs d'images. Elle vise plus particulièrement le domaine des capteurs d'images réalisés en technologie 3D séquentielle. [0003] Exposé de l'art antérieur [0004] Un capteur d'images comporte classiquement une pluralité de pixels, par exemple agencés en matrice selon des rangées et des colonnes, chaque pixel comportant une photodiode et un circuit de lecture comportant un ou plusieurs transistors. [0005] Pour augmenter la densité surfacique d'intégration des pixels tout en conservant une surface de photo-détection importante par pixel et donc une sensibilité élevée, il a été proposé de réaliser des capteurs d'images sur deux niveaux semiconducteurs superposés. A titre d'exemple, la demande de brevet US2007/0018073 décrit un capteur dans lequel, dans chaque pixel, la photodiode et un transistor de sélection du circuit de lecture sont formés dans et sur un premier substrat semiconducteur, le reste du circuit de lecture étant formé dans et sur un deuxième substrat semiconducteur superposé au premier substrat. [0006] Pour limiter la précision d'alignement requise lors du report du deuxième substrat sur le premier substrat, il est notamment proposé dans la demande de brevet U52007/0018075 de d'abord réaliser les photodiodes et les transistors d'accès dans et sur le premier substrat semiconducteur, de déposer ensuite le deuxième substrat sur le premier substrat, puis seulement de former le reste du circuit de lecture dans et sur le deuxième substrat. Cette technologie de fabrication 2 B17133 - DD18789 est généralement appelée technologique 3D séquentielle ("3D" pour trois dimensions car le capteur est réalisé sur plusieurs niveaux semiconducteurs, et "séquentielle" car les composants du substrat semiconducteur supérieur sont réalisés seulement après avoir réalisé les composants du substrat semiconducteur inférieur et reporté le substrat supérieur sur le substrat inférieur). [0007] Un problème qui se pose lors de la réalisation d'un capteur d'images en technologique 3D séquentielle, est que les éléments de pixel formés dans et sur le premier substrat semiconducteur sont exposés à un budget thermique supplémentaire relativement élevé pendant la réalisation des éléments de pixels formés dans et sur le deuxième substrat semiconducteur. Ceci peut notamment conduire à dégrader les performances des photodiodes du capteur. En particulier, dans la demande de brevet US2007/0018075 susmentionnée, les photodiodes des pixels sont des photodiodes dites pincées, constituées chacune d'un empilement d'une région fortement dopée de type P et peu diffusée située en surface du premier substrat de type P, et d'une région enterrée de type N située sous et en contact avec la région fortement dopée de type P. Lors de la réalisation des transistors du deuxième substrat semiconducteur, le capteur peut atteindre des températures relativement élevées, pouvant aller jusqu'à 1000°C voire plus. Ceci entraine une diffusion des dopants depuis la région fortement dopée de type P vers la région enterrée de type N, modifiant ainsi le profil des dopages de la jonction et dégradant les performances de la photodiode. [0008] Résumé [0009] Un objet d'un mode de réalisation est de pallier tout ou partie des inconvénients des capteurs d'images connus réalisés en technologie 3D séquentielle. 3 B17133 - DD18789 [0010] Pour cela, un mode de réalisation prévoit un capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un détecteur à photogrille relié à un circuit de lecture par l'intermédiaire d'une première grille conductrice de transfert, dans lequel le détecteur à photogrille et la première grille de transfert sont formés dans et sur un premier substrat semiconducteur, et le circuit de lecture est formé dans et sur un deuxième substrat semiconducteur disposé sur le premier substrat, le capteur étant destiné à être éclairé du côté de la face du premier substrat opposée au deuxième substrat. [0011] Selon un mode de réalisation, le détecteur à photogrille comprend : une région d'accumulation de type de conductivité opposé à celui du premier substrat, formée dans le premier substrat ; - une couche diélectrique revêtant la région d'accumulation ; et - une grille conductrice revêtant la couche diélectrique. [0012] Selon un mode de réalisation, la distance entre la grille du détecteur à photogrille et la première grille de transfert est inférieure à 0,5 micromètres. [0013] Selon un mode de réalisation, le premier substrat est de type P et la région d'accumulation est de type N. [0014] Selon un mode de réalisation, le niveau de dopage de la région d'accumulation est compris entre 1017 et 101" atomes par cm'. [0015] Selon un mode de réalisation, la région d'accumulation est dopée à ]'arsenic. [0016] Selon un mode de réalisation, le capteur comprend en outre, sous la première grille de transfert, une première région de transfert de type de conductivité opposé à celui du 4 B17133 - DD18789 premier substrat, formée dans le premier substrat, la première région de transfert étant isolée de la première grille de transfert par une couche diélectrique. [0017] Selon un mode de réalisation, le détecteur à photogrille est en outre relié à un noeud d'évacuation par l'intermédiaire d'une deuxième grille conductrice de transfert formée sur le premier substrat conducteur. [0018] Selon un mode de réalisation, le capteur comprend, sous la deuxième grille de transfert, une deuxième région de transfert de type de conductivité opposé à celui du premier substrat, formée dans le premier substrat, la deuxième région de transfert étant isolée de la deuxième grille de transfert par une couche diélectrique. [0019] Selon un mode de réalisation, la distance entre la grille du détecteur à photogrille et la deuxième grille de transfert est inférieure à 0,5 micromètres. [0020] Selon un mode de réalisation, le détecteur à photogrille est relié au circuit de lecture par l'intermédiaire d'une métallisation située dans une ouverture traversant le deuxième substrat. [0021] Selon un mode de réalisation, le circuit de lecture comprend une pluralité de transistors MOS. [0022] Un autre mode de réalisation prévoit un procédé de fabrication d'un capteur tel que défini ci-dessus, comprenant les étapes successives suivantes : - former le détecteur à photogrille et la première grille de transfert dans et sur le premier substrat ; déposer le deuxième susbtrat sur le premier substrat ; et - former le circuit de lecture dans et sur le deuxième substrat. [0023] Bref exposé des dessins B17133-DD18789 [0024] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0025] [Fig. 1] la figure 1 est un schéma électrique d'un exemple d'un pixel d'un capteur d'image selon un mode de réalisation ; [0026] [Fig. 2] la figure 2 est une vue en coupe illustrant de façon schématique un exemple de réalisation du pixel de la figure 1 ; [0027] [Fig. 3] la figure 3 illustre un exemple d'un mode de fonctionnement du pixel de la figure 2 ; [0028] [Fig. 4] la figure 4 est une vue en coupe illustrant de façon schématique un autre exemple d'un pixel d'un capteur d'images selon un mode de réalisation ; [0029] [Fig. 5] la figure 5 illustre un exemple d'un mode de fonctionnement du pixel de la figure 4 ; et [0030] [Fig. 6] la figure 6 illustre un autre exemple d'un mode de fonctionnement du pixel de la figure 4. [0031] Exposé détaillé [0032] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0033] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, dans les exemples de réalisation de capteurs d'images en technologie 3D séquentielle décrits ci-après, les diverses 6 B17133 - DD18789 étapes de réalisation des éléments de pixel des premier et deuxième substrats conducteurs n'ont pas été détaillées, la mise en oeuvre de ces étapes étant à la portée de l'homme du métier à partir des indications de la présente description. [0034] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0033] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures, étant entendu que, en pratique, les dispositifs décrits peuvent être orientés différemment. [0036] Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0037] Selon un aspect d'un mode de réalisation, on prévoit un capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un détecteur a photogrille relie a un circuit de lecture par l'intermédiaire d'une grille de transfert, ce capteur étant réalisé en technologie 3D séquentielle dans et sur deux substrats semiconducteurs superposes. Plus particulièrement, le détecteur a photogrille et la grille de transfert sont formes dans et sur un premier substrat semiconducteur, et le circuit de lecture est forme en totalité 7 B17133 - DD18789 ou en partie dans et sur un deuxième substrat semiconducteur disposé sur le premier substrat, le capteur étant destiné à être éclairé du côté de la face du premier substrat opposée au deuxième substrat. [0038] Un avantage de ce mode de réalisation est que les détecteurs à photogrille sont relativement peu sensibles au budget thermique supplémentaire vu pendant la réalisation des éléments de pixel formés dans et sur le deuxième substrat semiconducteur. Ainsi, les performances des détecteurs préalablement formés dans le premier substrat semiconducteur ne sont pas dégradées du fait de la réalisation ultérieure du circuit de lecture dans le deuxième substrat semiconducteur. [0039] La figure 1 est un schéma électrique d'un exemple d'un pixel d'un capteur d'image selon un mode de réalisation. [0040] Le pixel de la figure 1 comprend un détecteur de photons à photogrille 101, relié à un noeud capacitif de lecture SN du pixel par l'intermédiaire d'une grille de transfert 103. Par détecteur à photogrille, on entend ici une capacité MOS planaire comportant un empilement d'une région dopée formée en partie supérieure d'un substrat semiconducteur et définissant une région d'accumulation de charges photogénérées, d'une couche diélectrique revêtant la face supérieure du substrat, et d'une grille conductrice, par exemple en silicium polycrisatllin dopé, revêtant la face supérieure de la couche diélectrique. Par grille de transfert, on entend ici une grille conductrice planaire isolée de la grille du détecteur 101, revêtant une portion du substrat située entre la région d'accumulation de charges du détecteur 101 et une région de lecture connectée au noeud SN, et isolée du substrat par une couche diélectrique. [0041] Le noeud de lecture SN est relié, de préférence connecté, à un circuit de lecture CTRL du pixel. Dans l'exemple de la figure 1, le circuit de lecture CTRL comprend 8 B17133 - DD18789 un transistor MOS de réinitialisation 105 reliant, par ses noeuds de conduction (source et drain), le noeud de lecture SN à un noeud d'application d'un potentiel d'alimentation haut VDD du pixel, par exemple commun à tous les pixels du capteur. Dans l'exemple représenté, le transistor 105 est un transistor MOS à canal N, dont la source (S) est reliée, de préférence connectée, au noeud SN et dont le drain (D) est relié, de préférence connecté, au noeud VDD. Le circuit de lecture CTRL comprend en outre un transistor MOS de lecture 107 monté en source suiveuse, dont la grille est reliée, de préférence connectée, au noeud SN. Dans l'exemple représente, le transistor 107 est un transistor MOS à canal N dont le drain (D) est relie, de préférence connecte, au noeud VDD. Le circuit de lecture CTRL comprend de plus un transistor MOS de sélection de lecture 109 reliant, par ses noeuds de conduction, la source (S) du transistor de lecture 107 a une piste conductrice de sortie CL du pixel, qui peut être commune à plusieurs pixels du capteur. Dans l'exemple représenté, le transistor 109 est un transistor MOS a canal N dont le drain (D) est relie, de préférence connecte, a la source (S) du transistor 107 et dont la source (S) est reliée, de préférence connectée, a la piste conductrice de sortie CL. [0042] En fonctionnement, les variations du potentiel du noeud de lecture SN sont reportées sur la source du transistor 107. Le pixel reçoit des signaux de commande PG, TG, RST et RS appliqués respectivement sur la grille du détecteur 101, sur la grille de transfert 103, et sur les grilles des transistors 105 et 109. [0043] A titre d'exemple, le pixel peut être commandé de la façon suivante : Pendant une phase d'intégration du pixel (précédée d'une étape de réinitialisation du détecteur à photogrille 101) les signaux de commande PC et TG sont choisis de façon à 9 B17133 - DD18789 isoler du noeud de lecture SN la région d'accumulation de charges photogénérées du détecteur 101. Les charges électriques générées dans le détecteur 101 sous l'effet de la lumière entraînent alors une diminution progressive du potentiel de la région d'accumulation de charges du détecteur 101. - Avant la fin de la phase d'intégration, le transistor de réinitialisation 105 peut être rendu passant de façon à réinitialiser le potentiel du noeud de lecture SN au potentiel VDD, puis le transistor 105 peut être ouvert de façon à isoler le noeud SN du noeud VDD. - Après l'étape de réinitialisation du noeud SN, le potentiel du noeud SN peut être lu et mémorisé lors d'une première étape de lecture, de façon à constituer une référence pour une étape ultérieure de mesure de la quantité de charges photogénérées accumulée dans la région d'accumulation du détecteur 101. Pour cela, le transistor de sélection 109 est rendu passant, de sorte que le potentiel du noeud SN est reporté sur la piste de sortie CL, par l'intermédiaire des transistors 107 et 109. Le potentiel de la piste CL peut alors être lu et mémorisé, via un circuit de lecture non représenté. - Après la première étape de lecture, les niveaux des signaux de commande PC et/ou TG sont modifiés de façon à provoquer le transfert des charges photogénérées accumulées dans le détecteur 101 sur le noeud de lecture SN. Le potentiel du noeud SN diminue alors d'une valeur représentative de la quantité de charges photogénerees accumulée dans le détecteur 101, et donc de l'intensité lumineuse reçue par le détecteur 101, pendant la phase d'intégration. - Le potentiel du noeud SN, reporté sur la piste de sortie CL par les transistors 107 et 109, peut alors être à nouveau B17133 - DD18789 lu lors d'une deuxième étape de lecture, par un circuit de lecture non représenté. La valeur du signal de sortie du pixel est par exemple égale à la différence entre le potentiel de référence lu sur la piste CL lors de la première étape de lecture, et le potentiel lu sur la piste CL lors de la deuxième étape de lecture. [0044] Un avantage de cette méthode de lecture, est qu'elle permet de s'affranchir au moins en partie de certaines sources de bruit, telles que le bruit de réinitialisation introduit par le transistor 105. [0045] A titre d'exemple, les pixels sont disposés en matrice, les pixels d'une même colonne partageant une même piste conductrice de sortie CL et les pixels de colonnes distinctes étant reliés à des pistes conductrices de sortie CL distinctes. Lors de l'acquisition d'une image, les pixels sont par exemple initialisés, puis intègrent le flux lumineux incident avant d'être lus rangée par rangée. Pour cela, dans chaque rangée de pixels du capteur, les grilles conductrices des détecteurs 101 des pixels de la rangée peuvent être connectées à une même piste conductrice (non représentée) recevant un signal de commande PG commun à tous les pixels de la rangée, les grilles de transfert 103 des pixels de la rangée peuvent être connectées à une même piste conductrice (non représentée) recevant un signal de commande TG commun à tous les pixels de la rangée, les grilles des transistors 105 des pixels de la rangée peuvent être connectées à une même piste conductrice (non représentée) recevant un signal de commande RST commun à tous les pixels de la rangée, et les grilles des transistors 109 des pixels de la rangée peuvent être connectées à une même piste conductrice (non représentée) recevant un signal de commande RS commun à tous les pixels de la rangée. 11 B17133 - DD18789 [0046] Comme Illustré de façon schématique sur la figure 1 par des cadres en traits Interrompus, le détecteur 101 et la grille de transfert 103 sont formés dans et sur un premier substrat semiconducteur Si, et le circuit de lecture CTRL est formé dans et sur un deuxième substrat semiconducteur 52, disposé sur le substrat Si. Sur la figure 1, on en outre représenté, sous la forme d'un trait épais, un via conducteur isolé traversant le substrat S2 et connectant le circuit de lecture CTRL, et plus particulièrement la source du transistor 105 et la grille du transistor 107, au noeud de lecture SN situé sur le substrat 51. [0047] la figure 2 est une vue en coupe illustrant de façon schématique un exemple de réalisation du pixel de la figure 1. [0048] Dans cet exemple, le capteur comprend un substrat semiconducteur inférieur Si et un substrat semiconducteur supérieur 52, séparés l'un de l'autre par une couche isolante intermédiaire 201. Les substrats Si et S2 sont par exemple en silicium monocristallin. Dans cet exemple, les substrats 51 et S2 sont dopés de type P, et sont destinés à être reliés à un noeud d'application d'un potentiel d'alimentation bas GND du capteur, par exemple la masse. A titre d'exemple, les substrats 51 et 52 ont chacun un niveau de dopage compris entre 5*10fl et 3*101' atomes/cm3. [0049] Dans chaque pixel, le détecteur 101 et la grille de transfert 103 du pixel sont formés dans et sur une portion du substrat 51, les transistors de contrôle 105, 107 et 109 du pixel étant formés dans et sur une portion du substrat 52, située en vis-à-vis de (c'est-à-dire alignée verticalement avec) la portion correspondante du substrat 51. [0050] Le détecteur 101 comprend une région dopée de type N 203 formée dans le substrat Si, par exemple par implantation. Dans cet exemple, la région 203 s'étend verticalement depuis la face supérieure du substrat Si, jusqu'à une profondeur 12 B17133 - DD18789 intermédiaire du substrat Si. A titre d'exemple, la région 203 s'étend dans le substrat Si jusqu'à une profondeur comprise entre 0,5 et 3 micrometres. A titre de variante, la région 203 peut s'étendre sur une épaisseur plus importante, éventuellement sur toute la hauteur du substrat Si. En outre, la région 203 n'est pas nécessairement formée par implantation mais peut, par exemple, correspondre a une portion d'une couche epitaxiee dopée in-situ. Latéralement, la région 203 s'étend par exemple sur la majeure partie de la surface du pixel. La région 203 définit une région d'accumulation de charges photogénerees du détecteur 101. Le niveau de dopage de la région 203 est de préférence relativement élevé, par exemple compris entre 1017 et 1018 atomes par cmG. Un avantage qui résulte de ce niveau de dopage élevé est que ceci permet de rendre faible ou négligeable l'impact du budget thermique supplémentaire vu par le détecteur 101 lors de la réalisation des éléments de pixel supérieurs dans et sur le substrat 52. En particulier, ceci permet de limiter les modifications du profil de dopage de la région 203 en cas de diffusion d'éléments dopants de type P dans la région 203. De préférence, la région 203 est dopée a l'arsenic, qui présente l'avantage d'être faiblement diffusant dans le silicium. [0051] On notera que dans une variante de réalisation (non représentée), la région d'accumulation 203 peut être enterrée, c'est-à-dire être séparée de la surface supérieure du substrat Si (et donc de la couche diélectrique 207) par une région du substrat dopée de type P. Ceci permet notamment de limiter le piégeage de charges photogénérées à l'interface entre la région d'accumulation 203 et la couche isolante 207. [0052] Le détecteur 101 comprend de plus une grille conductrice planaire 205, par exemple en silicium polycristallin, disposée au-dessus de la face supérieure du substrat Sl, en vis-à-vis de la région d'accumulation 203, et 13 B17133 - DD18789 séparée de la face supérieure du substrat Si par une couche diélectrique 207, par exemple en oxyde de silicium. A titre d'exemple, l'épaisseur de la couche 207 est comprise entre 20 et 100 nanomètres. [0053] Dans cet exemple, la couche diélectrique 207 est disposée sur et en contact avec la face supérieure du substrat Si, et la grille conductrice 205 est disposée sur et en contact avec la face supérieure de la couche diélectrique 207. La couche diélectrique 207 et la grille conductrice 205 s'étendent par exemple sur sensiblement toute la surface de la région 203. La couche diélectrique 207 constitue l'isolant de la capacité MOS formant le détecteur 101. Dans cet exemple, la couche diélectrique 207 s'étend de façon continue sur sensiblement toute la surface du substrat 51, et forme également l'isolant de grille de la grille de transfert 103 du pixel. [0054] Le pixel de la figure 2 comprend en outre une région de transfert 209 dopée de type N formée dans le substrat Si, par exemple par implantation. La région 209 a un bord latéral en contact avec un bord latéral de la région d'accumulation 203 du pixel. Dans cet exemple, la région 209 présente un niveau de dopage (N-) inférieur a celui de la région 203, par exemple un niveau de dopage compris entre 1016 et 1017 atomes/cm'. Les modes de réalisation décrits ne se limitent toutefois pas a ce cas particulier. La région de transfert 209 s'étend verticalement depuis la face supérieure du substrat Si, jusqu'à une profondeur intermédiaire du substrat Si, par exemple jusqu'à une profondeur sensiblement égale a celle de la région d'accumulation 203. De préférence, la région 209 est dopée a l'arsenic. [0055] La grille conductrice de transfert 103 du pixel, par exemple en silicium polycristallin, est disposée sur et en contact avec la face supérieure de la couche diélectrique 207, 14 B17133-DD18789 en vis-à-vis de la région de transfert 209. A titre d'exemple, la grille de transfert 103 s'étend sur sensiblement toute la surface de la région de transfert 209. Dans l'exemple représenté, la grille de transfert 103 et la grille conductrice 205 du détecteur 101 sont formées dans un même niveau conducteur, correspondant par exemple à un niveau de réalisation de grilles de transistors dans une filière de fabrication de circuits CMOS. La grille 103 et la grille 205 sont séparées l'une de l'autre par un espace isolant 213 situé à l'aplomb de la :onction entre la région d'accumulation 203 et la région de transfert 209. De préférence, la distance dl séparant latéralement la grille de transfert 103 de la grille 205 du détecteur 101 est faible, par exemple inférieure à 0,5 pm et de préférence inférieure à 0,30 pm, ce qui permet de faciliter le transfert des charges photogénérées de la région d'accumulation 203 vers le noeud de lecture SN. [0056] Le pixel de la figure 2 comprend de plus une région de lecture 211 dopée de type N, formée dans le substrat 51, par exemple par implantation. La région de lecture 211 est située du côté de la région de transfert 209 opposé à la région d'accumulation 203, et a un bord latéral en contact avec un bord latéral de la région de transfert 209. Autrement dit, la région de transfert 209 s'étend de la région d'accumulation 203 à la région de lecture 211. Dans cet exemple, la région de lecture 211 présente un niveau de dopage (N+) supérieur à celui de la région 203, par exemple un niveau de dopage compris entre 1019 et 1029 atomes/cm3. La région de lecture 211 s'étend verticalement depuis la face supérieure du substrat 51, jusqu'à une profondeur intermédiaire du substrat Sl, de préférence jusqu'à une profondeur inférieure à celle de la région d'accumulation 203 et à celle de la région de transfert 209. B17133 - DD18789 [0057] La partie inférieure du pixel peut être délimitée latéralement par une structure d'isolation périphérique s'étendant verticalement dans le substrat Si. Dans l'exemple représenté, la structure d'isolation périphérique comprend une tranchée d'isolation 215 peu profonde, par exemple de profondeur inférieure a celle de la région d'accumulation 203, remplie d'un matériau isolant, par exemple de l'oxyde de silicium, et, sous la tranchée 215, une région dopée de type P 217, de niveau de dopage (P+) supérieur a celui du substrat. A titre de variante (non representee), la structure d'isolation est formée par une tranchée profonde, par exemple de profondeur supérieure ou égale a celle de la région d'accumulation 203, les parois latérales et le fond de la tranchée étant revêtues d'une couche isolante, par exemple en oxyde de silicium, puis la tranchée étant remplie d'un matériau conducteur. On parle alors d'isolation par tranchée profonde capacitive ou CDTI (de l'anglais "Capacitive Deep Trench Isolation"). En fonctionnement, le matériau conducteur remplissant la tranchée peut être polarise, par exemple a un potentiel négatif, de façon a provoquer une accumulation de trous le long de la tranchée a l'interface entre la tranchée et la région d'accumulation 203, et neutraliser ainsi la génération de courant d'obscurité. A titre d'exemple, le matériau conducteur remplissant la tranchée est du silicium polycristallin dope de type P. Dans ce dernier cas, il est particulièrement avantageux que la région d'accumulation 203 présente un niveau de dopage élevé dans la mesure où il existe un risque que des dopants de type P diffusent de la tranchée vers la région 203, à travers la couche isolante revêtant les flancs de la tranchée. D'autres structures d'isolation périphérique peuvent toutefois être prévues, par exemple des tranchées entièrement remplies d'isolant, de profondeur supérieure ou égale a celle de la région d'accumulation 203. 16 B17133 - DD18789 [0058] La région de lecture 211 est en contact, par sa face supérieure, avec une métallisation 219 formant le noeud de lecture SN du pixel. [0059] Dans l'exemple de la figure 2, la couche isolante 201 faisant interface entre les substrats Si et S2, par exemple en oxyde de silicium, est déposée sur la face supérieure du susbtrat S1 après la formation du détecteur 101 et de la grille de transfert 103, dans et sur le substrat Si. [0060] Le substrat supérieur 52 est ensuite reporté, par exemple par collage moléculaire, sur la face supérieure de la couche isolante 201, puis les transistors 105, 107 et 109 du circuit de lecture CTRL sont formés dans et sur le substrat S2, du côté de la face supérieure du substrat S2. [0061] La métallisation 219 s'étend dans une ouverture traversant verticalement le substrat 52 et les couches isolantes 201 et 207, et connecte la face supérieure de la région de lecture 211 à la grille du transistor 107 et à la source du transistor 105. [0062] Les transistors 105, 107 et 109 comprennent chacun une grille conductrice 221, respectivement 223, respectivement 225, par exemple en silicium polycristallin, disposée au-dessus du substrat 52 et isolée de ce dernier par une couche diélectrique 222, respectivement 224, respectivement 226. La grille 223 du transistor 107 est en contact avec la métallisation 219. Les grilles 221 et 225 des transistors 105 et 109 sont en contact avec des métallisations (non représentées) destinées à être reliées, de préférence connectées, respectivement à un noeud d'application du signal de commande de réinitialisation RST et à un noeud d'application du signal de commande RS. [0063] Des régions de source/drain dopées de type N, par exemple de niveau de dopage compris entre 10' et 1020 atomes 17 B17133 - DD18789 par cm3, sont formées en partie supérieure du substrat 32, de part et d'autre des grilles 221, 223, 225 des transistors. Plus particulièrement, une région de type N 231 commune aux transistors 105 et 107, s'étendant entre la grille 221 du transistor 105 et la grille 223 du transistor, forme le drain du transistor 105 et le drain du transistor 107. La région 231 est en contact, par sa face supérieure, avec une métallisation (non représentée) reliée, de préférence connectée, à un noeud d'application du potentiel d'alimentation haut VDD. Une région de type N 233 disposée du côté de la grille 221 opposé à la région 231 définit la région de source du transistor 105. La région 233 est en contact, par sa face supérieure, avec la métallisation 219 définissant le noeud de lecture SN du pixel. Une région de type N 235 commune aux transistors 107 et 109, s'étendant entre la grille 223 du transistor 107 et la grille 225 du transistor 109, forme la source du transistor 107 et le drain du transistor 109. Une région de type N 237 disposée du côté de la grille 225 opposé à la région 235 définit la région de source du transistor 109. La région 237 est en contact, par sa face supérieure, avec une métallisation (non représentée) reliée, de préférence connectée, à la piste conductrice de sortie CL du pixel. [0064] Dans l'exemple représenté, une couche isolante 240, par exemple en oxyde de silicium, est déposée sur la face supérieure du substrat 32 après la formation des transistors 105, 107 et 109, la métallisation 219 étant formée au moins en partie dans la couche isolante 240. [0065] Bien que non détaillées sur la figure, des métallisations de connexion aux grilles conductrices 205 et 103, destinées à être connectées respectivement à un noeud d'application du signal de commande PC du détecteur 101 et à un noeud d'application du signal de commande TG de la grille 18 B17133 - DD18789 de transfert 103, peuvent être formées dans la couche isolante 201, et/ou dans la couche Isolante 240. Dans ce dernier cas, ces métallisations peuvent être reliées aux grilles conductrices 205 et 103 par l'intermédiaire de vias traversant le substrat 52. De préférence, aucune métallisation n'est formée dans la couche isolante 201 avant le report du substrat 52. En effet, la formation de métallisations dans la couche isolante 201 avant le report du substrat 32 conduirait à restreindre significativement le budget thermique disponible pour la réalisation des éléments de pixel formés dans et sur le substrat 52. De plus ceci conduirait à introduire du métal dans les équipements utilisés pour la réalisation des éléments de pixel formés dans et sur le substrat 32, ce qui n'est pas souhaitable. Ainsi, dans un mode de réalisation préféré, les métallisations de connexion aux grilles conductrices 205 et 103 sont formées dans la couche isolante 240 et reliées aux grilles conductrices 205 et 103 par l'intermédiaire de vias conducteurs traversant le substrat S2. [0066] Le capteur décrit en relation avec la figure 2 est destiné à être éclairé du côté de la face du substrat 31 opposée au substrat 52. Le substrat Si est donc de préférence relativement mince, pour permettre aux charges photogénérées d'atteindre la région d'accumulation 203. Une étape d'amincissement du substrat Sl, par sa face inférieure, est par exemple prévue après la réalisation des transistors 105, 107 et 109 dans le substrat supérieure Si. A titre d'exemple, après amincissement, l'épaisseur du substrat 51 est comprise entre 3 et 10 micromètres. [0067] Des couches additionnelles (non représentées) ayant des fonctions de passivation électrique et/ou des fonctions optiques, par exemple antireflet, peuvent être déposées sur la face inférieure du substrat Si. 19 B17133-DD18789 [0068] La figure 3 illustre un exemple d'un mode de fonctionnement du pixel de la figure 2. On a représenté plus particulièrement de façon schématique : - en partie (A) de la figure 3, de gauche à droite, le détecteur 101, la grille de transfert 103, et le noeud de lecture SN ; - en partie (B) de la figure 3, de gauche à droite, les niveaux de potentiel maximaux dans la région d'accumulation 203, dans la région de transfert 209 et dans la région de lecture 211 pendant une phase d'intégration du pixel ; et - en partie (C) de la figure 3, de gauche à droite, les niveaux de potentiel maximaux dans la région d'accumulation 203, dans la région de transfert 209 et dans la région de lecture 211 pendant une phase de lecture du pixel. [0069] On notera que sur les figures 3(B) et 3(C), l'axe des ordonnées, représentant les niveaux de potentiel, est orienté vers le bas, c'est-à-dire que plus la position sur l'axe est basse, plus le potentiel est élevé, et inversement. [0070] Pendant une phase d'intégration du pixel (figure 3(B)), les potentiels de commande PC et TG sont choisis de façon à isoler la région d'accumulation de charges photogénérées 203 du détecteur 101 de la région de lecture 211 du pixel. Dans l'exemple représenté, un potentiel positif relativement élevé est appliqué sur la grille conductrice 205 du détecteur 101 (signal PG), et un potentiel positif relativement faible, ou un potentiel nul ou négatif, est appliqué sur la grille conductrice de transfert 103 (signal TG). A titre d'exemple, les potentiels PC et TG sont choisis pour que le potentiel maximal dans la région d'accumulation 203 (en l'absence de charges photogénérées) ait une valeur VINT relativement élevée, par exemple de l'ordre de 2 volts, et que le potentiel maximal dans la région de transfert 209 ait une valeur VTG B17133- DD18789 relativement basse, par exemple comprise entre 0,1 et 0,5 volt. Il se forme donc un puits de potentiel dans la région d'accumulation 203, et une barrière de potentiel au niveau de la région de transfert 209. Pendant l'intégration, les électrons photogénérés s'accumulent dans la région d'accumulation 203, entrainant une diminution progressive du potentiel de la région 203. Sur les figures 3(B) et 3(0), les charges photogénérées sont représentées schématiquement par des régions hachurées. [0071] Lors de la phase de lecture (figure 3(C)), les potentiels de commande PG et/ou TG sont modifiés de façon à transférer les charges photogénérées accumulées dans la région 203 vers la région de lecture 211. Dans l'exemple de la figure 3, le potentiel de commande TG de la grille de transfert 103 est maintenu inchangé, tandis que le potentiel de commande PG est ramené à 0 volt ou à une valeur négative, de façon à abaisser le potentiel maximal dans la région d'accumulation 203 sous la valeur VBG. Il en résulte que l'ensemble des charges photogénérées accumulées dans la région 203 pendant la phase d'intégration est transféré dans la région de lecture 211. Le potentiel du noeud de lecture SN diminue alors d'une valeur représentative de la quantité de charges photogénérées accumulée dans la région 203. [0072] La figure 4 est une vue en coupe illustrant de façon schématique un autre exemple d'un pixel d'un capteur d'images selon un mode de réalisation. Le pixel de la figure 4 comprend les mêmes éléments que le pixel de la figure 2, agencés sensiblement de la même manière, et diffère du pixel de la figure 2 en ce qu'il comprend en outre un dispositif antiéblouissement permettant d'éviter, en cas de saturation de la région d'accumulation 203 du détecteur 101 d'un pixel, que des charges photogénérées dans ce pixel fuient vers des pixels voisins. 21 B17133- DD18789 [0073] Le pixel de la figure 4 comprend une région de transfert additionnelle 401 dopée de type N formée dans le substrat Si, par exemple par implantation. La région 401 a un bord latéral en contact avec un bord latéral de la région d'accumulation 203 du pixel. La région de transfert 401 est en revanche disjointe de la région de transfert 209. A titre d'exemple, la région de transfert 401 est située du côté de la région d'accumulation 203 oppose à la région de transfert 209. Dans cet exemple, la région 401 présente un niveau de dopage (N-) inférieur à celui de la région 203. A titre d'exemple, la région de transfert 401 présente un niveau de dopage sensiblement identique à celui de la région de transfert 209. La région de transfert 401 s'étend verticalement depuis la face supérieure du substrat Si, jusqu'à une profondeur intermédiaire du substrat Si, par exemple jusqu'à une profondeur sensiblement égale à celle de la région de transfert 209. De préférence, la région 401 est dopée à l'arsenic. [0074] Le pixel de la figure 4 comprend en outre une grille conductrice de transfert additionnelle 403, par exemple en silicium polycristallin, disposée sur et en contact avec la face supérieure de la couche diélectrique 207, en vis-à-vis de la région de transfert 401. A titre d'exemple, la grille de transfert 403 s'étend sur sensiblement toute la surface de la région de transfert 401. La grille de transfert 403 est par exemple formée dans le même niveau conducteur que les grilles 205 et 103. La grille 403 et la grille 205 sont séparées l'une de l'autre par un espace isolant 405 situé à l'aplomb de la jonction entre la région d'accumulation 203 et la région de transfert 401. De préférence, la distance d2 séparant latéralement la grille de transfert 401 de la grille 205 est faible, par exemple inférieure à 0,5 pm et de préférence inférieure à 0,30 pm. 22 B17133 - DD18789 [0075] Le pixel de la figure 4 comprend de plus une région d'évacuation 407 dopée de type N, formée dans le substrat Si, par exemple par implantation. La région 407 est située du côté de la région de transfert 401 opposé à la région d'accumulation 203, et a un bord latéral en contact avec un bord latéral de la région de transfert 401. Autrement dit, la région de transfert 401 s'étend de la région d'accumulation 203 a la région de 407. Dans cet exemple, la région 407 présente un niveau de dopage (N+) supérieur à celui de la région 203, par exemple un niveau de dopage sensiblement égal à celui de la région de lecture 211. La région 407 s'étend verticalement depuis la face supérieure du substrat Si, jusqu'à une profondeur intermédiaire du substrat Si, par exemple jusqu'à une profondeur sensiblement égale à celle de la région de lecture 211. De préférence, la région 407 est dopée à l'arsenic. [0076] La région 407 est en contact, par sa face supérieure, avec une métallisation 409 reliée, de préférence connectée, à un noeud d'application du potentiel d'alimentation haut VDD. A titre d'exemple, la métallisation 409 s'étend dans une ouverture traversant verticalement le substrat 52 et les couches Isolantes 201 et 207. [0077] La grille de transfert additionnelle 403 est destinée à être connectée à un noeud d'application d'un signal de commande AB du dispositif anti-éblouissement. De préférence, les métallisations de connexion à la grille 403 sont formées dans la couche isolante 240 revêtant le substrat S2, et sont reliées à la grille 403 par l'intermédiaire d'un via conducteur traversant le substrat S2. [0078] La figure 5 illustre un exemple d'un mode de fonctionnement du pixel de la figure 4. On a représenté plus particulièrement de façon schématique : 23 B17133- DD18789 en partie (A) de la figure 5, de gauche à droite, la grille de transfert 403, le détecteur 101, la grille de transfert 103, et le noeud de lecture SN ; en partie (B) de la figure 5, de gauche à droite, les niveaux de potentiel maximaux dans la région de transfert 401, dans la région d'accumulation 203, dans la région de transfert 209 et dans la région de lecture 211 pendant une phase d'intégration du pixel ; et en partie (C) de la figure 5, de gauche à droite, les niveaux de potentiel maximaux dans la région de transfert 401, dans la région d'accumulation 203, dans la région de transfert 209 et dans la région de lecture 211 pendant une phase de lecture du pixel. [0079] On notera que sur les figures 5(B) et 5(0), l'axe des ordonnées, représentant les niveaux de potentiel, est orienté vers le bas, c'est-à-dire que plus la position sur l'axe est basse, plus le potentiel est élevé, et inversement. [0080] Pendant une phase d'intégration du pixel (figure 5(B)), les potentiels de commande AB, PG et TG sont choisis de façon à isoler la région d'accumulation de charges photogénérées 203 du détecteur 101 de la région de lecture 211 et de la région d'évacuation 407 du pixel. Dans l'exemple représenté, un potentiel positif relativement élevé est appliqué sur la grille conductrice 205 du détecteur 101 (signal PG), et un potentiel positif relativement faible, ou un potentiel nul ou négatif, est appliqué sur la grille de transfert 103 (signal TG) et sur la grille de transfert additionnelle 403 (signal AB). A titre d'exemple, les potentiels AB, PG et TG sont choisis pour que le potentiel maximal dans la région d'accumulation 203 (en l'absence de charges photogénérées) ait une valeur VINT relativement élevée, par exemple de l'ordre de 2,5 volts, que le potentiel maximal dans la région de transfert 209 ait une valeur VTG relativement basse, par 24 B17133 - DD18789 exemple de l'ordre de 0,2 volts, et que le potentiel maximal dans la région de transfert 401 ait une valeur VAB relativement basse mais supérieure à la valeur VTG, par exemple de l'ordre de 0,5 volts. Il se forme donc un puits de potentiel dans la région d'accumulation 203, et des barrières de potentiel au niveau des régions de transfert 209 et 401, étant entendu que la hauteur de la barrière de potentiel au niveau de la région de transfert 401 est plus qu'au niveau de la région de transfert 209. Pendant l'intégration, les électrons photogénérés s'accumulent dans la région d'accumulation 203, entrainant une diminution progressive du potentiel de la région 203. Lorsque le potentiel de la région d'accumulation 203 atteint la valeur VAS, les charges photogénérées supplémentaires générées dans le détecteur 101 sont évacuées vers la région 407 puis vers le noeud d'alimentation haut VDD du pixel. [0081] Lors de la phase de lecture (figure 5(C)), les potentiels de commande AB, PG et/ou TG sont modifiés de façon à transférer les charges photogénérées accumulées dans la région 203 vers la région de lecture 211. Dans l'exemple de la figure 5, le potentiel de commande AB est ramené à 0 volts ou à une valeur négative, de façon à abaisser le potentiel maximal dans la région 401 sous la valeur VAS, par exemple à 0 volts. Les potentiels de commande PG et TG sont quant à eux respectivement abaissé et augmenté, de façon à créer une marche de potentiel conduisant à transférer dans la région de lecture 211 l'ensemble des charges photogénérées accumulées dans la région 203. Plus particulièrement, les potentiels PG et TG sont choisis de façon que le potentiel maximal dans la région de transfert 209 soit amené à une valeur V1 supérieure à la valeur VTG mais inférieure au potentiel de la région de lecture 211, par exemple une valeur V1 de l'ordre de 1,5 volts, et de façon que le potentiel maximal dans la région d'accumulation 203 soit ramené à une valeur V2 supérieure à B17133 - DD18789 la valeur du potentiel de la région de transfert 401 mais inférieure à la valeur V1, par exemple une valeur V2 de l'ordre de 1 volt. Il en résulte que l'ensemble des charges photogénérées accumulées dans la région 203 pendant la phase d'intégration est transféré dans la région de lecture 211. Le potentiel du noeud de lecture SN diminue alors d'une valeur représentative de la quantité de charges photogénérées accumulée dans la région 203. [0082] La figure 6 est une représentation similaire à la figure 5, illustrant un autre exemple d'un mode de fonctionnement du pixel de la figure 4. [0083] Le mode de commande de la figure 6 diffère du mode de commande de la figure 5 principalement en ce que, dans l'exemple de la figure 6, pendant la phase d'intégration du pixel (figure 6(3)), le potentiel maximal VINT dans la région d'accumulation 203 du détecteur est plus faible que dans l'exemple de la figure 5, par exemple de l'ordre de 1,5 volts. Lors de la phase de lecture du pixel (figure 6(C)), les potentiels de commande PG et AB du détecteur 101 restent inchangés. Le potentiel de commande TG est quant a lui augmente de facon que le potentiel maximal dans la région de transfert 209 soit amené a une valeur V1 supérieure a la valeur VINT mais inférieure au potentiel de la région de lecture 211, par exemple une valeur V1 de l'ordre de 2 volts. Il en résulte que l'ensemble des charges photogénérées accumulées dans la région 203 pendant la phase d'intégration est transféré dans la région de lecture 211. Le potentiel du noeud de lecture SN diminue alors d'une valeur représentative de la quantité de charges photogénérées accumulée dans la région 203. [0084] On notera que le dispositif anti-éblouisement de la figure 4 peut aussi être utilisé pour contrôler le temps d'intégration des pixels. En effet, en polarisant à un état 26 B17133 - DD18789 haut la grille 403 pendant le début de la phase d'intégration, les charges photogénérées sont directement évacuées dans le drain 407 et de ce fait ne sont pas accumulées dans la région 203. Le démarrage de l'intégration peut ainsi être contrôlé par le passage à l'état bas du niveau appliqué sur la grille 403. [0083] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples de dimensions et de matériaux décrits ci-dessus. De plus, les modes de réalisation décrits ne se limitent pas à l'exemple particulier de circuit de lecture décrit ci-dessus. [0086] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. 27 B17133-D018789 REVENDICATIONS[Revendication 1] 1. Capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un détecteur à photogrille (101) relié à un circuit de lecture par l'intermédiaire d'une première grille conductrice de transfert (103), dans lequel le détecteur à photogrille (101) et la première grille de transfert (103) sont formas dans et sur un premier substrat semiconducteur (Si), et le circuit de lecture (CTRL) est formé dans et sur un deuxième substrat semiconducteur (32) disposé sur le premier substrat (51), le capteur étant destiné à être éclairé du côté de la face du premier substrat (31) opposée au deuxième substrat (52). [Revendication 2] 2. Capteur selon la revendication 1, dans lequel détecteur à photogrille (101) comprend : - une région d'accumulation (203) de type de conductivité opposé à celui du premier substrat (31), formée dans le premier substrat (Si) (207) revêtant la région - une couche diélectrique d'accumulation (203) ; et - une grille conductrice diélectrique (207). [Revendication 3] 3. Capteur selon la revendication 2, dans lequel la (205) revêtant la couche distance entre la grille (205) du détecteur à photogrille (101) et la première grille de transfert (103) est inférieure à 0,5 micromètres. [Revendication 4] 4. Capteur selon la revendication 2 ou 3, dans lequel le premier substrat (51) est de type P et la réa-ion d'accumulation (203) est de type N. [Revendication 5] 5. Capteur selon la revendication 4, dans lequel le niveau 28 B17133-0018789 de dopage de la région d'accumulation (203) est compris entre 1017 et 1018 atomes par cm'. [Revendication 6] o. Capteur selon la revendication 4 ou 5, dans lequel, la région d'accumulation est dopée à l'arsenic. [Revendication 7] 7, Capteur selon l'une quelconque des revendications 1 à 6, comprenant en outre, sous la première grille de transfert (103), une première région de transfert (209) de type de conductivité opposé à celui du premier substrat (Si), formée dans le premier substrat (S1), la première région de transfert (209) étant isolée de la première grille de transfert (103) par une couche diélectrique (207). [Revendication 8] 8. Capteur selon l'une quiconque des revendications 1 à 7, dans lequel le détecteur à photogrille (101) est en outre relié à un noeud d'évacuation (VDD) par 1' intermédiaire d'une deuxième grille conductrice de transfert (403) formée sur le premier substrat conducteur (Si). [Revendication 91 9. Capteur selon la revendication 8 comprenant, sous la deuxième grille de transfert. (403), une deuxième région de transfert (401) de type de conductivité opposé à celui du premier substrat (Si), formée dans le premier substrat (Si) la deuxième région de transfert (401) étant. isolée de la deuxième grille de transfert (403) par une couche diélectrique (207). [Revendication 10] 10. Capteur selon la revendication 9, dans lequel la stance entre la grille (205) du détecteur à photogrille (101) et la deuxième grille de transfert (403) est inférieure à 0,5 micromètres. [Revendication 11] 11. Capteur selon l'une quelconque des revendications 1 à 29 1317133-DD18789 10, dans lequel le détecteur à photogrille (101) est relié au circuit de lecture (CTRL) par l'intermédiaire d'une métallisation (219) située dans une ouverture traversant le deuxième substrat (S2). [Revendication 12] 22. Capteur selon l'une Quelconque des revendications 1 à 11, dams lequel le circuit de lecture (CTRL) comprend une pluralité de transistors MOS. [Revendication 13] 13. Procédé de fabrication d'un capteur- selon l'une quelconque des revendications 1 à 12, comprenant les étapes successives suivantes : former le détecteur à photogrille (101) et la première grille de transfert (103) dams et sur le premier substrat (Si) déposer le deuxième susbtrat (S2) sur le premier. substrat (Si) ; et former le circuit de lecture (CTRL) dans et sur le deuxième substrat (52).