Brevet FR3087607A1 — publié le 20200424

Dispositif imageur à obturation globale Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés, et plus particulièrement les circuits intégrés imageurs à obturation globale comportant une matrice de pixels. Les circuits imageurs comportent classiquement une matrice de pixels dont chaque pixel comporte une photodiode et un circuit de transfert configuré pour transférer la charge du pixel vers un circuit de traitement. Le circuit de traitement peut par exemple comprendre un convertisseur analogique-numérique. Dans les circuits imageurs à obturation globale (« global shutter » en langue anglaise), les charges des pixels peuvent être transférées simultanément. Le transfert comprend une phase de stockage des charges par exemple sous forme d'une tension. Dans de tels imageurs, chaque colonne de la matrice de pixels est associée à des moyens de traitement, qui seront successivement connectés à chaque pixel de la colonne afin de transférer simultanément les charges de tous les pixels. Dans des conditions de faible luminosité, la photodiode génère un nombre faible de charges. Le faible signal représentatif dudit nombre de charges est altéré par le bruit et par les courants de fuite des transistors contenus dans chaque pixel. Il existe donc un besoin de récupérer un signal le plus intègre possible pour l'envoyer aux moyens de traitement. Selon un aspect, il est proposé un dispositif imageur comportant une matrice de pixels dans laquelle chaque pixel comprend : - une zone photosensible configurée pour intégrer un signal lumineux ; - une borne configurée pour délivrer un signal de référence, par exemple une tension de référence ; - un premier noeud de stockage capacitif configuré pour recevoir un signal représentatif du nombre de charges générées par ladite zone photosensible ; 2 - un deuxième noeud de stockage capacitif configuré pour recevoir ledit signal de référence ; - un premier transistor de transfert couplé entre le premier noeud de stockage capacitif et la zone photosensible, et un deuxième transistor de 5 transfert couplé entre le deuxième noeud de stockage capacitif et la borne, les deux transistors de transfert ayant une électrode de conduction commune et un substrat commun, ledit substrat commun étant couplé au premier noeud de stockage capacitif. Par « couplage » on entend une connexion électrique directe ou 10 indirecte par l'intermédiaire d'autres composants. La tension de référence est avantageusement une tension d'initialisation d'un noeud du pixel permettant un transfert ultérieur des charges hors de la zone photosensible. Le premier noeud de stockage capacitif étant couplé au substrat 15 commun des deux transistors permet de mettre le substrat et le premier noeud de stockage à la même tension. Dans les conditions de faible luminosité, les jonctions des deux transistors présentent grâce à ce couplage, de faibles courants de fuite communément appelés « courants d'obscurité ». 20 Selon un mode de réalisation, les deux transistors de transfert sont couplés en parallèle ; Selon un autre mode de réalisation possible, les deux transistors de transfert sont couplés en série ; Selon un mode de réalisation, le substrat commun est polarisé en 25 inverse. La polarisation inverse du substrat permet de réduire davantage les courants de fuite au niveau des jonctions des deux transistors. Avantageusement, la tension inverse appliquée au substrat peut être par exemple comprise entre 10 mV et 300 mV. 30 D'autres avantages et caractéristiques de l'invention apparaîtront à la lecture de la description détaillée des modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 4 illustrent schématiquement différents modes de réalisation de l'invention. 3 La figure 1 illustre un exemple de réalisation d'un dispositif imageur DIS comportant une matrice MAT de pixels PX comportant plusieurs colonnes Cn, par exemple un nombre de colonnes supérieur à mille. La matrice MAT comprend également plusieurs lignes Lg 5 Chaque colonne Cn est couplée à des moyens de traitement configurés pour réaliser des opérations sur les signaux extraits des pixels lors de leur lecture, par exemple des opérations de conversion analogique numérique, et à des moyens de polarisation, par exemple des sources de courant, configurés pour délivrer un courant de polarisation sensiblement 10 identique avantageusement stable sur chaque colonne de la matrice. Par « sensiblement identique », on entend par exemple une égalité avec une marge d'erreur inférieure à 10%. Un courant « stable » s'entend par exemple comme un courant dont les variations d'intensité restent inférieures à 1%. 15 La figure 2 illustre un exemple de réalisation d'un pixel PX de la matrice MAT. A des fins de simplification, seules deux colonnes VXA et VXB sont représentées ici. Les moyens de polarisation sont ici des sources de courant GEN1 et 20 GEN2. Par exemple, la source de courant GEN1 est configurée pour délivrer un courant de polarisation sur la colonne VXA et la source de courant GEN2 est configurée pour délivrer un courant de polarisation sur la colonne VXB. 25 Chaque pixel de la matrice PX a une structure classique et connue en soi. Le pixel peut avantageusement être un pixel ayant deux noeuds de stockage capacitifs, ici les noeuds VSTI et VST2. Le pixel PX illustré a une structure « lOT » comportant 10 transistors MI à M10 et une zone photosensible PH par exemple une 30 photodiode configurée pour intégrer un signal lumineux SL. Le premier transistor M1 a une première électrode de conduction couplée à une borne VRTPIX et une deuxième électrode de conduction couplée à une première électrode de conduction du troisième transistor M3 par une connexion VSF 4 Une borne VRTPIX est configurée pour délivrer une tension de référence à la première électrode de conduction du premier transistor MI. Cette tension est avantageusement autour de 2.5 V. Le transistor MI se comporte comme un amplificateur de base. 5 Le deuxième transistor M2 a également une première électrode de conduction couplée à la borne VRTPIX, et une deuxième électrode de conduction couplée à la grille du premier transistor MI. La grille du deuxième transistor M2 est commandée par un signal de commande RST. 10 Une deuxième électrode de conduction du deuxième transistor M2 est également couplée à un noeud VSN configuré pour effectuer une conversion charge-tension. La tension de référence permet ici d'initialiser le potentiel du noeud VSN à une valeur haute. Cela permettra par la suite de transférer des 15 charges hors de la zone photosensible PH. Pour effectuer la conversion charge-tension, le noeud VSN est couplé à un condensateur CPH configuré pour stocker lesdites charges. Le troisième transistor M3 a une première électrode de conduction couplée à la deuxième électrode de conduction du premier transistor MI. 20 La deuxième électrode de conduction du troisième transistor M3 est couplée à une source de courant ISRC. Le transistor M3 reçoit sur sa grille une tension de polarisation délivrée par un noeud VCAS. Elle est avantageusement autour de IV. La grille du transistor M4 est commandée par un signal de 25 commande TG, et sa première électrode de conduction est couplée à la zone photosensible PH. La deuxième électrode de conduction du transistor M4 est couplée au noeud VSN. Le cinquième transistor M5 correspondant à un premier transistor de 30 transfert, a sa grille commandée par un signal de commande S2, sa première électrode de conduction couplée à la première électrode du troisième transistor M3 et sa deuxième électrode de conduction couplée au premier noeud de stockage capacitif VST I. Le premier noeud de stockage capacitif VST I est également couplé 35 par une connexion CXI au substrat du cinquième transistor M5. 5 Le premier noeud de stockage capacitif VSTI est configuré pour recevoir un signal représentatif du nombre de charges générées par la zone photosensible PH. Il est couplé à un premier condensateur Cl couplé à une source de tension VCDTI délivrant avantageusement une tension autour de 5 -IV. Le sixième transistor M6 a sa grille couplée au premier noeud de stockage capacitif VSTI, sa première électrode de conduction couplée à un noeud VRTRD et sa deuxième électrode de conduction couplée à une première électrode de conduction du septième transistor M7. 10 Le septième transistor M7 a sa deuxième électrode de conduction couplée à la colonne VXB. Le huitième transistor M8 correspond à un deuxième transistor de transfert. Le huitième transistor M8 a sa grille commandée par un signal de 15 commande Si, sa première électrode de conduction couplée à la deuxième électrode du premier transistor MI et sa deuxième électrode de conduction couplée au deuxième noeud de stockage capacitif VST2. Le premier noeud de stockage capacitif VSTI est également couplé par une connexion CX2 au substrat du huitième transistor M8. 20 Il est à noter que les deux transistors de transfert sont couplés en parallèle. En effet, deux premières électrodes de conduction des deux transistors de transfert sont reliées par la connexion VSF et les deux autres électrodes de conduction partagent la même source de tension VCDTI. Le deuxième noeud de stockage capacitif VST2 est configuré pour 25 recevoir un signal de référence, en l'espèce la tension de référence présente sur la borne VRTPIX. Il est couplé à un deuxième condensateur C2 couplé à la source de tension VCDTI. Le neuvième transistor M9 a sa grille couplée au deuxième noeud de stockage capacitif VST2, sa première électrode de conduction couplée au 30 noeud VRTRD et sa deuxième électrode de conduction couplée à une première électrode de conduction du dixième transistor 1\410. Le dixième transistor MIO a sa grille commandée par un signal de commande RD et sa deuxième électrode est couplée à la colonne VXA. Il est à noter que les transistors MI à M4, M6, M7, M9 et MIO ont 35 un substrat commun couplé à la masse. 6 Les transistors M5 et M8 ont également un substrat commun polarisé en inverse et isolé du substrat que les autres transistors partagent. Le fonctionnement de la structure lOT est connu de l'homme du métier. Il sera donc décrit de manière succincte. 5 Avant que la période d'intégration ne débute, le signal de commande TG est à l'état haut. Cela permet d'éviter la conservation de charges parasites au niveau de la zone photosensible PH. Le signal de commande TG passe ensuite à l'état bas une fois la période d'intégration commencée. 10 Par « période d'intégration » on entend la période permettant d'acquérir une valeur représentative du niveau d'éclairement de ladite zone photosensible PH. La zone photosensible PH intègre le signal lumineux SL mais ne transmet pas les charges générées au noeud VSN, le quatrième transistor M4 15 commandé par ledit signal de commande TG étant non passant. Le signal de commande RST étant à l'état haut, le deuxième transistor M2 est passant. Le noeud VSN a une tension égale à celle délivrée par la borne VRTPIX. C'est le signal de référence qui a une composante bruit élevée. 20 Lorsque le signal de commande RST passe à l'état bas et le signal de commande SI à l'état haut, le premier transistor MI recopie la tension de sa grille sur sa deuxième électrode de conduction couplée à la première électrode de conduction du huitième transistor M8 qui est passant. Le signal de commande S2 est à l'état bas bloquant le transistor M5. 25 Le signal de référence est donc transféré au deuxième noeud de stockage capacitif VST2. Le signal de commande Si passe à l'état bas et bloque le huitième transistor M8. A la fin de la période d'intégration, le signal de commande TG passe à l'état haut et rend le quatrième transistor M4 passant. Les charges 30 photogénérées dans la zone PH sont donc transférées au condensateur CPH et le noeud VSN reçoit un signal représentatif du nombre de charges générées par ladite zone photosensible PH. Le signal de commande TG passe à l'état bas et le signal de commande S2 à l'état haut. Le premier transistor MI est configuré pour 35 recopier sensiblement la tension de sa grille sur sa deuxième électrode de 7 conduction couplée à la première électrode de conduction du cinquième transistor M5 qui est passant. Le signal représentatif du nombre de charges générées par ladite zone photosensible PH est alors transféré au premier noeud de stockage 5 capacitif VST1. Le signal de référence et le signal représentatif du nombre de charges générées par la zone photosensible PH sont ensuite lus. Pour cela, le neuvième et dixième transistor M9, M10 permettent de copier le signal de référence présent dans le deuxième noeud de stockage VST2 sur la 10 colonne VXA, et le sixième et septième transistor M6, M7 permettent de copier le signal représentatif des charges générées par la zone photosensible PH sur la colonne VXB. Le bruit présent dans le premier noeud de stockage VST I et dans le deuxième noeud de stockage VST2 sera retiré par lesdits moyens de 15 traitement. On se réfère maintenant plus particulièrement à la figure 3 qui est une vue en coupe illustrant schématiquement une réalisation d'une partie du pixel de la figure 2 sur et dans un substrat semiconducteur SB, par exemple un substrat massif ou du type silicium sur isolant, d'un circuit 20 intégré IC. Le substrat SB, ici de type P, forme un substrat commun uniquement pour les deux transistors de transfert M5 et M8. Un premier contact CT 1 est relié au drain D5 du premier transistor de transfert M5 et un deuxième contact CT2 permet de connecter la grille 25 dudit premier transistor de transfert M5 à la ligne véhiculant le signal de commande S2. Les deux transistors M5 et M8 ont une électrode de conduction commune, ici la source SC. Un contact VSF est connecté sur la source SC. 30 Un quatrième contact CT4 est également illustré connectant la grille du deuxième transistor de transfert M8 à la ligne véhiculant le signal de commande Si, et un cinquième contact CT5 est connecté au drain D8 du deuxième transistor de transfert M8 et permet de le relier au deuxième noeud de stockage capacitif VST2. 8 Le substrat SUB comporte une région RGB surdopée P+, reliée au drain D5 du transistor M5 par un sixième contact CT6, une portion de piste métallique VSTI et le contact CT I. De ce fait, le drain D5 du premier transistor de transfert M5 est 5 connecté au substrat SB, commun aux deux transistors M5 et M8. Par ailleurs, la portion de piste métallique VST1 forme le premier noeud de stockage capacitif qui est bien connecté au substrat du transistor M5. En reliant le premier noeud de stockage capacitif VST1 au substrat 10 SUB des deux transistors de transfert, les courants de fuite des jonctions PN des deux transistors sont réduits. Ledit substrat SUB est entouré par une première région isolante CDTI pour « Capacitor Deep Trench Isolation », de structure classique, qui comporte une tranchée capacitive. 15 Le substrat SUB comprend également de façon classique des régions isolantes STI par exemple des tranchées d'isolation peu profondes. Alors que dans le mode de réalisation illustré sur la figure 2, les deux transistors de transfert sont connectés en parallèle, la figure 4 illustre un exemple de réalisation d'un dispositif imageur DIS dans lequel les deux 20 transistors de transfert de chaque pixel PX sont couplés en série. Le dispositif comporte une matrice de pixels. Chaque pixel PX comprend plusieurs colonnes. A des fins de simplification, seule une colonne VX est représentée. L'architecture représentée ici est un autre type d'architecture, 25 typiquement une architecture 8T. La colonne VX est couplée à des moyens de traitement pour réaliser des opérations sur les signaux extraits des pixels lors de leur lecture, par exemple des opérations de conversion analogique numérique, et à des moyens de polarisation ici une source de courant GENI1. 30 Le pixel PX comprend ici une structure comportant un premier transistor MIL un deuxième transistor M22, un troisième transistor M33, un quatrième transistor M44, un cinquième transistor M55, un sixième transistor M66 et un septième transistor M77. Le cinquième transistor M55 est un premier transistor de transfert et 35 le sixième transistor M66 est un deuxième transistor de transfert. 9 Le premier transistor M11 se comporte comme un amplificateur de base Le pixel PX comprend une zone photosensible PHI configurée pour intégrer un signal lumineux SLI. 5 Le premier transistor 1\411 a une première électrode de conduction couplée à une borne VRTPIXI configurée pour délivrer un signal de référence, et une deuxième électrode de conduction couplée au générateur de courant GENIL Le deuxième transistor M22 a une première électrode de conduction 10 couplée à la borne VRTPIXI et une deuxième électrode de conduction couplée à la grille du premier transistor 1\411. Le deuxième transistor M22 a sa grille commandée par un signal de commande RST1. Le troisième transistor M33 a une première électrode de conduction 15 couplée à la zone photosensible PHI et une deuxième électrode de conduction couplée à la deuxième électrode de conduction du deuxième transistor M22 et à la grille du premier transistor MII. Ledit troisième transistor M33 a sa grille commandée par un signal de commande TGI 20 Le premier transistor de transfert M55 a une première électrode de conduction couplée à la deuxième électrode de conduction du premier transistor NIII, et une deuxième électrode de conduction commune avec le deuxième transistor de transfert M66. Ladite deuxième électrode de conduction est un drain commun D. 25 Le premier transistor de transfert M55 et le deuxième transistor de transfert M66 sont donc couplés en série par leur drain commun D. Un premier condensateur C11 a son électrode couplée à l'électrode de conduction commune, le drain D, du premier et du deuxième transistor de transfert M55, M66. 30 Le premier et le deuxième transistor de transfert M55, M66 ont chacun leur substrat couplé à un premier noeud de stockage capacitif VST 1 1. Le premier transistor de transfert M55 a son électrode de commande couplée à un signal de commande S 11 et le deuxième transistor de transfert 35 M66 a son électrode de commande couplée à un signal de commande S22. 10 Ledit noeud de stockage capacitif VSTI I est couplé à une des électrodes du premier condensateur Cl I et au drain D commun aux deux transistors de transfert M55 et M66. Le deuxième transistor M66 a une deuxième électrode de conduction 5 couplée à un deuxième noeud de stockage capacitif VST22. Ledit deuxième noeud de stockage capacitif VST22 est couplé à une électrode d'un deuxième condensateur C22. La deuxième électrode est également couplée à la grille du septième transistor M77. 10 Le septième transistor M77 a sa première électrode de conduction couplée à une borne VDD délivrant une tension, et sa deuxième électrode de conduction couplée à la première électrode du quatrième transistor M44. Le quatrième transistor M44 a une deuxième électrode de conduction couplée à la colonne VX et sa grille commandée par un signal 15 de commande RDI. Le fonctionnement de ladite structure est connu de l'homme du métier. Il sera donc décrit de manière succincte. Dans un premier temps, au début de la période d intégrat on, le signal de contrôle TGI est à l'état bas. 20 La zone photosensible PHI intègre le signal lumineux SL I mais ne transmet pas les charges générées, le troisième transistor M33 étant dans un état non passant. Le signal de contrôle RST1 étant à l'état haut, le deuxième transistor M22 est passant. Il laisse passer le signal de référence délivré 25 par la borne VRTPIXI. Le premier transistor Mil est également passant et recopie sensiblement le signal VRTPIXI sur sa deuxième électrode de conduction. Les signaux de commande Si I et S22 sont simultanément à l'état haut, ce qui permet de stocker les charges représentatives du signal de 30 référence dans le deuxième condensateur C22. Le deuxième noeud de stockage capacitif VST22 reçoit donc le signal de référence délivré par la borne VRTPIXI. Le signal de commande RST1 passe à l'état bas et le signal de commande S22 à l'état bas également. Le deuxième transistor M22 et le 35 transistor M66 sont bloqués. 11 A la fin de la période d'intégration, le signal de commande TG1 passe à l'état haut et rend le troisième transistor M33 passant. Les charges générées par ladite zone photosensible PHI sont donc transférées au premier condensateur C11. 5 Le signal de commande TG1 passe à l'état bas. Le troisième transistor M33 est bloqué. Pour lire le signal de référence du deuxième noeud de stockage capacitif VST22, le signal de commande RD1 passe à l'état haut. Le quatrième transistor M44 devient passant et permet de transférer le signal 10 de référence sur la colonne VX. Pour lire le signal représentatif des charges générées par la zone photosensible PHI, le signal de commande S22 passe à l'état haut et le deuxième transistor de transfert M66 devient passant. La lecture dudit signal représentatif des charges générées par la 15 zone photosensible PHI se fait par la colonne VX. Par ailleurs, bien que l'on ait décrit un pixel ayant une structure 10T et 8T, l'invention n'est pas limitée à ces deux modes de réalisation mais s'applique REVENDICATIONS1. Dispositif imageur (DIS) comportant une matrice (MAT) de pixels dans laquelle chaque pixel (PX) comprend : - une zone photosensible (PH) configurée pour intégrer un signal lumineux (SL) ; - une borne (VRTPIX) configurée pour délivrer un signal de référence - un premier noeud de stockage capacitif (VST1) configuré pour recevoir un signal représentatif du nombre de charges générées par ladite zone photosensible (PH) ; - un deuxième noeud de stockage capacitif (VST2) configuré pour recevoir le signal de référence ; - un premier transistor de transfert (M5) couplé entre le premier noeud de stockage capacitif (VST1) et la zone photosensible (PH), et un deuxième transistor de transfert (M8) couplé entre le deuxième noeud de stockage capacitif (VST2) et la borne (VRTPIX), les deux transistors de transfert (M5, M8) ayant une électrode de conduction commune et un substrat commun (SUB), ledit substrat commun (SUB) étant couplé au premier noeud de stockage capacitif (VST1). 2. Dispositif imageur selon la revendication 1, dans lequel lesdits deux transistors de transfert (M5, M8) sont couplés en parallèle ; 3. Dispositif imageur selon la revendication 1, dans lequel lesdits deux transistors de transfert (M5, M8) sont couplés en série. 4. Dispositif imageur selon l'une des revendications précédentes, dans lequel ledit substrat commun (SB) est polarisé en inverse