Brevet FR3084488A1 — publié le 20200131

Dispositif de détection d'une faute dans un circuit de propagation d'un signal d'horloge, et procédé correspondant. Des modes de réalisation de l'invention concernent les circuits électroniques, et en particulier la détection d'une faute, générée de façon aléatoire ou injectée intentionnellement par exemple dans le circuit de propagation du signal d'horloge du circuit intégré. Une injection de faute a pour conséquence de perturber le fonctionnement d'un circuit intégré. Elle peut par exemple être réalisée volontairement, dans le but de récupérer des informations sécurisées, et/ou d'accéder à des fonctionnalités protégées du circuit. Lors d'une attaque par injection de faute, par exemple dans un circuit de propagation d'un signal d'horloge, un attaquant génère une impulsion électromagnétique à l'aide d'une sonde placée à proximité du circuit intégré. Lorsque la sonde est placée à proximité d'une piste métallique, par exemple une piste métallique du circuit de propagation du signal d'horloge, une impulsion de tension correspondante est générée dans ladite piste métallique. Cette impulsion de tension, classiquement plus courte qu'une impulsion du signal d'horloge, peut être interprétée par le circuit électronique comme une impulsion d'horloge classique. Ainsi, suite à un tel événement, le signal d'horloge pourra comporter une impulsion d'horloge parasite réduisant la distance entre 2 fronts d'horloge successifs, ce qui pourra entraîner la violation d'un chemin critique dans le circuit et provoquer un dysfonctionnement. Par exemple, un chemin critique de processeur pourrait être violé, entrainant une exécution différente de celle attendue. Ceci peut être très problématique si le code programme correspond à des opérations de sécurisation, par exemple un protocole de contrôle d'accès aux données censé adopter un comportement précis (par exemple, la génération d'un signal d'alerte) si l'accès est refusé. Dans ce cas, si le programme est interrompu, le comportement précis ne pourra pas être adopté et l'attaquant pourra accéder aux données. 2 Un exemple classique de circuit pouvant être la cible d'une attaque par injection de faute est un circuit intégré d'une carte à puce, par exemple une carte bancaire. Dans d'autres applications, il est possible que la faute ne soit 5 pas injectée volontairement par un attaquant, mais qu'elle résulte aléatoirement des conditions environnementales de fonctionnement du circuit intégré. Il serait par exemple possible que la faute résulte d'une perturbation électromagnétique ou qu'elle soit générée par l'interaction 10 d'une particule à haute énergie, comme par exemple une particule gamma ou alpha. Ce type de dysfonctionnement est courant dans les applications automobiles, aéronautiques ou spatiales, c'est pourquoi il existe des normes strictes imposant une résistance suffisante à ce type de 15 dysfonctionnement. Par exemple, la norme « ISO 26262 » concernant la sécurité fonctionnelle des véhicules routiers impose des conditions de sécurité à respecter concernant les appareils électroniques dans les applications automobiles. Il existe des moyens de surveiller l'apparition de telles 20 attaques, par exemple en surveillant le signal d'horloge. Cela étant, ces solutions requièrent l'utilisation d'un signal d'horloge supplémentaire, ce qui présente plusieurs inconvénients, comme par exemple des imprécisions du signal d'horloge de surveillance dues aux variations des conditions de procédé de fabrication, de température, 25 d' alimentation Ces moyens de surveillance présentent aussi des problèmes de complexité de réalisation, notamment parce qu'ils requièrent la réalisation d'un circuit d'horloge dupliqué sur lequel circulera le signal d'horloge de surveillance 30 Il existe donc un besoin de réaliser des moyens de détection d'une injection de faute, volontaire ou aléatoire, qui soient simples à réaliser et suffisamment fiables pour assurer une sécurité suffisante des circuits électroniques Selon un aspect, il est proposé un circuit électronique intégré comportant un générateur de signal d'horloge configuré pour délivrer un signal d'horloge, et un circuit de propagation configuré pour propager le signal d'horloge sur une pluralité de branches de 5 propagation. Ce circuit comporte un dispositif de détection d'une anomalie éventuelle dans le signal d'horloge, comportant une pluralité de compteurs couplés à certaines au moins des branches, cadencés par des répliques correspondantes du signal d'horloge circulant sur les 10 branches, et configurés pour générer un signal impulsionnel toutes les N impulsions de la réplique correspondante du signal d'horloge, le dispositif comprenant en outre des moyens de comparaison configurés pour générer un signal d'alarme ayant un premier état si au moins deux des signaux impulsionnels sont mutuellement déphasés. 15 Les impulsions des répliques correspondantes du signal d'horloge circulant sur les branches comportent les impulsions du signal d'horloge et éventuellement une ou plusieurs impulsions résultant d'une injection volontaire ou non de faute(s) dans le circuit de propagation d'horloge. 20 N est typiquement supérieur à I, et peut être de préférence égal à 8 ou à 16. Ainsi, on s' affranchit ici de la réalisation d'un circuit d'horloge supplémentaire de surveillance, puisqu'on ne surveille pas ici le circuit de propagation dans son ensemble, mais uniquement la 25 sortie du circuit de propagation. En outre, les compteurs et les moyens de comparaison permettent une réalisation simple du dispositif. Selon un mode de réalisation, les moyens de comparaison comportent plusieurs bornes d'entrées et une seule borne de sortie 30 configurée pour délivrer le signal d'alarme, et une pluralité de circuits logiques montés en cascade, chaque borne d'entrée des moyens de comparaison étant couplée à une entrée distincte d'un circuit logique. 4 La réalisation des moyens de comparaison par des circuits logiques couplés en cascade est particulièrement simple et ne nécessite pas de modifications importantes dans la conception du circuit. Les circuits logiques peuvent comporter une seule sortie et être 5 montés en série de façon à ce qu'un circuit logique initial ait ses entrées couplées à deux compteurs distincts, les autres circuits logiques ayant une entrée couplée à la sortie d'un circuit logique distinct et une deuxième entrée couplée à un compteur distinct, un circuit logique terminal ayant sa sortie couplée à la borne de sortie. 10 Le circuit logique terminal peut être une porte logique de type OU EXCLUSIF, les autres circuits logiques étant des portes logiques de type OU. Chaque circuit logique peut avoir sa sortie couplée à la borne de sortie et être configuré pour générer un signal d'alarme. 15 Selon un mode de réalisation, les circuits logiques comportent chacun une seule sortie et sont couplés selon une structure arborescente. Les circuits logiques peuvent être des portes de type OU EXCLUSIF, la sortie d'au moins un circuit logique étant couplée à la 20 borne de sortie. La sortie de chaque circuit logique peut être couplée à la borne de sortie. Selon un aspect, il est proposé un véhicule automobile comportant au moins un système électronique comprenant un circuit 25 tel que décrit précédemment. Selon un aspect, il est proposé un système comprenant un circuit intégré tel que décrit précédemment, et comportant en outre un moyen de stockage comportant des données sécurisées. Ce système peut par exemple être une carte à puce. 30 Selon un autre aspect, il est proposé un procédé de détection d'une anomalie dans un signal d'horloge, comprenant une propagation de répliques d'un signal d'horloge sur plusieurs branches d'un circuit de propagation, 5 des générations, aux extrémités de certaines au moins des branches du circuit de propagation, de signaux impulsionnels toutes les N impulsions de la réplique correspondante, une détection d'un déphasage mutuel entre aux moins deux 5 signaux impulsionnels, ledit déphasage étant représentatif de la présence d'une anomalie dans au moins une des répliques du signal d'horloge circulant sur les branches. Un déphasage s'entend ici et dans la suite de la description comme un décalage temporel entre lesdits au moins deux signaux. 10 D' autres avantages et caractéristiques de 1' invention apparaîtront à l'examen de la description détaillée de modes de réalisation de l'invention, nullement limitatifs, et des dessins annexés sur lesquels les figures 1 à 11 illustrent des modes de réalisation de 15 l'invention. La figure 1 est une représentation schématique d'un circuit intégré CI selon un mode de réalisation de l'invention. Le circuit intégré Cl comporte un générateur de signal d'horloge GH, configuré pour délivrer un signal d'horloge SH ayant une première fréquence. 20 Le générateur de signal d'horloge peut être par exemple un oscillateur à base de quartz piézoélectrique comprenant une boucle à verrouillage de phase. Le générateur GH est couplé ici à un circuit de propagation CP permettant de propager le signal d'horloge SH dans différentes zones 25 du circuit intégré. Le circuit de propagation est réalisé de façon classique et comporte des vias et des pistes métalliques réalisés dans la partie d'interconnexion du circuit intégré (BEOL, Back End Of Line selon l'acronyme anglo-saxon bien connu de l'homme du métier), et connectant ponctuellement des composants réalisés dans le substrat du 30 circuit intégré. Le circuit de propagation CP a classiquement ici une structure arborescente, dont la racine est couplée au générateur d'horloge GH et dont chaque branche BR, propage une réplique correspondante SEL du signal d'horloge SH. En fonction de leur longueur, les différentes 6 branches BRi peuvent comprendre des moyens de retard (non représentés), par exemple des tampons inverseurs ou non-inverseurs, permettant de préserver le fonctionnement synchrone du circuit intégré. 5 Ainsi, les branches du circuit de propagation, et en particulier leurs extrémités EX,, c'est-à-dire les portions du circuit de propagation venant connecter les composants du circuit intégré, ici des contacts en tungstène, sont configurés pour délivrer chacun une réplique SHi du signal d'horloge SI-I 10 Les extrémités EXi des branches BRi du circuit de propagation CP sont ici couplées à un dispositif DIS de surveillance d'une éventuelle injection de faute dans le circuit intégré. Par injection de faute, on entend ici et dans la suite de la description toute injection volontaire d'une faute par un attaquant, par 15 exemple par la génération d'une impulsion électromagnétique à proximité du circuit CI entraînant une impulsion de tension dans le circuit de propagation CP, ou bien toute injection involontaire d'une faute, du fait par exemple d'un phénomène aléatoire dépendant de l'environnement dans lequel se situe le circuit intégré et présentant 20 des effets similaires sur le circuit intégré, comme par exemple une émission de particules alpha ou gamma entraînant une impulsion de tension dans le circuit de propagation CP. Le dispositif DIS comporte une pluralité de compteurs CTi, dont chacun est couplé à une 25 extrémité EX; d'une branche distincte du circuit de propagation de façon à recevoir une réplique du signal d'horloge SHi, et des moyens de comparaison CMP comportant une pl uralité d'entrées BEi couplées chacune en sortie d'un compteur CT; distinct, et une borne de sortie BS configurée pour délivrer un 30 signal d'alarme ALM ayant un état par défaut, ici un état bas, si aucune faute n'est détectée et ayant un premier état, ici un état haut, si une faute est détectée. 7 Les compteurs CL sont chacun configuré pour générer, en l'absence de faute, un signal impulsionnel SCT, tous les N cycles d'une réplique correspondante du signal d'horloge SH, Ici, les compteurs sont configurés pour générer par exemple 5 une impulsion tous les 3 cycles d'horloges. Il serait possible de choisir un nombre N quelconque de cycle d'horloge, et l'homme du métier saura choisir ce nombre en fonction de la précision recherchée et des contraintes de consommation envi sagées 10 Lors d'un fonctionnement normal du circuit intégré CI, c'est-à- dire en l'absence de faute, les compteurs CL sont donc configurés pour délivrer des signaux impulsionnels SCT, ayant mutuellement un déphasage nul, et les moyens de comparaison sont configurés pour générer le signal d'alarme dans son état par défaut. 15 La figure 2 illustre l'évolution temporelle d'une première réplique SH1 du signal d'horloge SH dans lequel aucune faute n'a été injectée, d'une deuxième réplique SH2 du signal d'horloge SH2 dans lequel une faute Ft a été injectée, 20 des signaux impulsionnels SCT1 et SCT2 respectivement générés par un premier compteur CT1 et un deuxième compteur CT2, et le signal d'alarme ALM. Ici, le premier compteur CT1 reçoit la première réplique SH1, et le deuxième compteur reçoit la deuxième réplique SH2. 25 Le premier compteur CT1 délivre une impulsion toutes les 3 impulsions de la première réplique SH1, par exemple sur les fronts montants de la première réplique SH1 du signal d'horloge SH. On peut donc considérer, à des fins de compréhension de l'invention, que les impulsions du premier signal impulsionnel SCT1 30 sont générées selon une première période Tl. Le deuxième compteur CT2 est également configuré pour délivrer une impulsion tous les 3 cycles du signal d'horloge, mais puisque la deuxième réplique SH2 comporte une faute Ft, ici une impulsion supplémentaire, cette dernière est traitée par le compteur 8 comme une impulsion de la deuxième réplique SH2, et l'impulsion IMP du deuxième signal impulsionnel SCT2, suivant l'injection de la faute Ft est générée plus tôt, au bout d'une durée T2 après l'impulsion précédente. 5 Et, puisque les impulsions des signaux impulsionnels ont ici une durée d'un cycle de signal d'horloge, cela entraîne un raccourcissement de la durée de l'impulsion IMP. Ici, l'impulsion IMP a une durée A égale à Tl-T2. Les deux compteurs CT1 et CT2 étant ainsi durablement 10 désynchronisés, ils généreront des signaux de sortie déphasés à intervalle régulier. Ici, le premier signal SCT1 et le deuxième signal SCT2 sont déphasé d'un cycle de signal d'horloge. A la détection de ce déphasage, les moyens de comparaison CMP font passer le signal d'alarme ALM de son état par défaut vers 15 son premier état Le signal d'alarme peut par exemple être délivré à un circuit de commande du circuit intégré CI, qui est configuré pour réinitialiser le circuit intégré CI à la réception du signal d'alarme dans son premier état. 20 Ainsi, la sécurité du circuit intégré est assurée. Il convient de noter ici qu'un tel dispositif DIS n'empêche pas l'occurrence d'une injection de faute, mais empêche la poursuite du fonctionnement du circuit intégré CI dans le cas où une injection de faute a lieu. Cette approche permet une protection du circuit par des moyens 25 simples. En outre, en s'affranchissant d'un signal d'horloge de surveillance, on obtient un dispositif de protection dont la fiabilité est améliorée. La figure 3 illustre un mode de réalisation particulier des 30 moyens de comparaison CMP, et la figure 4 est une vue de dessus schématique d'un circuit intégré CI illustrant un exemple d'agencement des différents éléments du dispositif DIS selon le mode de réalisation de la figure 3 9 Dans ce mode de réalisation les moyens de comparaison CMP comportent une pluralité de circuits logiques CL I, ici des portes logiques de type OU EXCLUSIF, montées en cascade selon une structure arborescente dont la racine est couplée à la borne de sortie 5 des moyens de comparaison. Ici, les entrées d'une première porte logique CL1, d'une deuxième porte logique CL2 et d'une troisième porte logique CL3 sont couplées aux bornes d'entrée BEI à BE6 des moyens de comparaison CMP, de façon à recevoir respectivement les signaux impulsionnels 10 SCT1 et SCT2, SCT3 et SCT4, SCT5 et SCT6 La sortie de la première porte logique CL1 et la sortie de la deuxième porte logique CL2 sont ici couplées en entrée d'une quatrième porte logique CL4, et la sortie de la troisième porte logique CL3 est couplée en entrée d'une cinquième porte logique CL5. La 15 deuxième entrée de la cinquième porte logique CL5 est ici couplée à une borne d'entrée BE, des moyens de comparaison, de façon à recevoir le signal impulsionnel SCT7 du septième compteur CT7 Une sixième porte logique CL6 a ses entrées couplées aux sorties des quatrième et cinquième portes logiques CL4 et CL5 et sa 20 sortie couplée à la borne de sortie BS des moyens de comparaison CMP. La porte logique CL6 forme donc une porte logique terminale de l'arborescence en cascade. Chaque porte logique est ainsi configurée pour délivrer un signal ayant un état bas si les signaux qu'elle reçoit sur ses entrées 25 sont identiques ou non déphasés, et pour délivrer ledit signal ayant un état haut lorsque les deux signaux qu'elle reçoit sur ses entrées sont différents ou déphasés. Par exemple, pour les portes logiques CL1, à CL3 lorsque les signaux impulsionnels sur leurs entrées sont déphasés le signal sur la 30 sortie de la porte logique considérée sera dans un état haut. Si un déphasage est détecté, l'état haut sera propagé aux portes logiques inférieures (ici CL4, CL5 ou CL6) qui généreront à leur tour un état haut 10 Le signal généré par la porte logique située à la racine de l'arborescence, ici la porte logique CL6 forme le signal d'alarme ALM, qui est donc dans son état par défaut, ici un état bas, si aucun déphasage n'a eu lieu, et dans son premier état, ici un état haut, si un 5 déphasage a eu lieu. Sur la figure 4, les compteurs CTi sont répartis sur toute la surface du circuit intégré, et sont chacun couplés aux moyens de comparaison CMP. De façon alternative, il serait possible, comme l'illustre la 10 figure 5, que les sorties de chacune des portes logiques soient couplées à la borne de sortie BS des moyens de comparaison CMP par exemple via un module logique (non représenté) permettant de combiner les sortie de toutes les portes logiques sur la borne de sortie BS. Ainsi, chaque signal délivré par une porte logique forme ici un signal 15 d' alarme. Il serait en outre possible, comme illustré sur la figure 6, que les circuits logiques CL, des moyens de comparaison soient répartis sur toute la surface du circuit intégré Cl, de façon à être plus proche des compteurs CT,. Cela permet avantageusement de limiter les 20 longueurs de connections entre les éléments de détection dans le circuit. Selon un mode de réalisation illustré sur la figure 7, les circuits logiques CL1, ici des portes logiques, sont montés en cascade selon une structure en série. Ainsi, chaque circuit logique CL, a sa 25 sortie couplée en entrée du circuit logique CL1-1 qui le suit dans la série, à l'exception du circuit logique terminal CL6 dont la sortie est couplée à la borne de sortie BS des moyens de comparaison CMP. Les moyens de comparaison CMP comportent une porte logique initiale CL1, formant la première porte logique de la série de portes 30 logiques, et dont les entrées sont couplées au premier compteur CT1 et au deuxième compteur CT2, et dont la sortie est couplée à une porte logique suivante CL2. Tous les circuits logiques CL1, à l'exception du circuit logique initial CL1, ont une première entrée couplée à une sortie d'un circuit 11 logique CL,_, le précédant dans la série de circuits logiques, et une deuxième entrée couplée à un compteur distinct CT, La porte logique terminale, ici une porte logique de type OU EXCLUSIF est couplée à la borne de sortie BS des moyens de 5 comparaison CMP, et est configurée pour délivrer le signal d'alarme ALM. Toutes les portes logiques à l'exception de la porte logique terminale sont ici des portes logiques de type OU. Ainsi, chaque porte logique est configurée pour réaliser une 10 comparaison, et pour transmettre à la porte logique suivante un signal comportant une information sur le déphasage ou non des signaux impulsionnels déjà comparés. Ici, l'information sur le déphasage ou non des signaux impulsionnels est comprise dans la durée des états hauts en sortie des 15 portes logiques de type OU. Par exemple, si les premier et deuxième signaux impulsionnels CT, et CT., ne sont pas déphasés, la porte logique initiale générera une impulsion équivalente en durée à une impulsion des signaux impulsionnels générés par les compteurs. 20 Un état haut en sortie d'une porte logique de type OU dont la durée est égale à la durée d'un état haut d'une impulsion d'un signal impulsionnel est donc une information qui indique une absence de déphasage. Si les premier et deuxième signaux impulsionnels CT1 et CT2 25 sont déphasés selon l'illustration de la figure 2, la porte logique initiale CL, générera en sortie une impulsion dont la durée est égale à la durée d'une impulsion d'un signal impulsionnel SCT' à laquelle s'ajoute la durée A, c'est-à-dire ici une durée de Tl-T2. Ici, un état haut en sortie d'une porte logique dont la durée est 30 égale à la durée d'un état haut d'une impulsion d'un signal impulsionnel additionnée de la durée A est une information qui indique la présence d'un déphasage. Cette durée supplémentaire A qui forme une information indiquant que deux signaux ont été déphasés, sera transmise d'une 12 porte logique de type OU à l'autre, qu'un autre signal impulsionnel présente un déphasage ou non, jusqu'au circuit logique terminal CL6. Lorsque le circuit logique terminal compare les signaux sur ses entrées, si aucun déphasage n'a eu lieu, le circuit logique terminal 5 CL6, ici une porte logique de type OU EXCLUSIF, génère le signal d'alarme ALM ayant un état bas. Par contre, si les deux signaux sont déphasés ou si les deux signaux sont des impulsions de durées différentes, alors elle délivrera le signal d'alarme ALM ayant un état haut. 10 Dans l'exemple de la figure 7, les circuits logiques comportent, à l'exception du circuit logique terminal, des portes OU. Il serait toutefois possible d'envisager d'autres types de circuits logiques, par exemple des portes OU EXCLUSIF. La figure 8 illustre de façon schématique une vue de dessus 15 d'un circuit intégré dans lequel le dispositif est conforme au mode de réalisation de la figure 7 décrit précédemment et pris dans sa généralité quant à la structure des circuits logiques CL Le couplage en série des moyens de comparaison permet avantageusement une meilleure optimisation de l'occupation de la 20 surface du circuit intégré CI, et permet d'éviter que les signaux issus des portes logiques ne parcourent des distances trop importantes. La figure 9 illustre une variante du mode de réalisation décrit précédemment en lien avec les figures 7 et 8, dans lequel chaque circuit logique CL, est configuré pour générer un signal d'alarme 25 ALM. Selon ce mode de réalisation, chaque circuit logique comprend plusieurs portes logiques. L'homme du métier saura choisir la configuration de circuit logique appropriée en fonction des applications envisagées. 30 Le circuit intégré tel que décrit précédemment en lien avec les figures 1 à 7 peut être intégré dans tout type de système, comme par exemple une carte à puce CB telle que celle illustrée sur la figure 110, ou encore dans un système électronique d'un REVENDICATIONS1. Circuit électronique intégré comportant un générateur de signal d'horloge (GH) configuré pour délivrer un signal d'horloge (SH), et un circuit de propagation (CP) configuré pour propager le signal d'horloge (SH) sur une pluralité de branches (BR,) de propagation, et un dispositif (DIS) de détection configuré pour détecter une anomalie éventuelle dans le signal d'horloge, le dispositif de détection comportant une pluralité de compteurs (CTO couplés à certaines au moins des branches (BR,), cadencés par des répliques (SHO correspondantes du signal d'horloge (SH) et configurés pour générer un signal impulsionnel toutes les N impulsions de la réplique correspondante du signal d'horloge, le dispositif (DIS) comprenant en outre des moyens de comparaison (CMP) configurés pour générer un signal d'alarme (ALM) ayant un premier état si au moins deux des signaux impulsionnels (SCTO sont mutuellement déphasés. 2. Circuit selon la revendication 1, dans lequel les moyens de comparaison (CMP) comportent plusieurs bornes d'entrées (BEI) et une seule borne de sortie (BS) configurée pour délivrer le signal d'alarme (ALM), et une pluralité de circuits logiques (CL1) montés en cascade, chaque borne d'entrée (BEI) des moyens de comparaison (CMP) étant couplée à une entrée distincte d'un circuit logique. 3. Circuit selon la revendication 2, dans lequel les circuits logiques (CL,) comportent une seule sortie et sont montés en série de façon à ce qu'un circuit logique initial (CL1) ait ses entrées couplées à deux compteurs distincts (CTI, CT2), et que les autres circuits logiques (CL;) aient une entrée couplée à la sortie d'un circuit logique distinct (C41) et une deuxième entrée couplée à un compteur distinct (CT,), un circuit logique terminal (CL6) ayant sa sortie couplée à la borne de sortie (BS). 4. Circuit selon la revendication 3, le circuit logique (CT6 ) terminal étant une porte logique de type OU EXCLUSIF et les autres circuits logiques étant des portes logiques de type OU. 14 5. Circuit selon la revendication 3, dans lequel chaque circuit logique a sa sortie couplée à la borne de sortie et est configuré pour générer un signal d'alarme (ALM,). 6. Circuit selon la revendication 2, dans lequel les circuits 5 logiques (CL) comportent chacun une seule sortie et sont couplés selon une structure arborescente. 7. Circuit selon la revendication 6, dans lequel les circuits logiques (CL) sont des portes de type OU EXCLUSIF, et dans lequel la sortie d'au moins un circuit logique (CL6) est couplée à la borne de 10 sortie (BS). 8. Circuit selon la revendication 7, dans lequel la sortie de chaque circuit logique (CL) est couplée à la borne de sortie (BS). 9. Véhicule automobile comportant au moins un système électronique comprenant un circuit selon l'une quelconque des 15 revendications 1 à 8. 10. Système comprenant un circuit intégré selon l'une quelconque des revendications 1 à 8, et comportant en outre un moyen de stockage comportant des données sécurisées. 1 1. Système selon la revendication 10, le système étant une 20 carte à puce. 12. Procédé de détection d'une anomalie dans un signal d'horloge, comprenant une propagation de répliques (SH,) du signal d'horloge (SH) sur plusieurs branches (BR,) d'un circuit de propagation 25 (CP), des générations, aux extrémités de certaines au moins des branches (BR,) du circuit de propagation (CP), de signaux impulsionnels toutes les N impulsions de la réplique correspondante, 30 une détection d'un déphasage mutuel entre au moins deux signaux impulsionnels, ledit déphasage étant représentatif de la présence d'une anomalie dans le signal d'horloge.