Brevet FR3077927A1 — publié le 20190816

B16832 - 17-GR3-0578 1 CAPTEUR D'IMAGES A ECLAIREMENT PAR LA FACE ARRIERE Domaine La présente demande concerne un capteur d'images à éclairement par la face arrière et un procédé de fabrication d'un tel capteur. Exposé de l'art antérieur Un capteur d'images à éclairement par la face arrière comprend classiquement une couche semiconductrice dont une face, appelée face avant, est revêtue d'un empilement de couches isolantes et conductrices formant une structure d'interconnexion, et dont la face opposée à la face avant, appelée face arrière, est destinée à recevoir un éclairement provenant d'une scène dont on souhaite acquérir une image. Le capteur comprend une pluralité de pixels, par exemple disposés en matrice, formés dans et sur la couche semiconductrice. Chaque pixel comprend en particulier une zone de photodétection formée dans la couche semiconductrice, et un ou plusieurs transistors de contrôle formés dans et sur la couche semiconductrice, du côté de la face avant de la couche semiconductrice. Les pixels sont connectés entre eux par l'intermédiaire de la structure d'interconnexion. Il serait souhaitable d'améliorer au moins en partie certains aspects des capteurs d'images à éclairement par la face arrière connus. B16832 - 17-GR3-0578 2 Résumé Ainsi, un mode de réalisation prévoit un procédé de fabrication d'un capteur d'images, comportant les étapes successives suivantes : 5 a) réaliser une structure comportant une couche semiconductrice ayant une face avant et une face arrière, et un mur d'isolation capacitif s'étendant verticalement de la face avant à la face arrière de la couche semiconductrice, le mur d'isolation capacitif comprenant des première et deuxième parois 10 isolantes séparées par une région en un matériau conducteur ou semiconducteur ; et b) graver, depuis la face arrière de ladite structure, une partie de l'épaisseur de la couche semiconductrice et de la région en un matériau conducteur ou semiconducteur, de façon 15 sélective par rapport aux parois isolantes. Selon un mode de réalisation, le procédé comprend en outre une étape de dépôt d'une couche de passivation sur la face arrière de la structure obtenue à l'issue de l'étape b). Selon un mode de réalisation, le procédé comporte, après 20 l'étape b) et avant l'étape de dépôt de la couche de passivation, une étape d'oxydation de la face arrière de la couche semiconductrice. Selon un mode de réalisation, la couche de passivation est déposée par dépôt en couches monoatomiques successives. Selon un mode de réalisation, la couche de passivation est en un matériau diélectrique de constante diélectrique supérieure à celle de l'oxyde de silicium. Selon un mode de réalisation, la couche semiconductrice est en silicium monocristallin, la région en un matériau conducteur ou semiconducteur est en silicium polycristallin, et les première et deuxième parois isolantes sont en oxyde de silicium. Selon un mode de réalisation, le mur d'isolation capacitif comprend une troisième paroi isolante séparant la région B16832 - 17-GR3-0578 3 en un matériau conducteur ou semiconducteur en deux parois distinctes. Selon un mode de réalisation, la structure réalisée à l'étape a) comprend en outre une structure d'interconnexion 5 revêtant la face avant de la couche semiconductrice. Selon un mode de réalisation, l'étape a) comprend les étapes successives suivantes : prévoir un substrat dont la partie avant est formée par la couche semiconductrice ; 10 former le mur d'isolation dans la couche semiconductrice à partir de la face avant du substrat ; et amincir le substrat par sa face arrière jusqu'à atteindre la face arrière de la couche semiconductrice et du mur d'isolation capacitif. 15 Un autre mode de réalisation prévoit un capteur d'images comportant une couche semiconductrice ayant une face avant et une face arrière, et un mur d'isolation capacitif s'étendant verticalement de la face avant à la face arrière de la couche semiconductrice, le mur d'isolation capacitif comprenant des 20 première et deuxième parois isolantes séparées par une région en un matériau conducteur ou semiconducteur, dans lequel les première et deuxième parois isolantes se prolongent en saillie de la face arrière de la couche semiconductrice. Selon un mode de réalisation, la région en un matériau 25 conducteur ou semiconducteur ne se prolonge pas en saillie de la face arrière de la couche semiconductrice. Selon un mode de réalisation, le capteur comprend en outre une couche de passivation revêtant la face arrière de la couche semiconductrice et du mur d'isolation capacitif. 30 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : B16832 - 17-GR3-0578 4 la figure 1 est une vue en coupe schématique et partielle d'un exemple de capteur d'images à éclairement par la face arrière ; les figures 2A, 2B et 2C sont des vues en coupe 5 schématiques et partielles illustrant un exemple d'un procédé de fabrication d'un capteur d'images à éclairement par la face arrière selon un mode de réalisation ; les figures aA et 3B sont des vues en coupe schématiques et partielles illustrant une variante de réalisation du procédé 10 des figures 2A, 2B et 2C ; et la figure 4 est une vue en coupe schématique et partielle illustrant un autre exemple d'un capteur d'images à éclairement par la face arrière selon un mode de réalisation. Description détaillée 15 De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En 20 particulier, la réalisation des zones de photodétection et des transistors de contrôle des pixels des capteurs décrits n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec les structures usuelles de pixels de capteurs à éclairement par la face arrière. Dans la description qui suit, lorsque l'on 25 fait référence à des qualificatifs de position absolue, tels que les termes "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à 30 l'orientation des figures, étant entendu que, en pratique, les dispositifs décrits peuvent être orientés différemment. Sauf précision contraire, les expressions "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. B16832 - 17-GR3-0578 5 La figure 1 est une vue en coupe schématique et partielle d'un exemple de capteur d'images à éclairement par la face arrière. Le capteur de la figure 1 comprend une couche semiconductrice 101, par exemple en silicium monocristallin. Le 5 capteur de la figure 1 comprend en outre une structure d'interconnexion 103 revêtant la face supérieure ou face avant de la couche semiconductrice 101. Le capteur de la figure 1 comprend une pluralité de pixels Px formés dans et sur la couche semiconductrice 101. Chaque pixel Px comprend au moins une zone 10 photosensible (non détaillée) formée dans la couche semiconductrice 101, et un ou plusieurs transistors de contrôle (non détaillés) formés dans et sur la couche conductrice 101. Les pixels 101 sont connectés entre eux par des pistes conductrices (non détaillées) formées dans la structure d'interconnexion 103. 15 En fonctionnement, le capteur est éclairé par sa face inférieure ou face arrière, c'est-à-dire par sa face opposée à la structure d'interconnexion 103, comme illustré par les flèches 104 de la figure 1. On s'intéresse ici plus particulièrement à des capteurs 20 du type illustré en figure 1, comprenant des murs d'isolation capacitifs 105 s'étendant verticalement à travers la couche semiconductrice 101, depuis la face avant et jusqu'à la face arrière de la couche 101. A titre d'exemple, dans chaque pixel, la zone photosensible du pixel est entièrement entourée, en vue 25 de dessus, par un mur d'isolation capacitif 105 de forme annulaire. Chaque mur d'isolation capacitif 105 comprend deux parois verticales isolantes 105a et 105b, séparées par une région verticale conductrice ou semiconductrice 105c, par exemple en silicium polycristallin. Les régions 105a, 105b et 105c s'étendent 30 par exemple chacune sur toute l'épaisseur de la couche semiconductrice 101, depuis la face avant jusqu'à la face arrière de la couche 101. Chacune des parois isolantes 105a et 105b a une face latérale extérieure en contact avec la couche semiconductrice 101 et une face latérale intérieure en contact avec la région 105c. A titre d'exemple, les parois isolantes 105a et 105b sont B16832 - 17-GR3-0578 6 en oxyde de silicium. Dans l'exemple représenté, chaque mur d'isolation capacitif 105 comprend en outre une paroi isolante centrale 105d, par exemple en oxyde de silicium, s'étendant sur toute la hauteur du mur et séparant la région conductrice ou 5 semiconductrice 105c en deux parois disjointes 105c1 et 105c2. A titre d'exemple, l'épaisseur de la couche semiconductrice 101, et donc la hauteur des murs 105, est comprise entre 1 et 20 pin, par exemple entre 2 et 10 pin. Les régions conductrices ou semiconductrices 105c1 et 105c2 ont par exemple 10 chacune une largeur comprise entre 10 et 100 nia, par exemple de l'ordre de 50 nia. La région isolante centrale 105d a par exemple une largeur comprise entre 10 et 100 nia, par exemple de l'ordre de 50 nia. Les régions isolantes externes 105a et 105b ont par exemple chacune une largeur comprise entre 5 et 40 nia, par exemple 15 de l'ordre de 15 nia. Dans chaque mur d'isolation capacitif 105, la paroi conductrice ou semiconductrice 105c1 et/ou 105c2 du mur peut être connectée électriquement, par sa face avant, à une borne d'application d'un potentiel de polarisation formée dans la 20 structure d'interconnexion 103, ce qui permet de polariser la capacité formée entre la couche semiconductrice 101 et la paroi 105c1 et/ou la capacité formée entre la couche semiconductrice 101 et la paroi 105c2 pendant le fonctionnement du capteur. Du côté de la face arrière du capteur, il est prévu une 25 couche de passivation 107 en un matériau diélectrique, s'étendant de façon continue sur sensiblement toute la surface arrière du capteur, c'est-à-dire sur la face arrière de la couche semiconductrice 101 et sur la face arrière des murs d'isolation capacitifs 105. La couche 107 est par exemple en un matériau 30 différent du matériau des parois isolantes 105a et 105b. A titre d'exemple, la couche 107 est en un matériau à forte constante diélectrique, c'est-à-dire de constante diélectrique supérieure à celle de l'oxyde de silicium, par exemple de l'oxyde d'hafnium (Hf02) ou de l'oxyde d'aluminium (A1203). B16832 - 17-GR3-0578 7 Dans l'exemple de la figure 1, le capteur comprend en outre une couche antireflet 109, par exemple en oxyde de tantale (Ta205), revêtant la face arrière de la couche de passivation 107. En fonction des besoins de l'application, d'autres 5 couches, non représentées, peuvent être prévues du côté de la face arrière du capteur, par exemple une couche de protection en oxyde de silicium, une couche de filtrage en résine colorée, une couche de microlentilles, etc. Pour réaliser le capteur de la figure 1, on peut partir 10 d'un substrat de départ relativement épais, par exemple en silicium, dont la partie supérieure est formée par la couche semiconductrice 101 du capteur. Les pixels Px, les murs d'isolation capacitifs 105, et la structure d'interconnexion 103 sont alors formés dans et sur 15 la couche semiconductrice 101, à partir de la face supérieure de substrat. Une poignée de support est ensuite fixée sur la face supérieure de la structure d'interconnexion 103, puis le substrat est aminci par sa face inférieure ou face arrière, par exemple 20 par meulage et/ou par amincissement chimique, éventuellement suivi d'une étape de polissage mécano-chimique (CMP), jusqu'à atteindre la face arrière de la couche semiconductrice 101 et des murs d'isolation capacitifs 105. La couche de passivation 107, ainsi que les éventuelles 25 couches supplémentaires de face arrière du capteur (la couche antireflet 109 dans l'exemple de la figure 1) sont ensuite déposées sur la face arrière de la couche semiconductrice 101 et des murs d'isolation capacitifs 105. La poignée de support fixée à la face avant de la 30 structure d'interconnexion 103 peut ensuite être retirée. A titre de variante, la poignée de support peut être conservée comme support mécanique jusqu'à la fin du procédé (et éventuellement dans le produit final). En pratique, on constate que la capacité formée entre 35 la paroi conductrice ou semiconductrice 105c1 et la couche B16832 - 17-GR3-0578 8 semiconductrice 101 (séparées par la paroi isolante 105a), et la capacité formée entre la paroi conductrice ou semiconductrice 105c2 et la couche semiconductrice 101 (séparées par la paroi isolante 105b) présentent des tenues en tension relativement 5 faibles. A titre d'exemple, lorsque l'épaisseur des parois isolantes 105a et 105b est choisie pour obtenir une tenue en tension théorique de 20 V entre la région 105c1 et la région 101 et entre la région 105c2 et la région 101, on observe, en pratique, que la tenue en tension réelle des capacités est d'environ 10 V. 10 Au-delà de cette tension, des claquages sont susceptibles de se produire dans les parois 105a et 105b, au voisinage de la face inférieure des parois 105a et 105b. Une possible explication de cette faible de tenue en tension serait liée à la présence de défauts à l'interface entre 15 la face inférieure des parois isolantes 105a, 105b, et la couche de passivation 107, résultant notamment de l'étape d'amincissement du substrat précédent le dépôt de la couche 107. Les figures 2A, 2B et 2C sont des vues en coupe schématiques et partielles illustrant des étapes successives d'un 20 exemple d'un procédé de fabrication d'un capteur d'images à éclairement par la face arrière selon un mode de réalisation. Le capteur des figures 2A, 2B et 2C présente des éléments communs avec le capteur de la figure 1. Ces éléments ne seront pas décrits à nouveau. Dans la suite, seules les différences avec 25 le capteur de la figure 1 seront mises en exergue. On notera que les vues en coupe des figures 2A, 2B et 2C représentent un agrandissement d'une partie du capteur, centrée sur un mur d'isolation capacitif vertical 105 du capteur. La figure 2A illustre une étape initiale de formation 30 d'une structure comportant la couche semiconductrice 101, et des murs d'isolation capacitifs 105 s'étendant verticalement de la face avant (face inférieure dans l'orientation des figures 2A, 2B et 2C) à la face arrière (face supérieure dans l'orientation des figures 2A, 2B et 2C) de la couche semiconductrice 101. Pour 35 réaliser cette structure, on peut, comme dans l'exemple décrit B16832 - 17-GR3-0578 9 précédemment, partir d'un substrat de départ relativement épais, par exemple en silicium, dont la partie avant est formée par la couche semiconductrice 101. Les pixels Px, les murs d'isolation capacitifs 105, et la structure d'interconnexion 103 sont alors 5 formés dans et sur la couche semiconductrice 101, à partir de la face avant de substrat. Une poignée de support (non représentée) est ensuite fixée sur la face avant de la structure d'interconnexion 103 (c'est-à-dire la face de la structure d'interconnexion 103 opposée au substrat), puis le substrat est 10 aminci par sa face arrière, par exemple par meulage, jusqu'à atteindre la face arrière de la couche semiconductrice 101 et des murs d'isolation capacitifs 105. L'étape d'amincissement du substrat peut notamment comprendre une étape de planarisation mécano-chimique (CMP) visant à obtenir, après amincissement, une 15 surface arrière sensiblement plane. Autrement dit, à l'issue de cette étape, les murs d'isolation capacitifs 105 du capteur affleurent au niveau de la face arrière de la couche semiconductrice 101 de façon à former une surface arrière sensiblement plane. 20 La figure 2B illustre une étape de retrait partiel ou renfoncement (recess) de la couche semiconductrice 101 et des régions conductrices ou semiconductrices 105c1 et 105c2, à partir de la face arrière de la structure obtenue à l'issue des étapes de la figure 2A. Lors de cette étape, les régions isolantes 105a, 25 105b et 105d des murs d'isolation capacitifs 105 sont conservées. A titre d'exemple, on réalise, à partir de la face arrière de la structure obtenue à l'issue des étapes de la figure 2A, une gravure partielle de la couche semiconductrice 101 et des régions conductrices ou semiconductrices 105c1 et 105c2, sélective par 30 rapport aux régions isolantes 105a, 105b et 105d. Par gravure sélective, on entend que la vitesse de gravure du ou des matériaux formant la couche 101 et les régions 105c1 et 105c2 (par exemple du silicium) est supérieure, par exemple au moins dix fois supérieure et de préférence au moins cent fois supérieure, à la 35 vitesse de gravure du ou des matériaux formant les régions 105a, B16832 - 17-GR3-0578 10 105b et 105d (par exemple de l'oxyde de silicium). A titre d'exemple, la gravure mise en oeuvre à l'étape de la figure 2B est une gravure par plasma ou gravure sèche. A titre de variante une gravure humide peut être utilisée. L'épaisseur de la couche 5 101 et des régions 105c1 et 105c2 retirée à l'étape de la figure 2B est par exemple comprise entre 5 et 200 nia, et de préférence entre 10 et 50 nia. A titre d'exemple, la gravure mise en oeuvre à l'étape de la figure 2B est une gravure non localisée, c'est-à-dire que la couche semiconductrice 101 et les régions 105c1 et 10 105c2 sont amincies sur sensiblement toute la surface du capteur. Ainsi, à l'issue de l'étape de la figure 2B, du côté de la face arrière de la structure, les régions conductrices ou semiconductrices 105c1 et 105c2 des murs d'isolation capacitifs 105 s'interrompent sensiblement au même niveau que la face arrière 15 de la couche semiconductrice 101. En revanche, les régions isolantes 105a, 105b et 105d des murs 105 se prolongent en saille de la face arrière de la couche semiconductrice 101. A l'issue de l'étape de gravure partielle sélective de la couche 101 et des régions 105c1 et 105c2, une étape de nettoyage 20 chimique de la face arrière du capteur peut être prévue. Lors de cette étape, une mince couche d'oxyde (non représentée), d'oxyde natif ou d'oxyde chimique, d'épaisseur de l'ordre de 1 nm ou moins, peut se former sur la face arrière de la couche semiconductrice 101 et sur la face arrière des régions 25 conductrices ou semiconductrices 105c1 et 105c2. La figure 2C illustre une étape de dépôt de la couche de passivation 107 du capteur, sur et en contact avec la face arrière de la structure obtenue à l'issue des étapes des figures 2A et 2B. La couche 107 est par exemple déposée par dépôt en 30 couches monoatomiques successives (ALD). Plus généralement, toute autre méthode de dépôt conforme peut être utilisée, de façon que la couche 107 épouse le relief formé par les portions en saillie des parois isolantes 105a, 105b et 105d des murs 105. La couche de passivation 107 est par exemple déposée de façon continue sur 35 toute la surface arrière du capteur. B16832 - 17-GR3-0578 11 La figure 2C illustre en outre une étape de dépôt de la couche antireflet 109 sur et en contact avec la face arrière de la couche de passivation 107. A titre d'exemple, la couche 109 est déposée par dépôt en couches monoatomiques successives (JUD). 5 Plus généralement, toute autre méthode de dépôt conforme peut être utilisée. La couche antireflet 109 est par exemple déposée de façon continue sur toute la surface arrière du capteur. Comme indiqué précédemment, en fonction des besoins de l'application, d'autres couches, non représentées, peuvent être 10 prévues du côté de la face arrière du capteur, par exemple une couche de protection en oxyde de silicium, une couche de filtrage en résine colorée, une couche de microlentilles, etc. Un avantage du procédé de fabrication décrit en relation avec les figures 2A, 2B et 2C et du capteur obtenu par ce procédé 15 est une amélioration significative de la tenue en tension des murs d'isolation capacitifs 105. Cette amélioration s'explique notamment par l'augmentation du chemin électrique entre la couche semiconductrice 101 et la région conductrice ou semiconductrice 105c1 ou 105c2, via l'interface entre la paroi isolante 105a ou 20 105b et la couche de passivation 107. A titre d'exemple, à dimensions identiques, et notamment pour une même épaisseur des parois isolantes 105a et 105b des murs 105, on observe une amélioration d'un facteur deux de la tenue en tension des capacités formées entre la région 105c1 et la couche 25 101 d'une part, et entre la région 105c2 et la couche 101 d'autre part. Les figures aA et 3B sont des vues en coupe schématiques et partielles illustrant une variante de réalisation du procédé des figures 2A, 2B et 2C. Les figures aA et 3B représentent plus 30 particulièrement un agrandissement d'une partie du capteur, au voisinage de la face inférieure du capteur, au niveau d'une paroi isolante 105a d'un mur d'isolation capacitif vertical 105 du capteur. La figure 3A représente la face arrière du capteur à 35 l'issue de l'étape de gravure partielle sélective de la couche B16832 - 17-GR3-0578 12 101 et des régions 105c1 et 105c2, décrite en relation avec la figure 2B. Comme cela apparaît sur la figure aA, on observe qu'en pratique, la gravure de la couche 101 et des régions 105c1 et 105c2 n'est pas parfaitement uniforme. Plus particulièrement, 5 suivant le type de procédé utilisé pour réaliser la gravure, il peut subsister des résidus du matériau de la couche 101 et des régions 105c1 et 105c2 au voisinage immédiat des parois isolantes 105a, 105b et 105d, par exemple en raison d'un effet d'ombrage, de sélectivité, etc. Ceci conduit à la formation, dans la couche 10 101 et/ou dans les régions 105c1 et 105c2, de structures 301 en pointe ou bec d'oiseau, prenant appui sur les parois isolantes 105a, 105b et 105c. La figure 3B illustre une étape d'oxydation de la face arrière de la structure obtenue à l'issue des étapes des figures 15 2A et 2B, de façon à former une couche d'oxyde 303 relativement épaisse, par exemple comprise entre 1 et 10 nia, par exemple de l'ordre de 5 nia, sur la face arrière de la couche semiconductrice 101 et sur la face arrière des régions 105c1 et 105c2 des murs d'isolation capacitifs 105. Comme l'illustre la figure 3B, cette 20 étape d'oxydation conduit à arrondir significativement voire à supprimer les pointes des structures en bec d'oiseau 301 à l'interface avec les parois isolantes 105a, 105b et 105d. A titre d'exemple, l'étape d'oxydation est réalisée en soumettant la face arrière du capteur à un plasma à base d'oxygène, de préférence à 25 une température inférieure à 400°C pour ne pas endommager la structure d'interconnexion 103 du capteur. A titre de variante, une oxydation chimique peut être prévue. La suite du procédé est par exemple identique ou similaire à ce qui a été décrit précédemment en relation avec la 30 figure 2C. Un avantage de la variante de réalisation des figures 3A et 3B est qu'elle permet d'améliorer encore davantage la tenue en tension des murs d'isolation capacitifs du capteur. La figure 4 est une vue en coupe schématique et partielle 35 illustrant un autre exemple d'un capteur d'images à éclairement B16832 - 17-GR3-0578 13 par la face arrière selon un mode de réalisation. La figure 4 est une vue dans le même plan de coupe que la figure 2C. Le capteur de la figure 4 présente des éléments communs avec le capteur de la figure 2C, et est réalisé par un procédé de fabrication 5 similaire au procédé décrit en relation avec les figures 2A, 2B et 2C, et, le cas échéant, aA et 3B. Dans la suite, seules les différences par rapport au capteur de la figure 2C seront détaillées. Le capteur de la figure 4 diffère du capteur de la figure 10 2C principalement en ce que, dans l'exemple de la figure 4, les murs d'isolation capacitifs 105 ne comportent pas de paroi isolante centrale 105d. Ainsi, dans l'exemple de la figure 4, les régions 105c1 et 105c2 sont combinées en une seule région conductrice ou semiconductrice centrale 105c. Autrement dit, 15 chaque mur d'isolation capacitif 105 comprend deux parois isolantes 105a et 105b dont les faces latérales extérieures sont en contact avec la couche semiconductrice 101, et une région conductrice ou semiconductrice 105c formant une paroi centrale unique dont les faces latérales sont en contact respectivement 20 avec la face latérale intérieure de la paroi isolante 105a et avec la face latérale intérieure de la paroi isolante 105b. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, REVENDICATIONS1. Procédé de fabrication d'un capteur d'images, comportant les étapes successives suivantes : a) réaliser une structure comportant une couche semiconductrice (101) ayant une face avant et une face arrière, 5 et un mur d'isolation capacitif (105) s'étendant verticalement de la face avant à la face arrière de la couche semiconductrice, le mur d'isolation capacitif comprenant des première (105a) et deuxième (105b) parois isolantes séparées par une région (105c) en un matériau conducteur ou semiconducteur ; et 10 b) graver, depuis la face arrière de ladite structure, une partie de l'épaisseur de la couche semiconductrice (101) et de la région (105c) en un matériau conducteur ou semiconducteur, de façon sélective par rapport aux parois isolantes (105a, 105b). 2. Procédé selon la revendication 1, comprenant en 15 outre une étape de dépôt d'une couche de passivation (107) sur la face arrière de la structure obtenue à l'issue de l'étape b). 3. Procédé selon la revendication 2, comprenant, après l'étape b) et avant l'étape de dépôt de la couche de passivation (107), une étape d'oxydation de la face arrière de la couche 20 semiconductrice (101). 4. Procédé selon la revendication 2 ou 3, dans lequel la couche de passivation (107) est déposée par dépôt en couches monoatomiques successives. 5. Procédé selon l'une quelconque des revendications 2 25 à 4, dans lequel la couche de passivation est en un matériau diélectrique de constante diélectrique supérieure à celle de l'oxyde de silicium. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la couche semiconductrice (101) est en silicium 30 monocristallin, la région (105c) en un matériau conducteur ou semiconducteur est en silicium polycristallin, et les première (105a) et deuxième (105b) parois isolantes sont en oxyde de silicium. B16832 - 17-GR3-0578 15 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel le mur d'isolation capacitif (105) comprend une troisième paroi isolante (105d) séparant la région (105c) en un matériau conducteur ou semiconducteur en deux parois (105c1, 5 105c2) distinctes. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel la structure réalisée à l'étape a) comprend en outre une structure d'interconnexion revêtant la face avant de la couche semiconductrice (101). 10 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel l'étape a) comprend les étapes successives suivantes : prévoir un substrat dont la partie avant est formée par la couche semiconductrice (101) ; 15 former le mur d'isolation (105) dans la couche semiconductrice (101) à partir de la face avant du substrat (101) ; et amincir le substrat par sa face arrière jusqu'à atteindre la face arrière de la couche semiconductrice (101) et 20 du mur d'isolation capacitif (105). 10. Capteur d'images comportant une couche semiconductrice (101) ayant une face avant et une face arrière, et un mur d'isolation capacitif (105) s'étendant verticalement de la face avant à la face arrière de la couche semiconductrice, le 25 mur d'isolation capacitif comprenant des première (105a) et deuxième (105b) parois isolantes séparées par une région (105c) en un matériau conducteur ou semiconducteur, dans lequel les première (105a) et deuxième (105b) parois isolantes se prolongent en saillie de la face arrière de la couche semiconductrice (101). 30 11. Capteur selon la revendication 10, dans lequel la région (105c) en un matériau conducteur ou semiconducteur ne se prolonge pas en saillie de la face arrière de la couche semiconductrice (101). 12. Capteur selon la revendication 10 ou 11, comprenant 35 en outre une couche de passivation (107) revêtant la face arrière B16832 - 17-GR3-0578 16 de la couche semiconductrice (101) et du mur d'isolation capacitif (105).