Brevet FR3081073A1 — publié le 20191115

SYNAPSE ARTIFICIELLE COMMUTEE La présente invention a pour objet un circuit à faible consommation d'énergie, pouvant reproduire certaines propriétés électriques d'une synapse biologique, et utilisable notamment dans des architectures bioinspirées. L'invention concerne plus précisément une nouvelle topologie à commutation de synapses artificielles à faible puissance consommée, pouvant être associée à des neurones artificiels à haute efficacité énergétique. Plusieurs travaux ont été réalisés pour modéliser le comportement biologique des neurones, tels les deux articles IEEE C. Mead et al. « Neuromorphic electronic systems », 1990 et E. Farquhar et al. «A bio-physically inspired silicon neuron », 2005. La demande FR 3 050 050 décrit des circuits synaptiques en technologie CMOS classique associés à des neurones artificiels dont la consommation énergétique est de l'ordre du fj par potentiel d'action. L'article de J. Arthur et K. Boahen « Learning in silicon: timing is everything», Advances in Neuronal Information Processing Systems, 2006 propose un circuit CMOS modélisant la plasticité d'une synapse. Une synapse excitatrice contribue au déclenchement d'un potentiel d'action par un neurone auquel elle est connectée en aval, dit post-neurone. Une synapse artificielle excitatrice classique comporte préférentiellement un transistor PMOS dont la source est connectée à une alimentation DC (Vdd) et dont le drain est relié à une capacité dite de membrane du post-neurone. La grille de ce transistor PMOS, lorsqu'aucun potentiel d'action n'est appliqué sur celle-ci, est isolée du canal conducteur. En ce sens, il existe une analogie formelle avec une synapse biologique, qui présente une « fente synaptique », isolant la partie axone provenant du pré-neurone de la partie dentrite connectée au post- neurone. Comme illustré à la figure 1 représentant une synapse excitatrice selon l'art antérieur, un transistor par exemple NMOS peut être prévu, dont le drain est relié à celui du transistor PMOS et dont la source est reliée à la capacité de membrane du post-neurone. La tension appliquée sur la grille de ce transistor NMOS est représentative d'un poids synaptique. Cette synapse artificielle excitatrice connue, couplée à un neurone artificiel énergétiquement efficace comme celui décrit à la demande FR 3 050 050, présente une consommation en mode statique (i.e. sans potentiel d'action activant la synapse) de l'ordre du pW, qui est pénalisante si l'on souhaite déployer des réseaux 2 neuronaux à grande échelle, d'autant plus que le nombre de synapses peut être supérieur au nombre de neurones de plusieurs ordres de grandeur. En outre, le courant de fuite issu de la synapse excitatrice est de l'ordre de quelques pA. La somme des courants issus de synapses artificielles excitatrices appartenant à un même arbre dendritique peut être 5 suffisante pour déclencher des potentiels d'action intempestifs au niveau du post-neurone. Cette génération de potentiels d'action présente deux inconvénients majeurs : (i) d'une part, ces potentiels d'action ne présentent pas d'intérêt en termes d'information utile au réseau neuronal, (ii) d'autre part, ils augmentent la consommation de puissance. Pour remédier à cet inconvénient, il est possible d'introduire une fuite, à l'aide d'un transistor 10 NMOS utilisé en charge active, pour lequel grille et drain sont reliés, dimensionné afin d'empêcher le post-neurone de déclencher des potentiels d'action intempestifs. Cependant, cette solution est coûteuse en termes d'implantation, nécessitant un transistor supplémentaire par post-neurone, et pour des réseaux présentant des architectures complexes, peut s'avérer difficile à mettre en oeuvre. De surcroît, elle ne résout pas le 15 problème relatif à la consommation statique. Il n'existe pas à ce jour en technologie CMOS industrielle d'architecture de synapse excitatrice répondant de façon entièrement satisfaisante aux contraintes suivantes, lorsque la synapse est en mode statique: Une consommation de l'ordre du fW, garantie d'une possibilité de déploiement du 20 réseau neuronal à grande échelle ; une architecture empêchant intrinsèquement le déclenchement de potentiel d'action d'un post-neurone, quelle que soit l'entrance du post-neurone, i.e. quel que soit le nombre de synapses excitatrices connectées à l'entrée d'un post-neurone. L'invention a pour but de proposer une structure de synapse artificielle 25 pouvant répondre à tout ou partie de ces contraintes, et elle y parvient, selon l'un de ses aspects, grâce à un circuit neuronal électronique comportant au moins un pré-neurone présentant une tension de sortie et au moins un post-neurone reliés par au moins une synapse excitatrice présentant au moins une entrée de commutation, dans lequel la synapse excitatrice est alimentée par la sortie VAout et reçoit sur son entrée de 30 commutation un signal de commutation VAout barre dont l'état est complémentaire de celui de la sortie VAoui. 3 Par « état complémentaire » d'un signal, il faut comprendre l'état dans lequel serait ce signal à la sortie d'un inverseur logique. Grâce à l'invention, la puissance consommée est réduite par rapport à celle d'un circuit neuronal utilisant une synapse excitatrice connue, et le risque de génération 5 d'un potentiel d'action intempestif au niveau du post-neurone est réduit, voire supprimé. Les synapses objet de l'invention sont réalisées en une technologie de transistors à effet de champ pouvant être organiques ou CMOS, par exemple. Les pré-neurones et/ou post-neurones associés peuvent être réalisés en la même technologie ou en une technologie différente. Par exemple, les synapses sont réalisées avec des transistors 10 organiques et les neurones avec des transistors CMOS, et vice versa. L'invention permet d'utiliser des transistors fonctionnant sous le seuil. Le fonctionnement des transistors sous le seuil correspond à l'existence d'un courant drain-source variant exponentiellement avec la tension de commande de grille dans la région dite d'inversion faible du transistor ('weak-inversion region' ou `subthreshold region' en 15 anglais), où la tension grille-source est en deçà de la tension de seuil pour laquelle la zone d'inversion apparaît (création d'un canal de conduction entre le drain et la source). Il est à noter que la tension drain-source est inférieure à la tension de seuil si la tension d'alimentation Vdd est elle-même inférieure à la tension de seuil, favorisant une faible consommation de puissance des transistors. 20 De préférence, la synapse excitatrice comporte au moins deux transistors à effet de champ, préférentiellement CMOS, dont les canaux drain-source sont en série, de manière à former une chaîne de transistors en série entre un point de potentiel connecté à VAout et un point de potentiel connecté au potentiel de membrane du post-neurone, les transistors situés aux extrémités de la chaîne étant qualifiés de « transistors d'extrémité ». 25 Le « potentiel de membrane » désigne le potentiel à la borne de la capacité de membrane du neurone. De préférence, le transistor d'extrémité connecté à VAout est un transistor PMOS et le transistor d'extrémité connecté au potentiel de membrane (Vmeno) du post-neurone est un transistor NMOS. 30 Dans un exemple de mise en oeuvre, la chaîne de transistors ne comprend que deux transistors qui constituent les transistors d'extrémité, ces transistors ayant leurs sources au même potentiel lorsque VAout = 0. 4 De préférence, l'un des transistors d'extrémité, préférentiellement du type PMOS, a une grille définissant l'entrée de commutation et l'autre transistor d'extrémité, préférentiellement du type NMOS, a une grille définissant une entrée de potentiel de poids synaptique.Le potentiel de poids synaptique, appliqué à l'entrée de potentiel de poids 5 synaptique, peut être analogique ou binaire, prenant préférentiellement une valeur adéquate parmi Vdd et 0, lorsque le circuit est alimenté par une tension Vdd. La synapse peut comporter au moins un troisième transistor intermédiaire à effet de champ, préférentiellement CMOS, appartenant à la chaîne de transistors, et disposé entre lesdits transistors d'extrémité, la grille de ce troisième transistor étant reliée 10 au drain ou à la source de l'un des transistors d'extrémité. Ce troisième transistor permet de contrôler le courant synaptique en ajustant son intensité. De préférence, la tension d'alimentation Vdd est telle que 0 5V1). Is" correspond au courant de fuite en saturation du transistor NMOS (Vgs = OV et 25 Vas > 5. Vt) Pour le circuit de la figure 1, lorsque le pré-neurone ne génère pas de potentiel d'action, Vsg p = Vs - Vg = Vdd - VAout barre = OV. Vgs p = Vdd - Vmem, avec Viner, égale à 25mV (valeur donnée par la simulation LTspice). D'où Vgs ri = 175mV si Vw = Vdd. Les courants Idp et Idn étant identiques, il résulte des valeurs respectives de 30 Vgs p et Vgs p que la tension Vdsp du NMOS est très faible (Vdsp « lmV). En négligeant la tension Vdsp, Vsdp = Vdd - Vmem = 175mV. Il résulte que ix= Idp = 2.5 pA 14 La puissance en mode statique dissipée par une synapse classique est essentiellement due au transistor PMOS : PDC = Vsdp*Iex = 0.45 pW. Il est à noter que si Vw = 0 V, le courant traversant les deux transistors reste du même ordre de grandeur, avoisinant les 2 pA. 5 En ce qui concerne le circuit de la figure 6, compte tenu de la valeur extrêmement faible de Ittititb, la tension de membrane du post-neurone Post-N est proche de 15mV (valeur donnée par la simulation LTspice). Puisque VAout barre = 0.2 V, la tension Vsgp du transistor 10 sera comprise entre -0.2 V et -0.185 V, entraînant de facto un courant extrêmement faible. 10 Puisque les courants Idp et Idn sont identiques, il résulte que la tension Vdso est proche de OV, quelque soit la valeur du poids Vw D'où, - (Vmem - VAout bain) (15 - 200) V -185mV. Vsdp = Vmem- VAout 4,4 1C L0 4.4 10- SA" 10 fA Donc, Ittibib = 4,4 10-31ex = 10 fA. La puissance en mode statique dissipée par la synapse est celle du transistor 20 PMOS : PDC = Vsdp * Idp = 0,15 fW. Les valeurs des courants et puissances calculées correspondent bien à celles trouvées par les simulations numériques. En simulant le circuit de la figure 5 sur LTspice, on a excité le pré-neurone et observé la réponse du courant d'excitation Ie, issu de la synapse, ainsi que le potentiel 25 d'action du post-neurone. Les résultats des formes d'onde obtenues sont rapportés sur la figure 8. On observe qu'à l'arrivée du potentiel d'action du pré-neurone (la courbe Vmem), le courant Iex augmente avec une amplitude très importante, déclenchant un potentiel d'action (courbe VmemB) au niveau du post-neurone légèrement en retard. 30 Ces formes d'onde sont similaires à celles obtenues en remplaçant la synapse selon l'invention par une synapse classique selon la figure 1. En technologie CMOS 65nm, en imposant une longueur de grille nominale de 65nm pour les transistors, cela se traduit par un courant synaptique en mode dynamique, 15 Idp 15 i.e. lors d'un potentiel d'action du pré-neurone, qui reste trop élevé, même pour la largeur de grille minimale réalisable (120nm). Afin de contrôler le courant synaptique, un transistor supplémentaire 12 peut être intercalé en série entre les transistors 10 et 11 de la synapse S, comme représenté à la 5 figure 9. Ce transistor 12 peut être indifféremment de type NMOS ou PMOS. Sa grille est reliée à son drain ou à sa source selon la liaison 11 ou 12. Il à noter que les dimensions des transistors de la figure 9 sont des éléments pouvant contribuer au réglage du courant synaptique. Si l'on considère le circuit de la figure 5, la durée du potentiel post-synaptique 10 excitateur (PPSE) est la même que celle du potentiel d'action du pré-neurone. Afin d'étendre la durée du PPSE (par exemple jusqu'à 10 fois la largeur d'impulsion relative à un potentiel d'action), le deuxième mode de réalisation de l'invention illustré à la figure 10 met en cascade à la sortie du coeur Pre-N-C du pré-neurone deux inverseurs 2' et 3' suivis d'un intégrateur 15 comportant une charge active constituée préférentiellement d'un 15 transistor NMOS 13 dont la grille et le drain sont reliés et une capacité 14 reliée à la masse. Les courbes de VAmt, VAout barre et la tension VI à la sortie de l'intégrateur 15 sont illustrées à la figure 11. Cette figure représente aussi les potentiels de membrane VmernA et VmcrnI3 des pré-neurone et post-neurone respectivement. On observe que la 20 réponse à un seul potentiel d'action du pré-neurone se traduit par la présence de trois potentiels d'action pour le post-neurone, du fait du maintien de Vout pour une durée étendue à Vdd, grâce à l'intégrateur 15. Pour traduire d'un point de vue artificiel la STDP, on a représenté à la figure 12A un exemple de circuit 22 servant à déterminer au point P1 le potentiel poids 25 synaptique binaire V,, à partir des tensions de sortie VAout et VBout du pré-neurone et post- neurone respectivement. Co circuit 22 comprend un circuit d'apprentissage STDP 23 générant un potentiel de poids synaptique dit analogique Vw. analogique qui va à l'entrée d'un circuit mémoire 24 à base de SRAM pour produire le potentiel de poids synaptique binaire V',. Le circuit d'apprentissage STDP comporte d'une part un transistor PMOS 19 alimenté 30 par VAout et chargeant une capacité 21, et d'autre part deux transistors PMOS 17 et 18 en série chargeant une capacité 20, un inverseur 16 reliant le drain du transistor 19 à la grille du transistor 18. Le transistor 17 est alimenté par VBout et a sa grille connectée à l/Bvotu«or 16 l'état complémentaire de VBout. Lors de l'arrivée d'un potentiel d'action du pré-neurone en avance par rapport à celui du post-neurone, la tension de poids synaptique analogique V,/ analogique aux bornes de la capacité 20 augmente. Cette tension est envoyée vers le circuit mémoire 24 à base de SRAM avant que la capacité 20 ne se décharge en l'absence de 5 potentiel d'action. Le circuit mémoire 24 à base de S' À comprend d'une part une cellule SRAM ayant pour sortie le potentiel de poids synaptique binaire V,/ et comportant deux inverseurs 25, 26 dont l'entrée de l'un est connectée à la sortie de l'autre, et d'autre part, deux transistors CMOS 27, 28 dont les canaux drain-source sont en série, recevant sur la grille de l'un d'entre eux la tension analogique Vw analogique, le drain ou la source de 10 ce dernier défmissant l'entrée de la cellule SRAMet sur l'autre la tension VBout. Si la tension de poids synaptique analogique Vu, analogique est supérieure à une tension seuil préalablement réglée de la mémoire SRAM, le potentiel de poids synaptique binaire V,/ bascule de 0 à Vdd. Pour un intervalle de temps donné entre le potentiel d'action du pré-neurone et celui du post-neurone, caractérisant le retard du potentiel 15 d'action du post-neurone par rapport au pré-neurone, il faut attendre un certain nombre de pairing (paires de potentiels d'action de pré-neurone et de post-neurone) pour que Vw bascule de OV à Vdd; pour un autre intervalle de temps plus élevé, le nombre de pairing requis sera plus important. Ce qui vient d'être décrit s'applique au cas d'une synapse excitatrice mais il 20 est à noter qu'un montage symétrique avec les tensions VAout et VBout permutées, peut être utilisé pour contrôler la plasticité d'une synapse inhibitrice, comme illustré à la figure 12B. Dans ce cas, le poids Vyinhib est prélevé au point de connexion P2 opposé à Vw des inverseurs de la SRAM. Lorsqu'il n'y a pas de potentiel d'action, VBout = OV et VBout barre = Vdd. On 25 retrouve le même phénomène que celui de la synapse commutée représentée à la figure 6 où drain et source sont inversés. Ainsi drain et source des transistors 17 et 18 sont inversés et la capacité 20 se décharge au travers de ces transistors. La fuite de grille au niveau du transistor 27 est négligeable devant celle des transistors 17 et 18. Il est à noter que si au préalable, il y a eu une paire de potentiels d'action pré-neurone/post-neurone générée avec 30 le potentiel d'action du pré-neurone en avance sur celui du post-neurone, la mémoire SRAM a commuté et conserve son poids, même si la capacité 20 se décharge. 17 La figure 13 correspond au schéma du circuit AH-N-C illustré à la figure 4 réalisé en technologie CMOS 65 nm. L'inverseur 8 est constitué des transistors M1 et M2. L'inverseur 9 est constitué des transistors M3 et M4. Pour des raisons pratiques (i.e. économie d'un plot au niveau du « layout »), une seule alimentation Vdd = 0,2 V alimente 5 AH-N-C ainsi que la transconductance M11 qui sert à exciter ce dernier. Pour la simulation du circuit, toutes les largeurs de grille des transistors ont été fixées à 120 nm. Toutes les longueurs de grille ont été fixées à 65 nm et la capacité Cf a été fixée à 5 fr. Les formes d'onde obtenues par simulation sont illustrées à la figure 14. 10 Comme on peut le constater, un effet du dimensionnement du circuit se traduit par une tension de sortie Vcnit' qui n'atteint pas Vdd. Elle atteint 140 mV. Il est à noter que les inverseurs 2 et 3 permettent de rehausser le niveau de la tension de sortie à Vdd = 200 mV. La figure 15 représente les courbes expérimentales de puissance consommée P en pW et de fréquence f en kHz des potentiels d'action provenant de \Tout', en fonction du 15 courant total I délivré par l'alimentation en pA. Afm de faire varier la fréquence, on agit sur la tension Vdd2 du montage de la figure 13. On remarque qu'en mode statique (f=0), la puissance consommée est légèrement supérieure à 10 pW. Pour le circuit mesuré, la fréquence maximale des potentiels d'action est de 16 kHz. A cette fréquence maximale, la puissance consommée 20 est de 32 pW. Cette valeur de puissance est très proche de celle en mode statique du neurone Morris-Lecar. Il est à noter que la puissance consommée du circuit AH-N-C ainsi dimensionné est en réalité plus faible, car le courant total I tient compte du courant d'excitation 25 L'énergie, extraite expérimentalement en tenant compte des puissances statique et dynamique, en f3 par potentiel d'action est représentée à la figure 16 en fonction de la fréquence en kHz des potentiels d'action. Grâce au dimensionnement du circuit AH-N-C, une efficacité énergétique avoisinant les 2 f1 par potentiel d'action est obtenue. Une meilleure valeur serait obtenue 30 si la contribution du courant d'excitation était défalquée. Cette efficacité énergétique est meilleure que pour un circuit ML-N-C. La raison est liée au fait que l'architecture du neurone AH-N-C ne comprend que 5 transistors, et une seule capacité. L'utilisation d'une 18 seule capacité s'avère utile pour gagner en surface d'occupation de silicium et facilite la miniaturisation du circuit. Le circuit AH-N-C ainsi dimensionné permet aussi de retrouver toutes les fonctionnalités énoncées dans la demande FR 3 050 050 concernant le neurone Morris- 5 Lecar, à savoir la compatibilité avec les synapses excitatrices et inhibitrices, l'émulation du mode rafale et la résonance stochastique. La figure 17 illustre une synapse inhibitrice, pouvant faire partie du circuit neuronal selon l'invention, comprenant deux transistors CMOS, préférentiellement de type NMOS, 30, 31 dont les canaux drain-source sont en série. Le transistor 30 a sa grille 10 connectée à la tension de sortie VAout du pré-neurone, sa source connectée à la masse et son drain connecté à la source de l'autre transistor 31. Celui-ci a sa grille connectée à un potentiel de poids synaptique V et son drain connecté au potentiel de membrane du post neurone. La synapse artificielle selon l'invention peut servir dans les systèmes 15 neuroinspirés du traitement de l'information, notamment dans le traitement d'images, de vidéo et dans la reconnaissance faciale. Dans ce cas, les éléments du circuit neuronal seront optimisés pour une grande rapidité et/ou une puissance dissipée très faible. Par ailleurs, le circuit neuronal selon l'invention peut être utilisé dans les applications biomédicales, en tant que synapse biologique artificielle (implant). REVENDICATIONS1. Circuit neuronal électronique, comportant au moins un pré-neurone présentant une tension de sortie VAoot, et au moins un post-neurone reliés par au moins une synapse excitatrice présentant au moins une entrée de commutation, dans lequel la synapse excitatrice est alimentée par la sortie VAout et reçoit sur son entrée de commutation un signal de commutation VAout barre dont l'état est complémentaire de celui de la sortie VAout. Circuit selon la revendication 1, la synapse excitatrice comportant au moins deux transistors (10, 11) à effet de champ, préférentiellement CMOS, dont les canaux drain-source sont en série, de manière à former une chaîne de transistors en série entre un point de potentiel connecté à VAout et un point de potentiel connecté au potentiel de membrane (VmemB) du post-neurone, les transistors situés aux extrémités de la chaîne étant qualifiés de « transistors d'extrémité ». Circuit selon la revendication précédente, le transistor d'extrémité (10) connecté à VAout étant un transistor PMOS. Circuit selon la revendication précédente, le transistor d'extrémité (11) connecté au potentiel de membrane (VmemB) du post-neurone étant un transistor NMOS. Circuit selon l'une quelconque des revendications 2 à 4, la chaîne de transistors ne comprenant que deux transistors qui constituent les transistors d'extrémité (10, 11), ces transistors ayant leurs sources au même potentiel lorsque VAout = 0. Circuit selon l'une quelconque des revendications 2 à 5, l'un des transistors d'extrémité (10) ayant une grille défmissant l'entrée de commutation et l'autre transistor d'extrémité (11) ayant une grille défmissant une entrée de potentiel de poids synaptique (V). Circuit selon la revendication précédente, dans lequel le potentiel de poids synaptique, appliqué à l'entrée de potentiel de poids synaptique (V,,), prend une valeur adéquate parmi Vdd et 0, lorsque le circuit est alimenté par une tension Vdd. Circuit selon l'une quelconque des revendications 2 à 7, comportant au moins un troisième transistor intermédiaire (12) à effet de champ, préférentiellement CMOS, appartenant à la chaîne de transistors et disposé entre lesdits transistors2. 15 3. 4. 5. 20 6. 25 7. 8. 30 20 d'extrémité, la grille du troisième transistor étant reliée au drain ou à la source de l'un des transistors d'extrémité. 9. Circuit selon l'une quelconque des revendications précédentes, la tension d'alimentation Vdd dudit circuit étant telle que 0