Brevet FR3085530A1 — publié le 20200306

Circuit intégré comportant au moins une cellule mémoire avec un dispositif anti-fusible. Des modes de mise en oeuvre de réalisation de l'invention concernent les circuits intégrés, notamment les dispositifs anti-fusibles intégrés et plus particulièrement la protection des circuits intégrés contre l'ingénierie inversée, par exemple la protection des circuits intégrés de mémorisation contre des attaques par sondage (« probing », en langue anglaise). Les circuits intégrés, en particulier ceux équipés de mémoires contenant des informations sensibles, doivent être autant que possible protégés contre des opérations d'ingénierie inversée, en particulier destinées à découvrir des données mémorisées. Les données mémorisées peuvent par exemple être des informations binaires, et être mémorisées sur des dispositifs antifusibles comportant deux bornes, pouvant être dans un état claqué (ou passant), pour représenter une première valeur binaire, ou dans un état non claqué (ou bloqué), pour représenter une deuxième valeur binaire des données. Une attaque possible peut être effectuée après l'amincissement du circuit intégré afin de se rapprocher le plus possible des dispositifs anti-fusibles, afin de mesurer la résistance entre les deux bornes du dispositif anti-fusible et de connaitre ainsi leurs états. 11 existe des solutions permettant de détecter un amincissement du circuit intégré, et de rendre illisible les données mémorisées dans le cas où un amincissement a eu lieu. Bien que ces solutions soient efficaces, elles peuvent dans certains cas être complexes à mettre en oeuvre ou contournées. 11 existe par ailleurs un besoin de réaliser une autre structure de dispositif anti-fusible, technologiquement simple et qui lorsqu'il est en particulier utilisé dans une cellule mémoire permet une lecture facilitée 2 Selon un mode de réalisation, il est proposé une nouvelle structure de dispositif anti-fusible qui puisse être en particulier utilisé pour la mémorisation de donnée et qui est complexe à analyser dans le cadre d'opération d'ingénierie inversée, tout particulièrement dans le 5 cadre de module de mémoire présentant une architecture matricielle. Selon un aspect, il est proposé un circuit intégré comportant au moins une cellule mémoire comprenant un dispositif anti-fusible comportant un transistor d'état possédant une grille de commande et une deuxième grille configurée pour être flottante de façon à conférer 10 un état non claqué au dispositif anti-fusible ou électriquement couplée à la grille de commande de façon à conférer un état claqué au dispositif anti-fusible. Intégrer un dispositif anti-fusible à une structure de transistor d'état à double grille (grille de commande et grille flottante) est 15 technologiquement simple à réaliser car cette réalisation utilise des structures existantes de transistor d'état à double grille et requiert simplement un claquage ou non de la couche diélectrique entre les deux grilles. Par ailleurs, combiner un dispositif anti-fusible à un transistor 20 MOS permet avantageusement de lire l'état du dispositif anti-fusible par la polarisation du transistor, et donc de s'affranchir de la réalisation d'un contact sur la deuxième grille. Ainsi, il n'est pas possible pour un attaquant de mesurer la résistance électrique entre les deux grilles afin de connaître l'état du dispositif anti-fusible 25 Le transistor d'état peut comporter au moins une première région de poly-silicium et une deuxième région de poly-silicium séparées par une couche de matériau diélectrique, la deuxième grille comportant la première région de poly-silicium et la grille de commande comportant la deuxième région de poly-silicium, l'état 30 claqué du dispositif anti-fusible se traduisant par une connexion électrique entre la première région de poly-silicium et la deuxième région de poly-silicium, à travers la couche de matériau diélectrique. Le circuit intégré peut comprendre un élément de liaison électriquement conducteur comportant une première extrémité électriquement couplée à la deuxième grille et une deuxième extrémité libre située à l'extérieur du circuit intégré. Le circuit intégré peut comporter un anneau d'étanchéité comportant des pistes métalliques et des viras s'étendant sur toute la 5 périphérie du circuit intégré, l'élément de liaison comportant une partie traversante qui traverse ledit anneau d'étanchéité, la deuxième extrémité étant située à l'extérieur de l'anneau d'étanchéité. Cet anneau d'étanchéité permet avantageusement de protéger le circuit intégré notamment lors d'une étape de découpe. 10 Selon un mode de réalisation, le circuit intégré comporte un caisson semi-conducteur dont le fond est délimité par une région semiconductrice enterrée et dans lequel est réalisée une électrode verticale isolée s'étendant depuis la face supérieure du caisson jusqu'à une région proche du fond du caisson, une région fortement dopée de type 15 N assurant une continuité électrique entre l'électrode verticale et la couche semi-conductrice enterrée, la dite électrode verticale comprenant ladite première région de poly-silicium et forme la deuxième grille, le transistor d'état étant un transistor vertical. Les cellules mémoires peuvent avantageusement être 20 interconnectées selon une architecture en matrice, chaque cellule mémoire comportant un transistor d'accès couplé entre le transistor MOS et une ligne de lecture commune à toutes les cellules. La lecture d'une cellule mémoire nécessite alors de rendre passant le transistor d'accès de ladite cellule mémoire, et de maintenir 25 dans un état bloqué les autres transistors d'accès de la ligne afin d'éviter que des courants parasites ne se propagent sur la ligne de lecture et faussent le résultat. Un attaquant devra donc utiliser une sonde distincte pour chaque transistor d'accès de la ligne, ce qui rend la lecture très 30 complexe voire impossible dès lors que la matrice comporte un nombre de colonnes important, par exemple plus d'une dizaine de colonnes. Plusieurs cellules mémoires peuvent partager une même première région de poly-silicium. 4 Selon un aspect, il est proposé une plaquette semi-conductrice comportant des premières zones comportant des circuits intégrés tels que définis précédemment, mutuellement séparées par des deuxièmes zones comportant des lignes de découpe, dans laquelle la deuxième 5 extrémité de l'élément de liaison d'au moins un circuit intégré est située dans une deuxième zone de façon à ce que le circuit intégré et la deuxième extrémité soient situés de part et d'autre de la ligne de découpe correspondante. Il est ainsi possible de programmer les cellules mémoires avant 10 l'étape de découpe du circuit intégré, par l'intermédiaire de l'élément de liaison. Lors de la découpe, l'élément de liaison est sectionné laissant la première région de poly-silicium non reliée à un potentiel fixe. Selon un aspect, il est proposé un procédé de programmation 15 d'au moins une cellule mémoire comportant un dispositif anti-fusible tel que défini précédemment, comprenant une formation d'une connexion électrique entre la grille de commande et la deuxième grille pour avoir ledit état claqué, ou une mise à l'état flottant de la deuxième grille de façon à avoir ledit état non claqué. 20 La programmation de ladite au moins une cellule mémoire peut comporter une initialisation du potentiel de la deuxième grille à un premier potentiel de référence par l'intermédiaire d'un élément de liaison, l'application ou non d'un deuxième potentiel de référence de façon à mettre respectivement ledit dispositif anti-fusible dans un état 25 claqué ou non claqué et un sectionnement dudit élément de liaison de façon à ce que sa deuxième extrémité soit libre. Selon un aspect, il est proposé un procédé de lecture d'au moins une cellule mémoire d'un circuit intégré tel que défini précédemment, dans lequel on polarise la grille de commande du 30 transistor d'état et on lit le courant de drain du transistor d'état, la lecture d'un courant de drain inférieur à un seuil indiquant un état non claqué du dispositif anti-fusible et un courant de drain supérieur audit seuil indiquant un état claqué du dispositif anti-fusible. 5 Selon un autre aspect, il est proposé une carte à puce incorporant un circuit intégré tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de mode de mise en 5 oeuvre et de réalisation de l'invention, nullement limitatifs, et des dessins annexés sur lesquelles - les figures 1 à 9 illustrent des modes de mise en oeuvre et de réalisation de l'invention. La figure 1 représente une vue de dessus d'une plaquette semi- 10 conductrice 1, par exemple en silicium, communément désignée par l'homme du métier sous la dénomination anglo-saxonne « wafer ». La plaquette 1 comporte des premières zones Z1 contenant des circuits intégrés Cl, et des deuxièmes zones Z2 séparant les premières zones Z1 et contenant des chemins de découpe LD selon lesquels la 15 plaquette sera découpée afin d'individualiser les circuits intégrés CI. L'opération de découpe de la plaquette semi-conductrice peut se faire classiquement à l'aide d'une scie circulaire spécifique à lame en diamant et/ou à l'aide d'un laser de découpe. Cette opération est classique et connue en soi. 20 Chaque circuit intégré Cl comporte un module mémoire MM comportant une pluralité de cellules mémoires. Un anneau d'étanchéité AT situé à la périphérie du circuit intégré permet avantageusement de protéger le circuit intégré CI contre la propagation éventuelle d'écailles, d'éclats, ou de toute autre 25 impureté lors de l'opération de découpe de la plaquette 1 Cet anneau d'étanchéité AT fait aussi obstacle à la pénétration d'humidité dans la partie d'interconnexion du circuit intégré (classiquement connue par l'homme de l'art sous l'acronyme anglo-saxon BEOL ; pour « Back End Of Line »), ce qui est particulièrement 30 avantageux lorsque cette partie d'interconnexion comporte des régions isolantes à faible constante diélectrique (matériau « low K »). Il serait tout à fait possible que les circuits intégrés CI comprennent plusieurs anneaux d'étanchéité, afin de renforcer encore d'avantage l'étanchéité des circuits intégrés Cl. 6 Chaque circuit intégré CI comporte au moins un élément de liaison LI s'étendant depuis le module mémoire MM jusqu'à l'extérieur du circuit intégré CI au-delà de la ligne de découpe. Chaque élément de liaison LI comporte une partie traversante qui 5 traverse l'anneau d'étanchéité sans couplage électrique avec ce dernier, et une partie chevauchante qui chevauche la ligne de découpe. L'opération de découpe sectionne donc l'élément de liaison LI. La figure 2 est une vue en coupe schématique d'un circuit intégré CI. Le circuit intégré CI est réalisé dans et sur le substrat 10 semi-conducteur SB, par exemple ici dopé de type P, lui-même surmonté d'une partie d'interconnexion INT. Le substrat S peut être divisé en plusieurs caissons CN par des régions isolantes 10, par exemple des tranchées d'isolation peu profondes (STI pour « Shallow Trench Isolation » en anglais), ou des oxydations locales du silicium 15 (LOCOS pour « LOcal Oxydation of Silicon » selon le terme anglo- saxon usuel). La figure 2 représente en particulier une première zone Z1 du circuit intégré comportant une cellule mémoire CM du module mémoire, l'anneau d'étanchéité AT et l'élément de liaison LI réalisé à 20 la fois dans la première zone Z1 et dans une deuxième zone Z2 adjacente à la première zone ZI. L'anneau d'étanchéité AT comprend un premier contact 7 formant un mur, par exemple en tungstène, et une succession de pistes métalliques et de vias superposées. 25 A des fins de simplification, seules des premières pistes métalliques PSTIO et PST1 1 situées aux premier et deuxième niveaux de métallisation et un via 9 formant un mur, situé entre ces deux premières pistes PST1 0 et PST11 sont représentés. En pratique, l'anneau d'étanchéité AT pourra comprendre autant de vias et de pistes 30 métalliques que nécessaire, en fonction de la hauteur souhaitée de l'anneau d'étanchéité. L'anneau d'étanchéité AT est réalisé sur une structure empilée STR, ou partie basse de l'anneau d'étanchéité, réalisée directement sur 7 le substrat SB, et dont la figure 3 est une vue en coupe selon la ligne de coupe de la figure 2. La structure STR comporte un premier barreau 3 de poly-silicium réalisé sur une première 5 couche diélectrique 2 et recouvert par une deuxième couche diélectrique 4, par exemple des couches 2 et 4 d'oxyde de silicium ou une couche d'un alliage oxyde-nitrure-oxyde, connu par l'homme du métier sous l'acronyme ONO. Ainsi, le barreau 3 est englobé dans un matériau diélectrique, 10 un deuxième barreau 5 de poly-silicium recouvrant la couche diélectrique 4 sur une partie de sa longueur, une couche de siliciure de métal 80 recouvrant le deuxième barreau de poly-silicium 5 sur toute sa longueur Dans l'exemple décrit ici, la structure STR comporte deux 15 barreaux de poly-silicium 3 et 5 Ceci résulte de l'utilisation, pour la réalisation de la structure STR, d'étape de fabrication correspondant normalement à des étapes de fabrication de transistors à grille flottante à d'autres endroits du circuit intégré, comme il sera vu ci-après. En effet, la réalisation d'une grille flottante comporte la réalisation d'un 20 empilement de deux barreaux de poly-silicium séparés par une couche isolante. L'adaptation du procédé de fabrication de grille flottante à la fabrication de la structure STR est donc particulièrement avantageuse et économique car elle permet de s'affranchir de la réalisation d'étape 25 de fabrication spécifique à la structure STR. Cela étant, la structure STR dudit anneau d'étanchéité AT pourrait ne comporter qu'un seul barreau de poly-silicium, par exemple le premier barreau 3 de poly-silicium isolé du substrat S par une couche diélectrique, par exemple la deuxième couche diélectrique 30 2. Dans ce cas, le contact 7 serait réalisé directement sur la couche diélectrique 4, qui elle seule isolerait le premier barreau 3 de l'anneau d'étanchéité AT. Cette structure STR qui forme la partie basse de l'anneau d'étanchéité comporte la partie traversante TRA de l'élément de 8 liaison. Cette partie traversante, formée ici du barreau de polysilicium 3, est électriquement isolée du substrat SB et du reste de l'anneau d'étanchéité par la deuxième couche 4 de matériau diélectrique et par le deuxième barreau de poly-silicium. 5 La partie chevauchante CHE de l'élément de liaison LI comporte ici un deuxième contact métallique 72, ici un contact en tungstène, contactant le barreau de poly-silicium 3 par l'intermédiaire d'une première région siliciurée 81, 10 une deuxième piste métallique PST2 couplée au deuxième contact 72 métallique réalisé dans le premier niveau de métal et s'étendant depuis la première zone Z1 dans la deuxième zone Z2 au-delà de la ligne de découpe LD, et un troisième contact métallique en tungstène 73 couplé à la 15 deuxième piste métallique PST2 d'une part, et au substrat SB d'autre part par l'intermédiaire d'une deuxième région siliciurée 82 Le module mémoire MM a ici une capacité de 1 kilobits, c'est-à-dire qu'il comporte 1024 cellules mémoires binaires capables 20 chacune de contenir une information binaire. Une seule cellule mémoire CM a été représentée ici à des fins de simplification. La cellule mémoire CM comporte un élément permettant de mémoriser l'information binaire qui est ici un dispositif anti-fusible DIS, et un transistor d'accès, non représenté sur la figure 2 à des fins 25 de simplification, permettant la lecture de ladite information. D'une façon générale, le dispositif anti-fusible comporte un transistor d'état TR possédant une grille de commande EC, une deuxième grille FG séparée de la grille de commande EC par une couche diélectrique 41, et une autre couche diélectrique 2 séparant la 30 deuxième grille FG du caisson sous-jacent CN. Le dispositif anti-fusible présente donc la structure d'un transistor d'état à double grille dont, comme on le verra plus en détail ci-après, la deuxième grille pourra être flottante ou électriquement 9 connectée à la grille de commande EC en fonction de l'état claqué ou non du dispositif anti-fusible. Le transistor TR comporte une première région de polysilicium POLI, ici une partie du premier barreau de poly-silicium 3, et 5 une deuxième région de poly-silicium POL2, ici une partie du deuxième barreau de poly-silicium 5, séparée de la première région de poly-silicium POLI par la couche diélectrique 41 qui est une partie de la deuxième couche isolante 4. Ainsi, la deuxième région de poly-silicium POL2 forme la 10 grille de commande EC du transistor MOS et la première région de poly-silicium POLI forme la deuxième grille FG du transistor MOS TR. Des contacts (non représentés) sont réalisés sur des régions de source S et de drain D et sur l'électrode de commande EC par 15 l'intermédiaire de régions siliciurées 8 Des continuités de matière CNT entre le premier barreau de poly-silicium 3 et la première région de poly-silicium POLI et entre la deuxième couche diélectrique 4 et la partie 41 ne se situant pas dans le plan de la figure 2, sont représentées ici par des traits en pointillés. 20 La partie 41 de la deuxième couche diélectrique 4 située sous l'électrode de commande comprend une première portion DL1 ayant une première épaisseur, par exemple ici comprise entre 100À et 200A, et une deuxième portion DL2 amincie par rapport au reste de la couche diélectrique DL ayant une épaisseur comprise entre 15A et 30A. Le 25 reste de la deuxième couche diélectrique 4 a la première épaisseur. Le dispositif anti-fusible est configuré pour claquer lorsque la tension entre la première région de poly-silicium POLI et la deuxième région de poly-silicium POL2 est supérieure à une tension de claquage du dispositif anti-fusible DIS, par exemple ici 5 Volts. 30 Lorsque cette tension est dépassée, un chemin électrique se crée au niveau de la portion amincie DL2 entre la première région de poly-silicium POLI et la deuxième région de poly-silicium POL2. Il serait possible que toute la partie 41 de la deuxième couche diélectrique 4 présente la deuxième épaisseur. Cela étant, la présence 10 d'une portion amincie délimitée permet d'avoir une meilleure maitrise de la tension de claquage. 11 est ainsi possible de programmer le module mémoire MM en en faisant claquer ou non le dispositif anti-fusible de chaque cellule 5 mémoire CM. La figure 4 illustre le procédé de programmation. Le claquage est réalisé par l'application d'un potentiel de référence, ici la masse, sur la première région de poly-silicium POLI par l'intermédiaire de l'élément de liaison LI (étape El), et par l'application d'un potentiel sur la deuxième région de poly-silicium 10 POL2 de façon à obtenir une tension électrique supérieure à 5 Volts entre la première région de poly-silicium POLI et la deuxième région de poly-silicium POL2 (étape E20) Pour ne pas claquer le dispositif anti-fusible DIS, il suffit de ne pas polariser la deuxième région de poly-silicium POL2, ou de la 15 polariser de façon à ce que la tension entre les régions de poly- silicium soit inférieure à la tension de claquage (étape E21) L'application du deuxième potentiel sur les deuxièmes régions de poly-silicium POL2 peut se faire par un circuit de polarisation interne au circuit intégré CI 20 Tous les éléments de liaison LI du circuit intégré CI reliés aux deuxièmes grilles des dispositifs anti-fusibles étant ici couplés au substrat SB, il est possible de coupler le substrat SB à la masse afin d'appliquer le potentiel de masse à toutes les premières régions de poly-silicium POLI des cellules mémoire. 25 11 serait également possible que les premières régions de poly- silicium soient mutuellement couplées par continuité de matière de poly-silicium, et électriquement couplées à un ou plusieurs éléments de liaison communs. Une fois la programmation effectuée, chaque circuit CI est, 30 comme l'illustre la figure 5, individualisé par une étape de découpe à l'aide d'une scie SC le long des lignes de découpe LD (étape E3 de la figure 4). Les éléments de liaison LI sont donc sectionnés et les premières régions de poly-silicium POLI ne sont plus reliées à un potentiel fixe (et forment donc un noeud flottant) puisque les 11 deuxièmes extrémités des éléments de liaison sont libres. Leur charge est ici très faible puisque les premières régions de poly-silicium étaient couplées à la masse préalablement à la découpe. Il serait également possible de réaliser la découpe de l'empilement des deux 5 barreaux de polysilicium 3 et 5 de la structure STR à l'extérieur de l'anneau d'étanchéité AT, par exemple entre l'anneau d'étanchéité AT et le deuxième contact métallique 72, afin de rendre encore plus difficile une éventuelle prise de contact sur ce noeud flottant au niveau de la tranche du circuit intégré Cl découpé. 10 Si le dispositif anti-fusible DIS n'est pas claqué, la polarisation du substrat du transistor TR, c'est-à-dire la région dans laquelle se forme le canal, se fera au travers de la partie 41 de la couche isolante 4, de la deuxième grille FG, et de l'oxyde de grille 2. Dans ce cas, la tension de seuil du transistor MOS ne sera pas atteinte 15 et le transistor MOS restera dans un état bloqué. Si le dispositif anti-fusible DIS est claqué, alors la grille de commande EC et la deuxième grille FG sont mutuellement électriquement couplées. Les deux régions de poly-silicium POLI et POL2 forment une seule et même grille et la polarisation du substrat 20 du transistor TR se fait au travers de l'oxyde de grille uniquement. Dans ce cas, la tension de seuil du transistor MOS sera atteinte et le transistor MOS sera dans un état passant. La lecture de l'information contenue dans la cellule mémoire CM, illustrée par la figure 6, se fait par la polarisation de la grille de 25 commande EC à une tension de lecture déterminée, par exemple ici 2 Volts (étape E4) et par la lecture du courant de drain du transistor MOS TR par l'intermédiaire du transistor d'accès (étape E5) Si le dispositif anti-fusible DIS n'est pas claqué, alors la tension de polarisation est inférieure à la tension de seuil du transistor 30 TR, et le courant de drain sera nul ou très faible et plus généralement inférieur à un seuil. L'absence de courant de drain lors de la lecture est donc une indication d'une première valeur binaire de l'information contenue dans la cellule mémoire CM. 12 Si le dispositif anti-fusible DIS est claqué, alors la tension de polarisation est supérieure à la tension de seuil du transistor TR, et le courant de drain sera non nul et plus généralement supérieur audit seuil. La présence de courant de drain lors de la lecture est donc une 5 indication d'une deuxième valeur binaire de l'information contenue dans la cellule mémoire CM. A titre indicatif, la valeur du seuil de courant est de l'ordre de 1 à 50 (IA, et préférentiellement de l'ordre de 1 à 10 (IA Les cellules mémoires binaires CM du module mémoire MM 10 peuvent avantageusement être organisées selon une architecture en matrice. La figure 7 est une illustration schématique partielle d'un point de vue électrique d'une ligne d'une telle matrice. En pratique, la matrice peut comporter 16 lignes et 64 colonnes de cellules mémoires. 15 Chaque transistor TR de chaque cellule mémoire CM est ici couplé en série avec un transistor d'accès ACC entre une ligne de masse et une ligne de lecture LL. Lors de la lecture de l'information contenue dans une cellule mémoire CMi, il convient d'appliquer la tension de polarisation sur la 20 grille de commande EC correspondante, de polariser le transistor d'accès de façon à le rendre passant, et de lire le courant de drain circulant sur la ligne de lecture LL (ligne de bits). Il convient également de polariser les transistors d'accès des autres cellules mémoires CM de façon à les maintenir dans un état 25 bloqué, de façon à éviter des courants parasites sur la ligne de lecture qui fausseraient la lecture. Lors d'une analyse du circuit intégré CI dans le cadre d'une opération d'ingénierie inversée, il est alors très compliqué de lire une cellule. 30 En effet, un attaquant aurait ici besoin d'une première sonde pour polariser la grille de commande, d'une deuxième sonde pour polariser le transistor d'accès ACC, et d'autant de sondes qu'il reste de cellule sur la ligne afin de maintenir les autres transistors d'accès bloqués. 13 Par exemple ici, pour une matrice de 64 colonnes, 66 sondes seraient nécessaires, ce qui rend en pratique la lecture impossible dans le cadre d'une opération d'ingénierie inversée. L'attaquant ne pourrait pas non plus mesurer la résistance entre 5 la grille de commande EC et la deuxième grille FG puisque la grille flottante FG est dépourvue de contact sur lequel l'attaquant pourrait placer une sonde. Le circuit est donc protégé de façon fiable contre l'ingénierie inversée 10 Selon un mode de réalisation alternatif illustré sur la figure 8, il serait possible que le transistor TR soit un transistor vertical. Dans ce cas, le caisson CN comporte une électrode verticale EV s'étendant depuis la face avant du caisson jusqu'à une région proche du fond du caisson, comportant une paroi isolante, par exemple 15 de l'oxyde de silicium, et un remplissage de poly-silicium formant la première région de poly-silicium POLI et surmontée de la partie 41 de la deuxième couche isolante 4 sur laquelle est réalisée la deuxième région de poly-silicium POL2. Le fond du caisson CN est ici délimité par une couche semi- 20 conductrice enterrée CSE fortement dopée de type N, communément désignée par l'homme du métier sous le terme « NISO », et une région RN fortement dopée de type N est réalisée sous l'électrode verticale EV de façon à assurer une continuité électrique entre l'électrode verticale EV et la couche NISO 25 Le drain D du transistor TR est ici formé par une région fortement dopée de type N au niveau de la surface du caisson CN juxtaposée à l'électrode verticale EV, et la région de source S est ici formée par la région RN et la couche NISO. Sur cette figure, la continuité de matière entre le barreau de 30 poly-silicium 3 et la deuxième grille FG n'est pas représentée à des fins de simplification. Le circuit intégré décrit précédemment en lien avec les figures 1 à 8 peut être intégré dans tout type de système, REVENDICATIONS1. Circuit intégré comportant au moins une cellule mémoire (CM) comprenant un dispositif anti-fusible (DIS) comportant un transistor d'état (TR) possédant une grille de commande (EG) et une deuxième grille (FG) configurée pour être flottante de façon à conférer un état non claqué au dispositif anti-fusible (DIS) ou électriquement couplée à la grille de commande de façon à conférer un état claqué au dispositif anti-fusible (DIS). 2. Circuit intégré selon la revendication 1, dans lequel le transistor d'état (TR) comporte au moins une première région de poly- silicium (POLI) et une deuxième région de poly-silicium (POL2) séparées par une couche de matériau diélectrique, la deuxième grille (FG) comportant la première région de poly-silicium et la grille de commande (EC) comportant la deuxième région de poly-silicium (POL2), l'état claqué du dispositif anti-fusible se traduisant par une connexion électrique entre la première région de poly-silicium (POLI) et la deuxième région de poly-silicium (POL2),à travers la couche de matériau diélectrique. 3. Circuit intégré selon l'une quelconque des revendications 1 à 2, comportant un élément de liaison (LI) électriquement conducteur comportant une première extrémité électriquement couplée à la deuxième grille (FG) et une deuxième extrémité libre située à l'extérieur du circuit intégré (CI). 4. Circuit intégré selon la revendication 3, comportant un anneau d'étanchéité (AT) comportant des pistes métalliques et des vias s'étendant sur toute la périphérie du circuit intégré (CI), l'élément de liaison (LI) comportant une partie traversante (TRA) qui traverse ledit anneau d'étanchéité (AT), la deuxième extrémité étant située à l'extérieur de l'anneau d'étanchéité. 5. Circuit intégré selon l'une quelconque des revendications précédentes prise en combinaison avec la revendication 2, comportant un caisson semi-conducteur (CN) dont le fond est délimité par une région semi-conductrice enterrée (CSE) et dans lequel est réalisé une 15 électrode verticale isolée (EV) s'étendant depuis la face supérieure du caisson jusqu'à une région proche du fond du caisson, une région fortement dopée de type N (RN) assurant une continuité électrique entre l'électrode verticale et la couche semi-conductrice enterrée 5 (CSE), la dite électrode verticale (EV) comprend ladite première région de poly-silicium (POLI) et forme la deuxième grille (FG), le transistor d'état étant un transistor vertical. 6. Circuit intégré selon l'une quelconque des revendications précédentes, comportant un module mémoire (MM) comprenant 10 plusieurs cellules mémoires (CM) interconnectées selon une architecture en matrice, chaque cellule mémoire comportant un transistor d'accès (ACC) couplé entre le transistor d'état (TR) et une ligne de lecture (LL) commune à toutes les cellules. 7. Circuit intégré selon la revendication 6 prise en 15 combinaison avec la revendication 2, dans lequel plusieurs cellules mémoires partagent une même première région de poly-silicium (POLI). 8. Plaquette semi-conductrice (1) comportant des premières zones (Z1) comportant des circuits intégrés (CI) selon l'une 20 quelconque des revendications précédentes en combinaison avec la revendication 3, mutuellement séparées par des deuxièmes zones (Z2) comportant des lignes de découpe (LD), dans laquelle la deuxième extrémité de l'élément de liaison (LI) d'au moins un circuit intégré (CI) est située dans une deuxième zone (Z2) de façon à ce que le 25 circuit intégré (CI) et la deuxième extrémité soient situés de part et d'autre de la ligne de découpe correspondante. 9. Procédé de programmation d'au moins une cellule mémoire comportant un dispositif anti-fusible (DIS) selon l'une des revendications 1 à 7, comprenant une formation d'une connexion 30 électrique entre la grille de commande (EC) et la deuxième grille (FG) pour avoir ledit état claqué, ou une mise à l'état flottant de la deuxième grille de façon à avoir ledit état non claqué. 10. Procédé selon la revendication 9, dans lequel la programmation de ladite au moins une cellule mémoire comporte une 16 initialisation du potentiel de la deuxième grille (FG) à un premier potentiel de référence par l'intermédiaire de l'élément de liaison (LI) défini dans la revendication 3 ou 4, l'application ou non d'un deuxième potentiel de référence de façon à mettre respectivement ledit 5 dispositif anti-fusible (DIS) dans un état claqué ou non claqué et un sectionnement dudit élément de liaison (LI) de façon à ce que sa deuxième extrémité soit libre. 11. Procédé de lecture d'au moins une cellule mémoire d'un circuit intégré (Cl) selon l'une quelconque des revendications 1 à 7, 10 dans lequel on polarise la grille de commande (EC) du transistor d'état (TR) et on lit le courant de drain du transistor d'état, la lecture d'un courant de drain inférieur à un seuil indiquant un état non claqué du dispositif anti-fusible (DIS) et un courant de drain supérieur audit seuil indiquant un état claqué du dispositif anti-fusible (DIS) 15 12. Carte à puce contenant un circuit intégré selon l'une des revendications 1 à 7.