Brevet FR3082049A1 — publié le 20191206

Procédé de fabrication d'au moins un canal de conduction basé sur la lithographie avec copolymère à blocs comportant le dépôt préalable des contacts source et drain Le domaine de l'invention est celui des dispositifs en microélectronique et notamment celui des transistors (basse consommation, pouvant avantageusement être utilisé pour des applications « loT » (Internet 5 Of Things). La miniaturisation des composants dans le domaine de la microélectronique se confronte aujourd'hui aux limites de résolution de la lithographie optique. Pour des dimensions sub-10nm, différentes techniques 10 lithographiques alternatives sont envisagées : l'extrême ultra violet (EUV) en multiple ou simple « patterning » (multiple ou simple étape de lithographie/gravure) ou le directed « self-assembly » (DSA) (auto-assemblage dirigé). La lithographie DSA se base sur l'utilisation de matériaux qui ont la capacité de s'auto-assembler tels que les copolymères à 15 blocs (BCP). Elle se distingue de par sa capacité à générer des motifs sub10nm denses et homogènes en dimensions, sur de grande surface et à faible coût. Les copolymères à bloc sont composés au minimum de deux polymères de nature chimique différente liés entre eux par une liaison 20 covalente. Les forces répulsives entre ces polymères induisent une microséparation de phase, qui se traduit par la formation de blocs distincts de type lamellaires, cylindriques ou sphériques, au sein desquels subsistent uniquement les chaines de même nature. L'auto-assemblage en bloc permet de retirer une phase sélectivement par rapport à l'autre, et ainsi de générer 25 un masque de gravure à géométrie variable avec la phase restante. Les phases lamellaire ou cylindrique peuvent être utilisées pour transférer des motifs en forme de lignes dans une couche sous-jacente. Mais seule la phase lamellaire permet de générer un masque de gravure sans restriction sur l'épaisseur du masque. En effet dans une phase cylindrique, les cylindres 30 se superposent en quinconce et ainsi écrantent la gravure pour toutes épaisseurs supérieures à un étage de cylindres. 2 Le contrôle de l'orientation d'auto-assemblage est un enjeu majeur pour générer des motifs répétitifs, uniformes et linéaires. Elle dépend des énergies d'interface entre le copolymère à bloc et la surface sur laquelle il est déposé, ainsi qu'avec l'atmosphère. Ces énergies peuvent être neutralisées par l'utilisation d'une couche interfaciale dite « neutre » et qui se compose des mêmes polymères présents dans le copolymère à bloc. L'article de E. Han, H. Kang, C.-C. Liu, P.F. Nealey, and P. Gopalan, Adv. Mater. 22, 4325 (2010) décrit ce type de comportement. La couche neutre permet de passer d'une phase parallèle comprenant des blocs de polymère A et des blocs de polymère B à la surface d'un substrat 1 (comme illustré en figure 1 a) à une phase perpendiculaire comprenant des blocs de polymère A et des blocs de polymère B à la surface d'un substrat 1 (illustré en figure 1b). En surface libre le copolymère forme « une empreinte digitale » 15 sans orientation préférentielle, qui nécessite donc une étape de confinement des copolymères à blocs pour guider les motifs. Si une contrainte physique est induite par de la graphoépitaxie, ou une contrainte chimique par une pré-structuration du substrat définissant des motifs 31, un alignement du copolymère à bloc parallèlement (répartition des 20 blocs selon l'axe X, comme illustré en figure 1c) ou perpendiculairement (répartition des blocs selon l'axe Y, comme illustré en figure 1d) aux motifs de confinement peut être obtenu, permettant ainsi d'acquérir des lignes transférables dans la couche sous-jacente. Cette orientation par rapport aux motifs de confinement est régie 25 par les énergies d'interface entre le copolymère à blocs et les motifs de confinement. Une orientation perpendiculaire par rapport aux motifs peut être favorisée par l'implémentation d'une couche interfaciale qui neutralise ces énergies d'interface. 30 Divers groupes de recherche ont associé les techniques de graphoépitaxie et l'utilisation de copolymères à bloc dans un procédé de fabrication de transistors pour structurer des réseaux denses de canaux de conduction. La combinaison de la lithographie électronique pour réaliser les motifs de confinement et de la lithographie par BCP pour bénéficier de la 3 résolution et de la densité des canaux de conduction permet d'accéder à des composants avec des architectures très performantes. L'équipe de Black et al. a fait la démonstration en 2005 (C.T. Black, Appl. Phys. Lett. 87, 163116 (2005)) d'un transistor « FinFET » avec 5 un réseau de 6 canaux de conduction en Silicium réalisé via la graphoépitaxie d'un copolymère PS-b-PMMA sous forme cylindrique. Il est rappelé qu'un transistor à effet de champ « FinFET » est un transistor construit sur un substrat où la grille est placée sur deux, trois ou quatre côtés du canal ou enroulée autour du canal, formant une structure 10 multi grille. Le nom générique provient du fait que la région source / drain forme des ailettes sur la surface de substrat, les transistors FinFET ont des temps de commutation très courts et une densité de courant élevée. A partir d'un substrat SOI, comprenant comme illustré en figure 2a, un substrat Si 10, une couche d'oxyde enterrée 11 et une fine couche de silicium supérieure 20 (d'épaisseur typiquement de 40nm), une première étape de lithographie optique permet de définir des motifs de confinement directement dans la couche de Silicium 20 de 40nm sur substrat SOI. Il s'agit de tranchées définies par des motifs gravés 20p dans la couche supérieure de Silicium avec des largeurs de 200, 280 et 600nm et 20 une hauteur de 25nm comme illustré en figure 2b, définissant un masque primaire avec des ouvertures primaires Opi. Un copolymère à bloc PS-b-PMMA (référencé A et B) est ensuite déposé et auto-organisé sur la couche de silicium comme illustré en figure 2c, avant d'être immergé dans de l'acide acétique pour graver les cylindres 25 de PMMA (retrait du polymère B) sans dégrader le PS (polymère A) comme illustré en figure 2d, conduisant à la réalisation d'ouvertures secondaires Osi. Une gravure sous plasma 02 permet ensuite de révéler le Silicium comme illustré en figure 2e pour définir des motifs de gravure dans le 30 polymère et conduire à la réalisation d'un masque secondaire présentant des ouvertures secondaires prolongées Osi. Le Silicium peut par la suite lui-même être gravé sous plasma SF6/02 comme illustré en figure 2f pour générer des motifs de 15nm de haut et 15nm de large avec une périodicité de 40nm et ainsi définir des 35 canaux de conduction 201 de petites dimensions. 4 Liu et al.(C.-C.C. Liu, E. Franke, F.L. Lie, S. Sieg, H. Tsai, K. Lai, H. Truong, R. Farrell, M. Somervell, D. Sanders, N. Felix, M. Guillorn, S. Burns, D. Hetzer, A. Ko, J. Arnold, and M. Colburn, in edited by C. Bencher and J.Y. Cheng (2016), p. 97770R) et Tsai et al (H. Tsai, J.W. Pitera, H. 5 Miyazoe, S. Bangsaruntip, S.U. Engelmann, C.-C. Liu, J.Y. Cheng, J.J. Bucchignano, D.P. Klaus, E.A. Joseph, D.P. Sanders, M.E. Colburn, and M.A. Guillorn, ACS Nana 8, 5227 (2014)) ont ultérieurement formalisé le procédé de fabrication de « fins » à base d'une lithographie assistée par BCP. 10 Les figures 3a à 3i montrent des schémas explicatifs détaillant le procédé de fabrication de canaux de conduction dans la publication de Liu et al. Ils ont ainsi utilisé des copolymères PS-b-PMMA sous forme lamellaires avec une période de 27nm, confinés dans des motifs en résine, comme masque de gravure pour des applications « FinFET ». 15 Le procédé de fabrication de « Fins » assisté par BCP pour des applications FinFET comprend plusieurs étapes de lithographie, de gravure, de dépôt et de recuit thermique, comme décrit par Liu et al. La première étape consiste à déposer sur un substrat de Silicium 10, un masque dur 30 à base de nitrure de Silicium 10 qui résiste mieux à la gravure que la résine, sur lequel est ajouté un ensemble de couches antireflet 50 et couches lissantes 40 pour optimiser le transfert des motifs, avec une ultime couche neutre 60 greffée en surface pour obtenir une phase perpendiculaire du copolymère à bloc (A et B). Des motifs de confinement 701 sont ensuite réalisés au cours d'une première étape de lithographie électronique 193nm à immersion et de gravure. Le copolymère à bloc est ensuite déposé et auto-assemblé via un recuit thermique (figure 3a), avant d'être soumis à une seconde étape de gravure du bloc PMMA sélectivement par rapport au PS (figure 3b). Le PS et la résine restants vont servir de masque de gravure pour 30 transférer les motifs dans les couches sous-jacentes au cours d'une troisième étape de gravure, permettant de définir des motifs 501 et 401 (figure 3c). Un matériau 80 est ensuite déposé (figure 3d) pour réaliser une gravure négative et des motifs 801 (figures 3e et 3f) afin d'inverser les motifs 35 de gravure et enfin les transférer dans le masque dur 30 et définir des motifs 5 301 (figure 3g) et à terme dans la couche de Silicium (figure 3h) pour définir dans cette dernière couche des motifs 201 (figure 3i). Le masque dur est ensuite retiré via une étape chimique et la longueur des « fins » 201 de Silicium est définie par une étape 5 supplémentaire de « cut » lithographie (Figure 3i) (des éléments de masque dur peuvent être retirés ultérieurement par une gravure humide ou sèche). Une fois la longueur des « fins » ajustée, une nouvelle étape de lithographie et de dépôt est nécessaire pour réaliser les contacts source/drain du composant. 10 Ce procédé, très chargé en étapes de fabrication, allie les bénéfices des deux types de lithographie pour accéder à des résolutions et densité de canaux inaccessible avec la lithographie optique en simple patterning. En effet pour aboutir à ce même résultat, une lithographie EUV en double patterning ou une lithographie 193nm quadruple patterning serait 15 nécessaire, alourdissant le coût et le temps de réalisation du procédé. Le même résultat peut également être obtenu par une étape de lithographie électronique, avec une densité moins importante puisque les effets de proximité imposent un espacement de 30nm entre les motifs. C'est pourquoi dans ce contexte la présente invention a pour 20 objet un nouveau procédé présentant un nombre d'étapes réduit et donc particulièrement intéressant. Plus précisément, l'invention a pour objet un procédé de fabrication d'au moins un canal de conduction d'au moins un transistor comprenant au moins un contact de drain et au moins un contact de source, 25 ledit procédé comportant au moins les étapes suivantes : - la réalisation d'une couche de premier matériau semiconducteur à la surface d'un substrat ; - la réalisation de motifs métalliques aptes à former au moins un contact de drain et au moins contact de source dudit transistor à la surface de ladite couche de matériau semiconducteur, espacés selon une premier axe X et constituant un masque primaire comprenant des premières ouvertures à la surface dudit premier matériau semiconducteur ; - le dépôt d'un copolymère à bloc présentant une alternance d'au moins des premiers motifs de polymère A et des seconds 6 motifs de polymère B dans lesdites premières ouvertures, lesdits premiers et seconds motifs de polymère étant alignés selon un second axe Y perpendiculaire audit premier axe ; - le retrait d'une des séries de premiers motifs de polymère ou de 5 seconds motifs de polymère de manière à créer un masque secondaire présentant des ouvertures secondaires ; - la gravure de ladite couche de premier matériau semiconducteur au travers dudit second masque de manière à définir au moins un canal de conduction dans ladite couche de 10 premier matériau semiconducteur. Selon des variantes de l'invention, ledit masque primaire comprend des couples de motifs aptes à former un contact de drain et un contact de source, chaque motif dudit couple comprenant une largeur externe de grande dimension Lex selon ledit second axe Y et une partie 15 centrale présentant une largeur interne L selon ledit second axe Y et un espacement entre motif d selon ledit premier axe X, lesdits motifs étant en forme de T. Selon des variantes de l'invention, ladite largeur externe de grande dimension Lex est de l'ordre de 100 pm, ladite largeur interne L est de 20 l'ordre de 1 pm, ledit espacement étant de l'ordre de 100 nm. Selon des variantes de l'invention, le procédé comprend le dépôt puis le greffage d'une sous-couche neutre située au dessus des motifs métalliques et sur leurs flancs et au-dessus dudit premier matériau semiconducteur, ledit dépôt de ladite couche neutre étant préalable au dépôt 25 dudit copolymère bloc. Selon des variantes de l'invention, le procédé comprend le dépôt d'au moins une couche tampon à la surface dudit substrat préalablement à la réalisation de ladite couche de premier matériau semiconducteur. Selon des variantes de l'invention, le premier matériau est : 30 - un matériau III-V par exemple : InAs, InGaAs, GaAs pour des transistors de type n-MOS ou ; - un matériau III-V par exemple GaSb pour des transistors de type p-MOS ou ; - un matériau Si ou un matériau IV-IV par exemple SiGe, Ge, 35 GeSn, SiGeSn pour des transistors p-MOS et n-MOS ou ; 7 - un matériau 2D par exemple du graphène, du MoS2 ou du In Se Selon des variantes de l'invention, le substrat est en silicium. Selon des variantes de l'invention, le procédé comprend le dépôt 5 de couche GaSb sur un substrat Si, la couche de premier matériau étant en InAs. Selon des variantes de l'invention, la couche de copolymère à bloc est un copolymère dibloc composé de polystyrène (PS) et de poly (méthylmétahcrylate) (PM MA). 10 Selon des variantes de l'invention, la sous-couche neutre contient du silicium, pouvant être constituée de dérivés silylés ou bien être entièrement organique (non-silylée), tant qu'elle est neutre pour le BCP. Elle peut être constituée de PDMS (polydimethylsiloxane), PDMSB (polydimethylsilacyclobutane), de dérivés styréniques substitués par 15 une ou plusieurs fonctions chimiques portant un ou des atomes de silicium comme par exemple PTMSS (polytrimethylsilylstyrene), ou encore de dérivés de type methacryliques/methacrylates ou acryliques/acrylates substitués par une ou plusieurs fonctions chimiques contenant un ou plusieurs atomes de silicium comme par exemple PMAPOSS (polymethacryloy polyhedral 20 oligomeric silsesquioxane). Selon des variantes de l'invention, la couche de premier matériau semiconducteur ou la sous-couche sont réalisées par croissance MOCVD. Selon des variantes de l'invention, le procédé comprend une opération de gravure plasma de ladite couche de premier matériau 25 semiconducteur au travers dudit second masque de manière à définir au moins un canal de conduction dans ladite couche de premier matériau semiconducteur. L'invention a aussi pour objet un procédé comprenant à la surface d'un substrat, une série d'un ensemble d'étapes suivantes pour réaliser un 30 empilement de transistors, ledit ensemble comprenant : - la réalisation d'une couche de premier matériau semiconducteur à la surface d'un substrat ; - la réalisation de motifs métalliques aptes à former au moins un contact de drain et au moins contact de source dudit transistor 35 à la surface de ladite couche de matériau semiconducteur, 8 espacés selon une premier axe X et constituant un masque primaire comprenant des premières ouvertures à la surface dudit premier matériau semiconducteur ; - le dépôt d'un copolymère bloc présentant une alternance d'au 5 moins des premiers motifs de polymère A et des seconds motifs de polymère B dans lesdites premières ouvertures lesdits premiers et seconds motifs de polymère étant alignés selon un second axe Y perpendiculaire à ladite première direction ; 10 - le retrait d'une des séries de premiers motifs de polymère ou de seconds motifs de polymère de manière à créer un masque secondaire présentant des ouvertures secondaires ; - la gravure de ladite couche de premier matériau semiconducteur au travers dudit second masque de manière à 15 définir au moins un canal de conduction dans ladite couche de premier matériau semiconducteur. L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre donnée à titre non 20 limitatif et grâce aux figures annexées parmi lesquelles : - les figures I a, 1 b, 1 c et ld illustrent respectivement un schéma d'un copolymère à bloc dibloc sous forme lamellaire en phase parallèle, en phase perpendiculaire, orienté parallèlement aux motifs de confinement et orienté perpendiculairement aux 25 motifs de confinement selon l'art connu ; - les 2a à 2f représentent des schémas explicatifs détaillant un exemple de procédé de fabrication de canaux de conduction selon la publication de Black et al. ; - les figures 3a à 3i représentent des schémas explicatifs 30 détaillant un exemple de procédé de fabrication de canaux de conduction selon la publication de Liu et al. ; - les figures 4a à 4f représentent des schémas de la réalisation des contacts dans un exemple de procédé selon l'invention ; 9 - les figures 5a à 5d représentent des schémas de la réalisation des canaux de conduction dans le même exemple de procédé selon l'invention ; - la figure 6 illustre une image MEB de dessus de la zone de 5 confinement d'un canal de conduction obtenu avec le copolymère bloc, selon le procédé de l'invention ; - les figures 7a et 7b fournissent des schémas explicatifs des zones représentées sur l'image illustrée en figure 6 ; - la figure 8 illustre un exemple de procédé de l'invention 10 comprenant la réalisation de canaux de conduction superposés dans un empilement 3D. L'inventivité de la présente invention repose sur l'agencement et sur l'optimisation des étapes de fabrication d'un transistor avec de multiple- 15 canaux horizontaux réalisés à base d'un masque de gravure en copolymères à bloc. En effet, inverser l'ordre des étapes de fabrication pour implémenter les contacts en premier permet de s'affranchir de la nécessité de déposer des motifs de confinement. Les contacts, réalisés à base de matériaux conducteurs, peuvent jouer le double rôle de contact pour le 20 dispositif et de motif de confinement pour les copolymères à blocs. De plus, en basculant vers un alignement des copolymères à blocs perpendiculairement aux contacts et non plus parallèlement, on a la capacité de moduler la longueur des canaux de conduction et leur densité en ajustant simplement l'espacement entre les contacts (d) et leur largeur (L). Cette 25 grande flexibilité réduit le nombre d'étapes, contrairement au procédé de l'art connu qui fait appel à une étape de lithographie, appelé « cut lithography », pour définir la longueur des canaux de conduction. Une totale maitrise des dimensions des canaux de conduction est enfin assurée par le choix de la période des copolymères à bloc, qui permet après gravure de déterminer la 30 largeur des canaux de conduction. Exemple de procédé selon l'invention : Une croissance par MOCVD (épitaxie en phase vapeur aux organométalliques ou « metalorganic vapor phase epitaxy ») d'un 10 empilement InAs (50nm) / GaSb (500nm) est réalisé sur substrat (001)-Si 300mm afin de réaliser un transistor à canal d'InAs. Le couple GaSb/InAs présente un intérêt particulier en raison de l'accord de paramètre de maille entre ces deux matériaux qui permet, via 5 une couche de GaSb intégrée sur Si, d'accéder aux fortes mobilités d'électrons de la couche d'InAs. Des échantillons 100 de 2,4cm*2,4cm ont été prélevés d'une plaque 300mm (figure 4a) et comportent ainsi un empilement de couche 200 en InAs sur une couche 110 en GaSb sur le substrat 100. 10 Définition du masque primaire et des contacts : Le Demandeur a ensuite procédé à une lithographie électronique pour définir les contacts selon les étapes suivantes : - étalement d'une résine 300 sur la couche 200 en InAs (figure 15 4b) , - insolation de la résine sous faisceau d'électrons (figure 4c) ; - développement de la résine insolée ; - évaporation de 80nm d'or, couche métallique 400 (figure 4d) ; - retrait de la résine 300 (figure 4e) pour former simultanément 20 le masque primaire comprenant les ouvertures Opi et les contacts en or 4001. La figure 4f représente un zoom du schéma illustré en figure 4e. Cette figure détaille une forme optimisée d'un couple de contacts en Au destinés au contact de source et au contact de drain, présentant une forme 25 particulière. Chaque motif dudit couple comprend une partie externe de grande dimension Lext selon un second axe Y et une partie centrale présentant une petite dimension L selon ledit second axe Y et un espacement d entre motifs selon un axe X, perpendiculaire à l'axe Y. Les contacts 4001 en Au répartis selon un premier axe X, peuvent 30 avantageusement être espacés de 100nm, 150nm, 200nm, 300nm et de 1pm, 2pm, 3pm, 4pm, 5pm de largeur, avec une configuration optimale pour des espacements d=100nm, 150nm et 200nm et une largeur L=1 11m. Réalisation des canaux de conduction : 11 Un copolymère à bloc comprenant des chaines de PS et des chaines de PMMA a été choisi de façon à obtenir une structure finale auto-organisée de type lamellaire. Une couche neutre 500 PS-r-PMMA d'environ 6nm est ensuite 5 greffée par recuit thermique sur les contacts en Au et sur l'InAs (Figure 5a). Puis on procède au dépôt d'un copolymère à bloc PS-b-PMMA à phase lamellaire comprenant une alternance de motifs A et de motifs B, avec une période de 30nm et une épaisseur comprise entre 40nm et 80nm (figure 5b). Le copolymère à bloc (BCP) déposé peut être soit un BCP pur, 10 soit un mélange d'espèces chimiques quelconque contenant au moins 1 BCP, de façon à améliorer par exemple la cinétique d'assemblage, l'épaisseur de film perpendiculaire sans défaut, ou encore le taux de défaut résiduel observable du film de BCP. L'utilisation d'une couche neutre 500 sur l'InAs 200 et sur les 15 contacts 4001 permet d'annuler l'affinité préférentielle d'un bloc par rapport à l'autre pour les matériaux utilisés pour les contacts ou pour le canal de conduction. On obtient ainsi un alignement des copolymères à blocs perpendiculaire aux contacts, selon un second axe Y perpendiculaire au premier axe X. 20 Le PMMA (motifs B) est ensuite sélectivement gravé par rapport au PS (motifs A) via une gravure plasma Ar/02 (figure 5c) permettant de définir le masque secondaire présentant des ouvertures Osj alignées ou réparties selon l'axe Y perpendiculaire à l'axe X. Les canaux d'InAs 200j sont ensuite définis par gravure via un 25 plasma BC13/SiCI4/Ar, en utilisant les lignes de PS (motifs A) comme masque secondaire de gravure (figure 5d). La capacité à fusionner l'étape de réalisation de contacts avec celles des motifs de confinement et, par l'optimisation de l'alignement des 30 copolymères à blocs, la capacité à s'affranchir de l'étape de « cut lithography » sont une réponse à la problématique du coût de fabrication des dispositifs visés. Le procédé optimisé de la présente invention permet ainsi d'accéder à des réseaux de canaux de conduction très denses, homogènes 35 en dimensions, et déjà contactés (source et drain). 12 L'alignement des copolymères à bloc à proximité de la zone de confinement, correspondant à la zone 5 représentée en figure 6 (correspondant à une image MEB en vue de dessus de la zone de confinement avec le copolymère à bloc), induite par les contacts 5 correspondant aux zone 3 et zone 4, peut être optimisé. En effet, les effets de bord à la jonction entre les zones 1 et 5 et les zones 2 et 5 sont responsables de défauts d'alignement des copolymères à bloc qui peuvent être corrigés par l'insertion d'un matériau sur lequel les copolymères ne pourront pas se greffer. 10 Ce matériau sera déposé sur l'ensemble de l'échantillon après le dépôt des contacts, et sera ensuite ouvert via une étape de lithographie entre les contacts (Figure 5, zone 5) pour venir déposer les copolymères à blocs. 15 De manière générale, dans la présente invention : - les matériaux des contacts peuvent notamment être : Ni, Au, TiN, W, autres (il n'y a pas de restriction tant que la sous-couche neutre associée au copolymère à blocs peut se greffer à la fois sur le ledit matériau de contact et sur le matériau 20 constituant le fond des motifs lithographiés) ; - l'espacement entre les contacts et la longueur des contacts est ajustable en fonction de la longueur des canaux souhaités et de leur densité, des espacements souhaités. Typiquement et respectivement pour l'espacement des gammes de 100 à 25 300nm et pour la longueur des gammes de 1pm à 5pm peuvent être envisagés (la largeur du canal étant définie selon l'axe Y et la longueur selon l'axe X) ; - le matériau constitutif du canal de conduction peut notamment être : 30 o un matériau : III-V (par exemple : InAs, InGaAs, GaAs) pour des transistors de type n-MOS ; o un matériau III-V (GaSb) pour des transistors de type pMOS ; o un matériau IV-IV (Si, Ge, SiGe, GeSn, SiGeSn,...) pour 35 des transistors p-MOS et n-MOS ; 13 o un matériau 2D (graphène, MoS2, InSe) pour des applications transistors pour la logique et le RF; - la période et l'épaisseur du copolymère à bloc peuvent varier ; - la densité de canaux peut varier. 5 Dans le cadre de la présente invention, il est également possible de réaliser un empilement vertical de canaux de conduction comme illustré en figure 8 qui montre un empilement réalisé à la surface d'un substrat de silicium 100 et d'une couche de GaSb 110, de canaux 200j entre des 10 contacts 4001. Pour se faire, des multicouches InAs/GaSb sont épitaxiées au lieu d'une seule couche d'InAs. Le même procédé est appliqué pour graver des « fins », ensuite une nouvelle étape de gravure permet le retrait soit de l'InAs sélectivement par rapport au GaSb pour des canaux en GaSb ; soit le retrait du GaSb sélectivement par rapport à l'InAs pour des canaux en InAs. 15 De manière générale, les matériaux constituants le copolymère à blocs peuvent varier, de même que les matériaux constituants la sous-couche neutre ; au moins un des blocs du copolymère à blocs peut notamment contenir du silicium de façon à améliorer le transfert des motifs 20 du copolymère à blocs dans le substrat sous-jacent par gravure plasma. Le bloc du BCP contenant du silicium peut par exemple avantageusement être constitué de PDMS (polydimethylsiloxane), PDMSB (polydimethylsilacyclobutane), de dérivés styréniques substitués par une ou plusieurs fonctions chimiques portant un ou des atomes de silicium comme 25 par exemple PTMSS (polytrimethylsilylstyrene), ou encore de dérivés de type methacryliques/methacrylates ou acryliques/acrylates substitués par une ou plusieurs fonctions chimiques contenant un ou plusieurs atomes de silicium comme par exemple PMAPOSS (polymethacryloy polyhedral oligomeric silsesquioxane). Le bloc du BCP contenant du silicium peut être constitué 30 soit d'un seul motif monomère silylé, soit être un copolymère de différents monomères où au moins un desdits monomères contient une ou plusieurs fonctions chimiques comportant un ou plusieurs atomes de silicium ; ledit copolymère peut alors être de type random ou gradient ou alterné ou statistique. 14 Si un des blocs du copolymère à blocs présente une affinité préférentielle avec l'interface supérieure de l'empilement (air), une couche dite « top-coat » (couche de surface) neutre pour les blocs du copolymère à bloc peut être dispensée sur l'empilement, préalablement à l'étape d'auto- 5 organisation par recuit thermique du copolymère à blocs, de façon à rendre cette interface non-préférentielle pour les différents blocs du copolymère à blocs et ainsi obtenir des motifs orientés de façon perpendiculaire par rapport au substrat sous-jacent. Si l'épaisseur de film déposée pour le copolymère à blocs ne 10 suffit pas à transférer les motifs auto-assemblés dans la totalité de l'épaisseur du matériau constituant le canal de conduction, ou si la sous-couche neutre ne parvient pas à être greffée de façon convenable sur le matériau du canal de conduction, une couche supplémentaire d'épaisseur REVENDICATIONS1. Procédé de fabrication d'au moins un canal de conduction d'au moins un transistor comprenant au moins un contact de drain et au moins un contact de source, ledit procédé comportant au moins les étapes suivantes : - la réalisation d'une couche de premier matériau semiconducteur (200) à la surface d'un substrat (100) ; - la réalisation de motifs métalliques (4001) aptes à former au moins un contact de drain et au moins contact de source dudit transistor à la surface de ladite couche de matériau semiconducteur, espacés selon une premier axe (X) et constituant un masque primaire comprenant des premières ouvertures (Opi) à la surface dudit premier matériau semiconducteur ; - le dépôt d'un copolymère à bloc présentant une alternance d'au moins des premiers motifs de polymère (A) et des seconds motifs de polymère (B) dans lesdites premières ouvertures (Opi), lesdits premiers et seconds motifs de polymère étant alignés selon un second axe (Y) perpendiculaire audit premier axe , - le retrait d'une des séries de premiers motifs de polymère ou de seconds motifs de polymère de manière à créer un masque secondaire présentant des ouvertures secondaires (Osj) ; - la gravure de ladite couche de premier matériau semiconducteur au travers dudit second masque de manière à définir au moins un canal de conduction (200j) dans ladite couche de premier matériau semiconducteur. 2. Procédé selon la revendication 1, dans lequel ledit masque primaire comprend des couples de motifs aptes à former un contact de drain et un contact de source, chaque motif dudit couple comprenant une largeur externe de grande dimension (Lex) selon ledit second axe (Y) et une partie centrale présentant une largeur interne (L) selon ledit second axe (Y) et un espacement entre motif (d) selon ledit premier axe (X), lesdits motifs étant en forme de T. 16 3. Procédé selon la revendication 2, dans lequel, ladite largeur externe de grande dimension (Lex) est de l'ordre de 100 pm, ladite largeur interne (L) est de l'ordre de 1 pm, ledit espacement étant de l'ordre de 100 5 nm. 4. Procédé selon l'une des revendications 1 à 3, comprenant le dépôt puis le greffage d'une sous-couche neutre (500) située au dessus des motifs métalliques et sur leurs flancs (4001) et au-dessus dudit premier 10 matériau semiconducteur (200), ledit dépôt de ladite couche neutre étant préalable au dépôt dudit copolymère bloc. 5. Procédé selon les revendications 1 à 4, comprenant le dépôt d'au moins une couche tampon (110) à la surface dudit substrat 15 préalablement à la réalisation de ladite couche de premier matériau semiconducteur (200). 6. Procédé selon l'une des revendications 1 à 5, dans lequel le premier matériau est : 20 - un matériau III-V par exemple : InAs, InGaAs, GaAs pour des transistors de type n-MOS ou ; - un matériau III-V par exemple GaSb pour des transistors de type p-MOS ou ; - un matériau Si ou un matériau IV-IV par exemple SiGe, Ge, 25 GeSn, SiGeSn pour des transistors p-MOS et n-MOS ou ; - un matériau 2D par exemple du graphène, du - Mo52 ou du InSe. 7. Procédé selon l'une des revendications 1 à 6, dans lequel le 30 substrat est en silicium. 8. Procédé selon la revendication 7, comprenant le dépôt de couche GaSb sur un substrat Si, la couche de premier matériau étant en InAs. 17 9. Procédé selon l'une des revendications 1 à 8, dans lequel la couche de copolymère à bloc est un copolymère dibloc composé de polystyrène (PS) et de poly (méthylmétahcrylate) (PMMA). 5 10. Procédé selon l'une des revendications 4 à 9, dans lequel la sous-couche neutre (500) : - contient du silicium, pouvant être constituée de dérivés silylés ou entièrement organique (non-silylée) ou ; - est constituée de PDMS (polydimethylsiloxane) ou de PDMSB 10 (polydimethylsilacyclobutane), ou de dérivés styréniques substitués par une ou plusieurs fonctions chimiques portant un ou des atomes de silicium pouvant être du PTMSS (polytrimethylsilylstyrene), ou de dérivés de type methacryliques/methacrylates ou acryliques/acrylates 15 substitués par une ou plusieurs fonctions chimiques contenant un ou plusieurs atomes de silicium pouvant être du PMAPOSS (polymethacryloy polyhedral oligomeric silsesquioxane). 11. Procédé selon l'une des revendications 1 à 10, dans lequel la 20 couche de premier matériau semiconducteur ou la sous-couche sont réalisées par croissance MOCVD. 12. Procédé selon l'une des revendications 1 à 11, comprenant une opération de gravure plasma de ladite couche de premier matériau 25 semiconducteur au travers dudit second masque de manière à définir au moins un canal de conduction (200j) dans ladite couche de premier matériau semiconducteur. 13. Procédé selon l'une des revendications 1 à 12, comprenant à 30 la surface dudit substrat, une série d'un ensemble d'étapes suivantes pour réaliser un empilement de transistors, ledit ensemble comprenant : - la réalisation d'une couche de premier matériau semiconducteur (200) à la surface d'un substrat (100) ; - la réalisation de motifs métalliques (4001) aptes à former au 35 moins un contact de drain et au moins contact de source dudit 18 transistor à la surface de ladite couche de matériau semiconducteur, espacés selon une premier axe (X) et constituant un masque primaire comprenant des premières ouvertures (Opi) à la surface dudit premier matériau 5 semiconducteur ; - le dépôt d'un copolymère bloc présentant une alternance d'au moins des premiers motifs de polymère (A) et des seconds motifs de polymère (B) dans lesdites premières ouvertures (Opi), lesdits premiers et seconds motifs de polymère étant 10 alignés selon un second axe (Y) perpendiculaire à ladite première direction ; - le retrait d'une des séries de premiers motifs de polymère ou de seconds motifs de polymère de manière à créer un masque secondaire présentant des ouvertures secondaires (Osj) ; 15 - la gravure de ladite couche de premier matériau semiconducteur au travers dudit second masque de manière à définir au moins un canal de conduction (200j) dans ladite couche de premier matériau semiconducteur. 20