Brevet FR3082050A1 — publié le 20191206

VIA INTERNE AVEC CONTACT AMELIORE POUR COUCHE SEMI-CONDUCTRICE SUPERIEURE D'UN CIRCUIT 3D DESCRIPTION DOMAINE TECHNIQUE ET ÉTAT DE LA TECHNIQUE ANTÉRIEURE La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux ou étages de composants électroniques. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D » et comportent typiquement au moins une première couche semiconductrice dite « inférieure » et au moins une deuxième couche semi-conductrice dite « supérieure », la deuxième couche semi-conductrice étant disposée au-dessus de la première couche semi-conductrice et séparée de la première couche semi-conductrice par au moins une couche isolante. Dans un dispositif à transistors T1, T2 répartis sur plusieurs niveaux, pour établir une connexion entre un transistor T2 d'un niveau supérieur et une zone conductrice située sous ce niveau supérieur, typiquement sous forme d'une ligne métallique 8, on peut prévoir une structure de connexion comme sur la figure 9. Cette structure de connexion est formée d'un plot vertical 5 en contact avec la zone active 4 du transistor T2, d'une ligne métallique horizontale 6 reliée au plot vertical 5, et d'un via métallique vertical 7 relié à la ligne métallique horizontale 6, le via métallique étant en contact avec la ligne métallique 8 à connecter. Un tel agencement de structure de connexion peut poser des problèmes d'encombrement. Le document de Liu et al, « Ultra-High Density 3D SRAM Cell Designs for Monolithic 3D Integrations » Interconnect Technology Conference (IITC), 2012 IEEE International, propose une structure de connexion plus compacte constituée d'un via interne métallique en contact avec la zone active d'un transistor de niveau supérieur d'un circuit 3D et qui s'étend sous cette zone active. 2 Une telle structure de connexion pose des difficultés d'intégration et comporte une résistance d'accès élevée avec la zone active du transistor. Il se pose le problème de réaliser une nouvelle structure de connexion améliorée vis-à-vis de l'un ou l'autre des inconvénients mentionnés ci-dessus. 5 EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention prévoit une structure de connexion pour un dispositif microélectronique ayant plusieurs niveaux de couches semi-conductrices disposées les unes au-dessus des autres, le dispositif ayant au moins une couche semi-conductrice inférieure ainsi qu'au moins une couche semi-conductrice 10 supérieure, au-dessus de la couche semi-conductrice inférieure, une couche isolante dans laquelle s'étend au moins une zone conductrice étant disposée entre la couche semiconductrice supérieure et la couche semi-conductrice inférieure, la structure de connexion comportant un via conducteur qui relie une face inférieure de la couche semiconductrice supérieure et la zone conductrice, ladite structure de connexion comportant 15 en outre, dans le prolongement du via-conducteur, une zone de composé de métal et de semi-conducteur en contact avec une face inférieure ou en contact d'une face interne et s'étendant à travers la couche de la couche semi-conductrice supérieure. Une telle zone de composé permet de diminuer la résistance d'accès à la zone active, en particulier dans une région de source ou de drain du transistor. 20 Par « zone active» on entend une zone d'une couche semi-conductrice dans laquelle au moins une région de source, une région de canal, et une région de drain d'un transistor s'étendent. Selon un autre aspect, un mode de réalisation de la présente invention prévoit un procédé de réalisation d'une structure de connexion comportant un via 25 conducteur et une zone de contact en composé de métal et de semi-conducteur dans le prolongement dudit via conducteur, la structure de connexion s'étendant entre une zone active d'un transistor de niveau supérieur d'un dispositif microélectronique comportant plusieurs niveaux de couches semi-conductrices disposées les unes au-dessus des autres 3 et au moins une zone conductrice située sous le niveau supérieur, le procédé comprenant: a) fournir un étage inférieur doté d'au moins un premier composant électronique disposé au moins partiellement dans une couche semi-conductrice 5 inférieure reposant sur un substrat, le composant électronique étant surmonté d'au moins une couche isolante et de ladite zone conductrice, puis, b) reporter sur l'étage inférieur une couche semi-conductrice supérieure, puis, c) réaliser au moins partiellement un transistor dont la zone active 10 s'étend dans la couche semi-conductrice supérieure et au moins une région métallique en contact avec ladite zone active, d) effectuer au moins un recuit thermique de sorte à former à partir de ladite région métallique, ladite zone de contact à base de composé de métal et de semiconducteur et en contact avec ladite zone active, 15 ladite zone de contact étant située dans le prolongement d'un via conducteur formé avant et/ou après le report, ledit via conducteur s'étendant sous la zone active et étant agencé en contact de ladite zone conductrice. Selon une première possibilité de mise en oeuvre du procédé, dans lequel la réalisation du via conducteur comprend, préalablement à l'étape b) de report : 20 la formation à travers la couche isolante d'un élément conducteur en contact avec ladite zone conductrice et de ladite région métallique dans le prolongement de cet élément conducteur, ladite région métallique affleurant au niveau d'une face supérieure de la couche isolante, le report à l'étape b) peut être alors effectué de sorte que ladite région métallique est mise en contact avec une face inférieure de la couche semi-conductrice 25 supérieure. Avantageusement, la formation de l'élément conducteur et de ladite région métallique dans son prolongement comprend : - formation de l'élément conducteur traversant la couche isolante, - retrait d'une portion supérieure de l'élément conducteur, de sorte à libérer un trou dans la couche isolante, 4 - remplissage dudit trou d'au moins un matériau métallique de sorte à réaliser ladite région métallique. Avantageusement, une fois le trou formé et préalablement au remplissage dudit trou une étape de nettoyage peut être prévue. Une telle étape 5 effectuée par voie humide, par exemple à l'aide de HF, et/ou par plasma, peut notamment permettre d'éviter d'avoir des zones oxydées intermédiaires entre l'élément conducteur et le matériau métallique de remplissage. Selon une deuxième possibilité de mise en oeuvre du procédé la réalisation du via conducteur peut comprendre, après l'étape b) de report : 10 - formation d'au moins une ouverture traversant la couche semi- conductrice supérieure, - dépôt de matériau métallique dans ladite ouverture de sorte à former la région métallique. Avantageusement, préalablement au remplissage de l'ouverture une 15 étape de nettoyage et en particulier de la couche semi-conductrice peut être prévue. Une telle étape effectuée par voie humide et/ou par plasma, peut en particulier permettre d'éviter d'avoir des zones oxydées intermédiaires entre la couche semi-conductrice et la région métallique. Avantageusement, la réalisation du via conducteur peut comprendre, 20 préalablement à l'étape b) de report : la formation à travers la couche isolante d'un élément conducteur en contact avec ladite zone conductrice puis de ladite région métallique dans le prolongement de cet élément conducteur, le report à l'étape b) peut être alors réalisé de sorte qu'une épaisseur isolante est conservée au-dessus d'une extrémité supérieure dudit élément conducteur, ladite ouverture traversant la couche 25 semi-conductrice supérieure étant formée de sorte à traverser en outre ladite épaisseur isolante et à dévoiler ladite extrémité supérieure dudit élément conducteur. De manière avantageuse, à l'étape b) de report, la couche semiconductrice supérieure peut être revêtue d'une première couche de matériau diélectrique, et ledit étage inférieur peut être également revêtu d'une deuxième couche 5 de matériau diélectrique, le report étant réalisé par collage moléculaire de la première couche de matériau diélectrique sur la deuxième couche de matériau diélectrique. Selon un mode de réalisation particulier du via conducteur : après la réalisation de ladite ouverture et l'étape d) de formation de ladite zone de contact en 5 composé de métal et de semi-conducteur, on forme un plot métallique dans ladite ouverture. En variante, la réalisation du via conducteur peut comprendre, après la réalisation de ladite ouverture, la réalisation d'un plot métallique dans cette ouverture, ladite région métallique étant une région dudit plot métallique en contact avec la couche 10 semi-conductrice supérieure. Avantageusement, lorsqu'on forme en outre au moins une zone métallique sur une face supérieure de la zone active du transistor, le recuit effectué à l'étape d) peut être réalisé de sorte à former concomitamment à la formation de ladite zone de contact en composé de métal et de semi-conducteur, une région de composé de 15 métal et de semi-conducteur dans le prolongement de ladite zone métallique. De manière avantageuse, lorsque les régions de source et de drain dudit transistor sont dopées à l'étape c), le recuit thermique à l'étape d) peut être prévu de sorte à réaliser une activation concomitante de dopants des régions de source et de drain. 20 Le recuit thermique effectué à l'étape d) peut être avantageusement un recuit haute température et de très courte durée, typiquement effectué à l'aide d'un laser, et en particulier un laser nanosecondes avec des impulsions qui peuvent avoir une durée de l'ordre de la dizaine de nanosecondes. Selon une possibilité de mise en oeuvre du procédé, ladite région 25 métallique peut être en contact avec une autre zone active d'un autre transistor, de sorte que ladite zone de contact formée à l'étape d) à base de composé de métal et de semiconducteur est en contact avec ladite autre zone active. Selon un mode de réalisation particulier, lorsque la couche semiconductrice supérieure est en silicium la région métallique peut être à base de cobalt 30 et/ou de Ti et/ou de Ni. 6 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : 5 - les figures 1A-1J servent à illustrer un exemple de réalisation d'une structure de connexion entre un transistor de circuit 3D et une zone conductrice sous-jacente, par le biais d'un via interne et d'une zone de contact en siliciure formée à l'extrémité du via et en contact de la zone active du transistor supérieur ; - les figures 2A-2B servent à illustrer une variante de réalisation dans 10 laquelle on mutualise la réalisation de siliciures d'une zone de contact et d'une région de contact respectivement d'un via interne et d'un plot de connexion d'un transistor de circuit 3D; - les figures 3A-3F servent à illustrer un exemple de réalisation d'une structure de connexion entre un transistor de circuit 3D et un zone conductrice sous- 15 jacente, par le biais d'un via traversant et d'une zone de contact en siliciure formée autour de ce via et en contact de la zone active du transistor supérieur ; - la figure 4 sert à illustrer une structure de via traversant une zone active de transistor et d'une zone de contact en siliciure formée autour de ce via et en contact de la zone active du transistor ; 20 - les figures 5A-5B servent à illustrer une variante de réalisation dans laquelle on réalise une zone de contact de siliciure latérale dans l'épaisseur de la zone active en faisant réagir l'enveloppe externe métallique d'une plot traversant cette zone active ; - les figures 6A-6B servent à illustrer une structure de via avant et après 25 la formation de la zone de contact en siliciure autour de ce via ; - la figure 7 sert à illustrer une variante de réalisation avec une étape de report d'une couche semi-conductrice sur un étage inférieur par collage moléculaire direct de couches diélectriques ; 7 - la figure 8 sert à illustrer une variante de réalisation dans laquelle la zone de contact en siliciure est en contact avec une autre zone active d'un autre transistor ; - la figure 9 sert à illustrer une structure de connexion conventionnelle 5 dans un circuit 3D; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas 10 nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de l'orientation, telle que « vertical », « latéral », « supérieur », « inférieur », etc. d'une structure s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. 15 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère à présent à la figure 1A donnant un dispositif de départ possible pour la mise en oeuvre d'un procédé de réalisation d'une structure de connexion dans un circuit 3D comportant plusieurs couches semi-conductrices disposées les unes au-dessus des autres. 20 La structure de connexion que l'on réalise ici comporte une zone de contact en composé de métal et de semi-conducteur, en particulier une zone de contact siliciure, formée dans cet exemple sous une zone active d'un transistor de niveau supérieur, autrement dit sous une couche semi-conductrice dans laquelle ce transistor de niveau supérieur est au moins partiellement réalisé. 25 Le dispositif de départ peut être réalisé à partir d'un substrat comprenant une première couche semi-conductrice superficielle 12 dans laquelle un ou plusieurs composants électroniques d'un premier niveau N1 de composants électroniques sont prévus. Dans l'exemple illustré sur la figure 1A, les composants électroniques sont des transistors TH et T12, et ont des régions de canal respectives qui s'étendent dans la 8 première couche semi-conductrice 12. Les transistors TH, T12 peuvent être mis en oeuvre sur un substrat 10 massif (« bulk » selon la terminologie anglo-saxonne) ou bien sur un substrat de type semi-conducteur sur isolant, en particulier un substrat de type SOI (« Silicon On Insulator » ou « silicium sur isolant »), avantageusement selon une 5 technologie totalement désertée également appelée FDS01 (pour « Fully Depleted Silicon On Insulator ))). Une ou plusieurs zones conductrices 21, 22, 23, 24 appartenant au premier niveau N1 sont également formées au-dessus des transistors TH, T12 et peuvent être connectées à ceux-ci. Les zones 21, 22, 23, 24 conductrices sont 10 par exemple sous forme de lignes métalliques et sont agencées dans au moins une couche 25 isolante recouvrant les transistors TH, T12. Cette couche isolante 25, par exemple à base de Si02, et les zones conductrices 21, 22, 23, 24 peuvent être recouvertes, comme dans l'exemple de réalisation particulier de la figure 1B, par une couche isolante 26 de matériau diélectrique 15 à faible ou très faible constante diélectrique k (en anglais « low-k », resp. « very low-k ») tel que par exemple du SiOCH ou du SiCN. Cette couche isolante 26 peut avoir une épaisseur el (dimension mesurée parallèlement à l'axe z d'un repère orthogonal [0 ;x ;y ; z]) comprise par exemple entre 50 nm et 120 nm. Dans la couche isolante 26, on forme ensuite un élément conducteur 31, 20 également appelé « via », connecté à une zone conductrice 23, par exemple sous forme d'une ligne métallique horizontale qui peut appartenir aux interconnexions du premier niveau N1. Pour cela, on réalise un trou 28, par exemple par photolithographie puis gravure. Le trou 28 traverse la couche isolante 26 et dévoile la zone conductrice 23 (figure 25 1B). Un nettoyage de la zone conductrice au fond du trou peut être avantageusement réalisé en particulier par voie humide ou à l'aide d'un plasma ou par voie humide et plasma combinés. On remplit ensuite ce trou 28 d'un ou plusieurs matériaux métalliques (figure 1C). 9 On peut prévoir d'effectuer le remplissage tout d'abord en réalisant le dépôt d'au moins une fine couche (en anglais « liner ») de métal tapissant les parois et le fond du trou, puis en complétant le remplissage par au moins un autre dépôt de métal venant combler le trou 28. Par exemple, on réalise une fine couche à base de tungstène 5 (W). Cette fine couche peut avantageusement être une couche de Ti/W dotée d'une sous- couche de Ti ou comprendre un matériau tel que le Ti permettant d'absorber ultérieurement des contaminants comme l'oxygène. On vient alors combler le trou 28 à l'aide d'un autre dépôt de W, ou bien selon un autre exemple, on forme une fine couche d'un empilement de type Ti/TiN, et l'on vient ensuite combler le trou 28 avec un autre 10 métal tel que du W. Une ou plusieurs étape(s) de planarisation CMP (pour « chemical mechanical polishing/planarization ») peu(ven)t être ensuite effectuée(s) afin de retirer du métal en excédant, en particulier sur la face supérieure de la couche isolante 26. L'élément conducteur 31 ainsi réalisé s'étend dans cet exemple dans une direction verticale ou sensiblement verticale si l'on considère qu'un plan principal du 15 substrat (le plan principal du substrat étant défini comme un plan passant par le substrat et s'étendant dans une direction parallèle au plan [0 ;x ;y]) est orienté dans une direction horizontale. L'élément conducteur 31 peut être prévu légèrement surdimensionné en termes de largeur W1, par exemple de l'ordre de plusieurs nanomètres (dimension 20 parallèle au plan [O; x; y]) par rapport à un via conducteur conventionnel, ce afin de favoriser un réalignement ultérieur sur son extrémité supérieure. Par exemple, l'élément conducteur 31 peut être prévu avec une hauteur H1 (dimension parallèle à l'axe z) de plusieurs dizaines de nanomètres, par exemple comprise entre 50 et 120 nm. On peut ensuite retirer une portion d'extrémité supérieure de l'élément 25 conducteur 31 (figure 1D). On prévoit dans cet exemple de remplacer cette portion par un matériau métallique différent et en particulier favorable à la formation d'un composé de métal et de semi-conducteur, en particulier d'un siliciure. Le retrait est réalisé par exemple par gravure en voie humide, 30 typiquement une gravure à l'aide de solutions chimiques aqueuses mono ou multi 10 constituant. Lorsque l'élément 31 est en tungstène on prévoit par exemple un retrait à l'aide de HCI ou HNO3 avec des vitesses d'attaque faibles permettant de bien contrôler le retrait, les solutions N1-1401-1 : H202,HF :HNO3 ou à l'aide de gravure plasma avec comme précurseurs SF6, CHF3, N2. Lorsqu'on utilise une solution de HF :HNO3, on peut adapter la 5 concentration de HF afin d'éviter une attaque d'oxyde ou de diélectrique low-k. Le retrait permet de libérer une portion de trou 28a. On peut retirer une épaisseur d'élément conducteur 31 afin de libérer une portion 28a de trou de hauteur h2 (dimension mesurée parallèlement à l'axe z) comprise par exemple entre 1 et 20 nm. Un matériau métallique 33 de remplacement, par exemple à base de Ti 10 ou de Cobalt est ensuite déposé dans la portion de trou 28a (figure 1E). Le matériau métallique 33 de remplacement peut être formé par dépôt de type CVD (pour « Chemical Vapor Deposition ») ou ALD (Atomic Layer Deposition) ou PVD (« Physical vapor deposition »), puis suivi d'une étape de retrait de matériau métallique en excédant sur une face supérieure de la couche isolante 26, par exemple par 15 CMP. Un dépôt sélectif, autrement dit localisé sur une ou des zones conductrices dévoilées, ici par la portion de trou 33 peut être également envisagé, par exemple par une technique CVD, ALD ou bien par une technique dite « electroless ». Le dépôt peut être alors suivi d'une étape de nettoyage pour retirer des 20 résidus métalliques sur la face supérieure de la couche isolante 26. Par exemple un nettoyage à l'aide d'une solution chimique comme le SC1 est effectué. On réalise ensuite un assemblage avec un support muni d'une couche semi-conductrice 102, par exemple en silicium, à partir de laquelle on prévoit de réaliser un niveau supérieur d'un ou plusieurs transistors. La couche semi-conductrice 102 du 25 support dans laquelle on prévoit une zone active d'au moins un transistor peut avoir une épaisseur par exemple comprise entre plusieurs nanomètres et 20 nanomètres. Un tel assemblage encore appelé report est illustré par exemple sur la figure 1F, et peut être effectué par collage. 11 Le support que l'on reporte sur la structure déjà réalisée est ici formé d'une couche de substrat 100 revêtue d'une couche isolante 101, par exemple en oxyde de silicium. Typiquement, le collage est un collage moléculaire, sans apport de colle 5 intermédiaire. Pour favoriser l'adhésion entre les couches 26 et 102, le report par collage comprend typiquement un recuit thermique, qui peut être réalisé par exemple à une température qui peut être de 300°C, pendant une durée qui peut être de l'ordre de 2h. Dans l'exemple illustré on reporte la couche semi-conductrice 102 directement sur la couche isolante 26. Le report est effectué ici de sorte qu'une extrémité 10 supérieure de la région de matériau métallique 33 est mise en contact avec une face inférieure de la couche semi-conductrice 102. On retire ensuite la couche de substrat 100 et la couche isolante 101 (figure 1G), par exemple par un procédé comprenant plusieurs étapes, en particulier de meulage (« grinding » selon la terminologie anglo-saxonne), de gravure chimique, de 15 polissage mécanique (CMP). La couche semi-conductrice 102 peut être ensuite gravée (figure 1H), en vue de définir une zone active apte à accueillir un ou plusieurs transistors. Sur l'exemple de la figure 11, on forme au moins partiellement un transistor T21 d'un deuxième niveau N2 de l'empilement 3D à partir de la couche semi- 20 conductrice 102. Le transistor T21 réalisé a une région de canal qui s'étend dans la couche semi-conductrice 102, des régions de source et de drain qui peuvent être au moins partiellement formées dans la couche semi-conductrice 102. Dans cet exemple, le transistor T21 réalisé est ainsi doté d'une grille et d'un diélectrique de grille formés sur la région de canal. La réalisation des régions de source et de drain peut être complétée par 25 au moins une étape de croissance par épitaxie. Un dopage des régions de source et de drain peut être réalisé au moins partiellement durant la ou les croissances épitaxiale(s), le dopage étant alors qualifié d' « in situ ». Un dopage par implantation des régions de source et de drain peut être également prévu. On forme ensuite (figure 1J) une zone de contact 135 en composé de 30 métal et de semi-conducteur, en particulier en siliciure, à partir de la région métallique 33 12 disposée en contact avec la face inférieure de la zone active, autrement dit avec la face inférieure de la couche semi-conductrice 102. La réalisation de cette zone 135 de contact comprend au moins un recuit thermique permettant de faire réagir le matériau métallique de la région 5 métallique 33 avec le matériau semi-conducteur de la couche semi-conductrice 102. Lorsque par exemple la région métallique 33 est en cobalt et la couche semi-conductrice supérieure 102 en silicium, on prévoit le recuit de sorte à former une zone 135 de CoSi2. Un recuit selon une durée qui peut être comprise par exemple entre 2 min et 30 min et une température qui peut être comprise entre 400 °C et 550 °C, de préférence à une 10 température inférieure à 500 °C et pendant une durée qui peut atteindre plusieurs heures peut être mis en oeuvre pour former un tel siliciure de cobalt CoSi2. Un (ou des) recuit(s) thermique(s) très rapide(s) peu(ven)t) être avantageusement effectué(s), typiquement à l'aide d'un laser, par exemple un laser infrarouge de longueur d'onde l'ordre de 832 nm, selon une durée de l'ordre de 10 ms et une 15 température de l'ordre de 800°C. Avantageusement, on peut prévoir un recuit thermique, en termes de durée et de température, de sorte à mettre en oeuvre concomitamment à la formation du composé ou du siliciure, une activation de dopants des régions de source et de drain du transistor T21. 20 L'élément conducteur 31 et la région métallique 33 forment un via conducteur 33, qui s'étend sous la zone active du transistor T21 et permet d'établir une connexion entre cette zone active et la zone conductrice 23 située sous cette zone active et appartenant ici au niveau inférieur N1. Pour permettre d'améliorer le contact électrique avec la région de source ou de drain du transistor, on a réalisé à une extrémité 25 de ce via conducteur, la zone de contact 135 en siliciure. En variante du procédé décrit précédemment il est également possible de mettre en oeuvre des structures de connexion et zones de contact en composé de métal et semi-conducteur associée du type de la zone 135 aussi bien pour la région de source que pour la région de drain du transistor T21. 13 Selon une autre variante de réalisation (figures 2A-2B), on peut prévoir de former la zone 135 de composé de métal et de semi-conducteur en contact avec la face inférieure de la couche semi-conductrice 102, concomitamment à la réalisation d'une autre région 151 de contact. 5 Cette région de contact 151 également en composé de métal et de semi-conducteur est cette fois située dans le prolongement d'au moins un plot métallique 152 prévu pour réaliser une prise de contact du côté de la face supérieure de la couche semi-conductrice 102. Autrement dit, le plot métallique 152 en question est agencé du côté opposé de la couche semi-conductrice 102 à celui par lequel le via conducteur 31 a 10 été formé. Un exemple de mise en oeuvre d'une telle variante, comprend la formation d'au moins une couche isolante 145, par exemple en 5i02, sur la couche semiconductrice 102, et recouvrant notamment le transistor T21. Puis, on réalise une ou plusieurs ouvertures 148 dans la couche isolante 15 145, dévoilant respectivement une ou plusieurs zones du transistor T21, typiquement une région de source, une région de drain (figure 2A). La grille du transistor T21 peut être également dévoilée par une ouverture (non représentée sur la vue en coupe de la figure 2A) pratiquée dans la couche isolante 145. Un nettoyage peut être ensuite réalisé par voie humide et/ou par 20 plasma. Une étape optionnelle de dopage par immersion plasma de la ou des zones semi-conductrice(s) dévoilée(s) peut être ensuite effectuée. On dépose ensuite dans les ouvertures 148 un ou plusieurs métaux afin de former des régions métalliques. Par exemple, on peut déposer du Nickel et du Platine 25 afin de pouvoir former des régions 151 de contact en NiPtSi. Des plots métalliques 152 disposés sur le transistor T21 sont également réalisés dans le prolongement de ces régions 151 en composé de métal et de semi-conducteur. La réalisation des régions 151 en composé de métal et de semiconducteur, typiquement en siliciure, comprend au moins un recuit thermique. Ce recuit 30 est adapté en termes de durée et de température de sorte à former concomitamment la 14 zone 135 de composé de métal et de semi-conducteur sous la couche semi-conductrice 102. Par exemple un recuit de type RTA (pour « Rapid thermal anneal ») peut être mené à une température entre 450°C et 500°C selon une durée comprise entre 20s et 600s. Selon un autre exemple, on peut effectuer un recuit laser, en particulier de type LSA (Laser 5 Surface Anneal) ou DSA (Dynamic surface Anneal), ou de type nanosecondes. Ce dernier type de laser peut avoir des impulsions de durée de l'ordre de 10 ns. Le recuit peut être effectué à une température comprise entre 500°C et 1000°C, par exemple de l'ordre de 800°C pendant une durée qui peut être comprise par exemple 100 microsecondes et 500 microsecondes. Lorsque le recuit est effectué à l'aide d'un laser nanosecondes, la 10 température peut être comprise entre 500°C et 1000°C, par exemple de l'ordre de 800°C pendant une durée qui peut être comprise par exemple entre 10 nanosecondes et 300 na nosecondes. En mutualisant les traitements thermiques permettant la réalisation de la région 151 et de la zone 135, toutes les deux en composé de métal et de semi- 15 conducteur, on limite la propagation ou diffusion du ou des composés vers des régions non-désirées de la couche semi-conductrice 102, et en particulier à proximité du canal du transistor T21 (figure 2B). Pour éviter une telle propagation jusque vers des zones non-désirées de la couche semi-conductrice 102, ou peut également prévoir des règles d'agencement ou 20 de dessin particulières pour le trou 28, ainsi que pour la ou les ouvertures 148. On prévoit en particulier de réaliser ceux-ci à des distances (et notamment par rapport au canal) tenant compte d'estimations de distance de propagation des zones siliciurées pour une durée de recuit déterminée. On réalise ensuite au moins un recuit thermique permettant de faire 25 réagir le matériau métallique de la région métallique 33 avec le matériau semi- conducteur de la couche semi-conductrice 102. Lorsque par exemple la région métallique 33 est en cobalt et la couche semi-conductrice supérieure 102 en silicium, on prévoit le recuit de sorte à former une zone 135 de CoSi2. Afin de former un tel siliciure de cobalt CoSi2, un recuit de type RTA à une température par exemple comprise entre 450°C à 30 500°C et une durée comprise par exemple entre 20 s et 600 s peut être mis en oeuvre. 15 Selon un autre exemple, un recuit laser à une température par exemple de l'ordre de 800°C pendant une durée comprise entre plusieurs dizaines de nanosecondes et plusieurs centaines de microsecondes peut être réalisé. Une variante de réalisation de la structure de connexion prévoit, comme 5 illustré sur la figure 3A, de conserver une épaisseur d'une couche isolante 26 entre un ou plusieurs éléments conducteurs 31, 31' verticaux connectées respectivement à une ou plusieurs zones conductrices 22, 23 du premier niveau N1 et la couche semi-conductrice 102 que l'on vient rapporter sur ce premier niveau N1. Ensuite, une fois avoir au moins partiellement formé le transistor T21 10 (figure 3B), on réalise une ou plusieurs ouvertures traversant la couche semi-conductrice 102 supérieure. Dans l'exemple illustré sur la figure 3C, on forme au préalable une couche isolante 145. Puis, des ouvertures 248, 248', sont réalisées, par exemple par photolithographie puis gravure, à travers cette couche isolante 145, la couche semi- 15 conductrice 102 ainsi que la couche isolante 26 située sous cette couche semi-conductrice 102. Les ouvertures 248, 248' sont formées de sorte à dévoiler respectivement les éléments métalliques 31, 31', et en particulier leur extrémité supérieure. Pour éviter un éventuel problème d'alignement, on peut prévoir les régions métallique 31 et 31' avec un diamètre important au moins au niveau de leur l'extrémité supérieure, ce diamètre 20 pouvant être supérieur à celui des ouvertures 248 et 248'. Les ouvertures 248, 248' pratiquées à travers la couche semiconductrice 102 permettent de dévoiler des portions de cette couche 102 situées dans l'épaisseur de cette couche semi-conductrice 102. Ainsi, une surface interne qui s'étend entre la face supérieure et la face inférieure opposée de la couche semi-conductrice 102 25 est dévoilée. On dépose ensuite au moins un matériau métallique 233, de manière à former des régions métalliques contre les portions dévoilées de la couche semiconductrice 102 par les ouvertures 248, 248' (figure 3D). Le matériau métallique 233 déposé peut être par exemple à base de Ti, ou de Ni, ou de Co, ou d'un composé de ces 16 derniers ou un alliage de ces derniers avec d'autres métaux avec une fraction atomique des autres métaux de préférence n'excédant pas 30%. Le dépôt peut être réalisé par exemple par une technique de CVD ou PVD anisotrope. Le dépôt est avantageusement précédé d'une étape de nettoyage, par 5 exemple à l'aide de HF, afin d'éviter qu'une épaisseur oxydée intermédiaire soit formée entre la couche semi-conductrice 102 et la région métallique et susceptible d'inhiber la formation d'un composé intermétallique ou d'empêcher une continuité électrique. Une étape optionnelle de dopage par immersion plasma de la zone semi-conductrice dévoilée peut également précéder le dépôt du matériau métallique 10 permettant l'obtention d'un profil uniforme de dopants et donc de réduire la résistance de contact et d'accès. On réalise ensuite des zones 235', 235 latérales de composé de métal et de semi-conducteur, en particulier de siliciure, à partir des régions de matériau métallique 233. 15 La réalisation de ces zones 235', 235 de composé de métal et de semi- conducteur, en particulier de siliciure, comprend au moins un recuit thermique. Lorsque le matériau métallique 233 formé dans les ouvertures 248, 248' est à base de Co, et la couche semi-conductrice supérieure 102 en silicium, on prévoit par exemple un recuit selon des conditions de durée et de température telles qu'évoquées 20 précédemment pour former un siliciure de cobalt CoSi2. De manière optionnelle (figure 3E), un retrait sélectif de matériau métallique n'ayant pas réagi peut être ensuite effectué. Par exemple, on effectue ce retrait à l'aide d'un mélange d'acide sulfurique et de peroxyde d'hydrogène (SPM) ou d'acide persulfurique (Caro) lorsque le métal est Ni ou Co et SC1 lorsque ce dernier est en 25 Ti. On peut combler ensuite les ouvertures 248, 248' par au moins un métal de sorte à former des plots métalliques 252, 252' dans ces ouvertures 248, 248' (figure 3F). Ce dépôt est avantageusement précédé d'un nettoyage des zones siliciurées afin de permettre une conduction électrique optimale. 17 On réalise ainsi plusieurs structures de connexions comprenant chacune un via conducteur formé d'un plot 235, 235' qui traverse la zone active et s'étend au-dessus et en dessous de la zone active, avec un élément conducteur 31, 31' dans son prolongement qui est situé entre les couches semi-conductrices 12, 102 de niveaux 5 différents N1, N2 et permet d'établir une connexion avec une zone conductrice 22, 23 d'un niveau inférieur N1. Les zones 235, 235' de composé de métal semi-conducteur disposées ici autour et au contact des plots métalliques 252, 252' permettent d'établir un contact électrique amélioré avec la zone active du transistor T21 de niveau supérieur N2 et en 10 particulier avec ses régions de source et de drain. La figure 4 donne un exemple de réalisation particulier de cette structure de connexion traversante connectée à une zone conductrice 23 située entre deux zones semi-conductrices superposées (non représentées). Le plot métallique 252 est ici formé d'au moins une fine couche 15 métallique 253, par exemple un empilement TirriN, un liner de tungstène ou un liner de Co ou de Ru tapissant le fond et les parois d'une ouverture dans laquelle ce plot 252 est réalisé, et d'un matériau conducteur 254 de remplissage de la partie centrale de l'ouverture, typiquement un métal tel que par exemple du tungstène. L'élément métallique 31 dont une extrémité supérieure est en contact 20 avec le plot 252 a dans cet exemple une structure similaire et est formé d'au moins une fine couche métallique 33 (liner), par exemple un empilement TirriN ou un liner de tungstène, tapissant le fond et les parois d'un trou dans lequel l'élément métallique 31 a été réalisé, et d'un matériau conducteur 34 de remplissage de la partie centrale de l'ouverture, typiquement un métal tel que par exemple du tungstène. 25 Une variante de l'exemple de procédé qui vient d'être décrit, prévoit de réaliser les zones 235, 235' de contact en composé de métal et de semi-conducteur, en particulier de siliciure, après avoir formés les plots métalliques traversant. On fait alors réagir le matériau métallique formant l'enveloppe externe de ces plots 252, 252' pour former les zones de contacts 235, 235' en composé de métal et de semi-conducteur. 18 Ainsi, dans l'exemple illustré sur la figure 5A, après avoir formé la couche isolante 145 recouvrant le transistor T21 de niveau supérieur N2, puis les ouvertures à travers cette couche isolante 145 et la zone active du transistor T21 on forme les plots métalliques 252 dans ces ouvertures. 5 On prévoit dans cet exemple l'enveloppe externe de ces plots 252, 252' en un matériau métallique adapté à former un composé de métal et de semi-conducteur, avec la couche semi-conductrice supérieure 102. On réalise ensuite au moins un recuit thermique permettant de faire réagir le matériau métallique de l'enveloppe externe de ces plots 252, 252' avec le 10 matériau semi-conducteur de la couche semi-conductrice 102 et former les zones 235, 235' de contact. La figure 6A donne une vue agrandie d'un plot métallique 252 traversant la couche semi-conductrice 102 avant siliciuration. Le plot métallique 252 est ici formé d'une enveloppe externe sous forme 15 d'une fine couche métallique 253 (liner), par exemple un empilement TirriN, et d'un matériau conducteur 254 de remplissage par exemple en tungstène. On réalise ensuite au moins un recuit thermique de siliciuration (figure 6B), qui conduit à une consommation d'une partie de l'enveloppe et à la réalisation d'une zone 235 en siliciure contre la couche semi-conductrice 102 et autour du plot 252. 20 Selon une variante de l'un ou l'autre des exemples de réalisation décrits précédemment (en particulier ceux dans lequel l'élément métallique vertical 31, 31' n'est pas prévu pour être mis en contact avec la couche semi-conductrice 102 supérieure lors du report de cette couche sur l'étage inférieur) on peut effectuer ce report par collage moléculaire en se servant d'au moins une couche de matériau diélectrique intermédiaire. 25 Dans l'exemple de réalisation de la figure 7, la couche semi-conductrice 102 supérieure est revêtue avant report d'une couche de matériau diélectrique 103, par exemple un diélectrique à faible constante diélectrique tel que du SiOCH ou du SiCN ou SiCO. On effectue alors le collage moléculaire sur une autre couche de matériau diélectrique 27, par exemple en SiOCH ou du SiCN ou SiC0 recouvrant l'étage inférieur 30 dans lequel le premier niveau N1 est réalisé. 19 La structure de connexion peut s'appliquer également à la mise en oeuvre d'un contact commun 33 entre deux transistors T21, T22 de niveau supérieur N2 formés dans la couche semi-conductrice 102 supérieure, comme dans l'exemple REVENDICATIONS1. Procédé de réalisation d'une structure de connexion comportant un via conducteur et une zone de contact en composé de métal et de semi-conducteur dans le prolongement dudit via conducteur, la structure de connexion s'étendant entre une couche semi-conductrice supérieure accueillant une zone active d'au moins un transistor de niveau supérieur d'un dispositif microélectronique comportant plusieurs niveaux de couches semi-conductrices disposées les unes au-dessus des autres et au moins une zone conductrice située sous le niveau supérieur, le procédé comprenant: a) fournir un étage inférieur (N1) doté d'au moins un premier composant électronique (T11, T12) disposé au moins partiellement dans une couche semi-conductrice inférieure (12) reposant sur un substrat, le composant électronique étant surmonté d'au moins une couche isolante (25-26) et de ladite zone conductrice (23), puis, b) reporter sur l'étage inférieur (Ni) une couche semi-conductrice supérieure (102), puis c) réaliser au moins partiellement ledit transistor (T21) dont la zone active s'étend dans la couche semi-conductrice supérieure (102) et au moins une région métallique en contact avec la zone active, d) effectuer au moins un recuit thermique de sorte à former à partir de ladite région métallique, ladite zone de contact (135, 235, 235') à base de composé de métal et de semi-conducteur et en contact avec ladite couche semi-conductrice supérieure (102), ladite zone de contact étant située dans le prolongement d'un via conducteur (31, 252-31) formé avant et/ou après le report, ledit via conducteur s'étendant sous la couche semi-conductrice supérieure (102) et étant agencé en contact de ladite zone conductrice. 2. Procédé selon la revendication 1, dans lequel la réalisation du via conducteur comprend, préalablement à l'étape b) de report : la formation à travers la couche isolante (25-26) d'un élément conducteur (31) en contact avec ladite zone 21 conductrice (23) et ladite région métallique (33) dans le prolongement de cet élément conducteur (31), ladite région métallique (33) affleurant au niveau d'une face supérieure de la couche isolante (25-26), le report à l'étape b) étant effectué de sorte que ladite région métallique est mise en contact avec une face inférieure de la couche semi-conductrice 5 (102) supérieure. 3. Procédé selon la revendication 2, dans lequel la formation de l'élément conducteur (31) et de ladite région métallique (33) dans son prolongement comprend des étapes de : 10 - formation de l'élément conducteur traversant la couche isolante (26), - retrait d'une portion supérieure de l'élément conducteur, de sorte à libérer un trou (28a) dans la couche isolante (26), - remplissage dudit trou (28a) par au moins un matériau métallique de sorte à réaliser ladite région métallique. 15 4. Procédé selon la revendication 1, dans lequel la réalisation du via conducteur comprend, après l'étape b) de report, des étapes de : - formation d'au moins une ouverture (248, 248') traversant la couche semi-conductrice supérieure (102), 20 - dépôt de matériau métallique dans ladite ouverture (248, 248') de sorte à former la région métallique (233, 253). 5. Procédé selon la revendication 4, dans lequel la réalisation du via conducteur comprend, préalablement à l'étape b) de report : la formation à travers la 25 couche isolante (25-26) d'un élément conducteur (31) en contact avec ladite zone conductrice (23) puis de ladite région métallique (33) dans le prolongement de cet élément conducteur (31), et dans lequel le report à l'étape b) est réalisé de sorte qu'une épaisseur isolante (26) est conservée au-dessus d'une extrémité supérieure dudit élément conducteur (31), ladite ouverture (248, 248') traversant la couche semi-conductrice 22 supérieure (102) étant formée de sorte à traverser en outre ladite épaisseur isolante (26) et à dévoiler ladite extrémité supérieure dudit élément conducteur (31). 6. Procédé selon la revendication 5, dans lequel à l'étape b) de report, 5 la couche semi-conductrice supérieure (102) est revêtue d'une première couche (103) de matériau diélectrique, et dans lequel ledit étage inférieur (N1) est revêtu d'une deuxième couche de matériau diélectrique (27), le report étant réalisé par collage moléculaire de la première couche de matériau diélectrique sur la deuxième couche de matériau diélectrique. 10 7. Procédé selon l'une des revendications 4 à 6, dans lequel la réalisation du via conducteur comprend en outre, après la réalisation de ladite ouverture (248, 248') et l'étape d) de formation de ladite zone de contact (235, 235') en composé de métal et de semi-conducteur, la formation d'un plot métallique (252, 252') dans ladite 15 ouverture (248, 248'). 8. Procédé selon l'une des revendications 4 à 6, la réalisation du via conducteur comprend après la réalisation de ladite ouverture, la réalisation d'un plot métallique (252, 252') dans cette ouverture (248, 248'), ladite région métallique étant une 20 région (253) dudit plot métallique en contact avec la couche semi-conductrice supérieure (102). 9. Procédé selon l'une des revendications 3 à 8, dans lequel après formation de ladite ouverture (248, 248') traversant la couche semi-conductrice supérieure 25 (102) ou dudit trou (28a) dans la couche isolante (26), on effectue un nettoyage dans ladite ouverture (248, 248') ou dans ledit trou (28a) préalablement au dépôt ou au remplissage de matériau métallique. 10. Procédé selon l'une des revendications précédentes, dans lequel préalablement à l'étape d), on forme en outre au moins une zone métallique sur une face 23 supérieure de la couche semi-conductrice supérieure, le recuit effectué à l'étape d) étant réalisé de sorte à former concomitamment à la formation de ladite zone de contact (135) en composé de métal et de semi-conducteur, une région (151) de composé de métal et de semi-conducteur dans le prolongement de ladite zone métallique. 11. Procédé selon l'une des revendications précédentes, dans lequel les régions de source et de drain dudit transistor (T21) sont dopées à l'étape c), le recuit thermique à l'étape d) étant prévu de sorte à réaliser une activation de dopants des régions de source et de drain. 12. Procédé selon l'une des revendications précédentes, dans lequel le recuit thermique effectué à l'étape d) est un recuit laser. 13. Procédé selon l'une des revendications précédentes, dans lequel 15 ladite région métallique est en contact avec une autre zone active d'un autre transistor (T22), de sorte que ladite zone de contact (135, 235, 235') formée à l'étape d) à base de composé de métal et de semi-conducteur est en contact avec ladite autre zone active. 14. Procédé selon l'une des revendications précédentes, dans lequel la 20 couche semi-conductrice est en silicium (Si) et dans lequel la région métallique est à base de cobalt et/ou de Ti et/ou de Ni. 15. Dispositif microélectronique ayant plusieurs niveaux de couches semi-conductrices disposées les unes au-dessus des autres, le dispositif ayant au moins une 25 couche semi-conductrice inférieure ainsi qu'au moins une couche semi-conductrice supérieure au-dessus de la couche semi-conductrice inférieure, une couche isolante (2526) dans laquelle s'étend au moins une zone conductrice étant disposée entre la couche semi-conductrice supérieure et la couche semi-conductrice inférieure, le dispositif microélectronique étant doté d'une structure de connexion mise en oeuvre à l'aide d'un 30 procédé selon l'une des revendications 1 à 14, la structure de connexion comportant un via 5 10 24 conducteur qui relie une face inférieure de la couche semi-conductrice supérieure et la zone conductrice, ladite structure de connexion comportant en outre, dans le prolongement du via-conducteur, une zone de composé de métal et de semi-conducteur 5 en contact avec une face inférieure ou d'une face interne s'étendant à travers la couche semi-conductrice supérieure.