Brevet FR3082656A1 — publié le 20191220

B16908 DD17357ST 1 CIRCUIT INTEGRE COMPRENANT DES MACROS ET SON PROCEDE DE FABRICATION Domaine de l'invention La présente description concerne le domaine des circuits intégrés, et en particulier un circuit intégré comprenant des macros et des cellules logiques, et un procédé de fabrication de celui-ci. Exposé de l'art antérieur Le processus de fabrication de circuits intégrés implique diverses opérations de test conçues pour identifier et supprimer toutes les puces défectueuses. Par exemple, un processus de fabrication typique pour des circuits intégrés peut présenter un taux de défauts d'environ 0,1 défaut par pouce2 de silicium (soit environ 0,1 défaut pour 645 mm2 de silicium). Plus la surface d'une puce de circuit intégré est grande, plus le risque qu'un défaut soit identifié est grand. Un taux de défauts relativement faible peut par conséquent encore conduire à un taux élevé de puces supprimées lorsque la surface de la puce est grande. Bien qu'il soit possible de réparer certains types de défauts, de telles interventions sont en général consommatrice de temps et coûteuses. B16908 DD17357ST 2 On a donc besoin dans la technique d'un circuit intégré, et d'un procédé pour le fabriquer, qui conduisent à une réduction du taux de rejet, assurant ainsi une réduction de coût correspondante par rapport à des techniques courantes. 5 Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un niveau d'un circuit 3D, 10 comprenant : un ou plusieurs circuits macros, chaque circuit macro comprenant une pluralité de cellules macros agencées en une matrice, les cellules macros étant séparées entre elles par des espaces ; et des vias d'interconnexion disposés dans les espaces entre les cellules macros. 15 Selon un mode de réalisation, le niveau comprend un empilement constitué d'un substrat, d'une couche de transistors et d'une couche métallique, les vias d'interconnexion s'étendant au moins partiellement à travers le substrat, à travers la couche de transistors et jusqu'à la couche métallique. 20 Selon un mode de réalisation, le niveau comprend en outre des plots d'interconnexion formés sur la surface de la couche métallique. Selon un autre aspect, on prévoit un circuit 3D comprenant : un premier niveau comprenant le niveau susmentionné ; et un deuxième niveau empilé sur le premier niveau et comprenant un circuit logique connecté par l'intermédiaire de plots d'interconnexion auxdits un ou plusieurs circuits macros du premier niveau. Selon un mode de réalisation, le circuit 3D comprend en 30 outre des micro-bossages disposés sur un côté du substrat et connectés aux vias d'interconnexion. Selon un mode de réalisation, le circuit logique est connecté aux vias d'interconnexion du premier niveau par l'intermédiaire de connexions métalliques formées dans une couche 35 métallique du premier niveau. B16908 DD17357ST 3 Selon un mode de réalisation, le premier niveau comprend des transistors fabriqués en utilisant une première technologie de transistors, et le deuxième niveau comprend des transistors fabriqués en utilisant une deuxième technologie de transistors 5 différente de la première technologie de transistors. Selon un autre aspect, on prévoit une tranche comprenant : une pluralité des niveaux susmentionnés, agencés en colonnes et en rangées et séparés par des lignes de découpe en puces. 10 Selon un mode de réalisation, chaque circuit macro comprend un ou plusieurs plots de test permettant au circuit macro d'être testé. Selon un autre aspect, on prévoit un système de test pour tester les circuits macros de la tranche susmentionnée, le 15 système de test comprenant un équipement de test couplé auxdits un ou plusieurs plots de test par l'intermédiaire d'une ou plusieurs sondes de test. Selon un autre aspect, on prévoit un procédé de fabrication d'un niveau d'un circuit 3D, le procédé comprenant : 20 former un ou plusieurs circuits macros, chaque circuit macro comprenant une pluralité de cellules macros agencées en une matrice, les cellules macros étant séparées entre elles par des espaces ; et former des vias d'interconnexion dans les espaces entre les cellules macros. 25 Selon un mode de réalisation, la formation desdits un ou plusieurs circuits macros comprend la formation d'un empilement comprenant un substrat, une couche de transistors et une couche métallique, les vias d'interconnexion étant formés de telle sorte qu'ils s'étendent au moins partiellement à travers le substrat, à travers la couche de transistors et jusqu'à la couche métallique. Selon un mode de réalisation, le procédé comprend en outre : former un ou plusieurs plots de test sur une surface de chaque circuit macro ; et tester, en utilisant un équipement de test, chaque circuit macro par l'intermédiaire desdits un ou B16908 DD17357ST 4 plusieurs plots de test pour identifier des circuits macros fonctionnels. Selon un mode de réalisation, lesdits un ou plusieurs circuits macros sont formés sur une tranche conjointement avec 5 d'autres circuits macros, le procédé comprenant en outre : sélectionner lesdits un ou plusieurs circuits macros destinés à former le niveau du circuit 3D parmi les circuits macros fonctionnels ; et réaliser une découpe en puces pour séparer lesdits un ou plusieurs circuits macros de la tranche. 10 Selon un autre aspect, on prévoit un procédé de fabrication d'un circuit 3D, le procédé comprenant : fabriquer un premier niveau selon le procédé susmentionné ; fabriquer un deuxième niveau comprenant un circuit logique ; et empiler le deuxième niveau sur le premier niveau. 15 Brève description des dessins Les caractéristiques et avantages susmentionnés et d'autres apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans 20 lesquels : la figure 1 est une vue en coupe d'un circuit 3D selon un exemple de réalisation de la présente description ; la figure 2 est une vue à plat d'un niveau de macros du circuit 3D de la figure 1 selon un exemple de réalisation de la 25 présente description ; la figure 3 est une vue à plat de plusieurs cellules macros du niveau de macros de la figure 2 selon un exemple de réalisation de la présente description ; la figure 4 représente des vues en coupe d'une portion 30 d'une tranche de macros pendant sa fabrication selon un exemple de réalisation de la présente description ; la figure 5 représente des vues en coupe d'une tranche de logique pendant la fabrication de puces logiques selon un exemple de réalisation de la présente description ; B16908 DD17357ST 5 la figure 6 est une vue en coupe d'une opération d'assemblage de puces logiques de la figure 5 sur la tranche de la figure 4 selon un exemple de réalisation de la présente description ; 5 la figure 7 est une vue en coupe de circuits 3D résultant des opérations des figures 4 à 6 ; la figure 8 est une vue à plat d'un circuit macro selon un exemple de réalisation de la présente description ; la figure 9 est une vue à plat d'une tranche de macros 10 avant et après la découpe en puces ; la figure 10 illustre schématiquement un système de test selon un exemple de réalisation de la présente description ; et la figure 11 est un organigramme représentant des étapes dans un procédé de fabrication d'un circuit 3D selon un exemple 15 de réalisation de la présente description. On notera que les diverses vues de circuits intégrés dans les diverses figures ne sont pas dessinées à l'échelle. Description détaillée Dans la description qui suit, sauf mention contraire, 20 les expressions "environ", "approximativement", "sensiblement" et "de l'ordre de" signifient dans une limite de 10 %, et de préférence de 5 %. La figure 1 illustre un circuit 3D 100 selon un exemple de réalisation de la présente description. Le circuit 3D 100 25 comprend deux niveaux Tl et T2 correspondant respectivement à des puces de circuit intégré 101 est 102 empilées dans un agencement face à face. La "face" d'une puce de circuit intégré correspond au côté le plus proche des niveaux d'interconnexion métallique, tandis que le "dos" correspond au côté le plus proche du substrat, 30 en général formé en silicium. Les présents inventeurs ont remarqué que dans des circuits numériques ou des circuits mixtes numériques/ analogiques, la surface occupée par des cellules logiques, c'est-à-dire des cellules standard, tend à correspondre à jusqu'à 50 % 35 de la surface totale. Le reste est occupé par des macros plus B16908 DD17357ST 6 grands, parfois appelés circuits IP (de l'anglais Intellectual Property - propriété intellectuelle). Le circuit 3D 100 la figure 1 exploite cette tendance. En particulier, la puce 101 correspond par exemple à un niveau de macros, dans lequel un ou plusieurs 5 circuits macros sont mis en oeuvre, alors que la puce du niveau T2 correspond par exemple à un niveau de logique, dans lequel des cellules logiques, ou des cellules standard, sont mises en oeuvre. Dans certains modes de réalisation, les circuits macros et les circuits logiques de la conception de circuit peuvent avoir des 10 exigences de surface non égales. Dans ce cas, le niveau T2 peut additionnellement comprendre un ou plusieurs macros, et/ou un ou plusieurs des circuits macros peuvent être des circuits factices qui sont des circuits non actifs et non utilisés pendant la vie du circuit 3D. 15 Comme cela est connu dans la technique, les cellules logiques sont des circuits relativement petits comprenant des dispositifs logiques numériques qui sont utilisés pour mettre en oeuvre des fonctions de logique booléenne, comme des portes ET, OU, NON OU, OU EXCLUSIF et NON OU EXCLUSIF, ou des fonctions de 20 mémorisation basique, comme des verrous et des bascules. Ces cellules logiques sont générées par l'outil de conception de circuit pendant une opération de synthèse sur la base de code définissant la fonctionnalité des cellules logiques, par exemple sous la fo.utte de code RTL (de l'anglais Register Transfer Level - 25 niveau transfert de registres). Chaque cellule logique est par exemple sélectionnée dans une librairie de cellules standards de la technologie envisagée. Conmte cela est aussi connu dans la technique, les macros sont en général des circuits plus grands qui peuvent comprendre 30 des cellules logiques et d'autres circuits comprenant des circuits analogiques. La conception d'un macro, y compris la disposition dans le macro des diverses cellules du macro et les interconnexions entre ces cellules, peut être considérée comme fixe, autrement dit elle n'est pas modifiée pendant la synthèse du circuit et pendant les opérations de placement et de routage. B16908 DD17357ST 7 Dans certains modes de réalisation, la même technologie de transistors peut être utilisée pour fabriquer les circuits 101 et 102. Par exemple, les circuits 101 et 102 peuvent être tous les deux fabriqués en utilisant la technologie connue dans la 5 technique sous le nom de technologie FinFET 28 nm. En variante, les circuits 101 et 102 pourraient être fabriqués en utilisant des technologies différentes. Par exemple, le circuit logique 102 pourrait être fabriqué en utilisant la technologie FinFET 28 nm, et le circuit macro 101 pourrait être fabriqué en utilisant la 10 technologie FinFET 10 nm dans le cas où les macros sont des mémoires SRAM, ou la technologie connue dans la technique sous le nom de technologie 65 nm relâchée dans le cas où les macros comprennent des dispositifs analogiques. La puce 101 comprend par exemple un substrat 104, par 15 exemple en silicium, une couche de transistors 106 formée sur le substrat 104 et comprenant par exemple des empilements de grilles de transistors, et une couche métallique 108 formée sur la couche de transistors et comprenant des niveaux de métal interconnectant des transistors de la couche de transistors 106. Un certain nombre 20 de TSV (de l'anglais Through Silicon Vias - vias à travers le silicium) 110 s'étendent à partir de la couche métallique 108, à travers la couche de transistors 106 et le substrat 104, vers le dessous ou le dos de la puce 101, où ils sont par exemple connectés à des micro-bossages 112. 25 La puce 102 comprend par exemple un substrat 114, par exemple formé en silicium, une couche de transistors 116 formée sur le substrat 114 et comprenant par exemple des empilements de grilles de transistors, et une couche métallique 118 fornée sur la couche de transistors et comprenant des niveaux de métal 30 interconnectant des transistors de la couche de transistors 116. Des interconnexions 120, par exemple comprenant des plots de liaison cuivre à cuivre, sont formés entre les couches métalliques 108 et 118 des puces 101, 102. Un dissipateur de chaleur 122 est par exemple formé sur le dos de la puce 102. La puce 101 est par 35 exemple montée sur un substrat de boîtier 124 par l'intermédiaire B16908 DD17357ST 8 de micro-bossages 112. Le substrat de boîtier 124 comprend par exemple des vias de connexion (non représentés en figure 1) entre les micro-bossages 112 et des billes de BGA (de l'anglais Ball Grid Array - réseau de grille de billes) 126 disposées sur le 5 dessous du boîtier de substrat 124. Les billes de BGA 126 sont par exemple utilisées pour connecter électriquement le boîtier à une carte de circuit (non illustrée). Une interface entre le circuit logique de la puce 102 et lesdits un ou plusieurs circuits macros de la puce 101 est par 10 exemple mise en oeuvre par une couche RDL (couche de redistribution), par exemple une couche de liaison hybride entre les puces. Par exemple, cette couche comprend des plots d'interconnexion ayant un pas compris entre 1 et 10 }un. Un avantage du circuit 100 de la figure 1 est que, en 15 mettant en oeuvre un circuit utilisant deux puces séparées, la surface de chaque puce est considérablement réduite, réduisant ainsi la probabilité qu'un défaut soit présent sur l'une des puces à la suite de la fabrication. En identifiant et en sélectionnant seulement des puces connues comme bonnes (KGD) pour les assembler 20 pour former le circuit 3D, le taux de rejet total des puces peut être réduit, ce qui conduit à une réduction du coût. En outre, le circuit logique de la puce 102 peut être conçu sans nécessiter que des interconnexions 3D traversent cette couche. Ainsi, la surcharge de conception due à la technologie 3D 25 est relativement réduite en ce qui concerne le circuit logique. En plaçant les macros du circuit dans la puce 101, qui est traversée par des TSV, on peut adopter une conception relativement simple qui fait une utilisation efficace de la surface, comme on va le décrire maintenant plus en détail en faisant référence aux 30 figures 2 et 3. La figure 2 est une vue à plat de la puce 101 selon un exemple de réalisation. Comme cela est illustré, la puce 101 comprend par exemple une matrice de cellules macros 202. Comme on va le décrire plus en détail ci-après en faisant référence aux B16908 DD17357ST 9 figures 8 et 9, dans certains modes de réalisation ces cellules macros forment un ou plusieurs circuits macros. Chaque cellule macro 202 met en oeuvre par exemple une matrice de mémoire, comme une matrice SRAM (mémoire statique à 5 accès aléatoire), bien qu'on puisse aussi mettre en oeuvre d'autres types de cellules macros, y compris d'autres types de mémoires ou des bancs de registres, des processeurs de données, ou même des circuits analogiques qui peuvent être mis en oeuvre de manière modulaire. Dans l'exemple de la figure 2, toutes les cellules 10 macros 202 ont la même taille, mais dans des variantes de réalisation, il serait possible de mettre en oeuvre des cellules macros de tailles différentes. Les TSV 110 sont situés dans des espaces entre les cellules macros 202. Par exemple, les cellules macros sont de 15 forme carrée ou rectangulaire, et les TSV 110 traversent la puce dans l'espace séparant des coins adjacents des cellules macros 202. D'autres positions des TSV autour des cellules macros 202 seraient aussi possibles. La figure 2 représente aussi, en utilisant des carrés 20 en pointillés, les plots d'interconnexion 120 formés au-dessus des couches métalliques de la puce 101. Par exemple, ces plots 120 sont formés dans une couche de liaison hybride (PB). Ces plots 120 sont par exemple formés selon une matrice ayant un pas régulier, le pas étant par exemple de l'ordre de 1 à 10 pm comme 25 mentionné précédemment. Pour faciliter illustration, les plots 120 en figure 2 sont illustrés avec un pas relativement élevé. Un avantage de séparer les cellules logiques de la conception des cellules macros est que cela facilite la mise en oeuvre physique de la conception, y compris la planification des 30 étages, en retirant des contraintes physiques rencontrées lorsque des connexions entre cellules logiques doivent passer autour de cellules macros intermédiaires. En formant les cellules logiques et les cellules macros sur des couches différentes, les connexions entre les cellules logiques, et entre les cellules logiques et B16908 DD17357ST 10 les cellules macros, peuvent être courtes et assurer ainsi des connexions électriques rapides et efficaces. Un procédé de conception de circuit pour générer un tracé de circuits 3D qui pourrait être utilisé pour concevoir la 5 puce 102 est décrit dans la demande de brevet intitulée "Conception d'un circuit 3D comprenant des macros" ayant la même date de dépôt et la même demanderesse que la présente demande (référence du conseil B16909, référence de la demanderesse DD18558ST), dont le contenu est considéré comme inclus en 10 référence. En effet, cette demande de brevet décrit la génération d'un circuit 3D dans lequel un niveau ne comprend que des macros et l'autre niveau comprend un circuit logique, et optionnellement un ou plusieurs macros. Par exemple, la mise en oeuvre physique du circuit 3D de la figure 1, impliquant la synthèse et le placement- 15 routage, est basé sur des fichiers temporels et d'alimentation (par exemple fichiers .lib) et des fichiers de vue abstraite physique (par exemple des fichiers .lef) définissant les circuits macros de la conception. Dans certains modes de réalisation, un fichier temporel et d'alimentation (fichier .lib) est prévu 20 comportant des réseaux de routage ajoutés pour atteindre des contacts 3D des circuits macros, et un fichier de vue abstraite physique (fichier .lef) est prévu dans lequel chaque circuit macro est encapsulé dans la couche métallique de la structure, et la position des broches est définie. Un concepteur peut alors baser 25 la mise en oeuvre physique des circuits logiques sur un modèle défini par ces fichiers et définissant en particulier le plan des étages et les positions des broches de chaque circuit macro. La figure 3 est une vue à plat représentant quatre des cellules macros 202 de la figure 2 plus en détail. Comme cela est 30 illustré, chaque TSV 110 est par exemple entouré par une zone d'exclusion 302, qui est par exemple circulaire, et représente une zone qui ne peut pas être recouverte par les cellules macros 202. Chaque TSV 110 a par exemple un diamètre dl compris entre 3 et 10 }un, et par exemple d'environ 5 }mi. Les zones d'exclusion 35 302 ont par exemple des diamètres d2 compris entre 5 et 20 }un, et B16908 DD17357ST 11 par exemple d'environ 10 pin. Dans certains modes de réalisation, une cellule macro 202 ne peut pas couvrir une région dans un distance d'environ 5 pin autour d'un TSV. Le pas p des TSV, en d'autres termes la séparation entre des TSV adjacents, est par 5 exemple compris entre 50 et 500 pin, en fonction des dimensions des cellules macros, et peut être différent entre les directions horizontale et verticale. L'intervalle g entre des cellules macros adjacentes est par exemple égal à environ la largeur des zones de réserve 302, et est par exemple d'environ 15 pin. Dans un mode de 10 réalisation, la puce 101 a une surface comprise entre 100 mm2 et 200 mm2, et une largeur w et une hauteur h comprises entre environ 10 mm et 15 HEL Le pas p est par exemple compris entre 100 et 300 pm, et par exemple d'environ 150 pin. Dans certains modes de réalisation, un ou plusieurs 15 circuits de test 204, qui sont par exemple des circuits d'autotest intégré (BIST), sont formés dans la puce 102 et associés à chaque cellule macro 202. En variante, chaque circuit BIST pourrait être partagé par plus qu'une seule cellule macros 202. Ces circuits BIST permettent aux cellules macros d'être testées. Par exemple, 20 les circuits BIST 204 ont accès à une ou plusieurs broches d'entrée 206 et une ou plusieurs broches de sortie 208 de chaque cellule macro 202. Dans le cas où les cellules macros 202 mettent en oeuvre des circuits mémoires, les broches d'entrée 206 comprennent par exemple des broches d'horloge, d'adresses et de données, et les 25 broches de sortie 208 comprennent par exemple des broches de données Pour faciliter illustration, des exemples de broches d'entrée et de sortie 206, 208 sont représentés en figure 3 en relation avec seulement l'une des cellules macros. La figure 4 représente des vues en coupe d'une portion 30 d'une tranche de macros pendant la fabrication de puces ou de niveaux de macros d'un circuit 3D selon un exemple de réalisation de la présente description. Comme cela est représenté dans une première vue (a) de la figure 4, la tranche de macros est par exemple fabriquée en 35 utilisant un substrat en silicium 402 sur lequel est formée une B16908 DD17357ST 12 couche de transistors 404, et les TSV 110 sont aussi formés vers le bas à partir de la surface de la couche de transistors 404 mais ne traversant que partiellement le substrat de silicium 402. L'exemple de la figure 4 représente la formation de trois puces 5 ou niveaux macros adjacents 406, 408 est 410 dans une portion de la tranche. Comme cela est représenté dans une deuxième vue (b) de la figure 4, une couche métallique 412 est ensuite par exemple formée sur la tranche, comprenant des niveaux métalliques se 10 connectant à des noeuds des transistors dans la couche de transistors 404, et aux TSV 110. Dans certains modes de réalisation, des plots de tests 414 sont formés à ce stade, exposés sur la surface de la couche métallique 412. Ces plots de test sont par exemple connectés à au moins certains des transistors des 15 dispositifs, et permettent un test au niveau tranche des circuits macros. Comme cela est représenté dans une troisième vue (c) de la figure 4, une couche de liaison de cuivre est ensuite par exemple ajoutée à la couche métallique 412, cette couche de 20 liaison de cuivre comprenant des plots d'interconnexion 416, par exemple en cuivre, et exposés sur la surface de la couche métallique 412 pour permettre une liaison électrique avec les circuits logiques. Dans certains modes de réalisation, avant de former la couche de liaison de cuivre, les plots de tests 414 sont 25 retirés, par exemple en utilisant une étape CMP (polissage mécano-chimique). La figure 5 représente des vues en coupe d'une portion d'une tranche de logique pendant la fabrication de puces logiques selon un exemple de réalisation de la présente description. 30 Connue cela est représenté dans une première vue (a) de la figure 5, la tranche de logique est par exemple fabriquée en utilisant un substrat de silicium 502 sur lequel est formée une couche de transistors 504, et une couche métallique 506 est formée sur la couche de transistors 504. La couche métallique 506 35 comprend par exemple des plots d'interconnexion 508, formés par B16908 DD17357ST 13 exemple en cuivre, qui assurent une couche de liaison de cuivre pour la connexion avec les plots d'interconnexion 416 des macros. L'exemple de la figure 5 représente la formation de quatre puces logiques adjacentes 510, 512, 514 et 516 dans une portion de la 5 tranche. Bien que cela ne soit pas représenté en figure 5, pendant la formation de la couche métallique 506, des plots de tests pourraient être fouinés et retirés pour permettre le test des circuits logiques de manière similaire aux plots de tests 414 de la tranche de macros décrite précédemment. 10 Coiron cela est représenté dans une deuxième vue (b) de la figure 5, le substrat de silicium 502 est par exemple aminci, ce qui laisse une couche de silicium 502' relativement mince, par exemple d'environ 200 pin d'épaisseur, et une couche poignée 518 peut être ajoutée. En variante, l'amincissement pourrait être 15 réalisé après l'assemblage. Comme cela est représenté dans une troisième vue (c) de la figure 5, la découpe en puces est par exemple réalisée pour diviser la tranche en puces individuelles 510, 512, 514 et 516, opération dans laquelle les portions découpées des couches 502', 20 504 et 506 respectivement forment le substrat 114, la couche de transistors 116 et la couche métallique 118 des puces logiques. La couche poignée 518 devient par exemple une couche poignée 518' sur chaque puce. La figure 6 est une vue en coupe de l'assemblage de 25 circuits logiques de la figure 5 avec la tranche de la figure 4. Les puces logiques fonctionnelles (c'est-à-dire les puces connues comme bonnes) sont par exemple reliées à des circuits macros fonctionnels (c'est-à-dire des puces connues comme bonnes) de la tranche de macros. Dans l'exemple de la figure 6, 30 les puces logiques 510 et 512 sont reliées aux puces macros 406 et 408 respectivement. Par exemple, une opération de prélèvement et de placement est mise en oeuvre pour positionner les puces 510 et 512 face contre face sur la tranche de macros sur les puces macros correspondantes 406 et 408. Les liaisons sont ensuite par 35 exemple réalisées en utilisant un recuit à basse température. La B16908 DD17357ST 14 distance d3 séparant les puces logiques sur la tranche de macros est par exemple comprise entre 100 pin et 500 um, afin d'assurer une intégrité mécanique et d'éviter l'utilisation d'un remplissage par dessous. Par exemple, le choix de la distance d3 dépend de 5 l'équipement de prélèvement et de placement utilisé pour placer les puces logiques 510, 512 sur la tranche de macros. Cet équipement peut inclure un outil qui prend une puce élémentaire en utilisant les bords gauche et droit, ce qui implique une distance d3 relativement grande, ou en utilisant seulement le dos, 10 ce qui implique une distance d3 relativement petite. En fonction de la distance d3, un matériau comme un polymère peut être utilisé pour remplir les intervalles entre les puces logiques afin d'assurer une intégrité mécanique pendant l'amincissement ultérieur de la tranche ou d'autres traitement du dos. 15 Dans l'exemple de la figure 6, la puce macro 410 a été trouvée avec un ou plusieurs défauts, et par conséquent aucun circuit logique n'est assemblé sur cette puce macro. La figure 7 représente des circuits 3D après l'amincissement du substrat 402 pour exposer les TSV 110, le 20 retrait des couches de poignée 518', l'ajout de micro-bossages 112 et la découpe en puces de la tranche de macros de la figure 6. En outre, le circuit 3D a été monté sur le boîtier à grille BGA 124. La figure 8 est une vue à plat d'un circuit macro 800 25 selon un exemple de réalisation. Le circuit macro 800 comprend par exemple une matrice de cellules macros 202, et un anneau d'étanchéité 802 entourant la matrice de cellules macros. L'anneau d'étanchéité empêche par exemple le délaminage de la puce pendant la découpe en puces. Dans l'exemple de la figure 8, la matrice de 30 cellules macros est une matrice de 60 par 60, bien que d'autres dimensions soient possibles. Le circuit macro 800 a par exemple des dimensions d'environ 1 cm par 1 cm, et ainsi une surface d'environ 1 cm2, bien que d'autres dimensions soient possibles. De façon plus 35 générale, la surface de chaque circuit macro 800 est par exemple B16908 DD17357ST 15 comprise entre 0,2 cm2 et 8 cm2, ou va jusqu'à la taille du réticule utilisé pour la fabrication. Dans le cas où le circuit macro 800 correspond à une matrice mémoire, comme une SRAM, chaque cellule macro 202 a par exemple une capacité de stockage d'environ 5 100 kbits, et ainsi la matrice 60 par 60 a par exemple une capacité de stockage d'environ 360 Mbits. Comme cela a été mentionné précédemment en relation avec la figure 2, la puce 101 du circuit 3D 100 de la figure 1 peut comprendre un ou plusieurs circuits macros, comme on va le décrire 10 maintenant plus en détail en faisant référence à la figure 9. La figure 9 illustre une portion 900 d'une tranche sur laquelle sont formés des circuits macros 800 en colonnes et en rangées. Chaque colonne de circuits macros 800 est par exemple séparée par un intervalle scl assez grand pour pouvoir réaliser 15 une découpe. Des lignes de coupe verticales 902 sont représentées par des lignes en pointillés verticales entre les colonnes des circuits macros en figure 9. De façon similaire, chaque rangée de circuits macros 800 est par exemple séparée par un intervalle scl' assez grand pour qu'une découpe soit réalisée. Des lignes de coupe 20 horizontales 904 sont représentées par des lignes en pointillés horizontales entre les rangées de circuits macros en figure 9. Pendant une opération de découpe en puces, la tranche de la figure 9 est par exemple découpée pour former les puces ou niveaux macros comprenant chacun un, deux, trois, quatre ou plus 25 circuits macros 800, en fonction de l'application. La figure 9 illustre un exemple de deux puces 101 comprenant chacune un seul circuit macro 800, et d'une puce 101 comprenant quatre circuits macros 800, bien que d'autres tailles soient possibles. Dans certains modes de réalisation, la surface de la 30 puce contenant le circuit ou les circuits macros est supérieure ou égale à la surface du circuit logique à empiler sur la puce macro, et la puce logique n'a pas de portions en surplomb. On notera que, dans le cas où la puce 101 comprend plus qu'un seul circuit macro 800, il y a une interruption dans 35 l'espacement régulier des cellules macros 202 au niveau de la B16908 DD17357ST 16 frontière entre circuits macros 800 adjacents. Dans certains modes de réalisation, les cellules 202, l'intervalle scl et les TSV 110 sont agencés de telle sorte que la distance d4 entre des TSV 110 adjacents de circuits macros adjacents est égale au pas p (voir 5 figure 3) des TSV dans chaque circuit macro 800. En d'autres termes, la largeur de deux anneaux d'étanchéité 802 adjacents et l'intervalle scl entre les anneaux d'étanchéité est sensiblement égal à la largeur d'une cellule macro 202. Par exemple, chaque anneau d'étanchéité a une largeur d'environ 30 }un et l'intervalle 10 scl la ligne de découpe est choisi égal à 90 }lm, ce qui conduit à une distance totale de 150 }un (30+90+30), qui correspond à un pas des TSV de 150 }un. Dans le cas où le pas des TSV dans chaque circuit macro 800 est relativement petit, par exemple inférieur à 100 }un, la 15 distance d4 entre des TSV 110 adjacents de circuits macros adjacents pourrait être un multiple de ce pas, par exemple deux ou trois fois le pas. Cela implique qu'il pourrait y avoir simplement une ou plusieurs colonnes ou rangées de TSV manquantes entre des circuits macros adjacents dans la matrice TSV régulière 20 par ailleurs. On a considéré dans la partie précédente que le concepteur des circuits macros est capable d'appliquer un pas régulier aux TSV dans chaque circuit macro. Par exemple, les plots d'entrée/sortie (IO) des circuits macros, qui comprennent par 25 exemple des tampons et/ou une protection contre les décharges électrostatiques (ESD), sont par exemple disposés autour des cellules macros ou entre les découpes de macros, de sorte qu'un pas de TSV normal peut être maintenu. En variante, il peut y avoir une discontinuité dans le 30 pas entre les TSV au niveau de la frontière entre des circuits macros 800 adjacents, et/ou dans chaque circuit macro. Dans tous les cas, des fichiers définissant le tracé de la puce macro 101 et des cellules macros sur cette puce indiquent par exemple à un concepteur du circuit logique les positions des 35 TSV ayant un pas régulier ou irrégulier. B16908 DD17357ST 17 La figure 10 illustre schématiquement un système de test 1000 pour tester un dispositif sous test (DUT) 1002, qui est par exemple le circuit macro 800 ou le circuit logique décrit ici. Le test est par exemple au moins partiellement réalisé sur les puces 5 individuelles au niveau tranche avant la découpe en puces, de sorte qu'un tri de tranches électrique (EWS) peut être réalisé et que seules les puces reconnues comme bonnes sont ensuite assemblées. Le système 1000 comprend par exemple un équipement de 10 test (TEST EQUIPMENT) 1004 capable de tester le DUT 1002 sur un certain nombre d'interfaces de test différentes. Par exemple, l'équipement de test peut inclure un test par sondes (PROBE TEST), impliquant l'utilisation d'une ou plusieurs sondes pour établir un contact électrique avec un ou plusieurs plots de test formés 15 sur une surface des circuits à tester, comme cela a été décrit précédemment. Pendant ce test, l'équipement de test peut additionnellement avoir accès aux grilles d'alimentation (POWER GRID) du circuit, de sorte que les puces individuelles sur le circuit peuvent être alimentées pendant le test. L'équipement de 20 test peut aussi être capable de réaliser un test à balayage (SCAN TEST) du DUT 1004 par l'intermédiaire d'un mécanisme d'accès de test (TAM) utilisant un protocole TAM COHELe la norme JTAG IEEE 1500. Un circuit BIST peut aussi être présent dans les circuits macros et/ou les circuits logiques, et l'équipement de test peut 25 être capable d'accéder à ce circuit BIST par l'intermédiaire d'une interface appropriée. La figure 11 est un organigramme illustrant un exemple d'étapes dans un procédé de fabrication d'un circuit 3D selon un exemple de réalisation de la présente description. 30 Dans une étape 1101, une tranche de macros comprenant des circuits macres, et une pluralité de puces logiques, sont fabriqués. Par exemple, comme cela a été décrit précédemment, la fabrication de la tranche de macros implique la formation d'un ou plusieurs circuits macros sur la tranche, chaque circuit macro 35 comprenant une pluralité de cellules macros agencées selon une 816908 DD17357ST 18 matrice, les cellules macros étant séparées entre elles par des espaces ; et la formation de vias d'interconnexion dans les espaces entre les cellules macros. En outre, la fabrication de la tranche de macros peut impliquer la formation d'un ou plusieurs 5 plots de test sur une surface de chaque circuit macro. Dans une étape 1102, des puces connues comme bonnes sont identifiées parmi les circuits macros sur la tranche. Par exemple, cela peut impliquer un test de chaque circuit macro par l'intermédiaire d'un ou plusieurs plots de test en utilisant un 10 équipement de test pour identifier les circuits macros fonctionnels. Comme cela a été décrit précédemment en référence à la figure 5, le test est par exemple réalisé en utilisant des plots de test dans la couche métallique avant les dernières étapes du procédé de fabrication qui définissent les plots de liaison et 15 l'aplanissement final. Ceci présente l'avantage d'éviter, dans la puce finale, une dégradation de la surface résultant du processus de test. Le test au niveau tranche pourrait être réalisé dans une salle blanche au niveau du site de fabrication ou de la fonderie. En variante, la tranche pourrait être expédiée vers un autre site 20 pour le test, puis renvoyée vers le site de fabrication ou la fonderie afin que la couche de liaison puisse être ajoutée et l'aplanissement final réalisé. Dans une étape 1103, des puces connues comme bonnes sont identifiées parmi les puces logiques. Cela peut impliquer la 25 réalisation de tests au niveau tranche d'une manière similaire à ceux réalisés sur la tranche de macros, par exemple en utilisant des structures de test formées dans des régions de la tranche de logique qui vont être retirées pendant la découpe en puces élémentaires. En plus ou à la place, cela peut impliquer un test 30 des puces logiques découpées. La couche de dissipation thermique 122 est par exemple ajoutée avant ou après la découpe en puces des puces logiques. Dans une étape 1104, des puces logiques fonctionnelles (des puces connues comme bonnes) sont assemblées sur des circuits 35 macros fonctionnels (des puces connues comme bonnes) sur la B16908 DD17357ST 19 tranche de macros. Cela implique par exemple de sélectionner un ou plusieurs circuits macros destinés à former un niveau d'un circuit 3D parmi les circuits macros fonctionnels. Par exemple, les puces logiques fonctionnelles sont nettoyées et placées dans 5 un support ou une cassette. Ces puces logiques fonctionnelles sont ensuite disposées face-à-face sur les circuits macros fonctionnels de la tranche de macros, et reliées à basse température en utilisant un recuit à basse température, par exemple à moins de 500 °C. Dans certains modes de réalisation, le procédé de liaison 10 est un procédé en deux étapes impliquant une liaison à température ambiante, puis un recuit à environ 400 °C. En outre, une thermocompression peut être employée, ce qui implique l'application d'une pression à la puce supérieure pendant au moins une partie du processus de liaison. 15 Dans une étape 1105, la découpe en puces de la tranche de macros est par exemple réalisée afin de séparer les circuits 3D. Avant la découpe en puces, les circuits macros sont par exemple amincis pour révéler les TSV, et les micro-bossages 112 de la figure 1 sont ajoutés. 20 Dans une étape 1106, chaque circuit 3D est ensuite par exemple mis en boîtier, et des tests supplémentaires peuvent être réalisés, par exemple sur les interfaces 3D. Un avantage du procédé qu'on a décrit ici est qu'il est possible de tester à la fois les puces macros et les puces logiques 25 avant l'assemblage, et qu'ainsi des circuits 3D peuvent être assemblés en utilisant seulement des puces élémentaires connues comme bonnes. Cela conduit à une réduction de coût par rapport à un circuit 2D de surface correspondante. Avec la description ainsi faite d'au moins un mode de 30 réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il sera clair pour l'homme de l'art que bien qu'on ait donné des exemples dans lesquels les circuits macros correspondent à des matrices de mémoire, d'autres types de circuits seraient 35 possibles, y compris des circuits analogiques. En outre, il sera B16908 DD17357ST 20 clair pour l'homme de l'art que la puce logique 102 décrite ici pourrait inclure un ou plusieurs macros. En outre, il sera clair pour l'homme de l'art que les divers éléments décrits en relation avec les divers modes de 5 réalisation pourraient être combinés, dans des variantes de réalisation, REVENDICATIONS1. Niveau d'un circuit 3D, comprenant : un ou plusieurs circuits macros (800), chaque circuit macro comprenant une pluralité de cellules macros (202) agencées en une matrice (101), les cellules macros (202) étant séparées entre elles par des espaces ; et des vias d'interconnexion (110) disposés dans les espaces entre les cellules macros (202). 2. Niveau selon la revendication 1, comprenant un empilement constitué d'un substrat (104), d'une couche de transistors (106) et d'une couche métallique (108), les vias d'interconnexion (110) s'étendant au moins partiellement à travers le substrat, à travers la couche de transistors (106) et jusqu'à la couche métallique (108). 3. Niveau selon la revendication 2, comprenant en outre 15 des plots d'interconnexion (416) formés sur la surface de la couche métallique (108). 4. Circuit 3D comprenant : un premier niveau (Tl) comprenant le niveau de la revendication 2 ; et 20 un deuxième niveau (T2) empilé sur le premier niveau et comprenant un circuit logique (102) connecté par l'intermédiaire de plots d'interconnexion (416) auxdits un ou plusieurs circuits macros du premier niveau (Tl). 5. Circuit 3D selon la revendication 4, comprenant en 25 outre des micro-bossages (112) disposés sur un côté du substrat et connectés aux vias d'interconnexion (110). 6. Circuit 3D selon la revendication 4 ou 5, dans lequel le circuit logique (102) est connecté aux vias d'interconnexion (110) du premier niveau (Tl) par l'intermédiaire de connexions 30 métalliques formées dans une couche métallique (108) du premier niveau (T1). 7. Circuit 3D selon l'une quelconque des revendications 4 à 6, dans lequel le premier niveau (Tl) comprend des transistors fabriqués en utilisant une première technologie de transistors, B16908 DD17357ST 22 et le deuxième niveau (T2) comprend des transistors fabriqués en utilisant une deuxième technologie de transistors différente de la première technologie de transistors. 8. Tranche comprenant : 5 une pluralité des niveaux (800) de la revendication 1 ou 2, agencés en colonnes et en rangées et séparés par des lignes de découpe en puces. 9. Tranche selon la revendication 8, dans laquelle chaque circuit macro comprend un ou plusieurs plots de test (414) 10 permettant au circuit macro d'être testé. 10. Système de test pour tester les circuits macros d'une tranche selon la revendication 9, le système de test comprenant un équipement de test (1004) couplé auxdits un ou plusieurs plots de test (414) par l'intermédiaire d'une ou 15 plusieurs sondes de test. 11. Procédé de fabrication d'un niveau d'un circuit 3D, le procédé comprenant : former un ou plusieurs circuits macros (800), chaque circuit macro comprenant une pluralité de cellules macros (202) 20 agencées en une matrice (101), les cellules macros (202) étant séparées entre elles par des espaces ; et former des vias d'interconnexion (110) dans les espaces entre les cellules macros (202) 12. Procédé selon la revendication 11, dans lequel la 25 formation desdits un ou plusieurs circuits macros comprend la formation d'un empilement comprenant un substrat (104), une couche de transistors (106) et une couche métallique (108), les vias d'interconnexion (110) étant formés de telle sorte qu'ils s'étendent au moins partiellement à travers le substrat (104), à 30 travers la couche de transistors (106) et jusqu'à la couche métallique (108). 13. Procédé selon la revendication 11 ou 12, comprenant en outre : former un ou plusieurs plots de test (414) sur une 35 surface de chaque circuit macro ; et B16908 DD17357ST 23 tester, en utilisant un équipement de test (1004), chaque circuit macro par l'intermédiaire desdits un ou plusieurs plots de test pour identifier des circuits macros fonctionnels. 14. Procédé selon la revendication 13, dans lequel 5 lesdits un ou plusieurs circuits macros (800) sont formés sur une tranche conjointement avec d'autres circuits macros, le procédé comprenant en outre sélectionner lesdits un ou plusieurs circuits macros destinés à former le niveau du circuit 3D parmi les circuits 10 macros fonctionnels ; et réaliser une découpe en puces pour séparer lesdits un ou plusieurs circuits macros de la tranche. 15. Procédé de fabrication d'un circuit 3D, le procédé comprenant : fabriquer un premier niveau (T1) selon le procédé de l'une quelconque des revendications 11 à 14 ; fabriquer un deuxième niveau (T2) comprenant un circuit logique ; et empiler le deuxième niveau (T2) sur le premier niveau (T1).