Brevet FR3080949A1 — publié le 20191108

Dispositif de mémoire non volatile du type à piégeage de charges et procédé de fabrication. Des modes de réalisation et de mise en oeuvre de l'invention concernent les dispositifs de mémoire non volatile, notamment les dispositifs du type à piégeage de charges dans une interface diélectrique et ayant une structure verticale enterrée dans un caisson semiconducteur. Des cellules mémoires de mémoire non-volatile du type à piégeage de charges dans une interface diélectrique, plus connue par l'homme du métier sous l'acronyme anglosaxon « SONOS » ou encore « MONOS » selon le matériau utilisé pour la grille de commande, comportent typiquement une grille de commande séparée du caisson par une interface diélectrique configurée pour piéger des charges électriques. Généralement une telle interface comporte une couche de stockage de charges, par exemple en nitrure de silicium située sur une couche diélectrique tunnel, par exemple formée en dioxyde de silicium et sous une couche diélectrique de blocage, par exemple également formée en dioxyde de silicium. Si la grille de commande est en silicium polycristallin, on parle alors d'un dispositif « SONOS » (silicium-oxyde-nitrure-oxydesilicium) tandis que si la grille de commande est au moins partiellement métallique, on peut parler d'un dispositif du type « MONOS » (métal-oxyde-nitrure-oxyde-silicium). La demande de brevet déposée aux Etats-Unis sous le n°15810979 décrit des exemples de cellules mémoires du type à piégeage de charges dans une interface diélectrique dans lesquels un chevauchement, par la région diélectrique de piégeage de charges et par la grille de commande, de la grille de sélection enterrée commune à deux cellules mémoires jumelles permet de rendre plus compact le dispositif de mémoire. Or, il existe un besoin constant de réduire les dimensions des composants de circuits intégrés, et notamment de fournir des 2 dispositifs de mémoire non volatile du type à piégeage de charges dans une interface diélectrique qui soient encore plus compacts. Selon un aspect il est proposé un dispositif de mémoire non volatile, comprenant des cellules mémoires du type à piégeage de 5 charges dans une interface diélectrique, enterrées dans un caisson semiconducteur. Chaque cellule mémoire est avantageusement du type à « grille divisée » (« split gate ») comportant chacune un transistor d'état sélectionnable par un transistor de sélection. 10 Et selon un mode de réalisation, le transistor de sélection est un transistor de sélection vertical avantageusement enterré dans le caisson et situé sous le transistor d'état, c'est-à-dire à une distance de la face supérieure du caisson plus importante que celle séparant le transistor d'état de cette face supérieure. 15 Cet empilement transistor de sélection-transistor d'état rend encore plus compacte la cellule-mémoire. Selon un mode de réalisation, chaque cellule mémoire comporte un transistor d'état possédant une grille de commande et une région diélectrique située entre la grille de commande et le caisson et formant 20 ladite interface diélectrique de piégeage de charges. Selon un mode de réalisation, le transistor de sélection comporte une grille de sélection, la grille de commande surmontant la grille de sélection. Selon un mode particulier de réalisation, il est proposé un 25 dispositif de mémoire non volatile, comprenant un plan mémoire comportant des rangées et des colonnes de cellules mémoires du type à piégeage de charges dans une interface diélectrique, chaque cellule mémoire comprenant un transistor d'état vertical enterré dans un caisson et comportant une grille de commande enterrée, chaque cellule 30 mémoire étant sélectionnable par un transistor de sélection vertical enterré dans le caisson et comportant une grille de sélection enterrée, les colonnes de cellules mémoires comportant des paires de cellules mémoires jumelles, les deux transistors de sélection d'une paire de cellules mémoires jumelles ayant une grille de sélection commune, les 3 deux transistors d'état d'une paire de cellules mémoires jumelles ayant une grille de commande commune surmontant la grille de sélection commune, le dispositif comprenant en outre, pour chaque paire de cellules mémoires jumelles deux régions diélectriques situées entre la 5 grille de commande commune et le caisson formant de part et d'autre de la grille de commande deux interfaces diélectriques de piégeage de charges respectivement dédiées aux deux cellules mémoires jumelles. En d'autres termes, la grille de commande et la grille de sélection des cellules mémoires jumelles sont superposées et 10 entièrement enterrées dans le caisson par exemple dans une structure du type tranchée. Une telle réalisation, comportant une paire de cellules mémoires structurée verticalement, est avantageuse en matière d'empreinte surfacique et permet une intégration simplifiée, par exemple dans une technologie CMOS. En outre, chaque cellule 15 mémoire de la paire de cellules mémoires jumelles est capable de stocker une information numérique au moyen de l'interface diélectrique de piégeage de charges respective, ce qui est avantageux en matière de densité de la mémoire. Selon un mode de réalisation, chaque transistor d'état d'une 20 paire de cellules mémoires jumelles comporte une région de drain respective située au niveau d'une face avant délimitant une surface supérieure du caisson. Ainsi chaque cellule mémoire de la paire de cellules mémoires peut être accédée indépendamment de l'autre par exemple au moyen de 25 tensions de commande dédiées appliquées sur lesdites régions de drain. Selon un mode de réalisation, chaque transistor de sélection d'une paire de cellules mémoires jumelles comporte une région de source appartenant à une région semiconductrice enterrée située dans 30 le caisson au niveau du fond de la grille de sélection commune. Une telle cellule mémoire, munie d'un tel transistor de sélection et d'une région de source appartenant à une région semiconductrice enterrée, autrement désignée par le terme « plan de source », permet notamment une configuration de mémoire du type 4 NOR, autorisant avantageusement des effacements par pages et utilisant avantageusement des injections par porteurs chauds en programmation. Selon un mode de réalisation, le plan mémoire comprend deux 5 lignes de bits par colonne de cellules mémoires, les deux cellules mémoires d'une paire de cellules mémoires jumelles étant respectivement reliées aux deux lignes de bits. Par exemple, c'est la région de drain de chaque cellule mémoire de la paire de cellules mémoires jumelles qui est reliée à la 10 ligne de bits respective, la ligne de bits pouvant par exemple acheminer des tensions de commande dédiées. Selon un mode de réalisation, dans lequel le caisson comporte des régions d'isolation latérales, la grille de commande s'étend moins profondément dans le caisson que les régions d'isolation latérales. 15 Les régions d'isolation latérales peuvent typiquement être des tranchées d'isolation peu profondes (usuellement appelées « STI » pour « Shallow Trench Isolation » en anglais). Ce mode de réalisation permet notamment d'éviter l'apparition d'un courant parasite entre deux cellules mémoires adjacentes dans 20 une rangée, notamment lors d'une opération d'écriture. Selon un mode de réalisation, lesdites interfaces diélectriques de piégeage de charges sont situées sur une partie locale des flancs de la grille de commande commune, au voisinage de la grille de sélection commune et à distance d'une face avant délimitant une surface 25 supérieure du caisson. En d'autres termes, les interfaces diélectriques de piégeage de charges sont situées au niveau du fond de la région de grille de commande, latéralement entre ladite grille de commande et le caisson. Cela assure la localisation des charges piégées en réduisant le 30 volume de stockage disponible, ce qui permet d'éviter un phénomène d'étalement de la localisation des charges piégées pouvant détériorer les performances du dispositif. 5 Selon un mode de réalisation, lesdites interfaces diélectriques de piégeage de charges comportent des nano-cristaux semiconducteurs, par exemple de silicium. Par nano-cristal, on entend une structure cristalline isolée de 5 dimensions nanométriques, telle qu'un grain isolé d'un matériau polycristallin. De tels nano-cristaux peuvent être obtenus au moyen d'une brève croissance par dépôt chimique en phase vapeur (ou usuellement « CVD » pour « Chemical Vapor Deposition » en anglais). L'utilisation de tels nano-cristaux permet également de 10 contraindre la localisation des charges piégées et ainsi d'éviter une potentielle détérioration des performances du dispositif. Selon un mode de réalisation, le dispositif comporte une région de raccordement assurant la continuité électrique entre la grille de sélection et une zone de prise de contact située au niveau d'une face 15 avant délimitant une surface supérieure du caisson. Selon un mode de réalisation, ladite région diélectrique formant lesdites interfaces diélectriques de piégeage de charges possède une première couche diélectrique destinée à piéger des charges électriques, encadrée par deux deuxièmes couches 20 diélectriques. Selon un mode de réalisation, la grille de commande comprend du silicium polycristallin, la première couche diélectrique comprend du nitrure de silicium, et les deuxièmes couches diélectriques comprennent de l'oxyde de silicium. 25 Selon un autre aspect, il est proposé un procédé de fabrication d'une paire de cellules mémoires jumelles comprenant : - une formation d'une tranchée s'étendant verticalement dans un caisson semiconducteur ; - une formation dans ladite tranchée d'une grille de sélection enterrée 30 commune à deux transistors de sélection verticaux enterrés dans le caisson et appartenant respectivement à chaque cellule mémoire de ladite paire de cellules mémoires jumelles ; - une formation d'une région diélectrique comportant sur les flancs de la tranchée au-dessus de la grille de sélection enterrée deux interfaces 6 diélectriques de piégeage de charges appartenant respectivement chaque cellule mémoire de ladite paire de cellules mémoires jumelles ; - une formation, au-dessus de ladite grille de sélection dans ladite tranchée, d'une grille de commande enterrée commune à deux 5 transistors d'état verticaux enterrés dans le caisson et appartenant respectivement à chaque cellule mémoire de ladite paire de cellules mémoires jumelles, la grille de commande enterrée commune étant au moins partiellement encadrée latéralement par lesdites deux interfaces diélectriques de piégeage de charges. 10 Selon un mode de mise en oeuvre, ladite formation de ladite grille de sélection enterrée commune comprend : - un dépôt excessif d'un matériau conducteur de grille de sélection débordant de ladite tranchée au-dessus d'une face avant délimitant une surface supérieure du caisson ; 15 - un aplanissement de cet excès jusqu'au niveau de la face avant ; - une gravure sélective d'une épaisseur inférieure à la profondeur de la tranchée du matériau conducteur de grille de sélection restant dans ladite tranchée, la gravure sélective étant anisotrope et masquée en regard d'une région de raccordement située à une extrémité 20 longitudinale de la tranchée, la région de raccordement non-gravée assurant la continuité électrique entre la grille de sélection et une zone de prise de contact située au niveau de la face avant du caisson. Selon un mode de mise en oeuvre, le procédé comprend une formation de deux régions de drain attenantes à la tranchée de part et 25 d'autre de la tranchée et au niveau d'une face avant délimitant une surface supérieure du caisson, appartenant respectivement à chaque cellules mémoires de ladite paire de cellules-mémoires jumelles. Selon un mode de mise en oeuvre, le procédé comprenant une formation d'une région semiconductrice enterrée située au niveau du 30 fond de la tranchée, formant une région de source commune aux cellules mémoires de ladite paire de cellules mémoires jumelles. Les modes de mise en oeuvre du procédé selon cet aspect présentent notamment l'avantage d'être dissociés (c'est-à-dire mis en oeuvre séparément) des fabrications d'autres éléments classiques de 7 circuits intégrés, tels que par exemple les éléments logiques appartenant à des parties de commande d'un circuit intégré de mémoire. En effet, une telle mise en oeuvre dissociée permet de limiter les interactions entre le procédé selon cet aspect et les étapes 5 de fabrications des autres éléments du même circuit intégré. En outre, une telle mise en oeuvre dissociée s'adapte à des technologies sur substrat porteur du type silicium complétement déserté sur isolant (usuellement désigné sous l'acronyme anglosaxon « FDSOI » pour « Fully-Depleted Silicon On Insulator »). 10 D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 7 illustrent des exemples de modes de 15 réalisation et de mise en oeuvre de l'invention ; La figure 6 représente un exemple de dispositif de mémoire non volatile IC, comprenant un plan mémoire PM comportant des rangées RG et des colonnes COL de cellules mémoires. Les cellules mémoires sont du type à piégeage de charges dans 20 une interface diélectrique, par exemple du type SONOS. Les colonnes COL de cellules mémoires comportent des paires de cellules mémoires jumelles CEL1, CEL2. Le dispositif de mémoire non-volatile IC, réalisé de façon intégrée, est par exemple destiné à équiper un appareil électronique 25 APP, tel qu'un téléphone portable ou une prothèse auditive. Tout appareil électronique connu et non mentionné ici peut également être équipé d'un tel dispositif IC. La figure 1 représente un exemple de mode de réalisation d'une paire de cellules mémoires CEL1, CEL2 du type SONOS à piégeage de 30 charges dans une interface diélectrique ayant une structure verticale. La figure 1 est une vue en coupe dans le plan I-I de la figure 4. La paire de cellules mémoires peut être réalisée dans un caisson semiconducteur IPW, incorporé à un substrat porteur PSUB, 8 apte à être polarisé à des tensions de valeur élevée (de l'ordre de 5 à 15 volts), et de signe opposé. Selon un exemple, le caisson semiconducteur IPW dans lequel est formée ladite paire de cellules mémoires CEL1, CEL2 est un 5 caisson isolé, du type « triple caisson », électriquement isolé du reste du substrat porteur PSUB par des régions d'isolation. Typiquement, les régions d'isolation d'un triple caisson comprennent une couche enterrée NISO et des puits latéraux d'un type de conductivité opposé au type de conductivité du substrat porteur 10 PSUB et du triple caisson semiconducteur IPW. Selon un autre exemple, le substrat porteur PSUB est du type silicium sur isolant complétement déserté « FDSOI » hybride, c'est-à-dire un caisson FDSOI comportant une partie dans laquelle le silicium déserté et l'isolant ont été retirés, découvrant le caisson porteur sous- 15 jacent selon une configuration « classique » pouvant accueillir le caisson IPW dans lequel est formée la paire de cellules mémoires CEL1, CEL2. Dans ce type de structure FDSOI hybride, il existe une démarcation topologique entre la partie dans laquelle les couches de 20 silicium déserté et d'isolant ont été retirées et la partie dans laquelle les couches de silicium déserté et d'isolant n'ont pas été retirées, les surfaces respectives de ces parties n'étant pas à la même hauteur, faisant une « marche » entre elles. Cette différence de hauteur peut introduire des contraintes dans les étapes de conception et de 25 fabrication, notamment dans les étapes de fabrication réalisées concomitamment dans les deux parties telle que des étapes qui nécessiteraient un polissage réalisé à partir des surfaces supérieures de couches déposées dans les deux parties. Or, comme il apparaîtra ci-après, la fabrication de la paires de 30 cellules mémoire CEL1, CEL2 peut être mise en oeuvre de façon dissociée des étapes de fabrication d'autres parties du circuit intégré IC, par exemple d'une partie logique en technologie CMOS. Ainsi la fabrication de la paire de cellules mémoire CEL1, CEL2 n'est pas 9 nécessairement sujette aux contraintes introduites par la démarcation topologique d'une structure caisson FDSOI hybride. Chaque cellule mémoire CEL1, CEL2 comprend un transistor d'état vertical Ti, T2 enterré dans un caisson semiconducteur IPW, et 5 est sélectionnable notamment par un transistor de sélection vertical ST1, ST2 enterré dans le caisson IPW. Le transistor d'état vertical Ti, T2 enterré dans le caisson IPW comporte une grille de commande enterrée CG, et le transistor de sélection vertical ST1, ST2 enterré dans le caisson IPW comporte également une grille de sélection 10 enterrée SG. La paire de cellules mémoires CEL1, CEL2 est formée dans une tranchée s'étendant verticalement dans le caisson semiconducteur IPW. La grille de sélection SG est commune pour les deux transistors de sélection ST1, ST2 de la paire de cellules mémoires jumelles CEL1, 15 CEL2, et de même, la grille de commande CG est commune pour les deux transistors d'état Ti, T2 de la paire de cellules mémoires jumelles CEL1, CEL2. La grille de commande commune CG est située au-dessus de la grille de sélection commune SG et sont ainsi toutes les deux 20 « enterrées » dans le caisson IPW. La grille de sélection commune SG peut comprendre une région conductrice telle que du silicium polycristallin dopé, du métal, ou un siliciure. De même, la grille de commande commune CG peut comprendre une région conductrice telle que du silicium polycristallin, 25 du métal, ou un siliciure. La grille de sélection SG et la grille de commande CG sont mutuellement isolées électriquement par une région d'isolation de grilles GI. La région d'isolation de grille GI peut être formée par exemple 30 par croissance d'un oxyde de silicium (tel que du dioxyde de silicium Si02) épais, après un dépôt et une gravure de la région conductrice de la grille de sélection SG. La région de grille de sélection SG est par ailleurs enveloppée par une couche de diélectrique de grille GO. 10 La couche de diélectrique de grille GO, par exemple en oxyde de silicium, isole électriquement la région de grille de sélection SG latéralement avec le caisson IPW, et également dans le fond de la tranchée avec une couche enterrée NISO formant une région de source 5 S. Dans l'exemple d'un caisson IPW isolé du type triple caisson, la couche NISO formant la région de source S peut avantageusement former simultanément la couche enterrée des régions d'isolation susmentionnées. Une telle région de source S appartenant à la région 10 semiconductrice enterrée NISO située au niveau du fond de la tranchée est usuellement désignée par le terme « plan de source ». Cette structure munie d'un plan de source NISO correspond selon un exemple à une configuration de mémoire du type NOR, autorisant avantageusement des effacements par pages et utilisant 15 avantageusement des injections par porteurs chauds en programmation (voir ci-après en relation avec la figure 7). D'autre part, chaque transistor d'état Ti, T2 d'une paire de cellules mémoires jumelles CEL1, CEL2 comporte une région de drain respective Dl, D2 située au niveau d'une face avant FA délimitant une 20 surface supérieure du caisson IPW. Les régions de drain Dl et D2 sont situées de part et d'autre de la grille de commande commune CG. La couche de diélectrique de grille GO est configurée pour permettre une formation d'une région de canal verticale le long de la 25 tranchée, entre la région de source S et la région de drain Dl ou D2, en cas de polarisations telles que présentées ci-après en relation avec la figure 7. La région de grille de commande CG est par ailleurs encadrée latéralement par deux régions diélectriques QDi formant sur les flancs 30 de la région de grille de commande commune CG deux interfaces diélectriques de piégeage de charges QTI1, QTI2, entre la grille de commande CG et le caisson IPW. Les interfaces diélectriques de piégeage de charges QTI1 et QTI2 sont capable de stocker une charge représentative d'une ou 11 plusieurs donnée(s) numérique(s) de façon durable (ou non-volatile, i.e. y compris en l'absence d'alimentation énergétique) et réversible (i.e. le(s) donnée(s) numérique(s) pouvant être modifiée(s) au moyen d'effacements et/ou de programmations). 5 En effet, les régions diélectriques QDi sont configurées pour permettre des injections et des extractions de charges électriques dans des « pièges » appartenant aux interfaces diélectriques de piégeage de charges QTI1, QTI2, en cas de polarisations telles que présentées ci-après en relation avec la figure 7. Les extractions de charges peuvent 10 consister à injecter des charges de signe opposé. Les régions diélectriques QDi formant lesdites interfaces diélectriques de piégeage de charges QTI1, QTI2 possèdent une première couche diélectrique Dil0 destinée à piéger des charges électriques, encadrée par deux deuxièmes couches diélectriques Di21, 15 Di22. La première couche diélectrique Dil0 peut comprendre du nitrure de silicium, et les deuxièmes couches diélectriques Di21, Di22 peuvent comprendre de l'oxyde de silicium. Par exemple, la deuxième couche diélectrique extérieure Di21 20 (côté caisson IPW) peut comporter ou être constituée de la couche de diélectrique de grille GO enveloppant la région de grille de sélection SG, et préalablement déposée sur les flancs et le fond de la tranchée nue. En d'autres termes, la couche de diélectrique de grille GO peut 25 envelopper la tranchée sur son fond et sur toute la hauteur de ses flancs, et la deuxième couche diélectrique extérieure Di21 comprend la partie de la couche de diélectrique de grille GO située en regard de la région de grille de commande CG. Une formation additionnelle d'oxyde peut permettre au besoin 30 de compléter la couche de diélectrique de grille GO pour former la deuxième couche diélectrique extérieure Di21 des interfaces de piégeage de charges QTI1, QTI2. 12 En outre, la région d'isolation de grilles GI peut comporter une partie de région diélectrique QDi, au fond de la région conductrice de grille de commande CG. En effet, la première couche diélectrique Dil0 et la deuxième 5 couche diélectrique Di22 peuvent être formées à la suite de la croissance de l'oxyde de silicium sur la région conductrice de grille de sélection SG et former la région d'isolation de grilles GI en combinaison avec l'oxyde ainsi crû. En tout état de cause, la première couche diélectrique Di10, les 10 deuxièmes couches diélectriques Di21, Di22, la couche de diélectrique de grille GO et la région d'isolation de grilles GI peuvent être réalisées selon des formations communes entre au moins certaines d'entre elles, aussi bien que selon des formations indépendantes et respectivement dédiée à chacune d'entre elles. 15 Par exemple, pour former la deuxième couche diélectrique Di21, il est également envisageable de retirer la couche de diélectrique de grille GO après formation de la grille de sélection SG, et repartir du silicium nu présent sur les flancs de la tranchée. La formation de la deuxième couche diélectrique Di21 pouvant ainsi contribuer également 20 à la formation de la région d'isolation de grilles GI. Les cellules mémoires jumelles CEL1, CEL2 sont ainsi désignées « jumelles » car elles ont en commun ladite grille de sélection SG, ladite grille de commande CG et ladite région de source S dans le plan de source NISO. 25 La figure 2 représente une vue en coupe dans le plan II-II de la figure 4 de la paire de cellules mémoires CEL1, CEL2, c'est-à-dire une coupe verticale dans la longueur de la tranchée, tandis que la figure 1 représente une coupe verticale dans la largeur de la tranchée. La grille de commande commune CG est située au-dessus de la 30 grille de sélection commune SG, et au-dessous d'une face avant FA délimitant une surface supérieure du caisson IPW. La région conductrice de grille de sélection SG comporte en outre une région de raccordement CR assurant la continuité électrique entre la grille de sélection commune SG, située sous la grille de 13 commande commune CG, et une zone de prise de contact CZ située au niveau de la face avant FA du caisson IPW. Dans cet exemple, la région de raccordement CR est située à une extrémité longitudinale de la tranchée, entre la grille de 5 commande CG et le caisson IPW. La région de raccordement CR est isolée électriquement de la grille de commande commune CG par la couche d'isolation de grilles GI se prolongeant verticalement le long de ladite région de raccordement CR. 10 L'oxyde de grille GO enveloppant la grille de sélection commune SG isole électriquement la région de raccordement CR du caisson IPW. Optionnellement, un espaceur diélectrique peut être formé entre la grille de commande commune CG et la région de raccordement CR 15 au niveau de la face avant FA, afin d'éviter des couplages électriques, ou des courts-circuits électriques. La structure comprenant la grille de sélection SG (au fond de la tranchée) et la région de raccordement CR (verticale), peut par exemple être formée par un dépôt excessif d'un matériau conducteur 20 de grille de sélection débordant de la tranchée sur la face avant FA ; une planarisation mécano-chimique (usuellement désignée sous l'acronyme « CMP » pour « Chemical Mechanical Planarization » en anglais) de cet excès jusqu'au niveau de la face avant FA ; une gravure sélective du matériau conducteur de grille de sélection jusqu'à la 25 profondeur souhaitée, la gravure sélective étant anisotrope et masquée au niveau de la surface de la colonne de raccordement CR. La zone de prise de contact CZ est par exemple classiquement issue d'une siliciuration (dans le cas d'un matériau conducteur de grille de sélection du type silicium polycristallin dopé) afin par 30 exemple de permettre un raccordement à une piste métallique acheminant des tensions de polarisation de la grille de sélection SG. La figure 3 représente une vue en coupe dans le plan de la figure 4, c'est-à-dire une coupe verticale dans la largeur de la tranchée, décalée longitudinalement par rapport au plan I-I. 14 En effet, alors que le plan I-I est situé dans une partie dite « région active » de la paire de cellules mémoires CEL1, CEL2 dans laquelle la face avant FA du caisson semiconducteur IPW est découverte et comporte typiquement des régions implantées, le plan 5 est situé en dehors de la « région active », entre deux paires de cellules mémoires CEL1, CEL2 dans une rangée, le caisson semiconducteur IPW étant recouvert à cet endroit par des régions d'isolation latérale STI. Les régions d'isolation latérale STI situées en surface du 10 caisson IPW, par exemple du type « tranchées d'isolation peu profondes », permettent classiquement d'isoler latéralement deux « régions actives » de dispositifs voisins formés le long de la même tranchée. La tranchée de la paire de cellules mémoires CEL1, CEL2 15 s'étend perpendiculairement aux dites régions d'isolation latérale STI du caisson IPW. Dans cet exemple de mode de réalisation, la grille de commande CG s'étend moins profondément dans le caisson IPW que les régions d'isolation latérale STI. 20 En effet, comme il apparaitra ci-après en relation avec la figure 4, une telle configuration, dans laquelle les interfaces diélectriques de piégeage de charges ne sont adjacentes au caisson semiconducteur IPW qu'à l'endroit des régions actives, permet d'éviter une diffusion d'un courant parasite entre une ligne de bits sélectionnée et une ligne de 25 bits voisines non-sélectionnée, le long d'une ligne de mots sélectionnée. La figure 4 représente une vue du dessus de la paire de cellules mémoires CEL1, CEL2 dans le plan mémoire PM, au niveau de la face avant FA délimitant une surface supérieure du caisson IPW dans le 30 plan IV-IV des figures 1, 2 et 3. Le plan-mémoire PM comporte de nombreuses cellules mémoires arrangées matriciellement en rangées RG et en colonnes COL, et sont accessibles via des lignes conductrices, notamment des lignes de mots WL et des lignes de grille de commande CGL dans la 15 direction des rangées RG, et des lignes de bits BL1, BL2 dans la direction des colonnes COL. Etant donné que les colonnes COL de cellules mémoires comportent des paires de cellules mémoires jumelles CEL1, CEL2, le 5 plan mémoire PM comprend deux lignes de bits BL1, BL2 par colonne COL de cellules-mémoires. Les deux cellules mémoires CEL1, CEL2 d'une paire de cellules mémoires jumelles sont ainsi respectivement reliées aux deux lignes de bits BL1, BL2 de la colonne COL. Sur la figure 4 n'est représenté qu'une paire de cellules 10 mémoires CEL1, CEL2 les deux lignes de bits BL1, BL2 de la colonne respective, ainsi que les lignes de mots WL et de grille de commande CGL respectives. La tranchée contenant la grille de commande commune CG et la grille de sélection commune SG s'étend longitudinalement dans la 15 direction des rangées RG du plan mémoire PM. Bien que non- représentées, d'autres tranchées analogues sont formées parallèlement dans le plan mémoire PM, et d'autres « régions actives » sont formées parallèlement dans le plan mémoire PM, le long des lignes de bits BL1, BL2. Les paires de cellules mémoires CEL1, CEL2 sont ainsi 20 arrangées matriciellement à chaque « intersection » entre une rangée RG et une colonne COL. Les lignes de mots WL sont avantageusement formées par les régions conductrices de grille de sélection SG dans les tranchées respectives, et les lignes de grilles de commande CGL par les régions 25 conductrices de grille de commande CG dans les tranchées respectives. Les lignes de bits BL1, BL2 peuvent quant à elles être formées par des pistes métalliques s'étendant au-dessus du plan mémoire PM, dans la direction des colonnes COL, et connectées aux régions de drains respectives Dl, D2 des deux cellules-mémoires jumelles CEL1, 30 CEL2. Typiquement, des vias conducteurs verticaux permettent de connecter électriquement la région de drain Dl, D2 à la ligne de bits BL1, BL2 respective. 16 Un exemple de la configuration du plan-mémoire PM, notamment en ce qu'il comprend deux lignes de bits par colonnes de cellules mémoires, est décrit dans la demande de brevet déposée aux Etats-Unis sous le n°15810979, en particulier en relation avec les 5 figures 2 et 4 annexées à cette dernière, dont l'intégralité du contenu est ci-incorporé. La figure 5 représente des exemples de variantes du mode de réalisation décrit ci-avant. Dans ces exemples de variantes, lesdites interfaces 10 diélectriques de piégeage de charges QTI1, QTI2 sont situées sur une partie locale des flancs de la grille de commande CG. Selon un exemple, la première couche diélectrique Di10, ainsi que la deuxième couche diélectrique Di22 intérieure (côté grille de commande CG), sont formées de façon assimilable à une formation 15 classique d'espaceurs de grille, c'est-à-dire par croissance ou dépôt isotrope et gravure anisotrope laissant subsister un reliquat de la matière crue ou déposée sur les parois verticales. Bien entendu, dans ce cas il aura été tenu compte de cette gravure lors de la formation de la région d'isolation de grilles GI, ici exposée à la gravure anisotrope. 20 Ainsi, lesdites interfaces diélectriques de piégeage de charges QTI1, QTI2 sont situées sur une partie locale des flancs de la grille de commande commune CG, au voisinage de la grille de sélection commune SG, par exemple attenantes à la région d'isolation de grille GI, et à distance d'une face avant FA délimitant une surface supérieure 25 du caisson IPW. Ainsi les charges piégées resteront localisées près de leur zone d'injection initiale, évitant un phénomène d'étalement de la localisation des charges piégées, pouvant résulter de multiples opérations d'écriture et pouvant détériorer les performances du 30 dispositif. Selon un autre exemple, lesdites interfaces diélectriques de piégeage de charges QTI1, QTI2 comportent des nano-cristaux de silicium. 17 Les interfaces diélectriques de piégeage de charges QTI1, QTI2 comportant des nano-cristaux de silicium peuvent également être situées sur les flancs de la grille de commande commune CG, au voisinage de la grille de sélection commune SG, par exemple 5 attenantes à la région d'isolation de grille GI, et à distance d'une face avant FA délimitant une surface supérieure du caisson IPW. Par exemple, les nano-cristaux de silicium sont obtenus au moyen d'un dépôt chimique en phase vapeur « CVD » partiel d'une couche de silicium polycristallin 10 Ainsi un nano-cristal de silicium est par exemple une structure cristalline de silicium isolée et de dimensions nanométrique, telle qu'un grain de silicium polycristallin. Les nano-cristaux agissant ainsi à la façon d'une grille flottante d'un transistor à grille flottante typique, mais dans des 15 dimensions nanométriques formant des pièges de charges très localisés. L'utilisation de tels nano-cristaux permet également d'augmenter la localisation des charges piégées et en outre d'augmenter la quantité de charges piégeables. 20 La figure 7 représente un tableau d'exemples de valeurs de tensions en volts (V) à appliquer sur la grille de commande CG, la grille de sélection SG, la région de drain D, la région de source S et le caisson IPW afin de mettre en oeuvre des programmations Wr, effacements Er et lectures Rd de données dans une cellule mémoire. 25 On rappelle que le caisson IPW est du type caisson électriquement isolé du reste du caisson porteur. Par « région de drain D », on se réfère à la région de drain Dl, D2 du transistor d'état Ti, T2 de la cellule mémoire CEL1, CEL2 respective d'une paire de cellules mémoires jumelles telle que décrite 30 ci-avant. De même, par « interface diélectrique de piégeage de charges QTI » on se réfère à l'interface diélectrique de piégeage de charges QTI1, QTI2 de la cellule mémoire CEL1, CEL2 respective de la paire de cellules mémoires jumelles. 18 Lors d'une programmation Wr, des charges électriques sont injectées dans la première couche diélectrique Dil0 de l'interface diélectrique de piégeage de charge QTI, à travers la deuxième couche diélectrique extérieure (côté caisson IPW) Di21. Les charges 5 proviennent d'une région de canal formée dans le caisson IPW le long de la tranchée entre la région de source S et la région de drain D, et sont transmises par effet dit d'injection par porteurs chauds côté source (ou usuellement « SSI » pour « Source Side Injection » en anglais). 10 Par exemple, des tensions permettant de mettre en oeuvre une telle injection par porteurs chauds sont de 5V à 10V sur la grille de commande CG ; la tension de grille de sélection Vsg suffisante pour former une région de canal dans le caisson IPW le long de la grille de sélection SG (de 0,5V à 3V), est appliquée sur la grille de sélection 15 SG ; de 3V à 4,5V sur la région de drain D ; et de OV sur la région de source S et dans le caisson IPW. Ce type de programmation par injection par porteurs chauds côté source présente notamment les avantages de ne pas requérir de polarisation de signes opposés, d'avoir une granularité physique d'un 20 bit (une cellule mémoire) et d'être rapide à exécuter. Lors d'un effacement, les charges précédemment injectées et piégées dans l'interface diélectrique de piégeage de charges QTI peuvent en être extraites par effet Fowler-Nordheim. Un champ électrique de l'ordre 15MVcm-1 entre la grille de 25 commande CG et le caisson IPW est suffisant pour obtenir l'effet Fowler-Nordheim. Par exemple, des tensions permettant de mettre en oeuvre l'effet Fowler-Nordheim extrayant les charges piégées sont de l'ordre de - 10V sur la grille de commande CG ; et de 5V à 10V sur le caisson 30 IPW. De même, des tensions de 5V à 10V peuvent éventuellement être appliquées sur la grille de sélection SG, la région de drain D et la région de source S. Néanmoins il est possible, notamment relativement au fonctionnement souhaité ou des contraintes de fiabilité, de laisser 19 certains noeuds flottants (notamment la grille de sélection SG) ou d'appliquer des tensions différentes à chacun des noeuds. Selon une alternative, l'extraction des charges piégées peut être mise en oeuvre par injection de porteurs chauds de charge opposée 5 (désigné sous le vocable « injection de trous chauds »). Au vu des configurations des régions de grille de sélection SG et de grille de commande CG qui courent dans le sens des rangées RG du plan mémoire PM, et des régions de sources S appartenant à un plan de source NISO commun, les tensions d' effacement peuvent 10 avantageusement être appliquées à un groupe de cellules mémoires appartenant à une même rangée RG, généralement une page. Cela correspond à une technologie de mémoire avantageuse dite de mémoire NOR. En lecture, une tension de grille de commande Vcg permettant 15 la formation d'une région de canal dans le caisson IPW le long de la grille de commande CG, est appliquée sur la grille de commande CG ; une tension de grille de sélection Vsg rd suffisante pour former une région de canal dans le caisson IPW le long de la grille de sélection SG, est appliquée sur la grille de sélection SG ; une faible différence 20 de potentiel est appliquée entre la région de drain D et la région de source S, respectant les besoins relatifs aux tensions susmentionnées, par exemple de 0.4 V à 0,7V sur la région de drain D et OV sur la région de source S ; et OV dans le caisson IPW. Lorsque des charges sont piégées dans l'interface diélectrique 25 de piégeage de charge, ellesfont écran au potentiel de grille de commande (à la tension Vcg en lecture), et perturbent la formation de la région de canal. Une absence de charges piégées dans l'interface diélectrique de piégeage de charge ne fait pas écran au potentiel de grille de 30 commande (à la tension Vcg en lecture), permettant à la région de canal de se former sans perturbation. Ainsi, une mesure d'un courant source-drain, devant s'écouler par une région de canal formée, permet d'obtenir l'information numérique stockée par la cellule mémoire lue. 20 De telles tensions peuvent par exemple être générées par des pompes de charges, et être distribuées auxdites régions de grilles CG, SG et de drain D et de source S par des moyens de commande et de distribution et acheminées via les lignes de grilles de commande CGL, 5 de mots WL et de bits BL1, BL2 susmentionnées. Bien entendu, les valeurs des tensions ont été présentées à titre d'exemple d'ordre de grandeur et aucunement limitativement. Par ailleurs, l'invention REVENDICATIONS1. Dispositif de mémoire non volatile, comprenant des cellules mémoires (CEL1, CEL2) du type à piégeage de charges dans une interface diélectrique, enterrées dans un caisson semiconducteur (IPW). 2. Dispositif selon la revendication 1, dans lequel chaque cellule mémoire (CEL1, CEL2) comporte un transistor d'état (Tl, T2) et est configurée pour être sélectionnée par un transistor de sélection vertical (ST1, ST2) enterré dans le caisson (IPW) et situé sous le transistor d'état. 3. Dispositif selon la revendication 1 ou 2, dans lequel chaque cellule mémoire comporte un transistor d'état (Tl, T2) possédant une grille de commande (CG), et une région diélectrique située entre la grille de commande et le caisson et formant ladite interface diélectrique de piégeage de charges. 4. Dispositif selon les revendications 2 et 3, dans lequel le transistor de sélection comporte une grille de sélection (SG), la grille de commande surmontant la grille de sélection. 5. Dispositif selon la revendication 4, comprenant un plan mémoire (PM) comportant des rangées (RG) et des colonnes (COL), les colonnes (COL) de cellules-mémoires comportant des paires de cellules-mémoires jumelles (CEL1, CEL2), les deux transistors de sélection (ST1, ST2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de sélection commune (SG), les deux transistors d'état (Ti, T2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de commande commune (CG) surmontant la grille de sélection commune (SG), le dispositif comprenant en outre, pour chaque paire de cellules mémoires jumelles (CEL1, CEL2) deux régions diélectriques (QDi) situées entre la grille de commande commune (CG) et le caisson (IPW) formant de part et d'autre de la grille de commande (CG) deux interfaces diélectriques de piégeage de charges (QTI1, QTI2) respectivement dédiées aux deux cellules mémoires jumelles (CEL1, CEL2). 22 6. Dispositif selon la revendication 5, dans lequel chaque transistor d'état (Ti, T2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) comporte une région de drain respective (Dl, D2) située au niveau d'une face avant (FA) délimitant une surface 5 supérieure du caisson (IPW). 7. Dispositif selon l'une des revendications 5 ou 6, dans lequel chaque transistor de sélection (STI, ST2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) comporte une région de source (S) appartenant à une région semiconductrice enterrée (NISO) 10 située au niveau du fond de la grille de sélection commune (SG). 8. Dispositif selon l'une des revendications 5 à 7, dans lequel le plan mémoire (PM) comprend deux lignes de bits (BL1, BL2) par colonne (COL) de cellules mémoires, les deux cellules mémoires (CEL1, CEL2) d'une paire de cellules mémoires jumelles étant 15 respectivement reliées aux deux lignes de bits (BL1, BL2). 9. Dispositif selon l'une des revendications 5 à 8, le caisson (IPW) comportant des régions d'isolation latérales (STI), dans lequel la grille de commande (CG) s'étend moins profondément dans le caisson (IPW) que les régions d'isolation latérales (STI). 20 10. Dispositif selon l'une des revendications 5 à 9, dans lequel lesdites interfaces diélectriques de piégeage de charges (QTI1, QTI2) sont situées sur une partie locale des flancs de la grille de commande commune (CG), au voisinage de la grille de sélection commune (SG) et à distance d'une face avant (FA) délimitant une surface supérieure du 25 caisson (IPW). 11. Dispositif selon la revendication 10, dans lequel lesdites interfaces diélectriques de piégeage de charges (QTI) comportent des nano-cristaux de silicium. 12. Dispositif selon l'une des revendications 5 à 11, comportant 30 une région de raccordement (CR) assurant la continuité électrique entre la grille de sélection (SG) et une zone de prise de contact (CZ) située au niveau d'une face avant (FA) délimitant une surface supérieure du caisson (IPW). 23 13. Dispositif selon l'une des revendications 5 à 12, dans lequel ladite région diélectrique (QDi) formant lesdites interfaces diélectriques de piégeage de charges (QTI1, QTI2) possède une première couche diélectrique (DUO) destinée à piéger des charges 5 électriques, encadrée par deux deuxièmes couches diélectriques (Di21, Di22). 14. Dispositif selon la revendication 13, dans lequel la grille de commande (CG) comprend du silicium polycristallin, la première couche diélectrique (Di10) comprend du nitrure de silicium, et les 10 deuxièmes couches diélectriques (Di21, Di22) comprennent de l'oxyde de silicium.