Brevet FR3075407A1 — publié le 20190621

B[6124 -'DD17882ST 1 CIRCUIT DE CONMANDE POUR LA POLARISATION DE TRANSISTORS Domaine de l'invention La presente description concerne le domaine des circuits integres, et en particulier un circuit et un procede pour 5 appliquer des tensions de polarisation de substrat a des caissons de type N et/ou de type P d'un circuit integre. Exposé de l'art anterieUr On a déjà propose d'alterer les tensions de polarisation de substrat de transistors d'un circuit integre afin d'augmenter 10 les performances et/ou de reduire la consommation d'energie. Le passage a une technologie de transistors SOI (de l'anglais "silicon on insulator" - silicium sur isolant) fait que la polarisation du substrat devient une proposition particulierement interessante puisque cette technologie autorise qu'une plage 15 relativement grande de tensions de polarisation, par exemple allant d'une valeur aussi basse que -3 V jusqu'A une valeur aussi elevee que +3 V, soit appliquee au substrat des dispositifs. Cela est a comparer a une plage de polarisation de substrat beaucoup plus limitee de -300 mV a +300 mV dans le cas de transistors de 20 type "bulk". La tension de polarisation est appliquee au caisson de type P ou de type N sous-jacent a chaque dispositif de transistor SOI, parfois appele grille arriere. B16124 DD17882ST 2 Par exemple, la polarisation de substrat directe (FBB) implique l'application d'une tension de polarisation de substrat pour diminuer la tension de seuil des transistors et ainsi augmenter les performances en augmentant la vitesse des transistors. La polarisation de substrat inverse (RBB) implique l'application d'une tension de polarisation de substrat qui augmente la tension de seuil des transistors et ainsi reduit le courant de fuite et la consommation d'energie. Les techniques existantes pour generer des tensions de polarisation de substrat directes et inverses presentent des inconvenients en ce qui concerne la complexite et/ou conduisent une consommation d'energie relativement mauvaise pour un niveau de performances donne. Résumé Un objet de modes de realisation de la presente description est de resoudre au moins partiellement un ou plusieurs problemes de l'art anterieur. Selon un aspect, on prevoit un circuit de polarisation de transistors comprenant : un premier controleur agence pour recevoir un signal de capteur gel-16re sur la base des performances d'un ou plusieurs transistors d'un circuit numerique, le_ premier controleur etant agence pour comparer le signal de capteur a un signal de reference et pour generer un premier signal de commande de tension de polarisation sur la base de la comparaison ; un premier actionneur agence pour generer une premiere tension de polarisation pour polariser des caissons de transistors d'un premier type dans le circuit numerique sur la base du premier signal de commande de tension de polarisation ; un deuxieme actionneur agence pour generer une deuxieme tension de polari- sation pour polariser des caissons de transistors d'un deuxieme type dans le circuit numerique sur la base d'un deuxieme signal de commande de tension de polarisation ; et un deuxieme controleur agence pour generer le deuxieme signal de commande de tension de polarisation sur la base d'un niveau de tension intermediaire B16124 -'DD17882ST 3 genere sur la base des premiere et deuxieme tensions de polarisation. Selon un mode de realisation, le signal de capteur est un signal de frequence gel-16re par une pluralite de transistors du 5 crur numerique polarises par les premiere et deuxieme tensions de polarisation, la frequence du signal de frequence etant dependante de la vitesse des transistors. Selon un mode de realisation, le circuit de polarisation de transistors comprend en outre un autre capteur agence pour 10 generer le niveau de tension intermediaire. Selon un mode de realisation, l'autre capteur comprend un diviseur resistif ou un capteur de resistance a l'etat passant. Selon un mode de realisation, le signal de capteur represente un courant de fuite d'une pluralite de transistors du 15 tour numerique polarises par les premiere et deuxieme tensions de polarisation, et l'autre capteur comprend un capteur de courant de fuite. Selon un mode de realisation, le deuxieme controleur comprend en outre un premier comparateur agence pour comparer le 20 niveau de tension intermediaire a un premier seuil de tension et un deuxieme comparateur agence pour comparer le niveau de tension intermediaire a un deuxieme seuil de tension. Selon un mode de realisation, les premier et deuxieme seuils de tension sont des seuils fixes. 25 Selon un mode de realisation, les premier et deuxieme seuils de tension sont des seuils variables bases sur un signal de reference variable genere par l'autre capteur. Selon un mode de realisation, les premier et deuxieme actionneurs sont des pompes de charge. 30 Selon un mode de realisation, lesdits un ou plusieurs transistors du circuit numerique sont des transistors SOI (silicium sur isolant). Selon un autre aspect, on prevoit un procede de generation de tensions de polarisation de transistors comprenant : 35 recevoir, par un premier controleur, un signal de capteur genere Bi6124 -'DD17882ST 4 sur la base des performances d'un ou plusieurs transistors d'un circuit numerique ; comparer, par le premier contraleur, le signal de capteur a un signal de reference et generer un premier signal de catuaande de tension de polarisation sur la base de la 5 comparaison ; generer, par un premier actionneur sur la base du premier signal de commande de tension de polarisation, une premiere tension de polarisation pour polariser des caissons de transistors d'un premier type dans-le circuit numerique ; generer, par un deuxieme actionneur sur la base d'un deuxieme signal de 10 commande de tension de polarisation, une deuxieme tension de polarisation pour polariser des caissons de transistors d'un deuxieme type dans le circuit numerique ; et generer, par un deuxieme controleur, le deuxieme signal de commande de tension de polarisation sur la base d'un niveau de tension intermediaire 15 genere sur la base des premiere et deuxieme tensions de polarisation. Breve description des dessins Les caracteristiques et avantages susmentionnes et d'autres apparaitront clairement avec la description detainee 20 suivante de modes de realisation, donnee a titre d'illustration et non de limitation, en faisant reference aux dessins joints dans lesquels : la figure 1A est une vue en coupe d'une paire de transistors du type silicium sur isolant CMOS LVT (faible tension 25 de seuil) selon un exemple de realisation ; la figure 1B est un graphique representant des plages de tension de polarisation de substrat pour les transistors de la figure 1A selon un exemple de realisation ; la figure 2A est une vue en coupe d'une paire de 30 transistors du type silicium sur isolant CMOS RVT (tension de seuil normale) selon un exemple de realisation ; la figure 2B est un graphique representant des plages de tension de polarisation de substrat pour les transistors de la figure 2A selon un exemple de realisation ; B16124 - DD17882ST 5 la figure 3 illustre schematiquement un circuit integre comprenant un generateur de tension de polarisation de substrat selon un exemple de realisation ; la figure 4 illustre schematiquement le generateur de 5 tension de polarisation de substrat de la figure 3 plus en detail selon un exemple de realisation ; la figure 5 illustre schematiquement le generateur de tension de polarisation de substrat de la figure 4 plus en detail selon un exemple de realisation dans lequel des caissons de type 10 N et des caissons de type P sont polarises de maniere symetrique ; la figure 6 illustre schematiquement un diviseur resistif de la figure 5 plus en detail selon un exemple de realisation ; la figure 7 est un organigramme illustrant des &tapes 15 dans un procede de generation de tensions de polarisation de substrat de caissons N et de caissons P selon un exemple de realisation de la presente description ; les figures 8A a 8H sont des chronogrammes representant le fonctionnement des circuits des figures 5 et 6 selon un exemple 20 de realisation ; la figure 9 illustre schematiquement le generateur de tension de polarisation de substrat de la figure 4 plus en detail selon un exemple de realisation dans lequel des caissons de type N et des caissons de type P sont polarises de maniere asymetrique ; 25 la figure 10 illustre schematiquement un diviseur resistif de la figure 9 plus en detail selon un exemple de realisation ; et la figure 11 est un chronogramme representant une phase de demarrage des circuits des figures 9 et 10 par rapport aux 30 circuits des figures 5 et 6 selon un exemple de realisation. Description detaillee Dans la description qui suit, le terme "connecte est utilise pour designer une connexion electrique directe entre des elements de circuit, alors que le terme "couple" est utilise pour 35 designer une connexion electronique entre des elements de circuit B16124 - DD17882ST 6 qui peut se faire de maniere directe ou via un ou plusieurs elements intermediaires comme des resistances, des condensateurs ou des transistors. Le terme "approximativement" est utilise pour designer une tolerance de plus ou moins 10 pourcent autour de la 5 valeur en question. En outre, les termes suivants se verront attribuer les definitions suivantes : tension de polarisation de transistor - tension appliquee comme tension de polarisation de substrat a un 10 transistor CMOS de type "bulk" ou a un transistor SOI (silicium sur isolant) (connu aussi sous le nom de transistor SOI completement deplete (FDSOI)) entrainant par cela une modification de la tension de seuil VT de grille du transistor ; polarisation de substrat directe (FBB) - l'application 15 de tensions de polarisation de substrat de transistor a des transistors PMOS et/ou NMOS afin d'abaisser leur tension de seuil VT et d'augmenter les performances en augmentant leur vitesse ; et polarisation de substrat inverse (RBB) - l'application 20 de tensions de polarisation de substrat de transistor a des transistors PMOS et/ou NMOS afin d'augmenter leur tension de seuil VT et de reduire leur consommation d'energie en reduisant le courant de fuite. La figure LA est une vue en coupe d'une paire de 25 transistors CMOS SOT (silicium sur isolant) 102, 104 selon un exemple de realisation dans lequel les transistors sont des transistors a faible tension de seuil (LVT), ayant des caissons inverses par rapport a des transistors CMOS de type "bulk" standards. Le transistor 102 est un transistor MOS a canal N 30 (NMOS) et le transistor 104 est un transistor MOS a canal P (PMOS). Chacun des transistors 102, 104 est forme dans une couche de silicium 106, qui est formee sur une couche 108 d'isolant. Les couches de silicium et d'isolant 106, 108 de chaque transistor sont lateralement delimitees par des tranchees d'isolation 110, qui sont par exemple des STI (isolations par tranchees peu B16124 DD17882ST 7 profondes). Le transistor NMOS 102 est forme sur un caisson de type N (NWELL) 112, et le transistor PMOS 104 est forme sur un caisson de type P (PWELL) 114. Chacun des transistors 102, 104 comprend en outre un 5 empilement de grille 116 forme partiellement sur et partiellement dans la couche de silicium respective 106, et des contacts source/drain 118. Chaque transistor 102, 104 comprend en outre un contact de substrat 120 permettant d'appliquer une tension de polarisation de substrat GNDS N au NWELL 112 et une tension de 10 polarisation de substrat GNDS P au PWELL 114. La figure 1B est un graphique representant des exemples de plages des tensions de polarisation de substrat GNDS2 et GNDS N appliquees aux transistors de la figure lA selon un exemple de realisation. Les deux tensions de polarisation de substrat 15 GNDS _P et GNDS _N sont par exemple a 0 V dans le cas oa aucune tension de polarisation de substrat n'est appliquee. La tension de polarisation de substrat GNDS2 est par exemple une tension negative comprise entre 0 V et -3 V dans le cas d'une tension de polarisation de substrat directe FBB, et une tension positive 20 comprise entre 0 V et 0,3 V dans le cas d'une tension de polarisation de substrat inverse RBB. La tension de polarisation de substrat GNDS N est par exemple une tension negative comprise entre 0 V et -0,3 V dans le cas d'une tension de polarisation de substrat inverse RBB, et une tension positive comprise entre 0 V 25 est +3 V dans le cas d'une tension de polarisation de substrat directe FBB. La figure 2A est une vue en coupe d'une paire de transistors CMOS SOI (silicium sur isolant) 202, 204 selon un exemple de realisation dans lequel les transistors sont des 30 transistors A tension de seuil normale (RVT). Les structures de ces transistors sont tres similaires a celles des transistors LVT 102, 104 de la figure 1A, et les elements similaires portent des references similaires a celles de la figure 2A et ne seront pas decrits de nouveau en detail. Cependant, le transistor NMOS 202 35 est forme sur un PWELL 212, et le transistor PMOS 204 est forme B16124 - DD17882ST 8 sur un NWELL 214. En outre, une tension de polarisation de substrat GNDS P est appliquee au PWELL 212 et une tension de polarisation de substrat VDDS N est appliquee au NWELL 214. La figure 2B est un graphique representant les plages 5 des tensions de polarisation de substrat GNDS P et VDDS N appliquees aux transistors de la figure 2A selon un exemple de realisation. Dans le cas ou aucune tension de polarisation de substrat n'est appliquee, la tension de polarisation de substrat GNDS P est par exemple a 0 V et la tension de polarisation de 10 substrat VDDS N est a la tension d'alimentation VDD. La tension de polarisation de substrat GNDS_P est par exemple a une tension negative comprise entre 0 V et -3 V dans le cas d'une tension de polarisation de substrat inverse RBB, et a une tension positive comprise entre 0 V et 043 V dans le cas d'une tension de 15 polarisation de substrat directe FBB. La tension de polarisation de substrat VDDS N est par exemple en dessous de VDD et descend jusqu'a -0,3 V dans le cas d'une tension de polarisation de substrat directe FBB, et au-dessus de VDD et allant jusqu'a +3 V dans le cas d'une tension de polarisation de substrat inverse RBB. 20 La tension d'alimentation VDD est par exemple a approximativement 0,6 V. Dans la description qui suit, on decrit des modes de realisation dans lesquels une tension de NWELL, VMW, et une tension de PWELL, VPW, sont generees par un circuit de 25 polarisation de transistors. De telles tensions sont par exemple appropriees pour piloter le NWELL 112 et le PWELL 114 de la figure LA, ou le NWELL 212 et le PWELL 214 de la figure 2A. Toutefois, les principes decrits ici pourraient etre appliqués de maniere plus generale a la polarisation de caissons de deux types de 30 transistors differents, dans lesquels les caissons pourraient etre ou non du meme type. Par exemple, le circuit a polariser pourrait comprendre des transistors PMOS LVT et des transistors NMOS RVT ayant chacun un PWELL forme sur un NWELL profond. Les types de transistors sont 35 ainsi definis seulement par les types de grille et le dopage. En 816124 DD17882ST 9 outre, les PWELL sont isoles entre eux par des tranchees SiO2 de sorte que des tensions de PWELL VPW differentes peuvent etre appliquees a chaque type de transistor. Cela permet par exemple chacun des types de transistor d'être polarise par une tension se 5 trouvant dans une meme plage, mais qui aura un effet different sur chacun des types de transistors. Dans des variantes de realisation, les principes decrits ici pourraient etre appliqués a deux types de transistors a canal N ou deux types de transistors a canal P, dans lesquels la plage 10 de tension de la tension de polarisation de chaque type de transistor est differente. La figure 3 illustre schematiquement un circuit integre 300 comprenant un omur numerique (DIGITAL CORE) 302 et un generateur de tension de polarisation de substrat (BB GEN) 304 15 selon un exemple de realisation. Le cmur numerique 302 comprend par exemple des transistors SOI MOS (non illustres en figure 3), qui sont par exemple similaires aux transistors 102 et 104 de la figure 1A et/ou aux transistors 202 et 204 de la figure 2A. En plus ou a la place, le cur numerique 302 peut comprendre d'autres 20 types de transistors, comme des transistors MOS de type "bulk". Le generateur 304 regoit par exemple un signal E_REF indiquant une performance de transistor cible et un signal de capteur F SENSOR provenant du omur numerique 302 representant une performance detectee des transistors. Le generateur 304 genere 25 par exemple les tensions de polarisation de substrat VNW et VPW pour piloter les NWELL et les PWELL respectivement d'un ou plusieurs des transistors du °mu" numerique 302 sur la base d'une comparaison entre les performances de-Leo-tees des transistors et les performances ciblees des transistors. Le generateur 304 gel-16re 30 aussi par exemple un signal BBGEN_SET decrit plus en detail ciapres. Par exemple, dans un mode de realisation, le signal de capteur est un signal de frequence genere par un oscillateur en anneau ou similaire mis en oeuvre dans le cur numerique 302 en 35 utilisant des transistors NMOS et PMOS. De cette maniere, ces B16124 DD17882ST 10 transistors, qui sont polarises par les tensions de polarisation generees VNW et VPW, ont des conditions PVT (procede, tension, temperature) similaires a celles des autres transistors du ciir numerique 302, et la frequence qui est generee va ainsi etre 5 representative des performances des transistors dans le ccur numerique. Le signal cible F_REF dans un tel cas est par exemple un signal de frequence genere en fonction d'une vitesse de fonctionnement cible du cceur numerique. Toutefois, it apparaitra clairement a l'homime de l'art 10 que plutot que d'etre des signaux de frequence, le signal de capteur F SENSOR et le signal de cible FREF pourraient etre d'autres types de signaux qui representent respectivement des performances de transistors mesurees et des performances de transistors cibles. 15 En outre, bien que dans la description qui suit on decrive des exemples dans lesquels les performances de transistors detectees et cibles correspondent a la vitesse des transistors, dans des variantes de realisation, les performances pourraient etre un parametre autre qu'une vitesse de transistor. Par exemple, 20 it serait possible d'utiliser des capteurs qui detectent un courant de fuite de transistor. La figure 4 illustre schematiquement le generateur de tension de polarisation de substrat 304 de la figure 3 plus en detail selon un exemple de realisation. 25 Le generateur 304 comprend par exemple un controleur de NWELL (NWELL CONTROLLER) 402 recevant les signaux FREF et F- SENSOR, et genre, sur la base d'une comparaison de ces signaux, un signal de commande CTRL N qui est fourni a un actionneur de NWELL (NWELL ACTUATOR) 404. L' actionneur de NWELL 404 gel-16re la 30 tension de polarisation de substrat de NWELL VNW sur la base du signal de conmande CTRL N. Par exemple, cette tension VNW correspond aux tensions GNDS N et/ou VDDS N des figures 1B et 2B. Cette tension VNW est appliquee a un nceud de sortie 406 couple a certains ou a la totalite des NWELL de transistors dans le cceur 35 numerique 302. B16124 - DD17882ST 11 Generateur 304 comprend en outre un controleur de PWELL (PWELL CONTROLLER) 412, qui regoit une tension intermediaire VMID, et gel-16re un signal de commande CTRL P, qui est fourni un actionneur de PWELL (PWELL ACTUATOR) 414. L'actionneur de PWELL 5 414 genere une tension de polarisation de substrat de PWELL, VPW, sur la base du signal de commande CTRL_P. Par exemple, cette tension VPW correspond a la tension GNDSP des figures 1B et 2B. Cette tension VPW est appliquee a un nceud de sortie 416 couple a certains ou a la totalite des PWELL de transistors se trouvant 10 dans le cur numerique 302. Un capteur (SENSOR) 418 est par exemple couple aux sorties des actionneurs de NWELL et de PWELL 404, 414 de sorte qu'il regoit les tensions VNW et VPW, et genere la tension intermediaire VMID sur la base de ces tensions. 15 Dans certains modes de realisation, les tensions VNW et VPW sont generees de maniere a varier symetriquement autour d'un niveau intermediaire. Dans un tel cas, le capteur 418 est par exemple mis en colvre par un diviseur resistif qui genere une tension a mi-chemin entre les tensions VNW et VPW, et le controleur 20 de PWELL 412 ajuste la tension VPW jusqu'A ce que VMID soit egale au point milieu souhaite. Par exemple, le point milieu souhaite peut etre a 0 V, dans le cas de transistors LVT, ou a VDD/2 dans le cas de transistors RVT. En variante, les tensions VNW et VPW sont generees de 25 maniere a varier de maniere asymetrique, par exemple de telle sorte que les transistors NMOS et PMOS dans le circuit presentent des performances similaires entre eux. En effet, le procede de-fabrication, la temperature et les conditions de vieillissement peuvent provoquer un ecart de performances entre deux types 30 differents de transistors dans le circuit, comme entre les transistors PMOS ou NMOS se trouvant dans le circuit, ecart qui pourrait conduire par exemple a une discordance entre les temps de montee et de descente des signaux dans le circuit ou entre les fuites des deux types de transistors. Les tensions de polarisation 35 de substrat peuvent etre generees afin de corriger au moins B16124 DD17882ST 12 partiellement cet ecart de performances. Dans un tel cas, le capteur 418 gel-16re par exemple, en plus de la tension VMID, une tension de reference variable VMID REF, comme cela est represents par une fleche en pointilles en figure 4. 5 Une charge (LOAD) 420 est representee en figure 4 couples entre les maids de sortie 406 et 416, et represente la charge capacitive formee par les NWELL et les PWELL du cmur numerique 302. Ainsi, dans l'exemple de la figure 4, la tension VNW est 10 generee et modifiee sur la base d'un signal detects F_SENSOR, alors que la tension VPW est generee et modifiee sur la base de la tension VMID. Bien stir, dans des variantes de realisation, on pourrait mettre en oeuvre l'inverse, la tension VPW etant generee par le contraleur 402 et l'actionneur 404 sur la base du signal 15 de capteur F SENSOR, et la tension VNW etant generee par le contraleur 412 et l'actionneur 414 sur la base de la tension VMID. La figure 5 illustre schematiquement le generateur de tension de polarisation de substrat 304 de la figure 4 plus en detail selon un exemple de realisation dans lequel les tensions 20 de polarisation de substrat VNW et VPW sont generees de maniere symetrique. Dans l'exemple de la figure 5, le signal de reference F REF et le signal de capteur F_SENSOR sont des signaux de frequence. 25 Comme cela est illustre en figure 5, le controleur de NWELL 402 comprend par exemple un diviseur de frequence (FREQ DIV) 502, qui regoit le signal de reference FREF, et gel-16re un signal de frequence de sortie CKREF sur une ligne de sortie 504. La ligne de sortie 504 est couplee a un detecteur de phase-frequence 30 (PFD) 506, qui regoit aussi par exemple un signal de synchro- nisation CK CPR DIV sur une ligne 508 a partir d'un diviseur de frequence et compteur (FREQ DIV + CNTR) 510. Le diviseur de frequence et compteur 510 regoit le signal de capteur F_SENSOR partir d'un capteur (CPR SENSOR) 511, compte des fronts de ce B16124 DD17882ST 13 signal, et active le signal de synchronisation CKCPRDIV a chaque fois qu'une certaine valeur de compte est atteinte. Sur la base des positions tempo-relles relatives des fronts des signaux de synchronisation CKREF et CKCPRDIV, le 5 PFD 506 active le signal de commande CTRL N pour amener l'actionneur de NWELL 404 a augmenter, diminuer ou maintenir le niveau de la tension VNW. Dans l'exemple de la figure 5, l'actionneur de NWELL 404 est une pompe de charge positive (PCP), et le signal de commande CTRL_N comprend un signal Up_PCP, qui 10 est active par le PFD 506 pour augmenter la tension VNW, et un signal DW_PCP, qui est active par le PFD 506 pour diminuer la tension VNW. Dans l'exemple de la figure 5, le capteur 418 est un diviseur resistif (RD) qui genere la tension VMID come point 15 milieu entre les tensions VNW et VPW. Le contraleur de PWELL 412 comprend par exemple des comparateurs (CMP1) 512 et (CMP2) 514, chacun comparant la tension VMID a une tension de reference, qui est par exemple de 0 V plus un decalage dans le cas du comparateur 512, et 0 V moms un 20 decalage dans le cas du comparateur 514, et generant des signaux de sortie OUT CMP1 et OUT CMP2 respectivement. Le contraleur de PWELL 412 comprend aussi par exemple une machine d'etats finis (FSM) 516 recevant les signaux de sortie OUT CMP1 et OUT CMP2 des comparateurs, et generant le signal de commande CTRL P pour 25 contraler l'actionneur de PWELL 414. Dans l'exemple de la figure 5, l'actionneur de PWELL 414 est une pompe de charge negative (NCP), et le signal de comonde CTRL_P comprend un signal UP NCP, qui est active par le FSM 516 pour augmenter la tension VPW, et un signal DWNCP, qui est active par le FSM 516 pour diminuer la 30 tension VPW. Le FSM 516 regoit par exemple le signal de synchronisation CK CPR a partir du diviseur de frequence 510, un signal de reinitialisation RESETB, les signaux CKREF et FREF, et le signal d'activation EN BBGEN du generateur de tension de 35 polarisation de substrat 304. Le FSM 516 gel-16re par exemple des B16124 - DD17882ST 14 signaux d'activation EN CMP2, EN CMP1, EN PCP, EN NCP et EN VMID, pour activer respectivement les comparateurs 514 et 512, les pompes de charge positive et negative 404 et 414, et le diviseur resistif 418. Le FSM 516 gel-16re aussi un signal de reini- 5 tialisation RESETB CNT pour reinitialiser le compteur du circuit 510. Le diviseur de frequence 510, la pompe de charge positive 404, la pompe de charge negative 414, et les comparateurs 512 et 514 regoivent chacun par exemple un bus numerique 10 DIGIBUS[1:x] genere de fagon externe, qui par exemple regle les gains des pompes de charge positive et negative 404, 414, le nombre N du compteur 510 et les seuils des comparateurs en fonction de la region de charge numerique et du niveau VDD particulier. La figure 6 illustre schematiquement le diviseur 15 resistif 418 de la figure 5 plus en detail selon un mode de realisation. Le diviseur 418 comprend par exemple la connexion en serie d'une resistance 602, d'un transistor NMOS 604, d'une resistance 606 et d'un transistor NMOS 608, entre les maids 406 et 416. Un nceud intermediaire 610 entre le transistor 604 et la 20 resistance 606 fournit la tension de sortie VMID, et est par exemple couple a un nceud d'un condensateur 612, dont l'autre nceud est couple a un rail de tension VSS, qui est par exemple un niveau de tension negatif. Les resistances 602 et 606 ont par exemple une resistance egale R, par exemple comprise entre 50 kQ et 1 MQ. 25 Les transistors 604 et 608 ont par exemple leurs substrats couples au rail d'alimentation VSS et a la tension VPW respectivement, et sont respectivement polarises par des tensions V1 et V2 generees par un circuit de commande 614. En particulier, les tensions V1 et V2 sont par exemple generees de telle sorte 30 que les tensions grille source VGS des transistors 604 et 608 soient approximativement &gales entre elles. Dans l'exemple de la figure 6, la tension V1 est generee par la tension aux bornes d'une paire de diodes 616, 618, connectees en serie, l'anode de la diode 616 etant couplee a un nceud 620, qui a son tour est 35 couple a la grille du transistor 604, et la cathode de la diode B16124 DD17882ST 15 618 etant couplee au rail de tension VSS. Le nceud 620 est en outre couple au signal d'activation de VMID, EN VMID, par Pintermediaire de la connexion en serie d'un condensateur 622, d'un inverseur 624 et d'un inverseur 625. De maniere similaire, la 5 tension V2 est generee par la tension aux bornes d'une paire de diodes 626, 628, connectees en serie, l'anode de la diode 626 etant couplee a un maid 630, qui est a son tour couple a la grille du transistor 608, et la cathode de la diode 628 etant couplee au nceud 416 afin de recevoir la tension de PWELL VPW. Le nceud 630 10 est en outre couple au signal d'activation de VMID, EN VMID, par l'intermediaire de la connexion en serie d'un condensateur 632, d'un inverseur 634 et de l'inverseur 625. On va inaintenant decrire plus en detail le fonctionnement des circuits des figures 5 et 6 en faisant reference a la 15 figure 7 La figure 7 est un organigramme illustrant des etapes dans un procede de regulation d'un niveau de tension de NWELL VNW et d'un niveau de tension de PWELL VPW. Dans une etape 701, un signal de capteur est acquis. Par 20 exemple, dans le circuit de la figure 5, cela implique la generation, par le capteur CPR 511, du signal de frequence F SENSOR. Dans une etape 702, le signal de capteur acquis est alors compare a un signal de reference. Par exemple, dans le 25 circuit de la figure 5, le controleur de NWELL 402 permet a la frequence du signal de capteur F SENSOR d'être comparee a celle du signal de reference F REF. Cela implique la generation du signal CKCPR en divisant la frequence du signal de capteur F SENSOR, par exemple par 16, puis le comptage des fronts montants 30 du signal CKCPR jusqu'a ce qu'une certaine valeur de compte soit atteinte, &gale a 65 dans un exemple. Le signal CK CPR DIV indique le moment ou cette valeur de compte est atteinte, et le PFD 506 compare la phase de ce signal a un front descendant du signal de reference CK REF. B16124 DD17882ST 16 Dans une &tape 703, on determine si le signal de capteur est inferieur a un seuil TH1. Par exemple, si le signal CK_CPR_DIV est active apres le front descendant du signal CKREF, cela indique que la valeur de compte etait en dessous de 65 a l'instant 5 du front descendant de CK REF. Si le signal detecte est inferieur au seuil TH1, dans une &tape 704, la tension de NWELL VNW est par exemple augmentee. Sinon, l'etape suivante est l'etape 705. Dans l'etape 705, on determine si le signal de capteur est au-dessus d'un seuil TH2. Par exemple, si le signal CK_CPR_DIV 10 est active plus de 1,5 periode d'horloge du signal CKCPR apres le front descendant du signal CKREF, cela indique que la valeur de compte etait superieure a 66,5 a l'instant du front descendant. Si le signal detecte est superieur au seuil TH2, dans une etape 706, la tension de NWELL VNW est par exemple diminuee. Autrement, 15 I'operation suivante est l'etape 707. Dans l'etape 707 on determine si le signal de capteur est entre les premier et deuxieme seuils TH1, TH2, par exemple entre 65 et 66,5. Par exemple, cela sera le cas si le signal CK CPR DIV est active moins de 1,5 periode d'horloge du signal 20 CK CPR apres le front descendant du signal CK REF. Si c'est le cas, l'etape suivante sera l'etape 708, dans laquelle la tension de NWELL VNW est maintenue a son niveau courant, par exemple en activant ni le signal Up_PCP ni le signal DW_PCP. Apres les etapes 704, 706 ou 708, une etape 711 est 25 realisee, dans laquelle la tension intermediaire VMID des tensions de NWELL et de PWELL VNW, VPW est acquise. Par exemple dans le circuit de la figure 6, un diviseur resistif est utilise pour generer la tension VMID. Dans une &tape 712, la tension acquise VMID est ensuite 30 comparee a des tensions de seuil. Par exemple, les tensions VNW et VPW sont rendues symetriques par rapport a une tension intermediaire cible egale par exemple a 0 V, avec une tolerance de par exemple +/- 20 mV. Le comparateur 512 compare ensuite par exemple la tension VMID a une tension de seuil VTH1 egale a 35 VTAR+20 mV, et le comparateur 514 compare par exemple la tension B16124 DD17882ST 17 VMID a une tension de seuil VTH2 &gale a VTAR-20 mV, VTAR &twit la tension intermediaire cible. Dans une etape 713, on determine si la tension VMID est superieure au seuil VTH1, qui est par exemple egal a +20 mV. Si 5 oui, dans une etape 714, la tension de PWELL VPW est par exemple diminuee en activant le signal DWNCP jusqu'a ce que VMID soit egale a moires de +10 mV, ou jusqu'au front montant suivant du signal F REF. Autrement, l'etape suivante est l'etape 715. Dans l'etape 715, on determine si la tension VMID est 10 inferieure au seuil VTH2, qui est par exemple egal a -20 mV. Si oui, dans une &tape 716, la tension de PWELL VPW est par exemple augmentee en activant le signal UP_NCP jusqu'a ce que VMID soit &gale a plus de_ -10 mV ou jusqu'a un front montant suivant du signal F REF. $inon, l'operation suivante est l'etape 717. 15 Dans l'etape 717, on determine si la tension VMID est entre les niveaux de seuil VTH1 et VTH2, et si oui, la tension VPW est maintenue dans une etape 718, par exemple en activant ni le signal UP_NCP ni le signal DWNCP. Apres les &tapes 714, 716 et 718, le procede revient par 20 exemple a l'etape 701 sur un cycle suivant du contrauleur de NWELL. Les figures 8A a 8H sont des chronogrammes representant des exemples de signaux dans les circuits des figures 5 et 6. La figure 8A illustre des exemples des signaux CKCPR, CK REF, F REF, CK CPR DIV, VNW, UP PCP, EN NCP, VPW et VMID. 25 A un instant tl, le signal FREF a un front montant, et le signal CKREF passe a l'etat haut. Le signal RESETBCNT (non illustre en figure 8A) passe aussi a l'etat haut de sorte que le compteur 510 commence a compter des periodes du signal CKCPR, qui par exemple est le resultat d'une division de frequence du 30 signal FSENSOR. A un instant t2, le signal F REF a un front montant suivant, et le signal CKREF passe a l'etat bas. Dans l'exemple de la figure 8A, le compteur 510 n'a pas encore atteint la valeur de compte de 65, et ainsi le signal UP_PCP est active pour 35 augmenter la tension de NWELL VNW. On peut voir que la tension de B16124 DD17882ST 18 PWELL VPW augmente aussi lorsque la tension de NWELL VNW augmente, en raison de la presence d'un condensateur de couplage entre les volumes PWELL et NWELL. Par exemple, dans certains modes de realisation l'attenuation est d'environ 1/3 entre un changement 5 de tension dans un volume donne et le changement de tension provoque dans l'autre volume. A un instant t3, le signal CKCPRDIV est active, ce qui provoque le passage a l'etat bas du signal UP PCP. A un instant t4, le signal F REF passe a l'etat bas, ce 10 qui provoque le passage a l'etat haut du signal EN VMID (non illustre en figure 8A), de sorte que la tension VMID est generee et s'etablit a un niveau de tension Ll. Peu de temps apres, a un instant t5, le signal ENNCP est active par le FSM 516, ce qui provoque l'activation de l'actionneur 414. Le signal VPW descend 15 alors afin de reduire la tension de PWELL VPW et d'amener la tension VMID plus proche du niveau cible egal par exemple- a 0 V. La figure 8B illustre les signaux CKCPR, CKREF, FREF et CK CPR DIV, un signal CK CPR DIV', et les signaux VNW, UP PCP, DW PCP et VPW plus en detail pendant le cycle de controle de 20 tension de NWELL aux instants t2 et t3 de la figure 8A. Le signal CK CPR DIV' est par exemple genere par le compteur 510 et correspond par exemple au signal CKCPRDIV retarde de 1,5 periode, et est ainsi utilise pour determiner si le seuil TH2 de l'etape 705 de la figure 7 a ete depasse. Toutefois, dans l' exemple 25 des figures 8A et 8B, le signal CKREF est déjà passé a l'etat bas, et ainsi le signal CKCPRDIV est utilise seulement pour determiner temporellement la fin de l'impulsion haute de UP PCP, et le compteur 510 est par exemple reinitialise avant que CK CPR DIV' soft active. 30 La figure 8C illustre des exemples des signaux CKCPR, CK REF, F REF, CK CPR DIV, CK CPR DIV', VNW, UP PCP, DW PCP et VPW dans le cas on le signal DWPCP est active pour reduire la tension de NWELL VNW. A un instant tl', le signal FREF a un front montant, 35 et le signal CK REF passe a l'etat haut. Le signal RESETBCNT (non B16124 DD17882ST 19 illustre en figure 8A) passe aussi a l'etat haut de sorte que le compteur 510 demarre pour compter des periodes du signal CK CPR, qui resulte par exemple d'une division de frequence du signal F SENSOR. 5 A un instant t2', le signal CK CPR DIV' est active avant la fin de l'impulsion haute du signal CK REF, et ainsi le signal DW PCP est active pour diminuer la tension de NWELL VNW. A un instant t3', le signal EREF a un front montant suivant, et le signal CK REF passe a l'etat bas, ce qui provoque 10 le passage a l'etat bas du signal DWPCP, arretant la descente dans la tension de NWELL VNW. La figure 8D illustre des exemples des signaux CK CPR, CK REF, F REF, CK CPR DIV, CK CPR DIV', VNW, UP PCP, DW PCP et VPW dans un cas ou ni le signal UP_PCP ni le signal DW PCP n'est 15 active, et la tension de NWELL VNW est maintenue a un niveau relativement constant. A un instant t6, le signal CKCPRDIV passe a l'etat haut, avant la fin de l'impulsion haute du signal CK -REF. A un instant t7, le signal FREF passe a l'etat haut, et le signal 20 CK REF passe a l'etat bas peu de temps apres. Le.. signal CK CPR DIV' a une impulsion haute commengant a un instant t8, peu apres le front descendant du signal CK REF, et les signaux CKCPRDIV et CK CPR DIV' descendent tous les deux a l'etat bas peu apres A- un instant t9. Etant donne que le front descendant du signal CK_REF 25 se trouve a moins de 1,5 periode d'horloge du signal CK CPR apres le front montant du signal CKCPRDIV et se trouve avant l'impulsion haute du signal CKCPR_DIV', ni le signal UP PCP ni le signal DWPCP n'est active, et la tension de NWELL VNW reste constante. 30 La figure 8E illustre des exemples des signaux CK CPR, CK REF, F REF, VNW, VPW, EN VMID, VMID et UP NCP pendant le controle de la tension de PWELL VPW dans le cas ou le signal UP NCP est active. A un instant t10, le signal FREF a un front montant, 35 et le signal CK REF passe a l'etat haut. Dans cet exemple, it n'y B16124 DD17882ST 20 a pas de modification de la tension de NWELL VNW pendant l'impulsion haute du signal F REF. A un instant tll, le signal FREF passe a l'etat bas, et peu de temps apres le signal EN VMID est active. La tension 5 VMID s'etablit alors sur la base des tensions VNW et VPW. A un instant t12, la tension VMID est trouvee inf(s,rieure au seuil VTH2 de la figure 7 se trouvant a 20 mV en dessous du niveau cible, et ainsi le signal UP NCP est active. A un instant t13, les signaux F REF et CK REF passent 10 l'etat haut, ce qui provoque le passage a l'etat bas des signaux EN VMID et UP NCP. Ainsi la tension VPW monte progressivement entre les instants t12 et t13. La figure 8F illustre des exemples des signaux CK CPR, CK REF, F REF, VNW, DW NCP, VPW et VMID pendant le contrale de la 15 tension de PWELL VPW dans le cas oU le signal DWNCP est active. A un instant tll', le signal F_REF passe a l'etat bas, et peu de temps apres le signal EN_VMID (non illustre en figure 8F) est active, ce qui amene la tension VMID a s'etablir a un niveau base sur les tensions VNW et VPW. 20 A un instant t12', la tension VMID est trouvee a plus de 20 mV au-dessus du niveau cible, et ainsi le signal DWNCP est active. A un instant t13', le signal VMID est par exemple trouve a moins de 10 mV au-dessus du niveau cible, et ainsi le signal 25 DW NCP est amene a l'etat bas. La tension VPW est ainsi progressivement reduite-sur chaque periode d'horloge de l'horloge CK CPR entre les instants t12' et t13'. La figure 8G illustre des exemples des signaux CK CPR, CK REF, F REF, VNW, UP NCP, VPW et VMID pendant le contrale de la 30 tension de PWELL VPW dans le cas ou ni le signal DWNCP ni le signal UPNCP n'est active. A un instant tll", le signal F REF passe a l'etat bas, et peu apres le signal EN VMID (non illustre en figure 8G) est active, ce qui amene la tension VMID a s'etablir a un niveau base 35 sur les tensions VNW et VPW. Dans cet exemple, on a suppose que B16124 DD17882ST 21 VMID s'etablit a un niveau se trouvant a moins de 20 mV du niveau cible, et ainsi qu'il n'y a pas de modification de la tension de PWELL VPW. La figure 8H illustre des exemples des tensions de NWELL 5 et PWELL VNW et VPW et des signaux EN_BBGEN et BBGEN_SET pendant une phase de demarrage du generateur de tension de polarisation de substrat 304 de la figure 5. Le signal BBGEN SET indique par exemple le moment ou la frequence du capteur, et en particulier la valeur de compte COUNT, est proche du niveau souhaite. Par 10 exemple, dans le cas ou le seuil TH1 de la figure 7 est egal 65, le signal BBGEN_SET indique le moment ou la valeur de compte est a 63. A un instant t14, le signal EN_BBGEN passe a l'etat haut, ce qui amene peu apres les tensions VNW et VPW a etre 15 ajustees sur la base du signal de capteur F SENSOR et du niveau de tension VMID detecte. Dans cet exemple, les valeurs de VNW et VPW sont symetriques autour du niveau intermediaire cible de VMID, qui est par exemple a 0 V. Le signal BBGEN_SET est par exemple active a un instant t15 une fois que les signaux VNW et VPW sont 20 stabilises. La figure 9 illustre schematiquement le generateur de tension de polarisation de substrat 304 de la figure 4 plus en detail selon un exemple de realisation dans lequel les tensions de polarisation de substrat VNW et VPW sont generees de maniere 25 asymetrique. Comme dans l'exemple de la figure 5, le signal de reference F REF et le signal de capteur F SENSOR sont des signaux de frequence. De nombreux composants de la figure 9 sont les memes que ceux de la figure 5, et portent des references numeriques similaires et ne seront pas decrits de nouveau detail. Toutefois, 30 le capteur 418 de la figure 5 est remplace en figure 9 par un capteur 918 qui gel-16re a la fois le niveau de tension VMID et une valeur de reference VMID REF. Ainsi, alors que dans le mode de realisation de la figure 5 la valeur cible de la tension intermediaire VMID etait a une valeur fixe, par exemple 0 V, dans 35 le mode de realisation de la figure 9, le niveau cible est variable B16124 - DD17882ST 22 en fonction du comportement des dispositifs PMOS et NMOS se trouvant dans le circuit. La tension de reference VMID REF est par exemple fournie aux comparateurs 512 et 514. Le comparateur 512 compare par 5 exemple la tension VMID a un seuil egal a VMIDREF+20 mV, et le comparateur 514 compare par exemple la tension VMID a un seuil egal a VMID REF-20 mV. La figure 10 illustre le capteur 918 plus en detail selon un exemple de realisation. Le capteur 918 dans cet exemple 10 est un capteur de resistance a l'etat passant qui equilibre les resistances a l'etat passant d'un transistor PMOS et d'un transistor NMOS. Le capteur 918 comprend par exemple un transistor PMOS 1002, une resistance 1004, une autre resistance 1006 et un transistor 1008 couples en serie entre le rail d'alimentation VDD 15 et le rail d'alimentation VSS. Les resistances 1004 et 1006 ont par exemple une resistance &gale R, comprise par exemple entre 50 kc2 et 1 MO. Un nceud intermediaire 1010 entre les resistances 1004 et 1006 fournit par exemple le signal de tension VMID. Un condensateur 1012 a par exemple l'une de ses bornes couplee au 20 nceud 1010, et son autre borne couplee au rail d'alimentation VSS. En outre, le nceud 1010 est par exemple couple au rail d'alimentation VSS par les maids de conduction principaux d'un autre transistor NMOS 1014. Le transistor 1002 est par exemple controle par un signal ENB et le transistor 1008 par le signal 25 ENBB inverse du signal ENB. Le capteur 918 comprend aussi par exemple un transistor PMOS 1016 et un transistor NMOS 1018 couples en serie entre 1Ps rails de tension d'alimentation VDD et VSS. Le transistor 1016 a par exemple son maid de substrat couple a la tension de PWELL VPW, 30 et le transistor 1018 a par exemple son nceud de substrat couple a la tension de NWELL VNW. Un nceud intemediaire 1020 entre les transistors 1016 et 1018 est par exemple couple, par l'intermediaire d' une resistance 1022, a un nceud de sortie 1024 fournissant la tension VMID REF. La resistance 1022 a par exemple 35 une resistance environ &gale a la moitie de la resistance R des B16124 - DD17882ST 23 resistances 1004 et 1008. Le nceud 1024 est par exemple couple a une borne d'un condensateur 1026, dant l'autre borne est couplee au rail d'alimentation VSS. Le transistor 1016 a par exemple sa grille couplee a un 5 nceud 1028, qui a son tour est couple au rail d'alimentation VDD par l'intermediaire des maids de conduction principaux d'un transistor PMOS 1030 controle par le signal ENBB. De fagon similaire, le transistor 1018 a par exemple sa grille couplee a un nceud 1032, qui est a son tour couple au rail d'alimentation 10 VSS par l'intermediaire des melds de conductions principaux d'un transistor NMOS 1034 contrale par le signal ENB. Le maid 1028 est couple a la tension VMID au niveau du noeud 1010 par l'intermediaire de la connexion en parallele d'un transistor PMOS 1036 et d'un transistor NMOS 1038. De maniere similaire, le maid 1032 15 est couple a la tension VMID au niveau du noeud 1010 par l'intermediaire de la connexion en parallele d'un transistor PMOS 1040 et d'un transistor NMOS 1042. Les transistors PMOS 1036 et 1040 sont controles par le signal ENB, et les transistors NMOS 1038 et 1042 sont controles par le signal ENBB. Le signal ENB est 20 par exemple gel-16re en inversant, par un inverseur 1044, le signal EN VMID, et le signal ENBB est par exemple genere en inversant, par un inverseur 1046, le signal ENBB. En fonctionnement, les transistors 1016 et 1018 permettent au signal de tension VMID REF d'être genere de maniere 25 a equilibrer les resistances a l'etat passant des transistors 1016 et 1018, tout en prenant en compte toutes les variations de comportement entre les transistors NMOS et PMOS. La figure 11 illustre, a l'aide de courbes en trait interrompu, des exemples des tensions de NWELL et de PWELL, VNW, 30 VPW, pendant la phase de demarrage du circuit de la figure 5, et a l'aide de courbes en trait continu, des exemples des tensions de NWELL et de PWELL, VNW, VPW, pendant la phase de demarrage du circuit de la figure 9. Les courbes en trait interrompu en figure 11 sont 35 similaires a l'exemple de la figure 8H, et ne seront pas decrites B1-6124 -L DD17882ST 24 de nouveau en detail. Les courbes en trait continu illustrent un exemple dans lequel on a trouve que la tension VMID REF est superieure a VDD/2, et que la tension de NWELL VNW est renforcee par rapport a la tension de PWELL VPW, puffs se stabilise dans la 5 plage (VDD/2)--10 mV REVENDICATIONS1. Circuit de polarisation de transistors, comprenant : un premier contraleur (402) agence pour recevoir un signal de capteur (F SENSOR) genere sur la base des performances d'un ou plusieurs transistors d'un circuit numerique, le premier 5 contraleur (402) etant agence pour comparer le signal de capteur a un signal de reference (F REF) et pour generer un premier signal de cominande de tension de polarisation (CTRL_N) sur la base de la comparaison ; un premier actionneur (404) agence pour generer une 10 premiere tension de polarisation (VNW, VPW) pour polariser des caissons de transistors d'un premier type dans le circuit numerique sur la base du premier signal de commande de tension de polarisation (CTRL_N) ; un deuxieme actionneur (414) agence pour generer une 15 deuxieme tension de polarisation (VPW, VNW) pour polariser des caissons de transistors d'un deuxieme type dans le circuit numerique sur la base d'un deuxieme signal de commande de tension de polarisation (CTRL P) ; et un deuxieme controleur (412) agence pour generer le 20 deuxieme signal de commande de tension de polarisation (CTRL P) sur la base d'un niveau de tension intermediaire (VMID) gel-16re sur la base des premiere et deuxieme tensions de polarisation (VNW, VPW). 2. Circuit de polarisation de transistors selon la 25 revendication 1, dans lequel le signal de capteur est un signal de frequence (F SENSOR) genere par une pluralite de transistors du °Deur numerique polarises par les premiere et deuxieme tensions de polarisation, la frequence du signal de frequence etant dependante de la vitesse des transistors. 30 3. Circuit de polarisation de transistors selon la revendication 1 ou 2, comprenant en outre un autre capteur (418, 918) agence pour generer le niveau de tension intermediaire (VMID). B16124 2- DD17882ST 27 4. Circuit de polarisation de transistors selon la revendication 3, dans lequel l'autre capteur comprend un diviseur resistif (418) ou un capteur de resistance a l'etat passant (918).. 5. Circuit de polarisation de transistors selon la revendication 3, dans lequel le signal de capteur (F_SENSOR) represente un courant de fuite dune pluralite de transistors du cur numerique polarises par les premiere et deuxieme tensions de polarisation, et dans lequel l'autre capteur comprend un capteur de courant de fuite. 6. Circuit de polarisation de transistors selon l'une quelconque des revendications 3 a 5, dans lequel le deuxieme contraleur comprend en outre un premier comparateur (512) agence pour comparer le niveau de tension intermediaire (VMID) a un premier seuil de tension (VTH1) et un deuxieme comparateur (514) agence pour comparer le niveau de tension intermediaire (VMID) un deuxieme seuil de tension (VTH2). 7. Circuit de polarisation de transistors selon la revendication 6, dans lequel les premier et deuxieme seuils de tension (VTH1, VTH2) sont des seuils fixes. 8. Circuit de polarisation de transistors selon- la revendication 6, dans lequel les premier et deuxieme seuils de tension (VTH1, VTH2) sont des seuils variables bases sur un signal de reference variable (VMID REF) genere par l'autre capteur (918). 9. Circuit de polarisation de transistors selon l'une 25 quelconque des revendications 1 a 8, dans lequel les premier et deuxieme actionneurs sont des pompes de charge. 10. Circuit de polarisation de transistors selon l'une quelconque des revendications 1 a 9, dans lequel lesdits un ou plusieurs transistors du circuit numerique sont des transistors 30 SOI (silicium sur isolant). 11. Procede de generation de tensions de polarisation de transistors comprenant : recevoir, par un premier contraleur (402), un signal de capteur (F SENSOR) genere sur la base des performances d'un ou 35 plusieurs transistors d'un circuit numerique ; B16124 - DD17882ST 28 comparer, par le premier contraleur (402), le signal de capteur a un signal de reference (F REF) et generer un premier signal de commande de tension de polarisation (CTRL_N) sur la base de la comparaison ; 5 generer, par un premier actionneur (404) sur la base du premier signal de commande de tension de polarisation (CTRLN), une premiere tension de polarisation (VNW, VPW) pour polariser des caissons de transistors d'un premier type dans le circuit numerique ; 10 generer, par un deuxieme actionneur (414) sur la base d'un deuxieme signal de commande de tension de polarisation (CTRL_P), une deuxieme tension de polarisation (VPW, VNW) pour polariser des caissons de transistors d'un deuxieme type dans le circuit numerique ; et 15 generer, par un deuxieme contraleur (412), le deuxieme signal de commande de tension de polarisation (CTRL_P) sur la base d'un niveau de tension intermediaire (VMID) genere sur la base des premiere et deuxieme tensions de polarisation (VNW, VPW).