Brevet FR3087063A1 — publié le 20200410

B17473 - 18-R0-0359 DESCRIPTION TITRE : Circuit de génération de signaux non-chevauchants Domaine technique [0001] La présente description concerne de façon générale les circuits électroniques et, plus particulièrement, les circuits de génération de signaux de commande pour des circuits CMOS. La présente description s'applique, entre autres, à la génération de signaux en modulation de largeur d'impulsion pour des alimentations à découpage. Technique antérieure [0002] Les alimentations à découpages (SMPS) auxquelles se rapportent la présente description sont des systèmes bien connus dans lesquels une tension continue est découpée au rythme d'une fréquence relativement élevée (généralement de quelques MHz). Les impulsions de commande sont modulées en largeur d'impulsion (PWM), par exemple de façon à réguler la tension de sortie de l'alimentation. [0003] Les impulsions servent à commander un interrupteur (généralement un transistor MOS de puissance) de découpage de la tension d'entrée. Un signal modulé en largeur d'impulsion est généralement généré par une comparaison entre un signal de rampe périodique et une tension de référence. Cette commande passe, le cas échéant, par un étage de commande (driver) généralement en technologie CMOS. Résumé de l'invention [0004] Il existe un besoin d'amélioration des circuits de commande d'interrupteurs de puissance, notamment pour alimentation à découpage. [0005] Plus généralement, il existe un besoin d'amélioration des circuits de génération de signaux de commande non 2 B17473 - 18-R0-0359 chevauchant d'un circuit de deux transistors MOS en série, notamment quand la largeur des impulsions varie. [0006] Un mode de réalisation vise à réduire tout ou partie des inconvénients des techniques connues de génération de signaux non chevauchants, en particulier pour circuits CMOS. [0007] Un mode de réalisation prévoit un circuit de génération de signaux comportant des fonctions logiques et des éléments retardateurs configurés pour obtenir, à partir d'un premier signal impulsionnel, un deuxième et un troisième signal numériques non chevauchants. [0008] Selon un mode de réalisation, chacun des deuxième et troisième signaux est obtenu par combinaison logique du premier signal et d'une information retardée de l'autre signal parmi les deuxième et troisième signaux. [0009] Selon un mode de réalisation, chacun des deuxième et troisième signaux est obtenu à partir d'au moins une fonction logique de type OU, au moins une fonction logique de type ET et au moins un élément retardateur. [0010] Selon un mode de réalisation, le circuit comporte : - une première fonction logique de type OU de fourniture du deuxième signal et prenant en compte le premier signal et une information retardée du troisième signal ; et - une première fonction logique de type ET de fourniture du troisième signal et prenant en compte le premier signal et une information retardée du deuxième signal. [0011] Selon un mode de réalisation, le circuit comporte en outre - une deuxième fonction logique de type ET prenant en compte les premier et deuxième signaux et un élément retardateur du résultat de cette fonction, fournissant ladite information retardée du deuxième signal ; et - une deuxième fonction logique de type OU prenant en 3 B17473 - 18-R0-0359 compte les premier et troisième signaux et un élément retardateur du résultat de cette fonction, fournissant ladite information retardée du troisième signal. [0012] Selon un mode de réalisation, le circuit comporte : - une première borne destinée à recevoir le premier signal ; - une première fonction logique de type OU dont une première entrée est reliée à la première borne et dont une sortie est reliée à une deuxième borne destinée à fournir le deuxième signal ; - une première fonction logique de type ET dont une première entrée est reliée à la première borne et dont une sortie est reliée à une troisième borne destinée à fournir le troisième signal ; - une deuxième fonction logique de type ET dont une première entrée est reliée à la première borne, dont une deuxième entrée est reliée à la deuxième borne et dont une sortie est reliée, par l'intermédiaire d'un premier élément retardateur, à la deuxième entrée de la première fonction logique de type ET ; - une deuxième fonction logique de type OU dont une première entrée est reliée à la première borne, dont une deuxième entrée est reliée à la troisième borne et dont une sortie est reliée, par l'intermédiaire d'un deuxième élément retardateur, à la deuxième entrée de la première fonction logique de type OU. [0013] Selon un mode de réalisation, le premier signal est un signal modulé en largeur d'impulsions. [0014] Selon un mode de réalisation, les éléments retardateurs apportent des retards compris entre environ 5 et environ 25 1 de la période du premier signal. 4 B17473 - 18-R0-0359 [0015] Un mode de réalisation prévoit un circuit de commande de deux transistors MOS montés en série, comportant un circuit de génération de signaux tel que décrit. [0016] Un mode de réalisation prévoit un convertisseur de puissance comportant : - au moins deux interrupteurs en série entre deux bornes d'alimentation ; et - un circuit de génération de signaux tel que décrit, lesdits deuxième et troisième signaux commandant respectivement les interrupteurs. [0017] Selon un mode de réalisation, les interrupteurs sont respectivement un transistor MOS à canal P et un transistor MOS à canal N. [0018] Selon un mode de réalisation, un point milieu de l'association en série des deux interrupteurs est relié à un élément inductif. Brève description des dessins [0019] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0020] [Fig. 1] la figure 1 représente, de facon très schématique et sous forme de blocs, un exemple d'alimentation à découpage du type à laquelle s'appliquent les modes de réalisation décrits ; [0021] [Fig. 2] la figure 2 représente, de façon très schématique et partielle, un exemple de circuit d'alimentation à découpage ; [0022] [Fig. 3] la figure 3 représente, de façon très schématique, un exemple de circuit de génération de signaux non chevauchants ; B17473 - 18-R0-0359 [0023] [Fig. 4] la figure 4 illustre, par des chronogrammes, un exemple de fonctionnement du circuit de la figure 3 ; [0024] [Fig. 5] la figure 5 représente, de façon très schématique, un mode de réalisation d'un circuit de génération de signaux non chevauchants ; [0025] [Fig. 6] la figure 6 illustre, par des chronogrammes, un exemple de fonctionnement du circuit de la figure 5 ; [0026] [Fig. 7] la figure 7 illustre, par des chronogrammes, un autre exemple de fonctionnement du circuit de la figure 5 ; [0027] [Fig. 8] la figure 8 illustre, par des chronogrammes, encore un autre exemple de fonctionnement du circuit de la figure 5 ; et [0028] [Fig. 9] la figure 9 illustre, par des chronogrammes, encore un autre exemple de fonctionnement du circuit de la figure 5. Description des modes de réalisation [0029] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0030] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les applications des alimentations à découpage commandées à partir du circuit décrit n'ont pas été détaillées, les modes de réalisation décrits étant compatibles avec les applications usuelles. De même, la génération du signal en modulation de largeur d'impulsion auquel est appliqué le circuit décrit, à partir de consignes de régulation ou autres, 6 B17473 - 18-R0-0359 n'a pas été détaillée, les modes de réalisation décrits étant là encore compatibles avec les circuits usuels (microcontrôleur ou autre) de génération de tels signaux. [0031] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0032] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. [0033] Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0034] On se réfère plus particulièrement à une application à la génération de signaux non chevauchants pour commander un circuit CMOS de commande d'un interrupteur de puissance d'une alimentation à découpage. Toutefois, tous ce qui est décrit s'applique plus généralement à toute application dans laquelle on souhaite générer deux signaux non chevauchants à partir d'un même signal numérique. [0035] La figure 1 représente, de façon très schématique et sous forme de blocs, un exemple d'alimentation à découpage du type à laquelle s'appliquent les modes de réalisation décrits. 7 B17473 - 18-R0-0359 [0036] Une alimentation à découpage (SMPS), symbolisée en figure 1 par un bloc 1, est un élément d'un convertisseur de puissance et a pour fonction de convertir une tension d'entrée Ve (continue ou alternative), appliquée entre deux bornes 12 et 14 d'entrée, en une tension de sortie Vs (continue ou alternative), fournie entre deux bornes 16 et 18 de sortie. Son fonctionnement est basé sur la commutation d'un ou plusieurs interrupteurs de puissance. [0037] La figure 2 représente, de facon très schématique et partielle, un exemple de circuit d'alimentation à découpage abaisseur de tension. [0038] Le circuit de la figure 2 est basé sur une inductance Lext et deux interrupteurs de puissance MP et MN faisant commuter une tension d'entrée Ve sur l'inductance Lext, générant ainsi un courant à travers l'inductance Lext en moyenne égal au courant de sortie. Une capacité Cext reliant la borne 16 à la masse 18 transforme le courant en tension de sortie Vs. La valeur de la tension Vs est déterminée par les temps de conduction des interrupteurs de puissance MP et MN, temps qui sont eux-mêmes déterminés par la modulation de largeur d'impulsion. [0039] Les transistors MP et MN sont commandés par un circuit 6 (CTRL), en modulation de largeur d'impulsions. Le circuit 6 génère des signaux numériques (en tout ou rien) à appliquer aux grilles respectives des transistors MP et MN. Le circuit 6 reçoit un signal d'impulsions numériques CMD PWM et génère, à partir du signal CMD PWM, deux signaux numériques non chevauchants GP et GN de commande des transistors respectifs MP et MN. Le signal CMD PWM est généralement généré par un circuit d'asservissement 7 (ASSER) prenant en compte une information représentative de la tension de sortie Vs. [0040] Il est important que les signaux GP et GN ne se chevauchent pas afin d'éviter une conduction simultanée des 8 B17473 - 18-R0-0359 transistors ME et MN, qui court circuiterait la source de tension d'entrée. L'état dans lequel les deux transistors ME et MN sont ouverts est en revanche autorisé. [0041] La figure 3 représente, de façon très schématique, un exemple de circuit 4 de génération de signaux non chevauchants. [0042] Le circuit 4 est un circuit logique, basé sur des portes logiques et des éléments retardateurs. [0043] Le circuit 4 comporte une borne d'entrée 41, destinée à recevoir le signal CMD PWM de consigne de découpage de la tension Ve, et deux bornes de sortie 43 et 45, destinées à fournir respectivement les signaux GP et GN de commande de grille des transistors MP et MN. [0044] Le circuit 4 comporte une première fonction logique de type OU, par exemple une porte OU 42, à deux entrées. Une première entrée de la porte 42 est reliée, de préférence connectée, à la borne 41 et reçoit donc le signal CMD PWM. La sortie de la porte 42 est reliée, de préférence connectée, à la borne 43 et fournit le signal GP. Le circuit 4 comporte également une deuxième fonction logique de type ET, par exemple une porte ET 44, à deux entrées. Une première entrée de la porte 44 est reliée, de préférence connectée, à la borne 41 et reçoit donc le signal CMD PWM. La sortie de la porte 44 est reliée, de préférence connectée, à la borne 45 et fournit le signal GN. La sortie de la porte 42 est en outre reliée, par l'intermédiaire d'un élément retardateur 46 (tl), à la deuxième entrée de la porte ET 44. La sortie de la porte 44 est en outre reliée, par l'intermédiaire d'un élément retardateur 48 (t2), à la deuxième entrée de la porte 42. [0045] Les retardateurs 46 et 48 sont, par exemple, des inverseurs en série, le cas échéant associés à des éléments capacitifs. Les retardateurs 46 et 48 introduisent des retards, respectivement tl et t2 de durée pouvant être différente l'un 9 B17473 - 18-R0-0359 de l'autre. Les retards tl et t2 sont supérieurs aux temps de propagation dans les portes 42 et 44. Ils sont dimensionnés en fonction de l'application et, notamment, de la fréquence du signal CMD_PWM. [0046] Le fonctionnement du circuit 4 est le suivant. En supposant un état de départ dans lequel les deux signaux GP et GN sont a l'état bas (c'est-à-dire que le transistor ME est passant et que le transistor MN est bloqué), un front montant du signal CMD_PWM se traduit par une montée du signal GP (les deux entrées de la porte 42 se retrouvent à l'état haut). Le transistor MP s'ouvre. Tant que l'état haut du signal GP n'est pas arrivé à la porte 44, la sortie de la porte 44 reste à l'état bas (signal GN) et le transistor MN reste bloque. A l'issue du retard tl, la porte 44 bascule et le signal GN passe à l'état haut, fermant le transistor MN. Puis, a l'issue du retard t2, un état haut arrive sur la deuxième entrée de la porte 42, verrouillant en quelque sorte l'ouverture du transistor ME. Lorsque le signal CMD PWM redescend, cela provoque la commutation de la porte 44, ce qui bascule le signal GN à l'état bas et bloque le transistor MN. A l'issue du retard t2, la porte 42 bascule à l'état bas (ses deux entrées sont à l'état bas), ce qui rend le transistor MP passant. Puis, a l'issue du retard tl, un état bas arrive sur la deuxième entrée de la porte 44, verrouillant en quelque sorte l'ouverture du transistor MN. [0047] Ce fonctionnement garantit une absence de chevauchement des signaux GP et GN tant que le rapport cyclique du signal CMD_PWM ne s'écarte pas trop de 50 %. Toutefois, si la largeur de l'impulsion (état haut) du signal CMD PWM devient inférieure à la somme des retards tl et t2, on assiste inévitablement à une conduction simultanée des transistors MP et MN. B17473 - 18-R0-0359 [0048] La figure 4 illustre, par des chronogrammes (a), (b), (c), (d) et (e), un exemple de fonctionnement du circuit de la figure 3, dans lequel on assiste à une telle conduction simultanée. [0049] La figure 4 représente cinq chronogrammes (a), (b), (c), (d) et (e) illustrant respectivement un exemple de signal CMD PWM (a) et les allures correspondantes du signal GP (b), du signal s46 de sortie du retardateur 46 (c), du signal ON (d) et du signal s48 de sortie du retardateur 48 (e). [0050] Pour simplifier, on néglige dans les chronogrammes de la figure 4 (et dans tous les chronogrammes des figures) les temps de propagation dans les portes logiques qui, en pratique, sont négligeables devant les retards t1 et t2 (et donc devant la période du signal CMD PWM). [0051] On suppose comme précédemment un état initial dans lequel tous les signaux sont à l'état bas (transistor MP passant et transistor MN bloqué). On suppose que le signal CMD PWM passe à ]'état haut. Le signal GP commute alors à l'état haut ce qui bloque le transistor MP (le transistor MN étant à cet instant bloqué) à un instant t71. A l'issue du retard tl, le signal s46 passe à l'état haut, ce qui provoque la commutation du signal ON et la mise en conduction du transistor MN. [0052] On suppose alors que la somme des retards tl et t2 est supérieure à la durée de l'impulsion positive du signal CMD PWM, et qu'à un instant t75, le signal CMD PWM redescend alors que la sortie s48 n'est pas encore passée à l'état haut. La consigne CMD PWM veut rendre passant le transistor MP, ce qui se produit bien. Toutefois, il se produit, à cet instant t75, une conduction simultanée des transistors MP et MN car les signaux GP et GN passent tous deux à l'état bas (les deux entrées de la porte 42 sont à l'état bas et une des entrées de la porte 44 est à l'état bas). Le signal s48 commute bien 11 B17473 - 18-R0-0359 a l'état haut a l'issue du retard t2, mais il est trop tard. De plus, a l'issue du retard t2 (on suppose en figure 4 que cet instant arrive avant la fin du deuxième retard tl initie par l'instant t75), la sortie de la porte 42 commute de nouveau a l'état haut ce qui provoque alors l'ouverture du transistor MD alors que la consigne CMD PTA,M n'a pas changée. Même si le deuxième retard tl s'achève avant la fin du retard t2, on assiste a cette réouverture non souhaitée du transistor MP. Ainsi, non seulement on assiste a une conduction simultanée des transistors MD et MN, mais le comportement du découpage n'est plus conforme a la consigne. [0053] On notera que, quel que soit le dimensionnement des retards tl et t2, dans le circuit de la figure 3, ce problème se pose si l'on souhaite pouvoir fonctionner avec toute la plage possible de rapports cycliques du signal CM? PWM. [0054] La figure 5 représente, de façon très schématique, un mode de réalisation d'un circuit 6 de génération de signaux non chevauchants. [0055] On retrouve les fonctions logiques OU et ET de la figure 3, réalisées par les portes 42 et 44 dont des premières entrées respectives sont reliées, de préférence connectées, à la borne d'entrée 41 du circuit 6, ainsi que deux éléments retardateurs 46 et 48 dont les sorties sont respectivement reliées, de préférence connectées, aux deuxièmes entrées des portes 44 et 42. [0056] Selon le mode de réalisation de la figure 5, l'entrée de l'élément retardateur 46 est reliée, de préférence connectée, en sortie d'une fonction logique de type ET, par exemple une porte ET 62 à deux entrées, combinant les états respectifs des signaux GP et CMD PWM. Une première entrée de la porte 62 est donc reliée, de préférence connectée, à la borne 41 et une deuxième entrée de la porte 62 est reliée, de préférence connectée, à la borne 43. Par ailleurs, l'entrée 12 B17473 - 18-R0-0359 de l'élément retardateur 48 est reliée, de préférence connectée, en sortie d'une fonction logique de type OU, par exemple une porte OU 64 à deux entrées, combinant les états respectifs des signaux GN et CMD_PWM. Une première entrée de la porte 64 est donc reliée, de préférence connectée, à la borne 41 et une deuxième entrée de la porte 64 est reliée, de préférence connectée, à la borne 45. [0057] La figure 6 illustre, par des chronogrammes, un exemple de fonctionnement du circuit de la figure 5. [0058] La figure 6 représente sept chronogrammes (a), (b), (c), (d), (e), (f) et (g) illustrant respectivement un exemple de signal CMD_PWM (a) et les allures correspondantes du signal GP (b), du signal s62 de sortie de la porte 62 (c), du signal s46 de sortie du retardateur 46 (d), du signal GN (e), du signal s64 de sortie de la porte 64 (f) et du signal s48 de sortie du retardateur 48 (g). [0059] Dans l'exemple de la figure 6, on suppose un rapport cyclique du signal CMD_PWM de l'ordre de 50 %, un retard tl supérieur au retard t2, et une somme des retards tl et t2 inférieure la durée d'une impulsion du signal CMD_PWM. [0060] On suppose un état initial dans lequel tous les signaux sont à l'état bas, le transistor MP étant passant et le transistor MN étant bloqué. [0061] Quand le signal CMD PWM passe à l'état haut (instant 71), cela se traduit par une montée du signal GP (les deux entrées de la porte 42 se retrouvent à l'état haut). Le transistor MD s'ouvre. Les sorties des portes 62 et 64 commutent également à l'état haut (les signaux CMD_PWM et GP sont à l'état haut). Tant que l'état haut du signal s62 n'est pas arrivé A la porte 44, la sortie de la porte 44 reste à l'état bas (signal GN) et le transistor MN reste bloqué. 13 B17473 - 18-R0-0359 [0062] A l'issue du retard t2 (instant 72), un état haut arrive sur la deuxième entrée de la porte 42 verrouillant en quelque sorte l'ouverture du transistor MP. Puis, à l'issue du retard tl (instant t73), la porte 44 bascule et le signal GN passe à l'état haut, fermant le transistor MN. La sortie de la porte s64 reste à l'état haut car le signal CMD PWM est encore à l'état haut. Cet état se maintient tant que le signal CMD PWM reste à l'état haut. [0063] Lorsque le signal CMD_PWM redescend (instant t75), cela provoque la commutation de la porte 44, ce qui bascule le signal GN a l'état bas et bloque le transistor MN. En même temps, le signal s62 passe à l'état bas, de même que le signal s64. A l'issue du (deuxième) retard t2 (instant t76) initié par l'instant t75, la porte 42 bascule à l'état bas (ses deux entrées sont à l'état bas), ce qui provoque le basculement à l'état bas du signal GP et rend le transistor MP passant. Puis, à l'issue du (deuxième) retard tl (instant t77) initié par l'instant t75, un état bas arrive que la deuxième entrée de la porte 44, verrouillant en quelque sorte l'ouverture du transistor MN. [0064] La figure 7 illustre, par des chronogrammes, un autre exemple de fonctionnement du circuit de la figure 5. [0065] La figure 7 représente sept chronogrammes (a), (b), (c), (d), (e), (f) et (g) illustrant respectivement un exemple de signal CMD PWM (a) et les allures correspondantes du signal GP (b), du signal s62 de sortie de la porte 62 (c), du signal s46 de sortie du retardateur 46 (d), du signal GN (e), du signal s64 de sortie de la porte 64 (f) et du signal s48 de sortie du retardateur 48 (g). [0066] Dans l'exemple de la figure 7, on suppose un rapport cyclique du signal CMD PWM faible, tel que la durée de l'impulsion (à l'état haut) du signal CMD PWM est inférieure au retard tl, donc à la somme des retards tl et t2 (cas de la 14 B17473 - 18-R0-0359 figure 4). On se place par ailleurs dans le cas de la figure 6 avec un retard t1 supérieur au retard t2. [0067] Comme précédemment, on suppose un état initial dans lequel tous les signaux sont à l'état bas, le transistor ME étant passant et le transistor MN étant bloqué. [0068] Quand le signal CMD_PWM passe à l'état haut (instant 71), cela se traduit, comme en figure 6, par une montée des signaux GP (le transistor MP s'ouvre), s62 et s64. [0069] On suppose en figure 7 que la durée de l'impulsion CMD PWM est supérieure à la durée du retard t2. Par conséquent, l'instant t72 est le premier instant qui suit l'instant t71. A cet instant t72 (fin du retard t2), un état haut arrive sur la deuxième entrée de la porte 42 verrouillant en quelque sorte l'ouverture du transistor MP. [0070] Puis, l'impulsion disparait (instant t75) avant l'expiration du retard t1. Cela se traduit par le fait que les signaux s62 et s64 redescendent à l'état bas (le signal GN n'étant pas encore monté dans la mesure où le retard tl n'est pas expiré). Le signal GP reste à l'état haut car le signal s48 n'est pas encore redescendu. [0071] On suppose en figure 7 que le rapport entre les retards t1 et t2 est tel que l'instant suivant soit l'instant t73 d'expiration du retard tl, initié par l'instant t71, et non l'instant t76 d'expiration du retard t2, initié par l'instant t75. A cet instant t73, le signal s46 passe alors à l'état haut. Cela ne change toutefois pas l'état du signal ON qui reste à l'état bas dans la mesure où l'impulsion du signal CMD PWM a déjà disparu. Puis, à l'instant t76, le signal s48 redescend. Cela provoque la commutation à l'état bas du signal GP, donc la mise en conduction du transistor ME. L'impulsion sur le signal s46 disparait à l'instant t77 sans que cela n'impacte les autres signaux. B17473 - 18-R0-0359 [0072] On notera que si, à l'inverse le rapport entre les retards tl et t2 est tel que l'instant t76 arrive avant l'instant t73, l'impulsion du signal s48 disparait avant que l'impulsion du signal s46 n'apparaisse. La conséquence est que le signal GP redescend avant l'instant t73, mais cela n'a pas d'importance dans la mesure où le signal GN est toujours à l'état bas. [0073] La figure 8 illustre, par des chronogrammes, encore un autre exemple de fonctionnement du circuit de la figure 5. [0074] La figure 8 représente sept chronogrammes (a), (b), (c), (d), (e), (f) et (g) illustrant respectivement un exemple de signal CMD_PWM (a) et les allures correspondantes du signal GP (b), du signal s62 de sortie de la porte 62 (c), du signal s46 de sortie du retardateur 46 (d), du signal GN (e), du signal s64 de sortie de la porte 64 (f) et du signal s48 de sortie du retardateur 48 (g). [0075] Dans l'exemple de la figure 8, on suppose une situation dans laquelle le rapport cyclique du signal CMD PWM est tel que la durée des impulsions du signal CMD PWM est inférieure à la somme des retards tl et t2 mais supérieure à chaque retard tl ou t2. On se place par ailleurs dans le cas où le retard tl est supérieur au retard t2. [0076] Comme précédemment, on suppose un état initial dans lequel tous les signaux sont à l'état bas, le transistor MP étant passant et le transistor MN étant bloqué. [0077] Le fonctionnement au front montant du signal CMD_PWM est identique à celui exposé en relation avec la figure 7. Ainsi, après l'instant t72, les signaux GP, s62, s64 et s48 sont à l'état haut et les signaux s46 et GN sont à l'état bas. [0078] L'instant suivant est l'instant t73 d'expiration du retard tl. A cet instant t73, le signal ON passe à l'état haut ce qui rend passant le transistor MN. Le transistor MP 16 B17473 - 18-R0-0359 est quant à lui toujours bloqué par l'impulsion du signal CMD PWM. On se retrouve donc, l'instant t73, dans la situation stable où tous les signaux sont à l'état haut jusqu'au front descendant du signal CMD_PWM (cas des figures 6 et 7). [0079] Le fonctionnement à ce front descendant (instant t75) du signal CMD PWM est identique à celui exposé en relation avec la figure 6. [0080] On notera qu'un fonctionnement similaire se produit si le rapport entre les retards tl et t2 est inverse (retard t1 inférieur au retard t2, et chaque retard inférieur a la durée d'une impulsion du signal CMD PWM, mais la somme des retards supérieure a la durée des impulsions du signal CMD PWM). La seule différence est que la mise en conduction du transistor MN (instant t73) intervient plus tôt et avant l'instant t72 qui verrouille le blocage du transistor MP. L'apparition (instant t75) de la fin de l'impulsion du signal CMD PWM provoque toujours l'ouverture du transistor MN tandis que la fermeture du transistor ML n'intervient qu'a l'expiration du retard t2. Le basculement a l'état bas du signal s46 a l'issue du retard tl est sans effet car le signal CMD PWM est de:a redescendu. [0081] Il ressort des figures ci-dessus qu'avec des rapports cycliques extrêmes côté faibles durées d'impulsions, on évite toute conduction simultanée, quel que soit le rapport entre les retards tl et t2 et leur durée par rapport à celle de l'impulsion du signal CMD PWM. [0082] La figure 9 illustre, par des chronogrammes, un autre exemple de fonctionnement du circuit de la figure 5. [0083] La figure 9 représente sept chronogrammes (a), (b), (c), (d), (e), (f) et (g) illustrant respectivement un exemple de signal CMD PWM (a) et les allures correspondantes du signal GP (b), du signal s62 de sortie de la porte 62 (c), du signal 17 B17473 - 18-R0-0359 s46 de sortie du retardateur 46 (d), du signal ON (e), du signal s64 de sortie de la porte 64 (f) et du signal s48 de sortie du retardateur 48 (g). [0084] Dans l'exemple de la figure 9, on suppose un rapport cyclique du signal CMD_PWM fort, tel que la durée de l'intervalle entre deux impulsions (à l'état haut) du signal CMD PWM est inférieure au retard t1 et au retard t2, donc à la somme des retards t1 et t2. On se place par ailleurs dans le cas où le retard tl est inférieur au retard t2. [0085] Comme précédemment, on suppose un état initial dans lequel tous les signaux sont à l'état bas, le transistor MP étant passant et le transistor MN étant bloqué. [0086] Le fonctionnement au front montant du signal CMD PWM est identique à celui exposé en relation avec la figure 7. Ainsi, après l'instant t72, tous les signaux sont à l'état haut. [0087] A l'instant t75 où l'impulsion CMD PWM disparait, les signaux s62, ON et s64 basculent à l'état bas. Le transistor MN est donc bloqué. Le transistor MP reste quant à lui bloqué sous l'effet du signal s48 qui est toujours à l'état haut. A l'instant suivant t71' qui correspond à l'apparition de l'impulsion suivante du signal CMD PWM, les signaux s62 et s64 rebasculent vers l'état haut (le signal GP étant toujours à l'état haut dans la mesure où le retard t2 initié par l'instant t75 n'est pas expiré). A l'instant t77, le retard t1 initié par l'instant t75 expire et le signal s46 bascule à l'état bas. Rien ne se passe dans la mesure où le signal GN est à l'état bas. Ce n'est qu'à l'instant t73' qui suit (expiration du retard t1 initié par l'instant t71') que le transistor MN est remis en conduction. L'expiration du retard t2 à l'instant t76 n'a aucun effet dans la mesure où le signal CMD PWN est déjà à l'état haut. 18 B17473 - 18-R0-0359 [0088] On notera qu'avec un rapport inverse entre les retards tl et t2 (retard t2 inférieur au retard tl), la seule conséquence est que le signal s48 passe à l'état bas avant la remise en conduction du transistor MN, mais cela n'a pas d'incidence. [0089] Ainsi pour des rapports cycliques extrêmes côté longues durées d'impulsions, on évite également toute conduction simultanée, quel que soit le rapport entre les retards tl et t2. [0090] Un avantage des modes de réalisation décrits est qu'ils garantissent une absence de chevauchement des signaux de commande générés des transistors MP et MN, quels que soient le rapport cyclique du signal d'entrée, le rapport entre les retards apportes par les éléments 46 et 48 et les relations entre le rapport cyclique et les durées des retards. La seule conséquence éventuelle est qu'avec des rapports cycliques extrêmes vers les valeurs faibles ou vers les valeurs élevées, la durée de l'impulsion (valeurs faibles) ou l'écart entre deux impulsions (valeurs élevées) n'est pas respecte. Toutefois, cela n'est en pratique pas gênant car on est déjà dans une situation extrême ou, ce qui importe, c'est d'éviter la conduction simultanée mais ou les périodes de conduction du transistor MN (rapport cyclique faible) ou du transistor MP (rapport cyclique élevé) sont de toute façon, d'après la consigne, négligeables devant les périodes de conduction de l'autre transistor. La seule contrainte a respecter est que chaque retard tl, t2 soit supérieur au temps de propagation dans celle des portes 42, 44, 62, 64 qui a le temps de propagation le plus élevé. En particulier, bien que l'on ait pris pour exemple des retards tl et t2 différents l'un de l'autre, ils peuvent être identiques. [0091] A titre d'exemple particulier de réalisation, on prévoit des retards tl et t2 compris entre environ 5 % et 19 B17473 - 18-R0-0359 environ 25 % de la période du signal CMD PWM de commande en modulation de largeur d'impulsion, de préférence de l'ordre de 10 % pour l'un, de préférence tl, et de l'ordre de 20 % pour l'autre, de préférence t2. [0092] Un autre avantage des modes de réalisation décrits est qu'ils ne requièrent pas de modification du signal de consigne CMD PWM. Ainsi, les modes de réalisation décrits sont compatibles avec les architectures existantes de commande. [0093] Un autre avantage des modes de réalisation décrits est qu'ils sont particulièrement simples à réaliser et, par exemple, à intégrer comme étage d'entrée d'un circuit de commande (driver) CMOS. [0094] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. [0095] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. En particulier, le choix des retards apportés par les inverseurs 46 et 48 est à la portée de l'homme du métier en fonction de l'application REVENDICATIONS1. Circuit de génération de signaux comportant des fonctions logiques (42, 44, 62, 64) et des éléments retardateurs (46, 46) configurés pour obtenir, à partir d'un premier signal impulsionnel (CMD_PWM), un deuxième et un troisième signal (GP, GN) numériques non chevauchants. 2. Circuit selon la revendication 1, dans lequel chacun des deuxième et troisième signaux (GP, GN) est obtenu par combinaison logique du premier signal (CMD_PWM) et d'une information retardée (s46, s46) de l'autre signal parmi les deuxième et troisième signaux. 3. Circuit selon la revendication 1 ou 2, dans lequel chacun des deuxième et troisième signaux (GP, GN) est obtenu à partir d'au moins une fonction logique de type OU (42 ; 64), au moins une fonction logique de type ET (62 ; 44) et au moins un élément retardateur (46, 48). 4. Circuit selon l'une quelconque des revendications 1 à 3, comportant : - une première fonction logique de type OU (42) de fourniture du deuxième signal (GP) et prenant en compte le premier signal (CMD PWM) et une information retardée (s46) du troisième signal (ON) ; et - une première fonction logique de type ET (44) de fourniture du troisième signal (ON) et prenant en compte le premier signal (CMD PWM) et une information retardée (s46) du deuxième signal (GP). 5. Circuit selon la revendication 4, comportant en outre : - une deuxième fonction logique de type ET (62) prenant en compte les premier et deuxième signaux (CMD PWM, GP) et un élément retardateur (46) du résultat de cette fonction, fournissant ladite information retardée (s46) du deuxième signal (GP) ; et 21 B17473 - 18-R0-0359 - une deuxième fonction logique de type OU (64) prenant en compte les premier et troisième signaux (CMD_PWM, GN) et un élément retardateur (48) du résultat de cette fonction, fournissant ladite information retardée (s48) du troisième signal (GN). 6. Circuit selon l'une quelconque des revendications 1 à 4, comportant : - une première borne (41) destinée à recevoir le premier signal (CMD PWM) ; - une première fonction logique de type OU (42) dont une première entrée est reliée à la première borne (41) et dont une sortie est reliée à une deuxième borne (43) destinée à fournir le deuxième signal (GP) ; - une première fonction logique de type ET (44) dont une première entrée est reliée à la première borne (41) et dont une sortie est reliée à une troisième borne (45) destinée à fournir le troisième signal (GN) ; - une deuxième fonction logique de type ET (62) dont une première entrée est reliée à la première borne (41), dont une deuxième entrée est reliée à la deuxième borne (43) et dont une sortie est reliée, par l'intermédiaire d'un premier élément retardateur (46), à la deuxième entrée de la première fonction logique de type ET (44) ; - une deuxième fonction logique de type OU (64) dont une première entrée est reliée à la première borne (41), dont une deuxième entrée est reliée à la troisième borne (45) et dont une sortie est reliée, par l'intermédiaire d'un deuxième élément retardateur (48), à la deuxième entrée de la première fonction logique de type OU (42). 7. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel le premier signal (CMD_PWM) est un signal modulé en largeur d'impulsions. 22 B17473 - 18-R0-0359 8. Circuit selon l'une quelconque des revendications 1 à 7, dans lequel les éléments retardateurs (46, 48) apportent des retards (tl, t2) compris entre environ 5 % et environ 25 96 de la période du premier signal (CMD_PWM). 9. Circuit de commande de deux transistors MOS (MP, MN) montés en série, comportant un circuit (6) selon l'une quelconque des revendications 1 à 8. 10. Convertisseur de puissance comportant : - au moins deux interrupteurs (MP, MN) en série entre deux bornes d'alimentation (12, 14) ; et - un circuit (6) selon l'une quelconque des revendications 1 à 8, lesdits deuxième et troisième signaux commandant respectivement les interrupteurs. 11. Convertisseur selon la revendication 10, dans lequel les interrupteurs sont respectivement un transistor MOS à canal P (MP) et un transistor MOS à canal N (MN). 12. Convertisseur selon la revendication 10 ou 11, dans lequel un point milieu de l'association en série des deux interrupteurs (MP, MN) est relié à un élément inductif (Lext).