Brevet FR3078824A1 — publié le 20190913

Description Titre de l'invention : Dispositif à Semiconducteur et Procédé de Fa- brication d'un Dispositif à Semiconducteur [0001] La présente invention a trait au domaine des dispositifs à semiconducteur. [0002] Selon un aspect, la présente invention concerne un dispositif de mémoire à semi- conducteur comprenant au moins une couche de semiconducteur contraint en plus d'une couche d'arrêt de gravure des contacts dans le but de modifier/réduire la probabilité de sortie, par effet tunnel, d'un électron d'une couche de piégeage de charge du dispositif de mémoire à semiconducteur. [0003] Des structures du type silicium contraint sur isolant (SSOI) sont susceptibles d'être utilisées dans le but d'améliorer la rétention des données dans des modules de mémoire ainsi que d'améliorer le gain en mobilité dans des transistors à effet de champ à structure métal-oxyde-semiconducteur (MOSFET). La performance d'une mémoire non volatile (NVM), telle qu'une mémoire flash, dépend de l'aptitude du dispositif à maîtriser le piégeage et la libération d'électrons. Un type particulier de mémoire consiste en une mémoire non volatile à grille flottante où la charge est piégée au sein d'un matériau polysilicium de la grille de mémoire, alors qu'un autre dispositif de mémoire non volatile consiste en une mémoire à structure SONOS où la charge est piégée au sein d'un empilement ONO. La grille est isolée électriquement des structures environnantes et l'isolation forme une barrière aux électrons. Dans une mémoire flash fiable, les électrons pourront être piégés au sein de la grille de mémoire pendant des années. La performance d'une mémoire est limitée par une faible probabilité que les électrons s'échappent à travers les barrières par effet tunnel. Le mécanisme physique sous-jacent, contribuant à une meilleure performance d'un substrat à semiconducteur contraint, consiste à réduire la probabilité de traversée par effet tunnel, par un électron, de barrières ménagées au sein d'une structure à semiconducteur. [0004] La probabilité de traversée par effet tunnel pourra s'exprimer par l'équation suivante (équation 1). [0005] eXp (Eq. 1) [0006] Dans l'équation 1, T est la probabilité de traversée par effet tunnel, E g est la bande d'énergie interdite du semiconducteur, m* est la masse réduite du système électrons-trous, également appelée masse de conductivité des électrons ou masse effective, e est le champ électrique, e est la charge des électrons et h est la constante de Planck. La 2 probabilité de traversée par effet tunnel pourra être réduite par manipulation des différents facteurs dans cette équation. [0007] L'inventeur a constaté qu'il était possible d'utiliser des substrats contraints dans un dispositif de mémoire aux fins d'améliorer la fiabilité de la mémoire. [0008] L'inventeur a également constaté qu'il était possible d'utiliser une couche d'arrêt de gravure des contacts (CESL) ou une double couche d'arrêt de gravure des contacts (DCESL), également connue sous le nom de double revêtement contraignant (DSL), dans un dispositif de mémoire à semiconducteur dans le but d'améliorer encore les caractéristiques de rétention des données et d'endurance de la mémoire. La CESL/ DCESL pourra être utilisée en plus d'un substrat contraint ou à sa place. [0009] L'inventeur a par ailleurs constaté que la fabrication de certaines couches d'oxyde du dispositif de mémoire au moyen d'un processus d'oxydation plasma à basse température pouvait encore améliorer les caractéristiques de rétention des données du dispositif de mémoire par réduction du budget thermique. [0010] Certains modes de réalisation préférés de l'invention vont être à présent décrits uniquement à titre d'exemple et en référence aux dessins joints, dans lesquels : [0011] la [fig.1] est une illustration des niveaux d'énergie d'un dispositif à semiconducteur selon un mode de réalisation de la présente invention ; [0012] la [fig.2] illustre une coupe transversale verticale d'un dispositif à semiconducteur comportant une couche de Si contraint et une CESL selon un mode de réalisation de la présente invention ; [0013] la [fig.3a] et [0014] la [fig.3b] illustrent des tracés de contours de l'épaisseur et de l'indice de réfraction d'une CESL à bas indice de réfraction selon l'invention ; et [0015] la [fig.4] illustre un tracé d'une caractérisation de rétention des données pour des mémoires NVM programmables une seule fois comportant soit une CESL de SiOxNy à bas indice de réfraction d'une épaisseur de 400 À, soit une CESL de Si3N4 d'une épaisseur de 450 À. [0016] En accord avec des modes de réalisation de l'invention, un substrat contraint pourra réduire la probabilité de traversée par effet tunnel, par un électron, d'une barrière des deux façons suivantes. [0017] En premier lieu, l'utilisation de substrats contraints en tension pourra permettre d'augmenter la hauteur de la barrière d'oxyde tunnel. En guise d'exemple, la contrainte réduirait les courants de fuite par effet tunnel par une augmentation de la hauteur de la barrière entre une couche de SiO2 et une couche de Si résultant de modifications de l'affinité électronique de Si et SiO2 induites par la contrainte. Dans le cas de mémoires à base de nitrure, le mécanisme principal de perte d'électrons aux températures élevées est le dépiégeage thermique des électrons stockés, l'énergie thermique étant suf- 3 fisamment grande pour surmonter la hauteur de la barrière. Le dépiégeage thermique des électrons est proportionnel à exp(-Ea/kT), où Ea est l'énergie d'activation du piège à électrons. La contrainte en tension pourra modifier la valeur de Ea dans l'oxynitrure, pour créer ainsi un piège plus profond et donc améliorer la fiabilité de la Rétention des Données de la mémoire à base de nitrure. [0018] En second lieu, la contrainte pourra permettre d'augmenter la valeur de la masse totale de conductivité des électrons m* pour réduire ainsi la probabilité de traversée par effet tunnel selon l'équation 1. La Figure 1 montre la structure des niveaux d'énergie d'un dispositif de mémoire. De gauche à droite, la Figure 1 montre une grille de commande de type N (2), une couche de SiO2 (4), une grille flottante de type N (6), une deuxième couche de SiO2 (8) et un substrat de silicium de type P (10). La grille de commande de type N (2) possède deux états propres d'énergie électronique (12 et 14). La hauteur de la barrière d'énergie fournie par la couche de SiO2 (4) est d'environ 9 eV. La différence d'énergie (indiquée par la flèche 16) entre la couche de SiO2 (4) et le plus haut niveau d'énergie de la grille de commande de type N (2) est d'environ 3,2 eV. Le substrat de silicium de type P (10) possède deux niveaux d'énergie (18 et 20). La grille flottante de type N (6) est le siège du stockage d'électrons (22) pour ainsi former une mémoire. La grille flottante de type N (6) possède un plus bas niveau d'énergie (24) et deux niveaux d'énergie plus élevés (26 et 28), lesquels niveaux d'énergie plus élevés sont créés suite à l'application d'une contrainte à la grille (6). [0019] La grille flottante de type N (6) montrée à la Fig. 1 est confinée par des barrières de SiO2 (4, 8), et des électrons (22) pourront se retrouver piégés dans la grille flottante (6). La contrainte en tension provoque une séparation de la bande de conduction et la création de deux niveaux d'énergie (26, 28) au sein de la grille flottante (6), désignés ici respectivement par EA2 et EA4. Le niveau inférieur EA2 est plus susceptible d'être peuplé par les électrons piégés que le niveau d'énergie supérieur EA4. La masse de conductivité des électrons du niveau d'énergie EA2 vaut 0,98 fois la masse des électrons libres, tandis que la masse de conductivité des électrons du niveau d'énergie EA4 vaut 0,19 fois la masse des électrons libres. Une masse de conductivité des électrons plus importante correspond à une valeur plus faible de la probabilité de traversée par effet tunnel conformément à Eq. 1. Le courant par effet tunnel (30) dans ces états s'en trouve sensiblement réduit du fait de la modification de la masse de conductivité par rapport à la masse de conductivité dans une maille non contrainte. [0020] Pour un Si massif non contraint, la bande de conduction comprend six vallées dé- générées. La dégénérescence reflète la symétrie cubique de la maille de Si. La masse effective pour une direction quelconque est inversement proportionnelle à la courbure de la relation de dispersion d'énergie dans cette direction. Il s'ensuit que la masse effective de chaque ellipsoïde est anisotrope, la masse transversale (perpendiculaire à 4 l'axe) donnée par m = 0,19m 0 étant sensiblement inférieure à la masse longitudinale (parallèle à l'axe) donnée par m = 0,98m 0 , où m 0 est la masse des électrons libres. La masse totale de conductivité des électrons m* s'obtient en ajoutant les contributions des six vallées dégénérées ; elle est donnée par l'équation 2. [0021] 4 (Eq. 2) [0022] où m = 0,19m 0 et m = 0,98m 0 . L'équation 2 exprimée par rapport à la masse des électrons libres est m*=0,047 m0, cette valeur étant largement inférieure à la masse de conductivité des électrons dans le niveau d'énergie inférieur séparé 26 et correspondant à une probabilité bien plus élevée de traversée par effet tunnel. [0023] Une façon différente de comprendre la modification induite par contrainte de la masse de conductivité des électrons consiste à considérer la modification de la forme de la maille atomique du matériau semiconducteur due à la contrainte. La masse de conductivité des électrons est fonction de la direction dans laquelle un électron se déplace à travers une maille. Si un silicium massif non contraint possède une structure de maille à symétrie cubique, un cristal de silicium sous contrainte, quant à lui, ne présentera pas la même symétrie et un électron se déplaçant à travers la maille contrainte possédera une masse de conductivité différente. [0024] La séparation générant le niveau 26 entraîne également une augmentation de la hauteur de la barrière de SiO2/Si et, de ce fait, une réduction du courant par effet tunnel. [0025] Un mode de mise en oeuvre de l'utilisation d'une contrainte en tension dans une mémoire consiste à choisir une couche de silicium contraint sur isolant (SSOI) exempt de SiGe. Le choix du SSOI exempt de SiGe plutôt qu'un substrat de Si/SiGe contraint sur isolant évite la diffusion de germanium. La diffusion de germanium réduit la valeur de E g dans l'équation 1, en augmentant de ce fait la probabilité de traversée par effet tunnel et en réduisant la fiabilité de la rétention des données de la NVM. Il est par conséquent préférable d'utiliser le SSOI, également connu sous l'acronyme SSDOI (silicium contraint directement sur isolant). [0026] Un avantage apporté par l'utilisation du SOI contraint exempt de SiGe, outre qu'elle permet d'éviter le problème de la diffusion de germanium, est qu'elle permet de s'affranchir également du problème de la nanotopographie grossière, ces deux problèmes étant associés à un processus à budget thermique élevé dans l'oxydation directe du SiGe au cours du processus de fabrication. L'utilisation d'un substrat de Silicium Germanium sur isolant (SGOI) conduira à une diffusion de Ge au cours du processus haute température utilisé pour la fabrication du dispositif. Pour éliminer ce problème, on utilise le Silicium Contraint sur Isolant (SSOI) plutôt que le SGOI. [0027] L'utilisation de la technologie du SOI totalement déserté pourra s'avérer avantageuse pour la formation de substrats de Si contraint de 20 à 50 nm d'épaisseur à partir de SSOI exempt de SiGe. Les dispositifs à SOI de type totalement déserté ont l'avantage d'éliminer les effets canaux courts et les effets de substrat flottant dus à un empilement de charge. L'utilisation du silicium contraint totalement déserté sur isolant (FD-SSOI) pour former un film mince de Si de 20 à 50 nm permet la mise en oeuvre du concept de Si contraint pour des dispositifs à structure SONOS et CMOS. Le FD-SSOI pourra également accroître la mobilité des électrons et des trous dans un MOSFET à SOI contraint aussi bien de type N que de type P pour des zones de canal, de grille et de source/drain, selon l'axe de contrainte en tension/compression (biaxial ou uniaxial). [0028] Comme évoqué plus haut, un avantage d'un dispositif à SOI de type totalement déserté est l'élimination de l'effet canaux courts et de l'effet de substrat flottant dus à un empilement de charge. L'effet de substrat flottant est une anomalie électrique qui apparaît généralement dans les dispositifs partiellement désertés. Il est possible de remédier au problème de l'effet de substrat flottant soit en prévoyant un contact de substrat pour le dispositif, soit, comme on le propose ici, en utilisant le concept de dispositif totalement déserté pour éliminer l'effet. [0029] La technologie des dispositifs à SOI totalement déserté pourra être associée à l'Isolation par Tranchées Profondes (DTI). La DTI présente l'avantage d'une meilleure fiabilité des NVM et d'une plus grande densité d'implantation. Le dispositif offre également des possibilités plus larges d'intégration des NVM grâce à la technologie du SOI. [0030] Plus particulièrement, le dispositif pourra consister en une mémoire non volatile à structure semiconducteur-oxyde-nitrure-oxyde-semiconducteur (SONOS) à base de nitrure à canal N à l'échelle nanométrique avec DTI sur un substrat de silicium contraint totalement déserté sur isolant (FD-SSOI). Le dispositif pourra utiliser la technologie métal-oxyde-semiconducteur complémentaire (CMOS) basée sur le SOI. L'utilisation d'une approche par ingénierie des contraintes basée sur la technologie des semiconducteurs de l'état de la technique permet d'obtenir une meilleure fiabilité des NVM en termes de rétention des données. Cette fiabilité accrue s'obtient par introduction d'une contrainte en tension induite au cours de la fabrication, cette contrainte étant susceptible de conduire à des modifications par contrainte de la hauteur de la barrière de SiO2/Si et à des modifications de l'énergie d'activation des pièges dans les mémoires basées sur des pièges dans le nitrure. L'utilisation du FDSSOI pour des dispositifs à structure SONOS et CMOS permet d'accroître la mobilité des électrons et des trous dans un MOSFET à SOI contraint aussi bien de type N que de type P. 6 [0031] Un module à DTI fabriqué sur un substrat de SOI offre une très bonne isolation vis- à-vis du Si massif avec une capacité parasite réduite, couplée à une très bonne isolation des structures de caissons N et P, ce qui permet de réduire la consommation d'énergie et la diaphonie entre les structures de caissons N et P. L'avantage d'une conception DTI sans risque de verrouillage offre la possibilité d'une densité d'implantation accrue des circuits pour une meilleure miniaturisation des échelles. La mise en oeuvre du concept DTI entre des blocs de plan mémoire permet la réduction des courants de fuite en mode inactif des macroblocs dans leur totalité (courants de fuite à l'état bloqué). Une plus grande densité du dispositif peut être obtenue par une simplification des structures d'isolation latérales et verticales permettant d'accroître la densité d'implantation des circuits, notamment dans un circuit de périphérie pour un macrobloc de NVM. [0032] L'association des caractéristiques et des techniques évoquées plus haut permet la fa- brication d'un dispositif de mémoire microélectronique portable à faible consommation d'énergie. Une "macro NVM à structure SONOS" pourra être élaborée avec l'architecture de canaux de grille à structure SONOS sous contrainte en tension sur un substrat de SOI totalement déserté exempt de SiGe, isolé par la technologie DTI. Cette macro NVM à structure SONOS convient à des applications dans des environnements de rayonnements à haute énergie du fait de meilleures propriétés de résistance aux rayonnements réduisant le taux d'erreurs logiques de la mémoire. Les avantages sont ceux d'une capacité parasite réduite, d'une architecture sans risque de verrouillage et d'une densité d'implantation accrue des circuits. Cet agencement permet en outre d'éliminer le taux d'erreurs logiques ou la corruption des données d'un plan mémoire, dus aux rayons cosmiques et au bruit de fond radioactif naturel. [0033] Un mode de réalisation de la présente invention est illustré à la Fig. 2 et décrit dans la suite. La description porte d'abord sur la structure puis sur le processus de fabrication. [0034] Un exemple d'un dispositif à semiconducteur obtenu par le processus exposé brièvement plus haut est montré à la Fig. 2. Une plaquette poignée (32) est dotée d'une surface de dessus sensiblement plane. Sur la surface de dessus de la plaquette poignée (32), une couche de SiO2 (34) est dotée d'une épaisseur d'environ 1 micromètre. Au-dessus de la couche de SiO2 (34), une couche de Si contraint (36) est dotée d'une épaisseur d'environ 20 à 50 nanomètres. Une ou plusieurs couches à DTI (38) sont formées pour s'étendre depuis le dessus de la couche de Si contraint (36) jusqu'à la plaquette poignée (32) de manière à isoler toutes les couches de semiconducteur formées par-dessus la plaquette poignée (32) d'un côté d'une DTI (38) de celles de l'autre côté de la DTI (38). Une STI en tension (40) est formée pour s'étendre depuis une couche de dessus et pénétrer dans la couche de SiO2 (34) sans toutefois parvenir à la plaquette poignée (32). 7 [0035] Des grilles sont formées par-dessus la couche de Si contraint (36) et en incrustation partielle dans la couche de Si (36). Des exemples sont illustrés par une grille à structure SONOS (44) et une grille d'accès (46). Le matériau des grilles proprement dites est le polysilicium (48) et les grilles ainsi que les surfaces les séparant sont recouvertes de siliciure de Ni (50). Une couche d'arrêt de gravure des contacts (CESL) ou une double couche d'arrêt de gravure des contacts (DCESL) (42) est formée pardessus la couche de siliciure de Ni (50). Des couches d'oxyde de grille (GOX) (54) dont la croissance se fait par oxydation plasma à basse température et des couches d'oxynitrure (52) sont formées entre le polysilicium (48) des grilles et la couche de Si contraint (36). Les grilles sont connectées par un matériau semiconducteur dopé N+ (56). [0036] Le dispositif montré à la Fig. 2 illustre comment créer un état de contrainte sur une grille à structure SONOS de canal N totalement déserté et une grille d'accès ou une grille de sélection à l'aide du SSOI exempt de SiGe avec DTI pour un plan de NVM en association avec une CESL ou une DCESL. Des procédés de fabrication de semiconducteurs classiques sont utilisés pour obtenir une cellule de NVM à forte densité d'implantation à l'aide de l'ingénierie des contraintes, pour assurer une comptabilité totale de ce dispositif avec les processus CMOS à l'échelle nanométrique. [0037] Un procédé de fabrication du dispositif montré à la Fig. 2 va être à présent décrit. Un oxyde tampon est formé sur un substrat de plaquette de SSOI exempt de SiGe prêt à l'emploi, et une couche de SiN est déposée sur le substrat. Une région active est alors définie par une étape de masquage. Une isolation de la région active est formée par gravure anisotrope de la couche de SiN, de l'oxyde tampon et d'une certaine profondeur du substrat de plaquette de manière à former des structures d'isolation par tranchées profondes (STI) (40) ; s'ensuit un autre masque lithographique visant à définir des régions de DTI plus profondes (38). Les régions de DTI s'étendent depuis la surface du dispositif jusqu'à l'interface d'oxyde enterrée (32) de la plaquette poignée. Les tranchées de STI et les tranchées de DTI sont soumises à un traitement par oxydation de revêtement avant d'être remplies d'un matériau isolant à base d'oxyde de silicium sous tension par HDP, suivi d'un matériau isolant de DTI plus épais obtenu par LPTEOS (autrement dit, un dépôt chimique en phase vapeur sous pression réduite utilisant comme matière première l'orthosilicate de tétraéthyle). Un polissage chimique et mécanique permet d'éliminer les oxydes de silicium indésirables au-dessus de la couche de SiN recouvrant la région active. La région active, l'isolation STI et l'isolation DTI sont désormais formées. [0038] Une couche d'oxyde thermique sacrificiel est ensuite formée par croissance suivie de divers masques de formation de cellules à structure SONOS, notamment un masque d'implantation de caissons à structure SONOS, un dépôt de nitrure, un masque 8 d'implantation de canaux à structure SONOS pour l'optimisation des tensions de seuil à structure SONOS, des étapes de nettoyage, des étapes d'élimination du nitrure et de l'oxyde thermique sacrificiel et un processus d'oxydation de l'ONO exclusif de l'état de la technique. Dès lors, les étapes suivantes comprennent un masquage pour l'élimination de l'ONO de la région hors SONOS. Le processus d'oxydation de l'ONO consiste en une étape de réoxydation du silicium par oxydation thermique rapide ou, en variante, par un processus d'oxydation plasma à basse température. Dans l'approche par réoxydation, une partie de l'oxynitrure à l'intérieur de l'empilement NO devient l'oxyde de dessus de l'empilement ONO final. On entend par basse température, dans le contexte d'une oxydation plasma, un processus d'oxydation plasma mis en oeuvre à 400 degrés Celsius ou moins, de préférence à 300 degrés Celsius ou moins. La température du processus d'oxydation plasma se définit généralement comme la température à laquelle la plaquette/le substrat sont chauffés lors de l'oxydation plasma. L'oxydation du silicium dans un plasma d'oxygène assure une croissance maîtrisée de films minces de haute qualité de dioxyde de silicium à des températures descendant jusqu'à la température ambiante, sous vide propre dans un réacteur à paroi froide. Les propriétés physiques des couches d'oxyde formées par oxydation plasma à basse température s'avèrent très similaires à celles des couches d'oxyde formées par croissance thermique. Les inventeurs ont constaté que l'utilisation d'un processus d'oxydation plasma à basse température assurait la formation d'une couche d'oxyde de haute qualité pour un budget thermique inférieur à celui, par ex., des processus d'oxydation par production de vapeur in situ (ISSG) ou au four. Le budget thermique réduit pourra conduire à une meilleure rétention des données dans la cellule de mémoire non volatile dans la mesure où le processus d'oxydation plasma à basse température fait moins chauffer le dispositif durant la fabrication de la couche d'oxyde tunnel. On sait que le chauffage affecte potentiellement la répartition des dopants au sein du substrat de silicium. L'oxydation plasma à basse température évite par ailleurs le relâchement, autrement dit la réduction, de la contrainte au sein de la couche de silicium contraint sur isolant (SSOI). Cette approche se traduit également par des améliorations de la rétention des données, par exemple dans des dispositifs utilisant une couche de SSOI telle que décrite ici. [0039] Les transistors I/O et les caissons de transistors de grille d'accès et/ou de grille de sélection sont formés par diverses étapes de masquage d'implantation et de nettoyage à l'instar des processus logiques CMOS classiques. [0040] La couche d'oxyde sacrificielle et la couche de nitrure (uniquement sur la zone à structure SONOS) sont ensuite éliminées par nettoyage humide consistant respectivement en un trempage dans une solution tampon de HF (fluorure d'hydrogène) et en un décapage à l'acide phosphorique chaud, préalablement à la croissance d'un premier 9 oxyde de grille thermique. Pour un processus à double oxyde, avec une première zone d'oxyde d'une première épaisseur d'oxyde et une deuxième zone d'oxyde d'une deuxième épaisseur d'oxyde, un double masque de grille est utilisé pour recouvrir la première zone d'oxyde envisagée. Le premier oxyde de grille est éliminé de la deuxième zone d'oxyde par nettoyage humide et le masque est retiré. La croissance d'un deuxième oxyde de grille thermique permet dès lors de définir l'épaisseur d'oxyde de grille finale dans les première et deuxième zones d'oxyde. La croissance des oxydes de grille s'effectue par oxydation au four ou par oxydation plasma à basse température. Plus particulièrement, la croissance de la couche d'oxyde tunnel de l'empilement ONO pourra s'effectuer au moins en partie par oxydation plasma à basse température associée à une étape de traitement par oxydation au four. L'oxydation plasma à basse température pourra contribuer à prévenir le relâchement de la couche contrainte de SSOI en raison de son influence réduite en termes de budget thermique. La formation de l'oxyde de dessus de l'empilement ONO par oxydation plasma à basse température pourra par ailleurs garantir une plus grande fiabilité globale de la cellule de mémoire à structure SONOS et apporter une plus grande souplesse d'intégration en raison de l'influence réduite en termes de budget thermique du processus d'oxydation plasma à basse température par rapport, par ex., à une oxydation thermique rapide ou à une oxydation au four. [0041] Suite au dépôt du polysilicium de grille, tous les transistors sont alors définis par un masque de polysilicium sur la zone active, et le polysilicium indésirable dans la zone non recouverte par le masque est retiré par gravure anisotrope. Cette étape est suivie de diverses étapes de masquage, d'implantations LDD et de nettoyage. Une paroi latérale de polysilicium en forme de L est dès lors formée, préalablement aux implantations de sources/drains et à une siliciuration du Ni. [0042] Une couche d'arrêt de gravure des contacts (CESL) est ensuite déposée. Une technique de couche/revêtement d'arrêt de gravure des contacts est mise en oeuvre après siliciuration de la plaquette par dépôt d'un revêtement contraint au-dessus de l'empilement de grilles. Selon un mode de réalisation préféré, la CESL pourra présenter un indice de réfraction bas. En guise d'exemple, l'indice de réfraction pourra être inférieur à 1,90, de préférence compris entre 1,65 et 1,8. Selon un mode de réalisation, l'indice de réfraction de la CESL pourra valoir 1,72 ± 0,05. La couche CESL pourra être contrainte en tension ou en compression. La valeur de l'indice de réfraction pourra représenter l'indice de réfraction à des longueurs d'onde optiques, par ex. dans la plage de longueurs d'onde de 400 nm à 800 nm. Des films de nitrure contraints connus dans l'état de la technique pourront présenter des indices de réfraction plus élevés, par ex. de l'ordre de 2,0. [0043] La CESL pourra consister en une CESL double (DCESL), également connue sous le nom de double revêtement contraignant (DSL). Pour la fabrication de la DCESL, on procède tout d'abord au dépôt d'une couche d'oxynitrure que l'on grave ensuite dans des zones souhaitées au moyen d'un masque. On procède ensuite au dépôt de la couche d'oxynitrure à bas indice de réfraction (LRI), suivi d'une gravure supplémentaire à l'aide d'un masque visant à protéger le film d'oxynitrure à LRI dans des zones souhaitées. Une double CESL pourra présenter des zones qui appliquent une contrainte en tension aux couches sous-jacentes et d'autres zones qui appliquent une contrainte en compression aux couches sous-jacentes. [0044] L'étape finale consiste à réaliser une métallisation de fin de ligne (BEOL) à l'aide de procédés de fabrication de semiconducteurs à l'échelle nanométrique. Les transistors de cellules à structure SONOS, transistors I/O et transistors de grille d'accès (46) ou de grille de sélection nécessaires sont ensuite fabriqués. [0045] L'épaisseur de la CESL est normalement comprise entre 300 À et 500 À. Dans un exemple, l'épaisseur de la CESL est d'environ 400 À. La recette de processus du matériau de la CESL de SiO,Ny à LRI est indiquée dans le tableau ci-dessous : [0046] [Tableauxl] CESL à LRI (Paramètre s dominants) SiH4, sccm N20, sccm RapportN2 O: SiH4 Indice deréfraction (RI) 52 180 3,462 1,72 ± 0,05 [0047] La Figure 3a illustre un tracé de contours de la variation d'épaisseur d'une CESL à LRI fabriquée selon la recette ci-dessus. La Figure 3b illustre un tracé de contours de l'indice de réfraction d'une CESL à LRI fabriquée selon la recette ci-dessus. [0048] L'utilisation de la CESL d'oxynitrure de silicium à LRI de la présente invention améliore d'autant les avantages en termes de performance apportés par l'utilisation de la technologie du SOI totalement déserté associée à l'isolation par tranchées profondes (DTI). À titre d'exemple, ses avantages comprennent une meilleure fiabilité de la NVM et une plus grande densité d'implantation. L'invention offre par conséquent une solution d'intégration améliorée de la NVM dans l'ingénierie des contraintes de la technologie du SOI et la fabrication des dispositifs de mémoire, tant pour les mémoires à grille flottante que pour les mémoires à structure SONOS. [0049] Qui plus est, l'introduction de la CESL de SiOxNy à LRI permet une normalisation de la CESL pour de multiples applications sans aucun problème d'incompatibilité. En guise d'exemple, il s'est avéré que la même CESL à LRI convenait à un large éventail d'applications, notamment : la logique, l'analogique, la super-jonction haute tension, les photodiodes/détecteurs, les NVM à grille flottante et les NVM à structure SONOS. Ceci constitue un avantage en termes d'intégration et de rationalisation de la production, et permet également de remédier aux éventuels problèmes 11 d'incompatibilité liés, par exemple, au fait qu'une CESL à indice de réfraction plus élevé pourra toujours convenir à une NVM mais sera inutilisable avec un photo-détecteur. Les films de nitrure contraints connus dans l'état de la technique pourront ne pas convenir aux applications de photodétecteurs, contrairement à une CESL à bas indice de réfraction selon la présente invention. [0050] Les dispositifs de mémoire selon la présente invention pourront être moins sensibles aux erreurs logiques ou à la corruption des données dues aux rayons cosmiques et au bruit de fond radioactif naturel. Ceci est dû à l'amélioration des caractéristiques d'endurance et de rétention des données apportée par l'ingénierie des contraintes appliquée à la fois à la couche de SSOI et à la CESL. [0051] Concernant la rétention des données dans le dispositif de mémoire à grille flottante, on pourra quantifier la fiabilité améliorée par la relation suivante : SiO,Ny à LRI de 400 À > Si3N4 de 450 À > SiO,Ny de 400 À. La marge associée à la recette de la CESL de SiO,Ny à LRI de 400 À (variations de ± 10 sccm) a, quoi qu'il en soit, encore mis en évidence de meilleures propriétés de rétention des données de la NVM à grille flottante par rapport à un film de nitrure Si3N4 fortement contraint de 450 À. [0052] La Figure 4 illustre un tracé de mesures de rétention des données effectuées pour des mémoires NVM programmables une seule fois comportant soit une CESL de SiO,Ny à LRI de 400 À, soit une CESL de Si3N4de 450 À. On note une nette amélioration de la rétention des données avec la CESL à LRI. [0053] Si l'invention a été décrite dans le contexte de modes de réalisation préférés présentés ci-dessus, il est toutefois entendu que ces modes de réalisation ne sont donnés qu'à titre illustratif et que les revendications n'y sont pas limitées. L'homme de métier saura, à la lumière de la description, apporter des modifications et variantes, lesquelles sont réputées rentrer dans la portée des revendications annexées. Chaque caractéristique décrite ou illustrée dans le présent mémoire pourra être incorporée dans l'invention, soit seule, soit associée de façon judicieuse à toute autre caractéristique décrite ou illustrée ici. 12 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6] [Revendication 7] [Revendication 8] [Revendication 9] [Revendication 10] [Revendication 11]