Brevet FR3075446A1 — publié le 20190621

B16054 - DD17938 1 CIRCUIT MEMOIRE ADAPTE A METTRE EN OEUVRE DES OPERATIONS DE CALCUL Domaine La presente demande concerne le domaine des circuits mei-noire. Elle vise plus particulierement un circuit mei-noire adapte a mettre en oeuvre des operations de calcul. Exposé de fart anterieur Il a déjà ete propose, dans la demande de brevet francais N°16/54623 deposee par le demandeur le 24 mai 2016, un circuit mei-noire adapte non seulement a stocker des donnees, mais aussi a effectuer, in-situ, lors d'acces au contenu de la mei-noire, un certain nombre d'operations logiques et/ou arithmetiques ayant pour operandes des donnees stockees dans la mei-noire. Ce circuit comprend, comme dans un circuit mei-noire classique, une pluralite de cellules elementaires agencees en matrice selon des rang-6es et des colonnes, et un circuit de controle adapte a mettre en oeuvre des operations de lecture ou d'ecriture de donnees dans des rang-6es ou des portions de rang-6es de la matrice. A la difference d'un circuit mei-noire classique dans lequel une seule rang-6e de la matrice peut etre selectionnee a la fois lors d'une operation de lecture (et d'ecriture), le circuit de controle est adapte a selectionner simultanement en lecture une pluralite de rang-6es de B16054 - DD17938 2 la matrice de facon a realiser une operation logique ayant pour operandes les donnees contenues dans les rang-6es selectionnees. Un probleme qui se pose dans un tel circuit mei-noire est celui de l'adressage des donnees operandes lors de la mise en 5 oeuvre d'une operation de calcul. En effet, dans un circuit mei-mire classique de N rang-6es, au N est un entier superieur ou egal a 2, le circuit de controle comprend generalement un decodeur d'adresse de rang-6e unique adapte a recevoir une adresse codee sur log2(N) bits (par exemple sur 10 bits pour une mei-noire de 1024 10 rang-6es), et a activer la rang-6e correspondante en vue d'une operation de lecture (ou d'ecriture) dans cette rang-6e. Pour permettre d'activer simultanement en lecture K rang-6es distinctes de la matrice de facon a realiser une operation logique a K operandes, au K est un entier superieur ou egal a 2, une 15 possibilite serait de repliquer K fois le decodeur d'adresse de rang-6e, de facon a pouvoir transmettre simultanement les K adresses d'operandes au circuit de controle lors de la mise en oeuvre d'une operation de calcul. Cette solution implique toutefois une augmentation importante de la surface et de la 20 consommation energetique du circuit, notamment lorsque le nombre K d'operandes que l'on souhaite pouvoir traiter simultanement est important. Résumé Ainsi, un mode de realisation prevoit un circuit mei-noire 25 comportant une pluralite de cellules elementaires agencees en matrice selon des rang-6es et des colonnes, et un circuit de controle, dans lequel chaque cellule elementaire comporte : un premier noeud de stockage d'un bit de donnee ; 30 un premier transistor reliant le premier noeud de stockage a une premiere piste conductrice et ayant sa grille reliee a une deuxieme piste conductrice ; et des deuxieme et troisieme transistors relies en serie entre un premier noeud d'application d'un potentiel de reference 35 et une troisieme piste conductrice, la grille du deuxieme B16054 - DD17938 3 transistor etant reliee au premier noeud de stockage et la grille du troisieme transistor etant reliee a une quatrieme piste conductrice, dans lequel les cellules elementaires d'une meme rang-6e 5 sont reliees par leurs deuxiemes et troisiemes pistes conductrices et les cellules d'une meme colonne sont reliees par leurs premieres et quatriemes pistes conductrices, et dans lequel le circuit de controle est adapte a mettre en oeuvre une operation de lecture verticale d'un mot dans une 10 colonne de la matrice, comprenant : l'application d'un signal de commande a l'etat passant du troisieme transistor sur la quatrieme piste conductrice de la colonne contenant le mot a lire ; et la lecture des bits du mot sur les troisiemes pistes 15 conductrices des rang-6es contenant le mot a lire. Selon un mode de realisation, le circuit de controle est en outre adapte a mettre en oeuvre une operation de lecture horizontale d'un mot dans une rang-6e de la matrice, comprenant : l'application d'un signal de commande a l'etat passant 20 du premier transistor sur la deuxieme piste conductrice de la rang-6e contenant le mot a lire ; et la lecture des bits du mot sur les premieres pistes conductrices des colonnes contenant le mot a lire. Selon un mode de realisation, le circuit de controle est 25 en outre adapte a mettre en oeuvre une operation logique a plusieurs operandes stockes dans des colonnes distinctes, comprenant : l'application simultanee d'un signal de commande a l'etat passant du troisieme transistor sur les quatriemes pistes 30 conductrices des colonnes contenant les operandes ; la lecture, sur les troisiemes pistes conductrices des rang-6es contenant les operandes, des bits du resultat de l'operation logique. Selon un mode de realisation, le circuit de controle est 35 adapte, lors de la mise en oeuvre de l'operation logique, a B16054 - DD17938 4 realiser une operation initiale de lecture horizontale d'un mot de selection d'operandes dans une rang-6e de la matrice, puis a appliquer le signal de commande a l'etat passant du transistor sur les quatriemes pistes conductrices des colonnes identifiees 5 comme operandes dans le mot de selection d'operandes. Selon un mode de realisation, le circuit de controle est en outre adapte a mettre en oeuvre une operation d'ecriture verticale d'un mot dans une colonne de la matrice, comprenant : l'application des bits a ecrire sur les deuxiemes pistes 10 conductrices des rang-6es contenant le mot a ecrire ; et l'application simultanee d'un signal d'ecriture d'une premiere valeur binaire sur la premiere piste conductrice de la colonne contenant le mot a ecrire. Selon un mode de realisation, le circuit de controle est 15 en outre adapte, lors de la mise en oeuvre d'une operation d'ecriture verticale, avant ou apres l'etape d'application des bits a ecrire sur les deuxiemes pistes conductrices des rang-6es contenant le mot a ecrire et d'application simultanee d'un signal d'ecriture d'une premiere valeur binaire sur la premiere piste 20 conductrice de la colonne contenant le mot a ecrire, a: appliquer les bits complementaires des bits a ecrire sur les deuxiemes pistes conductrices des rang-6es contenant le mot a ecrire ; et appliquer simultanement un signal d'ecriture d'une 25 deuxieme valeur binaire sur la premiere piste conductrice de la colonne contenant le mot a ecrire. Selon un mode de realisation, chaque cellule elementaire comporte en outre : un deuxieme noeud de stockage d'un bit de donnee 30 complementaire du bit stocke sur le premier noeud de stockage de la cellule ; un quatrieme transistor reliant le deuxieme noeud de stockage a une cinquieme piste conductrice et ayant sa grille reliee a la deuxieme piste conductrice ; et B16054 - DD17938 5 des cinguieme et sixieme transistors relies en serie entre un deuxieme noeud d'application d'un potentiel de reference et une sixieme piste conductrice, la grille du cinquieme transistor etant reliee au deuxieme noeud de stockage et la grille 5 du sixieme transistor etant reliee a une septieme piste conductrice, les cellules elementaires d'une meme rang-6es etant reliees par leurs sixiemes pistes conductrices et les cellules d'une meme colonne etant reliees par leurs cinquiemes et sixiemes 10 pistes conductrices. Selon un mode de realisation, dans chaque cellule elementaire, les troisieme et sixieme pistes conductrices sont confondues. Selon un mode de realisation, dans chaque cellule 15 elementaire, les troisieme et sixieme pistes conductrices sont distinctes. Selon un mode de realisation, le circuit de controle est adapte, lors de la mise en oeuvre d'une operation logique a plusieurs operandes stockes dans des colonnes distinctes, a : 20 appliquer simultanement un signal de commande a l'etat passant du troisieme transistor sur les quatriemes pistes conductrices des colonnes contenant les operandes et un signal de commande a l'etat passant du sixieme transistor sur les septiemes pistes conductrices des colonnes contenant les operandes ; et lire sur les troisiemes pistes conductrices des rang-6es contenant les operandes, les bits du resultat de l'operation logique, et lire sur les sixiemes pistes conductrices des rang-6es contenant les operandes, les bits du resultat de l'operation logique complementee. Selon un mode de realisation, chaque cellule elementaire comporte en outre un septieme transistor reliant le premier noeud de stockage a une huitieme piste conductrice et ayant sa grille reliee a une neuvieme piste conductrice, et les cellules elementaires d'une meme rang-6e sont reliees par leurs neuviemes B16054 - DD17938 6 pistes conductrices et les cellules elementaires d'une meme colonne sont reliees par leurs huitiemes pistes conductrices. Selon un mode de realisation, le circuit de controle est adapte, lors de la mise en oeuvre d'une operation d'ecriture 5 verticale d'un mot dans une colonne de la matrice, a : appliquer les bits a ecrire sur les deuxiemes pistes conductrices des rang-6es contenant le mot a ecrire et appliquer les bits complementaires des bits a ecrire sur les neuviemes pistes conductrices des rang-6es contenant le mot a ecrire ; et 10 appliquer simultanement un signal d'ecriture d'une premiere valeur binaire sur la premiere piste conductrice de la colonne contenant le mot a ecrire et un signal d'ecriture d'une deuxieme valeur binaire sur la huitieme piste conductrice de la colonne contenant le mot a ecrire. 15 Breve description des dessins Ces caracteristiques et avantages, ainsi que d'autres, seront exposés en detail dans la description suivante de modes de realisation particuliers faite a titre non limitatif en relation avec les figures jointes parmi lesquelles : 20 la figure 1 est un schema electrique detaille d'un exemple d'une cellule elementaire d'un circuit mei-noire selon un mode de realisation ; la figure 2 est un schema electrique simplifie d'un exemple d'un circuit mei-noire selon un mode de realisation ; 25 la figure 3 est une representation simplifiee du circuit mei-noire de la figure 2, illustrant un exemple d'agencement des donnees dans la matrice de cellules elementaires du circuit ; la figure 4 represente de facon schematique un autre exemple de realisation d'un circuit mei-noire ; 30 la figure 5 represente de facon schematique une variante de realisation du circuit mei-noire de la figure 4 ; la figure 6 represente de facon schematique une autre variante de realisation du circuit mei-noire de la figure 4 ; B16054 - DD17938 7 la figure 7 est un schema electrique detaille d'un autre exemple de realisation d'une cellule elementaire d'un circuit mei-noire selon un mode de realisation ; et la figure 8 est un schema electrique detaille d'un autre 5 exemple de realisation d'une cellule elementaire d'un circuit mei-noire selon un mode de realisation. Description detainee De memes elements ont ete designes par de memes references dans les differentes figures. Par souci de clarte, 10 seuls les elements utiles a la comprehension des modes de realisation decrits ont ete representes et sont detailles. Dans la description qui suit, les references a des signaux de niveau haut et bas doivent etre interpretees de facon relative, comme correspondant a deux etats distincts des signaux binaires traites 15 par les circuits decrits. A titre d'exemple, les signaux de niveau haut correspondent a des potentiels de l'ordre d'un potentiel d'alimentation haut VDD des circuits decrits (par exemple egal a VDD a 0,5 V pres), et les signaux de niveau bas correspondent a des potentiels de l'ordre d'un potentiel d'alimentation bas GND 20 des circuits decrits (par exemple egal a GND a 0,5 V pres). Selon un aspect d'un mode de realisation, on prevoit un circuit mei-noire adapte non seulement a stocker des donnees, mais aussi a effectuer, in-situ, lors d'acces au contenu de la mei-noire, un certain nombre d'operations logiques et/ou arithmetiques ayant 25 pour operandes des donnees stockees dans le circuit. Les resultats des calculs peuvent etre transmis a des circuits externes a la mei-noire, et/ou etre reecrits dans la mei-noire sans transiter par des circuits externes a la mei-noire, et notamment par un bus de donnees externe a la mei-mire. 30 La figure 1 est un schema electrique detaille d'un exemple d'une cellule elementaire 10 d'un circuit mei-mire selon un mode de realisation. La cellule elementaire 10 de la figure 1 est une cellule a dix transistors. Elle comprend une cellule de stockage SRAM 12 35 a six transistors, et deux ports de lecture RPT et RPF a deux B16054 - DD17938 8 transistors chacun. On notera toutefois que les modes de realisation decrits peuvent etre adaptes a d'autres types de cellules, et notamment a une cellule similaire a la cellule 10 mais comprenant un unique port de lecture, c'est-d-dire une 5 cellule a huit transistors. La cellule de stockage 12 comprend deux inverseurs (deux transistors chacun) mantes en antiparallele entre un premier noeud BLTI de stockage d'un bit de donnee, et un deuxieme noeud BLFI de stockage d'un bit de donnee complementaire du bit stocke sur le noeud BLTI. La cellule de stockage 12 comprend 10 en outre un premier transistor d'acces Tl, reliant par ses noeuds de conduction le noeud BLTI a une piste conductrice HBLT VWLT, et un deuxieme transistor d'acces T2, reliant par ses noeuds de conduction le noeud BLFI a une piste conductrice HBLF VWLF. Les grilles des transistors T1 et T2 sont reliees a une meme piste 15 conductrice HWL VBL. Le port de lecture RPT comprend deux transistors T3 et 14 montes en serie via leurs noeuds de conduction entre une piste conductrice VGNDT d'application d'un potentiel de reference et une piste conductrice RBL. Le transistor T3 est situe cote piste VGNDT et a sa grille reliee au noeud BLTI, et le 20 transistor T4 est situe cote piste RBL et a sa grille reliee a une piste conductrice RWLT. Le port de lecture RPF comprend deux transistors T5 et 16 montes en serie via leurs noeuds de conduction entre une piste conductrice VGNDF d'application d'un potentiel de reference et la piste conductrice RBL. Le transistor T5 est situe 25 cote piste VGNDF et a sa grille reliee au noeud BLFI, et le transistor T6 est situe cote piste RBL et a sa grille reliee a une piste conductrice RWLF. Dans cet exemple, les transistors Tl, T2, T3, T4, T5, T6 sont des transistors MOS a canal N. La figure 2 est un schema electrique simplifie d'un 30 exemple d'un circuit mei-noire selon un mode de realisation. Le circuit mei-noire de la figure 2 comprend une pluralite de cellules elementaires identiques ou similaires a la cellule 10 de la figure 1, agencees en matrice selon des rang-6es ayant une premiere direction (horizontale dans l'orientation de la figure 2) et des colonnes ayant une deuxieme direction distincte de la premiere B16054 - DD17938 9 direction, par exemple orthogonale a la premiere direction (verticale dans l'orientation de la figure 2). Dans l'exemple de la figure 2, la matrice de cellules elementaires comprend N rang-6es et M colonnes, au M et N sont des entiers superieurs ou 5 egaux a 2. Dans cet exemple, chaque cellule elementaire de la matrice est designee par la reference 10i,j, au i est un entier allant de 1 a N designant le rang de la rang-6e a laquelle appartient la cellule et j est un entier allant de 1 a M designant le rang de la colonne a laquelle appartient la cellule. 10 Les cellules d'une meme rang-6e sont interconnectees via leurs pistes conductrices HWL VBL et via leurs pistes conductrices RBL, et les cellules d'une meme colonne sont interconnectees via leurs pistes conductrices RWLT, via leurs pistes conductrices VGNDT, via leurs pistes conductrices HBLT VWLT, via leurs pistes 15 conductrices HBLF VWLF, via leurs pistes conductrices VGNDF, et via leurs pistes conductrices RWLF. En d'autres termes, les cellules d'une meme rang-6e partagent une meme piste conductrice HWL VBL et une meme piste conductrice RBL, et les cellules d'une meme colonne partagent une meme piste conductrice RWLT, une meme 20 piste conductrice VGNDT, une meme piste conductrice HBLT VWLT, une meme piste conductrice HBLF VWLF, une meme piste conductrice VGNDF, et une meme piste conductrice RWLF. Les cellules de rang-6es distinctes ont quant a elles des pistes conductrices HWL VBL, respectivement RBL, distinctes, et les cellules de colonnes 25 distinctes ont des pistes conductrices RWLT, respectivement VGNDT, respectivement HBLT VWLT, respectivement HBLF VWLF, respectivement VGNDF, respectivement RWLF, distinctes. Par souci de simplification, les pistes conductrices VGNDT et VGNDF n'ont pas ete representees sur la figure 2. A titre d'exemple, les 30 pistes conductrice VGNDT et VGNDF sont toutes connectees a un meme noeud d'application d'un potentiel de reference du circuit mei-noire, par exemple la masse. Dans cet exemple, pour chaque rang-6e de rang i de la matrice, on designe par HWL VBLi, respectivement RBLi, la piste conductrice HWL VBL, respectivement 35 RBL, partagee par les cellules de la rang-6e, et, pour chaque B16054 - DD17938 10 colonne de rang j de la matrice, on designe par RWLTj, respectivement HBLT VWLTj, respectivement HBLF VWLFj, respectivement RWLFj, la piste conductrice RWLT, respectivement HBLT VWLT, respectivement HBLF VWLF, respectivement RWLF partagee 5 par les cellules de la colonne. Le circuit mei-noire de la figure 2 comprend de plus un circuit de controle ou circuit de selection 20 comprenant un circuit de controle (ou de selection) de rang-6e 20H et un circuit de controle (ou de selection) de colonne 20V. Le circuit de 10 controle de rang-6e 20H est connecte aux pistes conductrices HWL VBLi et RBLi de la matrice et est adapte a controler ou lire de facon individuelle les signaux electriques appliques sur les pistes conductrices HWL VBLi et RBLi. Le circuit de controle de colonne 20V est connecte aux pistes conductrices RWLTj, 15 HBLT VWLTj, HBLF VWLFj et RWLFj de la matrice et est adapte a controler ou lire de facon individuelle les signaux electrique appliqués sur les pistes conductrices RWLTj, HBLT VWLTj, HBLF VWLFj et RWLFj. Differentes phases de fonctionnement du circuit mei-noire 20 de la figure 2, mises en oeuvre par le circuit de controle 20 de la mei-noire, vont maintenant etre decrites. Plus particulierement, on va decrire ci-apres le fonctionnement du circuit mei-noire lors d'une phase d'ecriture, lors d'une phase de lecture verticale, c'est-d-dire une phase de lecture d'une colonne ou d'une portion 25 de colonne de la matrice de cellules, lors d'une phase de lecture horizontale, c'est-d-dire une phase de lecture d'une rang-6e ou d'une portion de rang-6e de la matrice de cellules, et lors d'une phase de mise en oeuvre d'une operation de calcul logique. Ecriture verticale 30 Lors d'une operation d'ecriture verticale d'un mot de donnee (c'est-d-dire une suite de plusieurs bits) dans la mei-noire, le mot est ecrit selon une orientation verticale, c'est-d-dire dans le sens des colonnes, dans la matrice de cellules. Autrement dit, les differents bits du mot sont ecrits dans differentes 35 cellules d'une meme colonne de la matrice. B16054 - DD17938 11 Le circuit de controle 20 comprend un decodeur d'adresse de colonne adapte a recevoir l'adresse de la colonne a ecrire, par exemple codee sur log2(M) bits, et a activer en ecriture la colonne correspondante. 5 L'operation d'ecriture verticale est realisee en deux cycles successifs d'un signal d'horloge applique au circuit de controle. Lors du premier cycle, les bits du mot a ecrire ayant une premiere valeur binaire, par exemple la valeur '0', sont d'abord ecrits dans la colonne adressee, puis, lors du deuxieme 10 cycle, les bits du mot a ecrire ayant la deuxieme valeur binaire, par exemple la valeur binaire '1', sont ecrits dans la colonne adressee. On considere ici, a titre d'exemple, une operation d'ecriture verticale portant sur un mot de N bits, au N est le 15 nombre de rang-6es de la matrice. Lors du premier cycle, les N bits du mot de donnee d'entree sont appliques par le circuit de controle respectivement sur les pistes conductrices HWL VELD HWL VBL2, HWL VBLN de la matrice de cellules. Autrement dit, pour chaque bit du mot 20 d'entree, la piste conductrice HWL VBLi correspondante est mise a un potentiel de niveau haut (ce qui conduit a fermer les transistors T1 et T2) lorsque le bit a la valeur binaire '1' et a un potentiel de niveau bas (ce qui conduit a ouvrir les transistors T1 et T2) lorsque le bit a la valeur binaire '0'. De plus, lors 25 du premier cycle, le circuit de controle de colonne 20V applique un potentiel de niveau haut sur la piste conductrice HBLT VWLTi de la colonne adressee et un potentiel de niveau bas sur la piste conductriceHBLF. VWLFi de cette meme colonne. Ainsi, la valeur binaire '1' est ecrite dans toutes les cellules de la colonne pour 30 lesquelles la piste conductrice HWL VBLi correspondante est a l'etat haut (transistors T1 et T2 passants). Les valeurs des cellules de la colonne pour lesquelles la piste conductrice HWL VBLi est a l'etat bas sont en revanche inchangees (transistors T1 et T2 bloques). B16054 - DD17938 12 Lors du deuxieme cycle, les N bits complementaires du mot de donnee d'entree sont appliqués par le circuit de controle de rang-6e respectivement sur les pistes conductrices HWL VELD HWL VBL2, HWL VBLN de la matrice de cellules. Autrement dit, 5 pour chaque bit du mot d'entree, la piste conductrice HWL VBLi correspondante est mise a un potentiel de niveau bas lorsque le bit a la valeur binaire '1' et a un potentiel de niveau haut lorsque le bit a la valeur binaire '0'. De plus, lors du deuxieme cycle, le circuit de controle applique un potentiel de niveau bas 10 sur la piste conductrice HBLT VWLT de la colonne adressee et un potentiel de niveau haut sur la piste conductrice HBLF VWLF de cette meme colonne. Ainsi, la valeur binaire '0' est ecrite dans toutes les cellules de la colonne pour lesquelles la piste conductrice HWL VBLi correspondante est a l'etat haut. Les valeurs 15 des cellules de la colonne pour lesquelles la piste conductrice HWL VBLi est a l'etat bas sont en revanche inchangees. Pendant les deux cycles de l'operation d'ecriture, toutes les colonnes de la matrice autres que la colonne adressee sont desactivees en ecriture pour ne pas ecraser les donnees 20 qu'elles contiennent. Pour cela, dans chacune des colonnes de la matrice autres que la colonne adressee, les pistes conductrices HBLT VWLTi et HBLF VWLFi sont maintenues a un meme niveau de potentiel, par exemple un potentiel de niveau haut, pendant les deux cycles de l'operation d'ecriture. Ceci conduit a se placer 25 dans les memes conditions de polarisation que lors d'une operation de lecture dans une cellule SRAM classique a six transistors. On notera qu'une operation d'ecriture d'un mot vertical de dimension inferieure a N peut etre realisee de facon similaire a ce qui vient d'etre decrit. Pour cela, les pistes conductrices 30 HWL VBLi des rang-6es que l'on ne souhaite pas ecrire sont maintenues a un niveau bas pendant les deux cycles de l'operation d'ecriture, de facon a maintenir les transistors T1 et T2 bloques dans les cellules correspondantes. Lecture verticale B16054 - DD17938 13 Lors d'une operation de lecture verticale, le circuit de controle lit dans la mei-noire un mot de donnees oriente verticalement, c'est-d-dire dans le sens des colonnes de la matrice de cellules. Autrement dit, tous les bits du mot sont lus 5 dans une meme colonne de la matrice. Le circuit de controle 20 comprend un decodeur d'adresse de colonne adapte a recevoir l'adresse de la colonne a lire, par exemple codee sur log2 (M) bits, et a activer en lecture la colonne correspondante. L'operation de lecture verticale est realisee en 10 un seul cycle d'horloge. On considere ici, a titre d'exemple, une operation de lecture portant sur un mot de N bits, ou N est le nombre de rang-6es de la matrice. Avant l'operation de lecture verticale proprement dite, 15 toutes les pistes conductrices RBLi de la matrice sont d'abord prechargees a un potentiel de niveau haut, puis laissees flottantes. Pendant le cycle de lecture verticale, chacune des cellules de la colonne adressee a son port de lecture RPF active et son port de lecture RPT desactive. Autrement dit, dans chacune 20 des cellules de la colonne adressee, le transistor T6 est ferme (passant) et le transistor T4 est ouvert (bloque). Pour cela, dans cet exemple, un potentiel de niveau haut est applique sur la piste conductrice RWLFi de la colonne adressee, et un potentiel de niveau bas est applique sur la piste conductrice RWLTi de cette 25 meme colonne. Dans toutes les autres colonnes de la matrice, les ports de lecture RPT et RPF sont desactives. Pour cela, dans cet exemple, dans chacune des colonnes autres que la colonne adressee, les pistes conductrices RWLFi et RWLTi sont mises a un potentiel de niveau bas. Dans chacune des cellules de la colonne adressee 30 contenant la valeur binaire '0', le noeud BLFI est a un potentiel de niveau haut, de sorte que le transistor T5 est conducteur. Le transistor T6 etant egalement conducteur, la piste conductrice RBLi correspondante se decharge. Au contraire, dans toutes les cellules de la colonne adressee contenant la valeur binaire '1', 35 le noeud BLFI est a un potentiel de niveau bas, de sorte que le B16054 - DD17938 14 transistor T5 reste bloque. La piste conductrice RBLi correspondante ne se decharge donc pas. Le circuit de controle est adapte a lire les N bits du mot de donnee sur les pistes conductrices de sortie RBI,' a RBLN 5 de la matrice. Plus particulierement, pour chaque bit du mot adresse, la piste conductrice RBLi correspondante est a un potentiel de niveau relativement haut si le bit de donnee a ma valeur binaire '1', et a un potentiel de niveau relativement bas si le bit de donnee a la valeur binaire '0'. 10 A titre de variante, pour lire la valeur complementee du mot stocke dans la colonne adressee, le circuit de controle peut etre configure pour, au lieu d'activer les ports RPF et de desactiver les ports RPT des cellules de la colonne adressee, activer les ports RPT et desactiver les ports RPF de la colonne 15 adressee. Bien entendu, une operation de lecture complementee ou non complementee d'un mot vertical de dimension inferieure a N peut etre realisee de facon similaire a ce qui vient d'etre decrit. Pour cela, le circuit de controle est configure pour lire 20 uniquement une partie des pistes conductrices RBLi correspondant a la portion de colonne dans laquelle est stocke le mot que l'on souhaite lire. Lecture horizontale Lors d'une operation de lecture horizontale, le circuit 25 de controle lit dans la mei-noire un mot de donnees oriente horizontalement, c'est-d-dire dans le sens des rang-6es de la matrice de cellules. Autrement dit, tous les bits du mot sont lus dans une meme rang-6e de la matrice. Le circuit de controle 20 comprend un decodeur d'adresse 30 de rang-6e adapte a recevoir l'adresse de la rang-6e a lire, par exemple codee sur log2(N) bits, et a activer en lecture la rang-6e correspondante. L'operation de lecture horizontale est realisee en un seul cycle d'horloge. B16054 - DD17938 15 On considere ici, a titre d'exemple, une operation de lecture portant sur un mot de M bits, au M est le nombre de colonnes de la matrice. Pendant le cycle de lecture horizontale, la piste 5 conductrice HWL VBLi de la rang-6e adressee est mise a un potentiel de niveau haut de facon a rendre passants les transistors T1 et T2 des cellules de la rang-6e. Les pistes conductrices HWL VBLi des autres rang-6es de la matrice sont mises a un potentiel de niveau bas de facon a bloquer les transistors T1 et T2 des cellules 10 de ces rang-6es. Les M bits de la rang-6e selectionnee sont alors lus par le circuit de controle, par exemple par lecture differentielle, respectivement sur les M paires de pistes conductrices HBLT VWLT1, HBLF VWLF1 a HBLT VWLTm, HBLF VWLFm. Bien entendu, une operation de lecture d'un mot 15 horizontal de dimension inferieure a M peut etre realisee de facon similaire a ce qui vient d'etre decrit. Pour cela, le circuit de controle est configure pour lire uniquement une partie des paires de pistes conductrices HBLT VWLTi, HBLF VWLFi correspondant aux colonnes de la matrice dans lesquelles est stocke le mot 20 horizontal que l'on souhaite lire. Calcul logique Pour realiser une operation de calcul logique le circuit de controle 20 commence par lire dans la mei-mire un vecteur de selection d'operandes sous la forme d'un mot horizontal, c'est-d- 25 dire un mot stocke dans une rang-6e unique de la matrice de cellule. La lecture du vecteur de selection d'operandes est realisee en un cycle d'horloge selon le procede de lecture horizontale decrit ci-dessus. L'adresse de la rang-6e contenant le vecteur de selection d'operandes peut etre une adresse predeterminee 30 memrisee dans le circuit de controle de la mei-noire, ou une adresse fournie au circuit de controle de la mei-noire par un dispositif de commande exterieur. Le vecteur de selection d'operandes comprend par exemple un nombre de bits egal au nombre de colonnes que comprend la matrice de cellules elementaires, soit M bits dans 35 cet exemple. A titre de variante, le vecteur de selection B16054 - DD17938 16 d'operandes peut comprendre un nombre de bits inferieur a M. A l'issue du cycle de lecture horizontale, le vecteur de selection d'operandes est par exemple memorise dans un registre de stockage temporaire du circuit de controle. 5 Dans un deuxieme temps, le vecteur de selection d'operandes est utilise comme masque de selection pour activer simultanement en lecture verticale une pluralite de colonnes de la matrice. A titre d'exemple, pour chaque bit du vecteur de selection d'operandes, la colonne correspondante de la matrice 10 est activee en lecture verticale si le bit correspondant du vecteur de selection d'operandes est a la valeur binaire '1', et n'est pas activee en lecture verticale si le bit correspondant du vecteur de selection d'operandes est a la valeur binaire '0'. Comme indique precedemment, une colonne est activee en 15 lecture verticale lorsque ses pistes conductrices RWLTi et RWLFi sont respectivement a un potentiel de niveau bas et a un potentiel de niveau haut (cas d'une lecture verticale non complements), ou respectivement a un potentiel de niveau haut et a un potentiel de niveau haut (cas d'une lecture verticale complementee). La donnee 20 contenue dans la colonne est alors lue sur les pistes conductrices de RBI,' a RBLN. Une colonne non activee en lecture verticale a quant a elle ses deux pistes conductrices RWLTi et RWLFi a un potentiel de niveau bas. A titre d'exemple illustratif, on considere que deux 25 colonnes de rang j et j+1 sont activees simultanement en lecture verticale non complementee. Pour cela, apres avoir precharge a un potentiel de niveau haut les pistes conductrices RBLi de la matrice, les ports d'acces RPF des cellules des colonnes de rang j et j+1 sont simultanement actives, les ports d'acces RPT 30 desdites cellules et les ports d'acces RPT et RPF de toutes les autres cellules de la matrice etant maintenus inactifs. Autrement dit, les transistors de selection T6 des cellules des colonnes de rang j et j+1 sont simultanement rendus passants, les transistors de selection T4 desdites cellules et les transistors de selection B16054 - DD17938 17 T4 et T6 de toutes les autres cellules de la matrice etant maintenus bloques. Pour chaque rang-6e de rang i de la matrice, si l'on designe par A la valeur binaire memorisee sur le noeud BLTI de la 5 cellule 10i,j et par B la valeur binaire memorisee sur le noeud BLTI de la cellule 10i,j+1- La cellule 10i,j stocke alors sur son noeud BLFI le complementaire A de la valeur A, et la cellule 10i, j+1 stocke sur son noeud BLFI le complementaire B de la valeur B. La piste conductrice de sortie RBLi de la rang-6e reste a son 10 niveau haut de precharge uniquement si les deux valeurs A et B sont a un niveau haut. Le niveau lu sur la piste de sortie RBLT de la colonne a la fin de l'operation de lecture correspond donc au resultat A.B d'une operation de calcul logique ET entre les deux cellules selectionnees de la rang-6e. Ainsi, la valeur lue 15 par le circuit de controle sur les pistes conductrices RBL1 a RBLN de la matrice correspond au resultat de l'operation logique ET entre un mot vertical stocke dans la colonne de rang j et un mot vertical stocke dans la colonne de rang j+1. En activant simultanement en lecture verticale non 20 complementee un nombre superieur a deux de colonnes de la matrice, la meme operation logique ET est realisee mais avec un nombre d'operandes superieur a deux. En activant simultanement plusieurs colonnes en lecture verticale complementee, on realise de facon similaire une 25 operation de calcul logique NON OU entre les mots stockes dans les colonnes activees. Ainsi, une operation de calcul logique ET ou NON OU peut etre realisee en deux cycles d'horloge, un premier cycle pour lire le mot de selection d'operandes par lecture horizontale d'une 30 rang-6e de la matrice, et un deuxieme cycle pour activer en lecture verticale les colonnes identifiees come operandes dans le mot de selection d'operandes. Si la lecture verticale est realisee via le port RPF (lecture non complementee), l'operation realisee est un ET logique. Si la lecture verticale est realisee via le port 35 RPT (lecture complementee), l'operation logique realisee est un B16054 - DD17938 18 NON OU logique. A noter que si l'on prevoit de charger le mot de selection d'operandes depuis l'exterieur du circuit, l'operation de calcul logique ET ou NON OU peut etre realisee en un seul cycle. Dans cet exemple, si l'on souhaite realiser les deux 5 operations logiques ET et NON OU, trois cycles d'horloge sont necessaires, un premier cycle pour lire le mot de selection d'operandes, un deuxieme cycle pour activer en lecture verticale non complementee les colonnes identifiees comme operandes dans le mot de selection d'operandes, puis un troisieme cycle pour activer 10 en lecture verticale complementee les colonnes identifiees comme operandes dans le mot de selection d'operandes (ou deux cycles si l'on prevoit de charger le mot de selection d'operandes depuis l'exterieur du circuit). Un avantage du circuit memoire decrit en relation avec 15 les figures 1 et 2 est qu'il permet de mettre en oeuvre des operations logiques de base directement dans la memoire, sans avoir a faire transiter les donnees par une unite arithmetique et logique externe au circuit. De plus, quel que soit le nombre K d'operandes de 20 l'operation de calcul, l'adressage des donnees operandes est realise de facon simple, au moyen d'un mot de selection d'operandes prealablement memorise dans la matrice et pouvant etre lu en un seul cycle d'horloge selon le procede de lecture horizontale susmentionne. En particulier, le circuit memoire 25 decrit ci-dessus permet avantageusement de realiser une operation de calcul logique a K operandes sans avoir a effectivement decoder les K adresses des operandes au moyen d'un decodeur d'adresse. Le resultat de l'operation de calcul logique peut etre transmis a des circuits externes a la memoire, et/ou etre reecrit 30 dans la memoire sans transiter par des circuits externes a la memoire, et notamment par un bus de donnees externe a la memoire. Pour permettre la reecriture du resultat d'une operation logique sans faire transiter la donnee calculee par des circuits externes a la memoire, et notamment par un bus de donnees externe 35 a la memoire, le circuit de controle de la memoire peut en outre B16054 - DD17938 19 comprendre un registre de stockage temporaire, non detaille, permettant de stocker le resultat de l'operation de calcul lu sur les pistes conductrices de sortie RBLi, en vue de sa reecriture dans une colonne de la matrice selon le procede d'ecriture 5 verticale susmentionne ou selon un procede de lecture horizontale. La figure 3 est une representation simplifiee du circuit mei-noire de la figure 2, illustrant un exemple possible d'agencement des donnees operandes et des donnees de selection d'operandes dans la matrice de cellules elementaires. 10 Comme decrit precedemment, le circuit mei-noire de la figure 3 comprend une matrice de N rang-6es par M colonnes de cellules elementaires. Dans l'exemple de la figure 3, les donnees de selection d'operandes sont stockees sous la forme de mots horizontaux dans une premiere sous-matrice SEL de N rang-6es par 15 Ms colonnes, au Ms est un entier inferieur a M, et les donnees operandes sont stockees sous la forme de mots verticaux dans une deuxieme sous matrice DATA de N rang-6es par Md colonnes distincte de la premiere sous-matrice, au Md est un entier inferieur a M tel que Md+Ms=M. A titre de variante, les donnees de selection 20 d'operandes sont stockees sous la forme de mots verticaux dans la sous-matrice SEL et les donnees operandes sont stockees sous la forme de mots horizontaux dans la sous matrice DATA. La figure 4 illustre une variante de realisation du circuit mei-noire de la figure 3, dans laquelle les cellules 25 elementaires de la sous-matrice SEL de stockage des donnees de selection d'operandes, et les cellules elementaires de la sousmatrice DATA de stockage des donnees operandes sont de natures differentes. Plus particulierement, dans l'exemple de la figure 4, la sous-matrice SEL est constituee de cellules elementaires 30 identiques aux cellules 10 decrites en relation avec la figure 1, et la sous-matrice DATA est constituee de cellules elementaires differentes des cellules 10 de la figure 1. La figure 4 represente un agrandissement d'une portion d'une rang-6e de rang i de la matrice, situee a la jonction entre 35 les sous-matrices SEL et DATA. Plus particulierement, la portion B16054 - DD17938 20 de rang-6e representee sur la figure 4 comprend deux cellules elementaires consecutives 10i,ms et 10i,Ms+1, la cellule 10i,ms etant la derniere cellule de la rang-6e appartenant a la sousmatrice SEL, et la cellule 10i, ms+1 etant la premiere cellule de 5 la rang-6e appartenant a la sous-matrice DATA. Comme l'illustre la figure 4, les cellules elementaires de la sous-matrice SEL sont identiques a la cellule 10 de la figure 1, et sont interconnectees en matrice selon des rang-6es et des colonnes selon un agencement identique ou similaire a ce qui 10 a ete decrit en relation avec la figure 2. Les cellules elementaires de la sous-matrice DATA different des cellules elementaires de la sous-matrice SEL essentiellement en ce que, dans chaque cellule elementaire 10i,j de la sous-matrice DATA : 15 - les transistors T3 et T4 du port de lecture RPT de la cellule sont connectes en serie, via leur noeuds de conduction, entre la piste conductrice VGNDT et la piste conductrice RWLT de la cellule, le transistor T4 etant situe cote piste RWLT et ayant sa grille reliee a la piste conductrice RBL de la cellule ; et 20 - les transistors T5 et T6 du port de lecture RPF de la cellule sont connectes en serie, via leur noeuds de conduction, entre la piste conductrice VGNDF et la piste conductrice RWLF de la cellule, le transistor T6 etant situe cote piste RWLF et ayant sa grille reliee a la piste conductrice RBL de la cellule. 25 Les cellules elementaires de la sous-matrice DATA sont interconnectees en matrice selon des rang-6es et des colonnes selon un agencement identique ou similaire a ce qui a ete decrit en relation avec la figure 2. Dans l'exemple de la figure 4, les sous-matrices SEL et 30 DATA sont directement connectees. Plus particulierement, dans chaque rang-6e de rang i du circuit mei-noire, les cellules elementaires 10i,1 a 10i,ms, appartenant a la sous-matrice SEL, et les cellules elementaires 10i ,ms+1 a 10i,m, appartenant a la sous-matrice DATA, partagent la meme piste conductrice RBLi et la 35 meme piste conductrice HWL VBLi. B16054 - DD17938 21 La figure 5 illustre une variante de realisation du circuit mei-mire de la figure 4. Le circuit mei-mire de la figure 5 differe du circuit mei-noire de la figure 4 en ce que, dans l'exemple de la figure 5, les sous-matrices SEL et DATA ne sont pas 5 directement connectees entre elles, mais sont reliees l'une a l'autre par un circuit d'interface 51. Plus particulierement, dans l'exemple de la figure 5, dans chaque rang-6e de rang i de la matrice un circuit d'interface 51i relie d'une part la piste conductrice HWL VBLi de la rang-6e de rang i de la sous-matrice 10 SEL a la piste conductrice HWL VBLi de la rang-6e de rang i de la sous-matrice DATA, et d'autre part la piste conductrice RBLi de la rang-6e de rang i de la sous-matrice SEL a la piste conductrice RBLi de la rang-6e de rang i de la sous-matrice DATA. A titre d'exemple, le circuit d'interface 51i comprend un buffer et/ou un 15 inverseur reliant la piste conductrice HWL VBLi de la rang-6e de rang i de la sous-matrice SEL a la piste conductrice HWL VBLi de la rang-6e de rang i de la sous-matrice DATA, et un buffer et/ou un inverseur reliant la piste conductrice RBLi de la rang-6e de rang i de la sous-matrice SEL a la piste conductrice RBLi de la 20 rang-6e de rang i de la sous-matrice DATA. La figure 6 illustre une autre variante de realisation du circuit mei-noire de la figure 3 dans laquelle les cellules elementaires de la sous-matrice SEL de stockage des donnees de selection d'operandes et les cellules elementaires de la sous- 25 matrice DATA de stockage des donnees operandes sont de natures differentes. Dans l'exemple de la figure 6, la sous-matrice DATA est constituee de cellules elementaires identiques aux cellules 10 decrites en relation avec la figure 1. Toutefois, le schema 30 d'interconnexion des cellules est different de ce qui a ete decrit en relation avec la figure 2. Plus particulierement, dans l'exemple de la figure 6, les cellules elementaires d'une meme rang-6e de la sous-matrice DATA sont interconnectees via leurs pistes conductrices RWLT, respectivement HBLT VWLT, 35 respectivement HBLF VWLF, respectivement RWLF, et les cellules B16054 - DD17938 22 elementaires d'une meme colonne de la sous-matrice DATA sont interconnectees via leurs pistes conductrices RBL, respectivement HWL VBL. De plus, dans l'exemple de la figure 6, la sous-matrice 5 SEL est constituee de cellules elementaires du meme type que les cellules elementaires de la sous-matrice DATA du circuit mei-noire de la figure 4. Toutefois, le schema d'interconnexion des cellules est different de ce qui a ete decrit precedemment. Plus particulierement, dans l'exemple de la figure 6, les cellules 10 elementaires d'une meme rang-6e de la sous-matrice SEL sont interconnectees via leurs pistes conductrices RWLT, respectivement HBLT VWLT, respectivement HBLF VWLF, respectivement RWLF, et les cellules d'une meme colonne de la sous-matrice SEL sont interconnectees via leurs pistes 15 conductrices RBL, respectivement HWL VBL. Dans l'exemple de la figure 6, les sous-matrices SEL et DATA sont reliees l'une a l'autre par un circuit d'interface 61. Plus particulierement, dans l'exemple de la figure 6, dans chaque rang-6e de rang i de la matrice, un circuit d'interface 61i relie 20 la piste conductrice RWLT de la rang-6e de rang i de la sousmatrice SEL a la piste conductrice RWLT de la rang-6e de rang i de la sous-matrice DATA, la piste conductrice HBLT VWLT de la rang-6e de rang i de la sous-matrice SEL a la piste conductrice HBLT VWLT de la rang-6e de rang i de la sous-matrice DATA, la piste 25 conductrice HBLF VWLF de la rang-6e de rang i de la sous-matrice SEL a la piste conductrice HBLF VWLF de la rang-6e de rang i de la sous-matrice DATA, et la piste conductrice RWLF de la rang-6e de rang i de la sous-matrice SEL a la piste conductrice RWLF de la rang-6e de rang i de la sous-matrice DATA. A titre d'exemple, le 30 circuit d'interface 61i comprend un buffer et/ou un inverseur reliant la piste conductrice RWLT de la rang-6e de rang i de la sous-matrice SEL a la piste conductrice RWLT de la rang-6e de rang i de la sous-matrice DATA, un buffer et/ou un inverseur reliant la piste conductrice HBLT VWLT de la rang-6e de rang i de la sous- 35 matrice SEL a la piste conductrice HBLT VWLT de la rang-6e de rang B16054 - DD17938 23 i de la sous-matrice DATA, un buffer et/ou un inverseur reliant la piste conductrice HBLF VWLF de la rang-6e de rang i de la sousmatrice SEL a la piste conductrice HBLF VWLF de la rang-6e de rang i de la sous-matrice DATA, et un buffer et/ou un inverseur reliant 5 la piste conductrice RWLF de la rang-6e de rang i de la sousmatrice SEL a la piste conductrice RWLF de la rang-6e de rang i de la sous-matrice DATA. La configuration de la figure 6 est notamment avantageuse dans le cas au le nombre N de rang-6es du circuit 10 mei-noire est relativement faible devant le nombre M de colonnes, dans la mesure au la dimension des cellules elementaires dans la direction des colonnes est plus importante que dans la direction des rang-6es. Ainsi, le circuit mei-noire dans son ensemble aura un facteur de forme moms allonge/rectangulaire, permettant une 15 meilleure implementation et un meilleur acces/connexion au niveau systeme. La figure 7 est un schema electrique detaille d'un autre exemple de realisation d'une cellule elementaire 70 d'un circuit mei-noire selon un mode de realisation. La cellule elementaire 70 20 de la figure 7 differe de la cellule elementaire 10 de la figure 1 en ce que, dans la cellule elementaire 70, la cellule de stockage SRAM 12 a six transistors de la figure 1 a ete remplacee par une cellule de stockage SRAM 72 a huit transistors. La cellule de stockage SRAM 72 comprend les memes elements que la cellule 12 de 25 la figure 1, agences sensiblement de la meme maniere, et comprend en outre un premier transistor d'acces supplementaire T1' reliant par ses noeuds de conduction le noeud BLTI a une premiere piste conductrice supplementaire HBLT VWLT', et un deuxieme transistor d'acces supplementaire T2', reliant par ses noeuds de conduction 30 le noeud BLFI a une deuxieme piste conductrice supplementaire HBLF VWLF'. Les grilles des transistors T1' et T2' sont reliees a une meme troisieme piste conductrice supplementaire HWL VBL'. Dans cet exemple, les transistors supplementaires T1' et T2' sont des transistors MOS a canal N. B16054 - DD17938 24 Un circuit mei-noire selon un mode de realisation peut comporter une pluralite de cellules elementaires 70 du type decrit en relation avec la figure 7, agencees en matrice selon des rang-6es et des colonnes de facon similaire a ce qui a ete decrit en 5 relation avec la figure 2. Dans ce cas, en plus des interconnexions déjà decrites en relation avec la figure 2, les cellules elementaires sont interconnectees en rang-6es via les pistes conductrices supplementaires HWL VBL' et en colonnes via les pistes conductrices supplementaires HBLT VWLT' et HBLF VWLF'. 10 Un avantage de cette configuration est qu'elle permet de realiser une operation d'ecriture d'un mot vertical en un seul cycle d'horloge au lieu de deux dans l'exemple decrit en relation avec les figures 1 et 2. Pour cela, lors de l'operation d'ecriture, les bits du 15 mot a ecrire sont appliqués par le circuit de controle respectivement sur les pistes conductrices HWL VELD HWL VBL2, HWL VBLN de la matrice de cellules (dans le cas d'une ecriture d'un mot de N bits). Autrement dit, pour chaque bit du mot d'entree, la piste conductrice HWL VBLi correspondante est mise a 20 un potentiel de niveau haut lorsque le bit a la valeur binaire '1' et a un potentiel de niveau bas lorsque le bit a la valeur binaire '0'. Les bits complementaires du mot a ecrire sont en outre simultanement appliqués sur les pistes conductrices HWL VBL'i, 25 HWL VBL'2, HWL VBL'N de la matrice de cellules. Autrement dit, pour chaque bit du mot d'entree, la piste conductrice HWL VBL'i correspondante est mise a un potentiel de niveau haut lorsque le bit a ecrire dans la cellule selectionnee a la valeur binaire '0' et a un potentiel de niveau bas lorsque le bit a la valeur binaire 30 '1'. De plus, lors de l'operation d'ecriture, le circuit de controle applique : un potentiel de niveau haut sur la piste conductrice HBLT VWLT de la colonne adressee et un potentiel de niveau bas 35 sur la piste conductrice HBLF VWLF de cette meme colonne ; et B16054 - DD17938 25 un potentiel de niveau bas sur la piste conductrice HBLT VWLT' de la colonne adressee et un potentiel de niveau haut sur la piste conductrice HBLF VWLF' de cette meme colonne. Ainsi, la valeur binaire '1' est ecrite dans toutes les 5 cellules de la colonne pour lesquelles les pistes conductrices HWL VBLi et HWL VBL'i correspondantes sont respectivement a l'etat haut et a l'etat bas (transistors T1 et T2 passants et transistors T1' et T2' bloques), et la valeur binaire '0' est ecrite dans toutes les cellules de la colonne pour lesquelles les pistes 10 conductrices HWL VBLi et HWL VBL'i sont respectivement a l'etat bas et a l'etat haut (transistors T1 et T2 bloques et transistors T1' et T2' passants). Pendant l'operation d'ecriture, toutes les colonnes de la matrice autres que la colonne adressee sont desactivees en 15 ecriture pour ne pas ecraser les donnees qu'elles contiennent. Pour cela, dans chacune des colonnes de la matrice autres que la colonne adressee, les pistes conductrices HBLT VWLTj et HBLF VWLFj d'une part, et HBLT VWLT'j et HBLF VWLF'j d'autre part, sont maintenues a un meme niveau de potentiel, par exemple un potentiel 20 de niveau haut, correspondant a un cas de lecture conventionnelle (qui conserve donc l'information stockee). Pour realiser une operation d'ecriture d'un mot vertical de dimension inferieure a N, les pistes conductrices HWL VBLi et HWL VBL'i des rang-6es que l'on ne souhaite pas ecrire sont 25 maintenues a un niveau bas pendant l'operation d'ecriture, de facon a maintenir les transistors Tl, T2, T1' et T2' bloques dans les cellules correspondantes. La figure 8 est un schema electrique detaille d'un autre exemple de realisation d'une cellule elementaire 80 d'un circuit 30 mei-noire selon un mode de realisation. La cellule elementaire 80 de la figure 8 comprend les memes elements que la cellule elementaire 10 de la figure 1, et comprend en outre une piste conductrice supplementaire RBL'. Dans la cellule elementaire 80 de la figure 8, les deux transistors T3 et T4 du port de lecture 35 RPT sont, come dans l'exemple de la figure 1, connectes en serie B16054 - DD17938 26 via leurs noeuds de conduction entre la piste conductrice VGNDT et la piste conductrice RBL. La cellule elementaire 80 de la figure 8 differe de la cellule elementaire 10 de la figure 1 en ce que, dans la cellule 80, les transistors T5 et T6 sont connectes 5 en serie non pas entre la piste conductrice VGNDF et la piste conductrice RBL, mais entre la piste conductrice VGNDF et la piste conductrice RBL'. Un circuit mei-noire selon un mode de realisation peut comporter une pluralite de cellules elementaires 80 du type decrit 10 en relation avec la figure 8, agencees en matrice selon des rang-6es et des colonnes de facon similaire a ce qui a ete decrit en relation avec la figure 2. Dans ce cas, en plus des interconnexions déjà decrites en relation avec la figure 2, les cellules elementaires sont interconnectees en rang-6es via les pistes 15 conductrices supplementaires RBL'. Un avantage de cette configuration est qu'elle permet de realiser une lecture verticale complementee et une lecture verticale non complementee en un meme cycle d'horloge. De plus, cette configuration permet de realiser les operations de calcul 20 logique ET et NON OU en un meme cycle d'horloge. Pour realiser une operation de lecture verticale, le circuit de controle active simultanement les ports de lecture RPT et RPF de toutes les cellules de la colonne adressee. Pour cela, dans cet exemple, le circuit de controle applique simultanement 25 un potentiel de niveau haut sur les pistes conductrices RWLT et RWLF de la colonne adressee. Dans toutes les autres colonnes de la matrice, les ports de lecture RPT et RPF sont desactives. Au prealable, toutes les pistes conductrices RBLi et RBL'i de la matrice ont ete prechargees a un potentiel de niveau haut. 30 Le circuit de controle est adapte a lire les bits du mot de donnee sur les pistes conductrices de sortie RBLi de la matrice, et les bits complementaires du mot de donnee sur les pistes conductrices de sortie RBL'i de la matrice. Pour realiser une operation de calcul logique le circuit 35 de controle 20 commence, come dans l'exemple decrit en relation B16054 - DD17938 27 avec les figures 1 et 2, par lire dans la mei-noire un vecteur de selection d'operandes sous la forme d'un mot horizontal. Dans un deuxieme temps, le vecteur de selection d'operandes est utilise comme masque de selection pour activer 5 simultanement en lecture verticale une pluralite de colonnes de la matrice. Dans l'exemple de la figure 8, le circuit de controle active simultanement les ports de lecture RPT et RPF des cellules de chaque colonne activee. Pour cela, le circuit de controle applique simultanement un potentiel de niveau haut sur les deux 10 pistes conductrices RWLT et RWLF de chaque colonne activee. Les ports de lecture RPT et RPF des colonnes non selectionnees sont en revanche maintenus inactifs (transistors T4 et T6 bloques). Le circuit de controle est adapte a lire les bits du resultat de l'operation logique ET sur les pistes conductrices 15 RBLi de la matrice, et les bits du resultat de l'operation logique NON OU sur les pistes conductrices RBL'i de la matrice. Des modes de realisation particuliers ont ete decrits. Diverses variantes et modifications apparaitront a l'homme de fart. En particulier, les modes de realisation decrits ne se 20 limitent pas aux exemples particuliers decrits ci-dessus dans lesquels les transistors des cellules elementaires du circuit mei-noire sont tous des transistors MOS a canal N. A titre de variante, d'autres types de transistors peuvent etre utilises, par exemple des transistors MOS a canal P. L'homme du métier saura 25 alors adapter en consequence les niveaux des signaux de commande appliques aux cellules pour obtenir le fonctionnement recherché. De plus, les modes de realisation decrits ne se limitent pas aux exemples particuliers decrits ci-dessus dans lesquels chaque cellule elementaire du circuit mei-noire comprend deux ports 30 d'acces. L'homme du métier saura adapter les modes de realisation decrits a des cellules elementaires comportant un unique port d'acces. A titre d'exemple, en se referant a la figure 1, les transistors T2, T5 et T6 et les pistes conductrices HBLF VWLF, VGNDF et RWLF peuvent etre omis. De facon similaire, en se referant 35 a la figure 7, les transistors T2 et T2', T5 et T6 et les pistes B16054 - DD17938 28 conductrices HBLF VWLF, HBLF VWLF', VGNDF et RWLF peuvent etre omis. Par ailleurs, divers modes de realisation avec diverses variantes ont ete decrits ci-dessus. L'homme du métier pourra 5 combiner divers elements de ces divers modes de realisation et variantes sans faire preuve d'activite inventive. En particulier, REVENDICATIONS1. Circuit mei-noire comportant une pluralite de cellules elementaires (10, 70, 80) agencees en matrice selon des rang-6es et des colonnes et un circuit de controle (20), dans lequel chaque cellule elementaire comporte : un premier noeud (BLTI) de stockage d'un bit de donnee ; un premier transistor (T1) reliant le premier noeud de stockage (BLTI) a une premiere piste conductrice (HBLT VWLT) et ayant sa grille reliee a une deuxieme piste conductrice (HWL VBL) ; et des deuxieme (T3) et troisieme (T4) transistors relies en serie entre un premier noeud (VGNDT) d'application d'un potentiel de reference et une troisieme piste conductrice (RBL), la grille du deuxieme transistor (T3) etant reliee au premier noeud de stockage (BLTI) et la grille du troisieme transistor (T4) etant reliee a une quatrieme piste conductrice (RWLT), dans lequel les cellules elementaires d'une meme rang-6e sont reliees par leurs deuxiemes (HWL VBL) et troisiemes (RBL) pistes conductrices et les cellules d'une meme colonne sont reliees par leurs premieres (HBLT VWLT) et quatriemes (RWLT) 20 pistes conductrices, et dans lequel le circuit de controle (20) est adapte a mettre en oeuvre une operation de lecture verticale d'un mot dans une colonne de la matrice, comprenant : l'application d'un signal de commande a l'etat passant 25 du troisieme transistor (T4) sur la quatrieme piste conductrice (RWLT) de la colonne contenant le mot a lire ; et la lecture des bits du mot sur les troisiemes pistes conductrices (RBL) des rang-6es contenant le mot a lire. 2. Circuit mei-noire selon la revendication 1, dans 30 lequel le circuit de controle (20) est en outre adapte a mettre en oeuvre une operation de lecture horizontale d'un mot dans une rang-6e de la matrice, comprenant : B16054 - DD17938 30 l'application d'un signal de commande a l'etat passant du premier transistor (T1) sur la deuxieme piste conductrice (HWL VBL) de la rang-6e contenant le mot a lire ; et la lecture des bits du mot sur les premieres pistes 5 conductrices (HBLT VWLT) des colonnes contenant le mot a lire. 3. Circuit mei-noire selon la revendication 1 ou 2, dans lequel le circuit de controle (20) est en outre adapte a mettre en oeuvre une operation logique a plusieurs operandes stockes dans des colonnes distinctes, comprenant : 10 l'application simultanee d'un signal de commande a l'etat passant du troisieme transistor (T4) sur les quatriemes pistes conductrices (RWLT) des colonnes contenant les operandes ; la lecture, sur les troisiemes pistes conductrices (RBL) des rang-6es contenant les operandes, des bits du resultat de 15 l'operation logique. 4. Circuit mei-noire selon la revendication 3 dans son rattachement a la revendication 2, dans lequel le circuit de controle (20) est adapte, lors de la mise en oeuvre de l'operation logique, a realiser une operation initiale de lecture horizontale d'un mot de selection d'operandes dans une rang-6e de la matrice, puis a appliquer le signal de commande a l'etat passant du transistor (T4) sur les quatriemes pistes conductrices (RWLT) des colonnes identifiees comme operandes dans le mot de selection d'operandes. 5. Circuit mei-noire selon l'une quelconque des revendications 1 a 4, dans lequel le circuit de controle (20) est en outre adapte a mettre en oeuvre une operation d'ecriture verticale d'un mot dans une colonne de la matrice, comprenant : l'application des bits a ecrire sur les deuxiemes pistes 30 conductrices (HWL VBL) des rang-6es contenant le mot a ecrire ; et l'application simultanee d'un signal d'ecriture d'une premiere valeur binaire sur la premiere piste conductrice (HBLT VWLT) de la colonne contenant le mot a ecrire. 6. Circuit mei-noire selon la revendication 5, dans 35 lequel le circuit de controle (20) est en outre adapte, lors de B16054 - DD17938 31 la mise en oeuvre d'une operation d'ecriture verticale, avant ou apres l'etape d'application des bits a ecrire sur les deuxiemes pistes conductrices (HWL VBL) des rang-6es contenant le mot ecrire et d'application simultanee du signal d'ecriture de la 5 premiere valeur binaire sur la premiere piste conductrice (HBLT VWLT) de la colonne contenant le mot a ecrire, appliquer les bits complementaires des bits a ecrire sur les deuxiemes pistes conductrice (HWL VBL) des rang-6es contenant le mot a ecrire ; et 10 appliquer simultanement un signal d'ecriture d'une deuxieme valeur binaire sur la premiere piste conductrice (HBLT VWLT) de la colonne contenant le mot a ecrire. 7. Circuit mei-noire selon l'une quelconque des revendications 1 a 6, dans lequel chaque cellule elementaire 15 comporte en outre : un deuxieme noeud (BLFI) de stockage d'un bit de donnee complementaire du bit stocke sur le premier noeud de stockage (BLTI) de la cellule ; un quatrieme transistor (T2) reliant le deuxieme noeud 20 de stockage (BLFI) a une cinquieme piste conductrice (HBLF VWLF) et ayant sa grille reliee a la deuxieme piste conductrice (HWL VBL) ; et des cinquieme (T5) et sixieme (T6) transistors relies en serie entre un deuxieme noeud (VGNDF) d'application d'un 25 potentiel de reference et une sixieme piste conductrice (RBL ; RBL'), la grille du cinquieme transistor (T5) etant reliee au deuxieme noeud de stockage (BLFI) et la grille du sixieme transistor (T6) etant reliee a une septieme piste conductrice (RWLT), dans lequel les cellules elementaires d'une meme rang-6es sont reliees par leurs sixiemes (RBL, RBL') pistes conductrices et les cellules d'une meme colonne sont reliees par leurs cinquiemes (HBLF VWLF) et septiemes (RWLF) pistes conductrices. B16054 - DD17938 32 8. Circuit mei-noire selon la revendication 7, dans lequel, dans chaque cellule elementaire (10 ; 70), les troisieme (RBL) et sixieme (RBL) pistes conductrices sont confondues. 9. Circuit mei-noire selon la revendication 7, dans 5 lequel, dans chaque cellule elementaire (80), les troisieme (RBL) et sixieme (RBL') pistes conductrices sont distinctes. 10. Circuit mei-noire selon la revendication 9 dans son rattachement a la revendication 3, dans lequel le circuit de controle (20) est adapte, lors de la mise en oeuvre d'une operation 10 logique a plusieurs operandes stockes dans des colonnes distinctes, a : appliquer simultanement un signal de commande a l'etat passant du troisieme transistor (T4) sur les quatriemes pistes conductrices (RWLT) des colonnes contenant les operandes et un 15 signal de commande a l'etat passant du sixieme transistor (T6) sur les septiemes pistes conductrices (RWLF) des colonnes contenant les operandes ; et lire sur les troisiemes pistes conductrices (RBL) des rang-6es contenant les operandes, les bits du resultat de 20 l'operation logique, et lire sur les sixiemes pistes conductrices (RBL') des rang-6es contenant les operandes, les bits du resultat de l'operation logique complementee. 11. Circuit mei-noire selon l'une quelconque des revendications 1 a 10, dans lequel chaque cellule elementaire (70) 25 comporte en outre un septieme transistor (T1') reliant le premier noeud de stockage (BLTI) a une huitieme piste conductrice (HBLT VWLT') et ayant sa grille reliee a une neuvieme piste conductrice (HWL VBL'), et dans lequel les cellules elementaires d'une meme rang-6e sont reliees par leurs neuviemes pistes 30 conductrices (HWL VBL') et les cellules elementaires d'une meme colonne sont reliees par leurs huitiemes (HBLT VWLT') pistes conductrices. 12. Circuit mei-noire selon la revendication 11 dans son rattachement a la revendication 5, dans lequel le circuit de B16054 - DD17938 33 controle (20) est adapte, lors de la mise en oeuvre d'une operation d'ecriture verticale d'un mot dans une colonne de la matrice, a : appliquer les bits a ecrire sur les deuxiemes pistes conductrices (HWL VBL) des rang-6es contenant le mot a ecrire et 5 appliquer les bits complementaires des bits a ecrire sur les neuviemes pistes conductrices (HWL VBL') des rang-6es contenant le mot a ecrire ; et appliquer simultanement un signal d'ecriture d'une premiere valeur binaire sur la premiere piste conductrice 10 (HBLT VWLT) de la colonne contenant le mot a ecrire et un signal d'ecriture d'une deuxieme valeur binaire sur la huitieme piste conductrice (HBLT VWLT') de la colonne contenant le mot a ecrire.